WO2025214871A1 - Détecteur d'un rayonnement électromagnétique - Google Patents

Détecteur d'un rayonnement électromagnétique

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WO2025214871A1
WO2025214871A1 PCT/EP2025/059111 EP2025059111W WO2025214871A1 WO 2025214871 A1 WO2025214871 A1 WO 2025214871A1 EP 2025059111 W EP2025059111 W EP 2025059111W WO 2025214871 A1 WO2025214871 A1 WO 2025214871A1
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WO
WIPO (PCT)
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gate
transistor
layer
source
detector
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Pending
Application number
PCT/EP2025/059111
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English (en)
Inventor
Antoine ALBOUY
Jean-Jacques Yon
Geoffroy Dumont
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Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Publication date
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    • G—PHYSICS
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    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J5/00—Radiation pyrometry, e.g. infrared or optical thermometry
    • G01J5/10—Radiation pyrometry, e.g. infrared or optical thermometry using electric radiation detectors
    • G01J5/20—Radiation pyrometry, e.g. infrared or optical thermometry using electric radiation detectors using resistors, thermistors or semiconductors sensitive to radiation, e.g. photoconductive devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
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    • G01J5/00—Radiation pyrometry, e.g. infrared or optical thermometry
    • G01J5/02—Constructional details
    • G01J5/0225—Shape of the cavity itself or of elements contained in or suspended over the cavity
    • G01J5/024—Special manufacturing steps or sacrificial layers or layer structures
    • G—PHYSICS
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    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J2001/4446—Type of detector
    • G01J2001/4473—Phototransistor

Definitions

  • the field of the invention is that of the detection of electromagnetic radiation, in particular infrared or terahertz, more precisely that of thermal detectors of the bolometer type using a thermometer comprising a field effect transistor.
  • the invention also relates to a method of manufacturing such a detector.
  • a detector of electromagnetic radiation also called a photodetector, may comprise a matrix of at least one pixel, each comprising a thermal detector of the bolometer type.
  • Each bolometer comprises a micro-board suspended above a substrate by thermal insulation arms.
  • the micro-board comprises an absorber capable of transforming the electromagnetic radiation into thermal energy, and a thermometer thermally coupled to the absorber and adapted to provide an electrical signal representative of a variation in temperature of the absorber.
  • the detector further comprises a control circuit integrated in and on the substrate. It is electrically connected to the thermometer via the thermal insulation arms and is configured to read the electrical signal provided by the thermometer.
  • thermometer may comprise a sensitive material whose electrical resistivity varies depending on the temperature of the material, such as vanadium oxide (VOx).
  • VOx vanadium oxide
  • Patent application WO201855276 proposes a solution for which the sensitive material is replaced by a field effect transistor.
  • the device described in this patent application makes it possible to improve the response time of prior art transistor bolometers. It is also suitable for pixel sizes of less than 10 pm.
  • the thermometer comprises a MOS type transistor.
  • the transistor comprises a “mid-gap” type metal gate allowing the gate voltage to be lowered in operation in a range between 50 mV and 75 mV.
  • a temperature variation of the transistor channel causes a large variation in the drain current, which is the electrical signal read by the control circuit.
  • the thermometer is therefore particularly sensitive.
  • Patent application WO2021123616 proposes a technical improvement making it possible to increase the signal-to-noise ratio of the electrical signal read by the control circuit.
  • the thermometer of the device described in this document also comprises a field-effect transistor which comprises a front gate made of a “mid-gap” type metal.
  • the drain current of the transistor constitutes the electrical signal read by the control circuit.
  • the transistor further comprises a rear gate, on one side of a channel of the transistor opposite the front gate.
  • WO2021123616 it is proposed to generate a blocking layer at one of two opposite faces of the transistor channel, both extending parallel to the front gate.
  • the blocking layer may be a charge carrier accumulation or inversion layer. It makes it possible to reduce the influence of a gate voltage variation on the drain current, and consequently to increase the signal-to-noise ratio.
  • the blocking layer appears for specific gate bias voltages that are quite high, up to 7 V or even 12.5 V in absolute value, which are incompatible with a standard control circuit designed to generally deliver a bias voltage of 3 V or less. It is possible to lower them in absolute value either by superficially doping the channel or by forming a gate oxide of the particular transistor. More precisely, in the latter case, the gate oxide consists of two sub-layers made of particular materials making it possible to generate an electrostatic dipole between the front gate and the channel. However, both of these possibilities have the disadvantage of being difficult to manufacture.
  • the invention aims to remedy at least in part the drawbacks of the prior art, and more particularly to propose a sensitive thermal detector, comprising an improved signal-to-noise ratio, compatible with a standard control circuit.
  • the subject of the invention is a detector of electromagnetic radiation, comprising an absorber configured to absorb the electromagnetic radiation, a MOS-FET type transistor thermally coupled to the absorber.
  • the MOS-FET type transistor comprises a source doped with a first conductivity type, a drain doped with the first conductivity type, a channel extending from the source to the drain, a gate electrically insulated from the channel by a gate dielectric layer of the transistor.
  • the detector further comprises a control circuit electrically connected to the source, the drain and the gate; and configured to apply an electric potential difference between the gate and the source less than or equal in absolute value to a threshold voltage of the transistor.
  • the gate is made of silicon doped with a second conductivity type opposite to the first conductivity type with a majority charge carrier concentration less than or equal to 10 19 cm -3 .
  • the gate dielectric layer has a thickness less than or equal to 50 nm.
  • the detector may further comprise a substrate, a micro-board of a dielectric material suspended above the substrate, and a semiconductor portion extending on a lower face of the micro-board in which the drain, channel and source may be housed.
  • the absorber may extend over a part of the micro-board devoid of the semiconductor portion.
  • the transistor may further comprise a rear gate electrically connected to the control circuit and electrically isolated from the channel by the micro-board.
  • the rear grille may be part of the absorber.
  • the micro-board may have a thickness of between 10 nm and 150 nm.
  • the drain and the gate may be connected to the control circuit by a first thermal isolation arm, the source may be electrically connected to the control circuit by a second thermal isolation arm, and the micro-board may be suspended above the substrate by the first and second thermal isolation arms.
  • the rear grid can be electrically connected to the source by a rear face electrical contact passing right through the micro-board, and the source can be electrically connected to the second thermal insulation arm by a source electrode opposite the rear face electrical contact.
  • the transistor may be a depletion transistor.
  • the transistor may be an enhancement-mode transistor.
  • the invention also relates to a method for manufacturing a detector according to any one of the preceding characteristics, comprising the following steps of forming the grid: forming a sacrificial pad; forming spacers on sides of the sacrificial pad; conformal deposition of a first barrier layer on the spacers and the sacrificial pad; deposition of a planarizing semiconductor layer so as to cover entirely the first barrier layer, polishing the planarizing semiconductor layer with a stop on the first barrier layer to obtain a first sacrificial layer; etching a gate opening passing right through the first barrier layer through an upper surface of the first barrier layer opposite the sacrificial pad, the opening having dimensions strictly smaller than the dimensions of the sacrificial pad; removing the sacrificial pad to obtain a cavity in place of the sacrificial pad; filling the cavity with silicon so as to plug the gate opening and thus obtain the gate.
  • the sacrificial pad may be formed on a semiconductor portion in which the drain, channel and source may be housed, and the sacrificial pad may protect the channel during a step of implantation of the source and drain.
  • the sacrificial pad can be made of silicon.
  • the cavity filling step may comprise deposition of a doped planarizing semiconductor layer in situ, so as to completely fill a volume of the cavity in communication with the gate opening and to cover the first sacrificial layer and the first barrier layer; polishing of the planarizing semiconductor layer with stopping on the first sacrificial layer.
  • the manufacturing method may further comprise a release etch of the micro-board during which the first sacrificial layer is selectively etched relative to the first barrier layer and the gate.
  • Figure 1A is a schematic view along a section plane AA of an example of a photodetector according to the invention
  • Figure 1B is a schematic view along a section plane BB of the example of a photodetector
  • Figure 2 is a partial top view of the example of a photodetector on which the section planes AA and BB are represented
  • Figure 3 illustrates a biasing diagram of a transistor implemented in the photodetector example
  • Figure 4 shows simulation results by design assistance software
  • Figures 5A to 5N illustrate intermediate steps of a method for manufacturing a first intermediate structure
  • Figure 6A is a schematic sectional view of the first intermediate structure
  • Figure 6B is a schematic sectional view of a second intermediate structure to be assembled with the first intermediate structure to obtain the photodetector example.
  • the invention relates to a detector of electromagnetic radiation, preferably in the infrared or terahertz range.
  • the photodetector comprises a matrix of at least one pixel.
  • the pixels may for example have a size of between 5 pm and 12 pm, in particular when the electromagnetic radiation has a wavelength of between 8 pm and 14 pm, i.e. in the far infrared range.
  • Each pixel comprises an absorber configured to absorb electromagnetic radiation and a thermometer.
  • the thermometer comprises a MOS-FET type transistor thermally coupled to the absorber, such that the temperature of the transistor increases as the power of the electromagnetic radiation absorbed by the absorber increases.
  • the transistor is electrically connected to a control circuit. It has a source and a drain doped with a first conductivity type, and a gate made of a semiconductor material doped with a second conductivity type. The gate is electrically insulated from a channel of the transistor by a gate dielectric layer of the transistor.
  • the control circuit applies an electrical potential difference between the gate and the source less than or equal in absolute value to a threshold voltage of the transistor, advantageously constant.
  • the transistor operates in a so-called low inversion regime.
  • the drain current is sensitive to variations in parameters of the transistor, such as for example a fluctuation in the gate voltage or a variation in the temperature of the channel, here proportional to a variation in the power of the electromagnetic radiation absorbed by the absorber.
  • the second conductivity type is opposite to the first conductivity type
  • the gate has a majority charge carrier concentration less than a maximum concentration identified by the inventors
  • the thickness of the gate dielectric layer has a thickness less than or equal to a maximum thickness also identified by the inventors.
  • the inventors have found that in operation, the combination of these characteristics creates a depleted zone in the gate in the vicinity of the gate dielectric layer.
  • the inventors have further identified that the appearance of this depleted zone in combination with the conductivity type of the gate results in increasing the temperature-dependent current coefficient (TCC) of the transistor, while reducing the sensitivity of the drain current to variations in transistor parameters other than temperature.
  • TCC temperature-dependent current coefficient
  • the TCC value can be increased by up to 25% compared to transistors implementing a “mid-gap” type metal gate of the prior art.
  • a MOS-FET (or Metal-Oxide-Semiconductor Field Effect Transistor) is a field effect transistor comprising a channel and an electrostatic control gate electrically insulated from the channel by a dielectric gate layer of the transistor.
  • the gate is not necessarily metallic, contrary to what a literal translation of the English name might suggest. It can be made of a semiconductor material, such as doped polycrystalline silicon. Applying a bias voltage to the gate makes it possible to modulate the conductivity of the channel to control an electric current flowing in the channel between a source and a drain of the transistor. This electric current is called the drain current ID.
  • TCC temperature coefficient of current variation
  • two elements are "thermally coupled" when a thermal conduction path links the two elements such that heat can be efficiently transferred from one to the other.
  • the two elements may be in physical contact with each other. They may also be separated from each other by a medium of low thermal resistance, for example less than or equal to 1 E3 K/W. Alternatively or additionally, heat may be transferred from one to the other by convection and/or radiation.
  • layer is meant here and for the remainder of the description, an area consisting of one or more sub-layers of a material whose thickness along a z axis is less, for example ten times, or even twenty times, than its longitudinal dimensions of width and length in an xy plane perpendicular to the z axis.
  • a layer can be structured. When it consists of several sub-layers, the sub-layers can be made of different materials. The sub-layer(s) extend in planes substantially parallel to the xy plane.
  • a detector of electromagnetic radiation comprising an absorber configured to absorb the electromagnetic radiation, thermally coupled to a MOS-FET type transistor.
  • these embodiments can be adapted to other optoelectronic devices, such as for example a fingerprint sensor exploiting a difference in thermal conductivity between the peaks and valleys of fingerprints.
  • the heat can for example be transferred from the finger to the absorber by thermal conduction.
  • FIG. 1A An example of a photodetector according to the invention will be described in connection with Figures 1A, 1B and 2.
  • a single pixel of the photodetector is shown in these figures but the photodetector may comprise several pixels identical to that shown, for example arranged in a matrix.
  • Figure 2 is a schematic top view of the pixel on which only certain characteristics of the photodetector have been shown for the sake of clarity.
  • Figures 1A and 1B are partial views along the section planes AA and BB, respectively, shown in Figure 2. For the sake of clarity, only two extreme parts of the respective section planes are shown here.
  • the MOS-FET type transistor may be an enhancement-mode NMOS type transistor.
  • the MOS-FET type transistor may be a depletion-mode NMOS type transistor, an enhancement-mode PMOS type transistor, or a depletion-mode PMOS type transistor, without departing from the scope of the invention.
  • the photodetector 1 comprises a substrate 100, a control circuit (not shown) and a matrix of at least one pixel.
  • the matrix extends parallel to the substrate 100.
  • the pixel comprises a micro-board 160, an absorber 170 and a MOS-FET type transistor.
  • the micro-board 160 is suspended above the substrate 100.
  • the substrate 100 comprises a substantially planar upper face 100.1 on the same side as the micro-board 160 relative to the substrate 100.
  • a direct three-dimensional orthogonal reference frame (X, Y, Z) is defined, where the X and Y axes form a plane parallel to the upper face 100.1 of the substrate 100, and where the Z axis is oriented orthogonally to the upper face 100.1, from the upper face 100.1 towards the micro-board 160.
  • the photodetector 1 comprises a matrix of several pixels, the X axis and/or the Y axis are oriented along respective axes of the matrix.
  • the terms “vertical” and “vertically” are understood as relating to an orientation substantially parallel to the Z axis, and the terms “horizontal” and “horizontally” as relating to an orientation substantially parallel to the (X, Y) plane. Furthermore, the terms “lower” and “upper” are understood as relating to an increasing positioning when moving away from the substrate 100 in the +Z direction.
  • the substrate 100 may for example be, at least in part, derived from a wafer, for example made of silicon, and may possibly have undergone cutting and/or thinning steps. It may comprise a stack of interconnections comprising one or more levels of conductive lines extending parallel to the plane (X, Y), possibly interconnected with each other by conductive vias. Where appropriate, the upper face 100.1 of the substrate 100 is an upper face of the stack of interconnections.
  • the control circuit is integrated in and/or on the substrate 100 and may comprise conductive lines and/or vias of the stack of interconnections.
  • the micro-board 160 is here made of one or more electrically insulating materials, advantageously dielectric, for example silicon oxide (SiO). It may comprise on one or more of its faces an electrically insulating layer, for example a layer used to protect the micro-board 160 during etching. It extends parallel to the upper face 100.1 of the substrate 100. It is for example rectangular or square in shape in a plane parallel to the plane (X, Y).
  • electrically insulating materials advantageously dielectric, for example silicon oxide (SiO). It may comprise on one or more of its faces an electrically insulating layer, for example a layer used to protect the micro-board 160 during etching. It extends parallel to the upper face 100.1 of the substrate 100. It is for example rectangular or square in shape in a plane parallel to the plane (X, Y).
  • the MOS-FET transistor comprises a drain 150.3, a source 150.1 and a channel 150.2 extending parallel to the plane (X, Y) from the drain 150.3 to the source 150.1.
  • the drain 150.3, the source 150.1 and the channel 150.2 are housed in a semiconductor portion 150 made of a monocrystalline semiconductor material, for example silicon (Si) or silicon-germanium (SiGe).
  • the semiconductor portion 150 extends here on a lower face of the micro-board 160 so as to be in physical contact with the latter. It has for example a thickness measured parallel to the Z axis of between 5 nm and 100 nm, preferably between 15 nm and 50 nm.
  • the drain 150.3 and the source 150.1 are doped with a first conductivity type and may include regions having different doping atom concentrations and/or doping atoms of different natures.
  • the drain 150.3 and the source 150.1 are N-type doped; the channel 150.2 is P-type or intrinsic doped.
  • the transistor comprises a gate 135 and a gate dielectric layer 140.
  • the gate 135 is electrically insulated from the channel by the gate dielectric layer 140.
  • the gate dielectric layer 140 comprises one or more sub-layers, each made of a dielectric material.
  • the dielectric material may for example be a silicon oxide (SiO) or a hafnium dioxide (HfO2).
  • the gate dielectric layer 140 is a single layer of silicon oxide (SiO).
  • the gate 135 is made of a semiconductor material doped with a second conductivity type opposite to the first conductivity type.
  • the gate 135 is made of polycrystalline or amorphous silicon. It may be partly silicided, that is to say that the gate 135 may comprise a region made of a silicide, located on one side of the gate 135 opposite the gate dielectric layer 140. It is here doped with the P type since the drain 150.3 and the source 150.1 are doped with the N type. It has for example a thickness measured parallel to the Z axis of between 10 nm and 200 nm, preferably between 25 nm and 100 nm.
  • the gate dielectric layer 140 is interposed between the channel 150.2 and the gate 135, in physical contact with the channel 150.2 and the gate 135. It has a thickness measured parallel to the Z axis less than a maximum thickness and the gate 135 has a majority charge carrier concentration less than a maximum concentration, so that in operation, a depleted zone 135.1 appears in the gate 135.
  • the thickness of the gate dielectric layer 140 is sufficiently small so that a Fermi level of gate 135 aligns with a Fermi level of channel 150.2 so as to bend gap energy bands of gate 135 in the vicinity of gate dielectric layer 140.
  • the depleted area 135.1 is shown by a dotted line in Figures 1A and 1B. It extends deep into the gate from gate dielectric layer 140. It has, for example, a thickness of between 2 nm and 15 nm. It can, for example, be identified on simulation results.
  • the maximum thickness is equal to 50 nm and the maximum concentration is equal to 10 19 cm -3 .
  • the thickness of the gate dielectric layer 140 is for example between 3 nm and 50 nm, preferably between 4 nm and 20 nm, or even between 4 nm and 15 nm.
  • the average concentration of majority charge carriers of the gate 135 is for example between 5.10 15 cm -3 and 10 19 cm -3 , preferably between 10 16 cm 3 and 5.10 18 cm -3 .
  • the absorber 170 extends over a face of the micro-board 160 opposite the semiconductor portion 150, so as to be in contact with the micro-board 160. This is an upper face of the micro-board 160 since the semiconductor portion 150 extends over the lower face.
  • the absorber 170 is a metal layer. It advantageously has a resistance substantially equal to the impedance of the vacuum, namely 377 Q/square. It may comprise one or more metal sub-layers of Ti, TiN, NiCr, Al, Au, W, Cu, AlCu, etc.
  • the absorber 170 is here a layer of titanium nitride (TiN) with a thickness of between 3 nm and 50 nm, preferably between 3 nm and 10 nm.
  • the absorber 170 may also comprise an antenna.
  • the absorber 170 comprises a portion facing the channel 150.2.
  • the micro-board 160 has a thickness measured parallel to the Z axis at the channel that is sufficiently small to allow thermal coupling between the absorber 170 and the channel 150.2, and to be able to apply an electric field in the channel 150.2 when the absorber 170 is electrically polarized.
  • the thickness of the micro-board 160 is sufficiently large to ensure good mechanical strength.
  • the micro-board 160 has a thickness of between 10 nm and 150 nm, preferably between 10 nm and 50 nm, for example equal to 25 nm.
  • the absorber 170 preferably extends over the entire upper face of the microboard 160, as shown here.
  • it extends over a portion of the microboard 160 devoid of the semiconductor portion 150, that is to say it extends over a part of the upper face which is not opposite the semiconductor portion 150.
  • the absorption of electromagnetic radiation by the absorber is maximized.
  • the gate 135 has a closed ring shape in a plane parallel to the plane (X, Y).
  • the semiconductor portion 150 also has a closed ring shape in this plane.
  • the gate 135 and the semiconductor portion 150 each have, for example, a substantially constant horizontal width along the ring.
  • the gate 135 is here centered at every point on the semiconductor portion 150.
  • Optional spacers 136 are in contact with opposite sides of the gate 135.
  • the drain 150.3 and the source 150.1 extend here in respective parts of the semiconductor portion 150 opposite the spacers 136.
  • the limits between the drain 150.3, the channel 150.2 and the source 150.1 are shown schematically by dotted lines in FIGS. 1A and 1B.
  • the spacers 136 may be flush with a lower face of the gate 135 opposite the gate dielectric layer 140. They are made of one or more electrically insulating materials, for example one or more dielectric materials such as silicon oxide (SiO) or silicon nitride (SiN). Here they are made of silicon nitride (SiN).
  • the micro-board 160 is suspended above the substrate 100 by thermal insulation arms 120, two arms in the example shown. In other words, the micro-board 160 is held above the substrate 100 by the arms so as not to be in physical contact with the substrate 100.
  • the thermal insulation arms 120 are arranged between the micro-board 160 and the substrate 100. They extend in a plane parallel to the plane (X, Y). Each thermal insulation arm 120 has a proximal end fixed to the micro-board 160 by an electrode 121, 123, 125, and a distal end resting on an anchoring pillar 105, 115. Each thermal insulation arm 120 is electrically conductive. It has a cross-section and a length making it possible to thermally isolate the micro-board 160 and the transistor from the substrate 100 and the control circuit. The smaller the cross-sectional area and/or the longer the length of a thermal insulation arm 120, the better the thermal insulation of the micro-board 160.
  • each thermal insulation arm 120 may have an electrically conductive metal core surrounded by an insulating sheath, for example made of an etch-resistant material used to remove a sacrificial material on which the micro-board 160 rests during an intermediate step of a manufacturing process.
  • the core is made of titanium nitride (TiN) and the sheath is made of amorphous silicon, capable of resisting etching by hydrofluoric acid in the vapor phase.
  • a first thermal insulation arm 120 has its proximal end fixed to the micro-board 160 by a source electrode 121 in contact with the source 150.1 of the transistor.
  • the source electrode 121 is made of an electrically conductive material. It is in contact with the core of the first thermal insulation arm 120.
  • the distal end of the first thermal insulation arm 120 rests on an upper anchoring pillar 115, which itself rests on a lower anchoring pillar 105.
  • the upper anchoring pillar 115 is in contact with the core of the first thermal insulation arm 120 and the lower anchoring pillar 105 is electrically connected to the control circuit, so that the source 150.1 is electrically connected to the control circuit by the source electrode 121, the first thermal insulation arm 120 and the lower and upper anchoring pillars 105, 115.
  • a second thermal insulation arm 120 has its proximal end attached to the micro-board 160 by a gate electrode 125 in contact with the gate 135 and a drain electrode 123 in contact with the drain 150.3.
  • the drain and gate electrodes 123, 125 are in contact with the core of the second thermal insulation arm 120, so that the gate 135 and the drain 150.3 are short-circuited.
  • the distal end of the second thermal insulation arm 120 rests on an additional upper anchoring pillar 115, which itself rests on an additional lower anchoring pillar 105.
  • the additional upper anchor pillar 115 is in contact with the core of the second thermal insulation arm 120 and the additional lower anchor pillar 105 is electrically connected to the control circuit, so that the gate 135 and the drain 150.3 are electrically connected to the control circuit by the second thermal insulation arm 120, the lower and upper anchor pillars 105, 115, and, respectively, the gate electrode 125 and the drain electrode 123.
  • the lower and upper anchoring pillars 105, 115 are made of metal, for example of the same metal material. In the latter case, there may not be an interface between the lower anchoring pillar 105 and the upper anchoring pillar 115.
  • the lower anchoring pillars 105 are for example all of identical shape and size.
  • the upper anchoring pillars 115 are for example all of identical shape and size.
  • the lower and upper anchoring pillars 105, 115 are here of cylindrical shape with the same diameter, with a longitudinal axis parallel to the Z axis. In this example, they are made of copper, possibly coated with a protective coating.
  • the source, drain and gate electrodes 121, 123, 125 are metallic. They have, for example, a tungsten (W) core surrounded by a first coating of tungsten nitride. titanium (TiN), itself surrounded by a second titanium (Ti) coating. Here they are cylindrical in shape with the same diameter, with a longitudinal axis parallel to the Z axis.
  • the pixel further comprises a rear face electrical contact 128 electrically connecting the absorber 170 to the source 150.1.
  • the rear face electrical contact 128 is a part of the absorber 170 matching a through opening 161 extending from the upper face to the lower face of the micro-board 160.
  • the through opening 161 here has a cylindrical shape coaxial with the source electrode 121.
  • the part of the absorber 170 facing the channel 150.2 constitutes an optional rear gate of the transistor, at the same electrical potential as the source 150.1.
  • the photodetector 1 further comprises a lower barrier layer 110 and an upper barrier layer 130, which are optional.
  • the lower barrier layer 110 extends over the upper face of the substrate 100.
  • the lower anchoring pillars 105 pass right through the lower barrier layer 110, so as not to leave a space between the lower barrier layer 110 and the lower anchoring pillars 105.
  • the upper barrier layer 130 extends over the lower face of the micro-board 160, over the gate 135, the spacers 136, over lateral flanks of the gate dielectric layer 140 and over lateral flanks of the micro-board 160.
  • the source, drain and gate electrodes 121, 123, 125 pass right through the upper barrier layer 130, so as not to leave a space between the lower barrier layer 110 and the source, drain and gate electrodes 121, 123, 125.
  • the lower and upper barrier layers 110, 130 are made of a material capable of resisting etching used to remove a sacrificial material on which the micro-board 160 rests during an intermediate step of a manufacturing process.
  • the example photodetector 1 described in connection with Figures 1A, 1B, 2 is advantageous because it allows the micro-board 160 to be suspended with only two thermal isolation arms 120, and therefore to isolate the micro-board 160 and the MOS-FET type transistor optimally.
  • the electrical potentials VG, VS, VD, VBG applied respectively to the gate 135, the drain 150.3, the source 150.1 and the optional rear gate can be fixed independently of each other, without departing from the scope of this invention.
  • the gate 135, the source 150.1, the drain 150.3 and the rear gate can each be electrically connected to the control circuit via or without the intermediary of a thermal isolation arm.
  • the thermal insulation arms 120 are therefore optional and can be any number less than or equal to 4 when present.
  • simulation results of the photodetector example 1 of Figures 1A, 1B and 2 are presented, obtained by design assistance software (TCAD software, or Technology Computer Aided Design, in English).
  • the transistor is of the N-MOS type.
  • the channel 150.2 has a length L equal to 0.5 pm, that is to say that the drain 150.3 is separated at all points from the source 150.1 by a minimum distance equal to 0.5 pm under the gate 135.
  • the length L is commonly called the gate length in the technical field.
  • the gate width W is the length of a center line separating the drain 150.3 from the source 150.1 and extending from one end to the other of the channel 150.2.
  • the canal has a closed ring shape
  • the midline also has a closed ring shape.
  • the thickness of the gate dielectric layer 140 is equal to 9 nm.
  • the gate dielectric layer 140 is made of silicon oxide (SiO).
  • the electrical potentials VBG and Vs, respectively applied to the rear gate and to the source, are equal to 0V.
  • the electrical potential difference between the gate 135 and the source 150.1 varies so as to vary the drain current ID.
  • the value of the TCC (y-axis in %. K' 1 ) is given as a function of ID.W/L (x-axis in amperes) for three different concentrations of majority charge carriers in the gate 135 (curves C1, C2 and C3), here of acceptor type, and for a prior art MOS-FET transistor comprising a metal gate of the "mid-gap" type (curve C0).
  • the TCC curve for the metal gate of the "mid-gap" type is always lower than the other two curves. The value of the TCC increases when the concentration of majority charge carriers in the gate 135 decreases.
  • the gain in TCC compared to a “mid-gap” type metal grid is thus equal to 6% for an acceptor type doping concentration Na equal to 10 19 cm -3 (curve C1), equal to 14% for Na equal to 10 18 cm -3 (curve C2), and equal to 25% for Na equal to 10 16 cm -3 (curve C3).
  • the TCC does not vary substantially with a variation in the thickness of the gate dielectric layer 140.
  • the relative variation in the TCC is for example strictly less than 2% for a variation in the thickness of the gate dielectric layer 140 of between 5 nm and 20 nm, a normalized drain current ID.W/L varying between 10' 14 A and 5.10' 4 A and a concentration of dopant atoms of acceptor type Na in the gate 135 equal to 10 17 cm -3 .
  • the TCC does not vary substantially with a variation in the thickness of the gate 135.
  • the variation in the TCC is for example substantially zero for a variation in the thickness of the gate 135 of between 25 nm and 150 nm, and a concentration of dopant atoms of acceptor type Na in the 135 grid equal to 10 17 cm -3 .
  • FIGS. 5A to 5N, 6A and 6B An example of a method for manufacturing a photodetector 1 according to the invention will now be described in connection with FIGS. 5A to 5N, 6A and 6B.
  • the photodetector 1 comprises an enhancement-mode NMOS transistor.
  • FIGS. 5A to 5N illustrate intermediate steps of the example of a manufacturing method aimed at obtaining a first intermediate structure 10 as illustrated in FIG. 6A.
  • an assembly comprising a temporary substrate 200, a buried dielectric layer 210 and an upper semiconductor layer.
  • the buried dielectric layer 210 is interposed and in contact with the temporary substrate 200 and the upper semiconductor layer.
  • the temporary substrate 200 has an upper face located at the interface between the temporary substrate 200 and the buried dielectric layer 210.
  • the upper semiconductor layer may be doped or intrinsic.
  • the assembly may for example be a silicon on insulator or SOI type plate, for “Silicon on Insulator” in English.
  • the upper semiconductor layer and the temporary substrate 200 are then made of monocrystalline silicon, and the buried dielectric layer 210 is made of silicon oxide (SiO).
  • the assembly is an SOI plate, for example 200 mm or 300 mm in diameter, and the upper semiconductor layer is made of P-doped monocrystalline silicon.
  • the buried dielectric layer 210 preferably has a thickness of between 10 nm and 150 nm, preferably between 10 nm and 50 nm, for example equal to 25 nm.
  • the upper semiconductor layer has for example a thickness of between 5 nm and 100 nm, preferably between 15 nm and 40 nm.
  • the entire thickness of the upper semiconductor layer is then locally etched to obtain a semiconductor portion 150 intended to accommodate a source 150.1, a channel 150.2 and a drain 150.3 of a MOS-FET transistor.
  • the semiconductor portion 150 may have any shape in a plane parallel to the upper face of the temporary substrate 200. It has an upper face and flanks. The upper face of the semiconductor portion 150 joins the flanks on a side of the semiconductor portion 150 opposite the buried dielectric layer 210.
  • the semiconductor portion 150 may have a width measured parallel to the upper face that is substantially constant. Here, it has a closed, substantially rectangular ring shape.
  • a conformal layer is formed on the sides and the upper face of the semiconductor portion 150.
  • the conformal layer is intended to be a gate dielectric layer 140 of the transistor. It is made of a dielectric material. It can be obtained by deposition, or, when it is made of silicon oxide (SiO), as in this example, by thermal oxidation.
  • the conformal layer typically has a thickness of between 3 nm and 50 nm, at the upper face of the semiconductor portion 150.
  • a planarizing sacrificial layer 215 is formed.
  • the planarizing sacrificial layer 215 is made of a material that can be selectively etched relative to the gate dielectric layer 140. It may, for example, be made of amorphous or polycrystalline silicon, or of a polymer. Here, it is made of polycrystalline silicon, deposited by low-pressure chemical vapor deposition, or LPCVD (Liquid Phase Chemical Vapor Deposition).
  • the planarizing sacrificial layer 215 has a surface that is substantially flat and parallel to the upper face of the temporary substrate 200 opposite the semiconductor portion 150, preferably opposite a substantial part of the upper face of the temporary substrate 200.
  • a sacrificial pad 220 is formed.
  • the planarizing sacrificial layer 215 is locally etched right through to obtain the sacrificial pad 220.
  • the sacrificial pad 220 has sides that are substantially orthogonal to the upper face of the temporary substrate 200, joined by an upper face of the sacrificial pad 220 located on one side of the sacrificial pad 220 opposite the temporary substrate 200. It has a width equal to the minimum distance separating two opposite sides of the sacrificial pad 220 in a plane parallel to the upper face of the temporary substrate 200, and a thickness measured perpendicular to the upper face. It rests entirely on a central region of the semiconductor portion 150, so as to separate, from one another, two opposite regions of the semiconductor portion 150, located on either side of the central region.
  • the width of the sacrificial pad 220 defines a gate length of the transistor.
  • a first ion implantation of first dopant ions is carried out over the entire structure obtained in the step of Figure 5D, followed by an activation of the first dopant ions.
  • the sacrificial pad 220 protects the part of the semiconductor portion 150 intended to be the channel 150.2 of the transistor and receives a quantity of first dopant ions to obtain a doped sacrificial pad 221, doped at least in part.
  • the opposite regions of the semiconductor portion 150 become doped regions 231, doped with the same type as the doped sacrificial pad 221, in this example of type N.
  • the energy of the first dopant ions is preferentially chosen to dope the entire thickness of the semiconductor portion 150 at the level of the opposite regions.
  • the dose of first dopant ions is for example chosen to obtain a concentration of first dopant atoms in the doped regions 231 of between 10 17 at.crrr 3 and 10 20 at.crrr 3 .
  • the first dopant atoms come from the first dopant ions and are of a first type of conductivity.
  • spacers 136 are formed on the flanks of the doped sacrificial pad 221.
  • a conformal dielectric layer can be deposited on the buried dielectric layer 210, the gate dielectric layer 140 and the doped sacrificial pad 221.
  • the dielectric layer is in this example, a silicon nitride (SiN) layer deposited by LPCVD.
  • SiN silicon nitride
  • the dielectric layer is then etched anisotropically, perpendicular to the upper face of the temporary substrate 200, over its entire thickness to keep residues only at the flanks of the doped sacrificial pad 221.
  • the residues are the spacers 136.
  • the spacers 136 have been formed, a second ion implantation of second dopant ions is carried out.
  • the doped sacrificial pad 221 protects the part of the semiconductor portion 150 intended to be the channel 150.2 of the transistor and receives a quantity of second dopant ions to obtain a doubly doped sacrificial pad 222.
  • the spacers 136 protect a part of the doped region 231 so that only a part of each doped region 231 receives a quantity of second dopant ions to become a doubly doped region 232.
  • the energy of the second dopant ions is preferentially chosen to dope with second dopant atoms the entire thickness of the semiconductor portion 150 at the level of the doubly doped regions 232.
  • the second dopant atoms are of the first conductivity type.
  • the dose of second dopant ions is for example chosen to obtain a total concentration of dopant atoms in the doubly doped regions 232 of between 10 19 at. cm -3 and 10 21 at.crrr 3 .
  • a first barrier layer 241 is deposited conformally on the doubly doped sacrificial pad 222, the spacers 136, the gate dielectric layer 140 and the buried dielectric layer 210.
  • the first barrier layer 241 is intended to protect the elements that it covers during a subsequent step of etching sacrificial layers, called release etching.
  • the first barrier layer 241 is for example in alumina (AI2O3) or aluminum nitride (AIN), so as to resist etching by hydrofluoric acid (HF) in the vapor phase.
  • a planarizing layer 250 is deposited so as to completely cover the first barrier layer 241.
  • the planarizing layer 250 is made of an electrically insulating material, for example dielectric. It is capable of being etched during the release etching. In this example, it is made of silicon oxide (SiO).
  • CMP chemical-mechanical polishing
  • the first barrier layer 241 is locally etched right through its upper surface to obtain a gate opening 225.
  • the gate opening 225 has all its dimensions along directions of a plane parallel to the upper face of the temporary substrate 200 strictly smaller than the dimensions of the doubly doped sacrificial pad 222 along the same directions.
  • a difference in dimension between the doubly doped sacrificial pad 222 and the gate opening 225 is for example sufficient to compensate for alignment errors during a photolithography sub-step implemented to define the gate opening 225 during the step of Figure 5J.
  • each protective flap 241.1 has all its dimensions in a plane parallel to the upper face of the temporary substrate 200 sufficient to protect the spacers 136 and the gate dielectric layer 140, during the release etching. They are for example all greater than 50 nm, or even greater than 100 nm.
  • An attack on the spacers 136 during the release etching is likely to generate parasitic charges altering the operation of the photodetector 1.
  • An attack on the gate dielectric layer 140 during the release etching is likely to induce a parasitic gate current of the transistor and/or a reduction in the TCC and/or greater detection noise, when the photodetector 1 is in operation.
  • the doubly doped sacrificial pad 222 is removed. To do this, the entire doubly doped sacrificial pad 222 is etched selectively with respect to the first barrier layer 241 and the first sacrificial layer 251, preferably by wet etching. A cavity 226 is thus obtained in place of the doubly doped sacrificial pad 222.
  • the doubly doped sacrificial pad 222 can be etched with a solution of TMAH, or HF concentrated at 1%.
  • the doubly doped sacrificial pad 222 can be etched with an oxygen plasma.
  • a planarizing semiconductor layer 260 is conformally deposited so as to completely fill a volume of the cavity 226 in communication with the gate opening 225.
  • the planarizing semiconductor layer 260 completely covers the gate dielectric layer 140 inside the cavity 226. Preferably, it fills substantially the entire cavity 226, as shown here. In this case, it advantageously covers the first sacrificial layer 251 and the first barrier layer 241 at the level of the protective flaps 241.1, as shown in Figure 5L.
  • the planarizing semiconductor layer 260 is here doped in situ, with a second conductivity type opposite to the first conductivity type. It is made of a semiconductor material resistant to release etching. In this example, it is made of polycrystalline or amorphous silicon, for release etching using hydrofluoric acid (HF) in the vapor phase.
  • HF hydrofluoric acid
  • a chemical-mechanical polishing (CMP) of the planarizing semiconductor layer 260 is carried out with a stop on the first sacrificial layer 251, to obtain a residual part of the planarizing semiconductor layer 260 located in the cavity 226.
  • CMP chemical-mechanical polishing
  • the residual part is doped with the second type of conductivity following the planarization sub-step, for example by implantation or diffusion of doping species.
  • the residual part is intended to be a gate 135 of the transistor. Since the first sacrificial layer 251 is flush with the first barrier layer 241 and the polishing stops on the first sacrificial layer 251, the gate 135 has a top surface 135.2 flush with the first barrier layer 241 and blocking the gate opening 225.
  • the planarizing semiconductor layer 260 being made of a semiconductor material resistant to release etching, the gate 135 is not damaged during release etching although it is not covered by the first barrier layer 241 at its top surface 135.2.
  • the first barrier layer 241 and the surface top 135.2 of the grid 135 together protect the spacers 136 during the release etching.
  • a second sacrificial layer 252 is deposited, preferably in the same material as that of the first sacrificial layer 251.
  • the second sacrificial layer 252 is made of an electrically insulating material, for example dielectric, here silicon oxide (SiO).
  • a drain electrode 123, a gate electrode 125 and a source electrode 121 are formed by sub-steps of photolithography, etching, deposition and polishing. The source, drain and gate electrodes 121, 123, 125 pass right through the second sacrificial layer 252.
  • the source and drain electrodes extend through the first sacrificial layer 251, the first barrier layer 241 and the gate dielectric layer 140, to respective double-doped regions 232.
  • the gate electrode 125 is in physical contact with the top surface 135.2 of the gate 135.
  • the source, drain and gate electrodes 121, 123, 125 are flush with an upper face of the second sacrificial layer 252.
  • Each source electrode 121 and each drain electrode 123 have a section in contact with the first barrier layer 241 over its entire periphery.
  • one or more thermal insulation arms 120 are formed by photolithography, etching and deposition sub-steps.
  • a third sacrificial layer 253 is then deposited on the second sacrificial layer 252 and each thermal insulation arm 120, preferably in the same material as that of the first sacrificial layer 251 and/or the second sacrificial layer 252.
  • the third sacrificial layer 253 is made of an electrically insulating material, for example dielectric, here silicon oxide (SiO).
  • Upper anchoring pillars 115 are then formed extending into the third sacrificial layer 253 from an upper face of the third sacrificial layer 253 located on one side of the third sacrificial layer 253 opposite the temporary substrate 200, until reaching a thermal insulation arm 120.
  • a first intermediate structure 10 is thus obtained, shown schematically in FIG. 6A.
  • the upper face of the third sacrificial layer 253 constitutes, with ends of the upper anchoring pillars 115, a first face to be bonded 253.1 of the first intermediate structure 10.
  • the first face to be bonded 253.1 has surface condition, roughness and flatness characteristics allowing direct hybrid bonding.
  • Figure 6B is a schematic sectional view of a second intermediate structure 20 to be assembled with the first intermediate structure 10 to obtain the photodetector 1.
  • the second intermediate structure 20 comprises, superimposed, a substrate 100, a lower barrier layer 110 and a fourth sacrificial layer 254.
  • the lower barrier layer 110 is interposed and in contact with the substrate 100 and the fourth sacrificial layer 254.
  • the fourth sacrificial layer 254 is preferably made of the same material as that of the first sacrificial layer 251 and/or the second sacrificial layer 252 and/or the third sacrificial layer 253.
  • the fourth sacrificial layer 254 is made of an electrically insulating material, for example dielectric, here silicon oxide (SiO).
  • the substrate 100 comprises a control circuit.
  • the second intermediate structure 20 comprises one or more lower anchoring pillars 105. Each lower anchoring pillar 105 passes right through the fourth sacrificial layer 254 and the lower barrier layer 110, and extends to a connection pad of the control circuit.
  • the photodetector 1 comprises a matrix of several pixels
  • the upper anchoring pillars 115 are repeated at the pixel pitch of the photodetector 1.
  • the substrate 100 or the second intermediate structure 20 may be provided by an electronic chip foundry, at least in part.
  • the second intermediate structure 20 comprises a second face to be bonded 254.1 on a side opposite the substrate 100.
  • the second face to be bonded 254.1 comprises ends of the upper anchoring pillars 115 and a surface of the fourth sacrificial layer 254. It has surface condition, roughness and flatness characteristics allowing hybrid direct bonding.
  • the first face to be bonded 253.1 is brought into contact with the second face to be bonded 254.1 so as to bring a lower anchoring pillar 105 into contact with a respective upper anchoring pillar 115, and the third sacrificial layer 253 into contact with the fourth sacrificial layer 254.
  • the first face to be bonded 253.1 and the second face to be bonded 254.1 together constitute a bonding interface.
  • the bonding interface is optionally reinforced by heat treatment.
  • the temporary substrate 200 is then removed by sub-steps of lapping and/or polishing and/or wet or dry etching.
  • the thickness of the buried dielectric layer 210 may optionally then be adjusted by one or more sub-steps of deposition and/or polishing and/or etching. This may for example be advantageous for obtaining a thickness of the micro-board 160 giving the micro-board 160 particular mechanical and/or electrical properties from an assembly taken from standard SOI wafers.
  • a metal layer for example titanium nitride (TiN), is deposited on the buried dielectric layer 210.
  • the metal layer has a thickness allowing it to be adapted to the impedance of the vacuum.
  • the metal layer and the buried dielectric layer 210 are etched locally, from one side to the other, until the first barrier layer 241 is reached, without exceeding it, so as to delimit a micro-plate 160 in the buried dielectric layer 210 in contact with the transistor.
  • the residual part of the metal layer constitutes an absorber 170 of the photodetector 1.
  • An additional barrier layer is deposited completely covering the absorber 170, the micro-board 160 and the first barrier layer 241.
  • a vent is made through the additional barrier layer and the first barrier layer 241 in a region within which they are both in contact.
  • the release etching is carried out.
  • the first, second, third and fourth sacrificial layers 251, 252, 253, 253 are etched selectively with respect to the first barrier layer 241, the lower barrier layer 110 and the grid 135, for example by hydrofluoric acid in the vapor phase.

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Abstract

L'invention porte sur un détecteur d'un rayonnement électromagnétique, comportant un absorbeur configuré pour absorber le rayonnement électromagnétique, un transistor de type MOS-FET couplé thermiquement à l'absorbeur, et un circuit de contrôle. Le transistor comporte une source et un drain dopés d'un premier type de conductivité, un canal, et une grille isolée électriquement du canal par une couche diélectrique de grille du transistor. Le circuit de contrôle est connecté électriquement à la source, au drain et à la grille, et configuré pour appliquer une différence de potentiel électrique entre la grille et la source inférieure ou égale à une tension de seuil du transistor. La grille est en silicium dopé d'un deuxième type de conductivité opposé au premier type de conductivité avec une concentration en porteurs de charge majoritaire inférieure ou égale à 1019 cm-3. La couche diélectrique de grille a une épaisseur inférieure ou égale à 50 nm.

Description

DESCRIPTION
TITRE : Détecteur d’un rayonnement électromagnétique
DOMAINE TECHNIQUE
[ooi] Le domaine de l’invention est celui de la détection d’un rayonnement électromagnétique, en particulier infrarouge ou térahertz, plus précisément celui des détecteurs thermiques de type bolomètre mettant en œuvre un thermomètre comportant un transistor à effet de champ. L’invention concerne également un procédé de fabrication d’un tel détecteur.
ÉTAT DE LA TECHNIQUE ANTÉRIEURE
[002] Un détecteur d’un rayonnement électromagnétique, appelé aussi photodétecteur, peut comporter une matrice d’au moins un pixel comprenant chacun un détecteur thermique de type bolomètre. Chaque bolomètre comporte une micro-planche suspendue au-dessus d’un substrat par des bras d’isolation thermique. La micro-planche comprend un absorbeur apte à transformer le rayonnement électromagnétique en énergie thermique, et un thermomètre couplé thermiquement à l’absorbeur et adapté à fournir un signal électrique représentatif d’une variation de température de l’absorbeur. Le détecteur comporte en outre un circuit de contrôle intégré dans et sur le substrat. Il est connecté électriquement au thermomètre via les bras d’isolation thermique et il est configuré pour lire le signal électrique fourni par le thermomètre.
[003] Le thermomètre peut comporter un matériau sensible dont la résistivité électrique varie en fonction de la température du matériau, comme par exemple de l’oxyde de vanadium (VOx). La demande de brevet WO201855276 propose une solution pour laquelle le matériau sensible est remplacé par un transistor à effet de champ. Le dispositif décrit dans cette demande de brevet permet d’améliorer le temps de réponse des bolomètres à transistor de l’art antérieur. Il est de plus adapté pour des tailles de pixels inférieurs à 10 pm.
[004] Dans ce document, le thermomètre comporte un transistor de type MOS. Le transistor comprend une grille en métal de type « milieu de gap » (ou mid-gap, en anglais) permettant d’abaisser la tension de grille en fonctionnement dans une gamme comprise entre 50 mV et 75 mV. Ainsi, une variation de température du canal du transistor entraîne une forte variation du courant de drain, qui est le signal électrique lu par le circuit de contrôle. Le thermomètre est donc particulièrement sensible. [005] La demande de brevet WO2021123616 propose un perfectionnement technique permettant d’augmenter le rapport signal sur bruit du signal électrique lu par le circuit de contrôle. Le thermomètre du dispositif décrit dans ce document comporte également un transistor à effet de champ qui comprend une grille avant en un métal de type « milieu de gap ». Le courant de drain du transistor constitue le signal électrique lu par le circuit de contrôle. Le transistor comporte en outre une grille arrière, d’un côté d’un canal du transistor opposé à la grille avant.
[006] Dans le WO2021123616, il est proposé de générer une couche de blocage au niveau de l’une parmi deux faces opposées du canal du transistor, s’étendant toutes deux parallèlement à la grille avant. La couche de blocage peut être une couche d’accumulation ou d’inversion de porteurs de charge. Elle permet de réduire l’influence d’une variation de tension de grille sur le courant de drain, et par conséquent d’augmenter le rapport signal sur bruit.
[007] La couche de blocage apparaît pour des tensions de polarisation de grille spécifiques assez élevées, pouvant atteindre 7 V, voire 12,5 V en valeur absolue, qui sont incompatibles avec un circuit de contrôle standard prévu pour délivrer généralement une tension de polarisation inférieure ou égale à 3 V. Il est possible de les abaisser en valeur absolue soit en dopant superficiellement le canal, soit en formant un oxyde de grille du transistor particulier. Plus précisément, dans ce dernier cas, l’oxyde de grille consiste en deux sous-couches en des matériaux particuliers permettant de générer un dipôle électrostatique entre la grille avant et le canal. Ces possibilités ont cependant toutes deux pour inconvénient d’être difficiles à fabriquer.
EXPOSÉ DE L’INVENTION
[008] L’invention a pour objectif de remédier au moins en partie aux inconvénients de l’art antérieur, et plus particulièrement de proposer un détecteur thermique sensible, comportant un rapport signal sur bruit amélioré, compatible avec un circuit de contrôle standard.
[009] Pour cela, l’objet de l’invention est un détecteur d’un rayonnement électromagnétique, comportant un absorbeur configuré pour absorber le rayonnement électromagnétique, un transistor de type MOS-FET couplé thermiquement à l’absorbeur. Le transistor de type MOS-FET comporte une source dopée d’un premier type de conductivité, un drain dopé du premier type de conductivité, un canal s’étendant de la source jusqu’au drain, une grille isolée électriquement du canal par une couche diélectrique de grille du transistor. [ooio] Le détecteur comporte en outre un circuit de contrôle connecté électriquement à la source, au drain et à la grille ; et configuré pour appliquer une différence de potentiel électrique entre la grille et la source inférieure ou égale en valeur absolue à une tension de seuil du transistor. La grille est en silicium dopé d’un deuxième type de conductivité opposé au premier type de conductivité avec une concentration en porteurs de charge majoritaire inférieure ou égale à 1019 cm-3. La couche diélectrique de grille a une épaisseur inférieure ou égale à 50 nm.
[ooii] Certains aspects préférés mais non limitatifs de ce détecteur sont les suivants.
[ooi2] Le détecteur peut comporter en outre un substrat, une micro-planche en un matériau diélectrique suspendue au-dessus du substrat, et une portion semiconductrice s’étendant sur une face inférieure de la micro-planche dans laquelle le drain, le canal et source peuvent être logés.
[ooi3] L’absorbeur peut s’étendre sur une partie de la micro-planche dépourvue de la portion semiconductrice.
[0014] Le transistor peut comporter en outre une grille arrière connectée électriquement au circuit de contrôle et isolée électriquement du canal par la micro-planche.
[ooi5] La grille arrière peut être une partie de l’absorbeur.
[0016] La micro-planche peut avoir une épaisseur comprise entre 10 nm et 150 nm.
[0017] Le drain et la grille peuvent être connectés au circuit de contrôle par un premier bras d'isolation thermique, la source peut être connectée électriquement au circuit de contrôle par un deuxième bras d'isolation thermique, et la micro-planche peut être suspendue au- dessus du substrat par le premier et le deuxième bras d’isolation thermique.
[0018] La grille arrière peut être connectée électriquement à la source par un contact électrique face arrière traversant de part en part la micro-planche, et la source peut être connectée électriquement au deuxième bras d'isolation thermique par une électrode de source en vis-à-vis du contact électrique face arrière.
[0019] Le transistor peut être un transistor à appauvrissement.
[0020] Le transistor peut être un transistor à enrichissement.
[0021] L’invention porte également sur un procédé de fabrication d’un détecteur selon l’une quelconque des caractéristiques précédentes, comportant les étapes de formation de la grille suivantes : formation d’un plot sacrificiel ; formation d’espaceurs sur des flancs du plot sacrificiel ; dépôt conforme d’une première couche barrière sur les espaceurs et le plot sacrificiel ; dépôt d’une couche semiconductrice planarisante de façon à recouvrir entièrement la première couche barrière, polissage de la couche semiconductrice planarisante avec arrêt sur la première couche barrière pour obtenir une première couche sacrificielle ; gravure d’une ouverture de grille traversant de part en part la première couche barrière au travers d’une surface supérieure de la première couche barrière en regard du plot sacrificiel, l’ouverture ayant des dimensions strictement inférieures à des dimensions du plot sacrificiel ; retrait du plot sacrificiel pour obtenir une cavité en lieu et place du plot sacrificiel ; remplissage de la cavité par du silicium de façon à boucher l’ouverture de grille et obtenir ainsi la grille.
[0022] Le plot sacrificiel peut être formé sur une portion semiconductrice dans laquelle le drain, le canal et source peuvent être logés, et le plot sacrificiel peut protéger le canal lors d’une étape d’implantation de la source et du drain.
[0023] Le plot sacrificiel peut être en silicium.
[0024] L’étape de remplissage de la cavité peut comprendre un dépôt d’une couche semiconductrice planarisante dopée in-situ, de façon à remplir totalement un volume de la cavité en communication avec l’ouverture de grille et à recouvrir la première couche sacrificielle et la première couche barrière ; un polissage de la couche semiconductrice planarisante avec arrêt sur la première couche sacrificielle.
[0025] Le procédé de fabrication peut comprendre en outre une gravure de libération de la micro-planche au-cours de laquelle la première couche sacrificielle est gravée sélectivement par rapport à la première couche barrière et à la grille.
BRÈVE DESCRIPTION DES DESSINS
[0026] D'autres aspects, buts, avantages et caractéristiques de l’invention apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels : la figure 1A est une vue schématique selon un plan de coupe A-A d’un exemple de photodétecteur selon l’invention ; la figure 1 B est une vue schématique selon un plan de coupe B-B de l’exemple de photodétecteur ; la figure 2 est une vue de dessus partielle de l’exemple de photodétecteur sur laquelle sont représentés les plans de coupe A-A et B-B ; la figure 3 illustre un schéma de polarisation d’un transistor mis en œuvre dans l’exemple de photodétecteur ; la figure 4 montre des résultats de simulation par un logiciel d’aide au design ; les figures 5A à 5N illustrent des étapes intermédiaires d’un procédé de fabrication d’une première structure intermédiaire ; la figure 6A est une vue schématique en coupe de la première structure intermédiaire ; la figure 6B est une vue schématique en coupe d’une deuxième structure intermédiaire à assembler avec la première structure intermédiaire pour obtenir l’exemple de photodétecteur.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
[0027] Sur les figures et dans la suite de la description, les mêmes références représentent les éléments identiques ou similaires. De plus, les différents éléments ne sont pas représentés à l’échelle de manière à privilégier la clarté des figures. Par ailleurs, les différents modes de réalisation et variantes ne sont pas exclusifs les uns des autres et peuvent être combinés entre eux. Sauf indication contraire, les termes « sensiblement », « environ », « de l’ordre de » signifient à 10% près, et de préférence à 5% près. Par ailleurs, les termes « compris entre ... et ... » et équivalents signifient que les bornes sont incluses, sauf mention contraire.
[0028] L’invention porte sur un détecteur d’un rayonnement électromagnétique, de préférence dans la gamme infrarouge ou térahertz. Le photodétecteur comporte une matrice d’au moins un pixel. Les pixels peuvent par exemple avoir une taille comprise entre 5 pm et 12 pm, notamment lorsque le rayonnement électromagnétique a une longueur d’onde comprise entre 8 pm et 14 pm, c’est-à-dire dans la gamme de l’infrarouge lointain.
[0029] Chaque pixel comporte un absorbeur configuré pour absorber le rayonnement électromagnétique et un thermomètre. Le thermomètre comporte un transistor de type MOS-FET couplé thermiquement à l’absorbeur, de sorte que la température du transistor croit lorsque la puissance du rayonnement électromagnétique absorbé par l’absorbeur augmente. Le transistor est connecté électriquement à un circuit de contrôle. Il a une source et un drain dopés d’un premier type de conductivité, et une grille en un matériau semiconducteur dopé d’un deuxième type de conductivité. La grille est isolée électriquement d’un canal du transistor par une couche diélectrique de grille du transistor. [0030] En fonctionnement, le circuit de contrôle applique une différence de potentiel électrique entre la grille et la source inférieure ou égale en valeur absolue à une tension de seuil du transistor, avantageusement constante. Ainsi, le transistor fonctionne dans un régime dit de faible inversion. Dans ce régime, le courant de drain est sensible à des variations de paramètres du transistor, comme par exemple une fluctuation de la tension de grille ou une variation de la température du canal, ici proportionnelle à une variation de puissance du rayonnement électromagnétique absorbé par l’absorbeur.
[0031] Dans le cadre de l’invention, le deuxième type de conductivité est opposé au premier type de conductivité, la grille a une concentration en porteurs de charge majoritaire inférieure à une concentration maximale identifiée par les inventeurs, et l’épaisseur de la couche diélectrique de grille a une épaisseur inférieure ou égale à une épaisseur maximale également identifiée par les inventeurs. Les inventeurs ont constaté qu’en fonctionnement, la combinaison de ces caractéristiques crée une zone déplétée dans la grille au voisinage de la couche diélectrique de grille. Les inventeurs ont de plus identifié que l’apparition de cette zone déplétée en combinaison avec le type de conductivité de la grille a pour résultat d’augmenter le coefficient de variation du courant en fonction de la température (TCC) du transistor, tout en réduisant la sensibilité du courant de drain aux variations de paramètres du transistor autres que la température. Ainsi, la sensibilité du détecteur est augmentée en même temps qu’un rapport signal sur bruit. La valeur du TCC peut être augmentée jusqu’à 25 % par rapport aux transistors mettant en œuvre une grille en métal de type « milieu de gap » de l’art antérieur.
[0032] Un transistor MOS-FET (ou Metal-Oxide-Semiconductor Field Effect Transistor, en anglais) est un transistor à effet de champ comprenant un canal et une grille de contrôle électrostatique isolée électriquement du canal par une couche diélectrique de grille du transistor. La grille n’est pas forcément métallique contrairement à ce qu’une traduction littérale de la dénomination anglaise pourrait suggérer. Elle peut être en un matériau semiconducteur, comme du silicium polycristallin dopé. L’application d’une tension de polarisation à la grille permet de moduler une conductivité du canal pour contrôler un courant électrique circulant dans le canal entre une source et un drain du transistor. Ce courant électrique est appelé courant de drain ID.
[0033] Le coefficient de variation du courant en fonction de la température (TCC, ou Temperature Coefficient of Current en anglais) est une caractéristique importante d’un transistor de type MOS-FET. Il est donné par la relation TCC = où ID est le courant de drain du transistor et T la température. [0034] Par région ou zone déplétée d’une couche semiconductrice, on entend une région à l’intérieur de laquelle la concentration en porteurs de charge mobiles est substantiellement réduite, par exemple sous l’effet d’une diffusion, d’un champ électrique ou de recombinaisons. La région a une concentration en porteurs de charges mobiles strictement inférieure à la concentration d’espèces dopantes du même type que les porteurs de charges mobiles dans la région. La région peut être totalement dépourvue de porteurs de charge mobile ou libre. Une région ou une zone déplétée peut être repérée sur des résultats de simulation.
[0035] Dans la description, deux éléments sont "couplés thermiquement" lorsqu’un chemin de conduction thermique lie les deux éléments de sorte que la chaleur puisse être transférée efficacement de l'un à l'autre. Les deux éléments peuvent être en contact physique l’un avec l’autre. Ils peuvent également être séparés l’un de l’autre par un milieu de faible résistance thermique, par exemple inférieure ou égale à 1 E3 K/W. Alternativement ou en complément, la chaleur peut être transférée de l’un à l’autre par convection et/ou rayonnement.
[0036] Par couche, on entend ici et pour la suite de la description, une étendue constituée d’une ou plusieurs sous-couches d’un matériau dont l’épaisseur suivant un axe z est inférieure, par exemple dix fois, voire vingt fois, à ses dimensions longitudinales de largeur et de longueur dans un plan xy perpendiculaire à l’axe z. Une couche peut être structurée. Lorsqu’elle consiste en plusieurs sous-couches, les sous-couches peuvent être en des matériaux différents. La ou les sous-couches s’étendent dans des plans sensiblement parallèles au plan xy.
[0037] Des modes de réalisation particuliers vont être décrits se rapportant à un détecteur d’un rayonnement électromagnétique comportant un absorbeur configuré pour absorber le rayonnement électromagnétique, couplé thermiquement à un transistor de type MOS-FET. Cependant, ces modes de réalisation peuvent être adaptés à d’autres dispositifs optoélectroniques, comme par exemple un capteur d’empreintes digitales exploitant une différence de conductivité thermique entre les crêtes et les vallées d’empreintes digitales. Dans ce cas, la chaleur peut par exemple être transférée du doigt à l’absorbeur par conduction thermique.
[0038] Un exemple de photodétecteur selon l’invention va être décrit en lien avec les figures 1A, 1 B et 2. Un pixel unique du photodétecteur est représenté sur ces figures mais le photodétecteur peut comporter plusieurs pixels identiques à celui représenté, par exemple agencés en matrice. La figure 2 est une vue schématique de dessus du pixel sur laquelle seules certaines caractéristiques du photodétecteur ont été représentées par souci de clarté. Les figures 1A et 1 B sont des vues partielles selon les plans de coupe A-A et B-B, respectivement, représentés sur la figure 2. Par souci de clarté, seules deux parties extrêmes des plans de coupes respectifs sont représentées ici.
[0039] Dans cet exemple, le transistor de type MOS-FET peut être un transistor de type NMOS à enrichissement. Alternativement, le transistor de type MOS-FET peut être un transistor de type NMOS à appauvrissement, un transistor de type PMOS à enrichissement, ou un transistor de type PMOS à appauvrissement, sans sortir du cadre de l’invention.
[0040] Le photodétecteur 1 comprend un substrat 100, un circuit de contrôle (non représenté) et une matrice d’au moins un pixel. La matrice s’étend parallèlement au substrat 100. Le pixel comporte une micro-planche 160, un absorbeur 170 et un transistor de type MOS-FET. La micro-planche 160 est suspendue au-dessus du substrat 100. Le substrat 100 comprend une face supérieure 100.1 sensiblement plane du même côté que la microplanche 160 par rapport au substrat 100.
[0041] On définit ici et pour la suite de la description un repère direct tridimensionnel orthogonal (X, Y, Z), où les axes X et Y forment un plan parallèle à la face supérieure 100.1 du substrat 100, et où l’axe Z est orienté orthogonalement à la face supérieure 100.1 , depuis la face supérieure 100.1 vers la micro-planche 160. Lorsque le photodétecteur 1 comprend une matrice de plusieurs pixels, l’axe X et/ou l’axe Y sont orientés selon des axes respectifs de la matrice. Dans la suite de la description, les termes « vertical » et « verticalement » s’entendent comme étant relatifs à une orientation sensiblement parallèle à l’axe Z, et les termes « horizontal » et « horizontalement » comme étant relatifs à une orientation sensiblement parallèle au plan (X, Y). Par ailleurs, les termes « inférieur » et « supérieur » s’entendent comme étant relatifs à un positionnement croissant lorsqu’on s’éloigne du substrat 100 suivant la direction +Z.
[0042] Le substrat 100 peut par exemple être, au moins en partie, issu d’une plaque, par exemple en silicium, et peut éventuellement avoir subi des étapes de découpes et/ou d’amincissement. Il peut comprendre un empilement d’interconnexions comportant un ou plusieurs niveaux de lignes conductrices s’étendant parallèlement au plan (X, Y), éventuellement interconnectées entre elles par des via conducteurs. Le cas échéant, la face supérieure 100.1 du substrat 100 est une face supérieure de l’empilement d’interconnexions. Le circuit de contrôle est intégré dans et/ou sur le substrat 100 et peut comprendre des lignes conductrices et/ou des via de l’empilement d’interconnexions.
[0043] La micro-planche 160 est ici en un ou plusieurs matériaux isolants électriques, avantageusement diélectriques, par exemple en oxyde de silicium (SiO). Elle peut comprendre sur une ou plusieurs de ses faces une couche isolante électrique, par exemple une couche servant à protéger la micro-planche 160 lors d’une gravure. Elle s’étend parallèlement à la face supérieure 100.1 du substrat 100. Elle est par exemple de forme rectangulaire ou carrée dans un plan parallèle au plan (X, Y).
[0044] Le transistor MOS-FET comporte un drain 150.3, une source 150.1 et un canal 150.2 s’étendant parallèlement au plan (X, Y) du drain 150.3 jusqu’à la source 150.1. Le drain 150.3, la source 150.1 et le canal 150.2 sont logés dans une portion semiconductrice 150 en un matériau semiconducteur monocristallin, par exemple en silicium (Si) ou en silicium-germanium (SiGe). La portion semiconductrice 150 s’étend ici sur une face inférieure de la micro-planche 160 de façon à être en contact physique avec celle-ci. Elle a par exemple une épaisseur mesurée parallèlement à l’axe Z comprise entre 5nm et 100nm, préférentiellement comprise entre 15 nm et 50 nm. Le drain 150.3 et la source 150.1 sont dopés d’un premier type de conductivité et peuvent comporter des régions ayant des concentrations en atomes dopants différentes et/ou des atomes dopants de différentes natures. Dans cet exemple particulier, le drain 150.3 et la source 150.1 sont dopés de type N ; le canal 150.2 est dopé de type P ou intrinsèque.
[0045] Le transistor comprend une grille 135 et une couche diélectrique de grille 140. La grille 135 est isolée électriquement du canal par la couche diélectrique de grille 140. La couche diélectrique de grille 140 comprend une ou plusieurs sous-couches, chacune en un matériau diélectrique. Le matériau diélectrique peut par exemple être un oxyde de silicium (SiO) ou un dioxyde d’hafnium (HfO2). Dans cet exemple, la couche diélectrique de grille 140 est une couche unique en oxyde de silicium (SiO).
[0046] La grille 135 est en un matériau semiconducteur dopé d’un deuxième type de conductivité opposé au premier type de conductivité. Dans cet exemple, la grille 135 est en silicium polycristallin ou amorphe. Elle peut être en partie siliciurée, c’est-à-dire que la grille 135 peut comporter une région en un siliciure, située sur un côté de la grille 135 opposé à la couche diélectrique de grille 140. Elle est ici dopée de type P puisque le drain 150.3 et la source 150.1 sont dopés de type N. Elle a par exemple une épaisseur mesurée parallèlement à l’axe Z comprise entre 10 nm et 200 nm, préférentiellement comprise entre 25 nm et 100 nm.
[0047] La couche diélectrique de grille 140 est intercalée entre le canal 150.2 et la grille 135, en contact physique avec le canal 150.2 et la grille 135. Elle a une épaisseur mesurée parallèlement à l’axe Z inférieure à une épaisseur maximale et la grille 135 a une concentration en porteurs de charge majoritaire inférieure à une concentration maximale, de sorte qu’en fonctionnement, une zone déplétée 135.1 apparaît dans la grille 135. L’épaisseur de la couche diélectrique de grille 140 est suffisamment faible pour qu’un niveau de Fermi de la grille 135 s’aligne avec un niveau de Fermi du canal 150.2 de sorte à courber des bandes d’énergie de gap de la grille 135 au voisinage de la couche diélectrique de grille 140. La zone déplétée 135.1 est matérialisée par une ligne en pointillés sur les figures 1A et 1 B. Elle s’étend en profondeur dans la grille depuis la couche diélectrique de grille 140. Elle a par exemple une épaisseur comprise entre 2 nm et 15 nm. Elle peut par exemple être identifiée sur des résultats de simulation.
[0048] Dans le cas où la grille est en silicium polycristallin ou amorphe, comme dans cet exemple, l’épaisseur maximale est égale à 50 nm et la concentration maximale est égale à 1019 cm-3. L’épaisseur de la couche diélectrique de grille 140 est par exemple comprise entre 3 nm et 50 nm, préférentiellement comprise entre 4 nm et 20 nm, voire entre 4 nm et 15 nm. La concentration moyenne en porteurs de charge majoritaire de la grille 135 est par exemple comprise entre 5.1015 cm-3 et 1019 cm-3, préférentiellement comprise entre 1016 crrr 3 et 5.1018 cm-3.
[0049] L’absorbeur 170 s’étend sur une face de la micro-planche 160 opposée à la portion semiconductrice 150, de façon à être en contact la micro-planche 160. Il s’agit ici d’une face supérieure de la micro-planche 160 puisque la portion semiconductrice 150 s’étend sur la face inférieure. L’absorbeur 170 est une couche métallique. Il a avantageusement une résistance sensiblement égale à l’impédance du vide, à savoir 377 Q/carré. Il peut comprendre une ou plusieurs sous-couches métalliques de Ti, TiN, NiCr, Al, Au, W, Cu, AlCu... L’absorbeur 170 est ici une couche de nitrure de titane (TiN) d’épaisseur comprise entre 3 nm et 50 nm, préférentiellement comprise entre 3 nm et 10 nm. L’absorbeur 170 peut également comprendre une antenne.
[0050] Dans cet exemple, l’absorbeur 170 comporte une partie en vis-à-vis du canal 150.2. La micro-planche 160 a une épaisseur mesurée parallèlement à l’axe Z au niveau du canal suffisamment faible pour permettre un couplage thermique entre l’absorbeur 170 et le canal 150.2, et pour pouvoir appliquer un champ électrique dans le canal 150.2 lorsque l’absorbeur 170 est polarisé électriquement. L’épaisseur de la micro-planche 160 est suffisamment grande pour assurer une bonne tenue mécanique. Dans le cas d’une microplanche 160 en oxyde de silicium (SiO), comme dans cet exemple, la micro-planche 160 a une épaisseur comprise entre 10 nm et 150 nm, préférentiellement comprise entre 10 nm et 50 nm, par exemple égale à 25 nm.
[0051] L’absorbeur 170 s’étend de préférence sur toute la face supérieure de la microplanche 160, comme représenté ici. Avantageusement, il s’étend sur une partie de la microplanche 160 dépourvue de la portion semiconductrice 150, c’est-à-dire qu’il s’étend sur une partie de la face supérieure qui n’est pas en vis-à-vis de la portion semiconductrice 150. Ainsi, l’absorption du rayonnement électromagnétique par l’absorbeur est maximisée.
[0052] Ici, la grille 135 a une forme en anneau fermé dans un plan parallèle au plan (X, Y). La portion semiconductrice 150 a également une forme en anneau fermé dans ce plan. La grille 135 et la portion semiconductrice 150 ont par exemple chacune une largeur horizontale sensiblement constante le long de l’anneau. La grille 135 est ici en tout point centrée sur la portion semiconductrice 150.
[0053] Des espaceurs 136 optionnels sont en contact avec des flancs opposés de la grille 135. Le drain 150.3 et la source 150.1 s’étendent ici dans des parties respectives de la portion semiconductrice 150 en regard des espaceur 136. Les limites entre le drain 150.3, le canal 150.2 et la source 150.1 sont matérialisés schématiquement par des lignes en pointillés sur les figures 1A et 1 B. Les espaceurs 136 peuvent affleurer une face inférieure de la grille 135 opposée à la couche diélectrique de grille 140. Ils sont en un ou plusieurs matériaux isolants électriques, par exemple en un ou plusieurs matériaux diélectriques comme de l’oxyde de silicium (SiO) ou du nitrure de silicium (SiN). Ils sont ici en nitrure de silicium (SiN).
[0054] La micro-planche 160 est suspendue au-dessus du substrat 100 par des bras d'isolation thermique 120, deux bras dans l’exemple représenté. En d’autres termes, la micro-planche 160 est maintenue au-dessus du substrat 100 par les bras de façon à ne pas être en contact physique avec le substrat 100.
[0055] Les bras d'isolation thermique 120 sont disposés entre la micro-planche 160 et le substrat 100. Ils s’étendent dans un plan parallèle au plan (X, Y). Chaque bras d'isolation thermique 120 a une extrémité proximale fixée à la micro-planche 160 par une électrode 121 , 123, 125, et une extrémité distale reposant sur un pilier d’ancrage 105, 115. Chaque bras d'isolation thermique 120 est conducteur de l’électricité. Il a une section transversale et une longueur permettant d’isoler thermiquement la micro-planche 160 et le transistor, du substrat 100 et du circuit de contrôle. Plus la surface de la section transversale est réduite et/ou plus la longueur d’un bras d'isolation thermique 120 est grande, meilleure est l’isolation thermique de la micro-planche 160. Pour augmenter la longueur, il est par exemple possible de donner à chaque bras d'isolation thermique 120 une forme en serpentin comme cela est représenté sur la figure 2. Chaque bras d'isolation thermique 120 peut avoir un cœur métallique conducteur d’électricité, entouré d’une gaine isolante, par exemple en un matériau résistant à une gravure servant à retirer un matériau sacrificiel sur laquelle la micro-planche 160 repose au cours d’une étape intermédiaire d’un procédé de fabrication. Dans cet exemple, le cœur est en nitrure de titane (TiN) et la gaine est en silicium amorphe, apte à résister à une gravure par de l’acide fluorhydrique en phase vapeur.
[0056] Ici, un premier bras d'isolation thermique 120 a son extrémité proximale fixée à la micro-planche 160 par une électrode de source 121 en contact avec la source 150.1 du transistor. L’électrode de source 121 est en un matériau conducteur de l’électricité. Elle est en contact avec le cœur du premier bras d'isolation thermique 120. L’extrémité distale du premier bras d'isolation thermique 120 repose sur un pilier d'ancrage supérieur 115, qui lui- même repose sur un pilier d'ancrage inférieur 105. Le pilier d'ancrage supérieur 115 est en contact avec le cœur du premier bras d'isolation thermique 120 et le pilier d'ancrage inférieur 105 est connecté électriquement au circuit de contrôle, de sorte que la source 150.1 est connecté électriquement au circuit de contrôle par l’électrode de source 121 , le premier bras d'isolation thermique 120 et les piliers d'ancrage inférieur et supérieur 105, 115.
[0057] Un deuxième bras d'isolation thermique 120 a son extrémité proximale fixée à la micro-planche 160 par une électrode de grille 125 en contact avec la grille 135 et une électrode de drain 123 en contact avec le drain 150.3. Les électrodes de drain et de grille 123, 125 sont en contact avec le cœur du deuxième bras d'isolation thermique 120, de sorte que la grille 135 et le drain 150.3 sont court-circuités. L’extrémité distale du deuxième bras d'isolation thermique 120 repose sur un pilier d'ancrage supérieur 115 additionnel, qui lui- même repose sur un pilier d'ancrage inférieur 105 additionnel. Le pilier d'ancrage supérieur 115 additionnel est en contact avec le cœur du deuxième bras d'isolation thermique 120 et le pilier d'ancrage inférieur 105 additionnel est connecté électriquement au circuit de contrôle, de sorte que la grille 135 et le drain 150.3 sont connectés électriquement au circuit de contrôle par le deuxième bras d'isolation thermique 120, les piliers d'ancrage inférieur et supérieur 105, 115, et, respectivement, l’électrode de grille 125 et l’électrode de drain 123.
[0058] Les piliers d'ancrage inférieurs et supérieurs 105, 115 sont en métal, par exemple en un même matériau métallique. Dans ce dernier cas, il peut ne pas y avoir une interface entre le pilier d'ancrage inférieur 105 et le pilier d'ancrage supérieur 115. Les piliers d'ancrage inférieurs 105 sont par exemple tous de forme et de taille identiques. Les piliers d'ancrage supérieurs 115 sont par exemple tous de forme et de taille identiques. Les piliers d'ancrage inférieurs et supérieurs 105, 115 sont ici de forme cylindrique de même diamètre, d’axe longitudinal parallèle à l’axe Z. Ils sont dans cet exemple en cuivre, éventuellement enrobés d’un revêtement protecteur.
[0059] Les électrodes de source, de drain et de grille 121 , 123, 125 sont métalliques. Elles ont par exemple un cœur en tungstène (W) entouré d’un premier revêtement en nitrure de titane (TiN), lui-même entouré d’un deuxième revêtement en titane (Ti). Elles sont ici de forme cylindrique de même diamètre, d’axe longitudinal parallèle à l’axe Z.
[0060] Dans cet exemple, le pixel comporte en outre un contact électrique face arrière 128 connectant électriquement l’absorbeur 170 à la source 150.1. Plus exactement, le contact électrique face arrière 128 est une partie de l’absorbeur 170 épousant une ouverture traversante 161 s’étendant de la face supérieure à la face inférieure de la micro-planche 160. L’ouverture traversante 161 a ici une forme cylindrique coaxiale avec l’électrode de source 121. Dans ce cas, la partie de l’absorbeur 170 en vis-à-vis du canal 150.2 constitue une grille arrière optionnelle du transistor, au même potentiel électrique que la source 150.1.
[0061] Le photodétecteur 1 comprend en outre une couche barrière inférieure 110 et une couche barrière supérieure 130, optionnelles. La couche barrière inférieure 110 s’étend sur la face supérieure du substrat 100. Les piliers d'ancrage inférieurs 105 traversent de part en part la couche barrière inférieure 110, de façon à ne pas laisser d’espace entre la couche barrière inférieure 110 et les piliers d'ancrage inférieur 105. La couche barrière supérieure 130 s’étend sur la face inférieure de la micro-planche 160, sur la grille 135, les espaceurs 136, sur des flancs latéraux de la couche diélectrique de grille 140 et sur des flancs latéraux de la micro-planche 160. Les électrodes de source, de drain et de grille 121 , 123, 125 traversent de part en part la couche barrière supérieure 130, de façon à ne pas laisser d’espace entre la couche barrière inférieure 110 et les électrodes de source, de drain et de grille 121 , 123, 125. Les couches barrières inférieure et supérieure 110, 130 sont en un matériau apte à résister à une gravure servant à retirer un matériau sacrificiel sur laquelle la micro-planche 160 repose au cours d’une étape intermédiaire d’un procédé de fabrication.
[0062] L’exemple de photodétecteur 1 décrit en lien avec les figures 1A, 1 B, 2 est avantageux car il permet de suspendre la micro-planche 160 avec seulement deux bras d'isolation thermique 120, et donc d’isoler la micro-planche 160 et le transistor de type MOS-FET de façon optimale. Cependant, conformément au schéma de polarisation de la figure 3, les potentiels électriques VG, VS, VD, VBG appliqués respectivement à la grille 135, au drain 150.3, à la source 150.1 et à la grille arrière optionnelle peuvent être fixés indépendamment les uns des autres, sans sortir du cadre de cette invention. La grille 135, la source 150.1 , le drain 150.3 et la grille arrière peuvent chacun être connectés électriquement au circuit de contrôle par l’intermédiaire ou sans l’intermédiaire d’un bras d'isolation thermique. Les bras d'isolation thermique 120 sont par conséquent optionnels et peuvent être en nombre quelconque inférieur ou égal à 4 lorsqu’ils sont présents. [0063] En figure 4, il est présenté des résultats de simulation de l’exemple de photodétecteur 1 des figures 1A, 1 B et 2 obtenus par un logiciel d’aide au design (logiciel TCAD, ou Technology Computer Aided Design, en anglais). Le transistor est de type N- MOS. Le canal 150.2 a une longueur L égale à 0,5 pm, c’est-à-dire que le drain 150.3 est en tout point séparée de la source 150.1 d’une distance minimale égale à 0,5 pm sous la grille 135. La longueur L est communément appelée longueur de grille dans le domaine technique. La largeur de grille W est la longueur d’une ligne médiane séparant le drain 150.3 de la source 150.1 et s’étendant d’une extrémité à l’autre du canal 150.2. Lorsque le canal a une forme d’anneau fermé, la ligne médiane a aussi une forme d’anneau fermé.
[0064] L’épaisseur de la couche diélectrique de grille 140 est égale à 9 nm. La couche diélectrique de grille 140 est en oxyde de silicium (SiO). Les potentiels électriques VBG et Vs, respectivement appliqués à la grille arrière et à la source, sont égaux à 0V. La différence de potentiel électrique entre la grille 135 et la source 150.1 varie de façon à faire varier le courant de drain ID.
[0065] En figure 4, il est donné la valeur du TCC (axe des ordonnées en %. K'1) en fonction de ID.W/L (axe des abscisses en ampères) pour trois concentrations différentes en porteurs de charge majoritaire dans la grille 135 (courbes C1 , C2 et C3), ici de type accepteur, et pour un transistor MOS-FET de l’art antérieur comportant une grille en métal de type « milieu de gap » (courbe C0). La courbe du TCC pour la grille en métal de type « milieu de gap » est toujours inférieure aux deux autres courbes. La valeur du TCC augmente lorsque la concentration en porteurs de charge majoritaire dans la grille 135 diminue. Le gain en TCC par rapport à une grille en métal de type « milieu de gap » est ainsi égal à 6 % pour une concentration de dopage de type accepteur Na égale à 1019 cm-3 (courbe C1), égale à 14 % pour Na égale à 1018 cm-3 (courbe C2), et égale à 25 % pour Na égale à 1016 cm-3 (courbe C3).
[0066] Les inventeurs ont de plus vérifié que le TCC ne varie sensiblement pas avec une variation de l’épaisseur de la couche diélectrique de grille 140. La variation relative du TCC est par exemple strictement inférieure à 2 % pour une variation d’épaisseur de la couche diélectrique de grille 140 comprise entre 5 nm et 20 nm, un courant de drain normalisé ID.W/L variant entre 10'14 A et 5.10'4 A et une concentration d’atomes dopant de type accepteur Na dans la grille 135 égale à 1017 cm-3.
[0067] Les inventeurs ont également vérifié que le TCC ne varie sensiblement pas avec une variation de l’épaisseur de la grille 135. La variation du TCC est par exemple sensiblement nulle pour une variation d’épaisseur de grille 135 comprise entre 25 nm et 150 nm, et une concentration d’atomes dopant de type accepteur Na dans la grille 135 égale à 1017 cm-3.
[0068] Un exemple de procédé de fabrication d’un photodétecteur 1 selon l’invention va à présent être décrit en lien avec les figures 5A à 5N, 6A et 6B. Dans cet exemple, le photodétecteur 1 comporte un transistor de type NMOS à enrichissement. Cependant, il est aisé de modifier les dopages du procédé de fabrication pour obtenir un photodétecteur 1 comportant un transistor de type NMOS à appauvrissement, ou un transistor de type PMOS à enrichissement, ou un transistor de type PMOS à appauvrissement. Les figures 5A à 5N illustrent des étapes intermédiaires de l’exemple de procédé de fabrication visant à obtenir une première structure intermédiaire 10 telle qu’illustrée en figure 6A.
[0069] En figure 5A, on fournit un ensemble comportant un substrat temporaire 200, une couche diélectrique enterrée 210 et une couche semiconductrice supérieure. La couche diélectrique enterrée 210 est intercalée et en contact avec le substrat temporaire 200 et la couche semiconductrice supérieure. Le substrat temporaire 200 a une face supérieure située à l’interface entre le substrat temporaire 200 et la couche diélectrique enterrée 210. La couche semiconductrice supérieure peut être dopée ou intrinsèque. L’ensemble peut par exemple être une plaque de type silicium sur isolant ou SOI, pour « Silicon on Insulator » en anglais. La couche semiconductrice supérieure et le substrat temporaire 200 sont alors en silicium monocristallin, et la couche diélectrique enterrée 210 est en oxyde de silicium (SiO). Ici, l’ensemble est une plaque SOI, par exemple de 200 mm ou 300 mm de diamètre, et la couche semiconductrice supérieure est en silicium monocristallin dopé P.
[0070] La couche diélectrique enterrée 210 a préférentiellement une épaisseur comprise entre 10 nm et 150 nm, préférentiellement comprise entre 10 nm et 50 nm, par exemple égale à 25 nm. La couche semiconductrice supérieure a par exemple une épaisseur comprise entre 5 nm et 100 nm, préférentiellement comprise entre 15 nm à 40 nm.
[0071] On grave ensuite localement toute l’épaisseur de la couche semiconductrice supérieure pour obtenir une portion semiconductrice 150 destinée à accueillir une source 150.1 , un canal 150.2 et un drain 150.3 d’un transistor MOS-FET. La portion semiconductrice 150 peut avoir une forme quelconque dans un plan parallèle à la face supérieure du substrat temporaire 200. Elle a une face supérieure et des flancs. La face supérieure de la portion semiconductrice 150 joint les flancs sur un côté de la portion semiconductrice 150 opposé à la couche diélectrique enterrée 210. La portion semiconductrice 150 peut avoir une largeur mesurée parallèlement à la face supérieure sensiblement constante. Elle a ici une forme en anneau fermé, sensiblement rectangulaire. [0072] En figure 5B, on forme une couche conforme sur les flancs et la face supérieure de la portion semiconductrice 150. La couche conforme est destinée à être une couche diélectrique de grille 140 du transistor. Elle est en un matériau diélectrique. Elle peut être obtenue par dépôt, ou, quand elle en oxyde de silicium (SiO), comme dans cet exemple, par une oxydation thermique.
[0073] La couche conforme a typiquement une épaisseur comprise entre 3 nm et 50 nm, au niveau de la face supérieure de la portion semiconductrice 150.
[0074] En figure 5C, on forme une couche sacrificielle planarisante 215. La couche sacrificielle planarisante 215 est en un matériau pouvant être gravé sélectivement par rapport à la couche diélectrique de grille 140. Elle peut par exemple être en silicium amorphe ou polycristallin, ou en un polymère. Elle est ici en silicium polycristallin, déposée par dépôt chimique en phase vapeur à basse pression, ou LPCVD (Liquid Phase Chemical Vapour Deposition, en anglais).
[0075] La couche sacrificielle planarisante 215 a une surface sensiblement plane et parallèle à la face supérieure du substrat temporaire 200 en regard de la portion semiconductrice 150, de préférence en regard d’une partie substantielle de la face supérieure du substrat temporaire 200.
[0076] En figure 5D, on forme un plot sacrificiel 220. Pour cela, on grave localement de part en part la couche sacrificielle planarisante 215 pour obtenir le plot sacrificiel 220. Le plot sacrificiel 220 a des flancs sensiblement orthogonaux avec la face supérieure du substrat temporaire 200, joints par une face supérieure du plot sacrificiel 220 située d’un côté du plot sacrificiel 220 opposé au substrat temporaire 200. Il a une largeur égale à la distance minimale séparant deux flancs opposés du plot sacrificiel 220 dans un plan parallèle à la face supérieure du substrat temporaire 200, et une épaisseur mesurée perpendiculairement à la face supérieure. Il repose entièrement sur une région centrale de la portion semiconductrice 150, de façon à séparer, l’une de l’autre, deux régions opposées de la portion semiconductrice 150, situées de part et d’autre de la région centrale. La largeur du plot sacrificiel 220 définit une longueur de grille du transistor.
[0077] En figure 5E, on réalise une première implantation ionique de premiers ions dopants sur toute la structure obtenue à l’étape de la figure 5D, suivie d’une activation des premiers ions dopants. Au cours de cette étape, le plot sacrificiel 220 protège la partie de la portion semiconductrice 150 destinée à être le canal 150.2 du transistor et reçoit une quantité de premiers ions dopants pour obtenir un plot sacrificiel dopé 221 , dopé au moins en partie. Les régions opposées de la portion semiconductrice 150 deviennent des régions dopées 231 , dopées du même type que le plot sacrificiel dopé 221 , dans cet exemple de type N. L’énergie des premiers ions dopants est préférentiellement choisie pour doper toute l’épaisseur de la portion semiconductrice 150 au niveau des régions opposées. La dose en premiers ions dopants est par exemple choisie pour obtenir une concentration en premiers atomes dopants dans les régions dopées 231 comprise entre 1017 at.crrr3 et 1020 at.crrr3. Les premiers atomes dopants sont issus des premiers ions dopants et sont d’un premier type de conductivité.
[0078] En figure 5F, on forme des espaceurs 136 sur les flancs du plot sacrificiel dopé 221. Pour cela, une couche diélectrique conforme peut être déposée sur la couche diélectrique enterrée 210, la couche diélectrique de grille 140 et le plot sacrificiel dopé 221. La couche diélectrique est dans cet exemple, une couche en nitrure de silicium (SiN) déposée par LPCVD. La couche diélectrique est ensuite gravée de façon anisotrope, perpendiculairement à la face supérieure du substrat temporaire 200, sur toute son épaisseur pour ne garder des résidus qu’au niveaux des flancs du plot sacrificiel dopé 221 . Les résidus sont les espaceurs 136.
[0079] Une fois les espaceur 136 formés, on réalise une deuxième implantation ionique de deuxièmes ions dopants. Au cours de cette étape, le plot sacrificiel dopé 221 protège la partie de la portion semiconductrice 150 destinée à être le canal 150.2 du transistor et reçoit une quantité de deuxièmes ions dopants pour obtenir un plot sacrificiel doublement dopé 222. De plus, les espaceurs 136 protègent une partie des région dopée 231 de sorte qu’une partie seulement de chaque région dopée 231 reçoit une quantité de deuxième ions dopants pour devenir une région doublement dopée 232.
[0080] L’énergie des deuxièmes ions dopants est préférentiellement choisie pour doper en deuxièmes atomes dopants toute l’épaisseur de la portion semiconductrice 150 au niveau des régions doublement dopées 232. Les deuxièmes atomes dopants sont du premier type de conductivité. La dose en deuxièmes ions dopants est par exemple choisie pour obtenir une concentration totale en atomes dopants dans les régions doublement dopées 232 comprise entre 1019 at. cm-3 et 1021 at.crrr3.
[0081] Dans cet exemple de procédé de fabrication, il est possible d’omettre la première ou la deuxième sous-étape d’implantation. Il est également possible d’omettre la sous- étape de formation des espaceurs 136.
[0082] En figure 5G, on dépose de façon conforme une première couche barrière 241 sur le plot sacrificiel doublement dopé 222, les espaceurs 136, la couche diélectrique de grille 140 et la couche diélectrique enterrée 210. La première couche barrière 241 est destinée à protéger les éléments qu’elle recouvre lors d’une étape ultérieure de gravure de couches sacrificielles, dite gravure de libération. La première couche barrière 241 est par exemple en alumine (AI2O3) ou en nitrure d'aluminium (AIN), de façon à résister à une gravure par de l’acide fluorhydrique (HF) en phase vapeur.
[0083] En figure 5H, on dépose une couche planarisante 250 de façon à recouvrir entièrement la première couche barrière 241. La couche planarisante 250 est en un matériau isolant électrique, par exemple diélectrique. Elle est apte à être gravée lors de la gravure de libération. Elle est dans cet exemple en oxyde de silicium (SiO).
[0084] En figure 5I, on réalise un polissage mécano-chimique (CMP) de la couche planarisante 250 avec arrêt sur la première couche barrière 241 pour obtenir une première couche sacrificielle 251. A l’issue de cette étape, la première couche barrière 241 comporte une surface supérieure en regard du plot sacrificiel doublement dopé 222 affleurant la première couche sacrificielle 251 .
[0085] En figure 5J, on grave localement de part en part la première couche barrière 241 au travers de sa surface supérieure pour obtenir une ouverture de grille 225. L’ouverture de grille 225 a toutes ses dimensions selon des directions d’un plan parallèle à la face supérieure du substrat temporaire 200 strictement inférieures aux dimensions du plot sacrificiel doublement dopé 222 selon les mêmes directions. Une différence de dimension entre le plot sacrificiel doublement dopé 222 et l’ouverture de grille 225 est par exemple suffisante pour compenser des erreurs d’alignement lors d’une sous-étape de photolithographie mise en œuvre pour définir l’ouverture de grille 225 lors de l’étape de la figure 5J.
[0086] A l’issue de cette étape, les parties de la première couche barrière 241 en contact physique avec le plot sacrificiel doublement dopé 222 constituent chacune un volet de protection 241.1. De préférence, chaque volet de protection 241.1 a toutes ses dimensions dans un plan parallèle à la face supérieure du substrat temporaire 200 suffisantes pour protéger les espaceurs 136 et la couche diélectrique de grille 140, lors de la gravure de libération. Elles sont par exemple toutes supérieures à 50 nm, voire supérieures à 100 nm.
[0087] Une attaque des espaceurs 136 lors de la gravure de libération est susceptible de générer des charges parasites altérant le fonctionnement du photodétecteur 1. Une attaque de la couche diélectrique de grille 140 lors de la gravure de libération est susceptible d’induire un courant de grille parasite du transistor et/ou une diminution du TCC et/ou un bruit de détection plus important, lorsque le photodétecteur 1 est en fonctionnement.
[0088] En figure 5K, on retire le plot sacrificiel doublement dopé 222. Pour cela, on grave tout le plot sacrificiel doublement dopé 222 sélectivement par rapport à la première couche barrière 241 et la première couche sacrificielle 251 , de préférence par une gravure humide. On obtient ainsi une cavité 226 en lieu et place du plot sacrificiel doublement dopé 222. Lorsque la couche sacrificielle planarisante 215 est en silicium amorphe ou polycristallin, le plot sacrificiel doublement dopé 222 peut être gravé par une solution de TMAH, ou d’HF concentrée à 1 %. Lorsque la couche sacrificielle planarisante 215 est en un polymère, le plot sacrificiel doublement dopé 222 peut être gravé par un plasma oxygène.
[0089] Les étapes des figures 5L et 5M visent à remplir la cavité 226 par un matériau semiconducteur pour obtenir une grille 135 du transistor. En figure 5L, on dépose de façon conforme une couche semiconductrice planarisante 260 de façon à remplir totalement un volume de la cavité 226 en communication avec l’ouverture de grille 225. La couche semiconductrice planarisante 260 recouvre totalement la couche diélectrique de grille 140 à l’intérieur de la cavité 226. De préférence, elle remplit sensiblement toute la cavité 226, comme cela est représenté ici. Dans ce cas, elle recouvre avantageusement la première couche sacrificielle 251 et la première couche barrière 241 au niveau des volets de protection 241.1 , comme représenté sur la figure 5L. La couche semiconductrice planarisante 260 est ici dopée in situ, d’un deuxième type de conductivité opposé au premier type de conductivité. Elle est en un matériau semiconducteur résistant à la gravure de libération. Dans cet exemple, elle est en silicium polycristallin ou amorphe, pour une gravure de libération mettant en œuvre de l’acide fluorhydrique (H F) en phase vapeur.
[0090] En figure 5M, lorsque la couche semiconductrice planarisante 260 recouvre la première couche sacrificielle 251 , on réalise un polissage mécano-chimique (CMP) de la couche semiconductrice planarisante 260 avec arrêt sur la première couche sacrificielle 251 , pour obtenir une partie résiduelle de la couche semiconductrice planarisante 260 localisée dans la cavité 226. Lorsque la couche semiconductrice planarisante 260 n’a pas été dopée in-situ, c’est-à-dire simultanément au dépôt de la couche semiconductrice planarisante 260, la partie résiduelle est dopée du deuxième type de conductivité à la suite de la sous-étape de planarisation, par exemple par implantation ou diffusion d’espèces dopantes. La partie résiduelle est destinée à être une grille 135 du transistor. Puisque la première couche sacrificielle 251 affleure la première couche barrière 241 et l’arrêt du polissage s’effectue sur la première couche sacrificielle 251 , la grille 135 a une surface sommitale 135.2 affleurant la première couche barrière 241 et bouchant l’ouverture de grille 225.
[0091] La couche semiconductrice planarisante 260 étant en un matériau semiconducteur résistant à la gravure de libération, la grille 135 n’est pas endommagée lors de la gravure de libération bien qu’elle ne soit pas recouverte par la première couche barrière 241 au niveau de sa surface sommitale 135.2. La première couche barrière 241 et la surface sommitale 135.2 de la grille 135 protègent, ensemble, les espaceurs 136 lors de la gravure de libération.
[0092] En figure 5N, on dépose une deuxième couche sacrificielle 252, de préférence dans le même matériau que celui de la première couche sacrificielle 251. La deuxième couche sacrificielle 252 est en un matériau isolant électrique, par exemple diélectrique, ici en oxyde de silicium (SiO). On forme une électrode de drain 123, une électrode de grille 125 et une électrode de source 121 (non représentée), par des sous-étapes de photolithographie, de gravure, de dépôt et de polissage. Les électrodes de source, de drain et de grille 121 , 123, 125 traversent de part en part la deuxième couche sacrificielle 252. Les électrodes de source et de drain se prolongent au travers de la première couche sacrificielle 251 , de la première couche barrière 241 et de la couche diélectrique de grille 140, jusqu’à des régions doublement dopées 232 respectives. L’électrode de grille 125 est en contact physique avec la surface sommitale 135.2 de la grille 135. Les électrodes de source, de drain et de grille 121 , 123, 125 affleurent une face supérieure de la deuxième couche sacrificielle 252. Chaque électrode de source 121 et chaque électrode de drain 123 ont une section en contact avec la première couche barrière 241 sur toute sa périphérie.
[0093] A l’issue de l’étape de la figure 5N, on forme un ou plusieurs bras d'isolation thermique 120 par des sous-étapes de photolithographie, de gravure et de dépôt. On dépose ensuite une troisième couche sacrificielle 253 sur la deuxième couche sacrificielle 252 et chaque bras d'isolation thermique 120, de préférence dans le même matériau que celui de la première couche sacrificielle 251 et/ou de la deuxième couche sacrificielle 252. La troisième couche sacrificielle 253 est en un matériau isolant électrique, par exemple diélectrique, ici en oxyde de silicium (SiO). On forme ensuite des piliers d'ancrage supérieurs 115 s’étendant dans la troisième couche sacrificielle 253 depuis une face supérieure de la troisième couche sacrificielle 253 située d’un côté de la troisième couche sacrificielle 253 opposé au substrat temporaire 200, jusqu’à atteindre un bras d'isolation thermique 120. On obtient ainsi une première structure intermédiaire 10, représentée schématiquement en figure 6A.
[0094] La face supérieure de la troisième couche sacrificielle 253 constitue avec des extrémités des piliers d'ancrage supérieurs 115, une première face à coller 253.1 de la première structure intermédiaire 10. La première face à coller 253.1 présente des caractéristiques d’état de surface, de rugosité et de planéité permettant un collage direct hybride.
[0095] La figure 6B est une vue schématique en coupe d’une deuxième structure intermédiaire 20 à assembler avec la première structure intermédiaire 10 pour obtenir le photodétecteur 1. La deuxième structure intermédiaire 20 comporte, superposés, un substrat 100, une couche barrière inférieure 110 et une quatrième couche sacrificielle 254. La couche barrière inférieure 110 est intercalée et en contact avec le substrat 100 et la quatrième couche sacrificielle 254.
[0096] La quatrième couche sacrificielle 254 est de préférence dans le même matériau que celui de la première couche sacrificielle 251 et/ou de la deuxième couche sacrificielle 252 et/ou de la troisième couche sacrificielle 253. La quatrième couche sacrificielle 254 est en un matériau isolant électrique, par exemple diélectrique, ici en oxyde de silicium (SiO).
[0097] Le substrat 100 comporte un circuit de contrôle. La deuxième structure intermédiaire 20 comporte un ou plusieurs piliers d'ancrage inférieurs 105. Chaque pilier d'ancrage inférieur 105 traverse de part en part la quatrième couche sacrificielle 254 et la couche barrière inférieure 110, et s’étend jusqu’à un plot de connexion du circuit de contrôle. Lorsque le photodétecteur 1 comporte une matrice de plusieurs pixels, les piliers d'ancrage supérieurs 115 sont répétés au pas de pixel du photodétecteur 1. Le substrat 100 ou la deuxième structure intermédiaire 20 peuvent être fournies par une fonderie de puces électroniques, au moins en partie.
[0098] La deuxième structure intermédiaire 20 comporte une deuxième face à coller 254.1 sur un côté opposé au substrat 100. La deuxième face à coller 254.1 comporte des extrémités des piliers d'ancrage supérieurs 115 et une surface de la quatrième couche sacrificielle 254. Elle présente des caractéristiques d’état de surface, de rugosité et de planéité permettant un collage direct hybride.
[0099] Lors d’une étape finale, on met en contact la première face à coller 253.1 avec la deuxième face à coller 254.1 de façon à mettre en contact un pilier d'ancrage inférieur 105 avec un pilier d'ancrage supérieur 115 respectif, et la troisième couche sacrificielle 253 avec la quatrième couche sacrificielle 254. La première face à coller 253.1 et la deuxième face à coller 254.1 constituent ensemble une interface de collage. On renforce éventuellement l’interface de collage par un traitement thermique.
[ooioo] On retire ensuite le substrat temporaire 200 par des sous-étapes de rodage et/ou de polissage et/ou de gravure humide ou sèche. L’épaisseur de la couche diélectrique enterrée 210 peut éventuellement être ensuite ajustée par une ou plusieurs sous-étapes de dépôt et/ou de polissage et/ou de gravure. Ceci peut par exemple être avantageux pour obtenir une épaisseur de la micro-planche 160 conférant à la micro-planche 160 des propriétés mécaniques et/ou électriques particulières à partir d’un ensemble pris parmi des plaques SOI standard. [ooioi] On dépose une couche métallique, par exemple en nitrure de titane (TiN), sur la couche diélectrique enterrée 210. De préférence, le couche métallique a une épaisseur permettant de l’adapter à l’impédance du vide. On grave localement, de part en part, la couche métallique et la couche diélectrique enterrée 210, jusqu’à atteindre la première couche barrière 241 , sans la dépasser, de façon à délimiter une micro-planche 160 dans la couche diélectrique enterrée 210 en contact avec le transistor. La partie résiduelle de la couche métallique constitue un absorbeur 170 du photodétecteur 1.
[00102] On dépose une couche barrière supplémentaire recouvrant totalement l’absorbeur 170, la micro-planche 160 et la première couche barrière 241. On pratique un évent au travers de la couche barrière supplémentaire et la première couche barrière 241 dans une région à l’intérieur de laquelle elles sont toutes deux en contact. On effectue la gravure de libération. Pour cela, on grave les première, deuxième, troisième et quatrième couches sacrificielles 251 , 252, 253, 253 sélectivement par rapport à la première couche barrière 241 , à la couche barrière inférieure 110 et à la grille 135, par exemple par de l’acide fluorhydrique en phase vapeur.
[00103] Des modes de réalisation particuliers viennent d’être décrits. Différentes variantes et modifications apparaîtront à l’homme du métier.

Claims

REVENDICATIONS
1. Détecteur (1) d’un rayonnement électromagnétique, comportant : o un absorbeur (170) configuré pour absorber le rayonnement électromagnétique, o un transistor de type MOS-FET couplé thermiquement à l’absorbeur (170), comportant
• une source (150.1) dopée d’un premier type de conductivité,
• un drain (150.3) dopé du premier type de conductivité,
• un canal (150.2) s’étendant de la source (150.1) jusqu’au drain (150.3),
• une grille (135) isolée électriquement du canal (150.2) par une couche diélectrique de grille (140) du transistor, o un circuit de contrôle connecté électriquement à la source (150.1), au drain (150.3) et à la grille (135) ; et configuré pour appliquer une différence de potentiel électrique entre la grille (135) et la source (150.1) inférieure ou égale en valeur absolue à une tension de seuil du transistor, le détecteur (1) étant caractérisé en ce que o la grille (135) est en silicium dopé d’un deuxième type de conductivité opposé au premier type de conductivité avec une concentration en porteurs de charge majoritaire inférieure ou égale à 1019 cm-3, et en ce que o la couche diélectrique de grille (140) a une épaisseur inférieure ou égale à 50 nm.
2. Détecteur (1) selon la revendication 1 , comportant en outre un substrat (100), une microplanche (160) en un matériau diélectrique suspendue au-dessus du substrat (100), et une portion semiconductrice (150) s’étendant sur une face inférieure de la micro-planche (160) dans laquelle le drain (150.3), le canal (150.2) et source (150.1) sont logés.
3. Détecteur (1) selon la revendication 2, dans lequel l’absorbeur (170) s’étend sur une partie de la micro-planche (160) dépourvue de la portion semiconductrice (150).
4. Détecteur (1) selon l’une quelconque des revendications 2 ou 3, dans lequel le transistor comporte en outre une grille arrière connectée électriquement au circuit de contrôle et isolée électriquement du canal (150.2) par la micro-planche (160).
5. Détecteur (1) selon la revendication 4, dans lequel la grille arrière est une partie de l’absorbeur (170).
6. Détecteur (1) selon la revendication 5, dans lequel la micro-planche (160) a une épaisseur comprise entre 10 nm et 150 nm.
7. Détecteur (1) selon l’une quelconque des revendications 2 à 6, dans lequel le drain (150.3) et la grille (135) sont connectés au circuit de contrôle par un premier bras d'isolation thermique (120), la source (150.1) est connectée électriquement au circuit de contrôle par un deuxième bras d'isolation thermique (120), et la micro-planche (160) est suspendue au- dessus du substrat (100) par le premier et le deuxième bras d’isolation thermique (120).
8. Détecteur (1) selon les revendications 4 et 7, dans lequel la grille arrière est connectée électriquement à la source (150.1) par un contact électrique face arrière (128) traversant de part en part la micro-planche (160), et la source (150.1) est connectée électriquement au deuxième bras d'isolation thermique (120) par une électrode de source (121) en vis-à- vis du contact électrique face arrière (128).
9. Détecteur (1) selon l’une quelconque des revendications précédentes, dans lequel le transistor est un transistor à appauvrissement.
10. Détecteur (1) selon l’une quelconque des revendications 1 à 8, dans lequel le transistor est un transistor à enrichissement.
11. Procédé de fabrication d’un détecteur (1) selon l’une quelconque des revendications 1 à 10, comprenant les étapes de formation de la grille (135) suivantes : o formation d’un plot sacrificiel (222), o formation d’espaceurs (136) sur des flancs du plot sacrificiel (222), o dépôt conforme d’une première couche barrière (241) sur les espaceurs (136) et le plot sacrificiel (222), o dépôt d’une couche semiconductrice planarisante (260) de façon à recouvrir entièrement la première couche barrière (241), o polissage de la couche semiconductrice planarisante (260) avec arrêt sur la première couche barrière (241) pour obtenir une première couche sacrificielle (251), o gravure d’une ouverture de grille (225) traversant de part en part la première couche barrière (241) au travers d’une surface supérieure de la première couche barrière (241) en regard du plot sacrificiel (222), l’ouverture ayant des dimensions strictement inférieures à des dimensions du plot sacrificiel (222), o retrait du plot sacrificiel (220) pour obtenir une cavité (226) en lieu et place du plot sacrificiel (222), o remplissage de la cavité (226) par du silicium de façon à boucher l’ouverture de grille (225) et obtenir ainsi la grille (135).
12. Procédé de fabrication selon la revendication 11 , dans lequel le plot sacrificiel (222) est formé sur une portion semiconductrice (150) dans laquelle le drain (150.3), le canal (150.2) et source (150.1) sont logés, et le plot sacrificiel (220) protège le canal (150.2) lors d’une étape d’implantation de la source (150.1) et du drain (150.3).
13. Procédé de fabrication selon l’une quelconque des revendications 11 ou 12, dans lequel le plot sacrificiel (220) est en silicium.
14. Procédé de fabrication selon l’une quelconque des revendications 11 à 13, dans lequel l’étape de remplissage de la cavité (226) comprend : o un dépôt d’une couche semiconductrice planarisante (260) dopée in-situ, de façon à remplir totalement un volume de la cavité (226) en communication avec l’ouverture de grille (225) et à recouvrir la première couche sacrificielle (251) et la première couche barrière (241), o un polissage de la couche semiconductrice planarisante (260) avec arrêt sur la première couche sacrificielle (251).
15. Procédé de fabrication selon l’une quelconque des revendications 11 à 14, dans lequel le détecteur (1) est un détecteur selon l’une quelconque des revendications 2 à 8, comprenant en outre une gravure de libération de la micro-planche (160) au-cours de laquelle la première couche sacrificielle (251) est gravée sélectivement par rapport à la première couche barrière (241) et à la grille (135).
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