WO2025211010A1 - 容量バンク、発振器および位相同期回路 - Google Patents

容量バンク、発振器および位相同期回路

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capacitance
capacitor bank
capacitance values
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ヴァン トゥアン ファム
秀行 高野
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Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device

Definitions

  • the ratio of the capacitance values of the MOM unit capacitors having different capacitance values may be equal to the ratio of W/L (W is the gate width, L is the gate length) of the field effect transistors assigned to the MOM unit capacitors having different capacitance values, thereby providing an effect that the ratio of the capacitance values of the MOM unit capacitors including the parasitic capacitances of the field effect transistors is set to 2M .
  • a dummy capacitor may be provided that matches the capacitance values of the MOM unit capacitors having different capacitance values. This has the effect of ensuring layout consistency for the MOM unit capacitors having different capacitance values.
  • a MOS (Metal Oxide Semiconductor) capacitor bank having a finer capacitance resolution than the MOM unit capacitor may be further provided. This reduces the variation in capacitance value of the MOM unit capacitor while providing a higher resolution capacitor bank.
  • the second aspect is an oscillator comprising an inductor, a MOM capacitor bank that can selectively connect multiple MOM unit capacitors with different capacitance values in parallel, and a negative resistance connected to the MOM capacitor bank. This improves the adjustment accuracy of the oscillator's oscillation frequency while suppressing an increase in the number of components in the MOM capacitor bank.
  • the third aspect is a phase-locked loop circuit comprising an oscillator that generates a clock signal based on oscillation, a phase comparator that compares the phase of the clock signal with the phase of a reference clock, and a loop filter that applies a control signal to the oscillator according to the differential signal output from the phase comparator, the oscillator comprising a capacitance bank that can selectively connect in parallel a plurality of MOM unit capacitors with different capacitance values. This has the effect of improving the frequency accuracy of the clock signal generated by the phase-locked loop circuit while suppressing an increase in the number of components in the MOM capacitance bank.
  • a MOS capacitor bank having a finer capacitance resolution than the MOM unit capacitor may be provided, and the frequency coverage range of the MOS capacitor bank may cover 1 LSB or more of the frequency adjustable by the MOM capacitor bank. This allows multiple MOM unit capacitors with different capacitance values to be selectively connected in parallel, while absorbing variations in the capacitance values of the MOM capacitor bank.
  • FIG. 2 is a diagram illustrating a configuration example of an oscillator according to a first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of a MOM capacitance bank according to the first embodiment
  • 10A and 10B are diagrams illustrating an example of switching of MOM capacity banks according to the first embodiment
  • FIG. 10 is a diagram illustrating the relationship between the MOM control code, the capacitance value, and the Q value according to the first embodiment.
  • FIG. 10 is a diagram illustrating the relationship between MOM control codes and capacitance resolution according to the first embodiment.
  • 10A and 10B are diagrams illustrating variations of the MOM capacitor bank according to the second embodiment.
  • FIG. 10 is a diagram illustrating a configuration example of a MOM capacitor bank according to a third embodiment.
  • FIG. 10 is a diagram illustrating a configuration example of an oscillator to which a MOM capacitor bank according to a fourth embodiment is applied.
  • FIG. 13 is a diagram illustrating the relationship between a PLL operation, a MOM control code, and a MOS control code according to the fourth embodiment.
  • FIG. 13 is a diagram illustrating a configuration example of an oscillator to which a MOM capacitor bank according to a fifth embodiment is applied.
  • 1 is a block diagram illustrating a schematic configuration example of a vehicle control system.
  • FIG. 2 is an explanatory diagram showing an example of an installation position of an imaging unit.
  • First embodiment an example in which an oscillator is provided with a MOM capacitor bank capable of selectively connecting in parallel a plurality of MOM unit capacitors having different capacitance values
  • Second embodiment example of variation of MOM capacitor bank capable of selectively connecting in parallel a plurality of MOM unit capacitors having different capacitance values
  • Third embodiment an example in which a dummy capacitor is provided in a MOM capacitor bank that can selectively connect a plurality of MOM unit capacitors having different capacitance values in parallel
  • Inductor L, MOM capacitor bank BM, and MOS capacitor bank BS are connected in parallel.
  • the drains of field-effect transistors M11 and M12 are connected to both ends of the MOM capacitor bank BM.
  • the drain of field-effect transistor M11 is connected to the gate of field-effect transistor M12, and the drain of field-effect transistor M12 is connected to the gate of field-effect transistor M11.
  • the sources of field-effect transistors M11 and M12 are connected to ground potential via variable resistor VR.
  • Field-effect transistors M11 and M12 can operate as negative resistors.
  • the resistance value of variable resistor VR is changed based on current adjustment code IDC.
  • the center tap of inductor L is connected to power supply potential VDD.
  • the MOM capacitor bank BM switches the capacitance value connected to the LC oscillator based on the MOM binary control code BMC.
  • the MOM capacitor bank BM includes multiple switching capacitors S1, S2, etc., each with a different MOM unit capacitance value.
  • the switching capacitance S1 comprises MOM unit capacitances CA1 and CB1 and a field effect transistor M1.
  • the MOM unit capacitances CA1 and CB1 can be connected in series to each other via the field effect transistor M1.
  • the field effect transistor M1 When the field effect transistor M1 is turned on, the series connection of the MOM unit capacitances CA1 and CB1 is selectively connected in parallel to the inductor L.
  • the field effect transistor M1 is turned off, the series connection of the MOM unit capacitances CA1 and CB1 is selectively disconnected from the inductor L.
  • the switching capacitance S2 includes MOM unit capacitances CA2 and CB2 and a field-effect transistor M2.
  • the MOM unit capacitances CA2 and CB2 can be connected in series with each other via the field-effect transistor M2.
  • the field-effect transistor M2 When the field-effect transistor M2 is turned on, the series connection of the MOM unit capacitances CA2 and CB2 is selectively connected in parallel to the inductor L.
  • the field-effect transistor M2 is turned off, the series connection of the MOM unit capacitances CA2 and CB2 is disconnected from the inductor L.
  • a MOM binary control code BMC is input to the gates of the field-effect transistors M1 and M2 via inverters IV1 and IV2, respectively.
  • the capacitance value of the MOM capacitance bank BM added to the LC oscillator can be varied discretely based on the MOM binary control code BMC.
  • the capacitance values of the MOM unit capacitors CA1 and CB1 are set equal to each other.
  • the capacitance values of the MOM unit capacitors CA2 and CB2 are set equal to each other.
  • the capacitance values of the MOM unit capacitors CA1 and CB1 are set different from the capacitance values of the MOM unit capacitors CA2 and CB2.
  • the capacitance values of the MOM unit capacitors CA2 and CB2 can be set to twice the capacitance values of the MOM unit capacitors CA1 and CB1.
  • the MOS capacitor bank BS switches the capacitance value connected to the LC oscillator based on the MOS binary control code BSC. At this time, the MOS capacitor bank BS can set the capacitance value more precisely than the MOM capacitor bank BM.
  • the MOS capacitor bank BS includes a switching capacitor W1.
  • Switching capacitor W1 includes field-effect transistors M3 and M4.
  • the sources and drains of field-effect transistors M3 and M4 are shorted.
  • a MOS binary control code BSC is input to the source and drain of each field-effect transistor M3 and M4.
  • the gate of field-effect transistor M3 is connected to the drain of field-effect transistor M11, and the gate of field-effect transistor M4 is connected to the drain of field-effect transistor M12.
  • the field-effect transistors M1 and M2 are turned on and off based on the MOM binary control code BMC, changing the capacitance value of the MOM capacitor bank BM connected in parallel to the LC oscillator. This makes it possible to compensate for variations in the oscillation frequency of the oscillation signal SO due to manufacturing, voltage, and temperature variations (PVT) of the LC oscillator.
  • PVT temperature variations
  • FIG. 2 shows an example configuration of a MOM capacitor bank according to the first embodiment. Note that this figure shows an example in which the capacitance value of the MOM capacitor bank can be switched based on a 5-bit MOM binary control code BMC.
  • the switching unit K1 can be configured with one switching capacitor S1.
  • the switching unit K2 can be configured with one switching capacitor S2.
  • the switching unit K3 can be configured with two switching capacitors S2 connected in parallel.
  • the switching unit K4 can be configured with four switching capacitors S2 connected in parallel.
  • the switching unit K5 can be configured with eight switching capacitors S2 connected in parallel.
  • the capacitance values of the MOM unit capacitors CA1 and CB1 can be set to C0
  • the W/L of the field-effect transistor M1 can be set to 1.
  • the capacitance values of the MOM unit capacitors CA2 and CB2 can be set to 2C0
  • the W/L of the field-effect transistor M2 can be set to 2.
  • each switching unit K3 to K5 unit capacitances are connected to both sides of the switch, and switching capacitances S1 and S2, in which unit capacitances are connected in series via the switch, are selectively connected in parallel to the LC oscillator. This ensures symmetry of the MOM unit capacitances in the differential of the LC oscillator.
  • a MOM binary control code BMC is assigned corresponding to the MOM control code BOC.
  • switching unit K1 is switched based on the value of bit position 0 of the MOM binary control code BMC.
  • Switching unit K2 is switched based on the value of bit position 1 of the MOM binary control code BMC.
  • Switching unit K3 is switched based on the value of bit position 2 of the MOM binary control code BMC.
  • Switching unit K4 is switched based on the value of bit position 3 of the MOM binary control code BMC.
  • Switching unit K5 is switched based on the value of bit position 4 of the MOM binary control code BMC.
  • Figure 4 shows the relationship between MOM control codes, capacitance values, and Q values in the first embodiment. Note that a and c in the figure show examples in which a MOM capacitance bank is constructed based on the same unit capacitance, while b in the figure shows an example in which a MOM capacitance bank is constructed based on two different unit capacitances.
  • the capacitance value Cap of the MOM capacitor bank can be switched over in 16 steps.
  • the capacitance value Cap of the MOM capacitor bank can be switched over 32 steps.
  • the off capacitance Coff of the MOM capacitor bank is approximately 5 fF higher than in the 4-bit configuration.
  • the Q value is the same as in the 4-bit configuration.
  • the capacitance value Cap of the MOM capacitor bank can be switched over in 32 steps.
  • the off capacitance Coff of the MOM capacitor bank is approximately 40 fF higher than in a 4-bit configuration.
  • the Q value decreases by up to approximately 20%.
  • the change in capacitance value ⁇ C is ⁇ 16 fF/LSB.
  • the change in capacitance value ⁇ C is ⁇ 8 fF/LSB, doubling the capacitance resolution.
  • a step occurs due to a systematic mismatch between the 1-bit and 0.5-bit cells, but this step is small enough to be tolerable and does not pose a practical problem.
  • an E (E is an integer greater than or equal to 3) binary-bit MOM capacitance bank has E-2 variations.
  • a 5-bit MOM capacitance bank has 3 variations.
  • an oscillator is provided with a MOM capacitor bank that can selectively connect MOM unit capacitors CA1, CB1, CA2, and CB2 in parallel.
  • an oscillator provided with a MOM capacitor bank that can selectively connect MOM unit capacitors CA1, CB1, CA2, and CB2 in parallel is applied to a PLL circuit.
  • Phase comparator 101 compares the phase of reference clock REF with the phase of clock signal CLK, and controls the oscillation frequency of oscillator 103 so that the phase of reference clock REF matches the phase of clock signal CLK.
  • the frequency divider 104 divides the frequency of the clock signal CLK generated by the oscillator 103 and feeds it back to the phase comparator 101.
  • Figure 9 shows the relationship between PLL operation and the MOM control code and MOS control code according to the fourth embodiment. Note that “a” in the figure shows the frequency convergence process of the PLL circuit. “b” in the figure shows the update process of the MOM control code during the frequency convergence process of the PLL circuit. “c” in the figure shows the update process of the MOS control code during the frequency convergence process of the PLL circuit.
  • the oscillator 103 can be operated based on the adjustment of the capacitance value of the MOM capacitor bank (B1). At this time, the capacitance value of the MOS capacitor bank is fixed. Adjusting the capacitance value of the MOM capacitor bank generates a frequency error EBF of 1 LSB or less of the MOM capacitor bank.
  • EBF frequency error
  • oscillator 103 provided with a MOM capacitor bank that allows MOM unit capacitors CA1, CB1, CA2, and CB2 to be selectively connected in parallel is applied to a PLL circuit. This makes it possible to improve the frequency accuracy of the clock signal CLK generated by the PLL circuit while suppressing an increase in the number of components in the MOM capacitor bank.
  • an oscillator provided with a MOM capacitance bank that can selectively connect MOM unit capacitances CA1, CB1, CA2, and CB2 in parallel is applied to a PLL circuit.
  • an oscillator provided with a MOM capacitance bank that can selectively connect MOM unit capacitances CA1, CB1, CA2, and CB2 in parallel is applied to an ADPLL circuit.
  • the ADPLL forms a feedback loop based on phase synchronization and outputs a clock signal CLK.
  • the clock signal CLK can be determined based on a reference clock REF and an FCW (Frequency Command Word) parameter.
  • the ADPLL includes an accumulator 211, an adder 212, a loop filter 213, an oscillator 214, a frequency divider 215, a counter 216, and a TDC (Time to Digital Converter) 217.
  • the frequency divider 215 is not necessary.
  • the accumulator 211 sets a count-up value for each cycle of the reference clock RCK based on the FCW parameter and outputs it to the adder 212.
  • the FCW parameter can specify the ratio of the frequency of the clock signal CLK to the frequency of the reference clock REF.
  • the FCW parameter can be provided from outside the ADPLL.
  • Adder 212 subtracts the output of counter 216 and the output of TDC 217 from the output of accumulator 211 and outputs the result to loop filter 213.
  • the output of adder 212 can indicate the phase error between reference clock REF and clock signal CLK.
  • the frequency divider 215 divides the clock signal CLK generated by the oscillator 214 and feeds it back to the counter 216 and the TDC 217.
  • the TDC 217 detects the time difference between the reference clock RCK and the clock signal CLK, digitizes it, and outputs it to the adder 212. At this time, the ADPLL can operate the phase-locked loop so that the phase error approaches zero.
  • the TDC 217 may also be a delay line TDC.
  • an oscillator 103 provided with a MOM capacitor bank that allows MOM unit capacitors CA1, CB1, CA2, and CB2 to be selectively connected in parallel is applied to an ADPLL circuit. This makes it possible to improve the frequency accuracy of the clock signal CLK generated by the ADPLL circuit while suppressing an increase in the number of components in the MOM capacitor bank.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body, such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, or a robot.
  • Figure 11 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes multiple electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • the functional configuration of the integrated control unit 12050 also includes a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (interface) 12053.
  • the drivetrain control unit 12010 controls the operation of devices related to the vehicle's drivetrain in accordance with various programs.
  • the drivetrain control unit 12010 functions as a control device for a driveforce generating device such as an internal combustion engine or drive motor that generates vehicle driveforce, a driveforce transmission mechanism that transmits driveforce to the wheels, a steering mechanism that adjusts the vehicle's steering angle, and a braking device that generates vehicle braking force.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, backup lamps, brake lamps, turn signals, and fog lamps.
  • radio waves transmitted from a portable device that serves as a key or signals from various switches can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts these radio waves or signal inputs and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the outside vehicle information detection unit 12030 is connected to an imaging unit 12031.
  • the outside vehicle information detection unit 12030 causes the imaging unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle. Connected to the in-vehicle information detection unit 12040 is, for example, a driver state detection unit 12041 that detects the driver's state.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's level of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the vehicle's surroundings acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby enabling cooperative control aimed at autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • the microcomputer 12051 can output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the vehicle exterior information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the audio/video output unit 12052 transmits at least one audio and/or video output signal to an output device capable of visually or audibly notifying vehicle occupants or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are shown as examples of output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • Figure 12 shows an example of the installation location of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, on the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin mainly capture images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided on the side mirrors mainly capture images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • Imaging range 12111 indicates the imaging range of imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of imaging unit 12104 provided on the rear bumper or back door.
  • the microcomputer 12051 can calculate the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100), thereby extracting as a preceding vehicle, in particular, the closest three-dimensional object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or higher). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the audio/video output unit 12052 controls the display unit 12062 to superimpose a rectangular outline on the recognized pedestrian for emphasis.
  • the audio/video output unit 12052 may also control the display unit 12062 to display an icon or the like indicating the pedestrian in a desired position.
  • the technology disclosed herein can be applied to the drive system control unit 12010, body system control unit 12020, outside vehicle information detection unit 12030, inside vehicle information detection unit 12040, integrated control unit 12050, and image capture unit 12031.
  • the oscillator of the first embodiment described above can be applied to the drive system control unit 12010, body system control unit 12020, outside vehicle information detection unit 12030, inside vehicle information detection unit 12040, integrated control unit 12050, and image capture unit 12031.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

容量バンクの部品点数の増大を抑制しつつ、容量分解能を向上させる。　容量バンクは、容量値が互いに異なる複数のＭＯＭ（Metal Oxide Metal）単位容量と、ＭＯＭ単位容量を選択的に並列接続するスイッチとを備える。複数のＭＯＭ単位容量は、互いに異なるＮ（Ｎは２以上の整数）個の容量値を有し、ＭＯＭ単位容量の容量値の比率は、２Ｍ（Ｍは１からＮまでの整数）に設定されてもよい。ＭＯＭ単位容量は、容量値が互いに等しい２つのＭＯＭ単位容量を備え、スイッチは、２つのＭＯＭ単位容量を直列に接続する電界効果トランジスタを備えてもよい。

Description

容量バンク、発振器および位相同期回路
　本技術は、容量バンク、発振器および位相同期回路に関する。詳しくは、本技術は、容量値が互いに異なる複数のＭＯＭ（Metal Oxide Metal）単位容量が設けられた容量バンク、発振器および位相同期回路に関する。
　発振器では、発振周波数を調整するため、ＭＯＭ単位容量で構成された容量バンクが用いられることがある。例えば、複数のコンデンサが並列に接続され、それらのコンデンサにはスイッチがそれぞれ直列に接続された技術が開示されている（例えば、特許文献１参照）。
特開２０１１－１０３６８号公報
　しかしながら、上述の従来技術では、容量値が互いに等しい複数のＭＯＭ単位容量の並列接続に基づいて容量バンクが構成される。このため、容量バンクの容量分解能を向上させるには、容量バンクの全てのＭＯＭ単位容量の容量値を小さくする必要があり、容量バンクの部品点数の増大を招くおそれがあった。
　本技術はこのような状況に鑑みて生み出されたものであり、容量バンクの部品点数の増大を抑制しつつ、容量分解能を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、容量値が互いに異なる複数のＭＯＭ（Metal Oxide Metal）単位容量と、前記ＭＯＭ単位容量を選択的に並列接続するスイッチとを備える容量バンクである。これにより、容量バンクの一部のＭＯＭ単位容量の容量値を小さくすることで容量バンクの容量分解能が向上されるという作用をもたらす。
　また、第１の側面において、前記複数のＭＯＭ単位容量は、互いに異なるＮ（Ｎは２以上の整数）個の容量値を有し、前記ＭＯＭ単位容量の容量値の比率は、２Ｍ（Ｍは１からＮまでの整数）に設定されてもよい。これにより、ＭＯＭ容量バンクの容量値の変化量が均一化されるという作用をもたらす。
　また、第１の側面において、前記ＭＯＭ単位容量は、容量値が互いに等しい２つのＭＯＭ単位容量を備え、前記スイッチは、前記２つのＭＯＭ単位容量を直列に接続する電界効果トランジスタを備えてもよい。これにより、差動におけるＭＯＭ単位容量の対称性を確保しつつ、ＭＯＭ単位容量が選択的に並列接続されるという作用をもたらす。
　また、第１の側面において、前記容量値が互いに異なるＭＯＭ単位容量の容量値の比率と、前記容量値が互いに異なるＭＯＭ単位容量にそれぞれ割り当てられる前記電界効果トランジスタのＷ／Ｌ（Ｗはゲート幅、Ｌはゲート長）の比率とは互いに等しくてもよい。これにより、電界効果トランジスタの寄生容量も含めてＭＯＭ単位容量の容量値の比率が２Ｍに設定されるという作用をもたらす。
　また、第１の側面において、前記２つのＭＯＭ単位容量および前記電界効果トランジスタを単位として、前記ＭＯＭ単位容量を選択的に並列接続するバイナリ制御コードが割り当てられてもよい。これにより、Ｅ（Ｅは３以上の整数）ビット分のバイナリ制御コードに基づいて、ＭＯＭ容量バンクの容量値が２Ｅ段階に渡って変化されるという作用をもたらす。
　また、第１の側面において、前記容量値が互いに異なるＭＯＭ単位容量の容量値をマッチングさせるダミー容量をさらに備えてもよい。これにより、容量値が互いに異なるＭＯＭ単位容量のレイアウトの整合性が確保されるという作用をもたらす。
　また、第１の側面において、前記ＭＯＭ単位容量よりも容量分解能が細かいＭＯＳ（Metal Oxide Semiconductor）容量バンクをさらに備えてもよい。これにより、ＭＯＭ単位容量の容量値のばらつきを低減しつつ、容量バンクが高分解能化されるという作用をもたらす。
　また、第２の側面は、インダクタと、容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクと、前記ＭＯＭ容量バンクに接続される負性抵抗とを備える発振器である。これにより、ＭＯＭ容量バンクの部品点数の増大を抑制しつつ、発振器の発振周波数の調整精度が向上されるという作用をもたらす。
　また、第３の側面は、発振動作に基づいてクロック信号を生成する発振器と、前記クロック信号の位相と参照クロックの位相とを比較する位相比較器と、前記位相比較器から出力された差分信号に応じた制御信号を発振器に印加するループフィルタとを備え、前記発振器は、容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能な容量バンクを備える位相同期回路である。これにより、ＭＯＭ容量バンクの部品点数の増大を抑制しつつ、位相同期回路で生成されるクロック信号の周波数精度が向上されるという作用をもたらす。
　また、第３の側面において、前記ＭＯＭ単位容量よりも容量分解能が細かいＭＯＳ容量バンクをさらに備え、前記ＭＯＳ容量バンクの周波数カバーレンジは、前記ＭＯＭ容量バンクで調整可能な周波数の１ＬＳＢ以上をカバーしてもよい。これにより、容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能としつつ、ＭＯＭ容量バンクの容量値のばらつきが吸収されるという作用をもたらす。
第１の実施の形態に係る発振器の構成例を示す図である。 第１の実施の形態に係るＭＯＭ容量バンクの構成例を示す図である。 第１の実施の形態に係るＭＯＭ容量バンクの切替例を示す図である。 第１の実施の形態に係るＭＯＭ制御コードと容量値とＱ値との関係を示す図である。 第１の実施の形態に係るＭＯＭ制御コードと容量分解能との関係を示す図である。 第２の実施の形態に係るＭＯＭ容量バンクのバリエーションを示す図である。 第３の実施の形態に係るＭＯＭ容量バンクの構成例を示す図である。 第４の実施の形態に係るＭＯＭ容量バンクが適用される発振器の構成例を示す図である。 第４の実施の形態に係るＰＬＬ動作とＭＯＭ制御コードとＭＯＳ制御コードとの関係を示す図である。 第５の実施の形態に係るＭＯＭ容量バンクが適用される発振器の構成例を示す図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクを発振器に設けた例）
　２．第２の実施の形態（容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクのバリエーションの例）
　３．第３の実施の形態（容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクにダミー容量を設けた例）
　４．第４の実施の形態（容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクが設けられた発振器をＰＬＬ（Phase Locked Loop）回路に適用した例）
　５．第５の実施の形態（容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクが設けられた発振器をＡＤＰＬＬ（All Digital PLL)回路に適用した例）
　６．移動体への応用例
　＜１．第１の実施の形態＞
　図１は、第１の実施の形態に係る発振器の構成例を示す図である。
　同図において、ＬＣ発振器は、インダクタＬとＭＯＭ（Metal Oxide Metal）容量バンクＢＭとの共振に基づいて発振信号ＳＯを生成する。ＬＣ発振器は、インダクタＬ、ＭＯＭ容量バンクＢＭ、ＭＯＳ（Metal Oxide Semiconductor）容量バンクＢＳ、電界効果トランジスタＭ１１、Ｍ１２および可変抵抗ＶＲを備える。電界効果トランジスタＭ１１、Ｍ１２は、Ｎチャンネル電界効果トランジスタである。ＭＯＭ容量バンクＢＭは、誘電体を金属で挟んで構成することができる。ＭＯＳ容量バンクＢＳは、半導体に形成されるＰＮ接合に基づいて構成することができる。
　インダクタＬとＭＯＭ容量バンクＢＭとＭＯＳ容量バンクＢＳとは互いに並列に接続されている。ＭＯＭ容量バンクＢＭの両端には、電界効果トランジスタＭ１１、Ｍ１２のドレインがそれぞれ接続されている。また、電界効果トランジスタＭ１１のドレインは、電界効果トランジスタＭ１２のゲートに接続され、電界効果トランジスタＭ１２のドレインは、電界効果トランジスタＭ１１のゲートに接続される。各電界効果トランジスタＭ１１、Ｍ１２のソースは、可変抵抗ＶＲを介して接地電位に接続される。電界効果トランジスタＭ１１、Ｍ１２は、負性抵抗として動作することができる。可変抵抗ＶＲは、電流調整コードＩＤＣに基づいて、抵抗値が変化される。インダクタＬの中間タップは、電源電位ＶＤＤに接続される。
　ＭＯＭ容量バンクＢＭは、ＭＯＭバイナリ制御コードＢＭＣに基づいて、ＬＣ発振器に接続される容量値を切り替える。ＭＯＭ容量バンクＢＭは、ＭＯＭ単位容量の容量値が互いに異なる複数のスイッチング容量Ｓ１、Ｓ２・・を備える。
　スイッチング容量Ｓ１は、ＭＯＭ単位容量ＣＡ１、ＣＢ１および電界効果トランジスタＭ１を備える。ＭＯＭ単位容量ＣＡ１、ＣＢ１は、電界効果トランジスタＭ１を介して互いに直列接続可能である。このとき、電界効果トランジスタＭ１がオンすると、ＭＯＭ単位容量ＣＡ１、ＣＢ１の直列接続が選択的にインダクタＬに並列接続される。電界効果トランジスタＭ１がオフすると、ＭＯＭ単位容量ＣＡ１、ＣＢ１の直列接続が選択的にインダクタＬから切り離される。
　スイッチング容量Ｓ２は、ＭＯＭ単位容量ＣＡ２、ＣＢ２および電界効果トランジスタＭ２を備える。ＭＯＭ単位容量ＣＡ２、ＣＢ２は、電界効果トランジスタＭ２を介して互いに直列接続可能である。このとき、電界効果トランジスタＭ２がオンすると、ＭＯＭ単位容量ＣＡ２、ＣＢ２の直列接続が選択的にインダクタＬに並列接続される。電界効果トランジスタＭ２がオフすると、ＭＯＭ単位容量ＣＡ２、ＣＢ２の直列接続がインダクタＬから切り離される。このとき、各電界効果トランジスタＭ１、Ｍ２のゲートには、インバータＩＶ１、ＩＶ２をそれぞれ介してＭＯＭバイナリ制御コードＢＭＣが入力される。ＭＯＭバイナリ制御コードＢＭＣに基づいて、ＬＣ発振器に付加されるＭＯＭ容量バンクＢＭの容量値を離散的に変化させることができる。
　ＭＯＭ単位容量ＣＡ１、ＣＢ１の容量値は互いに等しく設定される。ＭＯＭ単位容量ＣＡ２、ＣＢ２の容量値は互いに等しく設定される。ＭＯＭ単位容量ＣＡ１、ＣＢ１の容量値は、ＭＯＭ単位容量ＣＡ２、ＣＢ２の容量値と異なるように設定される。例えば、ＭＯＭ単位容量ＣＡ２、ＣＢ２の容量値は、ＭＯＭ単位容量ＣＡ１、ＣＢ１の容量値の２倍に設定することができる。
　各電界効果トランジスタＭ１、Ｍ２のＷ／Ｌ（Ｗはゲート幅、Ｌはゲート長）の比率は、ＭＯＭ単位容量ＣＡ１、ＣＢ１の容量値とＭＯＭ単位容量ＣＡ２、ＣＢ２の容量値との比率に等しく設定することができる。例えば、ＭＯＭ単位容量ＣＡ２、ＣＢ２の容量値がＭＯＭ単位容量ＣＡ１、ＣＢ１の容量値の２倍である場合、電界効果トランジスタＭ２のＷ／Ｌは、電界効果トランジスタＭ１のＷ／Ｌの２倍の設定することができる。
　ＭＯＳ容量バンクＢＳは、ＭＯＳバイナリ制御コードＢＳＣに基づいて、ＬＣ発振器に接続される容量値を切り替える。このとき、ＭＯＳ容量バンクＢＳは、ＭＯＭ容量バンクＢＭに比べて容量値を細かく設定することができる。ＭＯＳ容量バンクＢＳは、スイッチング容量Ｗ１を備える。
　スイッチング容量Ｗ１は、電界効果トランジスタＭ３、Ｍ４を備える。電界効果トランジスタＭ３、Ｍ４のソースおよびドレインは短絡される。このとき、各電界効果トランジスタＭ３、Ｍ４のソースおよびドレインには、ＭＯＳバイナリ制御コードＢＳＣが入力される。電界効果トランジスタＭ３のゲートは、電界効果トランジスタＭ１１のドレインに接続され、電界効果トランジスタＭ４のゲートは、電界効果トランジスタＭ１２のドレインに接続される。
　ここで、ＭＯＭバイナリ制御コードＢＭＣに基づいて電界効果トランジスタＭ１、Ｍ２がオン・オフ制御され、ＬＣ発振器に並列接続されるＭＯＭ容量バンクＢＭの容量値が変化される。これにより、ＬＣ発振器の製造・電圧・温度ばらつき（ＰＶＴ）に基づく発振信号ＳＯの発振周波数のばらつきを補償することができる。
　図２は、第１の実施の形態に係るＭＯＭ容量バンクの構成例を示す図である。なお、同図では、５ビット分のＭＯＭバイナリ制御コードＢＭＣに基づいてＭＯＭ容量バンクの容量値を切り替え可能な例を示した。
　同図において、５ビット分のＭＯＭバイナリ制御コードＢＭＣがＭＯＭ容量バンクに割り当てられる場合、ＭＯＭ容量バンクは３２段階に渡って容量値を切り替えることができる。このとき、ＭＯＭ容量バンクは、５つの切替単位Ｋ１からＫ５に分割することができる。切替単位Ｋ１には、０．５単位容量を割り当てることができる。切替単位Ｋ２には、１単位容量を割り当てることができる。切替単位Ｋ３には、２単位容量を割り当てることができる。切替単位Ｋ４には、４単位容量を割り当てることができる。切替単位Ｋ５には、８単位容量を割り当てることができる。
　ここで、切替単位Ｋ１は、１個のスイッチング容量Ｓ１で構成することができる。切替単位Ｋ２は、１個のスイッチング容量Ｓ２で構成することができる。切替単位Ｋ３は、２個のスイッチング容量Ｓ２の並列接続で構成することができる。切替単位Ｋ４は、４個のスイッチング容量Ｓ２の並列接続で構成することができる。切替単位Ｋ５は、８個のスイッチング容量Ｓ２の並列接続で構成することができる。このとき、スイッチング容量Ｓ１では、例えば、各ＭＯＭ単位容量ＣＡ１、ＣＢ１の容量値をＣ０に設定し、電界効果トランジスタＭ１のＷ／Ｌを１に設定することができる。スイッチング容量Ｓ２では、例えば、各ＭＯＭ単位容量ＣＡ２、ＣＢ２の容量値を２Ｃ０に設定し、電界効果トランジスタＭ２のＷ／Ｌを２に設定することができる。
　ここで、各切替単位Ｋ３からＫ５において、スイッチの両側に単位容量を接続し、スイッチを介して単位容量が直列接続されたスイッチング容量Ｓ１、Ｓ２をＬＣ発振器に選択的に並列接続する。これにより、ＬＣ発振器の差動におけるＭＯＭ単位容量の対称性を確保することができる。
　図３は、第１の実施の形態に係るＭＯＭ容量バンクの切替例を示す図である。なお、同図では、各切替単位Ｋ１からＫ５の容量値において、白抜きは、切替単位Ｋ１からＫ５の容量値が無効化され、グレーハッチは、切替単位Ｋ１からＫ５の容量値が有効化される例を示した。
　同図において、ＭＯＭ制御コードＢＯＣに対応してＭＯＭバイナリ制御コードＢＭＣが割り当てられる。ここで、切替単位Ｋ１は、ＭＯＭバイナリ制御コードＢＭＣのビット位置０の値に基づいて切り替えられる。切替単位Ｋ２は、ＭＯＭバイナリ制御コードＢＭＣのビット位置１の値に基づいて切り替えられる。切替単位Ｋ３は、ＭＯＭバイナリ制御コードＢＭＣのビット位置２の値に基づいて切り替えられる。切替単位Ｋ４は、ＭＯＭバイナリ制御コードＢＭＣのビット位置３の値に基づいて切り替えられる。切替単位Ｋ５は、ＭＯＭバイナリ制御コードＢＭＣのビット位置４の値に基づいて切り替えられる。そして、ＭＯＭバイナリ制御コードＢＭＣの５ビット分のビット位置の値に応じてＭＯＭ容量バンクを切り替えることにより、ＭＯＭ容量バンクの容量値を３２段階に渡って切り替えることができる。
　図４は、第１の実施の形態に係るＭＯＭ制御コードと容量値とＱ値との関係を示す図である。なお、同図におけるａおよびｃは、同一の単位容量に基づいてＭＯＭ容量バンクを構成した例、同図におけるｂは、互いに異なる２つの単位容量に基づいてＭＯＭ容量バンクを構成した例を示す。
　同図におけるａにおいて、４ビット構成では、ＭＯＭ容量バンクの容量値Ｃａｐが１６段階に渡って切り替えられる。
　同図におけるｂにおいて、４．５ビット構成では、ＭＯＭ容量バンクの容量値Ｃａｐが３２段階に渡って切り替えられる。ＭＯＭ容量バンクのオフ容量Ｃｏｆｆは、４ビット構成よりも約５ｆＦ増となる。Ｑ値は、４ビット構成と同等である。
　同図におけるｃにおいて、５ビット構成では、ＭＯＭ容量バンクの容量値Ｃａｐが３２段階に渡って切り替えられる。ＭＯＭ容量バンクのオフ容量Ｃｏｆｆは、４ビット構成よりも約４０ｆＦ増となる。Ｑ値は、最大で約２０％低下する。
　図５は、第１の実施の形態に係るＭＯＭ制御コードと容量分解能との関係を示す図である。
　同図におけるａにおいて、４ビット構成では、容量値の変化量ΔＣ≒１６ｆＦ／ＬＳＢである。
　同図におけるｂにおいて、４．５ビット構成では、容量値の変化量ΔＣ≒８ｆＦ／ＬＳＢとなり、容量分解能が２倍に向上する。ただし、１ビットと０．５ビットのセル間のシステマチックなミスマッチに起因する段差が発生するが、この段差は十分小さく許容可能で実用上問題にならない。
　同図におけるｃにおいて、５ビット構成では、システマチックなミスマッチに起因する段差は発生しないが、寄生容量増やＱ値低下とのトレードオフとなる。
　このように、上述の第１の実施の形態では、ＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２を選択的に並列接続可能なＭＯＭ容量バンクを発振器に設ける。これにより、容量バンクの一部のＭＯＭ単位容量ＣＡ１、ＣＢ１の容量値をＭＯＭ単位容量ＣＡ２、ＣＢ２の容量値よりも小さくすることで容量バンクの容量分解能を向上させることができる。このため、容量値が互いに等しい複数のＭＯＭ単位容量の並列接続に基づいて容量バンクを構成した場合に比べて、配線の混雑化、レイアウト面積の増大およびスイッチのオン抵抗の増大を抑制することができる。この結果、寄生容量増やＱ値低下を抑制しつつ、容量バンクの容量分解能を向上させることができ、ＬＣ発振器の位相ノイズやジッタ特性を改善することが可能となるとともに、最高発振周波数を向上させることができる。
　また、ＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２の容量値の比率と、ＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２にそれぞれ割り当てられる電界効果トランジスタＭ１、Ｍ２のＷ／Ｌの比率とを互いに等しくする。これにより、電界効果トランジスタＭ１、Ｍ２の寄生容量も含めてＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２の容量値の比率を設定することができ、電界効果トランジスタＭ１、Ｍ２の寄生容量に起因する発振信号ＳＯの発振周波数のばらつきを低減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、ＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２を選択的に並列接続可能なＭＯＭ容量バンクを発振器に設けた。この第２の実施の形態では、容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクを多様化する。
　図６は、第２の実施の形態に係るＭＯＭ容量バンクのバリエーションを示す図である。なお、同図では、５ビットＭＯＭ容量バンクのバリエーションを例示した。
　同図において、Ｅ（Ｅは３以上の整数）バイナリビットＭＯＭ容量バンクは、Ｅ－２個のバリエーションがある。例えば、５ビットＭＯＭ容量バンクでは、３個のバリエーションがある。
　バリエーション１では、互いに異なる２個の単位容量Ｃ１、Ｃ２でＭＯＭ容量バンクが構成される。このとき、Ｃ２＝２Ｃ１とすることができる。
　バリエーション２では、互いに異なる３個の単位容量Ｃ１からＣ３でＭＯＭ容量バンクが構成される。このとき、Ｃ３＝４Ｃ１、Ｃ２＝２Ｃ１とすることができる。
　バリエーション３では、互いに異なる４個の単位容量Ｃ１からＣ４でＭＯＭ容量バンクが構成される。このとき、Ｃ４＝８Ｃ１、Ｃ３＝４Ｃ１、Ｃ２＝２Ｃ１とすることができる。
　このように、上述の第２の実施の形態では、容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクを多様化する。これにより、ＭＯＭ容量バンクの解像度を向上させつつ、設計の自由度を向上させることができる。
　ここで、ＭＯＭ容量バンクのバリエーションでは、ＭＯＭ単位容量は、互いに異なるＮ（Ｎは２以上の整数）個の容量値を有することができる。このとき、ＭＯＭ単位容量の容量値の比率は、２Ｍ（Ｍは１からＮまでの整数）に設定するのが望ましい。これにより、ＭＯＭ容量バンクの容量値の変化量を均一化することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、ＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２を選択的に並列接続可能なＭＯＭ容量バンクを発振器に設けた。この第３の実施の形態では、容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクにダミー容量を設ける。
　図７は、第３の実施の形態に係るＭＯＭ容量バンクの構成例を示す図である。
　同図において、ビット位置１から４では、スイッチング容量Ｓ２が用いられ、ビット位置０では、スイッチング容量Ｓ１が用いられるものとする。ここで、スイッチング容量Ｓ２の容量値をスイッチング容量Ｓ１の容量値の２倍にするために、容量値Ｃ０の容量ＥＡ２、ＥＣ２を並列接続してＭＯＭ単位容量ＣＡ２を構成し、容量値Ｃ０の容量ＥＢ２、ＥＤ２を並列接続してＭＯＭ単位容量ＣＢ２を構成することができる。
　このとき、スイッチング容量Ｓ２では、スイッチング容量Ｓ１に対して容量ＥＢ２、ＥＤ２分のスペースが付加され、スイッチング容量Ｓ１、Ｓ２間でレイアウトの不整合が発生する。このため、スイッチング容量Ｓ２の容量ＥＢ２、ＥＤ２のスペースに対応したダミー容量ＤＡ１、ＤＡ２をスイッチング容量Ｓ１に付加する。ダミー容量ＤＡ１、ＤＡ２は、ＭＯＭ容量バンクから電気的に切断され、ＭＯＭ容量バンクの容量値には寄与しない。このとき、各ダミー容量ＤＡ１、ＤＡ２の両方の端子は、接地電位に接続してもよい。
　このように、上述の第３の実施の形態では、ＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２を選択的に並列接続可能なＭＯＭ容量バンクにダミー容量ＤＡ１、ＤＡ２を設ける。これにより、容量値が互いに異なるＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２のレイアウトの整合性を向上させることができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、ＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２を選択的に並列接続可能なＭＯＭ容量バンクを発振器に設けた。この第４の実施の形態では、ＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２を選択的に並列接続可能なＭＯＭ容量バンクが設けられた発振器をＰＬＬ回路に適用する。
　図８は、第４の実施の形態に係るＭＯＭ容量バンクが適用される発振器の構成例を示す図である。なお、同図では、位相同期回路としてＰＬＬ（Phase Locked Loop）回路を例にとる。
　同図において、ＰＬＬ回路は、ＰＬＬループに基づいてクロック信号ＣＬＫを生成する。位相同期回路は、発振器１０３、位相比較器１０１、ループフィルタ１０２および分周器１０４を備える。なお、分周器１０４はなくてもよい。
　発振器１０３は、発振動作に基づいてクロック信号ＣＬＫを生成する。このとき、発振器１０３で生成されたクロック信号ＣＬＫは、分周器１０４を介して位相比較器１０１にフィードバックされる。発振器１０３は、容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクを備える。発振器１０３は、上述の第１の実施の形態のＬＣ発振器でもよい。ＭＯＭ容量バンクは、上述の第１から第３の実施の形態のいずれの構成でもよい。ここで、ＭＯＳ容量バンクの周波数カバーレンジは、ＭＯＭ容量バンクで調整可能な周波数の１ＬＳＢをカバーすることができる。
　位相比較器１０１は、参照クロックＲＥＦの位相とクロック信号ＣＬＫの位相とを比較し、参照クロックＲＥＦの位相とクロック信号ＣＬＫの位相とが一致するように発振器１０３の発振周波数を制御する。
　ループフィルタ１０２は、位相比較器１０１から出力された差分信号に応じた制御信号を発振器１０３に印加する。
　分周器１０４は、発振器１０３で生成されたクロック信号ＣＬＫを分周して位相比較器１０１にフィードバックする。
　図９は、第４の実施の形態に係るＰＬＬ動作とＭＯＭ制御コードとＭＯＳ制御コードとの関係を示す図である。なお、同図におけるａは、ＰＬＬ回路の周波数収束過程を示す。同図におけるｂは、ＰＬＬ回路の周波数収束過程におけるＭＯＭ制御コードの更新過程を示す。同図におけるｃは、ＰＬＬ回路の周波数収束過程におけるＭＯＳ制御コードの更新過程を示す。
　同図におけるａにおいて、ＰＬＬ回路は、ＰＬＬループに基づいて、ターゲット周波数ＴＧＦに近づくようにクロック信号ＣＬＫを生成する。
　ここで、ＰＬＬ回路が起動されると（時刻ｔ０）、同図におけるｂに示すように、ＭＯＭ容量バンクの容量値の調整に基づいて発振器１０３を動作させることができる（Ｂ１）。このとき、ＭＯＳ容量バンクの容量値は固定される。ＭＯＭ容量バンクの容量値の調整では、ＭＯＭ容量バンクの１ＬＳＢ以下の周波数誤差ＥＢＦが発生する。ただし、容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクを用いた場合においても、ミッシングコードがなければ、ターゲット周波数ＴＧＦに近づくことができる。
　次に、ＰＬＬ回路の周波数がＭＯＭ容量バンクの１ＬＳＢ以下の周波数誤差ＥＢＦ内に達すると（時刻ｔ１）、同図におけるｃに示すように、ＭＯＳ容量バンクの容量値の調整に基づいて発振器１０３を動作させることができる（Ｂ２）。このとき、ＭＯＭ容量バンクの容量値は固定される。ここで、ＭＯＳ容量バンクの周波数カバーレンジがＭＯＭ容量バンクの１ＬＳＢをカバーしていれば、ＭＯＭ容量バンクの製造ばらつきを吸収することができる。なお、ＭＯＳ容量バンクは、周波数ロック後の周波数ドリフトに対応したマージンも含むように、ＭＯＭ容量の１ＬＳＢ以上の周波数カバーレンジを有してもよい。
　このように、上述の第４の実施の形態では、ＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２を選択的に並列接続可能なＭＯＭ容量バンクが設けられた発振器１０３をＰＬＬ回路に適用する。これにより、ＭＯＭ容量バンクの部品点数の増大を抑制しつつ、ＰＬＬ回路で生成されるクロック信号ＣＬＫの周波数精度を向上させることができる。
　＜５．第５の実施の形態＞
　上述の第４の実施の形態では、ＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２を選択的に並列接続可能なＭＯＭ容量バンクが設けられた発振器をＰＬＬ回路に適用した。この第５の実施の形態では、ＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２を選択的に並列接続可能なＭＯＭ容量バンクが設けられた発振器をＡＤＰＬＬ回路に適用する。
　図１０は、第５の実施の形態に係るＭＯＭ容量バンクが適用される発振器の構成例を示す図である。なお、同図では、位相同期回路としてＡＤＰＬＬ（All Digital PLL)回路を例にとる。
　同図において、ＡＤＰＬＬは、位相同期に基づいてフィードバックループを構成し、クロック信号ＣＬＫを出力する。クロック信号ＣＬＫは、参照クロックＲＥＦと、ＦＣＷ（Frequency Command Word）パラメータとに基づいて定めることができる。ＡＤＰＬＬは、アキュムレータ２１１、加算器２１２、ループフィルタ２１３、発振器２１４、分周器２１５、カウンタ２１６およびＴＤＣ(Time to Digital Converter)２１７を備える。分周器２１５はなくてもよい。
　アキュムレータ２１１は、ＦＣＷパラメータに基づいて参照クロックＲＣＫの周期ごとにカウントアップ値を設定し、加算器２１２に出力する。ＦＣＷパラメータは、参照クロックＲＥＦの周波数に対するクロック信号ＣＬＫの周波数の比率を指定することができる。ＦＣＷパラメータは、ＡＤＰＬＬの外部から与えることができる。
　加算器２１２は、アキュムレータ２１１の出力からカウンタ２１６の出力およびＴＤＣ２１７の出力を減算し、ループフィルタ２１３に出力する。加算器２１２の出力は、参照クロックＲＥＦとクロック信号ＣＬＫとの間の位相誤差を示すことができる。
　ループフィルタ２１３は、発振器２１４への入力を帯域制限し、量子化誤差の影響を低減する。ループフィルタ２１３のゲインは、ＡＤＰＬＬのキャリブレーションに基づいて調整することができる。
　発振器２１４は、発振動作に基づいてクロック信号ＣＬＫを生成する。発振器２１４は、発振器チューニングワード（Oscillator Tuning Word）に基づいて発振周波数を変化させることができる。発振器２１４は、容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクを備える。発振器２１４は、上述の第１の実施の形態のＬＣ発振器でもよい。ＭＯＭ容量バンクは、上述の第１から第３の実施の形態のいずれの構成でもよい。
　分周器２１５は、発振器２１４で生成されたクロック信号ＣＬＫを分周してカウンタ２１６およびＴＤＣ２１７にフィードバックする。
　カウンタ２１６は、クロック信号ＣＬＫの１クロックごとにカウントアップし、加算器２１２に出力する。このとき、カウンタ２１６は、クロック信号ＣＬＫの１周期単位で位相を検知することができる。
　ＴＤＣ２１７は、参照クロックＲＣＫとクロック信号ＣＬＫと時間差を検知し、デジタル化して加算器２１２に出力する。このとき、ＡＤＰＬＬは、位相誤差が０に近づくように位相同期ループを動作させることができる。ＴＤＣ２１７は、ディレイラインＴＤＣでもよい。
　このように、上述の第５の実施の形態では、ＭＯＭ単位容量ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２を選択的に並列接続可能なＭＯＭ容量バンクが設けられた発振器１０３をＡＤＰＬＬ回路に適用する。これにより、ＭＯＭ容量バンクの部品点数の増大を抑制しつつ、ＡＤＰＬＬ回路で生成されるクロック信号ＣＬＫの周波数精度を向上させることができる。
　＜６．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であってもよいし、赤外線等の非可視光であってもよい。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１２は、撮像部１２０３１の設置位置の例を示す図である。
　図１２では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、統合制御ユニット１２０５０および撮像部１２０３１に適用され得る。具体的には、例えば、上述の第１の実施の形態の発振器は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、統合制御ユニット１２０５０および撮像部１２０３１に適用することができる。車両制御システム１２０００に本開示に係る技術を適用することにより、発振器の部品点数の増大を抑制しつつ、発振周波数の精度を向上させることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）容量値が互いに異なる複数のＭＯＭ（Metal Oxide Metal）単位容量と、
　前記ＭＯＭ単位容量を選択的に並列接続するスイッチと
を備える容量バンク。
（２）前記複数のＭＯＭ単位容量は、互いに異なるＮ（Ｎは２以上の整数）個の容量値を有し、
　前記ＭＯＭ単位容量の容量値の比率は、２Ｍ（Ｍは１からＮまでの整数）に設定される
前記（１）に記載の容量バンク。
（３）前記ＭＯＭ単位容量は、容量値が互いに等しい２つのＭＯＭ単位容量を備え、
　前記スイッチは、前記２つのＭＯＭ単位容量を直列に接続する電界効果トランジスタを備える
前記（１）または（２）に記載の容量バンク。
（４）前記容量値が互いに異なるＭＯＭ単位容量の容量値の比率と、前記容量値が互いに異なるＭＯＭ単位容量にそれぞれ割り当てられる前記電界効果トランジスタのＷ／Ｌ（Ｗはゲート幅、Ｌはゲート長）の比率とは互いに等しい
前記（３）に記載の容量バンク。
（５）前記２つのＭＯＭ単位容量および前記電界効果トランジスタを単位として、前記ＭＯＭ単位容量を選択的に並列接続するバイナリ制御コードが割り当てられる
前記（３）または（４）に記載の容量バンク。
（６）前記容量値が互いに異なるＭＯＭ単位容量の容量値をマッチングさせるダミー容量
をさらに備える前記（１）から（５）のいずれかに記載の容量バンク。
（７）前記ＭＯＭ単位容量よりも容量分解能が細かいＭＯＳ（Metal Oxide Semiconductor）容量バンク
をさらに備える前記（１）から（６）のいずれかに記載の容量バンク。
（８）インダクタと、
　容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクと、
　前記ＭＯＭ容量バンクに接続される負性抵抗と
を備える発振器。
（９）発振動作に基づいてクロック信号を生成する発振器と、
　前記クロック信号の位相と参照クロックの位相とを比較する位相比較器と、
　前記位相比較器から出力された差分信号に応じた制御信号を発振器に印加するループフィルタとを備え、
　前記発振器は、容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能な容量バンク
を備える位相同期回路。
（１０）前記ＭＯＭ単位容量よりも容量分解能が細かいＭＯＳ容量バンク
をさらに備え、
　前記ＭＯＳ容量バンクの周波数カバーレンジは、前記ＭＯＭ容量バンクで調整可能な周波数の１ＬＳＢ以上をカバーする
前記（９）に記載の位相同期回路。
　Ｍ１からＭ４、Ｍ１１、Ｍ１２　電界効果トランジスタ
　ＶＲ　可変抵抗
　Ｌ　インダクタ
　ＢＭ　ＭＯＭ容量バンク
　ＢＳ　ＭＯＳ容量バンク
　Ｓ１、Ｓ２　スイッチング容量
　ＣＡ１、ＣＢ１、ＣＡ２、ＣＢ２　ＭＯＭ単位容量
　ＩＶ１、ＩＶ２　インバータ

Claims (10)

  1. 　容量値が互いに異なる複数のＭＯＭ（Metal Oxide Metal）単位容量と、
    　前記ＭＯＭ単位容量を選択的に並列接続するスイッチと
    を備える容量バンク。
  2. 　前記複数のＭＯＭ単位容量は、互いに異なるＮ（Ｎは２以上の整数）個の容量値を有し、
    　前記ＭＯＭ単位容量の容量値の比率は、２Ｍ（Ｍは１からＮまでの整数）に設定される
    請求項１に記載の容量バンク。
  3. 　前記ＭＯＭ単位容量は、容量値が互いに等しい２つのＭＯＭ単位容量を備え、
    　前記スイッチは、前記２つのＭＯＭ単位容量を直列に接続する電界効果トランジスタを備える
    請求項１に記載の容量バンク。
  4. 　前記容量値が互いに異なるＭＯＭ単位容量の容量値の比率と、前記容量値が互いに異なるＭＯＭ単位容量にそれぞれ割り当てられる前記電界効果トランジスタのＷ／Ｌ（Ｗはゲート幅、Ｌはゲート長）の比率とは互いに等しい
    請求項３に記載の容量バンク。
  5. 　前記２つのＭＯＭ単位容量および前記電界効果トランジスタを単位として、前記ＭＯＭ単位容量を選択的に並列接続するバイナリ制御コードが割り当てられる
    請求項３に記載の容量バンク。
  6. 　前記容量値が互いに異なるＭＯＭ単位容量の容量値をマッチングさせるダミー容量
    をさらに備える請求項１に記載の容量バンク。
  7. 　前記ＭＯＭ単位容量よりも容量分解能が細かいＭＯＳ（Metal Oxide Semiconductor）容量バンク
    をさらに備える請求項１に記載の容量バンク。
  8. 　インダクタと、
    　容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンクと、
    　前記ＭＯＭ容量バンクに接続される負性抵抗と
    を備える発振器。
  9. 　発振動作に基づいてクロック信号を生成する発振器と、
    　前記クロック信号の位相と参照クロックの位相とを比較する位相比較器と、
    　前記位相比較器から出力された差分信号に応じた制御信号を発振器に印加するループフィルタとを備え、
    　前記発振器は、容量値が互いに異なる複数のＭＯＭ単位容量を選択的に並列接続可能なＭＯＭ容量バンク
    を備える位相同期回路。
  10. 　前記ＭＯＭ単位容量よりも容量分解能が細かいＭＯＳ容量バンク
    をさらに備え、
    　前記ＭＯＳ容量バンクの周波数カバーレンジは、前記ＭＯＭ容量バンクで調整可能な周波数の１ＬＳＢ以上をカバーする
    請求項９に記載の位相同期回路。
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