WO2025200375A1 - 半导体器件及动态随机存取器 - Google Patents

半导体器件及动态随机存取器

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WO2025200375A1
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semiconductor device
layer
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王艳琴
黄猛
李思嘉
时浩
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    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions

Definitions

  • the present disclosure relates to the technical field of integrated circuits, and in particular to a semiconductor structure, and more specifically to a three-dimensional dynamic memory structure.
  • DRAM dynamic random access memory
  • the present disclosure provides a semiconductor structure and a method for preparing the same, which can reduce the size of the device and reduce the difficulty of the preparation process.
  • a semiconductor device includes: a substrate; a first structural unit disposed on the substrate, the first structural unit including: a transistor, wherein a plurality of transistors are stacked along a first direction;
  • the transistor includes: a gate structure, an active layer, a first electrode and a second electrode, the first electrode and the second electrode are arranged on both sides of the gate structure along a second direction, the active layer connects the first electrode and the second electrode, the active layer includes a channel region, and the channel region is located between the first electrode and the second electrode;
  • the plurality of transistors include at least a first transistor and a second transistor, wherein a channel region width of the first transistor farther from the substrate along a first direction is smaller than a channel region width of the second transistor closer to the substrate.
  • a semiconductor device includes a plurality of first structure units stacked along a first direction, wherein gate structures of the plurality of first structure units are connected along the first direction.
  • a semiconductor device includes a plurality of first structure units arranged along a third direction, the third direction intersecting with a second direction;
  • the first capacitor electrode is arranged in a ring shape around the second capacitor electrode, and the width of the second capacitor electrode corresponding to the first transistor in the first direction is smaller than the width of the second capacitor electrode corresponding to the second transistor in the first direction.
  • the material of the active layer is an oxide semiconductor material.
  • the oxide semiconductor material is tin-doped indium gallium zinc metal oxide.
  • the second electrode and/or the first electrode is selected from one or more of metal ruthenium, metal molybdenum, ruthenium oxide, or molybdenum oxide.
  • the first capacitor electrode is selected from one or more of metal ruthenium, metal molybdenum, ruthenium oxide, or molybdenum oxide.
  • the first capacitor electrode and the first electrode are integrally formed.
  • the first capacitor electrode and the first electrode include metal ruthenium.
  • the capacitor dielectric layer includes strontium titanium oxide.
  • a dynamic random access memory includes: the aforementioned semiconductor device; a sub-word line driver connected to the gate structure; and a sense amplifier connected to the second electrode.
  • a sub-word line driver and/or a sense amplifier is disposed on a substrate.
  • a sub-word line driver and/or a sense amplifier are disposed on a control substrate, and the control substrate is bonded to a substrate.
  • the semiconductor structure and dynamic random access memory provided by the present disclosure have better uniformity between transistors in different layers, higher storage capacity, better semiconductor performance, and better storage performance.
  • FIG1 is a schematic diagram of a semiconductor structure provided by some embodiments of the present disclosure.
  • FIG2 is a schematic diagram of a semiconductor structure provided by other embodiments of the present disclosure.
  • FIG3 is a schematic diagram of a semiconductor structure provided by other embodiments of the present disclosure.
  • FIG4 is a schematic diagram of a semiconductor structure provided by other embodiments of the present disclosure.
  • FIG5 is a schematic diagram of a dynamic random access memory provided by some embodiments of the present disclosure.
  • FIG6 is a schematic diagram of a dynamic random access memory provided by other embodiments of the present disclosure.
  • a first element, component, region, layer, doping type, or portion discussed below may be referred to as a second element, component, region, layer, or portion; for example, a first doping type may be referred to as a second doping type, and similarly, a second doping type may be referred to as a first doping type; the first doping type and the second doping type may be different doping types, for example, the first doping type may be P-type and the second doping type may be N-type, or the first doping type may be The first doping type is N-type and the second doping type can be P-type.
  • spatially relative terms such as “under,” “beneath,” “beneath,” “under,” “above,” “above,” etc., may be used herein to describe the relationship of an element or feature shown in the figures to other elements or features. It should be understood that in addition to the orientations shown in the figures, spatially relative terms also include different orientations of the device in use and operation. For example, if the device in the drawings is turned over, the element or feature described as “under” or “beneath” or “beneath” the other elements will be oriented as “above” the other elements or features. Thus, the exemplary terms “under” and “under” can include both upper and lower orientations. In addition, the device can also include alternative orientations (e.g., rotated 90 degrees or other orientations), and the spatial descriptors used herein are interpreted accordingly.
  • the diffusion rate of the etching solution affects the aperture of the upper layer, which is larger than that of the lower layer, and forms a conical cross-section in the cross section perpendicular to the substrate. Due to the influence of the conical cross-section, the channel length changes, so the performance of the transistor is from the upper layer to the lower layer. Under the same gate turn-on voltage, the saturation current of the transistor gradually decreases.
  • the active layer 500 includes a first electrode 200 and a second electrode 300, and the active layer 500 includes a channel region 600, and the channel region 600 is located between the first electrode 200 and the second electrode 300;
  • the gate structures of the plurality of transistors (900, 910, 920, 930) are connected along a first direction D1;
  • the first direction D1 intersects with the plane of the substrate 1000, and the second direction D2 intersects with the first direction D1;
  • the plurality of transistors (900, 910, 920, 930) include at least a first transistor and a second transistor, wherein the channel region width W of a transistor farther from the substrate along the first direction D1, such as the first transistor 930, is smaller than the channel region width W of the second transistor 900 closer to the substrate.
  • a third direction D3 intersects with the second direction D2.
  • the channel region widths of the plurality of transistors decrease as they are farther from the substrate along the first direction.
  • the specific preparation method is as follows: first, a stacked structure is prepared on a substrate.
  • the stacked structure is made by alternating deposition of two different material layers.
  • the two material layers have a certain etching selectivity ratio, which is used for selective etching to form the required structure in the subsequent preparation process.
  • One material layer is a support layer and the other material layer is a sacrificial layer.
  • silicon layers and silicon germanium layers are alternately deposited to form the stacked structure; alternatively, silicon nitride and silicon oxide are alternately deposited to form the stacked structure.
  • the thickness of the deposited layer is adjusted, so that the thickness of the support layer closer to the substrate is greater than the thickness of the support layer farther away from the substrate.
  • the thickness of the support layer gradually decreases as the distance from the substrate increases.
  • the thickness of the support layer decreases as a whole with increasing distance from the substrate, but the thickness of adjacent support layers can be equal, for example, the thickness of every few support layers is equal, and the thickness of the subsequently deposited support layers is also equal but less than the thickness of the previously deposited support layers.
  • the sacrificial layers have the same thickness.
  • the sacrificial layer has an opposite trend to that of the support layer, that is, the thickness of the sacrificial layer gradually increases as the distance from the substrate increases.
  • the deposition method may be selected from one or more of high temperature furnace tube, chemical vapor deposition, physical vapor deposition or atomic layer deposition.
  • Two spaced holes or grooves are formed in the stacked structure obtained above through an etching process.
  • the support layer is laterally etched through the holes or grooves to form lateral grooves.
  • a first electrode and a second electrode are respectively formed in the lateral grooves of the two spaced holes or grooves. Since the first and second electrodes are formed in the lateral grooves, the width of the lateral grooves in the first direction is related to the thickness of the support layer. Therefore, the thickness of the first and second electrodes is related to the corresponding thickness of the support layer.
  • the etching process for forming the holes or grooves is selected from dry etching or wet etching.
  • the etching process for the side etching is dry etching or wet etching.
  • the gate hole is formed before the first and second electrodes are formed, or in the same step as the hole or groove formed when the first and second electrodes are formed. After the gate hole is formed, it is filled with a filling material, which is then removed after the first and second electrodes are formed to allow for subsequent steps.
  • a gate structure 401 an active layer 501, a first electrode 201 and a second electrode 301, the first electrode 201 and the second electrode 301 are arranged on both sides of the gate structure 401 along the second direction D2, the active layer 501 connects the first electrode 201 and the second electrode 301, the active layer 501 includes a channel region 601, and the channel region 601 is located between the first electrode 201 and the second electrode 301; the gate structures of multiple transistors (901, 911, 921, 931) are connected along the first direction D1; the first direction D1 intersects with the plane where the substrate 1001 is located, and the second direction D2 intersects with the first direction D1; the multiple transistors (901, 911, 921, 931) include at least a first transistor and a second transistor, wherein the channel region width W of the transistor far from the substrate along the first direction D1, such as the first transistor 931, is smaller than the channel region width W of the second transistor 901 close to the substrate.
  • the specific preparation method is as follows: first, a stacked structure is prepared on a substrate.
  • the stacked structure is made by alternating deposition of two different material layers.
  • the two material layers have a certain etching selectivity ratio, which is used for selective etching to form the required structure in the subsequent preparation process.
  • One material layer is a support layer and the other material layer is a sacrificial layer.
  • silicon layers and silicon germanium layers are alternately deposited to form the stacked structure; alternatively, silicon nitride and silicon oxide are alternately deposited to form the stacked structure.
  • the thickness of the deposited layer is adjusted, so that the thickness of the support layer closer to the substrate is greater than the thickness of the support layer farther away from the substrate.
  • the thickness of the support layer gradually decreases as the distance from the substrate increases.
  • the thickness of the support layer decreases as a whole with increasing distance from the substrate, but the thickness of adjacent support layers can be equal, for example, the thickness of every few support layers is equal, and the thickness of the subsequently deposited support layers is also equal but less than the thickness of the previously deposited support layers.
  • the sacrificial layers have the same thickness.
  • the sacrificial layer has a thickness that decreases as it moves away from the substrate, similar to that of the support layer.
  • the sacrificial layer has an opposite trend to that of the support layer, that is, the thickness of the sacrificial layer gradually increases as the distance from the substrate increases.
  • the deposition method may be selected from one or more of high temperature furnace tube, chemical vapor deposition, physical vapor deposition or atomic layer deposition.
  • the gate hole is formed before the first and second electrodes are formed, or in the same step as the hole or groove formed when the first and second electrodes are formed. After the gate hole is formed, it is filled with a filling material, which is then removed after the first and second electrodes are formed to allow for subsequent steps.
  • a gate hole is etched between the first electrode and the second electrode to ensure that the first electrode and the second electrode are exposed, and an active layer is formed between the first electrode and the second electrode in the gate hole; a gate structure is formed in the gate hole where the active layer is formed, and the gate structure includes an outer gate insulating layer and a gate electrode wrapped therein; the active layer corresponding to the first electrode and the second electrode and the portion overlapping with the gate structure is the channel region. Since the thickness of the first electrode and the second electrode is related to the thickness of the support layer, the thickness of the channel region is also related to the thickness of the support layer.
  • the gate hole is formed before the first and second electrodes are formed, or in the same step as the hole or groove formed when the first and second electrodes are formed. After the gate hole is formed, it is filled with a filling material, which is then removed after the first and second electrodes are formed to allow for subsequent steps.
  • the preparation of the active layer includes forming a continuous semiconductor material layer on the side wall of the gate hole to fill the gate hole.
  • the gate hole is filled after the gate structure is manufactured or filled with a filling material; removing the sacrificial layer in the stacked structure to expose the semiconductor material layer, and etching away the semiconductor material layer at a minimum portion corresponding to the sacrificial layer to form an active layer.
  • the gate structure is prepared by first depositing a gate insulating layer, optionally one or more of oxide, nitride or oxynitride, and then making a gate in a gate hole deposited with the gate insulating layer, optionally one or more of metal, alloy, conductive compound or polysilicon.
  • bit line and the corresponding second electrode are integrally formed.
  • the present disclosure provides a semiconductor device 13 as shown in FIG4 , comprising a first structural unit 103 arranged on a substrate 1003, the first structural unit comprising: transistors (903, 913, 923, 933), wherein the plurality of transistors (903, 913, 923, 933) are stacked along a first direction D1; taking the transistor (903) as an example, the semiconductor device 13 comprises: a gate structure (403), an active layer (503), a first electrode (203) and a second electrode (303), wherein the first electrode and the second electrode are arranged on both sides of the gate structure along a second direction D2, the active layer connects the first electrode and the second electrode, the active layer comprises a channel region, and the channel region is located between the first electrode and the second electrode; the gate structures of the plurality of transistors (903, 913, 923, 933) are connected along the first direction D1; the first direction D1 intersects with the plane where the substrate 1003 is located, and the second direction D2 intersects
  • the first capacitor electrode is arranged in a ring around the second capacitor electrode, and the width of the second capacitor electrode corresponding to the first transistor in the first direction is smaller than the width of the second capacitor electrode corresponding to the second transistor in the first direction.
  • the specific preparation method is as follows: first, a stacked structure is prepared on a substrate, and the stacked structure is made by alternating deposition of two different material layers. The two material layers have a certain etching selectivity ratio, which is used for selective etching in the subsequent preparation process to form the required structure, wherein one material layer is a supporting layer and the other material layer is a sacrificial layer.
  • the thickness of the support layer decreases as a whole with increasing distance from the substrate, but the thickness of adjacent support layers can be equal, for example, the thickness of every few support layers is equal, and the thickness of the subsequently deposited support layers is also equal but less than the thickness of the previously deposited support layers.
  • the sacrificial layer has a thickness that decreases as it moves away from the substrate, similar to that of the support layer.
  • the sacrificial layer has an opposite trend to that of the support layer, that is, the thickness of the sacrificial layer gradually increases as the distance from the substrate increases.
  • the deposition method may be selected from one or more of high temperature furnace tube, chemical vapor deposition, physical vapor deposition or atomic layer deposition.
  • Two spaced holes or grooves are formed in the stacked structure obtained above through an etching process.
  • the support layer is laterally etched through the holes or grooves to form lateral grooves.
  • a first electrode and a second electrode are respectively formed in the lateral grooves of the two spaced holes or grooves. Since the first and second electrodes are formed in the lateral grooves, the width of the lateral grooves in the first direction is related to the thickness of the support layer. Therefore, the thickness of the first and second electrodes is related to the corresponding thickness of the support layer.
  • the etching process for forming the holes or grooves is selected from dry etching or wet etching.
  • the etching process for the side etching is dry etching or wet etching.
  • the preparation method for forming the first electrode and the second electrode includes first depositing a continuous metal film layer to cover the surface of the stacked structure, the surface of the hole or groove, the exposed substrate of the hole or groove, and the inside of the lateral groove; through various anisotropic etching methods, retaining the metal film layer in the lateral groove to form the first electrode and the second electrode, and removing other metal film layers.
  • the manufacturing process of depositing the metal film layer is selected from one or more of high-temperature furnace tube, chemical vapor deposition, physical vapor deposition or atomic layer deposition.
  • a gate hole is etched between the first electrode and the second electrode to ensure that the first electrode and the second electrode are exposed, and an active layer is formed between the first electrode and the second electrode in the gate hole; a gate structure is formed in the gate hole where the active layer is formed, and the gate structure includes an outer gate insulating layer and a gate electrode wrapped therein; the active layer corresponding to the first electrode and the second electrode and the portion overlapping with the gate structure is the channel region. Since the thickness of the first electrode and the second electrode is related to the thickness of the support layer, the thickness of the channel region is also related to the thickness of the support layer.
  • the gate hole is formed before the first and second electrodes are formed, or in the same step as the hole or groove formed when the first and second electrodes are formed. After the gate hole is formed, it is filled with a filling material, which is then removed after the first and second electrodes are formed to allow for subsequent steps.
  • the preparation of the active layer includes forming a continuous semiconductor material layer on the side wall of the gate hole to fill the gate hole.
  • the gate hole is filled after the gate structure is manufactured or filled with a filling material; removing the sacrificial layer in the stacked structure to expose the semiconductor material layer, and etching away the semiconductor material layer at a minimum portion corresponding to the sacrificial layer to form an active layer.
  • the gate structure is prepared by first depositing a gate insulating layer, optionally one or more of oxide, nitride or oxynitride, and then forming a gate in the gate hole where the gate insulating layer is deposited, optionally one or more of metal, alloy, One or more of a conductive compound or polysilicon.
  • a hole is made in the stacked structure, the supporting layer is laterally etched in the hole to form a lateral groove, and then the first electrode and the first capacitor electrode are made.
  • the first capacitor electrode is arranged in the lateral groove, so that the width of the first capacitor electrode in the first direction is related to the thickness of the supporting layer.
  • the first electrode and the first capacitor electrode are integrally formed.
  • the second electrode and/or the first electrode is selected from one or more of metal ruthenium, metal molybdenum, ruthenium oxide, or molybdenum oxide.
  • the first capacitor electrode and the first electrode include metal ruthenium.
  • a first structural unit is fabricated on the opposite surface.
  • the sub-wordline driver SWD and the sense amplifier SA are connected to the first structural unit through through silicon vias (TSVs).
  • the sub-word line driver SWD and the sensitive amplifier SA are both arranged on the control substrate 1015, which is bonded to the substrate 1005 on which the first structural unit is arranged.
  • the sub-word line driver SWD is connected to the gate structure of the first structural unit through a wiring
  • the sensitive amplifier SA is connected to the second electrode through a wiring.

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Abstract

本公开提供了一种半导体器件及动态随机存取器，半导体器件包括：衬底；设置于衬底上的第一结构单元，第一结构单元包括：晶体管，多个晶体管沿第一方向堆叠设置；晶体管包括：栅极结构，有源层，第一电极和第二电极，第一电极和第二电极沿第二方向设置于栅极结构两侧，有源层连接第一电极和第二电极，有源层包括沟道区域，沟道区域位于第一电极和第二电极之间；多个晶体管的栅极结构沿第一方向连接；第一方向与衬底所在平面相交，第二方向与第一方向相交；多个晶体管中至少包括第一晶体管和第二晶体管，其中，沿第一方向离衬底远的第一晶体管的沟道区域宽度小于离衬底近的第二晶体管的沟道区域宽度。

Description

半导体器件及动态随机存取器
本公开基于申请号为202410374584.2、申请日为2024年03月29日、申请名称为“半导体器件及动态随机存取器”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及集成电路技术领域，特别是涉及一种半导体结构，更具体的涉及一种三维动态存储器结构。
背景技术
随着动态随机存取器(Dynamic Random Access Memory，简称DRAM)技术的发展，存储单元的尺寸越来越小，传统结构已经接近极限，为了追求更高容量的DRAM器件，工程师们开发出了三维动态存储器结构。
然而，三维动态存储器结构随着层数的增加在制作过程中出现了很多传统结构未曾遇到的技术问题亟待解决。
发明内容
基于此，本公开提供一种半导体结构及其制备方法，可以缩小器件体积，降低制备工艺难度。
根据本发明的一个实施例，一种半导体器件，包括：衬底；设置于衬底上的第一结构单元，第一结构单元包括：晶体管，多个晶体管沿第一方向堆叠设置；
晶体管包括：栅极结构，有源层，第一电极和第二电极，第一电极和第二电极沿第二方向设置于栅极结构两侧，有源层连接第一电极和第二电极，有源层包括沟道区域，沟道区域位于第一电极和第二电极之间；
多个晶体管的栅极结构沿第一方向连接；
第一方向与衬底所在平面相交，第二方向与第一方向相交；
多个晶体管中至少包括第一晶体管和第二晶体管，其中，沿第一方向离衬底远的第一晶体管的沟道区域宽度小于离衬底近的第二晶体管的沟道区域宽度。
根据本发明的另一个实施例，一种半导体器件，多个晶体管的沟道区域宽度，沿第一方向离衬底越远沟道区域宽度越小。
根据本发明的另一个实施例，一种半导体器件包括多个沿第一方向堆叠的第一结构单元，多个第一结构单元的栅极结构沿第一方向连接。
根据本发明的另一个实施例，一种半导体器件包括多个沿第三方向设置第一结构单元，第三方向与第二方向相交；
多个第一结构单元中同层设置的晶体管的第二电极连接同一位线，位线沿第三方向设置。
根据本发明的另一个实施例，一种半导体器件中，第一结构单元还包括：
电容结构，多个电容结构沿第一方向堆叠设置；电容结构包括第一电容电极，第二电容电极，和电容介质层，电容介质层设置于第一电容电极和第二电容电极之间；多个电容结构与多个晶体管在第二方向上对应设置，电容结构的第一电容电极与相对应的晶体管的第一电极连接；多个电容结构的第二电容电极沿第一方向连接。
根据本发明的另一个实施例，一种半导体器件中，第一电容电极为环形围绕第二电容电极设置，并且第一晶体管对应的第二电容电极在第一方向上的宽度小于第二晶体管对应的第二电容电极在第一方向上的宽度。
根据本发明的另一个实施例，一种半导体器件中，有源层的材料为氧化物半导体材料。
根据本发明的另一个实施例，一种半导体器件中，氧化物半导体材料为掺杂锡的铟镓锌金属氧化物。
根据本发明的另一个实施例，一种半导体器件中，第二电极和或第一电极选自：金属钌、金属钼、氧化钌或氧化钼中的一种或多种。
根据本发明的另一个实施例，一种半导体器件中，第一电容电极选自：金属钌、金属钼、氧化钌或氧化钼中的一种或多种。
根据本发明的另一个实施例，一种半导体器件中，第一电容电极与第一电极一体成型。
根据本发明的另一个实施例，一种半导体器件中，第一电容电极和第一电极包括金属钌。
根据本发明的另一个实施例，一种半导体器件中，电容介质层包括锶钛氧化物。
根据本发明的一个实施例，一种动态随机存取器，动态随机存取器包括：根据前述半导体器件；子字线驱动器，子字线驱动器连接栅极结构；灵敏放大器，灵敏放大器连接第二电极。
根据本发明的另一个实施例，一种动态随机存取器，子字线驱动器和/或灵敏放大器设置于衬底上。
根据本发明的另一个实施例，一种动态随机存取器，子字线驱动器和/或灵敏放大器设置于控制衬底上，控制衬底与衬底键合。
本公开提供的半导体结构及动态随机存取器至少具有如下有益效果：
本公开提供的半导体结构及动态随机存取器，不同层的晶体管之间均一性更好，具有更高的存储容量，具有更优异的半导体性能，具有更优异的存储性能。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一些实施例提供的半导体结构的示意图；
图2为本公开另一些实施例提供的半导体结构的示意图；
图3为本公开另一些实施例提供的半导体结构的示意图；
图4为本公开另一些实施例提供的半导体结构的示意图；
图5为本公开一些实施例提供的动态随机存取器的示意图；
图6为本公开另一些实施例提供的动态随机存取器的示意图；
图7为本公开另一些实施例提供的动态随机存取器的示意图；
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可 以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
在相关实施例中，三维叠层设置晶体管结构，作为一种新型半导体结构由于其优异的容量扩展能力，常常被用于高密度的集成电路结构中。三维叠层设置的晶体管结构，源极和漏极同层设置，源极和漏极之间有穿过叠层结构的孔洞，有源层和栅极结构设置于孔洞中，源极和漏极相对应的有源层即为沟道区域。在研发过程中，发明人发现如果叠层结构的层与层之间厚度均匀，，上层的晶体管结构和下层的晶体管结构性能不同，均一性较差，随着沉积层数的增加最上层的晶体管性能和最下层晶体管性能差异越发明显。
发明人通过模拟软件模拟后得到测算结果，然后通过对模拟结果进行分析发现问题如下：
由于叠层设置的晶体管随着层数增加，在制作源极和漏极之间的孔洞时因为蚀刻液的扩散速度影响导致上层孔径大于下层孔径，在垂直于基板方向的截面中形成锥形截面形貌。由于锥形截面形貌的影响导致沟道长度发生变化，因此在晶体管性能上的表现为从上层到下层 的设置的晶体管在相同的栅极开启电压下，晶体管的饱和电流逐渐减小。
鉴于此，本公开在一些实施例中提供了一种半导体器件如图1所示，半导体器件10，包括：衬底1000；设置于衬底1000上的第一结构单元100，第一结构单元100包括：晶体管(900,910,920,930)，多个晶体管(900,910,920,930)沿第一方向D1堆叠设置；以晶体管900为例其包括：栅极结构400，有源层500，第一电极200和第二电极300，第一电极200和第二电极300沿第二方向D2设置于栅极结构400两侧，有源层500连接第一电极200和第二电极300，有源层500包括沟道区域600，沟道区域600位于第一电极200和第二电极300之间；多个晶体管(900,910,920,930)的栅极结构沿第一方向D1连接；第一方向D1与衬底1000所在平面相交，第二方向D2与第一方向D1相交；多个晶体管(900,910,920,930)至少包括第一晶体管和第二晶体管，其中沿第一方向D1离衬底远的晶体管例如第一晶体管930的沟道区域宽度W小于离衬底近的第二晶体管900的沟道区域宽度W。第三方向D3与第二方向D2相交。
在另一些实施例中，可选的，多个晶体管的沟道区域宽度，沿第一方向离衬底越远沟道区域宽度越小。
具体制备方式如下，首先在衬底上制备叠层结构，叠层结构中由两种不同材料层交替沉积制作而成，两种材料层具有一定的蚀刻选择比，用以后续制备过程中的选择性蚀刻形成需要的结构，其中一种材料层为支承层另一种材料层为牺牲层。可选的，硅层和硅锗层交替沉积形成叠层结构；可选的，氮化硅和氧化硅交替沉积形成叠层结构。通过调节每一层沉积速率，沉积时间，反应温度，或者反应气体流量等因素中的一种或几种，进而调节沉积层的厚度，沉积形成靠近衬底的支承层厚度大于远离衬底的支承层厚度。
在另一些实施例中，支承层厚度随着离衬底距离越远厚度逐渐减小。
在另一些实施例中，支承层厚度整体上随着离衬底距离的增加而减小，但是相邻的支承层的厚度可以是相等的，例如，每几层支承层的厚度相等，随后沉积的几层支承层之间的厚度也相等但是小于先前沉积的几层支承层厚度。
在另一些实施例中，牺牲层有相同的厚度。
在另一些实施例中，牺牲层具有与支承层类似的随着远离衬底，牺牲层厚度减小。
在另一些实施例中，牺牲层具有与支承层相反的趋势，即随着离衬底距离越远，牺牲层厚度逐渐增大。
在另一些实施例中，沉积方法可选自高温炉管、化学气相沉积、物理气相沉积或原子层沉积中的一种或几种。
在上述获得的叠层结构上通过蚀刻工艺，形成间隔的两个孔洞或者凹槽，通过孔洞或者凹槽侧向蚀刻支撑层，形成侧向凹槽。在两个间隔的孔洞或者凹槽的侧向凹槽内分别形成第一电极和第二电极，由于第一电极和第二电极形成于侧向凹槽中，侧向凹槽在第一方向的宽度与支承层厚度相关，因此第一电极和第二电极的厚度与所对应的支承层厚度相关。
在另一些实施例中，制作孔洞或者凹槽的蚀刻工艺选自干法刻蚀或者湿法刻蚀。
在另一些实施例中，侧向蚀刻的蚀刻工艺选择干法刻蚀或者湿法刻蚀。
在另一些实施例中，形成第一电极和第二电极的制备方法包括，首先沉积连续的金属膜层，覆盖叠层结构表面，孔洞或者凹槽表面，孔洞或者凹槽裸露的衬底，及侧向凹槽内；通过各项异性刻蚀方法，保留侧向凹槽内的金属膜层，形成第一电极和第二电极，去除其他金属膜层。
在另一些实施例中，沉积金属膜层的制作工艺选自高温炉管、化学气相沉积、物理气相沉积或原子层沉积中的一种或几种。
在叠层结构上，第一电极和第二电极之间的位置蚀刻出栅极孔洞，确保第一电极和第二电极裸露出来，在栅极孔洞内第一电极和第二电极之间形成有源层；在形成有有源层的栅极孔洞内形成栅极结构，栅极结构包括外层的栅绝缘层及其包裹的栅电极；第一电极和第二电极相对应的有源层并且与栅极结构重叠的部分即为沟道区域，由于第一电极和第二电极厚度与支承层厚度相关，因此沟道区域的厚度也与支承层厚度相关。
在另一些实施例中，栅极孔洞在第一电极和第二电极形成之前形成，或者与制作第一电极和第二电极时形成的孔洞或者凹槽同一步骤形成。栅极孔洞制作完成后用填充材料填满，在第一电极和第二电极形成之后再去除填充材料，以进行后续步骤。
在另一些实施例中，有源层的制备包括在栅极孔洞侧壁形成连续的半导体材料层，填充栅极孔洞，可选的，制作栅极结构后即填满栅极孔洞或者使用填充材料填充；去除叠层结构中的牺牲层，露出半导体材料层，蚀刻去除最少部分牺牲层对应位置的半导体材料层，以形成有源层。
在另一些实施例中，栅极结构的制备，先沉积栅绝缘层，可选的，氧化物、氮化物或氮氧化物中的一种或多种，在沉寂有栅绝缘层的栅极孔洞内制作栅极，可选的，金属、合金、导电化合物或者多晶硅中的一种或多种。
本公开在另一些实施例中提供了一种半导体器件如图2所示，半导体器件11，包括：衬底1001；设置于衬底1001上的第一结构单元(101,111)，第一结构单元101包括：晶体管(901,911,921,931)，多个晶体管(901,911,921,931)沿第一方向D1堆叠设置；以晶体管 901为例其包括：栅极结构401，有源层501，第一电极201和第二电极301，第一电极201和第二电极301沿第二方向D2设置于栅极结构401两侧，有源层501连接第一电极201和第二电极301，有源层501包括沟道区域601，沟道区域601位于第一电极201和第二电极301之间；多个晶体管(901,911,921,931)的栅极结构沿第一方向D1连接；第一方向D1与衬底1001所在平面相交，第二方向D2与第一方向D1相交；多个晶体管(901,911,921,931)至少包括第一晶体管和第二晶体管，其中沿第一方向D1离衬底远的晶体管例如第一晶体管931的沟道区域宽度W小于离衬底近的第二晶体管901的沟道区域宽度W。多个第一结构单元(101,111)沿第一方向堆叠，多个第一结构单元的栅极结构401沿第一方向D1连接。第三方向D3与第二方向D2相交。
具体制备方式如下，首先在衬底上制备叠层结构，叠层结构中由两种不同材料层交替沉积制作而成，两种材料层具有一定的蚀刻选择比，用以后续制备过程中的选择性蚀刻形成需要的结构，其中一种材料层为支承层另一种材料层为牺牲层。可选的，硅层和硅锗层交替沉积形成叠层结构；可选的，氮化硅和氧化硅交替沉积形成叠层结构。通过调节每一层沉积速率，沉积时间，反应温度，或者反应气体流量等因素中的一种或几种，进而调节沉积层的厚度，沉积形成靠近衬底的支承层厚度大于远离衬底的支承层厚度。
在另一些实施例中，支承层厚度随着离衬底距离越远厚度逐渐减小。
在另一些实施例中，支承层厚度整体上随着离衬底距离的增加而减小，但是相邻的支承层的厚度可以是相等的，例如，每几层支承层的厚度相等，随后沉积的几层支承层之间的厚度也相等但是小于先前沉积的几层支承层厚度。
在另一些实施例中，牺牲层有相同的厚度。
在另一些实施例中，牺牲层具有与支承层类似的随着远离衬底，牺牲层厚度减小。
在另一些实施例中，牺牲层具有与支承层相反的趋势，即随着离衬底距离越远，牺牲层厚度逐渐增大。
在另一些实施例中，沉积方法可选自高温炉管、化学气相沉积、物理气相沉积或原子层沉积中的一种或几种。
在上述获得的叠层结构上通过蚀刻工艺，形成间隔的两个孔洞或者凹槽，通过孔洞或者凹槽侧向蚀刻支撑层，形成侧向凹槽。在两个间隔的孔洞或者凹槽的侧向凹槽内分别形成第一电极和第二电极，由于第一电极和第二电极形成于侧向凹槽中，侧向凹槽在第一方向的宽度与支承层厚度相关，因此第一电极和第二电极的厚度与所对应的支承层厚度相关。
在另一些实施例中，制作孔洞或者凹槽的蚀刻工艺选自干法刻蚀或者湿法刻蚀。
在另一些实施例中，侧向蚀刻的蚀刻工艺选择干法刻蚀或者湿法刻蚀。
在另一些实施例中，形成第一电极和第二电极的制备方法包括，首先沉积连续的金属膜层，覆盖叠层结构表面，孔洞或者凹槽表面，孔洞或者凹槽裸露的衬底，及侧向凹槽内；通过各项异性刻蚀方法，保留侧向凹槽内的金属膜层，形成第一电极和第二电极，去除其他金属膜层。
在另一些实施例中，沉积金属膜层的制作工艺选自高温炉管、化学气相沉积、物理气相沉积或原子层沉积中的一种或几种。
在叠层结构上，第一电极和第二电极之间的位置蚀刻出栅极孔洞，确保第一电极和第二电极裸露出来，在栅极孔洞内第一电极和第二电极之间形成有源层；在形成有有源层的栅极孔洞内形成栅极结构，栅极结构包括外层的栅绝缘层及其包裹的栅电极；第一电极和第二电极相对应的有源层并且与栅极结构重叠的部分即为沟道区域，由于第一电极和第二电极厚度与支承层厚度相关，因此沟道区域的厚度也与支承层厚度相关。
在另一些实施例中，栅极孔洞在第一电极和第二电极形成之前形成，或者与制作第一电极和第二电极时形成的孔洞或者凹槽同一步骤形成。栅极孔洞制作完成后用填充材料填满，在第一电极和第二电极形成之后再去除填充材料，以进行后续步骤。
在另一些实施例中，有源层的制备包括在栅极孔洞侧壁形成连续的半导体材料层，填充栅极孔洞，可选的，制作栅极结构后即填满栅极孔洞或者使用填充材料填充；去除叠层结构中的牺牲层，露出半导体材料层，蚀刻去除最少部分牺牲层对应位置的半导体材料层，以形成有源层。
在另一些实施例中，栅极结构的制备，先沉积栅绝缘层，可选的，氧化物、氮化物或氮氧化物中的一种或多种，在沉寂有栅绝缘层的栅极孔洞内制作栅极，可选的，金属、合金、导电化合物或者多晶硅中的一种或多种。
在另一些实施例中，多个第一结构单元由下至上分别设置，每一个第一结构单元由前述制作工艺分别制备，具有相似的制作工序；上下相邻的第一结构单元的栅极结构对准链接。
在另一些实施例中，多个第一结构单元由下至上分别设置，每一个第一结构单元由前述制作工艺制备，每一个第一结构单元先实施部分制备工艺，最后将可以整合的工艺在同一步骤中制备；可选的，先对叠层结构制作孔洞或者凹槽然后填满填充材料后，在其上层再制作一组叠层结构，然后在对应位置制作孔洞或者凹槽，如此类推，制作好全部具有孔洞或者凹槽的叠层结构之后，同时制备不同第一结构单元中的第一电极、第二电极、有源层或栅极结构至少一种。
在另一些实施例中，由下至上分别设置的多个第一结构单元中两个第一结构单元中的晶体管相互之间不具有远离衬底的晶体管沟道区域宽度大于靠近衬底的晶体管沟道区域宽度的关系。
在另一些实施例中，如图3所示，半导体器件12，包括：衬底1002；设置于衬底1002上的第一结构单元(102,112)，第一结构单元(102,112)包括：晶体管(902,912,922,932,942,952,962,972)，多个晶体管(902,912,922,932,942,952,962,972)沿第一方向D1堆叠设置；以晶体管(902,942)为例其包括：栅极结构(402,412)，有源层(502,512)，第一电极(202,212)和第二电极(302,312)，第一电极和第二电极沿第二方向D2设置于栅极结构两侧，有源层连接第一电极和第二电极，有源层包括沟道区域，沟道区域位于第一电极和第二电极之间；多个晶体管(902,912,922,932)的栅极结构沿第一方向D1连接；第一方向D1与衬底1002所在平面相交，第二方向D2与第一方向D1相交；多个晶体管(902,912,922,932)至少包括第一晶体管和第二晶体管，其中沿第一方向D1离衬底远的晶体管例如第一晶体管902的沟道区域宽度小于离衬底近的第二晶体管932的沟道区域宽度W，类似的多个晶体管(942,952,962,972)中晶体管942的沟道区域宽度小于晶体管972的沟道区域宽度。多个沿第三方向D3设置于衬底1002上的第一结构单元(102,112),第三方向D3与第二方向D2相交；多个第一结构单元中同层设置的晶体管的第二电极连接同一位线(702,712,722,732)，位线沿第三方向设置。
具体制备方式如下，首先在衬底上制备叠层结构，叠层结构中由两种不同材料层交替沉积制作而成，两种材料层具有一定的蚀刻选择比，用以后续制备过程中的选择性蚀刻形成需要的结构，其中一种材料层为支承层另一种材料层为牺牲层。可选的，硅层和硅锗层交替沉积形成叠层结构；可选的，氮化硅和氧化硅交替沉积形成叠层结构。通过调节每一层沉积速率，沉积时间，反应温度，或者反应气体流量等因素中的一种或几种，进而调节沉积层的厚度，沉积形成靠近衬底的支承层厚度大于远离衬底的支承层厚度。
在另一些实施例中，支承层厚度随着离衬底距离越远厚度逐渐减小。
在另一些实施例中，支承层厚度整体上随着离衬底距离的增加而减小，但是相邻的支承层的厚度可以是相等的，例如，每几层支承层的厚度相等，随后沉积的几层支承层之间的厚度也相等但是小于先前沉积的几层支承层厚度。
在另一些实施例中，牺牲层有相同的厚度。
在另一些实施例中，牺牲层具有与支承层类似的随着远离衬底，牺牲层厚度减小。
在另一些实施例中，牺牲层具有与支承层相反的趋势，即随着离衬底距离越远，牺牲层厚度逐渐增大。
在另一些实施例中，沉积方法可选自高温炉管、化学气相沉积、物理气相沉积或原子层沉积中的一种或几种。
在上述获得的叠层结构上通过蚀刻工艺，形成间隔的两个孔洞或者凹槽，通过孔洞或者凹槽侧向蚀刻支撑层，形成侧向凹槽。在两个间隔的孔洞或者凹槽的侧向凹槽内分别形成第一电极和第二电极，由于第一电极和第二电极形成于侧向凹槽中，侧向凹槽在第一方向的宽度与支承层厚度相关，因此第一电极和第二电极的厚度与所对应的支承层厚度相关。
在另一些实施例中，制作孔洞或者凹槽的蚀刻工艺选自干法刻蚀或者湿法刻蚀。
在另一些实施例中，侧向蚀刻的蚀刻工艺选择干法刻蚀或者湿法刻蚀。
在另一些实施例中，形成第一电极和第二电极的制备方法包括，首先沉积连续的金属膜层，覆盖叠层结构表面，孔洞或者凹槽表面，孔洞或者凹槽裸露的衬底，及侧向凹槽内；通过各项异性刻蚀方法，保留侧向凹槽内的金属膜层，形成第一电极和第二电极，去除其他金属膜层。
在另一些实施例中，沉积金属膜层的制作工艺选自高温炉管、化学气相沉积、物理气相沉积或原子层沉积中的一种或几种。
在叠层结构上，第一电极和第二电极之间的位置蚀刻出栅极孔洞，确保第一电极和第二电极裸露出来，在栅极孔洞内第一电极和第二电极之间形成有源层；在形成有有源层的栅极孔洞内形成栅极结构，栅极结构包括外层的栅绝缘层及其包裹的栅电极；第一电极和第二电极相对应的有源层并且与栅极结构重叠的部分即为沟道区域，由于第一电极和第二电极厚度与支承层厚度相关，因此沟道区域的厚度也与支承层厚度相关。
在另一些实施例中，栅极孔洞在第一电极和第二电极形成之前形成，或者与制作第一电极和第二电极时形成的孔洞或者凹槽同一步骤形成。栅极孔洞制作完成后用填充材料填满，在第一电极和第二电极形成之后再去除填充材料，以进行后续步骤。
在另一些实施例中，有源层的制备包括在栅极孔洞侧壁形成连续的半导体材料层，填充栅极孔洞，可选的，制作栅极结构后即填满栅极孔洞或者使用填充材料填充；去除叠层结构中的牺牲层，露出半导体材料层，蚀刻去除最少部分牺牲层对应位置的半导体材料层，以形成有源层。
在另一些实施例中，栅极结构的制备，先沉积栅绝缘层，可选的，氧化物、氮化物或氮氧化物中的一种或多种，在沉寂有栅绝缘层的栅极孔洞内制作栅极，可选的，金属、合金、导电化合物或者多晶硅中的一种或多种。
在另一些实施例中，多个第一结构单元同步制作，在叠层结构中制作凹槽，通过凹槽进 行侧向蚀刻支承层后制作第二电极和位线。
在另一些实施例中，位线和相对应的第二电极一体成型。
本公开在另一些实施例中，提供了如图4所示的一种半导体器件13，包括设置于衬底1003上的第一结构单元103，第一结构单元包括：晶体管(903,913,923,933)，多个晶体管(903,913,923,933)沿第一方向D1堆叠设置；以晶体管(903)为例其包括：栅极结构(403)，有源层(503)，第一电极(203)和第二电极(303)，第一电极和第二电极沿第二方向D2设置于栅极结构两侧，有源层连接第一电极和第二电极，有源层包括沟道区域，沟道区域位于第一电极和第二电极之间；多个晶体管(903,913,923,933)的栅极结构沿第一方向D1连接；第一方向D1与衬底1003所在平面相交，第二方向D2与第一方向D1相交；多个晶体管(903,913,923,933)至少包括第一晶体管和第二晶体管，其中沿第一方向D1离衬底远的晶体管例如第一晶体管903的沟道区域宽度小于离衬底近的第二晶体管933的沟道区域宽度W；电容结构(803,813,823,833)，多个电容结构(803,813,823,833)沿第一方向D1堆叠设置；电容结构包括第一电容电极43，第二电容电极63，和电容介质层53，电容介质层设置于第一电容电极和第二电容电极之间；多个电容结构(803,813,823,833)与多个晶体管(903,913,923,933)在第二方向D2上对应设置，电容结构的第一电容电极43与相对应的晶体管的第一电极203连接；多个电容结构的第二电容电极沿第一方向连接。
在另一些实施例中，第一电容电极为环形围绕第二电容电极设置，并且第一晶体管对应的第二电容电极在第一方向上的宽度小于第二晶体管对应的第二电容电极在第一方向上的宽度。具体制备方式如下，首先在衬底上制备叠层结构，叠层结构中由两种不同材料层交替沉积制作而成，两种材料层具有一定的蚀刻选择比，用以后续制备过程中的选择性蚀刻形成需要的结构，其中一种材料层为支承层另一种材料层为牺牲层。可选的，硅层和硅锗层交替沉积形成叠层结构；可选的，氮化硅和氧化硅交替沉积形成叠层结构。通过调节每一层沉积速率，沉积时间，反应温度，或者反应气体流量等因素中的一种或几种，进而调节沉积层的厚度，沉积形成靠近衬底的支承层厚度大于远离衬底的支承层厚度。
在另一些实施例中，支承层厚度随着离衬底距离越远厚度逐渐减小。
在另一些实施例中，支承层厚度整体上随着离衬底距离的增加而减小，但是相邻的支承层的厚度可以是相等的，例如，每几层支承层的厚度相等，随后沉积的几层支承层之间的厚度也相等但是小于先前沉积的几层支承层厚度。
在另一些实施例中，牺牲层有相同的厚度。
在另一些实施例中，牺牲层具有与支承层类似的随着远离衬底，牺牲层厚度减小。
在另一些实施例中，牺牲层具有与支承层相反的趋势，即随着离衬底距离越远，牺牲层厚度逐渐增大。
在另一些实施例中，沉积方法可选自高温炉管、化学气相沉积、物理气相沉积或原子层沉积中的一种或几种。
在上述获得的叠层结构上通过蚀刻工艺，形成间隔的两个孔洞或者凹槽，通过孔洞或者凹槽侧向蚀刻支撑层，形成侧向凹槽。在两个间隔的孔洞或者凹槽的侧向凹槽内分别形成第一电极和第二电极，由于第一电极和第二电极形成于侧向凹槽中，侧向凹槽在第一方向的宽度与支承层厚度相关，因此第一电极和第二电极的厚度与所对应的支承层厚度相关。
在另一些实施例中，制作孔洞或者凹槽的蚀刻工艺选自干法刻蚀或者湿法刻蚀。
在另一些实施例中，侧向蚀刻的蚀刻工艺选择干法刻蚀或者湿法刻蚀。
在另一些实施例中，形成第一电极和第二电极的制备方法包括，首先沉积连续的金属膜层，覆盖叠层结构表面，孔洞或者凹槽表面，孔洞或者凹槽裸露的衬底，及侧向凹槽内；通过各项异性刻蚀方法，保留侧向凹槽内的金属膜层，形成第一电极和第二电极，去除其他金属膜层。
在另一些实施例中，沉积金属膜层的制作工艺选自高温炉管、化学气相沉积、物理气相沉积或原子层沉积中的一种或几种。
在叠层结构上，第一电极和第二电极之间的位置蚀刻出栅极孔洞，确保第一电极和第二电极裸露出来，在栅极孔洞内第一电极和第二电极之间形成有源层；在形成有有源层的栅极孔洞内形成栅极结构，栅极结构包括外层的栅绝缘层及其包裹的栅电极；第一电极和第二电极相对应的有源层并且与栅极结构重叠的部分即为沟道区域，由于第一电极和第二电极厚度与支承层厚度相关，因此沟道区域的厚度也与支承层厚度相关。
在另一些实施例中，栅极孔洞在第一电极和第二电极形成之前形成，或者与制作第一电极和第二电极时形成的孔洞或者凹槽同一步骤形成。栅极孔洞制作完成后用填充材料填满，在第一电极和第二电极形成之后再去除填充材料，以进行后续步骤。
在另一些实施例中，有源层的制备包括在栅极孔洞侧壁形成连续的半导体材料层，填充栅极孔洞，可选的，制作栅极结构后即填满栅极孔洞或者使用填充材料填充；去除叠层结构中的牺牲层，露出半导体材料层，蚀刻去除最少部分牺牲层对应位置的半导体材料层，以形成有源层。
在另一些实施例中，栅极结构的制备，先沉积栅绝缘层，可选的，氧化物、氮化物或氮氧化物中的一种或多种，在沉寂有栅绝缘层的栅极孔洞内制作栅极，可选的，金属、合金、 导电化合物或者多晶硅中的一种或多种。
在另一些实施例中，在叠层结构中制作孔洞，在孔洞中侧向蚀刻支承层形成侧向凹槽，然后制作第一电极和第一电容电极，可选的，第一电容电极设置于侧向凹槽中，因此第一电容电极在第一方向上的宽度与支承层的厚度相关。
在另一些实施例中，第一电极和第一电容电极一体成型。
在另一些实施例中，沿第一方向设置的多个电容结构的电容介质层在同一制备工艺中形成，多个电容结构的电容介质层可以连续的或者相互独立。
在另一些实施例中，沿第一方向设置的多个电容结构的第二电容电极在同一制备工艺中形成。
在另一些实施例中，有源层的材料为氧化物半导体材料。
在另一些实施例中，有源层的材料为掺杂锡的铟镓锌金属氧化物。
在另一些实施例中，第二电极和或第一电极选自：金属钌、金属钼、氧化钌或氧化钼中的一种或多种。
在另一些实施例中，第一电容电极选自：金属钌、金属钼、氧化钌或氧化钼中的一种或多种。
在另一些实施例中，第一电容电极和第一电极包括金属钌。
在另一些实施例中，电容介质层包括锶钛氧化物。
本公开在另一些实施例中，提供了如图5和图6所示的一种动态随机存取器14，包括：前述的任一一种半导体器件，可选的，包括：设置在衬底1004上的第一结构单元(104,114,134,144)；动态随机存取器14还包括：子字线驱动器SWD，子字线驱动器连接栅极结构(404,414,434,444)；灵敏放大器SA，灵敏放大器连接第二电极。
在另一些实施例中，灵敏放大器SA通过位线(704,714,727,734,744,754,764,774)与第二电极连接。
在另一些实施例中，子字线驱动器SWD和灵敏放大器SA设置于衬底1004的不同区域。
在另一些实施例中，在衬底上形成子字线驱动器SWD和灵敏放大器SA后在同一表面上制作第一结构单元。
在另一些实施例中，在衬底上形成子字线驱动器SWD和灵敏放大器SA后在相对表面制作第一结构单元，子字线驱动器SWD和灵敏放大器SA通过硅通孔(TSV)与第一结构单元链接。
本公开在另一些实施例中，提供了如图7所示的一种动态随机存取器15，子字线驱动器SWD设置于控制衬底1015上，灵敏放大器SA设置于衬底1005上，控制衬底与衬底键合。
在另一些实施例中，子字线驱动器SWD设置于衬底1005上，灵敏放大器SA设置于控制衬底1015上，控制衬底与衬底键合。
在另一些实施例中，子字线驱动器SWD和灵敏放大器SA都设置于控制衬底1015上，其与设置有第一结构单元的衬底1005键合，子字线驱动器SWD通过走线与第一结构单元的栅极结构连接，灵敏放大器SA通过走线与第二电极连接。
在另一些实施例中，控制衬底与衬底的键合方式是混合键合(hybrid bond)。
本公开实施方式的有益效果：
通过设置叠层结构中的支承层厚度，进而在制作叠层设置的晶体管时，获得下层沟道宽度大，上层沟道宽度小的结构的叠层晶体管，用以补偿在蚀刻栅极孔洞时截面形成锥形对晶体管性质的影响。进而获得均一性更好的半导体器件。
由于晶体管设置于支承层对应位置，牺牲层具有与支承层相反趋势时可以补偿支承层的厚度变化对制程的影响，又不会影响晶体管沟道宽度。
设置在孔洞中的电容结构，第一电容电极呈环形，同样受到孔洞截面为锥形的影响，导致上层的电容结构第一电容电极的直径大于下层电容结构第一电容电极的直径。因此第一电容电极在第一方向的宽度随着远离衬底而减小可以补偿第一电容电极的直径随着远离衬底变大的影响，从而获得上层第一电容电极与下层第一电容电极的面积接近，最终使得上下电容结构的电容量接近。进而获得均一性更高的半导体器件。
有源层选择氧化物半导体材料更易于制备。
有源层选择掺杂锡的铟镓锌金属氧化物半导体性能更好。
第一电极和第二电极选择金属钌、金属钼、氧化钌或氧化钼中的一种或多种，有源层选择氧化物半导体材料时，由于氧化钌或氧化钼是氧化物不会再被氧化物半导体材料影响，金属钌、金属钼被氧化物半导体材料中的氧影响形成氧化物时也是导体，因此不会如其他金属被氧化物半导体材料中的氧影响形成氧化物导致电阻增加。
第一电容电极选择金属钌和电容介质层选择锶钛氧化物时，由于金属钌的晶格常数与锶钛氧化物的晶格常数接近，金属钌可以作为种子层诱导锶钛氧化物沉积，有利于制程和器件性能。
子字线驱动器SWD和灵敏放大器SA都设置于控制衬底上，再与设置有第一结构单元的 衬底键合的设计更容易制备，子字线驱动器SWD、灵敏放大器SA和第一结构单元两种不同制程之间不会相互影响，可以获得性能更优的半导体器件。
混合键合可以排布更密集的键合垫，用以封装控制衬底与衬底可以获得更优异性能的半导体器件。
尽管参照前述实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的精神和范围。

Claims (15)

  1. 一种半导体器件(10)，其特征在于，包括：
    衬底(1000)；
    设置于衬底上的第一结构单元(100)，所述第一结构单元包括：
    晶体管(900,910,920,930)，多个所述晶体管沿第一方向(D1)堆叠设置；
    所述晶体管包括：栅极结构(400)，有源层(500)，第一电极(200)和第二电极(300)，所述第一电极和所述第二电极沿第二方向(D2)设置于所述栅极结构两侧，所述有源层连接所述第一电极和所述第二电极，所述有源层包括沟道区域(600)，所述沟道区域位于所述第一电极和所述第二电极之间；
    多个所述晶体管的所述栅极结构沿所述第一方向连接；
    所述第一方向与所述衬底所在平面相交，所述第二方向与所述第一方向相交；
    多个所述晶体管中至少包括第一晶体管和第二晶体管，其中，沿所述第一方向离所述衬底远的所述第一晶体管的所述沟道区域宽度小于离所述衬底近的所述第二晶体管的所述沟道区域宽度。
  2. 根据权利要求1所述半导体器件，其特征在于，多个所述晶体管的所述沟道区域宽度，沿所述第一方向离所述衬底越远所述沟道区域宽度越小。
  3. 根据权利要求1所述半导体器件，其特征在于，所述半导体器件包括多个沿所述第一方向堆叠的所述第一结构单元，多个所述第一结构单元的所述栅极结构沿所述第一方向连接。
  4. 根据权利要求1所述半导体器件，其特征在于，所述半导体器件包括多个沿第三方向(D3)设置的所述第一结构单元，所述第三方向与所述第二方向相交；
    多个所述第一结构单元中同层设置的所述晶体管的所述第二电极连接同一位线(702,712,722,732)，所述位线沿第三方向设置。
  5. 根据权利要求1所述半导体器件，其特征在于，所述第一结构单元还包括：
    电容结构(803,813,823,833)，多个所述电容结构沿所述第一方向堆叠设置；
    所述电容结构包括第一电容电极(43)，第二电容电极(63)，和电容介质层(53)，所述电容介质层设置于所述第一电容电极和所述第二电容电极之间；
    多个所述电容结构与多个所述晶体管在所述第二方向上对应设置，所述电容结构的所述第一电容电极与相对应的所述晶体管的所述第一电极连接；
    多个所述电容结构的所述第二电容电极沿所述第一方向连接。
  6. 根据权利要求5所述半导体器件，其特征在于，所述第一电容电极为环形围绕所述第二电容电极设置，并且所述第一晶体管对应的所述第二电容电极在所述第一方向上的宽度小于所述第二晶体管对应的所述第二电容电极在所述第一方向上的宽度。
  7. 根据权利要求1-6任一所述半导体器件，其特征在于，所述有源层的材料为掺杂锡的铟镓锌金属氧化物。
  8. 根据权利要求1-6任一所述半导体器件，其特征在于，所述第二电极和/或所述第一电极选自：金属钌、金属钼、氧化钌或氧化钼中的一种或多种。
  9. 根据权利要求5或6所述半导体器件，其特征在于，所述第一电容电极选自：金属钌、金属钼、氧化钌或氧化钼中的一种或多种。
  10. 根据权利要求5或6所述半导体器件，其特征在于，所述第一电容电极与所述第一电极一体成型。
  11. 根据权利要求10所述半导体器件，其特征在于，所述第一电容电极和所述第一电极包括金属钌。
  12. 根据权利要求11所述半导体器件，其特征在于，所述电容介质层包括锶钛氧化物。
  13. 一种动态随机存取器(15)，其特征在于，所述动态随机存取器包括：根据权利要求1-12任一所述半导体器件；
    子字线驱动器(SWD)，所述子字线驱动连接所述栅极结构；
    灵敏放大器(SA)，所述灵敏放大器连接所述第二电极。
  14. 根据权利要求13所述动态随机存取器，其特征在于，所述子字线驱动器和/或所述灵敏放大器设置于所述衬底上。
  15. 根据权利要求13所述动态随机存取器，其特征在于，所述子字线驱动器和/或所述灵敏放大器设置于控制衬底(1015)上，所述控制衬底与所述衬底键合。
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