WO2025192151A1 - 回路装置 - Google Patents

回路装置

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WO2025192151A1
WO2025192151A1 PCT/JP2025/004713 JP2025004713W WO2025192151A1 WO 2025192151 A1 WO2025192151 A1 WO 2025192151A1 JP 2025004713 W JP2025004713 W JP 2025004713W WO 2025192151 A1 WO2025192151 A1 WO 2025192151A1
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WO
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circuit
power supply
transistor
voltage
circuit device
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PCT/JP2025/004713
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English (en)
French (fr)
Inventor
康裕 北村
振一郎 植野
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Filing date
Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]

Definitions

  • the technology disclosed herein (hereinafter also referred to as “the technology”) relates to circuit devices, and in particular to circuit devices with ESD (Electro-Static Discharge) protection functions.
  • ESD Electro-Static Discharge
  • a circuit device that includes a protected circuit connected to a signal line having a signal terminal, and a protection circuit connected between the signal terminal and the protected circuit to protect the protected circuit from ESD (electrostatic discharge) (see, for example, Patent Documents 1 and 2).
  • ESD electrostatic discharge
  • the primary objective of this technology is to provide a circuit device that can suppress ESD false detection while simultaneously achieving high-speed signal transmission between the signal terminal and the protected circuit and the protection of the protection circuit.
  • the present technology provides a signal line having a signal terminal and transmitting a signal between the signal terminal and a protected circuit; a first protection circuit; Equipped with The first protection circuit a first transistor that turns on/off to connect/disconnect the signal line; a control voltage generating unit that generates a voltage corresponding to a normal operation or a voltage corresponding to an ESD event as a control voltage for controlling the first transistor; a primary protection element unit having a node connected between the signal terminal and the first transistor; Including, The circuit device is configured such that the first transistor is turned on/off in response to the voltage applied to the signal terminal and the control voltage. The first transistor may be switched on and off depending on whether a difference between the control voltage and the applied voltage is greater than a first threshold value.
  • the protected circuit may have one terminal connected to a power supply, and the control voltage generating unit may include the power supply or a power supply different from the power supply, the power supply being connected to the gate of the first transistor.
  • the control voltage may be a power supply voltage, which is the voltage of the power supply connected to the gate, or a voltage based on the power supply voltage.
  • the control voltage generating section may further include a resistor connected between the gate and the power supply connected to the gate.
  • the protected circuit may have one terminal connected to a power supply and another terminal connected to ground
  • the control voltage generating unit may include a diode string in which a plurality of diodes are connected in cascade, one terminal connected to the power supply and the other terminal connected to the ground, and the gate of the first transistor may be connected to a node of the diode string.
  • the protected circuit may have one terminal connected to a power supply
  • the control voltage generating unit may include a gate voltage control unit that controls the gate voltage of the first transistor as the control voltage, and at least a portion of the gate voltage control unit is connected between the first transistor and the power supply or a power supply different from the power supply.
  • the gate voltage control unit may include a second transistor that is turned on/off to establish/cut off conduction between the gate of the first transistor and the power supply connected to the gate voltage control unit.
  • the second transistor may be switched on and off depending on whether a difference between the applied voltage and a power supply voltage, which is a voltage of the power supply connected to the gate voltage control unit, is larger or smaller than a second threshold value.
  • the control voltage generating unit may include a resistor connected between the signal line and the gate of the second transistor.
  • the gate voltage control unit may include a logic circuit having an input terminal connected to the signal line and an output terminal connected to the gate of the first transistor.
  • the control voltage generating section may include a resistor connected between the signal line and the input terminal.
  • the logic circuit may include a single inverter or multiple inverters connected in cascade.
  • the protected circuit has one terminal connected to a power supply and another terminal connected to ground,
  • the primary protection element section may have one terminal connected to the power supply and another terminal connected to the ground.
  • the first protection circuit may further include a secondary protection element section having a node connected between the first transistor and the protected circuit.
  • the protected circuit has one terminal connected to a power supply and another terminal connected to ground,
  • the secondary protection element unit may have one terminal connected to the power supply and another terminal connected to the ground.
  • the protected circuit has one terminal connected to a power supply and another terminal connected to ground,
  • the circuit device may further include a second protection circuit having one terminal connected to the power supply and another terminal connected to the ground.
  • the protected circuit and the primary protection element unit may be connected to different power sources.
  • the second protection circuit may be connected to a power supply different from the power supply.
  • the protected circuit may be an interface circuit.
  • FIG. 1 is a diagram illustrating a configuration of a circuit device according to Example 1 of a first embodiment of the present technology.
  • FIG. 1 is a diagram illustrating a configuration of a circuit device according to a first comparative example.
  • 3A and 3B are diagrams illustrating the normal operation of the circuit device according to Comparative Example 1 and Example 1, respectively.
  • 4A and 4B are diagrams illustrating the operation of the circuit device according to Comparative Example 1 when ESD is applied, respectively.
  • FIG. 10 is a diagram illustrating a configuration of a circuit device according to a second comparative example.
  • FIG. 10 is a diagram illustrating a configuration of a circuit device according to Example 2 of the first embodiment of the present technology.
  • FIG. 7A and 7B are diagrams illustrating the operation of the circuit device according to Comparative Example 1 when ESD is applied, and the operation of the circuit device according to Example 2 when ESD is applied.
  • 10 is a diagram for comparing the ESD protection performance of circuit devices according to Comparative Example 1, Example 1, and Example 2.
  • FIG. 10 is a diagram illustrating a configuration of a circuit device according to Example 3 of the first embodiment of the present technology.
  • FIG. 10 is a diagram illustrating a configuration of a circuit device according to a third comparative example.
  • 11A and 11B are diagrams illustrating the operation of the circuit device according to Comparative Example 3 when ESD is applied, respectively.
  • FIG. 10 is a diagram illustrating a configuration of a circuit device according to Example 4 of the first embodiment of the present technology.
  • FIG. 10 is a diagram illustrating a configuration of a circuit device according to Example 7 of the first embodiment of the present technology.
  • FIG. 13 is a diagram illustrating a configuration of a circuit device according to a modified example of Example 7 of the first embodiment of the present technology.
  • FIG. 10 is a diagram illustrating a configuration example of an electronic circuit according to a second embodiment of the present technology.
  • FIG. 10 is a diagram illustrating an electronic device according to Example 1 of a third embodiment of the present technology.
  • FIG. 10 is a diagram illustrating an electronic device according to Example 2 of the third embodiment of the present technology.
  • FIG. 10 is a diagram illustrating an electronic device according to Example 3 of the third embodiment of the present technology.
  • FIG. 10 is a diagram illustrating an electronic device according to Example 4 of the third embodiment of the present technology.
  • Circuit Device According to Example 1 of First Embodiment of the Present Technology 2. Circuit Device According to Example 2 of the First Embodiment of the Present Technology 3. Circuit Device According to Example 3 of the First Embodiment of the Present Technology 4. Circuit Device According to Example 4 of the First Embodiment of the Present Technology 5. Circuit Device 5.5 According to Example 5 of the First Embodiment of the Present Technology 6. Circuit Device 6.5 According to Example 6 of the First Embodiment of the Present Technology 7. Circuit Device 7.5 According to Example 7 of the First Embodiment of the Present Technology 8. Electronic Circuit According to the Second Embodiment of the Present Technology 9. Electronic Device According to Example 1 of the Third Embodiment of the Present Technology 10. Electronic Device According to Example 2 of the Third Embodiment of the Present Technology 11. Electronic Device According to Example 3 of the Third Embodiment of the Present Technology 12. Electronic Device According to Example 4 of the Third Embodiment of the Present Technology 13. Modifications of the Present Technology
  • an RC filter is used to detect ESD, but when the Tr/Tf of power-on is fast, such as in hot plugging, an RC filter with a large surface area cannot keep up, and there is a risk of false ESD detection.
  • the inventors then developed a circuit device relating to this technology that embodies this new finding.
  • the circuit device relating to this technology can suppress ESD false detection while simultaneously achieving high-speed signal transmission between the signal terminal and the protected circuit and the protection of the protection circuit.
  • a thick-film NMOS with high ESD resistance is used as the protective resistor of the protection circuit.
  • VDD potential power supply potential
  • this type of ESD event detection unit can be realized in a small area with a simple configuration including, for example, one small PMOS and four small diodes of approximately 1 um x 1 um. Note that a similar ESD event detection unit can also be realized in a small area with a simple configuration by using a thick-film PMOS instead of a thick-film NMOS.
  • the resistance value of the transistor acting as a protective resistor can be reduced during normal operation and increased when ESD is applied, without using a large-scale ESD detection circuit. Because the circuit device using this technology detects ESD based on the relationship in potential between normal operation and when ESD is applied, there is no risk of falsely detecting ESD even when the Tr/Tf of power is fast.
  • circuit device according to the first embodiment of the present technology will be described in detail using several examples.
  • FIG. 1 is a diagram showing a configuration of a circuit device 10 according to a first example of the first embodiment of the present technology.
  • the circuit device 10 includes a signal line 11 having a signal terminal 11a that transmits a signal to the protected circuit 12, and a first protection circuit 51 including a first transistor 13 that turns on/off to connect/disconnect the signal line 11.
  • the first protection circuit 51 is configured so that the first transistor 13 is switched on/off in response to the voltage applied to the signal terminal 11a.
  • the protected circuit 12 is, for example, an interface circuit.
  • the interface circuit is capable of high-speed signal transmission, for example, at transmission speeds far exceeding 1 Gbps.
  • the protected circuit 12 has a positive terminal (one terminal) connected to the first power supply 14 and a negative terminal (other terminal) connected to ground GND.
  • the signal terminal 11a is a signal input terminal.
  • the signal terminal 11a is a signal output terminal.
  • the circuit device 10 may also be provided with multiple signal lines 11, including at least one signal input line and/or at least one signal output line.
  • the first transistor 13 functions as a protective resistor.
  • the first transistor 13 is, for example, a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), more specifically an NMOS (N-type Metal Oxide Semiconductor) transistor (more specifically a thick-film NMOS).
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • NMOS N-type Metal Oxide Semiconductor
  • the drain of the first transistor 13 is connected to the signal terminal 11a, the source is connected to the input/output terminal 12a of the protected circuit 12, and the gate is connected to the first power supply 14 via the gate voltage control unit 15 (described later).
  • the first protection circuit 51 is a circuit that protects the protected circuit 12 from overvoltage stress that can occur during an ESD event.
  • the first protection circuit 51 includes a control voltage generation unit 51a that generates a control voltage that controls the first transistor 13. Specifically, the control voltage generation unit 51a generates a voltage that corresponds to normal operation or a voltage that corresponds to an ESD event as the control voltage that controls the first transistor 13 (hereinafter also referred to as the "transistor control voltage").
  • the first transistor 13 is turned on/off in response to the voltage applied to the signal terminal 11a and the transistor control voltage. Specifically, the first transistor 13 is switched on/off depending on the magnitude of the difference between the transistor control voltage (more specifically, the gate voltage of the first transistor 13) and the voltage applied to the signal terminal 11a, and a first threshold.
  • the first transistor 13 (NMOS transistor) is turned on (conductive) when the difference between the transistor control voltage generated by the control voltage generator 51a and the voltage applied to the signal terminal 11a (signal terminal voltage) is equal to or greater than the first threshold (e.g., the voltage value during normal operation), and is turned off (non-conductive) when the difference is less than the first threshold (e.g., the voltage value during ESD application (overvoltage)).
  • the first transistor 13 has an on-resistance of ⁇ 200 ⁇ and an off-resistance of >200 ⁇ .
  • the first threshold is, for example, in the range of 0.1 V to 1 V.
  • the first transistor 13 may also be a PMOS transistor.
  • the control voltage generation unit 51a includes a gate voltage control unit 15, at least a portion of which (for example, a part of it) is connected between the first transistor 13 and the first power supply 14, and which controls the gate voltage of the first transistor 13.
  • the gate voltage control unit 15 sets the voltage applied to the gate of the first transistor 13, which constitutes a protective resistor, to a value corresponding to the voltage of the first power supply 14 during normal operation.
  • the gate voltage control unit 15 is turned OFF.
  • the gate voltage control unit 15 includes a resistor 15a and a second transistor 15b.
  • the second transistor 15b is, for example, a PMOS (P-type Metal Oxide Semiconductor) transistor. More specifically, it is a thick-film PMOS with high ESD resistance.
  • the second transistor 15b is connected between the gate of the first transistor 13 and the first power supply 14. More specifically, the resistor 15a has one end connected to a node between the signal terminal 11a and the drain of the transistor 13, and the other end connected to the gate of the second transistor 15b. The drain of the second transistor 15b is connected to the gate of the first transistor 13, and the source is connected to the first power supply 14. The second transistor 15b is turned on/off to establish/cut off conduction between the first power supply 14 and the gate of the first transistor 13. The second transistor 15b is switched on/off depending on whether the difference between the voltage applied to the signal terminal 11a and the power supply voltage VDD1, which is the voltage of the first power supply 14, is larger or smaller than a second threshold.
  • the second transistor 15b (PMOS transistor) is turned on when the difference between the voltage applied to the signal terminal 11a and the power supply voltage VDD1, which is the voltage of the first power supply 14, is less than a second threshold, and is turned off when the difference between the applied voltage and the power supply voltage VDD1 is equal to or greater than the second threshold. More specifically, the PMOS transistor serving as the second transistor 15b is turned off (non-conductive) when the gate-source voltage VGS (signal terminal voltage-power supply voltage VDD1) is equal to or greater than the threshold voltage Vth (PMOS threshold), and is turned on (conductive) when the gate-source voltage VGS (signal terminal voltage-power supply voltage VDD1) is less than the threshold voltage Vth (PMOS threshold).
  • the resistor 15a is not essential, using the resistor 15a can prevent the gate capacitance of the second transistor 15b from being directly connected to the signal terminal 11a, thereby preventing an increase in the effective capacitance seen from the signal terminal 11a due to the addition of the gate voltage control unit 15.
  • the resistance value of the resistor 15a is set to, for example, 1000 ⁇ . If a logic circuit is added to enable similar control, the second transistor 15b can also be an NMOS transistor.
  • the control voltage generation unit 51a further includes a diode string 17 in which multiple diodes are connected in cascade.
  • the diode string 17 sets the voltage applied to the gate of the first transistor 13 to a value smaller than the power supply voltage VDD1 when ESD is applied.
  • the diode string 17 has multiple (e.g., four) diodes (e.g., first to fourth diodes 17A to 17D) connected in cascade (series).
  • first to fourth diodes 17A to 17D are collectively referred to as the "four-stage diode string.”
  • the diode string 17 has one terminal connected to the first power supply 14 and the other terminal connected to ground GND.
  • the gate of the first transistor 13 is connected to the nodes of two adjacent diodes (nodes of the diode string 17) among the multiple diodes (e.g., the first to fourth diodes 17A to 17D).
  • the nodes of the second and third diodes 17B and 17C which are the two adjacent middle diodes among the first to fourth diodes 17A to 17D of the diode string 17, are connected to the gate of the first transistor 13.
  • the anode of the first diode string (more specifically, the anode of the first diode 17A), in which the first and second diodes 17A and 17B are cascade-connected, is connected to the first power supply 14.
  • the cathode of the first diode string is connected to the anode of the second diode string (more specifically, the anode of the third diode 17C), in which the third and fourth diodes 17C and 17D are cascade-connected.
  • the cathode of the second diode string (more specifically, the cathode of the fourth diode 17D) is connected to ground GND.
  • the first to fourth diodes 17A to 17D have the same specifications, but the first to fourth diodes 17A to 17D may have different specifications.
  • the first to fourth diodes are OFF during normal operation.
  • the power supply voltage VDD1 becomes higher than during normal operation (for example, 5.0V). Therefore, the first to fourth diodes are ON, and the gate voltage of the first transistor 13, which constitutes the protective resistor, is set to half the value of the power supply voltage VDD1 when ESD is applied.
  • the first to fourth diodes 17A to 17D have the same specifications, but the first to fourth diodes 17A to 17D may have different specifications.
  • the diode string 17 may have five or more diode stages depending on the power supply voltage VDD1 so that it is OFF during normal operation.
  • each of the first and second diode devices may be configured as a single diode.
  • the gate of the first transistor 13 may be connected to the nodes of the first and second diodes 17A and 17B, which are two adjacent diodes.
  • the second transistor 15b and the diode string 17 constitute the ESD event detection unit described above.
  • the first protection circuit 51 further includes a primary protection element section 18.
  • the primary protection element section 18 serves to divert the current flowing between the signal terminal 11a and the protected circuit 12 to the power supply wiring (the wiring connected to the first power supply 14; the same applies below) or the ground wiring (the wiring connected to ground GND; the same applies below). Since most of the current flows through this path during an ESD event, it is generally composed of a relatively large diode.
  • the power supply wiring is also called the "power supply line.”
  • the ground wiring is also called the "ground line.”
  • the primary protection element unit 18 has a node connected between the signal terminal 11a and the first transistor 13. One terminal of the primary protection element unit 18 is connected to the first power supply 14, and the other terminal is connected to ground GND.
  • the primary protection element unit 18 has first and second clamp diodes 18A and 18B.
  • the second clamp diode 18B has an anode (one terminal of the primary protection element unit 18) connected to ground GND and a cathode (a node of the primary protection element unit 18) connected to the signal line 11.
  • the first clamp diode 18A has an anode (a node of the primary protection element unit 18) connected to the signal line 11 and a cathode (the other terminal of the primary protection element unit 18) connected to the first power supply 14.
  • the first clamp diode 18A of the primary protection element 18 and the second protection circuit 21 (power supply protection circuit) described below are turned ON (conductive), creating a discharge path from the signal terminal 11a to ground GND.
  • the voltage between the signal terminal and ground GND is clamped to the sum of the voltage of the first clamp diode 18A, the voltage of the second protection circuit 21, and the voltage drop due to the parasitic resistance of the power supply wiring.
  • the first clamp diode 18B of the primary protection element 18 is turned ON (conductive), creating a discharge path to ground GND. At this time, the voltage between the signal terminal 11a and ground GND is clamped to the voltage of the first clamp diode 18B. During normal operation, the primary protection element 18 is turned OFF.
  • the first protection circuit 51 further includes a secondary protection element unit 19.
  • the secondary protection element unit 19 serves to dissipate the charge that passes through the first transistor 13 toward the protected circuit 12 to the power supply wiring or ground wiring when an ESD event occurs.
  • the secondary protection element unit 19 has a node connected between the first transistor 13 and the protected circuit 12. One terminal of the secondary protection element unit 19 is connected to the first power supply 14, and the other terminal is connected to ground GND.
  • the secondary protection element unit 19 is electrically connected to the first power supply 14.
  • the secondary protection element unit 19 is composed of third and fourth clamp diodes 19A and 19B.
  • the fourth clamp diode 19B has an anode (one terminal of the secondary protection element unit 19) connected to ground GND and a cathode (a node of the secondary protection element unit 19) connected to the signal line 11.
  • the third clamp diode 19A has an anode (a node of the secondary protection element unit 19) connected to the signal line 11 and a cathode (the other terminal of the secondary protection element unit 19) connected to the first power supply 14.
  • the third and fourth clamp diodes 19A and 19B are OFF.
  • the third clamp diode 19A forms a secondary path for discharging the positive charge applied to the signal terminal 11a.
  • the first transistor 13, which constitutes the protective resistor is OFF, so the current flowing through the third clamp diode 19A is kept extremely small. This allows the clamp voltage between the input/output terminal 12a and ground GND, which is the voltage stress actually applied to the protected circuit 12, to be kept extremely low.
  • the fourth clamp diode 19B forms a secondary path for discharging the applied negative charge to GND. At this time, the voltage between the input/output terminal 12a and ground GND is clamped to the voltage of the fourth clamp diode 19B.
  • the second protection circuit 21 is a circuit that protects the protected circuit 12 from overvoltage stress that can occur during an ESD event, and its role is to pass ESD current between the power supply line and the ground line.
  • the second protection circuit 21 (power supply protection circuit) is electrically connected between the first power supply 14 and ground GND.
  • the second protection circuit 21 is, for example, an RC triggered power clamp (hereinafter referred to as an RC clamp circuit), and is commonly used.
  • RC clamp circuits utilize an RC filter to detect abrupt changes in the power supply-GND voltage when ESD is applied as an ESD event and activate the protection circuit. If the Tr/Tf (rise time/fall time) of power-on is fast, an RC clamp circuit may falsely detect ESD, so a thyristor or GGNMOS (Gate Grounded NMOS) type power supply protection circuit may be used.
  • the second protection circuit 21 has one terminal connected to the first power supply 14 and the other terminal connected to ground GND.
  • the second protection circuit 21 is OFF during normal operation.
  • the second protection circuit 21 turns ON when a large amount of positive charge is injected into the first power supply 14 and discharges the positive charge to ground GND. This operation of the second protection circuit 21 prevents interference with the normal operation of the protected circuit 12, suppresses the voltage and current stress on the protected circuit 12 when ESD is applied, and protects the protected circuit 12.
  • FIG. 2 is a diagram showing the configuration of a circuit device C1 according to Comparative Example 1.
  • the circuit device C1 has a configuration similar to that of the circuit device 10 according to Example 1, except that the first protection circuit does not include the first transistor 13, diode string 17, and gate voltage control unit 15, and a resistor R is connected as a protective resistor between the signal terminal of the signal line and the protected circuit.
  • the resistor R is connected to a node of the primary protection element section, and the other end is connected to a node of the secondary protection element section.
  • the resistance value of the resistor R is set to a large value (e.g., 200 ⁇ ) to enhance ESD protection.
  • Fig. 3A is a diagram showing the operation of the circuit device C1 according to Comparative Example 1 under normal conditions (during signal transmission).
  • Fig. 3B is a diagram showing the operation of the circuit device 10 according to Example 1 under normal conditions (during signal transmission).
  • Fig. 4A is a diagram showing the operation of the circuit device C1 according to Comparative Example 1 when ESD is applied.
  • Fig. 4B is a diagram showing the operation of the circuit device 10 according to Example 1 when ESD is applied.
  • the second transistor 15b (PMOS transistor) of the ESD event detection unit is in the ON state because the gate-source voltage VGS is ⁇ threshold voltage Vth (PMOS threshold), and the four-stage diode string is in the OFF state because the power supply voltage VDD1 ⁇ GND voltage ⁇ 2 ⁇ VF (diode operating threshold).
  • the first transistor 13, which functions as a protective resistor has its gate applied with the difference (e.g., 0.9 V) between the power supply voltage VDD1, which is the maximum potential of the circuit system, and the voltage drop in the power supply wiring, and the gate-source voltage V GS and the gate-drain voltage V GD are sufficiently driven, resulting in low resistance conduction between the source and drain.
  • the resistance value of the first transistor 13, which functions as a protective resistor can be made sufficiently small ( ⁇ 200 ⁇ ), enabling high-speed signal transmission.
  • the second transistor 15b (PMOS transistor) is in the OFF state because the gate-source voltage VGS (signal terminal voltage - power supply voltage VDD1) > 0 V > threshold voltage Vth (PMOS threshold), and the four-stage diode string is in the ON state because the power supply voltage VDD1 > 4 ⁇ VF (diode operating threshold).
  • Half the difference between the power supply voltage VDD1 and the GND voltage ( ⁇ VDD1) is applied as the gate-source voltage VGS (approximately 2.5V in the example of FIG. 4B) between the gate and source of the first transistor 13.
  • the first transistor 13 is in the OFF state because the gate-source voltage VGS ⁇ 0V ⁇ threshold voltage Vth (NMOS threshold), thereby achieving high protection resistance.
  • VGS gate-source voltage
  • Vth NMOS threshold
  • the static voltage applied to the protected circuit 12 is reduced to approximately 2.5V - Vth. This allows the size of each diode (primary diode) in the primary protection element section to be reduced, making it possible to reduce the signal pin capacitance.
  • the circuit device 10 Compared to the circuit device C1 according to Comparative Example 1, the circuit device 10 enables high-speed signal transmission while significantly reducing the static voltage applied to the protected circuit 12 (significantly improving ESD protection performance). Furthermore, the circuit device 10 allows the first protection circuit 51 to have a smaller primary protection element section (primary diode), thereby reducing the installation area.
  • FIG. 6 is a diagram illustrating a configuration of a circuit device 20 according to Example 2 of the first embodiment of the present technology.
  • the circuit device 20 has the same configuration as the circuit device 10 according to the first embodiment, except that the protection circuit 51 does not include a control voltage generation unit 51a.
  • the gate of the first transistor 13 is connected to the first power supply 14 via a resistor 23.
  • the ESD resistance voltage of the first transistor can be increased. Note that if a thick-film NMOS is used as the first transistor, the ESD resistance voltage is already sufficiently high, so the resistor 23 is not necessary.
  • Figure 7A is a diagram showing the operation of the circuit device C1 according to Comparative Example 1 during an ESD event in which a positive charge flows into the signal terminal with respect to ground GND.
  • Figure 7B is a diagram showing the operation of the circuit device 20 according to Example 2 during an ESD event in which a positive charge flows into the signal terminal 11a with respect to ground GND.
  • the circuit device 20 can significantly increase the resistance value (off resistance) of the first transistor acting as a protective resistor compared to the circuit device C1 of Comparative Example 1 shown in Figure 7A, and can reduce the static voltage applied to the protected circuit when a voltage of, for example, 10 V is applied to the signal terminal to, for example, 3.5 V (6 V in Comparative Example 1).
  • the circuit device 20 Compared to the circuit device C1 of Comparative Example 1, the circuit device 20 enables high-speed signal transmission while significantly reducing the static voltage applied to the protected circuit (enabling a significant improvement in ESD protection performance). Furthermore, compared to the circuit device 10 of Example 1, the circuit device 20 has inferior ESD protection performance due to the higher gate potential of the first transistor 13, but the extremely simple configuration of the first protection circuit makes it extremely easy to mount and implement.
  • Figure 8 is a diagram comparing the ESD protection performance of circuit devices C1, 10, and 20 according to Comparative Example 1, Example 1, and Example 2.
  • the horizontal axis represents time (ns), and the vertical axis represents the voltage (V) applied to the protected circuit when ESD is applied, which causes positive charge to flow into the signal terminal relative to GND.
  • Figure 8 shows that, compared to Comparative Example 1, Example 2 has a sufficiently low electrostatic voltage applied to the protected circuit when ESD is applied, providing sufficiently high ESD protection performance, while Example 1 has a significantly lower electrostatic voltage applied to the protected circuit when ESD is applied, providing significantly higher ESD protection performance.
  • FIG. 9 is a diagram illustrating a configuration of a circuit device 30 according to Example 3 of the first embodiment of the present technology.
  • the circuit device 30 has a configuration generally similar to that of the circuit device 20 according to the second embodiment, except that it is connected to multiple power sources (e.g., first and second power sources 14, 24) and has a second protection circuit 26 (power supply protection circuit) in addition to the first and second protection circuits 51, 21.
  • the second protection circuit 26 has the same configuration and function as the second protection circuit 21.
  • the protected circuit 12 is connected to the first power supply 14
  • the first transistor 13 is connected to the second power supply 24 via the resistor 23
  • the primary protection element unit 18 is connected to the second power supply 24
  • the secondary protection element unit 19 is connected to the first power supply 14
  • the second protection circuit 21 is connected to the first power supply 14
  • the second protection circuit 26 is connected to the second power supply 24.
  • the cathode of the first clamp diode 18A of the primary protection element unit 18 is connected to the second power supply 24.
  • the gate of the first transistor 13 is connected to the second power supply 24 via a resistor 23.
  • the second protection circuit 26 e.g., an RC clamp circuit
  • VDD1 and VDD2 of the first and second power supplies 14 and 24 can be set to different levels.
  • VDD1 can be set to a level appropriate for driving the protected circuit 12 (e.g., 1.0 V)
  • VDD2 can be set to a level that allows the gate potential of the first transistor 13 to be increased (e.g., 1.8 V).
  • FIG. 10 is a diagram showing the configuration of a circuit device C3 according to Comparative Example 3.
  • circuit device C3 has a configuration similar to that of circuit device 30 according to Example 3, except that the first protection circuit does not include a first transistor 13 or a resistor 23, and a resistor R is connected as a protection resistor between the signal terminal of the signal line and the protected circuit.
  • resistor R has one end connected to a node of the primary protection element section, and the other end connected to a node of the secondary protection element section.
  • the resistance value of resistor R is set to a large value (e.g., 200 ⁇ ) to enhance ESD protection.
  • Figure 11A is a diagram showing the operation of circuit device C3 according to Comparative Example 3 during an ESD event in which a positive charge flows into the signal terminal with respect to ground GND.
  • Figure 11B is a diagram showing the operation of circuit device 30 according to Example 3 during an ESD event in which a positive charge flows into signal terminal 11a with respect to ground GND.
  • the circuit device 30 can significantly increase the resistance value (off resistance) of the first transistor acting as a protective resistor compared to the circuit device C3 of Comparative Example 3 shown in FIG. 11A, and can reduce the static voltage applied to the protected circuit when, for example, 10 V is applied to the signal terminal to approximately 3 V - Vth (for example, 2 V).
  • circuit device 30 Compared to circuit device C3 of Comparative Example 3, circuit device 30 enables high-speed signal transmission while significantly reducing the static voltage applied to the protected circuit (remarkably improving ESD protection performance). Furthermore, circuit device 30 allows the gate potential of first transistor 13 to be the same as circuit device 10 of Example 1, thereby achieving equivalent ESD protection performance, and the extremely simple configuration of the first protection circuit makes it extremely easy to mount and implement.
  • FIG. 12 is a diagram illustrating a configuration of a circuit device 40 according to Example 4 of the first embodiment of the present technology.
  • the circuit device 40 includes a control voltage generation unit 51a, and has a configuration generally similar to that of the circuit device 30 of Example 3, except that the gate voltage control unit of the control voltage control unit 51a has an LP detection control circuit 27 connected between the second power supply 24 and the first transistor 13 and controlling the first transistor 13.
  • the LP detection control circuit 27 complies with the MIPI (Mobile Industry Processor Interface) standard.
  • MIPI Mobile Industry Processor Interface
  • the control logic for LP (Low Power) control can be directly used for gate control of the first transistor 13.
  • the input terminal of the LP detection control circuit 27 is connected via a resistor 23 to the node between the signal terminal 11a and the drain of the first transistor 13, and the output terminal is connected to the gate of the first transistor 13.
  • the LP detection control circuit 27 is electrically connected to the second power supply 24.
  • the resistor 23 is not essential, using the resistor 23 prevents the input terminal capacitance of the LP detection control circuit from being directly connected to the signal terminal 11a, and prevents an increase in the effective capacitance seen from the signal terminal 11a due to the addition of the LP detection control circuit.
  • the resistance value of the resistor 23 is set to, for example, 1000 ⁇ .
  • the output of the LP detection control circuit 27 is the power supply voltage VDD2 of the second power supply 24 or ground potential. Even if the output of the LP detection control circuit 27 becomes the power supply potential of the second power supply 24, as in Example 3, the ESD protection performance is significantly improved compared to Comparative Example 1.
  • FIG. 13 is a diagram showing the configuration of a circuit device C4 according to Comparative Example 4.
  • circuit device C4 has a configuration generally similar to that of circuit device 40 according to Example 4, except that the first protection circuit does not include a first transistor 13, and a resistor R is connected as a protective resistor between the signal terminal of the signal line and the protected circuit.
  • one end of resistor R is connected to a node of the primary protection element section, and the other end is connected to a node of the secondary protection element section.
  • the resistance value of resistor R is set to a large value (e.g., 200 ⁇ ) to enhance ESD protection.
  • Figure 14A is a diagram showing the operation of circuit device C4 according to Comparative Example 4 during an ESD event in which a positive charge flows into the signal terminal with respect to ground GND.
  • Figure 14B is a diagram showing the operation of circuit device 40 according to Example 4 during an ESD event in which a positive charge flows into signal terminal 11a with respect to ground GND.
  • circuit device 40 can significantly increase the resistance value (off resistance) of the first transistor acting as a protective resistor compared to circuit device C4 of Comparative Example 4 shown in Figure 14A, and can sufficiently reduce the static voltage applied to the protected circuit when, for example, 10 V is applied to the signal terminal.
  • the circuit device 40 Compared to the circuit device C4 of Comparative Example 4, the circuit device 40 enables high-speed signal transmission while significantly reducing the static voltage applied to the protected circuit (remarkably improving ESD protection performance). Furthermore, the circuit device 40 allows the gate potential of the first transistor 13 to be made equivalent to that of the circuit device 10 of Example 1, thereby achieving equivalent ESD protection performance.
  • FIG. 15 is a diagram illustrating a configuration of a circuit device 50 according to Example 5 of the first embodiment of the present technology.
  • the circuit device 50 has a configuration generally similar to that of the circuit device 20 according to the second embodiment, except that the gate voltage control unit of the control voltage generation unit 51a has a logic circuit including an inverter 28 connected between the first power supply 14 and the first transistor 13 and controlling the first transistor 13.
  • the input terminal of the inverter 28 is connected to the signal line 21, and the output terminal is connected to the gate of the first transistor 13.
  • a resistor 23 is connected between the input terminal of the inverter 28 and the signal line 21.
  • Inverter 28 is, for example, a CMOS (Complementary Metal-Oxide-Semiconductor) inverter.
  • CMOS Complementary Metal-Oxide-Semiconductor
  • the input terminal of the inverter 28 is connected via the resistor 23 to the node between the signal terminal 11a and the drain of the first transistor 13, and the output terminal is connected to the gate of the first transistor 13.
  • the source of the PMOS transistor of the inverter 28 is connected to the first power supply 14.
  • the source of the NMOS transistor of the inverter 28 is connected to ground GND.
  • the resistor 23 is not essential, using the resistor 23 can prevent the gate capacitance of the inverter 28 from being directly connected to the signal terminal 11a, and can prevent the inverter 28 from increasing the effective capacitance seen from the signal terminal 11a.
  • the resistance value of the resistor 23 is set to, for example, 1000 ⁇ .
  • inverter 28 it is preferable to make the PMOS transistors larger relative to the NMOS transistors so that the output is more likely to go high during normal operation.
  • the circuit device 50 can be used within a range of voltages applied to the signal terminal 11a that causes the output of the inverter 28 to be High.
  • ESD electrospray
  • the voltage of the signal terminal 11a becomes the maximum potential of the circuit system, so the output of the inverter 28 reliably becomes Low and ESD can be detected.
  • the gate potential of the first transistor 13 becomes ground potential, providing the highest ESD protection performance.
  • FIG. 16 is a diagram illustrating a configuration of a circuit device 55 according to a modified example of the fifth example of the first embodiment of the present technology.
  • the circuit device 55 has a configuration generally similar to that of the circuit device 50 of Example 5, except that it is connected to the first and second power supplies 14, 24 and has a second protection circuit 26 as a secondary protection element in addition to the first and second protection circuits 51, 21.
  • the protected circuit 12 is connected to the first power supply 14
  • the first transistor 13 is connected to the second power supply 24 via the inverter 28
  • the primary protection element unit 18 is connected to the second power supply 24
  • the secondary protection element unit 19 is connected to the first power supply 14
  • the second protection circuit 21 is connected to the first power supply 14
  • the second protection circuit 26 is connected to the second power supply 24.
  • the cathode of the first clamp diode 18A is connected to the second power supply 24.
  • the source of the PMOS transistor of the inverter 28 is connected to the second power supply 24.
  • the second protection circuit 26 is, for example, an RC clamp circuit, and is electrically connected to the second power supply 24.
  • FIG. 17 is a diagram illustrating a configuration of a circuit device 60 according to Example 6 of the first embodiment of the present technology.
  • the circuit device 60 has a configuration generally similar to that of the circuit device 50 according to the fifth embodiment, except that the gate voltage control unit of the control voltage generation unit 51a has a logic circuit including multiple (e.g., two) cascaded inverters (e.g., first and second inverters 28, 29) and that a PMOS transistor is used as the first transistor 13.
  • the gate voltage control unit of the control voltage generation unit 51a has a logic circuit including multiple (e.g., two) cascaded inverters (e.g., first and second inverters 28, 29) and that a PMOS transistor is used as the first transistor 13.
  • the input terminal of the first inverter 28 and the source of the PMOS transistor of the second inverter 29 are connected to the node between the signal terminal 11a and the drain of the first transistor 13 via the resistor 23.
  • the source of the NMOS transistor of the first inverter 28 and the source of the NMOS transistor of the second inverter 29 are connected to ground GND.
  • the output terminal of the first inverter 28 and the input terminal of the second inverter 29 are connected.
  • the output terminal of the second inverter 29 is connected to the gate of the PMOS transistor serving as the first transistor 13.
  • FIG. 18 is a diagram illustrating a configuration of a circuit device 65 according to a modified example of Example 6 of the first embodiment of the present technology.
  • the circuit device 65 has a configuration generally similar to that of the circuit device 60 of Example 6, except that it is connected to the first and second power supplies 14, 24 and has a second protection circuit 26 in addition to the first and second protection circuits 51, 21.
  • the protected circuit 12 is connected to the first power supply 14
  • the first transistor 13 is connected to the second power supply 24 via the logic circuit
  • the primary protection element unit 18 is connected to the second power supply 24
  • the secondary protection element unit 19 is connected to the first power supply 14
  • the second protection circuit 21 is connected to the first power supply 14
  • the second protection circuit 26 is connected to the second power supply 24.
  • the cathode of the first clamp diode 18A is connected to the second power supply 24.
  • the source of the PMOS transistor of the first inverter 28 is connected to the second power supply 24.
  • the second protection circuit 26 is, for example, an RC clamp circuit, and is electrically connected to the second power supply 24.
  • FIG. 19 is a diagram illustrating a configuration of a circuit device 70 according to Example 7 of the first embodiment of the present technology.
  • the circuit device 70 has a configuration generally similar to that of the circuit device 60 according to the sixth embodiment, except that the protective resistor is configured to include a PMOS transistor as the first transistor 13 and an NMOS transistor as the first transistor 31.
  • the node between the output terminal of the first inverter 28 and the input terminal of the second inverter 29 is connected to the gate of the first transistor 31.
  • Each of the two first transistors 13, 31 is connected between the signal terminal 11a and the input/output terminal 12a of the protected circuit 12.
  • the gate voltage control section of control voltage generation section 51a has multiple inverters connected in cascade, making it possible to use a combination of two first transistors 13, 31 depending on the operating level.
  • the combination of two first transistors 13, 31 reduces the voltage dependency that occurs when a single first transistor is used.
  • first transistor 13 may be an NMOS transistor and first transistor 31 may be a PMOS transistor.
  • FIG. 20 is a diagram illustrating a configuration of a circuit device 75 according to a modified example of Example 7 of the first embodiment of the present technology.
  • the circuit device 75 has a configuration generally similar to that of the circuit device 70 of Example 7, except that it is connected to the first and second power supplies 14, 24 and has a second protection circuit 26 in addition to the first and second protection circuits 51, 21.
  • the protected circuit 12 is connected to the first power supply 14
  • the first transistor 13 is connected to the second power supply 24 via the logic circuit
  • the primary protection element unit 18 is connected to the second power supply 24
  • the secondary protection element unit 19 is connected to the first power supply 14
  • the second protection circuit 21 is connected to the first power supply 14
  • the second protection circuit 26 is connected to the second power supply 24.
  • the cathode of the first clamp diode 18A is connected to the second power supply 24.
  • the source of the PMOS transistor of the first inverter 28 is connected to the second power supply 24.
  • the second protection circuit 26 is, for example, an RC clamp circuit, and is electrically connected to the second power supply 24.
  • FIG. 21 is a diagram showing a configuration example of an electronic circuit 2000 according to a second embodiment of the present technology.
  • the electronic circuit 2000 includes a circuit device 100 and a protected circuit 200.
  • the electronic circuit 2000 can realize, for example, an interface circuit with a high-speed signal transmission function and an ESD protection function.
  • the circuit device according to each embodiment or each modified example can be used as the circuit device 100.
  • the protected circuit 12 can be used as the protected circuit 200.
  • Electronic device according to example 1 of third embodiment of the present technology 22 is a diagram showing a configuration example of an electronic device 3100 according to Example 1 of the third embodiment of the present technology.
  • the electronic device 3100 includes the electronic circuit 2000 according to the second embodiment and a transmitting unit 300.
  • a signal output terminal of the transmitting unit 300 is connected to a signal terminal (signal input terminal) of the circuit device 100 of the electronic circuit 2000.
  • Examples of electronic devices according to each example of the third embodiment include wireless or wired communication devices (e.g., transmitters, receivers, transceivers, etc.), imaging devices such as cameras with image sensors, image display devices such as projectors, head-up displays, and head-mounted displays, processing devices such as personal computers, and low-power devices such as smartphones, smartwatches, tablets, and laptops.
  • wireless or wired communication devices e.g., transmitters, receivers, transceivers, etc.
  • imaging devices such as cameras with image sensors
  • image display devices such as projectors, head-up displays, and head-mounted displays
  • processing devices such as personal computers
  • low-power devices such as smartphones, smartwatches, tablets, and laptops.
  • the first transistor 13 and/or the first transistor 31 and/or the second transistor 15b are not limited to MOSFETs, and may be, for example, bipolar transistors or junction FETs.
  • circuit devices according to the above embodiments and modifications, the electronic circuits including the circuit devices and the protected circuits, and the circuit elements constituting the electronic devices including the electronic circuits may be replaced with equivalent circuits having the same functions as the circuit elements.
  • the present technology can also be configured as follows. (1) a signal line having a signal terminal and transmitting a signal between the signal terminal and a circuit to be protected; a first protection circuit; Equipped with The first protection circuit a first transistor that turns on/off to connect/disconnect the signal line; a control voltage generating unit that generates a voltage corresponding to a normal operation or a voltage corresponding to an ESD event as a control voltage for controlling the first transistor; a primary protection element unit having a node connected between the signal terminal and the first transistor, The circuit device is configured such that the first transistor is turned on/off in response to the voltage applied to the signal terminal and the control voltage.
  • the circuit device according to (1) wherein the first transistor is switched on and off depending on whether a difference between the control voltage and the applied voltage is greater than a first threshold.
  • the protected circuit has one terminal connected to a power supply, The circuit device according to (1) or (2), wherein the control voltage generating unit includes the power supply or a power supply different from the power supply, the power supply being connected to the gate of the first transistor.
  • the control voltage is a power supply voltage that is the voltage of the power supply connected to the gate or a voltage based on the power supply voltage.
  • the control voltage generating unit includes a resistor connected between the gate of the first transistor and the power supply connected to the gate.
  • the protected circuit has one terminal connected to a power supply and another terminal connected to ground
  • the control voltage generating unit includes a diode string in which a plurality of diodes are cascade-connected, one terminal of the diode string being connected to the power supply and the other terminal being connected to the ground
  • the circuit device according to any one of (1) to (5), wherein a gate of the first transistor and a node of the diode string are connected.
  • the protected circuit has one terminal connected to a power supply
  • the control voltage generating unit includes a gate voltage control unit that controls the gate voltage of the first transistor as the control voltage, and the gate voltage control unit is connected between the first transistor and the power supply or a power supply different from the power supply.
  • the gate voltage control unit includes a second transistor that is turned on/off to establish/cut off conduction between the gate of the first transistor and the power supply connected to the gate voltage control unit.
  • the protected circuit has one terminal connected to a power supply and another terminal connected to ground, The circuit device according to (1), wherein the primary protection element section has one terminal connected to the power supply and another terminal connected to the ground.
  • the protected circuit has one terminal connected to a power supply and another terminal connected to ground, The circuit device according to (15), wherein the secondary protection element section has one terminal connected to the power supply and another terminal connected to the ground.
  • the protected circuit has one terminal connected to a power supply and another terminal connected to ground, The circuit device according to any one of (1) to (16), further comprising a second protection circuit having one terminal connected to the power supply and another terminal connected to the ground.
  • the circuit device according to any one of (1) to (19), wherein the protected circuit is an interface circuit.
  • Circuit device 11 Signal line 11a: Signal terminal 13: First transistor 14: First power supply (power supply) 15: Gate voltage control section 15a: Resistor 15b: Second transistor 17: Diode string 17A: First diode (diode) 17B: Second diode (diode) 17C: Third diode (diode) 17D: Fourth diode (diode) 18: Primary protection element section 19: Secondary protection element section 21: Second protection circuit 23: Resistor 24: Second power supply (power supply) 26: Second protection circuit 27: LP detection control circuit (gate voltage control section) 28: Inverter, first inverter (inverter) 29: Second inverter (inverter) 31: First transistor 51: First protection circuit 51a: Control voltage generating unit 2000: Electronic circuit 3100, 3200, 3300, 3400: Electronic device

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Abstract

ESD保護回路の面積増大および電源投入時におけるESD誤検出を抑制しつつ、信号端子と被保護回路との間での高速信号伝送性及び保護回路の保護性を両立することができる回路装置を提供すること。　本技術に係る回路装置は、信号端子を有し、該信号端子と被保護回路との間で信号を伝送する信号線と、第１保護回路と、を備え、前記第１保護回路は、前記信号線を導通／遮断するようにオン／オフする第１トランジスタと、前記第１トランジスタを制御する制御電圧として、通常動作時に応じた電圧又はESDイベント時に応じた電圧を生成する制御電圧生成部と、前記信号端子と前記第１トランジスタとの間にノードが接続された一次保護素子部と、を含み、前記信号端子への印加電圧及び前記制御電圧に応じて、前記第１トランジスタがオン／オフする、回路装置である。

Description

回路装置
　本開示に係る技術（以下「本技術」とも呼ぶ）は、回路装置に関し、特にESD(Electro-Static Discharge)保護機能を有する回路装置に関する。
　従来、信号端子を有する信号線に接続された被保護回路と、該信号端子と該被保護回路との間に接続されESD（静電気放電）から被保護回路を保護する保護回路とを備える回路装置が知られている（例えば特許文献１、２参照）。
特開２０１５－２２０７５７号公報 特開２０１６－１５２５７８号公報
　しかしながら、従来の回路装置では、ESD誤検出を抑制しつつ、信号端子と被保護回路との間での高速信号伝送性及び保護回路の保護性を両立することに関して改善の余地があった。
　そこで、本技術は、ESD誤検出を抑制しつつ、信号端子と被保護回路との間での高速信号伝送性及び保護回路の保護性を両立することができる回路装置を提供することを主目的とする。
　本技術は、信号端子を有し、該信号端子と被保護回路との間で信号を伝送する信号線と、
　第１保護回路と、
　を備え、
　前記第１保護回路は、
　前記信号線を導通／遮断するようにオン／オフする第１トランジスタと、
　前記第１トランジスタを制御する制御電圧として、通常動作時に応じた電圧又はESDイベント時に応じた電圧を生成する制御電圧生成部と、
　前記信号端子と前記第１トランジスタとの間にノードが接続された一次保護素子部と、
　を含み、
　前記信号端子への印加電圧及び前記制御電圧に応じて、前記第１トランジスタがオン／オフする、回路装置を提供する。
　前記第１トランジスタは、前記制御電圧と前記印加電圧との差分と、第１閾値との大小によりオンオフが切り替わってもよい。
　前記被保護回路は、一端子が電源と接続され、前記制御電圧生成部は、前記電源又は該電源とは異なる電源であって、前記第１トランジスタのゲートと接続される電源を含んでいてもよい。
　前記制御電圧は、前記ゲートと接続される前記電源の電圧である電源電圧又は該電源電圧に基づく電圧であってもよい。
　前記制御電圧生成部は、前記ゲートと、該ゲートと接続された前記電源との間に接続された抵抗器を更に含んでいてもよい。
　前記被保護回路は、一端子が電源と接続され、且つ、他端子がグラウンドと接続され、前記制御電圧生成部は、複数のダイオードが縦続接続されたダイオードストリングであって一端子が前記電源と接続され且つ他端子が前記グラウンドと接続されたダイオードストリングを含み、前記第１トランジスタのゲートと、前記ダイオードストリングのノードとが接続されていてもよい。
　前記被保護回路は、一端子が電源と接続され、前記制御電圧生成部は、前記制御電圧としての、前記第１トランジスタのゲート電圧を制御するゲート電圧制御部であって前記第１トランジスタと、前記電源又は該電源とは異なる電源との間に少なくとも一部が接続されたゲート電圧制御部を含んでいてもよい。
　前記ゲート電圧制御部は、前記第１トランジスタのゲートと、前記ゲート電圧制御部と接続される前記電源との間を導通／遮断するようにオン／オフする第２トランジスタを含んでいてもよい。
　前記第２トランジスタは、前記印加電圧と前記ゲート電圧制御部と接続される前記電源の電圧である電源電圧との差分と、第２閾値との大小によりオンオフが切り替わってもよい。
　前記制御電圧生成部は、前記信号線と前記第２トランジスタのゲートとの間に接続された抵抗器を含んでいてもよい。
　前記ゲート電圧制御部は、前記信号線に入力端が接続され、且つ、前記第１トランジスタのゲートに出力端が接続された論理回路を含んでいてもよい。
　前記制御電圧生成部は、前記信号線と前記入力端との間に接続された抵抗器を含んでいてもよい。
　前記論理回路は、１つのインバータ又は縦続接続された複数のインバータを含んでいてもよい。
　前記被保護回路は、一端子が電源と接続され、且つ、他端子がグラウンドと接続され、
　前記一次保護素子部は、一端子が前記電源と接続され、且つ、他端子が前記グラウンドと接続されていてもよい。
　前記第１保護回路は、前記第１トランジスタと前記被保護回路との間にノードが接続された二次保護素子部を更に含んでいてもよい。
　前記被保護回路は、一端子が電源と接続され、且つ、他端子がグラウンドと接続され、
　前記二次保護素子部は、一端子が前記電源と接続され、且つ、他端子が前記グラウンドと接続されていてもよい。
　前記被保護回路は、一端子が電源と接続され、且つ、他端子がグラウンドと接続され、
　前記回路装置は、一端子が前記電源と接続され、且つ、他端子が前記グラウンドと接続された第２保護回路を更に備えていてもよい。
　前記被保護回路及び前記一次保護素子部は、異なる電源と接続されていてもよい。
　前記第２保護回路は、前記電源とは異なる電源と接続されていてもよい。
　前記被保護回路は、インターフェース回路であってもよい。
本技術の第１実施形態の実施例１に係る回路装置の構成を示す図である。 比較例１に係る回路装置の構成を示す図である。 図３Ａは、比較例１に係る回路装置の通常時の動作を示す図である。図３Ｂは、実施例１に係る回路装置の通常時の動作を示す図である。 図４Ａは、比較例１に係る回路装置のＥＳＤ印加時の動作を示す図である。図４Ｂは、実施例１に係る回路装置のＥＳＤ印加時の動作を示す図である。 比較例２に係る回路装置の構成を示す図である。 本技術の第１実施形態の実施例２に係る回路装置の構成を示す図である。 図７Ａは、比較例１に係る回路装置のＥＳＤ印加時の動作を示す図である。図７Ｂは、実施例２に係る回路装置のＥＳＤ印加時の動作を示す図である。 比較例１、実施例１及び実施例２に係る回路装置のＥＳＤ保護性能を比較するための図である。 本技術の第１実施形態の実施例３に係る回路装置の構成を示す図である。 比較例３に係る回路装置の構成を示す図である。 図１１Ａは、比較例３に係る回路装置のＥＳＤ印加時の動作を示す図である。図１１Ｂは、実施例３に係る回路装置のＥＳＤ印加時の動作を示す図である。 本技術の第１実施形態の実施例４に係る回路装置の構成を示す図である。 比較例４に係る回路装置の構成を示す図である。 図１４Ａは、比較例４に係る回路装置のＥＳＤ印加時の動作を示す図である。図１４Ｂは、実施例４に係る回路装置のＥＳＤ印加時の動作を示す図である。 本技術の第１実施形態の実施例５に係る回路装置の構成を示す図である。 本技術の第１実施形態の実施例５の変形例に係る回路装置の構成を示す図である。 本技術の第１実施形態の実施例６に係る回路装置の構成を示す図である。 本技術の第１実施形態の実施例６の変形例に係る回路装置の構成を示す図である。 本技術の第１実施形態の実施例７に係る回路装置の構成を示す図である。 本技術の第１実施形態の実施例７の変形例に係る回路装置の構成を示す図である。 本技術の第２実施形態に係る電子回路の構成例を示す図である。 本技術の第３実施形態の実施例１に係る電子機器を示す図である。 本技術の第３実施形態の実施例２に係る電子機器を示す図である。 本技術の第３実施形態の実施例３に係る電子機器を示す図である。 本技術の第３実施形態の実施例４に係る電子機器を示す図である。
　以下に添付図面を参照しながら、本技術の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。以下に説明する実施形態は、本技術の代表的な実施形態を示したものであり、これにより本技術の範囲が狭く解釈されることはない。本明細書において、本技術に係る回路装置が複数の効果を奏することが記載される場合でも、本技術に係る回路装置は、少なくとも１つの効果を奏すればよい。本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
　また、以下の順序で説明を行う。
０．本技術の概念
１．本技術の第１実施形態の実施例１に係る回路装置
２．本技術の第１実施形態の実施例２に係る回路装置
３．本技術の第１実施形態の実施例３に係る回路装置
４．本技術の第１実施形態の実施例４に係る回路装置
５．本技術の第１実施形態の実施例５に係る回路装置
５．５　本技術の第１実施形態の実施例５の変形例に係る回路装置
６．本技術の第１実施形態の実施例６に係る回路装置
６．５　本技術の第１実施形態の実施例６の変形例に係る回路装置
７．本技術の第１実施形態の実施例７に係る回路装置
７．５　本技術の第１実施形態の実施例７の変形例に係る回路装置
８．本技術の第２実施形態に係る電子回路
９．本技術の第３実施形態の実施例１に係る電子機器
１０．本技術の第３実施形態の実施例２に係る電子機器
１１．本技術の第３実施形態の実施例３に係る電子機器
１２．本技術の第３実施形態の実施例４に係る電子機器
１３．本技術の変形例
＜０．本技術の概念＞
　信号端子を有する信号線に接続された被保護回路を保護回路で静電気放電（ESD: Electro-Static Discharge）から保護する回路装置は、製造プロセスの微細化に伴いデバイスが脆弱化する一方、ESD保護スペックは据え置きとなるケースが多いため、ESD保護設計の難易度が上がっている。例えば、入出力I/Oにおいては、ESD保護のため、保護抵抗及び２次保護素子を用いることが一般的である（非特許文献AJITH  AMERASEKERA, "ESD　in　Silicon  Integrated  Circuits", Second　Edition, WILEY, 2002, p.117‐118)。保護抵抗の値は200ohm以上とすることが多い。しかし、この構成には、保護抵抗と、２次保護素子／入力ゲート容量とが、Low Pass Filterを形成するため、高速信号伝送が妨げられるという問題がある。
　一方、I/F（インターフェース）の高速化要求は、近年ますます強くなっている。高速信号伝送の改善のためには、保護抵抗の抵抗値を小さくすることが望ましいが、そうするとESD保護性能が低下してしまう。
　このため、通常動作時には小さな抵抗値をとり、且つ、ESD印加時（例えばグラウンドGNDを基準に信号端子に正電荷が流入するESDイベント時）には大きな抵抗値をとる保護抵抗が望まれる。このような保護抵抗の先行技術には、特許文献１（特開2015-220757、図５に示す比較例２参照）がある。この先行技術には、ESDを検出し、保護抵抗を制御する手法が記述されている。しかしながら、この先行技術には、ESD検出回路の面積が大きく、電源投入のTr/Tf（立ち上がり時間／立ち下がり時間）が速い場合は、ESD誤検出のリスクがあるという問題がある。
　補足すると、図５に示す比較例２に係る回路装置Ｃ２では、RCフィルタを用いてESDを検出するが、ホットプラグ対応など電源投入のTr/Tfが早い場合に、面積が大きいRCフィルタでは対応（追従）できず、ESD誤検出のおそれがある。
　そこで、発明者らは、鋭意検討の末、保護抵抗を有する保護回路であって、該保護抵抗に、通常動作時には小さな抵抗値をとり、且つ、ESD印加時には大きな抵抗値をとらせることができる、小面積の保護回路の開発に成功した。これは、発明者らの新規知見である。
　そして、発明者らは、この新規知見を具現化する回路装置として、本技術に係る回路装置を開発した。本技術に係る回路装置によれば、ESD誤検出を抑制しつつ、信号端子と被保護回路との間の高速信号伝送性及び保護回路の保護性を両立することができる。
　具体的には、本技術に係る回路装置では、例えば、ESD耐圧の高い厚膜NMOSを保護回路の保護抵抗として用いる。通常動作時とESD印加時の各ノードの電位の大小関係の違いを利用し、最小限の素子で構成されるESDイベント検出部によって、通常動作時には当該厚膜NMOSのゲートにVDD電位（電源電位）を与え、ESD印加時にはゲート電位がドレイン電位よりもできるかぎり低下するようにする。当該保護回路では、このようなESDイベント検出部を、例えば、小さなPMOS１つと1um × 1um程度の小さなダイオード４つとを含む簡素な構成により小面積で実現することができる。なお、厚膜NMOSに代えて厚膜PMOSを用いることによっても、簡素な構成により小面積で同様のESDイベント検出部を実現することができる。
　すなわち、本技術に回路装置では、大がかりなESD検出回路を用いることなく、保護抵抗としてのトランジスタの抵抗値を、通常動作時は小さくすることができ、且つ、ESD印加時には大きくすることができる。本技術に係る回路装置は、通常動作時とESD印加時との間での電位の大小関係でESDを検出するため、電源投入のTr/Tfが早い場合でもESDを誤検出するリスクがない。
　以下、本技術の第１実施形態に係る回路装置について幾つかの実施例を挙げて詳細に説明する。
＜１．本技術の第１実施形態の実施例１に係る回路装置＞
≪回路装置の構成≫
　図１は、本技術の第１実施形態の実施例１に係る回路装置１０の構成を示す図である。
　回路装置１０は、図１に示すように、信号端子１１ａを有し、被保護回路１２に信号を伝送する信号線１１と、該信号線１１を導通／遮断するようにオン／オフする第１トランジスタ１３を含む第１保護回路５１とを備える。第１保護回路５１は、広義には、信号端子１１ａへの印加電圧に応じて第１トランジスタ１３のオン／オフが切り替わるように構成されている。
　被保護回路１２は、例えばインターフェース回路である。インターフェース回路は、例えば１Ｇビット／秒を遙かに超える伝送速度で信号を高速伝送可能である。被保護回路１２は、正極端子（一端子）が第１電源１４に接続され、負極端子（他端子）がグラウンドGNDに接続されている。
　例えば信号線１１が信号入力線である場合には信号端子１１ａは信号入力端子である。例えば信号線１１が信号出力線である場合には信号端子１１ａは信号出力端子である。回路装置１０は、少なくとも１つの信号入力線及び／又は少なくとも１つの信号出力線を含む複数の信号線１１を備えることもできる。
　第１トランジスタ１３は、保護抵抗として機能する。第１トランジスタ１３は、例えばMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）、詳しくはNMOS（N-type Metal Oxide Semiconductor）トランジスタ（より詳細には厚膜NMOS）である。第１トランジスタ１３は、ドレインが信号端子１１ａに接続され、ソースが被保護回路１２の入出力端子１２ａに接続され、ゲートが後述するゲート電圧制御部１５を介して第１電源１４に接続されている。
　第１保護回路５１は、被保護回路１２を、ESDイベント時に発生しうる過電圧ストレスから保護する回路である。第１保護回路５１は、第１トランジスタ１３を制御する制御電圧を生成する制御電圧生成部５１ａを含む。具体的には、制御電圧生成部５１ａは、第１トランジスタ１３を制御する制御電圧（以下「トランジスタ制御電圧」とも呼ぶ）として、通常動作時に応じた電圧又はESDイベント時に応じた電圧を生成する。
　第１保護回路５１では、信号端子１１ａへの印加電圧及びトランジスタ制御電圧に応じて、第１トランジスタ１３がオン／オフする。詳述すると、第１トランジスタ１３は、トランジスタ制御電圧（詳しくは第１トランジスタ１３のゲート電圧）と信号端子１１ａへの印加電圧との差分と、第１閾値との大小によりオンオフが切り替わる。より詳細には、第１トランジスタ１３（NMOSトランジスタ）は、制御電圧生成部５１ａで生成されたトランジスタ制御電圧と信号端子１１ａへの印加電圧（信号端子電圧）との差分が第１閾値以上（例えば通常動作時の電圧値）であるときにオン（導通状態）となり、該差分が第１閾値未満（例えばESD印加時（過電圧時）の電圧値）であるときにオフ（非導通状態）となる。第１トランジスタ１３は、一例として、オン抵抗≪２００Ωであり、オフ抵抗≫２００Ωである。第１閾値は、例えば0.1V～1V以下の範囲内にある。なお、第１トランジスタ１３は、PMOSトランジスタであってもよい。
　制御電圧生成部５１ａは、少なくとも一部（例えば一部）が第１トランジスタ１３と第１電源１４との間に接続され、第１トランジスタ１３のゲート電圧を制御するゲート電圧制御部１５を含む。ゲート電圧制御部１５は、通常動作時において、保護抵抗を構成する第１トランジスタ１３のゲートに印加される電圧を、通常動作時おける第１電源１４の電圧に応じた値に設定する。ESD印加時にはゲート電圧制御部１５はOFFである。ゲート電圧制御部１５は、一例として、抵抗器１５ａと第２トランジスタ１５ｂとを含んで構成されている。第２トランジスタ１５ｂは、例えばPMOS（P-type Metal Oxid Semiconductor）トランジスタである。より詳細には、ESD耐圧の高い厚膜PMOSである。
　第２トランジスタ１５ｂは、第１トランジスタ１３のゲートと第１電源１４との間に接続されている。詳述すると、抵抗器１５ａは、信号端子１１ａとトランジスタ１３のドレインとの間のノードに一端が接続され、第２トランジスタ１５ｂのゲートに他端が接続されている。第２トランジスタ１５ｂは、ドレインが第１トランジスタ１３のゲートに接続され、ソースが第１電源１４に接続されている。第２トランジスタ１５ｂは、第１電源１４と第１トランジスタ１３のゲートの間を導通／遮断するようにオン／オフする。第２トランジスタ１５ｂは、信号端子１１ａへの印加電圧と第１電源１４の電圧である電源電圧VDD1との差分と、第２閾値との大小によりオンオフが切り替わる。詳述すると、第２トランジスタ１５ｂ（PMOSトランジスタ）は、信号端子１１ａへの印加電圧と第１電源１４の電圧である電源電圧VDD1との差分が第２閾値未満のときにオンとなり、該印加電圧と電源電圧VDD1との差分が該第２閾値以上のときにオフとなる。詳述すると、第２トランジスタ１５ｂとしてのPMOSトランジスタは、ゲート・ソース間電圧VGS（信号端子電圧－電源電圧VDD1）≧しきい値電圧Vth(PMOS閾値)のときにOFF（非導通状態）となり、ゲート・ソース間電圧VGS（信号端子電圧－電源電圧VDD1）＜しきい値電圧Vth(PMOS閾値)のときにON（導通状態）となる。これによって、通常動作時には第2トランジスタ１５ｂをON、ESD印加時には第２トランジスタ１５ｂをOFFに設定することが可能である。なお、抵抗器１５ａは必須ではないが、抵抗器１５ａを用いることで、第２トランジスタ１５ｂのゲート容量が信号端子１１ａ に直結されることを回避でき、ゲート電圧制御部１５の追加による信号端子１１ａからみた実効容量の増大を防ぐことができる。抵抗器１５ａの抵抗値は、例えば1000Ωに設定される。同様の制御が可能なように、論理回路を追加するなどすれば、第２トランジスタ１５ｂをNMOSトランジスタとすることも可能である。
　制御電圧生成部５１ａは、複数のダイオードが縦続接続されたダイオードストリング１７を更に含む。ダイオードストリング１７は、ESD印加時おいて、第１トランジスタ１３のゲートに印加される電圧をESD印加時における電源電圧VDD1よりも小さい値に設定する。ダイオードストリング１７は、縦続接続（直列接続）された複数（例えば４つ）のダイオード（例えば第１～第４ダイオード１７Ａ～１７Ｄ）を有する。以下、第１～第４ダイオード１７Ａ～１７Ｄを併せて「４段ダイオードストリング」とも呼ぶ。
　ダイオードストリング１７は、一端子が第１電源１４と接続され且つ他端子がグラウンドGNDと接続されている。第１トランジスタ１３のゲートと、複数のダイオード（例えば第１～第４ダイオード１７Ａ～１７Ｄ）のうち隣り合う２つのダイオードのノード（ダイオードストリング１７のノード）とが接続されている、
　一例として、ダイオードストリング１７の第１～第４ダイオード１７Ａ～１７Ｄのうち中間の隣り合う２つのダイオードである第２及び第３ダイオード１７Ｂ、１７Ｃのノードと第１トランジスタ１３のゲートとが接続されている。第１及び第２ダイオード１７Ａ、１７Ｂが縦続接続された第１ダイオードストリングのアノード（詳しくは第１ダイオード１７Ａのアノード）と第１電源１４とが接続されている。第１ダイオードストリングのカソードが、第３及び第４ダイオード１７Ｃ、１７Ｄが従属接続された第２ダイオードストリングのアノード（詳しくは第３ダイオード１７Ｃのアノード）と接続されている。第２ダイオードストリングのカソード（詳しくは第４ダイオード１７Ｄのカソード）がグラウンドGNDに接続されている。ここでは、第１～第４ダイオード１７Ａ～１７Ｄは同一仕様であるが、第１～第４ダイオード１７Ａ～１７Ｄは異なる仕様であってもよい。
　通常動作時において電源電圧VDD1が1V、第１～第４ダイオードの閾値電圧がそれぞれ0.7Vであるケースを考えると、通常動作時には第１～第４ダイオードはOFFである。一方、ESD印加時に第１電源１４のノードに大量の正電荷が流れ込む場合、電源電圧VDD1は通常動作時より高くなる（例えば5.0V）。そのため、第1～第４ダイオードはONとなり、保護抵抗を構成する第１トランジスタ１３のゲート電圧は、ESD印加時における電源電圧VDD1の半分の値に設定される。ここでは、第１～第４ダイオード１７Ａ～１７Ｄは同一仕様であるが、第１～第４ダイオード１７Ａ～１７Ｄは異なる仕様であってもよい。ダイオードストリング１７は、通常動作時にOFFとなるように、電源電圧VDD1に応じて、ダイオード段数が５段以上であってもよい。
　なお、第１及び第２ダイオード装置の各々は、単一のダイオードで構成することもできる。第１トランジスタ１３のゲートは、隣り合う２つのダイオードである第１及び第２ダイオード１７Ａ、１７Ｂのノードに接続されてもよい。
　第２トランジスタ１５ｂ及びダイオードストリング１７を含んで、上述したESDイベント検出部が構成される。
　第１保護回路５１は、一次保護素子部１８を更に含む。一次保護素子部１８は、ESDイベント発生時に、信号端子１１ａと被保護回路１２との間に流れる電流を、電源配線（第１電源１４に接続された配線、以下同様）やグランド配線（グラウンドGNDに接続された配線、以下同様）に逃がす役割を持つ。ESDイベント時に電流の大半はこの経路を流れるため、一般に比較的大きなサイズのダイオードで構成される。電源配線は「電源ライン」とも呼ばれる。グラウンド配線は「グラウンドライン」とも呼ばれる。
　一次保護素子部１８は、信号端子１１ａと第１トランジスタ１３との間にノードが接続されている。一次保護素子部１８は、一端子が第１電源１４と接続され、且つ、他端子がグラウンドGNDと接続されている。
　一次保護素子部１８は、第１及び第２クランプダイオード１８Ａ、１８Ｂを有する。第２クランプダイオード１８Ｂは、アノード（一次保護素子部１８の一端子）がグラウンドGNDに接続され、カソード（一次保護素子部１８のノード）が信号線１１に接続されている。第１クランプダイオード１８Ａは、アノード（一次保護素子部１８のノード）が信号線１１に接続され、カソード（一次保護素子部１８の他端子）が第１電源１４に接続されている。
　グラウンドGNDを基準に信号端子１１ａに大量の正電荷が流入するESDイベントにおいて、一次保護素子部１８の第１クランプダイオード１８Ａと後述する第２保護回路２１（電源保護回路）がON（導通状態）となり、信号端子１１ａからグラウンドGNDへの放電経路が形成される。このとき、信号端子とグラウンドGNDとの間の電圧は、第１クランプダイオード１８Ａの電圧、第２保護回路２１の電圧及び電源配線の寄生抵抗による電圧降下の和にクランプされる。一方、グラウンドGNDに対して、信号端子１１ａに大量の負電荷が印加されるESDイベントにおいては、一次保護素子部１８の第１クランプダイオード１８ＢがON（導通状態）となることで、グラウンドGNDへの放電経路が形成される。このとき、信号端子１１ａとグラウンドGNDと間の電圧は、第１クランプダイオード１８Ｂの電圧にクランプされる。通常動作時においては、一次保護素子部１８はOFFである。
　第１保護回路５１は、二次保護素子部１９を更に含む。二次保護素子部１９は、ESDイベント発生時に、第１トランジスタ１３を通って被保護回路１２に向かってくる電荷を、電源配線やグラウンド配線に逃がす役割を持つ。
　二次保護素子部１９は、第１トランジスタ１３と被保護回路１２との間にノードが接続されている。二次保護素子部１９は、一端子が第１電源１４と接続され、且つ、他端子がグラウンドGNDと接続されている。
　二次保護素子部１９は、第１電源１４と電気的に接続されている。二次保護素子部１９は、第３及び第４クランプダイオード１９Ａ、１９Ｂを含んで構成される。第４クランプダイオード１９Ｂは、アノード（二次保護素子部１９の一端子）がグラウンドGNDに接続され、カソード（二次保護素子部１９のノード）が信号線１１に接続されている。第３クランプダイオード１９Ａは、アノード（二次保護素子部１９のノード）が信号線１１に接続され、カソード（二次保護素子部１９の他端子）が第１電源１４に接続されている。
　通常動作時には第３及び第４クランプダイオード１９Ａ、１９ＢはOFFである。グラウンドGNDを基準に信号端子１１ａに大量の正電荷が流入するESDイベントにおいて、第３クランプダイオード１９Ａは、信号端子１１ａに印加された正電荷を放電する二次的な経路を形成する。このとき、保護抵抗を構成する第１トランジスタ１３はOFFのため、第３クランプダイオード１９Ａを流れる電流は極めて小さく抑えられる。これにより、実際に被保護回路１２にかかる電圧ストレスである入出力端子１２ａとグラウンドGNDと間のクランプ電圧を極めて低く抑えることができる。一方、グラウンドGNDを基準に信号端子１１ａに大量の負電荷が流入するESDイベントにおいて、第４クランプダイオード１９Ｂは、印加された負電荷をGNDへ放電する二次的な経路を形成する。このとき、入出力端子１２ａとグラウンドGNDとの間の電圧は、第４クランプダイオード１９Ｂの電圧にクランプされる。
　第２保護回路２１は、被保護回路１２を、ESDイベント時に発生しうる過電圧ストレスから保護する回路であり、ESD電流を、電源ラインとグラウンドラインとの間に流す役割を持つ。
　第２保護回路２１（電源保護回路）は、第１電源１４とグラウンドGNDとの間に電気的に接続されている。第２保護回路２１は、例えばRC triggered power clamp（以後、ＲＣクランプ回路と呼ぶ）であり、一般的によく用いられている。ＲＣクランプ回路は、RCフィルタを活用して、ESD印加時の電源-GND間電圧の急峻な変化をESDイベントとして検出し、保護回路動作する電源保護回路であり一般的によく用いられている。電源投入のTr/Tf（立ち上がり時間／立ち下がり時間）が速い場合は、RCクランプ回路ではESD誤検出の可能性があるため、サイリスタやGGNMOS(Gate Grounded NMOS)タイプの電源保護回路を用いてよい。これらの電源保護回路は、電源-GND間電圧の変化速度には反応せず、電源-GND間電圧が保護回路の閾値電圧(通常動作時の電源電圧よりも高い電圧に設定される)を超えるとONするものであり、Tr/Tfが速い場合であってもESD誤検出することはない。第２保護回路２１は、一端子が第１電源１４に接続され、他端子がグラウンドGNDに接続されている。第２保護回路２１は、通常動作時にはOFFである。一方、第２保護回路２１は、ＥＳＤイベント発生時においては、第１電源１４に大量の正電荷が注入されたときONとなり、正電荷をグラウンドGNDに放電する。このような第２保護回路２１の動作によって、被保護回路１２の通常動作を妨げず、ESD印加時には被保護回路１２にかかる電圧及び電流ストレスを抑制し、被保護回路１２を保護することができる。
　図２は、比較例１に係る回路装置Ｃ１の構成を示す図である。回路装置Ｃ１は、図２に示すように、第１保護回路が、第１トランジスタ１３、ダイオードストリング１７及びゲート電圧制御部１５を有しておらず、且つ、信号線の信号端子と被保護回路との間に保護抵抗としての抵抗器Ｒが接続されている点を除いて、実施例１に係る回路装置１０と同様の構成を有する。回路装置Ｃ１では、抵抗器Ｒは、一次保護素子部のノードに一端が接続され、二次保護素子部のノードに他端が接続されている。抵抗器Ｒの抵抗値は、ＥＳＤ保護性を高めるために大きく（例えば２００Ω）に設定されている。
≪回路装置の動作≫
　以下、回路装置１０の動作を比較例１に係る回路装置Ｃ１の動作と比較しながら説明する。図３Ａは、比較例１に係る回路装置Ｃ１の通常時（信号伝送時）の動作を示す図である。図３Ｂは、実施例１に係る回路装置１０の通常時（信号伝送時）の動作を示す図である。図４Ａは、比較例１に係る回路装置Ｃ１のＥＳＤ印加時の動作を示す図である。図４Ｂは、実施例１に係る回路装置１０のＥＳＤ印加時の動作を示す図である。
（通常時）
　図３Ａに示す比較例１に係る回路装置Ｃ１では、信号伝送時（電源電圧VDD1が例えば１Ｖ、信号端子への印加電圧が例えば０．４Ｖ）に、抵抗器Ｒの抵抗値が大きいため、信号の高速伝送が妨げられてしまう。一方、図３Ｂに示す実施例１に係る回路装置１０では、信号伝送時（電源電圧VDD1が例えば１Ｖ、信号端子への印加電圧が例えば０．４Ｖ）に、ESDイベント検出部の第２トランジスタ１５ｂ（PMOSトランジスタ）はゲート・ソース間電圧VGS≦しきい値電圧Vth(PMOS閾値)となるためON状態であり、４段ダイオードストリングは、電源電圧VDD1－GND電圧≦2×VF（ダイオード動作閾値）となるためOFF状態である。保護抵抗としての第１トランジスタ１３は、ゲートに回路系の最大電位である電源電圧VDD1と電源配線における電圧降下との差分（例えば０．９Ｖ）が印加され、ゲート・ソース間電圧VGS、ゲート・ドレイン間電圧VGDが、十分にドライブされ、低抵抗でソース・ドレイン間で導通する。すなわち、通常時は保護抵抗である第１トランジスタ１３の抵抗値を十分に小さく（≪２００Ω）することができ、信号の高速伝送が可能となる。
（ESD印加時）
　グラウンドGNDを基準に、信号端子に大量の正電荷が流入するESDイベントを考える。図４Ａに示す比較例１に係る回路装置Ｃ１では、ESD印加時（電源電圧VDD1が例えば５．５Ｖ、信号端子への印加電圧が例えば１０Ｖ）に、抵抗器Ｒによる電圧降下により、被保護回路に印加される静電圧（静電気放電による電圧）は例えば６Ｖまで低減される。一方、図４Ｂに示す実施例１に係る回路装置１０では、ESD印加時（電源電圧VDD1が例えば５．５Ｖ、信号端子への印加電圧が例えば１０Ｖ）に、第２トランジスタ１５ｂ（PMOSトランジスタ）は、ゲート・ソース間電圧VGS（信号端子電圧－電源電圧VDD1）＞0V＞しきい値電圧Vth(PMOS閾値)となるため、OFF状態であり、４段ダイオードストリングは電源電圧VDD1＞4×VF（ダイオード動作閾値）となりON状態である。第１トランジスタ１３のゲート・ソース間には、電源電圧VDD1とGND電圧（≪VDD1）との差分の半分がゲート・ソース間電圧VGSとして印加される（図４Ｂの例では略２．５Ｖ)。第１トランジスタ１３は、ゲート・ソース間電圧VGS＜0V＜しきい値電圧Vth(NMOS閾値となるためOFF状態であり、高い保護抵抗が実現できる。図４Ｂの例では、信号ピン（信号端子）に10Vの静電圧が印加されても、被保護回路１２に印加される静電圧は略２．５Ｖ－Vthまで低減される。そのため、一次保護素子部の各ダイオード（Primary Diode）のサイズも小さくすることができ、信号ピン容量を削減することも可能である。
≪回路装置の効果≫
　回路装置１０によれば、比較例１に係る回路装置Ｃ１と比べ、信号の高速伝送を可能としつつ、被保護回路１２に印加される静電圧を大幅に低減することができる（ESD保護性能を格段に向上することができる）。また、回路装置１０によれば、第１保護回路５１は、一次保護素子部(Primary Diode)の小型化が可能であることにより、設置面積を小さくすることができる。
＜２．本技術の第１実施形態の実施例２に係る回路装置＞
　図６は、本技術の第１実施形態の実施例２に係る回路装置２０の構成を示す図である。
　回路装置２０は、図６に示すように、保護回路５１が、制御電圧生成部５１ａを有していない点を除いて、実施例１に係る回路装置１０と同様の構成を有する。
　回路装置２０では、一例として、第１トランジスタ１３のゲートが抵抗器２３を介して第１電源１４に接続されている。抵抗器２３を介して電源と接続とすることで、第１トランジスタのESD耐圧をより高くすることができる。なお、第１トランジスタとして厚膜NMOSを用いている場合は、もともとESD耐圧は十分高いため、抵抗器２３は必須ではない。
　第１トランジスタ１３は、トランジスタ制御電圧（詳しくは第１トランジスタ１３のゲート電圧）と信号端子１１ａへの印加電圧との差分と、第１閾値との大小によりオンオフが切り替わる。ここでは、トランジスタ制御電圧は、第１トランジスタ１３のゲートと接続される第１電源１４の電圧である電源電圧VDD1に基づく電圧である。第１トランジスタ１３（NMOSトランジスタ）は、第１電源１４の電圧である電源電圧VDD1と信号端子１１ａへの印加電圧との差分が第１閾値以上であるときにオンとなり、該差分が該第１閾値未満であるときにオフとなる。
　図７Ａは、比較例１に係る回路装置Ｃ１のグラウンドGNDを基準に信号端子に正電荷が流入するESDイベント時の動作を示す図である。図７Ｂは、実施例２に係る回路装置２０のグラウンドGNDを基準に信号端子１１ａに正電荷が流入するESDイベント時の動作を示す図である。
　回路装置２０は、ESD印加時には、図７Ｂに示すように、図７Ａに示す比較例１に係る回路装置Ｃ１と比べ、保護抵抗としての第１トランジスタの抵抗値（オフ抵抗）を格段に大きくすることができ、信号端子に例えば１０Ｖの電圧が印加されたときに被保護回路に印加される静電圧を例えば３．５Ｖ（比較例１では６Ｖ）まで低減することができる。
　回路装置２０によれば、比較例１に係る回路装置Ｃ１と比べ、信号の高速伝送を可能としつつ、被保護回路に印加される静電圧を大幅に低減することができる（ESD保護性能を格段に向上することができる）。また、回路装置２０によれば、実施例１に係る回路装置１０に比べて、第１トランジスタ１３のゲート電位が高くなるためESD保護性能は劣るものの、第１保護回路が極めてシンプルに構成されているので、実装及びインプリメントが極めて容易である。
　図８は、比較例１、実施例１及び実施例２に係る回路装置Ｃ１、１０、２０のＥＳＤ保護性能を比較するための図である。図８において、横軸は時間（ｎｓ）、縦軸は、GNDを基準に信号端子に正電荷が流入するESD印加時において被保護回路に印加される電圧（Ｖ）を示す。図８より、比較例１に比べて、実施例２は、ESD印加時に被保護回路に印加される静電圧が十分に低くESD保護性能が十分に高いことが分かり、実施例１は、ESD印加時に被保護回路に印加される静電圧が格段に低くESD保護性能が格段に高いことが分かる。
＜３．本技術の第１実施形態の実施例３に係る回路装置＞
　図９は、本技術の第１実施形態の実施例３に係る回路装置３０の構成を示す図である。
　回路装置３０は、図９に示すように、複数の電源（例えば第１及び第２電源１４、２４）と接続される点及び第１及び第２保護回路５１、２１に加えて第２保護回路２６（電源保護回路）を有する点を除いて、実施例２に係る回路装置２０と概ね同様の構成を有する。第２保護回路２６は、第２保護回路２１と同様の構成及び機能を有する。
　回路装置３０では、被保護回路１２が第１電源１４と接続され、第１トランジスタ１３が抵抗器２３を介して第２電源２４と接続され、一次保護素子部１８が第２電源２４と接続され、二次保護素子部１９が第１電源１４と接続され、第２保護回路２１が第１電源１４と接続され、第２保護回路２６が第２電源２４と接続されている。
　回路装置３０では、一次保護素子部１８の第１クランプダイオード１８Ａのカソードが第２電源２４に接続されている。第１トランジスタ１３のゲートが、抵抗器２３を介して第２電源２４に接続されている。第２保護回路２６（例えばＲＣクランプ回路）は、正極端子（一端子）が第２電源２４に接続され、負極端子（他端子）がグラウンドGNDに接続されている。なお、一次保護素子部１８と第１電源１４とを電気的に接続し、且つ、二次保護素子部１９と第２電源２４とを電気的に接続してもよい。
　第１及び第２電源１４、２４の電源電圧VDD1、VDD2を異ならせることが可能である。例えばVDD1を被保護回路１２の駆動に適切な大きさ（例えば１．０Ｖ）に設定し、VDD2を第１トランジスタ１３のゲート電位をより上げることのできる大きさ（例えば１．８Ｖ）に設定することができる。保護抵抗を構成するトランジスタ１３のゲート電圧をより高く設定し、通常動作時における第１トランジスタ１３のON抵抗値をより小さくすることができる。
　図１０は、比較例３に係る回路装置Ｃ３の構成を示す図である。回路装置Ｃ３は、図１０に示すように、第１保護回路が、第１トランジスタ１３及び抵抗器２３を有しておらず、且つ、信号線の信号端子と被保護回路との間に保護抵抗としての抵抗器Ｒが接続されている点を除いて、実施例３に係る回路装置３０と同様の構成を有する。回路装置Ｃ３では、抵抗器Ｒは、一次保護素子部のノードに一端が接続され、二次保護素子部のノードに他端が接続されている。抵抗器Ｒの抵抗値は、ＥＳＤ保護性を高めるために大きく（例えば２００Ω）に設定されている。
　図１１Ａは、比較例３に係る回路装置Ｃ３のグラウンドGNDを基準に信号端子に正電荷が流入するESDイベント時の動作を示す図である。図１１Ｂは、実施例３に係る回路装置３０のグラウンドGNDを基準に信号端子１１ａに正電荷が流入するESDイベント時の動作を示す図である。
　回路装置３０は、ESD印加時には、図１１Ｂに示すように、図１１Ａに示す比較例３に係る回路装置Ｃ３と比べ、保護抵抗としての第１トランジスタの抵抗値（オフ抵抗）を格段に大きくすることができ、信号端子に例えば１０Ｖが印加されたときに被保護回路に印加される静電圧を略３Ｖ－Vth（例えば２Ｖ）まで低減することができる。
　回路装置３０によれば、比較例３に係る回路装置Ｃ３と比べ、信号の高速伝送を可能としつつ、被保護回路に印加される静電圧を大幅に低減することができる（ESD保護性能を格段に向上することができる）。また、回路装置３０によれば、第１トランジスタ１３のゲート電位を実施例１に係る回路装置１０と同等にできるため同等のESD保護性能を得ることができるとともに、第１保護回路が極めてシンプルに構成されているので、実装及びインプリメントが極めて容易である。
＜４．本技術の第１実施形態の実施例４に係る回路装置＞
　図１２は、本技術の第１実施形態の実施例４に係る回路装置４０の構成を示す図である。
　回路装置４０は、図１２に示すように、制御電圧生成部５１ａを含み、該制御電圧制御部５１ａのゲート電圧制御部が、第２電源２４と第１トランジスタ１３との間に接続され第１トランジスタ１３を制御するLP検出制御回路２７を有する点を除いて、実施例３に係る回路装置３０と概ね同様の構成を有する。
　LP検出制御回路２７は、MIPI(Mobile Industry Processor Interface)規格に準拠している。LP検出制御回路２７では、LP(Low Power)制御の制御論理を第１トランジスタ１３のゲート制御にそのまま流用することができる。
　LP検出制御回路２７は、入力端が抵抗器２３を介して、信号端子１１ａと第１トランジスタ１３のドレインとの間のノードに接続され、出力端が第１トランジスタ１３のゲートに接続されている。LP検出制御回路２７は、第２電源２４と電気的に接続されている。抵抗器２３は必須ではないが、抵抗器２３を用いることで、LP検出制御回路の入力端子容量が信号端子１１ａ に直結されることを回避でき、LP検出制御回路追加による信号端子１１ａからみた実効容量の増大を防ぐことができる。抵抗器２３の抵抗値は、例えば1000Ωに設定される。
　なお、ESD印加時におけるLP検出制御回路２７の出力は、第２電源２４の電源電圧VDD2又はグラウンド電位である。LP検出制御回路２７の出力がたとえ第２電源２４の電源電位となった場合でも、実施例３と同様に、比較例１に比べてESD保護性能は格段に向上する。
　図１３は、比較例４に係る回路装置Ｃ４の構成を示す図である。回路装置Ｃ４は、図１３に示すように、第１保護回路が、第１トランジスタ１３を有しておらず、信号線の信号端子と被保護回路との間に保護抵抗としての抵抗器Ｒが接続されている点を除いて、実施例４に係る回路装置４０と概ね同様の構成を有する。回路装置Ｃ４では、抵抗器Ｒは、一次保護素子部の一のノードに一端が接続され、二次保護素子部の一のノードに他端が接続されている。抵抗器Ｒの抵抗値は、ＥＳＤ保護性を高めるために大きく（例えば２００Ω）に設定されている。
　図１４Ａは、比較例４に係る回路装置Ｃ４のグラウンドGNDを基準に信号端子に正電荷が流入するESDイベント時の動作を示す図である。図１４Ｂは、実施例４に係る回路装置４０のグラウンドGNDを基準に信号端子１１ａに正電荷が流入するESDイベント時の動作を示す図である。
　回路装置４０は、ESD印加時には、図１４Ｂに示すように、図１４Ａに示す比較例４に係る回路装置Ｃ４と比べ、保護抵抗としての第１トランジスタの抵抗値（オフ抵抗）を格段に大きくすることができ、信号端子に例えば１０Ｖが印加されたときに被保護回路に印加される静電圧を十分に低減することができる。
　回路装置４０によれば、比較例４に係る回路装置Ｃ４と比べ、信号の高速伝送を可能としつつ、被保護回路に印加される静電圧を大幅に低減することができる（ESD保護性能を格段に向上することができる）。また、回路装置４０によれば、第１トランジスタ１３のゲート電位を実施例１に係る回路装置１０と同等にでき同等のESD保護性能を得ることができる。
＜５．本技術の第１実施形態の実施例５に係る回路装置＞
　図１５は、本技術の第１実施形態の実施例５に係る回路装置５０の構成を示す図である。
　回路装置５０は、図１５に示すように、制御電圧生成部５１ａのゲート電圧制御部が、第１電源１４と第１トランジスタ１３との間に接続され第１トランジスタ１３を制御するインバータ２８を含む論理回路を有する点を除いて、実施例２に係る回路装置２０と概ね同様の構成を有する。
　インバータ２８は、信号線２１に入力端が接続され、且つ、第１トランジスタ１３のゲートに出力端が接続されている。インバータ２８の入力端と信号線２１との間に抵抗器２３が接続されている。
　インバータ２８は、例えばCMOS(Complementary Metal-Oxide-Semiconductor)インバータである。
　詳述すると、インバータ２８は、入力端が抵抗器２３を介して、信号端子１１ａと第１トランジスタ１３のドレインとの間のノードに接続され、出力端が第１トランジスタ１３のゲートに接続されている。インバータ２８のPMOSトランジスタのソースが第１電源１４に接続されている。インバータ２８のNMOSトランジスタのソースがグラウンドGNDに接続されている。抵抗器２３は必須ではないが、抵抗器２３を用いることで、インバータ２８のゲート容量が信号端子１１ａ に直結されることを回避でき、インバータ２８による信号端子１１ａからみた実効容量の増大を防ぐことができる。抵抗器２３の抵抗値は、例えば1000Ωに設定される。
　インバータ２８では、PMOSトランジスタをNMOSトランジスタに対して相対的に大きくし、通常動作時に出力がHighになりやすいようにすることが好ましい。
　回路装置５０は、通常動作時において、インバータ２８の出力がHighとなる信号端子１１ａへの印加電圧の範囲で使用可能である。GNDを基準に信号端子に正電荷が流入するESD印加時においては、信号端子１１ａの電圧が回路系の最大電位となるので、インバータ２８の出力は確実にLowとなり、ESDを検出することができる。ESD印加時には、第１トランジスタ１３のゲート電位はグラウンド電位となるので、ESD保護性能が最も高い。
＜５．５．本技術の第１実施形態の実施例５の変形例に係る回路装置＞
　図１６は、本技術の第１実施形態の実施例５の変形例に係る回路装置５５の構成を示す図である。
　回路装置５５は、図１６に示すように、第１及び第２電源１４、２４と接続される点及び第１及び第２保護回路５１、２１に加えて２次保護素子としての第２保護回路２６を有している点を除いて、実施例５に係る回路装置５０と概ね同様の構成を有する。
　回路装置５５では、被保護回路１２が第１電源１４と接続され、第１トランジスタ１３がインバータ２８を介して第２電源２４と接続され、一次保護素子部１８が第２電源２４と接続され、二次保護素子部１９が第１電源１４と接続され、第２保護回路２１が第１電源１４と接続され、第２保護回路２６が第２電源２４と接続されている。
　回路装置５５では、第１クランプダイオード１８Ａのカソードが第２電源２４に接続されている。インバータ２８のPMOSトランジスタのソースが第２電源２４に接続されている。第２保護回路２６は、例えばＲＣクランプ回路であり、第２電源２４と電気的に接続されている。
＜６．本技術の第１実施形態の実施例６に係る回路装置＞
　図１７は、本技術の第１実施形態の実施例６に係る回路装置６０の構成を示す図である。
　回路装置６０は、図１７に示すように、制御電圧生成部５１ａのゲート電圧制御部が、縦続接続された複数（例えば２つ）のインバータ（例えば第１及び第２インバータ２８、２９）を含む論理回路を有する点及び第１トランジスタ１３としてPMOSトランジスタを用いている点を除いて、実施例５に係る回路装置５０と概ね同様の構成を有する。
　回路装置６０では、第１インバータ２８の入力端及び第２インバータ２９のPMOSトランジスタのソースが抵抗器２３を介して、信号端子１１ａと第１トランジスタ１３のドレインとの間のノードに接続されている。第１インバータ２８のNMOSトランジスタのソース及び第２インバータ２９のNMOSトランジスタのソースがグラウンドGNDに接続されている。第１インバータ２８の出力端と第２インバータ２９の入力端とが接続されている。第２インバータ２９の出力端が第１トランジスタ１３としてのPMOSトランジスタのゲートに接続されている。
　回路装置６０によれば、ゲート電圧制御部が、縦続接続された複数のインバータを有しているので、動作レベルに応じて第１トランジスタ１３を使用することが可能である。なお、回路装置６０において、第１トランジスタ１３はNMOSトランジスタであってもよい。回路装置６０は、縦続接続された３つ以上のインバータを有していてもよい。
＜６．５．本技術の第１実施形態の実施例６の変形例に係る回路装置＞
　図１８は、本技術の第１実施形態の実施例６の変形例に係る回路装置６５の構成を示す図である。
　回路装置６５は、図１８に示すように、第１及び第２電源１４、２４と接続される点及び第１及び第２保護回路５１、２１に加えて第２保護回路２６を有している点を除いて、実施例６に係る回路装置６０と概ね同様の構成を有する。
　回路装置６５では、被保護回路１２が第１電源１４と接続され、第１トランジスタ１３が論理回路を介して第２電源２４と接続され、一次保護素子部１８が第２電源２４と接続され、二次保護素子部１９が第１電源１４と接続され、第２保護回路２１が第１電源１４と接続され、第２保護回路２６が第２電源２４と接続されている。
　回路装置６５では、第１クランプダイオード１８Ａのカソードが第２電源２４に接続されている。第１インバータ２８のPMOSトランジスタのソースが第２電源２４に接続されている。第２保護回路２６は、例えばＲＣクランプ回路であり、第２電源２４と電気的に接続されている。
＜７．本技術の第１実施形態の実施例７に係る回路装置＞
　図１９は、本技術の第１実施形態の実施例７に係る回路装置７０の構成を示す図である。
　回路装置７０は、図１９に示すように、第１トランジスタ１３としてのPMOSトランジスタと第１トランジスタ３１としてのNMOSトランジスタとを含んで保護抵抗が構成されている点を除いて、実施例６に係る回路装置６０と概ね同様の構成を有する。
　回路装置７０では、第１インバータ２８の出力端と第２インバータ２９の入力端との間のノードと、第１トランジスタ３１のゲートとが接続されている。２つの第１トランジスタ１３、３１の各々が、信号端子１１ａと被保護回路１２の入出力端子１２ａとの間に接続されている。
　回路装置７０によれば、制御電圧生成部５１ａのゲート電圧制御部が、縦続接続された複数のインバータを有しているので、動作レベルに応じて２つの第１トランジスタ１３、３１の組み合わせを使用することが可能である。２つの第１トランジスタ１３、３１の組み合わせにより、第１トランジスタが単一の場合における電圧依存性を低減できる。なお、回路装置７０において、第１トランジスタ１３がNMOSトランジスタであり、且つ、第１トランジスタ３１がPMOSトランジスタであってもよい。
＜７．５．本技術の第１実施形態の実施例７の変形例に係る回路装置＞
　図２０は、本技術の第１実施形態の実施例７の変形例に係る回路装置７５の構成を示す図である。
　回路装置７５は、図２０に示すように、第１及び第２電源１４、２４と接続される点及び第１及び第２保護回路５１、２１に加えて第２保護回路２６を有している点を除いて、実施例７に係る回路装置７０と概ね同様の構成を有する。
　回路装置７５では、被保護回路１２が第１電源１４と接続され、第１トランジスタ１３が論理回路を介して第２電源２４と接続され、一次保護素子部１８が第２電源２４と接続され、二次保護素子部１９が第１電源１４と接続され、第２保護回路２１が第１電源１４と接続され、第２保護回路２６が第２電源２４と接続されている。
　回路装置７５では、第１クランプダイオード１８Ａのカソードが第２電源２４に接続されている。第１インバータ２８のPMOSトランジスタのソースが第２電源２４に接続されている。第２保護回路２６は、例えばＲＣクランプ回路であり、第２電源２４と電気的に接続されている。
＜８．本技術の第２実施形態に係る電子回路＞
　図２１は、本技術の第２実施形態に係る電子回路２０００の構成例を示す図である。電子回路２０００は、図２１に示すように、回路装置１００と被保護回路２００とを備えている。電子回路２０００は、例えば、高速信号伝送機能・ESD保護機能付きインターフェース回路を実現することができる。回路装置１００として、例えば、各実施例又は各変形例に係る回路装置を用いることができる。被保護回路２００として、例えば、被保護回路１２を用いることができる。
＜９．本技術の第３実施形態の実施例１に係る電子機器＞
　図２２は、本技術の第３実施形態の実施例１に係る電子機器３１００の構成例を示す図である。電子機器３１００は、第２実施形態に係る電子回路２０００と、送信部３００とを備えている。送信部３００は、電子回路２０００の回路装置１００の信号端子（信号入力端子）に信号出力端が接続されている。
＜１０．本技術の第３実施形態の実施例２に係る電子機器＞
　図２３は、本技術の第３実施形態の実施例２に係る電子機器３２００の構成例を示す図である。電子機器３２００は、第２実施形態に係る電子回路２０００と、受信部４００とを備えている。受信部４００は、電子回路２０００の回路装置１００の信号端子（信号出力端子）に信号入力端が接続されている。
＜１１．本技術の第３実施形態の実施例３に係る電子機器＞
　図２４は、本技術の第３実施形態の実施例３に係る電子機器３３００の構成例を示す図である。電子機器３３００は、第２実施形態に係る電子回路２０００と、送信部３００と、受信部４００とを備えている。電子回路２０００の回路装置１００は、信号入力線及び信号出力線を含む複数の信号線を有している。送信部３００は、電子回路２０００の回路装置１００の信号入力線の信号端子（信号入力端子）に信号出力端が接続されている。受信部４００は、電子回路２０００の回路装置１００の信号出力線の信号端子（信号出力端子）に信号入力端が接続されている。
＜１２．本技術の第３実施形態の実施例４に係る電子機器＞
　図２５は、本技術の第３実施形態の実施例４に係る電子機器３４００の構成例を示す図である。電子機器３４００は、第２実施形態に係る電子回路２０００と、送受信部５００とを備えている。電子回路２０００の回路装置１００は、信号入力線及び信号出力線を含む複数の信号線を有している。送受信部５００は、回路装置１００の信号入力線の信号端子（信号入力端子）に信号出力端が接続され、回路装置１００の信号出力線の信号端子（信号出力端子）に信号入力端が接続されている。
　上記第３実施形態の各実施例に係る電子機器としては、例えば、無線又は有線の通信装置（例えば送信機、受信機、送受信機等）イメージセンサを有するカメラ等の撮像装置、プロジェクタ、ヘッドアップディスプレイ、ヘッドマウントディスプレイ等の画像表示装置、パソコン等の処理装置、スマートフォン、スマートウォッチ、タブレット、ノートパソコン等の低消費電力機器などが挙げられる。
＜１３．本技術の変形例＞
　本技術は、以上説明した各実施形態及び各変形例に限らず、種々の変更が可能である。
　第１トランジスタ１３及び／又は第１トランジスタ３１及び／又は第２トランジスタ１５ｂは、MOSFETに限らず、例えばバイポーラトランジスタや接合FETであってもよい。
　上記各実施例及び各変形例に係る回路装置、該回路装置及び被保護回路を備える電子回路、並びに該電子回路を備える電子機器を構成する各回路要素を該回路要素と同一の機能を有する等価回路に置き換えてもよい。
　上記各実施形態（各実施例）及び各変形例に係る回路装置の構成の一部を相互に矛盾しない範囲内で組み合わせてもよい。
　また、本技術は、以下のような構成をとることもできる。
（１）信号端子を有し、該信号端子と被保護回路との間で信号を伝送する信号線と、
　第１保護回路と、
　を備え、
　前記第１保護回路は、
　前記信号線を導通／遮断するようにオン／オフする第１トランジスタと、
　前記第１トランジスタを制御する制御電圧として、通常動作時に応じた電圧又はESDイベント時に応じた電圧を生成する制御電圧生成部と、
　前記信号端子と前記第１トランジスタとの間にノードが接続された一次保護素子部と、　を含み、
　前記信号端子への印加電圧及び前記制御電圧に応じて、前記第１トランジスタがオン／オフする、回路装置。
（２）前記第１トランジスタは、前記制御電圧と前記印加電圧との差分と、第１閾値との大小によりオンオフが切り替わる、（１）に記載の回路装置。
（３）前記被保護回路は、一端子が電源と接続され、
　前記制御電圧生成部は、前記電源又は該電源とは異なる電源であって、前記第１トランジスタのゲートと接続される電源を含む、（１）又は（２）に記載の回路装置。
（４）前記制御電圧は、前記ゲートと接続される前記電源の電圧である電源電圧又は該電源電圧に基づく電圧である、（３）に記載の回路装置。
（５）前記制御電圧生成部は、前記第１トランジスタのゲートと、該ゲートと接続された前記電源との間に接続された抵抗器を含む、（３）又は（４）に記載の回路装置。
（６）前記被保護回路は、一端子が電源と接続され、且つ、他端子がグラウンドと接続され、
　前記制御電圧生成部は、複数のダイオードが縦続接続されたダイオードストリングであって一端子が前記電源と接続され且つ他端子が前記グラウンドと接続されたダイオードストリングを含み、
　前記第１トランジスタのゲートと、前記ダイオードストリングのノードとが接続されている、（１）～（５）のいずれか１つに記載の回路装置。
（７）前記被保護回路は、一端子が電源と接続され、
　前記制御電圧生成部は、前記制御電圧としての、前記第１トランジスタのゲート電圧を制御するゲート電圧制御部であって前記第１トランジスタと、前記電源又は該電源とは異なる電源との間に接続されたゲート電圧制御部を含む、（１）～（６）のいずれか１つに記載の回路装置。
（８）前記ゲート電圧制御部は、前記第１トランジスタのゲートと、前記ゲート電圧制御部と接続される前記電源との間を導通／遮断するようにオン／オフする第２トランジスタを含む、（７）に記載の回路装置。
（９）前記第２トランジスタは、前記印加電圧と前記ゲート電圧制御部と接続される前記電源の電圧である電源電圧との差分と、第２閾値との大小によりオンオフが切り替わる、（８）に記載の回路装置。
（１０）前記制御電圧生成部は、前記信号線と前記第２トランジスタのゲートとの間に接続された抵抗器を含む、（８）又は（９）に記載の回路装置。
（１１）前記ゲート電圧制御部は、前記信号線に入力端が接続され、且つ、前記第１トランジスタのゲートに出力端が接続された論理回路を含む、（７）～（１０）のいずれか１つに記載の回路装置。
（１２）前記制御電圧生成部は、前記信号線と前記入力端との間に接続された抵抗器を含む、（１１）に記載の回路装置。
（１３）前記論理回路は、１つのインバータ又は縦続接続された複数のインバータを含む、（１１）又は（１２）に記載の回路装置。
（１４）前記被保護回路は、一端子が電源と接続され、且つ、他端子がグラウンドと接続され、
　前記一次保護素子部は、一端子が前記電源と接続され、且つ、他端子が前記グラウンドと接続されている、（１）に記載の回路装置。
（１５）前記第１保護回路は、前記第１トランジスタと前記被保護回路との間にノードが接続された二次保護素子部を更に含む、（１）～（１４）のいずれか１つに記載の回路装置。
（１６）前記被保護回路は、一端子が電源と接続され、且つ、他端子がグラウンドと接続され、
　前記二次保護素子部は、一端子が前記電源と接続され、且つ、他端子が前記グラウンドと接続されている、（１５）に記載の回路装置。
（１７）前記被保護回路は、一端子が電源と接続され、且つ、他端子がグラウンドと接続され、
　一端子が前記電源と接続され、且つ、他端子が前記グラウンドと接続された第２保護回路を更に備える、（１）～（１６）のいずれか１つに記載の回路装置。
（１８）前記被保護回路及び前記一次保護素子部は、異なる電源と接続される、（１）～（１７）のいずれか１つに記載の回路装置。
（１９）前記第２保護回路は、前記電源とは異なる電源と接続される、（１７）又は（１８）に記載の回路装置。
（２０）前記被保護回路は、インターフェース回路である、（１）～（１９）のいずれか１つに記載の回路装置。
（２１）前記第１トランジスタは、ＭＯＳＦＥＴである、（１）～（２０）のいずれか１つに記載の回路装置。
（２２）前記第２トランジスタは、ＭＯＳＦＥＴである、（８）～（２１）のいずれか１つに記載の回路装置。
（２３）被保護回路と、
　信号端子を有し、該信号端子と被保護回路との間で信号を伝送する信号線と、
　前記信号線を導通／遮断するようにオン／オフする第１トランジスタを含む第１保護回路と、
　前記第１トランジスタを制御する制御電圧として、通常動作時に応じた電圧又はESDイベント時に応じた電圧を生成する制御電圧生成部と、
を備え、
　前記信号端子への印加電圧及び前記制御電圧に応じて、前記第１トランジスタがオン／オフする、回路装置と、
　を備える、電子回路。
（２４）被保護回路と、
　信号端子を有し、該信号端子と被保護回路との間で信号を伝送する信号線と、
　前記信号線を導通／遮断するようにオン／オフする第１トランジスタを含む第１保護回路と、
　前記第１トランジスタを制御する制御電圧として、通常動作時に応じた電圧又はESDイベント時に応じた電圧を生成する制御電圧生成部と、
を備え、
　前記信号端子への印加電圧及び前記制御電圧に応じて、前記第１トランジスタがオン／オフする、回路装置と、
　を含む、電子回路を備える、電子機器。
　１０、２０、３０、４０、５０、５５、６０、６５、７０、７５：回路装置
　１１：信号線
　１１ａ：信号端子
　１３：第１トランジスタ
　１４：第１電源（電源）
　１５：ゲート電圧制御部
　１５ａ： 抵抗器
　１５ｂ：第２トランジスタ
　１７：ダイオードストリング
　１７Ａ：第１ダイオード（ダイオード）
　１７Ｂ：第２ダイオード（ダイオード）
　１７Ｃ：第３ダイオード（ダイオード）
　１７Ｄ：第４ダイオード（ダイオード）
　１８：一次保護素子部
　１９：二次保護素子部
　２１：第２保護回路
　２３：抵抗器
　２４：第２電源（電源）
　２６：第２保護回路
　２７：ＬＰ検出制御回路（ゲート電圧制御部）
　２８：インバータ、第１インバータ（インバータ）
　２９：第２インバータ（インバータ）
　３１：第１トランジスタ
　５１：第１保護回路
　５１ａ：制御電圧生成部
　２０００：電子回路
　３１００、３２００、３３００、３４００：電子機器

Claims (20)

  1. 　信号端子を有し、該信号端子と被保護回路との間で信号を伝送する信号線と、
    　第１保護回路と、
    　を備え、
    　前記第１保護回路は、
    　前記信号線を導通／遮断するようにオン／オフする第１トランジスタと、
    　前記第１トランジスタを制御する制御電圧として、通常動作時に応じた電圧又はESDイベント時に応じた電圧を生成する制御電圧生成部と、
    　前記信号端子と前記第１トランジスタとの間にノードが接続された一次保護素子部と、
    　を含み、
    　前記信号端子への印加電圧及び前記制御電圧に応じて、前記第１トランジスタがオン／オフする、回路装置。
  2. 　前記第１トランジスタは、前記制御電圧と前記印加電圧との差分と、第１閾値との大小によりオンオフが切り替わる、請求項１に記載の回路装置。
  3. 　前記被保護回路は、一端子が電源と接続され、
    　前記制御電圧生成部は、前記電源又は該電源とは異なる電源であって、前記第１トランジスタのゲートと接続される電源を含む、請求項１に記載の回路装置。
  4. 　前記制御電圧は、前記ゲートと接続される前記電源の電圧である電源電圧又は該電源電圧に基づく電圧である、請求項３に記載の回路装置。
  5. 　前記制御電圧生成部は、前記ゲートと、該ゲートと接続された前記電源との間に接続された抵抗器を含む、請求項３に記載の回路装置。
  6. 　前記被保護回路は、一端子が電源と接続され、且つ、他端子がグラウンドと接続され、
    　前記制御電圧生成部は、複数のダイオードが縦続接続されたダイオードストリングであって一端子が前記電源と接続され且つ他端子が前記グラウンドと接続されたダイオードストリングを含み、
    　前記第１トランジスタのゲートと、前記ダイオードストリングのノードとが接続されている、請求項１に記載の回路装置。
  7. 　前記被保護回路は、一端子が電源と接続され、
    　前記制御電圧生成部は、前記制御電圧としての、前記第１トランジスタのゲート電圧を制御するゲート電圧制御部であって前記第１トランジスタと、前記電源又は該電源とは異なる電源との間に少なくとも一部が接続されたゲート電圧制御部を含む、請求項１に記載の回路装置。
  8. 　前記ゲート電圧制御部は、前記第１トランジスタのゲートと、前記ゲート電圧制御部と接続される前記電源との間を導通／遮断するようにオン／オフする第２トランジスタを含む、請求項７に記載の回路装置。
  9. 　前記第２トランジスタは、前記印加電圧と前記ゲート電圧制御部と接続される前記電源の電圧である電源電圧との差分と、第２閾値との大小によりオンオフが切り替わる、請求項８に記載の回路装置。
  10. 　前記制御電圧生成部は、前記信号線と前記第２トランジスタのゲートとの間に接続された抵抗器を含む、請求項８に記載の回路装置。
  11. 　前記ゲート電圧制御部は、前記信号線に入力端が接続され、且つ、前記第１トランジスタのゲートに出力端が接続された論理回路を含む、請求項７に記載の回路装置。
  12. 　前記制御電圧生成部は、前記信号線と前記入力端との間に接続された抵抗器を含む、請求項１１に記載の回路装置。
  13. 　前記論理回路は、１つのインバータ又は縦続接続された複数のインバータを含む、請求項１１に記載の回路装置。
  14. 　前記被保護回路は、一端子が電源と接続され、且つ、他端子がグラウンドと接続され、
    　前記一次保護素子部は、一端子が前記電源と接続され、且つ、他端子が前記グラウンドと接続されている、請求項１に記載の回路装置。
  15. 　前記第１保護回路は、前記第１トランジスタと前記被保護回路との間にノードが接続された二次保護素子部を更に含む、請求項１に記載の回路装置。
  16. 　前記被保護回路は、一端子が電源と接続され、且つ、他端子がグラウンドと接続され、
    　前記二次保護素子部は、一端子が前記電源と接続され、且つ、他端子が前記グラウンドと接続されている、請求項１５に記載の回路装置。
  17. 　前記被保護回路は、一端子が電源と接続され、且つ、他端子がグラウンドと接続され、
    　一端子が前記電源と接続され、且つ、他端子が前記グラウンドと接続された第２保護回路を更に備える、請求項１に記載の回路装置。
  18. 　前記被保護回路及び前記一次保護素子部は、異なる電源と接続される、請求項１に記載の回路装置。
  19. 　前記第２保護回路は、前記電源とは異なる電源と接続される、請求項１７に記載の回路装置。
  20. 　前記被保護回路は、インターフェース回路である、請求項１に記載の回路装置。
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