WO2025192022A1 - 半導体装置 - Google Patents

半導体装置

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WO2025192022A1
WO2025192022A1 PCT/JP2025/001248 JP2025001248W WO2025192022A1 WO 2025192022 A1 WO2025192022 A1 WO 2025192022A1 JP 2025001248 W JP2025001248 W JP 2025001248W WO 2025192022 A1 WO2025192022 A1 WO 2025192022A1
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WO
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insulating film
semiconductor device
lower insulating
resistive layer
layer
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PCT/JP2025/001248
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English (en)
French (fr)
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太一 狩野
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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    • H10D1/40—Resistors
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10W20/01—Manufacture or treatment
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes

Definitions

  • This disclosure relates to a semiconductor device.
  • Patent Document 1 discloses a resistor element comprising a first external connection electrode provided on the upper surface of a chip, a second external connection electrode provided in parallel to and spaced apart from the first external connection electrode, and a protective film covering the first and second external connection electrodes and having a first opening and a second opening that expose a portion of the upper surfaces of the first and second external connection electrodes, respectively, and further discloses that the resistor element may have a horizontal structure.
  • Patent Document 2 discloses a resistor element comprising: a lower insulating film; a resistive layer provided on the lower insulating film; a resistive layer protection element provided on the lower insulating film in parallel with one sidewall surface of the resistive layer and having a pn junction formed by an alternating arrangement of n-type bands made of n-type layers and p-type bands made of p-type layers connected in series; an interlayer insulating film provided to cover the resistive layer and the resistive layer protection element; external connection electrodes provided on the interlayer insulating film and electrically connected to one terminal of the resistive layer and one terminal of the resistive layer protection element, respectively; and external connection electrodes provided on the interlayer insulating film and electrically connected to the other terminal of the resistive layer and the other terminal of the resistive layer protection element, respectively. It further discloses that the resistor element may have a horizontal structure.
  • the present disclosure aims to provide a semiconductor device that can realize resistance and capacitance on a single chip.
  • One aspect of the present disclosure is a semiconductor device comprising: a semiconductor substrate; a lower-layer insulating film provided on the upper surface of the semiconductor substrate; a resistive layer provided on the upper surface of the lower-layer insulating film; an interlayer insulating film provided on the upper surfaces of the lower-layer insulating film and the resistive layer; a first surface electrode provided on the upper surface of the interlayer insulating film and electrically connected to one end of the resistive layer; a second surface electrode provided on the upper surface of the interlayer insulating film and spaced apart from the first surface electrode and electrically connected to the other end of the resistive layer; and a back surface electrode provided on the lower surface of the semiconductor substrate, wherein a resistance formed by the resistive layer and a first capacitance having the lower-layer insulating film below the resistive layer as a dielectric are connected in parallel to the first surface electrode.
  • This disclosure makes it possible to provide a semiconductor device that can realize resistance and capacitance on a single chip.
  • FIG. 1 is a plan view illustrating an example of a semiconductor device according to a first embodiment.
  • 2 is a cross-sectional view taken along line AA' in FIG. 1.
  • FIG. 2 is a circuit diagram showing an equivalent circuit of the semiconductor device according to the first embodiment.
  • FIG. 1 is a circuit diagram showing an application example of the semiconductor device according to the first embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a comparative example.
  • FIG. 10 is a cross-sectional view of a semiconductor device according to a comparative example with an equivalent circuit added.
  • FIG. 10 is a circuit diagram showing an equivalent circuit of a semiconductor device according to a comparative example.
  • FIG. 10 is another circuit diagram showing an equivalent circuit of the semiconductor device according to the comparative example.
  • FIG. 10 is a plan view illustrating an example of a semiconductor device according to a second embodiment. 10 is a cross-sectional view taken along line AA' in FIG. 9. 10 is a cross-sectional view taken along line BB' in FIG. 9. FIG. 10 is a plan view illustrating an example of a semiconductor device according to a third embodiment. 13 is a cross-sectional view taken along line AA' in FIG. 12. 13 is a cross-sectional view taken along line BB' in FIG. 12.
  • first to third embodiments will be described below with reference to the drawings.
  • identical or similar parts will be designated by the same or similar reference numerals, and duplicate explanations will be omitted.
  • the drawings are schematic, and the relationship between thickness and planar dimensions, the thickness ratio of each layer, etc. may differ from the actual ones.
  • parts with different dimensional relationships and ratios may be included between the drawings.
  • the first to third embodiments shown below are examples of devices and methods that embody the technical ideas of the present disclosure, and the technical ideas of the present disclosure do not specify the materials, shapes, structures, arrangements, etc. of the components as described below.
  • the semiconductor device according to the first embodiment is a semiconductor chip having a substantially rectangular planar pattern, with the longitudinal direction being the direction in which the surface electrodes 5a, resistive layer 3, and surface electrodes 5b are arranged (the left-right direction in FIG. 1), and the lateral direction being a direction perpendicular to the direction in which the surface electrodes 5a, resistive layer 3, and surface electrodes 5b are arranged (the up-down direction in FIG. 1).
  • the chip size of the semiconductor device according to the first embodiment is, for example, approximately 3.0 mm x 2.5 mm, but is not limited to this.
  • the lower insulating film 2 has a rectangular planar pattern whose longitudinal direction is the longitudinal direction of the semiconductor device according to the first embodiment (left-right direction in FIG. 1).
  • the resistive layer 3, which is located above the lower insulating film 2, is located inside the outer contour of the lower insulating film 2.
  • the resistive layer 3 has a rectangular planar pattern whose longitudinal direction is the longitudinal direction of the lower insulating film 2 (left-right direction in FIG. 1).
  • the surface electrodes 5a and 5b, located above the resistive layer 3, are arranged inside the outer shape of the lower insulating film 2, sandwiching the resistive layer 3.
  • the surface electrodes 5a and 5b have a roughly rectangular planar pattern with the longitudinal direction being the short-side direction of the lower insulating film 2 (the vertical direction in Figure 1).
  • the surface electrode 5a is electrically connected to the resistive layer 3 via multiple contacts 6a at a position overlapping one longitudinal end of the resistive layer 3 located below the surface electrode 5a.
  • the number and positions of the contacts 6a are not particularly limited.
  • the surface electrode 5b is electrically connected to the resistive layer 3 via multiple contacts 6b at a position overlapping the other longitudinal end of the resistive layer 3 located below the surface electrode 5b.
  • the number and positions of the contacts 6b are not particularly limited.
  • Opening 7a exposes part of the upper surface of surface electrode 5a as a pad area (effective connection area) that can be connected to external connection means such as a bonding wire.
  • Opening 7b exposes part of the upper surface of surface electrode 5b as a pad area (effective connection area) that can be connected to external connection means such as a bonding wire.
  • FIG. 2 shows a cross section taken along line A-A', which passes through the resistive layer 3 and surface electrodes 5a and 5b in FIG. 1.
  • the semiconductor device according to the first embodiment includes a semiconductor substrate 1, a lower insulating film (first insulating film) 2 provided on the upper surface of the semiconductor substrate 1, and a resistive layer 3 provided on the upper surface of the lower insulating film 2.
  • the thickness of the semiconductor substrate 1 is, for example, approximately 250 ⁇ m or more and 450 ⁇ m or less.
  • a low-resistivity substrate such as a silicon substrate doped with a high concentration of n-type impurities can be used as the semiconductor substrate 1.
  • a silicon substrate doped with a high concentration of p-type impurities or a semiconductor substrate other than silicon can also be used as the semiconductor substrate 1.
  • the lower insulating film 2 may be a silicon oxide film ( SiO2 film), a silicon nitride film ( Si3N4 film), or a composite film thereof.
  • a capacitance also called a "capacitor”
  • LOC local oxidation of silicon
  • TEOS film formed by a chemical vapor deposition (CVD) method using tetraethoxysilane (TEOS) gas, an organosilicon compound, may be used as the lower insulating film 2.
  • the thickness of the lower insulating film 2 may be, for example, approximately 15 nm to 1000 nm, approximately 15 nm to 800 nm, approximately 15 nm to 500 nm, approximately 15 nm to 300 nm, or approximately 15 nm to 100 nm.
  • the thickness of the lower insulating film 2 may also be approximately 50 nm to 1000 nm, approximately 50 nm to 800 nm, approximately 50 nm to 500 nm, approximately 50 nm to 300 nm, or approximately 50 nm to 100 nm.
  • the thickness of the lower insulating film 2 is preferably approximately 800 nm or less, more preferably approximately 500 nm or less, more preferably approximately 300 nm or less, and even more preferably approximately 100 nm or less. Furthermore, when the semiconductor device according to the first embodiment is applied to the gate resistor of an IGBT, which is a switching element, the thickness of the lower insulating film 2 is preferably approximately 15 nm or more, from the perspective of ensuring a gate voltage of approximately ⁇ 15 V for the IGBT. Furthermore, from the perspectives of reliability and lifespan, when designed in the same way as the gate insulating film, the thickness of the lower insulating film 2 is preferably approximately 50 nm or more.
  • the area of the lower insulating film 2 immediately below the resistive layer 3 is preferably about 1.5 mm2 or more to achieve a capacitance value of about 1 nF or more.
  • the thickness of the resistive layer 3 is, for example, approximately 400 nm or more and 600 nm or less.
  • the sheet resistance of the resistive layer 3 is, for example, approximately 100 ⁇ / ⁇ or more and 200 ⁇ / ⁇ or less.
  • the resistance value of the resistive layer 3 can be controlled by adjusting the thickness of the resistive layer 3, the width of the resistive layer 3 in the depth direction in Figure 2, the length of the resistive layer 3 in the left-right direction in Figure 2, the material of the resistive layer 3, the connection positions of the resistive layer 3 and the contacts 6a and 6b, etc.
  • the resistive layer 3 is not limited to doped polysilicon, but may be a film of a nitride of a transition metal such as tantalum nitride (TaN x ), or a laminated film of high-melting point metal films laminated in the order of chromium (Cr)-nickel (Ni)-manganese (Mn).
  • the resistive layer 3 may also be a thin film of silver palladium (AgPd) or ruthenium oxide (RuO 2 ).
  • An interlayer insulating film (second insulating film) 4 is provided on the upper surfaces of the lower insulating film 2 and the resistive layer 3 so as to cover the lower insulating film 2 and the resistive layer 3.
  • the thickness of the interlayer insulating film 4 is, for example, about 1 ⁇ m or more and 2 ⁇ m or less.
  • SiO2 film silicon oxide film that does not contain phosphorus (P) or boron
  • SSG film silicon oxide film
  • BPSG film silicon oxide film
  • Si3N4 film silicon nitride film
  • a pair of surface electrodes 5a, 5b are provided spaced apart from each other on the upper surface of the interlayer insulating film 4.
  • the surface electrode 5a is located above the lower insulating film 2 and overlaps one longitudinal end of the resistive layer 3 in the depth direction.
  • the surface electrode 5a is electrically connected to one longitudinal end of the resistive layer 3 via a contact 6a embedded in a contact hole provided in the interlayer insulating film 4.
  • the surface electrode 5b is located above the lower insulating film 2 and overlaps the other longitudinal end of the resistive layer 3 in the depth direction.
  • the surface electrode 5b is electrically connected to the other longitudinal end of the resistive layer 3 via a contact 6b embedded in a contact hole provided in the interlayer insulating film 4.
  • the semiconductor device of the first embodiment forms a resistor with a horizontal structure, with the current path passing through the surface electrode 5a, contact 6a, resistive layer 3, contact 6b, and surface electrode 5b.
  • the thickness of the surface electrodes 5a, 5b is, for example, approximately 1 ⁇ m or more and 5 ⁇ m or less.
  • the surface electrodes 5a, 5b can be composed of, for example, a laminated film of titanium/titanium nitride (Ti/TiN) as a barrier metal, aluminum-silicon (Al-Si), and TiN/Ti as an anti-reflection film.
  • Ti/TiN titanium/titanium nitride
  • Al-Si aluminum-silicon
  • TiN/Ti aluminum-silicon
  • a protective film 7 is disposed on the upper surfaces of the interlayer insulating film 4 and the surface electrodes 5a, 5b.
  • the protective film 7 is not particularly limited as long as it is an insulating film, but it can be formed, for example, from a composite film formed by sequentially laminating a TEOS film, a Si3N4 film, and a polyimide film. Openings 7a, 7b are provided in the protective film 7. The portions of the surface electrodes 5a, 5b exposed from the openings 7a, 7b become pad regions (electrode pads) to which bonding wires (not shown) such as aluminum (Al) can be connected.
  • the back electrode 9 can be composed of, for example, a single layer film made of gold (Au) or a metal film laminated in the order of titanium (Ti), nickel (Ni), and gold (Au).
  • the outermost layer of the back electrode 9 can be composed of a solderable material.
  • a capacitance is formed with the resistive layer 3 as one electrode, the lower insulating film 2 below (directly below) the resistive layer 3 as a dielectric (insulator), and the semiconductor substrate 1 and back electrode 9 as the other electrode.
  • Figure 2 shows a resistance R1 formed by the resistive layer 3 and a capacitance C1 with the lower insulating film 2 as a dielectric, schematically represented by circuit symbols.
  • FIG. 3 shows an equivalent circuit of the semiconductor device according to the first embodiment shown in FIGS. 1 and 2.
  • One end of resistor R1 and one end of capacitor C1 are connected to terminal T1, which corresponds to surface electrode 5a shown in FIGS. 1 and 2.
  • Terminal T2 which corresponds to surface electrode 5b shown in FIGS. 1 and 2 is connected to the other end of resistor R1.
  • Terminal T3 which corresponds to back electrode 9 shown in FIGS. 1 and 2 is connected to the other end of capacitor C1.
  • a semiconductor substrate 1 such as a silicon substrate doped with a high concentration of n-type impurities, is prepared.
  • a lower insulating film 2 is formed on the upper surface of the semiconductor substrate 1 using a method such as LOCOS. Then, if necessary, a portion of the outer periphery of the lower insulating film 2 is selectively removed using photolithography, dry etching, or the like.
  • a resistive layer 3 is formed on the upper surface of the semiconductor substrate 1 and the lower insulating film 2 using CVD, ion implantation, etc. Then, a portion of the outer periphery of the resistive layer 3 is selectively removed using photolithography, dry etching, etc.
  • the interlayer insulating film 4 is deposited on the upper surface of the lower insulating film 2 and the resistive layer 3 using a method such as CVD. Then, portions of the interlayer insulating film 4 are selectively removed using photolithography and dry etching, etc., to open contact holes in the interlayer insulating film 4.
  • a metal film is deposited using vacuum deposition or sputtering, etc., to fill the contact holes. Then, portions of the metal film are selectively removed using photolithography and dry etching, etc., to form surface electrodes 5a and 5b on the upper surface of the interlayer insulating film 4.
  • a protective film 7 is formed on the upper surfaces of the interlayer insulating film 4 and the surface electrodes 5a and 5b. Then, portions of the protective film 7 are selectively removed using photolithography, dry etching, or the like, to form openings 7a and 7b in the protective film 7.
  • the underside of the semiconductor substrate 1 is ground to adjust the thickness of the semiconductor substrate 1.
  • a backside electrode 9 is formed on the underside of the semiconductor substrate 1 by vacuum deposition, sputtering, or the like. Note that a large number of chip regions with a configuration similar to that of the semiconductor device according to the first embodiment shown in Figures 1 and 2 are formed as matrix-shaped chip regions on a single wafer, and these chip regions are separated by dicing into chips of the semiconductor device according to the first embodiment shown in Figures 1 and 2.
  • FIG. 4 shows an example in which the semiconductor device according to the first embodiment is applied to a semiconductor module 10 that drives a motor 30.
  • the semiconductor module 10 may be an intelligent power module (IPM).
  • the semiconductor module 10 includes switching elements S1 to S6, a high-voltage integrated circuit (HVIC) 11, and a low-voltage integrated circuit (LVIC) 12 that serve as control circuits (driver ICs) that control (drive) the switching elements S1 to S6.
  • the switching elements S1 to S6 may be, for example, insulated gate bipolar transistors (IGBTs) or metal-oxide semiconductor field-effect transistors (MOSFETs).
  • IGBTs insulated gate bipolar transistors
  • MOSFETs metal-oxide semiconductor field-effect transistors
  • the semiconductor module 10 is connected to the motor 30, a DC power supply V DC , a current detection resistor R det, power supply capacitors CB(U), CB(V), and CB(W), a signal power supply V CC , and a controller 20.
  • Motor 30 is a three-phase motor connected to the output terminals U, V, and W of three half-bridge circuits.
  • the positive pole of DC power supply VDC is connected to the positive DC terminal P of the three half-bridge circuits.
  • the negative pole of DC power supply VDC is connected to the negative DC terminals N(U), N(V), and N(W) of the three half-bridge circuits via current detection resistor Rdet.
  • Power supply capacitors CB(U), CB(V), and CB(W) are used as gate drive power supplies for the high-potential side switching elements S1, S2, and S3.
  • one terminal is connected to gate power supply terminal VBU , and the other terminal is connected to reference potential terminal VS2U .
  • the pair of terminals of power supply capacitor CB(V) one terminal is connected to gate power supply terminal VBV , and the other terminal is connected to reference potential terminal VS2V .
  • the pair of terminals of power supply capacitor CB(W) one terminal is connected to gate power supply terminal VBW , and the other terminal is connected to reference potential terminal VS2W .
  • the positive electrode of the signal power supply Vcc is connected to the signal power supply terminal V CCH and the signal power supply terminal V CCL , respectively.
  • the negative electrode of the signal power supply Vcc is connected to the common terminal COM and the ground terminal GND of the controller 20, respectively.
  • the signal power supply terminal V CCH and each of the gate power supply terminals V BU , V BV , and V BW are connected via bootstrap diodes (BSD) 13, with the anode connected to the signal power supply terminal V CCH .
  • BSD bootstrap diodes
  • the controller 20 is a microprocessing unit (MPU) for pulse width modulation (PWM) control, and is connected to signal input terminals U INH , V INH , and W INH , a common terminal COM, signal input terminals U INL , V INL , and W INL , and a current detection terminal IS.
  • MPU microprocessing unit
  • PWM pulse width modulation
  • the controller 20 outputs PWM signals input to the signal input terminals U INH , V INH , and W INH and the signal input terminals U INL , V INL , and W INL , respectively.
  • the PWM signals input to the signal input terminals U INH , V INH , and W INH are input to the HVIC 11.
  • the PWM signals input to the signal input terminals U INL , V INL , and W INL are input to the LVIC 12.
  • the HVIC 11 and the LVIC 12 output signals from the output terminals U OUT , V OUT , and W OUT that change the gate potentials of the corresponding switching elements S1 to S6 based on the input PWM signals. As a result, the switching elements S1 to S6 are switched on and off based on the PWM signals from the controller 20.
  • the semiconductor module 10 detects the current flowing through each phase of the three half-bridge circuits based on the resistance value of the current detection resistor Rdet, and has the function of protecting the semiconductor module 10 from damage when an overcurrent occurs.
  • a current level signal corresponding to changes in the resistance value of the current detection resistor Rdet is input to the LVIC 12 via the current detection terminal IS and also to the controller 20.
  • the LVIC 12 determines whether an overcurrent has occurred based on the results of comparing the current level signal with a reference value, and if an overcurrent has occurred, it shuts off the current in the LVIC 12.
  • the controller 20 also determines whether an overcurrent has occurred based on the results of comparing the current level signal with a reference value, and if an overcurrent has occurred, it shuts off the current in the LVIC 11.
  • a resistor R11 is connected between the output terminal UOUT of the HVIC11 and the gate of the switching element S1.
  • a capacitor C11 is connected between the output terminal UOUT of the HVIC11, one end of the resistor R11, and the output terminal U.
  • the resistor R11 and the capacitor C11 are configured on a single semiconductor chip 41 corresponding to the semiconductor device according to the first embodiment shown in FIGS. 1 and 2.
  • the resistor R11 functions as a gate resistor, for example, to suppress oscillation when the switching element S1 is short-circuited.
  • Resistors R12 to R16 which will be described later, have the same function as the resistor R11.
  • the capacitor C11 has the function of protecting the gate voltage of the switching element S1 from jumping up and the function of controlling the turn-on time.
  • the capacitors C12 to C16 which will be described later, also have the same function as the capacitor C11.
  • a resistor R12 is connected between the output terminal VOUT of the HVIC 11 and the gate of the switching element S2.
  • a capacitor C12 is connected between the output terminal VOUT of the HVIC 11 and one end of the resistor R12 and the output terminal V.
  • the resistor R12 and the capacitor C12 are configured on one semiconductor chip 42 corresponding to the semiconductor device according to the first embodiment shown in FIGS.
  • a resistor R13 is connected between the output terminal WOUT of the HVIC 11 and the gate of the switching element S3.
  • a capacitor C13 is connected between the output terminal WOUT of the HVIC 11, one end of the resistor R13, and the output terminal W.
  • the resistor R13 and the capacitor C13 are configured on one semiconductor chip 43 corresponding to the semiconductor device according to the first embodiment shown in FIGS.
  • a resistor R14 is connected between the output terminal UOUT of the LVIC 12 and the gate of the switching element S4.
  • a capacitor C14 is connected between the output terminal UOUT of the LVIC 12, one end of the resistor R14, and the negative DC terminal N(U).
  • the resistor R14 and the capacitor C14 are configured on one semiconductor chip 44 corresponding to the semiconductor device according to the first embodiment shown in FIGS. 1 and 2.
  • a resistor R15 is connected between the output terminal VOUT of the LVIC 12 and the gate of the switching element S5.
  • a capacitor C15 is connected between the output terminal VOUT of the LVIC 12, one end of the resistor R15, and the negative DC terminal N(V).
  • the resistor R15 and the capacitor C15 are configured on one semiconductor chip 45 corresponding to the semiconductor device according to the first embodiment shown in FIGS. 1 and 2.
  • a resistor R16 is connected between the output terminal WOUT of the LVIC 12 and the gate of the switching element S6.
  • a capacitor C16 is connected between the output terminal WOUT of the LVIC 12, one end of the resistor R16, and the negative DC terminal N(W).
  • the resistor R16 and the capacitor C16 are configured on one semiconductor chip 46 corresponding to the semiconductor device according to the first embodiment shown in FIGS. 1 and 2.
  • the semiconductor device according to the comparative example is applied to a gate resistor for suppressing oscillation of a large-capacity IGBT module.
  • the semiconductor device according to the comparative example includes a semiconductor substrate 101, lower insulating films 102a and 102b provided on the upper surface of the semiconductor substrate 101, and resistive layers 103a and 103b provided on the upper surfaces of the lower insulating films 102a and 102b.
  • An interlayer insulating film 104 is provided on the upper surfaces of the lower insulating films 102a and 102b and the resistive layers 103a and 103b.
  • Surface electrodes 105a and 105b and relay wiring 105c are provided on the upper surface of the interlayer insulating film 104.
  • Surface electrode 105a is connected to resistive layer 103a via contact 106a.
  • Surface electrode 105b is connected to resistive layer 103b via contact 106c.
  • Relay wiring 105c is connected to resistive layer 103a via contact 106b, to resistive layer 103b via contact 106d, and to the semiconductor substrate 1 via contact 106e.
  • a guard ring 105d is provided on the outer periphery of surface electrodes 105a and 105b on the upper surface of the interlayer insulating film 104. Guard ring 105d is connected to the semiconductor substrate 1 via contacts 106f and 106g.
  • a protective film 107 is provided on the upper surfaces of the surface electrodes 105a, 105b and relay wiring 105c. Openings 107a, 107b are provided in the protective film 107. The openings 107a, 107b expose portions of the surface electrodes 105a, 105b as pad regions.
  • a back surface electrode 109 is provided on the underside of the semiconductor substrate 101. In the semiconductor device of the comparative example, a current path is formed from the surface electrodes 105a, 105b through the resistive layers 103a, 103b, relay wiring 105c, and semiconductor substrate 101 to the back surface electrode 109.
  • a terminal T101 is connected to the front surface electrode 105a, and a terminal T102 is connected to the rear surface electrode 109.
  • a parasitic capacitance C pad is formed below the front surface electrode 105a, with the lower insulating film 102a and the interlayer insulating film 104 as dielectrics.
  • a parasitic capacitance C poly is formed below the resistive layer 103a, with the lower insulating film 102a as dielectric.
  • the parasitic capacitance C pmm between the end of the front surface electrode 105a and the end of the relay wiring 105c, with the protective film 107 as a dielectric layer, is small and can be ignored.
  • the equivalent circuit shown in FIG. 6 is shown in FIG. 7A.
  • the parasitic capacitance C poly which uses the lower insulating film 102a below the resistive layer 103a as a dielectric, is considered to be connected in parallel with the resistance R poly of the resistive layer 103a.
  • FIG. 7B the parasitic capacitance C pad and the parasitic capacitance C poly shown in FIG. 7A are combined to form the parasitic capacitance C para .
  • the current I pad flowing from terminal T101 to terminal T102 is decomposed into the current I R flowing through the chip resistance R poly and the current I C flowing through the parasitic capacitance C para. If the impedance of the parasitic capacitance C para is lower than the impedance of the chip resistance R poly , the current I C flowing through the parasitic capacitance C para becomes dominant, resulting in oscillation.
  • the semiconductor device according to the comparative example is applied not as a gate resistor to suppress oscillation in a large-capacity IGBT module, but to semiconductor module 10 having HVIC11 and LVIC12, which are control circuits (driver ICs) shown in Figure 4.
  • HVIC11 and LVIC12 which are control circuits (driver ICs) shown in Figure 4.
  • driver ICs drive circuits
  • the resistor R1 and capacitor C1 are integrated into a single chip, and the resistor R1 and capacitor C1 are connected in parallel to the terminal T1 corresponding to the surface electrode 5a.
  • the set of gate resistors R11 to R16 and capacitors C11 to C16 connected to the HVIC11 and LVIC12 can be configured on a single chip, the semiconductor chips 41 to 46, corresponding to the semiconductor device according to the first embodiment.
  • the conductive layer 3x is located inside the outer shape of the lower insulating film 2 and has a ring-shaped (frame-shaped) planar pattern that surrounds the periphery of the resistive layer 3.
  • the conductive layer 3x is not limited to a ring-shaped (frame-shaped) planar pattern, and may have, for example, a U-shaped planar pattern in which part of the ring (frame) is separated. Alternatively, the conductive layer 3x may have a planar pattern divided into multiple rectangular or other regions. Part of the conductive layer 3x overlaps part of the surface electrodes 5a and 5b located above the conductive layer 3x.
  • the conductive layer 3x is electrically connected to the surface electrode 5a via a contact 6c at the position where it overlaps with the surface electrode 5a. There are no particular restrictions on the number or placement of the contacts 6c.
  • FIG. 10 shows a cross section taken along line A-A' in FIG. 9, which passes through the resistive layer 3, conductive layer 3x, and surface electrodes 5a and 5b
  • FIG. 11 shows a cross section taken along line B-B' in FIG. 9, which passes through the conductive layer 3x and surface electrodes 5a and 5b but does not pass through the resistive layer 3.
  • the conductive layer 3x is provided on the upper surface of the lower insulating film 2, spaced apart from the resistive layer 3.
  • the conductive layer 3x is located below the surface electrodes 5a and 5b.
  • the conductive layer 3x is made of the same material as the resistive layer 3, and has the same thickness as the resistive layer 3.
  • the conductive layer 3x can be formed in the same process as the process for forming the resistive layer 3.
  • a capacitance C1 is formed, with the resistive layer 3 as one electrode, the lower insulating film 2 located below (directly below) the resistive layer 3 as the dielectric (insulator), and the semiconductor substrate 1 and backside electrode 9 as the other electrode. Furthermore, a capacitance C2 is formed, with the conductive layer 3x as one electrode, the lower insulating film 2 located below (directly below) the conductive layer 3x as the dielectric, and the semiconductor substrate 1 and backside electrode 9 as the other electrode. Resistor R1 and capacitances C1 and C2 are connected in parallel to the front side electrode 5a.
  • the other configuration of the semiconductor device according to the second embodiment is the same as that of the semiconductor device according to the first embodiment shown in Figures 1 and 2, so redundant explanations will be omitted.
  • the semiconductor device makes it possible to realize the resistor R1 and capacitors C1 and C2 connected in parallel to the surface electrode 5a on a single chip. Furthermore, because capacitor C2, which uses the lower insulating film 2 located directly below the conductive layer 3x as its dielectric, is connected in parallel to capacitor C1, the capacitance value can be made larger than in the semiconductor device according to the first embodiment.
  • the trenches 8 are located inside the outer shape of the conductive layer 3x.
  • the trenches 8 are spaced apart and arranged in a planar pattern of multiple stripes extending parallel to the longitudinal direction of the surface electrodes 5a, 5b (the vertical direction in Figure 12).
  • the pitch and width of the trenches 8, and their position inside the outer shape of the conductive layer 3x, are not particularly limited.
  • the trenches 8 may be arranged in a planar pattern of multiple stripes extending parallel to the short direction of the surface electrodes 5a, 5b (the horizontal direction in Figure 12), or may be arranged in a planar pattern of dots instead of stripes.
  • the trenches 8 are arranged opposite each other, dividing the electrodes so as to sandwich the resistive layer 3.
  • the trenches 8 are not arranged around the contact 6c, but they may also be arranged around the contact 6c.
  • FIG. 13 shows a cross section taken along line A-A', which passes through the resistive layer 3, conductive layer 3x, and surface electrodes 5a and 5b in FIG. 12, and FIG. 14 shows a cross section taken along line B-B', which passes through the conductive layer 3x and surface electrodes 5a and 5b but does not pass through the resistive layer 3 in FIG. 12.
  • a trench 8 is provided on the upper surface of the semiconductor substrate 1, dug in the depth direction from the upper surface of the semiconductor substrate 1.
  • a portion of the lower insulating film 2 is provided inside the trench 8.
  • the thickness of the lower insulating film 2 located on the upper surface of the semiconductor substrate 1 is thicker than the thickness of the lower insulating film 2 located inside the trench 8.
  • the thickness of the lower insulating film 2 located on the upper surface of the semiconductor substrate 1 may be approximately the same as the thickness of the lower insulating film 2 located inside the trench 8.
  • the lower insulating film 2 located inside the trench 8 can be formed of the same material and to the same or greater thickness as the gate insulating film of the switching element in the semiconductor module in which the semiconductor device of the first embodiment is mounted, thereby ensuring dielectric strength.
  • a buried layer (conductive layer) 3y is buried inside the trench 8 with the lower insulating film 2 interposed therebetween.
  • the upper surface of the buried layer 3y is in contact with the lower surface of the conductive layer 3x.
  • the material of the buried layer 3y may be the same as that of the resistive layer 3 and the conductive layer 3x, or it may be a different conductive material.
  • the buried layer 3y can be formed integrally with the conductive layer 3x in the same process as that for forming the resistive layer 3 and the conductive layer 3x.
  • a capacitor C1 is formed, with the lower insulating film 2 located directly below the resistive layer 3 as its dielectric, and a capacitor C2 is formed, with the lower insulating film 2 located directly below the conductive layer 3x as its dielectric. Furthermore, a capacitor C3 is connected in parallel to the capacitors C1 and C2, with the buried layer 3y buried in the trench 8 as one electrode, the lower insulating film 2 inside the trench 8 as the dielectric (insulator), and the semiconductor substrate 1 and backside electrode 9 as the other electrode.
  • the rest of the configuration of the semiconductor device according to the third embodiment is the same as that of the semiconductor device according to the first embodiment shown in FIGS. 1 and 2 and the semiconductor device according to the second embodiment shown in FIGS. 9 to 11, so repeated explanations will be omitted.
  • the semiconductor device makes it possible to realize the resistor R1 and capacitors C1 to C3 connected in parallel to the surface electrode 5a on a single chip. Furthermore, because capacitor C2, which uses the lower insulating film 2 directly below the conductive layer 3x as its dielectric, and capacitor C3, which uses the lower insulating film 2 inside the trench 8 as its dielectric, are connected in parallel to capacitor C1, the capacitance value can be increased.
  • the semiconductor devices according to the first to third embodiments are illustrated as being applied to the semiconductor module 10 shown in Figure 4, but they can also be applied to various integrated circuits (ICs) that have resistance and capacitance other than the semiconductor module 10.
  • ICs integrated circuits

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Abstract

抵抗及び容量を１チップで実現可能な半導体装置を提供する。半導体基板（１）と、半導体基板（１）の上面側に設けられた下層絶縁膜（２）と、下層絶縁膜（２）の上面側に設けられた抵抗層（３）と、下層絶縁膜（２）及び抵抗層（３）の上面側に設けられた層間絶縁膜（４）と、層間絶縁膜（４）の上面側に設けられ、抵抗層（３）の一端に電気的に接続された第１表面電極（５ａ）と、層間絶縁膜（４）の上面側に第１表面電極（５ａ）と離隔して設けられ、抵抗層（３）の他端に電気的に接続された第２表面電極（５ｂ）と、半導体基板（１）の下面側に設けられた裏面電極（９）と、を備え、第１表面電極（５ａ）に対して、抵抗層（３）による抵抗（Ｒ１）と、抵抗層（３）の下側の下層絶縁膜（２）を誘電体とする第１容量（Ｃ１）とが並列接続されている。

Description

半導体装置
　本開示は、半導体装置に関する。
　特許文献１には、チップの上面側に設けられた第１外部接続電極と、第１外部接続電極から離間して、第１外部接続電極と並列に設けられた第２外部接続電極と、第１及び第２外部接続電極を覆い、一部に第１及び第２外部接続電極の上面の一部をそれぞれ露出させる第１開口部及び第２開口部を有する保護膜とを備える抵抗素子が開示され、更に、抵抗素子が横型構造でもよいことが開示されている。
　特許文献２には、下層絶縁膜と、下層絶縁膜上に設けられた抵抗層と、抵抗層の一方の側壁面側に並列して下層絶縁膜上に設けられ、ｎ型の層からなるｎ型帯とｐ型の層からなるｐ型帯との交互配列により、ｐｎ接合を直列接続して形成する、抵抗層用保護素子と、抵抗層及び抵抗層用保護素子を被覆するように設けられた層間絶縁膜と、層間絶縁膜上に設けられ、抵抗層の一方の端子及び抵抗層用保護素子の一方の端子にそれぞれ電気的に接続された外部接続電極と、層間絶縁膜上に設けられ、抵抗層の他方の端子及び抵抗層用保護素子の他方の端子にそれぞれ電気的に接続された外部接続電極とを備える抵抗素子が開示され、更に、抵抗素子が横型構造でもよいことが開示されている。
特開２０２０－９８８２２号公報 特開２０２０－９８８８４号公報
　特許文献１及び２に記載の抵抗素子を、スイッチング素子と、スイッチング素子を制御する制御回路とを有するインテリジェントパワーモジュール（ＩＰＭ）等の半導体モジュールのスイッチング素子のゲート抵抗に適用する場合を考える。この場合、スイッチング素子のゲートと制御回路の間には、ゲート抵抗だけでなく容量も接続されるため、特許文献１及び２に記載の抵抗素子をそのまま適用することができない。また、ゲート抵抗及び容量を個別のチップで構成すると、実装エリアが増大する等の不具合がある。
　上記課題に鑑み、本開示は、抵抗及び容量を１チップで実現可能な半導体装置を提供することを目的とする。
　本開示の一態様は、半導体基板と、半導体基板の上面側に設けられた下層絶縁膜と、下層絶縁膜の上面側に設けられた抵抗層と、下層絶縁膜及び抵抗層の上面側に設けられた層間絶縁膜と、層間絶縁膜の上面側に設けられ、抵抗層の一端に電気的に接続された第１表面電極と、層間絶縁膜の上面側に第１表面電極と離隔して設けられ、抵抗層の他端に電気的に接続された第２表面電極と、半導体基板の下面側に設けられた裏面電極と、を備え、第１表面電極に対して、抵抗層による抵抗と、抵抗層の下側の下層絶縁膜を誘電体とする第１容量とが並列接続されている半導体装置であることを要旨とする。
　本開示によれば、抵抗及び容量を１チップで実現可能な半導体装置を提供することができる。
第１実施形態に係る半導体装置の一例を示す平面図である。 図１のＡ－Ａ´線に沿った断面図である。 第１実施形態に係る半導体装置の等価回路を示す回路図である。 第１実施形態に係る半導体装置の適用例を示す回路図である。 比較例に係る半導体装置を示す断面図である。 比較例に係る半導体装置の等価回路を追加した断面図である。 比較例に係る半導体装置の等価回路を示す回路図である。 比較例に係る半導体装置の等価回路を示す他の回路図である。 インピーダンスと周波数の関係を示すグラフである。 第２実施形態に係る半導体装置の一例を示す平面図である。 図９のＡ－Ａ´線に沿った断面図である。 図９のＢ－Ｂ´線に沿った断面図である。 第３実施形態に係る半導体装置の一例を示す平面図である。 図１２のＡ－Ａ´線に沿った断面図である。 図１２のＢ－Ｂ´線に沿った断面図である。
　以下、図面を参照して、第１～第３実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第３実施形態は、本開示の技術的思想を具体化するための装置や方法を例示するものであって、本開示の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　（第１実施形態）
　＜半導体装置の構成＞
　図１に、第１実施形態に係る半導体装置（半導体チップ）の平面レイアウトを示す。図１では、保護膜（パッシベーション膜）７の下に隠れた下層絶縁膜２、抵抗層３、一対の表面電極（外部接続電極）５ａ，５ｂ及びコンタクト（コンタクトプラグ）６ａ，６ｂの外形を破線で模式的に示している。
　第１実施形態に係る半導体装置は、例えば、表面電極５ａ、抵抗層３及び表面電極５ｂが並ぶ方向（図１の左右方向）を長手方向とし、表面電極５ａ、抵抗層３及び表面電極５ｂが並ぶ方向とは直交する方向（図１の上下方向）を短手方向とする略矩形の平面パターンを有する半導体チップである。第１実施形態に係る半導体装置のチップサイズは、例えば３．０ｍｍ×２．５ｍｍ程度であるが、これに限定されない。
　下層絶縁膜２は、第１実施形態に係る半導体装置の長手方向（図１の左右方向）を長手方向とする矩形の平面パターンを有する。下層絶縁膜２よりも上層に位置する抵抗層３は、下層絶縁膜２の外形よりも内側に設けられている。抵抗層３は、下層絶縁膜２の長手方向（図１の左右方向）を長手方向とする矩形の平面パターンを有する。
　抵抗層３よりも上層に位置する表面電極５ａ，５ｂは、下層絶縁膜２の外形よりも内側に、且つ抵抗層３を挟むように設けられている。表面電極５ａ，５ｂは、下層絶縁膜２の短手方向（図１の上下方向）を長手方向とする略矩形の平面パターンを有する。表面電極５ａは、表面電極５ａよりも下層に位置する抵抗層３の長手方向の一端に重なる位置において、複数のコンタクト６ａを介して抵抗層３に電気的に接続されている。コンタクト６ａの数や配置位置は特に限定されない。表面電極５ｂは、表面電極５ｂよりも下層に位置する抵抗層３の長手方向の他端に重なる位置において、複数のコンタクト６ｂを介して抵抗層３に電気的に接続されている。コンタクト６ｂの数や配置位置は特に限定されない。
　保護膜７には、略矩形の開口部７ａ，７ｂが設けられている。開口部７ａは、表面電極５ａの上面の一部を、ボンディングワイヤ等の外部接続手段と接続可能なパッド領域（実効接続領域）として露出する。開口部７ｂは、表面電極５ｂの上面の一部を、ボンディングワイヤ等の外部接続手段と接続可能なパッド領域（実効接続領域）として露出する。
　図１の抵抗層３及び表面電極５ａ，５ｂを通過するＡ－Ａ´線に沿った断面を図２に示す。図２に示すように、第１実施形態に係る半導体装置は、半導体基板１と、半導体基板１の上面側に設けられた下層絶縁膜（第１絶縁膜）２と、下層絶縁膜２の上面側に設けられた抵抗層３を備える。
　半導体基板１の厚さは、例えば２５０μｍ以上、４５０μｍ以下程度である。半導体基板１としては、ｎ型不純物を高濃度で添加したシリコン基板等の低比抵抗の基板が使用可能である。なお、半導体基板１としては、ｐ型不純物を高濃度で添加したシリコン基板や、シリコン以外の半導体基板を使用してもよい。
　下層絶縁膜２としては、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）、又はこれらの複合膜が使用可能である。下層絶縁膜２を誘電体とする容量（「キャパシタ」又は「コンデンサ」とも呼ぶ）の容量値を大きくするため、下層絶縁膜２として、Ｓｉ３Ｎ４膜等のＳｉＯ２膜よりも比誘電率が高い材料を使用してよい。下層絶縁膜２として、信頼性及び寿命の観点から、局所酸化（ＬＯＣＯＳ）法により形成された局所酸化膜（ＬＯＣＯＳ膜）を使用してよい。下層絶縁膜２として、有機ケイ素系化合物のテトラエトキシシラン（ＴＥＯＳ）ガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜（ＴＥＯＳ膜）を使用してよい。
　下層絶縁膜２の厚さは、例えば１５ｎｍ以上、１０００ｎｍ以下程度であってよく、１５ｎｍ以上、８００ｎｍ以下程度であってよく、１５ｎｍ以上、５００ｎｍ以下程度であってよく、１５ｎｍ以上、３００ｎｍ以下程度であってよく、１５ｎｍ以上、１００ｎｍ以下程度であってよい。また、下層絶縁膜２の厚さは、５０ｎｍ以上、１０００ｎｍ以下程度であってよく、５０ｎｍ以上、８００ｎｍ以下程度であってよく、５０ｎｍ以上、５００ｎｍ以下程度であってよく、５０ｎｍ以上、３００ｎｍ以下程度であってよく、５０ｎｍ以上、１００ｎｍ以下程度であってよい。
　下層絶縁膜２の厚さを薄くするほど、下層絶縁膜２を誘電体とする容量の容量値を大きくすることができる。容量の容量値を大きくする観点からは、下層絶縁膜２の厚さは８００ｎｍ以下程度であることが好ましく、５００ｎｍ以下程度であることがより好ましく、３００ｎｍ以下程度であることがより好ましく、１００ｎｍ以下程度であることがより好ましい。また、第１実施形態に係る半導体装置をスイッチング素子であるＩＧＢＴのゲート抵抗に適用する場合、ＩＧＢＴの±１５Ｖ程度のゲート電圧を保証する観点からは、下層絶縁膜２の厚さは１５ｎｍ以上程度であることが好ましい。また、信頼性及び寿命の観点からは、ゲート絶縁膜と同様の設計をした場合に、下層絶縁膜２の厚さは５０ｎｍ以上程度であることが好ましい。
　抵抗層３直下の下層絶縁膜２の面積を大きくするほど、下層絶縁膜２を誘電体とする容量の容量値を大きくすることができる。抵抗層３直下の下層絶縁膜２の面積は、容量の容量値として１ｎＦ以上程度を実現するためには、１．５ｍｍ２以上程度であることが好ましい。
　抵抗層３の厚さは、例えば４００ｎｍ以上、６００ｎｍ以下程度である。抵抗層３のシート抵抗は、例えば１００Ω／□以上、２００Ω／□以下程度である。抵抗層３の抵抗値は、抵抗層３の厚さ、抵抗層３の図２の奥行き方向の幅、抵抗層３の図２の左右方向の長さ、抵抗層３の材料、抵抗層３とコンタクト６ａ，６ｂの接続位置等を調整することにより制御可能である。
　抵抗層３としては、例えばｎ型不純物又はｐ型不純物を添加したポリシリコン（ドープド・ポリシリコン）が使用可能である。ドープド・ポリシリコンは、ポリシリコンにｎ型不純物又はｐ型不純物をイオン注入することや、化学気相成長（ＣＶＤ）法でポリシリコンを堆積中にｎ型不純物又はｐ型不純物を添加することで形成可能である。抵抗層３の抵抗値は、抵抗層３へのイオン注入時のドーズ量、加速電圧、熱処理温度及び熱処理時間等を調整することにより制御可能である。
　抵抗層３はドープド・ポリシリコンに限定されず、窒化タンタル（ＴａＮｘ）等の遷移金属の窒化物の膜や、クロム（Ｃｒ）－ニッケル（Ｎｉ）－マンガン（Ｍｎ）の順に積層された高融点金属膜の積層膜であってもよい。抵抗層３は、銀パラジウム（ＡｇＰｄ）や酸化ルテニウム（ＲｕＯ２）等の薄膜を使用してもよい。
　下層絶縁膜２及び抵抗層３の上面側には、下層絶縁膜２及び抵抗層３を被覆するように層間絶縁膜（第２絶縁膜）４が設けられている。層間絶縁膜４の厚さは、例えば１μｍ以上、２μｍ以下程度である。層間絶縁膜４としては、所謂「ＮＳＧ膜」と称される燐（Ｐ）やホウ素（Ｂ）を含まないシリコン酸化膜（ＳｉＯ２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ３Ｎ４膜）の単層膜又はこれらのうちの複数種を選択して組み合わせた複合膜が採用可能である。
　層間絶縁膜４の上面側には、一対の表面電極５ａ，５ｂが互いに離隔して設けられている。表面電極５ａは、下層絶縁膜２の上方に位置し、深さ方向において、抵抗層３の長手方向の一端に重なる。表面電極５ａは、層間絶縁膜４に設けられたコンタクトホールに埋め込まれたコンタクト６ａを介して、抵抗層３の長手方向の一端に電気的に接続されている。表面電極５ｂは、下層絶縁膜２の上方に位置し、深さ方向において、抵抗層３の長手方向の他端に重なる。表面電極５ｂは、層間絶縁膜４に設けられたコンタクトホールに埋め込まれたコンタクト６ｂを介して、抵抗層３の長手方向の他端に電気的に接続されている。第１実施形態に係る半導体装置は、表面電極５ａ、コンタクト６ａ、抵抗層３、コンタクト６ｂ及び表面電極５ｂを電流経路とする横型構造の抵抗体を構成する。
　表面電極５ａ，５ｂの厚さは、例えば１μｍ以上、５μｍ以下程度である。表面電極５ａ，５ｂは、例えばバリアメタルとしてのチタン／窒化チタン（Ｔｉ／ＴｉＮ）、アルミニウム－シリコン（Ａｌ－Ｓｉ）、反射防止膜としてのＴｉＮ／Ｔｉの積層膜で構成できる。Ａｌ－Ｓｉの代わりに、Ａｌや、Ａｌ－Ｓｉ－銅（Ｃｕ）、Ａｌ－Ｃｕ等のＡｌ合金等を使用してもよい。
　層間絶縁膜４及び表面電極５ａ，５ｂの上面側には、保護膜７が配置されている。保護膜７としては、絶縁膜であれば特に限定されないが、例えばＴＥＯＳ膜、Ｓｉ３Ｎ４膜、ポリイミド膜を順に積層した複合膜で構成できる。保護膜７には開口部７ａ，７ｂが設けられている。開口部７ａ，７ｂから露出する表面電極５ａ，５ｂの部分が、アルミニウム（Ａｌ）等のボンディングワイヤ（不図示）を接続可能なパッド領域（電極パッド）となる。
　半導体基板１の下面側には外部接続電極である裏面電極（第３電極）９が配置されている。裏面電極９は、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された金属膜で構成できる。裏面電極９の最外層は、はんだ付け可能な材料で構成できる。第１実施形態に係る半導体装置では、抵抗層３を一方の電極とし、抵抗層３の下側（直下）の下層絶縁膜２を誘電体（絶縁体）とし、半導体基板１及び裏面電極９を他方の電極とする容量が形成される。図２では、抵抗層３による抵抗Ｒ１と、下層絶縁膜２を誘電体とする容量Ｃ１を、回路記号で模式的に示している。
　図３は、図１及び図２に示した第１実施形態に係る半導体装置の等価回路を示す。図１及び図２に示した表面電極５ａに対応する端子Ｔ１に、抵抗Ｒ１の一端及び容量Ｃ１の一端が接続されている。抵抗Ｒ１の他端には、図１及び図２に示した表面電極５ｂに対応する端子Ｔ２が接続されている。容量Ｃ１の他端には、図１及び図２に示した裏面電極９に対応する端子Ｔ３が接続されている。
　＜半導体装置の製造方法＞
　次に、図１及び図２を参照して、第１実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
　まず、ｎ型不純物を高濃度で添加したシリコン基板等の半導体基板１を用意する。次に、ＬＯＣＯＳ法等により、半導体基板１の上面側に下層絶縁膜２を形成する。そして、必要に応じて、フォトリソグラフィ技術及びドライエッチング等により、下層絶縁膜２の外周側の一部を選択的に除去する。
　次に、ＣＶＤ法及びイオン注入等により、半導体基板１及び下層絶縁膜２の上面側に抵抗層３を形成する。そして、フォトリソグラフィ技術及びドライエッチング等により、抵抗層３の外周側の一部を選択的に除去する。
　次に、ＣＶＤ法等により、下層絶縁膜２及び抵抗層３の上面側に層間絶縁膜４を堆積する。そして、フォトリソグラフィ技術及びドライエッチング等により、層間絶縁膜４の一部を選択的に除去して、層間絶縁膜４にコンタクトホールを開孔する。
　次に、真空蒸着法又はスパッタリング法等により、コンタクトホールを埋め込むように金属膜を堆積する。そして、フォトリソグラフィ技術及びドライエッチング等により、金属膜の一部を選択的に除去して、層間絶縁膜４の上面側に表面電極５ａ，５ｂを形成する。
　次に、層間絶縁膜４及び表面電極５ａ，５ｂの上面側に保護膜７を形成する。そして、フォトリソグラフィ技術及びドライエッチング等により、保護膜７の一部を選択的に除去して、保護膜７に開口部７ａ，７ｂを形成する。
　次に、必要に応じて、半導体基板１の下面側から研削し、半導体基板１の厚さを調整する。そして、真空蒸着法又はスパッタリング法等により、半導体基板１の下面側に裏面電極９を形成する。なお、図１及び図２に示した第１実施形態に係る半導体装置と同様の構成が１枚のウェハにマトリクス状のチップ領域として多数形成されており、ダイシングにより、これらのチップ領域が、図１及び図２に示した第１実施形態に係る半導体装置のチップに分離される。
　＜適用例＞
　図４は、第１実施形態に係る半導体装置を、モータ３０を駆動する半導体モジュール１０に適用した例を示す。半導体モジュール１０は、インテリジェントパワーモジュール（ＩＰＭ）であってよい。半導体モジュール１０は、スイッチング素子Ｓ１～Ｓ６と、スイッチング素子Ｓ１～Ｓ６を制御（駆動）する制御回路（ドライバＩＣ）としての高耐圧集積回路（ＨＶＩＣ）１１及び低耐圧集積回路（ＬＶＩＣ）１２を備える。スイッチング素子Ｓ１～Ｓ６は、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であってよく、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であってもよい。半導体モジュール１０には、モータ３０、直流電源ＶＤＣ、電流検出用抵抗Ｒｄｅｔ、電源用コンデンサＣＢ（Ｕ）、ＣＢ（Ｖ）、ＣＢ（Ｗ）、信号用電源Ｖｃｃ及びコントローラ２０が接続される。
　モータ３０は、３相モータであり、３個のハーフブリッジ回路の出力端子Ｕ、Ｖ、Ｗに接続される。直流電源ＶＤＣの正極は、３個のハーフブリッジ回路の正極直流端子Ｐに接続される。直流電源ＶＤＣの負極は、電流検出用抵抗Ｒｄｅｔを介して、３個のハーフブリッジ回路の負極直流端子Ｎ（Ｕ）、Ｎ（Ｖ）、Ｎ（Ｗ）のそれぞれに接続される。以上の接続により、半導体モジュール１０は、正極直流端子Ｐ及び負極直流端子Ｎ（Ｕ）、Ｎ（Ｖ）、Ｎ（Ｗ）を介して直流電源ＶＤＣからの直流の電力を受けることにより、出力端子Ｕ、Ｖ、Ｗを介してモータ３０に電力を供給する。
　電源用コンデンサＣＢ（Ｕ）、ＣＢ（Ｖ）、ＣＢ（Ｗ）は、高電位側のスイッチング素子Ｓ１，Ｓ２，Ｓ３のゲート駆動電源として用いられる。電源用コンデンサＣＢ（Ｕ）の１対の端子のうち、一方の端子がゲート電源端子ＶＢＵに接続され、他方の端子が基準電位端子ＶＳ２Ｕに接続される。電源用コンデンサＣＢ（Ｖ）の１対の端子のうち、一方の端子がゲート電源端子ＶＢＶに接続され、他方の端子が基準電位端子ＶＳ２Ｖに接続される。電源用コンデンサＣＢ（Ｗ）の１対の端子のうち、一方の端子がゲート電源端子ＶＢＷに接続され、他方の端子が基準電位端子ＶＳ２Ｗに接続される。
　信号用電源Ｖｃｃの正極は、信号電源端子ＶＣＣＨ及び信号電源端子ＶＣＣＬのそれぞれに接続される。信号用電源Ｖｃｃの負極は、共通端子ＣＯＭ及びコントローラ２０のグランド端子ＧＮＤのそれぞれに接続される。信号電源端子ＶＣＣＨとゲート電源端子ＶＢＵ、ＶＢＶ、ＶＢＷのそれぞれとは、信号電源端子ＶＣＣＨにアノードが接続される向きで、ブートストラップダイオード（ＢＳＤ）１３を介して接続される。これにより、信号用電源Ｖｃｃからの電力により電源用コンデンサＣＢ（Ｕ）、ＣＢ（Ｖ）、ＣＢ（Ｗ）のそれぞれが充電される。
　コントローラ２０は、パルス幅変調（ＰＷＭ）制御のためのマイクロプロセッシングユニット（ＭＰＵ）である。コントローラ２０は、信号入力端子ＵＩＮＨ、ＶＩＮＨ、ＷＩＮＨ、共通端子ＣＯＭ、信号入力端子ＵＩＮＬ、ＶＩＮＬ、ＷＩＮＬ及び電流検出端子ＩＳに接続される。
　コントローラ２０は、信号入力端子ＵＩＮＨ、ＶＩＮＨ、ＷＩＮＨ及び信号入力端子ＵＩＮＬ、ＶＩＮＬ、ＷＩＮＬのそれぞれに入力されるＰＷＭ信号を出力する。信号入力端子ＵＩＮＨ、ＶＩＮＨ、ＷＩＮＨに入力されるＰＷＭ信号は、ＨＶＩＣ１１に入力される。信号入力端子ＵＩＮＬ、ＶＩＮＬ、ＷＩＮＬに入力されるＰＷＭ信号は、ＬＶＩＣ１２に入力される。ＨＶＩＣ１１及びＬＶＩＣ１２は、入力されたＰＷＭ信号に基づいて、対応するスイッチング素子Ｓ１～Ｓ６のゲート電位を変化させる信号を出力端子ＵＯＵＴ，ＶＯＵＴ，ＷＯＵＴから出力する。これにより、コントローラ２０からのＰＷＭ信号に基づいて、スイッチング素子Ｓ１～Ｓ６のオンオフが切り替えられる。
　半導体モジュール１０は、電流検出用抵抗Ｒｄｅｔの抵抗値に基づいて、３個のハーフブリッジ回路の各相を流れる電流を検出し、過電流発生時に半導体モジュール１０を破損から保護する機能を有する。電流検出用抵抗Ｒｄｅｔの抵抗値変化に応じた電流レベル信号は、電流検出端子ＩＳを介してＬＶＩＣ１２に入力されるとともに、コントローラ２０に入力される。ＬＶＩＣ１２は、当該電流レベル信号と基準値との比較結果に基づいて過電流の発生の有無を判定し、過電流が発生した場合、ＬＶＩＣ１２の電流遮断を行う。また、コントローラ２０は、当該電流レベル信号と基準値との比較結果に基づいて過電流の発生の有無を判定し、過電流が発生した場合、ＨＶＩＣ１１の電流遮断を行う。
　ＨＶＩＣ１１の出力端子ＵＯＵＴと、スイッチング素子Ｓ１のゲートとの間には、抵抗Ｒ１１が接続されている。ＨＶＩＣ１１の出力端子ＵＯＵＴ及び抵抗Ｒ１１の一端と、出力端子Ｕの間には、容量Ｃ１１が接続されている。抵抗Ｒ１１及び容量Ｃ１１が、図１及び図２に示した第１実施形態に係る半導体装置に対応する１個の半導体チップ４１で構成される。抵抗Ｒ１１は、スイッチング素子Ｓ１の短絡時の発振を抑制するなどゲート抵抗として機能する。以降で説明する抵抗Ｒ１２～Ｒ１６も、抵抗Ｒ１１と同様の機能を有する。容量Ｃ１１は、スイッチング素子Ｓ１のゲート電圧の跳ね上がりを保護する機能とターンオンの時間をコントロールする機能を有する。以降で説明する容量Ｃ１２～Ｃ１６も、容量Ｃ１１と同様の機能を有する。
　ＨＶＩＣ１１の出力端子ＶＯＵＴと、スイッチング素子Ｓ２のゲートとの間には、抵抗Ｒ１２が接続されている。ＨＶＩＣ１１の出力端子ＶＯＵＴ及び抵抗Ｒ１２の一端と、出力端子Ｖの間には、容量Ｃ１２が接続されている。抵抗Ｒ１２及び容量Ｃ１２が、図１及び図２に示した第１実施形態に係る半導体装置に対応する１個の半導体チップ４２で構成される。
　ＨＶＩＣ１１の出力端子ＷＯＵＴと、スイッチング素子Ｓ３のゲートとの間には、抵抗Ｒ１３が接続されている。ＨＶＩＣ１１の出力端子ＷＯＵＴ及び抵抗Ｒ１３の一端と、出力端子Ｗの間には、容量Ｃ１３が接続されている。抵抗Ｒ１３及び容量Ｃ１３が、図１及び図２に示した第１実施形態に係る半導体装置に対応する１個の半導体チップ４３で構成される。
　ＬＶＩＣ１２の出力端子ＵＯＵＴと、スイッチング素子Ｓ４のゲートとの間には、抵抗Ｒ１４が接続されている。ＬＶＩＣ１２の出力端子ＵＯＵＴ及び抵抗Ｒ１４の一端と、負極直流端子Ｎ（Ｕ）の間には、容量Ｃ１４が接続されている。抵抗Ｒ１４及び容量Ｃ１４が、図１及び図２に示した第１実施形態に係る半導体装置に対応する１個の半導体チップ４４で構成される。
　ＬＶＩＣ１２の出力端子ＶＯＵＴと、スイッチング素子Ｓ５のゲートとの間には、抵抗Ｒ１５が接続されている。ＬＶＩＣ１２の出力端子ＶＯＵＴ及び抵抗Ｒ１５の一端と、負極直流端子Ｎ（Ｖ）の間には、容量Ｃ１５が接続されている。抵抗Ｒ１５及び容量Ｃ１５が、図１及び図２に示した第１実施形態に係る半導体装置に対応する１個の半導体チップ４５で構成される。
　ＬＶＩＣ１２の出力端子ＷＯＵＴと、スイッチング素子Ｓ６のゲートとの間には、抵抗Ｒ１６が接続されている。ＬＶＩＣ１２の出力端子ＷＯＵＴ及び抵抗Ｒ１６の一端と、負極直流端子Ｎ（Ｗ）の間には、容量Ｃ１６が接続されている。抵抗Ｒ１６及び容量Ｃ１６が、図１及び図２に示した第１実施形態に係る半導体装置に対応する１個の半導体チップ４６で構成される。
　＜比較例＞
　次に、比較例に係る半導体装置として縦型構造の抵抗素子を説明する。比較例に係る半導体装置は、大容量ＩＧＢＴモジュールの発振を抑制するためのゲート抵抗に適用される。比較例に係る半導体装置は、図５に示すように、半導体基板１０１と、半導体基板１０１の上面側に設けられた下層絶縁膜１０２ａ，１０２ｂと、下層絶縁膜１０２ａ，１０２ｂの上面側に設けられた抵抗層１０３ａ，１０３ｂを備える。下層絶縁膜１０２ａ，１０２ｂ及び抵抗層１０３ａ，１０３ｂの上面側には層間絶縁膜１０４が設けられている。
　層間絶縁膜１０４の上面側には表面電極１０５ａ，１０５ｂ及び中継配線１０５ｃが設けられている。表面電極１０５ａは、コンタクト１０６ａを介して抵抗層１０３ａに接続されている。表面電極１０５ｂは、コンタクト１０６ｃを介して抵抗層１０３ｂに接続されている。中継配線１０５ｃは、コンタクト１０６ｂを介して抵抗層１０３ａに接続され、コンタクト１０６ｄを介して抵抗層１０３ｂに接続されて、コンタクト１０６ｅを介して半導体基板１に接続されている。層間絶縁膜１０４の上面側の表面電極１０５ａ，１０５ｂよりも外周側にはガードリング１０５ｄが設けられている。ガードリング１０５ｄは、コンタクト１０６ｆ，１０６ｇを介して半導体基板１に接続されている。
　表面電極１０５ａ，１０５ｂ及び中継配線１０５ｃの上面側には保護膜１０７が設けられている。保護膜１０７には開口部１０７ａ，１０７ｂが設けられている。開口部１０７ａ，１０７ｂは表面電極１０５ａ，１０５ｂの一部をパッド領域として露出する。半導体基板１０１の下面側には裏面電極１０９が設けられている。比較例に係る半導体装置では、表面電極１０５ａ，１０５ｂから、抵抗層１０３ａ，１０３ｂ及び中継配線１０５ｃ、半導体基板１０１を介して、裏面電極１０９に至る電流経路が形成される。
　図６は、図５に示した比較例に係る半導体装置の左側の断面構造に、その等価回路を重畳したものである。表面電極１０５ａには端子Ｔ１０１が接続され、裏面電極１０９に端子Ｔ１０２が接続されている。表面電極１０５ａ下には下層絶縁膜１０２ａ及び層間絶縁膜１０４を誘電体とする寄生容量Ｃｐａｄが形成される。抵抗層１０３ａ下には下層絶縁膜１０２ａを誘電体とする寄生容量Ｃｐｏｌｙが形成される。表面電極１０５ａの端部と中継配線１０５ｃと端部の間の、保護膜１０７を誘電体層とする寄生容量Ｃｐｍｍは小さいため無視できる。
　図６に示した等価回路を図７Ａに示す。抵抗層１０３ａ下の下層絶縁膜１０２ａを誘電体とする寄生容量Ｃｐｏｌｙは、抵抗層１０３ａの抵抗Ｒｐｏｌｙと並列接続とみなす。図７Ｂでは、図７Ａに示した寄生容量Ｃｐａｄと寄生容量Ｃｐｏｌｙを合わせて寄生容量Ｃｐａｒａとする。端子Ｔ１０１から端子Ｔ１０２へ流れる電流ＩＰＡＤは、チップ抵抗Ｒｐｏｌｙを流れる電流ＩＲと、寄生容量Ｃｐａｒａを流れる電流ＩＣに分解される。寄生容量Ｃｐａｒａのインピーダンスがチップ抵抗Ｒｐｏｌｙより低いと、寄生容量Ｃｐａｒａを流れる電流ＩＣが支配的となり、発振してしまう。
　図８は、寄生容量Ｃｐａｒａのインピーダンスと周波数の関係を示す。周波数が高いほど、寄生容量Ｃｐａｒａのインピーダンスが低下する。寄生容量Ｃｐａｒａの容量値が小さいほど、寄生容量Ｃｐａｒａのインピーダンスは増加する。このため、比較例に係る半導体装置では、寄生容量Ｃｐａｒａのインピーダンスの低下を回避するために、寄生容量Ｃｐａｒａの容量値を小さくする必要があり、下層絶縁膜１０２の厚さを厚くする必要がある。
　ここで、比較例に係る半導体装置を、大容量ＩＧＢＴモジュールの発振を抑制するためのゲート抵抗として適用するのではなく、図４に示した制御回路（ドライバＩＣ）であるＨＶＩＣ１１及びＬＶＩＣ１２を有する半導体モジュール１０に適用する場合を考える。この場合、ＨＶＩＣ１１及びＬＶＩＣ１２に接続されるのはゲート抵抗Ｒ１１～Ｒ１６だけでなく、容量Ｃ１１～Ｃ１６も接続されるため、比較例に係る半導体装置をそのまま適用することはできない。
　これに対して、第１実施形態に係る半導体装置によれば、図１～図３に示すように、抵抗Ｒ１及び容量Ｃ１を１チップ化し、表面電極５ａに対応する端子Ｔ１に対して抵抗Ｒ１及び容量Ｃ１が並列接続される。これにより、図４に示した制御回路（ドライバＩＣ）であるＨＶＩＣ１１及びＬＶＩＣ１２を有する半導体モジュール１０に適用した場合に、ＨＶＩＣ１１及びＬＶＩＣ１２に接続されるゲート抵抗Ｒ１１～Ｒ１６及び容量Ｃ１１～Ｃ１６の組を、第１実施形態に係る半導体装置に対応する半導体チップ４１～４６の１チップで構成することができる。よって、ゲート抵抗Ｒ１１～Ｒ１６及び容量Ｃ１１～Ｃ１６を個別のチップで構成する場合と比較して、半導体モジュール１０の実装サイズを小さくすることができる。また、スイッチング素子Ｓ１～Ｓ６の仕様が変更になった場合に、ゲート抵抗Ｒ１１～Ｒ１６及び容量Ｃ１１～Ｃ１６を構成する半導体チップ４１～４６を変更すればよく、対応が容易となる。
　（第２実施形態）
　図９は、第２実施形態に係る半導体装置の一例を示す平面図である。図９では、保護膜７の下に隠れた下層絶縁膜２、抵抗層３、導電層３ｘ、表面電極５ａ，５ｂ及びコンタクト（コンタクトプラグ）６ａ～６ｃを破線で模式的に示している。図９に示すように、第２実施形態に係る半導体装置は、抵抗層３の周囲に設けられ、抵抗層３と同層に位置する導電層３ｘを更に備える点が、図１及び図２に示した第１実施形態に係る半導体装置と異なる。
　図９に示すように、導電層３ｘは、下層絶縁膜２の外形よりも内側に位置し、抵抗層３の周囲を囲むように環状（枠状）の平面パターンで設けられている。導電層３ｘは、環状（枠状）の平面パターンに限定されず、例えば環状（枠状）の一部が分断されたＵ字形状等の平面パターンであってもよい。或いは、導電層３ｘは、複数の矩形等の領域に分かれた平面パターンであってもよい。導電層３ｘの一部は、導電層３ｘよりも上層に位置する表面電極５ａ，５ｂの一部と重なる。導電層３ｘは、表面電極５ａと重なる位置で、コンタクト６ｃを介して表面電極５ａに電気的に接続されている。コンタクト６ｃの数や配置位置は特に限定されない。
　図９の抵抗層３、導電層３ｘ及び表面電極５ａ，５ｂを通過するＡ－Ａ´線に沿った断面を図１０に示し、図９の抵抗層３を通過せず、導電層３ｘ及び表面電極５ａ，５ｂを通過するＢ－Ｂ´線に沿った断面を図１１に示す。図１０及び図１１に示すように、導電層３ｘは、下層絶縁膜２の上面側に、抵抗層３から離隔して設けられている。導電層３ｘは、表面電極５ａ，５ｂの下方に位置する。導電層３ｘは、抵抗層３と同じ材料からなり、抵抗層３と同じ厚さを有する。導電層３ｘは、抵抗層３を形成する工程と同一工程で形成可能である。
　第２実施形態に係る半導体装置では、抵抗層３を一方の電極とし、抵抗層３の下側（直下）に位置する下層絶縁膜２を誘電体（絶縁体）とし、半導体基板１及び裏面電極９を他方の電極とする容量Ｃ１が形成される。更に、導電層３ｘを一方の電極とし、導電層３ｘの下側（直下）に位置する下層絶縁膜２を誘電体とし、半導体基板１及び裏面電極９を他方の電極とする容量Ｃ２が形成される。表面電極５ａに対して、抵抗Ｒ１と、容量Ｃ１及び容量Ｃ２が並列接続される。第２実施形態に係る半導体装置の他の構成は、図１及び図２に示した第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
　第２実施形態に係る半導体装置によれば、表面電極５ａに対して並列接続される抵抗Ｒ１及び容量Ｃ１，Ｃ２を１チップで実現可能となる。更に、導電層３ｘ直下に位置する下層絶縁膜２を誘電体とする容量Ｃ２を容量Ｃ１に並列接続するので、第１実施形態に係る半導体装置と比較して、容量値を大きくすることができる。
　（第３実施形態）
　図１２は、第３実施形態に係る半導体装置の一例を示す平面図である。図１２では、保護膜７の下に隠れた下層絶縁膜２、抵抗層３、導電層３ｘ、表面電極５ａ，５ｂ、コンタクト６ａ～６ｃ、及びトレンチ８の外形を破線で模式的に示している。図１２に示すように、第３実施形態に係る半導体装置は、抵抗層３の周囲に設けられた導電層３ｘを更に備える点は、図９～図１１に示した第２実施形態に係る半導体装置と同様である。しかし、第３実施形態に係る半導体装置は、導電層３ｘよりも下層の位置にトレンチ８が更に設けられている点が、図９～図１１に示した第２実施形態に係る半導体装置と異なる。
　図１２に示すように、トレンチ８は、導電層３ｘの外形よりも内側に位置する。トレンチ８は、互いに離隔し、表面電極５ａ，５ｂの長手方向（図１２の上下方向）に平行に延伸する複数のストライプ状の平面パターンで設けられている。トレンチ８のピッチや幅、導電層３ｘの外形よりも内側における配置位置は特に限定されない。トレンチ８は、表面電極５ａ，５ｂの短手方向（図１２の左右方向）に平行に延伸する複数のストライプ状の平面パターンで設けられていてもよく、ストライプ状の代わりにドット状の平面パターンで設けられていてもよい。
　表面電極５ａ，５ｂの長手方向（図１２の上下方向）において、トレンチ８は、抵抗層３を挟むように分断されて、互いに対向して設けられている。図１２では、トレンチ８は、コンタクト６ｃの周囲には設けられていないが、コンタクト６ｃの周囲に設けてもよい。
　図１２の抵抗層３、導電層３ｘ及び表面電極５ａ，５ｂを通過するＡ－Ａ´線に沿った断面を図１３に示し、図１２の抵抗層３を通過せず、導電層３ｘ及び表面電極５ａ，５ｂを通過するＢ－Ｂ´線に沿った断面を図１４に示す。図１３及び図１４に示すように、半導体基板１の上面側には、半導体基板１の上面から深さ方向に掘り込まれたトレンチ８が設けられている。トレンチ８の内側には下層絶縁膜２の一部が設けられている。
　半導体基板１の上面側に位置する下層絶縁膜２の厚さは、トレンチ８の内側に位置する下層絶縁膜２の厚さよりも厚い。なお、半導体基板１の上面側に位置する下層絶縁膜２の厚さは、トレンチ８の内側に位置する下層絶縁膜２の厚さと略同一であってもよい。トレンチ８の内側に位置する下層絶縁膜２は、第１実施形態に係る半導体装置が実装される半導体モジュール内のスイッチング素子のゲート絶縁膜と同一の材料で且つ同一の厚さ以上で形成することにより、絶縁耐圧を確保することができる。
　トレンチ８の内側には、下層絶縁膜２を介して埋込層（導電層）３ｙが埋め込まれている。埋込層３ｙの上面は、導電層３ｘの下面に接している。埋込層３ｙの材料は、抵抗層３及び導電層３ｘと同じ材料であってよく、異なる導電材料であってよい。埋込層３ｙは、抵抗層３及び導電層３ｘを形成する工程と同一工程で導電層３ｘと一体的に形成可能である。
　第３実施形態に係る半導体装置では、抵抗層３直下に位置する下層絶縁膜２を誘電体とする容量Ｃ１、及び導電層３ｘ直下に位置する下層絶縁膜２を誘電体とする容量Ｃ２が形成される。更に、トレンチ８に埋め込まれた埋込層３ｙを一方の電極とし、トレンチ８の内側の下層絶縁膜２を誘電体（絶縁体）とし、半導体基板１及び裏面電極９を他方の電極とする容量Ｃ３が容量Ｃ１，Ｃ２に並列接続される。第３実施形態に係る半導体装置の他の構成は、図１及び図２に示した第１実施形態に係る半導体装置、及び図９～図１１に示した第２実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
　第３実施形態に係る半導体装置によれば、表面電極５ａに対して並列接続される抵抗Ｒ１及び容量Ｃ１～Ｃ３を１チップで実現可能となる。更に、導電層３ｘ直下の下層絶縁膜２を誘電体とする容量Ｃ２と、トレンチ８の内側の下層絶縁膜２を誘電体とする容量Ｃ３を容量Ｃ１に並列接続するので、容量値を大きくすることができる。
　（その他の実施形態）
　上記のように、本開示は第１～第３実施形態によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　例えば、第１～第３実施形態に係る半導体装置を、図４に示した半導体モジュール１０に適用する場合を例示したが、半導体モジュール１０以外の抵抗及び容量を有する各種の集積回路（ＩＣ）に適用可能である。
　また、第１～第３実施形態が開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本開示はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１，１０１…半導体基板
２，１０２ａ，１０２ｂ…下層絶縁膜
３，１０３ａ，１０３ｂ…抵抗層
３ｘ…導電層
３ｙ…埋込層
４，１０４…層間絶縁膜
５ａ，５ｂ，１０５ａ，１０５ｂ…表面電極
６ａ～６ｃ，１０６ａ～１０６ｇ…コンタクト
７，１０７…保護膜
７ａ，７ｂ，１０７ａ，１０７ｂ…開口部
８…トレンチ
９，１０９…裏面電極
１０…半導体モジュール
１１…ＨＶＩＣ
１２…ＬＶＩＣ
１３…ＢＳＤ
２０…コントローラ
３０…モータ
４１～４６…半導体チップ
１０５ｃ…中継配線
１０５ｄ…ガードリング

Claims (8)

  1. 　半導体基板と、
    　前記半導体基板の上面側に設けられた下層絶縁膜と、
    　前記下層絶縁膜の上面側に設けられた抵抗層と、
    　前記下層絶縁膜及び前記抵抗層の上面側に設けられた層間絶縁膜と、
    　前記層間絶縁膜の上面側に設けられ、前記抵抗層の一端に電気的に接続された第１表面電極と、
    　前記層間絶縁膜の上面側に前記第１表面電極と離隔して設けられ、前記抵抗層の他端に電気的に接続された第２表面電極と、
    　前記半導体基板の下面側に設けられた裏面電極と、
    　を備え、前記第１表面電極に対して、前記抵抗層による抵抗と、前記抵抗層の下側の前記下層絶縁膜を誘電体とする第１容量とが並列接続されている半導体装置。
  2. 　前記下層絶縁膜の厚さが１０００ｎｍ以下である
    　請求項１に記載の半導体装置。
  3. 　前記下層絶縁膜の上面側に前記抵抗層から離隔して設けられ、前記第１表面電極に電気的に接続された導電層を更に備え、
    　前記導電層の下側の前記下層絶縁膜を誘電体とする第２容量が前記第１容量に並列接続されている
    　請求項１又は２に記載の半導体装置。
  4. 　前記導電層が、前記抵抗層の周囲を囲む平面パターンを有する
    　請求項３に記載の半導体装置。
  5. 　前記半導体基板の上面側に設けられたトレンチに前記下層絶縁膜の一部を介して設けられ、前記導電層に接する埋込層を更に備え、
    　前記トレンチの内側に位置する前記下層絶縁膜を誘電体とする第３容量が前記第１容量及び前記第２容量に並列接続されている
    　請求項３に記載の半導体装置。
  6. 　前記トレンチが、一方向に延伸する複数のストライプ状の平面パターンを有する
    　請求項５に記載の半導体装置。
  7. 　前記トレンチが、前記抵抗層を挟んで分断された平面パターンを有する
    　請求項６に記載の半導体装置。
  8. 　前記半導体基板の上面側に位置する前記下層絶縁膜の厚さが、前記トレンチの内側に位置する前記下層絶縁膜の厚さよりも厚い
    　請求項５に記載の半導体装置。
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