WO2025182015A1 - 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法 - Google Patents

積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法

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WO2025182015A1
WO2025182015A1 PCT/JP2024/007562 JP2024007562W WO2025182015A1 WO 2025182015 A1 WO2025182015 A1 WO 2025182015A1 JP 2024007562 W JP2024007562 W JP 2024007562W WO 2025182015 A1 WO2025182015 A1 WO 2025182015A1
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WO
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internal electrode
electrode layer
multilayer ceramic
ceramic capacitor
layer
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PCT/JP2024/007562
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English (en)
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Inventor
秀俊 増田
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Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
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Application filed by Taiyo Yuden Co Ltd filed Critical Taiyo Yuden Co Ltd
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the disclosures herein primarily relate to multilayer ceramic capacitors and methods for manufacturing multilayer ceramic capacitors.
  • Multilayer ceramic capacitors are installed in a variety of electronic devices.
  • a multilayer ceramic capacitor has a body in which multiple dielectric layers and multiple internal electrode layers are alternately stacked. When a voltage is applied to the internal electrode layers during use of a multilayer ceramic capacitor, capacitance is generated in the capacitance generation region where the internal electrode layers face each other via the dielectric layer.
  • dielectric layers have been made thinner in order to improve the capacitance of multilayer ceramic capacitors.
  • the spacing between internal electrode layers becomes smaller and it is also possible to increase the number of layers for a given external dimension, which efficiently improves the capacitance of the multilayer ceramic capacitor.
  • the insulation between the internal electrode layers decreases. This deterioration in insulation between the internal electrode layers can lead to dielectric breakdown between the internal electrode layers. When dielectric breakdown occurs, the internal electrode layers short out, causing an abnormal current to flow through the circuit in which the multilayer ceramic capacitor is incorporated, potentially damaging the circuit.
  • a fuse structure that burns out due to Joule heat generated by the abnormal current that occurs during a dielectric breakdown is sometimes provided in the internal electrode layer.
  • WO 2016/009852 (Reference 1) describes a multilayer ceramic capacitor in which a narrow portion that functions as a fuse is formed in the internal electrode layer.
  • a fuse structure provided in the internal electrode layer, it is expected that even if a dielectric breakdown occurs between the internal electrode layers, the fuse structure will burn out, thereby achieving a fail-open state.
  • Cited Document 1 states that, in order to suppress a decrease in capacitance, it is desirable to position the fuse structure near the end face of the main body (see paragraph [0021]).
  • the strong electric field that causes breakdown in a multilayer ceramic capacitor occurs in the region near the internal electrode layers
  • the fuse structure is positioned near the end face of the main body, breakdown may occur at a location distant from the fuse structure. If breakdown occurs at a breakdown location distant from the fuse structure, the breakdown may spread to multiple internal electrode layers near the breakdown location before the fuse structure burns out and fails open. If breakdown occurs across multiple internal electrode layers, multiple paths for short-circuit current flow are created, making it difficult for the fuse structure to burn out, which may result in failure to achieve fail open.
  • One of the purposes of the invention disclosed in this specification is to provide a multilayer ceramic capacitor that can more reliably achieve fail-open.
  • the inventors of the present invention noticed that in multilayer ceramic capacitors, the electric field tends to be strong in the regions near the ends of the internal electrode layers, making breakdown between internal electrode layers particularly likely to occur in the regions near the ends of the internal electrode layers. They then discovered that when a first internal electrode layer and a second internal electrode layer are adjacent in the stacking direction, providing the fuse structure of the first internal electrode layer in a region facing the end of the second internal electrode layer makes it possible to position the fuse structure of the first internal electrode layer near the end of the second internal electrode layer where breakdown is likely to occur, thereby more reliably achieving fail-open.
  • the inventors of the present application also discovered that by forming a thin layer portion in the internal electrode layer, the thin layer portion can function as a fuse without reducing the area of the capacitance generating region.
  • a multilayer ceramic capacitor comprising: a body having a plurality of dielectric layers and a plurality of internal electrode layers stacked in a first direction via at least one of the plurality of dielectric layers, the body having a first surface and a second surface facing each other in a second direction perpendicular to the first direction; a first external electrode provided on the first surface of the body so as to electrically connect to each of a plurality of first internal electrode layers of the plurality of internal electrode layers; and a second external electrode provided on the second surface of the body so as to electrically connect to each of a plurality of second internal electrode layers of the plurality of internal electrode layers.
  • One first internal electrode layer of the plurality of first internal electrode layers is positioned adjacent to one second internal electrode layer of the plurality of second internal electrode layers in the first direction.
  • the one first internal electrode layer has a first thin portion in a first end region facing the end of the one second internal electrode layer in the second direction, and a first thickness representing the dimension of the first thin portion in the first direction is smaller than a first average thickness representing the average dimension of the one first internal electrode layer in the first direction.
  • the first thin layer portion that functions as a fuse is provided in an area facing the end of the second internal electrode layer, where breakdown is likely to occur. This makes it easier for the first thin layer portion to be burned out by the large current generated by breakdown, making it possible to more reliably achieve fail-open in the multilayer ceramic capacitor.
  • FIG. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
  • 2 is a cross-sectional view schematically showing a cross section of the multilayer ceramic capacitor of FIG. 1 taken along a side surface.
  • 3 is an enlarged cross-sectional view schematically showing an area A1 of the cross section of FIG. 2 in an enlarged manner.
  • FIG. FIG. 4 is a cross-sectional view schematically showing a cross section of a multilayer ceramic capacitor according to another embodiment of the present invention taken along a side surface.
  • FIG. 5 is an enlarged cross-sectional view schematically showing an area A2 of the cross section of FIG. 4 .
  • FIG. 10 is a cross-sectional view schematically showing a cross section taken along a side surface of a multilayer ceramic capacitor according to still another embodiment of the present invention.
  • FIG. 1 is a flow diagram showing a method for manufacturing a multilayer ceramic capacitor 1 according to an embodiment of the present invention.
  • 1 is a schematic diagram showing sheet units U1 to U3 produced in a process for manufacturing a multilayer ceramic capacitor 1 according to an embodiment of the present invention.
  • 1 is a schematic diagram showing a laminated sheet unit U10 produced in the process of manufacturing a multilayer ceramic capacitor 1 according to an embodiment of the present invention.
  • FIG. 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U1.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U1.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U1.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U1.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U1.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U1.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U1.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U1.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U2.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U2.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U2.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U2.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U2.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U2.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the seat unit U2.
  • 10A to 10C are schematic diagrams showing a part of the manufacturing process of the sheet unit U2.
  • 1 is a cross-sectional view schematically showing a chip laminate 90 produced in a process for manufacturing a multilayer ceramic capacitor 1 according to an embodiment of the present invention.
  • 1 is a cross-sectional view schematically showing a chip stack 190 produced in a process for manufacturing a multilayer ceramic capacitor 101 according to an embodiment of the present invention.
  • each figure may include an L axis, a W axis, and a T axis that are perpendicular to each other.
  • L axis L axis
  • W axis W axis
  • T axis T axis
  • Multilayer ceramic capacitor 1 (first embodiment) 1-1 Basic Structure of Multilayer Ceramic Capacitor 1
  • Figure 1 is a perspective view of the multilayer ceramic capacitor 1 according to one embodiment.
  • Figure 2 is a cross-sectional view schematically showing a cross section of the multilayer ceramic capacitor 1 taken along line II.
  • Figure 3 is an enlarged cross-sectional view schematically showing an enlarged region A1 of the cross section of the multilayer ceramic capacitor 1 shown in Figure 2.
  • the multilayer ceramic capacitor 1 comprises a main body 10, a first external electrode 31 provided on the main body 10, and a second external electrode 32.
  • the first external electrode 31 is positioned at a distance from the second external electrode 32.
  • the main body 10 includes a plurality of dielectric layers 11, a plurality of first internal electrode layers 21, and a plurality of second internal electrode layers 22.
  • first internal electrode layers 21 and the second internal electrode layers 22 may be collectively referred to as "internal electrode layers.”
  • the dielectric layer 11 is disposed between adjacent internal electrode layers.
  • the first internal electrode layer 21 is disposed on the upper surface of the dielectric layer 11, and the second internal electrode layer 22 is disposed on the lower surface of the dielectric layer 11.
  • the dielectric layers 11, first internal electrode layers 21, and second internal electrode layers 22 are stacked along a stacking direction (e.g., the T-axis direction). At least one dielectric layer 11 is disposed between adjacent first internal electrode layers 21 and second internal electrode layers 22.
  • the stacking direction may be along the T-axis as shown, or along the L-axis or W-axis.
  • the main body 10 has an upper surface 10a, a lower surface 10b, a first end surface 10c, a second end surface 10d, a first side surface 10e, and a second side surface 10f.
  • the outer surface of the main body 10 is defined by the upper surface 10a, the lower surface 10b, the first end surface 10c, the second end surface 10d, the first side surface 10e, and the second side surface 10f.
  • the top surface 10a and the bottom surface 10b each form the surfaces at both ends of the main body 10 in the height direction (T-axis direction).
  • the top surface 10a and the bottom surface 10b face each other in the T-axis direction.
  • the first end surface 10c and the second end surface 10d each form the surfaces at both ends of the main body 10 in the length direction (L-axis direction).
  • the first end surface 10c and the second end surface 10d face each other in the L-axis direction.
  • the first side surface 10e and the second side surface 10f each form the surfaces at both ends of the main body 10 in the width direction (W-axis direction).
  • the first side surface 10e and the second side surface 10f face each other in the W-axis direction.
  • the top surface 10a and the bottom surface 10b are separated by the height dimension of the main body 10
  • the first end surface 10c and the second end surface 10d are separated by the length dimension of the main body 10
  • the first side surface 10e and the second side surface 10f are separated by the width dimension of the main body 10.
  • first internal electrode layer 21 is extended toward the outside of the main body 10.
  • the first internal electrode layer 21 is connected to a first external electrode 31 provided on the surface of the main body 10.
  • One end of the second internal electrode layer 22 is extended toward the outside of the main body 10.
  • the second internal electrode layer 22 is connected to a second external electrode 32 provided on the surface of the main body 10.
  • the first internal electrode layer 21 is extended toward the outside of the main body 10 from the first end face 10c.
  • the first internal electrode layer 21 is connected to the first external electrode 31 at one end of the main body 10 in the L-axis direction.
  • the second internal electrode layer 22 is extended toward the outside of the main body 10 from the second end face 10d.
  • the second internal electrode layer 22 is connected to the second external electrode 32 at the other end of the main body 10 in the L-axis direction.
  • the first internal electrode layer 21 and the second internal electrode layer 22 are respectively extended to the opposing first end surface 10c and second end surface 10d.
  • the first internal electrode layer 21 and the second internal electrode layer 22 may be extended from various surfaces of the main body 10 depending on the arrangement and shape of the first external electrode 31 and the second external electrode 32.
  • the first external electrode 31 and the second external electrode 32 are both arranged on the bottom surface 10b, the first external electrode 31 and the second external electrode 32 are both extended from the bottom surface.
  • the first external electrode 31 and the second external electrode 32 may be provided on any surface of the main body 10 as long as they are spaced apart from each other.
  • the multilayer ceramic capacitor 1 may be configured to have a rectangular parallelepiped shape.
  • the terms "rectangular parallelepiped” or “rectangular parallelepiped shape” do not necessarily mean “rectangular parallelepiped” in the strict mathematical sense.
  • the corners and/or sides of the main body 10 may be curved.
  • the dimensions and shape of the main body 10 are not limited to those explicitly stated in this specification.
  • the dimension (length dimension) of the multilayer ceramic capacitor 1 in the L-axis direction is in the range of 0.1 mm to 3.5 mm
  • the dimension (width dimension) in the W-axis direction is in the range of 0.1 mm to 2.5 mm
  • the dimension (height dimension) in the T-axis direction is in the range of 0.1 mm to 3.0 mm.
  • the length dimension of the multilayer ceramic capacitor 1 may be greater than the width dimension.
  • the height dimension of the multilayer ceramic capacitor 1 may be greater than the width dimension.
  • the width dimension of the multilayer ceramic capacitor 1 may be greater than the length dimension.
  • the multilayer ceramic capacitor 1 can be mounted on an electronic circuit board.
  • An electronic circuit board on which the multilayer ceramic capacitor 1 is mounted is sometimes called a circuit module.
  • Various electronic components other than the multilayer ceramic capacitor 1 can also be mounted on the circuit module.
  • This circuit module can be mounted in a variety of electronic devices. Electronic devices that can mount the circuit module include smartphones, tablets, game consoles, automotive electrical equipment, servers, and various other electronic devices.
  • the multilayer ceramic capacitor 1 is mounted on the surface of the electronic circuit board so that the underside 10b of the body 10 faces the surface of the electronic circuit board. For this reason, the underside 10b of the body 10 is sometimes referred to as the mounting surface (mounting surface 10b).
  • the multilayer ceramic capacitor 1 is joined by solder to lands provided on the surface of the electronic circuit board 2. The lands are provided on the surface of the electronic circuit board at positions corresponding to the first external electrode 31 and second external electrode 32.
  • the dielectric layer 11 may include a ceramic material having a high dielectric constant.
  • the dielectric layer 11 may include, for example, an oxide represented by the chemical formula ABO3 as a main component.
  • A is, for example, at least one element selected from the group consisting of Ba (barium), Sr (strontium), Ca (calcium), and Mg (magnesium).
  • B is, for example, at least one element selected from the group consisting of Ti (titanium), Zr (zirconium), and Hf (hafnium).
  • oxides included as a main component in the dielectric layer 11 include BaTiO3 (barium titanate), CaZrO3 (calcium zirconate), CaTiO3 (calcium titanate), SrTiO3 (strontium titanate), and MgTiO3 (magnesium titanate).
  • the dielectric layer 11 may contain an additive element.
  • the additive element contained in the dielectric layer 11 is at least one element selected from the group consisting of Ni (nickel), Mo (molybdenum), Nb (niobium), Ta (tantalum), W (tungsten), V (vanadium), and Cr (chromium).
  • the dielectric layer 11 may contain two or more types of the additive elements.
  • Dielectric layer 11 may contain an oxide of a rare earth element in addition to the oxide of the main component.
  • the oxide of the rare earth element contained in dielectric layer 11 may be an oxide of at least one rare earth element selected from the group consisting of Y (yttrium), Sm (samarium), Eu (europium), Gd (gadolinium), Tb (terbium), Dy (dysprosium), Ho (holmium), Er (erbium), Tm (thulium), and Yb (ytterbium).
  • Dielectric layer 11 may contain two or more types of oxide of rare earth elements.
  • the dielectric layer 11 may contain oxides derived from known sintering aids or elements derived from glass, as shown below.
  • Dielectric layer 11 may contain, for example, an oxide of at least one element selected from the group consisting of Co (cobalt), Li (lithium), B (boron), Na (sodium), K (potassium), and Si (silicon). Dielectric layer 11 may also contain two or more types of oxides of these elements.
  • the dielectric layer 11 may contain glass containing at least one element selected from the group consisting of Co, Ni, Li, B, Na, K, and Si.
  • the film thickness (dimension in the T-axis direction) of the dielectric layer 11 is 0.1 to 5 ⁇ m.
  • the lower limit of the film thickness of the dielectric layer 11 may be 0.1 ⁇ m, and the upper limit may be 1 ⁇ m.
  • the lower limit of the film thickness of the dielectric layer 11 may be 0.4 ⁇ m, and the upper limit may be 5 ⁇ m.
  • First internal electrode layer 21 and second internal electrode layer 22 In the illustrated embodiment, n layers of the first internal electrode layers 21 and n layers of the second internal electrode layers 22 are laminated (where n is a positive integer).
  • the number of laminations of the first internal electrode layers 21 and the number of laminations of the second internal electrode layers 22 may be the same, or the number of laminations of the first internal electrode layers 21 may be one layer more than the number of laminations of the second internal electrode layers 22.
  • each first internal electrode layer 21 is distinguished by adding a sub-number to the reference numeral indicating the first internal electrode layer 21, such that the one closest to the lower surface 10b of the main body 10 is referred to as the first internal electrode layer 21-1, the next closest is referred to as the first internal electrode layer 21-2, and so on. Since n layers of the first internal electrode layers 21 are laminated, the first internal electrode layer 21-n is disposed closest to the upper surface 10a of the main body 10.
  • the second internal electrode layer 22 that is closest to the lower surface 10b of the main body 10 is referred to as the second internal electrode layer 22-1
  • the next closest one is referred to as the second internal electrode layer 22-2, etc.
  • the second internal electrode layer 22-n (when the number of stacked second internal electrode layers 22 is n-1 layers, the second internal electrode layer 22-(n-1)) is arranged closest to the upper surface 10a of the main body 10.
  • the multilayer ceramic capacitor 1 can have any number of first internal electrode layers 21 and second internal electrode layers 22 greater than four, and can have, for example, 300 to 1000 first internal electrode layers 21 and second internal electrode layers 22. In other words, the number of layers in the multilayer ceramic capacitor 1 can be 300 to 1000.
  • the film thickness (dimension in the T-axis direction) of the first internal electrode layer 21 and the film thickness (dimension in the T-axis direction) of the second internal electrode layer 22 are both 0.1 ⁇ m or more and 2 ⁇ m or less.
  • the first internal electrode layer 21 contains a base metal such as Ni (nickel), Cu (copper), or Sn (tin) as its main component. Based on the total mass of the first internal electrode layer 21, a component contained in the first internal electrode layer 21 at 50 wt% or more can be defined as the main component of the first internal electrode layer 21.
  • the first internal electrode layer 21 is provided on a portion of the upper surface of the dielectric layer 11.
  • the first internal electrode layer 21 is provided on the upper surface of the dielectric layer 11 so as to be pulled out from the first end face 10c to the outside of the main body 10, while being spaced apart from the second end face 10d, the first side face 10e, and the second side face 10f.
  • the first internal electrode layer 21 is constructed and arranged so that its end 21a in the positive direction of the L axis (the L1 direction in Figure 2) faces the second end face 10d.
  • the second internal electrode layer 22 is provided on a portion of the upper surface of a dielectric layer 11 separate from the dielectric layer 11 on which the first internal electrode layer 21 is provided.
  • the second internal electrode layer 22 is provided on the upper surface of the dielectric layer 11 so as to be pulled out to the outside of the main body 10 from the second end face 10d, while being spaced apart from the first end face 10c, the first side face 10e, and the second side face 10f.
  • the second internal electrode layer 22 is constructed and arranged so that its end 22a in the negative L-axis direction (the L2 direction in Figure 2) faces the first end face 10c.
  • At least one of the multiple first internal electrode layers 21 has a first thin layer portion 21b.
  • each of the first internal electrode layers 21-1, 21-2, 21-(n-1), and 21-n has a first thin layer portion 21b.
  • the first thin layer portion 21b may be provided in each of the first internal electrode layers 21 included in the main body 10.
  • the first thin layer portion 21b of the first internal electrode layer 21 is arranged in the first end region.
  • the first end region refers to the region facing the end 22a of the second internal electrode layer 22 adjacent to the first internal electrode layer 21 in the T-axis direction.
  • the first thin layer portion 21b of the first internal electrode layer 21 is provided in a region inside the main body 10 facing the end 22a in the L-axis direction of the second internal electrode layer 22 adjacent to the first internal electrode layer 21.
  • the first thin layer portion 21b of the first internal electrode layer 21-1 is provided in a position facing the end 22a of the second internal electrode layer 22-1 adjacent to the first internal electrode layer 21-1 in the T-axis direction.
  • the first thin layer portion 21b of the first internal electrode layer 21-2 is located in a position facing the end portion 22a of the second internal electrode layer 22-1 and the end portion 22a of the second internal electrode layer 22-2, which are adjacent to the first internal electrode layer 21-2, in the T-axis direction.
  • the first thin layer portion 21b of the first internal electrode layer 21 is located in a position overlapping the end portion 22a of the second internal electrode layer 22.
  • the first thin layer portion 21b is located at a position spaced apart from the first end surface 10c of the main body 10 in the L-axis direction. In other words, the first end region is spaced apart from the first end surface 10c in the L-axis direction.
  • the first thin layer portion 21b of the first internal electrode layer 21 is configured so that its thickness dimension T11 is smaller than a first average thickness T31 representing the average thickness dimension of the first internal electrode layer 21.
  • the thickness dimension T11 of the first thin layer portion 21b means the dimension of the first thin layer portion 21b in the T-axis direction. If the thickness of the first thin layer portion 21b is not constant, the thickness of the first thin layer portion 21b can be measured at three different points in the L-axis direction, and the average of the thicknesses at the three points can be used as the thickness of the first thin layer portion 21b.
  • the thickness dimension of the first internal electrode layer 21 means the dimension of the first internal electrode layer 21 in the T-axis direction.
  • the first average thickness T31 of the first internal electrode layer 21 can be measured at five different points in the L-axis direction (however, these five points are selected from among the first thin layer portion 21b) and used as the average of the thickness dimensions at the five points.
  • the thickness of the first thin layer portion 21b is in the range of 10 to 90% of the first average thickness of the first internal electrode layer 21.
  • the thickness of the first thin layer portion 21b may also be in the range of 10 to 70%, 10 to 50%, or 10 to 30% of the first average thickness of the first internal electrode layer 21.
  • the first internal electrode layer 21 has an upper surface 21c and a lower surface 21d opposite to the upper surface 21c. As shown in FIG. 3, the first internal electrode layer 21 may be formed so that its upper surface 21c is recessed in the first end region, and this recessed portion may be the first thin layer portion 21b. The first internal electrode layer 21 may be formed so that its lower surface 21d is recessed in the first end region. The first internal electrode layer 21 may be formed so that both the upper surface 21c and the lower surface 21d are recessed in the first end region. In the embodiment shown in FIG. 3, the upper surface 21c of the first internal electrode layer 21 is recessed between one end E1 and the other end E2 in the L-axis direction. The region between end E1 and end E2 in the L-axis direction is the first thin layer portion 21b.
  • the surface of the end 22a of the second internal electrode layer 22 may be inclined with respect to the T-axis.
  • the lower surface 22d of the second internal electrode layer 22 extends closer to the first end face 10c than the upper surface 22c, and therefore the surface of the end 22a connecting the end 22c1 of the upper surface 22c and the end 22d1 of the lower surface 22d is inclined with respect to the T-axis.
  • the region between the end 22c1 of the upper surface 22c and the end 22d1 of the lower surface 22d in the L-axis direction is referred to as the end 22a of the second internal electrode layer 22.
  • the main body 10 when the main body 10 is viewed in a plan view through the dielectric layer 11, if at least a portion of the first thin layer portion 21b (the region between end E1 and end E2 in the L-axis direction) of the first internal electrode layer 21 overlaps with at least a portion of the end 22a of the second internal electrode layer 22, it can be determined that the first thin layer portion 21b of the first internal electrode layer 21 is located in a region facing the end 22a of the second internal electrode layer 22 adjacent to the first internal electrode layer 21.
  • the entire end 22a of the second internal electrode layer 22 in the L-axis direction (the entire region between the end 22c1 of the upper surface 22c and the end 22d1 of the lower surface 22d in the L-axis direction) is located within the region between the end E1 and end E2 that define the first thin layer portion 21b, it can be determined that the first thin layer portion 21b of the first internal electrode layer 21 is provided in a region facing the end 22a of the second internal electrode layer 22 adjacent to the first internal electrode layer 21.
  • At least one of the multiple second internal electrode layers 22 has a second thin layer portion 22b.
  • each of the second internal electrode layers 22-1, 22-2, 22-(n-1), and 22-n has a second thin layer portion 22b.
  • the second thin layer portion 22b may be provided in each of the second internal electrode layers 22 included in the main body 10.
  • the second thin layer portion 22b of the second internal electrode layer 22 is arranged in the second end region.
  • the second end region refers to the region facing the end 21a of the first internal electrode layer 21 adjacent to the first internal electrode layer 22 in the T-axis direction.
  • the second thin layer portion 22b of the second internal electrode layer 22 is provided in the region facing the end 21a of the first internal electrode layer 21 adjacent to the second internal electrode layer 22.
  • the second thin layer portion 22b of the second internal electrode layer 22-1 is provided in a region facing the end portion 21a of the first internal electrode layer 21-1 adjacent to the second internal electrode layer 22-1 from below in the T-axis direction.
  • the first thin layer portion 22b of the second internal electrode layer 22-1 is also provided in a region facing the end portion 22a of the first internal electrode layer 21-2 adjacent to the second internal electrode layer 22-1 from above in the T-axis direction.
  • the second thin layer portion 22b of the second internal electrode layer 22 is provided in a position overlapping the end portion 21a of the first internal electrode layer 21.
  • the second thin layer portion 22b is provided in a position spaced apart from the second end face 10d of the main body 10 in the L-axis direction.
  • the second thin layer portion 22b of the second internal electrode layer 22 is configured so that its thickness dimension is smaller than a second average thickness representing the average thickness dimension of the second internal electrode layer 22.
  • the thickness dimension of the second thin layer portion 22b means the dimension of the second thin layer portion 22b in the T-axis direction.
  • the thickness dimension of the second internal electrode layer 22 means the dimension of the second internal electrode layer 22 in the T-axis direction.
  • the second average thickness of the second internal electrode layer 22 can be determined by measuring the thickness dimension of the second internal electrode layer 21 at five different points in the L-axis direction (however, these five points are selected from among the second thin layer portion 22b). In one embodiment, the thickness of the second thin layer portion 22b is in the range of 10 to 90% of the second average thickness of the second internal electrode layer 22.
  • the thickness of the second thin layer portion 22b may be in the range of 10 to 70%, 10 to 50%, or 10 to 30% of the second average thickness of the second internal electrode layer 22.
  • the region of the upper surface of the dielectric layer 11 that is covered by either the first internal electrode layer 21 or the second internal electrode layer 22 is sometimes referred to as the electrode formation region, and the region where neither the first internal electrode layer 21 nor the second internal electrode layer 22 is formed is sometimes referred to as the margin region.
  • the region of the margin region that exists between the electrode formation region and the first end face 10c or the second end face 10d is sometimes referred to as the end margin region, and the region of the margin region that exists between the electrode formation region and the first side face 10e or the second side face 10f is sometimes referred to as the side margin region.
  • the reverse pattern layer 16 is provided so as to cover the margin region of the upper surface of the dielectric layer 11.
  • the reverse pattern layer 16 formed in the end margin region shows the reverse pattern layer 16 formed in the end margin region.
  • the reverse pattern layer 16 provided on the dielectric layer 11 on which the first internal electrode layer 21 is formed is provided on the upper surface of the dielectric layer 11 so as to extend between the first internal electrode layer 21 and the second end face 10d, the first side face 10e, and the second side face 10f.
  • the reverse pattern layer 16, which is provided on the dielectric layer 11 on which the second internal electrode layer 22 is formed, is provided on the upper surface of the dielectric layer 11 so as to extend between the second internal electrode layer 22 and the first end face 10c, the first side face 10e, and the second side face 10f.
  • the reverse pattern layer 17 is provided on the first thin layer portion 21b of the first internal electrode layer 21 and the second thin layer portion 22b of the second internal electrode layer 22. If the first thin layer portion 21b is formed as a recess recessed from the upper surface 21c, the reverse pattern layer 17 may be provided to fill that recess. Similarly, if the second thin layer portion 22b is formed as a recess recessed from its upper surface, the reverse pattern layer 17 may be provided to fill that recess.
  • the reverse pattern layers 16 and 17 are formed from a ceramic material.
  • the reverse pattern layer 16 may be formed from the same ceramic material as the dielectric layer 11.
  • First external electrode 31 and second external electrode 32 are formed by applying a conductive paste to the main body 10 and heating the conductive paste.
  • the conductive paste may include at least one material selected from the group consisting of Ag (silver), Pd (palladium), Au (gold), Pt (platinum), Ni (nickel), Sn (tin), Cu (copper), W (tungsten), Ti (titanium), and alloys thereof.
  • the electric field generated from the second internal electrode layer 22 is stronger at the end 22a of the second internal electrode layer 22, and the electric field generated from the first internal electrode layer 21 is stronger at the end 21a of the first internal electrode layer 21. Therefore, in the main body 10, dielectric breakdown is more likely to occur near the end 21a of the first internal electrode layer 21 and near the end 22a of the second internal electrode layer 22 than in regions near the centers of the first internal electrode 21 and the second internal electrode 22 in the L-axis direction and W-axis direction.
  • the first thin layer portion 21b of the first internal electrode layer 21 is provided in a region facing the end 22a of the second internal electrode layer 22 in the L-axis direction, where dielectric breakdown is more likely to occur.
  • a large current generated by dielectric breakdown near the end 22a of the second internal electrode layer 22 is more likely to flow to the first thin layer portion 21b, which is located near the position where dielectric breakdown occurs. Furthermore, since the second thin layer portion 22b of the second internal electrode layer 22 is provided in a region facing the end portion 21a of the first internal electrode layer 21 in the L-axis direction, where breakdown is likely to occur, a large current generated by breakdown near the end portion 21a of the first internal electrode layer 21 is likely to flow to the second thin layer portion 22b located near the location of breakdown. Therefore, when breakdown occurs, the first thin layer portion 21b and the second thin layer portion 22b are burned out by the large current generated by the breakdown.
  • the first thin layer portion 21b is located at a position separated from the first end face 10c of the main body 10, thereby preventing a decrease in the reliability of the connection between the first internal electrode layer 21 and the first external electrode 31 due to the first thin layer portion 21b being joined to the first external electrode 31.
  • the upper surface 31c of the first external electrode 31 is recessed in the first thin layer portion 21b, and therefore the electric field tends to concentrate around the periphery of this recess (for example, the ends E1 and E2 that define both ends of the first thin layer portion 21b in the L-axis direction). This makes it possible to more reliably guide the position at which dielectric breakdown occurs in the main body 10 to the vicinity of the first thin layer portion 21b. Therefore, when the recess formed on the surface of the first external electrode 31 is the first thin layer portion 21b, the multilayer ceramic capacitor 1 can more reliably achieve fail-open.
  • FIG. 4 is a cross-sectional view showing a cross section of the multilayer ceramic capacitor 101 taken along a plane parallel to the LT plane (i.e., a plane parallel to the first side surface 10e or the second side surface 10f)
  • FIG. 5 is an enlarged cross-sectional view schematically showing an enlarged region A2 of the cross section of the multilayer ceramic capacitor 101 shown in FIG. 4.
  • the multilayer ceramic capacitor 101 differs from the multilayer ceramic capacitor 1 in that it includes a first internal electrode layer 121 instead of the first internal electrode layer 21 and a second internal electrode layer 122 instead of the second internal electrode layer 22.
  • the multilayer ceramic capacitor 101 also differs from the multilayer ceramic capacitor 1 in that it includes reverse pattern layers 116a to 116d instead of the reverse pattern layer 16. Detailed description of components of the multilayer ceramic capacitor 101 that are the same as or similar to the components of the multilayer ceramic capacitor 1 will be omitted.
  • the multilayer ceramic capacitor 101 includes n first internal electrode layers 121-1 to 121-n and n second internal electrode layers 122-1 to 122-n.
  • the number of second internal electrode layers 122 may be one less than the number of first internal electrode layers 121.
  • At least one of the first internal electrode layers 121-1 to 121-n has a first thin layer portion 121b.
  • the first internal electrode layers 121-2, 121-n each have a first thin layer portion 121b.
  • the first thin layer portion 121b is provided on the even-numbered internal electrode layers (first internal electrode layers 121-2, 121-4, ...) counting from the bottom of the first internal electrode layers 121, and the first thin layer portion 121b is not provided on the odd-numbered internal electrode layers (first internal electrode layers 121-1, 121-3, ...) counting from the bottom.
  • Some of the first internal electrode layers 121-1 to 121-n may not be provided with the first thin layer portion 121b.
  • the first internal electrode layers 121 provided with the first thin layer portions 121b and the first internal electrode layers 121 not provided with the first thin layer portions 121b can be arranged in various configurations.
  • the base 10 may include two, three, four, or more times the number of first internal electrode layers 121 provided with the first thin layer portions 121b as the number of first internal electrode layers 121 not provided with the first thin layer portions 121b.
  • the stacking order of the first internal electrode layers 121 provided with the first thin layer portions 121b and the first internal electrode layers 121 not provided with the first thin layer portions 121b may be random.
  • the stacking order of the first internal electrode layers 121 provided with the first thin layer portions 121b and the first internal electrode layers 121 not provided with the first thin layer portions 121b may be periodic.
  • the first thin layer portion 121b of the first internal electrode layer 121 is provided in a region facing the end portion 122a of the second internal electrode layer 122 adjacent to the first internal electrode layer 121 from below in the L-axis direction.
  • the second internal electrode layer 122-1 is adjacent to the first internal electrode layer 121-1 from below, and the first thin layer portion 121b of the first internal electrode layer 121-1 is provided in a region facing the end portion 122a of the second internal electrode layer 122-1.
  • the first thin layer portion 121b of the first internal electrode layer 121 will be further described with reference to Figure 5, using the first thin layer portion 121b provided in the first internal electrode layer 121-2 as an example.
  • the first internal electrode layer 121-2 extends in the L1 direction from the first external electrode 31.
  • the first internal electrode layer 121-2 bends upward (in the positive direction of the T axis) from below in the T axis direction at a first bend B1 located at a position overlapping or close to the position in the L axis direction of the end portion 122a of the adjacent second internal electrode layer 122-1, and bends in a direction parallel to the L axis at a first bend B2 located at a position shifted in the L1 direction from the first bend B1.
  • the position of the first bend B2 in the L axis direction also overlaps or close to the position in the L axis direction of the end portion 122a of the second internal electrode layer 122-1.
  • the first internal electrode layer 121-2 extends along the L-axis.
  • the region of the first internal electrode layer 121-2 between the first bend B1 and the first bend B2 that extends along an extension direction inclined with respect to the L-axis direction is the first thin layer portion 121b.
  • the first thin layer portion 121b is configured so that the thickness dimension T21, which indicates the dimension in a direction perpendicular to the extension direction of the first thin layer portion 121b, is smaller than the first average thickness T31, which indicates the average thickness dimension of the first internal electrode layer 121-2.
  • the main body 10 is configured so that the distance T41 between the first thin layer portion 121b of the first internal electrode layer 121-2 and the end portion 122a of the second internal electrode layer 122-1 is narrower than the distance T51 between a portion of the first internal electrode layer 121-2 other than the first thin layer portion 121b and a portion of the second internal electrode layer 122-1 other than the end portion 122a.
  • the degree of bending at the first bends B1 and B2 is determined so that the ratio (T31/D1) of the thickness dimension T31 in the T-axis direction of the first internal electrode layer 121-2 to the distance D1 between the first bends B1 and B2 in the T-axis direction is in the range of 0.5 to 4.0.
  • the first thin layer portion 121b cannot function as a fuse.
  • the ratio (T31/D1) of the thickness dimension T31 in the T-axis direction of the first internal electrode layer 121-2 to the distance D1 between the first bend portions B1 and B2 in the T-axis direction to a range of 0.5 to 4.0, the first thin layer portion 121b can function as a fuse and fracture of the first internal electrode layer 121-2 can be prevented.
  • At least one of the second internal electrode layers 122-1 to 122-n has a second thin layer portion 122b.
  • the second internal electrode layers 122-1, 122-(n-1) each have a second thin layer portion 122b.
  • the second thin layer portion 122b is provided in the odd-numbered internal electrode layers (second internal electrode layers 122-1, 122-3, ...) counting from the bottom of the second internal electrode layers 122, and the second thin layer portion 122b is not provided in the even-numbered internal electrode layers (second internal electrode layers 122-2, 122-4, ...) counting from the bottom.
  • Some of the second internal electrode layers 122-1 to 122-n may not be provided with the second thin layer portion 122b.
  • the second internal electrode layers 122 provided with the second thin layer portions 122b and the second internal electrode layers 122 not provided with the second thin layer portions 122b can be arranged in various configurations.
  • the base 10 may include two, three, four, or more times the number of second internal electrode layers 122 provided with the second thin layer portions 122b as the number of second internal electrode layers 122 not provided with the second thin layer portions 122b.
  • the stacking order of the second internal electrode layers 122 provided with the second thin layer portions 122b and the second internal electrode layers 122 not provided with the second thin layer portions 122b may be random.
  • the stacking order of the second internal electrode layers 122 provided with the second thin layer portions 122b and the second internal electrode layers 122 not provided with the second thin layer portions 122b may be periodic.
  • productivity can be improved compared to when the stacking order is random.
  • the second thin layer portion 122b of the second internal electrode layer 122 is provided in a region facing the end portion 121a of the first internal electrode layer 121 adjacent to the second internal electrode layer 122 from below in the L-axis direction.
  • the first internal electrode layer 121-1 is adjacent to the second internal electrode layer 122-1 from below, and the second thin layer portion 122b of the second internal electrode layer 122-1 is provided in a region facing the end portion 121a of the first internal electrode layer 121-1.
  • the second internal electrode layer 122 provided with the second thin layer portion 122b will be described using the second internal electrode layer 122-1 as an example.
  • the second internal electrode layer 122-1 has a shape obtained by inverting the first internal electrode layer 121-2 in the left-right direction (L-axis direction). Specifically, the second internal electrode layer 122-1 extends in the L1 direction from the first external electrode 31.
  • the second internal electrode layer 122-1 bends upward (in the positive direction of the T-axis) from below in the T-axis direction at a bend located at a position that overlaps or is close to the position in the L-axis direction of the end portion 121a of the adjacent first internal electrode layer 121-1, and bends in a direction parallel to the L-axis at another bend located at a position shifted from this bend in the L2 direction.
  • the region extending along an extension direction inclined with respect to the L-axis direction between the two bends of the second internal electrode layer 122-1 is the second thin layer portion 122b.
  • the second thin layer portion 122b is configured so that the thickness, which indicates the dimension in a direction perpendicular to the extension direction of the second thin layer portion 122b, is smaller than the second average thickness, which indicates the average thickness of the second internal electrode layer 122-2.
  • the main body 10 is configured so that the distance between the second thin layer portion 122b of the second internal electrode layer 122-1 and the end portion 121a of the first internal electrode layer 121-1 is narrower than the distance between a portion of the second internal electrode layer 122-1 other than the second thin layer portion 122 and a portion of the first internal electrode layer 121-1 other than the end portion 121a.
  • the reverse pattern layer 116a is provided on the upper surface of the dielectric layer 11 on which the first internal electrode layer 121-2 is provided, covering the area not covered by the first internal electrode layer 121-2.
  • the thickness dimension in the T-axis direction of each reverse pattern layer 116a is equal to the sum of the thickness dimension of the first internal electrode layer 121-1 and the thickness dimension of the first internal electrode layer 121-2. This allows the upper surface of the reverse pattern layer 116a to be flush with the upper surface of the first internal electrode layer 121-2.
  • the reverse pattern layer 116c is provided on the dielectric layer 11 on which the first internal electrode layer 121-n is provided.
  • the reverse pattern layer 116c is configured and arranged in the same manner as the reverse pattern layer 116a.
  • the reverse pattern layer 116b is provided on the upper surface of the dielectric layer 11 on which the second internal electrode layer 122-2 is provided, covering the area not covered by the second internal electrode layer 122-2.
  • the thickness dimension in the T-axis direction of each reverse pattern layer 116b is equal to the sum of the thickness dimension of the second internal electrode layer 122-1 and the thickness dimension of the second internal electrode layer 122-2. This allows the upper surface of the reverse pattern layer 116b to be flush with the upper surface of the second internal electrode layer 122-2.
  • the reverse pattern layer 116d is provided on the dielectric layer 11 on which the second internal electrode layer 122-n is provided.
  • the reverse pattern layer 116d is configured and arranged in the same manner as the reverse pattern layer 116b.
  • reverse pattern layers 116 are provided on some of all of the dielectric layers 11 on which internal electrode layers are provided.
  • reverse pattern layers 16 are provided on the upper surfaces of all of the dielectric layers 11 on which internal electrode layers are provided. Therefore, in the manufacturing process of the multilayer ceramic capacitor 101, the process for forming the reverse pattern layers can be performed less frequently than in the manufacturing process of the multilayer ceramic capacitor 1. Therefore, the multilayer ceramic capacitor 101 can be manufactured in a shorter time than the multilayer ceramic capacitor 1.
  • the distance T41 between the first thin layer portion 121b of the first internal electrode layer 121-2 and the end 122a of the second internal electrode layer 122-1 is narrower than the distance T51 between the portion of the first internal electrode layer 121-2 other than the first thin layer portion 121b and the portion of the second internal electrode layer 122-1 other than the end 122a. Furthermore, a stronger electric field is generated near the first bends B1 and B2 in the first internal electrode layer 121-2 that define both ends of the first thin layer portion 121b in the L-axis direction than near the flat portions of the first internal electrode 121-2 and the second internal electrode 122-1.
  • the multilayer ceramic capacitor 101 breakdown between the first internal electrode layer 121-2 and the second internal electrode layer 122-1 is induced to occur near the first thin layer portion 121b. For this reason, the large current generated by breakdown tends to flow to the first thin layer portion 121b, which is located near the location of breakdown. Therefore, when breakdown occurs, the large current generated by breakdown burns out the first thin layer portion 121b near the location of breakdown. This prevents the multilayer ceramic capacitor 101 from destroying multiple layers due to the large current in areas other than the first thin layer portion 121b and second thin layer portion 122b that function as fuses, such as the areas near the centers of the WL surfaces of the first internal electrode 21 and second internal electrode 22. This allows the multilayer ceramic capacitor 101 to more reliably achieve fail-open.
  • FIG. 6 is a cross-sectional view showing a cross section of the multilayer ceramic capacitor 201 cut along a plane parallel to the LT plane (i.e., a plane parallel to the first side surface 10e or the second side surface 10f).
  • the multilayer ceramic capacitor 201 differs from the multilayer ceramic capacitor 101 in that it includes a first internal electrode layer 221 instead of the first internal electrode layer 121 and a second internal electrode layer 222 instead of the second internal electrode layer 122.
  • the multilayer ceramic capacitor 201 also differs from the multilayer ceramic capacitor 101 in that it includes reverse pattern layers 216a to 216f instead of the reverse pattern layers 116a to 116d. Detailed descriptions of components of the multilayer ceramic capacitor 201 that are the same as or similar to the components of the multilayer ceramic capacitors 1 and 101 will be omitted.
  • At least one of the reverse pattern layers 216a to 216f is configured and arranged so that the position of its upper surface in the T-axis direction is offset from the position of the upper surface of the internal electrode layer provided on the same layer in the T-axis direction.
  • the reverse pattern layer 216a is configured and arranged so that the upper surface of the reverse pattern layer 216a is recessed relative to the upper surface of the first internal electrode layer 221-2.
  • Such an arrangement is achieved, for example, by making the thickness dimension of the reverse pattern layer 216a smaller than the sum of the thickness dimensions of the first internal electrode layer 221-1 and the first internal electrode layer 221-2. This forms a step between the upper surface of the pattern layer 216a and the upper surface of the first internal electrode layer 221-2.
  • a step may be formed between the upper surface of the reverse pattern layer 216a and the upper surface of the first internal electrode layer 221-2 by making the thickness dimension of the reverse pattern layer 216a larger than the sum of the thickness dimensions of the first internal electrode layer 221-2.
  • the thickness of some of the multiple reverse pattern layers included in the multilayer ceramic capacitor 201 may be different from the thickness of the other reverse pattern layers.
  • the thickness of reverse pattern layer 216a is different from the thickness of reverse pattern layer 216b.
  • the thickness of reverse pattern layer 216f is also different from the thickness of reverse pattern layer 216e.
  • the second internal electrode layer 222-2 which is provided on the upper surfaces of the reverse pattern layer 216a and the first internal electrode layer 221-2 via the dielectric layer 11, follows the step between the upper surface of the reverse pattern layer 216a and the upper surface of the first internal electrode layer 221-2 and bends at the position of the step in the L-axis direction.
  • the bent portion of the second internal electrode layer 222-2 becomes the second thin layer portion 222b of the second internal electrode layer 222-2.
  • the position of the step between the upper surface of the reverse pattern layer 216a and the upper surface of the first internal electrode layer 221-2 in the L-axis direction overlaps with the position of the end portion 221a of the first internal electrode layer 221-2, so the second thin layer portion 222b of the second internal electrode layer 222-2 is provided in a region facing the end portion 221a of the first internal electrode layer 221-2 in the L-axis direction.
  • the reverse pattern layer 216d is configured and arranged so that the upper surface of the reverse pattern layer 216d is recessed relative to the upper surface of the second internal electrode layer 222-(n-2).
  • the first internal electrode layer 221-(n-1) which is provided on the upper surfaces of the reverse pattern layer 216d and the second internal electrode layer 222-(n-2) via the dielectric layer 11, bends at the position of the step in the L-axis direction, following the step between the upper surface of the reverse pattern layer 216d and the upper surface of the second internal electrode layer 222-(n-2).
  • the bent portion of the first internal electrode layer 221-(n-1) becomes the first thin layer portion 221b of the first internal electrode layer 221-(n-1).
  • the position where there is a step between the upper surface of the reverse pattern layer 216d and the upper surface of the second internal electrode layer 222-(n-2) in the L-axis direction overlaps with the position of the end 222a of the second internal electrode layer 222-(n-2), so the first thin layer portion 221b of the first internal electrode layer 221-(n-1) is provided in a region facing the end 222a of the second internal electrode layer 222-(n-2) in the L-axis direction.
  • the multilayer ceramic capacitor 201 may also have a reverse pattern layer whose upper surface is offset from the upper surface of the internal electrode layer on the same layer.
  • a step is provided between the upper surface of the reverse pattern layer 216a and the upper surface of the first internal electrode layer 221-2, so that the second internal electrode layer 222-2 can have a second thin layer portion 222b in the region facing the end 221a of the first internal electrode layer 221-2 in the L-axis direction. Therefore, if a breakdown occurs near the end 221a of the first internal electrode layer 221-2, the large current generated by the breakdown is likely to flow to the second thin layer portion 222b of the second internal electrode layer 222-2, which is located near the location where the breakdown occurred.
  • a step is provided between the upper surface of the reverse pattern layer 216d and the upper surface of the second internal electrode layer 222-(n-2), so that the first thin layer portion 221b can be provided in the region of the first internal electrode layer 221-(n-1) facing the end 222a of the second internal electrode layer 222-(n-2) in the L-axis direction. Therefore, if breakdown occurs near the end 222a of the second internal electrode layer 222-(n-2), the large current generated by the breakdown is likely to flow to the first thin layer portion 221b of the first internal electrode layer 221-(n-1), which is located near the location where the breakdown occurred.
  • the multilayer ceramic capacitor 201 by forming a step between one of the reverse pattern layers and the top surface of the corresponding internal electrode layer, a bent portion that becomes the first thin layer portion or the second thin layer portion can be formed in the adjacent internal electrode layer, thereby preventing areas other than the first thin layer portion 221b and the second thin layer portion 222b that function as fuses, such as the areas near the center of the WL surfaces of the first internal electrode 221 and the second internal electrode 222, from being destroyed across multiple layers by a large current. This makes it possible to more reliably achieve fail-open in the multilayer ceramic capacitor 201 as well.
  • Fig. 7 is a flow diagram showing the flow of a method for manufacturing a multilayer ceramic capacitor according to one embodiment of the present invention
  • Figs. 8 to 14 are schematic diagrams showing the manufacturing process of a multilayer ceramic capacitor.
  • Step S01 Preparation of dielectric green sheet
  • the dielectric green sheets 51a are unsintered dielectric green sheets primarily composed of dielectric ceramics and serve as precursors for the dielectric layers 11.
  • the dielectric green sheets 51a can be obtained, for example, as follows: First, a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol or toluene, and a plasticizer are wet-mixed with a dielectric powder to obtain a slurry. Next, this slurry is applied to a substrate film using, for example, a die coater method or a doctor blade method.
  • PVB polyvinyl butyral
  • the dielectric powder which is the raw material powder for the dielectric green sheets, is, for example, barium titanate (BaTiO) powder.
  • Barium titanate powder is synthesized by reacting a titanium raw material such as titanium dioxide with a barium raw material such as barium carbonate using a known method such as a solid-phase method, a sol-gel method, or a hydrothermal method. The thickness of the dielectric green sheets 51a can be adjusted as needed.
  • Step S02 Forming the sheet unit
  • internal electrode patterns which are precursors of the internal electrode layers, are formed on the dielectric green sheet 51a prepared in step S01, thereby obtaining the first sheet unit U1 and the second sheet unit U2 shown in FIG. 8.
  • the first sheet unit U1 shown in FIG. 8 is obtained by forming an internal electrode pattern 60a and a dielectric pattern 71a on the dielectric green sheet 50a.
  • the dielectric pattern 71a is a precursor of the reverse pattern layer 16.
  • the multilayer ceramic capacitor 1 which is the finished product, includes first internal electrode layers 21-1 to 21-n, a plurality of dielectric green sheets 51a on which internal electrode patterns 60a corresponding to each of the first internal electrode layers 21-1 to 21-n are formed are prepared as the first sheet unit U1.
  • the second sheet unit U2 shown in FIG. 8 is obtained by forming the internal electrode pattern 80a and the dielectric pattern 71a on multiple dielectric green sheets 51a other than the dielectric green sheet 51a on which the internal electrode pattern 60a is formed.
  • the internal electrode pattern 80a is a precursor to the second internal electrode layer 22. Because the finished multilayer ceramic capacitor 1 includes second internal electrode layers 22-1 to 22-n, multiple dielectric green sheets 51a on which internal electrode patterns 80a corresponding to each of these internal electrode layers 22-1 to 22-n are formed are prepared as the second sheet unit U2.
  • the dielectric green sheets 51a do not have internal electrode patterns formed on them.
  • the dielectric green sheets 51a on which no internal electrode patterns are formed are called cover sheet units U3.
  • cutting lines X1 and X2 are shown on the first sheet unit U1, second sheet unit U2, and cover sheet unit U3, respectively, indicating the cutting positions when singulating.
  • Cutting line X1 extends in a direction parallel to the W axis
  • cutting line X2 extends in a direction parallel to the L axis.
  • step S02 the internal electrode patterns 60a, 80a are formed using a printing method such as screen printing or a vacuum film formation method such as sputtering.
  • a printing method such as screen printing or a vacuum film formation method such as sputtering.
  • the manufacturing process for the first sheet unit U1 will be further described with reference to Figures 10a-10d and 11a-11d.
  • Figures 10a-10d and 11a-11d only show an area UA1 of the first sheet unit U1 that corresponds to a single chip and is surrounded by cutting lines X1 and X2.
  • the internal electrode pattern 60a is a laminate of a first internal electrode pattern 61a on the lower layer and a second internal electrode pattern 61b on the upper layer.
  • the first internal electrode pattern 61a is formed in a partial area on the upper surface of the dielectric green sheet 51a shown in Figures 10a and 11a, as shown in Figures 10b and 11b.
  • the first internal electrode pattern 61a is formed, for example, by printing an internal electrode paste onto the dielectric green sheet 51a using a known printing method such as screen printing.
  • a mask with openings corresponding to the first internal electrode pattern 61a is used.
  • a second internal electrode pattern 61b is formed in a partial region of the upper surface of the first internal electrode pattern 61a.
  • the second internal electrode pattern 61b has a recess 61c.
  • the second internal electrode pattern 61b has the same shape as the first internal electrode pattern 61a, except for the recess 61c.
  • the recess 61c has a groove shape extending along the W-axis direction.
  • the recess 61c extends in the L-axis direction from the cutting line X1 within a distance of L12 to L13.
  • the second internal electrode pattern 61b is also formed by printing an internal electrode paste using a known printing method such as screen printing. To form the second internal electrode pattern 61b, a mask with openings corresponding to the second internal electrode pattern 61b is used.
  • the internal electrode paste is produced by kneading metal powder, binder resin, and solvent using a three-roll mill.
  • the internal electrode paste is a dispersion of metal powder in binder resin.
  • the metal powder contained in the internal electrode paste includes powder of base metals such as Ni, Cu, and Sn, which are the main components of the first internal electrode layer 21 and the second internal electrode layer 22.
  • Cellulose-based resins such as ethyl cellulose and acrylic resins such as butyl methacrylate can be used as organic binders for the internal electrode paste.
  • the first internal electrode pattern 61a and the second internal electrode pattern 61b may be formed by sputtering.
  • the method for forming the first internal electrode pattern 61a and the second internal electrode pattern 61b is not limited to the methods specifically described in this specification.
  • the internal electrode patterns may be formed by various known methods, such as vacuum deposition, pulsed laser deposition (PLD), metal-organic chemical vapor deposition (MO-CVD), metal-organic decomposition (MOD), or chemical solution deposition (CSD).
  • PLD pulsed laser deposition
  • MO-CVD metal-organic chemical vapor deposition
  • MOD metal-organic decomposition
  • CSD chemical solution deposition
  • a dielectric pattern 71a is formed on the upper surface of the dielectric green sheet 51a in areas where the internal electrode pattern 60a is not formed and in the recesses 61c of the second internal electrode pattern 61b, thereby obtaining a first sheet unit U1.
  • the dielectric pattern 71a is formed, for example, by printing a dielectric pattern paste on the dielectric green sheet 51a using a known printing method such as screen printing.
  • the dielectric pattern paste is obtained by wet-mixing a mixture of a dielectric powder and an Fe - containing powder with a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol or toluene, and a plasticizer.
  • PVB polyvinyl butyral
  • the Fe-containing powder is, for example, ferric oxide ( Fe2O3 ) powder.
  • the mixture may be produced, for example, by mixing 100 moles of BaTiO3 powder with 0.6 moles to 1.8 moles of Fe2O3 powder .
  • the mixed powder may contain at least one of magnesium oxide (MgO) powder and manganese dioxide (MnO 2 ) powder.
  • Figures 12a to 12d and 13a to 13d only show the region UA2 of the second sheet unit U2 that corresponds to a single chip surrounded by cutting lines X1 and X2.
  • the internal electrode pattern 80a is a laminate of a first internal electrode pattern 81a on the lower layer and a second internal electrode pattern 81b on the upper layer.
  • the first internal electrode pattern 81a is formed in a partial region of the upper surface of the dielectric green sheet 51a shown in Figures 12a and 13a, as shown in Figures 12b and 13b.
  • the first internal electrode pattern 81a is formed so that one end in the L-axis direction overlaps with the cutting line X1, while the other end in the L-axis direction is spaced apart from the cutting line X1 by a distance L11, and both ends in the W-axis direction are spaced apart from the cutting line X2.
  • a second internal electrode pattern 81b is formed in a partial region of the upper surface of the first internal electrode pattern 81a.
  • the second internal electrode pattern 81b has a recess 81c.
  • the second internal electrode pattern 81b has the same shape as the first internal electrode pattern 81a, except for the recess 81c.
  • the recess 81c has a groove shape extending along the W-axis direction.
  • the recess 81c extends in the L-axis direction within a distance L12 to L13 from the cutting line X1.
  • the distance L12 between one end of the recess 61c in the L-axis direction and the cutting line X1 and the distance L13 between the other end of the recess 61c in the L-axis direction and the cutting line X1 satisfy the relationship L12 ⁇ L11 ⁇ L13 with the distance L11 between the internal electrode pattern 80a and the cutting line X1. Furthermore, the distance L12 between one end of the recess 81c in the L-axis direction and the cutting line X1 and the distance L13 between the other end of the recess 81c in the L-axis direction and the cutting line X1 satisfy the relationship L12 ⁇ L11 ⁇ L13 with the distance L11 between the internal electrode pattern 60a and the cutting line X1.
  • the first internal electrode pattern 81a and the second internal electrode pattern 81b are formed, for example, by printing or sputtering, in the same manner as the first internal electrode pattern 61a and the second internal electrode pattern 61b.
  • a dielectric pattern 71a is formed on the upper surface of the dielectric green sheet 51a in areas where the internal electrode pattern 80a is not formed and in the recesses 81c of the second internal electrode pattern 81b, thereby obtaining a second sheet unit U2.
  • the first sheet unit U1 and the second sheet unit U2 are produced in this manner.
  • the first sheet unit U1 comprises a dielectric green sheet 51a, an internal electrode pattern 60a formed on part of the upper surface of the dielectric green sheet 51a, and a dielectric pattern 71a formed in areas of the upper surface of the dielectric green sheet 51a not covered by the internal electrode pattern 60a and in the recesses 61c of the second internal electrode pattern 61b.
  • the second sheet unit U2 comprises a dielectric green sheet 51a, an internal electrode pattern 80a formed on part of the upper surface of the dielectric green sheet 51a, and a dielectric pattern 71a formed in areas of the upper surface of the dielectric green sheet 51a not covered by the internal electrode pattern 80a and in the recesses 81c of the second internal electrode pattern 81b.
  • Step S03 Lamination 9
  • the first sheet units U1 and second sheet units U2 obtained in step S02 are stacked in a predetermined order, and multiple cover sheet units U3 are stacked on the upper and lower surfaces of the alternately stacked first sheet units U1 and second sheet units U2 in the T-axis direction to obtain a laminate.
  • This laminate is then pressed in the T-axis direction to obtain a laminated sheet unit U10 in which the first sheet units U1, second sheet units U2, and cover sheet units U3 are stacked.
  • the first sheet units U1 and second sheet units U2 are stacked such that the recess 61c on the first sheet unit U1 faces the end of the internal electrode pattern 80a on the second sheet unit U2, and the recess 81c on the second sheet unit U2 faces the end of the internal electrode pattern 60a on the first sheet unit U1.
  • Step S04 Disconnect
  • the laminated sheet unit U10 obtained in step S03 is cut along cutting lines X1 and X2 shown in Fig. 13 to produce the unsintered chip laminate 90 shown in Fig. 14.
  • a press cutter blade or a rotary blade can be used to cut the laminated sheet unit U10.
  • Step S05 Firing
  • the chip stack 90 obtained in step S04 is fired to produce the main body 10 of the multilayer ceramic capacitor 1. That is, in step S05, the chip stack 90 is fired to form the main body 10.
  • the internal electrode pattern 60a becomes the first internal electrode layer 21, and the internal electrode pattern 80a becomes the second internal electrode layer 22.
  • the dielectric pattern 71a becomes the reverse pattern layers 16 and 17.
  • the firing temperature in step S05 can be determined based on the sintering temperature of the ceramic material constituting the dielectric layer 11. For example, when a barium titanate (BaTiO3)-based material is used as the material for the dielectric layer 11, the firing temperature can be approximately 1000 to 1300°C. Furthermore, firing can be performed, for example, in a reducing atmosphere or a low-oxygen partial pressure atmosphere.
  • Step S06 Forming external electrodes
  • a first external electrode 31 is formed at one end in the L-axis direction of the main body obtained in step S05, and a second external electrode 32 is formed at the other end.
  • the first external electrode 31 is provided on the surface of the main body 10 so as to be electrically connected to the first internal electrode layer 21.
  • the second external electrode 32 is provided on the surface of the main body 10 so as to be electrically connected to the second internal electrode layer 22. In this manner, the multilayer ceramic capacitor 1 is obtained.
  • the multilayer ceramic capacitor 101 can also be manufactured in the same manner as the multilayer ceramic capacitor 1. However, the multilayer ceramic capacitor 101 differs from the multilayer ceramic capacitor 1 in the configuration and arrangement of the internal electrode layers and reverse pattern layers. For this reason, the multilayer ceramic capacitor 101 is manufactured using sheet units that are different from the first sheet unit U1 and second sheet unit U2 used in the manufacture of the multilayer ceramic capacitor 1. The sheet units used in the manufacture of the multilayer ceramic capacitor 101 will be described with reference to Figure 15.
  • the body 10 of the multilayer ceramic capacitor 101 is fabricated by firing the chip stack 190 shown in Figure 15.
  • the multilayer ceramic capacitor 101 is constructed by stacking a first sheet unit U11, a second sheet unit U12, a third sheet unit U13, and a fourth sheet unit U14, in addition to the cover sheet units U3 located at the top and bottom. While Figure 15 illustrates one each of the first sheet unit U11, the second sheet unit U12, the third sheet unit U13, and the fourth sheet unit U14, the chip stack 190 is constructed by stacking multiple stacking unit units, each of which is constructed by stacking the first sheet unit U11, the second sheet unit U12, the third sheet unit U13, and the fourth sheet unit U14. Therefore, the chip stack 190 includes a large number of stacking units each consisting of the first sheet unit U11, the second sheet unit U12, the third sheet unit U13, and the fourth sheet unit U14.
  • the first sheet unit U11 has a dielectric green sheet 51a and an internal electrode pattern 160a.
  • the first sheet unit U11 is obtained by forming the internal electrode pattern 160a on a partial area of the upper surface of the dielectric green sheet 51a using a printing method or sputtering method.
  • the first sheet unit U11 can be manufactured in the same manner as the first sheet unit U1, except that it does not have the dielectric pattern 71a.
  • the internal electrode pattern 160a may have the same shape as the first internal electrode pattern 61a, which is located in the lower layer of the internal electrode pattern 60a.
  • the second sheet unit U12 has a dielectric green sheet 51a and an internal electrode pattern 180a.
  • the second sheet unit U12 is obtained by forming the internal electrode pattern 180a on a partial area of the upper surface of the dielectric green sheet 51a using a printing method or sputtering method.
  • the second sheet unit U12 has a shape that is the left-right inverse of the first sheet unit U11.
  • the third sheet unit U13 has a dielectric green sheet 51a, an internal electrode pattern 160b, and a dielectric pattern 171a.
  • the internal electrode pattern 160b can have the same shape as the internal electrode pattern 160a.
  • the internal electrode pattern 160b is positioned so that it overlaps with the internal electrode pattern 160a.
  • the area of the dielectric green sheet 51a that is not covered by the internal electrode pattern 160b is covered by the dielectric pattern 171a.
  • the dielectric pattern 171a is formed to be thicker than the internal electrode pattern 160b.
  • the thickness of the dielectric pattern 171a may be the same as the sum of the thicknesses of the internal electrode patterns 160a and 160b, or it may be thinner.
  • the thickness of the dielectric pattern 171a may vary from sheet to sheet.
  • the fourth sheet unit U14 has a dielectric green sheet 51a, an internal electrode pattern 180b, and a dielectric pattern 171b.
  • the internal electrode pattern 180b can have the same shape as the internal electrode pattern 180a.
  • the internal electrode pattern 180b is positioned so that it overlaps with the internal electrode pattern 180a.
  • the area of the dielectric green sheet 51a that is not covered by the internal electrode pattern 180b is covered by the dielectric pattern 171b.
  • the dielectric pattern 171b is formed to be thicker than the internal electrode pattern 180b.
  • the thickness of the dielectric pattern 171b may be the same as or thinner than the sum of the thicknesses of the internal electrode patterns 180a and 180b.
  • the thickness of the dielectric pattern 171a may vary from sheet to sheet.
  • the dielectric green sheet 51a is the precursor of the dielectric layer 11
  • the internal electrode patterns 160a and 160b are the precursors of the first internal electrode layer 121
  • the internal electrode patterns 180a and 180b are the precursors of the second internal electrode layer 122.
  • the dielectric pattern 171a is the precursor of the reverse pattern layers 116a and 116c
  • the dielectric pattern 171b is the precursor of the reverse pattern layers 116b and 116d.
  • the first sheet unit U11, second sheet unit U12, third sheet unit U13, and fourth sheet unit U14 configured as described above are stacked in this order along the T axis to create a laminate, and this laminate is then pressed in the T axis direction to obtain a laminated sheet unit in which the first sheet unit U11, second sheet unit U12, third sheet unit U13, and fourth sheet unit U14 are stacked.
  • the first sheet unit U11 has a step between the area where the internal electrode pattern 160a is formed and the area where it is not. Therefore, when the laminate is pressed in the T-axis direction, the internal electrode pattern 180a of the second sheet unit U12 laminated on top of the first sheet unit U11 bends at a position corresponding to the step in the first sheet unit U11. This bent portion formed in the internal electrode pattern 180a becomes the second thin layer portion 122b of the second internal electrode layer 122 in the finished multilayer ceramic capacitor 101.
  • the second sheet unit U12 has a step between the area where the internal electrode pattern 180a is formed and the area where it is not. Therefore, when the laminate is pressed in the T-axis direction, the internal electrode pattern 180b of the third sheet unit U13 laminated on top of the second sheet unit U12 bends at a position corresponding to the step in the second sheet unit U12. This bent portion formed in the internal electrode pattern 160b becomes the first thin layer portion 121b of the first internal electrode layer 121 in the finished multilayer ceramic capacitor 101.
  • This chip laminate 190 is fired to produce the main body 10, and the first external electrode 31 and second external electrode 32 are formed on the surface of this main body 10 to obtain the multilayer ceramic capacitor 101.
  • the multilayer ceramic capacitor 201 is manufactured in the same manner as the multilayer ceramic capacitor 101.
  • appropriate modifications are made to the first sheet unit U11, the second sheet unit U12, the third sheet unit U13, and the fourth sheet unit U14.
  • the thickness of the dielectric pattern 171a does not absorb the step in the first sheet unit U11, and a bent portion caused by the step in the first sheet unit U11 is also formed in the internal electrode patterns provided in the sheet units stacked above the fourth sheet unit U14.
  • the thickness of the dielectric pattern 171b does not absorb the step of the second sheet unit U12, and a bent portion due to the step of the second sheet unit U12 is also formed in the internal electrode pattern provided in the sheet unit stacked above the fourth sheet unit U14.
  • the bent portion formed in the internal electrode pattern provided in the sheet unit stacked above the fourth sheet unit U14 becomes, for example, the second thin layer portion 222b of the second internal electrode layer 222-2 or the first thin layer portion 221b of the first internal electrode layer 221-(n-1) in the finished multilayer ceramic capacitor 201.
  • the multilayer ceramic capacitor 1 produced in step S06 may be subjected to a reoxidation treatment at 600°C to 1000°C in an N2 gas atmosphere.
  • a plating layer of Cu, Ni, Sn, or the like may be provided on the surfaces of the first external electrode 31 and the second external electrode 32. This plating layer may be formed by electrolytic plating or electroless plating.
  • the main body 10 may be configured so that the first end face 10c and the second end face 10d are parallel to the two legs of the trapezoid that define the outer edge of the capacitance generation region Ra in the LT plane, and as shown in FIG. 9, the first side face 10e and the second side face 10f are parallel to the two legs of the trapezoid that define the outer edge of the capacitance generation region Ra in the WT plane.
  • the first thickness is in the range of 10 to 90% of the first average thickness;
  • [Appendix 3] the first thin portion is provided at a position spaced apart from the first surface in the second direction;
  • [Appendix 4] The one first internal electrode layer has a first electrode layer surface (21c) and a second electrode layer surface (21d) facing each other in the first direction, the first electrode layer surface is recessed in the first thin layer portion;
  • the one first internal electrode layer has two first bent portions (B1, B2), the first thin portion extends between the two first bent portions;
  • the multilayer ceramic capacitor according to any one of [Appendix 1] to [Appendix 4].
  • [Appendix 6] a ratio (T31/D1) of the first average thickness dimension (T31) of one first internal electrode layer to a distance (D1) between the two first bend portions in the first direction is in the range of 0.5 to 4.0;
  • the one second internal electrode layer has a second thin layer portion (22b) in a second end region facing an end portion (21a) of the one first internal electrode layer in the second direction, a second thickness representing the dimension of the second thin layer portion in the first direction is smaller than a second average thickness representing the average dimension of the one second internal electrode layer in the first direction;
  • the multilayer ceramic capacitor according to any one of [Appendix 1] to [Appendix 6].
  • the second thickness is in the range of 10 to 90% of the second average thickness;
  • Appendix 7 The multilayer ceramic capacitor according to claim 7.
  • the second thin portion is provided at a position spaced apart from the second surface in the second direction;
  • the one second internal electrode layer has a third electrode layer surface and a fourth electrode layer surface that face each other in the first direction, the third electrode layer surface is recessed in the second thin layer portion;
  • the one second internal electrode layer has two second bent portions, the second thin portion extends between the two second bent portions;
  • the plurality of first internal electrode layers further include another first internal electrode layer (21-2) adjacent to the one second internal electrode layer, the other first internal electrode layer has a third thin layer portion (21b) in the first end region in the second direction, a third thickness representing the dimension in the first direction of the third thin layer portion is smaller than a third average thickness representing the average dimension in the first direction of the other first internal electrode layers;
  • the other first internal electrode layer has two third bent portions, the third thin portion extends between the two third bent portions in the second direction;
  • [Appendix 12] The multilayer ceramic capacitor according to claim 1.
  • Multilayer ceramic capacitor 10 Main body 11 Dielectric layer 21, 121, 221 First internal electrode layer 21b, 121b, 221b First thin layer portion 22, 122, 222 Second internal electrode layer 22b, 122b, 222b Second thin layer portion 31 First external electrode 32 Second external electrode

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Abstract

積層セラミックコンデンサにおいて、より確実にフェールオープンを達成する。積層セラミックコンデンサにおいて、複数の第１内部電極層のうちの一の第１内部電極層は、第１方向において、複数の第２内部電極層のうちの一の第２内部電極層と隣接して配置される。この一の第１内部電極層は、一の第２内部電極層の端部に対向する第１端部領域に第１薄層部を有している。第１薄層部の第１方向における寸法を表す第１厚さは、一の第１内部電極層の第１方向における寸法の平均を示す第１平均厚さよりも小さい。

Description

積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
　本明細書の開示は、主に、積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法に関する。
　様々な電子機器に積層セラミックコンデンサが搭載されている。積層セラミックコンデンサは、複数の誘電体層と複数の内部電極層とが交互に積層された本体を有している。積層セラミックコンデンサの使用時に内部電極層に電圧が印加されると、内部電極層が誘電体層を介して相対している容量発生領域において容量が発生する。
　近年、積層セラミックコンデンサの容量を向上させるために、誘電体層の薄層化が進んでいる。誘電体層を薄くすることにより、内部電極層間の間隔が小さくなり、また、一定の外形寸法での積層数を増やすことができるため、積層セラミックコンデンサの容量を効率良く向上させることができる。
　誘電体層が薄くなると、内部電極層間の絶縁性が低下する。内部電極層間の絶縁性が低下すると、内部電極層間で絶縁破壊が起こることがある。絶縁破壊が起こると、内部電極層同士がショートし、積層セラミックコンデンサが組み込まれている回路に異常な電流が流れて、その回路がダメージを受けるという問題がある。
　絶縁破壊が発生した場合の回路へのダメージを抑制するために、絶縁破壊時に発生する異常電流によって発生するジュール熱により焼き切れるヒューズ構造体が内部電極層に設けられることがある。例えば、国際公開第２０１６／００９８５２号（引用文献１）には、内部電極層にヒューズとして機能する幅狭部が形成されている積層セラミックコンデンサが記載されている。内部電極層にヒューズ構造体が設けられた積層セラミックコンデンサにおいては、内部電極層間で絶縁破壊が起こっても、ヒューズ構造体が焼き切れることによりフェールオープンを実現することが期待されている。
国際公開第２０１６／００９８５２号
　従来は、絶縁破壊の発生箇所に関して考慮することなく、主に容量の低下を抑制するという観点からヒューズ構造体の配置が決められている。例えば、引用文献１においては、容量の低下を抑制するために、ヒューズ構造体は、本体の端面付近に設けられることが望ましいとされている（段落［００２１］参照）。しかしながら、積層セラミックコンデンサにおいて絶縁破壊の原因となる強い電界が発生するのは内部電極層の近傍の領域であるから、ヒューズ構造体が本体の端面付近に設けられていると、ヒューズ構造体から離れた位置において絶縁破壊が発生する可能性がある。ヒューズ構造体から離れた破壊位置において絶縁破壊が発生すると、ヒューズ構造体が焼き切れてフェールオープンが実現される前に、絶縁破壊が破壊発生箇所近辺の多数の内部電極層に広がってしまうことがある。絶縁破壊が多数の内部電極層にわたって発生すると、ショート電流が流れる経路が複数となるため、ヒューズ構造体が焼き切れにくくなり、その結果、フェールオープンが実現できないおそれがある。
　そこで、内部電極層間で絶縁破壊が起こった場合に、より確実にフェールオープンを達成するためのメカニズムが求められている。本明細書に開示される発明の目的の一つは、より確実にフェールオープンを達成することができる積層セラミックコンデンサを提供することである。
　本発明の前記以外の目的は、明細書全体の記載を通じて明らかにされる。本明細書に開示される発明は、「発明を解決しようとする課題」の欄の記載以外から把握される課題を解決するものであってもよい。本明細書に、実施形態の作用効果が記載されている場合には、その作用効果から当該実施形態に対応する発明の課題を把握することができる。本明細書において開示される様々な発明は、「本発明」と総称されることがある。
　本発明の発明者は、積層セラミックコンデンサにおいては、内部電極層の端部近傍の領域における電界が強くなりやすいため、内部電極層間で発生する絶縁破壊は、内部電極層の端部付近の領域で特に起こりやすいことに着目した。そして、第１内部電極層と第２内部電極層とが積層方向において隣接している場合に、第１内部電極層のヒューズ構造体を、第２内部電極層の端部に対向する領域に設けることにより、絶縁破壊が起こりやすい第２内部電極層の端部の近くに第１内部電極層のヒューズ構造体を配置することができるので、より確実にフェールオープンを実現できることを見いだした。
　また、本願の発明者は、内部電極層に厚みの薄い薄層部を形成することで、容量発生領域の面積を減少させることなく当該薄層部をヒューズとして機能させることを見いだした。
　上記の知見に基づいてなされた本発明の一態様は、複数の誘電体層と、前記複数の誘電体層のうちの少なくとも１層を介して第１方向において積層されている複数の内部電極層と、を有しており、前記第１方向と直交する第２方向において互いと相対する第１面及び第２面を有する本体と、前記本体の前記第１面に、前記複数の内部電極層のうちの複数の第１内部電極層の各々と電気的に接続するように設けられた第１外部電極と、前記本体の前記第２面に、前記複数の内部電極層のうちの複数の第２内部電極層の各々と電気的に接続するように設けられた第２外部電極と、を備える積層セラミックコンデンサに関する。前記複数の第１内部電極層のうちの一の第１内部電極層は、前記第１方向において、前記複数の第２内部電極層のうちの一の第２内部電極層と隣接して配置される。本発明の一態様において、前記一の第１内部電極層は、前記第２方向における前記一の第２内部電極層の端部に対向する第１端部領域に第１薄層部を有し、前記第１薄層部の前記第１方向における寸法を表す第１厚さは、前記一の第１内部電極層の前記第１方向における寸法の平均を示す第１平均厚さよりも小さい。
　本明細書に開示されている発明の一態様によれば、ヒューズとして機能する第１薄層部が、絶縁破壊が発生しやすい第２内部電極層の端部に対向する領域に設けられている。このため、絶縁破壊により生じる大電流によって第１薄層部が焼き切られやすいので、積層セラミックコンデンサにおいてフェールオープンをより確実に実現することができる。
本発明の一実施形態に係る積層セラミックコンデンサを模式的に示す斜視図である。 図１の積層セラミックコンデンサを側面に沿って切断した断面を模式的に示す断面図である。 図２の断面の領域Ａ１を拡大して模式的に示す拡大断面図である。 本発明の別の実施形態に係る積層セラミックコンデンサを側面に沿って切断した断面を模式的に示す断面図である。 図４の断面の領域Ａ２を拡大して模式的に示す拡大断面図である。 本発明のさらに別の実施形態に係る積層セラミックコンデンサを側面に沿って切断した断面を模式的に示す断面図である。 本発明の一実施形態に従った積層セラミックコンデンサ１の製造方法を示すフロー図である。 本発明の一実施形態に従って積層セラミックコンデンサ１を製造する過程において作製されるシートユニットＵ１～Ｕ３を模式的に示す模式図である。 本発明の一実施形態に従って積層セラミックコンデンサ１を製造する過程において作製される積層シートユニットＵ１０を模式的に示す模式図である。 シートユニットＵ１の作製工程の一部を示すための模式的な図である。 シートユニットＵ１の作製工程の一部を示すための模式的な図である。 シートユニットＵ１の作製工程の一部を示すための模式的な図である。 シートユニットＵ１の作製工程の一部を示すための模式的な図である。 シートユニットＵ１の作製工程の一部を示すための模式的な図である。 シートユニットＵ１の作製工程の一部を示すための模式的な図である。 シートユニットＵ１の作製工程の一部を示すための模式的な図である。 シートユニットＵ１の作製工程の一部を示すための模式的な図である。 シートユニットＵ２の作製工程の一部を示すための模式的な図である。 シートユニットＵ２の作製工程の一部を示すための模式的な図である。 シートユニットＵ２の作製工程の一部を示すための模式的な図である。 シートユニットＵ２の作製工程の一部を示すための模式的な図である。 シートユニットＵ２の作製工程の一部を示すための模式的な図である。 シートユニットＵ２の作製工程の一部を示すための模式的な図である。 シートユニットＵ２の作製工程の一部を示すための模式的な図である。 シートユニットＵ２の作製工程の一部を示すための模式的な図である。 本発明の一実施形態に従って積層セラミックコンデンサ１を製造する過程において作製されるチップ積層体９０を模式的に示す断面図である。 本発明の一実施形態に従って積層セラミックコンデンサ１０１を製造する過程において作製されるチップ積層体１９０を模式的に示す断面図である。
　以下、適宜図面を参照し、本発明の様々な実施形態を説明する。複数の図面において共通する構成要素には同一又は類似の参照符号が付されている。各図面は、説明の便宜上、必ずしも正確な縮尺で記載されているとは限らない点に留意されたい。以下で説明される実施形態は、必ずしも特許請求の範囲に係る発明を限定するものではない。以下の実施形態で説明されている諸要素が発明の解決手段に必須であるとは限らない。
　各図には、説明の便宜のため、互いに直交するＬ軸、Ｗ軸、及びＴ軸が記載されることがある。本明細書において、積層セラミックコンデンサ１の各構成部材の寸法、配置、形状、及びこれら以外の特徴は、Ｌ軸、Ｗ軸、及びＴ軸を基準に説明されることがある。
１　積層セラミックコンデンサ１（第１実施形態）
１－１　積層セラミックコンデンサ１の基本構造
　図１ないし図３を参照して、本発明の一実施形態に係る積層セラミックコンデンサ１の基本構造について説明する。図１は、一実施形態に係る積層セラミックコンデンサ１の斜視図である。図２は、積層セラミックコンデンサ１をＩ－Ｉ線で切断した断面を模式的に示す断面図である。図３は、図２に示されている積層セラミックコンデンサ１の断面の領域Ａ１を拡大して模式的に示す拡大断面図である。
　積層セラミックコンデンサ１は、本体１０と、本体１０に設けられた第１外部電極３１と、第２外部電極３２と、を備える。第１外部電極３１は、第２外部電極３２から離間して配置される。
　本体１０は、複数の誘電体層１１と、複数の第１内部電極層２１と、複数の第２内部電極層２２と、を含む。本明細書において、第１内部電極層２１及び第２内部電極層２２を区別する必要がない場合には、第１内部電極層２１及び第２内部電極層２２を総称して「内部電極層」と呼ぶことがある。誘電体層１１は、隣接する内部電極層の間に配置されている。例えば、誘電体層１１の上面には第１内部電極層２１が配置されており、誘電体層１１の下面には第２内部電極層２２が配置されている。
　本体１０においては、誘電体層１１、第１内部電極層２１、及び第２内部電極層２２が積層方向（例えば、Ｔ軸方向）に沿って積層されている。第１内部電極層２１及び第２内部電極層２２のうち隣接するもの同士の間には、少なくとも一層の誘電体層１１が配置されている。積層方向は、図示されているようにＴ軸に沿う方向であってもよいし、Ｌ軸又はＷ軸に沿う方向であってもよい。
　本体１０は、上面１０ａ、下面１０ｂ、第１端面１０ｃ、第２端面１０ｄ、第１側面１０ｅ、及び第２側面１０ｆを有する。本体１０は、上面１０ａ、下面１０ｂ、第１端面１０ｃ、第２端面１０ｄ、第１側面１０ｅ、及び第２側面１０ｆによって、その外表面が画定される。
　上面１０ａ及び下面１０ｂはそれぞれ本体１０の高さ方向（Ｔ軸方向）両端の面を成す。上面１０ａ及び下面１０ｂは、Ｔ軸方向において相対している。第１端面１０ｃ及び第２端面１０ｄはそれぞれ本体１０の長さ方向（Ｌ軸方向）両端の面を成す。第１端面１０ｃ及び第２端面１０ｄは、Ｌ軸方向において相対している。第１側面１０ｅ及び第２側面１０ｆはそれぞれ本体１０の幅方向（Ｗ軸方向）両端の面を成している。第１側面１０ｅ及び第２側面１０ｆは、Ｗ軸方向において相対している。上面１０ａと下面１０ｂとの間は本体１０の高さ寸法だけ離間しており、第１端面１０ｃと第２端面１０ｄとの間は本体１０の長さ寸法だけ離間しており、第１側面１０ｅと第２側面１０ｆとの間は本体１０の幅寸法だけ離間している。
　第１内部電極層２１は、その一端が本体１０の外部に向かって引き出される。第１内部電極層２１は、本体１０の表面に設けられた第１外部電極３１と接続される。第２内部電極層２２は、その一端が本体１０の外部に向かって引き出される。第２内部電極層２２は、本体１０の表面に設けられた第２外部電極３２と接続される。図２に示されている実施形態では、第１内部電極層２１は、第１端面１０ｃから本体１０の外部に向かって引き出されている。第１内部電極層２１は、本体１０のＬ軸方向の一端において、第１外部電極３１と接続されている。第２内部電極層２２は、第２端面１０ｄから本体１０の外部に向かって引き出されている。第２内部電極層２２は、本体１０のＬ軸方向の他端において、第２外部電極３２と接続されている。図２に示されている例では、第１内部電極層２１及び第２内部電極層２２は、相対する第１端面１０ｃ及び第２端面１０ｄにそれぞれ引き出されているが、第１内部電極層２１及び第２内部電極層２２は、第１外部電極３１及び第２外部電極３２の配置及び形状に応じて、本体１０の様々な面から引き出され得る。例えば、第１外部電極３１及び第２外部電極３２がいずれも下面１０ｂに配置されている場合には、第１外部電極３１及び第２外部電極３２はいずれも下面から引き出される。第１外部電極３１及び第２外部電極３２は、互いから離間している限り、本体１０のいずれの表面に設けられてもよい。
　一態様において、積層セラミックコンデンサ１は、直方体形状を有するように構成されてもよい。本明細書において「直方体」または「直方体形状」という場合には、数学的に厳密な意味での「直方体」のみを意味するものではない。後述するように、本体１０の角及び／または辺は、湾曲していてもよい。本体１０の寸法及び形状は、本明細書で明示されるものには限定されない。
　一態様において、積層セラミックコンデンサ１のＬ軸方向における寸法（長さ寸法）は、０．１ｍｍ～３．５ｍｍの範囲にあり、Ｗ軸方向における寸法（幅寸法）は０．１ｍｍ～２．５ｍｍの範囲にあり、Ｔ軸方向における寸法（高さ寸法）は０．１ｍｍ～３．０ｍｍの範囲にある。一態様において、積層セラミックコンデンサ１の長さ寸法は、幅寸法よりも大きくてもよい。一態様において、積層セラミックコンデンサ１の高さ寸法は、幅寸法よりも大きくてもよい。一態様において、積層セラミックコンデンサ１の幅寸法は、長さ寸法よりも大きくてもよい。
　積層セラミックコンデンサ１は、電子回路基板に実装され得る。積層セラミックコンデンサ１が搭載された電子回路基板は、回路モジュールと呼ばれることがある。回路モジュールには、積層セラミックコンデンサ１以外の様々な電子部品も実装され得る。この回路モジュールは、様々な電子機器に搭載され得る。回路モジュールが搭載され得る電子機器には、スマートフォン、タブレット、ゲームコンソール、自動車の電装品、サーバ及びこれら以外の様々な電子機器が含まれる。
　積層セラミックコンデンサ１は、本体１０の下面１０ｂが電子回路基板の表面と相対するように、電子回路基板の表面に実装される。このため、本体１０の下面１０ｂを実装面（実装面１０ｂ）と呼ぶことがある。積層セラミックコンデンサ１は、はんだにより電子回路基板２の表面に設けられているランドに接合される。ランドは、電子回路基板の表面において、第１外部電極３１及び第２外部電極３２に対応する位置に設けられる。
１－２　誘電体層１１
　誘電体層１１は、高誘電率を有するセラミック材料を含むことができる。誘電体層１１は、例えば、化学式ＡＢＯ3で表される酸化物を主成分として含むことができる。化学式ＡＢＯ3において、「Ａ」は、例えば、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、及びＭｇ（マグネシウム）からなる群から選択される少なくとも一つの元素である。化学式ＡＢＯ3において、「Ｂ」は、例えば、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、及びＨｆ（ハフニウム）からなる群から選択される少なくとも１つの元素である。誘電体層１１に主成分として含まれる酸化物は、例えば、ＢａＴｉＯ3（チタン酸バリウム）、ＣａＺｒＯ3（ジルコン酸カルシウム）、ＣａＴｉＯ3（チタン酸カルシウム）、ＳｒＴｉＯ3（チタン酸ストロンチウム）、ＭｇＴｉＯ3（チタン酸マグネシウム）である。
　誘電体層１１は、添加物元素を含むことができる。一態様において、誘電体層１１に含まれる添加物元素は、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｖ（バナジウム）、及びＣｒ（クロム）から成る群より選択される少なくとも一つの元素である。誘電体層１１は、上記の添加物元素を、２種類以上含有してもよい。
　誘電体層１１は、主成分の酸化物以外に希土類元素の酸化物を含んでもよい。誘電体層１１に含まれる希土類元素の酸化物は、Ｙ（イットリウム）、Ｓｍ（サマリウム）、Ｅｕ（ユーロピウム）、Ｇｄ（ガドリニウム）、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、Ｈｏ（ホルミウム）、Ｅｒ（エルビウム)、Ｔｍ（ツリウム）、およびＹｂ（イッテルビウム）から成る群より選択される少なくとも一つの希土類元素の酸化物であってもよい。誘電体層１１は、希土類元素の酸化物を、２種類以上含有してもよい。
　誘電体層１１は、主成分の酸化物以外に、以下に示す公知の焼結助剤に由来する酸化物もしくはガラスに由来する元素を含むことができる。
　誘電体層１１は、例えば、Ｃｏ（コバルト）、Ｌｉ（リチウム）、Ｂ（ホウ素）、Ｎａ（ナトリウム）、Ｋ（カリウム）、及びＳｉ（ケイ素）から成る群より選択される少なくとも一つの元素の酸化物を含んでもよい。誘電体層１１は、これらの元素の酸化物を、２種類以上含有してもよい。
　誘電体層１１は、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、Ｋ、及びＳｉから成る群より選択される少なくとも一つの元素を含むガラスを含有してもよい。
　一態様において、誘電体層１１の膜厚（Ｔ軸方向における寸法）は、０．１～５μｍとされる。誘電体膜１１をスパッタリングにて作成する場合、誘電体層１１の膜厚の下限は０．１μｍであってもよく、その上限は１μｍであってもよい。誘電体膜１１を印刷法により作成する場合、誘電体層１１の膜厚の下限は０．４μｍであってもよく、その上限は、５μｍであってもよい。
１－３　第１内部電極層２１及び第２内部電極層２２
　図示の実施形態においては、第１内部電極層２１及び第２内部電極層２２がそれぞれｎ層（ただし、ｎは、正の整数である。）ずつ積層されている。第１内部電極層２１の積層数と第２内部電極層２２の積層数は、同数であってもよく、第１内部電極層２１の積層数が第２内部電極層２２の積層数よりも１層だけ多くてもよい。第１内部電極層２１のうちの特定のものを他のものから区別する必要がある場合には、第１内部電極層２１のうち本体１０の下面１０ｂに最も近いものを第１内部電極層２１－１、次に近いものを第１内部電極層２１－２などと、第１内部電極層２１を示す符号に枝番を付けることで、各第１内部電極層２１を区別する。第１内部電極層２１は、ｎ層だけ積層されているので、本体１０の上面１０ａの最も近くには、第１内部電極層２１－ｎが配置される。同様に、第２内部電極層２２のうちの特定のものを他のものから区別する必要がある場合には、第２内部電極層２２のうち本体１０の下面１０ｂに最も近いものを第２内部電極層２２－１、次に近いものを第２内部電極層２２－２などと表す。図示の実施形態においては、第２内部電極層２２は、ｎ層だけ積層されているので、本体１０の上面１０ａに最も近くには、第２内部電極層２２－ｎ（第２内部電極層２２の積層数がｎ－１層の場合には、第２内部電極層２２－（ｎ－１））が配置される。
　図２及び図３においては、図示の簡略化のために、第１内部電極層２１及び第２内部電極層２２がそれぞれ４層ずつ示されているが、積層セラミックコンデンサ１は、４層より多い任意の数の第１内部電極層２１及び第２内部電極層２２を備えることができ、例えば、３００～１０００層の第１内部電極層２１及び第２内部電極層２２を備えることができる。言い換えると、積層セラミックコンデンサ１における積層数は、３００～１０００層とすることができる。
　一態様において、第１内部電極層２１の膜厚（Ｔ軸方向における寸法）及び第２内部電極層２２の膜厚（Ｔ軸方向における寸法）はいずれも、０．１μｍ以上２μｍ以下とされる。
　一態様において、第１内部電極層２１は、Ｎｉ（ニッケル）、Ｃｕ（銅）、Ｓｎ（スズ）等の卑金属を主成分として含む。第１内部電極層２１の全質量を基準にして、第１内部電極層２１に５０ｗｔ％以上含まれている成分を、第１内部電極層２１の主成分とすることができる。
　第１内部電極層２１は、誘電体層１１の上面の一部に設けられている。図示の実施形態において、第１内部電極層２１は、第１端面１０ｃから本体１０の外部に引き出されている一方で、第２端面１０ｄ、第１側面１０ｅ、及び第２側面１０ｆからは離間するように、誘電体層１１の上面に設けられている。第１内部電極層２１は、そのＬ軸プラス方向（図２におけるＬ１方向）の端部２１ａが第２端面１０ｄと相対するように構成及び配置されている。
　第２内部電極層２２は、第１内部電極層２１が設けられている誘電体層１１とは別の誘電体層１１の上面の一部に設けられている。図示の実施形態において、第２内部電極層２２は、第２端面１０ｄから本体１０の外部に引き出されている一方で、第１端面１０ｃ、第１側面１０ｅ、及び第２側面１０ｆからは離間するように、誘電体層１１の上面に設けられている。第２内部電極層２２は、そのＬ軸マイナス方向（図２におけるＬ２方向）の端部２２ａが第１端面１０ｃと相対するように構成及び配置されている。
　本発明の一態様において、複数の第１内部電極層２１の少なくとも一層は、第１薄層部２１ｂを有している。図２に示されている第１内部電極層２１のうちでは、第１内部電極層２１－１、２１－２、２１－（ｎ－１）、２１－ｎの各々が第１薄層部２１ｂを有している。第１薄層部２１ｂは、本体１０に含まれる第１内部電極層２１の各々に設けられてもよい。
　第１内部電極層２１の第１薄層部２１ｂは、第１端部領域に配置される。第１端部領域は、Ｔ軸方向において、当該第１内部電極層２１と隣接する第２内部電極層２２の端部２２ａに対向する領域を指す。つまり、第１内部電極層２１の第１薄層部２１ｂは、本体１０の内部において、当該第１内部電極層２１と隣接する第２内部電極層２２のＬ軸方向における端部２２ａと対向する領域に設けられる。図２に示されている例では、第１内部電極層２１－１の第１薄層部２１ｂは、Ｔ軸方向において、第１内部電極層２１－１と隣接する第２内部電極層２２－１の端部２２ａに対向する位置に設けられている。同様に、第１内部電極層２１－２の第１薄層部２１ｂは、Ｔ軸方向において、第１内部電極層２１－２と隣接する第２内部電極層２２－１の端部２２ａ及び第２内部電極層２２－２の端部２２ａに対向する位置に設けられている。本体１０を平面視すると、第１内部電極層２１の第１薄層部２１ｂは、第２内部電極層２２の端部２２ａと重複する位置に設けられている。
　第１薄層部２１ｂは、Ｌ軸方向において、本体１０の第１端面１０ｃから離間した位置に設けられる。つまり、第１端部領域は、Ｌ軸方向において、第１端面１０ｃから離間している。
　図３に示されているように、第１内部電極層２１の第１薄層部２１ｂは、その厚さ寸法Ｔ１１が、当該第１内部電極層２１の厚さ寸法の平均を表す第１平均厚さＴ３１よりも小さくなるように構成される。第１薄層部２１ｂの厚さ寸法Ｔ１１は、第１薄層部２１ｂのＴ軸方向における寸法を意味する。第１薄層部２１ｂの厚さが一定でない場合には、Ｌ軸方向において異なる３点において第１薄層部２１ｂの厚さを測定し、その３点における厚さの平均を第１薄層部２１ｂの厚さとすることができる。第１内部電極層２１の厚さ寸法は、第１内部電極層２１のＴ軸方向における寸法を意味する。第１内部電極層２１の第１平均厚さＴ３１は、Ｌ軸方向における異なる５点（ただし、この５点は、第１薄層部２１ｂ以外から選択される。）において第１内部電極層２１の厚さ寸法を測定し、その５点における厚さ寸法の平均とすることができる。一態様において、第１薄層部２１ｂの厚さは、第１内部電極層２１の第１平均厚さの１０～９０％の範囲にある。第１薄層部２１ｂの厚さは、第１内部電極層２１の第１平均厚さの１０～７０％、１０～５０％、または１０～３０％の範囲にあってもよい。
　第１内部電極層２１は、上面２１ｃと、この上面２１ｃと相対する下面２１ｄと、を有している。図３に示されているように、第１内部電極層２１は、その上面２１ｃが第１端部領域で凹むように形成され、この凹んだ部位が第１薄層部２１ｂとされてもよい。第１内部電極層２１は、下面２１ｄが第１端部領域で凹むように形成されてよい。第１内部電極層２１は、上面２１ｃ及び下面２１ｄの両方が第１端部領域で凹むように形成されてよい。図３に示されている態様では、第１内部電極層２１の上面２１ｃがＬ軸方向における一方の端部Ｅ１と他方の端部Ｅ２との間で凹んでいる。Ｌ軸方向において、端部Ｅ１と端部Ｅ２との間の領域が、第１薄層部２１ｂとなる。
　図３に示されているように、第２内部電極層２２の端部２２ａの表面は、Ｔ軸に対して傾いていてもよい。図３に示されている態様では、第２内部電極層２２の下面２２ｄが上面２２ｃよりも第１端面１０ｃの近くまで延びているため、上面２２ｃの端部２２ｃ１と下面２２ｄの端部２２ｄ１とを接続する端部２２ａの表面がＴ軸に対して傾斜している。本明細書においては、Ｌ軸方向において上面２２ｃの端部２２ｃ１と下面２２ｄの端部２２ｄ１との間の領域を、第２内部電極層２２の端部２２ａとする。
　一態様においては、誘電体層１１を透過して本体１０を平面視したときに、第１内部電極層２１の第１薄層部２１ｂ（Ｌ軸方向において端部Ｅ１と端部Ｅ２との間の領域）の少なくとも一部が、第２内部電極層２２の端部２２ａの少なくとも一部と重複している場合に、第１内部電極層２１の第１薄層部２１ｂが、当該第１内部電極層２１と隣接する第２内部電極層２２の端部２２ａに対向する領域に設けられていると判断することができる。別の態様においては、誘電体層１１を透過して本体１０を平面視したときに、Ｌ軸方向において、第２内部電極層２２の端部２２ａの全体（Ｌ軸方向において、上面２２ｃの端部２２ｃ１と下面２２ｄの端部２２ｄ１との間の領域の全体）が第１薄層部２１ｂを画定する端部Ｅ１と端部Ｅ２との間の領域内に配置されている場合に、第１内部電極層２１の第１薄層部２１ｂが、当該第１内部電極層２１と隣接する第２内部電極層２２の端部２２ａに対向する領域に設けられていると判断することができる。
　本発明の一態様において、複数の第２内部電極層２２の少なくとも一層は、第２薄層部２２ｂを有している。図２に示されている例では、第２内部電極層２２－１、２２－２、２２－（ｎ－１）、２２－ｎの各々が第２薄層部２２ｂを有している。第２薄層部２２ｂは、本体１０に含まれる第２内部電極層２２の各々に設けられてもよい。第２内部電極層２２の第２薄層部２２ｂは、第２端部領域に配置される。第２端部領域は、Ｔ軸方向において、当該第１内部電極層２２と隣接する第１内部電極層２１の端部２１ａに対向する領域を指す。第２内部電極層２２の第２薄層部２２ｂは、当該第２内部電極層２２と隣接する第１内部電極層２１の端部２１ａに対向する領域に設けられている。例えば、図２に示されているように、第２内部電極層２２－１の第２薄層部２２ｂは、第２内部電極層２２－１にＴ軸方向の下側から隣接する第１内部電極層２１－１の端部２１ａに対向する領域に設けられている。また、第２内部電極層２２－１の第１薄層部２２ｂは、第２内部電極層２２－１にＴ軸方向の上側から隣接する第１内部電極層２１－２の端部２２ａに対向する領域に設けられている。本体１０を平面視すると、第２内部電極層２２の第２薄層部２２ｂは、第１内部電極層２１の端部２１ａと重複する位置に設けられている。第２薄層部２２ｂは、Ｌ軸方向において、本体１０の第２端面１０ｄから離間した位置に設けられる。
　第２内部電極層２２の第２薄層部２２ｂは、その厚さ寸法が、当該第２内部電極層２２の厚さ寸法の平均を表す第２平均厚さよりも小さくなるように構成される。第２薄層部２２ｂの厚さ寸法は、第２薄層部２２ｂのＴ軸方向における寸法を意味する。第２内部電極層２２の厚さ寸法は、第２内部電極層２２のＴ軸方向における寸法を意味する。第２内部電極層２２の第２平均厚さは、Ｌ軸方向における異なる５点（ただし、この５点は、第２薄層部２２ｂ以外から選択される。）において第２内部電極層２１の厚さ寸法を測定し、その５点における厚さ寸法の平均とすることができる。一態様において、第２薄層部２２ｂの厚さは、第２内部電極層２２の第２平均厚さの１０～９０％の範囲にある。第２薄層部２２ｂの厚さは、第２内部電極層２２の第２平均厚さの１０～７０％、１０～５０％、または１０～３０％の範囲にあってもよい。
　本明細書における第１薄層部２１ｂに関する説明は、矛盾が生じない限り、第２薄層部２２ｂにも当てはまる。
１－４　逆パターン層１６、１７
　本明細書では、誘電体層１１の上面のうち、第１内部電極層２１又は第２内部電極層２２のいずれかにより覆われている領域を電極形成領域と呼び、第１内部電極層２１又は第２内部電極層２２がいずれも形成されていない領域をマージン領域と呼ぶことがある。マージン領域のうち電極形成領域と第１端面１０ｃ又は第２端面１０ｄとの間に存在する領域をエンドマージン領域と呼び、マージン領域のうち電極形成領域と第１側面１０ｅ又は第２側面１０ｆとの間に存在する領域をサイドマージン領域と呼ぶことがある。逆パターン層１６は、誘電体層１１の上面のマージン領域を覆うように設けられる。図２には、エンドマージン領域に形成されている逆パターン層１６が示されている。第１内部電極層２１が形成されている誘電体層１１の上に設けられている逆パターン層１６は、当該誘電体層１１の上面に、第１内部電極層２１と第２端面１０ｄ、第１側面１０ｅ、及び第２側面１０ｆとの間に延在するように設けられている。第２内部電極層２２が形成されている誘電体層１１の上に設けられている逆パターン層１６は、当該誘電体層１１の上面に、第２内部電極層２２と第１端面１０ｃ、第１側面１０ｅ、及び第２側面１０ｆとの間に延在するように設けられている。
　逆パターン層１７は、第１内部電極層２１の第１薄層部２１ｂ及び第２内部電極層２２の第２薄層部２２ｂに設けられる。第１薄層部２１ｂが上面２１ｃから凹む凹部として形成される場合には、逆パターン層１７は、その凹部を充填するように設けられても良い。同様に、第２薄層部２２ｂがその上面から凹む凹部として形成される場合には、逆パターン層１７は、その凹部を充填するように設けられても良い。
　逆パターン層１６、１７は、セラミック材料から形成される。逆パターン層１６は、誘電体層１１の材料と同じセラミック材料から形成されてもよい。
１－５　第１外部電極３１及び第２外部電極３２
　一態様において、第１外部電極３１及び第２外部電極３２は、本体１０に導電性ペーストを塗布し、この導電性ペーストを加熱することで形成される。導電性ペーストは、Ａｇ（銀）、Ｐｄ（パラジウム）、Ａｕ（金）、Ｐｔ（白金）、Ｎｉ（ニッケル）、Ｓｎ（スズ）、Ｃｕ（銅）、Ｗ（タングステン）、Ｔｉ（チタン）、及びこれらの合金から成る群のうち少なくとも１つの物質を含むことができる。
１－６　小括
　積層セラミックコンデンサ１において、第２内部電極層２２から発生する電界は、第２内部電極層２２の端部２２ａにおいて強くなり、第１内部電極層２１から発生する電界は、第１内部電極層２１の端部２１ａにおいて強くなる。このため、本体１０においては、第１内部電極２１および第２内部電極２２のＬ軸方向及びＷ軸方向における中央付近の領域に比べて、第１内部電極層２１の端部２１ａの近傍及び第２内部電極層２２の端部２２ａの近傍において絶縁破壊が発生しやすい。第１内部電極層２１の第１薄層部２１ｂは、Ｌ軸方向において、絶縁破壊が生じやすい第２内部電極層２２の端部２２ａに対向する領域に設けられている。このため、第２内部電極層２２の端部２２ａ近傍での絶縁破壊により発生する大電流は、絶縁破壊の発生位置の近傍にある第１薄層部２１ｂに流れやすい。また、第２内部電極層２２の第２薄層部２２ｂは、Ｌ軸方向において、絶縁破壊が生じやすい第１内部電極層２１の端部２１ａに対向する領域に設けられているため、第１内部電極層２１の端部２１ａ近傍での絶縁破壊により発生する大電流は、絶縁破壊の発生位置の近傍にある第２薄層部２２ｂに流れやすい。よって、絶縁破壊の発生時には、絶縁破壊により生じる大電流によって第１薄層部２１ｂや第２薄層部２２ｂが焼き切られる。このため、積層セラミックコンデンサ１において、ヒューズとして機能すべき第１薄層部２１ｂ及び第２薄層部２２ｂ以外の領域、例えば第１内部電極２１及び第２内部電極２２のＷＬ面の中央付近の領域が大電流によって複数層にわたって破壊されることを防止できる。これにより、積層セラミックコンデンサ１においては、フェールオープンをより確実に実現することができる。
　積層セラミックコンデンサ１の一態様においては、第１薄層部２１ｂが本体１０の第１端面１０ｃから離間した位置に設けられているため、第１薄層部２１ｂが第１外部電極３１と接合することによる、第１内部電極層２１と第１外部電極３１との接合信頼性の低下を防止することができる。
　積層セラミックコンデンサ１の一態様において、第１外部電極３１の上面３１ｃは、第１薄層部２１ｂにおいて凹んでいるため、この凹みの周縁（例えば、第１薄層部２１ｂのＬ軸方向における両端を画定する端部Ｅ１、Ｅ２）に電界が集中しやすい。このため、本体１０において絶縁破壊が発生する位置を、より確実に第１薄層部２１ｂの近傍に誘導することができる。よって、第１外部電極３１の表面に形成されている凹部が第１薄層部２１ｂとなる場合には、積層セラミックコンデンサ１においてフェールオープンをより確実に実現することができる。
２　積層セラミックコンデンサ１０１（第２実施形態）
　続いて、図４及び図５を参照して、本発明の別の実施形態による積層セラミックコンデンサ１０１について説明する。図４は、積層セラミックコンデンサ１０１をＬＴ面に平行な面（つまり、第１側面１０ｅまたは第２側面１０ｆに平行な面）で切断した断面を示す断面図であり、図５は、図４に示されている積層セラミックコンデンサ１０１の断面の領域Ａ２を拡大して模式的に示す拡大断面図である。積層セラミックコンデンサ１０１は、第１内部電極層２１に代えて第１内部電極層１２１を備え、第２内部電極層２２に代えて第２内部電極層１２２を備える点で積層セラミックコンデンサ１と異なっている。また、積層セラミックコンデンサ１０１は、逆パターン層１６に代えて逆パターン層１１６ａ～１１６ｄを備えている点で積層セラミックコンデンサ１と異なっている。積層セラミックコンデンサ１０１の構成要素のうち積層セラミックコンデンサ１の構成要素と同一又は類似のものについては詳細な説明を省略する。
　図４に示されているように、積層セラミックコンデンサ１０１は、ｎ層の第１内部電極層１２１－１～１２１－ｎ、及び、ｎ層の第２内部電極層１２２－１～１２２－ｎを備えている。第２内部電極層１２２は、第１内部電極層１２１よりも１層少なくてもよい。
　第１内部電極層１２１－１～１２１－ｎのうちの少なくとも一層は、第１薄層部１２１ｂを有している。図４に示されている例では、第１内部電極層１２１－２、１２１－ｎの各々に第１薄層部１２１ｂが設けられている。図４に示されている実施形態では、第１内部電極層１２１のうち下から数えて偶数番目の内部電極層（第１内部電極層１２１－２、１２１－４、・・・）に第１薄層部１２１ｂが設けられており、下から数えて奇数番目の内部電極層（第１内部電極層１２１－１、１２１－３、・・・）には第１薄層部１２１ｂが設けられていない。第１内部電極層１２１－１～１２１－ｎのうちの一部には、第１薄層部１２１ｂが設けられていなくともよい。図４に示されている態様は例示に過ぎず、第１薄層部１２１ｂが設けられている第１内部電極層１２１及び第１薄層部１２１ｂが設けられていない第１内部電極層１２１は、様々な態様で配置され得る。例えば、基体１０は、第１薄層部１２１ｂが設けられている第１内部電極層１２１を、第１薄層部１２１ｂが設けられていない第１内部電極層１２１の２倍、３倍、４倍、またはこれ以上の数だけ備えてもよい。第１薄層部１２１ｂが設けられている第１内部電極層１２１と第１薄層部１２１ｂが設けられていない第１内部電極層１２１との積層順序は、ランダムであってもよい。第１薄層部１２１ｂが設けられている第１内部電極層１２１と第１薄層部１２１ｂが設けられていない第１内部電極層１２１との積層順序には、周期性があってもよい。
　第１内部電極層１２１の第１薄層部１２１ｂは、Ｌ軸方向において、当該第１内部電極層１２１に下方から隣接する第２内部電極層１２２の端部１２２ａに対向する領域に設けられている。例えば、第１内部電極層１２１－１には、第２内部電極層１２２－１が下方から隣接しており、第１内部電極層１２１－１の第１薄層部１２１ｂは、第２内部電極層１２２－１の端部１２２ａに対向する領域に設けられている。
　第１内部電極層１２１の第１薄層部１２１ｂについて、第１内部電極層１２１－２に設けられている第１薄層部１２１ｂを例にとり、図５も参照してさらに説明する。第１内部電極層１２１－２は、第１外部電極３１からＬ１方向に向かって延びている。第１内部電極層１２１－２は、Ｔ軸方向の下方から隣接する第２内部電極層１２２－１の端部１２２ａのＬ軸方向における位置と重複する又は近接する位置にある第１屈曲部Ｂ１で上方に（Ｔ軸のプラス方向に）屈曲し、第１屈曲部Ｂ１よりもＬ１方向にシフトした位置にある第１屈曲部Ｂ２でＬ軸に平行な方向に屈曲している。第１屈曲部Ｂ２のＬ軸方向における位置も、第２内部電極層１２２－１の端部１２２ａのＬ軸方向における位置と重複する又は近接する位置にある。第１屈曲部Ｂ２から端部１２１ａまでの区間では、第１内部電極層１２１－２は、Ｌ軸に沿って延伸している。第１内部電極層１２１－２の第１屈曲部Ｂ１と第１屈曲部Ｂ２との間で、Ｌ軸方向に対して傾斜する延伸方向に沿って延伸している領域が第１薄層部１２１ｂである。第１薄層部１２１ｂは、第１薄層部１２１ｂの延伸方向に垂直な方向における寸法を示す厚さ寸法Ｔ２１が第１内部電極層１２１－２の厚さ寸法の平均を表す第１平均厚さＴ３１よりも小さくなるように構成される。
　一態様において、本体１０は、第１内部電極層１２１－２の第１薄層部１２１ｂと第２内部電極層１２２－１の端部１２２ａとの間隔Ｔ４１が、第１内部電極層１２１－２の第１薄層部１２１ｂ以外の部位と第２内部電極層１２２－１の端部１２２ａ以外の部位との間隔Ｔ５１よりも狭くなるように構成される。
　第１屈曲部Ｂ１、Ｂ２における屈曲の程度は、Ｔ軸方向における第１屈曲部Ｂ１、Ｂ２間の間隔Ｄ１に対する第１内部電極層１２１－２のＴ軸方向における厚さ寸法Ｔ３１の比（Ｔ３１／Ｄ１）が０．５～４．０の範囲にあるように定められる。第１屈曲部Ｂ１、Ｂ２における第１内部電極層１２１－２の屈曲の程度が大きくなるほど第１薄層部１２１ｂの厚さ寸法Ｔ２１が薄くなるため、第１内部電極層１２１－２の屈曲の程度が大きくなりすぎると、第１内部電極層１２１－２が第１屈曲部Ｂ１、Ｂ２の近傍で破断しやすくなる。他方、第１内部電極層１２１－２の屈曲の程度が小さすぎると、第１薄層部１２１ｂの厚さ寸法Ｔ２１と第１内部電極層１２１－２の他の部位の厚さ寸法との差が小さくなるため、第１薄層部１２１ｂをヒューズとして機能させることができない。Ｔ軸方向における第１屈曲部Ｂ１、Ｂ２間の間隔Ｄ１に対する第１内部電極層１２１－２のＴ軸方向における厚さ寸法Ｔ３１の比（Ｔ３１／Ｄ１）を０．５～４．０の範囲とすることにより、第１薄層部１２１ｂをヒューズとして機能させるとともに、第１内部電極層１２１－２の破断を防止することができる。
　第２内部電極層１２２－１～１２２－ｎのうちの少なくとも一層は、第２薄層部１２２ｂを有している。図４に示されている例では、第２内部電極層１２２－１、１２２－（ｎ－１）の各々に第２薄層部１２２ｂが設けられている。図４に示されている実施形態では、第２内部電極層１２２のうち下から数えて奇数番目の内部電極層（第２内部電極層１２２－１、１２２－３、・・・）に第２薄層部１２２ｂが設けられており、下から数えて偶数番目の内部電極層（第２内部電極層１２２－２、１２２－４、・・・）には第２薄層部１２２ｂが設けられていない。第２内部電極層１２２－１～１２２－ｎのうちの一部には、第２薄層部１２２ｂが設けられていなくともよい。図４に示されている態様は例示に過ぎず、第２薄層部１２２ｂが設けられている第２内部電極層１２２及び第２薄層部１２２ｂが設けられていない第２内部電極層１２２は、様々な態様で配置され得る。例えば、基体１０は、第２薄層部１２２ｂが設けられている第２内部電極層１２２を、第２薄層部１２２ｂが設けられていない第２内部電極層１２２の２倍、３倍、４倍、またはこれ以上の数だけ備えてもよい。第２薄層部１２２ｂが設けられている第２内部電極層１２２と第２薄層部１２２ｂが設けられていない第２内部電極層１２２との積層順序は、ランダムであってもよい。第２薄層部１２２ｂが設けられている第２内部電極層１２２と第２薄層部１２２ｂが設けられていない第２内部電極層１２２との積層順序には、周期性があってもよい。積層順序に周期性がある場合には、積層順序がランダムな場合に比べて、生産性を向上させることができる。
　第２内部電極層１２２の第２薄層部１２２ｂは、Ｌ軸方向において、当該第２内部電極層１２２に下方から隣接する第１内部電極層１２１の端部１２１ａに対向する領域に設けられている。例えば、第２内部電極層１２２－１には、第１内部電極層１２１－１が下方から隣接しており、第２内部電極層１２２－１の第２薄層部１２２ｂは、第１内部電極層１２１－１の端部１２１ａに対向する領域に設けられている。
　第２薄層部１２２ｂが設けられた第２内部電極層１２２について、第２内部電極層１２２－１を例に説明する。第２内部電極層１２２－１は、第１内部電極層１２１－２を左右方向（Ｌ軸方向）において反転させた形状を有する。具体的には、第２内部電極層１２２－１は、第１外部電極３１からＬ１方向に向かって延びている。第２内部電極層１２２－１は、Ｔ軸方向の下方から隣接する第１内部電極層１２１－１の端部１２１ａのＬ軸方向における位置と重複する又は近接する位置にある屈曲部で上方に（Ｔ軸のプラス方向に）屈曲し、この屈曲部よりもＬ２方向にシフトした位置にある他の屈曲部でＬ軸に平行な方向に屈曲している。第２内部電極層１２２－１の２つの屈曲部間でＬ軸方向に対して傾斜する延伸方向に沿って延伸している領域が第２薄層部１２２ｂである。第２薄層部１２２ｂは、第２薄層部１２２ｂの延伸方向に垂直な方向における寸法を示す厚さ寸法が第２内部電極層１２２－２の厚さ寸法の平均を表す第２平均厚さよりも小さくなるように構成される。
　一態様において、本体１０は、第２内部電極層１２２－１の第２薄層部１２２ｂと第１内部電極層１２１－１の端部１２１ａとの間隔が、第２内部電極層１２２－１の第２薄層部１２２以外の部位と第１内部電極層１２１－１の端部１２１ａ以外の部位との間隔よりも狭くなるように構成される。
　逆パターン層１１６ａは、第１内部電極層１２１－２が設けられている誘電体層１１の上面に、第１内部電極層１２１－２によって覆われていない領域を覆うように設けられる。一態様において、いずれの逆パターン層１１６ａのＴ軸方向における厚さ寸法も、第１内部電極層１２１－１の厚さ寸法と第１内部電極層１２１－２の厚さ寸法との合計に等しい。これにより、逆パターン層１１６ａの上面と第１内部電極層１２１－２の上面とを面一にすることができる。逆パターン層１１６ｃは、第１内部電極層１２１－ｎが設けられている誘電体層１１の上に設けられる。逆パターン層１１６ｃは、逆パターン層１１６ａと同様に構成及び配置される。
　逆パターン層１１６ｂは、第２内部電極層１２２－２が設けられている誘電体層１１の上面に、第２内部電極層１２２－２によって覆われていない領域を覆うように設けられる。一態様において、いずれの逆パターン層１１６ｂのＴ軸方向における厚さ寸法も、第２内部電極層１２２－１の厚さ寸法と第２内部電極層１２２－２の厚さ寸法との合計に等しい。これにより、逆パターン層１１６ｂの上面と第２内部電極層１２２－２の上面とを面一にすることができる。逆パターン層１１６ｄは、第２内部電極層１２２－ｎが設けられている誘電体層１１の上に設けられる。逆パターン層１１６ｄは、逆パターン層１１６ｂと同様に構成及び配置される。
　図４に示されている積層セラミックコンデンサ１０１においては、内部電極層が設けられている全ての誘電体層１１のうちの一部に逆パターン層１１６が設けられている。これに対して、積層セラミックコンデンサ１においては、、内部電極層が設けられている全ての誘電体層１１の全ての上面に逆パターン層１６が設けられている。よって、積層セラミックコンデンサ１０１の製造工程においては、積層セラミックコンデンサ１の製造工程と比べて、逆パターン層を形成するための工程の実行頻度を減らすことができる。よって、積層セラミックコンデンサ１０１は、積層セラミックコンデンサ１よりも短時間で作成することが可能である。
　積層セラミックコンデンサ１０１においては、図５に示されているように、第１内部電極層１２１－２の第１薄層部１２１ｂと第２内部電極層１２２－１の端部１２２ａとの間隔Ｔ４１が、第１内部電極層１２１－２の第１薄層部１２１ｂ以外の部位と第２内部電極層１２２－１の端部１２２ａ以外の部位との間隔Ｔ５１よりも狭い。また、第１内部電極層１２１－２において第１薄層部１２１ｂのＬ軸方向における両端を確定する第１屈曲部Ｂ１、Ｂ２の近傍には、、第１内部電極１２１―２および第２内部電極１２２―１の平坦な部位の近傍よりも強い電界が生じる。よって、積層セラミックコンデンサ１０１においては、第１内部電極層１２１－２と第２内部電極層１２２－１との間の絶縁破壊は、第１薄層部１２１ｂの近傍において発生するように誘導されている。このため、絶縁破壊により発生する大電流は、絶縁破壊の発生位置の近傍にある第１薄層部１２１ｂに流れやすい。よって、絶縁破壊の発生時には、絶縁破壊により生じる大電流によって、絶縁破壊の発生箇所の近くにある第１薄層部１２１ｂが焼き切られるため、積層セラミックコンデンサ１０１において、ヒューズとして機能すべき第１薄層部１２１ｂ及び第２薄層部１２２ｂ以外の領域、例えば第１内部電極２１及び第２内部電極２２のＷＬ面の中央付近の領域が大電流によって複数層にわたって破壊されることを防止できる。これにより、積層セラミックコンデンサ１０１においても、フェールオープンをより確実に実現することができる。
３　積層セラミックコンデンサ２０１（第３実施形態）
　続いて、図６を参照して、本発明の別の実施形態による積層セラミックコンデンサ２０１について説明する。図６は、積層セラミックコンデンサ２０１をＬＴ面に平行な面（つまり、第１側面１０ｅまたは第２側面１０ｆに平行な面）で切断した断面を示す断面図である。積層セラミックコンデンサ２０１は、第１内部電極層１２１に代えて第１内部電極層２２１を備え、第２内部電極層１２２に代えて第２内部電極層２２２を備える点で積層セラミックコンデンサ１０１と異なっている。また、積層セラミックコンデンサ２０１は、逆パターン層１１６ａ～１１６ｄに代えて逆パターン層２１６ａ～２１６ｆを備えている点で積層セラミックコンデンサ１０１と異なっている。積層セラミックコンデンサ２０１の構成要素のうち積層セラミックコンデンサ１、１０１の構成要素と同一又は類似のものについては詳細な説明を省略する。
　逆パターン層２１６ａ～２１６ｆのうちの少なくとも一つは、その上面のＴ軸方向における位置が、同じ層に設けられた内部電極層の上面のＴ軸方向における位置とずれるように構成及び配置される。図６に示されている例では、逆パターン層２１６ａの上面が第１内部電極層２２１－２の上面よりも凹むように、逆パターン層２１６ａが構成及び配置されている。かかる配置は、例えば、逆パターン層２１６ａの厚さ寸法を、第１内部電極層２２１－１の厚さ寸法と第１内部電極層２２１－２の厚さ寸法との合計よりも小さくすることで実現される。これにより、パターン層２１６ａの上面と第１内部電極層２２１－２の上面との間に段差が形成されている。別の態様においては、逆パターン層２１６ａの厚さ寸法を第１内部電極層１２１－２の厚さ寸法との合計よりも大きくすることにより、逆パターン層２１６ａの上面と第１内部電極層２２１－２の上面との間に段差を形成してもよい。積層セラミックコンデンサ２０１に備えられる複数の逆パターン層のうちの一部の厚さは、他の逆パターン層の厚さと異なっていてもよい。例えば、図６に示されている実施形態においては、逆パターン層２１６ａの厚さは、逆パターン層２１６ｂの厚さと異なっている。また、逆パターン層２１６ｆの厚さは、逆パターン層２１６ｅの厚さと異なっている。
　逆パターン層２１６ａ及び第１内部電極層２２１－２の上面に誘電体層１１を介して設けられる第２内部電極層２２２－２は、逆パターン層２１６ａの上面と第１内部電極層２２１－２の上面との段差に追従して、Ｌ軸方向の当該段差における位置で屈曲する。第２内部電極層２２２－２の屈曲する部位が、当該第２内部電極層２２２－２の第２薄層部２２２ｂとなる。Ｌ軸方向において逆パターン層２１６ａの上面と第１内部電極層２２１－２の上面との段差が存在する位置は、第１内部電極層２２１－２の端部２２１ａの位置と重複しているから、第２内部電極層２２２－２の第２薄層部２２２ｂは、Ｌ軸方向において、第１内部電極層２２１－２の端部２２１ａと対向する領域に設けられる。
　また、図６に示されている例では、逆パターン層２１６ｄの上面が第２内部電極層２２２－（ｎ－２）の上面よりも凹むように、逆パターン層２１６ｄが構成及び配置されている。逆パターン層２１６ｄ及び第２内部電極層２２２－（ｎ－２）の上面に誘電体層１１を介して設けられる第１内部電極層２２１－（ｎ－１）は、逆パターン層２１６ｄの上面と第２内部電極層２２２－（ｎ－２）の上面との段差に追従して、Ｌ軸方向の当該段差における位置で屈曲する。第１内部電極層２２１－（ｎ－１）の屈曲する部位が、当該第１内部電極層２２１－（ｎ－１）の第１薄層部２２１ｂとなる。Ｌ軸方向において逆パターン層２１６ｄの上面と第２内部電極層２２２－（ｎ－２）の上面との段差が存在する位置は、第２内部電極層２２２－（ｎ－２）の端部２２２ａの位置と重複しているから、第１内部電極層２２１－（ｎ－１）の第１薄層部２２１ｂは、Ｌ軸方向において、第２内部電極層２２２－（ｎ－２）の端部２２２ａと対向する領域に設けられる。
　積層セラミックコンデンサ２０１は、逆パターン層２１６ａ及び逆パターン層２１６ｄ以外にも、上面の位置が同じ層にある内部電極層の上面の位置からずれている逆パターン層を備えていてもよい。
　このように、積層セラミックコンデンサ２０１においては、逆パターン層２１６ａの上面と第１内部電極層２２１－２の上面との間に段差が設けられているため、第２内部電極層２２２－２において、Ｌ軸方向における第１内部電極層２２１－２の端部２２１ａと対向する領域に第２薄層部２２２ｂを設けることができる。よって、第１内部電極層２２１－２の端部２２１ａの近傍で絶縁破壊が生じた場合に、絶縁破壊により発生する大電流は、絶縁破壊の発生位置の近傍にある第２内部電極層２２２－２の第２薄層部２２２ｂに流れやすくなる。同様に、逆パターン層２１６ｄの上面と第２内部電極層２２２－（ｎ－２）の上面との間に段差が設けられているので、第１内部電極層２２１－（ｎ－１）において、Ｌ軸方向における第２内部電極層２２２－（ｎ－２）の端部２２２ａと対向する領域に第１薄層部２２１ｂを設けることができる。よって、第２内部電極層２２２－（ｎ－２）の端部２２２ａの近傍で絶縁破壊が生じた場合に、絶縁破壊により発生する大電流は、絶縁破壊の発生位置の近傍にある第１内部電極層２２１－（ｎ－１）の第１薄層部２２１ｂに流れやすくなる。
　このように、積層セラミックコンデンサ２０１においては、逆パターン層のいずれかと対応する内部電極層の上面との間に段差を形成することにより、隣接する内部電極層に第１薄層部または第２薄層部となる屈曲部を形成することができるので、ヒューズとして機能すべき第１薄層部２２１ｂ及び第２薄層部２２２ｂ以外の領域、例えば第１内部電極２２１及び第２内部電極２２２のＷＬ面の中央付近の領域が大電流によって複数層にわたって破壊されることを防止できる。これにより、積層セラミックコンデンサ２０１においても、フェールオープンをより確実に実現することができる。
６　積層セラミックコンデンサの製造方法
　続いて、図７～図１４を参照して、本発明の一実施形態に従った積層セラミックコンデンサ１の製造方法の概要について説明する。図７は、本発明の一実施形態に従った積層セラミックコンデンサの製造方法の流れを示すフロー図であり、図８～図１４は、積層セラミックコンデンサの製造過程を模式的に示す模式図である。
（ステップＳ０１：誘電体グリーンシート準備）
　ステップＳ０１では、複数の誘電体グリーンシート５１ａを準備する。誘電体グリーンシート５１ａは、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートであり、誘電体層１１の前駆体である。誘電体グリーンシート５１ａは、例えば、以下のようにして得られる。まず、誘電体粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダーと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合してスラリーを得る。次に、このスラリーを、例えばダイコータ法やドクターブレード法により基材フィルム上に塗工する。そして、基材フィルム上に塗工されたスラリーを乾燥させることで、誘電体グリーンシートが得られる。誘電体グリーンシートの原料粉である誘電体粉末は、例えば、チタン酸バリウム（ＢａＴｉＯ3）粉末である。チタン酸バリウム粉末は、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを、固相法、ゾル－ゲル法、水熱法等の公知の方法で反応させることで合成される。誘電体グリーンシート５１ａの厚みは、適宜調整可能である。
　（ステップＳ０２：シートユニット形成）
　次に、ステップＳ０２では、ステップＳ０１で準備された誘電体グリーンシート５１ａに内部電極層の前駆体である内部電極パターンを形成することで、図８に示されている第１シートユニットＵ１及び第２シートユニットＵ２を得る。例えば、誘電体グリーンシート５０ａ上に内部電極パターン６０ａ及び誘電体パターン７１ａを形成することで、図８に示されている第１シートユニットＵ１を得る。誘電体パターン７１ａは、逆パターン層１６の前駆体である。完成品である積層セラミックコンデンサ１は、第１内部電極層２１－１～２１－ｎを備えるため、この第１内部電極層２１－１～２１－ｎのそれぞれに対応する内部電極パターン６０ａが形成された複数の誘電体グリーンシート５１ａが第１シートユニットＵ１として準備される。
　また、ステップＳ０２では、内部電極パターン６０ａが形成された誘電体グリーンシート５１ａとは別の複数の誘電体グリーンシート５１ａに内部電極パターン８０ａ及び誘電体パターン７１ａを形成することで、図８に示されている第２シートユニットＵ２を得る。内部電極パターン８０ａは、第２内部電極層２２の前駆体である。完成品である積層セラミックコンデンサ１は、第２内部電極層２２－１～２２－ｎを備えるため、この内部電極層２２－１～２２－ｎのそれぞれに対応する内部電極パターン８０ａが形成された複数の誘電体グリーンシート５１ａが第２シートユニットＵ２として準備される。
　一部の誘電体グリーンシート５１ａには、内部電極パターンを形成しない。内部電極パターンが形成されない誘電体グリーンシート５１ａをカバーシートユニットＵ３と呼ぶ。
　図１１においては、第１シートユニットＵ１、第２シートユニットＵ２、及びカバーシートユニットＵ３のそれぞれに、個片化する際の切断位置を示す切断線Ｘ１、Ｘ２が示されている。切断線Ｘ１は、Ｗ軸に平行な方向に延びており、切断線Ｘ２は、Ｌ軸に平行な方向に延びている。
　ステップＳ０２では、内部電極パターン６０ａ，８０ａは、スクリーン印刷等の印刷法やスパッタリング法等の真空成膜法を用いることにより形成される。図１０ａ～図１０ｄ及び図１１ａ～図１１ｄをさらに参照して第１シートユニットＵ１の作製工程についてさらに説明する。図１０ａ～図１０ｄ及び図１１ａ～図１１ｄには、図示の簡潔さのために、第１シートユニットＵ１のうち、切断線Ｘ１及び切断線Ｘ２で囲まれた単一のチップに対応する領域ＵＡ１のみが示されている。
　内部電極パターン６０ａは、下層の第１内部電極パターン６１ａと、上層の第２内部電極パターン６１ｂとの積層体である。内部電極パターン６０ａを形成するためには、まず、図１０ａ及び図１１ａに示されている誘電体グリーンシート５１ａの上面の一部の領域に、図１０ｂ及び図１１ｂに示されているように、第１内部電極パターン６１ａを形成する。第１内部電極パターン６１ａは、例えば、誘電体グリーンシート５１ａ上に内部電極用ペーストをスクリーン印刷等の公知の印刷法により印刷することで形成される。第１内部電極パターン６１ａを形成するためには、第１内部電極パターン６１ａに対応する開口部が設けられたマスクが用いられる。
　次に、図１０ｃ及び図１１ｃに示されているように、第１内部電極パターン６１ａの上面の一部の領域に第２内部電極パターン６１ｂを形成する。第２内部電極パターン６１ｂは、凹部６１ｃを有している。第２内部電極パターン６１ｂは、凹部６１ｃが形成されている点以外は、第１内部電極パターン６１ａと同じ形状を有する。凹部６１ｃは、Ｗ軸方向に沿って延びる溝形状を有している。凹部６１ｃは、Ｌ軸方向において、切断線Ｘ１からの距離がＬ１２～Ｌ１３の範囲に延在している。第２内部電極パターン６１ｂも、第１内部電極パターン６１ａと同様に、内部電極用ペーストをスクリーン印刷等の公知の印刷法により印刷することで形成される。第２内部電極パターン６１ｂを形成するためには、第２内部電極パターン６１ｂに対応する開口部が設けられたマスクが用いられる。
　内部電極用ペーストは、金属粉末、バインダー樹脂、及び溶剤をスリーロールミルによって混練することで製造される。つまり、内部電極用ペーストは、バインダー樹脂中に金属粉末を分散させたものである。内部電極用ペーストに含まれる金属粉末は、第１内部電極層２１及び第２内部電極層２２の主成分となるＮｉ、Ｃｕ、Ｓｎ等の卑金属の粉末を含む。内部電極用ペースト用の有機バインダーとしては、エチルセルロース等のセルロース系樹脂やブチルメタクリレート等のアクリル系樹脂を用いることができる。第１内部電極パターン６１ａ及び第２内部電極パターン６１ｂは、スパッタリング法により形成されてもよい。第１内部電極パターン６１ａ及び第２内部電極パターン６１ｂの形成方法は、本明細書で具体的に説明される方法には限られない。内部電極パターンは、公知の様々な手法、例えば、真空蒸着法、ＰＬＤ（パルスレーザー蒸着法）、ＭＯ－ＣＶＤ（有機金属化学気相成長法）、ＭＯＤ（有機金属分解法、又はＣＳＤ（化学溶液堆積法）により形成されてもよい。
　次に、図１０ｄ及び図１１ｄに示されているように、誘電体グリーンシート５１ａの上面のうち、内部電極パターン６０ａが形成されていない領域及び第２内部電極パターン６１ｂの凹部６１ｃに誘電体パターン７１ａを形成することで、第１シートユニットＵ１が得られる。誘電体パターン７１ａは、例えば、誘電体グリーンシート５１ａ上に誘電体パターン用ペーストをスクリーン印刷等の公知の印刷方法により印刷することで形成される。誘電体パターン用ペーストは、誘電体粉末とＦｅ含有粉末との混合粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダーと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合することで得られる。Ｆｅ含有粉末は、例えば、酸化第二鉄（Ｆｅ2Ｏ3）粉末である。混合粉末は、例えば、１００モルのＢａＴｉＯ3粉末に対して、０．６モル以上１．８モル以下のＦｅ2Ｏ3粉末を混合することで生成されてもよい。混合粉末には、酸化マグネシウム（ＭｇＯ）粉末及び二酸化マンガン（ＭｎＯ2）粉末の少なくとも一方を含有することができる。
　続いて、図１２ａ～図１２ｄ及び図１３ａ～図１３ｄをさらに参照して第２シートユニットＵ２の作製工程についてさらに説明する。図１２ａ～図１２ｄ及び図１３ａ～図１３ｄには、図示の簡潔さのために、第２シートユニットＵ２のうち、切断線Ｘ１及び切断線Ｘ２で囲まれた単一のチップに対応する領域ＵＡ２のみが示されている。
　内部電極パターン８０ａは、下層の第１内部電極パターン８１ａと、上層の第２内部電極パターン８１ｂとの積層体である。内部電極パターン８０ａを形成するためには、まず、図１２ａ及び図１３ａに示されている誘電体グリーンシート５１ａの上面の一部の領域に、図１２ｂ及び図１３ｂに示されているように、第１内部電極パターン８１ａを形成する。第１内部電極パターン８１ａは、Ｌ軸方向における一端が切断線Ｘ１と重複する一方でＬ軸方向における他端が切断線Ｘ１から間隔Ｌ１１だけ離間し、また、Ｗ軸方向における両端が切断線Ｘ２から離間するように形成される。
　次に、図１２ｃ及び図１３ｃに示されているように、第１内部電極パターン８１ａの上面の一部の領域に第２内部電極パターン８１ｂを形成する。第２内部電極パターン８１ｂは、凹部８１ｃを有する。第２内部電極パターン８１ｂは、凹部８１ｃが形成されている点以外は、第１内部電極パターン８１ａと同じ形状を有する。凹部８１ｃは、Ｗ軸方向に沿って延びる溝形状を有している。凹部８１ｃは、Ｌ軸方向において、切断線Ｘ１からの距離がＬ１２～Ｌ１３の範囲に延在している。
　凹部６１ｃのＬ軸方向における一端と切断線Ｘ１との間の距離Ｌ１２及び凹部６１ｃのＬ軸方向における他端と当該切断線Ｘ１との間の距離Ｌ１３は、内部電極パターン８０ａと切断線Ｘ１との距離Ｌ１１と、Ｌ１２＜Ｌ１１＜Ｌ１３という大小関係を満たす。また、凹部８１ｃのＬ軸方向における一端と切断線Ｘ１との間の距離Ｌ１２及び凹部８１ｃのＬ軸方向における他端と当該切断線Ｘ１との間の距離Ｌ１３は、内部電極パターン６０ａと切断線Ｘ１との距離Ｌ１１と、Ｌ１２＜Ｌ１１＜Ｌ１３という大小関係を満たす。
　第１内部電極パターン８１ａ及び第２内部電極パターン８１ｂは、第１内部電極パターン６１ａ及び第２内部電極パターン６１ｂと同様に、例えば、印刷法やスパッタリング法により形成される。
　次に、図１２ｄ及び図１３ｄに示されているように、誘電体グリーンシート５１ａの上面のうち、内部電極パターン８０ａが形成されていない領域及び第２内部電極パターン８１ｂの凹部８１ｃに誘電体パターン７１ａを形成することで、第２シートユニットＵ２が得られる。
　以上のようにして第１シートユニットＵ１及び第２シートユニットＵ２が作成される。第１シートユニットＵ１は、誘電体グリーンシート５１ａと、誘電体グリーンシート５１ａの上面の一部に形成された内部電極パターン６０ａと、誘電体グリーンシート５１ａの上面のうち内部電極パターン６０ａに覆われていない領域及び第２内部電極パターン６１ｂの凹部６１ｃに形成された誘電体パターン７１ａと、を有する。第２シートユニットＵ２は、誘電体グリーンシート５１ａと、誘電体グリーンシート５１ａの上面の一部に形成された内部電極パターン８０ａと、誘電体グリーンシート５１ａの上面のうち内部電極パターン８０ａに覆われていない領域及び第２内部電極パターン８１ｂの凹部８１ｃに形成された誘電体パターン７１ａと、を有する。
（ステップＳ０３：積層）
　ステップＳ０３では、図９に示されているように、ステップＳ０２で得られた第１シートユニットＵ１及び第２シートユニットＵ２を所定の順番で積層し、また、交互に積層された第１シートユニットＵ１及び第２シートユニットＵ２のＴ軸方向上面及び下面の各々に複数のカバーシートユニットＵ３を積層して積層体を得る。そして、この積層体をＴ軸方向に加圧することで、第１シートユニットＵ１、第２シートユニットＵ２、及びカバーシートユニットＵ３が積層された積層シートユニットＵ１０が得られる。第１シートユニットＵ１及び第２シートユニットＵ２は、第１シートユニットＵ１に設けられている凹部６１ｃが、第２シートユニットＵ２に設けられている内部電極パターン８０ａの端部と対向し、第２シートユニットＵ２に設けられている凹部８１ｃが、第１シートユニットＵ１に設けられている内部電極パターン６０ａの端部と対向するように積層される。
　（ステップＳ０４：切断）
　ステップＳ０４では、ステップＳ０３で得られた積層シートユニットＵ１０を、図１３に示されている切断線Ｘ１、Ｘ２に沿って切断することにより、図１４に示されている未焼成のチップ積層体９０を作製する。積層シートユニットＵ１０の切断には、例えば、押し切り刃や回転刃などを用いることができる。
　（ステップＳ０５：焼成）
　ステップＳ０５では、ステップＳ０４で得られたチップ積層体９０を焼成することにより、積層セラミックコンデンサ１の本体１０を作製する。つまり、ステップＳ０５によって、チップ積層体９０が焼成されて、本体１０になる。この焼成工程により、内部電極パターン６０ａは第１内部電極層２１になり、内部電極パターン８０ａは第２内部電極層２２になる。また、焼成工程により、誘電体パターン７１ａは、逆パターン層１６、１７になる。ステップＳ０５における焼成温度は、誘電体層１１を構成するセラミック材料の焼結温度に基づいて決定することができる。例えば、誘電体層１１の材料としてチタン酸バリウム（ＢａＴｉＯ３）系材料を用いる場合には、焼成温度は１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
　（ステップＳ０６：外部電極形成）
　ステップＳ０６では、ステップＳ０５で得られた本体のＬ軸方向の一方の端部に第１外部電極３１を形成し、他方の端部に第２外部電極３２を形成する。第１外部電極３１は、第１内部電極層２１と電気的に接続されるように、本体１０の表面に設けられる。第２外部電極３２は、第２内部電極層２２と電気的に接続されるように、本体１０の表面に設けられる。以上のようにして、積層セラミックコンデンサ１が得られる。
　積層セラミックコンデンサ１０１も、積層セラミックコンデンサ１と同様の方法で作製することができる。ただし、積層セラミックコンデンサ１０１は、積層セラミックコンデンサ１と比べて、内部電極層及び逆パターン層の構成及び配置が異なる。このため、積層セラミックコンデンサ１０１は、積層セラミックコンデンサ１の製造に用いられる第１シートユニットＵ１及び第２シートユニットＵ２とは異なるシートユニットを用いて作製される。図１５を参照して、積層セラミックコンデンサ１０１の製造に用いられるシートユニットについて説明する。
　積層セラミックコンデンサ１０１の本体１０は、図１５に示されているチップ積層体１９０を焼成することで作製される。図１５に示されているように、積層セラミックコンデンサ１０１は、上端及び下端に配置されているカバーシートユニットＵ３に加えて、第１シートユニットＵ１１、第２シートユニットＵ１２、第３シートユニットＵ１３、及び第４シートユニットＵ１４を積層することで構成される。図１５には、第１シートユニットＵ１１、第２シートユニットＵ１２、第３シートユニットＵ１３、及び第４シートユニットＵ１４が一つずつ図示されているが、チップ積層体１９０は、第１シートユニットＵ１１、第２シートユニットＵ１２、第３シートユニットＵ１３、及び第４シートユニットＵ１４が積層された積層ユニットを、複数の積層単位ユニットを積層することで構成される。このため、チップ積層体１９０は、第１シートユニットＵ１１、第２シートユニットＵ１２、第３シートユニットＵ１３、及び第４シートユニットＵ１４から構成される積層ユニットを多数備える。
　第１シートユニットＵ１１は、誘電体グリーンシート５１ａと、内部電極パターン１６０ａと、を有する。誘電体グリーンシート５１ａの上面の一部の領域に、印刷法やスパッタリング法により内部電極パターン１６０ａを形成することで、第１シートユニットＵ１１が得られる。第１シートユニットＵ１１は、誘電体パターン７１ａを備えない点以外は、第１シートユニットＵ１と同様の方法で作製され得る。内部電極パターン１６０ａは、内部電極パターン６０ａのうち下層にある第１内部電極パターン６１ａと同一の形状を有していてもよい。
　第２シートユニットＵ１２は、誘電体グリーンシート５１ａと、内部電極パターン１８０ａと、を有する。誘電体グリーンシート５１ａの上面の一部の領域に、印刷法やスパッタリング法により内部電極パターン１８０ａを形成することで、第２シートユニットＵ１２が得られる。第２シートユニットＵ１２は、第１シートユニットＵ１１を左右反転させた形状を有する。
　第３シートユニットＵ１３は、誘電体グリーンシート５１ａと、内部電極パターン１６０ｂと、誘電体パターン１７１ａと、を有する。内部電極パターン１６０ｂは、内部電極パターン１６０ａと同一の形状を有することができる。誘電体グリーンシート５１ａを透過してチップ積層体１９０を平面視した場合に、内部電極パターン１６０ｂは、内部電極パターン１６０ａと重なる位置に配置される。誘電体グリーンシート５１ａのうち内部電極パターン１６０ｂにより覆われていない領域は、誘電体パターン１７１ａにより覆われている。誘電体パターン１７１ａは、内部電極パターン１６０ｂの厚さよりも厚く形成される。誘電体パターン１７１ａの厚さは、内部電極パターン１６０ａの厚さと内部電極パターン１６０ｂの厚さとの合計と同じであってもよく、薄くてもよい。シートごとに誘電体パターン１７１ａの厚さが変わってもよい。
　第４シートユニットＵ１４は、誘電体グリーンシート５１ａと、内部電極パターン１８０ｂと、誘電体パターン１７１ｂと、を有する。内部電極パターン１８０ｂは、内部電極パターン１８０ａと同一の形状を有することができる。誘電体グリーンシート５１ａを透過してチップ積層体１９０を平面視した場合に、内部電極パターン１８０ｂは、内部電極パターン１８０ａと重なる位置に配置される。誘電体グリーンシート５１ａのうち内部電極パターン１８０ｂにより覆われていない領域は、誘電体パターン１７１ｂにより覆われている。誘電体パターン１７１ｂは、内部電極パターン１８０ｂの厚さよりも厚く形成される。誘電体パターン１７１ｂの厚さは、内部電極パターン１８０ａの厚さと内部電極パターン１８０ｂの厚さとの合計と同じであってもよく薄くても良い。シートごとに誘電体パターン１７１ａの厚さが変わってもよい。
　誘電体グリーンシート５１ａは、誘電体層１１の前駆体であり、内部電極パターン１６０ａ、１６０ｂは、第１内部電極層１２１の前駆体であり、内部電極パターン１８０ａ、１８０ｂは、第２内部電極層１２２の前駆体である。また、誘電体パターン１７１ａは、逆パターン層１１６ａ、１１６ｃの前駆体であり、誘電体パターン１７１ｂは、逆パターン層１１６ｂ、１１６ｄの前駆体である。
　以上のように構成されている第１シートユニットＵ１１、第２シートユニットＵ１２、第３シートユニットＵ１３、及び第４シートユニットＵ１４を、Ｔ軸に沿ってこの順に積層して積層体を作製し、この積層体をＴ軸方向に加圧することで、第１シートユニットＵ１１、第２シートユニットＵ１２、第３シートユニットＵ１３、及び第４シートユニットＵ１４が積層された積層シートユニットが得られる。
　第１シートユニットＵ１１は、内部電極パターン１６０ａが形成されている領域と形成されていな領域との間に段差を有する。このため、積層体をＴ軸方向に加圧する際に、第１シートユニットＵ１１の上に積層された第２シートユニットＵ１２の内部電極パターン１８０ａが、第１シートユニットＵ１１の段差に対応する位置で屈曲する。この内部電極パターン１８０ａに形成される屈曲部が、完成品である積層セラミックコンデンサ１０１において、第２内部電極層１２２の第２薄層部１２２ｂとなる。
　第２シートユニットＵ１２は、内部電極パターン１８０ａが形成されている領域と形成されていな領域との間に段差を有する。このため、積層体をＴ軸方向に加圧する際に、第２シートユニットＵ１２の上に積層された第３シートユニットＵ１３の内部電極パターン１８０ｂが、第２シートユニットＵ１２の段差に対応する位置で屈曲する。この内部電極パターン１６０ｂに形成される屈曲部が、完成品である積層セラミックコンデンサ１０１において、第１内部電極層１２１の第１薄層部１２１ｂとなる。
　以上のようにして作製された第１シートユニットＵ１１、第２シートユニットＵ１２、第３シートユニットＵ１３、及び第４シートユニットＵ１４が積層された積層体を、チップ単位に切断することで、チップ積層体１９０が得られる。このチップ積層体１９０を焼成して本体１０を作製し、この本体１０の表面に第１外部電極３１及び第２外部電極３２を形成することで、積層セラミックコンデンサ１０１が得られる。
　積層セラミックコンデンサ２０１は、積層セラミックコンデンサ１０１と同様の方法で作製される。積層セラミックコンデンサ２０１を製造する場合には、第１シートユニットＵ１１、第２シートユニットＵ１２、第３シートユニットＵ１３、及び第４シートユニットＵ１４に適宜変更が加えられる。具体的には、誘電体パターン１７１ａの厚さを、内部電極パターン１６０ａの厚さと内部電極パターン１６０ｂの厚さとの合計と異ならせることで、誘電体パターン１７１ａの厚さにより第１シートユニットＵ１１の段差を吸収せずに、第４シートユニットＵ１４より上層に積層されるシートユニットに備えられる内部電極パターンにも、第１シートユニットＵ１１の段差に起因する屈曲部を形成するようにする。同様に、誘電体パターン１７１ｂの厚さを、内部電極パターン１８０ａの厚さと内部電極パターン１８０ｂの厚さとの合計と異ならせることで、誘電体パターン１７１ｂの厚さにより第２シートユニットＵ１２の段差を吸収せずに、第４シートユニットＵ１４より上層に積層されるシートユニットに備えられる内部電極パターンにも、第２シートユニットＵ１２の段差に起因する屈曲部を形成するようにする。第４シートユニットＵ１４より上層に積層されるシートユニットに備えられる内部電極パターンに形成される屈曲部は、完成品である積層セラミックコンデンサ２０１において、例えば、第２内部電極層２２２－２の第２薄層部２２２ｂや、第１内部電極層２２１－（ｎ－１）の第１薄層部２２１ｂとなる。
　積層セラミックコンデンサ１、１０１、２０１を製造するためには、図７のフロー図に示されていない処理が行われてもよい。例えば、ステップＳ０６において作成された積層セラミックコンデンサ１に対して、Ｎ２ガス雰囲気中において６００℃～１０００℃で再酸化処理が行われてもよい。また、第１外部電極３１及び第２外部電極３２の表面に、Ｃｕ，Ｎｉ，Ｓｎ等のめっき層が設けられてもよい。このめっき層は、電解めっき法又は無電解めっき法により形成され得る。
７　注記
　前述の様々な実施形態で説明された各構成要素の寸法、材料及び配置は、それぞれ、各実施形態で明示的に説明されたものに限定されず、当該各構成要素は、本発明の範囲に含まれ得る任意の寸法、材料及び配置を有するように変形することができる。
　本明細書において明示的に説明していない構成要素を、上述の各実施形態に付加することもできるし、各実施形態において説明した構成要素の一部を省略することもできる。
　本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数、順序、もしくはその内容を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。
　本明細書において、ある構成要素を「含む」という場合は、本発明の内容と矛盾しない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。
　上記の実施形態の構成要素を適宜組み合わせることで実現される態様も、矛盾を生じさせない限り、本発明の実施形態となる。例えば、本体１０は、図８に示されているように、第１端面１０ｃ及び第２端面１０ｄがＬＴ面において容量発生領域Ｒａの外縁を画定する台形の２つの脚とそれぞれ平行になるとともに、図９に示されているように、第１側面１０ｅ及び第２側面１０ｆがＷＴ面において容量発生領域Ｒａの外縁を画定する台形の２つの脚とそれぞれ平行になるように構成されてもよい。
８　付記
　本明細書において開示される実施形態には、以下の事項も含まれる。
［付記１］
　複数の誘電体層（１１）と、前記複数の誘電体層のうちの少なくとも１層を介して第１方向（Ｔ）において積層されている複数の内部電極層（２１、２２）と、を有しており、前記第１方向と直交する第２方向（Ｌ）において互いと相対する第１面（１０ｃ）及び第２面（１０ｄ）を有する本体（１０）と、
　前記本体の前記第１面に、前記複数の内部電極層のうちの複数の第１内部電極層（２１）の各々と電気的に接続するように設けられた第１外部電極（３１）と、
　前記本体の前記第２面に、前記複数の内部電極層のうちの複数の第２内部電極層（２２）の各々と電気的に接続するように設けられた第２外部電極（３２）と、
　を備え、
　前記複数の第１内部電極層のうちの一の第１内部電極層（２１－１）は、前記第１方向において、前記複数の第２内部電極層のうちの一の第２内部電極層（２２－１）と隣接して配置され、
　前記一の第１内部電極層は、前記第２方向における前記一の第２内部電極層の端部（２２ａ）に対応する第１端部領域に第１薄層部（２１ｂ）を有し、
　前記第１薄層部の前記第１方向における寸法を表す第１厚さ（Ｔ１１）は、前記一の第１内部電極層の前記第１方向における寸法の平均を示す第１平均厚さよりも小さい、
　積層セラミックコンデンサ。
［付記２］
　前記第１厚さは、前記第１平均厚さの１０～９０％の範囲にある、
　［付記１］に記載の積層セラミックコンデンサ。
［付記３］
　前記第１薄層部は、前記第２方向において前記第１面から離間した位置に設けられている、
　［付記１］又は［付記２］に記載の積層セラミックコンデンサ。
［付記４］
　前記一の第１内部電極層は、前記第１方向において互いと相対する第１電極層面（２１ｃ）と第２電極層面（２１ｄ）とを有し、
　前記第１電極層面は、前記第１薄層部において凹んでいる、
　［付記１］から［付記３］のいずれか１項に記載の積層セラミックコンデンサ。
［付記５］
　前記一の第１内部電極層は、２つの第１屈曲部（Ｂ１、Ｂ２）を有しており、
　前記第１薄層部は、前記２つの第１屈曲部の間に延在している、
　［付記１］から［付記４］のいずれか１項に記載の積層セラミックコンデンサ。
［付記６］
　前記第１方向における前記２つの第１屈曲部間の間隔（Ｄ１）に対する前記一の第１内部電極層の前記第１平均厚さ寸法（Ｔ３１）の比（Ｔ３１／Ｄ１）は、０．５～４．０の範囲にある、
　［付記５］に記載の積層セラミックコンデンサ。
［付記７］
　前記一の第２内部電極層は、前記一の第１内部電極層の前記第２方向における端部（２１ａ）に対向する第２端部領域に第２薄層部（２２ｂ）を有し、
　前記第２薄層部の前記第１方向における寸法を表す第２厚さは、前記一の第２内部電極層の前記第１方向における寸法の平均を示す第２平均厚さよりも小さい、
　［付記１］から［付記６］のいずれか１項に記載の積層セラミックコンデンサ。
［付記８］
　前記第２厚さは、前記第２平均厚さの１０～９０％の範囲にある、
　［付記７］に記載の積層セラミックコンデンサ。
［付記９］
　前記第２薄層部は、前記第２方向において前記第２面から離間した位置に設けられている、
　［付記７］又は［付記８］に記載の積層セラミックコンデンサ。
［付記１０］
　前記一の第２内部電極層は、前記第１方向において互いと相対する第３電極層面と第４電極層面とを有し、
　前記第３電極層面は、前記第２薄層部において凹んでいる、
　［付記７］から［付記９］のいずれか１項に記載の積層セラミックコンデンサ。
［付記１１］
　前記一の第２内部電極層は、２つの第２屈曲部を有しており、
　前記第２薄層部は、前記２つの第２屈曲部の間に延在している、
　［付記７］から［付記１０］のいずれか１項に記載の積層セラミックコンデンサ。
［付記１２］
　前記複数の第１内部電極層は、前記一の第２内部電極層と隣接する他の第１内部電極層（２１－２）をさらに有し、
　前記他の第１内部電極層は、前記第２方向において前記第１端部領域に第３薄層部（２１ｂ）を有し、
　前記第３薄層部の前記第１方向における寸法を表す第３厚さは、前記他の第１内部電極層の前記第１方向における寸法の平均を示す第３平均厚さよりも小さい、
　［付記７］から［付記１１］のいずれか１項に記載の積層セラミックコンデンサ。
［付記１３］
　前記他の第１内部電極層は、２つの第３屈曲部を有しており、
　前記第３薄層部は、前記第２方向において、前記２つの第３屈曲部の間に延在している、
　［付記１２］に記載の積層セラミックコンデンサ。
［付記１４］
　第１誘電体グリーンシート（５１ａ）の上面の第１領域に第１内部電極パターン（１６０ａ）が形成された第１シートユニット（Ｕ１１）を準備する工程と、
　第２誘電体グリーンシートの上面の第２領域に第２内部電極パターン（１８０ａ）が形成された第２シートユニット（Ｕ１２）を準備する工程と、
　第３誘電体グリーンシートの上面の一部の領域であって平面視において前記第１領域と同じ形状を有する第３領域に第３内部電極パターン（１６０ｂ）が形成され、前記第３誘電体グリーンシートの上面の前記第３領域以外の領域に前記第１内部電極パターンの厚さと前記第３内部電極パターンの厚さとの合計と同じ厚さを有する第１誘電体パターン（１７１ａ）が形成された第３シートユニット（Ｕ１３）を準備する工程と、
　第４誘電体グリーンシートの上面の一部の領域であって平面視において前記第２領域と同じ形状を有する第４領域に第４内部電極パターン（１８０ｂ）が形成され、前記第４誘電体グリーンシートの上面の前記第４領域以外の領域に第２誘電体パターン（１７１ｂ）が形成された第４シートユニット（Ｕ１３）を準備する工程と、
　前記第１シートユニット、前記第２シートユニット、前記第３シートユニット、及び前記第４シートユニットを積層して積層体を形成する工程と、
　前記積層体を焼成する焼成工程と、
　を備える積層セラミックコンデンサの製造方法。
　１、１０、２０１　積層セラミックコンデンサ
　１０　本体
　１１　誘電体層
　２１、１２１、２２１　第１内部電極層
　２１ｂ、１２１ｂ、２２１ｂ　第１薄層部
　２２、１２２、２２２　第２内部電極層
　２２ｂ、１２２ｂ、２２２ｂ　第２薄層部
　３１　第１外部電極
　３２　第２外部電極

Claims (14)

  1. 　複数の誘電体層と、前記複数の誘電体層のうちの少なくとも１層を介して第１方向において積層されている複数の内部電極層と、を有しており、前記第１方向と直交する第２方向において互いと相対する第１面及び第２面を有する本体と、
    　前記本体の前記第１面に、前記複数の内部電極層のうちの複数の第１内部電極層の各々と電気的に接続するように設けられた第１外部電極と、
    　前記本体の前記第２面に、前記複数の内部電極層のうちの複数の第２内部電極層の各々と電気的に接続するように設けられた第２外部電極と、
    　を備え、
    　前記複数の第１内部電極層のうちの一の第１内部電極層は、前記第１方向において、前記複数の第２内部電極層のうちの一の第２内部電極層と隣接して配置され、
    　前記一の第１内部電極層は、前記第２方向における前記一の第２内部電極層の端部に対向するする第１端部領域に第１薄層部を有し、
    　前記第１薄層部の前記第１方向における寸法を表す第１厚さは、前記一の第１内部電極層の前記第１方向における寸法の平均を示す第１平均厚さよりも小さい、
    　積層セラミックコンデンサ。
  2. 　前記第１厚さは、前記第１平均厚さの１０～９０％の範囲にある、
    　請求項１に記載の積層セラミックコンデンサ。
  3. 　前記第１薄層部は、前記第２方向において前記第１面から離間した位置に設けられている、
    　請求項１又は２に記載の積層セラミックコンデンサ。
  4. 　前記一の第１内部電極層は、前記第１方向において互いと相対する第１電極層面と第２電極層面とを有し、
    　前記第１電極層面は、前記第１薄層部において凹んでいる、
    　請求項１又は２に記載の積層セラミックコンデンサ。
  5. 　前記一の第１内部電極層は、２つの第１屈曲部を有しており、
    　前記第１薄層部は、前記２つの第１屈曲部の間に延在している、
    　請求項１又は２に記載の積層セラミックコンデンサ。
  6. 　前記第１方向における前記２つの第１屈曲部間の間隔に対する前記一の第１内部電極層の前記第１平均厚さ寸法の比は、０．５～４．０の範囲にある、
    　請求項５に記載の積層セラミックコンデンサ。
  7. 　前記一の第２内部電極層は、前記一の第１内部電極層の前記第２方向における端部に対向する第２端部領域に第２薄層部を有し、
    　前記第２薄層部の前記第１方向における寸法を表す第２厚さは、前記一の第２内部電極層の前記第１方向における寸法の平均を示す第２平均厚さよりも小さい、
    　請求項１又は２に記載の積層セラミックコンデンサ。
  8. 　前記第２厚さは、前記第２平均厚さの１０～９０％の範囲にある、
    　請求項７に記載の積層セラミックコンデンサ。
  9. 　前記第２薄層部は、前記第２方向において前記第２面から離間した位置に設けられている、
    　請求項７に記載の積層セラミックコンデンサ。
  10. 　前記一の第２内部電極層は、前記第１方向において互いと相対する第３電極層面と第４電極層面とを有し、
    　前記第３電極層面は、前記第２薄層部において凹んでいる、
    　請求項７に記載の積層セラミックコンデンサ。
  11. 　前記一の第２内部電極層は、２つの第２屈曲部を有しており、
    　前記第２薄層部は、前記２つの第２屈曲部の間に延在している、
    　請求項７に記載の積層セラミックコンデンサ。
  12. 　前記複数の第１内部電極層は、前記一の第２内部電極層と隣接する他の第１内部電極層をさらに有し、
    　前記他の第１内部電極層は、前記第２方向において前記第１端部領域に第３薄層部を有し、
    　前記第３薄層部の前記第１方向における寸法を表す第３厚さは、前記他の第１内部電極層の前記第１方向における寸法の平均を示す第３平均厚さよりも小さい、
    　請求項７に記載の積層セラミックコンデンサ。
  13. 　前記他の第１内部電極層は、２つの第３屈曲部を有しており、
    　前記第３薄層部は、前記第２方向において、前記２つの第３屈曲部の間に延在している、
    　請求項１１に記載の積層セラミックコンデンサ。
  14. 　第１誘電体グリーンシートの上面の第１領域に第１内部電極パターンが形成された第１シートユニットを準備する工程と、
    　第２誘電体グリーンシートの上面の第２領域に第２内部電極パターンが形成された第２シートユニットを準備する工程と、
    　第３誘電体グリーンシートの上面の一部の領域であって平面視において前記第１領域と同じ形状を有する第３領域に第３内部電極パターンが形成され、前記第３誘電体グリーンシートの上面の前記第３領域以外の領域に前記第１内部電極パターンの厚さと前記第３内部電極パターンの厚さとの合計と同じ厚さを有する第１誘電体パターンが形成された第３シートユニットを準備する工程と、
    　第４誘電体グリーンシートの上面の一部の領域であって平面視において前記第２領域と同じ形状を有する第４領域に第４内部電極パターンが形成され、前記第４誘電体グリーンシートの上面の前記第４領域以外の領域に第２誘電体パターンが形成された第４シートユニットを準備する工程と、
    　前記第１シートユニット、前記第２シートユニット、前記第３シートユニット、及び前記第４シートユニットを積層して積層体を形成する工程と、
    　前記積層体を焼成する焼成工程と、
    　を備える積層セラミックコンデンサの製造方法。
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