WO2025062837A1 - 半導体チップ及び電子機器 - Google Patents

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WO2025062837A1
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semiconductor
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semiconductor chip
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暁 北原
仁志 岡野
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Sony Semiconductor Solutions Corp
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    • G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
    • G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
    • G—PHYSICS
    • G01—MEASURING; TESTING
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    • G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
    • G01R27/26—Measuring inductance or capacitance; Measuring quality factor, e.g. by using the resonance method; Measuring loss factor; Measuring dielectric constants ; Measuring impedance or related variables
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass

Definitions

  • This technology (the technology disclosed herein) relates to semiconductor chips and electronic devices, and in particular to semiconductor chips and electronic devices having a TEG.
  • test circuit and the DUT are provided on the same plane, so there is a possibility that the area in which the product circuit is configured may be compressed by the TEG.
  • the aim of this technology is to provide a semiconductor chip and electronic device in which the area in which the product circuit is configured is prevented from being compressed by the TEG.
  • a semiconductor chip includes a first semiconductor substrate on which a first circuit is configured, a second semiconductor substrate on which a second circuit is configured and which is bonded to a first surface of the first semiconductor substrate, and a test element group having a device under test and a test circuit for testing the device under test, the test element group being configured on the first semiconductor substrate and the second semiconductor substrate, in which only the device under test out of the device under test and the test circuit is configured on the second semiconductor substrate, and the test circuit is configured on the first semiconductor substrate.
  • An electronic device includes the semiconductor chip and an optical system that focuses image light from a subject onto the semiconductor chip.
  • FIG. 1 is a chip layout diagram showing a configuration example of a semiconductor chip according to a first embodiment of the present technology.
  • 1 is a longitudinal sectional view showing a cross-sectional configuration of a semiconductor chip according to a first embodiment of the present technology;
  • 1 is a block diagram showing a configuration of an OCMT according to a first embodiment of the present technology.
  • 4 is a flowchart showing a method for manufacturing a semiconductor chip according to the first embodiment of the present technology.
  • FIG. 2 is a plan view showing a first semiconductor wafer according to the first embodiment of the present disclosure.
  • FIG. 6 is a partially enlarged view showing a part of FIG. 5 .
  • 1 is a plan view showing a second semiconductor substrate obtained by dividing the second semiconductor wafer according to the first embodiment of the present disclosure
  • 1 is a longitudinal sectional view showing a cross-sectional configuration of a semiconductor chip according to a comparative example.
  • 1 is a longitudinal sectional view showing a cross-sectional configuration of a semiconductor chip according to a first modified example of the first embodiment of the present technology
  • 10 is an explanatory diagram showing a state in which the semiconductor chip shown in FIG. 9 is mounted on an interposer.
  • 11 is a longitudinal sectional view showing a cross-sectional configuration of a semiconductor chip according to a second modified example of the first embodiment of the present technology.
  • FIG. 11 is a longitudinal sectional view showing a cross-sectional configuration of a semiconductor chip according to a third modified example of the first embodiment of the present technology;
  • FIG. 11 is a longitudinal sectional view showing a cross-sectional configuration of a semiconductor chip according to a fourth modified example of the first embodiment of the present technology.
  • FIG. 13 is a flowchart showing a method for manufacturing a semiconductor chip according to a fifth modified example of the first embodiment of the present technology.
  • FIG. 11 is a chip layout diagram showing a configuration example of a semiconductor chip according to a second embodiment of the present technology.
  • FIG. 11 is a block diagram showing a configuration example of a semiconductor chip according to a second embodiment of the present technology.
  • FIG. 11 is an equivalent circuit diagram of a pixel of a semiconductor chip according to a second embodiment of the present technology.
  • 11 is an explanatory diagram showing a stacked structure of semiconductor chips according to a second embodiment of the present technology;
  • FIG. 11 is a longitudinal cross-sectional view showing a cross-sectional configuration of a portion of a semiconductor chip according to a second embodiment of the present technology.
  • FIG. 13 is a longitudinal sectional view showing a cross-sectional configuration of a portion of a semiconductor chip according to a first modified example of a second embodiment of the present technology.
  • FIG. 13 is a longitudinal sectional view showing a cross-sectional configuration of a portion of a semiconductor chip according to a first modified example of a second embodiment of the present technology.
  • FIG. FIG. 13 is a longitudinal sectional view showing a cross-sectional configuration of a semiconductor chip according to a second modified example of the second embodiment of the present technology.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of
  • On-chip monitor TEG> As a manufacturing method of a semiconductor chip having a stacked structure of multiple semiconductor substrates, there is a technique called Wafer-on-Wafer (WoW) in which semiconductor wafers are bonded together, and a technique called Chip-on-Wafer (CoW) in which individual semiconductor chips are bonded to a semiconductor wafer.
  • WoW Wafer-on-Wafer
  • CoW Chip-on-Wafer
  • a test pattern called TEG (Test Element Group) is generally provided on a semiconductor chip in order to evaluate and manage circuit characteristics.
  • a TEG is generally provided in the scribe area (scribe TEG) and testing is performed using the scribe TEG.
  • a scribe pad is provided in the scribe area for each device to be tested. Testing is performed by contacting the probe of an inspection device with the scribe pad for each device to be tested. After testing is performed using the scribe TEG, a dicing process is performed to obtain individual semiconductor chips. The scribe TEG is destroyed by the dicing process and cannot be used thereafter.
  • FIG. 8 is a diagram showing a vertical cross-sectional configuration of a semiconductor chip 2X according to a comparative example.
  • the semiconductor chip 2X has a stacked structure in which a first semiconductor substrate A and a second semiconductor substrate B are stacked.
  • the semiconductor chip 2X is configured with an OCMT9X having a test circuit X and a device to be measured Y. Since both the test circuit X and the device to be measured Y are configured on the second semiconductor substrate B, the OCMT9X may press against the area in the second semiconductor substrate B where the product circuit Ba is provided.
  • the semiconductor device 1 is mainly composed of a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed in a plane. That is, the semiconductor device 1 is mounted on the semiconductor chip 2.
  • a plurality of bonding pads 14 are arranged on the edge of the semiconductor chip 2.
  • the plurality of bonding pads 14 are arranged, for example, along four sides in the two-dimensional plane of the semiconductor chip 2.
  • the plurality of bonding pads 14 are input/output terminals used when electrically connecting the semiconductor chip 2 to an external device.
  • the semiconductor device 1 includes an OCMT 9 that is an on-chip monitor TEG.
  • the OCMT 9 is a test element group.
  • the semiconductor chip 2 has a layered structure in which a plurality of semiconductor substrates are stacked.
  • the semiconductor chip 2 has a layered structure in which a first semiconductor substrate A and a second semiconductor substrate B are stacked.
  • One surface of the second semiconductor substrate B is bonded to the first surface S1 of the first semiconductor substrate A.
  • the first semiconductor substrate A is an example of a first semiconductor substrate
  • the second semiconductor substrate B is an example of a second semiconductor substrate.
  • the first semiconductor substrate A is a substrate manufactured in-house
  • the second semiconductor substrate B is a substrate purchased from another company.
  • the first semiconductor substrate A and the second semiconductor substrate B each have a layered structure of a semiconductor layer and a multilayer wiring layer.
  • the semiconductor device 1 also includes, as a product circuit, a product circuit Aa and a product circuit Ba that are electrically connected to each other.
  • the product circuit Aa is an example of a first circuit
  • the product circuit Ba is an example of a second circuit.
  • the product circuit Aa is configured on the first semiconductor substrate A
  • the product circuit Ba is configured on the second semiconductor substrate B.
  • the product circuit Aa may be the same type of electrical circuit as the product circuit Ba, or may be a different type of electrical circuit.
  • the product circuit Aa is a logic circuit
  • the product circuit Ba is a memory circuit such as a dynamic random access memory (DRAM), or a system on chip (SoC) circuit such as an artificial intelligence (AI) or a CPU.
  • Wiring L that constitutes the connection wiring of various circuits is provided within the semiconductor chip 2. A portion of the wiring L is used, for example, to connect the product circuit Aa and the product circuit Ba.
  • OCMT9 is configured across the first semiconductor substrate A and the second semiconductor substrate B.
  • OCMT9 includes a test circuit X, a device under test (DUT, Device Under Test) Y electrically connected to the test circuit X, and a measurement pad 14A electrically connected to the test circuit X.
  • the second semiconductor substrate B includes only the device under test Y of the device under test Y and the test circuit X.
  • the first semiconductor substrate A includes the test circuit X. More specifically, the first semiconductor substrate A includes only the test circuit X of the device under test Y and the test circuit X.
  • OCMT9 is a stacked test element group in which the test circuit X and the device under test Y are configured on different semiconductor substrates. In addition, OCMT9 is electrically isolated from the product circuits (product circuits Aa, Ba, etc.) configured on the semiconductor chip 2.
  • the OCMT9 includes wiring L1 that electrically connects the test circuit X and the measurement pad 14A, and wiring L2 that electrically connects the test circuit X and the device under test Y.
  • the wiring L2 is provided across the first semiconductor substrate A and the second semiconductor substrate B.
  • the wiring L1 and wiring L2 are other parts of the wiring L. When there is no need to distinguish between the wiring L1, the wiring L2, and the other wiring L, they are simply referred to as wiring L.
  • the wiring L is made of a conductor. Examples of materials that make up the wiring L include metal materials.
  • the device under test Y is a device in which a part of the product circuit is provided separately for testing. Although not shown in the figure, a plurality of devices under test Y are provided on the second semiconductor substrate B, and each of the plurality of devices under test Y is connected to the test circuit X via wiring L2.
  • the device under test Y may be a single element such as a transistor or a resistor element, or may be a circuit combining a plurality of elements.
  • the device under test Y may also be a test pattern for evaluating the manufacturing process of a certain element. In this embodiment, the case where the device under test Y is a single element will be described.
  • the device under test Y is a measured element and is provided in element units.
  • the device under test Y is an element of the same type as the element to be tested among the elements included in the product circuit Ba.
  • the device under test Y is, for example, an element having the same technology node as the element included in the product circuit Baa.
  • an n-type MOSFET is separately provided on the second semiconductor substrate B as the device under test Y.
  • a device under test Y is provided separately on the same semiconductor substrate as the semiconductor substrate on which the product circuit Ba is provided. As shown in FIG.
  • the device under test Y is, for example, an element such as a transistor Y1, a capacitor Y2, or a resistor Y3.
  • Multiple types of devices under test Y may be provided on the second semiconductor substrate B.
  • multiple elements of the same type may be provided on the second semiconductor substrate B as the device under test Y.
  • multiple transistors Y1, capacitors Y2, and resistors Y3 may be provided, or multiple p-type MOSFETs may be provided as the transistors Y1.
  • the test circuit X is an electric circuit having a function of performing a test on the device Y under test.
  • the test circuit X includes, for example, a selection circuit X1, a switch X2, and an oscillation circuit X3.
  • the selection circuit X1 has a function of selecting a part of the multiple devices Y under test provided on the second semiconductor substrate B.
  • the switch X2 also has a switching function for switching the device Y under test.
  • the test circuit X performs a test on the selected or switched device Y under test. The following description will be given using the selection circuit X1 as an example.
  • the selection circuit X When a signal is input to the selection circuit X1 via the measurement pad 14A, the selection circuit selects one or more of the multiple devices Y under test in accordance with the input signal.
  • the test circuit X has a function of performing a test on the selected device Y under test based on a signal input from the outside to the selection circuit X1 via the measurement pad 14A. For example, if the selected element is a transistor Y1, the test circuit X tests the operation of the transistor Y1. Also, for example, if the selected element is a capacitor Y2, the test circuit X tests the capacitance of the capacitor Y2 using the oscillation circuit X3. For example, if the selected element is resistor element Y3, test circuit X tests resistor element Y3. Then, test circuit X outputs the test result to the outside via measurement pad 14A. Note that test circuit X and device under test Y may or may not overlap in the thickness direction as shown in FIG. 2.
  • the measurement pad 14A electrically connected to the test circuit X, is provided on the semiconductor chip 2 with one surface exposed to the outside. In this embodiment, the measurement pad 14A is provided on the first semiconductor substrate A.
  • the measurement pad 14A is a part of the bonding pad 14 shown in FIG. 1 that is dedicated to the OCMT 9. When the measurement pad 14A is not to be distinguished from other bonding pads 14, it is simply called the bonding pad 14.
  • the measurement pad 14A is made of a conductor such as a metal. Examples of materials that make up the measurement pad 14A include metals such as copper (Cu) and aluminum (Al).
  • FIG. 5 shows the first semiconductor wafer WA
  • FIG. 6 shows a more specific configuration of the area WA1 in FIG. 5.
  • the first semiconductor wafer WA has already been formed with substrate portions along the row and column directions that will become the first semiconductor substrates A when singulated.
  • Each of the substrate portions that will become the first semiconductor substrates A when singulated has a test circuit X formed therein.
  • the second semiconductor wafer WB has already been formed with substrate portions along the row and column directions that will become the second semiconductor substrates B when singulated.
  • FIG. 7 shows a portion of the substrate portion of the second semiconductor substrate B obtained by singulating the second semiconductor wafer WB.
  • Each of the substrate portions of the singulated second semiconductor substrates B has a device Y to be measured formed therein.
  • the singulated second semiconductor substrate B is bonded to the first semiconductor wafer WA (step S103). More specifically, from the singulated second semiconductor substrate B, only non-defective substrates (KGD, Known Good Die) that meet the criteria are selected and bonded to the first semiconductor wafer WA. By bonding the second semiconductor substrate B to the first semiconductor wafer WA, a stacked OCMT 9 is formed on the substrate portion that will become the semiconductor chip 2 when singulated.
  • KGD Known Good Die
  • testing is performed using the OCMT 9 (step S104).
  • the test is performed for each substrate portion that will become a semiconductor chip 2 when separated by bringing the probe of the testing device into contact with the measurement pad 14A.
  • Any device Y to be measured can be selected by using at least one of the selection circuit X1 and the switch X2, so that testing can be performed on multiple devices Y to be measured without moving the probe of the testing device.
  • the OCMT 9 has a measurement pad 14A that is electrically connected to the test circuit X and is provided so that one side is exposed. Therefore, when performing testing, it is possible to perform testing on multiple devices Y under test without moving the probe of the testing equipment.

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Abstract

製品回路が構成される領域がＴＥＧにより圧迫されるのが抑制された半導体チップを提供する。半導体チップは、第１回路が構成された第１半導体基板と、第２回路が構成され且つ第１半導体基板の第１の面に重ねて接合された第２半導体基板と、被測定デバイス及び被測定デバイスに対するテストを行うテスト回路を有し且つ第１半導体基板及び第２半導体基板に構成されたテストエレメントグループと、を備え、第２半導体基板には、被測定デバイスとテスト回路とのうちの被測定デバイスのみが構成され、第１半導体基板には、テスト回路が構成されている。

Description

半導体チップ及び電子機器
　本技術（本開示に係る技術）は、半導体チップ及び電子機器に関し、特に、ＴＥＧを有する半導体チップ及び電子機器に関する。
　特許文献１は、ＣｏＷ、ＷｏＷのプロセスモニタ向けテスト構造を開示している。特許文献１では、テスト回路及びＤＵＴが同一平面内に設けられている。
特開２０１５－４６５６９号公報
　特許文献１では、テスト回路及びＤＵＴが同一平面内に設けられているので、製品回路が構成される領域がＴＥＧにより圧迫される可能性があった。
　本技術は、製品回路が構成される領域がＴＥＧにより圧迫されるのが抑制された半導体チップ及び電子機器を提供することを目的とする。
　本技術の一態様に係る半導体チップは、第１回路が構成された第１半導体基板と、第２回路が構成され且つ上記第１半導体基板の第１の面に重ねて接合された第２半導体基板と、被測定デバイス及び上記被測定デバイスに対するテストを行うテスト回路を有し且つ上記第１半導体基板及び上記第２半導体基板に構成されたテストエレメントグループと、を備え、上記第２半導体基板には、上記被測定デバイスと上記テスト回路とのうちの上記被測定デバイスのみが構成され、上記第１半導体基板には、上記テスト回路が構成されている。
　本技術の一態様に係る電子機器は、上記半導体チップと、上記半導体チップに被写体からの像光を結像させる光学系と、を備える。
本技術の第１実施形態に係る半導体チップの一構成例を示すチップレイアウト図である。 本技術の第１実施形態に係る半導体チップの断面構成を示す縦断面図である。 本技術の第１実施形態に係るＯＣＭＴの構成を示すブロック図である。 本技術の第１実施形態に係る半導体チップの製造方法を示すフローチャートである。 本技術の第１実施形態に係る第１半導体ウエハを示す平面図である。 図５の一部領域を拡大して示す部分拡大図である。 本技術の第１実施形態に係る第２半導体ウエハを個片化して得られた第２半導体基板を示す平面図である。 比較例に係る半導体チップの断面構成を示す縦断面図である。 本技術の第１実施形態の変形例１に係る半導体チップの断面構成を示す縦断面図である。 図９に示す半導体チップをインターポーザにマウントした状態を示す説明図である。 本技術の第１実施形態の変形例２に係る半導体チップの断面構成を示す縦断面図である。 本技術の第１実施形態の変形例３に係る半導体チップの断面構成を示す縦断面図である。 本技術の第１実施形態の変形例４に係る半導体チップの断面構成を示す縦断面図である。 本技術の第１実施形態の変形例５に係る半導体チップの製造方法を示すフローチャートである。 本技術の第２実施形態に係る半導体チップの一構成例を示すチップレイアウト図である。 本技術の第２実施形態に係る半導体チップの一構成例を示すブロック図である。 本技術の第２実施形態に係る半導体チップの画素の等価回路図である。 本技術の第２実施形態に係る半導体チップの積層構造を示す説明図である。 本技術の第２実施形態に係る半導体チップの一部の断面構成を示す縦断面図である。 本技術の第２実施形態の変形例１に係る半導体チップの一部の断面構成を示す縦断面図である。 本技術の第２実施形態の変形例１に係る半導体チップの一部の断面構成を示す縦断面図である。 本技術の第２実施形態の変形例２に係る半導体チップの断面構成を示す縦断面図である。 電子機器の概略的な構成の一例を示すブロック図である。
　以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。
　以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。又、本技術を説明するのに適した図面を採用しているため、図面相互間において構成の相違がある場合がある。
　また、以下に示す実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであって、本技術の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本技術の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　説明は以下の順序で行う。
１．第１実施形態
２．第２実施形態
３．第３実施形態
４．第４実施形態
　　電子機器への応用例
　［第１実施形態］
　この実施形態では、チップオンウエハ（ＣｏＷ）により複数の半導体基板が積層された構造を有する半導体チップに本技術を適用した一例について説明する。
　≪オンチップモニタＴＥＧ≫
　複数の半導体基板の積層構造を有する半導体チップの製造方法として、半導体ウエハ同士を接合させるウエハオンウエハ（ＷｏＷ）という技術と、個片化した半導体チップを半導体ウエハに接合するチップオンウエハ（ＣｏＷ）という技術がある。また、半導体チップでは、一般的に、回路特性の評価や管理等を行うために、ＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）と呼ばれるテストパターンを設ける。
　単層の半導体チップ又はＷｏＷで半導体チップを製造する場合、一般的に、ＴＥＧをスクライブ領域に設けておき（スクライブＴＥＧ）、スクライブＴＥＧを用いてテストを行う。スクライブ領域には、被検査デバイス毎にスクライブパッドが設けられている。テストは、被検査デバイス毎にスクライブパッドに検査装置のプローブを接触させて行う。そして、スクライブＴＥＧを用いてテストを行った後にダイシング工程を行い、個片化された半導体チップを得る。スクライブＴＥＧは、ダイシング工程によって破壊され、それ以降は使用することができない。
　ＣｏＷで半導体チップを製造する場合、半導体ウエハに接合される半導体チップはすでに個片化され、スクライブ領域が失われている。そのため、ＣｏＷでは、スクライブ領域ではなく製品回路を設ける領域にＴＥＧを設ける必要がある。そのようなＴＥＧは、オンチップモニタＴＥＧ（以下、ＯＣＭＴと呼ぶ）として知られている。ＯＣＭＴは個片化の際に破壊されないため、個片化後もＴＥＧを利用したテストを行うことができる。そのため、半導体チップの回路特性を継続的に監視することが可能である。図８は、比較例に係る半導体チップ２Ｘの縦断面構成を示す図である。半導体チップ２Ｘは、第１半導体基板Ａと第２半導体基板Ｂとを積層した積層構造を有する。半導体チップ２Ｘには、製品回路Ｂａに加えて、テスト回路Ｘ及び被測定デバイスＹを備えたＯＣＭＴ９Ｘが構成されている。第２半導体基板Ｂにはテスト回路Ｘと被測定デバイスＹとの両方が構成されているため、ＯＣＭＴ９Ｘは、第２半導体基板Ｂにおいて製品回路Ｂａが設けられる領域を圧迫する場合があった。
　≪半導体装置の全体構成≫
　まず、半導体装置１の全体構成について説明する。図１に示すように、本技術の第１実施形態に係る半導体装置１は、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。すなわち、半導体装置１は、半導体チップ２に搭載されている。半導体チップ２の縁部には、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４は、例えば、半導体チップ２の二次元平面における４つの辺に沿って配列されている。複数のボンディングパッド１４は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。半導体装置１は、オンチップモニタＴＥＧであるＯＣＭＴ９を含む。ＯＣＭＴ９はテストエレメントグループである。
　図２に示すように、半導体チップ２は、複数の半導体基板を積層した積層構造を有する。例えば、半導体チップ２は、第１半導体基板Ａと第２半導体基板Ｂとを積層した積層構造を有する。第２半導体基板Ｂの一方の面は、第１半導体基板Ａの第１の面Ｓ１に重ねて接合されている。第１半導体基板Ａは第１半導体基板の一例であり、第２半導体基板Ｂは第２半導体基板の一例である。本実施形態では、第１半導体基板Ａが社内で製造した基板であり、第２半導体基板Ｂが他の会社から購入した基板であるとして、説明する。図示は省略するが、第１半導体基板Ａ及び第２半導体基板Ｂはそれぞれ、半導体層と多層配線層との積層構造を有している。また、半導体装置１は、製品回路として、互いに電気的に接続された製品回路Ａａと製品回路Ｂａとを含む。製品回路Ａａは第１回路の一例であり、製品回路Ｂａは第２回路の一例である。第１半導体基板Ａには製品回路Ａａが構成され、第２半導体基板Ｂには製品回路Ｂａが構成されている。製品回路Ａａは製品回路Ｂａと同じ種類の電気回路であっても良いし、異なる種類の電気回路であっても良い。これには限定されないが、例えば、製品回路Ａａはロジック回路であり、製品回路ＢａはＤＲＡＭ（Dynamic Random Access Memory）等の記憶回路、又は人工知能、（ＡＩ，artificial intelligence）、ＣＰＵ等のシステムオンチップ（ＳｏＣ：system on chip）の回路である。半導体チップ２内には、各種回路の接続配線を構成する配線Ｌが設けられている。配線Ｌの一部は、例えば、製品回路Ａａと製品回路Ｂａとを接続するのに用いられている。
　ＯＣＭＴ９は、第１半導体基板Ａと第２半導体基板Ｂとに亘って構成されている。ＯＣＭＴ９は、テスト回路Ｘと、テスト回路Ｘに電気的に接続された被測定デバイス（ＤＵＴ，Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）Ｙと、テスト回路Ｘに電気的に接続された測定パッド１４Ａと、を備える。第２半導体基板Ｂには、被測定デバイスＹとテスト回路Ｘとのうちの被測定デバイスＹのみが構成されている。第１半導体基板Ａには、テスト回路Ｘが構成されている。より具体的には、第１半導体基板Ａには、被測定デバイスＹとテスト回路Ｘとのうちのテスト回路Ｘのみが構成されている。ＯＣＭＴ９は、テスト回路Ｘと被測定デバイスＹとがそれぞれ異なる半導体基板に構成された積層型のテストエレメントグループである。また、ＯＣＭＴ９は、半導体チップ２に構成された製品回路（製品回路Ａａ，Ｂａ等）と電気的に分離されている。
　ＯＣＭＴ９は、テスト回路Ｘと測定パッド１４Ａとの間を電気的に接続する配線Ｌ１と、テスト回路Ｘと被測定デバイスＹとの間を電気的に接続する配線Ｌ２と、を備える。配線Ｌ２は、第１半導体基板Ａと第２半導体基板Ｂとに亘って設けられている。配線Ｌ１及び配線Ｌ２は配線Ｌの他の一部である。配線Ｌ１と、配線Ｌ２と、それ以外の配線Ｌとを互いに区別ない場合、単に配線Ｌと呼ぶ。配線Ｌは、導体により構成されている。配線Ｌを構成する材料として、例えば、金属材料を挙げることができる。
　テスト回路Ｘと被測定デバイスＹとのうち、まず、被測定デバイスＹから説明する。被測定デバイスＹは、製品回路の一部分をテスト用に別途設けたデバイスである。図示は省略するが、第２半導体基板Ｂには被測定デバイスＹが複数設けられていて、複数の被測定デバイスＹのぞれぞれは配線Ｌ２を介してテスト回路Ｘと接続されている。被測定デバイスＹは、トランジスタ、抵抗素子等の素子単体であっても良く、複数の素子を組み合わせた回路であっても良い。また、被測定デバイスＹは、ある要素の製造プロセスを評価するためのテストパターンであっても良い。本実施形態では、被測定デバイスＹが素子単体である場合について、説明する。被測定デバイスＹは被測定素子であり、素子単位で設けられている。被測定デバイスＹは、製品回路Ｂａに含まれる素子のうち、テストを行いたい素子と同種の素子である。また、被測定デバイスＹは、例えば、製品回路Ｂａａに含まれる素子と同じ技術ノードを有する素子である。一例として、製品回路Ｂａに含まれる素子のうちのｎ型のＭＯＳＦＥＴをテストしたい場合、ｎ型のＭＯＳＦＥＴを被測定デバイスＹとして第２半導体基板Ｂに別途設ける。製品回路Ｂａが設けられた半導体基板と同じ半導体基板に被測定デバイスＹを別途設ける。図３に示すように、被測定デバイスＹは、例えば、トランジスタＹ１、キャパシタＹ２、抵抗素子Ｙ３等の素子である。複数種類の被測定デバイスＹを第２半導体基板Ｂに設けても良い。また、再現性を確認するために、被測定デバイスＹとして同種の素子を複数個第２半導体基板Ｂに設けても良い。例えば、トランジスタＹ１、キャパシタＹ２、及び抵抗素子Ｙ３を複数個ずつ設けても良いし、トランジスタＹ１であるｐ型のＭＯＳＦＥＴを複数設けても良い。
　テスト回路Ｘは、被測定デバイスＹに対するテストを行う機能を有する電気回路である。図３に示すように、テスト回路Ｘは、例えば、選択回路Ｘ１と、スイッチＸ２と、発振回路Ｘ３とを含む。選択回路Ｘ１は、第２半導体基板Ｂ設けられた複数の被測定デバイスＹのうちの一部を選択する機能を有する。スイッチＸ２も被測定デバイスＹを切り替える切り替え機能等を有する。テスト回路Ｘは、選択された又は切り替えられた被測定デバイスＹに対して、テストを行う。以下、選択回路Ｘ１を例に説明する。測定パッド１４Ａを介して選択回路Ｘ１に信号が入力されると、選択回路は入力された信号に応じて複数の被測定デバイスＹのうちの１つ又は複数を選択する。そして、テスト回路Ｘは、外部から測定パッド１４Ａを介して選択回路Ｘ１に入力された信号に基づき、選択された被測定デバイスＹに対してテストを行う機能を有する。例えば、選択された素子がトランジスタＹ１である場合、テスト回路ＸはトランジスタＹ１の動作をテストする。また、例えば、選択された素子がキャパシタＹ２である場合、テスト回路Ｘは発振回路Ｘ３によりキャパシタＹ２の容量をテストする。また、例えば、選択された素子が抵抗素子Ｙ３である場合、テスト回路Ｘは抵抗素子Ｙ３をテストする。そして、テスト回路Ｘは、テスト結果を、測定パッド１４Ａを介して外部に出力する。なお、テスト回路Ｘと被測定デバイスＹは、図２に示すように、厚み方向に重なっていても良いし、厚み方向に重なっていなくても良い。
　テスト回路Ｘと電気的に接続された測定パッド１４Ａは、一方の面が外部に露出するように半導体チップ２に設けられている。本実施形態では、測定パッド１４Ａは第１半導体基板Ａに設けられている。測定パッド１４Ａは、図１に示したボンディングパッド１４の一部をＯＣＭＴ９専用として割り当てたものである。測定パッド１４Ａを他のボンディングパッド１４と区別しない場合、単にボンディングパッド１４と呼ぶ。測定パッド１４Ａは、金属等の導体により構成されている。測定パッド１４Ａを構成する材料として、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属を挙げることができる。
　≪半導体チップの製造方法≫
　以下、図４から図７までを参照して、半導体チップ２の製造方法について説明する。なお、本実施形態では、ＣｏＷの接合を中心に説明し、それ以外の部分については説明を省略する場合がある。説明は、主に図４に示すフローチャートに沿って説明する。
　まず、第１半導体ウエハＷＡ及び第２半導体ウエハＷＢを準備し（ステップＳ１０１）、第２半導体ウエハＷＢを第２半導体基板Ｂへ個片化する（ステップＳ１０２）。図５は第１半導体ウエハＷＡを示し、図６は図５の領域ＷＡ１のより具体的な構成を示す。図６に示すように、第１半導体ウエハＷＡには、行方向及び列方向に沿って、個片化された場合に第１半導体基板Ａになる基板部分がすでに形成済みである。個片化された場合に第１半導体基板Ａになる基板部分のそれぞれには、テスト回路Ｘが形成されている。同様に、第２半導体ウエハＷＢにも、行方向及び列方向に沿って、個片化されると第２半導体基板Ｂになる基板部分がすでに形成済みである。図７は、第２半導体ウエハＷＢを個片化して得られた第２半導体基板Ｂの基板部分の一部を示している。個片化された第２半導体基板Ｂの基板部分のそれぞれには、被測定デバイスＹが形成されている。
　次に、図４に示すように、個片化された第２半導体基板Ｂを第１半導体ウエハＷＡに接合する（ステップＳ１０３）。より具体的には、個片化された第２半導体基板Ｂのうち、基準を満たす良品基板（ＫＧＤ，Known Good Die）のみを選別して第１半導体ウエハＷＡに接合する。第２半導体基板Ｂを第１半導体ウエハＷＡに接合することにより、個片化された場合に半導体チップ２になる基板部分に、積層型のＯＣＭＴ９が形成される。
　その後、ＯＣＭＴ９を用いてテストを行う（ステップＳ１０４）。テストは、検査装置のプローブを測定パッド１４Ａに接触させて、個片化された場合に半導体チップ２になる基板部分毎に行う。選択回路Ｘ１及びスイッチＸ２の少なくとも一方を用いることにより任意の被測定デバイスＹを選択できるので、検査装置のプローブを移動することなく複数の被測定デバイスＹに対するテストを行うことができる。
　そして、個片化された場合に半導体チップ２になる基板部分毎に、被測定デバイスＹのテスト結果が基準値を満たすか否か、判定する（ステップＳ１０５）。基準値を満たすと判定された（ステップＳ１０５，ＹＥＳ）基板部分は、最終製品まで順次工程が行われる（ステップＳ１０６）。基準値を満たさないと判定された（ステップＳ１０５，ＮＯ）基板部分は、最終製品まで工程が行われることはない。なお、基準値を満たさないと判定された場合のテストの結果は、これまでの製造工程にフィードバックされる（ステップＳ１０７）。
　≪第１実施形態の主な効果≫
　以下、第１実施形態の主な効果を説明するが、その前に、概要について説明する。図８に示す比較例に係る半導体チップ２Ｘでは、第２半導体基板Ｂにテスト回路Ｘと被測定デバイスＹとの両方が構成されているため、ＯＣＭＴ９Ｘは、第２半導体基板Ｂにおいて製品回路Ｂａが設けられる領域を圧迫する場合があった。また、第２半導体基板Ｂとして、例えば、ＤＲＡＭ、ＳｏＣ等の汎用品を利用する場合、汎用品の生産を他の会社に委託し、生産されたウエハ又はチップを購入する場合がある。委託生産されたチップに対して設計難易度が低くはないテスト回路Ｘを構成するのは、容易ではなかった。また、委託生産されたチップにテスト回路Ｘを構成することにより、委託先の会社に技術が流出する可能性があった。
　これに対して、本技術の第１実施形態に係る半導体チップ２は、被測定デバイスＹ及び被測定デバイスＹに対するテストを行うテスト回路Ｘを有し且つ第１半導体基板Ａ及び第２半導体基板Ｂに構成されたＯＣＭＴ９を備え、第２半導体基板Ｂには、被測定デバイスＹとテスト回路Ｘとのうちの被測定デバイスＹのみが構成され、第１半導体基板Ａには、テスト回路Ｘが構成されている。テスト回路Ｘと被測定デバイスＹとをそれぞれ異なる半導体基板に分散して構成する。そのため、ＯＣＭＴ９により製品回路Ａａ，Ｂａが構成される領域が圧迫されるのを抑制できる。また、第１半導体基板Ａ及び第２半導体基板Ｂそれぞれにおいて製品回路等の回路が未形成の空き領域を活用してＯＣＭＴ９を構成するので、製品回路Ａａ，Ｂａが構成される領域が圧迫されるのを抑制しつつＯＣＭＴ９を構成できる。
　また、本技術の第１実施形態に係る半導体チップ２は、上述の構成を有するので、第２半導体基板Ｂに対してテスト回路Ｘと被測定デバイスＹとの両方を設けた場合と比べて、第２半導体基板ＢにおいてＯＣＭＴ９が占める面積が大きくなり過ぎるのを抑制できる。これにより、第２半導体基板Ｂにおいて製品回路Ｂａが構成される領域が圧迫されるのを抑制できる。より具体的には、チップサイズが同じであれば、第２半導体基板Ｂにおいて製品回路Ｂａを構成する領域が不足するのを抑制できる。また、製品回路Ｂａを構成する領域を確保した場合において、チップサイズが大きくなるのを抑制できる。
　また、本技術の第１実施形態に係る半導体チップ２は、上述の構成を有するので、第２半導体基板Ｂの領域に余裕が生じ、被測定デバイスＹの数を増やすことができる。これにより、様々な種類の被測定デバイスＹを配置でき、より多様な測定項目を採用することができる。また、これにより、同じ種類の被測定デバイスＹの個数を増やすことができ、テストの信頼性を高めることができる。
　また、本技術の第１実施形態に係る半導体チップ２は、上述の構成を有するので、生産委託先の会社の設計負担を減らす事ができ、また、生産委託先の会社に技術が流出するのを抑制できる。
　また、本技術の第１実施形態に係る半導体チップ２では、ＯＣＭＴ９は、テスト回路Ｘと電気的に接続され且つ一方の面が露出するように設けられた測定パッド１４Ａ有する。そのため、テストを行う際に、検査装置のプローブを移動することなく複数の被測定デバイスＹに対するテストを行うことができる。
　また、本技術の第１実施形態に係る半導体チップ２では、第２半導体基板Ｂに被測定デバイスＹが複数構成され、複数の被測定デバイスＹの一部を選択する選択回路Ｘ１、被測定デバイスＹを切り替えるスイッチＸ２等を含む。選択回路Ｘ１及びスイッチＸ２により任意の被測定デバイスＹを選択できるので、検査装置のプローブを移動することなく複数の被測定デバイスＹに対するテストを行うことができる。
　また、本技術の第１実施形態に係る半導体チップ２では、テスト回路Ｘが構成された第１半導体基板Ａに、被測定デバイスＹが構成された第２半導体基板Ｂが重ねて接合されている。そのため、第１半導体基板Ａと第２半導体基板Ｂとを横並びに設けた場合と比べて、配線Ｌ２の長さを短くすることができる。これにより、テスト回路Ｘと被測定デバイスＹとの間の電気抵抗を減らす事ができ、消費電力を抑制できる。また、平面視でテスト回路Ｘと被測定デバイスＹとが重なるように配置することで、平面視においてＯＣＭＴ９が占める領域が大きくなり過ぎるのを抑制できる。
　また、本技術の第１実施形態に係る半導体チップ２では、スクライブＴＥＧではなくＯＣＭＴ９を有するので、個片化した後にもテストを行うことができる。また、スクライブＴＥＧでは、スクライブのパッドから配線を延ばしてテスト回路に接続する場合があり、配線は半導体チップ２の周縁部に設けられたガードリングを破壊せずにすり抜けるように設ける必要があった。これに対して本技術の第１実施形態に係る半導体チップ２では、ＯＣＭＴ９がスクライブラインに設けられておらず、全体がチップ内に収まっているので、ガードリングに影響し難い。
　≪第１実施形態の変形例≫
　以下、第１実施形態の変形例について、説明する。
　＜変形例１＞
　第１実施形態に係る半導体チップ２では、図２に示すように、測定パッド１４Ａは第１半導体基板Ａに設けられていたが、本技術はこれには限定されない。図９に示す第１実施形態の変形例１に係る半導体チップ２では、測定パッド１４Ａは第２半導体基板Ｂに設けられている。配線Ｌ１は、第１半導体基板Ａと第２半導体基板Ｂとに亘って設けられている。本変形例に係る半導体チップ２は、図１０に示すように、半導体チップ２をインターポーザＰにマウントして被測定デバイスＹに対するテストを行うことができる。インターポーザＰは、電気的配線が引き回された基板である。半導体チップ２がインターポーザＰにマウントされると、測定パッド１４ＡがインターポーザＰの上面端子Ｐａに接触する。
　この第１実施形態の変形例１に係る半導体チップ２であっても、上述の第１実施形態に係る半導体チップ２と同様の効果が得られる。
　また、第１実施形態の変形例１に係る半導体チップ２では、半導体チップ２をインターポーザＰにマウントして被測定デバイスＹに対するテストを行うので、検査がより容易になる。
　なお、上述の変形例では個片化した半導体チップ２をインターポーザＰにマウントして被測定デバイスＹに対するテストを行っていたが、個片化する前のウエハをインターポーザＰにマウントして被測定デバイスＹに対するテストを行っても良い。
　＜変形例２＞
　第１実施形態に係る半導体チップ２が備える第２半導体基板Ｂは、図２に示すように単数であったが、本技術はこれには限定されない。図１１に示す第１実施形態の変形例２に係る半導体チップ２は、第２半導体基板Ｂを複数備えている。すなわち、複数の第２半導体基板Ｂが平面視で並べて第１半導体基板Ａに接合されている。
　図１１は、半導体チップ２が第２半導体基板Ｂ１，Ｂ２の２つの第２半導体基板を備えた例を示しているが、半導体チップ２が備える第２半導体基板の数は３以上であっても良い。第２半導体基板Ｂ１，Ｂ２の一方の面は、第１半導体基板Ａの第１の面Ｓ１に重ねて接合されている。第２半導体基板Ｂ１と第２半導体基板Ｂ２とを互いに区別しない場合、単に第２半導体基板Ｂと呼ぶ。第２半導体基板Ｂ１，Ｂ２は、第２半導体基板Ｂと同様な構成を有する。
　第２半導体基板Ｂ１には製品回路Ｂ１ａが構成され、第２半導体基板Ｂ２には製品回路Ｂ２ａが構成されている。製品回路Ｂ１ａは製品回路Ｂ２ａと同じ種類の電気回路であっても良いし、異なる種類の電気回路であっても良い。これには限定されないが、例えば、製品回路Ｂ１ａはＤＲＡＭ等の記憶回路であり、製品回路Ｂ２ａは人工知能、ＣＰＵ等のＳｏＣの回路である。半導体チップ２内には、各種回路の接続配線を構成する配線Ｌが設けられている。製品回路Ｂ１ａと製品回路Ａａとの間、及び製品回路Ｂ２ａと製品回路Ａａとの間は、配線Ｌにより接続されている。
　第２半導体基板Ｂ１及び第２半導体基板Ｂ２のそれぞれには、被測定デバイスＹが複数構成されている。第２半導体基板Ｂ１に構成された被測定デバイスＹと、第２半導体基板Ｂ２に構成された被測定デバイスＹとを互いに区別するために、第２半導体基板Ｂ１に構成された被測定デバイスＹを被測定デバイスＹａと呼び、第２半導体基板Ｂ２に構成された被測定デバイスＹを被測定デバイスＹｂと呼ぶ。被測定デバイスＹａと被測定デバイスＹｂとを区別しない場合、単に被測定デバイスＹと呼ぶ。ＯＣＭＴ９は、被測定デバイスＹａ，Ｙｂを含む。被測定デバイスＹａとテスト回路Ｘとの間は配線Ｌ２１より接続され、被測定デバイスＹｂとテスト回路Ｘとの間は配線Ｌ２２より接続されている。配線Ｌ２１と配線Ｌ２２とを互いに区別しない場合、単に配線Ｌ２と呼ぶ。被測定デバイスＹａは、製品回路Ｂ１ａに含まれる素子のうち、テストを行いたい素子と同種の素子である。被測定デバイスＹｂは、製品回路Ｂ２ａに含まれる素子のうち、テストを行いたい素子と同種の素子である。
　テスト回路Ｘは、複数の第２半導体基板Ｂ１，Ｂ２のうちのいずれかの半導体基板に構成された被測定デバイスＹを選択し且つ選択された被測定デバイスＹに対してテストを行う機能を有する。例えば、テスト回路Ｘは、第２半導体基板Ｂ１に構成された被測定デバイスＹａと、第２半導体基板Ｂ２に構成された被測定デバイスＹｂと、のうちの一方を選択する。テスト回路Ｘは、選択回路Ｘ１及びスイッチＸ２の少なくとも一方を用いることにより被測定デバイスＹを選択する。
　この第１実施形態の変形例２に係る半導体チップ２であっても、上述の第１実施形態に係る半導体チップ２と同様の効果が得られる。
　また、第１実施形態の変形例２に係る半導体チップ２は、第２半導体基板Ｂを複数備え、テスト回路Ｘは、複数の第２半導体基板Ｂのうちのいずれかの半導体基板に構成された被測定デバイスＹを選択し且つ選択された被測定デバイスＹに対してテストを行う機能を有する。このように複数の第２半導体基板Ｂに設けられた複数の被測定デバイスＹで１つのテスト回路Ｘを共有しているので、第１半導体基板Ａに対して複数のテスト回路Ｘを設ける必要がなく、第１半導体基板Ａにおいて製品回路Ａａが構成される領域が圧迫されるのを抑制できる。
　＜変形例３＞
　第１実施形態に係る半導体チップ２が備える第１半導体基板Ａは、図２に示すように単数であったが、本技術はこれには限定されない。図１２に示す第１実施形態の変形例３に係る半導体チップ２は、第１半導体基板Ａを複数備えている。すなわち、複数の第１半導体基板Ａが厚み方向に積層されて接合されている。
　図１２は、半導体チップ２が第１半導体基板Ａ１，Ａ２の２つの第１半導体基板を備えた例を示しているが、半導体チップ２が備える第１半導体基板の数は３以上であっても良い。第１半導体基板Ａ２は、第１半導体基板Ａ１の第１の面Ｓ１とは反対側の面である第２の面Ｓ２に対して重ねて接合されている。第１半導体基板Ａ１と第１半導体基板Ａ２とを互いに区別しない場合、単に第１半導体基板Ａと呼ぶ。
　第１半導体基板Ａ１には製品回路Ａ１ａが構成され、第１半導体基板Ａ２には製品回路Ａ２ａが構成されている。製品回路Ａ１ａは製品回路Ａ２ａと同じ種類の電気回路であっても良いし、異なる種類の電気回路であっても良い。これには限定されないが、例えば、製品回路Ａ１ａ及び製品回路Ａ２ａは、両方ともロジック回路である。半導体チップ２内には、各種回路の接続配線を構成する配線Ｌが設けられている。製品回路Ｂａと製品回路Ａ１ａとの間、及び製品回路Ａ１ａと製品回路Ａ２ａとの間は、配線Ｌにより接続されている。
　テスト回路Ｘは、複数の第１半導体基板Ａのうちの一つに構成されている。例えば、テスト回路Ｘは、第１半導体基板Ａ１と第１半導体基板Ａ２とのうちの第１半導体基板Ａ２のみに構成されている。複数の第１半導体基板Ａのうちのどの半導体基板にテスト回路Ｘを設けるかは、例えば、半導体基板の技術ノードに応じて決定しても良い。例えば、能力が高い基板が第１半導体基板Ａ２であれば、第１半導体基板Ａ２にテスト回路Ｘを構成することにより、テスト回路Ｘが占める領域を省面積にすることができる。配線Ｌ２は、第１半導体基板Ａ２から第２半導体基板Ｂまでに亘って設けられ、テスト回路Ｘと被測定デバイスＹとを電気的に接続している。
　この第１実施形態の変形例３に係る半導体チップ２であっても、上述の第１実施形態に係る半導体チップ２と同様の効果が得られる。
　＜変形例４＞
　第１実施形態の変形例３に係る半導体チップ２では、図１２に示すように、テスト回路Ｘは、複数の第１半導体基板Ａのうちの一つに構成されていが、本技術はこれには限定されない。図１３に示す第１実施形態の変形例４に係る半導体チップ２では、テスト回路Ｘは、複数の第１半導体基板Ａに分散されて設けられている。
　図１３は、半導体チップ２が第１半導体基板Ａ１，Ａ２の２つの第１半導体基板を備えた例を示している。テスト回路Ｘは、例えば、第１半導体基板Ａ１と第１半導体基板Ａ２とに分散されて構成されている。テスト回路Ｘのうち第１半導体基板Ａ１に構成されている部分をテスト回路Ｘａと呼び、テスト回路Ｘのうち第１半導体基板Ａ２に構成されている部分をテスト回路Ｘｂと呼んで、互いを区別する。テスト回路Ｘａとテスト回路Ｘｂとを区別しない場合、単にテスト回路Ｘと呼ぶ。また、テスト回路Ｘａとテスト回路Ｘｂと合わせてテスト回路Ｘと呼ぶ場合もある。ＯＣＭＴ９は、テスト回路Ｘｂと測定パッド１４Ａとの間を電気的に接続する配線Ｌ１と、テスト回路Ｘｂとテスト回路Ｘａとの間を電気的に接続する配線Ｌ３と、テスト回路Ｘａと被測定デバイスＹとの間を電気的に接続する配線Ｌ２と、を備える。
　この第１実施形態の変形例４に係る半導体チップ２であっても、上述の第１実施形態の変形例３に係る半導体チップ２と同様の効果が得られる。また、第１実施形態の変形例４に係る半導体チップ２では、テスト回路Ｘを複数の第１半導体基板Ａに分散して設けているので、第１半導体基板Ａ１，Ａ２それぞれにおいてテスト回路Ｘが占める領域が大きくなり過ぎるのを抑制できる。これにより、製品回路Ａ１ａ，Ａ２ａが構成される領域がテスト回路Ｘにより圧迫されるのをさらに抑制できる。
　＜変形例５＞
　第１実施形態に係る半導体チップ２の製造方法では、図４に示すように、ＣoＷにより半導体チップ２を形成していたが、本技術はこれには限定されない。図１４に示す第１実施形態の変形例５に係る半導体チップ２の製造方法では、ＷoＷにより半導体チップ２を形成している。
　まず、第１半導体ウエハＷＡ及び第２半導体ウエハＷＢを準備し（ステップＳ２０１）、準備した第1半導体ウエハＷＡに第２半導体ウエハＷＢを接合する（ステップＳ２０２）。その後、ＯＣＭＴ９を用いてテストを行う（ステップＳ２０３）。ステップＳ２０３の処理はすでに説明したステップＳ１０４の処理と同様であるので、説明を省略する。その後、個片化された場合に半導体チップ２になる基板部分毎に、被測定デバイスＹのテスト結果が基準値を満たすか否か、判定する（ステップＳ２０４）。基準値を満たすと判定された（ステップＳ２０４，ＹＥＳ）基板部分は、最終製品まで順次工程が行われる（ステップＳ２０５）。基準値を満たさないと判定された（ステップ２０４，ＮＯ）基板部分は、最終製品まで工程が行われることはない。なお、基準値を満たさないと判定された場合のテストの結果は、これまでの製造工程にフィードバックされる（ステップＳ２０６）。
　この第１実施形態の変形例５に係る半導体チップ２であっても、上述の第１実施形態に係る半導体チップ２と同様の効果が得られる。
　また、第１実施形態の変形例５に係る半導体チップ２では、スクライブＴＥＧに代えてＯＣＭＴを構成しているので、ＷoＷにより半導体チップ２を形成した場合であっても、個片化後にＯＣＭＴ９を用いたテストを行うことができる。
　［第２実施形態］
　図１５から図１９に示す本技術の第２実施形態について、以下に説明する。本実施形態では、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである光検出装置に本技術を適用した一例について説明する。すなわち、半導体装置１は、光検出装置である。
　≪半導体装置の全体構成≫
　まず、光検出装置である半導体装置１の全体構成について説明する。図１５に示すように、本技術の第１実施形態に係る半導体装置１は、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。すなわち、半導体装置１は、半導体チップ２に搭載されている。この半導体装置１は、図２３に示すように、光学系（光学レンズ）１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１５に示すように、半導体装置１が搭載された半導体チップ２は、互いに交差するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして設けられた周辺領域２Ｂとを備えている。
　画素領域２Ａは、例えば図２３に示す光学系１０２により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに交差するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。なお、本実施形態においては、一例としてＸ方向とＹ方向とが直交している。また、Ｘ方向とＹ方向との両方に直交する方向がＺ方向（厚み方向、積層方向）である。また、Ｚ方向に垂直な方向が水平方向である。
　図１５に示すように、周辺領域２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
　＜ロジック回路＞
　図１６に示すように、半導体チップ２は、ロジック回路１３を備えている。ロジック回路１３は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含んでいる。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Ｃomplenentary ＭＯＳ）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素領域２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１２との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画素＞
　図１７は、画素３の一構成例を示す等価回路図である。画素３は、光電変換素子ＰＤと、この光電変換素子ＰＤで光電変換された信号電荷を蓄積（保持）する電荷蓄積領域（フローティングディフュージョン：Ｆloating Ｄiffusion）ＦＤと、この光電変換素子ＰＤで光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送トランジスタＴＲと、を備えている。また、画素３は、電荷蓄積領域ＦＤに電気的に接続された読出し回路１５を備えている。
　光電変換素子ＰＤは、受光量に応じた信号電荷を生成する。光電変換素子ＰＤはまた、生成された信号電荷を一時的に蓄積（保持）する。光電変換素子ＰＤは、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤとしては、例えばフォトダイオードが用いられている。
　転送トランジスタＴＲのドレイン領域は、電荷蓄積領域ＦＤと電気的に接続されている。転送トランジスタＴＲのゲート電極は、画素駆動線１０（図１６参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
　電荷蓄積領域ＦＤは、光電変換素子ＰＤから転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　読出し回路１５は、電荷蓄積領域ＦＤに蓄積された信号電荷を読み出し、信号電荷に基づく画素信号を出力する。読出し回路１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）は、例えば、酸化シリコン膜（ＳｉＯ２膜）からなるゲート絶縁膜と、ゲート電極と、ソース領域及びドレイン領域として機能する一対の主電極領域と、を有するＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ゲート絶縁膜が窒化シリコン（Ｓｉ３Ｎ４、ＳｉＮ）膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor ＦＥＴ）でも構わない。また、読出し回路１５は、光電変換素子ＰＤ毎に設けられていても良いし、１つの読出し回路１５が複数の光電変換素子ＰＤにより共有されていても良い。同様に、電荷蓄積領域ＦＤは、光電変換素子ＰＤ毎に設けられていても良いし、１つの電荷蓄積領域ＦＤが複数の光電変換素子ＰＤにより共有されていても良い。
　増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷蓄積領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
　選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレインが増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図１６参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴは、ソース領域が電荷蓄積領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図１６参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
　≪半導体チップの具体的な構成≫
　次に、半導体装置１が搭載された半導体チップ２の具体的な構成について、図１８及び１９を用いて説明する。
　＜半導体チップの積層構造＞
　図１８に示すように、半導体チップ２は、第１半導体基板Ａと、第１半導体基板Ａの第２の面Ｓ２側に接合された第３半導体基板Ｃと、第２半導体基板Ｂ１，Ｂ２の２つの第２半導体基板を備えている。第１の面Ｓ１及び第２の面Ｓ２は、第１半導体基板Ａの一方及び他方の面である。図１９は、画素領域２Ａの一部及び周辺領域２Ｂの縦断面構成を示す。第３半導体基板Ｃの一方側には、例えば、カラーフィルタＦｔと、マイクロレンズ（オンチップレンズ）Ｌｚとが設けられている。カラーフィルタＦｔは、半導体チップ２に入射した光を色分離する。カラーフィルタＦｔは、例えば、赤色光用のフィルタ、緑色光用のフィルタ、及び青色光用のフィルタ等、異なる色用のものがある。マイクロレンズＬｚは、半導体チップ２に入射した光を画素３に集光する。カラーフィルタＦｔ及びマイクロレンズＬｚは、例えば、樹脂材料製である。
　＜第３半導体基板＞
　第３半導体基板Ｃは、第３半導体基板の一例である。第３半導体基板Ｃは、半導体層２０Ｃと、半導体層２０Ｃの他方側に積層された多層配線層３０Ｃとを有する。第３半導体基板Ｃの画素領域２Ａに相当する部分には、製品回路Ｃａが構成されている。製品回路Ｃａは第３製品回路の一例であり、図１７に示す光電変換素子ＰＤを含む。製品回路Ｃａは、第３半導体基板Ｃの画素領域２Ａに相当する部分において、図１７に示す転送トランジスタＴＲ、電荷蓄積領域ＦＤ、読出し回路１５等を含む。
　半導体層２０Ｃは、半導体基板で構成されている。半導体層２０Ｃは、これには限定されないが、例えば、シリコン（Ｓｉ）基板で構成されている。半導体層２０Ｃの画素領域２Ａに相当する部分には、平面視で行方向（Ｘ方向）及び列方向（Ｙ方向）に沿って行列状に配列された複数の画素３が設けられている。半導体層２０Ｃ内には、例えば、第１導電型（例えばｐ型）の半導体領域及び第２導電型（例えばｎ型）の半導体領域が構成されている。光電変換素子ＰＤは、例えば、画素３毎に半導体層２０Ｃに構成されている。そして、光電変換素子ＰＤにより光電変換が行われ、受光量に応じた信号電荷が生成される。第３半導体基板Ｃには、テスト回路Ｘは構成されていない。
　多層配線層３０Ｃは、これには限定されないが、例えば、絶縁膜と、絶縁膜内に設けられた配線Ｌと、を有する多層配線層である。絶縁膜は、例えば酸化シリコン（ＳｉＯ２、ＳｉＯ）膜、窒化シリコン（Ｓｉ３Ｎ４、ＳｉＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜等の公知の絶縁膜を複数層積層した構成である。配線Ｌは、例えば、銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属材料など、公知の導電材料である。このような構成は、以下に説明する多層配線層３０Ａ１，３０Ａ２，３０Ｂについても、同様である。
　＜第１半導体基板＞
　第１半導体基板Ａは、半導体層２０Ａと、半導体層２０Ａの一方側に積層され且つ多層配線層３０Ｃに重ねて接合された多層配線層３０Ａ１と、半導体層２０Ａの他方側に積層された多層配線層３０Ａ２とを有する。多層配線層３０Ａ１，３０Ａ２には、配線Ｌが設けられている。第１半導体基板Ａの画素領域２Ａに相当する部分には、製品回路Ａａが構成されている。製品回路Ａａは、例えば、ロジック回路１３を含む。半導体層２０Ａは、半導体基板で構成されている。半導体層２０Ａは、これには限定されないが、例えば、シリコン（Ｓｉ）基板で構成されている。
　＜第２半導体基板＞
　半導体チップ２は、複数の第２半導体基板Ｂ、すなわち、第２半導体基板Ｂ１，Ｂ２を備えている。第２半導体基板Ｂ１，Ｂ２を区別しない場合、単に第２半導体基板Ｂと呼ぶ。第２半導体基板Ｂは、半導体層２０Ｂと、半導体層２０Ｂの一方側に積層され且つ多層配線層３０Ａ２に重ねて接合された多層配線層３０Ｂとを有する。多層配線層３０Ｂには、配線Ｌが設けられている。第２半導体基板Ｂ１には製品回路Ｂ１ａが構成され、第２半導体基板Ｂ２には製品回路Ｂ２ａが構成されている。製品回路Ｂ１ａはＤＲＡＭ等の記憶回路を含み、製品回路Ｂ２ａは、例えば人工知能、ＣＰＵ等のＳｏＣの回路を含む。半導体層２０Ｂは、これには限定されないが、例えば、シリコン（Ｓｉ）基板で構成されている。
　＜貫通導体＞
　半導体チップ２は、半導体層２０Ａを厚み方向に沿って貫通する貫通導体ＴＳＶを備える。貫通導体ＴＳＶも、配線Ｌの一部である。貫通導体ＴＳＶは、多層配線層３０Ａ１内に設けられた配線Ｌと、多層配線層３０Ａ２内に設けられた配線Ｌとを電気的に接続する。貫通導体ＴＳＶも、配線Ｌの一部である。半導体チップ２は、半導体層２０Ｂ又は半導体層２０Ｃを厚み方向に沿って貫通する貫通導体ＴＳＶを備えていても良い。
　＜接続パッド＞
　半導体チップ２は、接続パッドＣＣａ，ＣＣｂの対を複数対備える。接続パッドＣＣａ，ＣＣｂも、配線Ｌの一部である。複数対の一部の対は、接続パッドＣＣａ，ＣＣｂの各パッドが第１半導体基板Ａと第２半導体基板Ｂとの接合面を挟んで互いに接触し、多層配線層３０Ａ２内に設けられた配線Ｌと多層配線層３０Ｂ内に設けられた配線Ｌとを電気的に接続している。複数対の他の一部の対は、接続パッドＣＣａ，ＣＣｂの各パッドが第１半導体基板Ａと第３半導体基板Ｃとの接合面を挟んで互いに接触し、多層配線層３０Ａ１内に設けられた配線Ｌと多層配線層３０Ｃ内に設けられた配線Ｌとを電気的に接続している。
　＜ＯＣＭＴ＞
　ＯＣＭＴ９のテスト回路Ｘ及び測定パッド１４Ａは第１半導体基板Ａに設けられ、被測定デバイスＹは第２半導体基板Ｂに設けられている。テスト回路Ｘと被測定デバイスＹとを接続する配線Ｌ２は、貫通導体ＴＳＶと接続パッドＣＣａ，ＣＣｂの対とを含む。テスト回路Ｘと被測定デバイスＹとの間は、貫通導体ＴＳＶと接続パッドＣＣａ，ＣＣｂの対とを介して電気的に接続されている。
　≪第２実施形態の主な効果≫
　この第２実施形態に係る半導体チップ２であっても、上述の第１実施形態に係る半導体チップ２と同様の効果が得られる。
　なお、第３半導体基板Ｃは、一層の半導体層２０Ｃのみを含んでいたが、２層の半導体層を含んでいても良い。その場合、光電変換素子ＰＤと読出し回路１５は、２層の半導体層の一方及び他方に分けて形成されていても良い。
　≪第２実施形態の変形例≫
　以下、第２実施形態の変形例について、説明する。
　＜変形例１＞
　第２実施形態に係る半導体チップ２では、図１９に示すように、測定パッド１４Ａは第１半導体基板Ａに設けられていたが、本技術はこれには限定されない。第２実施形態の変形例１に係る半導体チップ２では、測定パッド１４Ａが第２半導体基板Ｂ又は第３半導体基板Ｃに設けられていても良い。
　図２０に示す半導体チップ２では、測定パッド１４Ａは第３半導体基板Ｃに設けられている。配線Ｌ１は、第１半導体基板Ａと第３半導体基板Ｃとに亘って設けられている。配線Ｌ１は、図示を省略する貫通導体ＴＳＶと接続パッドＣＣａ，ＣＣｂの対とを含む。テスト回路Ｘと測定パッド１４Ａとの間は、貫通導体ＴＳＶと接続パッドＣＣａ，ＣＣｂの対とを介して電気的に接続されている。
　図２１に示す半導体チップ２では、測定パッド１４Ａは第２半導体基板Ｂに設けられている。配線Ｌ２は、第１半導体基板Ａと第２半導体基板Ｂとに亘って設けられている。配線Ｌ１は、図示を省略する貫通導体ＴＳＶと接続パッドＣＣａ，ＣＣｂの対とを含む。テスト回路Ｘと測定パッド１４Ａとの間は、貫通導体ＴＳＶと接続パッドＣＣａ，ＣＣｂの対とを介して電気的に接続されている。
　この第２実施形態の変形例１に係る半導体チップ２であっても、上述の第２実施形態に係る半導体チップ２と同様の効果が得られる。
　＜変形例２＞
　図２２に示す第２実施形態の変形例２に係る半導体チップ２では、図１１に示す第１実施形態の変形例２の場合と同様に、複数の第２半導体基板Ｂに設けられた複数の被測定デバイスＹで１つのテスト回路Ｘを共有している。
　この第２実施形態の変形例２に係る半導体チップ２であっても、上述の第２実施形態に係る半導体チップ２と同様の効果が得られる。
　＜変形例３＞
　第２実施形態の変形例３に係る半導体チップ２では、図示は省略するが、テスト回路Ｘは第３半導体基板Ｃに構成されていても良い。
　この第２実施形態の変形例３に係る半導体チップ２であっても、上述の第２実施形態に係る半導体チップ２と同様の効果が得られる。
　［第３実施形態］
　本技術の第３実施形態について、以下に説明する。本実施形態では、上述の第１実施形態に係る半導体チップ２が、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである光検出装置を搭載している。より具体的には、第１実施形態及びその変形例１、変形例２に記載の第１半導体基板Ａには、第３半導体基板Ｃの場合と同様に、光電変換素子ＰＤが構成されている。すなわち、製品回路Ａａは、製品回路Ｃａと同様の構成を有する。また、第１実施形態の変形例３、変形例４に記載の第１半導体基板Ａ２には、第３半導体基板Ｃの場合と同様に、光電変換素子ＰＤが構成されている。すなわち、製品回路Ａ２ａは、製品回路Ｃａと同様の構成を有する。
　この第３実施形態に係る半導体チップ２であっても、上述の第１実施形態に係る半導体チップ２と同様の効果が得られる。
　［第４実施形態］
　＜１．電子機器への応用例＞
　次に、図２３に示す本技術の第４実施形態に係る電子機器１００について説明する。電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。電子機器１００は、これに限定されないが、例えば、カメラ等の電子機器である。また、電子機器１００は、固体撮像装置１０１として、上述の光検出装置を搭載した半導体チップ２を備えている。
　光学レンズ（光学系）１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行う。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　なお、電子機器１００は、カメラに限られるものではなく、他の電子機器であっても良い。例えば、携帯電話機等のモバイル機器向けカメラモジュール等の撮像装置であっても良い。
　また、電子機器１００は、固体撮像装置１０１として、第２実施形態から第３実施形態まで、及びそれら実施形態の変形例のいずれかに係る光検出装置、又は第２実施形態から第３実施形態まで、及びそれら実施形態の変形例のうちの少なくとも２つの組み合わせに係る光検出装置を備えることができる。
　［その他の実施形態］
　上記のように、本技術は第１実施形態から第４実施形態までによって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替の実施形態、実施例及び運用技術が明らかとなろう。
　例えば、第１実施形態から第４実施形態までにおいて説明したそれぞれの技術的思想を互いに組み合わせることも可能である。例えば、複数の第１半導体基板Ａに関する第１実施形態の変形例３及び変形例４と、複数の第２半導体基板Ｂに関する第１実施形態の変形例２と組み合わせても良い。このように、それぞれの技術的思想に沿った種々の組み合わせが可能である。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ToF（Time of Flight）センサともよばれる距離を測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射され返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの構造として、上述した構造を採用することができる。
　また、例えば、上述の構成要素を構成するとして挙げられた材料は、添加物や不純物等を含んでいても良い。
　このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の説明から妥当な特許請求の範囲に記載された発明特定事項によってのみ定められるものである。
　また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があっても良い。
　なお、本技術は、以下のような構成としてもよい。
（１）
　第１回路が構成された第１半導体基板と、
　第２回路が構成され且つ前記第１半導体基板の第１の面に重ねて接合された第２半導体基板と、
　被測定デバイス及び前記被測定デバイスに対するテストを行うテスト回路を有し且つ前記第１半導体基板及び前記第２半導体基板に構成されたテストエレメントグループと、
　を備え、
　前記第２半導体基板には、前記被測定デバイスと前記テスト回路とのうちの前記被測定デバイスのみが構成され、
　前記第１半導体基板には、前記テスト回路が構成されている、
　半導体チップ。
（２）
　前記被測定デバイスは、素子単位で設けられている、
　（１）に記載の半導体チップ。
（３）
　前記テストエレメントグループは、前記テスト回路と電気的に接続され且つ一方の面が露出するように設けられた測定パッドを有する、
　（１）又は（２）に記載の半導体チップ。
（４）
　前記測定パッドは、前記第１半導体基板又は前記第２半導体基板に設けられている、
　（３）に記載の半導体チップ。
（５）
　前記第２半導体基板には前記被測定デバイスが複数構成され、
　前記テスト回路は、複数の前記被測定デバイスの一部を選択する選択回路を含み、且つ選択された前記被測定デバイスに対してテストを行う機能を有する、
　（１）から（４）のいずれかに記載の半導体チップ。
（６）
　前記第２半導体基板には前記被測定デバイスが複数構成され、
　前記テスト回路は、前記被測定デバイスを切り替えるスイッチを含み、且つ切り替えられた前記被測定デバイスに対してテストを行う機能を有する、
　（１）から（４）のいずれかに記載の半導体チップ。
（７）
　前記被測定デバイスはキャパシタであり、
　前記テスト回路は、前記キャパシタの容量をテストする発振回路を含む、
　（１）から（６）のいずれかに記載の半導体チップ。
（８）
　前記被測定デバイスは、トランジスタ又は抵抗素子である、
　（１）から（６）のいずれかに記載の半導体チップ。
（９）
　前記第２半導体基板を複数備えた、
　（１）から（８）のいずれかに記載の半導体チップ。
（１０）
　前記テスト回路は、複数の前記第２半導体基板のうちのいずれかの半導体基板に構成された前記被測定デバイスを選択し且つ選択された前記被測定デバイスに対してテストを行う機能を有する、
　（９）に記載の半導体チップ。
（１１）
　複数の前記第２半導体基板それぞれに構成された前記第２回路は、互いに異なる種類の電気回路である、
　（９）又は（１０）に記載の半導体チップ。
（１２）
　前記第１半導体基板を複数備え、複数の前記第１半導体基板は互いに重ねて接合され、
　前記テスト回路は、複数の前記第１半導体基板のうちの少なくとも１つに構成されている、
　（１）から（１１）のいずれかに記載の半導体チップ。
（１３）
　前記第１回路と前記第２回路は、互いに異なる種類の電気回路である、
　（１）から（１２）のいずれかに記載の半導体チップ。
（１４）
　光電変換素子が構成され且つ前記第１半導体基板の前記第１の面とは反対側の面に接合された第３半導体基板を備える、
　（１）から（１３）のいずれかに記載の半導体チップ。
（１５）
　貫通導体と、接続パッドの対とを備え、
　前記貫通導体は、前記第１半導体基板から前記第３半導体基板までのいずれかに含まれる半導体層を厚み方向に貫通し、
　前記接続パッドの対の各パッドは、前記第１半導体基板と前記第２半導体基板との接合面又は前記第１半導体基板と前記第３半導体基板との接合面を挟んで互いに接触し、
　前記テスト回路と前記被測定デバイスとの間は、前記貫通導体と前記接続パッドの対とのうちの少なくとも一方を介して電気的に接続されている、
　（１４）に記載の半導体チップ。
（１６）
　前記テスト回路と電気的に接続され且つ一方の面が露出するように設けられた測定パッドを有し、
　前記測定パッドは、前記第１半導体基板、前記第２半導体基板、又は前記第３半導体基板に設けられている、
　（１４）又は（１５）に記載の半導体チップ。
（１７）
　半導体チップと、前記半導体チップに被写体からの像光を結像させる光学系と、を備え、
　前記半導体チップは、
　第１回路が構成された第１半導体基板と、
　第２回路が構成され且つ前記第１半導体基板の第１の面に重ねて接合された第２半導体基板と、
　被測定デバイス及び前記被測定デバイスに対するテストを行うテスト回路を有し且つ前記第１半導体基板及び前記第２半導体基板に構成されたテストエレメントグループと、
　を備え、
　前記第２半導体基板には、前記被測定デバイスと前記テスト回路とのうちの前記被測定デバイスのみが構成され、
　前記第１半導体基板には、前記テスト回路が構成されている、
　電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　２　半導体チップ
　１４Ａ　測定パッド
　２０Ａ，２０Ｂ，２０Ｃ　半導体層
　１００　電子機器
　１０２　光学系
　Ａ，Ａ１，Ａ２　第１半導体基板
　ＡＭＰ　トランジスタ
　Ｂ，Ｂ１，Ｂ２　第２半導体基板
　Ｃ　第３半導体基板
　ＣＣａ，ＣＣｂ　接続パッド
　ＰＤ　光電変換素子
　Ｓ１　第１の面
　ＴＳＶ　貫通導体
　Ｘ，Ｘａ，Ｘｂ　テスト回路
　Ｘ１　選択回路
　Ｘ２　スイッチ
　Ｘ３　発振回路
　Ｙ，Ｙａ，Ｙｂ　被測定デバイス
　Ｙ１　トランジスタ
　Ｙ２　キャパシタ
　Ｙ３　抵抗素子

Claims (17)

  1. 　第１回路が構成された第１半導体基板と、
    　第２回路が構成され且つ前記第１半導体基板の第１の面に重ねて接合された第２半導体基板と、
    　被測定デバイス及び前記被測定デバイスに対するテストを行うテスト回路を有し且つ前記第１半導体基板及び前記第２半導体基板に構成されたテストエレメントグループと、
    　を備え、
    　前記第２半導体基板には、前記被測定デバイスと前記テスト回路とのうちの前記被測定デバイスのみが構成され、
    　前記第１半導体基板には、前記テスト回路が構成されている、
    　半導体チップ。
  2. 　前記被測定デバイスは、素子単位で設けられている、
    　請求項１に記載の半導体チップ。
  3. 　前記テストエレメントグループは、前記テスト回路と電気的に接続され且つ一方の面が露出するように設けられた測定パッドを有する、
    　請求項１に記載の半導体チップ。
  4. 　前記測定パッドは、前記第１半導体基板又は前記第２半導体基板に設けられている、
    　請求項３に記載の半導体チップ。
  5. 　前記第２半導体基板には前記被測定デバイスが複数構成され、
    　前記テスト回路は、複数の前記被測定デバイスの一部を選択する選択回路を含み、且つ選択された前記被測定デバイスに対してテストを行う機能を有する、
    　請求項１に記載の半導体チップ。
  6. 　前記第２半導体基板には前記被測定デバイスが複数構成され、
    　前記テスト回路は、前記被測定デバイスを切り替えるスイッチを含み、且つ切り替えられた前記被測定デバイスに対してテストを行う機能を有する、
    　請求項１に記載の半導体チップ。
  7. 　前記被測定デバイスはキャパシタであり、
    　前記テスト回路は、前記キャパシタの容量をテストする発振回路を含む、
    　請求項１に記載の半導体チップ。
  8. 　前記被測定デバイスは、トランジスタ又は抵抗素子である、
    　請求項１に記載の半導体チップ。
  9. 　前記第２半導体基板を複数備えた、
    　請求項１に記載の半導体チップ。
  10. 　前記テスト回路は、複数の前記第２半導体基板のうちのいずれかの半導体基板に構成された前記被測定デバイスを選択し且つ選択された前記被測定デバイスに対してテストを行う機能を有する、
    　請求項９に記載の半導体チップ。
  11. 　複数の前記第２半導体基板それぞれに構成された前記第２回路は、互いに異なる種類の電気回路である、
    　請求項９に記載の半導体チップ。
  12. 　前記第１半導体基板を複数備え、複数の前記第１半導体基板は互いに重ねて接合され、
    　前記テスト回路は、複数の前記第１半導体基板のうちの少なくとも１つに構成されている、
    　請求項１に記載の半導体チップ。
  13. 　前記第１回路と前記第２回路は、互いに異なる種類の電気回路である、
    　請求項１に記載の半導体チップ。
  14. 　光電変換素子が構成され且つ前記第１半導体基板の前記第１の面とは反対側の面に接合された第３半導体基板を備える、
    　請求項１に記載の半導体チップ。
  15. 　貫通導体と、接続パッドの対とを備え、
    　前記貫通導体は、前記第１半導体基板から前記第３半導体基板までのいずれかに含まれる半導体層を厚み方向に貫通し、
    　前記接続パッドの対の各パッドは、前記第１半導体基板と前記第２半導体基板との接合面又は前記第１半導体基板と前記第３半導体基板との接合面を挟んで互いに接触し、
    　前記テスト回路と前記被測定デバイスとの間は、前記貫通導体と前記接続パッドの対とのうちの少なくとも一方を介して電気的に接続されている、
    　請求項１４に記載の半導体チップ。
  16. 　前記テスト回路と電気的に接続され且つ一方の面が露出するように設けられた測定パッドを有し、
    　前記測定パッドは、前記第１半導体基板、前記第２半導体基板、又は前記第３半導体基板に設けられている、
    　請求項１４に記載の半導体チップ。
  17. 　半導体チップと、前記半導体チップに被写体からの像光を結像させる光学系と、を備え、
    　前記半導体チップは、
    　第１回路が構成された第１半導体基板と、
    　第２回路が構成され且つ前記第１半導体基板の第１の面に重ねて接合された第２半導体基板と、
    　被測定デバイス及び前記被測定デバイスに対するテストを行うテスト回路を有し且つ前記第１半導体基板及び前記第２半導体基板に構成されたテストエレメントグループと、
    　を備え、
    　前記第２半導体基板には、前記被測定デバイスと前記テスト回路とのうちの前記被測定デバイスのみが構成され、
    　前記第１半導体基板には、前記テスト回路が構成されている、
    　電子機器。
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