WO2025018348A1 - 信号伝達装置、電子機器及び車両 - Google Patents

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WO2025018348A1
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pulses
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insulating layer
pulse
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晃生 篠部
大輝 柳島
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Rohm Co Ltd
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    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines

Definitions

  • the present disclosure provides a signal transmission device configured to have a transmitter configured to receive an input signal and output a primary side transmission pulse signal having a number of pulses determined according to the input signal every time a predetermined first time period elapses, and a receiver configured to receive a secondary side transmission pulse signal having the same number of pulses as the primary side transmission pulse signal by performing insulated communication with the transmitter, obtain the number of pulses contained in the secondary side transmission pulse signal, and output an output signal according to the number of pulses.
  • FIG. 1 is a diagram showing a basic configuration of a signal transmission device.
  • FIG. 2 is a diagram showing the basic structure of a transformer chip.
  • FIG. 3 is a perspective view of a semiconductor device used as a two-channel type transformer chip.
  • FIG. 4 is a plan view of the semiconductor device shown in FIG.
  • FIG. 5 is a plan view showing a layer in which the low potential coil is formed in the semiconductor device of FIG.
  • FIG. 6 is a plan view showing a layer in which a high potential coil is formed in the semiconductor device of FIG.
  • FIG. 7 is a cross-sectional view taken along line VIII-VIII shown in FIG.
  • FIG. 8 is an enlarged view (isolation structure) of the region XIII shown in FIG.
  • FIG. 9 is a diagram illustrating an example of the layout of a transformer chip.
  • FIG. 10 is a diagram illustrating an embodiment of a signal transmission device.
  • FIG. 11 is a diagram showing an example of the configuration of a receiving section including a signal output circuit.
  • FIG. 12 is a timing chart showing an example of a signal state during operation of the signal transmission device.
  • 13 is a diagram showing an example of a conversion table for converting an input signal into a primary side transmission pulse signal.
  • FIG. 14 is a diagram showing an example of the operation of the signal transmission device when the input signal is switched.
  • FIG. 15 is a timing chart showing another example of the switching timing of the primary side transmission pulse signal.
  • FIG. 16 is a flowchart showing an example of the operation of the signal transmission device of the first modified example.
  • FIG. 17 is a timing chart showing an example of the operation of the signal transmission device of the second modified example.
  • FIG. 18 is a flowchart showing the operation of the signal transmission device of the second modified example
  • the signal transmission device 200 of this configuration example is a semiconductor integrated circuit device (so-called insulated gate driver IC) that transmits a pulse signal from the primary circuit system 200p to the secondary circuit system 200s while isolating the primary circuit system 200p (VCC1-GND1 system) from the secondary circuit system 200s (VCC2-GND2 system) and drives the gate of a switch element (not shown) provided in the secondary circuit system 200s.
  • the signal transmission device 200 is formed by sealing a controller chip 210, a driver chip 220, and a transformer chip 230 in a single package.
  • the controller chip 210 is a semiconductor chip that operates by receiving a power supply voltage VCC1 (for example, up to 7 V based on GND1).
  • the controller chip 210 includes, for example, a pulse transmission circuit 211 and buffers 212 and 213 integrated therein.
  • the pulse transmission circuit 211 is a pulse generator that generates the transmission pulse signals S11 and S21 in response to the input pulse signal IN. More specifically, when the pulse transmission circuit 211 notifies that the input pulse signal IN is at a high level, it pulse drives the transmission pulse signal S11 (outputs a single or multiple transmission pulses), and when it notifies that the input pulse signal IN is at a low level, it pulse drives the transmission pulse signal S21. In other words, the pulse transmission circuit 211 pulse drives either the transmission pulse signal S11 or S21 in response to the logical level of the input pulse signal IN.
  • the buffer 212 receives the transmission pulse signal S11 from the pulse transmission circuit 211 and pulse-drives the transformer chip 230 (specifically, the transformer 231).
  • the buffer 213 receives the transmission pulse signal S21 from the pulse transmission circuit 211 and pulse-drives the transformer chip 230 (specifically, the transformer 232).
  • the driver chip 220 is a semiconductor chip that operates by receiving a power supply voltage VCC2 (for example, up to 30 V based on GND2).
  • the driver chip 220 includes, for example, buffers 221 and 222, a pulse receiving circuit 223, and a driver 224.
  • the buffer 221 shapes the waveform of the received pulse signal S12 induced in the transformer chip 230 (specifically, the transformer 231) and outputs it to the pulse receiving circuit 223.
  • the buffer 222 shapes the waveform of the received pulse signal S22 induced in the transformer chip 230 (specifically, the transformer 232) and outputs it to the pulse receiving circuit 223.
  • the pulse receiving circuit 223 generates the output pulse signal OUT by driving the driver 224 in response to the received pulse signals S12 and S22 input via the buffers 221 and 222. More specifically, the pulse receiving circuit 223 drives the driver 224 so as to raise the output pulse signal OUT to a high level in response to the pulse drive of the received pulse signal S12, and to lower the output pulse signal OUT to a low level in response to the pulse drive of the received pulse signal S22. In other words, the pulse receiving circuit 223 switches the logical level of the output pulse signal OUT in response to the logical level of the input pulse signal IN.
  • an RS flip-flop can be suitably used as the pulse receiving circuit 223.
  • the driver 224 generates an output pulse signal OUT based on the drive control of the pulse receiving circuit 223.
  • the transformer chip 230 uses transformers 231 and 232 to provide DC insulation between the controller chip 210 and the driver chip 220, and outputs the transmission pulse signals S11 and S21 input from the pulse transmission circuit 211 to the pulse reception circuit 223 as reception pulse signals S12 and S22, respectively.
  • DC insulation means that the objects to be insulated are not connected by a conductor.
  • the transformer 231 outputs a received pulse signal S12 from the secondary coil 231s in response to a transmitted pulse signal S11 input to the primary coil 231p.
  • the transformer 232 outputs a received pulse signal S22 from the secondary coil 232s in response to a transmitted pulse signal S21 input to the primary coil 232p.
  • the input pulse signal IN is separated into two transmission pulse signals S11 and S21 (corresponding to the rise signal and fall signal), and then transmitted from the primary circuit system 200p to the secondary circuit system 200s via the two transformers 231 and 232.
  • the signal transmission device 200 of this configuration example has an independent transformer chip 230 equipped with only transformers 231 and 232, in addition to the controller chip 210 and driver chip 220, and these three chips are sealed in a single package.
  • the controller chip 210 and the driver chip 220 can both be formed using a general low to medium voltage process (withstands a few volts to several tens of volts), eliminating the need to use a dedicated high voltage process (withstands a few kV), making it possible to reduce manufacturing costs.
  • the signal transmission device 200 can be suitably used, for example, in a power supply device or a motor drive device for on-board equipment mounted in a vehicle.
  • the above vehicles include not only engine vehicles, but also electric vehicles (BEVs [battery electric vehicles], HEVs [hybrid electric vehicles], PHEVs/PHVs (plug-in hybrid electric vehicles/plug-in hybrid vehicles), or xEVs such as FCEVs/FCVs (fuel cell electric vehicles/fuel cell vehicles)).
  • FIG. 2 is a diagram showing the basic structure of the transformer chip 230.
  • the transformer 231 includes a primary coil 231p and a secondary coil 231s that face each other in the vertical direction.
  • the transformer 232 includes a primary coil 232p and a secondary coil 232s that face each other in the vertical direction.
  • the primary coils 231p and 232p are both formed on the first wiring layer (lower layer) 230a of the transformer chip 230.
  • the secondary coils 231s and 232s are both formed on the second wiring layer (upper layer in this figure) 230b of the transformer chip 230.
  • the secondary coil 231s is disposed directly above the primary coil 231p and faces the primary coil 231p.
  • the secondary coil 232s is disposed directly above the primary coil 232p and faces the primary coil 232p.
  • the primary coil 231p is laid in a spiral shape starting from a first end connected to the internal terminal X21, surrounding the internal terminal X21 in a clockwise direction, and its second end corresponding to its end point is connected to the internal terminal X22.
  • the primary coil 232p is laid in a spiral shape starting from a first end connected to the internal terminal X23, surrounding the internal terminal X23 in a counterclockwise direction, and its second end corresponding to its end point is connected to the internal terminal X22.
  • the internal terminals X21, X22, and X23 are linearly arranged in the order shown.
  • the internal terminal X21 is connected to the external terminal T21 of the second layer 230b via the conductive wiring Y21 and via Z21.
  • the internal terminal X22 is connected to the external terminal T22 of the second layer 230b via the conductive wiring Y22 and via Z22.
  • the internal terminal X23 is connected to the external terminal T23 of the second layer 230b via the conductive wiring Y23 and via Z23.
  • the external terminals T21 to T23 are arranged in a straight line and are used for wire bonding with the controller chip 210.
  • the secondary coil 231s is laid in a spiral shape starting from a first end connected to the external terminal T24, surrounding the external terminal T24 in a counterclockwise direction, and its second end corresponding to its end point is connected to the external terminal T25.
  • the secondary coil 232s is laid in a spiral shape starting from a first end connected to the external terminal T26, surrounding the external terminal T26 in a clockwise direction, and its second end corresponding to its end point is connected to the external terminal T25.
  • the external terminals T24, T25, and T26 are arranged linearly in the order shown in the figure, and are used for wire bonding with the driver chip 220.
  • Secondary coils 231s and 232s are AC-connected to primary coils 231p and 232p by magnetic coupling, and are DC-insulated from primary coils 231p and 232p, respectively. That is, driver chip 220 is AC-connected to controller chip 210 via transformer chip 230, and is DC-insulated from controller chip 210 by transformer chip 230.
  • FIG. 3 is a perspective view showing a semiconductor device 5 used as a two-channel transformer chip.
  • FIG. 4 is a plan view of the semiconductor device 5 shown in FIG. 3.
  • FIG. 5 is a plan view showing a layer in which a low-potential coil 22 (corresponding to a primary coil of a transformer) is formed in the semiconductor device 5 shown in FIG. 3.
  • FIG. 6 is a plan view showing a layer in which a high-potential coil 23 (corresponding to a secondary coil of a transformer) is formed in the semiconductor device 5 shown in FIG. 3.
  • FIG. 7 is a cross-sectional view taken along line VIII-VIII shown in FIG. 6.
  • FIG. 8 is an enlarged view of region XIII shown in FIG. 7, showing an isolation structure 130.
  • the semiconductor device 5 includes a semiconductor chip 41 having a rectangular parallelepiped shape.
  • the semiconductor chip 41 includes at least one of silicon, a wide band gap semiconductor, and a compound semiconductor.
  • a wide bandgap semiconductor is made of a semiconductor whose bandgap exceeds that of silicon (approximately 1.12 eV).
  • the bandgap of a wide bandgap semiconductor is preferably 2.0 eV or more.
  • the wide bandgap semiconductor may be SiC (silicon carbide).
  • the compound semiconductor may be a III-V compound semiconductor.
  • the compound semiconductor may include at least one of AlN (aluminum nitride), InN (indium nitride), GaN (gallium nitride), and GaAs (gallium arsenide).
  • the semiconductor chip 41 includes a semiconductor substrate made of silicon.
  • the semiconductor chip 41 may be an epitaxial substrate having a layered structure including a semiconductor substrate made of silicon and an epitaxial layer made of silicon.
  • the conductivity type of the semiconductor substrate may be n-type or p-type.
  • the epitaxial layer may be n-type or p-type.
  • the semiconductor chip 41 has a first main surface 42 on one side, a second main surface 43 on the other side, and chip sidewalls 44A-44D connecting the first main surface 42 and the second main surface 43.
  • the first main surface 42 and the second main surface 43 are formed in a quadrangular shape (rectangular in this embodiment) when viewed in a plan view from their normal direction Z (hereinafter simply referred to as "plan view").
  • the chip sidewalls 44A to 44D include a first chip sidewall 44A, a second chip sidewall 44B, a third chip sidewall 44C, and a fourth chip sidewall 44D.
  • the first chip sidewall 44A and the second chip sidewall 44B form the long sides of the semiconductor chip 41.
  • the first chip sidewall 44A and the second chip sidewall 44B extend along the first direction X and face the second direction Y.
  • the third chip sidewall 44C and the fourth chip sidewall 44D form the short sides of the semiconductor chip 41.
  • the third chip sidewall 44C and the fourth chip sidewall 44D extend in the second direction Y and face the first direction X.
  • the chip sidewalls 44A to 44D are made of ground surfaces.
  • the semiconductor device 5 further includes an insulating layer 51 formed on the first main surface 42 of the semiconductor chip 41.
  • the insulating layer 51 has an insulating main surface 52 and insulating side walls 53A-53D.
  • the insulating main surface 52 is formed in a quadrangular shape (rectangular in this embodiment) that matches the first main surface 42 in a plan view.
  • the insulating main surface 52 extends parallel to the first main surface 42.
  • the insulating sidewalls 53A to 53D include a first insulating sidewall 53A, a second insulating sidewall 53B, a third insulating sidewall 53C, and a fourth insulating sidewall 53D.
  • the insulating sidewalls 53A to 53D extend from the periphery of the insulating main surface 52 toward the semiconductor chip 41 and are continuous with the chip sidewalls 44A to 44D. Specifically, the insulating sidewalls 53A to 53D are formed flush with the chip sidewalls 44A to 44D.
  • the insulating sidewalls 53A to 53D form a ground surface that is flush with the chip sidewalls 44A to 44D.
  • the insulating layer 51 is made of a multi-layer insulating laminate structure including a bottom insulating layer 55, a top insulating layer 56, and a plurality of (11 in this embodiment) interlayer insulating layers 57.
  • the bottom insulating layer 55 is an insulating layer that directly covers the first main surface 42.
  • the top insulating layer 56 is an insulating layer that forms the insulating main surface 52.
  • the plurality of interlayer insulating layers 57 are insulating layers interposed between the bottom insulating layer 55 and the top insulating layer 56.
  • the bottom insulating layer 55 has a single-layer structure including silicon oxide.
  • the top insulating layer 56 has a single-layer structure including silicon oxide.
  • the thickness of the bottom insulating layer 55 and the top insulating layer 56 may each be 1 ⁇ m or more and 3 ⁇ m or less (for example, about 2 ⁇ m).
  • the multiple interlayer insulating layers 57 each have a stacked structure including a first insulating layer 58 on the bottom insulating layer 55 side and a second insulating layer 59 on the top insulating layer 56 side.
  • the first insulating layer 58 may include silicon nitride.
  • the first insulating layer 58 is formed as an etching stopper layer for the second insulating layer 59.
  • the thickness of the first insulating layer 58 may be 0.1 ⁇ m or more and 1 ⁇ m or less (for example, about 0.3 ⁇ m).
  • the second insulating layer 59 is formed on the first insulating layer 58. It contains an insulating material different from that of the first insulating layer 58.
  • the second insulating layer 59 may contain silicon oxide.
  • the thickness of the second insulating layer 59 may be 1 ⁇ m or more and 3 ⁇ m or less (for example, about 2 ⁇ m). It is preferable that the thickness of the second insulating layer 59 exceeds the thickness of the first insulating layer 58.
  • the total thickness DT of the insulating layers 51 may be 5 ⁇ m or more and 50 ⁇ m or less.
  • the total thickness DT of the insulating layers 51 and the number of layers of the interlayer insulating layers 57 are arbitrary and are adjusted according to the dielectric strength voltage (dielectric breakdown resistance) to be achieved.
  • the insulating materials of the bottom insulating layer 55, the top insulating layer 56 and the interlayer insulating layer 57 are arbitrary and are not limited to a specific insulating material.
  • the semiconductor device 5 includes a first functional device 45 formed in an insulating layer 51.
  • the first functional device 45 includes one or more (in this embodiment, multiple) transformers 21 (corresponding to the aforementioned transformer).
  • the semiconductor device 5 is a multi-channel device including multiple transformers 21.
  • the multiple transformers 21 are formed in the inner part of the insulating layer 51 at intervals from the insulating side walls 53A-53D.
  • the multiple transformers 21 are formed at intervals in the first direction X.
  • the multiple transformers 21 specifically include a first transformer 21A, a second transformer 21B, a third transformer 21C, and a fourth transformer 21D, which are formed in this order from the insulating side wall 53C side to the insulating side wall 53D side in a plan view.
  • the multiple transformers 21A to 21D each have a similar structure.
  • the structure of the first transformer 21A will be explained as an example.
  • the explanation of the structures of the second transformer 21B, third transformer 21C, and fourth transformer 21D will be omitted, as the explanation of the structure of the first transformer 21A applies mutatis mutandis.
  • the first transformer 21A includes a low-potential coil 22 and a high-potential coil 23.
  • the low-potential coil 22 is formed in an insulating layer 51.
  • the high-potential coil 23 is formed in the insulating layer 51 so as to face the low-potential coil 22 in the normal direction Z.
  • the low-potential coil 22 and the high-potential coil 23 are formed in a region sandwiched between the bottom insulating layer 55 and the top insulating layer 56 (i.e., multiple interlayer insulating layers 57).
  • the low-potential coil 22 is formed on the bottom insulating layer 55 (semiconductor chip 41) side within the insulating layer 51, and the high-potential coil 23 is formed on the top insulating layer 56 (insulating main surface 52) side of the low-potential coil 22 within the insulating layer 51.
  • the high-potential coil 23 faces the semiconductor chip 41 with the low-potential coil 22 in between.
  • the low-potential coil 22 and the high-potential coil 23 may be positioned at any location. Furthermore, it is sufficient that the high-potential coil 23 faces the low-potential coil 22 with one or more interlayer insulating layers 57 in between.
  • the distance between the low potential coil 22 and the high potential coil 23 (i.e., the number of layers of the interlayer insulating layer 57) is adjusted appropriately according to the dielectric strength and electric field strength between the low potential coil 22 and the high potential coil 23.
  • the low potential coil 22 is formed in the third interlayer insulating layer 57 counting from the bottom insulating layer 55 side.
  • the high potential coil 23 is formed in the first interlayer insulating layer 57 counting from the top insulating layer 56 side.
  • the low-potential coil 22 is embedded in the interlayer insulating layer 57, penetrating the first insulating layer 58 and the second insulating layer 59.
  • the low-potential coil 22 includes a first inner end 24, a first outer end 25, and a first spiral portion 26 wound in a spiral shape between the first inner end 24 and the first outer end 25.
  • the first spiral portion 26 is wound in a spiral shape that extends in an elliptical shape (oval shape) in a plan view.
  • the portion that forms the innermost edge of the first spiral portion 26 defines a first inner region 66 that is elliptical in a plan view.
  • the number of turns of the first spiral portion 26 may be 5 or more and 30 or less.
  • the width of the first spiral portion 26 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the first spiral portion 26 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the width of the first spiral portion 26 is defined by the width in a direction perpendicular to the spiral direction.
  • the first winding pitch of the first spiral portion 26 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the first winding pitch is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the first winding pitch is defined by the distance between two adjacent portions of the first spiral portion 26 in a direction perpendicular to the spiral direction.
  • the winding shape of the first spiral portion 26 and the planar shape of the first inner region 66 are arbitrary and are not limited to the form shown in FIG. 5, etc.
  • the first spiral portion 26 may be wound in a polygonal shape, such as a triangular shape or a rectangular shape, or in a circular shape in a planar view.
  • the first inner region 66 may be partitioned into a polygonal shape, such as a triangular shape or a rectangular shape, or in a circular shape in a planar view, depending on the winding shape of the first spiral portion 26.
  • the low potential coil 22 may include at least one of titanium, titanium nitride, copper, aluminum, and tungsten.
  • the low potential coil 22 may have a laminated structure including a barrier layer and a main body layer.
  • the barrier layer defines a recess space in the interlayer insulating layer 57.
  • the barrier layer may include at least one of titanium and titanium nitride.
  • the main body layer may include at least one of copper, aluminum, and tungsten.
  • the high-potential coil 23 is embedded in the interlayer insulating layer 57, penetrating the first insulating layer 58 and the second insulating layer 59.
  • the high-potential coil 23 includes a second inner end 27, a second outer end 28, and a second spiral portion 29 wound in a spiral shape between the second inner end 27 and the second outer end 28.
  • the second spiral portion 29 is wound in a spiral shape extending in an elliptical shape (oval shape) in a planar view.
  • the portion forming the innermost periphery of the second spiral portion 29 defines a second inner region 67 that is elliptical in a planar view.
  • the second inner region 67 of the second spiral portion 29 faces the first inner region 66 of the first spiral portion 26 in the normal direction Z.
  • the number of turns of the second spiral portion 29 may be 5 or more and 30 or less.
  • the number of turns of the second spiral portion 29 relative to the number of turns of the first spiral portion 26 is adjusted according to the voltage value to be boosted. It is preferable that the number of turns of the second spiral portion 29 exceeds the number of turns of the first spiral portion 26.
  • the number of turns of the second spiral portion 29 may be less than the number of turns of the first spiral portion 26, or may be equal to the number of turns of the first spiral portion 26.
  • the width of the second spiral portion 29 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the second spiral portion 29 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the width of the second spiral portion 29 is defined by the width in a direction perpendicular to the spiral direction.
  • the width of the second spiral portion 29 is preferably equal to the width of the first spiral portion 26.
  • the second winding pitch of the second spiral portion 29 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the second winding pitch is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the second winding pitch is defined by the distance between two adjacent portions of the second spiral portion 29 in a direction perpendicular to the spiral direction.
  • the second winding pitch is preferably equal to the first winding pitch of the first spiral portion 26.
  • the winding shape of the second spiral portion 29 and the planar shape of the second inner region 67 are arbitrary and are not limited to the form shown in FIG. 6, etc.
  • the second spiral portion 29 may be wound in a polygonal shape, such as a triangular shape or a rectangular shape, or in a circular shape in a planar view.
  • the second inner region 67 may be partitioned into a polygonal shape, such as a triangular shape or a rectangular shape, or in a circular shape in a planar view, depending on the winding shape of the second spiral portion 29.
  • the high-potential coil 23 is preferably formed from the same conductive material as the low-potential coil 22.
  • the high-potential coil 23 preferably includes a barrier layer and a main body layer, similar to the low-potential coil 22.
  • the semiconductor device 5 includes a plurality (12 in this figure) of low potential terminals 11 and a plurality (12 in this figure) of high potential terminals 12.
  • the plurality of low potential terminals 11 are each electrically connected to the low potential coils 22 of the corresponding transformers 21A to 21D.
  • the plurality of high potential terminals 12 are each electrically connected to the high potential coils 23 of the corresponding transformers 21A to 21D.
  • the low-potential terminals 11 are formed on the insulating main surface 52 of the insulating layer 51. Specifically, the low-potential terminals 11 are formed in an area on the insulating sidewall 53B side at intervals in the second direction Y from the transformers 21A-21D, and are arranged at intervals in the first direction X.
  • the low potential terminals 11 include a first low potential terminal 11A, a second low potential terminal 11B, a third low potential terminal 11C, a fourth low potential terminal 11D, a fifth low potential terminal 11E, and a sixth low potential terminal 11F.
  • two of each of the low potential terminals 11A to 11F are formed.
  • the number of low potential terminals 11A to 11F is arbitrary.
  • the first low potential terminal 11A faces the first transformer 21A in the second direction Y in a plan view.
  • the second low potential terminal 11B faces the second transformer 21B in the second direction Y in a plan view.
  • the third low potential terminal 11C faces the third transformer 21C in the second direction Y in a plan view.
  • the fourth low potential terminal 11D faces the fourth transformer 21D in the second direction Y in a plan view.
  • the fifth low potential terminal 11E is formed in the area between the first low potential terminal 11A and the second low potential terminal 11B in a plan view.
  • the sixth low potential terminal 11F is formed in the area between the third low potential terminal 11C and the fourth low potential terminal 11D in a plan view.
  • the first low potential terminal 11A is electrically connected to the first inner end 24 of the first transformer 21A (low potential coil 22).
  • the second low potential terminal 11B is electrically connected to the first inner end 24 of the second transformer 21B (low potential coil 22).
  • the third low potential terminal 11C is electrically connected to the first inner end 24 of the third transformer 21C (low potential coil 22).
  • the fourth low potential terminal 11D is electrically connected to the first inner end 24 of the fourth transformer 21D (low potential coil 22).
  • the fifth low potential terminal 11E is electrically connected to the first outer end 25 of the first transformer 21A (low potential coil 22) and the first outer end 25 of the second transformer 21B (low potential coil 22).
  • the sixth low potential terminal 11F is electrically connected to the first outer end 25 of the third transformer 21C (low potential coil 22) and the first outer end 25 of the fourth transformer 21D (low potential coil 22).
  • the multiple high potential terminals 12 are formed on the insulating main surface 52 of the insulating layer 51 at intervals from the multiple low potential terminals 11. Specifically, the multiple high potential terminals 12 are formed in the area on the insulating sidewall 53A side at intervals from the multiple low potential terminals 11 in the second direction Y, and are arranged at intervals in the first direction X.
  • the multiple high potential terminals 12 are each formed in an area close to the corresponding transformer 21A-21D in a planar view.
  • the high potential terminals 12 being close to the transformers 21A-21D means that the distance between the high potential terminal 12 and the transformer 21 in a planar view is less than the distance between the low potential terminal 11 and the high potential terminal 12.
  • the multiple high potential terminals 12 are formed at intervals along the first direction X so as to face the multiple transformers 21A to 21D along the first direction X in a plan view. More specifically, the multiple high potential terminals 12 are formed at intervals along the first direction X so as to be located in the second inner region 67 of the high potential coil 23 and in the region between adjacent high potential coils 23 in a plan view. As a result, the multiple high potential terminals 12 are arranged in a row with the multiple transformers 21A to 21D in the first direction X in a plan view.
  • the multiple high potential terminals 12 include a first high potential terminal 12A, a second high potential terminal 12B, a third high potential terminal 12C, a fourth high potential terminal 12D, a fifth high potential terminal 12E, and a sixth high potential terminal 12F.
  • a first high potential terminal 12A a second high potential terminal 12B
  • a third high potential terminal 12C a third high potential terminal 12C
  • a fourth high potential terminal 12D a fifth high potential terminal 12E
  • a sixth high potential terminal 12F a sixth high potential terminal 12F.
  • two of each of the multiple high potential terminals 12A to 12F are formed.
  • the number of multiple high potential terminals 12A to 12F is arbitrary.
  • the first high potential terminal 12A is formed in the second inner region 67 of the first transformer 21A (high potential coil 23) in a plan view.
  • the second high potential terminal 12B is formed in the second inner region 67 of the second transformer 21B (high potential coil 23) in a plan view.
  • the third high potential terminal 12C is formed in the second inner region 67 of the third transformer 21C (high potential coil 23) in a plan view.
  • the fourth high potential terminal 12D is formed in the second inner region 67 of the fourth transformer 21D (high potential coil 23) in a plan view.
  • the fifth high potential terminal 12E is formed in the region between the first transformer 21A and the second transformer 21B in a plan view.
  • the sixth high potential terminal 12F is formed in the region between the third transformer 21C and the fourth transformer 21D in a plan view.
  • the first high potential terminal 12A is electrically connected to the second inner end 27 of the first transformer 21A (high potential coil 23).
  • the second high potential terminal 12B is electrically connected to the second inner end 27 of the second transformer 21B (high potential coil 23).
  • the third high potential terminal 12C is electrically connected to the second inner end 27 of the third transformer 21C (high potential coil 23).
  • the fourth high potential terminal 12D is electrically connected to the second inner end 27 of the fourth transformer 21D (high potential coil 23).
  • the fifth high potential terminal 12E is electrically connected to the second outer end 28 of the first transformer 21A (high potential coil 23) and the second outer end 28 of the second transformer 21B (high potential coil 23).
  • the sixth high potential terminal 12F is electrically connected to the second outer end 28 of the third transformer 21C (high potential coil 23) and the second outer end 28 of the fourth transformer 21D (high potential coil 23).
  • the semiconductor device 5 includes a first low potential wiring 31, a second low potential wiring 32, a first high potential wiring 33, and a second high potential wiring 34, each formed in an insulating layer 51.
  • a plurality of first low potential wirings 31, a plurality of second low potential wirings 32, a plurality of first high potential wirings 33, and a plurality of second high potential wirings 34 are formed.
  • the first low-potential wiring 31 and the second low-potential wiring 32 fix the low-potential coil 22 of the first transformer 21A and the low-potential coil 22 of the second transformer 21B to the same potential.
  • the first low-potential wiring 31 and the second low-potential wiring 32 also fix the low-potential coil 22 of the third transformer 21C and the low-potential coil 22 of the fourth transformer 21D to the same potential.
  • the first low-potential wiring 31 and the second low-potential wiring 32 fix all the low-potential coils 22 of the transformers 21A to 21D to the same potential.
  • the first high-potential wiring 33 and the second high-potential wiring 34 fix the high-potential coil 23 of the first transformer 21A and the high-potential coil 23 of the second transformer 21B to the same potential.
  • the first high-potential wiring 33 and the second high-potential wiring 34 also fix the high-potential coil 23 of the third transformer 21C and the high-potential coil 23 of the fourth transformer 21D to the same potential.
  • the first high-potential wiring 33 and the second high-potential wiring 34 fix all the high-potential coils 23 of the transformers 21A to 21D to the same potential.
  • the multiple first low potential wirings 31 are electrically connected to the corresponding low potential terminals 11A to 11D and the first inner ends 24 of the corresponding transformers 21A to 21D (low potential coils 22).
  • the multiple first low potential wirings 31 have the same structure.
  • the structure of the first low potential wiring 31 connected to the first low potential terminal 11A and the first transformer 21A will be described as an example.
  • the structure of the other first low potential wirings 31 will be omitted, as the description of the structure of the first low potential wiring 31 connected to the first transformer 21A applies mutatis mutandis.
  • the first low-potential wiring 31 includes a through wiring 71, a low-potential connection wiring 72, a lead-out wiring 73, a first connection plug electrode 74, a second connection plug electrode 75, one or more (in this embodiment, multiple) pad plug electrodes 76, and one or more (in this embodiment, multiple) substrate plug electrodes 77.
  • the through wiring 71, the low-potential connection wiring 72, the draw-out wiring 73, the first connection plug electrode 74, the second connection plug electrode 75, the pad plug electrode 76, and the substrate plug electrode 77 are preferably each formed from the same conductive material as the low-potential coil 22, etc.
  • the through wiring 71, the low-potential connection wiring 72, the draw-out wiring 73, the first connection plug electrode 74, the second connection plug electrode 75, the pad plug electrode 76, and the substrate plug electrode 77 each preferably include a barrier layer and a main body layer, similar to the low-potential coil 22, etc.
  • the through wiring 71 penetrates the multiple interlayer insulating layers 57 in the insulating layer 51 and extends in a columnar shape extending along the normal direction Z.
  • the through wiring 71 is formed in the region between the bottom insulating layer 55 and the top insulating layer 56 in the insulating layer 51.
  • the through wiring 71 has an upper end on the top insulating layer 56 side and a lower end on the bottom insulating layer 55 side.
  • the upper end of the through wiring 71 is formed in the same interlayer insulating layer 57 as the high potential coil 23 and is covered by the top insulating layer 56.
  • the lower end of the through wiring 71 is formed in the same interlayer insulating layer 57 as the low potential coil 22.
  • the through wiring 71 includes a first electrode layer 78, a second electrode layer 79, and a plurality of wiring plug electrodes 80.
  • the first electrode layer 78, the second electrode layer 79, and the wiring plug electrodes 80 are each formed from the same conductive material as the low potential coil 22, etc.
  • the first electrode layer 78, the second electrode layer 79, and the wiring plug electrodes 80 each include a barrier layer and a main body layer, similar to the low potential coil 22, etc.
  • the first electrode layer 78 forms the upper end of the through-wire 71.
  • the second electrode layer 79 forms the lower end of the through-wire 71.
  • the first electrode layer 78 is formed in an island shape and faces the low potential terminal 11 (first low potential terminal 11A) in the normal direction Z.
  • the second electrode layer 79 is formed in an island shape and faces the first electrode layer 78 in the normal direction Z.
  • the multiple wiring plug electrodes 80 are embedded in multiple interlayer insulating layers 57 located in the region between the first electrode layer 78 and the second electrode layer 79.
  • the multiple wiring plug electrodes 80 are stacked from the bottom insulating layer 55 toward the top insulating layer 56 so as to be electrically connected to each other, and electrically connect the first electrode layer 78 and the second electrode layer 79.
  • the multiple wiring plug electrodes 80 each have a planar area less than the planar area of the first electrode layer 78 and the planar area of the second electrode layer 79.
  • the number of layers of the multiple wiring plug electrodes 80 matches the number of layers of the multiple interlayer insulating layers 57. In this embodiment, six wiring plug electrodes 80 are embedded in each interlayer insulating layer 57, but the number of wiring plug electrodes 80 embedded in each interlayer insulating layer 57 is arbitrary. Of course, one or more wiring plug electrodes 80 may be formed penetrating the multiple interlayer insulating layers 57.
  • the low-potential connection wiring 72 is formed in the first inner region 66 of the first transformer 21A (low-potential coil 22) in the same interlayer insulating layer 57 as the low-potential coil 22.
  • the low-potential connection wiring 72 is formed in an island shape and faces the high-potential terminal 12 (first high-potential terminal 12A) in the normal direction Z. It is preferable that the low-potential connection wiring 72 has a planar area that exceeds the planar area of the wiring plug electrode 80.
  • the low-potential connection wiring 72 is electrically connected to the first inner end 24 of the low-potential coil 22.
  • the draw-out wiring 73 is formed in the interlayer insulating layer 57 in the region between the semiconductor chip 41 and the through wiring 71.
  • the draw-out wiring 73 is formed in the first interlayer insulating layer 57 counting from the bottom insulating layer 55.
  • the draw-out wiring 73 includes a first end on one side, a second end on the other side, and a wiring portion connecting the first end and the second end.
  • the first end of the draw-out wiring 73 is located in the region between the semiconductor chip 41 and the lower end of the through wiring 71.
  • the second end of the draw-out wiring 73 is located in the region between the semiconductor chip 41 and the low-potential connection wiring 72.
  • the wiring portion extends along the first main surface 42 of the semiconductor chip 41 and extends in a strip shape in the region between the first end and the second end.
  • the first connection plug electrode 74 is formed in the region between the through wiring 71 and the draw-out wiring 73 in the interlayer insulating layer 57, and is electrically connected to first ends of the through wiring 71 and the draw-out wiring 73.
  • the second connection plug electrode 75 is formed in the region between the low-potential connection wiring 72 and the draw-out wiring 73 in the interlayer insulating layer 57, and is electrically connected to second ends of the low-potential connection wiring 72 and the draw-out wiring 73.
  • the multiple pad plug electrodes 76 are formed in the uppermost insulating layer 56 in a region between the low potential terminal 11 (first low potential terminal 11A) and the through wiring 71, and are electrically connected to the upper ends of the low potential terminal 11 and the through wiring 71, respectively.
  • the multiple substrate plug electrodes 77 are formed in the lowermost insulating layer 55 in a region between the semiconductor chip 41 and the draw-out wiring 73. In this embodiment, the substrate plug electrodes 77 are formed in a region between the semiconductor chip 41 and the first ends of the draw-out wiring 73, and are electrically connected to the semiconductor chip 41 and the first ends of the draw-out wiring 73, respectively.
  • the multiple first high potential wirings 33 are electrically connected to the corresponding high potential terminals 12A-12D and the second inner ends 27 of the corresponding transformers 21A-21D (high potential coils 23).
  • the multiple first high potential wirings 33 each have a similar structure.
  • the structure of the first high potential wiring 33 connected to the first high potential terminal 12A and the first transformer 21A will be described as an example.
  • the structure of the other first high potential wirings 33 will be omitted, as the description of the structure of the first high potential wiring 33 connected to the first transformer 21A applies mutatis mutandis.
  • the first high-potential wiring 33 includes a high-potential connection wiring 81 and one or more (in this embodiment, multiple) pad plug electrodes 82.
  • the high-potential connection wiring 81 and the pad plug electrode 82 are preferably formed from the same conductive material as the low-potential coil 22, etc.
  • the high-potential connection wiring 81 and the pad plug electrode 82 preferably include a barrier layer and a main body layer, similar to the low-potential coil 22, etc.
  • the high-potential connection wiring 81 is formed in the second inner region 67 of the high-potential coil 23 in the same interlayer insulating layer 57 as the high-potential coil 23.
  • the high-potential connection wiring 81 is formed in an island shape and faces the high-potential terminal 12 (first high-potential terminal 12A) in the normal direction Z.
  • the high-potential connection wiring 81 is electrically connected to the second inner end 27 of the high-potential coil 23.
  • the high-potential connection wiring 81 is formed at a distance from the low-potential connection wiring 72 in a plan view and does not face the low-potential connection wiring 72 in the normal direction Z. This increases the insulation distance between the low-potential connection wiring 72 and the high-potential connection wiring 81, and increases the dielectric strength of the insulating layer 51.
  • the multiple pad plug electrodes 82 are formed in the uppermost insulating layer 56 in a region between the high potential terminal 12 (first high potential terminal 12A) and the high potential connection wiring 81, and are electrically connected to the high potential terminal 12 and the high potential connection wiring 81, respectively.
  • the multiple pad plug electrodes 82 each have a planar area less than the planar area of the high potential connection wiring 81 in a plan view.
  • the distance D1 between the low potential terminal 11 and the high potential terminal 12 is preferably greater than the distance D2 between the low potential coil 22 and the high potential coil 23 (D2 ⁇ D1).
  • the distance D1 is preferably greater than the total thickness DT of the multiple interlayer insulating layers 57 (DT ⁇ D1).
  • the ratio D2/D1 of the distance D2 to the distance D1 may be 0.01 or more and 0.1 or less.
  • the distance D1 is preferably 100 ⁇ m or more and 500 ⁇ m or less.
  • the distance D2 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the distance D2 is preferably 5 ⁇ m or more and 25 ⁇ m or less.
  • the values of the distance D1 and the distance D2 are arbitrary and are adjusted appropriately according to the dielectric strength voltage to be realized.
  • the semiconductor device 5 includes a dummy pattern 85 embedded in the insulating layer 51 so as to be positioned around the transformers 21A to 21D in a plan view.
  • the dummy pattern 85 is formed in a pattern (discontinuous pattern) different from the high potential coil 23 and the low potential coil 22, and is independent of the transformers 21A to 21D. In other words, the dummy pattern 85 does not function as a transformer 21A to 21D.
  • the dummy pattern 85 is formed as a shield conductor layer that shields the electric field between the low potential coil 22 and the high potential coil 23 in the transformers 21A to 21D and suppresses electric field concentration on the high potential coil 23.
  • the dummy pattern 85 is routed with a line density per unit area equal to the line density of the high potential coil 23.
  • the line density of the dummy pattern 85 being equal to the line density of the high potential coil 23 means that the line density of the dummy pattern 85 falls within a range of ⁇ 20% of the line density of the high potential coil 23.
  • the depth position of the dummy pattern 85 inside the insulating layer 51 is arbitrary and is adjusted according to the electric field strength to be relaxed.
  • the dummy pattern 85 is preferably formed in a region closer to the high potential coil 23 than to the low potential coil 22 in the normal direction Z. Note that the dummy pattern 85 being closer to the high potential coil 23 in the normal direction Z means that the distance between the dummy pattern 85 and the high potential coil 23 in the normal direction Z is less than the distance between the dummy pattern 85 and the low potential coil 22.
  • the dummy pattern 85 is preferably formed in the same interlayer insulating layer 57 as the high-potential coil 23. In this case, electric field concentration on the high-potential coil 23 can be further appropriately suppressed.
  • the dummy pattern 85 includes multiple dummy patterns with different electrical states.
  • the dummy pattern 85 may include a high-potential dummy pattern.
  • the depth position of the high-potential dummy pattern 86 inside the insulating layer 51 is arbitrary and is adjusted according to the electric field strength to be relaxed.
  • the high-potential dummy pattern 86 is preferably formed in a region closer to the high-potential coil 23 than the low-potential coil 22 in the normal direction Z.
  • the high-potential dummy pattern 86 being closer to the high-potential coil 23 in the normal direction Z means that the distance between the high-potential dummy pattern 86 and the high-potential coil 23 in the normal direction Z is less than the distance between the high-potential dummy pattern 86 and the low-potential coil 22.
  • the dummy pattern 85 includes a floating dummy pattern formed in an electrically floating state within the insulating layer 51 so as to be positioned around the transformers 21A to 21D.
  • the floating dummy pattern is routed in dense lines so as to partially cover and partially expose the area around the high-potential coil 23 in a plan view.
  • the floating dummy pattern may be formed with ends or without ends.
  • the depth position of the floating dummy pattern inside the insulating layer 51 is arbitrary and is adjusted according to the electric field strength to be mitigated.
  • the number of floating lines is arbitrary and is adjusted according to the electric field to be mitigated.
  • the floating dummy pattern may be composed of multiple floating lines.
  • the semiconductor device 5 includes a second functional device 60 formed on the first main surface 42 of the semiconductor chip 41 in a device region 62.
  • the second functional device 60 is formed using a surface portion of the first main surface 42 of the semiconductor chip 41 and/or a region above the first main surface 42 of the semiconductor chip 41, and is covered by an insulating layer 51 (lowest insulating layer 55).
  • the second functional device 60 is shown in a simplified form by a dashed line drawn on the surface portion of the first main surface 42.
  • the second functional device 60 is electrically connected to the low potential terminal 11 via a low potential wiring, and is electrically connected to the high potential terminal 12 via a high potential wiring.
  • the low potential wiring has a structure similar to that of the first low potential wiring 31 (second low potential wiring 32), except that it is routed within the insulating layer 51 so as to be connected to the second functional device 60.
  • the high potential wiring has a structure similar to that of the first high potential wiring 33 (second high potential wiring 34), except that it is routed within the insulating layer 51 so as to be connected to the second functional device 60.
  • a specific description of the low potential wiring and high potential wiring related to the second functional device 60 will be omitted.
  • the second functional device 60 may include at least one of a passive device, a semiconductor rectifier device, and a semiconductor switching device.
  • the second functional device 60 may include a circuit network in which any two or more types of devices selected from the passive device, the semiconductor rectifier device, and the semiconductor switching device are selectively combined.
  • the circuit network may form part or all of an integrated circuit.
  • the passive device may include a semiconductor passive device.
  • the passive device may include either or both of a resistor and a capacitor.
  • the semiconductor rectifier device may include at least one of a pn junction diode, a PIN diode, a Zener diode, a Schottky barrier diode, and a fast recovery diode.
  • the semiconductor switching device may include at least one of a BJT [Bipolar Junction Transistor], a MISFET [Metal Insulator Semiconductor Field Effect Transistor], an IGBT [Insulated Gate Bipolar Junction Transistor], and a JFET [Junction Field Effect Transistor].
  • the semiconductor device 5 further includes a seal conductor 61 embedded in the insulating layer 51.
  • the seal conductor 61 is embedded in the insulating layer 51 in a wall shape at a distance from the insulating side walls 53A to 53D in a plan view, and divides the insulating layer 51 into a device region 62 and an outer region 63.
  • the seal conductor 61 prevents moisture and cracks from entering the device region 62 from the outer region 63.
  • the device region 62 is an area including the first functional device 45 (multiple transformers 21), the second functional device 60, multiple low potential terminals 11, multiple high potential terminals 12, the first low potential wiring 31, the second low potential wiring 32, the first high potential wiring 33, the second high potential wiring 34, and the dummy pattern 85.
  • the outer region 63 is an area outside the device region 62.
  • the seal conductor 61 is electrically isolated from the device region 62. Specifically, the seal conductor 61 is electrically isolated from the first functional device 45 (multiple transformers 21), the second functional device 60, the multiple low potential terminals 11, the multiple high potential terminals 12, the first low potential wiring 31, the second low potential wiring 32, the first high potential wiring 33, the second high potential wiring 34, and the dummy pattern 85. More specifically, the seal conductor 61 is fixed in an electrically floating state. The seal conductor 61 does not form a current path leading to the device region 62.
  • the seal conductor 61 is formed in a band shape along the insulating side walls 53 to 53D in a plan view.
  • the seal conductor 61 is formed in a square ring shape (specifically, a rectangular ring shape) in a plan view.
  • the seal conductor 61 defines a square-shaped (specifically, rectangular) device region 62 in a plan view.
  • the seal conductor 61 also defines a square-shaped (specifically, rectangular) outer region 63 that surrounds the device region 62 in a plan view.
  • the seal conductor 61 has an upper end on the insulating principal surface 52 side, a lower end on the semiconductor chip 41 side, and a wall extending in a wall shape between the upper end and the lower end.
  • the upper end of the seal conductor 61 is formed at a distance from the insulating principal surface 52 to the semiconductor chip 41 side, and is located within the insulating layer 51.
  • the upper end of the seal conductor 61 is covered by the uppermost insulating layer 56.
  • the upper end of the seal conductor 61 may be covered by one or more interlayer insulating layers 57.
  • the upper end of the seal conductor 61 may be exposed from the uppermost insulating layer 56.
  • the lower end of the seal conductor 61 is formed at a distance from the semiconductor chip 41 toward the upper end side.
  • the seal conductor 61 is embedded in the insulating layer 51 so as to be located on the semiconductor chip 41 side relative to the multiple low potential terminals 11 and multiple high potential terminals 12. Furthermore, the seal conductor 61 faces the first functional device 45 (multiple transformers 21), the first low potential wiring 31, the second low potential wiring 32, the first high potential wiring 33, the second high potential wiring 34, and the dummy pattern 85 in the insulating layer 51 in a direction parallel to the insulating principal surface 52.
  • the seal conductor 61 may face a part of the second functional device 60 in the insulating layer 51 in a direction parallel to the insulating principal surface 52.
  • the seal conductor 61 includes a plurality of seal plug conductors 64 and one or more (in this embodiment, multiple) seal via conductors 65.
  • the number of seal via conductors 65 is arbitrary.
  • the uppermost seal plug conductor 64 among the plurality of seal plug conductors 64 forms the upper end of the seal conductor 61.
  • the plurality of seal via conductors 65 each form the lower end of the seal conductor 61.
  • the seal plug conductor 64 and the seal via conductor 65 are preferably formed from the same conductive material as the low potential coil 22. In other words, the seal plug conductor 64 and the seal via conductor 65 preferably include a barrier layer and a main body layer, similar to the low potential coil 22, etc.
  • the multiple seal plug conductors 64 are embedded in the multiple interlayer insulating layers 57, and are each formed in a square ring shape (specifically, a rectangular ring shape) surrounding the device region 62 in a planar view.
  • the multiple seal plug conductors 64 are stacked from the bottom insulating layer 55 to the top insulating layer 56 so as to be connected to each other.
  • the number of stacked layers of the multiple seal plug conductors 64 matches the number of stacked layers of the multiple interlayer insulating layers 57.
  • one or more seal plug conductors 64 may be formed penetrating the multiple interlayer insulating layers 57.
  • a single annular seal conductor 61 is formed by an assembly of multiple seal plug conductors 64, it is not necessary for all of the multiple seal plug conductors 64 to be formed in an annular shape.
  • at least one of the multiple seal plug conductors 64 may be formed with ends.
  • at least one of the multiple seal plug conductors 64 may be divided into multiple strip-shaped portions with ends.
  • the multiple seal plug conductors 64 are formed in an endless (annular) shape.
  • the multiple seal via conductors 65 are each formed in the area between the semiconductor chip 41 and the seal plug conductor 64 in the bottom insulating layer 55.
  • the multiple seal via conductors 65 are formed at a distance from the semiconductor chip 41 and are connected to the seal plug conductor 64.
  • the multiple seal via conductors 65 have a planar area less than the planar area of the seal plug conductor 64.
  • the single seal via conductor 65 may have a planar area equal to or greater than the planar area of the seal plug conductor 64.
  • the width of the sealing conductor 61 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the sealing conductor 61 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the sealing conductor 61 is defined by the width in a direction perpendicular to the direction in which the sealing conductor 61 extends.
  • the semiconductor device 5 further includes an isolation structure 130 that is interposed between the semiconductor chip 41 and the seal conductor 61 and electrically isolates the seal conductor 61 from the semiconductor chip 41.
  • the isolation structure 130 preferably includes an insulator.
  • the isolation structure 130 is made of a field insulating film 131 formed on the first main surface 42 of the semiconductor chip 41.
  • the field insulating film 131 includes at least one of an oxide film (silicon oxide film) and a nitride film (silicon nitride film).
  • the field insulating film 131 is preferably made of a low-COS (low-cal oxidation of silicon) film, which is an example of an oxide film formed by oxidizing the first main surface 42 of the semiconductor chip 41.
  • the thickness of the field insulating film 131 is arbitrary as long as it can insulate the semiconductor chip 41 and the seal conductor 61.
  • the thickness of the field insulating film 131 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the isolation structure 130 is formed on the first main surface 42 of the semiconductor chip 41, and extends in a band shape along the seal conductor 61 in a planar view.
  • the isolation structure 130 is formed in a square ring shape (specifically, a rectangular ring shape) in a planar view.
  • the isolation structure 130 has a connection portion 132 to which the lower end portion (seal via conductor 65) of the seal conductor 61 is connected.
  • the connection portion 132 may form an anchor portion in which the lower end portion (seal via conductor 65) of the seal conductor 61 is embedded toward the semiconductor chip 41.
  • the connection portion 132 may be formed flush with the main surface of the isolation structure 130.
  • the separation structure 130 includes an inner end 130A on the device region 62 side, an outer end 130B on the outer region 63 side, and a main body 130C between the inner end 130A and the outer end 130B.
  • the inner end 130A defines the region in which the second functional device 60 is formed (i.e., the device region 62) in a plan view.
  • the inner end 130A may be formed integrally with an insulating film (not shown) formed on the first main surface 42 of the semiconductor chip 41.
  • the outer end 130B is exposed from the chip sidewalls 44A to 44D of the semiconductor chip 41 and is continuous with the chip sidewalls 44A to 44D of the semiconductor chip 41. More specifically, the outer end 130B is formed flush with the chip sidewalls 44A to 44D of the semiconductor chip 41. The outer end 130B forms a flush ground surface between the chip sidewalls 44A to 44D of the semiconductor chip 41 and the insulating sidewalls 53A to 53D of the insulating layer 51. Of course, in other embodiments, the outer end 130B may be formed in the first main surface 42 at a distance from the chip sidewalls 44A to 44D.
  • the main body 130C has a flat surface that extends approximately parallel to the first main surface 42 of the semiconductor chip 41.
  • the main body 130C has a connection portion 132 to which the lower end portion (seal via conductor 65) of the seal conductor 61 is connected.
  • the connection portion 132 is formed in a portion of the main body 130C that is spaced apart from the inner end portion 130A and the outer end portion 130B.
  • the isolation structure 130 can take various forms in addition to the field insulating film 131.
  • the semiconductor device 5 further includes an inorganic insulating layer 140 formed on the insulating principal surface 52 of the insulating layer 51 so as to cover the seal conductor 61.
  • the inorganic insulating layer 140 may be referred to as a passivation layer.
  • the inorganic insulating layer 140 protects the insulating layer 51 and the semiconductor chip 41 from above the insulating principal surface 52.
  • the inorganic insulating layer 140 has a laminated structure including a first inorganic insulating layer 141 and a second inorganic insulating layer 142.
  • the first inorganic insulating layer 141 may include silicon oxide.
  • the first inorganic insulating layer 141 preferably includes USG (undoped silicate glass), which is silicon oxide without added impurities.
  • the thickness of the first inorganic insulating layer 141 may be 50 nm or more and 5000 nm or less.
  • the second inorganic insulating layer 142 may include silicon nitride.
  • the thickness of the second inorganic insulating layer 142 may be 500 nm or more and 5000 nm or less.
  • the breakdown voltage (V/cm) of the USG exceeds the breakdown voltage (V/cm) of silicon nitride. Therefore, when thickening the inorganic insulating layer 140, it is preferable to form the first inorganic insulating layer 141 thicker than the second inorganic insulating layer 142.
  • the first inorganic insulating layer 141 may contain at least one of BPSG (boron doped phosphor silicate glass) and PSG (phosphorus silicate glass), which are examples of silicon oxide. However, in this case, since impurities (boron or phosphorus) are contained in the silicon oxide, it is particularly preferable to form the first inorganic insulating layer 141 made of USG in order to increase the dielectric strength on the high-potential coil 23.
  • the inorganic insulating layer 140 may have a single-layer structure made of either the first inorganic insulating layer 141 or the second inorganic insulating layer 142.
  • the inorganic insulating layer 140 covers the entire area of the sealing conductor 61, and has a plurality of low potential pad openings 143 and a plurality of high potential pad openings 144 formed in the area outside the sealing conductor 61.
  • the plurality of low potential pad openings 143 expose the plurality of low potential terminals 11, respectively.
  • the plurality of high potential pad openings 144 expose the plurality of high potential terminals 12, respectively.
  • the inorganic insulating layer 140 may have an overlap portion that rides up on the peripheral portion of the low potential terminal 11.
  • the inorganic insulating layer 140 may have an overlap portion that rides up on the peripheral portion of the high potential terminal 12.
  • the semiconductor device 5 further includes an organic insulating layer 145 formed on the inorganic insulating layer 140.
  • the organic insulating layer 145 may include a photosensitive resin.
  • the organic insulating layer 145 may include at least one of polyimide, polyamide, and polybenzoxazole. In this embodiment, the organic insulating layer 145 includes polyimide.
  • the thickness of the organic insulating layer 145 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the organic insulating layer 145 is preferably greater than the total thickness of the inorganic insulating layer 140. Furthermore, the total thickness of the inorganic insulating layer 140 and the organic insulating layer 145 is preferably greater than or equal to the distance D2 between the low potential coil 22 and the high potential coil 23. In this case, the total thickness of the inorganic insulating layer 140 is preferably greater than or equal to 2 ⁇ m and less than or equal to 10 ⁇ m. Furthermore, the thickness of the organic insulating layer 145 is preferably greater than or equal to 5 ⁇ m and less than or equal to 50 ⁇ m.
  • These structures can suppress the thickening of the inorganic insulating layer 140 and the organic insulating layer 145, while at the same time, the laminated film of the inorganic insulating layer 140 and the organic insulating layer 145 can appropriately increase the dielectric strength voltage on the high potential coil 23.
  • the organic insulating layer 145 includes a first portion 146 covering the region on the low potential side and a second portion 147 covering the region on the high potential side.
  • the first portion 146 covers the seal conductor 61 with the inorganic insulating layer 140 in between.
  • the first portion 146 has a plurality of low potential terminal openings 148 that respectively expose a plurality of low potential terminals 11 (low potential pad openings 143) in the region outside the seal conductor 61.
  • the first portion 146 may have an overlap portion that rises onto the periphery (overlap portion) of the low potential pad opening 143.
  • the second portion 147 is formed at a distance from the first portion 146, exposing the inorganic insulating layer 140 between the second portion 147 and the first portion 146.
  • the second portion 147 has a plurality of high potential terminal openings 149 that respectively expose a plurality of high potential terminals 12 (high potential pad openings 144).
  • the second portion 147 may have an overlap portion that rises onto the periphery (overlap portion) of the high potential pad opening 144.
  • the second portion 147 collectively covers the transformers 21A-21D and the dummy pattern 85. Specifically, the second portion 147 collectively covers the multiple high potential coils 23, the multiple high potential terminals 12, the first high potential dummy pattern 87, the second high potential dummy pattern 88, and the floating dummy pattern 121.
  • the embodiments of the present disclosure can be implemented in further different forms.
  • an example in which a first functional device 45 and a second functional device 60 are formed has been described.
  • a form having only a second functional device 60 without a first functional device 45 may also be adopted.
  • the dummy pattern 85 may be removed.
  • the second functional device 60 can achieve the same effects as those described in the first embodiment (excluding the effects associated with the dummy pattern 85).
  • the second functional device 60 was formed.
  • the second functional device 60 is not necessarily required, and may be removed.
  • the dummy pattern 85 was formed.
  • the dummy pattern 85 is not necessarily required and may be removed.
  • the first functional device 45 is a multi-channel type that includes multiple transformers 21.
  • a first functional device 45 that is a single-channel type that includes a single transformer 21 may also be used.
  • ⁇ Transformer arrangement> 9 is a plan view (top view) showing a schematic example of a transformer arrangement in a two-channel transformer chip 300 (corresponding to the semiconductor device 5 described above).
  • the transformer chip 300 in this figure has a first transformer 301, a second transformer 302, a third transformer 303, a fourth transformer 304, a first guard ring 305, a second guard ring 306, pads a1 to a8, pads b1 to b8, pads c1 to c4, and pads d1 to d4.
  • pads a1 and b1 are connected to one end of the secondary coil L1s forming the first transformer 301, and pads c1 and d1 are connected to the other end of the secondary coil L1s.
  • Pads a2 and b2 are connected to one end of the secondary coil L2s forming the second transformer 302, and pads c1 and d1 are connected to the other end of the secondary coil L2s.
  • pads a3 and b3 are connected to one end of the secondary coil L3s forming the third transformer 303, and pads c2 and d2 are connected to the other end of the secondary coil L3s.
  • Pads a4 and b4 are connected to one end of the secondary coil L4s forming the fourth transformer 304, and pads c2 and d2 are connected to the other end of the secondary coil L4s.
  • the primary coil forming the first transformer 301, the primary coil forming the second transformer 302, the primary coil forming the third transformer 303, and the primary coil forming the fourth transformer 304 are not shown in this diagram.
  • the primary coils basically have the same configuration as the secondary coils L1s to L4s, and are arranged directly below each of the secondary coils L1s to L4s, facing the secondary coils L1s to L4s, respectively.
  • pads a5 and b5 are connected to one end of the primary coil forming the first transformer 301, and pads c3 and d3 are connected to the other end of the primary coil. Also, pads a6 and b6 are connected to one end of the primary coil forming the second transformer 302, and pads c3 and d3 are connected to the other end of the primary coil.
  • pads a7 and b7 are connected to one end of the primary coil forming the third transformer 303, and pads c4 and d4 are connected to the other end of the primary coil.
  • pads a8 and b8 are connected to one end of the primary coil forming the fourth transformer 304, and pads c4 and d4 are connected to the other end of the primary coil.
  • pads a5 to a8, pads b5 to b8, pads c3 and c4, and pads d3 and d4 are pulled out from the inside of the transformer chip 300 to the surface through vias (not shown).
  • pads a1 to a8 correspond to first current supply pads
  • pads b1 to b8 correspond to first voltage measurement pads
  • pads c1 to c4 correspond to second current supply pads
  • pads d1 to d4 correspond to second voltage measurement pads.
  • the series resistance component of each coil can be accurately measured during the defective product inspection. This makes it possible to not only reject defective products where each coil has a break in the wire, but also to appropriately reject defective products where the resistance value of each coil is abnormal (for example, a short circuit between coils), which in turn makes it possible to prevent defective products from being released onto the market.
  • the above-mentioned multiple pads can be used as a connection means with the primary side chip and the secondary side chip (for example, the aforementioned controller chip 210 and driver chip 220).
  • pads a1 and b1, pads a2 and b2, pads a3 and b3, and pads a4 and b4 may be connected to the signal input or output terminals of the secondary chip, respectively.
  • Pads c1 and d1, and pads c2 and d2 may be connected to the common voltage application terminal (GND2) of the secondary chip, respectively.
  • pads a5 and b5, pads a6 and b6, pads a7 and b7, and pads a8 and b8 may be connected to the signal input or output terminals of the primary chip, respectively.
  • pads c3 and d3, and pads c4 and d4 may be connected to the common voltage application terminal (GND1) of the primary chip, respectively.
  • the first transformer 301 to the fourth transformer 304 are arranged in a coupled manner according to the respective signal transmission directions.
  • the first transformer 301 and the second transformer 302 which transmit signals from the primary chip to the secondary chip are arranged as a first pair by the first guard ring 305.
  • the third transformer 303 and the fourth transformer 304, which transmit signals from the secondary chip to the primary chip are arranged as a second pair by the second guard ring 306.
  • the reason for this coupling is to ensure a sufficient withstand voltage between the primary coil and the secondary coil when the primary coil and the secondary coil that respectively form the first transformer 301 to the fourth transformer 304 are stacked vertically on the substrate of the transformer chip 300.
  • the first guard ring 305 and the second guard ring 306 are not necessarily essential components.
  • the first guard ring 305 and the second guard ring 306 may be connected to a low impedance wiring such as a ground terminal via pads e1 and e2, respectively.
  • pads c1 and d1 are shared between the secondary coil L1s and secondary coil L2s.
  • Pads c2 and d2 are shared between the secondary coil L3s and secondary coil L4s.
  • Pads c3 and d3 are shared between the primary coil L1p and primary coil L2p.
  • Pads c4 and d4 are shared between the corresponding primary coils. This configuration makes it possible to reduce the number of pads and miniaturize the transformer chip 300.
  • transformer arrangement in this diagram is merely one example, and the number, shape, and arrangement of the coils, as well as the arrangement of the pads, are optional.
  • chip structure and transformer arrangement that have been explained so far can be applied to semiconductor devices in general that integrate coils on a semiconductor chip.
  • ⁇ Signal transmission device 400> 10 is a diagram showing an embodiment of a signal transmission device 400.
  • the signal transmission device 400 of this embodiment is mounted in an electronic device A together with a microcomputer M1 and a processing device Pr.
  • the signal transmission device 400 shown in FIG. 10 has a transmitting unit 410, a receiving unit 420, and a transformer unit 430, similar to the signal transmission device 200 described above (see FIG. 1, etc.).
  • the signal transmission device 400 may be configured by sealing the transmitting unit 410, the receiving unit 420, and the transformer unit 430 in a single package.
  • the signal transmission device 400 insulates the microcomputer M1 from the processing device Pr, and transmits an output signal Sout corresponding to an input signal Sin output from the microcomputer M1 to the processing device Pr.
  • the transmitting unit 410 has a pulse transmitting circuit 411 and a transmission pulse signal generating circuit 412.
  • the pulse transmitting circuit 411 has a configuration similar to that of the controller chip 210 including the pulse transmitting circuit 211, buffers 212 and 213 of the signal transmission device 200 described above. Therefore, a detailed description of the pulse transmitting circuit 411 will be omitted.
  • the transmission pulse signal generating circuit 412 converts the input signal Sin received from the microcomputer M1 into a primary side transmission pulse signal Stp. As will be described in detail later, the input signal Sin is a 2-bit signal, and the transmission pulse signal generating circuit 412 generates the pulsed primary side transmission pulse signal Stp from the 2-bit signal.
  • the primary side transmission pulse signal Stp is a signal that corresponds to the input pulse signal IN input to the signal transmission device 200.
  • the primary side transmission pulse signal Stp is a signal that includes a predetermined number of pulses in a transmission period Ft (first time T1, for example, 10 ⁇ s). Each pulse is a pulse signal with the same period (pulse period Fp, for example, 100 ns).
  • the pulse transmission circuit 411 outputs a first transmission pulse St1 (single or multiple pulse output) when the primary side transmission pulse signal Stp is at a high level.
  • the pulse transmission circuit 411 outputs a second transmission pulse St2 (single or multiple pulse output) when the primary side transmission pulse signal Stp is at a low level.
  • the pulse transmission circuit 411 pulse-drives the first transmission pulse St1 or the second transmission pulse St2 according to the logical level of the primary side transmission pulse signal Stp.
  • the first transmission pulse St1 and the second transmission pulse St2 are single pulse outputs.
  • the first transmission pulse St1 and the second transmission pulse St2 are transmitted to the receiving unit 420 as the first reception pulse Sr1 and the second reception pulse Sr2 via the transformer unit 430.
  • the transformer unit 430 has a configuration similar to that of the transformer chip 230 of the signal transmission device 200. Therefore, a detailed description of the transformer unit 430 will be omitted.
  • the receiving unit 420 has a pulse receiving circuit 421 and a signal output circuit 422.
  • the pulse receiving circuit 421 has a configuration similar to that of the driver chip 220 including the buffers 221, 222 and the pulse receiving circuit 223 of the signal transmission device 200 described above. Therefore, a detailed description of the pulse receiving circuit 421 will be omitted.
  • the pulse receiving circuit 421 generates a secondary side transmission pulse signal Srp from the first receiving pulse Sr1 and the second receiving pulse Sr2.
  • the secondary side transmission pulse signal Srp generated by the pulse receiving circuit 421 is input to the signal output circuit 422.
  • the signal output circuit 422 converts the secondary side transmission pulse signal Srp into an output signal Sout and outputs it to the processing device Pr.
  • the output signal Sout is a signal corresponding to the input signal Sin, and in this case is a 2-bit signal.
  • FIG. 11 is a diagram showing an example of a configuration of a receiving section 420 including a signal output circuit 422.
  • transformers 431 and 432 integrated in a transformer section 430 are depicted as insulating transmission means from the first transmission pulse St1 and the second transmission pulse St2 to the first reception pulse Sr1 and the second transmission pulse St2, respectively.
  • the pulse transmission circuit 411 notifies the receiving unit 420 of the first transmission pulse St1, which indicates that the primary side transmission pulse signal Stp is at a high level, as the first reception pulse Sr1 via the transformer 431.
  • the pulse transmission circuit 411 also notifies the receiving unit 420 of the second transmission pulse St2, which indicates that the primary side transmission pulse signal Stp is at a low level, as the second reception pulse Sr2 via the transformer 432.
  • the pulse receiving circuit 421 receives the first receiving pulse Sr1 and raises the secondary side transmission pulse signal Srp to a high level. On the other hand, the pulse receiving circuit 421 receives the second receiving pulse Sr2 and lowers the secondary side transmission pulse signal Srp to a low level. In this way, the pulse receiving circuit 421 generates the secondary side transmission pulse signal Srp.
  • the secondary side transmission pulse signal Srp is a signal having the same number of pulses as the primary side transmission pulse signal Stp when there is no influence of noise, circuit malfunction, etc.
  • the primary side transmission pulse signal Stp and the secondary side transmission pulse signal Srp have the same transmission period Ft and pulse period Fp, but they may be different.
  • the signal output circuit 422 generates an output signal Sout in response to the secondary side transmission pulse signal Srp.
  • the signal output circuit 422 has a counter circuit 423, a timer circuit 424, and a count value determination circuit 425.
  • the secondary side transmission pulse signal Srp has the same number of pulses as the primary side transmission pulse signal Stp in the transmission period Ft (every first time T1).
  • the time from the rising edge of the first pulse to the falling edge of the last pulse is defined as a second time T2.
  • the second time T2 is shorter than the first time T1.
  • the timer circuit 424 measures the time from when a pulse of the secondary side transmission pulse signal Srp is detected. Here, the timer circuit 424 starts measuring from the rising edge of the first pulse of the secondary side transmission pulse signal Srp. Note that the timer circuit 424 may also start measuring from the falling edge of the first pulse.
  • the timer circuit 424 measures the time from the start of time measurement until a third time T3 (e.g., 1 ⁇ s) described below has elapsed.
  • the third time T3 is equal to or greater than the second time T2 and less than the first time T1. It is preferable that the difference between the third time T3 and the second time T2 is longer than the pulse period Fp (e.g., 100 ns). In this way, if the counter circuit 423 does not detect a pulse before the third time T3 has elapsed, the last pulse detected can be determined to be the last pulse, and the number of pulses can be identified.
  • the timer circuit 424 transmits a reset signal Rss to the counter circuit 423 and the count value determination circuit 425.
  • the reset signal Rss is a signal that can take on a high or low level.
  • the timer circuit 424 outputs a low-level reset signal Rss when time measurement is not being performed, and outputs a high-level reset signal Rss until a third time T3 has elapsed since the start of measurement. After that, the timer circuit 424 outputs a low-level reset signal Rss.
  • the counter circuit 423 counts the number of pulses of the secondary side transmission pulse signal Srp.
  • the counter circuit 423 may be configured to detect, for example, the rising or falling edge of each pulse of the secondary side transmission pulse signal Srp as a pulse, or may detect the voltage level of the secondary side transmission pulse signal Srp and detect the number of times it becomes higher than a threshold as a pulse.
  • the counter circuit 423 generates a count signal Sct according to a count value Nc obtained by accumulating pulses detected for each transmission period Ft, and outputs the count signal Sct to the count value determination circuit 425.
  • An inverted reset signal Rss is input to the reset terminal of the counter circuit 423.
  • the counter circuit 423 is configured to accumulate the count value Nc when the reset signal Rss is at a high level, and to reset the count value Nc when the reset signal Rss is at a low level.
  • processing device Pr can be configured to output a drive signal that drives the gate of a switch element included in the switching output section.
  • output signal Sout can be an enable signal that operates, that is, determines which switching output section is enabled.
  • output signal Sout is a signal that has 2 bits of information, it can also be used as a signal that specifies the voltage value to be output from processing device Pr to the switching output section.
  • the switching output section may be a half-bridge output section or a full-bridge output section.
  • the half-bridge output section and the full-bridge output section may be used as a load driving means such as a motor driver, or as a power conversion means such as an inverter.
  • the switching elements of the half-bridge output section and the full-bridge output section may be IGBTs.
  • the switching elements may also be MOSFETs [metal oxide semiconductor field effect transistors].
  • the signal transmission device 400 can also be considered a semiconductor integrated circuit device (a so-called insulated gate driver IC) that insulates the microcomputer M1 from the processing device Pr and drives the gate of the switch element of the switching output section based on the input signal from the microcomputer M1.
  • a semiconductor integrated circuit device a so-called insulated gate driver IC
  • Fig. 12 is a timing chart showing an example of a signal state during operation of the signal transmission device 400.
  • Fig. 13 is a diagram showing an example of a conversion table Tb for converting an input signal Sin into a primary side transmission pulse signal Stp. Note that, although details will be described later, a similar conversion table is also used when converting a secondary side transmission pulse signal Srp into an output signal Sout. Therefore, the conversion table Tb shown in Fig. 13 also shows the secondary side transmission pulse signal Srp and the output signal Sout.
  • the input signal Sin, the output signal Sout, the primary side transmission pulse signal Stp, the secondary side transmission pulse signal Srp, the first transmission pulse St1, the second transmission pulse St2, the first reception pulse Sr1, the second reception pulse Sr2, the reset signal Rss, and the count signal Sct are depicted.
  • the input signal Sin is a 2-bit signal having a first input information TC1 and a second input information TC2.
  • the first input information TC1 and the second input information TC2 are at high and low levels, respectively.
  • the output signal Sout is a 2-bit signal having a first output information TD1 and a second output information TD2.
  • the first output information TD1 and the second output information TD2 are at high and low levels, respectively. Details will be described later, but the first output information TD1 and the second output information TD2 are information transmitted by the signal transmission device 400 from the first input information TC1 and the second input information TC2.
  • the transmission pulse signal generating circuit 412 receives the first input information TC1 and the second input information TC2, and generates the primary side transmission pulse signal Stp according to the levels of the first input information TC1 and the second input information TC2.
  • the transmission pulse signal generating circuit 412 references, for example, the conversion table Tb shown in FIG. 13 and generates the primary side transmission pulse signal Stp according to the input signal Sin.
  • the conversion table Tb shown in FIG. 13 associates the levels of the first input information TC1 and the second input information TC2 with the number of pulses Np included in the transmission period Ft (first time T1, for example, 10 ⁇ s) of the primary side transmission pulse signal Stp.
  • the transmission pulse signal generating circuit 412 converts the levels of the first input information TC1 and the second input information TC2 into the pulse number Np.
  • the input signal Sin is a 2-bit signal, but is not limited to this and may be a 3-bit or more signal.
  • the number of pulses Np of the primary side transmission pulse signal Stp is "1" to "8".
  • the number of pulses Np of the primary side transmission pulse signal Stp is "1" to "2 n ".
  • the transmission pulse signal generating circuit 412 generates a primary side transmission pulse signal Stp that outputs pulses of a determined pulse number Np in a third time T3 (e.g., 1 ⁇ s) that is shorter than the first time T1.
  • the pulse period Fp (e.g., 100 ns) is determined so that the signal can be transmitted reliably in the transformer unit 430.
  • the third time T3 is also determined so as to include a time of at least one pulse period Fp after the pulses of the pulse number Np are output in the pulse period Fp.
  • the transmission pulse signal generating circuit 412 since the input signal Sin is at a high level for both the first input information TC1 and the second input information TC2, the transmission pulse signal generating circuit 412 generates a primary side transmission pulse signal Stp that outputs four pulses for each transmission period Ft.
  • the pulse transmission circuit 411 outputs a first transmission pulse St1 at the rising edge of the pulse of the primary side transmission pulse signal Stp.
  • the pulse transmission circuit 411 also outputs a second transmission pulse St2 at the falling edge of the pulse of the primary side transmission pulse signal Stp. In other words, the pulse transmission circuit 411 alternately outputs the first transmission pulse St1 and the second transmission pulse St2.
  • the secondary side transmission pulse signal Srp is sent to the signal output circuit 422.
  • the timer circuit 424 of the signal output circuit 422 starts measuring time when it detects the rising edge of the first pulse of each transmission period Ft of the secondary side transmission pulse signal Srp.
  • the timer circuit 424 then outputs a high level reset signal Rss at the same time as measuring time.
  • the timer circuit 424 drops the reset signal Rss to a low level.
  • the counter circuit 423 When the counter circuit 423 detects the rising edge of the first pulse in the transmission cycle Ft, it sets the count value Nc to 1, and increases (counts up) the count value Nc by "1" each time it detects a rising edge of the pulse.
  • the counter circuit 423 When the reset signal Rss is at a high level, the counter circuit 423 counts up the count value Nc each time it detects a pulse. When the reset signal Rss is at a low level, the counter circuit 423 resets the count value Nc. In other words, the counter circuit 423 detects pulses from the rising edge of the first pulse of each transmission period Ft of the secondary side transmission pulse signal Srp until the third time T3 has elapsed, and accumulates the count value Nc. The counter circuit 423 then sends a count signal Sct containing information about the current count value Nc to the count value determination circuit 425. When the reset signal Rss rises to a high level, the counter circuit 423 drops the count signal Sct to a low level.
  • the count value determination circuit 425 When the reset signal Rss falls from high to low, the count value determination circuit 425 holds the count value Nc according to the count signal Sct being received at that time.
  • the count value determination circuit 425 references the conversion table Tb shown in FIG. 13 and outputs an output signal Sout based on the held count value. In this case, since the count value Nc is 4, the count value determination circuit 425 outputs an output signal Sout in which the first output information TD1 and the second output information TD2 are both at high level to the processing device Pr.
  • the count value determination circuit 425 holds the current count value until the reset signal Rss falls from high to low in the next transmission cycle Ft, and outputs an output signal Sout based on the current count value.
  • FIG. 14 is a diagram showing an example of the operation of the signal transmission device 400 when the input signal Sin switches.
  • the same signals as in FIG. 12 are displayed in FIG. 14. Therefore, a description of each signal in the timing chart of FIG. 14 will be omitted.
  • the count value determination circuit 425 recognizes that the count value Nc has changed from "4" to "3.” Therefore, at time Tm2, which is the third time T3 since the start of the next transmission cycle Ft, the count value determination circuit 425 starts outputting the output signal Sout in which the first output information TD1 has been changed to a low level while the second output information TD2 remains at a high level.
  • the transmitter 410 switches the primary side transmission pulse signal Stp at the timing of the next transmission cycle Ft, but this is not limited to this.
  • the transmitter 410 may switch the primary side transmission pulse signal Stp when a fourth time T4, which is greater than the third time T3 and less than or equal to the first time T1, has elapsed from the switching of the input signal Sin (see FIG. 15).
  • Fig. 16 is a flow chart showing an example of the operation of the signal transmission device 400 of the first modification.
  • Fig. 16 shows an example of the operation of the signal transmission device 400 when the input signal Sin is switched.
  • the signal transmission device 400 of the first modification has a different operation of the count value determination circuit 425, but has the same configuration as the signal transmission device 400 shown in Fig. 10 etc. Therefore, in the signal transmission device 400 of the first modification, the same reference numerals are given to the parts that are substantially the same as those of the signal transmission device 400 shown in Fig. 10, and detailed description thereof will be omitted.
  • signals are transmitted by electromagnetic coupling between the transformers 431 and 432 of the transformer section 430.
  • errors may occur in the transmitted signal due to electrical noise, magnetism, etc. Therefore, in the signal transmission device 400, a signal check is performed to ensure the accuracy of the transmitted signal. An example of a method for checking the signal is described below.
  • the count value determination circuit 425 acquires a new count value Nc1 corresponding to the count signal Sct currently being received (step S101). Then, the count value determination circuit 425 detects whether the reset signal Rss has fallen from high level to low level (step S102). If the reset signal Rss has not fallen to low level (No in step S102), the count value determination circuit 425 returns to step S101 and acquires a new count value Nc1.
  • the count value determination circuit 425 checks whether or not there is a retained count value Nc0 (step S103). If there is no retained count value Nc0 (No in step S103), the count value determination circuit 425 sets the newly acquired count value Nc1 to the retained count value Nc0 (step S105). Then, the count value determination circuit 425 outputs an output signal Sout corresponding to the retained count value Nc0 (step S109).
  • the count value determination circuit 425 checks whether there is a reserved count value Nc2 (step S106).
  • the reserved count value Nc2 is the count value acquired in the immediately preceding transmission cycle Ft, and is generated if it is different from the count value held when acquired.
  • the count value determination circuit 425 replaces the count value Nc2 with a new count value Nc1 (step S107).
  • the count value determination circuit 425 checks whether the new count value Nc1 is the same as the reserved count value Nc2 (step S108). If the new count value Nc1 is the same as the reserved count value Nc2 (Yes in step S108), the count value determination circuit 425 determines that the change in count value is not an error but a change in the input signal, since the same count value has been obtained twice in a row. Processing then proceeds to step S105, where the held count value Nc0 is replaced with the current count value Nc1, and processing continues.
  • step S108 If the new count value Nc1 is different from the reserved count value Nc2 (No in step S108), the count value determination circuit 425 replaces the new count value Nc1 with the reserved count value Nc2 (step S107). After that, the process proceeds to step S109 and continues.
  • the count value determination circuit 425 determines that the change in count value is due to a change in the input signal, holds the newly acquired count value, and outputs an output signal Sout corresponding to the held count value. On the other hand, if a newly acquired count value different from the previous count value is acquired, it determines that the new count value may be due to an error, and outputs an output signal Sout corresponding to the currently held count value. In this way, it is possible to prevent the output signal Sout due to an error from becoming a signal different from the input signal Sin.
  • the count value determination circuit 425 determines that the new count value is not an error when the same count value is reached twice in a row, but this is not limited to this, and it may also determine that there is no error when the same count value is reached three or more times in a row.
  • Fig. 17 is a timing chart showing an example of the operation of the signal transmission device 400 of the second modification.
  • Fig. 18 is a flowchart showing the operation of the signal transmission device 400 of the second modification.
  • the signal transmission device 400 of the second modification differs in the operation of the timer circuit 424.
  • the operation of the counter circuit 423 and the count value determination circuit 425 when the reset signal Rst is input is also different.
  • Other points are the same as those of the signal transmission device 400 shown in Fig. 10 and the like. Therefore, in the signal transmission device 400 of the second modification, the same reference numerals are given to parts that are substantially the same as those of the signal transmission device 400 shown in Fig. 10, and detailed explanations are omitted.
  • the timer circuit 424 outputs a pulsed reset signal Rst.
  • the reset signal Rst output from the timer circuit 424 is input to the counter circuit 423 and the count value determination circuit 425.
  • the timer circuit 424 detects the falling edge of the pulse of the secondary side transmission pulse signal Srp (step S201). Then, the timer circuit 424 starts measuring time from the detected falling edge of the pulse (step S202). Then, the timer circuit 424 checks whether or not a new rising edge of a pulse has been detected (step S203). If a rising edge of the pulse has been detected (Yes in step S203), the timer circuit 424 resets the measurement time (step S204), returns to step S203, and detects the falling edge of the pulse.
  • step S203 If a new rising edge of a pulse is not detected (No in step S203), it is checked whether the fifth time T5 (e.g., 500 ns) has elapsed since the start of measurement (step S205). If the fifth time T5 has not elapsed since the start of measurement (No in step S205), the timer circuit 424 determines that there is a possibility that a rising edge of a pulse will be detected in the future, and returns to step S203 to detect the rising edge of a pulse.
  • the fifth time T5 e.g., 500 ns
  • step S205 If the time from the start of measurement has elapsed to the fifth time T5 (Yes in step S205), the timer circuit 424 outputs a pulsed reset signal Rst (step S206). After resetting the measurement time (step S207), the timer circuit 424 continues the process from step S201.
  • the counter circuit 423 is configured so that the count value Nc is reset by inputting a reset signal Rst.
  • the count value determination circuit 425 holds the count value Nc according to the count signal Sct input when the reset signal Rst is input, and outputs an output signal Sout according to the count value Nc.
  • the timer circuit 424 to measure time from the falling edge of the pulse of the secondary side transmission pulse signal Srp, the number of pulses in the transmission period Ft can be accurately detected.
  • the time from the beginning of the transmission period Ft of the secondary side transmission pulse signal Srp until the number of pulses is determined can be shortened.
  • ⁇ Application to vehicles> 19 is a diagram showing the external appearance of a vehicle B.
  • Vehicle B of this configuration example is equipped with various electronic devices that operate by receiving power supply from a battery.
  • Vehicle B includes not only engine vehicles, but also electric vehicles (BEVs [battery electric vehicles], HEVs [hybrid electric vehicles], PHEVs/PHVs (plug-in hybrid electric vehicles/plug-in hybrid vehicles), and xEVs such as FCEVs/FCVs (fuel cell electric vehicles/fuel cell vehicles)).
  • BEVs battery electric vehicles
  • HEVs hybrid electric vehicles
  • PHEVs/PHVs plug-in hybrid electric vehicles/plug-in hybrid vehicles
  • FCEVs/FCVs fuel cell electric vehicles/fuel cell vehicles
  • the signal transmission device 200 or 400 described above can be incorporated into any of the electronic devices installed in vehicle B.
  • the signal transmission device (400) described above is a configuration (first configuration) that has a transmitting unit (410) configured to receive an input signal (Sin) and output a primary transmission pulse signal (Stp) having a number of pulses (Np) determined according to the input signal (Sin) every time a predetermined first time (T1) elapses, and a receiving unit (420) configured to receive a secondary transmission pulse signal (Srp) having the same number of pulses (Np) as the primary transmission pulse signal (Stp) by performing insulated communication with the transmitting unit (410), obtain the number of pulses (Np) contained in the secondary transmission pulse signal (Srp), and output an output signal (Sout) according to the number of pulses (Np).
  • a transmitting unit (410) configured to receive an input signal (Sin) and output a primary transmission pulse signal (Stp) having a number of pulses (Np) determined according to the input signal (Sin) every time a predetermined first time (T1) elapses
  • the receiving unit (420) is configured (second configuration) to generate an output signal (Sout) when the number of pulses (Np) contained in the secondary side transmission pulse signal (Srp) is the same a predetermined number of times in succession.
  • the receiving unit (420) is configured to output the output signal (Sout) currently being output (third configuration).
  • the transmission unit (410) is configured to generate one transmission pulse signal (Stp) in response to a multi-bit input signal (Sin) (fourth configuration).
  • a count value determination circuit (425) configured to determine whether or not there is a pulse
  • the counter circuit (423) resets the counted number of pulses (Np) each time a third time (T3) that is less than the first time (T1) and is equal to or greater than the second time (T2) elapses
  • the count value determination circuit (425) is configured to set the number of pulses (Np) when the counter circuit (423) is reset as the number of pulses (Np) of the secondary side transmission pulse signal (Srp) (fifth configuration).
  • the transmission unit (410) is configured to output a new primary side transmission pulse signal (Stp) when the input signal (Sin) switches and a fourth time (T4) that is greater than the third time (T3) and less than the first time (T1) has elapsed from the timing of the switch (sixth configuration).
  • the transmission unit (410) is configured to generate a primary side transmission pulse signal (Stp) in which all pulses rise during a second time (T2) shorter than a first time (T1), and the reception unit (420) is configured to count the number of pulses (Np) of the secondary side transmission pulse signal (Srp) and to determine whether the number of pulses (Np) obtained from the counter circuit (423) is the same consecutively.
  • a count value determination circuit (425) configured to reset the number of pulses (Np) when the counter circuit (423) does not update the number of pulses (Np) until a fifth time (T5) has elapsed, which is smaller than the difference between the first time (T1) and the second time (T2) from the falling edge of the pulse, and the counter circuit (423) resets the number of pulses (Np), and the determination unit is configured to set the number of pulses when the counter circuit is reset as the number of pulses of the transmission pulse signal (seventh configuration).
  • the transmitting unit (410) and the receiving unit (420) are configured to be sealed in a single package (eighth configuration).
  • the electronic device (A) has a switching element and a signal transmission device (400) having any one of the first to eighth configurations described above, and the receiving unit (420) is configured to be capable of outputting an output signal (Sout) including information for driving the switching element (ninth configuration).
  • the vehicle (B) according to the present disclosure has a configuration (tenth configuration) that includes a signal transmission device (400) having any of the first to eighth configurations described above.

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Abstract

信号伝達装置（４００）は入力信号が入力されるとともに予め決められた第１時間（Ｔ１）経過するごとに入力信号（Ｓｉｎ）に応じて決められたパルス数の一次側伝送パルス信号（Ｓｔｐ）を出力するように構成された送信部（４１０）と、送信部（４１０）との間で絶縁通信を行うことで一次側伝送パルス信号（Ｓｔｐ）と同数のパルス数の二次側伝送パルス信号（Ｓｒｐ）を受信し、パルス数に応じて出力信号（Ｓｏｕｔ）を出力するように構成された受信部（４２０）と、を有するように構成されている。

Description

信号伝達装置、電子機器及び車両
　信号伝達装置、信号伝達装置を有する電子機器及び車両に関する。
　従来、一次回路系と二次回路系との間を電気的に絶縁しつつ、一次回路系と二次回路系との間で信号を伝達する信号伝達装置は、様々なアプリケーション（電源装置及びモータ駆動装置など）に用いられている（特許文献１参照）。
特許第５９２６００３号公報
［概要］
　しかしながら、従来の信号伝達装置では、伝達する信号のビット数が多くなるとチャンネル数を増やす必要があり、小型化について改善の余地があった。
　例えば、本開示は、信号伝達装置であって、入力信号が入力されるとともに予め決められた第１時間経過するごとに前記入力信号に応じて決められたパルス数の一次側伝送パルス信号を出力するように構成された送信部と、前記送信部との間で絶縁通信を行うことで前記一次側伝送パルス信号と同数のパルス数の二次側伝送パルス信号を受信するとともに前記二次側伝送パルス信号に含まれるパルス数を取得し、前記パルス数に応じて出力信号を出力するように構成された受信部と、を有するように構成される。
図１は、信号伝達装置の基本構成を示す図である。 図２は、トランスチップの基本構造を示す図である。 図３は、２チャンネル型のトランスチップとして用いられる半導体装置の斜視図である。 図４は、図３に示す半導体装置の平面図である。 図５は、図３の半導体装置において低電位コイルが形成された層を示す平面図である。 図６は、図３の半導体装置において高電位コイルが形成された層を示す平面図である。 図７は、図６に示すVIII-VIII線に沿う断面図である。 図８は、図７に示す領域XIIIの拡大図（分離構造）を示す図である。 図９は、トランスチップのレイアウト例を模式的に示す図である。 図１０は、信号伝達装置の一実施形態を示す図である。 図１１は、信号出力回路を含む受信部の一構成例を示す図である。 図１２は、信号伝達装置の動作時における信号状態の一例を示すタイミングチャートである。 １３は、入力信号を一次側伝送パルス信号に変換する変換テーブルの一例を示す図である。 図１４は、入力信号が切り替わるときの信号伝達装置の動作の一例を示す図である。 図１５は、一次側伝送パルス信号の切り替わりのタイミングの別の例を示すタイミングチャートである。 図１６は、第１変形例の信号伝達装置の動作の一例を示すフローチャートである。 図１７は、第２変形例の信号伝達装置の動作の一例を示すタイミングチャートである。 図１８は、第２変形例の信号伝達装置の動作を示すフローチャートである。 図１９は、車両の外観を示す図である。
［詳細な説明］
＜信号伝達装置（基本構成）＞
　図１は、信号伝達装置の基本構成を示す図である。本構成例の信号伝達装置２００は、一次回路系２００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系２００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系２００ｐから二次回路系２００ｓにパルス信号を伝達し、二次回路系２００ｓに設けられたスイッチ素子（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。例えば、信号伝達装置２００は、コントローラチップ２１０と、ドライバチップ２２０と、トランスチップ２３０と、を単一のパッケージに封止して成る。
　コントローラチップ２１０は、電源電圧ＶＣＣ１（例えばＧＮＤ１基準で最大７Ｖ）の供給を受けて動作する半導体チップである。コントローラチップ２１０には、例えば、パルス送信回路２１１と、バッファ２１２及び２１３が集積されている。
　パルス送信回路２１１は、入力パルス信号ＩＮに応じて送信パルス信号Ｓ１１及びＳ２１を生成するパルスジェネレータである。より具体的に述べると、パルス送信回路２１１は、入力パルス信号ＩＮがハイレベルである旨を通知するときには、送信パルス信号Ｓ１１のパルス駆動（単発または複数発の送信パルス出力）を行い、入力パルス信号ＩＮがローレベルである旨を通知するときには、送信パルス信号Ｓ２１のパルス駆動を行う。すなわち、パルス送信回路２１１は、入力パルス信号ＩＮの論理レベルに応じて、送信パルス信号Ｓ１１及びＳ２１のいずれか一方をパルス駆動する。
　バッファ２１２は、パルス送信回路２１１から送信パルス信号Ｓ１１の入力を受けて、トランスチップ２３０（具体的にはトランス２３１）をパルス駆動する。
　バッファ２１３は、パルス送信回路２１１から送信パルス信号Ｓ２１の入力を受けて、トランスチップ２３０（具体的にはトランス２３２）をパルス駆動する。
　ドライバチップ２２０は、電源電圧ＶＣＣ２（例えばＧＮＤ２基準で最大３０Ｖ）の供給を受けて動作する半導体チップである。ドライバチップ２２０には、例えば、バッファ２２１及び２２２と、パルス受信回路２２３と、ドライバ２２４が集積されている。
　バッファ２２１は、トランスチップ２３０（具体的にはトランス２３１）に誘起される受信パルス信号Ｓ１２を波形整形してパルス受信回路２２３に出力する。
　バッファ２２２は、トランスチップ２３０（具体的にはトランス２３２）に誘起される受信パルス信号Ｓ２２を波形整形してパルス受信回路２２３に出力する。
　パルス受信回路２２３は、バッファ２２１及び２２２を介して入力される受信パルス信号Ｓ１２及びＳ２２に応じてドライバ２２４を駆動することにより出力パルス信号ＯＵＴを生成する。より具体的に述べると、パルス受信回路２２３は、受信パルス信号Ｓ１２のパルス駆動を受けて出力パルス信号ＯＵＴをハイレベルに立ち上げる一方、受信パルス信号Ｓ２２のパルス駆動を受けて出力パルス信号ＯＵＴをローレベルに立ち下げるようにドライバ２２４を駆動する。すなわち、パルス受信回路２２３は、入力パルス信号ＩＮの論理レベルに応じて出力パルス信号ＯＵＴの論理レベルを切り替える。なお、パルス受信回路２２３としては、例えば、ＲＳフリップフロップを好適に用いることができる。
　ドライバ２２４は、パルス受信回路２２３の駆動制御に基づいて出力パルス信号ＯＵＴを生成する。
　トランスチップ２３０は、トランス２３１及び２３２を用いてコントローラチップ２１０とドライバチップ２２０との間を直流的に絶縁しつつ、パルス送信回路２１１から入力される送信パルス信号Ｓ１１及びＳ２１をそれぞれ受信パルス信号Ｓ１２及びＳ２２としてパルス受信回路２２３に出力する。なお、本明細書中において、「直流的に絶縁する」とは、絶縁すべき対象物が導体では接続されていないということである。
　より具体的に述べると、トランス２３１は、一次側コイル２３１ｐに入力される送信パルス信号Ｓ１１に応じて、二次側コイル２３１ｓから受信パルス信号Ｓ１２を出力する。一方、トランス２３２は、一次側コイル２３２ｐに入力される送信パルス信号Ｓ２１に応じて、二次側コイル２３２ｓから受信パルス信号Ｓ２２を出力する。
　このように、絶縁間通信に用いられるスパイラルコイルの特性上、入力パルス信号ＩＮは、２本の送信パルス信号Ｓ１１及びＳ２１（＝ライズ信号及びフォール信号に相当）に分離された後、２つのトランス２３１及び２３２を介して一次回路系２００ｐから二次回路系２００ｓに伝達される。
　なお、本構成例の信号伝達装置２００は、コントローラチップ２１０及びドライバチップ２２０とは別に、トランス２３１及び２３２のみを搭載するトランスチップ２３０を独立に有しており、これら３つのチップを単一のパッケージに封止して成る。
　このような構成とすることにより、コントローラチップ２１０、及び、ドライバチップ２２０については、いずれも一般の低耐圧～中耐圧プロセス（数Ｖ～数十Ｖ耐圧）で形成することができるので、専用の高耐圧プロセス（数ｋＶ耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
　なお、信号伝達装置２００は、例えば、車両に搭載される車載機器の電源装置またはモータ駆動装置などで好適に利用することができる。上記の車両には、エンジン車のほか、電動車（ＢＥＶ［battery　electric　vehicle］、ＨＥＶ［hybrid　electric　vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in　hybrid　electric　vehicle／plug-in　hybrid　vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel　cell　electric　vehicle／fuel　cell　vehicle］などのｘＥＶ）も含まれる。
＜トランスチップ（基本構造）＞
　次に、トランスチップ２３０の基本構造について説明する。図２は、トランスチップ２３０の基本構造を示す図である。本図のトランスチップ２３０において、トランス２３１は、上下方向に対向する一次側コイル２３１ｐと二次側コイル２３１ｓを含む。トランス２３２は、上下方向に対向する一次側コイル２３２ｐと二次側コイル２３２ｓを含む。
　一次側コイル２３１ｐ及び２３２ｐは、いずれも、トランスチップ２３０の第１配線層（下層）２３０ａに形成されている。二次側コイル２３１ｓ及び２３２ｓは、いずれも、トランスチップ２３０の第２配線層（本図では上層）２３０ｂに形成されている。なお、二次側コイル２３１ｓは、一次側コイル２３１ｐの直上に配置され、一次側コイル２３１ｐに対向している。また、二次側コイル２３２ｓは、一次側コイル２３２ｐの直上に配置され、一次側コイル２３２ｐに対向している。
　一次側コイル２３１ｐは、内部端子Ｘ２１に接続された第１端を始点として、内部端子Ｘ２１の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。一方、一次側コイル２３２ｐは、内部端子Ｘ２３に接続された第１端を始点として、内部端子Ｘ２３の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。内部端子Ｘ２１、Ｘ２２及びＸ２３は、図示の順で直線的に配列されている。
　内部端子Ｘ２１は、導電性の配線Ｙ２１及びビアＺ２１を介して、第２層２３０ｂの外部端子Ｔ２１に接続されている。内部端子Ｘ２２は、導電性の配線Ｙ２２及びビアＺ２２を介して、第２層２３０ｂの外部端子Ｔ２２に接続されている。内部端子Ｘ２３は、導電性の配線Ｙ２３及びビアＺ２３を介して、第２層２３０ｂの外部端子Ｔ２３に接続されている。なお、外部端子Ｔ２１～Ｔ２３は、直線的に並べて配置されており、コントローラチップ２１０とのワイヤボンディングに用いられる。
　二次側コイル２３１ｓは、外部端子Ｔ２４に接続された第１端を始点として、外部端子Ｔ２４の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。一方、二次側コイル２３２ｓは、外部端子Ｔ２６に接続された第１端を始点として、外部端子Ｔ２６の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。なお、外部端子Ｔ２４、Ｔ２５及びＴ２６は、図示の順で直線的に並べて配置されており、ドライバチップ２２０とのワイヤボンディングに用いられる。
　二次側コイル２３１ｓ及び２３２ｓは、それぞれ、磁気結合によって一次側コイル２３１ｐ及び２３２ｐに交流接続されると共に、一次側コイル２３１ｐ及び２３２ｐから直流絶縁されている。すなわち、ドライバチップ２２０は、トランスチップ２３０を介してコントローラチップ２１０に交流接続されると共に、トランスチップ２３０によりコントローラチップ２１０から直流絶縁されている。
＜トランスチップ（２チャンネル型）＞
　図３は、２チャンネル型のトランスチップとして用いられる半導体装置５を示す斜視図である。図４は、図３に示す半導体装置５の平面図である。図５は、図３に示す半導体装置５において低電位コイル２２（＝トランスの一次側コイルに相当）が形成された層を示す平面図である。図６は、図３に示す半導体装置５において高電位コイル２３（＝トランスの二次側コイルに相当）が形成された層を示す平面図である。図７は、図６に示すVIII-VIII線に沿う断面図である。図８は、図７に示す領域XIIIの拡大図であって、分離構造１３０を示す図である。
　図３～図７を参照して、半導体装置５は、直方体形状の半導体チップ４１を含む。半導体チップ４１は、シリコン、ワイドバンドギャップ半導体および化合物半導体のうちの少なくとも１つを含む。
　ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
　半導体チップ４１は、この形態では、シリコン製の半導体基板を含む。半導体チップ４１は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。
　半導体チップ４１は、一方側の第１主面４２、他方側の第２主面４３、並びに、第１主面４２及び第２主面４３を接続するチップ側壁４４Ａ～４４Ｄを有している。第１主面４２及び第２主面４３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という）において、四角形状（この形態では長方形状）に形成されている。
　チップ側壁４４Ａ～４４Ｄは、第１チップ側壁４４Ａ、第２チップ側壁４４Ｂ、第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄを含む。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、半導体チップ４１の長辺を形成している。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、半導体チップ４１の短辺を形成している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁４４Ａ～４４Ｄは、研削面からなる。
　半導体装置５は、半導体チップ４１の第１主面４２の上に形成された絶縁層５１をさらに含む。絶縁層５１は、絶縁主面５２および絶縁側壁５３Ａ～５３Ｄを有している。絶縁主面５２は、平面視において第１主面４２に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面５２は、第１主面４２に対して平行に延びている。
　絶縁側壁５３Ａ～５３Ｄは、第１絶縁側壁５３Ａ、第２絶縁側壁５３Ｂ、第３絶縁側壁５３Ｃおよび第４絶縁側壁５３Ｄを含む。絶縁側壁５３Ａ～５３Ｄは、絶縁主面５２の周縁から半導体チップ４１に向けて延び、チップ側壁４４Ａ～４４Ｄに連なっている。絶縁側壁５３Ａ～５３Ｄは、具体的には、チップ側壁４４Ａ～４４Ｄに対して面一に形成されている。絶縁側壁５３Ａ～５３Ｄは、チップ側壁４４Ａ～４４Ｄに面一な研削面を形成している。
　絶縁層５１は、最下絶縁層５５、最上絶縁層５６および複数（この形態では１１層）の層間絶縁層５７を含む多層絶縁積層構造からなる。最下絶縁層５５は、第１主面４２を直接被覆する絶縁層である。最上絶縁層５６は、絶縁主面５２を形成する絶縁層である。複数の層間絶縁層５７は、最下絶縁層５５および最上絶縁層５６の間に介在する絶縁層である。最下絶縁層５５は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層５６は、この形態では、酸化シリコンを含む単層構造を有している。最下絶縁層５５の厚さおよび最上絶縁層５６の厚さは、それぞれ１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。
　複数の層間絶縁層５７は、最下絶縁層５５側の第１絶縁層５８および最上絶縁層５６側の第２絶縁層５９を含む積層構造をそれぞれ有している。第１絶縁層５８は、窒化シリコンを含んでいてもよい。第１絶縁層５８は、第２絶縁層５９に対するエッチングストッパ層として形成されている。第１絶縁層５８の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。
　第２絶縁層５９は、第１絶縁層５８の上に形成されている。第１絶縁層５８とは異なる絶縁材料を含む。第２絶縁層５９は、酸化シリコンを含んでいてもよい。第２絶縁層５９の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層５９の厚さは、第１絶縁層５８の厚さを超えていることが好ましい。
　絶縁層５１の総厚さＤＴは、５μｍ以上５０μｍ以下であってもよい。絶縁層５１の総厚さＤＴ及び層間絶縁層５７の積層数は任意であって、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層５５、最上絶縁層５６および層間絶縁層５７の絶縁材料は任意であり、特定の絶縁材料に限定されない。
　半導体装置５は、絶縁層５１に形成された第１機能デバイス４５を含む。第１機能デバイス４５は、１つ又は複数（この形態では複数）の変圧器２１（先出のトランスに相当）を含む。つまり、半導体装置５は、複数の変圧器２１を含むマルチチャネル型デバイスである。複数の変圧器２１は、絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１の内方部に形成されている。複数の変圧器２１は、第１方向Ｘに間隔を空けて形成されている。
　複数の変圧器２１は、具体的には、平面視において絶縁側壁５３Ｃ側から絶縁側壁５３Ｄ側に向けてこの順に形成された第１変圧器２１Ａ、第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄを含む。複数の変圧器２１Ａ～２１Ｄは、同様の構造をそれぞれ有している。以下では、第１変圧器２１Ａの構造を例にとって説明する。第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄの構造の説明については、第１変圧器２１Ａの構造の説明が準用されるものとし、省略する。
　図５～図７を参照して、第１変圧器２１Ａは、低電位コイル２２および高電位コイル２３を含む。低電位コイル２２は、絶縁層５１内に形成されている。高電位コイル２３は、法線方向Ｚに低電位コイル２２と対向するように絶縁層５１内に形成されている。低電位コイル２２および高電位コイル２３は、この形態では、最下絶縁層５５および最上絶縁層５６に挟まれた領域（つまり複数の層間絶縁層５７）に形成されている。
　低電位コイル２２は、絶縁層５１内において最下絶縁層５５（半導体チップ４１）側に形成されており、高電位コイル２３は、絶縁層５１内において低電位コイル２２に対して最上絶縁層５６（絶縁主面５２）側に形成されている。つまり、高電位コイル２３は、低電位コイル２２を挟んで半導体チップ４１に対向している。低電位コイル２２および高電位コイル２３の配置箇所は任意である。また、高電位コイル２３は、１層以上の層間絶縁層５７を挟んで低電位コイル２２に対向していればよい。
　低電位コイル２２及び高電位コイル２３の間の距離（つまり層間絶縁層５７の積層数）は、低電位コイル２２及び高電位コイル２３の間の絶縁耐圧及び電界強度に応じて適宜調整される。低電位コイル２２は、この形態では、最下絶縁層５５側から数えて３層目の層間絶縁層５７に形成されている。高電位コイル２３は、この形態では、最上絶縁層５６側から数えて１層目の層間絶縁層５７に形成されている。
　低電位コイル２２は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。低電位コイル２２は、第１内側末端２４、第１外側末端２５、ならびに、第１内側末端２４および第１外側末端２５の間を螺旋状に引き回された第１螺旋部２６を含む。第１螺旋部２６は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部２６の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域６６を区画している。
　第１螺旋部２６の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の幅は、０．１μｍ以上５μｍ以下であってもよい。第１螺旋部２６の幅は、１μｍ以上３μｍ以下であることが好ましい。第１螺旋部２６の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部２６の第１巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部２６において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。
　第１螺旋部２６の巻回形状及び第１内側領域６６の平面形状は任意であり、図５などに示される形態に限定されない。第１螺旋部２６は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域６６は、第１螺旋部２６の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
　低電位コイル２２は、チタン、窒化チタン、銅、アルミニウム及びタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル２２は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層５７内においてリセス空間を区画する。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。
　高電位コイル２３は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。高電位コイル２３は、第２内側末端２７、第２外側末端２８、ならびに、第２内側末端２７および第２外側末端２８の間を螺旋状に引き回された第２螺旋部２９を含む。第２螺旋部２９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部２９の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域６７を区画している。第２螺旋部２９の第２内側領域６７は、法線方向Ｚに第１螺旋部２６の第１内側領域６６に対向している。
　第２螺旋部２９の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の巻回数に対する第２螺旋部２９の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数を超えていることが好ましい。むろん、第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数未満であってもよいし、第１螺旋部２６の巻回数と等しくてもよい。
　第２螺旋部２９の幅は、０．１μｍ以上５μｍ以下であってもよい。第２螺旋部２９の幅は、１μｍ以上３μｍ以下であることが好ましい。第２螺旋部２９の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部２９の幅は、第１螺旋部２６の幅と等しいことが好ましい。
　第２螺旋部２９の第２巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部２９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部２６の第１巻回ピッチと等しいことが好ましい。
　第２螺旋部２９の巻回形状及び第２内側領域６７の平面形状は任意であり、図６などに示される形態に限定されない。第２螺旋部２９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域６７は、第２螺旋部２９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
　高電位コイル２３は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、高電位コイル２３は、低電位コイル２２と同様に、バリア層および本体層を含むことが好ましい。
　図４を参照して、半導体装置５は、複数（本図では１２個）の低電位端子１１、及び、複数（本図では１２個）の高電位端子１２を含む。複数の低電位端子１１は、対応する変圧器２１Ａ～２１Ｄの低電位コイル２２にそれぞれ電気的に接続されている。複数の高電位端子１２は、対応する変圧器２１Ａ～２１Ｄの高電位コイル２３にそれぞれ電気的に接続されている。
　複数の低電位端子１１は、絶縁層５１の絶縁主面５２の上に形成されている。複数の低電位端子１１は、具体的には、複数の変圧器２１Ａ～２１Ｄから第２方向Ｙに間隔を空けて絶縁側壁５３Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
　複数の低電位端子１１は、第１低電位端子１１Ａ、第２低電位端子１１Ｂ、第３低電位端子１１Ｃ、第４低電位端子１１Ｄ、第５低電位端子１１Ｅおよび第６低電位端子１１Ｆを含む。複数の低電位端子１１Ａ～１１Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子１１Ａ～１１Ｆの個数は任意である。
　第１低電位端子１１Ａは、平面視において第２方向Ｙに第１変圧器２１Ａに対向している。第２低電位端子１１Ｂは、平面視において第２方向Ｙに第２変圧器２１Ｂに対向している。第３低電位端子１１Ｃは、平面視において第２方向Ｙに第３変圧器２１Ｃに対向している。第４低電位端子１１Ｄは、平面視において第２方向Ｙに第４変圧器２１Ｄに対向している。第５低電位端子１１Ｅは、平面視において第１低電位端子１１Ａおよび第２低電位端子１１Ｂの間の領域に形成されている。第６低電位端子１１Ｆは、平面視において第３低電位端子１１Ｃおよび第４低電位端子１１Ｄの間の領域に形成されている。
　第１低電位端子１１Ａは、第１変圧器２１Ａ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第２低電位端子１１Ｂは、第２変圧器２１Ｂ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第３低電位端子１１Ｃは、第３変圧器２１Ｃ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第４低電位端子１１Ｄは、第４変圧器２１Ｄ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。
　第５低電位端子１１Ｅは、第１変圧器２１Ａ（低電位コイル２２）の第１外側末端２５および第２変圧器２１Ｂ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。第６低電位端子１１Ｆは、第３変圧器２１Ｃ（低電位コイル２２）の第１外側末端２５および第４変圧器２１Ｄ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。
　複数の高電位端子１２は、複数の低電位端子１１から間隔を空けて絶縁層５１の絶縁主面５２の上に形成されている。複数の高電位端子１２は、具体的には、複数の低電位端子１１から第２方向Ｙに間隔を空けて絶縁側壁５３Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
　複数の高電位端子１２は、平面視において対応する変圧器２１Ａ～２１Ｄに近接する領域にそれぞれ形成されている。高電位端子１２が変圧器２１Ａ～２１Ｄに近接するとは、平面視において高電位端子１２および変圧器２１の間の距離が、低電位端子１１および高電位端子１２の間の距離未満であることを意味する。
　複数の高電位端子１２は、具体的には、平面視において第１方向Ｘに沿って複数の変圧器２１Ａ～２１Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子１２は、さらに具体的には、平面視において高電位コイル２３の第２内側領域６７および隣り合う高電位コイル２３の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子１２は、平面視において第１方向Ｘに複数の変圧器２１Ａ～２１Ｄと一列に並んで配列されている。
　複数の高電位端子１２は、第１高電位端子１２Ａ、第２高電位端子１２Ｂ、第３高電位端子１２Ｃ、第４高電位端子１２Ｄ、第５高電位端子１２Ｅおよび第６高電位端子１２Ｆを含む。複数の高電位端子１２Ａ～１２Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子１２Ａ～１２Ｆの個数は任意である。
　第１高電位端子１２Ａは、平面視において第１変圧器２１Ａ（高電位コイル２３）の第２内側領域６７に形成されている。第２高電位端子１２Ｂは、平面視において第２変圧器２１Ｂ（高電位コイル２３）の第２内側領域６７に形成されている。第３高電位端子１２Ｃは、平面視において第３変圧器２１Ｃ（高電位コイル２３）の第２内側領域６７に形成されている。第４高電位端子１２Ｄは、平面視において第４変圧器２１Ｄ（高電位コイル２３）の第２内側領域６７に形成されている。第５高電位端子１２Ｅは、平面視において第１変圧器２１Ａおよび第２変圧器２１Ｂの間の領域に形成されている。第６高電位端子１２Ｆは、平面視において第３変圧器２１Ｃおよび第４変圧器２１Ｄの間の領域に形成されている。
　第１高電位端子１２Ａは、第１変圧器２１Ａ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第２高電位端子１２Ｂは、第２変圧器２１Ｂ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第３高電位端子１２Ｃは、第３変圧器２１Ｃ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第４高電位端子１２Ｄは、第４変圧器２１Ｄ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。
　第５高電位端子１２Ｅは、第１変圧器２１Ａ（高電位コイル２３）の第２外側末端２８および第２変圧器２１Ｂ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。第６高電位端子１２Ｆは、第３変圧器２１Ｃ（高電位コイル２３）の第２外側末端２８および第４変圧器２１Ｄ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。
　図５～図７を参照して、半導体装置５は、絶縁層５１内にそれぞれ形成された第１低電位配線３１、第２低電位配線３２、第１高電位配線３３及び第２高電位配線３４を含む。この形態では、複数の第１低電位配線３１、複数の第２低電位配線３２、複数の第１高電位配線３３および複数の第２高電位配線３４が形成されている。
　第１低電位配線３１および第２低電位配線３２は、第１変圧器２１Ａの低電位コイル２２および第２変圧器２１Ｂの低電位コイル２２を同電位に固定している。また、第１低電位配線３１および第２低電位配線３２は、第３変圧器２１Ｃの低電位コイル２２および第４変圧器２１Ｄの低電位コイル２２を同電位に固定している。第１低電位配線３１および第２低電位配線３２は、この形態では、変圧器２１Ａ～２１Ｄの全ての低電位コイル２２を同電位に固定している。
　第１高電位配線３３および第２高電位配線３４は、第１変圧器２１Ａの高電位コイル２３および第２変圧器２１Ｂの高電位コイル２３を同電位に固定している。また、第１高電位配線３３および第２高電位配線３４は、第３変圧器２１Ｃの高電位コイル２３および第４変圧器２１Ｄの高電位コイル２３を同電位に固定している。第１高電位配線３３および第２高電位配線３４は、この形態では、変圧器２１Ａ～２１Ｄの全ての高電位コイル２３を同電位に固定している。
　複数の第１低電位配線３１は、対応する低電位端子１１Ａ～１１Ｄおよび対応する変圧器２１Ａ～２１Ｄ（低電位コイル２２）の第１内側末端２４にそれぞれ電気的に接続されている。複数の第１低電位配線３１は、同様の構造を有している。以下では、第１低電位端子１１Ａおよび第１変圧器２１Ａに接続された第１低電位配線３１の構造を例にとって説明する。他の第１低電位配線３１の構造の説明については、第１変圧器２１Ａに接続された第１低電位配線３１の構造の説明が準用されるものとし、省略する。
　第１低電位配線３１は、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、１つまたは複数（この形態では複数）のパッドプラグ電極７６、および、１つまたは複数（この形態では複数）の基板プラグ電極７７を含む。
　貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。
　貫通配線７１は、絶縁層５１において複数の層間絶縁層５７を貫通し、法線方向Ｚに沿って延びる柱状に延びている。貫通配線７１は、この形態では、絶縁層５１において最下絶縁層５５および最上絶縁層５６の間の領域に形成されている。貫通配線７１は、最上絶縁層５６側の上端部、および、最下絶縁層５５側の下端部を有している。貫通配線７１の上端部は、高電位コイル２３と同一の層間絶縁層５７に形成され、最上絶縁層５６によって被覆されている。貫通配線７１の下端部は、低電位コイル２２と同一の層間絶縁層５７に形成されている。
　貫通配線７１は、この形態では、第１電極層７８、第２電極層７９、および、複数の配線プラグ電極８０を含む。貫通配線７１では、第１電極層７８、第２電極層７９および配線プラグ電極８０が低電位コイル２２等と同一の導電材料によってそれぞれ形成されている。つまり、第１電極層７８、第２電極層７９および配線プラグ電極８０は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含む。
　第１電極層７８は、貫通配線７１の上端部を形成している。第２電極層７９は、貫通配線７１の下端部を形成している。第１電極層７８は、アイランド状に形成され、法線方向Ｚに低電位端子１１（第１低電位端子１１Ａ）に対向している。第２電極層７９は、アイランド状に形成され、法線方向Ｚに第１電極層７８に対向している。
　複数の配線プラグ電極８０は、第１電極層７８および第２電極層７９の間の領域に位置する複数の層間絶縁層５７にそれぞれ埋設されている。複数の配線プラグ電極８０は、互いに電気的に接続されるように最下絶縁層５５から最上絶縁層５６に向けて積層され、かつ、第１電極層７８および第２電極層７９を電気的に接続している。複数の配線プラグ電極８０は、第１電極層７８の平面積および第２電極層７９の平面積未満の平面積をそれぞれ有している。
　なお、複数の配線プラグ電極８０の積層数は、複数の層間絶縁層５７の積層数に一致している。この形態では、６個の配線プラグ電極８０が各層間絶縁層５７内に埋設されているが、各層間絶縁層５７内に埋設される配線プラグ電極８０の個数は任意である。もちろん、複数の層間絶縁層５７を貫通する１つまたは複数の配線プラグ電極８０が形成されていてもよい。
　低電位接続配線７２は、低電位コイル２２と同一の層間絶縁層５７内において第１変圧器２１Ａ（低電位コイル２２）の第１内側領域６６に形成されている。低電位接続配線７２は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。低電位接続配線７２は、配線プラグ電極８０の平面積を超える平面積を有していることが好ましい。低電位接続配線７２は、低電位コイル２２の第１内側末端２４に電気的に接続されている。
　引き出し配線７３は、層間絶縁層５７内において半導体チップ４１および貫通配線７１の間の領域に形成されている。引き出し配線７３は、この形態では、最下絶縁層５５から数えて１層目の層間絶縁層５７内に形成されている。引き出し配線７３は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線７３の第１端部は、半導体チップ４１および貫通配線７１の下端部の間の領域に位置している。引き出し配線７３の第２端部は、半導体チップ４１および低電位接続配線７２の間の領域に位置している。配線部は、半導体チップ４１の第１主面４２に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。
　第１接続プラグ電極７４は、層間絶縁層５７内において貫通配線７１および引き出し配線７３の間の領域に形成され、貫通配線７１および引き出し配線７３の第１端部に電気的に接続されている。第２接続プラグ電極７５は、層間絶縁層５７内において低電位接続配線７２および引き出し配線７３の間の領域に形成され、低電位接続配線７２および引き出し配線７３の第２端部に電気的に接続されている。
　複数のパッドプラグ電極７６は、最上絶縁層５６内において低電位端子１１（第１低電位端子１１Ａ）および貫通配線７１の間の領域に形成され、低電位端子１１および貫通配線７１の上端部にそれぞれ電気的に接続されている。複数の基板プラグ電極７７は、最下絶縁層５５内において半導体チップ４１および引き出し配線７３の間の領域に形成されている。基板プラグ電極７７は、この形態では、半導体チップ４１および引き出し配線７３の第１端部の間の領域に形成され、半導体チップ４１および引き出し配線７３の第１端部にそれぞれ電気的に接続されている。
　図６及び図７を参照して、複数の第１高電位配線３３は、対応する高電位端子１２Ａ～１２Ｄおよび対応する変圧器２１Ａ～２１Ｄ（高電位コイル２３）の第２内側末端２７にそれぞれ電気的に接続されている。複数の第１高電位配線３３は、同様の構造をそれぞれ有している。以下では、第１高電位端子１２Ａ及び第１変圧器２１Ａに接続された第１高電位配線３３の構造を例にとって説明する。他の第１高電位配線３３の構造の説明については、第１変圧器２１Ａに接続された第１高電位配線３３の構造の説明が準用されるものとし、省略する。
　第１高電位配線３３は、高電位接続配線８１、および、１つまたは複数（この形態では複数）のパッドプラグ電極８２を含む。高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同一の導電材料によって形成されていることが好ましい。つまり、高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
　高電位接続配線８１は、高電位コイル２３と同一の層間絶縁層５７内において高電位コイル２３の第２内側領域６７に形成されている。高電位接続配線８１は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。高電位接続配線８１は、高電位コイル２３の第２内側末端２７に電気的に接続されている。高電位接続配線８１は、平面視において低電位接続配線７２から間隔を空けて形成され、法線方向Ｚに低電位接続配線７２には対向していない。これにより、低電位接続配線７２と高電位接続配線８１の間の絶縁距離が増加し、絶縁層５１の絶縁耐圧が高められている。
　複数のパッドプラグ電極８２は、最上絶縁層５６内において高電位端子１２（第１高電位端子１２Ａ）および高電位接続配線８１の間の領域に形成され、高電位端子１２及び高電位接続配線８１にそれぞれ電気的に接続されている。複数のパッドプラグ電極８２は、平面視において高電位接続配線８１の平面積未満の平面積をそれぞれ有している。
　図７を参照して、低電位端子１１および高電位端子１２の間の距離Ｄ１は、低電位コイル２２および高電位コイル２３の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、複数の層間絶縁層５７の総厚さＤＴを超えていることが好ましい（ＤＴ＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．０１以上０．１以下であってもよい。距離Ｄ１は、１００μｍ以上５００μｍ以下であることが好ましい。距離Ｄ２は、１μｍ以上５０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上２５μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。
　図６及び図７を参照して、半導体装置５は、平面視において変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に埋設されたダミーパターン８５を含む。
　ダミーパターン８５は、高電位コイル２３および低電位コイル２２とは異なるパターン（不連続なパターン）で形成されており、変圧器２１Ａ～２１Ｄから独立している。つまり、ダミーパターン８５は、変圧器２１Ａ～２１Ｄとしては機能しない。ダミーパターン８５は、変圧器２１Ａ～２１Ｄにおいて低電位コイル２２および高電位コイル２３の間の電界を遮蔽し、高電位コイル２３に対する電界集中を抑制するシールド導体層として形成されている。ダミーパターン８５は、この形態では、単位面積当たりにおいて高電位コイル２３のライン密度と等しいライン密度で引き回されている。ダミーパターン８５のライン密度が高電位コイル２３のライン密度と等しいとは、ダミーパターン８５のライン密度が高電位コイル２３のライン密度の±２０％の範囲内に収まることを意味する。
　絶縁層５１の内部におけるダミーパターン８５の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。ダミーパターン８５は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。なお、法線方向Ｚに関してダミーパターン８５が高電位コイル２３に近接するとは、法線方向Ｚに関して、ダミーパターン８５および高電位コイル２３の間の距離が、ダミーパターン８５および低電位コイル２２の間の距離未満であることを意味する。
　この場合、高電位コイル２３に対する電界集中を適切に抑制できる。法線方向Ｚに関して、ダミーパターン８５及び高電位コイル２３の間の距離を小さくするほど、高電位コイル２３に対する電界集中を抑制できる。ダミーパターン８５は、高電位コイル２３と同一の層間絶縁層５７内に形成されていることが好ましい。この場合、高電位コイル２３に対する電界集中を更に適切に抑制できる。ダミーパターン８５は、電気的状態が異なる複数のダミーパターンを含む。ダミーパターン８５は高電位ダミーパターンを含んでもよい。
　絶縁層５１の内部における高電位ダミーパターン８６の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。高電位ダミーパターン８６は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。法線方向Ｚに関して高電位ダミーパターン８６が高電位コイル２３に近接するとは、法線方向Ｚに関して、高電位ダミーパターン８６および高電位コイル２３の間の距離が、高電位ダミーパターン８６及び低電位コイル２２の間の距離未満であることを意味する。
　ダミーパターン８５は、変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に電気的に浮遊状態に形成された浮遊ダミーパターンを含む。
　浮遊ダミーパターンは、この形態では、平面視において高電位コイル２３の周囲の領域を部分的に被覆し、かつ、部分的に露出させるように密なライン状に引き回されている。浮遊ダミーパターンは、有端状に形成されていてもよいし、無端状に形成されてもよい。
　絶縁層５１の内部における浮遊ダミーパターンの深さ位置は任意であり、緩和すべき電界強度に応じて調整される。
　浮遊ラインの個数は任意であり、緩和すべき電界に応じて調整される。浮遊ダミーパターンは、複数の浮遊ラインから構成されていてもよい。
　図７を参照して、半導体装置５は、デバイス領域６２において半導体チップ４１の第１主面４２に形成された第２機能デバイス６０を含む。第２機能デバイス６０は、半導体チップ４１の第１主面４２の表層部、および／または、半導体チップ４１の第１主面４２の上の領域を利用して形成され、絶縁層５１（最下絶縁層５５）によって被覆されている。図７では、第２機能デバイス６０が第１主面４２の表層部に示された破線によって簡略化して示されている。
　第２機能デバイス６０は、低電位配線を介して低電位端子１１に電気的に接続され、高電位配線を介して高電位端子１２に電気的に接続されている。低電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１低電位配線３１（第２低電位配線３２）と同様の構造を有している。高電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１高電位配線３３（第２高電位配線３４）と同様の構造を有している。第２機能デバイス６０に係る低電位配線および高電位配線の具体的な説明は省略される。
　第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
　受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗及びコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ［Bipolar　Junction　Transistor］、ＭＩＳＦＥＴ［Metal　Insulator　Semiconductor　Field　Effect　Transistor］、ＩＧＢＴ［Insulated　Gate　Bipolar　Junction　Transistor］およびＪＦＥＴ［Junction　Field　Effect　Transistor］のうちの少なくとも１つを含んでいてもよい。
　図５～図７を参照して、半導体装置５は、絶縁層５１内に埋設されたシール導体６１をさらに含む。シール導体６１は、平面視において絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１内に壁状に埋設され、絶縁層５１をデバイス領域６２および外側領域６３に区画している。シール導体６１は、外側領域６３からデバイス領域６２への水分の進入及びクラックの進入を抑制する。
　デバイス領域６２は、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５を含む領域である。外側領域６３は、デバイス領域６２外の領域である。
　シール導体６１は、デバイス領域６２から電気的に切り離されている。シール導体６１は、具体的には、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５から電気的に切り離されている。シール導体６１は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体６１は、デバイス領域６２に繋がる電流経路を形成しない。
　シール導体６１は、平面視において、絶縁側壁５３～５３Ｄに沿う帯状に形成されている。シール導体６１は、この形態では、平面視において、四角環状（具体的には長方形環状）に形成されている。これにより、シール導体６１は、平面視において四角形状（具体的には長方形状）のデバイス領域６２を区画している。また、シール導体６１は、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）の外側領域６３を区画している。
　シール導体６１は、具体的には、絶縁主面５２側の上端部、半導体チップ４１側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体６１の上端部は、この形態では、絶縁主面５２から半導体チップ４１側に間隔を空けて形成され、絶縁層５１内に位置している。シール導体６１の上端部は、この形態では、最上絶縁層５６によって被覆されている。シール導体６１の上端部は、１つまたは複数の層間絶縁層５７によって被覆されていてもよい。シール導体６１の上端部は、最上絶縁層５６から露出していてもよい。シール導体６１の下端部は、半導体チップ４１から上端部側に間隔を空けて形成されている。
　このように、シール導体６１は、この形態では、複数の低電位端子１１および複数の高電位端子１２に対して半導体チップ４１側に位置するように絶縁層５１内に埋設されている。また、シール導体６１は、絶縁層５１内において第１機能デバイス４５（複数の変圧器２１）、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５に絶縁主面５２に平行な方向に対向している。シール導体６１は、絶縁層５１内において、第２機能デバイス６０の一部に絶縁主面５２に平行な方向に対向していてもよい。
　シール導体６１は、複数のシールプラグ導体６４、および、１つまたは複数（この形態では複数）のシールビア導体６５を含む。シールビア導体６５の個数は任意である。複数のシールプラグ導体６４のうちの最上のシールプラグ導体６４は、シール導体６１の上端部を形成している。複数のシールビア導体６５は、シール導体６１の下端部をそれぞれ形成している。シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
　複数のシールプラグ導体６４は、複数の層間絶縁層５７にそれぞれ埋め込まれ、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体６４は、互いに接続されるように最下絶縁層５５から最上絶縁層５６に向かって積層されている。複数のシールプラグ導体６４の積層数は、複数の層間絶縁層５７の積層数に一致している。むろん、複数の層間絶縁層５７を貫通する１つまたは複数のシールプラグ導体６４が形成されていてもよい。
　複数のシールプラグ導体６４の集合体により１つの環状のシール導体６１が形成されるのであれば、複数のシールプラグ導体６４の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体６４の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体６４の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域６２への水分及びクラックの進入のリスクを鑑みると、複数のシールプラグ導体６４は、無端状（環状）に形成されていることが好ましい。
　複数のシールビア導体６５は、最下絶縁層５５において半導体チップ４１およびシールプラグ導体６４の間の領域にそれぞれ形成されている。複数のシールビア導体６５は、半導体チップ４１から間隔を空けて形成され、シールプラグ導体６４に接続されている。複数のシールビア導体６５は、シールプラグ導体６４の平面積未満の平面積を有している。単一のシールビア導体６５が形成されている場合、単一のシールビア導体６５は、シールプラグ導体６４の平面積以上の平面積を有していてもよい。
　シール導体６１の幅は、０．１μｍ以上１０μｍ以下であってもよい。シール導体６１の幅は、１μｍ以上５μｍ以下であることが好ましい。シール導体６１の幅は、シール導体６１が延びる方向に直交する方向の幅によって定義される。
　図７及び図８を参照して、半導体装置５は、半導体チップ４１及びシール導体６１の間に介在し、シール導体６１を半導体チップ４１から電気的に切り離す分離構造１３０を更に含む。分離構造１３０は、絶縁体を含むことが好ましい。分離構造１３０は、この形態では、半導体チップ４１の第１主面４２に形成されたフィールド絶縁膜１３１からなる。
　フィールド絶縁膜１３１は、酸化膜（酸化シリコン膜）及び窒化膜（窒化シリコン膜）のうちの少なくとも一方を含む。フィールド絶縁膜１３１は、半導体チップ４１の第１主面４２の酸化によって形成された酸化膜の一例としてのローＣＯＳ（ローcal　oxidation　of　silicon）膜からなることが好ましい。フィールド絶縁膜１３１の厚さは、半導体チップ４１およびシール導体６１を絶縁できる限り任意である。フィールド絶縁膜１３１の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　分離構造１３０は、半導体チップ４１の第１主面４２に形成され、平面視においてシール導体６１に沿う帯状に延びている。分離構造１３０は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。分離構造１３０は、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、シール導体６１の下端部（シールビア導体６５）が半導体チップ４１側に向けて食い込んだアンカー部を形成していてもよい。むろん、接続部１３２は、分離構造１３０の主面に対して面一に形成されていてもよい。
　分離構造１３０は、デバイス領域６２側の内端部１３０Ａ、外側領域６３側の外端部１３０Ｂ、ならびに、内端部１３０Ａおよび外端部１３０Ｂの間の本体部１３０Ｃを含む。内端部１３０Ａは、平面視において第２機能デバイス６０が形成された領域（つまり、デバイス領域６２）を区画している。内端部１３０Ａは、半導体チップ４１の第１主面４２に形成された絶縁膜（図示せず）と一体的に形成されていてもよい。
　外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄから露出し、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに連なっている。外端部１３０Ｂは、より具体的には、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに対して面一に形成されている。外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄおよび絶縁層５１の絶縁側壁５３Ａ～５３Ｄとの間で面一な研削面を形成している。むろん、他の形態において、外端部１３０Ｂは、チップ側壁４４Ａ～４４Ｄから間隔を空けて第１主面４２内に形成されていてもよい。
　本体部１３０Ｃは、半導体チップ４１の第１主面４２に対してほぼ平行に延びる平坦面を有している。本体部１３０Ｃは、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、本体部１３０Ｃにおいて内端部１３０Ａ及び外端部１３０Ｂから間隔を空けた部分に形成されている。分離構造１３０は、フィールド絶縁膜１３１の他、種々の形態を採り得る。
　図７を参照して、半導体装置５は、シール導体６１を被覆するように絶縁層５１の絶縁主面５２の上に形成された無機絶縁層１４０をさらに含む。無機絶縁層１４０は、パッシベーション層と称されてもよい。無機絶縁層１４０は、絶縁主面５２の上から絶縁層５１及び半導体チップ４１を保護する。
　無機絶縁層１４０は、この形態では、第１無機絶縁層１４１及び第２無機絶縁層１４２を含む積層構造を有する。第１無機絶縁層１４１は、酸化シリコンを含んでいてもよい。第１無機絶縁層１４１は、不純物無添加の酸化シリコンであるＵＳＧ（undoped　silicate　glass）を含むことが好ましい。第１無機絶縁層１４１の厚さは、５０ｎｍ以上５０００ｎｍ以下であってもよい。第２無機絶縁層１４２は、窒化シリコンを含んでいてもよい。第２無機絶縁層１４２の厚さは、５００ｎｍ以上５０００ｎｍ以下であってもよい。無機絶縁層１４０の総厚さを大きくすることにより、高電位コイル２３上の絶縁耐圧を高めることができる。
　第１無機絶縁層１４１がＵＳＧからなり、第２無機絶縁層１４２が窒化シリコンからなる場合、ＵＳＧの絶縁破壊電圧（Ｖ／ｃｍ）は窒化シリコンの絶縁破壊電圧（Ｖ／ｃｍ）を超える。したがって、無機絶縁層１４０を厚化する場合、第２無機絶縁層１４２よりも厚い第１無機絶縁層１４１が形成されることが好ましい。
　第１無機絶縁層１４１は、酸化シリコンの一例としてのＢＰＳＧ（boron　doped　phosphor　silicate　glass）およびＰＳＧ（phosphorus　silicate　glass）のうちの少なくとも一方を含んでいてもよい。ただし、この場合、酸化シリコン内に不純物（ホウ素又はリン）が含まれるため、高電位コイル２３上の絶縁耐圧を高める上では、ＵＳＧからなる第１無機絶縁層１４１が形成されることが特に好ましい。むろん、無機絶縁層１４０は、第１無機絶縁層１４１および第２無機絶縁層１４２のいずれか一方からなる単層構造を有していてもよい。
　無機絶縁層１４０は、シール導体６１の全域を被覆し、シール導体６１外の領域に形成された複数の低電位パッド開口１４３及び複数の高電位パッド開口１４４を有している。複数の低電位パッド開口１４３は、複数の低電位端子１１をそれぞれ露出させている。複数の高電位パッド開口１４４は、複数の高電位端子１２をそれぞれ露出させている。無機絶縁層１４０は、低電位端子１１の周縁部に乗り上げたオーバラップ部を有していてもよい。無機絶縁層１４０は、高電位端子１２の周縁部に乗り上げたオーバラップ部を有していてもよい。
　半導体装置５は、無機絶縁層１４０の上に形成された有機絶縁層１４５を更に含む。有機絶縁層１４５は、感光性樹脂を含んでいてもよい。有機絶縁層１４５は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。有機絶縁層１４５は、この形態では、ポリイミドを含む。有機絶縁層１４５の厚さは、１μｍ以上５０μｍ以下であってもよい。
　有機絶縁層１４５の厚さは、無機絶縁層１４０の総厚さを超えていることが好ましい。さらに、無機絶縁層１４０および有機絶縁層１４５の総厚さは、低電位コイル２２及び高電位コイル２３の間の距離Ｄ２以上であることが好ましい。この場合、無機絶縁層１４０の総厚さは２μｍ以上１０μｍ以下であることが好ましい。また、有機絶縁層１４５の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、無機絶縁層１４０及び有機絶縁層１４５の厚化を抑制できると同時に、無機絶縁層１４０及び有機絶縁層１４５の積層膜により高電位コイル２３上の絶縁耐圧を適切に高めることができる。
　有機絶縁層１４５は、低電位側の領域を被覆する第１部分１４６及び高電位側の領域を被覆する第２部分１４７を含む。第１部分１４６は、無機絶縁層１４０を挟んでシール導体６１を被覆している。第１部分１４６は、シール導体６１外の領域において複数の低電位端子１１（低電位パッド開口１４３）をそれぞれ露出させる複数の低電位端子開口１４８を有している。第１部分１４６は、低電位パッド開口１４３の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
　第２部分１４７は、第１部分１４６から間隔を空けて形成されており、第１部分１４６との間から無機絶縁層１４０を露出させている。第２部分１４７は、複数の高電位端子１２（高電位パッド開口１４４）をそれぞれ露出させる複数の高電位端子開口１４９を有している。第２部分１４７は、高電位パッド開口１４４の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
　第２部分１４７は、変圧器２１Ａ～２１Ｄおよびダミーパターン８５を一括して被覆している。第２部分１４７は、具体的には、複数の高電位コイル２３、複数の高電位端子１２、第１高電位ダミーパターン８７、第２高電位ダミーパターン８８および浮遊ダミーパターン１２１を一括して被覆している。
　本開示の実施形態は、さらに他の形態で実施できる。前述の実施形態では、第１機能デバイス４５および第２機能デバイス６０が形成された例について説明した。しかし、第１機能デバイス４５を有さずに、第２機能デバイス６０だけを有する形態が採用されてもよい。この場合、ダミーパターン８５は取り除かれてもよい。この構造によれば、第２機能デバイス６０について、第１実施形態において述べた効果（ダミーパターン８５に係る効果を除く）と同様の効果を奏することができる。
　つまり、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、高電位端子１２およびシール導体６１の間の不所望な導通を抑制できる。また、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、低電位端子１１およびシール導体６１の間の不所望な導通を抑制できる。
　また、前述の実施形態では、第２機能デバイス６０が形成された例について説明した。しかし、第２機能デバイス６０は必ずしも必要ではなく、取り除かれてもよい。
　また、前述の実施形態では、ダミーパターン８５が形成された例について説明した。しかし、ダミーパターン８５は必ずしも必要ではなく、取り除かれてもよい。
　また、前述の実施形態では、第１機能デバイス４５が、複数の変圧器２１を含むマルチチャネル型からなる例について説明した。しかし、単一の変圧器２１を含むシングルチャネル型からなる第１機能デバイス４５が採用されてもよい。
＜トランス配列＞
　図９は、２チャンネル型のトランスチップ３００（先出の半導体装置５に相当）におけるトランス配列の一例を模式的に示す平面図（上面図）である。本図のトランスチップ３００は、第１トランス３０１と、第２トランス３０２と、第３トランス３０３と、第４トランス３０４と、第１ガードリング３０５と、第２ガードリング３０６と、パッドａ１～ａ８と、パッドｂ１～ｂ８と、パッドｃ１～ｃ４と、パッドｄ１～ｄ４と、を有する。
　トランスチップ３００において、第１トランス３０１を形成する二次側コイルＬ１ｓの一端には、パッドａ１及びｂ１が接続されており、二次側コイルＬ１ｓの他端には、パッドｃ１及びｄ１が接続されている。第２トランス３０２を形成する二次側コイルＬ２ｓの一端には、パッドａ２及びｂ２が接続されており、二次側コイルＬ２ｓの他端には、パッドｃ１及びｄ１が接続されている。
　また、第３トランス３０３を形成する二次側コイルＬ３ｓの一端には、パッドａ３及びｂ３が接続されており、二次側コイルＬ３ｓの他端には、パッドｃ２及びｄ２が接続されている。第４トランス３０４を形成する二次側コイルＬ４ｓの一端には、パッドａ４及びｂ４が接続されており、二次側コイルＬ４ｓの他端には、パッドｃ２及びｄ２が接続されている。
　なお、第１トランス３０１を形成する一次側コイル、第２トランス３０２を形成する一次側コイル、第３トランス３０３を形成する一次側コイル、及び、第４トランス３０４を形成する一次側コイルは、いずれも本図に明示されていない。ただし、一次側コイルは、それぞれ、基本的に二次側コイルＬ１ｓ～Ｌ４ｓと同様の構成を有しており、二次側コイルＬ１ｓ～Ｌ４ｓとそれぞれ対向する形で、二次側コイルＬ１ｓ～Ｌ４ｓそれぞれの直下に配置されている。
　すなわち、第１トランス３０１を形成する一次側コイルの一端には、パッドａ５及びｂ５が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。また、第２トランス３０２を形成する一次側コイルの一端には、パッドａ６及びｂ６が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。
　また、第３トランス３０３を形成する一次側コイルの一端には、パッドａ７及びｂ７が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。また、第４トランス３０４を形成する一次側コイルの一端には、パッドａ８及びｂ８が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。
　ただし、上記のパッドａ５～ａ８、パッドｂ５～ｂ８、パッドｃ３及びｃ４、並びに、パッドｄ３及びｄ４については、不図示のビアを介してトランスチップ３００の内部から表面まで引き出されている。
　上記複数のパッドのうち、パッドａ１～ａ８は、それぞれ、第１の電流供給用パッドに相当し、パッドｂ１～ｂ８は、それぞれ、第１の電圧測定用パッドに相当する。また、パッドｃ１～ｃ４は、それぞれ、第２の電流供給用パッドに相当し、パッドｄ１～ｄ４は、それぞれ、第２の電圧測定用パッドに相当する。
　従って、本構成例のトランスチップ３００であれば、その不良品検査時に各コイルの直列抵抗成分を正確に測定することができる。従って、各コイルの断線が生じている不良品をリジェクトすることはもちろん、各コイルの抵抗値異常（例えば、コイル同士の中途短絡）が生じている不良品についても、これを適切にリジェクトすることが可能となり、延いては、不良品の市場流出を未然に防止することが可能となる。
　なお、上記の不良品検査を通過したトランスチップ３００については、上記複数のパッドを一次側チップ及び二次側チップ（例えば先出のコントローラチップ２１０及びドライバチップ２２０）との接続手段として用いればよい。
　具体的に述べると、パッドａ１及びｂ１、パッドａ２及びｂ２、パッドａ３及びｂ３、並びに、パッドａ４及びｂ４は、それぞれ、二次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ１及びｄ１、並びに、パッドｃ２及びｄ２は、それぞれ、二次側チップのコモン電圧印加端（ＧＮＤ２）に接続すればよい。
　一方、パッドａ５及びｂ５、パッドａ６及びｂ６、パッドａ７及びｂ７、並びに、パッドａ８及びｂ８は、それぞれ、一次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ３及びｄ３、並びに、パッドｃ４及びｄ４は、それぞれ、一次側チップのコモン電圧印加端（ＧＮＤ１）に接続すればよい。
　ここで、第１トランス３０１～第４トランス３０４は、図９に示すように、それぞれの信号伝達方向毎にカップリングして並べられている。本図に即して述べると、例えば一次側チップから二次側チップに向けて信号を伝達する第１トランス３０１と第２トランス３０２が第１ガードリング３０５によって第１のペアとされている。また、例えば二次側チップから一次側チップに向けて信号を伝達する第３トランス３０３と第４トランス３０４が第２ガードリング３０６によって第２のペアとされている。
　このようなカップリングを行った理由は、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルをトランスチップ３００の基板上下方向に積み重ねる形で積層形成した場合において、一次側コイルと二次側コイルとの間で耐圧を確保するためである。ただし、第１ガードリング３０５、及び、第２ガードリング３０６については、必ずしも必須の構成要素ではない。
　なお、第１ガードリング３０５及び第２ガードリング３０６は、それぞれ、パッドｅ１及びｅ２を介して、接地端などの低インピーダンス配線に接続すればよい。
　また、トランスチップ３００において、パッドｃ１及びｄ１は、二次側コイルＬ１ｓと二次側コイルＬ２ｓとの間で共有されている。また、パッドｃ２及びｄ２は、二次側コイルＬ３ｓと二次側コイルＬ４ｓとの間で共有されている。また、パッドｃ３及びｄ３は、一次側コイルＬ１ｐと一次側コイルＬ２ｐとの間で共有されている。また、パッドｃ４及びｄ４は、対応するそれぞれの一次側コイルとの間で共有されている。このような構成とすることにより、パッド数を削減して、トランスチップ３００の小型化を図ることが可能となる。
　また、図９に示したように、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルは、トランスチップ３００の平面視において、長方形状（または角を丸めたトラック状）となるように巻き回すことが望ましい。このような構成とすることにより、一次側コイルと二次側コイルが互いに重複する部分の面積が大きくなり、トランスの伝達効率を高めることが可能となる。
　もちろん、本図のトランス配列はあくまでも一例であり、コイルの個数、形状、配置、及び、パッドの配置は任意である。また、これまでに説明してきたチップ構造及びトランス配列などについては、半導体チップ上にコイルを集積化した半導体装置全般に適用することが可能である。
＜信号伝達装置４００＞
　図１０は、信号伝達装置４００の一実施形態を示す図である。本実施形態の信号伝達装置４００は、マイコンＭ１、処理装置Ｐｒとともに電子機器Ａに搭載される。
　図１０に示す信号伝達装置４００は、前出の信号伝達装置２００（図１等参照）と同様、送信部４１０と、受信部４２０と、トランス部４３０と、を有する。信号伝達装置４００は、送信部４１０と、受信部４２０と、トランス部４３０と、を単一のパッケージに封止して成るものであってもよい。信号伝達装置４００は、マイコンＭ１と、処理装置Ｐｒとを絶縁するとともに、マイコンＭ１から出力される入力信号Ｓｉｎに応じた出力信号Ｓｏｕｔを処理装置Ｐｒに伝達する。
　送信部４１０は、パルス送信回路４１１と、伝送パルス信号生成回路４１２と、を有する。パルス送信回路４１１は、前述の信号伝達装置２００のパルス送信回路２１１、バッファ２１２、２１３を含むコントローラチップ２１０と同様の構成を有する。そのため、パルス送信回路４１１の詳細な説明は省略する。
　伝送パルス信号生成回路４１２は、マイコンＭ１から受信した入力信号Ｓｉｎを一次側伝送パルス信号Ｓｔｐに変換する。詳細は後述するが、入力信号Ｓｉｎは、２ビットの信号であり、伝送パルス信号生成回路４１２は、２ビットの信号をパルス状の一次側伝送パルス信号Ｓｔｐを生成する。なお、一次側伝送パルス信号Ｓｔｐは、信号伝達装置２００に入力する入力パルス信号ＩＮに対応する信号である。
　さらに詳しく説明すると、後述の図１２に示すように、一次側伝送パルス信号Ｓｔｐは、伝送周期Ｆｔ（第１時間Ｔ１、例えば、１０μｓ）に所定数のパルスが含まれる信号である。各パルスは、同じ周期（パルス周期Ｆｐ、例えば、１００ｎｓ）のパルス信号である。
　パルス送信回路４１１は、一次側伝送パルス信号Ｓｔｐがハイレベルのとき、第１送信パルスＳｔ１（単発又は複数発のパルス出力）を出力する。また、パルス送信回路４１１は、一次側伝送パルス信号Ｓｔｐがローレベルのとき、第２送信パルスＳｔ２（単発又は複数発のパルス出力）を出力する。すなわち、パルス送信回路４１１は、一次側伝送パルス信号Ｓｔｐの論理レベルに応じて、第１送信パルスＳｔ１又は第２送信パルスＳｔ２をパルス駆動する。なお、本実施形態では、第１送信パルスＳｔ１及び第２送信パルスＳｔ２は、単発のパルス出力とする。
　第１送信パルスＳｔ１及び第２送信パルスＳｔ２は、トランス部４３０を介して第１受信パルスＳｒ１及び第２受信パルスＳｒ２として受信部４２０に伝達される。トランス部４３０は、信号伝達装置２００のトランスチップ２３０と同様の構成を有する。そのため、トランス部４３０の詳細な説明は省略する。
　受信部４２０は、パルス受信回路４２１と、信号出力回路４２２と、を有する。パルス受信回路４２１は、前述の信号伝達装置２００のバッファ２２１、２２２、パルス受信回路２２３を含むドライバチップ２２０と同様の構成を有する。そのため、パルス受信回路４２１の詳細な説明は省略する。
　パルス受信回路４２１は、第１受信パルスＳｒ１及び第２受信パルスＳｒ２から二次側伝送パルス信号Ｓｒｐを生成する。パルス受信回路４２１で生成された二次側伝送パルス信号Ｓｒｐは、信号出力回路４２２に入力される。信号出力回路４２２は、二次側伝送パルス信号Ｓｒｐを出力信号Ｓｏｕｔに変換し、処理装置Ｐｒに出力する。なお、出力信号Ｓｏｕｔは、入力信号Ｓｉｎと対応する信号であり、ここでは、２ビットの信号である。
　ここで、信号出力回路４２２について、図面を参照して説明する。図１１は、信号出力回路４２２を含む受信部４２０の一構成例を示す図である。図１１に示す受信部４２０では、第１送信パルスＳｔ１及び第２送信パルスＳｔ２から第１受信パルスＳｒ１及び第２送信パルスＳｔ２それぞれへの絶縁伝達手段として、トランス部４３０に集積されるトランス４３１及び４３２が描写される。
　パルス送信回路４１１は、トランス４３１を介して一次側伝送パルス信号Ｓｔｐがハイレベルである旨を示す第１送信パルスＳｔ１を第１受信パルスＳｒ１として受信部４２０に通知する。また、パルス送信回路４１１は、トランス４３２を介して一次側伝送パルス信号Ｓｔｐがローレベルである旨を示す第２送信パルスＳｔ２を第２受信パルスＳｒ２として受信部４２０に通知する。
　パルス受信回路４２１は、第１受信パルスＳｒ１を受けて、二次側伝送パルス信号Ｓｒｐをハイレベルに立ち上げる。一方、パルス受信回路４２１は、第２受信パルスＳｒ２を受けて、二次側伝送パルス信号Ｓｒｐをローレベルに立ち下げる。パルス受信回路４２１は、このようにして二次側伝送パルス信号Ｓｒｐを生成する。なお、二次側伝送パルス信号Ｓｒｐは、ノイズの影響、回路の不具合等がない場合、一次側伝送パルス信号Ｓｔｐと同数のパルスを有する信号である。本実施形態では、一次側伝送パルス信号Ｓｔｐと二次側伝送パルス信号Ｓｒｐとは、伝送周期Ｆｔ、パルス周期Ｆｐが同じであるとしているが、異なっていてもよい。
　信号出力回路４２２は、二次側伝送パルス信号Ｓｒｐに応じて出力信号Ｓｏｕｔを生成する。図１１に示すように、信号出力回路４２２は、カウンター回路４２３と、タイマー回路４２４と、カウント値判定回路４２５と、を有する。二次側伝送パルス信号Ｓｒｐは、伝送周期Ｆｔ（第１時間Ｔ１毎）に一次側伝送パルス信号Ｓｔｐと同数のパルスを有する。一次側伝送パルス信号Ｓｔｐ及び二次側伝送パルス信号Ｓｒｐにおいて、最初のパルス立ち上がりから最後のパルスの立ち下がりまでの時間を第２時間Ｔ２とする。第２時間Ｔ２は、第１時間Ｔ１よりも短い。
　タイマー回路４２４は、二次側伝送パルス信号Ｓｒｐのパルスを検出したときからの時間を計測する。ここでは、タイマー回路４２４は、二次側伝送パルス信号Ｓｒｐの最初のパルスの立ち上がりから計測を開始する。なお、タイマー回路４２４は、最初のパルスの立ち下がりから計測を開始してもよい。
　タイマー回路４２４は、時間の計測開始から後述する第３時間Ｔ３（例えば、１μｓ）が経過するまでの時間を計測する。第３時間Ｔ３は、第２時間Ｔ２以上であるとともに第１時間Ｔ１未満である。第３時間Ｔ３と第２時間Ｔ２との差は、パルス周期Ｆｐ（例えば、１００ｎｓ）よりも長い時間であることが好ましい。このようにすることで、カウンター回路４２３が第３時間Ｔ３経過するまでにパルスを検出しない場合、最後に検出したパルスが最後のパルスと判断でき、パルス数を特定可能である。
　タイマー回路４２４は、カウンター回路４２３及びカウント値判定回路４２５にリセット信号Ｒｓｓを送信する。リセット信号Ｒｓｓは、ハイレベル及びローレベルをとる信号である。タイマー回路４２４は、時間の計測を行っていないとき、ローレベルのリセット信号Ｒｓｓを出力し、計測開始から第３時間Ｔ３経過するまでハイレベルのリセット信号Ｒｓｓを出力する。その後、タイマー回路４２４は、ローレベルのリセット信号Ｒｓｓを出力する。
　カウンター回路４２３は、二次側伝送パルス信号Ｓｒｐのパルス数をカウントする。カウンター回路４２３は、例えば、二次側伝送パルス信号Ｓｒｐの各パルスの立ち上がり又は立ち下がりをパルスとして検出する構成であってもよいし、二次側伝送パルス信号Ｓｒｐの電圧レベルを検出し、閾値よりも高くなる回数をパルスとして検出してもよい。
　カウンター回路４２３は、伝送周期Ｆｔごとに検出したパルスを累積したカウント値Ｎｃに応じたカウント信号Ｓｃｔを生成し、カウント値判定回路４２５に出力する。カウンター回路４２３のリセット端子には、反転されたリセット信号Ｒｓｓが入力される。カウンター回路４２３は、リセット信号Ｒｓｓがハイレベルのときカウント値Ｎｃを累積し、リセット信号Ｒｓｓがローレベルのとき、カウント値Ｎｃをリセットするように構成されている。
　カウント値判定回路４２５は、カウンター回路４２３からのカウント信号Ｓｃｔを受信する。また、カウント値判定回路４２５は、タイマー回路４２４からのリセット信号Ｒｓｓを受信する。カウント値判定回路４２５は、カウンター回路４２３からのカウント信号Ｓｃｔに応じたカウント値Ｎｃを取得する。そして、カウント値判定回路４２５は、伝送周期Ｆｔの間、カウント値Ｎｃを保持し、保持しているカウント値Ｎｃに応じた出力信号Ｓｏｕｔを生成し、処理装置Ｐｒに出力する。処理装置Ｐｒは、出力信号Ｓｏｕｔに応じて、予め決められた出力電圧Ｖｏｕｔを出力可能な構成を有する。
　例えば、電子機器Ａがスイッチング出力部を有する構成の場合、処理装置Ｐｒは、スイッチング出力部に含まれるスイッチ素子のゲートを駆動する駆動信号を出力する構成とすることができる。このとき、出力信号Ｓｏｕｔは動作させる、つまり、有効にするスイッチング出力部を決定するイネーブル信号とすることができる。また、出力信号Ｓｏｕｔが２ビットの情報を有する信号であることから、処理装置Ｐｒからスイッチング出力部に出力する電圧値を特定する信号として用いることもできる。
　なお、スイッチング出力部としては、ハーフブリッジ出力部又はフルブリッジ出力部を挙げることができる。ハーフブリッジ出力部及びフルブリッジ出力部は、モータドライバなどの負荷駆動手段として用いられてもよいし、インバータなどの電力変換手段として用いられてもよい。ハーフブリッジ出力部及びフルブリッジ出力部のスイッチ素子は、ＩＧＢＴであってもよい。また、スイッチ素子は、ＭＯＳＦＥＴ［metal　oxide　semiconductor　field　effect　transistor］であってもよい。
　信号伝達装置４００は、マイコンＭ１と処理装置Ｐｒとを絶縁し、マイコンＭ１からの入力信号に基づいてスイッチング出力部のスイッチ素子のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）であるともいえる。
＜信号伝達装置４００の動作＞
　図１２は、信号伝達装置４００の動作時における信号状態の一例を示すタイミングチャートである。図１３は、入力信号Ｓｉｎを一次側伝送パルス信号Ｓｔｐに変換する変換テーブルＴｂの一例を示す図である。なお、詳細は後述するが、二次側伝送パルス信号Ｓｒｐを出力信号Ｓｏｕｔに変換する場合も同様の変換テーブルを用いる。そのため、図１３に示す変換テーブルＴｂには、二次側伝送パルス信号Ｓｒｐ及び出力信号Ｓｏｕｔについても記載している。
　図１２には、入力信号Ｓｉｎ、出力信号Ｓｏｕｔ、一次側伝送パルス信号Ｓｔｐ、二次側伝送パルス信号Ｓｒｐ、第１送信パルスＳｔ１、第２送信パルスＳｔ２、第１受信パルスＳｒ１、第２受信パルスＳｒ２、リセット信号Ｒｓｓ、カウント信号Ｓｃｔが描画されている。
　図１２に示すように、入力信号Ｓｉｎは、第１入力情報ＴＣ１及び第２入力情報ＴＣ２を有するの２ビットの信号である。第１入力情報ＴＣ１及び第２入力情報ＴＣ２は、それぞれ、ハイレベル及びローレベルをとる。また、出力信号Ｓｏｕｔは、第１出力情報ＴＤ１及び第２出力情報ＴＤ２を有する２ビットの信号である。第１出力情報ＴＤ１及び第２出力情報ＴＤ２は、それぞれ、ハイレベル及びローレベルをとる。詳細は後述するが、第１出力情報ＴＤ１及び第２出力情報ＴＤ２は、第１入力情報ＴＣ１及び第２入力情報ＴＣ２を信号伝達装置４００で伝達した情報である。
　伝送パルス信号生成回路４１２は、第１入力情報ＴＣ１及び第２入力情報ＴＣ２を受け、第１入力情報ＴＣ１及び第２入力情報ＴＣ２のレベルに応じて、一次側伝送パルス信号Ｓｔｐを生成する。伝送パルス信号生成回路４１２は、例えば、図１３に示す変換テーブルＴｂを参照し、入力信号Ｓｉｎに応じた一次側伝送パルス信号Ｓｔｐを生成する。図１３に示す変換テーブルＴｂは、第１入力情報ＴＣ１及び第２入力情報ＴＣ２のレベルと、一次側伝送パルス信号Ｓｔｐの伝送周期Ｆｔ（第１時間Ｔ１、例えば、１０μｓ）に含まれるパルス数Ｎｐと、を関連付けている。
　例えば、図１３に示すように、第１入力情報ＴＣ１及び第２入力情報ＴＣ２が、ともにローレベル（Ｌ）のとき、パルス数Ｎｐは「１」である。また、第１入力情報ＴＣ１及び第２入力情報ＴＣ２が、ともにハイレベル（Ｈ）のとき、パルス数Ｎｐは「４」である。このようにして、伝送パルス信号生成回路４１２は、第１入力情報ＴＣ１及び第２入力情報ＴＣ２のレベルを、パルス数Ｎｐに変換する。
　なお、本実施形態では、入力信号Ｓｉｎとして２ビットの信号としているが、これに限定されず、３ビット以上の信号であってもよい。例えば、３ビットの場合、一次側伝送パルス信号Ｓｔｐのパルス数Ｎｐは、「１」～「８」である。すなわち、入力信号Ｓｉｎがｎビットの信号の場合、一次側伝送パルス信号Ｓｔｐのパルス数Ｎｐは、「１」～「２ｎ」である。
　そして、伝送パルス信号生成回路４１２は、第１時間Ｔ１よりも短い第３時間Ｔ３（例えば、１μｓ）で決められたパルス数Ｎｐのパルスを出力するような一次側伝送パルス信号Ｓｔｐを生成する。なお、パルス周期Ｆｐ（例えば、１００ｎｓ）はトランス部４３０で信号を確実に伝送可能なように決められている。また、第３時間Ｔ３は、パルス周期Ｆｐでパルス数Ｎｐのパルスを出力した後にパルス周期Ｆｐの１つ分以上の時間が含まれるように決められている。
　図１２に示すように、入力信号Ｓｉｎは第１入力情報ＴＣ１及び第２入力情報ＴＣ２ともに、ハイレベルであるため、伝送パルス信号生成回路４１２は、伝送周期Ｆｔごとに４個のパルスを出力するような、一次側伝送パルス信号Ｓｔｐを生成する。
　図１２に示すように、パルス送信回路４１１は、一次側伝送パルス信号Ｓｔｐのパルスの立ち上がり時に第１送信パルスＳｔ１を出力する。また、パルス送信回路４１１は、一次側伝送パルス信号Ｓｔｐのパルスの立下り時に第２送信パルスＳｔ２を出力する。つまり、パルス送信回路４１１は、第１送信パルスＳｔ１と第２送信パルスＳｔ２を交互に出力する。
　第１送信パルスＳｔ１及び第２送信パルスＳｔ２は、トランス部４３０のトランス４３１及び４３２によって、第１受信パルスＳｒ１及び第２受信パルスＳｒ２として伝達される。そして、図１２に示すように、パルス受信回路４２１は、第１受信パルスＳｒ１を受信したときに立ち上がり、第２受信パルスＳｒ２を受信したときに立ち下がる二次側伝送パルス信号Ｓｒｐを生成する。
　二次側伝送パルス信号Ｓｒｐは、信号出力回路４２２に送られる。信号出力回路４２２のタイマー回路４２４は、二次側伝送パルス信号Ｓｒｐの各伝送周期Ｆｔの最初のパルスの立ち上がりを検出したとき、時間の計測を開始する。そして、タイマー回路４２４は、時間の計測と同時に、ハイレベルのリセット信号Ｒｓｓを出力する。タイマー回路４２４は、計測開始から第３時間Ｔ３経過した後、リセット信号Ｒｓｓをローレベルに立下げる。
　カウンター回路４２３は、伝送周期Ｆｔの最初のパルスの立ち上がりを検出したとき、カウント値Ｎｃを１とし、パルスの立ち上がりを検出する毎に、カウント値Ｎｃを「１」ずつ増加（カウントアップ）する。
　カウンター回路４２３は、リセット信号Ｒｓｓがハイレベルのとき、パルスを検出する毎にカウント値Ｎｃをカウントアップする。そして、カウンター回路４２３は、リセット信号Ｒｓｓがローレベルのとき、カウント値Ｎｃをリセットする。つまり、カウンター回路４２３は、二次側伝送パルス信号Ｓｒｐの各伝送周期Ｆｔの最初のパルスの立ち上がりから第３時間Ｔ３経過するまで、パルスを検出し、カウント値Ｎｃの累積を行う。そして、カウンター回路４２３は、現在のカウント値Ｎｃの情報を含むカウント信号Ｓｃｔをカウント値判定回路４２５に送る。また、カウンター回路４２３は、リセット信号Ｒｓｓがハイレベルに立ち上がったとき、カウント信号Ｓｃｔをローレベルに立下げる。
　カウント値判定回路４２５は、リセット信号Ｒｓｓがハイレベルからローレベルに立ち下がったとき、そのときに受信しているカウント信号Ｓｃｔに応じたカウント値Ｎｃを保持する。カウント値判定回路４２５は、図１３に示す変換テーブルＴｂを参照し、保持しているカウント値に基づいて出力信号Ｓｏｕｔを出力する。ここでは、カウント値Ｎｃが４なので、カウント値判定回路４２５は、第１出力情報ＴＤ１及び第２出力情報ＴＤ２がともにハイレベルである出力信号Ｓｏｕｔを処理装置Ｐｒに対して出力する。
　カウント値判定回路４２５は、次の伝送周期Ｆｔにおけるリセット信号Ｒｓｓがハイレベルからローレベルに立ち下がるまでの間、現在のカウント値を保持し、現在のカウント値に基づいて出力信号Ｓｏｕｔを出力する。
　次に、入力信号Ｓｉｎが切り替わる場合について説明する。図１４は、入力信号Ｓｉｎが切り替わるときの信号伝達装置４００の動作の一例を示す図である。図１４には、図１２と同じ信号が表示されている。そのため、図１４のタイミングチャートにおける各信号の説明は省略する。
　図１４に示すタイミングチャートにおいて、入力信号Ｓｉｎは、第１入力情報ＴＣ１及び第２入力情報ＴＣ２がともにハイレベルとなっている。そして、時刻Ｔｍ１において第１入力情報ＴＣ１がハイレベルからローレベルに立ち下がる。最初の伝送周期Ｆｔにおいて、伝送周期Ｆｔの開始から、第３時間Ｔ３経過するまでの間、リセット信号Ｒｓｓはハイレベルである。そのため、カウント値判定回路４２５は、直前の伝送周期Ｆｔで保持していたカウント値Ｎｃ（＝４）に応じて出力信号Ｓｏｕｔを出力する。
　伝送パルス信号生成回路４１２は、時刻Ｔｍ１が含まれる伝送周期Ｆｔの次の伝送周期Ｆｔ（以下、次の伝送周期Ｆｔと称する）では、第１入力情報ＴＣ１がローレベル且つ第２入力情報ＴＣ２がハイレベルのときのパルス数Ｎｐ（＝３）の一次側伝送パルス信号Ｓｔｐを送信する。
　次の伝送周期Ｆｔの開始から第３時間Ｔ３が経過したとき、カウント値判定回路４２５はカウント値Ｎｃが「４」から「３」に変化していることを認識する。そのため、カウント値判定回路４２５は、次の伝送周期Ｆｔの開始から第３時間Ｔ３経過した時刻Ｔｍ２で、第２出力情報ＴＤ２はハイレベルのまま、第１出力情報ＴＤ１をローレベルに変更した出力信号Ｓｏｕｔの出力を開始する。
　以上示したとおり、本実施形態にかかる信号伝達装置４００では、入力信号Ｓｉｎ及び出力信号Ｓｏｕｔが複数のビット数を有する信号であっても、２個のトランス４３１、４３２で信号を伝達できる。そのため、信号伝達装置４００のパッケージを小型化することが可能である。
　なお、上述の構成では、送信部４１０は、一次側伝送パルス信号Ｓｔｐの切り替わりを、次の伝送周期Ｆｔのタイミングとしているが、これに限定されない。送信部４１０は、入力信号Ｓｉｎの切り替わりから第３時間Ｔ３よりも大きく第１時間Ｔ１以下の第４時間Ｔ４が経過した時点から、一次側伝送パルス信号Ｓｔｐを切り替えてもよい（図１５参照）。
＜第１変形例＞
　図１６は、第１変形例の信号伝達装置４００の動作の一例を示すフローチャートである。図１６は、入力信号Ｓｉｎが切り替わるときの信号伝達装置４００の動作の一例を示す。第１変形例の信号伝達装置４００は、カウント値判定回路４２５の動作は異なるが、構成は図１０等に示す信号伝達装置４００と同じである。そのため、第１変形例の信号伝達装置４００において、図１０に示す信号伝達装置４００と実質上同じ部分には、同じ符号を付すとともに、詳細な説明は省略する。
　信号伝達装置４００では、トランス部４３０のトランス４３１及び４３２の電磁結合によって、信号を伝達している。このような構成において、電気的なノイズ、磁気等によって、伝達された信号にエラーが発生する場合がある。そこで、信号伝達装置４００では、伝達される信号の正確性を担保するために信号のチェックを実行している。以下に信号のチェックの方法の一例について説明する。
　第１変形例の信号伝達装置４００において、カウント値判定回路４２５は、その時受信しているカウント信号Ｓｃｔに応じた新たなカウント値Ｎｃ１を取得する（ステップＳ１０１）。そして、カウント値判定回路４２５は、リセット信号Ｒｓｓがハイレベルからローレベルに立ち下がったか否か検出する（ステップＳ１０２）。リセット信号Ｒｓｓがローレベルに立ち下がっていない場合（ステップＳ１０２でＮｏの場合）、カウント値判定回路４２５は、ステップＳ１０１に戻り、新たなカウント値Ｎｃ１の取得を行う。
　リセット信号Ｒｓｓがローレベルに立ち下がったことを検出したとき（ステップＳ１０２でＹｅｓのとき）、カウント値判定回路４２５は、保持しているカウント値Ｎｃ０があるか否か確認する（ステップＳ１０３）。保持しているカウント値Ｎｃ０がないとき（ステップＳ１０３でＮｏのとき）、カウント値判定回路４２５は、新たに取得したカウント値Ｎｃ１を保持しているカウント値Ｎｃ０とする（ステップＳ１０５）。そして、カウント値判定回路４２５は、保持しているカウント値Ｎｃ０に応じた出力信号Ｓｏｕｔを出力する（ステップＳ１０９）。
　カウント値判定回路４２５が保持しているカウント値Ｎｃ０があるとき（ステップＳ１０３でＹｅｓのとき）、カウント値判定回路４２５は新たなカウント値Ｎｃ１と保持しているカウント値Ｎｃ０が同じか否か確認する（ステップＳ１０４）。保持しているカウント値Ｎｃ０と新たなカウント値Ｎｃ１とが同じである場合（ステップＳ１０４でＹｅｓの場合）、カウント値判定回路４２５は、保持しているカウント値Ｎｃ０に応じた出力信号Ｓｏｕｔを出力する（ステップＳ１０９）。そして、処理は、ステップＳ１０１に戻る。
　保持しているカウント値Ｎｃ０と新たなカウント値Ｎｃ１が異なる場合（ステップＳ１０４でＮｏの場合）、カウント値判定回路４２５は保留しているカウント値Ｎｃ２があるか否か確認する（ステップＳ１０６）。保留しているカウント値Ｎｃ２とは、直前の伝送周期Ｆｔで取得したカウント値であって、取得したときに保持しているカウント値と異なる場合に生成される。
　保留しているカウント値Ｎｃ２がない場合（ステップＳ１０６でＮｏの場合）、カウント値判定回路４２５はカウント値Ｎｃ２を新たなカウント値Ｎｃ１に置き換える（ステップＳ１０７）。
　保留しているカウント値Ｎｃ２がある場合（ステップＳ１０６でＹｅｓの場合）、カウント値判定回路４２５は新たなカウント値Ｎｃ１と保留しているカウント値Ｎｃ２が同じか否か確認する（ステップＳ１０８）。新たなカウント値Ｎｃ１が保留しているカウント値Ｎｃ２と同じである場合（ステップＳ１０８でＹｅｓの場合）、カウント値判定回路４２５は、２回連続して同じカウント値を取得しているため、カウント値の変更がエラーではなく入力信号の変更であると判定する。その後、処理はステップＳ１０５に移動し、保持しているカウント値Ｎｃ０を現在のカウント値Ｎｃ１に置き換え、処理を継続する。
　新たなカウント値Ｎｃ１が保留しているカウント値Ｎｃ２と異なる場合（ステップＳ１０８でＮｏの場合）、カウント値判定回路４２５は、新たなカウント値Ｎｃ１を保留しているカウント値Ｎｃ２に置き換える（ステップＳ１０７）。その後、処理はステップＳ１０９に移動し、処理を継続する。
　カウント値判定回路４２５は、連続して取得されたカウント値が同じである場合、入力信号の変化によるカウント値の変化であると判定し、新たに取得されたカウント値を保持し、保持されたカウント値に応じた出力信号Ｓｏｕｔを出力する。一方で、直前のカウント値と異なるカウント値を新たなに取得した場合、新たなカウント値は、エラーによる可能性があると判定し、現在保持されているカウント値に応じた出力信号Ｓｏｕｔを出力する。このようにすることで、エラーによる出力信号Ｓｏｕｔが入力信号Ｓｉｎと異なる信号になることを抑制することができる。
　なお、上述の例では、カウント値判定回路４２５は、２回連続同じカウント値になったときに、新たなカウント値がエラーではないと判定しているが、これに限定されず、３回以上連続して同じカウント値である場合にエラーではないと判定してもよい。
＜第２変形例＞
　図１７は、第２変形例の信号伝達装置４００の動作の一例を示すタイミングチャートである。図１８は、第２変形例の信号伝達装置４００の動作を示すフローチャートである。第２変形例の信号伝達装置４００は、タイマー回路４２４の動作が異なる。また、リセット信号Ｒｓｔが入力したときのカウンター回路４２３及びカウント値判定回路４２５の動作も異なる。これ以外の点については、図１０等に示す信号伝達装置４００と同じである。そのため、第２変形例の信号伝達装置４００において、図１０に示す信号伝達装置４００と実質上同じ部分には、同じ符号を付すとともに、詳細な説明は省略する。
　図１７に示すように、タイマー回路４２４は、パルス状のリセット信号Ｒｓｔを出力する。そして、タイマー回路４２４から出力されたリセット信号Ｒｓｔは、カウンター回路４２３及びカウント値判定回路４２５に入力している。
　図１８に示すとおり、信号伝達装置４００において、タイマー回路４２４は、二次側伝送パルス信号Ｓｒｐのパルスの立ち下がりを検出する（ステップＳ２０１）。そして、タイマー回路４２４は、検出したパルスの立ち下がりから時間の計測を開始する（ステップＳ２０２）。そして、タイマー回路４２４は、新たなパルスの立ち上がりを検出したか否か確認する（ステップＳ２０３）。パルスの立ち上がりを確認した場合（ステップＳ２０３でＹｅｓの場合）、タイマー回路４２４は、計測時間をリセットし（ステップＳ２０４）、ステップＳ２０３に戻り、パルスの立ち下がりの検出を行う。
　新たなパルスの立ち上がりが検出されない場合（ステップＳ２０３でＮｏの場合）、計測開始からの時間が第５時間Ｔ５（例えば、５００ｎｓ）経過したか否か確認する（ステップＳ２０５）。計測開始からの時間が第５時間Ｔ５経過していない場合（ステップＳ２０５でＮｏの場合）、タイマー回路４２４は、この後パルスの立ち上がりが検出さ入れる可能性があると判定し、ステップＳ２０３に戻り、パルスの立ち上がりの検出を行う。
　また、計測開始からの時間が第５時間Ｔ５を経過した場合（ステップＳ２０５でＹｅｓの場合）、タイマー回路４２４は、パルス状のリセット信号Ｒｓｔを出力する（ステップＳ２０６）。タイマー回路４２４は、計測時間をリセットし（ステップＳ２０７）た後、ステップＳ２０１から処理を継続する。
　カウンター回路４２３は、リセット信号Ｒｓｔの入力によって、カウント値Ｎｃがリセットされるように構成されている。また、カウント値判定回路４２５は、リセット信号Ｒｓｔが入力されたときに入力されているカウント信号Ｓｃｔに応じたカウント値Ｎｃを保持し、カウント値Ｎｃの応じた出力信号Ｓｏｕｔを出力する。
　図１７に示すように、時刻Ｔｍ３で第１入力情報ＴＣ１がローレベル立ち下がったとする。このとき、送信部４１０は、時刻Ｔｍ３の直後の伝送周期Ｆｔの開始から、パルス数Ｎｐ（＝３）の一次側伝送パルス信号Ｓｔｐを送信する。そして、タイマー回路４２４は、３個目のパルスの立ち下がりを検出した後、第５時間Ｔ５を経過したときに、二次側伝送パルス信号Ｓｒｐのパルス数Ｎｐが４から３に切り替わったと判定する。これにより、カウント値判定回路４２５は、第５時間Ｔ５経過したとき、第１出力情報ＴＤ１をローレベルとした、出力信号Ｓｏｕｔを出力する。
　このように、タイマー回路４２４が、二次側伝送パルス信号Ｓｒｐのパルスの立ち下がりから時間を計測するように構成することで、伝送周期Ｆｔにおけるパルス数を正確に検出することができる。また、二次側伝送パルス信号Ｓｒｐの伝送周期Ｆｔの最初からパルス数を確定するまでの時間を短くすることができる。
＜車両への適用＞
　図１９は、車両の外観を示す図である。本構成例の車両Ｂは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。
　車両Ｂには、エンジン車のほか、電動車（ＢＥＶ［battery　electric　vehicle］、ＨＥＶ［hybrid　electric　vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in　hybrid　electric　vehicle／plug-in　hybrid　vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel　cell　electric　vehicle／fuel　cell　vehicle］などのｘＥＶ）も含まれる。
　なお、先に説明した信号伝達装置２００又は４００は、車両Ｂに搭載される電子機器のいずれにも組み込むことが可能である。
＜その他＞
　上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本開示の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　以上説明した信号伝達装置（４００）は入力信号（Ｓｉｎ）が入力されるとともに予め決められた第１時間（Ｔ１）経過するごとに入力信号（Ｓｉｎ）に応じて決められたパルス数（Ｎｐ）の一次伝送パルス信号（Ｓｔｐ）を出力するように構成された送信部（４１０）と、送信部（４１０）との間で絶縁通信を行うことで一次側伝送パルス信号（Ｓｔｐ）と同数のパルス数（Ｎｐ）の二次側伝送パルス信号（Ｓｒｐ）を受信するとともに二次側伝送パルス信号（Ｓｒｐ）に含まれるパルス数（Ｎｐ）を取得し、パルス数（Ｎｐ）に応じて出力信号（Ｓｏｕｔ）を出力するように構成された受信部（４２０）と、を有するように構成された構成（第１の構成）である。
　上記第１の構成の信号伝達装置（４００）において、受信部（４２０）は、二次側伝送パルス信号（Ｓｒｐ）に含まれるパルス数（Ｎｐ）が連続して所定回数同じであるときに出力信号（Ｓｏｕｔ）を生成するように構成された構成（第２の構成）である。
　上記第１又は第２の構成の信号伝達装置（４００）において、直前のパルス数（Ｎｐ）と異なるパルス数（Ｎｐ）を取得した場合、受信部（４２０）は現在出力中の出力信号（Ｓｏｕｔ）の出力を行うように構成された構成（第３の構成）である。
　上記第１から第３のいずれかの構成の信号伝達装置（４００）において、送信部（４１０）は、複数ビットの入力信号（Ｓｉｎ）に応じて１つの伝送パルス信号（Ｓｔｐ）を生成するように構成された構成（第４の構成）である。
　上記第１から第４のいずれかの構成の信号伝達装置（４００）において、送信部（４１０）は、第１時間（Ｔ１）よりも短い第２時間（Ｔ２）の間に全てのパルスが立ち上がる一次側伝送パルス信号（Ｓｔｐ）を生成するように構成され、受信部（４２０）は、二次側伝送パルス信号（Ｓｒｐ）のパルス数（Ｎｐ）をカウントするように構成されたカウンター回路（４２３）と、カウンター回路（４２３）から取得したパルス数（Ｎｐ）が連続して同じであるか否か判定するように構成されたカウント値判定回路（４２５）と、を有しカウンター回路（４２３）は、第１時間（Ｔ１）未満且つ第２時間（Ｔ２）以上の第３時間（Ｔ３）が経過するごとにカウントしたパルス数（Ｎｐ）をリセットし、カウント値判定回路（４２５）は、カウンター回路（４２３）がリセットされたときのパルス数（Ｎｐ）を二次側伝送パルス信号（Ｓｒｐ）のパルス数（Ｎｐ）とするように構成された構成（第５の構成）である。
　上記第５の構成の信号伝達装置（４００）において、送信部（４１０）は、入力信号（Ｓｉｎ）が切り替わったとき、その切り替わりのタイミングから第３時間（Ｔ３）よりも大きく第１時間（Ｔ１）以下の第４時間（Ｔ４）が経過した時点から新たな一次側伝送パルス信号（Ｓｔｐ）を出力するように構成された構成（第６の構成）である。
　上記第１から第４のいずれかの構成の信号伝達装置（４００）において、前記送信部（４１０）は、第１時間（Ｔ１）よりも短い第２時間（Ｔ２）の間に全てのパルスが立ち上がる一次側伝送パルス信号（Ｓｔｐ）を生成するように構成され、受信部（４２０）は、二次側伝送パルス信号（Ｓｒｐ）のパルス数（Ｎｐ）をカウントするように構成されたカウンター回路（４２３）と、カウンター回路（４２３）から取得したパルス数（Ｎｐ）が連続して同じであるか否か判定するように構成されたカウント値判定回路（４２５）と、を有し、パルスの立下りからの時間が第１時間（Ｔ１）と第２時間（Ｔ２）との差分値よりも小さい第５時間（Ｔ５）経過するまでに、カウンター回路（４２３）がパルス数（Ｎｐ）を更新しない場合、カウンター回路（４２３）はパルス数（Ｎｐ）をリセットし、前記判定部は、前記カウンター回路がリセットされたときのパルス数を前記伝送パルス信号のパルス数とするように構成された構成（第７の構成）である。
　上記第１から第６のいずれかの構成の信号伝達装置（４００）において、送信部（４１０）と、受信部（４２０）と、は、単一のパッケージに封止されるように構成された構成（第８の構成）である。
　また、例えば、本開示に係る電子機器（Ａ）は、スイッチング素子と、上記第１から第８のいずれかの構成の信号伝達装置（４００）と、を有し、受信部（４２０）は、スイッチング素子を駆動させる情報を含む出力信号（Ｓｏｕｔ）を出力可能なように構成された構成（第９の構成）である。
　また、例えば、本開示に係る車両（Ｂ）は、上記第１から第８のいずれかの構成の信号伝達装置（４００）を有する構成（第１０の構成）である。
　　　５　　半導体装置
　　　１１、１１Ａ～１１Ｆ　　低電位端子
　　　１２、１２Ａ～１２Ｆ　　高電位端子
　　　２１、２１Ａ～２１Ｄ　　変圧器（トランス）
　　　２２　　低電位コイル（一次側コイル）
　　　２３　　高電位コイル（二次側コイル）
　　　２４　　第１内側末端
　　　２５　　第１外側末端
　　　２６　　第１螺旋部
　　　２７　　第２内側末端
　　　２８　　第２外側末端
　　　２９　　第２螺旋部
　　　３１　　第１低電位配線
　　　３２　　第２低電位配線
　　　３３　　第１高電位配線
　　　３４　　第２高電位配線
　　　４１　　半導体チップ
　　　４２　　第１主面
　　　４３　　第２主面
　　　４４Ａ～４４Ｄ　　チップ側壁
　　　４５　　第１機能デバイス
　　　５１　　絶縁層
　　　５２　　絶縁主面
　　　５３Ａ～５３Ｄ　　絶縁側壁
　　　５５　　最下絶縁層
　　　５６　　最上絶縁層
　　　５７　　層間絶縁層
　　　５８　　第１絶縁層
　　　５９　　第２絶縁層
　　　６０　　第２機能デバイス
　　　６１　　シール導体
　　　６２　　デバイス領域
　　　６３　　外側領域
　　　６４　　シールプラグ導体
　　　６５　　シールビア導体
　　　６６　　第１内側領域
　　　６７　　第２内側領域
　　　７１　　貫通配線
　　　７２　　低電位接続配線
　　　７３　　引き出し配線
　　　７４　　第１接続プラグ電極
　　　７５　　第２接続プラグ電極
　　　７６　　パッドプラグ電極
　　　７７　　基板プラグ電極
　　　７８　　第１電極層
　　　７９　　第２電極層
　　　８０　　配線プラグ電極
　　　８１　　高電位接続配線
　　　８２　　パッドプラグ電極
　　　８５　　ダミーパターン
　　　８６　　高電位ダミーパターン
　　　８７　　第１高電位ダミーパターン
　　　８８　　第２高電位ダミーパターン
　　　８９　　第１領域
　　　９０　　第２領域
　　　９１　　第３領域
　　　９２　　第１接続部
　　　９３　　第１パターン
　　　９４　　第２パターン
　　　９５　　第３パターン
　　　９６　　第１外周ライン
　　　９７　　第２外周ライン
　　　９８　　第１中間ライン
　　　９９　　第１接続ライン
　　　１００　　スリット
　　　１３０　　分離構造
　　　１４０　　無機絶縁層
　　　１４１　　第１無機絶縁層
　　　１４２　　第２無機絶縁層
　　　１４３　　低電位パッド開口
　　　１４４　　高電位パッド開口
　　　１４５　　有機絶縁層
　　　１４６　　第１部分
　　　１４７　　第２部分
　　　１４８　　低電位端子開口
　　　１４９　　高電位端子開口
　　　２００　　信号伝達装置
　　　２００ｐ　　一次回路系
　　　２００ｓ　　二次回路系
　　　２１０　　コントローラチップ（第１チップ）
　　　２１１　　パルス送信回路（パルスジェネレータ）
　　　２１２、２１３　バッファ
　　　２２０　　ドライバチップ（第２チップ）
　　　２２１、２２２　　バッファ
　　　２２３　　パルス受信回路（ＲＳフリップフロップ）
　　　２２４　　ドライバ
　　　２３０　　トランスチップ（第３チップ）
　　　２３０ａ　　第１配線層（下層）
　　　２３０ｂ　　第２配線層（上層）
　　　２３１、２３２　　トランス
　　　２３１ｐ、２３２ｐ　　一次側コイル
　　　２３１ｓ、２３２ｓ　　二次側コイル
　　　３００　　トランスチップ
　　　３０１　　第１トランス
　　　３０２　　第２トランス
　　　３０３　　第３トランス
　　　３０４　　第４トランス
　　　３０５　　第１ガードリング
　　　３０６　　第２ガードリング
　　　ａ１～ａ８　　パッド（第１の電流供給用パッドに相当）
　　　ｂ１～ｂ８　　パッド（第１の電圧測定用パッドに相当）
　　　ｃ１～ｃ４　　パッド（第２の電流供給用パッドに相当）
　　　ｄ１～ｄ４　　パッド（第２の電圧測定用パッドに相当）
　　　ｅ１、ｅ２　　パッド
　　　Ｌ１ｐ、Ｌ２ｐ　　一次側コイル
　　　Ｌ１ｓ、Ｌ２ｓ、Ｌ３ｓ、Ｌ４ｓ　　二次側コイル
　　　Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６　　外部端子
　　　Ｘ２１、Ｘ２２、Ｘ２３　　内部端子
　　　Ｙ２１、Ｙ２２、Ｙ２３　　配線
　　　Ｚ２１、Ｚ２２、Ｚ２３　　ビア
　　　４００　　　信号伝達装置
　　　４１０　　　送信部
　　　４１１　　　パルス送信回路
　　　４１２　　　伝送パルス信号生成回路
　　　４２０　　　受信部
　　　４２１　　　パルス受信回路
　　　４２２　　　信号出力回路
　　　４２３　　　カウンター回路
　　　４２４　　　タイマー回路
　　　４２５　　　カウント値判定回路
　　　４３０　　　トランス部
　　　４３１、４３２　トランス

Claims (10)

  1. 　入力信号が入力されるとともに予め決められた第１時間経過するごとに前記入力信号に応じて決められたパルス数の一次側伝送パルス信号を出力するように構成された送信部と、
    　前記送信部との間で絶縁通信を行うことで前記一次側伝送パルス信号と同数のパルス数の二次側伝送パルス信号を受信するとともに前記二次側伝送パルス信号に含まれるパルス数を取得し、前記パルス数に応じて出力信号を出力するように構成された受信部と、を有するように構成された信号伝達装置。
  2. 　前記受信部は、前記二次側伝送パルス信号に含まれる前記パルス数が連続して所定回数同じであるときに当該パルス数に応じた前記出力信号を生成するように構成された請求項１に記載の信号伝達装置。
  3. 　直前のパルス数と異なるパルス数を取得した場合、前記受信部は現在出力中の前記出力信号の出力を行うように構成された請求項１又は請求項２に記載の信号伝達装置。
  4. 　前記送信部は、複数ビットの前記入力信号に応じて１つの前記一次側伝送パルス信号を生成するように構成された請求項１から請求項３のいずれかに記載の信号伝達装置。
  5. 　前記送信部は、前記第１時間よりも短い第２時間の間に全てのパルスが立ち上がる前記一次側伝送パルス信号を生成するように構成され、
    　前記受信部は、
    　前記二次側伝送パルス信号の前記パルス数をカウントするように構成されたカウンター回路と、
    　前記カウンター回路から取得した前記パルス数が連続して同じであるか否か判定するように構成されたカウント値判定回路と、を有し、
    　前記カウンター回路は、前記第１時間未満且つ前記第２時間以上の第３時間が経過するごとにカウントした前記パルス数をリセットし、前記カウント値判定回路は、前記カウンター回路がリセットされたときのパルス数を前記二次側伝送パルス信号のパルス数とするように構成された請求項１から請求項４のいずれかに記載の信号伝達装置。
  6. 　前記送信部は、前記入力信号が切り替わったとき、その切り替わりのタイミングから前記第３時間よりも大きく第１時間以下の第４時間が経過した時点から新たな前記一次側伝送パルス信号を出力するように構成された請求項５に記載の信号伝達装置。
  7. 　前記送信部は、前記第１時間よりも短い第２時間の間に全てのパルスが立ち上がる前記一次側伝送パルス信号を生成するように構成され、
    　前記受信部は、
    　前記二次側伝送パルス信号の前記パルス数をカウントするように構成されたカウンター回路と、
    　前記カウンター回路から取得した前記パルス数が連続して同じであるか否か判定するように構成されたカウント値判定回路と、を有し、
    　前記パルスの立下りからの時間が前記第１時間と前記第２時間との差分値よりも小さい第５時間経過するまでに、前記カウンター回路がパルス数を更新しない場合、前記カウンター回路は前記パルス数をリセットし、前記カウント値判定回路は、前記カウンター回路がリセットされたときのパルス数を前記二次側伝送パルス信号のパルス数とするように構成された請求項１から請求項４のいずれかに記載の信号伝達装置。
  8. 　前記送信部と、前記受信部と、は、単一のパッケージに封止されるように構成された請求項１から請求項６のいずれかに記載の信号伝達装置。
  9. 　スイッチング素子と、
    　請求項１から請求項８のいずれかに記載の信号伝達装置と、を有し、
    　前記受信部は、前記スイッチング素子を駆動させる情報を含む前記出力信号を出力可能なように構成された電子機器。
  10. 　請求項１から請求項８のいずれかに記載の信号伝達装置を有するように構成された車両。
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