WO2025009524A1 - 窒化物半導体装置およびその製造方法 - Google Patents

窒化物半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2025009524A1
WO2025009524A1 PCT/JP2024/023920 JP2024023920W WO2025009524A1 WO 2025009524 A1 WO2025009524 A1 WO 2025009524A1 JP 2024023920 W JP2024023920 W JP 2024023920W WO 2025009524 A1 WO2025009524 A1 WO 2025009524A1
Authority
WO
WIPO (PCT)
Prior art keywords
nitride semiconductor
layer
metal layer
semiconductor device
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2024/023920
Other languages
English (en)
French (fr)
Inventor
裕介 神田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Nuvoton Technology Corp Japan
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nuvoton Technology Corp Japan filed Critical Nuvoton Technology Corp Japan
Priority to CN202480041996.2A priority Critical patent/CN121420650A/zh
Priority to JP2024566434A priority patent/JP7618119B1/ja
Publication of WO2025009524A1 publication Critical patent/WO2025009524A1/ja
Priority to US19/423,481 priority patent/US20260114028A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H10D84/813—Combinations of field-effect devices and capacitor only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/021—Manufacture or treatment of resistors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/40—Resistors
    • H10D1/47—Resistors having no potential barriers
    • H10D1/474—Resistors having no potential barriers comprising refractory metals, transition metals, noble metals, metal compounds or metal alloys, e.g. silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/694—Electrodes comprising noble metals or noble metal oxides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H10D84/817—Combinations of field-effect devices and resistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/87—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of PN-junction gate FETs

Definitions

  • This disclosure relates to a nitride semiconductor device and a method for manufacturing the same.
  • Patent Document 1 discloses an electronic device that includes an inductor made of a GaN layer, an AlGaN layer provided on the GaN layer, a p-type GaN layer provided on the AlGaN layer, and a metal layer provided on the p-type GaN layer.
  • a depletion layer is formed in the semiconductor layer, extending from the interface with the metal layer.
  • the formed depletion layer causes an increase in parasitic capacitance.
  • the parasitic capacitance may cause wiring delays when the device is operated at high frequencies.
  • the carrier density changes due to the voltage applied to the device, the magnitude of the parasitic capacitance also changes.
  • variations in high frequency operation may occur.
  • the present disclosure therefore provides a nitride semiconductor device with excellent high-frequency characteristics and a method for manufacturing the same.
  • a nitride semiconductor device is a nitride semiconductor device including an active element and a passive element, and includes a nitride semiconductor layer that is divided into an active region and an inactive region in a planar view, and a metal layer that contacts the nitride semiconductor layer in the inactive region, the active element being provided in the active region, the passive element being provided in the inactive region, and the metal layer including a coherent state or a metamorphic state with respect to the nitride semiconductor layer.
  • a method for manufacturing a nitride semiconductor device is a method for manufacturing a nitride semiconductor device including an active element and a passive element, and includes the steps of forming a nitride semiconductor layer that is divided into an active region and an inactive region in a planar view, and forming a metal layer in contact with the nitride semiconductor layer in the inactive region, wherein the active element is provided in the active region, the passive element is provided in the inactive region, and the metal layer includes a coherent state or a metamorphic state with respect to the nitride semiconductor layer.
  • This disclosure makes it possible to provide a nitride semiconductor device with excellent high-frequency characteristics and a method for manufacturing the same.
  • FIG. 1A is a cross-sectional view of a nitride semiconductor device according to a first embodiment including a capacitor as a passive element.
  • FIG. 1B is a cross-sectional view showing a nitride semiconductor device according to the first embodiment including a resistor element as a passive element.
  • FIG. 1C is a cross-sectional view showing a nitride semiconductor device according to the first embodiment including an inductor as an active element.
  • FIG. 2A is a diagram showing a hexagonal close-packed crystal structure.
  • FIG. 2B is a diagram showing a crystal structure of a face-centered cubic lattice structure.
  • FIG. 1A is a cross-sectional view of a nitride semiconductor device according to a first embodiment including a capacitor as a passive element.
  • FIG. 1B is a cross-sectional view showing a nitride semiconductor device according to the first embodiment including a resistor element as a passive element.
  • FIG. 1C
  • FIG. 3A is a cross-sectional view of a nitride semiconductor device according to a first modification of the first embodiment, which includes a capacitor as a passive element.
  • FIG. 3B is a cross-sectional view showing a nitride semiconductor device according to a first modification of the first embodiment, which includes a resistor element as a passive element.
  • FIG. 3C is a cross-sectional view showing a nitride semiconductor device according to a first modification of the first embodiment, which includes an inductor as an active element.
  • FIG. 4A is a cross-sectional view of a nitride semiconductor device according to a second modification of the first embodiment, which includes a capacitor as a passive element.
  • FIG. 4B is a cross-sectional view showing a nitride semiconductor device according to Modification 2 of the first embodiment, which includes a resistor element as a passive element.
  • FIG. 4C is a cross-sectional view showing a nitride semiconductor device according to Modification 2 of the first embodiment, which includes an inductor as an active element.
  • FIG. 5A is a cross-sectional view of a nitride semiconductor device according to a third modification of the first embodiment, including a capacitor as a passive element.
  • FIG. 5B is a cross-sectional view showing a nitride semiconductor device according to Modification 3 of the first embodiment, which includes a resistor element as a passive element.
  • FIG. 5C is a cross-sectional view showing a nitride semiconductor device according to Modification 3 of the first embodiment, which includes an inductor as an active element.
  • FIG. 6 is a flowchart showing a first example of a method for manufacturing a nitride semiconductor device according to the first embodiment.
  • FIG. 7A is a cross-sectional view illustrating a step included in a first example of a method for manufacturing a nitride semiconductor device according to the first embodiment.
  • FIG. 7B is a cross-sectional view illustrating a step included in the first example of the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 7C is a cross-sectional view illustrating a step included in the first example of the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 7D is a cross-sectional view illustrating a step included in the first example of the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 7E is a cross-sectional view illustrating a step included in the first example of the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 7F is a cross-sectional view illustrating a step included in the first example of the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 8 is a flowchart showing a second example of the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 9A is a cross-sectional view illustrating a step included in the second example of the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 9B is a cross-sectional view illustrating a step included in the second example of the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 10 is a flowchart showing a third example of the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 11 is a cross-sectional view of a nitride semiconductor device according to the second embodiment.
  • FIG. 12 is a cross-sectional view of a nitride semiconductor device according to a modification of the second embodiment.
  • a nitride semiconductor device is a nitride semiconductor device including an active element and a passive element, and includes a nitride semiconductor layer divided into an active region and an inactive region in a planar view, and a metal layer in contact with the nitride semiconductor layer in the inactive region, wherein the active element is provided in the active region, the passive element is provided in the inactive region, and the metal layer includes a coherent state or a metamorphic state with respect to the nitride semiconductor layer.
  • the metal layer is provided in an inactive region, passive elements including the metal layer are less susceptible to carrier fluctuations during high-frequency operation. This makes it possible to realize a nitride semiconductor device with excellent high-frequency characteristics.
  • the nitride semiconductor device is the nitride semiconductor device according to the first aspect, in which the nitride semiconductor layer includes a channel layer and a barrier layer provided above the channel layer, and the active element includes a two-dimensional electron gas generated near the interface between the channel layer and the barrier layer.
  • a nitride semiconductor device is the nitride semiconductor device according to the second aspect, wherein, in the active region, the carrier density of the channel layer is 1 ⁇ 10 15 cm ⁇ 3 or more.
  • a nitride semiconductor device is the nitride semiconductor device according to any one of the first to third aspects, wherein the nitride semiconductor layer has a stacked structure consisting of a plurality of layers, and in the inactive region, a carrier density of a top layer of the nitride semiconductor layer is less than 1 ⁇ 10 15 cm -3 .
  • the nitride semiconductor device according to the fifth aspect of the present disclosure is a nitride semiconductor device according to any one of the first to fourth aspects, in which the contact surface between the nitride semiconductor layer and the metal layer in the inactive region is located below the top surface of the nitride semiconductor layer in the active region.
  • the inactive region it is possible to prevent the generation of 2DEG by, for example, removing most or all of the barrier layer.
  • the nitride semiconductor device is the nitride semiconductor device according to either the second or third aspect, in which the nitride semiconductor layer further includes a buffer layer provided below the channel layer, and the metal layer contacts the buffer layer in the inactive region.
  • the buffer layer is generally a highly resistive layer with a sufficiently low carrier concentration. This reduces operational variation, thereby improving the high-frequency characteristics of passive elements.
  • the nitride semiconductor device according to the seventh aspect of the present disclosure is a nitride semiconductor device according to any one of the first to sixth aspects, in which the nitride semiconductor layer includes an impurity region doped with C or Fe, and the metal layer contacts the impurity region in the inactive region.
  • the impurity regions doped with C or Fe become highly resistive. This reduces operational variation, improving the high frequency characteristics of the passive element.
  • the nitride semiconductor device is a nitride semiconductor device according to any one of the first to seventh aspects, in which the metal layer includes a barrier metal layer and a low-resistance metal layer provided above the barrier metal layer and having a lower resistance than the barrier metal layer.
  • the passive elements are less susceptible to the effects of carrier fluctuations. This improves the high-frequency characteristics of the passive elements.
  • the nitride semiconductor device according to the ninth aspect of the present disclosure is a nitride semiconductor device according to any one of the first to eighth aspects, in which the passive element is a resistive element including the metal layer.
  • the nitride semiconductor device is a nitride semiconductor device according to any one of the first to eighth aspects, in which the passive element is a capacitor including the metal layer as a lower electrode.
  • abnormal growth such as hillocks is suppressed, which makes it possible to suppress a decrease in the coverage of the insulating layer and electric field concentration. This makes it possible to suppress a decrease in the breakdown voltage of the capacitor.
  • the nitride semiconductor device according to an eleventh aspect of the present disclosure is a nitride semiconductor device according to any one of the first to eighth aspects, in which the passive element is an inductor including the metal layer.
  • the nitride semiconductor device is the nitride semiconductor device according to the eighth aspect, in which the lattice constant of the barrier metal layer is larger than the lattice constant of the low-resistance metal layer and is equal to or smaller than ⁇ 2 times the lattice constant of the a-axis of the nitride semiconductor layer at the contact surface with the metal layer.
  • the nitride semiconductor device according to the thirteenth aspect of the present disclosure is the nitride semiconductor device according to the twelfth aspect, in which the lattice constant of each of the low-resistance metal layer and the barrier metal layer is 90% or more of ⁇ 2 times the lattice constant of the a-axis of the nitride semiconductor layer at the contact surface with the metal layer.
  • the nitride semiconductor device according to the fourteenth aspect of the present disclosure is the nitride semiconductor device according to the eighth, twelfth or thirteenth aspect, in which the low-resistance metal layer has a face-centered cubic lattice structure composed of at least one element selected from the group consisting of Al, Cu, Au, Ag and Pt.
  • the nitride semiconductor device according to the fifteenth aspect of the present disclosure is a nitride semiconductor device according to any one of the eighth aspect and the twelfth to fourteenth aspects, in which the barrier metal layer has a NaCl type structure composed of at least one element selected from the group consisting of Ti, Ta, W and Hf, and at least one element of N and C.
  • the nitride semiconductor device is the nitride semiconductor device according to any one of the eighth aspect and the twelfth to fifteenth aspects, in which the metal layer is provided between the barrier metal layer and the nitride semiconductor layer and further includes a layer having a hexagonal close-packed structure composed of at least one element selected from the group consisting of Ti, Ta, W, and Hf.
  • the nitride semiconductor device is a nitride semiconductor device according to any one of the first to sixteenth aspects, in which the active element includes a gate electrode, a source electrode, and a drain electrode, and at least one of the gate electrode, the source electrode, and the drain electrode includes the same material as at least a portion of the metal layer.
  • the method for manufacturing a nitride semiconductor device is a method for manufacturing a nitride semiconductor device including an active element and a passive element, and includes the steps of forming a nitride semiconductor layer that is divided into an active region and an inactive region in a planar view, and forming a metal layer that contacts the nitride semiconductor layer in the inactive region, wherein the active element is provided in the active region, the passive element is provided in the inactive region, and the metal layer includes a coherent state or a metamorphic state with respect to the nitride semiconductor layer.
  • the method for manufacturing a nitride semiconductor device is the method for manufacturing a nitride semiconductor device according to the 18th aspect, and includes the steps of forming a first recess in the nitride semiconductor layer, forming a source electrode and a drain electrode of the active element in the first recess, forming a gate electrode of the active element on the nitride semiconductor layer, and forming a second recess in the nitride semiconductor layer before forming the metal layer, and in the step of forming the metal layer, the metal layer is formed on the bottom surface of the second recess.
  • the method for manufacturing a nitride semiconductor device according to the twentieth aspect of the present disclosure is the method for manufacturing a nitride semiconductor device according to the nineteenth aspect, in which the step of forming the first recess portion and the step of forming the second recess portion are performed simultaneously.
  • the method for manufacturing a nitride semiconductor device according to the twenty-first aspect of the present disclosure is the method for manufacturing a nitride semiconductor device according to the nineteenth or twentieth aspect, in which the step of forming the metal layer and the step of forming the gate electrode are performed simultaneously.
  • the method for manufacturing a nitride semiconductor device according to the twenty-second aspect of the present disclosure is the method for manufacturing a nitride semiconductor device according to the twenty-first aspect, in which the passive element is a capacitor including the metal layer as a lower electrode, and the method for manufacturing the nitride semiconductor device further includes a step of forming an insulating layer on the metal layer, and a step of forming an upper electrode on the insulating layer.
  • abnormal growth such as hillocks is suppressed, which makes it possible to suppress a decrease in the coverage of the insulating layer and electric field concentration. This makes it possible to suppress a decrease in the breakdown voltage of the capacitor.
  • each figure is a schematic diagram and is not necessarily an exact illustration. Therefore, for example, the scales of each figure do not necessarily match.
  • substantially the same configuration is given the same reference numerals, and duplicate explanations are omitted or simplified.
  • the x-axis, y-axis, and z-axis refer to the three axes of a three-dimensional Cartesian coordinate system.
  • the z-axis direction is perpendicular to the main surface of the substrate, and the x-axis and y-axis directions are parallel to the main surface of the substrate.
  • the "principal surface" of a substrate refers to the main surface of the substrate, for example the surface with the largest area, or the surface located opposite the surface with the largest area and having an area equivalent to that of the surface with the largest area.
  • the principal surface is usually flat, but may include minute irregularities or curvatures.
  • the terms “above” and “below” do not refer to the upward (vertically upward) and downward (vertically downward) directions in an absolute spatial sense, but are used as terms defined by a relative positional relationship based on the stacking order in the stacked configuration. Specifically, the positive direction of the z axis is considered to be “above”, and the negative direction of the z axis is considered to be “below”. Furthermore, the terms “above” and “below” are applied not only to cases where two components are arranged with a gap between them and another component exists between the two components, but also to cases where two components are arranged closely together and are in contact with each other.
  • planar view means a view perpendicular to the main surface of the substrate. Specifically, “planar view” means a view from the positive or negative side of the z-axis.
  • a layer consisting of one or more elements or compositions, and a layer composed of one or more elements or compositions mean that the layer contains substantially only one or more elements or compositions.
  • the layer may contain other elements as impurities, for example elements that are unavoidable during manufacturing, at a rate of 1% or less.
  • ordinal numbers such as “first” and “second” do not refer to the number or order of components, unless otherwise specified, but are used for the purpose of avoiding confusion between and distinguishing between components of the same type.
  • the nitride semiconductor device includes an active element and a passive element.
  • the active element is, for example, a transistor or a tunnel diode.
  • the passive element is, for example, a capacitor, a resistive element, an inductor, etc.
  • a nitride semiconductor device including a capacitor as a passive element will first be described with reference to FIG. 1A.
  • a configuration including a resistive element or an inductor will be described later with reference to FIG. 1B or FIG. 1C.
  • FIG. 1A is a cross-sectional view of a nitride semiconductor device 1 according to the present embodiment, which includes a capacitor 20 as a passive element. As shown in FIG. 1A, the nitride semiconductor device 1 includes a transistor 10 and a capacitor 20. The nitride semiconductor device 1 also includes a substrate 110 and a nitride semiconductor layer 120.
  • the transistor 10 is an example of an active element and is provided in the active region 101.
  • the capacitor 20 is an example of a passive element and is provided in the inactive region 102.
  • the active region 101 and the inactive region 102 are regions that do not overlap with each other in a plan view.
  • the active region 101 and the inactive region 102 are distinguished by the presence or absence of the second recess portion 136.
  • the region in which the second recess portion 136 is provided is the inactive region 102, and the region in which the second recess portion 136 is not provided is the active region 101.
  • the carrier concentration of the channel layer 124 is 1 ⁇ 10 15 cm ⁇ 3 or more.
  • the carrier concentration of the channel layer 124 is lower than 1 ⁇ 10 15 cm ⁇ 3 .
  • the transistor 10 includes a portion of each of the substrate 110 and the nitride semiconductor layer 120 located in the active region 101, a source electrode 140, a drain electrode 142, and a gate electrode 144.
  • a 2DEG 125 is generated near the interface between the channel layer 124 and the barrier layer 126.
  • the transistor 10 is a high electron mobility transistor (HEMT) that includes the 2DEG 125 as a channel.
  • HEMT high electron mobility transistor
  • the substrate 110 is a base substrate for forming the nitride semiconductor layer 120.
  • the substrate 110 is, for example, a single crystal Si substrate whose main surface (upper surface) is a (111) surface.
  • the resistivity of the substrate 110 is 1 k ⁇ cm or more, but is not limited to this.
  • the resistivity of the substrate 110 may be 20 ⁇ cm or less.
  • the substrate 110 is not limited to a single crystal Si substrate, and may be a substrate made of SiC, sapphire, GaN, AlN, or the like.
  • the nitride semiconductor layer 120 is a layer made of a Group III nitride semiconductor.
  • the nitride semiconductor layer 120 has a stacked structure made up of multiple layers. Specifically, as shown in FIG. 1A, the nitride semiconductor layer 120 includes a buffer layer 122, a channel layer 124, and a barrier layer 126.
  • the nitride semiconductor layer 120 is divided into an active region 101 and an inactive region 102 in a plan view.
  • the buffer layer 122 has the same configuration in the active region 101 and the inactive region 102.
  • the portion of the channel layer 124 located in the active region 101 is thicker than the portion located in the inactive region 102.
  • the barrier layer 126 is provided in the active region 101 and is not provided in the inactive region 102.
  • the buffer layer 122 is provided above the substrate 110 and below the channel layer 124. Specifically, the buffer layer 122 is provided in contact with the upper surface of the substrate 110 and the lower surface of the channel layer 124.
  • the buffer layer 122 is a layer made of a group III nitride semiconductor.
  • the buffer layer 122 has a stacked structure of a plurality of layers each made of undoped Al x Ga 1-x N.
  • x is 0 or more and 1 or less. That is, the buffer layer 122 may include an AlN layer or a GaN layer.
  • the buffer layer 122 may include a layer that is doped with C or Fe to have a high resistance.
  • the buffer layer 122 may also include a superlattice structure.
  • the buffer layer 122 may have a single layer structure of a GaN layer, an AlGaN layer, or an AlN layer. Alternatively, the buffer layer 122 may not be provided.
  • the channel layer 124 is provided above the substrate 110. Specifically, the channel layer 124 is provided in contact with the upper surface of the buffer layer 122.
  • the channel layer 124 is a layer made of a group III nitride semiconductor.
  • the channel layer 124 is a layer made of GaN, but may also contain In.
  • the channel layer 124 has a different thickness between the active region 101 and the inactive region 102. Specifically, the thickness of the channel layer 124 in the active region 101 is thicker than the thickness of the channel layer 124 in the inactive region 102. The thickness of the channel layer 124 in the active region 101 is, for example, 150 nm. The thickness of the channel layer 124 in the inactive region 102 is, for example, half or less of the thickness of the channel layer 124 in the active region 101, but may be 10% or less, and is not limited thereto.
  • the channel layer 124 in the inactive region 102 is formed to a thickness such that its upper surface (i.e., the bottom surface of the second recess portion 136, the contact surface 120b shown in FIG. 1A) is lower than the 2DEG 125 generated in the active region 101. The thickness of the channel layer 124 may be uniform between the active region 101 and the inactive region 102.
  • the barrier layer 126 is provided above the channel layer 124.
  • the barrier layer 126 is provided in contact with an upper surface of the channel layer 124.
  • the barrier layer 126 is a layer made of a group III nitride semiconductor.
  • the barrier layer 126 is a layer made of Al 0.25 Ga 0.75 N having a thickness of 13 nm, but is not limited thereto.
  • the Al composition ratio of AlGaN constituting the barrier layer 126 may be a value selected from the range of 15% to 100%.
  • the barrier layer 126 may also contain In.
  • the band gap of the barrier layer 126 is larger than the band gap of the channel layer 124.
  • 2DEG 125 is generated near the interface between the barrier layer 126 and the channel layer 124.
  • the barrier layer 126 is not provided in the inactive region 102 but only in the active region 101, so that the 2DEG 125 is not generated in the inactive region 102 but only in the active region 101.
  • the 2DEG 125 generated in the active region 101 functions as the channel of the transistor 10.
  • the carrier density of the channel layer 124 is 1 ⁇ 10 15 cm ⁇ 3 or more at room temperature.
  • the room temperature is, for example, 25° C.
  • the nitride semiconductor layer 120 is provided with first recesses 130 and 132 and a second recess 136.
  • the first recesses 130 and 132 and the second recess 136 are each a recess that penetrates the barrier layer 126 and in which at least a portion of the channel layer 124 has been removed.
  • the first recess portion 130 is provided to reduce the contact resistance between the source electrode 140 and the 2DEG 125.
  • the 2DEG 125 is exposed on the inner surface of the first recess portion 130, and the source electrode 140 comes into direct contact with the exposed 2DEG 125, thereby reducing the contact resistance.
  • the first recess portion 132 is provided to reduce the contact resistance between the drain electrode 142 and the 2DEG 125.
  • the 2DEG 125 is exposed on the inner surface of the first recess portion 132, and the drain electrode 142 comes into direct contact with the exposed 2DEG 125, thereby reducing the contact resistance.
  • the position of the bottom surface of each of the first recesses 130 and 132 is located below the interface between the channel layer 124 and the barrier layer 126.
  • the difference in the z-axis direction between the bottom surface of each of the first recesses 130 and 132 and the interface between the channel layer 124 and the barrier layer 126 is 10 nm or less.
  • the second recess 136 is provided to inactivate the nitride semiconductor layer 120.
  • the bottom surface (contact surface 120b) of the second recess 136 is located below the top surface 120a of the nitride semiconductor layer 120 in the active region 101.
  • the barrier layer 126 is removed in the inactive region 102 by providing the second recess 136.
  • the channel layer 124 is the top layer of the nitride semiconductor layer 120.
  • the room temperature is, for example, 25° C.
  • the source electrode 140 and the drain electrode 142 are provided at positions separated from each other in a plan view with the gate electrode 144 sandwiched therebetween.
  • the source electrode 140 and the drain electrode 142 are each electrically connected to the 2DEG 125.
  • the source electrode 140 is provided in the first recess portion 130 and is in contact with the 2DEG 125.
  • the drain electrode 142 is provided in the first recess portion 132 and is in contact with the 2DEG 125.
  • the source electrode 140 and the drain electrode 142 are both formed using a metal material that is ohmic-connected to the n-type nitride semiconductor.
  • the source electrode 140 and the drain electrode 142 are multilayer electrode films having a laminated structure of a Ti film with a thickness of 30 nm and an Al film with a thickness of 200 nm provided on the Ti film.
  • the thickness of the Ti film may be 2 nm or more and 40 nm or less, and the thickness of the Al film may be 100 nm or more and 200 nm or less.
  • the source electrode 140 and the drain electrode 142 may be a single metal element selected from the group consisting of Ti, Ta, Hf, Zr, Ru, Al, Au, and W, or an alloy of a plurality of selected elements.
  • the source electrode 140 and the drain electrode 142 may include a conductive metal nitride film such as TiN, WN, or TaN.
  • the source electrode 140 and the drain electrode 142 are formed in the same process, but may also be formed in different processes using different materials.
  • the gate electrode 144 is provided between the source electrode 140 and the drain electrode 142 in a plan view. In this embodiment, the gate electrode 144 is provided in contact with the top surface 120a of the nitride semiconductor layer 120.
  • the gate electrode 144 is formed using a metal material that is Schottky-connected to the nitride semiconductor layer 120.
  • the gate electrode 144 is a multi-layer electrode film having a laminated structure of a TiN film and an Al film provided on the TiN film.
  • the TiN film and the Al film are the same as the barrier metal layer 152 and the low-resistance metal layer 154 of the capacitor 20, respectively.
  • the gate electrode 144 may be formed using one selected from the group consisting of WN, TaN, HfN, Ni, Ti, Ta, W, Au, Pd, Pt, Hf, Ru, and Cu.
  • An insulating layer or a p-type nitride semiconductor layer may be provided between the gate electrode 144 and the top surface 120a of the nitride semiconductor layer 120.
  • the insulating layer has a single layer or a multilayer structure of, for example, SiN, SiO 2 , SiON, Al 2 O 3, or the like.
  • the p-type nitride semiconductor layer is, for example, p-type GaN or AlGaN, or the like.
  • the gate electrode 144 may be in ohmic contact with the p-type nitride semiconductor layer.
  • the capacitor 20 includes a lower electrode 150, an insulating layer 160, and an upper electrode 170.
  • the bottom electrode 150 is an example of a metal layer that contacts the nitride semiconductor layer 120 in the inactive region 102.
  • the bottom electrode 150 includes a coherent state or a metamorphic state with respect to the nitride semiconductor layer 120. The coherent state and the metamorphic state will be described later.
  • the bottom electrode 150 includes a barrier metal layer 152 and a low-resistance metal layer 154.
  • the barrier metal layer 152 is provided to prevent the metal element (e.g., Cu) contained in the low-resistance metal layer 154 from diffusing into the nitride semiconductor layer 120.
  • the barrier metal layer 152 is in contact with the nitride semiconductor layer 120 in the inactive region 102. Specifically, the barrier metal layer 152 is in contact with the contact surface 120b, which is the bottom surface of the second recess portion 136 and also part of the surface of the channel layer 124.
  • the barrier metal layer 152 has a NaCl type structure composed of at least one element selected from the group consisting of Ti, Ta, W, and Hf, and at least one element of N and C.
  • the barrier metal layer 152 is a single layer film composed of one compound selected from the group consisting of TiN, TaN, WN, HfN, TiC, and TaC, but may be a laminated film.
  • the thickness of the barrier metal layer 152 is, for example, 5 nm to 200 nm, and is 20 nm as an example, but is not limited to this.
  • the low-resistance metal layer 154 is provided above the barrier metal layer 152. Specifically, the low-resistance metal layer 154 is provided in contact with the upper surface of the barrier metal layer 152.
  • the low-resistance metal layer 154 is a metal layer having a lower resistance than the barrier metal layer 152. By including the low-resistance metal layer 154 in the lower electrode 150, the parasitic resistance of the lower electrode 150 can be reduced.
  • the low-resistance metal layer 154 has a face-centered cubic (fcc) structure composed of at least one element selected from the group consisting of Al, Cu, Au, Ag, and Pt.
  • the low-resistance metal layer 154 is, for example, a single-layer film composed of one element selected from the group consisting of Al, Cu, Au, Ag, and Pt, but may also be a laminated film.
  • the thickness of the low-resistance metal layer 154 is greater than the thickness of the barrier metal layer 152, and is, for example, 100 nm to 1000 nm, for example, 500 nm, but is not limited to this.
  • the insulating layer 160 is provided between the lower electrode 150 and the upper electrode 170.
  • the insulating layer 160 is formed using a film having a high dielectric constant and a high dielectric breakdown field.
  • the insulating layer 160 is a single-layer film made of one compound selected from the group consisting of SiN, AlN, HfN, HfO , and Ta2O5 , but may be a laminated film.
  • the thickness of the insulating layer 160 is not particularly limited and is determined based on the capacitance value, withstand voltage, etc. required for the capacitor 20.
  • the upper electrode 170 is provided above the insulating layer 160.
  • the upper electrode 170 is a single-layer film made of at least one element selected from the group consisting of Al, Cu, Au, Ag, and Pt, but may also be a laminated film.
  • the lower electrode 150 is provided in the inactive region 102, so that it is less susceptible to carrier fluctuations during high-frequency operation. Therefore, it is possible to realize a capacitor 20 with excellent high-frequency characteristics.
  • the lower electrode 150 of the capacitor 20 includes a coherent state or a metamorphic state with respect to the nitride semiconductor layer 120. As a result, the crystallinity of the lower electrode 150 is improved, and the high-frequency characteristics of the capacitor 20 are improved.
  • the coherent state and the metamorphic state are described below.
  • the coherent state is a state in which the layer retains the crystalline information of the underlying layer due to distortion of the lattice of the layer.
  • the metamorphic state is a state in which the layer as a whole retains the crystalline information of the underlying layer due to the introduction of defects inside the layer. In other words, in both the coherent state and the metamorphic state, the layer (lower electrode 150 (barrier metal layer 152)) retains the crystalline information of the underlying layer (nitride semiconductor layer 120 (channel layer 124)).
  • the barrier metal layer 152 and the low resistance metal layer 154 are in a coherent state or a metamorphic state with respect to the channel layer 124.
  • the crystal structure and lattice constant must satisfy certain conditions.
  • the crystal structure of the channel layer 124, which is the underlying layer, is a hexagonal close-packed (hcp) structure as shown in FIG. 2A.
  • FIG. 2A is a diagram showing the crystal structure of a hexagonal close-packed (hcp) structure.
  • FIG. 2B is a diagram showing the crystal structure of a face-centered cubic (fcc) structure.
  • the crystal structure that is in a coherent state or metamorphic state with respect to the hcp structure is the fcc structure or the NaCl structure.
  • the barrier metal layer 152 has a NaCl structure
  • the low resistance metal layer 154 has the fcc structure shown in FIG. 2B.
  • the NaCl structure can be considered to be substantially the same as the fcc structure shown in FIG. 2B.
  • the (111) plane which is one of the crystal planes of the barrier metal layer 152, is parallel to and in the same direction as the (0002) plane, which is one of the crystal planes of the channel layer 124.
  • the (111) plane which is one of the crystal planes of the low-resistance metal layer 154, is parallel to and in the same direction as the (0002) plane, which is one of the crystal planes of the channel layer 124.
  • Both the barrier metal layer 152 and the low-resistance metal layer 154 are oriented only in the (111) plane.
  • the barrier metal layer 152 and the low-resistance metal layer 154 are formed so that the six elements located at the vertices and midpoints of each side of the triangle (area shaded with dots) of the (111) plane shown in FIG. 2B correspond to the six elements shown in FIG. 2A.
  • the six elements are represented by the (0001) plane instead of the (0002) plane.
  • the lattice constants satisfy the following relationship.
  • the lattice constant of the barrier metal layer 152 is larger than the lattice constant of the low-resistance metal layer 154 and is equal to or smaller than ⁇ 2 times the lattice constant of the a-axis of the nitride semiconductor layer 120 at the contact surface 120b with the lower electrode 150.
  • the lattice constant of the a-axis of the channel layer 124 is "a1”
  • the lattice constant of the barrier metal layer 152 is "a2”
  • the lattice constant of the low-resistance metal layer 154 is "a3"
  • the lattice constant a3 of the low-resistance metal layer 154 and the lattice constant a2 of the barrier metal layer 152 may be 90% or more of ⁇ 2 times the lattice constant a1 of the a-axis of the channel layer 124 at the contact surface 120b.
  • the lattice constants of each layer may further satisfy the following inequalities (2) and (3).
  • the difference between the lattice constant of the channel layer 124 multiplied by ⁇ 2 and the lattice constant of the barrier metal layer 152 or the low-resistance metal layer 154 is within ⁇ 10%.
  • the crystallinity of each of the barrier metal layer 152 and the low-resistance metal layer 154 is further improved.
  • the resistance of the low-resistance metal layer 154 is further reduced.
  • the loss due to parasitic resistance components can be reduced.
  • the reduction in coverage of the insulating layer 160 and the concentration of the electric field can be suppressed. Therefore, the reduction in the breakdown voltage of the capacitor 20 can be suppressed.
  • the barrier metal layer 152 since the barrier metal layer 152 is provided, the formation of mixed crystals between the low-resistance metal layer 154 and the channel layer 124 is suppressed. This suppresses the generation of carriers in the channel layer 124, making the capacitor 20 less susceptible to the effects of carrier fluctuations during operation. This improves the high-frequency characteristics of the capacitor 20.
  • Fig. 1B is a cross-sectional view of a nitride semiconductor device 2 including a resistor element 21 as a passive element.
  • the nitride semiconductor device 2 includes a transistor 10 and a resistor element 21.
  • the transistor 10 is the same as the transistor 10 included in the nitride semiconductor device 1 shown in Fig. 1A. The following description will focus on differences from the nitride semiconductor device 1, and descriptions of commonalities will be omitted or simplified.
  • the resistive element 21 shown in FIG. 1B includes a metal layer 155.
  • the metal layer 155 contacts the nitride semiconductor layer 120 in the inactive region 102.
  • the metal layer 155 includes a coherent state or a metamorphic state with respect to the nitride semiconductor layer 120.
  • the metal layer 155 can be formed using, for example, the same material as the barrier metal layer 152. Alternatively, the metal layer 155 may be formed using the same material as the low resistance metal layer 154. By adjusting the thickness, material, line width, and the like of the metal layer 155, a resistive element 21 having a desired resistance value can be formed.
  • the crystallinity of the metal layer 155 is improved, similar to the lower electrode 150 of the nitride semiconductor device 1. This improves the resistance of the metal layer 155 to electromigration. This suppresses breaks or shorts in the resistance element 21, improving the high-frequency characteristics of the resistance element 21.
  • Fig. 1C is a cross-sectional view of a nitride semiconductor device 3 including an inductor 22 as a passive element.
  • the nitride semiconductor device 3 includes a transistor 10 and an inductor 22.
  • the transistor 10 is the same as the transistor 10 included in the nitride semiconductor device 1 shown in Fig. 1A.
  • the following description will focus on differences from the nitride semiconductor device 1, and descriptions of commonalities will be omitted or simplified.
  • the inductor 22 shown in FIG. 1C includes a metal layer 156.
  • the metal layer 156 contacts the nitride semiconductor layer 120 in the inactive region 102.
  • the metal layer 156 includes a coherent state or a metamorphic state with respect to the nitride semiconductor layer 120.
  • the metal layer 156 includes a barrier metal layer 152 and a low-resistance metal layer 158.
  • the barrier metal layer 152 is the same as the barrier metal layer 152 provided in the nitride semiconductor device 1 shown in FIG. 1A.
  • the low-resistance metal layer 158 is substantially the same as the low-resistance metal layer 154 provided in the nitride semiconductor device 1 shown in FIG. 1A, but has a different thickness. Specifically, the low-resistance metal layer 158 is thicker than the low-resistance metal layer 154. For example, the thickness and width of the low-resistance metal layer 158 are both 3 ⁇ m or more. This allows the metal layer 156 to have a lower resistance.
  • the inductor 22 extends a certain length on the contact surface 120b of the inactive region 102.
  • the inductor 22 may be formed in a straight line or in a coil shape in a plan view.
  • the crystallinity of the metal layer 156 is improved, similar to the lower electrode 150 of the nitride semiconductor device 1. As a result, the crystallinity of the metal layer 156 is improved, and the parasitic resistance component of the inductor 22 can be reduced. This makes it possible to reduce losses due to the parasitic resistance component.
  • ⁇ Modification 1> 3A is a cross-sectional view of a nitride semiconductor device 1A according to this modification including a capacitor 20 as a passive element. As shown in FIG. 3A, the nitride semiconductor device 1A differs from the nitride semiconductor device 1 in that a second recessed portion 136A is provided instead of the second recessed portion 136.
  • the second recess 136A is provided to inactivate the nitride semiconductor layer 120.
  • the bottom surface (contact surface 120b) of the second recess 136A is located below the top surface 120a of the nitride semiconductor layer 120 in the active region 101.
  • the second recess 136A does not penetrate the barrier layer 126. That is, the barrier layer 126 remains even in the inactive region 102 and is the top layer of the nitride semiconductor layer 120.
  • the contact surface 120b which is the bottom surface of the second recess 136A, is the surface of the barrier layer 126.
  • the lower electrode 150 of the capacitor 20 is in contact with the barrier layer 126 in the inactive region 102 at a position lower than the top surface 120a of the active region 101 (a position closer to the substrate 110).
  • the thickness of the barrier layer 126 in the inactive region 102 is smaller than the thickness of the barrier layer 126 in the active region 101.
  • the thickness of the barrier layer 126 in the inactive region 102 piezoelectric polarization is suppressed, and 2DEG 125 is not generated.
  • the carrier density of the channel layer 124 in the inactive region 102 becomes smaller than 1 ⁇ 10 15 cm ⁇ 3 at room temperature. Therefore, similar to the first embodiment, the high frequency characteristics of the nitride semiconductor device 1A can be improved.
  • FIG. 3B is a cross-sectional view of a nitride semiconductor device 2A according to this modification that includes a resistive element 21 as a passive element.
  • FIG. 3C is a cross-sectional view of a nitride semiconductor device 3A according to this modification that includes an inductor 22 as a passive element.
  • the nitride semiconductor devices 2A and 3A are different from the nitride semiconductor devices 2 and 3, respectively, in that a second recessed portion 136A is provided instead of the second recessed portion 136.
  • Both the metal layers 155 and 156 are in contact with the barrier layer 126 in the inactive region 102 at a position lower than the uppermost surface 120a of the active region 101 (a position closer to the substrate 110).
  • the nitride semiconductor devices 2A and 3A that include these resistive elements 21 or inductors 22 can also improve the high-frequency characteristics in the same manner as in the first embodiment.
  • ⁇ Modification 2> 4A is a cross-sectional view of a nitride semiconductor device 1B according to this modification including a capacitor 20 as a passive element. As shown in FIG. 4A, the nitride semiconductor device 1B differs from the nitride semiconductor device 1 in that a second recessed portion 136B is provided instead of the second recessed portion 136.
  • the second recess 136B is provided to inactivate the nitride semiconductor layer 120.
  • the bottom surface (contact surface 120b) of the second recess 136B is located below the top surface 120a of the nitride semiconductor layer 120 in the active region 101.
  • the second recess 136B penetrates the barrier layer 126 and the channel layer 124 and reaches the buffer layer 122.
  • the contact surface 120b which is the bottom surface of the second recess 136B, is the surface of the buffer layer 122.
  • the barrier layer 126 and the channel layer 124 are not provided in the inactive region 102.
  • the buffer layer 122 is the top layer of the nitride semiconductor layer 120.
  • the lower electrode 150 is in contact with the buffer layer 122 in the inactive region 102 at a position lower than the top surface 120a of the active region 101 (a position closer to the substrate 110).
  • the buffer layer 122 is an undoped nitride semiconductor layer, and has a carrier density of less than 1 ⁇ 10 15 cm ⁇ 3 at room temperature. Therefore, similar to the first embodiment, the high frequency characteristics of the nitride semiconductor device 1B can be improved.
  • FIG. 4B is a cross-sectional view of a nitride semiconductor device 2B according to this modification that includes a resistive element 21 as a passive element.
  • FIG. 4C is a cross-sectional view of a nitride semiconductor device 3B according to this modification that includes an inductor 22 as a passive element.
  • the nitride semiconductor devices 2B and 3B are different from the nitride semiconductor devices 2 and 3, respectively, in that a second recessed portion 136B is provided instead of the second recessed portion 136.
  • Both the metal layers 155 and 156 are in contact with the buffer layer 122 in the inactive region 102 at a position lower than the uppermost surface 120a of the active region 101 (a position closer to the substrate 110).
  • the high-frequency characteristics can also be improved in the nitride semiconductor devices 2B and 3B that include these resistive elements 21 or inductors 22, as in the first embodiment.
  • the buffer layer 122 may include an impurity region doped with C or Fe.
  • the lower electrode 150 may be in contact with the impurity region.
  • the impurity region doped with C or Fe has a high resistance. This suppresses operational variations, and improves the high frequency characteristics of the capacitor 20.
  • the doping with C or Fe is performed during crystal growth. This makes it possible to maintain the crystal structure, unlike ion implantation.
  • the contact surface 120b in the inactive region 102 may be at the same height as the interface between the channel layer 124 and the buffer layer 122 in the active region 101.
  • Fig. 5A is a cross-sectional view of a nitride semiconductor device 1C according to this modification including a capacitor 20C as a passive element.
  • the nitride semiconductor device 1C differs from the nitride semiconductor device 1 in that it includes a capacitor 20C instead of the capacitor 20.
  • the capacitor 20C includes a lower electrode 150C instead of the lower electrode 150.
  • the lower electrode 150C includes a metal underlayer 159 provided between the barrier metal layer 152 and the nitride semiconductor layer 120.
  • the metal underlayer 159 has a hexagonal close-packed (hcp) structure composed of at least one element selected from the group consisting of Ti, Ta, W, and Hf.
  • the thickness of the metal underlayer 159 is, for example, 2 nm to 50 nm, for example, 10 nm, but is not particularly limited.
  • ⁇ 2 times the lattice constant of the a-axis of the metal underlayer 159 is equal to or greater than the lattice constant of the barrier metal layer 152, and is equal to or less than ⁇ 2 times the lattice constant of the a-axis of the nitride semiconductor layer 120 at the contact surface 120b with the lower electrode 150C.
  • the lattice constant of the a-axis of the metal underlayer 159 is "a"
  • the following inequality (4) is satisfied.
  • the metal underlayer 159 By providing the metal underlayer 159, it is possible to improve the adhesion between the barrier metal layer 152 and the nitride semiconductor layer 120 (channel layer 124) while maintaining the crystallinity of the lower electrode 150C.
  • FIG. 5B is a cross-sectional view of a nitride semiconductor device 2C according to this modified example that includes a resistive element 21C as a passive element.
  • FIG. 5C is a cross-sectional view of a nitride semiconductor device 3C according to this modified example that includes an inductor 22C as a passive element.
  • the resistive element 21C includes a metal layer 155C.
  • the metal layer 155C includes a metal underlayer 159 provided between the barrier metal layer 152 and the channel layer 124.
  • the barrier metal layer 152 is the same as the metal layer 155 provided in the nitride semiconductor device 2 according to the first embodiment.
  • the inductor 22C includes a metal layer 156C.
  • the metal layer 156C includes a metal underlayer 159 provided between the barrier metal layer 152 and the channel layer 124.
  • nitride semiconductor devices 2C and 3C equipped with these resistive elements 21C or inductors 22C can improve the adhesion of metal layers 155C and 156C while maintaining the crystallinity of metal layers 155C and 156C.
  • FIG. 6 is a flowchart showing a first example of a method for manufacturing a nitride semiconductor device 1 according to this embodiment.
  • FIGS. 7A to 7F are cross-sectional views for explaining each step included in the first example of a method for manufacturing a nitride semiconductor device 1 according to this embodiment.
  • a nitride semiconductor layer 120 is formed on a substrate 110 (S10). Specifically, a buffer layer 122, a channel layer 124, and a barrier layer 126 are formed in this order. Each layer is formed by growing the nitride semiconductor crystals through epitaxial growth using a method such as MOCVD (Metal-Organic Chemical Vapor Deposition). When forming the buffer layer 122, impurities such as C or Fe may be doped to increase resistance.
  • MOCVD Metal-Organic Chemical Vapor Deposition
  • a first recess portion 130 for the source electrode 140 and a first recess portion 132 for the drain electrode 142 are formed (S11).
  • a resist pattern of a predetermined shape is formed by photolithography, and the barrier layer 126 and a part of the channel layer 124 within a predetermined range are removed by dry etching using the resist pattern, thereby forming the first recess portions 130 and 132.
  • a source electrode 140 and a drain electrode 142 are formed in the first recessed portions 130 and 132, respectively (S12).
  • a metal film is formed by EB (Electron Beam) deposition or sputtering, etc., so as to cover at least the first recessed portions 130 and 132, and the formed metal film is patterned by etching to form the source electrode 140 and the drain electrode 142.
  • a gate electrode 144 is formed on the nitride semiconductor layer 120 (S13).
  • a metal film is formed by EB deposition or sputtering so as to cover at least the region between the source electrode 140 and the drain electrode 142, and the formed metal film is patterned by etching to form the gate electrode 144.
  • the process of forming the gate electrode 144 may be performed before the process of forming the source electrode 140 and the drain electrode 142.
  • a second recess 136 for inactivation is formed (S14).
  • a resist pattern of a predetermined shape is formed by photolithography, and the barrier layer 126 and a part of the channel layer 124 in the inactive region 102 are removed by dry etching or the like using the resist pattern, thereby forming the second recess 136.
  • the 2DEG 125 in the channel layer 124 is no longer generated, and the carrier density at room temperature can be reduced to less than 1 ⁇ 10 15 cm ⁇ 3 .
  • a metal layer (specifically, the lower electrode 150) is formed in contact with the nitride semiconductor layer 120 in the inactive region 102 (S15). Specifically, a barrier metal layer 152 and a low-resistance metal layer 154 are formed in this order on the contact surface 120b.
  • a metal film is formed by EB deposition or sputtering, etc., so as to cover at least the contact surface 120b in the inactive region 102, and the formed metal film is patterned by etching to form the lower electrode 150.
  • the lower electrode 150 is formed so as to be in a coherent state or a metamorphic state with respect to the nitride semiconductor layer 120 (channel layer 124).
  • the growth rate of the electrode material is slowed down.
  • the power supplied is reduced, and in the case of EB deposition, the temperature is lowered, or the distance between the target and the material is increased. This allows the growth rate of the electrode material to be slowed down, forming a lower electrode 150 that is in a coherent or metamorphic state with respect to the nitride semiconductor layer 120 (channel layer 124).
  • an insulating layer 160 is formed on the metal layer (lower electrode 150), and an upper electrode 170 is formed on the formed insulating layer 160 (S16).
  • the insulating layer 160 is formed, for example, by forming an insulating film so as to cover at least the lower electrode 150 by a plasma CVD (Chemical Vapor Depositino) method or the like, and then removing a part of the formed insulating film by etching.
  • the upper electrode 170 is formed by forming a metal film so as to cover at least the insulating layer 160 by EB deposition or sputtering, and patterning the formed metal film by etching.
  • a nitride semiconductor device 1 having a capacitor 20 as shown in FIG. 1A can be manufactured.
  • a nitride semiconductor device 3 including an inductor 22 can be manufactured.
  • a nitride semiconductor device 2 including a resistive element 21 can be manufactured.
  • nitride semiconductor devices 1, 2, and 3 are merely examples, and the order of the steps, the content of the steps, etc. may be changed.
  • the second recessed portion 136 (S14) only a portion of the barrier layer 126 in the inactive region 102 may be removed, leaving the barrier layer 126 of a predetermined thickness. This allows the nitride semiconductor device 1A, 2A or 3A according to Modification 1 to be formed.
  • the channel layer 124 in the inactive region 102 may be completely removed.
  • a portion of the buffer layer 122 in the inactive region 102 may be removed. This allows the nitride semiconductor device 1B, 2B or 3B according to Modification 2 to be formed.
  • the second recess 136 may be formed simultaneously with the formation of an alignment mark for positioning.
  • the alignment mark is usually formed between the step of forming the nitride semiconductor layer 120 (S10) and the step of forming the first recesses 130 and 132 (S11).
  • a metal underlayer 159 may be formed before forming the barrier metal layer 152.
  • the metal underlayer 159 is formed, for example, by forming a metal film by EB deposition or sputtering so as to cover at least the contact surface 120b in the inactive region 102, and then patterning the formed metal film by etching. This makes it possible to form the nitride semiconductor device 1C, 2C, or 3C according to the third modification.
  • FIG. 8 is a flow chart showing a second example of the method for manufacturing the nitride semiconductor device 1 according to the present embodiment.
  • FIGS. 9A and 9B are cross-sectional views for explaining each step included in the second example of the method for manufacturing the nitride semiconductor device 1 according to the present embodiment.
  • the first recess 130 for the source electrode 140, the first recess 132 for the drain electrode 142, and the second recess 136 for inactivation are simultaneously formed (S21).
  • a resist pattern of a predetermined shape is formed by photolithography, and the first recesses 130 and 132 and the second recess 136 are simultaneously formed by removing a part of the barrier layer 126 and the channel layer 124 from a predetermined range in the active region 101 and from the inactive region 102 by dry etching or the like using the resist pattern. Since they are formed simultaneously, the bottom surfaces of the first recesses 130 and 132 and the bottom surface (contact surface 120b) of the second recess 136 are located at the same height.
  • a source electrode 140 and a drain electrode 142 are formed in the first recessed portions 130 and 132, respectively (S12).
  • the subsequent processing is the same as that of the first example shown in FIG. 6, except that the process of forming the second recessed portion 136 (S14) is omitted, as shown in FIG. 8.
  • the manufacturing process can be simplified, reducing the possibility of manufacturing errors and increasing the yield.
  • FIG. 10 is a flowchart showing a third example of a method for manufacturing the nitride semiconductor device 1 according to this embodiment.
  • the process from the formation of the nitride semiconductor layer 120 (S10) to the formation of the source electrode 140 and the drain electrode 142 (S12) is the same as the second example of the manufacturing method shown in FIG. 8.
  • the gate electrode 144 and the metal layer (lower electrode 150) are formed at the same time (S33).
  • the lower electrode 150 is formed at a slow growth rate to make it coherent or metamorphic with respect to the nitride semiconductor layer 120 (channel layer 124).
  • the gate electrode 144 is also formed at the same rate.
  • the configuration shown in FIG. 7F is obtained.
  • the insulating layer 160 and the upper electrode 170 are formed in order, and the nitride semiconductor device 1 shown in FIG. 1A can be manufactured.
  • the manufacturing process can be simplified, reducing the possibility of manufacturing errors and increasing yields.
  • Embodiment 2 Next, a nitride semiconductor device according to embodiment 2 will be described.
  • the main difference between embodiment 2 and embodiment 1 is that a passivation film that protects the surface of the nitride semiconductor layer is provided.
  • the following description will focus on the differences from embodiment 1, and the description of commonalities will be omitted or simplified.
  • FIG. 11 is a cross-sectional view of a nitride semiconductor device 201 according to the present embodiment.
  • the nitride semiconductor device 201 differs from the nitride semiconductor device 1 according to the first embodiment in that it includes a capacitor 220 instead of the capacitor 20, and in that it includes passivation films 180 and 182.
  • the passivation film 180 is provided to protect the surface of the nitride semiconductor layer 120. Specifically, the passivation film 180 covers the top surface 120a of the nitride semiconductor layer 120 in the active region 101.
  • the passivation film 180 has openings for providing the source electrode 140, the drain electrode 142, and the gate electrode 144 in the active region 101. The openings for the source electrode 140 and the drain electrode 142 are provided at positions overlapping the first recesses 130 and 132 in a plan view.
  • the top surface 120a of the nitride semiconductor layer 120 is exposed in the opening for the gate electrode 144, and the gate electrode 144 can be provided in contact with the top surface 120a. Note that an opening for the gate electrode 144 does not have to be provided, and the gate electrode 144 may be provided on the passivation film 180. In this case, the passivation film 180 can be used as a gate insulating film.
  • the passivation film 182 is provided to protect the surface of the transistor 10. Specifically, the passivation film 182 covers the source electrode 140, the drain electrode 142, and the gate electrode 144, as well as the passivation film 180, in the active region 101. Furthermore, the passivation film 182 covers the inner surface of the second recess portion 136 in the inactive region 102.
  • the passivation film 182 has an opening 183 for exposing the upper surface (contact surface 120b) of the nitride semiconductor layer 120 (channel layer 124) in the inactive region 102.
  • the passivation films 180 and 182 are each formed using an insulating material.
  • the passivation films 180 and 182 are each a single layer film or a multilayer film of SiN, SiO 2 , SiC, or the like, but are not limited thereto.
  • the capacitor 220 includes a lower electrode 250, an insulating layer 260, and an upper electrode 270.
  • the lower electrode 250 includes a barrier metal layer 252 and a low-resistance metal layer 254.
  • the barrier metal layer 252, the low-resistance metal layer 254, the insulating layer 260, and the upper electrode 270 correspond to the barrier metal layer 152, the low-resistance metal layer 154, the insulating layer 160, and the upper electrode 170 in the first embodiment, respectively, and have different shapes and positions.
  • the lower electrode 250 contacts the channel layer 124 exposed in the opening 183 provided in the passivation film 182.
  • a portion of the lower electrode 250 (barrier metal layer 252) is provided on the upper surface of the passivation film 182.
  • the length of the lower electrode 250 in the x-axis direction is longer than the length of the opening 183 in the x-axis direction.
  • the portion of the lower electrode 250 that overlaps with the passivation film 182 in a planar view is neither in a coherent state nor in a metamorphic state.
  • the lower electrode 250 of this embodiment includes a coherent state or a metamorphic state in the range that overlaps with the opening 183 of the passivation film 182 in a planar view.
  • the upper electrode 270 is smaller than the opening 183 in a plan view. In a plan view, the entire upper electrode 270 is provided within the opening 183. That is, the upper electrode 270 is provided at a position where it overlaps with a portion of the lower electrode 250 that is in a coherent state or a metamorphic state in a plan view. In other words, the upper electrode 270 is provided at a position facing a portion of the lower electrode 250 that is highly crystalline and has a low resistance, and functions as a capacitor 220. Abnormal growth such as hillocks is suppressed at the portion of the lower electrode 250 that overlaps with the opening 183 in a plan view, so that a decrease in coverage of the insulating layer 260 and electric field concentration can be suppressed. This makes it possible to suppress a decrease in the breakdown voltage of the capacitor 220.
  • the reliability can be improved by protecting the transistor 10 while suppressing the deterioration of the high frequency characteristics of the capacitor 220.
  • a highly reliable nitride semiconductor device 201 with excellent high frequency characteristics can be realized.
  • the passivation film 182 can also be used as the insulating layer 260 of the capacitor 220.
  • Figure 12 is a cross-sectional view of a nitride semiconductor device 201A according to a modified example of this embodiment.
  • the nitride semiconductor device 201A differs from the nitride semiconductor device 201 according to the second embodiment in that it includes a passivation film 282 and a capacitor 220A instead of the passivation film 182 and the capacitor 220, and that it includes an element isolation region 190. Also, in the inactive region 102, a second recess portion 236 is provided instead of the second recess portion 136.
  • Capacitor 220A includes a lower electrode 251, a passivation film 282, and an upper electrode 270. A portion of the passivation film 282 is provided between the lower electrode 251 and the upper electrode 270.
  • the lower electrode 251 corresponds to the lower electrode 250, and is different in that it is provided so as to fill the second recessed portion 236.
  • the lower electrode 251 includes a laminated structure of a barrier metal layer and a low-resistance metal layer.
  • the lower electrode 251 contacts the channel layer 124 at the contact surface 120b, which is the bottom surface of the second recessed portion 236.
  • the lower electrode 251 includes a coherent state or a metamorphic state in the range where it overlaps with the bottom surface (contact surface 120b) of the second recessed portion 236 in a plan view.
  • the lower electrode 251 also contacts the inner wall surface of the second recess portion 236. Specifically, the lower electrode 251 also contacts the barrier layer 126, and contacts the 2DEG 125 generated near the interface between the barrier layer 126 and the channel layer 124. For this reason, an element isolation region 190 is provided to cut off the electrical connection between the lower electrode 251 and the channel of the transistor 10.
  • the element isolation region 190 is a region where impurities such as C or Fe are added to increase the resistance of the nitride semiconductor.
  • the element isolation region 190 is provided at least in the channel layer 124 so as to block the 2DEG 125.
  • the element isolation region 190 is provided by ion implantation so as to be continuous from the outermost surface of the barrier layer 126 to the channel layer 124 and the buffer layer 122.
  • the inactive region 102 also includes the element isolation region 190.
  • the inactive region 102 is considered to be the range that is separated by the element isolation region 190 from the 2DEG 125 of the active region 101 in which the transistor 10 is provided.
  • the element isolation region 190 is formed by ion implantation, and therefore has a collapsed crystal structure. For this reason, even if a lower electrode 251 is formed on the element isolation region 190, the lower electrode 251 will not be in a coherent state or metamorphic state with respect to the nitride semiconductor layer 120.
  • the second recess 236 is provided to expose a portion of the channel layer 124, and the lower electrode 251 is provided on the contact surface 120b, which is the exposed surface of the channel layer 124. This makes it possible to increase the crystallinity of the lower electrode 251, realize low resistance, and suppress abnormal growth such as hillocks.
  • the passivation film 282 functions as an insulating layer for the capacitor 220A. This simplifies the manufacturing process compared to forming a dedicated insulating layer for the capacitor 220A. This reduces the possibility of manufacturing errors and increases the yield.
  • the nitride semiconductor devices 201 and 201A are shown to have a capacitor as a passive element, but similar to the first embodiment, they may also have a resistive element or an inductor.
  • the modified examples applied to the first embodiment can also be applied to the nitride semiconductor devices 201 and 201A.
  • a plurality of passive elements may be provided in the inactive region 102.
  • a plurality of at least one element selected from the group consisting of a capacitor 20, a resistive element 21, and an inductor 22 may be provided in the inactive region 102.
  • the plurality of passive elements may be electrically connected to each other or may be electrically separated.
  • a plurality of active elements may be provided in the active region 101.
  • the first recesses 130 and 132 may not be provided, and the source electrode 140 and the drain electrode 142 may not be provided on the upper surface of the barrier layer 126. That is, the source electrode 140 and the drain electrode 142 may not be in contact with the channel layer 124 and the 2DEG 125.
  • the nitride semiconductor layer 120 may not include the channel layer 124 and the barrier layer 126.
  • the nitride semiconductor layer 120 may be a nitride semiconductor layer made of GaN, InGaN, or the like doped with n-type impurities such as Si.
  • the transistor 10 does not have to be a HEMT, and may be another FET such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a metal layer that is in a coherent state or a metamorphic state with respect to the nitride semiconductor layer 120 may be formed in the same process as the source electrode 140 or the drain electrode 142.
  • the nitride semiconductor device according to the present disclosure can be used, for example, in a power amplifier for high output or high frequency applications, a wireless communication base station or terminal device in which the power amplifier is used, or a wireless power supply device that transmits power using microwaves.
  • Nitride semiconductor device 10 Transistor 20, 20C, 220, 220A Capacitor 21, 21C Resistance element 22, 22C Inductor 101 Active region 102 Inactive region 110 Substrate 120 Nitride semiconductor layer 120a Top surface 120b Contact surface 122 Buffer layer 124 Channel layer 125 2DEG 126 Barrier layer 130, 132 First recessed portion 136, 136A, 136B, 236 Second recessed portion 140 Source electrode 142 Drain electrode 144 Gate electrode 150, 150C, 250, 251 Lower electrode 152, 252 Barrier metal layer 154, 158, 254 Low resistance metal layer 155, 155C, 156, 156C Metal layer 159 Metal underlayer 160, 260 Insulating layer 170, 270 Upper electrode 180, 182, 282 Passivation film 183 Opening 190 Element isolation region

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

窒化物半導体装置（１）は、能動素子（１０）と受動素子（２０）とを備える窒化物半導体装置であって、平面視で活性領域（１０１）と不活性領域（１０２）とに区分される窒化物半導体層（１２０）と、不活性領域（１０２）で窒化物半導体層（１２０）に接する金属層（１５０）と、を備える。能動素子（１０）は、活性領域（１０１）に設けられ、受動素子（２０）は、不活性領域（１０２）に設けられる。金属層（１５０）は、窒化物半導体層（１２０）に対してコヒーレント状態またはメタモルフィック状態を含む。

Description

窒化物半導体装置およびその製造方法
　本開示は、窒化物半導体装置およびその製造方法に関する。
　特許文献１には、ＧａＮ層と、ＧａＮ層上に設けられたＡｌＧａＮ層と、ＡｌＧａＮ層上に設けられたｐ型ＧａＮ層と、ｐ型ＧａＮ層上に設けられた金属層からなるインダクタと、を備える電子デバイスが開示されている。
米国特許出願公開第２０１１／０３８０４８号明細書
　金属層と接する半導体層がキャリアを含む場合、半導体層内には、金属層との界面から延びる空乏層が形成される。形成された空乏層は、寄生容量の増大の要因になる。寄生容量は、デバイスを高周波動作させた場合に配線遅延を引き起こすおそれがある。また、デバイスに対する電圧の印加状態に起因して、キャリア密度が変わると寄生容量の大きさも変化する。その結果、高周波動作の動作ばらつきが生じうる。このように、従来技術では、高周波特性が低下するおそれがある。
　そこで、本開示は、高周波特性に優れた窒化物半導体装置およびその製造方法を提供する。
　本開示の一態様に係る窒化物半導体装置は、能動素子と受動素子とを備える窒化物半導体装置であって、平面視で活性領域と不活性領域とに区分される窒化物半導体層と、前記不活性領域で前記窒化物半導体層に接する金属層と、を備え、前記能動素子は、前記活性領域に設けられ、前記受動素子は、前記不活性領域に設けられ、前記金属層は、前記窒化物半導体層に対してコヒーレント状態またはメタモルフィック状態を含む。
　本開示の一態様に係る窒化物半導体装置の製造方法は、能動素子と受動素子とを備える窒化物半導体装置の製造方法であって、平面視で活性領域と不活性領域とに区分される窒化物半導体層を形成する工程と、前記不活性領域で前記窒化物半導体層に接する金属層を形成する工程と、を含み、前記能動素子は、前記活性領域に設けられ、前記受動素子は、前記不活性領域に設けられ、前記金属層は、前記窒化物半導体層に対してコヒーレント状態またはメタモルフィック状態を含む。
　本開示によれば、高周波特性に優れた窒化物半導体装置およびその製造方法を提供することができる。
図１Ａは、受動素子としてキャパシタを備える実施の形態１に係る窒化物半導体装置の断面図である。 図１Ｂは、受動素子として抵抗素子を備える実施の形態１に係る窒化物半導体装置を示す断面図である。 図１Ｃは、能動素子としてインダクタを備える実施の形態１に係る窒化物半導体装置を示す断面図である。 図２Ａは、六方最密構造の結晶構造を示す図である。 図２Ｂは、面心立方格子構造の結晶構造を示す図である。 図３Ａは、受動素子としてキャパシタを備える実施の形態１の変形例１に係る窒化物半導体装置の断面図である。 図３Ｂは、受動素子として抵抗素子を備える実施の形態１の変形例１に係る窒化物半導体装置を示す断面図である。 図３Ｃは、能動素子としてインダクタを備える実施の形態１の変形例１に係る窒化物半導体装置を示す断面図である。 図４Ａは、受動素子としてキャパシタを備える実施の形態１の変形例２に係る窒化物半導体装置の断面図である。 図４Ｂは、受動素子として抵抗素子を備える実施の形態１の変形例２に係る窒化物半導体装置を示す断面図である。 図４Ｃは、能動素子としてインダクタを備える実施の形態１の変形例２に係る窒化物半導体装置を示す断面図である。 図５Ａは、受動素子としてキャパシタを備える実施の形態１の変形例３に係る窒化物半導体装置の断面図である。 図５Ｂは、受動素子として抵抗素子を備える実施の形態１の変形例３に係る窒化物半導体装置を示す断面図である。 図５Ｃは、能動素子としてインダクタを備える実施の形態１の変形例３に係る窒化物半導体装置を示す断面図である。 図６は、実施の形態１に係る窒化物半導体装置の製造方法の第１例を示すフローチャートである。 図７Ａは、実施の形態１に係る窒化物半導体装置の製造方法の第１例に含まれる一工程を説明するための断面図である。 図７Ｂは、実施の形態１に係る窒化物半導体装置の製造方法の第１例に含まれる一工程を説明するための断面図である。 図７Ｃは、実施の形態１に係る窒化物半導体装置の製造方法の第１例に含まれる一工程を説明するための断面図である。 図７Ｄは、実施の形態１に係る窒化物半導体装置の製造方法の第１例に含まれる一工程を説明するための断面図である。 図７Ｅは、実施の形態１に係る窒化物半導体装置の製造方法の第１例に含まれる一工程を説明するための断面図である。 図７Ｆは、実施の形態１に係る窒化物半導体装置の製造方法の第１例に含まれる一工程を説明するための断面図である。 図８は、実施の形態１に係る窒化物半導体装置の製造方法の第２例を示すフローチャートである。 図９Ａは、実施の形態１に係る窒化物半導体装置の製造方法の第２例に含まれる一工程を説明するための断面図である。 図９Ｂは、実施の形態１に係る窒化物半導体装置の製造方法の第２例に含まれる一工程を説明するための断面図である。 図１０は、実施の形態１に係る窒化物半導体装置の製造方法の第３例を示すフローチャートである。 図１１は、実施の形態２に係る窒化物半導体装置の断面図である。 図１２は、実施の形態２の変形例に係る窒化物半導体装置の断面図である。
　（本開示の概要）
　本開示の第１態様に係る窒化物半導体装置は、能動素子と受動素子とを備える窒化物半導体装置であって、平面視で活性領域と不活性領域とに区分される窒化物半導体層と、前記不活性領域で前記窒化物半導体層に接する金属層と、を備え、前記能動素子は、前記活性領域に設けられ、前記受動素子は、前記不活性領域に設けられ、前記金属層は、前記窒化物半導体層に対してコヒーレント状態またはメタモルフィック状態を含む。
　これにより、金属層の結晶性が良くなるので、金属層の電気特性が良化（例えば、低抵抗化）して高周波特性を向上させることができる。また、金属層が不活性領域に設けられるので、金属層を含む受動素子は、高周波動作時のキャリアの変動の影響を受けにくくなる。よって、高周波特性に優れた窒化物半導体装置を実現することができる。
　本開示の第２態様に係る窒化物半導体装置は、第１態様に係る窒化物半導体装置であって、前記窒化物半導体層は、チャネル層と、前記チャネル層の上方に設けられたバリア層と、を含み、前記能動素子は、前記チャネル層と前記バリア層との界面近傍に生じる二次元電子ガスを含む。
　これにより、二次元電子ガス（２ＤＥＧ）の高い電子移動度を利用することで、能動素子の高速動作が可能になる。例えば、スイッチング動作の高速化などが可能になり、窒化物半導体装置の高周波特性を向上させることができる。
　本開示の第３態様に係る窒化物半導体装置は、第２態様に係る窒化物半導体装置であって、前記活性領域において、前記チャネル層のキャリア密度は、１×１０１５ｃｍ－３以上である。
　これにより、２ＤＥＧの高い電子移動度を利用することで、能動素子の高速動作が可能になる。例えば、スイッチング動作の高速化などが可能になり、窒化物半導体装置の高周波特性を向上させることができる。
　本開示の第４態様に係る窒化物半導体装置は、第１態様～第３態様のいずれか１つに係る窒化物半導体装置であって、前記窒化物半導体層は、複数の層からなる積層構造を有し、前記不活性領域において、前記窒化物半導体層の最上層のキャリア密度は、１×１０１５ｃｍ－３より小さい。
　これにより、金属層と窒化物半導体層との寄生容量を低減することができるので、受動素子の高周波特性が向上する。
　本開示の第５態様に係る窒化物半導体装置は、第１態様～第４態様のいずれか１つに係る窒化物半導体装置であって、前記不活性領域における前記窒化物半導体層と前記金属層との接触面は、前記活性領域における前記窒化物半導体層の最上面よりも下方に位置している。
　これにより、不活性領域では、例えばバリア層の大部分または全部を除去することにより、２ＤＥＧを発生させないようにすることができる。このため、窒化物半導体層のキャリア濃度が低減されるので、金属層と窒化物半導体層との寄生容量を低減することができる。よって、受動素子の高周波特性を向上させることができる。
　本開示の第６態様に係る窒化物半導体装置は、第２態様または第３態様のいずれか１つに係る窒化物半導体装置であって、前記窒化物半導体層は、前記チャネル層の下方に設けられたバッファ層をさらに含み、前記金属層は、前記不活性領域で前記バッファ層に接する。
　これにより、バッファ層は一般的に高抵抗な層であり、キャリア濃度が十分に低い。このため、動作ばらつきが抑制されるので、受動素子の高周波特性を向上させることができる。
　本開示の第７態様に係る窒化物半導体装置は、第１態様～第６態様のいずれか１つに係る窒化物半導体装置であって、前記窒化物半導体層は、ＣまたはＦｅがドープされた不純物領域を含み、前記金属層は、前記不活性領域で前記不純物領域に接する。
　これにより、ＣまたはＦｅがドープされた不純物領域は高抵抗化する。このため、動作ばらつきが抑制されるので、受動素子の高周波特性を向上させることができる。
　本開示の第８態様に係る窒化物半導体装置は、第１態様～第７態様のいずれか１つに係る窒化物半導体装置であって、前記金属層は、バリアメタル層と、前記バリアメタル層の上方に設けられ、前記バリアメタル層よりも抵抗が低い低抵抗金属層と、を含む。
　これにより、低抵抗金属層と窒化物半導体層との混晶が抑制される。窒化物半導体層内でのキャリアの生成が抑制されるので、キャリアの変動の影響を受動素子が受けにくくなる。よって、受動素子の高周波特性を向上させることができる。
　本開示の第９態様に係る窒化物半導体装置は、第１態様～第８態様のいずれか１つに係る窒化物半導体装置であって、前記受動素子は、前記金属層を含む抵抗素子である。
　これにより、金属層の結晶性が良くなるので、エレクトロマイグレーションに対する耐性が高まる。抵抗素子の断線または短絡が抑制されるので、抵抗素子の高周波特性を向上させることができる。
　本開示の第１０態様に係る窒化物半導体装置は、第１態様～第８態様のいずれか１つに係る窒化物半導体装置であって、前記受動素子は、前記金属層を下部電極として含むキャパシタである。
　これにより、下部電極である金属層の結晶性が良くなるので、下部電極の低抵抗化が実現され、寄生抵抗成分に起因するロスを低減することができる。また、ヒロックなどの異常成長が抑制されるため、絶縁層のカバレッジの低下および電界集中を抑制することができる。よって、キャパシタの耐圧の低下を抑制することができる。
　本開示の第１１態様に係る窒化物半導体装置は、第１態様～第８態様のいずれか１つに係る窒化物半導体装置であって、前記受動素子は、前記金属層を含むインダクタである。
　これにより、金属層の結晶性が良くなるので、インダクタの寄生抵抗成分を低減することができる。よって、寄生抵抗成分に起因するロスを低減することができる。
　本開示の第１２態様に係る窒化物半導体装置は、第８態様に係る窒化物半導体装置であって、前記バリアメタル層の格子定数は、前記低抵抗金属層の格子定数より大きく、前記窒化物半導体層の、前記金属層との接触面におけるａ軸の格子定数の√２倍以下である。
　これにより、低抵抗金属層に生じうる転位を低減することができるので、低抵抗金属層のさらなる低抵抗化が可能になる。
　本開示の第１３態様に係る窒化物半導体装置は、第１２態様に係る窒化物半導体装置であって、前記低抵抗金属層およびバリアメタル層の各々の格子定数は、前記窒化物半導体層の、前記金属層との接触面におけるａ軸の格子定数の√２倍の９０％以上である。
　これにより、低抵抗金属層に生じうる転位を低減することができるので、低抵抗金属層のさらなる低抵抗化が可能になる。
　本開示の第１４態様に係る窒化物半導体装置は、第８態様、第１２態様または第１３態様に係る窒化物半導体装置であって、前記低抵抗金属層は、Ａｌ、Ｃｕ、Ａｕ、ＡｇおよびＰｔからなる群から選択される少なくとも１種の元素によって構成される面心立方格子構造を有する。
　これにより、金属層の結晶性を維持しながら低抵抗化が可能になる。
　本開示の第１５態様に係る窒化物半導体装置は、第８態様、第１２態様～第１４態様のいずれか１つに係る窒化物半導体装置であって、前記バリアメタル層は、Ｔｉ、Ｔａ、ＷおよびＨｆからなる群から選択される少なくとも１種の元素と、ＮおよびＣの少なくとも一方の元素とによって構成されるＮａＣｌ型構造を有する。
　これにより、金属層の結晶性を維持しながら、金属層と窒化物半導体層との混晶を抑制することができる。
　本開示の第１６態様に係る窒化物半導体装置は、第８態様、第１２態様～第１５態様のいずれか１つに係る窒化物半導体装置であって、前記金属層は、前記バリアメタル層と前記窒化物半導体層との間に設けられ、Ｔｉ、Ｔａ、ＷおよびＨｆからなる群から選択される少なくとも１種の元素によって構成される六方最密構造を有する層をさらに含む。
　これにより、金属層の結晶性を維持しながら、金属層と窒化物半導体層との密着性を高めることができる。
　本開示の第１７態様に係る窒化物半導体装置は、第１態様～第１６態様のいずれか１つに係る窒化物半導体装置であって、前記能動素子は、ゲート電極、ソース電極およびドレイン電極を含み、前記ゲート電極、前記ソース電極および前記ドレイン電極の少なくとも１つは、前記金属層の少なくとも一部と同じ材料を含む。
　これにより、金属層と同じ材料を含む電極を、金属層と同一工程で形成することができる。
　本開示の第１８態様に係る窒化物半導体装置の製造方法は、能動素子と受動素子とを備える窒化物半導体装置の製造方法であって、平面視で活性領域と不活性領域とに区分される窒化物半導体層を形成する工程と、前記不活性領域で前記窒化物半導体層に接する金属層を形成する工程と、を含み、前記能動素子は、前記活性領域に設けられ、前記受動素子は、前記不活性領域に設けられ、前記金属層は、前記窒化物半導体層に対してコヒーレント状態またはメタモルフィック状態を含む。
　これにより、結晶性の良好な金属層を形成することができ、金属層の電気特性が良化（例えば、低抵抗化）して高周波特性を向上させることができる。また、金属層が不活性領域に設けられるので、金属層を含む受動素子は、高周波動作時のキャリアの変動の影響を受けにくくなる。よって、高周波特性に優れた窒化物半導体装置を製造することができる。
　本開示の第１９態様に係る窒化物半導体装置の製造方法は、第１８態様に係る窒化物半導体装置の製造方法であって、前記窒化物半導体層に第１リセス部を形成する工程と、前記第１リセス部内に前記能動素子のソース電極およびドレイン電極を形成する工程と、前記窒化物半導体層上に前記能動素子のゲート電極を形成する工程と、前記金属層を形成する前に前記窒化物半導体層に第２リセス部を形成する工程と、を含み、前記金属層を形成する工程では、前記第２リセス部の底面に前記金属層を形成する。
　これにより、第２リセス部によって窒化物半導体層の不活化を容易に行うことができる。
　本開示の第２０態様に係る窒化物半導体装置の製造方法は、第１９態様に係る窒化物半導体装置の製造方法であって、前記第１リセス部を形成する工程および前記第２リセス部を形成する工程は、同時に行われる。
　これにより、第１リセス部および第２リセス部を同一工程で形成することができる。製造工程を簡略化することにより、製造誤差などが生じる可能性を低くすることができ、歩留まりを高めることができる。
　本開示の第２１態様に係る窒化物半導体装置の製造方法は、第１９態様または第２０態様に係る窒化物半導体装置の製造方法であって、前記金属層を形成する工程および前記ゲート電極を形成する工程は、同時に行われる。
　これにより、金属層およびゲート電極を同一工程で形成することができる。製造工程を簡略化することにより、製造誤差などが生じる可能性を低くすることができ、歩留まりを高めることができる。
　本開示の第２２態様に係る窒化物半導体装置の製造方法は、第２１態様に係る窒化物半導体装置の製造方法であって、前記受動素子は、前記金属層を下部電極として含むキャパシタであり、前記窒化物半導体装置の製造方法は、さらに、前記金属層上に絶縁層を形成する工程と、前記絶縁層上に上部電極を形成する工程と、を含む。
　これにより、下部電極である金属層の結晶性が良くなるので、下部電極の低抵抗化が実現され、寄生抵抗成分に起因するロスを低減することができる。また、ヒロックなどの異常成長が抑制されるため、絶縁層のカバレッジの低下および電界集中を抑制することができる。よって、キャパシタの耐圧の低下を抑制することができる。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、製造工程、ならびに、製造工程の順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略または簡略化する。
　また、本明細書において、平行または垂直などの要素間の関係性を示す用語、要素の形状を示す用語、および、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書および図面において、ｘ軸、ｙ軸およびｚ軸は、三次元直交座標系の三軸を示している。各実施の形態では、ｚ軸方向を基板の主面に対して垂直な方向とし、基板の主面に平行な方向をｘ軸方向およびｙ軸方向としている。
　なお、本明細書において、基板の「主面」とは、基板の主要な面であり、例えば、面積が最大となる面、または、当該面積が最大になる面の反対側に位置し、最大面積の面と同等の面積を有する面を意味する。主面は通常、平面であるが、微小な凹凸または湾曲が含まれていてもよい。半導体層、金属層または絶縁層などの各層の「主面」についても同様である。
　また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。具体的には、ｚ軸の正方向を「上方」とみなし、ｚ軸の負方向を「下方」とみなしている。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書において、「平面視」とは、特に断りの無い限り、基板の主面に対して垂直な方向から見た場合を意味する。具体的には、「平面視」とは、ｚ軸の正側または負側から見た場合を意味する。
　また、１または複数の元素または組成物からなる層、および、１または複数の元素または組成物によって構成される層とは、当該層が実質的に１または複数の元素または組成物のみを含んでいることを意味する。ただし、当該層には、例えば製造上混入を避けられない元素など他の元素が不純物として、１％以下の割合で含まれていてもよい。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　（実施の形態１）
　まず、実施の形態１に係る窒化物半導体装置について説明する。
　本実施の形態に係る窒化物半導体装置は、能動素子と、受動素子と、を備える。能動素子は、例えばトランジスタ、トンネルダイオードなどである。受動素子は、例えばキャパシタ、抵抗素子、インダクタなどである。以下ではまず、受動素子としてキャパシタを備える窒化物半導体装置について、図１Ａを用いて説明する。抵抗素子またはインダクタを備える構成については、図１Ｂまたは図１Ｃを用いて後で説明する。
　［キャパシタを備える窒化物半導体装置］
　図１Ａは、受動素子としてキャパシタ２０を備える本実施の形態に係る窒化物半導体装置１の断面図である。図１Ａに示すように、窒化物半導体装置１は、トランジスタ１０と、キャパシタ２０と、を備える。また、窒化物半導体装置１は、基板１１０と、窒化物半導体層１２０と、を備える。
　トランジスタ１０は、能動素子の一例であり、活性領域１０１に設けられている。キャパシタ２０は、受動素子の一例であり、不活性領域１０２に設けられている。
　活性領域１０１および不活性領域１０２は、平面視で互いに重ならない領域である。本実施の形態では、第２リセス部１３６の有無によって活性領域１０１および不活性領域１０２が区分される。具体的には、第２リセス部１３６が設けられた領域が不活性領域１０２であり、第２リセス部１３６が設けられていない領域が活性領域１０１である。活性領域１０１では、チャネル層１２４のキャリア濃度が１×１０１５ｃｍ－３以上である。不活性領域１０２では、チャネル層１２４のキャリア濃度が１×１０１５ｃｍ－３より小さい。
　トランジスタ１０は、図１Ａに示すように、基板１１０および窒化物半導体層１２０の各々のうちの活性領域１０１に位置する部分と、ソース電極１４０と、ドレイン電極１４２と、ゲート電極１４４と、を備える。窒化物半導体層１２０の活性領域１０１に位置する部分では、チャネル層１２４とバリア層１２６との界面近傍に２ＤＥＧ１２５が生じる。トランジスタ１０は、２ＤＥＧ１２５をチャネルとして含む高電子移動度トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である。
　基板１１０は、窒化物半導体層１２０を形成するための下地基板である。基板１１０は、例えば、主面（上面）が（１１１）面であるＳｉの単結晶基板である。例えば、基板１１０の抵抗率は、１ｋΩｃｍ以上であるが、これに限定されない。基板１１０の抵抗率は、２０Ωｃｍ以下であってもよい。また、基板１１０は、Ｓｉの単結晶基板に限らず、ＳｉＣ、サファイア（Ｓａｐｐｈｉｒｅ）、ＧａＮまたはＡｌＮなどからなる基板であってもよい。
　窒化物半導体層１２０は、ＩＩＩ族窒化物半導体からなる層である。窒化物半導体層１２０は、複数の層からなる積層構造を有する。具体的には、図１Ａに示すように、窒化物半導体層１２０は、バッファ層１２２と、チャネル層１２４と、バリア層１２６と、を含む。
　窒化物半導体層１２０は、平面視で活性領域１０１と不活性領域１０２とに区分される。本実施の形態では、バッファ層１２２は、活性領域１０１と不活性領域１０２とで同じ構成を有する。チャネル層１２４は、活性領域１０１に位置する部分の厚さが、不活性領域１０２に位置する部分の厚さよりも厚い。バリア層１２６は、活性領域１０１に設けられ、不活性領域１０２には設けられていない。
　バッファ層１２２は、基板１１０の上方で、かつ、チャネル層１２４の下方に設けられている。具体的には、バッファ層１２２は、基板１１０の上面とチャネル層１２４の下面とにそれぞれ接触して設けられている。バッファ層１２２は、ＩＩＩ族窒化物半導体からなる層である。例えば、バッファ層１２２は、各々がアンドープのＡｌｘＧａ１－ｘＮからなる複数の層の積層構造を有する。ここで、ｘは、０以上１以下である。すなわち、バッファ層１２２には、ＡｌＮ層またはＧａＮ層が含まれてもよい。バッファ層１２２は、ＣまたはＦｅがドープされることにより高抵抗化された層を含んでもよい。また、バッファ層１２２は、超格子構造を含んでもよい。なお、バッファ層１２２は、ＧａＮ層、ＡｌＧａＮ層またはＡｌＮ層の単層構造であってもよい。あるいは、バッファ層１２２は、設けられていなくてもよい。
　チャネル層１２４は、基板１１０の上方に設けられている。具体的には、チャネル層１２４は、バッファ層１２２の上面に接触して設けられている。チャネル層１２４は、ＩＩＩ族窒化物半導体からなる層である。例えば、チャネル層１２４は、ＧａＮからなる層であるが、Ｉｎを含んでもよい。
　本実施の形態では、チャネル層１２４は、活性領域１０１と不活性領域１０２とで厚さが異なっている。具体的には、活性領域１０１におけるチャネル層１２４の厚さは、不活性領域１０２におけるチャネル層１２４の厚さより厚い。活性領域１０１におけるチャネル層１２４の厚さは、例えば１５０ｎｍである。不活性領域１０２におけるチャネル層１２４の厚さは、例えば、活性領域１０１におけるチャネル層１２４の厚さの半分以下であるが、１０％以下であってもよく、これに限定されない。不活性領域１０２におけるチャネル層１２４は、その上面（すなわち、第２リセス部１３６の底面であり、図１Ａに示す接触面１２０ｂ）が、活性領域１０１に生じる２ＤＥＧ１２５よりも下方になるような厚さで形成されている。なお、チャネル層１２４の厚さは、活性領域１０１と不活性領域１０２とで均一であってもよい。
　バリア層１２６は、チャネル層１２４の上方に設けられている。例えば、バリア層１２６は、チャネル層１２４の上面に接触して設けられている。バリア層１２６は、ＩＩＩ族窒化物半導体からなる層である。例えば、バリア層１２６は、厚さが１３ｎｍのＡｌ０．２５Ｇａ０．７５Ｎからなる層であるが、これに限らない。バリア層１２６を構成するＡｌＧａＮのＡｌ組成比は、１５％以上１００％以下の範囲から選択された値であってもよい。また、バリア層１２６は、Ｉｎを含んでもよい。
　バリア層１２６のバンドギャップは、チャネル層１２４のバンドギャップよりも大きい。バリア層１２６とチャネル層１２４との界面近傍には、２ＤＥＧ１２５が生じる。本実施の形態では、バリア層１２６は、不活性領域１０２には設けられずに活性領域１０１のみに設けられているので、２ＤＥＧ１２５も不活性領域１０２には生じずに、活性領域１０１のみに生じる。活性領域１０１に生じた２ＤＥＧ１２５がトランジスタ１０のチャネルとして機能する。活性領域１０１において、チャネル層１２４のキャリア密度は、常温で１×１０１５ｃｍ－３以上である。なお、常温は、例えば２５℃である。
　窒化物半導体層１２０には、第１リセス部１３０および１３２、ならびに、第２リセス部１３６が設けられている。第１リセス部１３０および１３２、ならびに、第２リセス部１３６はそれぞれ、バリア層１２６を貫通し、かつ、チャネル層１２４の少なくとも一部が除去された凹部である。
　第１リセス部１３０は、ソース電極１４０と２ＤＥＧ１２５とのコンタクト抵抗を低減するために設けられている。第１リセス部１３０の内面には、２ＤＥＧ１２５が露出しており、露出した２ＤＥＧ１２５にソース電極１４０が直接接触することにより、コンタクト抵抗を低減することができる。
　第１リセス部１３２は、ドレイン電極１４２と２ＤＥＧ１２５とのコンタクト抵抗を低減するために設けられている。第１リセス部１３２の内面には、２ＤＥＧ１２５が露出しており、露出した２ＤＥＧ１２５にドレイン電極１４２が直接接触することにより、コンタクト抵抗を低減することができる。
　第１リセス部１３０および１３２の各々の底面の位置は、チャネル層１２４とバリア層１２６との界面よりも下方に位置している。第１リセス部１３０および１３２の各々の底面と、チャネル層１２４とバリア層１２６との界面とのｚ軸方向における差は、１０ｎｍ以下である。
　第２リセス部１３６は、窒化物半導体層１２０を不活化するために設けられている。第２リセス部１３６の底面（接触面１２０ｂ）は、活性領域１０１における窒化物半導体層１２０の最上面１２０ａよりも下方に位置している。具体的には、第２リセス部１３６が設けられることにより、不活性領域１０２ではバリア層１２６が除去される。不活性領域１０２では、チャネル層１２４が窒化物半導体層１２０の最上層である。その結果、チャネル層１２４内に２ＤＥＧ１２５が発生しないようにでき、不活性領域１０２におけるチャネル層１２４のキャリア密度が常温で１×１０１５ｃｍ－３よりも小さくなる。なお、常温は、例えば２５℃である。
　ソース電極１４０およびドレイン電極１４２は、平面視において、間にゲート電極１４４を挟むように互いに離れた位置に設けられている。ソース電極１４０およびドレイン電極１４２はそれぞれ、２ＤＥＧ１２５と電気的に接続されている。具体的には、ソース電極１４０は、第１リセス部１３０内に設けられて２ＤＥＧ１２５に接触している。ドレイン電極１４２は、第１リセス部１３２内に設けられて２ＤＥＧ１２５に接触している。
　ソース電極１４０およびドレイン電極１４２はいずれも、ｎ型の窒化物半導体に対してオーミック接続される金属材料を用いて形成されている。例えば、ソース電極１４０およびドレイン電極１４２は、厚さが３０ｎｍのＴｉ膜と、当該Ｔｉ膜上に設けられた厚さが２００ｎｍのＡｌ膜との積層構造を有する多層電極膜である。
　なお、Ｔｉ膜の厚さは、２ｎｍ以上４０ｎｍ以下であってもよく、Ａｌ膜の厚さは、１００ｎｍ以上２００ｎｍ以下であってもよい。また、ソース電極１４０およびドレイン電極１４２は、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、Ｒｕ、Ａｌ、ＡｕおよびＷからなる群から選択される１つの元素の金属単体、または、選択される複数の元素の合金であってもよい。また、ソース電極１４０およびドレイン電極１４２は、ＴｉＮ、ＷＮ、ＴａＮなどの導電性金属窒化膜を含んでもよい。ソース電極１４０およびドレイン電極１４２は、同一工程で形成されるが、異なる工程で異なる材料を用いて形成されてもよい。
　ゲート電極１４４は、平面視において、ソース電極１４０およびドレイン電極１４２の間に設けられている。本実施の形態では、ゲート電極１４４は、窒化物半導体層１２０の最上面１２０ａに接触して設けられている。
　ゲート電極１４４は、窒化物半導体層１２０に対してショットキー接続される金属材料を用いて形成される。例えば、ゲート電極１４４は、ＴｉＮ膜と、当該ＴｉＮ膜上に設けられたＡｌ膜との積層構造を有する多層電極膜である。ＴｉＮ膜およびＡｌ膜はそれぞれ、キャパシタ２０のバリアメタル層１５２および低抵抗金属層１５４と同じである。ゲート電極１４４は、ＷＮ、ＴａＮ、ＨｆＮ、Ｎｉ、Ｔｉ、Ｔａ、Ｗ、Ａｕ、Ｐｄ、Ｐｔ、Ｈｆ、ＲｕおよびＣｕからなる群から選択される１つを用いて形成されていてもよい。
　なお、ゲート電極１４４と窒化物半導体層１２０の最上面１２０ａとの間には、絶縁層またはｐ型の窒化物半導体層が設けられていてもよい。絶縁層は、例えば、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３などの単層または積層構造を有する。ｐ型の窒化物半導体層は、例えば、ｐ型のＧａＮまたはＡｌＧａＮなどである。ｐ型の窒化物半導体層が設けられている場合、ゲート電極１４４は、ｐ型の窒化物半導体層に対してオーミック接触されていてもよい。
　続いて、キャパシタ２０について説明する。図１Ａに示すように、キャパシタ２０は、下部電極１５０と、絶縁層１６０と、上部電極１７０と、を備える。
　下部電極１５０は、不活性領域１０２で窒化物半導体層１２０に接する金属層の一例である。下部電極１５０は、窒化物半導体層１２０に対してコヒーレント状態またはメタモルフィック状態を含む。コヒーレント状態およびメタモルフィック状態については、後で説明する。本実施の形態では、下部電極１５０は、バリアメタル層１５２と、低抵抗金属層１５４と、を含む。
　バリアメタル層１５２は、低抵抗金属層１５４に含まれる金属元素（例えば、Ｃｕ）が窒化物半導体層１２０に拡散するのを抑制するために設けられている。バリアメタル層１５２は、不活性領域１０２において、窒化物半導体層１２０に接触している。具体的には、バリアメタル層１５２は、第２リセス部１３６の底面であり、かつ、チャネル層１２４の表面の一部である接触面１２０ｂに接触している。
　バリアメタル層１５２は、Ｔｉ、Ｔａ、ＷおよびＨｆからなる群から選択される少なくとも１種の元素と、ＮおよびＣの少なくとも一方の元素とによって構成されるＮａＣｌ型構造を有する。例えば、バリアメタル層１５２は、ＴｉＮ、ＴａＮ、ＷＮ、ＨｆＮ、ＴｉＣおよびＴａＣからなる群から選択される１つの化合物からなる単層膜であるが、積層膜であってもよい。バリアメタル層１５２の厚さは、例えば５ｎｍ以上２００ｎｍ以下であり、一例として２０ｎｍであるが、これに限らない。
　低抵抗金属層１５４は、バリアメタル層１５２の上方に設けられている。具体的には、低抵抗金属層１５４は、バリアメタル層１５２の上面に接触して設けられている。低抵抗金属層１５４は、バリアメタル層１５２よりも抵抗が低い金属層である。低抵抗金属層１５４を下部電極１５０が含むことにより、下部電極１５０の寄生抵抗を低減することができる。
　低抵抗金属層１５４は、Ａｌ、Ｃｕ、Ａｕ、ＡｇおよびＰｔからなる群から選択される少なくとも１種の元素によって構成される面心立方格子（ｆａｃｅ－ｃｅｎｔｅｒｄ　ｃｕｂｉｃ：ｆｃｃ）構造を有する。低抵抗金属層１５４は、例えば、Ａｌ、Ｃｕ、Ａｕ、ＡｇおよびＰｔからなる群から選択される１つの元素からなる単層膜であるが、積層膜であってもよい。低抵抗金属層１５４の厚さは、バリアメタル層１５２の厚さよりも大きく、例えば１００ｎｍ以上１０００ｎｍ以下であり、一例として５００ｎｍであるが、これに限らない。
　絶縁層１６０は、下部電極１５０と上部電極１７０との間に設けられている。絶縁層１６０は、高い誘電率および高い絶縁破壊電界を有する膜を用いて形成されている。例えば、絶縁層１６０は、ＳｉＮ、ＡｌＮ、ＨｆＮ、ＨｆＯおよびＴａ２Ｏ５からなる群から選択される１つの化合物からなる単層膜であるが、積層膜であってもよい。絶縁層１６０の厚さは、特に限定されず、キャパシタ２０に要求される容量値や耐圧などに基づいて決定された厚さである。
　上部電極１７０は、絶縁層１６０の上方に設けられている。上部電極１７０は、Ａｌ、Ｃｕ、Ａｕ、ＡｇおよびＰｔからなる群から選択される少なくとも１種の元素からなる単層膜であるが、積層膜であってもよい。
　以上のように、本実施の形態に係る窒化物半導体装置１では、下部電極１５０が不活性領域１０２に設けられるので、高周波動作時のキャリアの変動の影響を受けにくい。よって、高周波特性に優れたキャパシタ２０を実現することができる。
　また、キャパシタ２０が備える下部電極１５０は、窒化物半導体層１２０に対してコヒーレント状態またはメタモルフィック状態を含む。この結果、下部電極１５０の結晶性が高まり、キャパシタ２０の高周波特性が向上する。以下では、コヒーレント状態およびメタモルフィック状態について説明する。
　コヒーレント状態とは、層の格子が歪むことにより、層が下地の層の結晶情報を保持している状態である。メタモルフィック状態とは、層の内部に欠陥を導入することにより、層が全体として下地の層の結晶情報を保持している状態である。すなわち、コヒーレント状態およびメタモルフィック状態のいずれにおいても、層（下部電極１５０（バリアメタル層１５２））が下地の層（窒化物半導体層１２０（チャネル層１２４））の結晶情報を保持している状態になる。
　バリアメタル層１５２および低抵抗金属層１５４がそれぞれ、チャネル層１２４に対して、コヒーレント状態またはメタモルフィック状態である。コヒーレント状態またはメタモルフィック状態にするためには、結晶構造と格子定数とが所定の条件を満たすことが求められる。
　下地の層であるチャネル層１２４の結晶構造は、図２Ａに示す六方最密（ｈｅｘａｇｏｎａｌ　ｃｌｏｓｅ－ｐａｃｋｅｄ：ｈｃｐ）構造である。なお、図２Ａは、六方最密（ｈｃｐ）構造の結晶構造を示す図である。図２Ｂは、面心立方格子（ｆｃｃ）構造の結晶構造を示す図である。
　ｈｃｐ構造に対してコヒーレント状態またはメタモルフィック状態になる結晶構造は、ｆｃｃ構造またはＮａＣｌ構造である。本実施の形態では、バリアメタル層１５２がＮａＣｌ構造を有し、低抵抗金属層１５４が図２Ｂに示すｆｃｃ構造を有する。ＮａＣｌ構造は、図２Ｂに示すｆｃｃ構造と実質的に同じとみなすことができる。
　バリアメタル層１５２の結晶面の１つである（１１１）面は、チャネル層１２４の結晶面の１つである（０００２）面に対して、平行かつ同一方位である。また、低抵抗金属層１５４の結晶面の１つである（１１１）面は、チャネル層１２４の結晶面の１つである（０００２）面に対して、平行かつ同一方位である。バリアメタル層１５２および低抵抗金属層１５４はいずれも、（１１１）面のみに配向している。
　具体的には、図２Ｂに示す（１１１）面の三角形（ドットの網掛けが付された領域）の頂点および各辺の中点に位置する６つの元素が、図２Ａに示す６つの元素に対応するように、バリアメタル層１５２および低抵抗金属層１５４が形成される。なお、図２Ａでは、（０００２）面の代わりに（０００１）面で６つの元素を表している。この場合において、格子定数が以下の関係を満たしている。
　バリアメタル層１５２の格子定数は、低抵抗金属層１５４の格子定数より大きく、窒化物半導体層１２０の、下部電極１５０との接触面１２０ｂにおけるａ軸の格子定数の√２倍以下である。すなわち、チャネル層１２４のａ軸の格子定数を“ａ１”とし、バリアメタル層１５２の格子定数を“ａ２”とし、低抵抗金属層１５４の格子定数を“ａ３”とすると、以下の不等式（１）を満たす。
　（１）　ａ１×√２≧ａ２＞ａ３
　なお、“√２”は、２の平方根（１．４１４２・・・）を表している。
　このように、窒化物半導体層１２０（チャネル層１２４）のａ軸の格子定数の√２倍を基準として、バリアメタル層１５２、低抵抗金属層１５４の順に格子定数を小さくすることにより、低抵抗金属層１５４での転位の発生を抑制することができる。よって、下部電極１５０の低抵抗化が可能になる。
　また、低抵抗金属層１５４の格子定数ａ３およびバリアメタル層１５２の格子定数ａ２は、チャネル層１２４の、接触面１２０ｂにおけるａ軸の格子定数ａ１の√２倍の９０％以上であってもよい。すなわち、各層の格子定数は、以下の不等式（２）および（３）をさらに満たしていてもよい。
　（２）　ａ３≧ａ１×√２×０．９
　（３）　ａ２≧ａ１×√２×０．９
　つまり、チャネル層１２４の格子定数の√２倍と、バリアメタル層１５２または低抵抗金属層１５４の格子定数との差分は、±１０％以内である。このような関係を満たすことにより、バリアメタル層１５２および低抵抗金属層１５４の各々の結晶性がさらに高くなる。低抵抗金属層１５４に含まれる転位が低減することで、低抵抗金属層１５４のさらなる低抵抗化が実現される。また、下部電極１５０の低抵抗化によって、寄生抵抗成分に起因するロスを低減することができる。また、ヒロックなどの異常成長が抑制されるため、絶縁層１６０のカバレッジの低下および電界集中を抑制することができる。よって、キャパシタ２０の耐圧の低下を抑制することができる。
　また、本実施の形態では、バリアメタル層１５２が設けられているので、低抵抗金属層１５４とチャネル層１２４との混晶が抑制される。これにより、チャネル層１２４内でのキャリアの生成が抑制されるので、動作時のキャリアの変動の影響をキャパシタ２０が受けにくくなる。よって、キャパシタ２０の高周波特性を向上させることができる。
　［抵抗素子を備える窒化物半導体装置］
　次に、受動素子として抵抗素子を備える窒化物半導体装置について、図１Ｂを用いて説明する。図１Ｂは、受動素子として抵抗素子２１を備える窒化物半導体装置２の断面図である。図１Ｂに示すように、窒化物半導体装置２は、トランジスタ１０と、抵抗素子２１と、を備える。トランジスタ１０は、図１Ａに示した窒化物半導体装置１が備えるトランジスタ１０と同じである。以下では、窒化物半導体装置１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図１Ｂに示す抵抗素子２１は、金属層１５５を含む。金属層１５５は、不活性領域１０２で窒化物半導体層１２０に接している。金属層１５５は、窒化物半導体層１２０に対してコヒーレント状態またはメタモルフィック状態を含む。金属層１５５は、例えば、バリアメタル層１５２と同じ材料を用いて形成することができる。あるいは、金属層１５５は、低抵抗金属層１５４と同じ材料を用いて形成されてもよい。金属層１５５の厚さ、材料および線幅などを調整することにより、所望の抵抗値を有する抵抗素子２１を形成することができる。
　窒化物半導体装置２によれば、窒化物半導体装置１の下部電極１５０と同様に、金属層１５５の結晶性が良くなる。このため、金属層１５５のエレクトロマイグレーションに対する耐性が高まる。よって、抵抗素子２１の断線または短絡が抑制されるので、抵抗素子２１の高周波特性を向上させることができる。
　［インダクタを備える窒化物半導体装置］
　次に、受動素子としてインダクタを備える窒化物半導体装置について、図１Ｃを用いて説明する。図１Ｃは、受動素子としてインダクタ２２を備える窒化物半導体装置３の断面図である。図１Ｃに示すように、窒化物半導体装置３は、トランジスタ１０と、インダクタ２２と、を備える。トランジスタ１０は、図１Ａに示した窒化物半導体装置１が備えるトランジスタ１０と同じである。以下では、窒化物半導体装置１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図１Ｃに示すインダクタ２２は、金属層１５６を含む。金属層１５６は、不活性領域１０２で窒化物半導体層１２０に接している。金属層１５６は、窒化物半導体層１２０に対してコヒーレント状態またはメタモルフィック状態を含む。本実施の形態では、金属層１５６は、バリアメタル層１５２と、低抵抗金属層１５８と、を含む。
　バリアメタル層１５２は、図１Ａに示した窒化物半導体装置１が備えるバリアメタル層１５２と同じである。低抵抗金属層１５８は、図１Ａに示した窒化物半導体装置１が備える低抵抗金属層１５４とほぼ同じであり、厚さが異なっている。具体的には、低抵抗金属層１５８は、低抵抗金属層１５４に比べて厚さが厚い。例えば、低抵抗金属層１５８の厚さおよび幅はいずれも３μｍ以上である。これにより、金属層１５６をより低抵抗化することができる。
　インダクタ２２は、不活性領域１０２の接触面１２０ｂ上に一定の長さで延設されている。例えば、インダクタ２２は、平面視で直線状に形成されていてもよく、コイル状に形成されていてもよい。
　窒化物半導体装置３によれば、窒化物半導体装置１の下部電極１５０と同様に、金属層１５６の結晶性が良くなる。このため、金属層１５６の結晶性が良くなるので、インダクタ２２の寄生抵抗成分を低減することができる。よって、寄生抵抗成分に起因するロスを低減することができる。
　［変形例］
　続いて、実施の形態１の複数の変形例について説明する。以下に示す変形例では、実施の形態１に係る窒化物半導体装置１、２および３との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　＜変形例１＞
　図３Ａは、受動素子としてキャパシタ２０を備える本変形例に係る窒化物半導体装置１Ａの断面図である。図３Ａに示すように、窒化物半導体装置１Ａでは、窒化物半導体装置１と比較して、第２リセス部１３６の代わりに第２リセス部１３６Ａが設けられている点が相違する。
　第２リセス部１３６Ａは、窒化物半導体層１２０を不活化するために設けられている。第２リセス部１３６Ａの底面（接触面１２０ｂ）は、活性領域１０１における窒化物半導体層１２０の最上面１２０ａよりも下方に位置している。本変形例では、第２リセス部１３６Ａは、バリア層１２６を貫通していない。すなわち、不活性領域１０２においても、バリア層１２６が残存しており、窒化物半導体層１２０の最上層である。第２リセス部１３６Ａの底面である接触面１２０ｂは、バリア層１２６の表面である。キャパシタ２０の下部電極１５０は、活性領域１０１の最上面１２０ａよりも低い位置（基板１１０に近い位置）で、不活性領域１０２内においてバリア層１２６と接触している。
　本変形例では、第２リセス部１３６Ａが設けられることにより、バリア層１２６の不活性領域１０２における厚さは、バリア層１２６の活性領域１０１における厚さよりも小さい。不活性領域１０２におけるバリア層１２６の厚さが小さくなることで、ピエゾ分極が抑制されるので、２ＤＥＧ１２５が発生しない。これにより、実施の形態１と同様に、不活性領域１０２におけるチャネル層１２４のキャリア密度が常温で１×１０１５ｃｍ－３よりも小さくなる。よって、実施の形態１と同様に、窒化物半導体装置１Ａの高周波特性を高めることができる。
　キャパシタ２０の代わりに、抵抗素子２１またはインダクタ２２を備える場合も同様である。図３Ｂは、受動素子として抵抗素子２１を備える本変形例に係る窒化物半導体装置２Ａの断面図である。図３Ｃは、受動素子としてインダクタ２２を備える本変形例に係る窒化物半導体装置３Ａの断面図である。図３Ｂおよび図３Ｃに示すように、窒化物半導体装置２Ａおよび３Ａではそれぞれ、窒化物半導体装置２および３と比較して、第２リセス部１３６の代わりに第２リセス部１３６Ａが設けられている点が相違する。金属層１５５および１５６はいずれも、活性領域１０１の最上面１２０ａよりも低い位置（基板１１０に近い位置）で、不活性領域１０２内においてバリア層１２６に接触している。これらの抵抗素子２１またはインダクタ２２を備える窒化物半導体装置２Ａおよび３Ａについても、実施の形態１と同様に、高周波特性を高めることができる。
　＜変形例２＞
　図４Ａは、受動素子としてキャパシタ２０を備える本変形例に係る窒化物半導体装置１Ｂの断面図である。図４Ａに示すように、窒化物半導体装置１Ｂでは、窒化物半導体装置１と比較して、第２リセス部１３６の代わりに第２リセス部１３６Ｂが設けられている点が相違する。
　第２リセス部１３６Ｂは、窒化物半導体層１２０を不活化するために設けられている。第２リセス部１３６Ｂの底面（接触面１２０ｂ）は、活性領域１０１における窒化物半導体層１２０の最上面１２０ａよりも下方に位置している。本変形例では、第２リセス部１３６Ｂは、バリア層１２６およびチャネル層１２４を貫通し、バッファ層１２２に達している。第２リセス部１３６Ｂの底面である接触面１２０ｂは、バッファ層１２２の表面である。不活性領域１０２には、バリア層１２６およびチャネル層１２４が設けられていない。不活性領域１０２では、バッファ層１２２が窒化物半導体層１２０の最上層である。下部電極１５０は、活性領域１０１の最上面１２０ａよりも低い位置（基板１１０に近い位置）で、不活性領域１０２内においてバッファ層１２２と接触している。
　バッファ層１２２は、アンドープの窒化物半導体層であり、キャリア密度は、常温で１×１０１５ｃｍ－３よりも小さくなる。よって、実施の形態１と同様に、窒化物半導体装置１Ｂの高周波特性を高めることができる。
　キャパシタ２０の代わりに、抵抗素子２１またはインダクタ２２を備える場合も同様である。図４Ｂは、受動素子として抵抗素子２１を備える本変形例に係る窒化物半導体装置２Ｂの断面図である。図４Ｃは、受動素子としてインダクタ２２を備える本変形例に係る窒化物半導体装置３Ｂの断面図である。図４Ｂおよび図４Ｃに示すように、窒化物半導体装置２Ｂおよび３Ｂではそれぞれ、窒化物半導体装置２および３と比較して、第２リセス部１３６の代わりに第２リセス部１３６Ｂが設けられている点が相違する。金属層１５５および１５６はいずれも、活性領域１０１の最上面１２０ａよりも低い位置（基板１１０に近い位置）で、不活性領域１０２内においてバッファ層１２２に接触している。これらの抵抗素子２１またはインダクタ２２を備える窒化物半導体装置２Ｂおよび３Ｂについても、実施の形態１と同様に、高周波特性を高めることができる。
　なお、バッファ層１２２には、ＣまたはＦｅがドープされた不純物領域が含まれてもよい。下部電極１５０は、当該不純物領域に接していてもよい。ＣまたはＦｅがドープされた不純物領域は高抵抗化する。このため、動作ばらつきが抑制されるので、キャパシタ２０の高周波特性を向上させることができる。ＣまたはＦｅのドープは、結晶成長時に行われる。このため、イオン注入の場合とは異なり、結晶構造を維持することができる。
　また、本変形例では、不活性領域１０２内において、バッファ層１２２の一部も除去されているが、バッファ層１２２は除去されていなくてもよい。すなわち、不活性領域１０２内の接触面１２０ｂは、活性領域１０１内におけるチャネル層１２４とバッファ層１２２との界面と同じ高さであってもよい。
　＜変形例３＞
　図５Ａは、受動素子としてキャパシタ２０Ｃを備える本変形例に係る窒化物半導体装置１Ｃの断面図である。図５Ａに示すように、窒化物半導体装置１Ｃでは、窒化物半導体装置１と比較して、キャパシタ２０の代わりにキャパシタ２０Ｃを備える点が相違する。キャパシタ２０Ｃは、キャパシタ２０と比較して、下部電極１５０の代わりに下部電極１５０Ｃを含む。
　下部電極１５０Ｃは、バリアメタル層１５２と窒化物半導体層１２０との間に設けられた金属下地層１５９を含む。金属下地層１５９は、Ｔｉ、Ｔａ、ＷおよびＨｆからなる群から選択される少なくとも１種の元素によって構成される六方最密（ｈｃｐ）構造を有する。金属下地層１５９の厚さは、例えば２ｎｍ以上５０ｎｍ以下であり、一例として１０ｎｍであるが、特に限定されない。
　金属下地層１５９のａ軸の格子定数の√２倍は、バリアメタル層１５２の格子定数以上であり、窒化物半導体層１２０の、下部電極１５０Ｃとの接触面１２０ｂにおけるａ軸の格子定数の√２倍以下である。例えば、金属下地層１５９のａ軸の格子定数を“ａ”とした場合、以下の不等式（４）を満たす。
　（４）　ａ１×√２≧ａ４×√２≧ａ２
　金属下地層１５９が設けられることにより、下部電極１５０Ｃの結晶性を維持しながら、バリアメタル層１５２と窒化物半導体層１２０（チャネル層１２４）との密着性を高めることができる。
　キャパシタ２０の代わりに、抵抗素子またはインダクタを備える場合も同様である。図５Ｂは、受動素子として抵抗素子２１Ｃを備える本変形例に係る窒化物半導体装置２Ｃの断面図である。図５Ｃは、受動素子としてインダクタ２２Ｃを備える本変形例に係る窒化物半導体装置３Ｃの断面図である。
　図５Ｂに示す窒化物半導体装置２Ｃでは、抵抗素子２１Ｃが金属層１５５Ｃを含む。金属層１５５Ｃは、バリアメタル層１５２とチャネル層１２４との間に設けられた金属下地層１５９を含む。なお、バリアメタル層１５２は、実施の形態１に係る窒化物半導体装置２が備える金属層１５５と同じである。
　図５Ｃに示す窒化物半導体装置３Ｃでは、インダクタ２２Ｃが金属層１５６Ｃを含む。金属層１５６Ｃでは、バリアメタル層１５２とチャネル層１２４との間に設けられた金属下地層１５９を含む。
　これらの抵抗素子２１Ｃまたはインダクタ２２Ｃを備える窒化物半導体装置２Ｃおよび３Ｃについても、窒化物半導体装置１Ｃと同様に、金属層１５５Ｃおよび１５６Ｃの結晶性を維持しながら、金属層１５５Ｃおよび１５６Ｃの密着性を高めることができる。
　［製造方法］
　続いて、実施の形態１に係る窒化物半導体装置１の製造方法について説明する。
　図６は、本実施の形態に係る窒化物半導体装置１の製造方法の第１例を示すフローチャートである。図７Ａ～図７Ｆは、本実施の形態に係る窒化物半導体装置１の製造方法の第１例に含まれる各工程を説明するための断面図である。
　図６および図７Ａに示すように、まず基板１１０上に窒化物半導体層１２０を形成する（Ｓ１０）。具体的には、バッファ層１２２、チャネル層１２４およびバリア層１２６をこの順で形成する。各層の形成は、ＭＯＣＶＤ（Ｍｅｔａｌ－Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などによるエピタキシャル成長によって、窒化物半導体を結晶成長させることによって行われる。バッファ層１２２の形成の際には、ＣまたはＦｅなどの高抵抗化するための不純物がドープされてもよい。
　次に、図７Ｂに示すように、ソース電極１４０用の第１リセス部１３０およびドレイン電極１４２用の第１リセス部１３２を形成する（Ｓ１１）。例えば、フォトリソグラフィによって所定形状のレジストパターンを形成し、当該レジストパターンを利用したドライエッチングなどによって、所定の範囲内のバリア層１２６とチャネル層１２４の一部とを除去することによって、第１リセス部１３０および１３２を形成する。
　次に、図７Ｃに示すように、第１リセス部１３０および１３２内にそれぞれ、ソース電極１４０およびドレイン電極１４２を形成する（Ｓ１２）。例えば、ＥＢ（Ｅｌｅｃｔｒｏｎ　Ｂｅａｍ）蒸着またはスパッタリングなどによって、少なくとも第１リセス部１３０および１３２を覆うように金属膜を形成し、形成した金属膜をエッチングでパターニングすることにより、ソース電極１４０およびドレイン電極１４２を形成する。
　次に、図７Ｄに示すように、窒化物半導体層１２０上にゲート電極１４４を形成する（Ｓ１３）。例えば、ＥＢ蒸着またはスパッタリングなどによって、少なくともソース電極１４０とドレイン電極１４２との間の領域を覆うように金属膜を形成し、形成した金属膜をエッチングでパターニングすることにより、ゲート電極１４４を形成する。なお、ゲート電極１４４の形成工程は、ソース電極１４０およびドレイン電極１４２の形成工程の前に行われてもよい。
　次に、図７Ｅに示すように、不活化用の第２リセス部１３６を形成する（Ｓ１４）。例えば、フォトリソグラフィによって所定形状のレジストパターンを形成し、当該レジストパターンを利用したドライエッチングなどによって、不活性領域１０２内のバリア層１２６とチャネル層１２４の一部とを除去することによって、第２リセス部１３６を形成する。不活性領域１０２では、バリア層１２６が除去されることによって、チャネル層１２４内の２ＤＥＧ１２５が発生しなくなり、常温でのキャリア密度を１×１０１５ｃｍ－３より小さくすることができる。
　次に、図７Ｆに示すように、不活性領域１０２で窒化物半導体層１２０に接する金属層（具体的には下部電極１５０）を形成する（Ｓ１５）。具体的には、バリアメタル層１５２および低抵抗金属層１５４をこの順で接触面１２０ｂ上に形成する。例えば、ＥＢ蒸着またはスパッタリングなどによって、少なくとも不活性領域１０２内の接触面１２０ｂを覆うように金属膜を形成し、形成した金属膜をエッチングでパターニングすることにより、下部電極１５０を形成する。このとき、窒化物半導体層１２０（チャネル層１２４）に対してコヒーレント状態またはメタモルフィック状態になるように下部電極１５０を形成する。具体的には、電極材料の成長速度を遅くする。例えば、スパッタリングの場合には供給するパワーを減らし、ＥＢ蒸着の場合、温度を低くし、あるいは、ターゲットと材料との距離を離す。これにより、電極材料の成長速度を遅くすることができ、窒化物半導体層１２０（チャネル層１２４）に対してコヒーレント状態またはメタモルフィック状態になる下部電極１５０を形成することができる。
　次に、不活性領域１０２内において、金属層（下部電極１５０）上に絶縁層１６０を形成し、形成した絶縁層１６０上に上部電極１７０を形成する（Ｓ１６）。絶縁層１６０は、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｎｏ）法などによって少なくとも下部電極１５０を覆うように絶縁膜を成膜した後、成膜した絶縁膜の一部をエッチングで除去することにより形成される。上部電極１７０は、ＥＢ蒸着またはスパッタリングなどによって、少なくとも絶縁層１６０を覆うように金属膜を形成し、形成した金属膜をエッチングでパターニングすることにより形成される。
　以上の工程を経て、図１Ａに示すキャパシタ２０を備える窒化物半導体装置１を製造することができる。
　なお、絶縁層１６０および上部電極１７０の形成工程（Ｓ１６）を省略することで、インダクタ２２を備える窒化物半導体装置３を製造することができる。また、絶縁層１６０および上部電極１７０の形成工程（Ｓ１６）を省略し、さらに、金属層の形成工程（Ｓ１５）では、低抵抗金属層１５４の形成を省略することにより、抵抗素子２１を備える窒化物半導体装置２を製造することができる。
　上述した窒化物半導体装置１、２および３の製造方法は、一例にすぎず、工程の順序の変更、工程の内容の変更などが行われてもよい。
　例えば、第２リセス部１３６の形成工程（Ｓ１４）では、不活性領域１０２内のバリア層１２６の一部のみを除去し、所定の厚さのバリア層１２６を残存させてもよい。これにより、変形例１に係る窒化物半導体装置１Ａ、２Ａまたは３Ａを形成することができる。あるいは、第２リセス部１３６の形成工程では、不活性領域１０２内のチャネル層１２４を完全に除去してもよい。また、不活性領域１０２内のバッファ層１２２の一部を除去してもよい。これにより、変形例２に係る窒化物半導体装置１Ｂ、２Ｂまたは３Ｂを形成することができる。
　また、第２リセス部１３６の形成は、位置合わせ用のアライメントマークの形成と同時に行われてもよい。アライメントマークの形成は、通常、窒化物半導体層１２０の形成工程（Ｓ１０）と第１リセス部１３０および１３２の形成工程（Ｓ１１）との間に行われる。
　また、金属層（下部電極１５０）の形成工程（Ｓ１５）では、バリアメタル層１５２を形成する前に、金属下地層１５９を形成してもよい。金属下地層１５９は、例えば、ＥＢ蒸着またはスパッタリングなどによって、少なくとも不活性領域１０２内の接触面１２０ｂを覆うように金属膜を形成し、形成した金属膜をエッチングでパターニングすることにより形成される。これにより、変形例３に係る窒化物半導体装置１Ｃ、２Ｃまたは３Ｃを形成することができる。
　また、第１リセス部１３０および１３２を形成する工程（Ｓ１１）と第２リセス部１３６を形成する工程（Ｓ１４）とは、同時に行われてもよい。図８は、本実施の形態に係る窒化物半導体装置１の製造方法の第２例を示すフローチャートである。図９Ａおよび図９Ｂはそれぞれ、本実施の形態に係る窒化物半導体装置１の製造方法の第２例に含まれる各工程を説明するための断面図である。
　図８および図９Ａに示すように、窒化物半導体層１２０を形成した後、ソース電極１４０用の第１リセス部１３０およびドレイン電極１４２用の第１リセス部１３２と、不活化用の第２リセス部１３６とを同時に形成する（Ｓ２１）。例えば、フォトリソグラフィによって所定形状のレジストパターンを形成し、当該レジストパターンを利用したドライエッチングなどによって、活性領域１０１における所定の範囲内と不活性領域１０２内との各々のバリア層１２６とチャネル層１２４の一部とを除去することによって、第１リセス部１３０および１３２ならびに第２リセス部１３６を同時に形成する。同時に形成するので、第１リセス部１３０および１３２の各々の底面と、第２リセス部１３６の底面（接触面１２０ｂ）とは、同じ高さに位置している。
　その後、図９Ｂに示すように、第１リセス部１３０および１３２内にそれぞれ、ソース電極１４０およびドレイン電極１４２を形成する（Ｓ１２）。以降の処理は、図８に示すように、第２リセス部１３６の形成工程（Ｓ１４）が省略されている点を除いて、図６に示した第１例と同じである。
　第１リセス部１３０および１３２、ならびに、第２リセス部１３６を同時に形成することで、製造工程を簡略化することにより、製造誤差などが生じる可能性を低くすることができ、歩留まりを高めることができる。
　また、金属層（下部電極１５０）を形成する工程（Ｓ１５）とゲート電極１４４を形成する工程（Ｓ１３）とは、同時に行われてもよい。図１０は、本実施の形態に係る窒化物半導体装置１の製造方法の第３例を示すフローチャートである。
　図１０に示すように、窒化物半導体層１２０の形成（Ｓ１０）からソース電極１４０およびドレイン電極１４２の形成（Ｓ１２）までの処理は、図８に示す製造方法の第２例と同じである。ソース電極１４０およびドレイン電極１４２を形成した後、ゲート電極１４４と金属層（下部電極１５０）とを同時に形成する（Ｓ３３）。下部電極１５０は、窒化物半導体層１２０（チャネル層１２４）に対してコヒーレント状態またはメタモルフィック状態にするため、遅い成長速度で形成される。ゲート電極１４４の形成速度も同じになる。ゲート電極１４４と下部電極１５０とを同時に形成することで、図７Ｆに示す構成が得られる。以降、絶縁層１６０および上部電極１７０を順に形成することで、図１Ａに示す窒化物半導体装置１を製造することができる。
　ゲート電極１４４と金属層（下部電極１５０）とを同時に形成することで、製造工程を簡略化することにより、製造誤差などが生じる可能性を低くすることができ、歩留まりを高めることができる。
　（実施の形態２）
　続いて、実施の形態２に係る窒化物半導体装置について説明する。実施の形態２では、実施の形態１と比較して、窒化物半導体層の表面を保護するパッシベーション膜が設けられている点が主な相違点である。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図１１は、本実施の形態に係る窒化物半導体装置２０１の断面図である。図１１に示すように、窒化物半導体装置２０１は、実施の形態１に係る窒化物半導体装置１と比較して、キャパシタ２０の代わりにキャパシタ２２０を備える点と、パッシベーション膜１８０および１８２を備える点とが相違する。
　パッシベーション膜１８０は、窒化物半導体層１２０の表面を保護するために設けられている。具体的には、パッシベーション膜１８０は、活性領域１０１における窒化物半導体層１２０の最上面１２０ａを覆っている。パッシベーション膜１８０には、活性領域１０１において、ソース電極１４０、ドレイン電極１４２およびゲート電極１４４の各々を設けるための開口が形成されている。ソース電極１４０およびドレイン電極１４２用の開口は、第１リセス部１３０および１３２と平面視で重なる位置に設けられている。また、ゲート電極１４４用の開口には、窒化物半導体層１２０の最上面１２０ａが露出しており、ゲート電極１４４を最上面１２０ａ上に接触して設けることができる。なお、ゲート電極１４４用の開口は設けられていなくてもよく、パッシベーション膜１８０上にゲート電極１４４が設けられていてもよい。この場合、パッシベーション膜１８０をゲート絶縁膜として利用することができる。
　パッシベーション膜１８２は、トランジスタ１０の表面を保護するために設けられている。具体的には、パッシベーション膜１８２は、活性領域１０１内では、ソース電極１４０、ドレイン電極１４２およびゲート電極１４４、ならびに、パッシベーション膜１８０を覆っている。さらに、パッシベーション膜１８２は、不活性領域１０２内において第２リセス部１３６の内面を覆っている。パッシベーション膜１８２には、不活性領域１０２内において、窒化物半導体層１２０（チャネル層１２４）の上面（接触面１２０ｂ）を露出させるための開口１８３が設けられている。
　パッシベーション膜１８０および１８２はそれぞれ、絶縁性の材料を用いて形成されている。例えば、パッシベーション膜１８０および１８２はそれぞれ、ＳｉＮ、ＳｉＯ２、ＳｉＣなどの単層膜または積層膜であるが、これに限定されない。パッシベーション膜１８０および１８２が設けられていることで、電極間の絶縁性、および、電極と金属層（下部電極１５０）との間の絶縁性を高めることができ、リーク電流を抑制することができる。
　本実施の形態では、キャパシタ２２０は、下部電極２５０と、絶縁層２６０と、上部電極２７０と、を含む。下部電極２５０は、バリアメタル層２５２と、低抵抗金属層２５４と、を含む。バリアメタル層２５２、低抵抗金属層２５４、絶縁層２６０および上部電極２７０はそれぞれ、実施の形態１に係るバリアメタル層１５２、低抵抗金属層１５４、絶縁層１６０および上部電極１７０に対応しており、各々の形状および配置位置が異なっている。
　下部電極２５０は、パッシベーション膜１８２に設けられた開口１８３に露出したチャネル層１２４に接する。下部電極２５０（バリアメタル層２５２）の一部は、パッシベーション膜１８２の上面に設けられている。下部電極２５０のｘ軸方向の長さは、開口１８３のｘ軸方向の長さよりも長い。下部電極２５０のうち、平面視においてパッシベーション膜１８２に重なる部分は、コヒーレント状態およびメタモルフィック状態のいずれでもない。本実施の形態に係る下部電極２５０は、平面視において、パッシベーション膜１８２の開口１８３に重なる範囲において、コヒーレント状態またはメタモルフィック状態を含んでいる。
　上部電極２７０は、平面視において、開口１８３よりも小さい。平面視において、上部電極２７０は全体が開口１８３内に設けられている。すなわち、上部電極２７０は、下部電極２５０のうち、コヒーレント状態またはメタモルフィック状態になっている部分と平面視で重なる位置に設けられている。つまり、下部電極２５０のうち結晶性が高く、低抵抗な部分と対向する位置に上部電極２７０が設けられており、キャパシタ２２０として機能する。下部電極２５０のうち、平面視で開口１８３に重なる位置ではヒロックなどの異常成長が抑制されるので、絶縁層２６０のカバレッジの低下および電界集中を抑制することができる。これにより、キャパシタ２２０の耐圧の低下を抑制することができる。
　このように、本実施の形態に係る窒化物半導体装置２０１では、キャパシタ２２０の高周波特性の低下を抑制しながらトランジスタ１０を保護することにより、信頼性を高めることができる。すなわち、本実施の形態によれば、高周波特性に優れた信頼性の高い窒化物半導体装置２０１を実現することができる。
　なお、パッシベーション膜１８２をキャパシタ２２０の絶縁層２６０として利用することもできる。図１２は、本実施の形態の変形例に係る窒化物半導体装置２０１Ａの断面図である。
　図１２に示すように、窒化物半導体装置２０１Ａは、実施の形態２に係る窒化物半導体装置２０１と比較して、パッシベーション膜１８２およびキャパシタ２２０の代わりにパッシベーション膜２８２およびキャパシタ２２０Ａを備える点と、素子分離領域１９０が設けられている点とが相違する。また、不活性領域１０２には、第２リセス部１３６の代わりに、第２リセス部２３６が設けられている。
　キャパシタ２２０Ａは、下部電極２５１と、パッシベーション膜２８２と、上部電極２７０と、を含む。パッシベーション膜２８２の一部が下部電極２５１と上部電極２７０との間に設けられている。
　下部電極２５１は、下部電極２５０に対応しており、第２リセス部２３６を埋めるように設けられている点が相違する。なお、図示していないが、下部電極２５１は、バリアメタル層と、低抵抗金属層との積層構造を含んでいる。下部電極２５１は、第２リセス部２３６の底面である接触面１２０ｂでチャネル層１２４と接している。これにより、下部電極２５１は、平面視において、第２リセス部２３６の底面（接触面１２０ｂ）に重なる範囲において、コヒーレント状態またはメタモルフィック状態を含んでいる。
　図１２に示す例では、下部電極２５１は、第２リセス部２３６の内壁面にも接している。具体的には、下部電極２５１は、バリア層１２６にも接しており、バリア層１２６とチャネル層１２４との界面近傍に生じる２ＤＥＧ１２５に接している。このため、下部電極２５１とトランジスタ１０のチャネルとの電気的な接続を遮断するために、素子分離領域１９０が設けられている。
　素子分離領域１９０は、例えばＣまたはＦｅなどの窒化物半導体を高抵抗化するための不純物が添加された領域である。素子分離領域１９０は、２ＤＥＧ１２５を遮断するように、少なくともチャネル層１２４に設けられている。例えば、イオン注入により、バリア層１２６の最表面から、チャネル層１２４およびバッファ層１２２にかけて連続するように素子分離領域１９０が設けられている。本変形例では、不活性領域１０２には、素子分離領域１９０も含まれる。言い換えると、トランジスタ１０が設けられる活性領域１０１の２ＤＥＧ１２５とは、素子分離領域１９０によって分離された範囲を不活性領域１０２とみなしている。
　素子分離領域１９０は、イオン注入によって形成されるので、結晶構造が崩れている。このため仮に、素子分離領域１９０上に下部電極２５１を形成したとしても、下部電極２５１が窒化物半導体層１２０に対してコヒーレント状態またはメタモルフィック状態にはならない。本変形例では、第２リセス部２３６を設けることにより、チャネル層１２４の一部を露出させ、チャネル層１２４の露出した面である接触面１２０ｂ上に下部電極２５１が設けられている。これにより、下部電極２５１の結晶性を高めることができ、低抵抗化を実現し、かつ、ヒロックなどの異常成長を抑制することができる。
　また、本変形例では、パッシベーション膜２８２がキャパシタ２２０Ａの絶縁層として機能している。キャパシタ２２０Ａの専用の絶縁層を形成する場合に比べて、製造工程を簡略化することができる。よって、製造誤差などが生じる可能性を低くすることができ、歩留まりを高めることができる。
　なお、実施の形態２および変形例では、窒化物半導体装置２０１および２０１Ａが、受動素子としてキャパシタを備える例を示したが、実施の形態１と同様に、抵抗素子またはインダクタを備えてもよい。また、実施の形態１に適用される各変形例についても、窒化物半導体装置２０１および２０１Ａにも適用することができる。
　（他の実施の形態）
　以上、１つまたは複数の態様に係る窒化物半導体装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　また、例えば、不活性領域１０２には、複数の受動素子が設けられてもよい。例えば、不活性領域１０２には、キャパシタ２０、抵抗素子２１およびインダクタ２２からなる群から選択される少なくとも１つの素子が複数設けられていてもよい。複数の受動素子同士は、電気的に接続されていてもよく、電気的には分離していてもよい。同様に、活性領域１０１には、複数の能動素子が設けられていてもよい。
　また、例えば、第１リセス部１３０および１３２は設けられていなくてもよく、ソース電極１４０およびドレイン電極１４２はそれぞれ、バリア層１２６の上面に設けられていなくてもよい。すなわち、ソース電極１４０およびドレイン電極１４２は、チャネル層１２４および２ＤＥＧ１２５に接触していなくてもよい。
　また、例えば、窒化物半導体層１２０は、チャネル層１２４およびバリア層１２６を含んでいなくてもよい。窒化物半導体層１２０は、Ｓｉなどのｎ型の不純物が添加されたＧａＮ、ＩｎＧａＮなどからなる窒化物半導体層であってもよい。つまり、トランジスタ１０は、ＨＥＭＴでなくてもよく、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などの他のＦＥＴであってもよい。
　また、例えば、窒化物半導体層１２０に対してコヒーレント状態またはメタモルフィック状態になる金属層は、ソース電極１４０またはドレイン電極１４２と同じ工程で形成されてもよい。
　また、上記の各実施の形態は、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示に係る窒化物半導体装置は、例えば、高出力もしくは高周波用途の電力増幅器、当該電力増幅器が用いられる無線通信基地局もしくは端末機器、または、マイクロ波を利用した電力伝送を行うワイヤレス給電装置などに利用することができる。
１、１Ａ、１Ｂ、１Ｃ、２、２Ａ、２Ｂ、２Ｃ、３、３Ａ、３Ｂ、３Ｃ、２０１、２０１Ａ　窒化物半導体装置
１０　トランジスタ
２０、２０Ｃ、２２０、２２０Ａ　キャパシタ
２１、２１Ｃ　抵抗素子
２２、２２Ｃ　インダクタ
１０１　活性領域
１０２　不活性領域
１１０　基板
１２０　窒化物半導体層
１２０ａ　最上面
１２０ｂ　接触面
１２２　バッファ層
１２４　チャネル層
１２５　２ＤＥＧ
１２６　バリア層
１３０、１３２　第１リセス部
１３６、１３６Ａ、１３６Ｂ、２３６　第２リセス部
１４０　ソース電極
１４２　ドレイン電極
１４４　ゲート電極
１５０、１５０Ｃ、２５０、２５１　下部電極
１５２、２５２　バリアメタル層
１５４、１５８、２５４　低抵抗金属層
１５５、１５５Ｃ、１５６、１５６Ｃ　金属層
１５９　金属下地層
１６０、２６０　絶縁層
１７０、２７０　上部電極
１８０、１８２、２８２　パッシベーション膜
１８３　開口
１９０　素子分離領域
 

Claims (22)

  1. 　能動素子と受動素子とを備える窒化物半導体装置であって、
    　平面視で活性領域と不活性領域とに区分される窒化物半導体層と、
    　前記不活性領域で前記窒化物半導体層に接する金属層と、を備え、
    　前記能動素子は、前記活性領域に設けられ、
    　前記受動素子は、前記不活性領域に設けられ、
    　前記金属層は、前記窒化物半導体層に対してコヒーレント状態またはメタモルフィック状態を含む、
    　窒化物半導体装置。
  2. 　前記窒化物半導体層は、チャネル層と、前記チャネル層の上方に設けられたバリア層と、を含み、
    　前記能動素子は、前記チャネル層と前記バリア層との界面近傍に生じる二次元電子ガスを含む、
    　請求項１に記載の窒化物半導体装置。
  3. 　前記活性領域において、前記チャネル層のキャリア密度は、１×１０１５ｃｍ－３以上である、
    　請求項２に記載の窒化物半導体装置。
  4. 　前記窒化物半導体層は、複数の層からなる積層構造を有し、
    　前記不活性領域において、前記窒化物半導体層の最上層のキャリア密度は、１×１０１５ｃｍ－３より小さい、
    　請求項１～３のいずれか１項に記載の窒化物半導体装置。
  5. 　前記不活性領域における前記窒化物半導体層と前記金属層との接触面は、前記活性領域における前記窒化物半導体層の最上面よりも下方に位置している、
    　請求項１～４のいずれか１項に記載の窒化物半導体装置。
  6. 　前記窒化物半導体層は、前記チャネル層の下方に設けられたバッファ層をさらに含み、
    　前記金属層は、前記不活性領域で前記バッファ層に接する、
    　請求項２または３に記載の窒化物半導体装置。
  7. 　前記窒化物半導体層は、ＣまたはＦｅがドープされた不純物領域を含み、
    　前記金属層は、前記不活性領域で前記不純物領域に接する、
    　請求項１～６のいずれか１項に記載の窒化物半導体装置。
  8. 　前記金属層は、
    　バリアメタル層と、
    　前記バリアメタル層の上方に設けられ、前記バリアメタル層よりも抵抗が低い低抵抗金属層と、を含む、
    　請求項１～７のいずれか１項に記載の窒化物半導体装置。
  9. 　前記受動素子は、前記金属層を含む抵抗素子である、
    　請求項１～８のいずれか１項に記載の窒化物半導体装置。
  10. 　前記受動素子は、前記金属層を下部電極として含むキャパシタである、
    　請求項１～８のいずれか１項に記載の窒化物半導体装置。
  11. 　前記受動素子は、前記金属層を含むインダクタである、
    　請求項１～８のいずれか１項に記載の窒化物半導体装置。
  12. 　前記バリアメタル層の格子定数は、前記低抵抗金属層の格子定数より大きく、前記窒化物半導体層の、前記金属層との接触面におけるａ軸の格子定数の√２倍以下である、
    　請求項８に記載の窒化物半導体装置。
  13. 　前記低抵抗金属層およびバリアメタル層の各々の格子定数は、前記窒化物半導体層の、前記金属層との接触面におけるａ軸の格子定数の√２倍の９０％以上である、
    　請求項１２に記載の窒化物半導体装置。
  14. 　前記低抵抗金属層は、Ａｌ、Ｃｕ、Ａｕ、ＡｇおよびＰｔからなる群から選択される少なくとも１種の元素によって構成される面心立方格子構造を有する、
    　請求項８、１２または１３に記載の窒化物半導体装置。
  15. 　前記バリアメタル層は、Ｔｉ、Ｔａ、ＷおよびＨｆからなる群から選択される少なくとも１種の元素と、ＮおよびＣの少なくとも一方の元素とによって構成されるＮａＣｌ型構造を有する、
    　請求項８、１２～１４のいずれか１項に記載の窒化物半導体装置。
  16. 　前記金属層は、前記バリアメタル層と前記窒化物半導体層との間に設けられ、Ｔｉ、Ｔａ、ＷおよびＨｆからなる群から選択される少なくとも１種の元素によって構成される六方最密構造を有する層をさらに含む、
    　請求項８、１２～１５のいずれか１項に記載の窒化物半導体装置。
  17. 　前記能動素子は、ゲート電極、ソース電極およびドレイン電極を含み、
    　前記ゲート電極、前記ソース電極および前記ドレイン電極の少なくとも１つは、前記金属層の少なくとも一部と同じ材料を含む、
    　請求項１～１６のいずれか１項に記載の窒化物半導体装置。
  18. 　能動素子と受動素子とを備える窒化物半導体装置の製造方法であって、
    　平面視で活性領域と不活性領域とに区分される窒化物半導体層を形成する工程と、
    　前記不活性領域で前記窒化物半導体層に接する金属層を形成する工程と、を含み、
    　前記能動素子は、前記活性領域に設けられ、
    　前記受動素子は、前記不活性領域に設けられ、
    　前記金属層は、前記窒化物半導体層に対してコヒーレント状態またはメタモルフィック状態を含む、
    　窒化物半導体装置の製造方法。
  19. 　前記窒化物半導体層に第１リセス部を形成する工程と、
    　前記第１リセス部内に前記能動素子のソース電極およびドレイン電極を形成する工程と、
    　前記窒化物半導体層上に前記能動素子のゲート電極を形成する工程と、
    　前記金属層を形成する前に前記窒化物半導体層に第２リセス部を形成する工程と、を含み、
    　前記金属層を形成する工程では、前記第２リセス部の底面に前記金属層を形成する、
    　請求項１８に記載の窒化物半導体装置の製造方法。
  20. 　前記第１リセス部を形成する工程および前記第２リセス部を形成する工程は、同時に行われる、
    　請求項１９に記載の窒化物半導体装置の製造方法。
  21. 　前記金属層を形成する工程および前記ゲート電極を形成する工程は、同時に行われる、
    　請求項１９または２０に記載の窒化物半導体装置の製造方法。
  22. 　前記受動素子は、前記金属層を下部電極として含むキャパシタであり、
    　前記窒化物半導体装置の製造方法は、さらに、
    　前記金属層上に絶縁層を形成する工程と、
    　前記絶縁層上に上部電極を形成する工程と、を含む、
    　請求項２１に記載の窒化物半導体装置の製造方法。 
PCT/JP2024/023920 2023-07-06 2024-07-02 窒化物半導体装置およびその製造方法 Ceased WO2025009524A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202480041996.2A CN121420650A (zh) 2023-07-06 2024-07-02 氮化物半导体装置及其制造方法
JP2024566434A JP7618119B1 (ja) 2023-07-06 2024-07-02 窒化物半導体装置およびその製造方法
US19/423,481 US20260114028A1 (en) 2023-07-06 2025-12-17 Nitride semiconductor device and method for manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202363525283P 2023-07-06 2023-07-06
US63/525,283 2023-07-06

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US19/423,481 Continuation US20260114028A1 (en) 2023-07-06 2025-12-17 Nitride semiconductor device and method for manufacturing the same

Publications (1)

Publication Number Publication Date
WO2025009524A1 true WO2025009524A1 (ja) 2025-01-09

Family

ID=94171550

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2024/023920 Ceased WO2025009524A1 (ja) 2023-07-06 2024-07-02 窒化物半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US20260114028A1 (ja)
JP (1) JP7618119B1 (ja)
CN (1) CN121420650A (ja)
TW (1) TW202525087A (ja)
WO (1) WO2025009524A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303218A (ja) * 1997-04-24 1998-11-13 Fujitsu Ltd 半導体装置及びその製造方法
US20140091311A1 (en) * 2012-09-28 2014-04-03 Samsung Electronics Co., Ltd. Nitride semiconductor based power converting device
WO2016017127A1 (ja) * 2014-07-29 2016-02-04 パナソニックＩｐマネジメント株式会社 窒化物半導体装置
WO2022168800A1 (ja) * 2021-02-03 2022-08-11 国立大学法人 東京大学 積層構造体及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303218A (ja) * 1997-04-24 1998-11-13 Fujitsu Ltd 半導体装置及びその製造方法
US20140091311A1 (en) * 2012-09-28 2014-04-03 Samsung Electronics Co., Ltd. Nitride semiconductor based power converting device
WO2016017127A1 (ja) * 2014-07-29 2016-02-04 パナソニックＩｐマネジメント株式会社 窒化物半導体装置
WO2022168800A1 (ja) * 2021-02-03 2022-08-11 国立大学法人 東京大学 積層構造体及びその製造方法

Also Published As

Publication number Publication date
US20260114028A1 (en) 2026-04-23
CN121420650A (zh) 2026-01-27
TW202525087A (zh) 2025-06-16
JP7618119B1 (ja) 2025-01-20
JPWO2025009524A1 (ja) 2025-01-09

Similar Documents

Publication Publication Date Title
US11742418B2 (en) Semiconductor device
CN102651352B (zh) 半导体装置、用于制造半导体装置的方法以及电子器件
TW201303967A (zh) 化合物半導體裝置及其製造方法
TWI641133B (zh) 半導體單元
US20210273086A1 (en) Semiconductor device and fabricating method thereof
CN117855265A (zh) 高电子迁移率晶体管及其制作方法
TWI790655B (zh) 半導體結構及高電子遷移率電晶體
TWI755277B (zh) 高電子遷移率電晶體及其製作方法
JP5216184B2 (ja) 化合物半導体装置およびその製造方法
TWI569439B (zh) 半導體單元
WO2024048266A1 (ja) 半導体デバイス、半導体モジュールおよび無線通信装置
US11967642B2 (en) Semiconductor structure, high electron mobility transistor and fabrication method thereof
JP7618119B1 (ja) 窒化物半導体装置およびその製造方法
CN117616581A (zh) 氮化物基半导体装置及其制造方法
JP5370441B2 (ja) 窒化ガリウム系ｈｅｍｔの製造方法及び窒化ガリウム系ｈｅｍｔ
TW202301675A (zh) 半導體結構及高電子遷移率電晶體
US20260020313A1 (en) Semiconductor device
CN114975573B (zh) 高电子迁移率晶体管及其制作方法
CN112802802B (zh) 基于su-8光阻胶的半导体功率器件及其制备方法和包括其的功率模块
CN115863401B (zh) 常闭型晶体管及其制备方法
US11942519B2 (en) Semiconductor structure and high electron mobility transistor
US20240355869A1 (en) Composite passive component and preparation method therefor
TWI849920B (zh) 高電子遷移率電晶體及其製造方法
TW202531888A (zh) 半導體裝置及其形成方法
KR102059690B1 (ko) Iii-v족 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2024566434

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE