WO2025004846A1 - 撮像装置 - Google Patents

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WO2025004846A1
WO2025004846A1 PCT/JP2024/021623 JP2024021623W WO2025004846A1 WO 2025004846 A1 WO2025004846 A1 WO 2025004846A1 JP 2024021623 W JP2024021623 W JP 2024021623W WO 2025004846 A1 WO2025004846 A1 WO 2025004846A1
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WO
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switch
node
transistor
reference signal
signal
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Ceased
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PCT/JP2024/021623
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English (en)
French (fr)
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出帆 谷平
洋平 大迫
慎一郎 江藤
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Publication date
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • This disclosure relates to an imaging device.
  • AD conversion analog-to-digital conversion
  • the present disclosure provides an imaging device that can achieve faster AD conversion and frame rates while reducing power consumption by reducing the load on the signal wiring for the reference signal.
  • a liquid crystal display device comprising: a plurality of photoelectric conversion elements arranged in a first direction and a second direction intersecting each other, each of which accumulates a charge according to the amount of incident light; a plurality of pixel circuits each outputting a pixel signal corresponding to the charge accumulated in the plurality of photoelectric conversion elements; a plurality of comparators that compare each of the plurality of pixel signals output from the plurality of pixel circuits with a reference signal; a digital signal generator that generates digital signals by analog-to-digital conversion of the pixel signals based on comparison results of the comparators; and a plurality of switches that switch whether or not the reference signal is to be input to the plurality of comparators.
  • the plurality of switches may sequentially select one of the plurality of comparators to input the reference signal so that the reference signal is not input to two or more of the comparators at the same time.
  • the conversion circuit includes:
  • the digital signal generator may include the comparator.
  • the converter may further comprise a plurality of the conversion circuits connected to the plurality of signal lines.
  • the signal line includes a plurality of split signal lines that are split along the second direction, each of the plurality of divided signal lines transmits the pixel signals output from two or more of the pixel circuits arranged along the second direction; One or more of the comparators may be provided for each of the plurality of divided signal lines.
  • Each of the plurality of comparators may be provided for each of the plurality of pixel circuits.
  • the multiple switches may switch whether or not to input the reference signal to the corresponding two or more comparators for each pixel group including two or more pixel circuits arranged in the first direction or the second direction.
  • the multiple switches may sequentially switch and select one of multiple pixel groups corresponding to a pixel region of interest from multiple pixel groups each including two or more pixel circuits arranged in the first direction or the second direction.
  • the plurality of switches may sequentially switch and select one of two or more pixel groups adjacent to each other in the first direction or the second direction among a plurality of pixel groups each including two or more pixel circuits arranged in the first direction or the second direction.
  • the digital signal generator may have a counter that outputs, as the digital signal, a count value corresponding to the timing at which the pixel signal and the reference signal match in each of the plurality of comparators.
  • At least one of the plurality of switches is a first transistor of a first conductivity type that switches between conducting and blocking the first node and the second node in response to a switching control signal;
  • the input/output terminal may further include a second transistor of a second conductivity type that switches whether the first node and the second node are conductive or cut off in response to an inverted switching control signal having an inverse logic to the switching control signal.
  • At least one of the plurality of switches is a third transistor of the first conductivity type having a source and a drain connected to the first node and a gate to which the inverted switching control signal is input; a fourth transistor of the first conductivity type having a source and a drain connected to the second node and a gate to which the inverted switching control signal is input; a fifth transistor of a second conductivity type having a source and a drain connected to the first node and a gate to which the switching control signal is input; The sixth transistor may be of the second conductivity type having a source and a drain connected to the second node and a gate to which the switching control signal is input.
  • the second node may be connected to input nodes of the plurality of comparators.
  • At least one of the plurality of switches is a first transistor that switches between conducting and blocking the first node and the second node in response to a switching control signal; a voltage source that outputs a bias voltage between the third node and the fourth node; a first switch, a second switch, and a third switch connected in series between the third node and a reference voltage node; a fourth switch and a fifth switch connected in series between the fourth node and the first node; a first capacitor connected between a connection node between the first switch and the second switch and a connection node between the fourth switch and the fifth switch; a second capacitor connected between the second node and the reference voltage node; the switching control signal output from a connection node between the second switch and the third switch is input to a gate of the first transistor; When the first node and the second node are made conductive, the first switch, the third switch, and the fourth switch are cut off, and the second switch and the fifth switch are made conductive; When the first node and the second node are cut off, the
  • At least one of the plurality of switches is a first transistor that switches between conducting and blocking the first node and the second node in response to a switching control signal; a first switch, a second switch, and a third switch connected in series between a first reference voltage node and a second reference voltage node; a fourth switch and a fifth switch connected in series between the second reference voltage node and the first node; a first capacitor connected between a connection node between the first switch and the second switch and a connection node between the fourth switch and the fifth switch; a second capacitor connected between the second node and the second reference voltage node; the switching control signal output from a connection node between the second switch and the third switch is input to a gate of the first transistor; When the first node and the second node are made conductive, the first switch, the third switch, and the fourth switch are cut off, and the second switch and the fifth switch are made conductive; When the first node and the second node are cut off, the first switch, the third switch, and the fourth switch may be made
  • Each of the plurality of source follower circuits comprises: a first transistor to whose gate the reference signal output from the corresponding switch is input; a second transistor of a first conductivity type connected to a drain side of the first transistor, turned on when the corresponding switch outputs the reference signal, and turned off when the corresponding switch does not output the reference signal; and a third transistor of the second conductivity type connected to a source side of the first transistor, turned on when the corresponding switch outputs the reference signal, and turned off when the corresponding switch does not output the reference signal.
  • Each of the plurality of source follower circuits comprises: a fourth transistor acting as a current source; a fifth transistor for adjusting the voltage of the corresponding input node of the comparator;
  • the fourth transistor, the third transistor, the fifth transistor, the first transistor, and the second transistor may be connected in this order between a first reference voltage node and a second reference voltage node, or the fourth transistor, the fifth transistor, the third transistor, the first transistor, and the second transistor may be connected in this order.
  • Each of the plurality of source follower circuits comprises: a first transistor to whose gate the reference signal output from the corresponding switch is input; a second transistor of a first conductivity type connected to a drain side of the first transistor, turned on when the corresponding switch outputs the reference signal, and turned off when the corresponding switch does not output the reference signal; a third transistor connected to a source side of the first transistor and functioning as a current source; a fourth transistor for adjusting the voltage of the corresponding input node of the comparator; a fifth transistor connected to a gate of the fourth transistor and turned on when the corresponding switch outputs the reference signal to turn on the fourth transistor;
  • the input/output circuit may further include a sixth transistor connected to a gate of the fourth transistor and turned on to turn off the fourth transistor when the corresponding switch
  • the plurality of source follower circuits may further include a precharge circuit that supplies a precharge signal to the source of the first transistor in a source follower circuit that does not output the reference signal from the source of the first transistor.
  • the precharge circuit further includes a replica circuit having the same circuit configuration as the plurality of source follower circuits and generating, as the precharge signal, a reference voltage of the reference signal when the plurality of comparators start a comparison operation;
  • the precharge circuit may supply the reference voltage generated by the replica circuit to a source of the first transistor in a source follower circuit among the plurality of source follower circuits that does not input the reference signal to the corresponding comparator.
  • FIG. 1 is a block diagram showing a configuration of an example of an electronic device commonly applicable to the embodiments.
  • FIG. 1 is a block diagram showing an example configuration of an imaging device according to each embodiment of the present disclosure.
  • FIG. 1 is a schematic diagram illustrating signal processing for a pixel signal according to existing technology.
  • FIG. 13 is a diagram showing an example in which an imaging device according to the present disclosure is formed using a stacked CIS with a two-layer structure.
  • FIG. 13 is a diagram showing an example in which an imaging device according to the present disclosure is formed using a stacked CIS with a three-layer structure.
  • FIG. 1 is a schematic diagram showing a structure of an example of an imaging device.
  • 5 is a schematic diagram illustrating signal processing for a pixel signal according to the present disclosure.
  • FIG. 13 is a schematic diagram showing an example in which a pixel array portion is divided into a plurality of regions in the vertical direction.
  • 5 is a schematic diagram illustrating signal processing for pixel signals in the imaging device according to the present disclosure.
  • 1 is a schematic diagram for explaining division of a VSL in an imaging device according to the present disclosure.
  • 11 is a graph showing the relationship between the number of reference signal switches that are turned on simultaneously and the load on a reference signal line.
  • 12A and 12B are graphs showing the relationship between the settling time of a reference signal on a reference signal line and the signal band.
  • FIG. 1 is a schematic diagram for explaining division of a VSL in an imaging device according to the present disclosure.
  • FIG. 4 is a timing chart of the imaging apparatus according to the first embodiment.
  • FIG. 4 is a circuit diagram showing a first example of a reference signal switcher.
  • FIG. 11 is a circuit diagram showing a second example of a reference signal switcher.
  • FIG. 13 is a circuit diagram showing a third example of a reference signal switcher.
  • FIG. 13 is a circuit diagram showing a fourth example of a reference signal switcher.
  • FIG. 13 is a circuit diagram showing a fifth example of a reference signal switcher.
  • FIG. 11 is a block diagram of the periphery of a column readout unit of an imaging device according to a second embodiment.
  • FIG. 11 is a block diagram of the periphery of a column readout unit of an imaging device according to a second embodiment.
  • FIG. 11 is a block diagram of the periphery of a column readout unit of an imaging device according to a second embodiment.
  • FIG. 2 is a circuit diagram showing a first example of the internal configuration of a preamplifier.
  • FIG. 11 is a circuit diagram showing a second example of the internal configuration of a preamplifier.
  • FIG. 11 is a circuit diagram showing a third example of the internal configuration of a preamplifier.
  • FIG. 11 is a circuit diagram showing a fourth example of the internal configuration of a preamplifier.
  • 11 is a graph showing the settling time of a reference signal input to a column readout section when the output node of a source follower circuit is precharged and when it is not precharged.
  • FIG. 11 is a circuit diagram of the periphery of a column readout unit 17 of an imaging device according to a third embodiment.
  • FIG. 13A to 13C are diagrams for explaining a precharge operation of the imaging apparatus according to the third embodiment.
  • 13A to 13C are diagrams for explaining a precharge operation of the imaging apparatus according to the third embodiment.
  • FIG. 26C is a timing diagram corresponding to the illustrations of FIGS. 26A and 26B.
  • FIG. 13 is a block diagram of an imaging apparatus according to a fourth embodiment.
  • FIG. 29 is a diagram showing an example of the locations of two column readout units in FIG. 28 .
  • FIG. 13 is a block diagram of an imaging apparatus according to a modification of the fourth embodiment.
  • FIG. 31 is a diagram showing the locations of two column readout units in FIG. 30 .
  • FIG. 13 is a timing chart of an imaging apparatus according to a fourth embodiment.
  • FIG. 13 is a timing chart of an imaging apparatus according to a modified example of the fourth embodiment.
  • 13A to 13C are diagrams illustrating an imaging apparatus according to a fifth embodiment.
  • FIG. 13 is a diagram for explaining an imaging device according to a modified example of the fifth embodiment.
  • 13A to 13C are diagrams illustrating an imaging apparatus according to a sixth embodiment.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 4 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit.
  • an imaging device will be described with reference to the drawings.
  • the following description will focus on the main components of the imaging device, but the imaging device may have components and functions that are not shown or described.
  • the following description does not exclude components and functions that are not shown or described.
  • Fig. 1 is a block diagram showing an example of a configuration of an electronic device that can be commonly applied to each embodiment.
  • the electronic device 1000 includes an optical system 1002, a control unit 1003, an imaging device 1004, an image processing unit 1005, a memory 1006, a storage unit 1007, a display unit 1008, an interface (I/F) unit 1009, and an input device 1012.
  • a digital still camera, a digital video camera, a mobile phone or a smartphone with an imaging function, or the like can be applied as the electronic device 1000.
  • a surveillance camera, an in-vehicle camera, a medical camera, or the like can also be applied as the electronic device 1000.
  • the imaging device 1004 includes a plurality of photoelectric conversion elements arranged, for example, in a matrix array.
  • the photoelectric conversion elements convert received light into electric charge through photoelectric conversion.
  • the imaging device 1004 includes a drive circuit that drives the plurality of photoelectric conversion elements, a signal processing circuit that reads out electric charge from each of the plurality of photoelectric conversion elements and generates image data based on the read-out electric charge, and a power supply circuit that supplies power to the drive circuit.
  • the optical system 1002 includes a main lens formed by a combination of one or more lenses, and a mechanism for driving the main lens, and forms an image of image light (incident light) from a subject on the light receiving surface of the imaging device 1004 via the main lens.
  • the optical system 1002 also includes an autofocus mechanism that adjusts the focus according to a control signal, and a zoom mechanism that changes the zoom ratio according to a control signal.
  • the electronic device 1000 may also be configured so that the optical system 1002 is detachable and replaceable with another optical system 1002.
  • the image processing unit 1005 performs a predetermined image processing on the pixel data output from the imaging device 1004.
  • the image processing unit 1005 is connected to a memory 1006 such as a frame memory, and writes the image data output from the imaging device 1004 to the memory 1006.
  • the image processing unit 1005 performs a predetermined image processing on the pixel data written to the memory 1006, and writes the image-processed pixel data back to the memory 1006.
  • the memory 1006 can store one frame's worth of pixel data as image data.
  • the storage unit 1007 is a non-volatile memory such as a flash memory or a hard disk drive, and stores the image data output from the image processing unit 1005 in a non-volatile manner.
  • the display unit 1008 includes a display device such as an LCD (Liquid Crystal Display) and a drive circuit for driving the display device, and can display an image based on the image data output from the image processing unit 1005.
  • the I/F unit 1009 is an interface for transmitting the image data output from the image processing unit 1005 to the outside. As the I/F unit 1009, for example, a USB (Universal Serial Bus) can be applied. Without being limited to this, the I/F unit 1009 may be an interface that can be connected to a network by wired communication or wireless communication.
  • the input device 1012 includes an operator for accepting user input. If the electronic device 1000 is, for example, a digital still camera, a digital video camera, or a mobile phone or smartphone with an imaging function, the input device 1012 may include a shutter button for instructing the imaging device 1004 to capture an image, or an operator for realizing the function of the shutter button.
  • the control unit 1003 includes a processor such as a CPU (Central Processing Unit), a ROM (Read Only Memory), and a RAM (Random Access Memory), and controls the overall operation of the electronic device 1000 using the RAM as a work memory in accordance with a program pre-stored in the ROM.
  • the control unit 1003 can control the operation of the electronic device 1000 in response to user input received by the input device 1012.
  • the control unit 1003 can also control the autofocus mechanism in the optical system 1002 based on the image processing results of the image processing unit 1005.
  • Fig. 2 is a block diagram of an imaging device 1004 according to the first embodiment of the present disclosure.
  • the imaging device 1004 includes a pixel array unit 11, a vertical driving unit 12, a system control unit 13, a DAC (Digital to Analog Converter) 14, a column control unit 15, a plurality of reference signal switches (switches) 16, a plurality of column readout units 17, a column signal processing unit 18, and a horizontal driving unit 19.
  • the imaging device 1004 can be configured as a CMOS image sensor (CIS) in which each of these units is integrally formed using a complementary metal oxide semiconductor (CMOS).
  • CMOS complementary metal oxide semiconductor
  • the pixel array section 11 has a plurality of pixels 10 arranged in a first direction (e.g., horizontal direction or row direction) X and a second direction (e.g., vertical direction or column direction) Y.
  • a first direction e.g., horizontal direction or row direction
  • a second direction e.g., vertical direction or column direction
  • each pixel 10 includes a photoelectric conversion element that generates an electric charge in response to received light, and a pixel circuit that outputs a pixel signal based on the electric charge generated by the photoelectric conversion element.
  • the vertical drive section 12 drives each pixel 10 included in the pixel array section 11 row by row, causing each pixel 10 to output a pixel signal.
  • the vertical drive section 12 drives each pixel 10 sequentially according to the row order, causing them to output pixel signals.
  • the vertical drive section 12 functions as a read control circuit that controls the reading of electric charge from the photoelectric conversion element and the output of the pixel signal.
  • the system control unit 13 controls the operation timing of the vertical drive unit 12, DAC 14, column control unit 15, multiple column readout units 17, column signal processing unit 18, and horizontal drive unit 19 in synchronization with the vertical synchronization signal VSYNC.
  • the vertical synchronization signal VSYNC is a periodic signal of a predetermined frequency (e.g., 60 (Hz (Hertz))) that indicates the imaging timing.
  • the DAC 14 generates a predetermined reference signal by DA (Digital to Analog) conversion.
  • DA Digital to Analog
  • RAMP sawtooth reference
  • the DAC 14 supplies the reference signal to the column signal processing unit 18.
  • Each of the multiple column readout units 17 has multiple analog-to-digital converters (hereinafter, ADC), and each ADC converts a pixel signal into a digital signal.
  • ADC has a comparator (also called a comparator) 20 and a counter 30 (digital signal generator).
  • the multiple reference signal switches 16 described above are provided corresponding to the multiple column readout units 17. The multiple reference signal switches 16 sequentially select one of the multiple column readout units 17 to input a reference signal, so that a reference signal is not input to two or more column readout units 17 at the same time.
  • the horizontal drive unit 19 has a shift register, an address decoder, etc., and causes the column signal processing unit 18 to sequentially output pixel data that has been signal-processed for each column.
  • the analog pixel signal output from the pixel 10 is supplied to the comparator 20.
  • the comparator 20 is further supplied with a reference signal RAMP from the DAC 14 as a reference signal.
  • the reference signal RAMP is a signal whose level (voltage value) decreases stepwise in a time series according to, for example, a predetermined clock pulse.
  • the comparator 20 compares the pixel signal with the reference signal RAMP and supplies the comparison result to the counter 30. For example, when the level of the reference signal RAMP is higher than the level of the pixel signal, the comparator 20 outputs a High difference signal to the counter 30. On the other hand, when the level of the reference signal RAMP is the same as or lower than the level of the pixel signal, the comparator 20 inverts the output and outputs a Low difference signal to the counter 30.
  • the counter 30 counts the time from when the reference signal RAMP starts to drop in voltage to when it reaches a level equal to or lower than the pixel signal in accordance with the difference signal input from the comparator 20 during each of the P-phase (Preset Phase) and D-phase (Data Phase) periods, and outputs each count result to the logic circuit 40.
  • the P-phase period is a period during which the reset level of the pixel signal is detected in CDS processing
  • the D-phase period is a detection period during which the signal level of the pixel signal is detected in CDS processing.
  • the logic circuit 40 performs CDS processing and AD conversion processing based on the count results of the P-phase period and the D-phase period input from the counter 30, and generates and outputs a digital pixel signal (pixel data).
  • the image pickup device 1004 can be formed by a stacked structure in which a plurality of semiconductor chips are stacked.
  • the imaging device 1004 can be formed with a two-layer structure in which semiconductor chips are stacked in two layers.
  • FIG. 4A is a diagram showing an example in which the imaging device 1004 according to each embodiment is formed with a two-layer stacked CIS.
  • a pixel section 2010 is formed in the first layer of semiconductor chips
  • a memory + logic section 2011 is formed in the second layer of semiconductor chips.
  • the pixel section 2010 includes at least a pixel array section 11.
  • the memory + logic section 2011 can include, for example, a vertical drive section 12, a system control section 13, a DAC 14, a column signal processing section 18, a horizontal drive section 19, and an interface for communicating between the imaging device 1004 and the outside.
  • the memory + logic section 2011 can also include, for example, a memory for storing pixel data output from the column signal processing section 18.
  • the imaging device 1004 is constructed as a single solid-state imaging element 2000a by bonding the first layer semiconductor chip and the second layer semiconductor chip together while maintaining electrical contact.
  • the imaging device 1004 can be formed with a three-layer structure in which semiconductor chips are stacked in three layers.
  • FIG. 4B is a diagram showing an example in which the imaging device 1004 according to each embodiment is formed with a three-layer stacked CIS.
  • the pixel section 2010 is formed in the first layer of semiconductor chips
  • the memory section 2012 is formed in the second layer of semiconductor chips
  • the logic section 2011' is formed in the third layer of semiconductor chips.
  • the logic section 2011' can include the vertical drive section 12, the system control section 13, the DAC 14, the column signal processing section 18, and the horizontal drive section 19, as well as an interface for communicating between the imaging device 1004 and the outside.
  • the memory section 2012 can include a memory for storing pixel data output from, for example, the column signal processing section 18.
  • the imaging device 1004 is configured as a single solid-state imaging element 2000b by bonding the first layer semiconductor chip, the second layer semiconductor chip, and the third layer semiconductor chip together while maintaining electrical contact.
  • the imaging device 1004 according to the first embodiment can be configured by stacking a plurality of semiconductor substrates.
  • the number of layers is arbitrary.
  • FIG. 5 is a schematic diagram showing a stacked structure of the imaging device 1004 according to the first embodiment.
  • the imaging device 1004 applies the two-layered solid-state imaging element 2000a described with reference to FIG. 4A.
  • a photoelectric conversion element is formed on a first layer 2010a of a substrate, and a pixel circuit that converts the charge generated by the photoelectric conversion element into a pixel signal and outputs the pixel signal is formed on a second layer 2010b of the substrate.
  • the first layer 2010a and the second layer 2010b constitute the pixel unit 2010.
  • photoelectric conversion units 100 including photoelectric conversion elements and transistors for controlling the reading of charges from the photoelectric conversion elements are arranged in a matrix on the first layer 2010a.
  • Circuit units 101 including pixel circuits that convert charges read from the photoelectric conversion units 100 into pixel signals are arranged in a matrix on the second layer 2010b in correspondence with the photoelectric conversion units 100 on the first layer 2010a. More specifically, the circuit units 101 are arranged in electrical contact between the first layer 2010a and the second layer 2010b in a one-to-one relationship with the photoelectric conversion units 100 that correspond to their positions on the first layer 2010a.
  • the circuit unit 101 further includes a part of the comparator 20. That is, in each embodiment, the comparator 20 is divided into at least two parts: a first circuit (shown as CMP(1)) to which a pixel signal is directly supplied from the pixel circuit, and a second circuit and a third circuit (shown as CMP(2), (3)) to which the output of the first circuit is supplied.
  • the first circuit includes, for example, a circuit that compares the pixel signal output from the pixel circuit with a reference signal RAMP supplied from the DAC 14.
  • the vertical drive unit 12, counter 30, logic circuit 40, peripheral circuit 50, and interface circuit 60 are arranged relative to the memory + logic unit 2011.
  • the peripheral circuit 50 includes a DAC 14.
  • the interface circuit 60 is an interface for transmitting and receiving signals between the imaging device 1004 (solid-state imaging element 2000a) and the outside.
  • the vertical drive unit 12 is arranged at one end (the right end in the example shown) of the memory + logic unit 2011 in the row direction along the column direction of the pixel array unit 11.
  • the interface circuit 60 is arranged at the other end (the left end in the example shown) of the memory + logic unit 2011 in the row direction along the column direction of the pixel array unit 11.
  • a second circuit 210 in which the comparator 20 is divided is disposed for the memory + logic unit 2011.
  • the second circuit 210 is disposed along the row direction of the memory + logic unit 2011, at one end and the other end in the column direction (top and bottom ends in the example of FIG. 5).
  • the second circuit 210 is provided for each column in the pixel array unit 11.
  • the second circuit 210 is provided at both ends in the column direction of the memory + logic unit 2011, along the row direction of the pixel array unit 11.
  • the second circuits 210 are shared by a plurality of circuit units 101 arranged along a column in the second layer 2010b.
  • each second circuit 210 arranged at one end of the column direction of the memory + logic unit 2011 (e.g., the upper end in the figure) is shared by each circuit unit 101 arranged in the half of the one end side (the upper half in the example of FIG. 5) of each circuit unit 101 arranged on the second layer 2010b for each column.
  • each second circuit 210 arranged at the other end of the column direction of the memory + logic unit 2011 e.g., the lower end in FIG. 5) is shared by each circuit unit 101 arranged in the half of the other end side (the lower half in the example of FIG. 5) of each circuit unit 101 arranged on the second layer 2010b for each column.
  • each pixel 10 (each photoelectric conversion unit 100 and each circuit unit 101) is scanned in the column direction, i.e., the vertical direction, as indicated by the arrows.
  • the output from each pixel 10 (each circuit unit 101) is transferred to the memory + logic unit 2011 row by row.
  • the comparator 20 can be configured by dividing it into a plurality of circuits.
  • the comparator 20 is divided into three circuits, a first stage comparator 201, a middle stage comparator 202, and a second stage comparator 203.
  • the first stage comparator 201 corresponds to the first circuit described using FIG. 5, and includes, for example, a circuit that compares the pixel signal output from the pixel 10 with a reference signal RAMP supplied from the DAC 14.
  • the middle stage comparator 202 and the second stage comparator 203 correspond to the second circuit described using FIG. 5, and compare the output of the first circuit with a threshold value.
  • the middle stage comparator 202 and the second stage comparator 203 can also be configured as a single circuit.
  • Fig. 7 is a schematic diagram showing an example in which the pixel array unit 11 is divided into a plurality of regions in the vertical direction.
  • the pixel array section 11 is vertically divided into four regions: pixel regions 11Up1 and 11Up2 , and pixel regions 11Dwn1 and 11Dwn2 .
  • the pixel regions 11Up1 and 11Up2 are the first and second pixel regions on the upper side, respectively
  • the pixel regions 11Dwn1 and 11Dwn2 are the first and second pixel regions on the lower side, respectively.
  • an analog circuit 80Up1 and a logic circuit 40Up1 are arranged at a position corresponding to the pixel region 11Up1
  • an analog circuit 80Up2 and a logic circuit 40Up2 are arranged at a position corresponding to the pixel region 11Up2
  • an analog circuit 80Dwn1 and a logic circuit 40Dwn1 are arranged at a position corresponding to the pixel region 11Dwn1
  • an analog circuit 80Up2 and a logic circuit 40Dwn2 are arranged at a position corresponding to the pixel region 11Up2 .
  • Each of the analog circuits 80Up 1 , 80Up 2 , 80Dwn 1 and 80Dwn 2 includes, for example, a pixel circuit, a comparator 20 and a counter 30 .
  • the pixel signals output from each pixel in the pixel region 11Up1 are transferred row by row from an end of the pixel region 11Up1 to the memory+logic unit 2011 via the vertical signal lines VSL in the pixel region 11Up1 , and input to the analog circuit 80Up1 .
  • the output of the analog circuit 80Up1 is input to the logic circuit 40Up1 .
  • the pixel signal output from each pixel is transferred over a distance that is at most 1 ⁇ 4 of the distance between both ends of the pixel array section 11 in the column direction.
  • the pixel signal is transmitted via the vertical signal line VSL, which is the same as the existing configuration. Therefore, the parasitic capacitance of the shortened vertical signal line VSL only affects the settling in the pixel 10, and is unlikely to lead to improved characteristics such as the effect of noise.
  • the distance over which the pixel signal corresponding to the charge generated in the pixel 10 is transmitted to the first-stage comparator 201 is extremely short, so that the settling time in the pixel 10 can be shortened, and this makes it possible to speed up the readout time of the charge from the pixel 10.
  • the vertical signal line VSL which is a large load, is connected to the output side of the first-stage comparator 201, the bandwidth of the signal transferred to the vertical signal line VSL can be narrowed, enabling low noise.
  • the vertical signal line VSL is divided in the vertical direction to reduce the load on the vertical signal line VSL.
  • the number of divisions of the vertical signal line VSL is increased, it is difficult to increase the processing speed and achieve a high frame rate because it is necessary to route wiring to the input terminal of the ADC provided in the column signal processing unit 18.
  • the number of divisions of the vertical signal line VSL is limited to about two. Also, since one ADC corresponds to multiple pixels, the load at the pixel switching point becomes heavy.
  • one first-stage comparator 201 is arranged for each divided area of the vertical signal line VSL in the middle layer (second layer of the first substrate) of the three-layer configuration consisting of the first and second layers of the first substrate and the second substrate, and the output of the first-stage comparator 201 is switched by a select switch and input to the middle-stage comparator 202.
  • the load on the VSL is reduced by the amount by which the number of divisions of the vertical signal line VSL is increased, enabling faster processing and a higher frame rate.
  • multiple pixels are connected to one first stage comparator 201. That is, in the imaging device 1004 according to the present disclosure, the connection is switched at two points: between the pixel and the first stage comparator 201, and between the first stage comparator 201 and the middle stage comparator 202. This makes it possible to reduce the load at the pixel switching points (i.e., the VSL wiring).
  • FIG. 8 is a schematic diagram showing the signal processing for pixel signals of the imaging device 1004 according to the present disclosure.
  • the comparator 20 includes a first-stage comparator 201, a middle-stage comparator 202, and a second-stage comparator 203, and the output of the second-stage comparator 203 is input to the counter 30, and the output of the counter 30 is input to the logic circuit 40.
  • the reference signal RAMP output from the DAC 14 is supplied to the first-stage comparator 201.
  • pixel signals from N (N ⁇ 1) pixels 101 , 102 , ..., 10N are input to a first-stage comparator 201.
  • Outputs from M (M ⁇ 2) pixel/first-stage comparator units 2501 , 2502 , ..., 250M each including the first-stage comparator 201 and pixels 101 , 102 , ..., 10N are input to a middle-stage comparator 202.
  • the pixels 101 , 102 , ..., 10N included in the pixel and first stage comparator units 2501, 2502, ..., 250M are arranged on a first layer 2010a of the pixel unit 2010, and the first stage comparators 201 are arranged on a second layer 2010b of the pixel unit 2010.
  • the components from the middle stage comparator 202 onwards are arranged in a memory + logic unit 2011.
  • FIG. 9 is a schematic diagram for explaining division of a VSL in the imaging device 1004 according to the present disclosure.
  • the first stage comparators 201 1 to 201 M are also shown as a first circuit CMP(1).
  • the latter stage circuit 251 includes a middle stage comparator 202 and a latter stage comparator 203 (second and third circuits CMP(2), (3)), as well as a counter 30.
  • VSL connects each pixel 10 1 to 10 N to the corresponding first-stage comparator 201 1 to 201 M in each of pixel and first-stage comparator units 250 1 , 250 2 , ..., 250 M. That is, in the imaging device 1004 according to the present disclosure, VSL is divided for each of the first-stage comparators 201 1 to 201 M.
  • the imaging device 1004 is configured to switch signal paths between each of the pixels 10 1 to 10 N and the first stage comparator 201, and between each of the pixel/first stage comparator sections 250 1 to 250 M.
  • VSL is divided for each of the first stage comparators 201 1 to 201 M , and the load on the VSL wiring is reduced.
  • the imaging device 1004 has a plurality of reference signal switches 16 corresponding to a plurality of column readout units 17.
  • the plurality of reference signal switches 16 are switched on or off by the column control unit 15. When the plurality of reference signal switches 16 are turned on, they input a reference signal to the corresponding column readout units 17. Two or more reference signal switches 16 are not turned on at the same time.
  • the column control unit 15 sequentially turns on the plurality of reference signal switches 16 to sequentially input the reference signals to the plurality of column readout units 17. This reduces the load on the reference signal line Sramp that transmits the reference signal, and can speed up the AD conversion process and the frame rate.
  • FIGS. 10A and 10B show an example in which four column readout units 17 and four reference signal switches 16 are provided to correspond to the four divided signal lines obtained by dividing the vertical signal line VSL into four.
  • FIG. 10A shows an example in which the topmost reference signal switch 16 of the four reference signal switches 16 is turned on
  • FIG. 10B shows an example in which the second reference signal switch 16 from the top of the four reference signal switches 16 is turned on.
  • a reference signal switch 16 is turned on, a reference signal is input to the corresponding column readout unit 17 and AD conversion is performed.
  • the column control unit 15 sequentially turns on the four reference signal switches 16 while the imaging device 1004 according to the first embodiment generates one frame of an image.
  • two or more of the multiple reference signal switches 16 are not turned on at the same time, thereby reducing the load on the reference signal line Sramp.
  • Figure 11 is a graph showing the relationship between the number of reference signal switches 16 that are turned on simultaneously and the load on the reference signal line Sramp.
  • the horizontal axis of Figure 11 is the number of reference signal switches that are turned on simultaneously, and the vertical axis is the signal band ratio. A smaller signal band ratio indicates a larger load. As shown in Figure 11, as the number of reference signal switches 16 that are turned on simultaneously increases, the signal band ratio decreases and the load on the reference signal line Sramp increases.
  • FIG. 12 is a graph showing the relationship between the settling time of the reference signal RAMP on the reference signal line Sramp and the signal band.
  • FIG. 12A shows a graph when only one reference signal switch 16 is turned on at the same time
  • FIG. 12B shows a graph when two or more reference signal switches 16 are turned on at the same time.
  • the horizontal axis of FIG. 12A and FIG. 12B is time, and the vertical axis is signal level.
  • FIG. 13 is a timing diagram of the imaging device 1004 according to the first embodiment.
  • FIG. 13 illustrates the waveforms of the vertical synchronization signal XVS, the horizontal synchronization signal XHS, a number of switching control signals output by the column control unit 15, the reference signal output from the DAC 14 and input to the multiple reference signal switches 16, and the output signals of the multiple reference signal switches 16.
  • the multiple reference signal switches 16 are referred to as reference signal switches 16a, 16b, 16c, and 16d.
  • times t1 to t5 correspond to one frame period
  • the vertical synchronization signal XVS is output at times t1 and t5.
  • the column control unit 15 shifts the phases of four switching control signals that turn on or off the four reference signal switches 16a to 16d. When each switching control signal is at high level, the corresponding reference signal switch 16 turns on. By shifting the phases of the four phase control signals, the reference signals are input sequentially to the four column readout units 17 during one frame period. As a result, at times t1 to t2, t2 to t3, t3 to t4, and t4 to t5, the reference signals are input to different column readout units 17, and AD conversion processing of the pixel signals is performed in each column readout unit 17.
  • the four reference signal switches 16a to 16d are turned on one by one with a time lag, and the reference signal is input to the four column readout units 17 with a time lag. This reduces the load on the input node of each column readout unit 17, speeds up AD conversion, and ultimately speeds up the frame rate.
  • FIG. 14 is a circuit diagram showing a first example of the reference signal switch 16.
  • the reference signal switch 16 according to the first example has a PMOS transistor Q1 connected between the first node n1 and the second node n2, and an NMOS transistor Q2 connected between the first node n1 and the second node n2.
  • Switching control signals ⁇ 1 and ⁇ 2, which have opposite logic, are input to the gates of the PMOS transistor Q1 and NMOS transistor Q2.
  • the reference signal input to the first node n1 can be output from the second node n2 without attenuating its signal level.
  • FIG. 15 is a circuit diagram showing a second example of the reference signal switch 16.
  • the reference signal switch 16 according to the second example has a capacitor C1 connected between the second node n2 and a reference voltage node (e.g., a ground node).
  • This capacitor C1 functions as a hold capacitance, and can hold the reference signal for a long period of time even if the switch control signal outputs a pulse for only a short time and the reference signal switch 16 is turned on for only a short time.
  • the reference signal switch 16 is a circuit diagram showing a third example of the reference signal switch 16.
  • the reference signal switch 16 according to the third example has a circuit configuration that takes measures against injection current.
  • the injection current is an electric charge that flows from the gate into the signal wiring when the switch is switched, and is a factor that causes the voltage level of the signal wiring to fluctuate.
  • the reference signal switch 16 according to the third example has a PMOS transistor Q1 and an NMOS transistor Q2 connected in parallel between a first node n1 and a second node n2, PMOS transistors Q3 and Q4, NMOS transistors Q5 and Q6, and a capacitor C1.
  • the source and drain of the transistor Q3 are connected to the first node n1.
  • the source and drain of the transistor Q4 are connected to the second node n2.
  • An inverted switching control signal having the opposite logic to the switching control signal input to the gate of the transistor Q1 is input to the gates of the transistors Q3 and Q4.
  • the source and drain of the transistor Q5 are connected to the first node n1.
  • the source and drain of the transistor Q6 are connected to the second node n2.
  • a switching control signal having the same logic as the switching control signal input to the gate of transistor Q1 is input to the gates of transistors Q5 and Q6.
  • the injection current can be released from the gate of transistor Q1 to the gate of transistor Q3, as shown by the arrow y1.
  • the injection current can be released from the gate of transistor Q1 to the gate of transistor Q3, as shown by the arrow y2.
  • the injection current can be released from the gate of transistor Q2 to the gate of transistor Q5, as shown by the arrow y3.
  • the injection current can be released from the gate of transistor Q2 to the gate of transistor Q6, as shown by the arrow y4.
  • the reference signal switcher 16 reverses the logic of the switching control signal input to the gate of transistor Q1 and the gates of transistors Q3 and Q4, and reverses the logic of the switching control signal input to the gate of transistor Q2 and the gates of transistors Q5 and Q6, thereby allowing the injection current to escape and suppressing fluctuations in the voltage level of the second node n2.
  • FIG. 17 is a circuit diagram showing a fourth example of the reference signal switch 16.
  • the reference signal switch 16 according to the fourth example has a circuit configuration that maintains the voltage between the gate and source of the main switch constant.
  • the reference signal switch 16 according to the fourth example has an NMOS transistor Q1 that is a main switch connected between the first node n1 and the second node n2, a voltage source 21 that outputs a bias voltage between the third node n3 and the fourth node n4, a first switch 22, a second switch 23, and a third switch 24 that are connected in series between the third node n3 and a reference voltage (e.g., ground voltage) node, a fourth switch 25 and a fifth switch 26 that are connected in series between the fourth node n4 and the first node n1, a first capacitor C1 that is connected between the connection node of the first switch 22 and the second switch 23 and the connection node of the fourth switch 25 and the fifth switch 26, and a second capacitor C2 that is connected between the second
  • the switching control signal output from the connection node of the second switch 23 and the third switch 24 is input to the gate of the transistor Q1.
  • the first switch 22, the third switch 24, and the fourth switch 25 are made disconnected, and the second switch 23 and the fifth switch 26 are made conductive.
  • the first switch 22, the third switch 24, and the fourth switch 25 are made conductive, and the second switch 23 and the fifth switch 26 are made disconnected.
  • the first capacitor C1 accumulates a charge according to the bias voltage Vb.
  • the gate-source voltage Vgs of the transistor Q1, which is the main switch, is a fixed value expressed using the bias voltage Vb, the capacitance Cb of the first capacitor C1, and the gate capacitance Cg of the transistor Q1, as shown in the following equation (1).
  • the column control unit 15 outputs a switching control signal ⁇ 1 for controlling switching of the first switch 22, the third switch 24, and the fourth switch 25, and a switching control signal ⁇ 2 for controlling switching of the second switch 23 and the fifth switch 26.
  • the control signal ⁇ 2 is output.
  • the switching control signals ⁇ 1 and ⁇ 2 have opposite logics to each other.
  • the switching control signal ⁇ 1 When the switching control signal ⁇ 1 is at a high level and the switching control signal ⁇ 2 is at a low level, the first switch 22, the third switch 24, and the fourth switch 25 are conductive, and the second switch 23 and the fifth switch 26 are cut off. At this time, the first capacitor C1 performs a sampling operation to accumulate a charge according to the bias voltage Vb. Also, the transistor Q1 is turned off.
  • the switching control signal ⁇ 1 When the switching control signal ⁇ 1 is at a low level and the switching control signal ⁇ 2 is at a high level, the first switch 22, the third switch 24, and the fourth switch 25 are cut off, and the second switch 23 and the fifth switch 26 are conductive. At this time, the first capacitor C1 holds the accumulated charge, and the transistor Q1 is turned on.
  • the gate-source voltage Vgs of the transistor Q1 is constant, so the on-resistance of the reference signal switch 16 can be made constant. Therefore, even if the signal level of the reference signal changes, the signal quality (linearity, etc.) of the second node n2, which is the output node of the reference signal switch 16, can be maintained.
  • the gate-source voltage Vgs of the main switch transistor Q1 at a high voltage, the on-resistance can be reduced, improving signal quality such as signal bandwidth and noise.
  • the aspect ratio of the main switch needs to be increased to improve signal quality, and the area of the transistor Q1 and the first capacitor C1 can be reduced.
  • the reference signal switch 16 includes an NMOS transistor Q1, which is a main switch connected between a first node n1 and a second node n2, a first switch 22, a second switch 23, and a third switch 24 connected in series between a first reference voltage (e.g., power supply voltage) node and a second reference voltage (e.g., ground voltage) node, a fourth switch 25 and a fifth switch 26 connected in series between the second reference voltage (e.g., ground voltage) node and the first node n1, a first capacitor C1 connected between the connection node of the fourth switch 25 and the fifth switch 26, and a second capacitor C2 connected between the second node n2 and the reference voltage (e.g., ground voltage) node.
  • NMOS transistor Q1 is a main switch connected between a first node n1 and a second node n2
  • a first switch 22, a second switch 23, and a third switch 24 connected in series between a first reference voltage (e.g., power supply voltage)
  • the first switch 22, the second switch 23, the third switch 24, the fourth switch 25, and the fifth switch 26 in the reference signal switch 16 in the fifth example are controlled to switch by the switching control signals ⁇ 1 and ⁇ 2, similar to the first switch 22 to the fifth switch 26 in the reference signal switch 16 in the fourth example.
  • the reference signal switch 16 according to the fifth example is characterized in that the voltage source 21 of the reference signal switch 16 according to the fourth example is omitted, and the bias voltage Vb is set to the difference voltage between the power supply voltage VDD and the ground voltage VSS.
  • the imaging device 1004 according to the first embodiment sequentially shifts the timings at which the multiple reference signal switches 16 are turned on, so that the reference signals are input to the multiple column readout units 17 with a time lag between them. This reduces the load on the reference signal line Sramp, speeds up the AD conversion and frame rate in each column readout unit 17, and reduces power consumption.
  • one of the multiple reference signal switches 16 is turned on in sequence to sequentially input the reference signal RAMP to the corresponding column readout unit 17, but a configuration in which a preamplifier is placed in front of each column readout unit 17 to improve the driving capability of the reference signal is also conceivable.
  • FIGS. 19A and 19B are block diagrams of the periphery of a column readout unit 17 of an imaging device 1004 according to the second embodiment.
  • the imaging device 1004 according to the second embodiment has a preamplifier 31 arranged in front of each of the multiple column readout units 17. Other than the preamplifier 31 being arranged in front of each column readout unit 17, the imaging device 1004 has the same configuration as in FIG. 10A and FIG. 10B.
  • FIG. 19A shows an example in which the topmost reference signal switch 16 of the four reference signal switches 16 is turned on, and the reference signal RAMP is input to the column readout unit 17 via the topmost preamplifier 31.
  • FIG. 19B shows an example in which the second-highest reference signal switch 16 of the four reference signal switches 16 is turned on, and the reference signal RAMP is input to the column readout unit 17 via the second-highest preamplifier 31.
  • the preamplifier 31 has a source follower circuit 32.
  • the preamplifier 31 performs impedance conversion of the reference signal using the source follower circuit 32, thereby lowering the output impedance and outputting a reference signal RAMP that changes faithfully in response to changes in the signal level of the input reference signal RAMP.
  • FIG. 20 is a circuit diagram showing a first example of the internal configuration of a preamplifier 31.
  • the preamplifier 31 according to the first example is a source follower circuit 32 having a current source transistor Q11, a first current cut transistor Q12, a cascode transistor Q13, an input transistor Q14, and a second current cut transistor Q15, which are connected in series between a first reference voltage (e.g., power supply voltage) node and a second reference voltage (e.g., ground voltage) node.
  • a first reference voltage e.g., power supply voltage
  • a second reference voltage e.g., ground voltage
  • the current source transistor Q11 functions as a current source, and a predetermined voltage is input to its gate.
  • the first current cut transistor Q12 and the second current cut transistor Q15 are used to prevent current from flowing between the source and drain of the input transistor Q14 when the input transistor Q14 is turned on.
  • a reference signal RAMP is input to the gate of the input transistor Q14.
  • the source of the input transistor Q14 and the drain of the cascode transistor Q13 are connected to the output node of the preamplifier 31.
  • An impedance-converted reference signal RAMP is output from the output node of the preamplifier 31.
  • the reference signal RAMP output from the output node of the preamplifier 31 is input to the corresponding column readout unit 17, where AD conversion processing is performed.
  • the first current cut transistor Q12 and the second current cut transistor Q15 in the source follower circuit 32 connected to the front stage of the column readout unit 17 to which the reference signal RAMP is not input are set to off. This allows the input node of the corresponding column readout unit 17 to have high impedance, and prevents unnecessary current from flowing through the source follower circuit 32, reducing power consumption.
  • the first current cut transistor Q12 and the second current cut transistor Q15 in the source follower circuit 32 connected to the front stage of the column readout unit 17 to which the reference signal RAMP is input are set to on. This causes the reference signal RAMP with low output impedance to be output from the output node of the source follower circuit 32 and input to the corresponding column readout unit 17.
  • FIG. 21 is a circuit diagram showing a second example of the internal configuration of the preamplifier 31.
  • the preamplifier 31 of the second example has the connection order of the first current cut transistor Q12 and the cascode transistor Q13 in the preamplifier 31 of the first example reversed, but the rest of the circuit configuration is the same.
  • FIG. 22 is a circuit diagram showing a third example of the internal configuration of the preamplifier 31.
  • the preamplifier 31 of the third example omits the first current cut transistor Q12 of FIG. 20, and connects a current cut switch 39 having the same function as the first current cut transistor Q12 to the gate.
  • the cascode transistor Q13 essentially doubles as the first current cut transistor Q12.
  • the current cut switch 39 has a PMOS transistor Q16 connected between the gate of the cascode transistor Q13 and a first reference voltage (e.g., power supply voltage) node, and a PMOS transistor Q17 connected between the gate of the cascode transistor Q13 and a second reference voltage (e.g., ground voltage) node.
  • a first reference voltage e.g., power supply voltage
  • Switch control signals of opposite logic are input to the gates of PMOS transistor Q16 and PMOS transistor Q17.
  • PMOS transistor Q16 When PMOS transistor Q16 is on, PMOS transistor Q17 is off and cascode transistor Q13 is off.
  • PMOS transistor Q16 When PMOS transistor Q16 is off, PMOS transistor Q17 is on and cascode transistor Q13 is on. In this way, by using the current cut switch 39, cascode transistor Q13 can be reliably turned off.
  • FIG. 23 is a circuit diagram showing a fourth example of the internal configuration of the preamplifier 31.
  • the preamplifier 31 of the fourth example includes a precharge circuit 33 that is connected to the output node of the preamplifier 31 of any of the first to third examples.
  • FIG. 23 shows a configuration in which the precharge circuit 33 is connected to the output node of the preamplifier 31 of the first example, the precharge circuit 33 may also be connected to the output node of the preamplifier 31 shown in FIG. 21 or FIG. 22.
  • the precharge circuit 33 has a precharge switch 34 connected to the output node of the preamplifier 31.
  • the precharge switch 34 switches whether or not to supply a precharge signal to the output node of the preamplifier 31.
  • the precharge signal is, for example, a signal at the reference voltage level of the reference signal RAMP, as described below.
  • the multiple column readout units 17 only one receives the reference signal RAMP via the multiple reference signal switches 16 and multiple preamplifiers 31, and the column readout units 17 to which the reference signal RAMP is input are switched sequentially.
  • the input node of the column readout unit 17 to which the reference signal RAMP is not input may have a signal level that is significantly different from the signal level of the reference signal RAMP, and the settling time becomes longer when the reference signal RAMP is input. Therefore, by precharging the signal level of the input node of the column readout unit 17 to which the reference signal RAMP is not input with a precharge signal, the settling time when the reference signal RAMP is input can be shortened.
  • a preamplifier 31 is placed in front of each column readout unit 17, and the first current cut transistor Q12 and the second current cut transistor Q15 of the source follower circuit 32 in the preamplifier 31 are turned on/off in synchronization with the on/off of the multiple reference signal switches 16. This makes it possible to prevent unnecessary current from flowing in the source follower circuit 32 when the reference signal RAMP is not input to the column readout unit 17, thereby reducing power consumption.
  • the output node of the preamplifier 31 to which the reference signal RAMP is not input can be precharged, and when the reference signal RAMP is subsequently input, the output node of the preamplifier 31 can be quickly set to the desired voltage level, thereby shortening the settling time.
  • the third embodiment relates to a circuit that generates a precharge signal for precharging the output node of the source follower circuit 32 in the preamplifier 31 in the second embodiment.
  • Figure 24 is a graph showing the settling time of the reference signal input to the column readout unit 17 when the output node of the source follower circuit 32 is precharged and when it is not precharged.
  • the horizontal axis of Figure 24 is time, and the vertical axis is the voltage level of the input node of the column readout unit 17.
  • the upper waveform shows the voltage waveform of the input node of the column readout unit 17 when the output node of the source follower circuit 32 is not precharged
  • the lower waveform shows the voltage waveform of the input node of the column readout unit 17 when the output node of the source follower circuit 32 is precharged.
  • the settling time is longer than if it is precharged. In the example of Figure 24, by precharging the output node of the source follower circuit 32, the settling time is reduced to almost zero.
  • the AZ level is the reference level of the comparator 20 in the column readout unit 17.
  • the output node of the source follower circuit 32 goes into a high impedance state and the voltage level becomes indefinite.
  • the voltage level of the precharge signal may be the same as the power supply voltage or the ground voltage, and the circuit that inputs the precharge signal may be a simple circuit such as a pull-up resistor or a pull-down resistor.
  • the voltage level of the precharge signal is not appropriate, the settling time when the reference signal is input becomes longer, and the AD time in the column readout section 17 becomes longer.
  • the third embodiment is characterized in that the output node of the source follower circuit 32 is precharged to the reference voltage level (AZ level) of the reference signal RAMP used when performing AD conversion in the column readout unit 17, thereby shortening the settling time when the reference signal RAMP is input to the column readout unit 17.
  • AZ level reference voltage level
  • FIG. 25 is a circuit diagram of the periphery of the column readout unit 17 of the imaging device 1004 according to the third embodiment.
  • the imaging device 1004 according to the third embodiment includes a plurality of reference signal switches 16, a plurality of preamplifiers 31, a plurality of column readout units 17, and a precharge circuit 33.
  • the precharge circuit 33 has a replica circuit 36 that has substantially the same circuit configuration as the source follower circuit 32 in the preamplifier 31.
  • the replica circuit 36 has, for example, a current source transistor Q11, a first current cut transistor Q12, a cascode transistor Q13, an input transistor Q14, and a second current cut transistor Q15.
  • the multiple reference signal switches 16 have, for example, any of the circuit configurations shown in Figures 14 to 18.
  • the multiple reference signal switches 16 are provided corresponding to the multiple preamplifiers 31.
  • a new reference signal switch 16 for the precharge circuit 33 is provided.
  • the replica circuit 36 constituting the precharge circuit 33 outputs a signal at the reference voltage level of the reference signal.
  • a plurality of precharge switches 34 are connected between the output node of the replica circuit 36 and the output nodes of the plurality of source follower circuits 32 in the plurality of preamplifiers 31.
  • the precharge switches 34 connected to the output nodes of the source follower circuits 32 on the front stage of all column readout units 17 other than the column readout unit 17 to which the reference signal is input are turned on, and the output nodes of the source follower circuits 32 are precharged.
  • the precharge switches 34 connected to the output nodes of the source follower circuits 32 on the front stage of the column readout unit 17 to which the reference signal is input are turned off, and the reference signal RAMP output from the source follower circuit 32 is input to the column readout unit 17.
  • an imaging device 1004 that includes two reference signal switches 16 (16a, 16b) (hereinafter, the first reference signal switch 16a and the second reference signal switch 16b), a reference signal switch 16 for the replica circuit 36 (hereinafter, the third reference signal switch 16c), two source follower circuits 32 (the first source follower circuit 32a and the second source follower circuit 32b), and two column readout units 17 (the first column readout unit 17 and the second column readout unit 17).
  • the first source follower circuit 32a may be abbreviated as SF1
  • the second source follower circuit 32b may be abbreviated as SF2.
  • FIGS. 26A and 26B are diagrams for explaining the precharge operation of the imaging device 1004 according to the third embodiment
  • FIG. 27 is a timing diagram corresponding to the explanations of FIGS. 26A and 26B.
  • FIG. 27 shows the waveforms of the reference signal RAMP, the gate voltage of the first current cut transistor Q12 in the first source follower circuit 32a, the gate voltage of the second current cut transistor Q15 in the first source follower circuit 32a, the switching control signal of the first reference signal switcher 16a, the output voltage of the first source follower circuit 32a, the gate voltage of the first current cut transistor Q12 in the second source follower circuit 32b, the gate voltage of the second current cut transistor Q15 in the second source follower circuit 32b, the switching control signal of the second reference signal switcher 16b, and the output voltage of the second source follower circuit 32b.
  • FIG. 26A shows the precharge operation when the first reference signal switch 16a is turned on and the second reference signal switch 16b is turned off.
  • FIG. 26B shows the precharge operation when the first reference signal switch 16a is turned off and the second reference signal switch 16b is turned on.
  • the period from time t1 to time t2 in FIG. 27 is the vertical blanking (V-blank) period.
  • V-blank vertical blanking
  • the first reference signal switch 16a and the third reference signal switch 16c are temporarily turned on.
  • the first reference signal switch 16a and the third reference signal switch 16c each sample and hold the reference signal RAMP.
  • the first reference signal switch 16a is turned on, and the reference signal RAMP that has passed through the first reference signal switch 16a is input to the first source follower circuit 32a.
  • the second reference signal switch 16b is turned off.
  • the third reference signal switch 16c is temporarily turned on, and the third reference signal switch 16c samples and holds the reference signal RAMP. This causes the voltage level of the output node of the replica circuit 36 to rise stepwise.
  • the output node of the replica circuit 36 is connected to the output node of the second source follower circuit 32b via the precharge switch 34. Since the precharge switch 34 is in the on state, the output node of the second source follower circuit 32b is precharged to the same voltage level as the output node of the replica circuit 36, as shown in FIG. 26A.
  • the second source follower circuit 32b can start outputting the reference signal RAMP at approximately the same voltage level as before time t6.
  • a replica circuit 36 having the same circuit configuration as the source follower circuit 32 is provided to precharge the output nodes of all source follower circuits 32 connected to the column readout unit 17 to which the reference signal RAMP is not input, thereby shortening the settling time of the input node of the column readout unit 17 when the reference signal is input.
  • FIG. 28 is a block diagram of an imaging device 1004 according to the fourth embodiment.
  • the imaging device 1004 according to the fourth embodiment includes a vertical drive unit 12, a system control unit 13, a DAC 14, a column control unit 15, two reference signal switches 16 (16a, 16b), a pixel array unit 11, and two column readout units 17. Note that the column signal processing unit 18 and horizontal drive unit 19 are omitted in FIG. 28.
  • FIG. 29 is a diagram showing an example of the location of the two column readout units 17 in FIG. 28. As shown in FIG. 29, the two column readout units 17 are arranged close to each other near the bottom end in the second direction (vertical direction) Y. Two reference signal switches 16 (16a, 16b) are arranged between the two column readout units 17 and the DAC 14.
  • the two column readout units 17 may be arranged at a distance from each other on the upper and lower ends of the second direction (vertical direction) Y.
  • FIG. 30 is a block diagram of an imaging device 1004 according to a modified example of the fourth embodiment.
  • the column control unit 15 is divided into two and arranged at the upper and lower ends, and two reference signal switches 16 (16a, 16b) and two column readout units 17 are arranged beside the column control units 15.
  • FIG. 31 is a diagram showing the locations of the two column readout units 17 in FIG. 30.
  • the DAC 14 is placed near the center of the pixel array unit 11 in the second direction (vertical direction) Y, two reference signal switches 16 (16a, 16b) are placed at approximately equal distances from the DAC 14, and two column readout units 17 are placed at approximately equal distances from the two reference signal switches 16 (16a, 16b). This makes the propagation delay and wiring load of the reference signal line Sramp equal.
  • the two reference signal switchers 16 (16a, 16b) shown in Figures 28 and 30 are referred to as the first reference signal switcher 16a and the second reference signal switcher 16b, and the two column readout units 17 are referred to as the first column readout unit 17 and the second column readout unit 17.
  • FIG. 32 is a timing diagram of the imaging device 1004 according to the fourth embodiment.
  • FIG. 32 shows the timing when the reference signal input to one of the two column readout units 17 is switched on a frame-by-frame basis.
  • FIG. 32 shows the waveforms of the vertical synchronization signal XVS, the horizontal synchronization signal XHS, the switching control signal of the first reference signal switcher 16a, the switching control signal of the second reference signal switcher 16b, the reference signals input to the first and second reference signal switchers 16b, the output signal of the first reference signal switcher 16a, and the output signal of the second reference signal switcher 16b.
  • the first reference signal switch 16a is on and the second reference signal switch 16b is off. Therefore, a reference signal is output from the first reference signal switch 16a and input to the first column readout unit 17. The output of the second reference signal switch 16b remains at a low level, and no reference signal is input to the second column readout unit 17.
  • FIG. 32 an example is shown in which the reference signal input to one of the two column readout units 17 is switched every frame, but the reference signals input to the two column readout units 17 may also be switched within the scanning period of each horizontal line.
  • FIG. 33 is a timing diagram of an imaging device 1004 according to a modified example of the fourth embodiment.
  • FIG. 33 shows waveforms of the horizontal synchronization signal XHS, the switching control signal of the first reference signal switch 16a, the switching control signal of the second reference signal switch 16b, the output signal of the first reference signal switch 16a, and the output signal of the second reference signal switch 16b.
  • the first reference signal switch 16a is on and the second reference signal switch 16b is off, and from time t2 to t3, the first reference signal switch 16a is off and the second reference signal switch 16b is on.
  • a reference signal for low conversion efficiency is generated between times t1 and t2 and between times t3 and t4, and a reference signal for high conversion efficiency is generated between times t2 and t3. Additionally, A/D conversion of the reset level is performed between times t1 and t2, and A/D conversion of the pixel signal level is performed between times t3 and t4. A/D conversion of the reset level and pixel signal level is performed continuously between times t1 and t2.
  • the load on the reference signal line Sramp can be reduced by sequentially supplying a reference signal to one of the column readout units 17 using multiple reference signal switches 16, thereby shortening the AD time and enabling a high frame rate.
  • an imaging device 1004 according to the present disclosure is applied to a pixel ADC or an area ADC.
  • FIG. 34 is a diagram illustrating an image pickup device 1004 according to a fifth embodiment.
  • the image pickup device 1004 in FIG. 34 has an AD converter for each pixel, and a reference signal line Sramp that transmits a reference signal RAMP used by the AD converter of each pixel is provided for each pixel column.
  • FIG. 35 is a diagram illustrating an image capture device 1004 according to a modified example of the fifth embodiment.
  • the image capture device 1004 shown in FIG. 35 has an AD converter for each pixel, but can capture only a pixel area of any size as an ROI (Region of Interest).
  • ROI Region of Interest
  • Sixth Embodiment 36 is a diagram for explaining an imaging device 1004 according to the sixth embodiment.
  • the imaging device 1004 according to the sixth embodiment is a so-called column ADC, and is provided with a column readout unit 17 that performs AD conversion for each vertical signal line VSL extending in the second direction (vertical direction) Y.
  • a plurality of vertical signal lines VSL arranged in the first direction (horizontal direction) X are connected to the column readout unit 17.
  • the column readout unit 17 has a plurality of AD converters that perform AD conversion of pixel signals transmitted through each vertical signal line VSL. That is, the column readout unit 17 has the same number of AD converters as the number of vertical signal lines VSL.
  • first reference signal switch 16a that switches whether or not to input a reference signal to an AD converter to which pixel signals from odd-numbered vertical signal lines VSL out of the multiple vertical signal lines VSL are input
  • second reference signal switch 16b that switches whether or not to input a reference signal to an AD converter to which pixel signals from even-numbered vertical signal lines VSL are input.
  • the first reference signal switch 16a and the second reference signal switch 16b are turned on/off exclusively, and when one of them is turned on, the other is turned off. This reduces the load on the reference signal line Sramp, which transmits the reference signal generated by the DAC 14.
  • the reference signal switch 16 that inputs a reference signal to the AD converter to which the pixel signal on the vertical signal line VSL to which the addition result is transmitted is turned on, and the reference signal switch 16 that inputs a reference signal to the AD converter to which the vertical signal line VSL that does not transmit the addition result is connected is turned off. This reduces the load on the reference signal line Sramp.
  • two reference signal switches 16 are connected to a column readout unit 17 having a plurality of AD converters connected to a plurality of vertical signal lines VSL, and the first reference signal switch 16a switches whether or not a reference signal is input to an odd-numbered AD converter, and the second reference signal switch 16b switches whether or not a reference signal is input to an even-numbered AD converter.
  • an imaging device 1004 according to the seventh embodiment includes a plurality of photoelectric conversion elements, a plurality of pixel circuits, a plurality of comparators, a digital signal generator, and a plurality of switches.
  • the multiple photoelectric conversion elements are arranged in a first direction X and a second direction Y that intersect with each other, as shown in FIG. 2, and each accumulates an electric charge according to the amount of incident light.
  • the multiple pixel circuits each output a pixel signal that corresponds to the charge stored in the multiple photoelectric conversion elements.
  • the multiple comparators compare each of the multiple pixel signals output from the multiple pixel circuits with a reference signal.
  • the comparators are included in the column readout unit 17 in FIG. 2, etc.
  • the digital signal generator generates a digital signal by performing analog-to-digital conversion on the multiple pixel signals based on the comparison results of the multiple comparators.
  • the digital signal generator is, for example, the counter 30 shown in FIG. 6 etc.
  • the multiple switches switch whether or not to input a reference signal to the multiple comparators.
  • the multiple switches are provided corresponding to the multiple column readout units 17.
  • the multiple switches are provided corresponding to the multiple ADCs connected to the multiple vertical signal lines VSL. The multiple switches sequentially select one of the multiple comparators to input the reference signal so that the reference signal is not input to two or more comparators at the same time.
  • the reference signal is not input to multiple comparators at the same time, so the load on the reference signal line can be reduced and the AD conversion and frame rate of the ADC including the comparators can be increased.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
  • FIG. 37 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps.
  • radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also perform cooperative control for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on the driver's operation, by controlling the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040.
  • the microcomputer 12051 can also output control commands to the body system control unit 12030 based on information outside the vehicle acquired by the outside information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 38 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or avoidance steering via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the image captured by the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the image captured by the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the present technology can be configured as follows. (1) A plurality of photoelectric conversion elements arranged in a first direction and a second direction intersecting each other, each of which accumulates electric charges according to the amount of incident light; a plurality of pixel circuits each outputting a pixel signal corresponding to the charge accumulated in the plurality of photoelectric conversion elements; a plurality of comparators that compare each of the plurality of pixel signals output from the plurality of pixel circuits with a reference signal; a digital signal generator that generates digital signals by analog-to-digital conversion of the pixel signals based on comparison results of the comparators; and a plurality of switches for switching whether or not the reference signal is input to the plurality of comparators.
  • Imaging device A plurality of photoelectric conversion elements arranged in a first direction and a second direction intersecting each other, each of which accumulates electric charges according to the amount of incident light; a plurality of pixel circuits each outputting a pixel signal corresponding to the charge accumulated in the plurality of photoelectric conversion elements;
  • the plurality of switches sequentially selects one of the plurality of comparators to input the reference signal so that the reference signal is not input to two or more of the comparators at the same time.
  • the imaging device according to (1). (3) signal lines transmitting the pixel signals output from two or more of the pixel circuits arranged in the second direction; a conversion circuit that performs analog-to-digital conversion on the plurality of pixel signals transmitted through the signal lines, The conversion circuit includes: The comparator and the digital signal generator are included.
  • the signal line includes a plurality of split signal lines that are split along the second direction, each of the plurality of divided signal lines transmits the pixel signals output from two or more of the pixel circuits arranged along the second direction; One or more of the comparators are provided for each of the plurality of divided signal lines.
  • Each of the plurality of comparators is provided for each of the plurality of pixel circuits.
  • the plurality of switches switch, for each pixel group including two or more of the pixel circuits arranged in the first direction or the second direction, whether or not to input the reference signal to the corresponding two or more of the comparators.
  • the plurality of switches sequentially switch and select one of a plurality of pixel groups corresponding to a pixel region of interest from a plurality of pixel groups each including two or more of the pixel circuits arranged in the first direction or the second direction.
  • the imaging device according to (6). (9) The plurality of switches sequentially select one of two or more pixel groups adjacent to each other in the first direction or the second direction among a plurality of pixel groups each including two or more of the pixel circuits arranged in the first direction or the second direction.
  • the digital signal generator includes a counter that outputs, as the digital signal, a count value corresponding to a timing at which the pixel signal and the reference signal match in each of the plurality of comparators.
  • At least one of the plurality of switches is a first transistor of a first conductivity type that switches between conducting and blocking the first node and the second node in response to a switching control signal; a second transistor of a second conductivity type that switches between conducting and blocking the first node and the second node in response to an inverted switching control signal having an inverse logic to the switching control signal;
  • the imaging device according to any one of (1) to (10).
  • At least one of the plurality of switches is a third transistor of the first conductivity type having a source and a drain connected to the first node and a gate to which the inverted switching control signal is input; a fourth transistor of the first conductivity type having a source and a drain connected to the second node and a gate to which the inverted switching control signal is input; a fifth transistor of a second conductivity type having a source and a drain connected to the first node and a gate to which the switching control signal is input; a sixth transistor of a second conductivity type having a source and a drain connected to the second node and a gate to which the switching control signal is input;
  • a capacitor is provided between the second node and a reference voltage node, the second node is connected to input nodes of the plurality of comparators;
  • the imaging device according to (11) or (12).
  • At least one of the plurality of switches is a first transistor that switches between conducting and blocking the first node and the second node in response to a switching control signal; a voltage source that outputs a bias voltage between the third node and the fourth node; a first switch, a second switch, and a third switch connected in series between the third node and a reference voltage node; a fourth switch and a fifth switch connected in series between the fourth node and the first node; a first capacitor connected between a connection node between the first switch and the second switch and a connection node between the fourth switch and the fifth switch; a second capacitor connected between the second node and the reference voltage node; the switching control signal output from a connection node between the second switch and the third switch is input to a gate of the first transistor;
  • At least one of the plurality of switches is a first transistor that switches between conducting and blocking the first node and the second node in response to a switching control signal; a first switch, a second switch, and a third switch connected in series between a first reference voltage node and a second reference voltage node; a fourth switch and a fifth switch connected in series between the second reference voltage node and the first node; a first capacitor connected between a connection node between the first switch and the second switch and a connection node between the fourth switch and the fifth switch; a second capacitor connected between the second node and the second reference voltage node; the switching control signal output from a connection node between the second switch and the third switch is input to a gate of the first transistor; When the first node and the second node are made conductive, the first switch, the third switch, and the fourth switch are cut off, and the second switch and the fifth switch are made conductive; When the first node and the second node are cut off, the first switch
  • a plurality of preamplifiers are provided between the plurality of switches and the plurality of comparators, the preamplifiers having a plurality of source follower circuits that convert impedances of the reference signals output from the plurality of switches,
  • Each of the plurality of source follower circuits comprises: a first transistor to whose gate the reference signal output from the corresponding switch is input; a second transistor of a first conductivity type connected to a drain side of the first transistor, turned on when the corresponding switch outputs the reference signal, and turned off when the corresponding switch does not output the reference signal; a third transistor of a second conductivity type connected to a source side of the first transistor, turned on when the corresponding switch outputs the reference signal, and turned off when the corresponding switch does not output the reference signal;
  • the imaging device according to any one of (1) and (15).
  • Each of the plurality of source follower circuits comprises: a fourth transistor acting as a current source; a fifth transistor for adjusting the voltage of the corresponding input node of the comparator; the fourth transistor, the third transistor, the fifth transistor, the first transistor, and the second transistor are connected in this order between a first reference voltage node and a second reference voltage node, or the fourth transistor, the fifth transistor, the third transistor, the first transistor, and the second transistor are connected in this order;
  • a plurality of preamplifiers are provided between the plurality of switches and the plurality of comparators, the preamplifiers having a plurality of source follower circuits that convert impedances of the reference signals output from the plurality of switches,
  • Each of the plurality of source follower circuits comprises: a first transistor to whose gate the reference signal output from the corresponding switch is input; a second transistor of a first conductivity type connected to a drain side of the first transistor, turned on when the corresponding switch outputs the reference signal, and turned off when the corresponding switch does not output the reference signal; a third transistor connected to a source side of the first transistor and functioning as a current source; a fourth transistor for adjusting the voltage of the corresponding input node of the comparator; a fifth transistor connected to a gate of the fourth transistor and turned on when the corresponding switch outputs the reference signal to turn on the fourth transistor; a sixth transistor connected to a gate of the fourth transistor and turned on to turn off the fourth transistor when the corresponding switch does not output the reference signal;
  • the input/output circuit further includes a precharge circuit that supplies a precharge signal to a source of the first transistor in a source follower circuit that does not output the reference signal from a source of the first transistor, among the plurality of source follower circuits. 19.
  • the imaging device according to any one of claims 16 to 18.
  • the precharge circuit further includes a replica circuit having the same circuit configuration as the plurality of source follower circuits and configured to generate, as the precharge signal, a reference voltage of the reference signal when the plurality of comparators start a comparison operation; the precharge circuit supplies the reference voltage generated by the replica circuit to a source of the first transistor in a source follower circuit that does not input the reference signal to a corresponding comparator among the plurality of source follower circuits;

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Abstract

［課題］参照信号の信号配線の負荷を軽減することで、ＡＤ変換とフレームレートの高速化と低消費電力化を実現できる。 ［解決手段］撮像装置は、互いに交差する第１方向及び第２方向に配列され、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、前記複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する複数の画素回路と、前記複数の画素回路から出力された複数の前記画素信号のそれぞれと参照信号とを比較する複数の比較器と、前記複数の比較器の比較結果に基づいて前記複数の画素信号をアナログ－デジタル変換したデジタル信号を生成するデジタル信号生成器と、前記参照信号を前記複数の比較器に入力するか否かを切り替える複数の切替器と、を備える。

Description

撮像装置
　本開示は、撮像装置に関する。
　撮像装置では、画素列ごとに垂直信号線を設けて、画素列内の各画素の画素信号を垂直信号線でカラム信号処理回路まで伝送して、アナログ－デジタル変換（以下、ＡＤ変換）などの信号処理を行うのが一般的である。
　しかしながら、撮像装置の画素数が多くなると、画素の位置によって、カラム信号処理回路までの距離が異なるため、垂直信号線上で画素信号の伝搬遅延が生じ、かつ信号レベルが変化するという問題がある。このような問題を解決するために、垂直信号線を複数に分割し、分割された垂直信号線ごとにＡＤ変換を行う技術が提案されている（特許文献１参照）。
国際公開２０２３／０５８７２０Ａ１明細書
　画素信号をＡＤ変換するには、一般にランプ信号と呼ばれる参照信号と画素信号とを比較する必要がある。特許文献１では、分割された複数の垂直信号線ごとに別個にＡＤ変換器を備えている。このため、参照信号を複数のＡＤ変換器に分配しなければならず、参照信号を伝送する信号配線の負荷が大きくなり、ＡＤ変換に時間がかかることから、フレームレートの高速化と低消費電力化の障害となりうる。
　そこで、本開示では、参照信号の信号配線の負荷を軽減することで、ＡＤ変換とフレームレートの高速化と低消費電力化を実現できる撮像装置を提供するものである。
　上記の課題を解決するために、本開示によれば、互いに交差する第１方向及び第２方向に配列され、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
　前記複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する複数の画素回路と、
　前記複数の画素回路から出力された複数の前記画素信号のそれぞれと参照信号とを比較する複数の比較器と、
　前記複数の比較器の比較結果に基づいて前記複数の画素信号をアナログ－デジタル変換したデジタル信号を生成するデジタル信号生成器と、
　前記参照信号を前記複数の比較器に入力するか否かを切り替える複数の切替器と、を備える、撮像装置が提供される。
　前記複数の切替器は、２以上の前記比較器に同時に前記参照信号が入力されないように、前記複数の比較器のいずれか一つを順次に選択して前記参照信号を入力してもよい。
　前記第２方向に配列される２以上の前記画素回路から出力される前記複数の画素信号を伝送する信号線と、
　前記信号線で伝送される前記複数の画素信号をアナログ－デジタル変換する変換回路と、を備え、
　前記変換回路は、
　前記比較器と、前記デジタル信号生成器とを有してもよい。
　前記第１方向に配列される複数の前記信号線と、
　前記複数の信号線に接続される複数の前記変換回路と、を備えてもよい。
　前記信号線は、前記第２方向に沿って分割される複数の分割信号線を有し、
　前記複数の分割信号線のそれぞれは、前記第２方向に沿って配置される２以上の前記画素回路から出力された前記画素信号を伝送し、
　前記複数の分割信号線のそれぞれごとに、一つ以上の前記比較器が設けられてもよい。
　前記複数の比較器のそれぞれは、前記複数の画素回路のそれぞれごとに設けられてもよい。
　前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路を含む画素群ごとに、対応する２以上の前記比較器に前記参照信号を入力するか否かを切り替えてもよい。
　前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、注目画素領域に対応する複数の前記画素群のいずれか一つを順次に切り替えて選択してもよい。
　前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、前記第１方向又は前記第２方向に隣接する２以上の画素群のうちいずれか一つを順次に切り替えて選択してもよい。
　前記デジタル信号生成器は、前記複数の比較器のそれぞれにて前記画素信号と前記参照信号とが一致するタイミングに応じたカウント値を前記デジタル信号として出力するカウンタを有してもよい。
　前記複数の切替器の少なくとも一つは、
　第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１導電型の第１トランジスタと、
　前記第１ノード及び前記第２ノードを導通させるか遮断させるかを前記切替制御信号とは逆の論理の反転切替制御信号により切り替える第２導電型の第２トランジスタと、を有してもよい。
　前記複数の切替器の少なくとも一つは、
　前記第１ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第３トランジスタと、
　前記第２ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第４トランジスタと、
　前記第１ノードに接続されるソース及びドレインと、前記切替制御信号が入力されるゲートと、を有する第２導電型の第５トランジスタと、
　前記第２ノードに接続されるソース及びドレインと、前記切替制御信号が入力されゲートと、を有する第２導電型の第６トランジスタと、を有してもよい。
　前記第２ノードと基準電圧ノードとの間に配置されるキャパシタを備え、
　前記第２ノードは、前記複数の比較器の入力ノードに接続されてもよい。
　前記複数の切替器の少なくとも一つは、
　第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
　第３ノード及び第４ノードの間にバイアス電圧を出力する電圧源と、
　前記第３ノードと基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
　前記第４ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
　前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
　前記第２ノードと前記基準電圧ノードとの間に接続される第２キャパシタと、を有し、
　前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
　前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
　前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させてもよい。
　前記複数の切替器の少なくとも一つは、
　第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
　第１基準電圧ノードと第２基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
　前記第２基準電圧ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
　前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
　前記第２ノードと前記第２基準電圧ノードとの間に接続される第２キャパシタと、を有し、
　前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
　前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
　前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させてもよい。
　前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
　前記複数のソースフォロワ回路のそれぞれは、
　対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
　前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
　前記第１トランジスタのソース側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第２導電型の第３トランジスタと、を備えてもよい。
　前記複数のソースフォロワ回路のそれぞれは、
　電流源として機能する第４トランジスタと、
　対応する前記比較器の入力ノードの電圧を調整する第５トランジスタと、を有し、
　第１基準電圧ノードと第２基準電圧ノードとの間に、前記第４トランジスタ、前記第３トランジスタ、前記第５トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続されるか、又は、前記第４トランジスタ、前記第５トランジスタ、前記第３トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続されてもよい。
　前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
　前記複数のソースフォロワ回路のそれぞれは、
　対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
　前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
　前記第１トランジスタのソース側に接続され、電流源として機能する第３トランジスタと、
　対応する前記比較器の入力ノードの電圧を調整する第４トランジスタと、
　前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力する際にオンして前記第４トランジスタをオンさせる第５トランジスタと、
　前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力しないときにオンして前記第４トランジスタをオフさせる第６トランジスタと、を備えてもよい。
　前記複数のソースフォロワ回路のうち、前記第１トランジスタのソースから前記参照信号を出力しないソースフォロワ回路における前記第１トランジスタのソースにプリチャージ信号を供給するプリチャージ回路をさらに備えてもよい。
　前記プリチャージ回路は、前記複数のソースフォロワ回路と同じ回路構成を有し、前記複数の比較器が比較動作を開始する際の前記参照信号の基準電圧を前記プリチャージ信号として生成するレプリカ回路をさらに有し、
　前記プリチャージ回路は、前記複数のソースフォロワ回路のうち、対応する前記比較器に前記参照信号を入力しないソースフォロワ回路における前記第１トランジスタのソースに、前記レプリカ回路で生成された前記基準電圧を供給してもよい。
各実施形態に共通して適用可能な電子機器の一例の構成を示すブロック図。 本開示の各実施形態における撮像装置の一例の構成を示すブロック図。 既存技術による画素信号に対する信号処理を概略的に示す模式図。 本開示に係る撮像装置を２層構造の積層型ＣＩＳにより形成した例を示す図。 本開示に係る撮像装置を３層構造の積層型ＣＩＳにより形成した例を示す図。 撮像装置の一例の構造を示す模式図。 本開示に係る画素信号に対する信号処理を概略的に示す模式図。 画素アレイ部を垂直方向に複数領域に分割した例を示す模式図。 本開示に係る撮像装置に係る画素信号に対する信号処理を概略的に示す模式図。 本開示に係る撮像装置に係るＶＳＬの分割を説明するための模式図。 ４つのカラム読出部のうち一番上を選択する図。 ４つのカラム読出部のうち上から二番目を選択する図。 同時にオンする参照信号切替器の数と参照信号線の負荷との関係を示すグラフ。 図１２Ａと図１２Ｂは参照信号線上の参照信号のセトリング時間と信号帯域との関係を示すグラフ。 第１の実施形態に係る撮像装置のタイミング図。 参照信号切替器の第１例を示す回路図。 参照信号切替器の第２例を示す回路図。 参照信号切替器の第３例を示す回路図。 参照信号切替器の第４例を示す回路図。 参照信号切替器の第５例を示す回路図。 第２の実施形態に係る撮像装置のカラム読出部の周辺のブロック図。 第２の実施形態に係る撮像装置のカラム読出部の周辺のブロック図。 プリアンプの内部構成の第１例を示す回路図。 プリアンプの内部構成の第２例を示す回路図。 プリアンプの内部構成の第３例を示す回路図。 プリアンプの内部構成の第４例を示す回路図。 ソースフォロワ回路の出力ノードをプリチャージする場合とプリチャージしない場合のカラム読出部に入力される参照信号のセトリング時間を示すグラフ。 第３の実施形態に係る撮像装置のカラム読出部１７周辺の回路図。 第３の実施形態に係る撮像装置のプリチャージ動作を説明する図。 第３の実施形態に係る撮像装置のプリチャージ動作を説明する図。 図２６Ａ及び図２６Ｂの説明に対応するタイミング図。 第４の実施形態に係る撮像装置のブロック図。 図２８における２つのカラム読出部の配置場所の一例を示す図。 第４の実施形態の一変形例に係る撮像装置のブロック図。 図３０における２つのカラム読出部の配置場所を示す図。 第４の実施形態に係る撮像装置のタイミング図。 第４の実施形態の一変形例に係る撮像装置のタイミング図。 第５の実施形態に係る撮像装置を説明する図。 第５の実施形態の一変形例に係る撮像装置を説明する図。 第６の実施形態に係る撮像装置を説明する図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して、撮像装置の実施形態について説明する。以下では、撮像装置の主要な構成部分を中心に説明するが、撮像装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　(各実施形態に共通して適用可能な電子機器）
　図１は、各実施形態に共通して適用可能な電子機器の一例の構成を示すブロック図である。図１において、電子機器１０００は、光学系１００２と、制御部１００３と、撮像装置１００４と、画像処理部１００５と、メモリ１００６と、記憶部１００７と、表示部１００８と、インタフェース(Ｉ／Ｆ)部１００９と、入力デバイス１０１２と、を備える。ここで、電子機器１０００としては、デジタルスチルカメラ、デジタルビデオカメラ、撮像機能付きの携帯電話やスマートフォンなどを適用することができる。また、電子機器１０００として、監視カメラや車載用カメラ、医療用のカメラなどを適用することも可能である。
　撮像装置１００４は、例えば行列状の配列で配置される複数の光電変換素子を含む。光電変換素子は、受光した光を光電変換にて電荷に変換する。撮像装置１００４は、この複数の光電変換素子を駆動する駆動回路と、複数の光電変換素子それぞれから電荷を読み出し、読み出した電荷に基づき画像データを生成する信号処理回路と、駆動回路に電源を供給するための電源回路と、を含む。
　光学系１００２は、１又は複数枚のレンズの組み合わせによる主レンズと、主レンズを駆動するための機構と、を含み、被写体からの像光(入射光)を、主レンズを介して撮像装置１００４の受光面上に結像させる。また、光学系１００２は、制御信号に従いフォーカスを調整するオートフォーカス機構や、制御信号に従いズーム率を変更するズーム機構を備える。また、電子機器１０００は、光学系１００２を着脱可能とし、他の光学系１００２と交換できるようにしてもよい。
　画像処理部１００５は、撮像装置１００４から出力された画素データに対して所定の画像処理を実行する。例えば、画像処理部１００５は、フレームメモリなどによるメモリ１００６が接続され、撮像装置１００４から出力された画像データをメモリ１００６に書き込む。画像処理部１００５は、メモリ１００６に書き込まれた画素データに対して所定の画像処理を実行し、画像処理された画素データを再びメモリ１００６に書き込む。なお、メモリ１００６は、１フレーム分の画素データを、画像データとして記憶することができる。
　記憶部１００７は、例えばフラッシュメモリやハードディスクドライブなどの不揮発性のメモリであって、画像処理部１００５から出力された画像データを不揮発に記憶する。表示部１００８は、例えばＬＣＤ(Liquid Crystal Display)といった表示デバイスと、当該表示デバイスを駆動する駆動回路と、を含み、画像処理部１００５が出力された画像データに基づく画像を表示することができる。Ｉ／Ｆ部１００９は、画像処理部１００５から出力された画像データを外部に送信するためのインタフェースである。Ｉ／Ｆ部１００９としては、例えばＵＳＢ(Universal Serial Bus)を適用することができる。これに限らず、Ｉ／Ｆ部１００９は、有線通信又は無線通信によりネットワークに接続可能なインタフェースであってもよい。
　入力デバイス１０１２は、ユーザ入力を受け付けるための操作子などを含む。電子機器１０００が例えばデジタルスチルカメラ、デジタルビデオカメラ、撮像機能付きの携帯電話やスマートフォンであれば、入力デバイス１０１２は、撮像装置１００４による撮像を指示するためのシャッタボタン、あるいは、シャッタボタンの機能を実現するための操作子を含むことができる。
　制御部１００３は、例えばＣＰＵ(Central Processing Unit)などのプロセッサと、ＲＯＭ(Read Only Memory)及びＲＡＭ(Random Access Memory)を含み、ＲＯＭに予め記憶されたプログラムに従い、ＲＡＭをワークメモリとして用いて、この電子機器１０００の全体の動作を制御する。例えば、制御部１００３は、入力デバイス１０１２に受け付けられたユーザ入力に応じて、電子機器１０００の動作を制御することができる。また、制御部１００３は、画像処理部１００５の画像処理結果に基づき、光学系１００２におけるオートフォーカス機構を制御することができる。
　(第１の実施形態）
　図２は、本開示の第１の実施形態に係る撮像装置１００４のブロック図である。図２において、撮像装置１００４は、画素アレイ部１１、垂直駆動部１２、システム制御部１３、ＤＡＣ (Digital to Analog Converter)１４、カラム制御部１５、複数の参照信号切替器（切替器）１６、複数のカラム読出部１７、カラム信号処理部１８、及び水平駆動部１９を備える。撮像装置１００４は、これら各部がＣＭＯＳ(Complementary Metal Oxide Semiconductor)を用いて一体的に形成されたＣＭＯＳイメージセンサ(ＣＩＳ)として構成することができる。
　画素アレイ部１１は、第１方向（例えば、水平方向又は行方向）Ｘ及び第２方向（例えば、垂直方向又は列方向）Ｙに配列される複数の画素１０を備える。
　画素アレイ部１１において、各画素１０は、受光した光に応じて電荷を生成する光電変換素子と、光電変換素子で生成された電荷に基づき画素信号を出力する画素回路と、を含む。垂直駆動部１２は、画素アレイ部１１に含まれる各画素１０を行ごとに駆動し、各画素１０から画素信号を出力させる。このとき、垂直駆動部１２は、各画素１０を行の順序に従い順次で駆動し、画素信号を出力させる。すなわち、垂直駆動部１２は、光電変換素子からの電荷の読み出しと、画素信号の出力とを制御する読み出し制御回路として機能する。
　システム制御部１３は、垂直同期信号ＶSYNCに同期して、垂直駆動部１２、ＤＡＣ１４、カラム制御部１５、複数のカラム読出部１７、カラム信号処理部１８、及び水平駆動部１９のそれぞれの動作タイミングを制御する。垂直同期信号ＶSYNCは、撮像タイミングを示す所定周波数(例えば６０(Ｈｚ(ヘルツ)))の周期信号である。
　ＤＡＣ１４は、ＤＡ(Digital to Analog)変換により、所定の参照信号を生成する。参照信号として、例えば、鋸刃状の参照(ＲＡＭＰ)信号が用いられる。ＤＡＣ１４は、参照信号をカラム信号処理部１８に供給する。
　第１の実施形態に係る撮像装置１００４では、画素アレイ部１１の第２方向（列方向）Ｙに延びる複数の垂直信号線ＶＳＬのそれぞれを複数に分割し、分割された複数の分割信号線に対応して複数のカラム制御部１５が設けられる。
　複数のカラム制御部１５は、システム制御部１３からの指示により、複数の参照信号切替器１６を切替制御する。複数の参照信号切替器１６は、ＤＡＣ１４が生成した参照信号を複数のカラム読出部１７に入力するか否かを切り替える。
　複数のカラム読出部１７のそれぞれは、複数のアナログ－デジタル変換器（以下、ＡＤＣ）を有し、各ＡＤＣは画素信号をデジタル信号に変換する。ＡＤＣは、後述するように、コンパレータ（比較器とも呼ばれる）２０とカウンタ３０（デジタル信号生成器）を有する。上述した複数の参照信号切替器１６は、複数のカラム読出部１７に対応して設けられる。複数の参照信号切替器１６は、２以上のカラム読出部１７に同時に参照信号が入力されないように、複数のカラム読出部１７のいずれか一つを順次に選択して参照信号を入力する。
　カラム信号処理部１８は、複数のカラム読出部１７がＡＤ変換した画素信号のデジタル信号に対して、ＣＤＳ(Correlated Double Sampling)処理などの信号処理を、列ごとに行う。カラム信号処理部１８は、信号処理後のデジタル方式の画素信号(画素データ)を出力する。カラム信号処理部１８から出力された画素データは、画像処理部１００５に供給される。
　水平駆動部１９は、シフトレジスタ及びアドレスデコーダなどを有し、カラム信号処理部１８がカラムごとに信号処理を行った画素データを順次に出力させる。
　(既存技術による処理の流れ）
　次に、既存技術による画素信号に対する信号処理について、概略的に説明する。図３は、既存技術による画素信号に対する信号処理を概略的に示す模式図である。図３において、コンパレータ２０及びカウンタ３０は、例えば図２のカラム読出部１７に含まれ、ロジック回路は、例えば図２のカラム信号処理部１８に含まれる。
　画素１０から出力されたアナログ方式の画素信号は、コンパレータ２０に供給される。コンパレータ２０には、さらに、ＤＡＣ１４から参照信号としての参照信号ＲＡＭＰが供給される。参照信号ＲＡＭＰは、例えば所定のクロックパルスに従い時系列に沿って段階的にレベル(電圧値)が低くなる信号である。コンパレータ２０は、画素信号と参照信号ＲＡＭＰとを比較し、比較結果をカウンタ３０に供給する。例えば、コンパレータ２０は、参照信号ＲＡＭＰのレベルが画素信号のレベルより大きい場合、Ｈｉｇｈ(ハイ)の差信号をカウンタ３０に出力する。一方、コンパレータ２０は、参照信号ＲＡＭＰのレベルが画素信号のレベルと同一又はそれ以下となった場合、出力を反転させ、Ｌｏｗ(ロー)の差信号をカウンタ３０に出力する。
　カウンタ３０は、Ｐ相(Preset Phase)期間及びＤ相(Data Phase)期間それぞれにおいて、コンパレータ２０から入力された差信号に応じて、参照信号ＲＡＭＰが電圧降下を開始してから画素信号と同一又はそれ以下のレベルとなるまでの時間をカウントし、それぞれのカウント結果をロジック回路４０に出力する。なお、Ｐ相期間は、ＣＤＳ処理において画素信号のリセットレベルを検出する期間であり、Ｄ相期間は、ＣＤＳ処理において画素信号の信号レベルを検出する検出期間である。
　ロジック回路４０は、カウンタ３０から入力されるＰ相期間のカウント結果と、Ｄ相期間のカウント結果とに基づきＣＤＳ処理及びＡＤ変換処理を行って、デジタル方式の画素信号(画素データ)を生成し、出力する。
　(各実施形態に適用可能な撮像装置１００４の構造）
　次に、各実施形態に適用可能な撮像装置１００４の構造について、概略的に説明する。実施形態に係る撮像装置１００４は、複数層の半導体チップを積層した積層構造により形成することができる。
　一例として、撮像装置１００４を、半導体チップを２層に積層した２層構造により形成することができる。図４Ａは、各実施形態に係る撮像装置１００４を２層構造の積層型ＣＩＳにより形成した例を示す図である。図４Ａの構造では、第１層の半導体チップに画素部２０１０を形成し、第２層の半導体チップにメモリ＋ロジック部２０１１を形成している。
　画素部２０１０は、少なくとも画素アレイ部１１を含む。メモリ＋ロジック部２０１１は、例えば、垂直駆動部１２、システム制御部１３、ＤＡＣ１４、カラム信号処理部１８及び水平駆動部１９と、撮像装置１００４と外部との通信を行うためのインタフェースと、を含むことができる。また、メモリ＋ロジック部２０１１は、例えばカラム信号処理部１８から出力された画素データを記憶するメモリを含むことができる。
　図４Ａの右側に示されるように、第１層の半導体チップと、第２層の半導体チップとを電気的に接触させつつ貼り合わせることで、撮像装置１００４を１つの固体撮像素子２０００ａとして構成する。
　別の例として、撮像装置１００４を、半導体チップを３層に積層した３層構造により形成することができる。図４Ｂは、各実施形態に係る撮像装置１００４を３層構造の積層型ＣＩＳにより形成した例を示す図である。図４Ｂの構造では、第１層の半導体チップに画素部２０１０を形成し、第２層の半導体チップにメモリ部２０１２を形成し、第３層の半導体チップにロジック部２０１１’を形成している。この場合、ロジック部２０１１’は、垂直駆動部１２、システム制御部１３、ＤＡＣ１４、カラム信号処理部１８及び水平駆動部１９と、撮像装置１００４と外部との通信を行うためのインタフェースと、を含むことができる。また、メモリ部２０１２は、例えばカラム信号処理部１８から出力された画素データを記憶するメモリを含むことができる。
　図４Ｂの右側に示されるように、第１層の半導体チップと、第２層の半導体チップと、第３層の半導体チップとを電気的に接触させつつ貼り合わせることで、撮像装置１００４を１つの固体撮像素子２０００ｂとして構成する。
　(積層構造）
　図４Ａ及び図４Ｂに示したように、第１の実施形態に係る撮像装置１００４は、複数の半導体基板を積層して構成することができる。積層数は任意である。図５は、第１の実施形態に係る撮像装置１００４の積層構造を示す模式図である。図５の例では、撮像装置１００４は、図４Ａを用いて説明した、２層構造の固体撮像素子２０００ａを適用している。ここで、裏面照射型のイメージセンサの場合、光電変換素子が基板の第１層２０１０ａに形成され、光電変換素子で生成された電荷を画素信号に変換して出力する画素回路が当該基板の第２層２０１０ｂに形成される。これら第１層２０１０ａと第２層２０１０ｂとにより、画素部２０１０が構成される。
　図５において、第１層２０１０ａに対して、光電変換素子と、光電変換素子からの電荷の読み出しを制御するためのトランジスタとを含む光電変換部１００が、行列状の配列で配置される。第２層２０１０ｂに対して、光電変換部１００から読み出された電荷を画素信号に変換する画素回路を含む回路部１０１が、第１層２０１０ａにおける光電変換部１００と対応して、行列状の配列で配置される。より具体的には、回路部１０１は、第１層２０１０ａ上で位置が対応する光電変換部１００と１対１の関係で、第１層２０１０ａと第２層２０１０ｂとの間で電気的に接触させつつ、配置される。
　各実施形態では、さらに、回路部１０１(図ではＰｉｘｅｌ－ＣＭＰ(1)と記載)は、コンパレータ２０の一部を含む。すなわち、各実施形態では、コンパレータ２０は、少なくとも、画素回路から直接的に画素信号が供給される第１回路(ＣＭＰ(1)と記載)と、第１回路の出力が供給される第２回路及び第３回路(ＣＭＰ(2),(3)と記載)と、の２つの部分に分割されて構成される。第１回路は、例えば、画素回路から出力された画素信号と、ＤＡＣ１４から供給される参照信号ＲＡＭＰとを比較する回路を含む。
　図５において、メモリ＋ロジック部２０１１に対して、垂直駆動部１２と、カウンタ３０と、ロジック回路４０と、周辺回路５０と、インタフェース回路６０(図ではＩＦ回路とも記載)と、が配置される。
　周辺回路５０は、ＤＡＣ１４を含む。また、インタフェース回路６０は、この固体撮像素子２０００ａとしての撮像装置１００４と外部との間で信号の送受信を行うためのインタフェースである。
　図５の例では、垂直駆動部１２は、画素アレイ部１１における列方向に沿って、メモリ＋ロジック部２０１１の行方向の一方の端(図の例では右端)に配置されている。また、インタフェース回路６０は、画素アレイ部１１における列方向に沿って、メモリ＋ロジック部２０１１の行方向の他方の端(図の例では左端)に配置されている。
　また、メモリ＋ロジック部２０１１に対し、コンパレータ２０が分割された第２回路２１０が配置される。図５の例では、第２回路２１０は、メモリ＋ロジック部２０１１の行方向に沿って、列方向の一端及び他端(図５の例では上下端)に配置されている。第２回路２１０は、画素アレイ部１１における列を単位として設けられる。図５の例では、第２回路２１０は、画素アレイ部１１における行方向に沿って、メモリ＋ロジック部２０１１の列方向の両端に設けられる。
　第２回路２１０は、第２層２０１０ｂにおいて、列に沿って配置される複数の回路部１０１により共有される。例えば、メモリ＋ロジック部２０１１の列方向の一端(例えば図における上端)に配置される各第２回路２１０は、列ごとに、第２層２０１０ｂに配置される各回路部１０１のうち、当該一端側の半分(図５の例では上側の半分)に配置される各回路部１０１により共有される。同様に、メモリ＋ロジック部２０１１の列方向の他端(例えば図５における下端)に配置される各第２回路２１０は、列ごとに、第２層２０１０ｂに配置される各回路部１０１のうち、当該他端側の半分(図５の例では下側の半分)に配置される各回路部１０１により共有される。
　なお、各画素１０(各光電変換部１００及び各回路部１０１)は、矢印で示されるように、列方向すなわち垂直方向に走査される。各画素１０(各回路部１０１)からの出力は、行ごとにメモリ＋ロジック部２０１１に転送される。
　図６は、本開示に係る画素信号に対する信号処理を概略的に示す模式図である。本開示に係るコンパレータ２０は、複数の回路に分割して構成することができる。図６の例では、コンパレータ２０は、初段コンパレータ２０１、中段コンパレータ２０２及び後段コンパレータ２０３の３つの回路に分割されている。初段コンパレータ２０１は、図５を用いて説明した第１回路に相当し、例えば、画素１０から出力された画素信号と、ＤＡＣ１４から供給される参照信号ＲＡＭＰとを比較する回路を含む。中段コンパレータ２０２及び後段コンパレータ２０３は、図５を用いて説明した第２回路に相当し、第１回路の出力を閾値と比較する。中段コンパレータ２０２及び後段コンパレータ２０３は、１つの回路として構成することも可能である。
　(画素アレイ部１１を領域分割する例）
　画素アレイ部１１を垂直方向で複数領域に分割し、分割した領域ごとに画素信号を転送することで、画素信号の伝送距離を短縮することが可能である。図７は、画素アレイ部１１を垂直方向に複数領域に分割した例を示す模式図である。
　図７の例では、画素部２０１０において、画素アレイ部１１は、垂直方向に画素領域１１Ｕｐ1及び１１Ｕｐ2、ならびに、画素領域１１Ｄｗｎ1及び１１Ｄｗｎ2の４つの領域に分割されている。これらのうち、画素領域１１Ｕｐ1及び１１Ｕｐ2は、それぞれ上側の第１及び第２の画素領域であり、画素領域１１Ｄｗｎ1及び１１Ｄｗｎ2は、それぞれ下側の第１及び第２の画素領域である。
　メモリ＋ロジック部２０１１において、画素領域１１Ｕｐ1に対応する位置にアナログ回路８０Ｕｐ1及びロジック回路４０Ｕｐ1が配置され、画素領域１１Ｕｐ2に対応する位置にアナログ回路８０Ｕｐ2及びロジック回路４０Ｕｐ2が配置される。同様に、画素領域１１Ｄｗｎ1に対応する位置にアナログ回路８０Ｄｗｎ1及びロジック回路４０Ｄｗｎ1が配置され、画素領域１１Ｕｐ2に対応する位置にアナログ回路８０Ｕｐ2及びロジック回路４０Ｄｗｎ2が配置される。
　なお、アナログ回路８０Ｕｐ1、８０Ｕｐ2、８０Ｄｗｎ1及び８０Ｄｗｎ2は、それぞれ例えば画素回路と、コンパレータ２０及びカウンタ３０とを含むものとする。
　画素領域１１Ｕｐ1の各画素から出力された画素信号は、行ごとに、画素領域１１Ｕｐ１内の垂直信号線ＶＳＬを介して、画素領域１１Ｕｐ１の端部からメモリ＋ロジック部２０１１に転送され、アナログ回路８０Ｕｐ1に入力される。アナログ回路８０Ｕｐ1の出力は、ロジック回路４０Ｕｐ1に入力される。画素領域１１Ｕｐ2、１１Ｄｗｎ1及び１１Ｄｗｎ2についても、同様である。
　図７の構成によれば、各画素から出力された画素信号は、最長でも画素アレイ部１１の列方向における両端間の距離の１／４の距離で転送される。しかしながら、画素信号が垂直信号線ＶＳＬを介して伝送される点については、既存の構成と変わっていない。したがって、短縮化された垂直信号線ＶＳＬの寄生容量は、画素１０におけるセトリングにのみ影響し、ノイズの影響などの特性向上に繋がりにくい。
　これに対して、本開示の各実施形態では、画素１０で生成された電荷に応じた画素信号が初段コンパレータ２０１に伝送される距離が極めて短くされているため、画素１０におけるセトリング時間を短縮することができ、これにより画素１０からの電荷の読み出し時間を高速化することが可能である。また、大きな負荷となる垂直信号線ＶＳＬが初段コンパレータ２０１の出力側に接続されるため、垂直信号線ＶＳＬに転送される信号の帯域幅を狭めることができ、低ノイズ化が可能である。
　上述した説明では、垂直信号線ＶＳＬを垂直方向で分割し、垂直信号線ＶＳＬの負荷を軽減している。しかしながら、垂直信号線ＶＳＬの分割数を増やしても、カラム信号処理部１８に設けられるＡＤＣへの入力端への引き回し配線が必要になるため、処理の高速化が困難であり、高フレームレート化が難しい。例えば、２層の積層構造では、垂直信号線ＶＳＬの分割数は、２程度が上限となる。また、複数の画素に対して１つのＡＤＣが対応するため、画素切り替え箇所における負荷が重くなる。
　このため、本開示に係る撮像装置１００４では、第１の基板の第１層及び第２層、ならびに、第２の基板の３層からなる構成の中間層(第１の基板の第２層)に対し、垂直信号線ＶＳＬの分割領域ごとに１つの初段コンパレータ２０１を配置し、初段コンパレータ２０１の出力をセレクトスイッチで切り替えて中段コンパレータ２０２に入力する。こうした構成を取ることで、垂直信号線ＶＳＬの分割数を増やした分だけＶＳＬ負荷が軽くなり、処理の高速化、高フレームレート化が可能となる。
　また、本開示に係る撮像装置１００４では、１つの初段コンパレータ２０１に対して、複数の画素(光電変換部１００)を接続する。すなわち、本開示に係る撮像装置１００４では、画素と初段コンパレータ２０１との間、初段コンパレータ２０１と中段コンパレータ２０２との間、の２箇所で接続を切り替える構成とする。これにより、画素の切り替え箇所(すなわちＶＳＬ配線)における負荷を低減させることができる。
　図８は、本開示に係る撮像装置１００４に係る画素信号に対する信号処理を概略的に示す模式図である。
　図８において、上述した図６と同様に、コンパレータ２０は、初段コンパレータ２０１、中段コンパレータ２０２及び後段コンパレータ２０３を含み、後段コンパレータ２０３の出力がカウンタ３０に入力され、カウンタ３０の出力がロジック回路４０に入力される構成となっている。また、ＤＡＣ１４から出力される参照信号ＲＡＭＰが初段コンパレータ２０１に供給される。
　図８に示す構成において、初段コンパレータ２０１には、Ｎ個(Ｎ≧１)の画素１０1、１０2、…、１０Nからの画素信号が入力される。この初段コンパレータ２０１と画素１０1、１０2、…、１０Nとをそれぞれ含む、Ｍ個(Ｍ≧２)の画素・初段コンパレータ部２５０1、２５０2、…、２５０Mの出力が中段コンパレータ２０２に入力される。
　また、これらのうち、画素・初段コンパレータ部２５０1、２５０2、…、２５０Mに含まれる、各画素１０1、１０2、…、１０Nが画素部２０１０の第１層２０１０ａに配置され、各初段コンパレータ２０１が画素部２０１０の第２層２０１０ｂに配置される。中段コンパレータ２０２以降の構成は、メモリ＋ロジック部２０１１に配置される。
　図９は、本開示に係る撮像装置１００４に係るＶＳＬの分割を説明するための模式図である。なお、図９において、初段コンパレータ２０１1～２０１Mは、それぞれ第１回路ＣＭＰ(1)としても示されている。また、後段回路２５１は、中段コンパレータ２０２及び後段コンパレータ２０３(第２回路及び第３回路ＣＭＰ(2),(3))、ならびに、カウンタ３０を含む。
　図９に示されるように、ＶＳＬは、画素・初段コンパレータ部２５０1、２５０2、…、２５０Mのそれぞれにおいて、各画素１０1～１０Nと、対応する初段コンパレータ２０１1～２０１Mとを接続する。すなわち、本開示に係る撮像装置１００４においては、ＶＳＬは、初段コンパレータ２０１1～２０１Mごとに分割される。
　このように、本開示に係る撮像装置１００４では、各画素１０1～１０Nと初段コンパレータ２０１との間と、各画素・初段コンパレータ部２５０1～２５０Mの間とで、信号経路を切替える構成とされている。このため、ＶＳＬが初段コンパレータ２０１1～２０１Mごとに分割され、ＶＳＬ配線に係る負荷が低減される。
　（第１の実施形態の詳細説明）
　図２に示したように、第１の実施形態に係る撮像装置１００４は、複数のカラム読出部１７に対応させて複数の参照信号切替器１６を有する。複数の参照信号切替器１６は、カラム制御部１５によりオン又はオフに切り替えられる。複数の参照信号切替器１６は、オンすることにより、参照信号を対応するカラム読出部１７に入力する。２以上の参照信号切替器１６が同時にオンすることはない。カラム制御部１５は、複数の参照信号切替器１６を順次にオンさせて、複数のカラム読出部１７に順次に参照信号を入力させる。これにより、参照信号を伝送する参照信号線Ｓrampの負荷が低減され、ＡＤ変換処理とフレームレートを高速化できる。
　図１０Ａ及び図１０Ｂは、垂直信号線ＶＳＬを４つに分割した４つの分割信号線に対応させて４つのカラム読出部１７と４つの参照信号切替器１６を設ける例を示す。図１０Ａは４つの参照信号切替器１６のうち、一番上の参照信号切替器１６をオンさせる例を示し、図１０Ｂは４つの参照信号切替器１６のうち、上から二番目の参照信号切替器１６をオンさせる例を示す。参照信号切替器１６がオンになると、参照信号が対応するカラム読出部１７に入力されて、ＡＤ変換が行われる。
　カラム制御部１５は、第１の実施形態に係る撮像装置１００４が１フレーム分の撮像画像を生成する間に、４つの参照信号切替器１６を順次にオンさせる。
　上述したように、第１の実施形態では、複数の参照信号切替器１６のうち２以上の参照信号切替器１６を同時にオンさせないようにして、参照信号線Ｓrampの負荷の低減を図っている。
　図１１は、同時にオンする参照信号切替器１６の数と参照信号線Ｓrampの負荷との関係を示すグラフである。図１１の横軸は同時にオンする参照信号切替器の数、縦軸は信号帯域比である。信号帯域比が小さいほど、負荷が大きいことを示す。図１１に示すように、同時にオンする参照信号切替器１６の数が増えるほど、信号帯域比が減少し、参照信号線Ｓrampの負荷は増大する。
　図１２は参照信号線Ｓramp上の参照信号ＲＡＭＰのセトリング時間と信号帯域との関係を示すグラフである。図１２Ａは同時にオンする参照信号切替器１６が一つだけの場合のグラフを示し、図１２Ｂは２以上の参照信号切替器１６が同時にオンする場合のグラフを示す。図１２Ａ及び図１２Ｂの横軸は時間、縦軸は信号レベルである。
　図１２Ａ及び図１２Ｂからわかるように、２以上の参照信号切替器１６が同時にオンする場合には、参照信号線Ｓrampの負荷が増大して、セトリング時間が長くなり、信号帯域が狭くなる。
　図１３は第１の実施形態に係る撮像装置１００４のタイミング図である。図１３には、垂直同期信号ＸＶＳ、水平同期信号ＸＨＳ、カラム制御部１５が出力する複数の切替制御信号、ＤＡＣ１４から出力されて複数の参照信号切替器１６に入力される参照信号、及び複数の参照信号切替器１６の出力信号の各波形が図示されている。本明細書では、複数の参照信号切替器１６を参照信号切替器１６ａ、１６ｂ、１６ｃ、１６ｄと呼ぶ。図１３において、時刻ｔ１～ｔ５が１フレーム期間であり、時刻ｔ１とｔ５で垂直同期信号ＸＶＳが出力される。
　カラム制御部１５は、４つの参照信号切替器１６ａ～１６ｄをオン又はオフさせる４つの切替制御信号の位相をそれぞれずらす。各切替制御信号がハイレベルの時に、対応する参照信号切替器１６がオンする。４つの位相制御信号の位相をそれぞれずらすことで、１フレーム期間の間に、４つのカラム読出部１７に順次に参照信号が入力される。これにより、時刻ｔ１～ｔ２と、時刻ｔ２～ｔ３と、時刻ｔ３～ｔ４と、時刻ｔ４～ｔ５では、それぞれ異なるカラム読出部１７に参照信号が入力されて、各カラム読出部１７で画素信号のＡＤ変換処理が行われる。
　このように、本実施形態では、１本の参照信号線Ｓrampで４つのカラム読出部１７に同時に参照信号を入力するのではなく、４つの参照信号切替器１６ａ～１６ｄを一つずつ時間をずらしてオンさせて、４つのカラム読出部１７に時間をずらして参照信号を入力するため、各カラム読出部１７の入力ノードの負荷を低減でき、ＡＤ変換を高速化でき、ひいてはフレームレートを高速化できる。
　図１４は参照信号切替器１６の第１例を示す回路図である。第１例に係る参照信号切替器１６は、第１ノードｎ１と第２ノードｎ２との間に接続されるＰＭＯＳトランジスタＱ１と、同じく第１ノードｎ１と第２ノードｎ２との間に接続されるＮＭＯＳトランジスタＱ２とを有する。ＰＭＯＳトランジスタＱ１のゲートとＮＭＯＳトランジスタＱ２のゲートには、互いに論理が逆の切替制御信号Φ１、Φ２が入力される。
　このように、第１ノードｎ１と第２ノードｎ２の間にＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列に接続することにより、第１ノードｎ１に入力された参照信号の信号レベルを減衰させることなく、第２ノードｎ２から出力することができる。
　図１５は参照信号切替器１６の第２例を示す回路図である。第２例に係る参照信号切替器１６は、第１例の回路構成に加えて、第２ノードｎ２と基準電圧ノード（例えば、接地ノード）との間に接続されるキャパシタＣ１を備える。このキャパシタＣ１は、ホールド容量として機能し、切替制御信号が短時間だけパルスを出力して参照信号切替器１６が短時間だけオンしても、参照信号を長期間にわたって保持できる。
　図１６は参照信号切替器１６の第３例を示す回路図である。第３例に係る参照信号切替器１６は、インジェクション電流に対する対策を行う回路構成を備える。インジェクション電流とは、スイッチの切替時にゲートから信号配線に流れ込む電荷であり、信号配線の電圧レベルを変動させる要因になる。第３例に係る参照信号切替器１６は、第１ノードｎ１及び第２ノードｎ２の間に並列に接続されるＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２と、ＰＭＯＳトランジスタＱ３、Ｑ４と、ＮＭＯＳトランジスタＱ５、Ｑ６と、キャパシタＣ１とを有する。トランジスタＱ３のソース及びドレインは第１ノードｎ１に接続される。トランジスタＱ４のソース及びドレインは第２ノードｎ２に接続される。トランジスタＱ３、Ｑ４のゲートには、トランジスタＱ１のゲートに入力される切替制御信号と逆の論理の反転切替制御信号が入力される。トランジスタＱ５のソース及びドレインは第１ノードｎ１に接続される。トランジスタＱ６のソース及びドレインは第２ノードｎ２に接続される。トランジスタＱ５、Ｑ６のゲートには、トランジスタＱ１のゲートに入力される切替制御信号と同じ論理の切替制御信号が入力される。
　トランジスタＱ１とＱ３の各ゲートに印加する切替制御信号の論理を互いに逆にすることで、矢印線ｙ１のように、トランジスタＱ１のゲートからトランジスタＱ３のゲートにインジェクション電流を逃がすことができる。同様に、トランジスタＱ１とＱ４の各ゲートに印加する切替制御信号の論理を互いに逆にすることで、矢印線ｙ２のように、トランジスタＱ１のゲートからトランジスタＱ３のゲートにインジェクション電流を逃がすことができる。同様に、トランジスタＱ２とＱ５の各ゲートに印加する切替制御信号の論理を互いに逆にすることで、矢印線ｙ３のように、トランジスタＱ２のゲートからトランジスタＱ５のゲートにインジェクション電流を逃がすことができる。同様に、トランジスタＱ２とＱ６の各ゲートに印加する切替制御信号の論理を互いに逆にすることで、矢印線ｙ４のように、トランジスタＱ２のゲートからトランジスタＱ６のゲートにインジェクション電流を逃がすことができる。
　このように、図１６に示す第３例に係る参照信号切替器１６は、トランジスタＱ１のゲートとトランジスタＱ３、Ｑ４のゲートに入力される切替制御信号の論理を互いに逆にし、かつトランジスタＱ２のゲートとトランジスタＱ５、Ｑ６のゲートに入力される切替制御信号の論理を互いに逆にすることで、インジェクション電流を逃がすことができ、第２ノードｎ２の電圧レベルの変動を抑制できる。
　図１７は参照信号切替器１６の第４例を示す回路図である。第４例に係る参照信号切替器１６は、主スイッチのゲート－ソース間の電圧を一定に維持する回路構成を備える。第４例に係る参照信号切替器１６は、図１７に示すように、第１ノードｎ１及び第２ノードｎ２の間に接続される主スイッチであるＮＭＯＳトランジスタＱ１と、第３ノードｎ３及び第４ノードｎ４の間にバイアス電圧を出力する電圧源２１と、第３ノードｎ３と基準電圧（例えば、接地電圧）ノードとの間に直列に接続される第１切替器２２、第２切替器２３、及び第３切替器２４と、第４ノードｎ４と第１ノードｎ１の間に直列に接続される第４切替器２５及び第５切替器２６と、第１切替器２２及び第２切替器２３の接続ノードと、第４切替器２５及び第５切替器２６の接続ノードとの間に接続される第１キャパシタＣ１と、第２ノードｎ２と基準電圧（例えば、接地電圧）ノードの間に接続される第２キャパシタＣ２とを備える。
　第２切替器２３及び第３切替器２４の接続ノードから出力される切替制御信号は、トランジスタＱ１のゲートに入力される。第１ノードｎ１及び第２ノードｎ２を導通させる際には、第１切替器２２、第３切替器２４、及び第４切替器２５を遮断させるとともに、第２切替器２３及び第５切替器２６を導通させる。第１ノードｎ１及び第２ノードｎ２を遮断させる際には、第１切替器２２、第３切替器２４、及び第４切替器２５を導通させるとともに、第２切替器２３及び第５切替器２６を遮断させる。
　第１キャパシタＣ１には、バイアス電圧Ｖbに応じた電荷が蓄積される。主スイッチであるトランジスタＱ１のゲート－ソース間電圧Ｖgsは、以下の式（１）に示すように、バイアス電圧Ｖｂ、第１キャパシタＣ１の容量Ｃbと、トランジスタＱ１のゲート容量Ｃgを用いて表される固定値となる。
　Ｖgs＝(Ｃb×Ｖb)／Ｃg　　…（１）
　カラム制御部１５は、第１切替器２２、第３切替器２４、及び第４切替器２５を切替制御する切替制御信号φ１と、第２切替器２３及び第５切替器２６を切替制御する切替制御信号φ２を出力する。切替制御信号φ１、φ２は互いに逆の論理を有する。
　切替制御信号φ１がハイレベルで切替制御信号φ２がローレベルの場合、第１切替器２２、第３切替器２４、及び第４切替器２５は導通し、第２切替器２３及び第５切替器２６は遮断する。このとき、第１キャパシタＣ１はバイアス電圧Ｖbに応じた電荷を蓄積するサンプリング動作を行う。また、トランジスタＱ１はオフする。
　切替制御信号φ１がローレベルで切替制御信号φ２がハイレベルの場合、第１切替器２２、第３切替器２４、及び第４切替器２５は遮断し、第２切替器２３及び第５切替器２６は導通する。このとき、第１キャパシタＣ１は蓄積電荷を保持し、トランジスタＱ１はオンする。
　第４例に係る参照信号切替器１６では、トランジスタＱ１のゲート－ソース間電圧Ｖgsが一定になるため、参照信号切替器１６のオン抵抗を一定にすることができる。よって、参照信号の信号レベルが変化しても、参照信号切替器１６の出力ノードである第２ノードｎ２の信号品質（リニアリティなど）を保持できる。
　また、主スイッチであるトランジスタＱ１のゲート－ソース間電圧Ｖgsを高電圧に保持することで、オン抵抗を低減でき、信号帯域及びノイズなどの信号品質を改善できる。通常、信号品質の改善のために主スイッチのアスペクト比を大きくする必要があり、トランジスタＱ１と第１キャパシタＣ１の面積を縮小できる。
　なお、バイアス電圧Ｖbの電圧レベルを高くすると、トランジスタＱ１のゲートの耐圧マージンに対する配慮が必要になる。
　図１８は参照信号切替器１６の第５例を示す回路図である。第５例に係る参照信号切替器１６は、図１８に示すように、第１ノードｎ１及び第２ノードｎ２の間に接続される主スイッチであるＮＭＯＳトランジスタＱ１と、第１基準電圧（例えば、電源電圧）ノードと第２基準電圧（例えば、接地電圧）ノードとの間に直列に接続される第１切替器２２、第２切替器２３、及び第３切替器２４と、第２基準電圧（例えば、接地電圧）ノードと第１ノードｎ１の間に直列に接続される第４切替器２５及び第５切替器２６と、第４切替器２５及び第５切替器２６の接続ノードとの間に接続される第１キャパシタＣ１と、第２ノードｎ２と基準電圧（例えば、接地電圧）ノードの間に接続される第２キャパシタＣ２とを備える。
　第５例に係る参照信号切替器１６における第１切替器２２、第２切替器２３、第３切替器２４、第４切替器２５、及び第５切替器２６は、第４例に係る参照信号切替器１６における第１切替器２２～第５切替器２６と同様に、切替制御信号φ１、φ２で切替制御される。
　第５例に係る参照信号切替器１６は、第４例に係る参照信号切替器１６の電圧源２１を省略し、バイアス電圧Ｖbを電源電圧ＶＤＤと接地電圧ＶＳＳとの差分電圧にすることを特徴とする。
　このように、第１の実施形態に係る撮像装置１００４は、複数の参照信号切替器１６をオンさせるタイミングを順次にずらすことで、複数のカラム読出部１７に一つずつ時間をずらして参照信号が入力されるようにする。これにより、参照信号線Ｓrampの負荷を低減でき、各カラム読出部１７でのＡＤ変換とフレームレートを高速化できるとともに、消費電力の削減を図ることができる。
　（第２の実施形態）
　第１の実施形態では、複数の参照信号切替器１６のうちいずれか一つを順次にオンして、参照信号ＲＡＭＰを対応するカラム読出部１７に順次に入力するようにしたが、各カラム読出部１７の前段にプリアンプを配置して、参照信号のドライブ能力を向上させる構成も考えられる。
　図１９Ａ及び図１９Ｂは、第２の実施形態に係る撮像装置１００４のカラム読出部１７の周辺のブロック図である。第２の実施形態に係る撮像装置１００４は、複数のカラム読出部１７のそれぞれの前段に配置されるプリアンプ３１を有する。各カラム読出部１７の前段にプリアンプ３１が配置されている以外は、図１０Ａ及び図１０Ｂと同様に構成されている。
　図１９Ａは、４つの参照信号切替器１６のうち、一番上の参照信号切替器１６がオンして、参照信号ＲＡＭＰが一番上のプリアンプ３１を介してカラム読出部１７に入力される例を示す。図１９Ｂは、４つの参照信号切替器１６のうち、上から２番目の参照信号切替器１６がオンして、参照信号ＲＡＭＰが上から２番目のプリアンプ３１を介してカラム読出部１７に入力される例を示す。
　プリアンプ３１は、ソースフォロワ回路３２を有する。プリアンプ３１は、ソースフォロワ回路３２により参照信号のインピーダンス変換を行い、出力インピーダンスを下げるとともに、入力された参照信号ＲＡＭＰの信号レベルの変化に忠実に変化する参照信号ＲＡＭＰを出力できる。
　図２０はプリアンプ３１の内部構成の第１例を示す回路図である。第１例に係るプリアンプ３１は、第１基準電圧（例えば、電源電圧）ノードと第２基準電圧（例えば、接地電圧）ノードとの間に直列に接続される電流源トランジスタＱ１１と、第１電流カットトランジスタＱ１２と、カスコードトランジスタＱ１３と、入力トランジスタＱ１４と、第２電流カットトランジスタＱ１５とを有するソースフォロワ回路３２である。ソースフォロワ回路３２内の第２電流カットトランジスタＱ１５のみがＮＭＯＳトランジスタであり、その他のトランジスタはＰＭＯＳトランジスタである。
　電流源トランジスタＱ１１は、電流源として機能し、ゲートには所定の電圧が入力される。第１電流カットトランジスタＱ１２と第２電流カットトランジスタＱ１５は、入力トランジスタＱ１４がオンするときに入力トランジスタＱ１４のソース－ドレイン間に電流を流さないようにするためのものである。入力トランジスタＱ１４のゲートには参照信号ＲＡＭＰが入力される。
　入力トランジスタＱ１４のソース及びカスコードトランジスタＱ１３のドレインは、プリアンプ３１の出力ノードに接続されている。プリアンプ３１の出力ノードからは、インピーダンス変換された参照信号ＲＡＭＰが出力される。プリアンプ３１の出力ノードから出力された参照信号ＲＡＭＰは、対応するカラム読出部１７に入力されて、ＡＤ変換処理が行われる。
　参照信号ＲＡＭＰが入力されないカラム読出部１７の前段に接続されるソースフォロワ回路３２内の第１電流カットトランジスタＱ１２と第２電流カットトランジスタＱ１５はオフに設定される。これにより、対応するカラム読出部１７の入力ノードをハイインピーダンスにすることができるとともに、ソースフォロワ回路３２に無駄な電流が流れなくなり、消費電力を削減できる。一方、参照信号ＲＡＭＰが入力されるカラム読出部１７の前段に接続されるソースフォロワ回路３２内の第１電流カットトランジスタＱ１２と第２電流カットトランジスタＱ１５はオンに設定される。これにより、ソースフォロワ回路３２の出力ノードからは、出力インピーダンスの低い参照信号ＲＡＭＰが出力されて、対応するカラム読出部１７に入力される。
　プリアンプ３１を構成するソースフォロワ回路３２の内部構成には、種々の変形例が考えられる。図２１はプリアンプ３１の内部構成の第２例を示す回路図である。第２例に係るプリアンプ３１は、第１例に係るプリアンプ３１における第１電流カットトランジスタＱ１２とカスコードトランジスタＱ１３の接続順序を逆にしたものであり、それ以外の回路構成は同じである。
　図２１において、第１電流カットトランジスタＱ１２をオフにすると、第１電流カットトランジスタＱ１２のドレイン側はハイインピーダンスになるため、カスコードトランジスタＱ１３をオフにした場合と同じ回路動作になることから、第１電流カットトランジスタＱ１２とカスコードトランジスタＱ１３の接続順序を逆にすることができる。
　図２２はプリアンプ３１の内部構成の第３例を示す回路図である。第３例に係るプリアンプ３１は、図２０の第１電流カットトランジスタＱ１２を省略するとともに、第１電流カットトランジスタＱ１２と同じ機能を有する電流カット切替器３９をゲートに接続する。これにより、実質的にカスコードトランジスタＱ１３が第１電流カットトランジスタＱ１２を兼ねることになる。電流カット切替器３９は、カスコードトランジスタＱ１３のゲートと第１基準電圧（例えば、電源電圧）ノードとの間に接続されるＰＭＯＳトランジスタＱ１６と、カスコードトランジスタＱ１３のゲートと第２基準電圧（例えば、接地電圧）ノードとの間に接続されるＰＭＯＳトランジスタＱ１７とを有する。
　ＰＭＯＳトランジスタＱ１６のゲートとＰＭＯＳトランジスタＱ１７のゲートには、互いに逆の論理の切替制御信号が入力される。ＰＭＯＳトランジスタＱ１６がオンする場合にはＰＭＯＳトランジスタＱ１７はオフし、カスコードトランジスタＱ１３はオフする。ＰＭＯＳトランジスタＱ１６がオフする場合にはＰＭＯＳトランジスタＱ１７はオンし、カスコードトランジスタＱ１３はオンする。このように、電流カット切替器３９を用いることで、カスコードトランジスタＱ１３を確実にオフさせることができる。
　図２３はプリアンプ３１の内部構成の第４例を示す回路図である。第４例に係るプリアンプ３１は、第１～第３例のいずれかに係るプリアンプ３１の出力ノードに接続されるプリチャージ回路３３を備える。図２３は、第１例に係るプリアンプ３１の出力ノードにプリチャージ回路３３を接続した構成を示すが、図２１又は図２２に示すプリアンプ３１の出力ノードにプリチャージ回路３３を接続してもよい。
　プリチャージ回路３３は、プリアンプ３１の出力ノードに接続されるプリチャージ切替器３４を有する。プリチャージ切替器３４は、プリアンプ３１の出力ノードにプリチャージ信号を供給するか否かを切り替える。プリチャージ信号は、後述するように、例えば参照信号ＲＡＭＰの基準電圧レベルの信号である。
　複数のカラム読出部１７のうち、複数の参照信号切替器１６と複数のプリアンプ３１を介して参照信号ＲＡＭＰが入力されるのは一つだけであり、参照信号ＲＡＭＰが入力されるカラム読出部１７は順次に切り替えられる。参照信号ＲＡＭＰが入力されないカラム読出部１７の入力ノードは、参照信号ＲＡＭＰの信号レベルとは大きく相違する信号レベルになるおそれがあり、参照信号ＲＡＭＰが入力されたときにセトリング時間が長くなる。そこで、参照信号ＲＡＭＰが入力されないカラム読出部１７の入力ノードの信号レベルをプリチャージ信号でプリチャージすることで、参照信号ＲＡＭＰが入力されたときのセトリング時間を短縮できる。
　このように、第２の実施形態では、各カラム読出部１７の前段にプリアンプ３１を配置し、複数の参照信号切替器１６のオン／オフに同期して、プリアンプ３１内のソースフォロワ回路３２の第１電流カットトランジスタＱ１２及び第２電流カットトランジスタＱ１５をオン／オフさせる。これにより、カラム読出部１７に参照信号ＲＡＭＰを入力しない場合にはソースフォロワ回路３２内に無駄な電流が流れないようにすることができ、消費電力を削減できる。
　また、プリアンプ３１の出力ノードにプリチャージ回路３３を接続することで、参照信号ＲＡＭＰが入力されないプリアンプ３１の出力ノードをプリチャージすることができ、その後に参照信号ＲＡＭＰが入力された際にプリアンプ３１の出力ノードを迅速に所望の電圧レベルに設定でき、セトリング時間を短縮できる。
　（第３の実施形態）
　第３の実施形態では、第２の実施形態におけるプリアンプ３１内のソースフォロワ回路３２の出力ノードをプリチャージするためのプリチャージ信号を生成する回路に関する。
　図２４は、ソースフォロワ回路３２の出力ノードをプリチャージする場合とプリチャージしない場合のカラム読出部１７に入力される参照信号のセトリング時間を示すグラフである。図２４の横軸は時間、縦軸はカラム読出部１７の入力ノードの電圧レベルである。上の波形はソースフォロワ回路３２の出力ノードをプリチャージしない場合のカラム読出部１７の入力ノードの電圧波形を示し、下の波形はソースフォロワ回路３２の出力ノードをプリチャージする場合のカラム読出部１７の入力ノードの電圧波形を示す。
　図２４の２つの波形を比較すればわかるように、ソースフォロワ回路３２の出力ノードをプリチャージしない場合は、プリチャージするよりもセトリング時間が長くなる。図２４の例では、ソースフォロワ回路３２の出力ノードをプリチャージすることで、セトリング時間がほぼゼロまで短縮される。ＡＺレベルとは、カラム読出部１７内のコンパレータ２０の基準レベルである。
　第２の実施形態で説明したように、ソースフォロワ回路３２内の第１電流カットトランジスタＱ１２と第２電流カットトランジスタＱ１５をオフすると、ソースフォロワ回路３２の出力ノードがハイインピーダンス状態になり、電圧レベルは不定になる。このため、図２３に示したように、第１電流カットトランジスタＱ１２と第２電流カットトランジスタＱ１５をオフする場合は、ソースフォロワ回路３２の出力ノードをプリチャージ信号でプリチャージするのが望ましい。プリチャージ信号の電圧レベルは、電源電圧又は接地電圧と同レベルでもよく、また、プリチャージ信号を入力する回路は、プルアップ抵抗又はプルダウン抵抗などの単純な回路でもよい。ただし、プリチャージ信号の電圧レベルが適切でないと、参照信号の入力時のセトリング時間が長くなり、カラム読出部１７におけるＡＤ時間が長くなる。
　第３の実施形態では、ソースフォロワ回路３２の出力ノードを、カラム読出部１７でＡＤ変換する際に用いられる参照信号ＲＡＭＰの基準電圧レベル（ＡＺレベル）にプリチャージすることで、カラム読出部１７に参照信号ＲＡＭＰが入力される際のセトリング時間を短縮することを特徴とする。
　図２５は第３の実施形態に係る撮像装置１００４のカラム読出部１７周辺の回路図である。第３の実施形態に係る撮像装置１００４は、複数の参照信号切替器１６と、複数のプリアンプ３１と、複数のカラム読出部１７と、プリチャージ回路３３とを備える。
　プリチャージ回路３３は、プリアンプ３１内のソースフォロワ回路３２と実質的に同一の回路構成のレプリカ回路３６を有する。レプリカ回路３６は、例えば、電流源トランジスタＱ１１、第１電流カットトランジスタＱ１２、カスコードトランジスタＱ１３、入力トランジスタＱ１４、及び第２電流カットトランジスタＱ１５を有する。
　複数の参照信号切替器１６は、例えば図１４～図１８のいずれかの回路構成を有する。複数の参照信号切替器１６は、複数のプリアンプ３１に対応して設けられる。また、プリチャージ回路３３用の参照信号切替器１６が新たに設けられる。
　プリチャージ回路３３を構成するレプリカ回路３６は、参照信号の基準電圧レベルの信号を出力する。レプリカ回路３６の出力ノードと、複数のプリアンプ３１内の複数のソースフォロワ回路３２の出力ノードとの間には、複数のプリチャージ切替器３４が接続される。複数のプリチャージ切替器３４のうち、参照信号が入力されるカラム読出部１７以外のすべてのカラム読出部１７の前段側のソースフォロワ回路３２の出力ノードに接続されるプリチャージ切替器３４はオンし、ソースフォロワ回路３２の出力ノードがプリチャージされる。一方、参照信号が入力されるカラム読出部１７の前段側のソースフォロワ回路３２の出力ノードに接続されるプリチャージ切替器３４はオフし、ソースフォロワ回路３２から出力された参照信号ＲＡＭＰがカラム読出部１７に入力される。
　本実施形態では、説明の簡略化のために、２つの参照信号切替器１６（１６ａ、１６ｂ）（以下、第１参照信号切替器１６ａと第２参照信号切替器１６ｂ）と、レプリカ回路３６用の参照信号切替器１６（以下、第３参照信号切替器１６ｃ）と、２つのソースフォロワ回路３２（第１ソースフォロワ回路３２ａと第２ソースフォロワ回路３２ｂ）と、２つのカラム読出部１７（第１カラム読出部１７と第２カラム読出部１７）を備える撮像装置１００４について説明する。本明細書では、第１ソースフォロワ回路３２ａをＳＦ１、第２ソースフォロワ回路３２ｂをＳＦ２と略することがある。
　図２６Ａ及び図２６Ｂは第３の実施形態に係る撮像装置１００４のプリチャージ動作を説明する図、図２７は図２６Ａ及び図２６Ｂの説明に対応するタイミング図である。図２７には、参照信号ＲＡＭＰ、第１ソースフォロワ回路３２ａ内の第１電流カットトランジスタＱ１２のゲート電圧、第１ソースフォロワ回路３２ａ内の第２電流カットトランジスタＱ１５のゲート電圧、第１参照信号切替器１６ａの切替制御信号、第１ソースフォロワ回路３２ａの出力電圧、第２ソースフォロワ回路３２ｂ内の第１電流カットトランジスタＱ１２のゲート電圧、第２ソースフォロワ回路３２ｂ内の第２電流カットトランジスタＱ１５のゲート電圧、第２参照信号切替器１６ｂの切替制御信号、第２ソースフォロワ回路３２ｂの出力電圧の各波形が図示されている。
　図２６Ａは、第１参照信号切替器１６ａがオンして、第２参照信号切替器１６ｂがオフする場合のプリチャージ動作を示す。図２６Ｂは、第１参照信号切替器１６ａがオフして、第２参照信号切替器１６ｂがオンする場合のプリチャージ動作を示す。
　図２７の時刻ｔ１～ｔ２は垂直ブランキング（V-blank）期間である。垂直ブランキング期間に第１参照信号切替器１６ａと第３参照信号切替器１６ｃが一時的にオンする。これにより、第１参照信号切替器１６ａと第３参照信号切替器１６ｃは参照信号ＲＡＭＰをそれぞれサンプリングして保持する。
　時刻ｔ２～ｔ６の期間内は、第１参照信号切替器１６ａがオンして、第１参照信号切替器１６ａを通過した参照信号ＲＡＭＰは第１ソースフォロワ回路３２ａに入力される。この期間には、第２参照信号切替器１６ｂはオフする。また、時刻ｔ２、ｔ３、ｔ４，ｔ５のそれぞれにおいて、第３参照信号切替器１６ｃが一時的にオンし、第３参照信号切替器１６ｃは参照信号ＲＡＭＰをサンプリングして保持する。これにより、レプリカ回路３６の出力ノードの電圧レベルは段階的に上昇する。レプリカ回路３６の出力ノードは、プリチャージ切替器３４を介して第２ソースフォロワ回路３２ｂの出力ノードに接続されている。プリチャージ切替器３４はオン状態であるため、図２６Ａに示すように、第２ソースフォロワ回路３２ｂの出力ノードはレプリカ回路３６の出力ノードと同じ電圧レベルにプリチャージされる。
　よって、時刻ｔ６で第２ソースフォロワ回路３２ｂ内の第１電流カットトランジスタＱ１２と第２電流カットトランジスタＱ１５がオンすると、図２６Ｂに示すように、第２ソースフォロワ回路３２ｂは、時刻ｔ６以前とほぼ同じ電圧レベルの参照信号ＲＡＭＰの出力を開始することができる。
　このように、第３の実施形態では、ソースフォロワ回路３２と同じ回路構成のレプリカ回路３６を設けて、参照信号ＲＡＭＰが入力されないカラム読出部１７に接続されたすべてのソースフォロワ回路３２の出力ノードをプリチャージするため、参照信号の入力時にカラム読出部１７の入力ノードのセトリング時間を短縮できる。
　（第４の実施形態）
　第１～第３の実施形態では、垂直信号線ＶＳＬを複数に分割した分割信号線ごとにカラム読出部１７を設ける例を説明したが、垂直信号線ＶＳＬを複数に分割せずに複数のカラム読出部１７を設ける構成にも適用可能である。以下では、垂直信号線ＶＳＬを複数に分割せずに２つのカラム読出部１７を設ける撮像装置１００４について説明する。
　図２８は第４の実施形態に係る撮像装置１００４のブロック図である。第４の実施形態に係る撮像装置１００４は、図２８に示すように、垂直駆動部１２、システム制御部１３、ＤＡＣ１４、カラム制御部１５、２つの参照信号切替器１６（１６ａ、１６ｂ）、画素アレイ部１１、２つのカラム読出部１７を備える。なお、図２８では、カラム信号処理部１８と水平駆動部１９を省略している。
　図２９は図２８における２つのカラム読出部１７の配置場所の一例を示す図である。２つのカラム読出部１７は、図２９に示すように、第２方向（垂直方向）Ｙの下端部付近に近接して配置される。２つのカラム読出部１７とＤＡＣ１４の間には２つの参照信号切替器１６（１６ａ、１６ｂ）が配置される。
　２つのカラム読出部１７は、第２方向（垂直方向）Ｙの上端側と下端側に離隔して配置してもよい。
　図３０は第４の実施形態の一変形例に係る撮像装置１００４のブロック図である。図３０では、図２９と比べて、カラム制御部１５が２つに分割されて上端側と下端側に配置され、これらカラム制御部１５の脇に、２つの参照信号切替器１６（１６ａ、１６ｂ）と２つのカラム読出部１７が配置される。図３０では、２つのカラム制御部１５に対応づけて２つのシステム制御部１３を有するが、１つのシステム制御部１３が２つのカラム制御部１５を制御するようにしてもよい。
　図３１は図３０における２つのカラム読出部１７の配置場所を示す図である。ＤＡＣ１４は画素アレイ部１１の第２方向（垂直方向）Ｙの中央部付近に配置され、ＤＡＣ１４から略等距離の位置に２つの参照信号切替器１６（１６ａ、１６ｂ）が配置され、２つの参照信号切替器１６（１６ａ、１６ｂ）から略等距離の位置に２つのカラム読出部１７が配置される。これにより、参照信号線Ｓrampの伝搬遅延と配線負荷を等しくする。
　以下では、図２８と図３０に示す２つの参照信号切替器１６（１６ａ、１６ｂ）を第１参照信号切替器１６ａ及び第２参照信号切替器１６ｂと呼び、２つのカラム読出部１７を第１カラム読出部１７及び第２カラム読出部１７と呼ぶ。
　図３２は第４の実施形態に係る撮像装置１００４のタイミング図である。図３２は、２つのカラム読出部１７のいずれか一方に入力する参照信号をフレーム単位で切り替える場合のタイミングを示す。図３２には、垂直同期信号ＸＶＳ、水平同期信号ＸＨＳ、第１参照信号切替器１６ａの切替制御信号、第２参照信号切替器１６ｂの切替制御信号、第１及び第２参照信号切替器１６ｂに入力される参照信号、第１参照信号切替器１６ａの出力信号、第２参照信号切替器１６ｂの出力信号の各波形が図示されている。
　時刻ｔ１～ｔ２の１フレーム期間内は、第１参照信号切替器１６ａがオンして、第２参照信号切替器１６ｂがオフする。よって、第１参照信号切替器１６ａから参照信号が出力されて、第１カラム読出部１７に入力される。第２参照信号切替器１６ｂの出力はローレベルのままであり、第２カラム読出部１７には参照信号が入力されない。
　図３２では、２つのカラム読出部１７のいずれか一方に入力される参照信号をフレームごとに切り替える例を示したが、各水平ラインの走査期間内に２つのカラム読出部１７に入力される参照信号を切り替えてもよい。
　図３３は第４の実施形態の一変形例に係る撮像装置１００４のタイミング図である。図３３には、水平同期信号ＸＨＳ、第１参照信号切替器１６ａの切替制御信号、第２参照信号切替器１６ｂの切替制御信号、第１参照信号切替器１６ａの出力信号、及び第２参照信号切替器１６ｂの出力信号の各波形が図示されている。
　時刻ｔ１～ｔ２と時刻ｔ３～ｔ４では、第１参照信号切替器１６ａがオンで第２参照信号切替器１６ｂがオフし、時刻ｔ２～ｔ３では、第１参照信号切替器１６ａがオフで第２参照信号切替器１６ｂがオンする。
　時刻ｔ１～ｔ２と時刻ｔ３～ｔ４では、低変換効率用の参照信号が生成され、時刻ｔ２～ｔ３では高変換効率用の参照信号が生成される。また、時刻ｔ１～ｔ２ではリセットレベルのＡＤ変換が行われ、時刻ｔ３～ｔ４では画素信号レベルのＡＤ変換が行われる。時刻ｔ１～ｔ２では、リセットレベルと画素信号レベルのＡＤ変換が連続して行われる。
　このように、第４の実施形態では、垂直信号線ＶＳＬを分割せずに複数のカラム読出部１７を設ける場合であっても、複数の参照信号切替器１６で順次にいずれか一つのカラム読出部１７に参照信号を供給することで、参照信号線Ｓrampの負荷を低減でき、ＡＤ時間の短縮と高フレームレート化が可能となる。
　（第５の実施形態）
　第５の実施形態では、本開示に係る撮像装置１００４を画素ＡＤＣ又はエリアＡＤＣに適用するものである。
　図３４は第５の実施形態に係る撮像装置１００４を説明する図である。図３４の撮像装置１００４は、画素ごとにＡＤ変換器を有し、各画素のＡＤ変換器で用いられる参照信号ＲＡＭＰを伝送する参照信号線Ｓrampが画素列ごとに設けられる。
　これら複数の参照信号線Ｓrampは、第１方向（水平方向）Ｘに並んでおり、複数の参照信号線Ｓrampには複数の参照信号切替器１６が接続されている。複数の参照信号切替器１６のいずれか一つがオンし、オンした参照信号切替器１６から出力される参照信号ＲＡＭＰは、対応する画素列の各画素の各ＡＤ変換器に入力される。
　図３５は第５の実施形態の一変形例に係る撮像装置１００４を説明する図である。図３５に示す撮像装置１００４は、画素ごとにＡＤ変換器を有するものの、任意のサイズの画素領域だけをＲＯＩ（Region Of Interest）として撮像することができる。
　図３５では、ＲＯＩの画素領域に対応する画素列に接続された参照信号切替器１６のみを順次にオンし、ＲＯＩの画素領域以外の画素領域に対応する画素列に接続された参照信号切替器１６はオフにする。これにより、ＡＤ変換時間及びフレームレートを高速化することができる。
　このように、第５の実施形態では、画素ごとにＡＤ変換器を設けるとともに、画素列ごとに参照信号線Ｓrampを設ける場合に、複数の参照信号線Ｓrampに複数の参照信号切替器１６を接続し、複数の参照信号切替器１６のいずれか一つを順次にオンして、いずれか１本の参照信号線Ｓrampのみに参照信号を供給するため、参照信号線Ｓrampの負荷を軽減でき、ＡＤ変換とフレームレートの高速化を図ることができる。また、ＲＯＩの画素領域のみを撮像する場合も、ＲＯＩの画素領域に対応する複数の参照信号線Ｓrampのいずれか１本を順次に選択して参照信号を供給するため、ＡＤ変換とフレームレートをより高速化できる。
　（第６の実施形態）
　図３６は第６の実施形態に係る撮像装置１００４を説明する図である。第６の実施形態に係る撮像装置１００４は、いわゆるカラムＡＤＣであり、第２方向（垂直方向）Ｙに延びる垂直信号線ＶＳＬごとにＡＤ変換を行うカラム読出部１７が設けられる。カラム読出部１７には、第１方向（水平方向）Ｘに配列される複数の垂直信号線ＶＳＬが接続されている。カラム読出部１７は、各垂直信号線ＶＳＬで伝送される画素信号のＡＤ変換を行う複数のＡＤ変換器を有する。すなわち、カラム読出部１７は、垂直信号線ＶＳＬの数と同数のＡＤ変換器を有する。
　本実施形態では、複数の垂直信号線ＶＳＬのうち、奇数番目の垂直信号線ＶＳＬからの画素信号が入力されるＡＤ変換器に参照信号を入力するか否かを切り替える第１参照信号切替器１６ａと、偶数番目の垂直信号線ＶＳＬからの画素信号が入力されるＡＤ変換器に参照信号を入力するか否かを切り替える第２参照信号切替器１６ｂとを有する。
　第１参照信号切替器１６ａと第２参照信号切替器１６ｂは排他的にオン／オフし、いずれか一方がオンするときに他方はオフする。これにより、ＤＡＣ１４で生成された参照信号を伝送する参照信号線Ｓrampの負荷を低減できる。
　また、本実施形態の一応用例として、隣接する２本の垂直信号線ＶＳＬ上の画素信号を加算した結果をいずれか１本の垂直信号線ＶＳＬで伝送してＡＤ変換を行うことも可能である。この場合、加算結果が伝送される垂直信号線ＶＳＬ上の画素信号が入力されるＡＤ変換器に参照信号を入力する参照信号切替器１６をオンし、加算結果を伝送しない垂直信号線ＶＳＬが接続されるＡＤ変換器に参照信号を入力する参照信号切替器１６をオフする。これにより、参照信号線Ｓrampの負荷を低減できる。
　このように、第６の実施形態では、複数の垂直信号線ＶＳＬに接続される複数のＡＤ変換器を有するカラム読出部１７に２つの参照信号切替器１６（第１参照信号切替器１６ａと第２参照信号切替器１６ｂ）を接続し、第１参照信号切替器１６ａは奇数番目のＡＤ変換器に参照信号を入力するか否かを切り替えるようにし、第２参照信号切替器１６ｂは偶数番目のＡＤ変換器に参照信号を入力するか否かを切り替えるようにする。第１参照信号切替器１６ａと第２参照信号切替器１６ｂのいずれか一方をオンさせ、他方をオフさせることで、参照信号線Ｓrampの負荷を低減でき、ＡＤ変換とフレームレートの高速化を図れる。
　（第７の実施形態）
　上述した第１～第６の実施形態を包含する概念として、第７の実施形態に係る撮像装置１００４は、複数の光電変換素子と、複数の画素回路と、複数の比較器と、デジタル信号生成器と、複数の切替器とを備える。
　複数の光電変換素子は、例えば図２に示すように、互いに交差する第１方向Ｘ及び第２方向Ｙに配列されて、それぞれが入射光の光量に応じた電荷を蓄積する。
　複数の画素回路は、複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する。
　複数の比較器（コンパレータ２０）は、複数の画素回路から出力された複数の画素信号のそれぞれと参照信号とを比較する。比較器は、図２等のカラム読出部１７に含まれる。
　デジタル信号生成器は、複数の比較器の比較結果に基づいて複数の画素信号をアナログ－デジタル変換したデジタル信号を生成する。デジタル信号生成器は、例えば、図６等に示すカウンタ３０である。
　複数の切替器（参照信号切替器１６）は、参照信号を複数の比較器に入力するか否かを切り替える。第１の実施形態に係る撮像装置１００４では、図２に示すように、複数の切替器は、複数のカラム読出部１７に対応して設けられる。第５の実施形態に係る撮像装置１００４では、図３４に示すように、複数の切替器は、複数の垂直信号線ＶＳＬに接続された複数のＡＤＣに対応して設けられる。複数の切替器は、２以上の比較器に同時に参照信号が入力されないように、複数の比較器のいずれか一つを順次に選択して参照信号を入力する。
　第７の実施形態によれば、複数の比較器に同時に参照信号が入力されないようにするため、参照信号線の負荷を低減でき、比較器を含むＡＤＣのＡＤ変換とフレームレートを高速化できる。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３８は、撮像部１２０３１の設置位置の例を示す図である。
　図３８では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像装置１００４に適用され得る。本開示に係る技術を適用することにより、撮像装置１００４のノイズをより削減できる。
　なお、本技術は以下のような構成を取ることができる。
　（１）互いに交差する第１方向及び第２方向に配列され、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
　前記複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する複数の画素回路と、
　前記複数の画素回路から出力された複数の前記画素信号のそれぞれと参照信号とを比較する複数の比較器と、
　前記複数の比較器の比較結果に基づいて前記複数の画素信号をアナログ－デジタル変換したデジタル信号を生成するデジタル信号生成器と、
　前記参照信号を前記複数の比較器に入力するか否かを切り替える複数の切替器と、を備える、
　撮像装置。
　（２）前記複数の切替器は、２以上の前記比較器に同時に前記参照信号が入力されないように、前記複数の比較器のいずれか一つを順次に選択して前記参照信号を入力する、
　（１）に記載の撮像装置。
　（３）前記第２方向に配列される２以上の前記画素回路から出力される前記複数の画素信号を伝送する信号線と、
　前記信号線で伝送される前記複数の画素信号をアナログ－デジタル変換する変換回路と、を備え、
　前記変換回路は、
　前記比較器と、前記デジタル信号生成器とを有する、
　（１）又は（２）に記載の撮像装置。
　（４）前記第１方向に配列される複数の前記信号線と、
　前記複数の信号線に接続される複数の前記変換回路と、を備える、
　（３）に記載の撮像装置。
　（５）前記信号線は、前記第２方向に沿って分割される複数の分割信号線を有し、
　前記複数の分割信号線のそれぞれは、前記第２方向に沿って配置される２以上の前記画素回路から出力された前記画素信号を伝送し、
　前記複数の分割信号線のそれぞれごとに、一つ以上の前記比較器が設けられる、
　（３）又は（４）に記載の撮像装置。
　（６）前記複数の比較器のそれぞれは、前記複数の画素回路のそれぞれごとに設けられる、
　（１）又は（２）に記載の撮像装置。
　（７）前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路を含む画素群ごとに、対応する２以上の前記比較器に前記参照信号を入力するか否かを切り替える、
　（６）に記載の撮像装置。
　（８）前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、注目画素領域に対応する複数の前記画素群のいずれか一つを順次に切り替えて選択する、
　（６）に記載の撮像装置。
　（９）前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、前記第１方向又は前記第２方向に隣接する２以上の画素群のうちいずれか一つを順次に切り替えて選択する、
　（６）に記載の撮像装置。
　（１０）前記デジタル信号生成器は、前記複数の比較器のそれぞれにて前記画素信号と前記参照信号とが一致するタイミングに応じたカウント値を前記デジタル信号として出力するカウンタを有する、
　（１）乃至（９）のいずれか一項に記載の撮像装置。
　（１１）前記複数の切替器の少なくとも一つは、
　第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１導電型の第１トランジスタと、
　前記第１ノード及び前記第２ノードを導通させるか遮断させるかを前記切替制御信号とは逆の論理の反転切替制御信号により切り替える第２導電型の第２トランジスタと、を有する、
　（１）乃至（１０）のいずれか一項に記載の撮像装置。
　（１２）前記複数の切替器の少なくとも一つは、
　前記第１ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第３トランジスタと、
　前記第２ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第４トランジスタと、
　前記第１ノードに接続されるソース及びドレインと、前記切替制御信号が入力されるゲートと、を有する第２導電型の第５トランジスタと、
　前記第２ノードに接続されるソース及びドレインと、前記切替制御信号が入力されゲートと、を有する第２導電型の第６トランジスタと、を有する、
　（１１）に記載の撮像装置。
　（１３）前記第２ノードと基準電圧ノードとの間に配置されるキャパシタを備え、
　前記第２ノードは、前記複数の比較器の入力ノードに接続される、
　（１１）又は（１２）に記載の撮像装置。
　（１４）前記複数の切替器の少なくとも一つは、
　第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
　第３ノード及び第４ノードの間にバイアス電圧を出力する電圧源と、
　前記第３ノードと基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
　前記第４ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
　前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
　前記第２ノードと前記基準電圧ノードとの間に接続される第２キャパシタと、を有し、
　前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
　前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
　前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させる、
　（１）乃至（１０）のいずれか一項に記載の撮像装置。
　（１５）前記複数の切替器の少なくとも一つは、
　第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
　第１基準電圧ノードと第２基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
　前記第２基準電圧ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
　前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
　前記第２ノードと前記第２基準電圧ノードとの間に接続される第２キャパシタと、を有し、
　前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
　前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
　前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させる、
　（１）乃至（１０）のいずれか一項に記載の撮像装置。
　（１６）前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
　前記複数のソースフォロワ回路のそれぞれは、
　対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
　前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
　前記第１トランジスタのソース側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第２導電型の第３トランジスタと、を備える、
　（１）又は（１５）のいずれか一項に記載の撮像装置。
　（１７）前記複数のソースフォロワ回路のそれぞれは、
　電流源として機能する第４トランジスタと、
　対応する前記比較器の入力ノードの電圧を調整する第５トランジスタと、を有し、
　第１基準電圧ノードと第２基準電圧ノードとの間に、前記第４トランジスタ、前記第３トランジスタ、前記第５トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続されるか、又は、前記第４トランジスタ、前記第５トランジスタ、前記第３トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続される、
　（１６）に記載の撮像装置。
　（１８）前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
　前記複数のソースフォロワ回路のそれぞれは、
　対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
　前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
　前記第１トランジスタのソース側に接続され、電流源として機能する第３トランジスタと、
　対応する前記比較器の入力ノードの電圧を調整する第４トランジスタと、
　前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力する際にオンして前記第４トランジスタをオンさせる第５トランジスタと、
　前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力しないときにオンして前記第４トランジスタをオフさせる第６トランジスタと、を備える、
　（１）乃至（１５）のいずれか一項に記載の撮像装置。
　（１９）前記複数のソースフォロワ回路のうち、前記第１トランジスタのソースから前記参照信号を出力しないソースフォロワ回路における前記第１トランジスタのソースにプリチャージ信号を供給するプリチャージ回路をさらに備える、
　（１６乃至１８のいずれか一項に記載の撮像装置。
　（２０）前記プリチャージ回路は、前記複数のソースフォロワ回路と同じ回路構成を有し、前記複数の比較器が比較動作を開始する際の前記参照信号の基準電圧を前記プリチャージ信号として生成するレプリカ回路をさらに有し、
　前記プリチャージ回路は、前記複数のソースフォロワ回路のうち、対応する前記比較器に前記参照信号を入力しないソースフォロワ回路における前記第１トランジスタのソースに、前記レプリカ回路で生成された前記基準電圧を供給する、
　（１９）に記載の撮像装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
　１０　画素、１１　画素アレイ部、１２　垂直駆動部、１３　システム制御部、１５　カラム制御部、１６　参照信号切替器、１６ａ　第１参照信号切替器、１６ｂ　第２参照信号切替器、１６ｃ　第３参照信号切替器、１７　カラム読出部、１８　カラム信号処理部、１９　水平駆動部、２０　コンパレータ、２１　電圧源、２２　第１切替器、２３　第２切替器、２４　第３切替器、２５　第４切替器、２６　第５切替器、３０　カウンタ、３１　プリアンプ、３２　ソースフォロワ回路、３２ａ　第１ソースフォロワ回路、３２ｂ　第２ソースフォロワ回路、３３　プリチャージ回路、３４　プリチャージ切替器、３６　レプリカ回路、３９　電流カット切替器、４０　ロジック回路、５０　周辺回路、６０　インタフェース回路、１００　光電変換部、１０１　画素、１０１　回路部、１０２　画素、２０１　初段コンパレータ、２０２　中段コンパレータ、２０３　後段コンパレータ

Claims (20)

  1. 　互いに交差する第１方向及び第２方向に配列され、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
    　前記複数の光電変換素子に蓄積された電荷に応じた画素信号をそれぞれ出力する複数の画素回路と、
    　前記複数の画素回路から出力された複数の前記画素信号のそれぞれと参照信号とを比較する複数の比較器と、
    　前記複数の比較器の比較結果に基づいて前記複数の画素信号をアナログ－デジタル変換したデジタル信号を生成するデジタル信号生成器と、
    　前記参照信号を前記複数の比較器に入力するか否かを切り替える複数の切替器と、を備える、
    　撮像装置。
  2. 　前記複数の切替器は、２以上の前記比較器に同時に前記参照信号が入力されないように、前記複数の比較器のいずれか一つを順次に選択して前記参照信号を入力する、
    　請求項１に記載の撮像装置。
  3. 　前記第２方向に配列される２以上の前記画素回路から出力される前記複数の画素信号を伝送する信号線と、
    　前記信号線で伝送される前記複数の画素信号をアナログ－デジタル変換する変換回路と、を備え、
    　前記変換回路は、
    　前記比較器と、前記デジタル信号生成器とを有する、
    　請求項１に記載の撮像装置。
  4. 　前記第１方向に配列される複数の前記信号線と、
    　前記複数の信号線に接続される複数の前記変換回路と、を備える、
    　請求項３に記載の撮像装置。
  5. 　前記信号線は、前記第２方向に沿って分割される複数の分割信号線を有し、
    　前記複数の分割信号線のそれぞれは、前記第２方向に沿って配置される２以上の前記画素回路から出力された前記画素信号を伝送し、
    　前記複数の分割信号線のそれぞれごとに、一つ以上の前記比較器が設けられる、
    　請求項３に記載の撮像装置。
  6. 　前記複数の比較器のそれぞれは、前記複数の画素回路のそれぞれごとに設けられる、
    　請求項１に記載の撮像装置。
  7. 　前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路を含む画素群ごとに、対応する２以上の前記比較器に前記参照信号を入力するか否かを切り替える、
    　請求項６に記載の撮像装置。
  8. 　前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、注目画素領域に対応する複数の前記画素群のいずれか一つを順次に切り替えて選択する、
    　請求項６に記載の撮像装置。
  9. 　前記複数の切替器は、前記第１方向又は前記第２方向に配列される２以上の前記画素回路をそれぞれ含む複数の画素群のうち、前記第１方向又は前記第２方向に隣接する２以上の画素群のうちいずれか一つを順次に切り替えて選択する、
    　請求項６に記載の撮像装置。
  10. 　前記デジタル信号生成器は、前記複数の比較器のそれぞれにて前記画素信号と前記参照信号とが一致するタイミングに応じたカウント値を前記デジタル信号として出力するカウンタを有する、
    　請求項１に記載の撮像装置。
  11. 　前記複数の切替器の少なくとも一つは、
    　第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１導電型の第１トランジスタと、
    　前記第１ノード及び前記第２ノードを導通させるか遮断させるかを前記切替制御信号とは逆の論理の反転切替制御信号により切り替える第２導電型の第２トランジスタと、を有する、
    　請求項１に記載の撮像装置。
  12. 　前記複数の切替器の少なくとも一つは、
    　前記第１ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第３トランジスタと、
    　前記第２ノードに接続されるソース及びドレインと、前記反転切替制御信号が入力されるゲートと、を有する第１導電型の第４トランジスタと、
    　前記第１ノードに接続されるソース及びドレインと、前記切替制御信号が入力されるゲートと、を有する第２導電型の第５トランジスタと、
    　前記第２ノードに接続されるソース及びドレインと、前記切替制御信号が入力されゲートと、を有する第２導電型の第６トランジスタと、を有する、
    　請求項１１に記載の撮像装置。
  13. 　前記第２ノードと基準電圧ノードとの間に配置されるキャパシタを備え、
    　前記第２ノードは、前記複数の比較器の入力ノードに接続される、
    　請求項１１に記載の撮像装置。
  14. 　前記複数の切替器の少なくとも一つは、
    　第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
    　第３ノード及び第４ノードの間にバイアス電圧を出力する電圧源と、
    　前記第３ノードと基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
    　前記第４ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
    　前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
    　前記第２ノードと前記基準電圧ノードとの間に接続される第２キャパシタと、を有し、
    　前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
    　前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
    　前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させる、
    　請求項１に記載の撮像装置。
  15. 　前記複数の切替器の少なくとも一つは、
    　第１ノード及び第２ノードを導通させるか遮断させるかを切替制御信号により切り替える第１トランジスタと、
    　第１基準電圧ノードと第２基準電圧ノードとの間に直列に接続される第１切替器、第２切替器、及び第３切替器と、
    　前記第２基準電圧ノードと前記第１ノードとの間に直列に接続される第４切替器及び第５切替器と、
    　前記第１切替器及び前記第２切替器の接続ノードと、前記第４切替器及び前記第５切替器の接続ノードとの間に接続される第１キャパシタと、
    　前記第２ノードと前記第２基準電圧ノードとの間に接続される第２キャパシタと、を有し、
    　前記第２切替器及び前記第３切替器の接続ノードから出力される前記切替制御信号は、前記第１トランジスタのゲートに入力され、
    　前記第１ノード及び前記第２ノードを導通させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を遮断させるとともに、前記第２切替器及び前記第５切替器を導通させ、
    　前記第１ノード及び前記第２ノードを遮断させる際には、前記第１切替器、前記第３切替器、及び前記第４切替器を導通させるとともに、前記第２切替器及び前記第５切替器を遮断させる、
    　請求項１に記載の撮像装置。
  16. 　前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
    　前記複数のソースフォロワ回路のそれぞれは、
    　対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
    　前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
    　前記第１トランジスタのソース側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第２導電型の第３トランジスタと、を備える、
    　請求項１に記載の撮像装置。
  17. 　前記複数のソースフォロワ回路のそれぞれは、
    　電流源として機能する第４トランジスタと、
    　対応する前記比較器の入力ノードの電圧を調整する第５トランジスタと、を有し、
    　第１基準電圧ノードと第２基準電圧ノードとの間に、前記第４トランジスタ、前記第３トランジスタ、前記第５トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続されるか、又は、前記第４トランジスタ、前記第５トランジスタ、前記第３トランジスタ、前記第１トランジスタ、及び前記第２トランジスタの順に接続される、
    　請求項１６に記載の撮像装置。
  18. 　前記複数の切替器と前記複数の比較器との間に配置され、前記複数の切替器から出力された前記参照信号のインピーダンスを変換する複数のソースフォロワ回路を有する複数のプリアンプを備え、
    　前記複数のソースフォロワ回路のそれぞれは、
    　対応する前記切替器から出力された前記参照信号がゲートに入力される第１トランジスタと、
    　前記第１トランジスタのドレイン側に接続され、対応する前記切替器が前記参照信号を出力するときにオンし、かつ対応する前記切替器が前記参照信号を出力しないときにオフする第１導電型の第２トランジスタと、
    　前記第１トランジスタのソース側に接続され、電流源として機能する第３トランジスタと、
    　対応する前記比較器の入力ノードの電圧を調整する第４トランジスタと、
    　前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力する際にオンして前記第４トランジスタをオンさせる第５トランジスタと、
    　前記第４トランジスタのゲートに接続され、対応する前記切替器が前記参照信号を出力しないときにオンして前記第４トランジスタをオフさせる第６トランジスタと、を備える、
    　請求項１に記載の撮像装置。
  19. 　前記複数のソースフォロワ回路のうち、前記第１トランジスタのソースから前記参照信号を出力しないソースフォロワ回路における前記第１トランジスタのソースにプリチャージ信号を供給するプリチャージ回路をさらに備える、
    　請求項１６に記載の撮像装置。
  20. 　前記プリチャージ回路は、前記複数のソースフォロワ回路と同じ回路構成を有し、前記複数の比較器が比較動作を開始する際の前記参照信号の基準電圧を前記プリチャージ信号として生成するレプリカ回路をさらに有し、
    　前記プリチャージ回路は、前記複数のソースフォロワ回路のうち、対応する前記比較器に前記参照信号を入力しないソースフォロワ回路における前記第１トランジスタのソースに、前記レプリカ回路で生成された前記基準電圧を供給する、
    　請求項１９に記載の撮像装置。
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