WO2025004736A1 - 半導体記憶装置 - Google Patents

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WO2025004736A1
WO2025004736A1 PCT/JP2024/020654 JP2024020654W WO2025004736A1 WO 2025004736 A1 WO2025004736 A1 WO 2025004736A1 JP 2024020654 W JP2024020654 W JP 2024020654W WO 2025004736 A1 WO2025004736 A1 WO 2025004736A1
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transistor
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Definitions

  • This disclosure relates to semiconductor memory devices, and in particular to the layout structure of SRAM (Static Random Access Memory) cells (hereinafter, simply referred to as cells, as appropriate).
  • SRAM Static Random Access Memory
  • SRAM is widely used in semiconductor integrated circuits.
  • transistors which are the basic building blocks of LSIs, have achieved increased integration density, lower operating voltages, and faster operating speeds through the reduction of gate length (scaling).
  • gate length scaling
  • three-dimensional transistors which change the transistor structure from the conventional planar type to a three-dimensional type.
  • One example of a three-dimensional transistor is the nanosheet FET (Field Effect Transistor).
  • Patent document 1 discloses a layout structure of an SRAM cell in which a wiring layer is provided on the back surface of the substrate directly below the transistor, one of a pair of bit lines is provided in the wiring layer on the back surface side, and the other of the pair of bit lines is provided in the wiring layer on the front surface side.
  • the bit line pairs are provided in different wiring layers, which causes an imbalance in characteristics between the bit line pairs.
  • process variations in the wiring of the bit line pairs occur independently of each other, further increasing the imbalance in characteristics. This may result in a decrease in yield and a decrease in reliability of the SRAM cells. To avoid this, it is necessary to leave a large design margin, which may result in a decrease in performance, such as a decrease in the operating speed of the semiconductor memory device.
  • the purpose of this disclosure is to prevent performance degradation of semiconductor memory devices in a layout structure of an SRAM cell in which wiring is provided on the back side of a transistor.
  • the present disclosure relates to a semiconductor memory device including a plurality of SRAM cells, each of which includes a first transistor having a source connected to a first power supply that supplies a first power supply voltage, a drain connected to a first node, and a gate connected to a second node; a second transistor having a source connected to the first power supply, a drain connected to the second node, and a gate connected to the first node; a third transistor having a source connected to a second power supply that supplies a second power supply voltage different from the first power supply voltage, a drain connected to the first node, and a gate connected to the second node; a fourth transistor having a source connected to the second power supply, a drain connected to the second node, and a gate connected to the first node; a fifth transistor having a source connected to a first bit line, a drain connected to the first node, and a gate connected to a word line; a fifth transistor having a source connected to a second bit line that forms a complementary bit
  • the plurality of SRAM cells including a first SRAM cell and a second SRAM cell arranged in a first direction in parallel with the first SRAM cell, the first bit line of the first SRAM cell being formed in a metal wiring layer above the first to sixth transistors and including a first wiring extending in a second direction, the second bit line of the first SRAM cell being formed in the metal wiring layer and including a second wiring extending in the second direction, the first SRAM cell including a first active region constituting a channel, a source, and a drain of the third transistor of the first SRAM cell and including a nanosheet extending in the second direction as the channel, a second active region constituting a channel, a source, and a drain of the fourth transistor of the first SRAM cell and including a nanosheet extending in the second direction as the channel, and a first power supply wiring formed in the first backside wiring layer, extending in the second direction and connected to the second power supply; a second power supply wiring formed in the first backside wiring layer, extending in the second direction and
  • the first and second wirings corresponding to the first and second bit lines, respectively are formed in a metal wiring layer above the transistor.
  • the third and fourth wirings corresponding to the first and second bit lines BLB, BL, respectively are formed in the first back wiring layer, which is the wiring layer on the back side of the transistor.
  • the first and second bit lines constituting the bit line pair are formed in the same wiring layer, so that imbalance in characteristics between the bit line pairs is unlikely to occur.
  • process variations in the wiring of the bit line pair do not occur independently of each other. Therefore, the yield and reliability of the SRAM cell are unlikely to decrease, and there is no need to take a large design margin, so that performance degradation such as a decrease in the operating speed of the semiconductor memory device can be suppressed.
  • FIG. 2 is a plan view showing an example of a layout structure of a first SRAM cell according to the embodiment.
  • 1 is a cross-sectional view showing an example of a layout structure of a first SRAM cell according to an embodiment.
  • 1 is a cross-sectional view showing an example of a layout structure of a first SRAM cell according to an embodiment.
  • FIG. 2 is a circuit diagram showing the configuration of an SRAM cell according to the embodiment.
  • FIG. 13 is a plan view showing an example of a layout structure of a second SRAM cell according to the embodiment.
  • 11 is a cross-sectional view showing an example of a layout structure of a second SRAM cell according to the embodiment.
  • FIG. 11 is a cross-sectional view showing an example of a layout structure of a second SRAM cell according to the embodiment.
  • FIG. 2 is a plan view showing an example of the layout of a circuit block included in the semiconductor integrated circuit device according to the embodiment.
  • FIG. 2 is a plan view showing an example of the layout of a circuit block included in the semiconductor integrated circuit device according to the embodiment.
  • FIG. 10 is a plan view of an area S1 in FIG. 9 .
  • FIG. 10 is a cross-sectional view of a region S1 in FIG. 9 . 13 shows another configuration example of the semiconductor integrated circuit device according to the embodiment.
  • FIG. 13 is a plan view showing another example of the layout structure of the first SRAM cell according to the embodiment.
  • FIG. 13 is a plan view showing another example of the layout structure of the second SRAM cell according to the embodiment.
  • FIG. 13 is a plan view showing another example of the layout structure of the first SRAM cell according to the embodiment.
  • FIG. 13 is a plan view showing another example of the layout structure of the second SRAM cell according to the embodiment.
  • a semiconductor memory device includes a plurality of SRAM cells, at least some of which include nanosheet FETs.
  • a nanosheet FET is a FET that uses a thin sheet (nanosheet) through which a current flows.
  • the nanosheet is formed of silicon, for example. Note that in this disclosure, the transistors included in the SRAM cells are not limited to nanosheet FETs.
  • VDD and VVSS refer to the power supply voltage or the power supply itself.
  • expressions such as “same wiring width” that mean that the width, etc., is the same are considered to include the range of manufacturing variation.
  • the semiconductor memory device includes a first SRAM cell C1 and a second SRAM cell C2.
  • FIGS. 1(a) and 1(b) are plan views
  • FIGS. 2(a) to 2(c) and 3(a) and 3(b) are cross-sectional views in the horizontal direction in plan view.
  • FIG. 1(a) shows the upper part of the cell, which is the M1 and M2 wiring layers
  • FIG. 1(b) shows the lower part of the cell, which is a layer below the M1 and M2 wiring layers and includes a nanosheet FET.
  • FIG. 2(a) is a cross section along line X1-X1'
  • FIG. 2(b) is a cross section along line X2-X2'
  • FIG. 2(c) is a cross section along line X3-X3'
  • FIG. 3(a) is a cross section along line X4-X4'
  • FIG. 3(b) is a cross section along line X5-X5'.
  • the horizontal direction of the drawing is the X direction (first direction)
  • the vertical direction of the drawing is the Y direction (second direction)
  • the direction perpendicular to the substrate surface is the Z direction.
  • FIG. 4 is a circuit diagram showing the configuration of an SRAM cell according to this embodiment.
  • the first SRAM cell C1 and the second SRAM cell C2 each have the SRAM circuit shown in FIG. 4 configured therein.
  • an SRAM circuit is configured by load transistors PU1 and PU2, drive transistors PD1 and PD2, and access transistors PG1 and PG2.
  • the load transistors PU1 and PU2 are P-type FETs
  • the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are N-type FETs.
  • the load transistor PU1 is provided between the power supply VDD and the first node NA, and the drive transistor PD1 is provided between the first node NA and the power supply VSS.
  • the gates of the load transistor PU1 and the drive transistor PD1 are connected to the second node NB, and they form an inverter INV1.
  • the load transistor PU2 is provided between the power supply VDD and the second node NB, and the drive transistor PD2 is provided between the second node NB and the power supply VSS.
  • the gates of the load transistor PU2 and the drive transistor PD2 are connected to the first node NA, and they form an inverter INV2. In other words, the output of one inverter is connected to the input of the other inverter, and this forms a latch.
  • the access transistor PG1 is provided between the bit line BL and the first node NA, and its gate is connected to the word line WL.
  • the access transistor PG2 is provided between the bit line BLB and the second node NB, and its gate is connected to the word line WL.
  • the bit lines BL and BLB form a complementary bit line pair.
  • the states of the bit lines BL and BLB are determined according to the data written to the first and second nodes NA and NB, respectively, and data can be read from the SRAM cell. Specifically, if the first node NA is at a high level and the second node NB is at a low level, the bit line BL holds a high level and the bit line BLB is discharged to a low level. On the other hand, if the first node NA is at a low level and the second node NB is at a high level, the bit line BL is discharged to a low level and the bit line BLB holds a high level.
  • the SRAM cell has the function of writing data to the SRAM cell, retaining data, and reading data from the SRAM cell by controlling the bit lines BL, BLB and word lines WL.
  • the solid lines running vertically and horizontally in plan views such as FIG. 1, and the solid lines running vertically in cross-sectional views such as FIG. 2, indicate grids used for component placement during design.
  • the grids are arranged at equal intervals in the X direction, and at equal intervals in the Y direction.
  • the grid spacing may be the same or different in the X and Y directions.
  • the grid spacing may also be different for each layer.
  • each component does not necessarily have to be placed on a grid.
  • the dotted lines surrounding the cells in plan views such as FIG. 1 indicate the cell frame of the SRAM cell (the outer edge of the SRAM cell).
  • the SRAM cell is arranged so that the cell frame is in contact with the cell frame of the adjacent cell in the X or Y direction.
  • the backside of the semiconductor chip on which the transistors are formed has the wiring layers BM0 (Backside Metal 0) and BM1 (Backside Metal 1).
  • the BM1 wiring layer is located below the BM0 wiring layer, i.e., farther from the transistors.
  • the BM0 wiring layer corresponds to the first backside wiring layer
  • the BM1 wiring layer corresponds to the second backside wiring layer.
  • the BM0 wiring layer has power supply wiring 11 to 13 formed therein, which extend in the Y direction from the top to the bottom of the cell.
  • Power supply wiring 11 supplies power supply voltage VDD.
  • Power supply wiring 12 and 13 supply power supply voltage VSS.
  • a power supply wiring 121 is formed, which extends in the X direction from both the left and right ends of the cell.
  • the power supply wiring 121 supplies a power supply voltage VSS.
  • the power supply wiring 121 is connected to the power supply wiring 12 through a via 131, and is connected to the power supply wiring 13 through a via 132.
  • an N-type transistor region on a P-type substrate (not shown), a plurality of active regions that form the channel, source, and drain of the N-type transistor are formed. Specifically, active regions N1 and N2 are formed in the N-type transistor region. In a plan view, active regions N1 and N2 overlap with power supply wiring 12 and 13, respectively.
  • access transistor PG2, drive transistor PD1, drive transistor PD2, and access transistor PG1 are formed.
  • Access transistor PG2, drive transistor PD1, drive transistor PD2, and access transistor PG1 each have a channel made of three overlapping sheet structures in a plan view, and nanosheets 21 to 24 extending in the Y direction.
  • access transistor PG2, drive transistor PD1, drive transistor PD2, and access transistor PG1 are nanosheet FETs.
  • the portion (region 42) that serves as the source of drive transistor PD2 is connected to power supply wiring 12 via via 111 that is provided at a position that overlaps with power supply wiring 12 in a planar view.
  • the portion (region 43) that serves as the source of drive transistor PD1 is connected to power supply wiring 13 via via 112 that is provided at a position that overlaps with power supply wiring 13 in a planar view.
  • N-type transistor region on an N-type well (not shown) multiple active regions that form the channel, source, and drain of the P-type transistor are formed. Specifically, active regions P1 and P2 are formed in the P-type transistor region. Active regions P1 and P2 overlap with power supply wiring 11 in a plan view.
  • load transistors PU1 and PU2 are formed.
  • the load transistors PU1 and PU2 each have a channel made of three overlapping sheets in a plan view, with nanosheets 25 and 26 extending in the Y direction.
  • the load transistors PU1 and PU2 are nanosheet FETs.
  • the width in the X direction of nanosheets 21 to 24 is twice the width in the X direction of nanosheets 25 and 26.
  • the portion (region 46) that serves as the source of load transistor PU1 is connected to power supply wiring 11 via via 113 that is provided at a position that overlaps with power supply wiring 11 in a planar view.
  • the portion (region 49) that serves as the source of load transistor PU2 is connected to power supply wiring 12 via via 114 that is provided at a position that overlaps with power supply wiring 12 in a planar view.
  • gate wirings (Gate) 31 to 34 are formed extending in the X direction.
  • Gate wiring 31 surrounds the outer periphery of nanosheet 21 in the X direction and Z direction.
  • Gate wiring 32 surrounds the outer periphery of nanosheets 25 and 22 in the X direction and Z direction.
  • Gate wiring 33 surrounds the outer periphery of nanosheets 23 and 26 in the X direction and Z direction.
  • Gate wiring 34 surrounds the outer periphery of nanosheet 24 in the X direction and Z direction.
  • Gate wiring 31 corresponds to the gate of access transistor PG2.
  • Gate wiring 32 corresponds to the gate of load transistor PU1 and drive transistor PD1.
  • Gate wiring 33 corresponds to the gate of drive transistor PD2 and load transistor PU2.
  • Gate wiring 34 corresponds to the gate of access transistor PG1.
  • Local wiring 51 to 58 extending in the X direction are formed in the local wiring layer.
  • Local wiring 51 is connected to region 40 in active region N1.
  • Local wiring 52 is connected to region 46 in active region P1.
  • Local wiring 53 is connected to region 43 in active region N2.
  • Local wiring 54 is connected to region 41 in active region N1 and region 48 in active region P2.
  • Local wiring 55 is connected to region 47 in active region P1 and region 44 in active region N2.
  • Local wiring 56 is connected to region 42 in active region N1.
  • Local wiring 57 is connected to region 49 in active region P2.
  • Local wiring 58 is connected to region 45 in active region N2.
  • Region 40 is the portion that becomes the source of the access transistor PG2 in the active region N1.
  • Region 41 is the portion that becomes the drain of the access transistor PG2 and the drain of the drive transistor PD2 in the active region N1.
  • Region 42 is the portion that becomes the source of the drive transistor PD2 in the active region N1.
  • Region 43 is the portion that becomes the source of the drive transistor PD1 in the active region N2.
  • Region 44 is the portion that becomes the drain of the drive transistor PD1 and the drain of the access transistor PG1 in the active region N2.
  • Region 45 is the portion that becomes the source of the access transistor PG1 in the active region N2.
  • Region 46 is the portion that becomes the source of the load transistor PU1 in the active region P1.
  • Region 47 is the portion that becomes the drain of the load transistor PU1 in the active region P1.
  • Region 48 is the portion that becomes the drain of the load transistor PU2 in the active region P2.
  • Region 49 is the portion that becomes the source of the load transistor PU2 in the active region P2.
  • the local wiring 54 is connected to the gate wiring 32 via a shared contact 61.
  • the local wiring 55 is connected to the gate wiring 33 via a shared contact 62.
  • the gate wiring 33, the local wiring 55, and the shared contact 62 correspond to the first node NA.
  • the gate wiring 32, the local wiring 54, and the shared contact 61 correspond to the second node NB.
  • power supply wiring 71 and wirings 72 and 73 are formed in the M1 wiring layer, which is a metal wiring layer above the local wiring layer, and extend in the Y direction from the top to the bottom of the cell in the drawing. Wires 74 and 75 are also formed. Power supply wiring 71 supplies power supply voltage VDD. Wires 72 and 73 correspond to bit lines BLB and BL. Power supply wiring 71 overlaps with power supply wiring 11. Wiring 72 overlaps with active region N1 and power supply wiring 12 in a planar view. Wiring 73 overlaps with active region N2 and power supply wiring 13 in a planar view.
  • Power supply wiring 71 is connected to local wiring 52 through via 81, and to local wiring 57 through via 82.
  • Wiring 72 is connected to local wiring 51 through via 83.
  • Wiring 73 is connected to local wiring 58 through via 84.
  • Wiring 74 is connected to gate wiring 31 through contact (gate-contact) 85.
  • Wiring 75 is connected to gate wiring 34 through contact 86.
  • a wiring 91 is formed that extends in the X direction from the left to the right ends of the cell in the drawing.
  • the wiring 91 corresponds to the word line WL.
  • the wiring 91 is connected to the wiring 74 through a via 101, and is connected to the wiring 75 through a via 102.
  • power supply wiring 12, 13 that supplies power supply voltage VSS are formed in the BM0 wiring layer, which is the wiring layer on the back surface of the transistor.
  • wiring 72, 73 corresponding to bit lines BLB, BL, respectively, are formed in the M1 wiring layer.
  • Power supply wiring 12, 13 supplying power supply voltage VSS are formed in the BM0 wiring layer. This eliminates the need to form wiring corresponding to bit lines BLB, BL, respectively, in the BM0 wiring layer, and allows the wiring width of power supply wiring 12, 13 supplying power supply voltage VSS in the BM0 wiring layer to be increased. This allows the wiring resistance of the power supply wiring to be reduced, thereby suppressing fluctuations in the power supply voltage, suppressing a decrease in the operating speed of the semiconductor memory device, and improving operational stability.
  • power supply wiring 11, 71 that supplies power supply voltage VDD are formed in the BM0 wiring layer and the M1 wiring layer, respectively.
  • a power supply wiring 71 that supplies a power supply voltage VDD is formed between wiring 72 and wiring 73. This suppresses crosstalk noise between wirings 72 and 73, which correspond to bit lines BLB and BL, respectively, and thus prevents deterioration of the performance and reliability of the semiconductor memory device.
  • FIGS. 5 to 7 are diagrams showing examples of the layout structure of the second SRAM cell according to this embodiment. Specifically, Fig. 5(a) shows the upper part of the cell, and Fig. 5(b) shows the lower part of the cell. Fig. 6(a) is a cross section taken along line X6-X6', Fig. 6(b) is a cross section taken along line X7-X7', Fig. 6(c) is a cross section taken along line X8-X8', Fig. 7(a) is a cross section taken along line X9-X9', and Fig. 7(b) is a cross section taken along line X10-X10'.
  • the second SRAM cell C2 is configured with the SRAM circuit shown in Figure 4.
  • a power supply wiring 211 and wirings 212 and 213 are formed in the BM0 wiring layer, extending in the Y direction from the top to the bottom of the cell.
  • the power supply wiring 211 supplies the power supply voltage VDD.
  • the wirings 212 and 213 correspond to the bit lines BLB and BL, respectively.
  • a power supply wiring 121 is formed, which extends in the X direction from both the left and right ends of the cell.
  • the power supply wiring 121 supplies the power supply voltage VSS. Note that the power supply wiring 121 is not connected to other wiring, transistors, etc. in the second SRAM cell C2.
  • active regions N3 and N4 are formed in the N-type transistor region. In a plan view, active regions N3 and N4 overlap with wirings 212 and 213, respectively.
  • access transistor PG2, drive transistor PD1, drive transistor PD2, and access transistor PG1 are formed.
  • Access transistor PG2, drive transistor PD1, drive transistor PD2, and access transistor PG1 each have nanosheets 221-224 as channels, which are made up of three overlapping sheet structures in a plan view and extend in the Y direction.
  • access transistor PG2, drive transistor PD1, drive transistor PD2, and access transistor PG1 are nanosheet FETs.
  • the portion (region 240) that serves as the source of access transistor PG2 is connected to wiring 212 via via 311 that is provided at a position that overlaps wiring 212 in a planar view.
  • the portion (region 245) that serves as the source of access transistor PG1 is connected to wiring 213 via via 312 that is provided at a position that overlaps wiring 213 in a planar view.
  • a P-type transistor region on an N-type well (not shown), multiple active regions that form the channel, source, and drain of the P-type transistor are formed. Specifically, active regions P3 and P4 are formed in the P-type transistor region. Active regions P3 and P4 overlap with power supply wiring 211 in a plan view.
  • load transistors PU1 and PU2 are formed.
  • Load transistors PU1 and PU2 each have a channel made of three overlapping sheets in a plan view, and have nanosheets 225 and 226 extending in the Y direction.
  • load transistors PU1 and PU2 are nanosheet FETs.
  • the width in the X direction of nanosheets 221 to 224 is twice the width in the X direction of nanosheets 225 and 226.
  • gate wirings (Gate) 231 to 234 are formed extending in the X direction.
  • Gate wiring 231 surrounds the outer periphery of nanosheet 221 in the X direction and Z direction.
  • Gate wiring 232 surrounds the outer periphery of nanosheets 225 and 222 in the X direction and Z direction.
  • Gate wiring 233 surrounds the outer periphery of nanosheets 223 and 226 in the X direction and Z direction.
  • Gate wiring 234 surrounds the outer periphery of nanosheet 224 in the X direction and Z direction.
  • Gate wiring 231 corresponds to the gate of access transistor PG2.
  • Gate wiring 232 corresponds to the gate of load transistor PU1 and drive transistor PD1.
  • Gate wiring 233 corresponds to the gate of drive transistor PD2 and load transistor PU2.
  • Gate wiring 234 corresponds to the gate of access transistor PG1.
  • local wirings 251 to 258 extending in the X direction are formed.
  • Local wiring 251 is connected to region 240 in active region N3.
  • Local wiring 252 is connected to region 246 in active region P3.
  • Local wiring 253 is connected to region 243 in active region N4.
  • Local wiring 254 is connected to region 241 in active region N3 and region 248 in active region P4.
  • Local wiring 255 is connected to region 247 in active region P3 and region 244 in active region N4.
  • Local wiring 256 is connected to region 242 in active region N3.
  • Local wiring 257 is connected to region 249 in active region P4.
  • Local wiring 258 is connected to region 245 in active region N4.
  • Region 240 is the portion that becomes the source of access transistor PG2 in active region N3.
  • Region 241 is the portion that becomes the drain of access transistor PG2 and the drain of drive transistor PD2 in active region N3.
  • Region 242 is the portion that becomes the source of drive transistor PD2 in active region N3.
  • Region 243 is the portion that becomes the source of drive transistor PD1 in active region N4.
  • Region 244 is the portion that becomes the drain of drive transistor PD1 and the drain of access transistor PG1 in active region N4.
  • Region 245 is the portion that becomes the source of access transistor PG1 in active region N4.
  • Region 246 is the portion that becomes the source of load transistor PU1 in active region P3.
  • Region 247 is the portion that becomes the drain of load transistor PU1 in active region P3.
  • Region 248 is the portion that becomes the drain of load transistor PU2 in active region P4.
  • Region 249 is the source of load transistor PU2 in active region P4.
  • Local wiring 254 is connected to gate wiring 232 via shared contact 261.
  • Local wiring 255 is connected to gate wiring 233 via shared contact 262.
  • the gate wiring 233, local wiring 255, and shared contact 262 correspond to the first node NA.
  • the gate wiring 232, local wiring 254, and shared contact 261 correspond to the second node NB.
  • power supply wiring 271-273 extending in the Y direction from the top to the bottom of the cell in the drawing are formed in the M1 wiring layer. Wires 274 and 275 are also formed. Power supply wiring 271 supplies power supply voltage VDD. Power supply wiring 272 and 273 supply power supply voltage VSS. Power supply wiring 271 overlaps with active areas P3, P4 and power supply wiring 211 in a planar view. Power supply wiring 272 overlaps with active area N3 and wiring 212 in a planar view. Power supply wiring 273 overlaps with active area N4 and wiring 213 in a planar view.
  • Power supply wiring 271 is connected to local wiring 252 via via 281, and to local wiring 257 via via 282.
  • Power supply wiring 272 is connected to local wiring 256 via via 283.
  • Power supply wiring 273 is connected to local wiring 253 via via 284.
  • Wiring 274 is connected to gate wiring 231 via contact 285.
  • Wiring 275 is connected to gate wiring 234 via contact 286.
  • wiring 291 is formed, which extends in the X direction from the left to right ends of the cell in the drawing.
  • Wiring 291 corresponds to the word line WL.
  • Wiring 291 is connected to wiring 274 through via 301, and to wiring 275 through via 302.
  • power supply wiring 272, 273 that supplies power supply voltage VSS are formed in the M1 wiring layer, which is a metal wiring layer.
  • power supply wiring 272, 273 that supplies power supply voltage VSS is formed in the M1 wiring layer.
  • Wiring 212, 213 corresponding to bit lines BLB, BL, respectively, are formed in the BM0 wiring layer. This eliminates the need to form wiring corresponding to bit lines BLB, BL, respectively, in the M1 wiring layer, and allows the wiring width of power supply wiring 272, 273 that supplies power supply voltage VSS in the M1 wiring layer to be increased. This allows the wiring resistance of the power supply wiring to be reduced, thereby suppressing fluctuations in the power supply voltage, suppressing a decrease in the operating speed of the semiconductor memory device, and improving operational stability.
  • power supply wiring 211, 271 that supplies power supply voltage VDD are formed in the BM0 wiring layer and the M1 wiring layer, respectively. This allows the wiring width of power supply wiring 271 formed in the M1 wiring layer to be reduced, and the wiring width of power supply wiring 272, 273 that supplies power supply voltage VSS to be increased, thereby reducing the wiring resistance of the power supply wiring. Therefore, fluctuations in the power supply voltage are suppressed, and therefore a decrease in the operating speed of the semiconductor memory device can be suppressed and the stability of operation can be improved.
  • a power supply wiring 211 that supplies a power supply voltage VDD is formed between wiring 212 and wiring 213. This suppresses crosstalk noise between wiring 212 and 213, which correspond to bit lines BLB and BL, respectively, and thus prevents deterioration of the performance and reliability of the semiconductor memory device.
  • FIG. 8 to 11 are diagrams showing examples of the layout of a circuit block included in a semiconductor integrated circuit device according to this embodiment.
  • FIG. 8 is a plan view of the M1 wiring layer in the circuit block
  • FIG. 9 is a plan view of the BM0 wiring layer and the BM1 wiring layer in the circuit block.
  • FIG. 10(a) is a plan view of the upper part of the cell in the region S1 in FIG. 8 and FIG. 9
  • FIG. 10(b) is a plan view of the lower part of the cell in the region S1 in FIG. 8 and FIG. 9,
  • FIG. 11 is a cross section taken along X11-X11' in FIG. 10. Note that FIG. 8 shows only the cell frame of the SRAM cell and the wiring formed in the M1 wiring layer, and FIG. 9 shows only the cell frame of the SRAM cell and the wiring formed in the BM0 wiring layer and the BM1 wiring layer.
  • a memory cell array A1 is formed.
  • cell rows CR1 and cell rows CR2 are arranged alternately in the X direction.
  • the cell row CR1 is composed of a plurality of first SRAM cells C1 arranged in the Y direction.
  • the cell row CR2 is composed of a plurality of second SRAM cells C2 arranged in the Y direction. Note that in Figs. 8 and 9, the second SRAM cells C2 of Fig. 5 are arranged inverted in the X direction in the cell row CR2.
  • a plurality of first SRAM cells C1 aligned in the Y direction are commonly connected to a power supply line 71 (power supply line that supplies power supply voltage VDD) and lines 72 and 73 (bit lines BLB and BL) extending in the Y direction.
  • a plurality of second SRAM cells C2 aligned in the Y direction are commonly connected to a power supply line 271 (power supply line that supplies power supply voltage VDD) and power supply lines 272 and 273 (power supply lines that supply power supply voltage VSS) extending in the Y direction.
  • the wiring in the M1 wiring layer is arranged in the X direction from the left side of the drawing to the right side of the drawing in the following order: wiring 72, power wiring 71, wiring 73, power wiring 273, power wiring 271, and power wiring 272.
  • a plurality of first SRAM cells C1 aligned in the Y direction are commonly connected to a power supply line 11 (power supply line that supplies a power supply voltage VDD) and power supply lines 12 and 13 (power supply lines that supply a power supply voltage VSS) extending in the Y direction.
  • a plurality of second SRAM cells C2 aligned in the Y direction are commonly connected to a power supply line 211 (power supply line that supplies a power supply voltage VDD) and lines 212 and 213 (bit lines BLB and BL) extending in the Y direction.
  • a plurality of power supply lines 121 (power supply lines that supply a power supply voltage VSS) extending in the X direction are aligned in the Y direction, and each power supply line 121 is connected to the power supply lines 12 and 13 in the BM0 wiring layer via vias 131 and 132 (not shown in FIG. 9), respectively.
  • the wiring in the BM1 wiring layer is arranged in the X direction from the left side of the drawing to the right side of the drawing in the following order: power supply wiring 12, power supply wiring 11, power supply wiring 13, wiring 213, power supply wiring 211, and wiring 212.
  • the wirings 72 and 73 corresponding to the bit lines BLB and BL are formed in the M1 wiring layer, which is a metal wiring layer.
  • the wirings 212 and 213 corresponding to the bit lines BLB and BL are formed in the BM0 wiring layer, which is a wiring layer on the back surface of the transistor.
  • bit lines BLB and BL are formed in the same wiring layer, process variations in the wiring of the bit line pair do not occur independently of each other. Therefore, the yield and reliability of the SRAM cell are unlikely to decrease, and there is no need to take a large design margin, so that performance degradation such as a decrease in the operating speed of the semiconductor memory device can be suppressed.
  • a power supply line 71 that supplies a power supply voltage VDD is formed in the M1 wiring layer between lines 72 and 73 that correspond to the bit lines BLB and BL, respectively.
  • a power supply line 211 that supplies a power supply voltage VDD is formed in the BM0 wiring layer between lines 212 and 213 that correspond to the bit lines BLB and BL, respectively. This suppresses crosstalk noise between the lines that correspond to the bit lines BLB and BL, respectively, in the first SRAM cell C1 and the second SRAM cell C2, thereby preventing deterioration in the performance and reliability of the semiconductor memory device.
  • the BM0 wiring layer is formed with a plurality of power supply wirings 12 and 13 extending in the Y direction and supplying a power supply voltage VSS.
  • the BM1 wiring layer is formed with a plurality of power supply wirings 121 extending in the X direction and supplying a power supply voltage VSS.
  • the power supply wirings 12 and 13 are connected to the power supply wiring 121.
  • the BM0 wiring layer and the BM1 wiring layer have power supply wirings for supplying the power supply voltage VSS formed in a mesh shape, so that the wiring resistance of the wirings for supplying the power supply voltage is reduced and fluctuations in the power supply voltage are suppressed, thereby suppressing a decrease in the operating speed of the semiconductor memory device and improving the stability of operation.
  • the wirings in the BM1 wiring layer are arranged in the X direction from the left side of the drawing to the right side of the drawing in the order of power supply wiring 12, power supply wiring 11, power supply wiring 13, wiring 213, power supply wiring 211, and wiring 212.
  • the wiring 212, 213 corresponding to the bit lines BLB, BL, respectively are not arranged adjacent to each other within the SRAM cell and between adjacent SRAM cells, so crosstalk noise between the wiring corresponding to the bit lines BLB, BL, respectively, is suppressed, and deterioration of the performance and reliability of the semiconductor memory device can be prevented.
  • the wiring in the M1 wiring layer is arranged in the X direction from the left side of the drawing to the right side of the drawing in the order of wiring 72, power wiring 71, wiring 73, power wiring 273, power wiring 271, and power wiring 272.
  • the wirings 72 and 73 corresponding to the bit lines BLB and BL, respectively are not arranged adjacent to each other within the SRAM cell and between adjacent SRAM cells, so crosstalk noise between the wirings corresponding to the bit lines BLB and BL, respectively, is suppressed, and deterioration of the performance and deterioration of the reliability of the semiconductor memory device can be prevented.
  • the power supply wiring formed on the back side of the transistor as described above may be formed using a semiconductor chip separate from the semiconductor chip on which the transistor is formed.
  • FIG. 12(a) is another configuration example of a semiconductor integrated circuit device according to an embodiment.
  • the semiconductor integrated circuit device 400 shown in FIG. 12(a) is configured by stacking a first semiconductor chip 401 (chip A) and a second semiconductor chip 402 (chip B).
  • Chip A has the above-mentioned SRAM cells and the like arranged therein.
  • Chip B has power wiring formed in a wiring layer provided on its surface. Chip B is attached to the back side of chip A using bumps or the like.
  • Figure 12(b) shows a cross section of the first SRAM cell C1 of Figure 1 along line X1-X1' in this configuration example.
  • a power supply wiring 11 that supplies VDD and power supply wirings 12 and 13 that supply VSS are formed in a wiring layer provided on the surface of chip B.
  • Power supply wiring 11 is connected to region 46 of chip A via via 113 provided at a position overlapping power supply wiring 11 in a planar view.
  • Power supply wiring 13 is connected to region 43 of chip A via via 112 provided at a position overlapping power supply wiring 13 in a planar view.
  • power supply wiring 12 is connected to region 42 of chip A via via via 111 provided at a position overlapping power supply wiring 12 in a planar view.
  • the power supply wiring 211 and wiring 212, 213 of the second SRAM cell C2 are also formed in a wiring layer provided on the surface of the chip B, similar to the power supply wiring 11-13 of the first SRAM cell C1.
  • Fig. 13 is a plan view showing another example of the layout structure of the first SRAM cell according to the embodiment
  • Fig. 14 is a plan view showing another example of the layout structure of the second SRAM cell according to the embodiment.
  • Fig. 13 shows the cell lower part of the first SRAM cell C1
  • Fig. 14 shows the cell lower part of the second SRAM cell C2.
  • the upper part of the first SRAM cell C1 in Fig. 13 is the same as Fig. 1(a)
  • the upper part of the second SRAM cell C2 in Fig. 14 is the same as Fig. 5(a).
  • power supply wiring 122 is formed in the BM1 wiring layer instead of power supply wiring 121.
  • a power supply wiring 122 extending in the X-direction is formed in the BM1 wiring layer.
  • the power supply wiring 122 supplies a power supply voltage VDD.
  • the power supply wiring 122 is connected to the power supply wiring 11 in the BM0 wiring layer through a via 133.
  • the power supply wiring 122 is connected to the power supply wiring 211 in the BM0 wiring layer through a via 331.
  • the power supply voltage VDD supplied to the first SRAM cell C1 and the second SRAM cell C2 can be strengthened.
  • the first SRAM cell C1 of Figure 13 and the second SRAM cell C2 of Figure 14 may be arranged in place of some or all of the first SRAM cell C1 of Figure 1 and the second SRAM cell C2 of Figure 5.
  • the first SRAM cell C1 of Figure 13 and the second SRAM cell C2 of Figure 14 may be arranged in place of the first SRAM cell C1 of Figure 1 and the second SRAM cell C2 of Figure 5 every N rows (N is an integer of 2 or more).
  • FIG. 15 is a plan view showing another example of the layout structure of the first SRAM cell according to the embodiment
  • Fig. 16 is a plan view showing another example of the layout structure of the second SRAM cell according to the embodiment.
  • Fig. 15 shows the cell lower part of the first SRAM cell C1
  • Fig. 16 shows the cell lower part of the second SRAM cell C2.
  • the upper part of the first SRAM cell C1 in Fig. 15 is the same as Fig. 1(a)
  • the upper part of the second SRAM cell C2 in Fig. 16 is the same as Fig. 5(a).
  • power supply wiring 123 and 124 are formed in the BM1 wiring layer instead of power supply wiring 121.
  • the BM1 wiring layer has power supply wirings 123 and 124 extending in the X direction.
  • the power supply wiring 123 is formed at the top of the drawing and supplies the power supply voltage VDD.
  • the power supply wiring 124 is formed at the bottom of the drawing and supplies the power supply voltage VSS.
  • the power supply wiring 123 is connected to the power supply wiring 11 in the BM0 wiring layer through a via 134.
  • the power supply wiring 124 is connected to the power supply wiring 12 in the BM0 wiring layer through a via 135, and is connected to the power supply wiring 13 in the BM0 wiring layer through a via 136.
  • the power supply wiring 123 is connected to the power supply wiring 211 in the BM0 wiring layer through a via 332.
  • the power supply wiring 123, 124 are arranged alternately in the Y direction in the BM1 wiring layer.
  • the power supply voltages VDD and VSS supplied to the first SRAM cell C1 and the second SRAM cell C2 can be strengthened.
  • the power supply wiring 123, 124 is formed at the top and bottom of the drawing, but this is not limited to this. Also, the wiring width of the power supply wiring 123, 124 may be the same or different.
  • the power supply wirings 11 and 71 that supply the power supply voltage VDD are formed in the BM0 wiring layer and the M1 wiring layer, respectively, but it is sufficient if at least one of the power supply wirings 11 and 71 is formed.
  • the wiring width of the power supply wirings 12 and 13 that supply the power supply voltage VSS in the BM0 wiring layer can be increased, so that the power supply voltage VSS supplied to the first SRAM cell C1 can be strengthened.
  • the wiring width of the wirings 72 and 73 corresponding to the bit lines BLB and BL in the M1 wiring layer can be increased, so that the wiring resistance of the bit lines can be suppressed, and therefore a decrease in the operating speed of the semiconductor memory device can be suppressed.
  • the power supply wirings 211 and 271 that supply the power supply voltage VDD are formed in the BM0 wiring layer and the M1 wiring layer, respectively, but it is sufficient if at least one of the power supply wirings 211 and 271 is formed.
  • the wiring width of the power supply wirings 272 and 273 in the M1 wiring layer that supply the power supply voltage VSS can be increased, so that the power supply voltage VSS supplied to the second SRAM cell C2 can be strengthened.
  • the wiring width of the wirings 212 and 213 corresponding to the bit lines BLB and BL in the BM0 wiring layer can be increased, so that the wiring resistance of the bit lines can be suppressed, and therefore a decrease in the operating speed of the semiconductor memory device can be suppressed.
  • each transistor has three nanosheets, but some or all of the transistors may have one, two, or four or more nanosheets.
  • the cross-sectional shape of the nanosheet is rectangular, but this is not limited to this.
  • it may be square, circular, elliptical, etc.
  • the width in the X direction of nanosheets 21 to 24 is twice the width in the X direction of nanosheets 25 and 26, but this is not limited to this.
  • the width in the X direction of each of nanosheets 21 to 26 may be determined taking into consideration the operational stability of the SRAM circuit, etc.
  • the shared contacts 61 and 62 may be manufactured in the same process as the contacts (gate contacts) and local wiring, or may be manufactured in a separate process.
  • the power supply that supplies the power supply voltage VDD to the sources (regions 46, 49) of the load transistors PU1, PU2 in the first SRAM cell C1 and the sources (regions 246, 249) of the load transistors PU1, PU2 in the second SRAM cell C2 is not limited to a power supply supplied from outside the semiconductor integrated circuit, but may be a power supply generated inside the semiconductor integrated circuit or a power supply generated inside the semiconductor memory device.

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  • Semiconductor Memories (AREA)

Abstract

複数のＳＲＡＭセルは、第１ＳＲＡＭセル（Ｃ１）と、第１ＳＲＡＭセル（Ｃ１）と第１方向に並んで配置された第２ＳＲＡＭセル（Ｃ２）とを含む。第１ＳＲＡＭセル（Ｃ１）では、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線（７２，７３）が、メタル配線層であるＭ１配線層に形成されている。第２ＳＲＡＭセル（Ｃ２）では、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線（２１２，２１３）が、トランジスタの背面の配線層であるＢＭ０配線層に形成されている。

Description

半導体記憶装置
　本開示は、半導体記憶装置に関し、特にＳＲＡＭ（Static Random Access Memory）セル（以下、適宜、単にセルともいう）のレイアウト構造に関する。
　ＳＲＡＭは半導体集積回路において広く用いられている。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし、近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。立体構造トランジスタの一例として、ナノシートＦＥＴ（Field Effect Transistor）がある。
　特許文献１では、トランジスタの直下の基板背面に配線層を設け、ビット線対の一方を背面側の配線層に設け、ビット線対の他方を表面側の配線層に設けたＳＲＡＭセルのレイアウト構造が開示されている。
米国特許出願公開第２０２１／０３４３３３２号明細書の図９
　ここで、特許文献１の技術では、ビット線対を異なる配線層に設けているため、ビット線対間で特性のアンバランスが生じる。また、ビット線対を異なる配線層に設けていることから、ビット線対の配線のプロセスばらつきが互いに独立して発生するため、特性のアンバランスがさらに大きくなる。これにより、ＳＲＡＭセルの歩留まり低下および信頼性低下が生じるおそれがある。これを避けるためには、設計マージンを大きくとる必要があり、半導体記憶装置の動作速度低下などの性能低下が生じるおそれがある。
　本開示は、トランジスタの背面側に配線を設けたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の性能低下を抑止することを目的とする。
　本開示では、複数のＳＲＡＭセルを含む半導体記憶装置であって、前記ＳＲＡＭセルは、ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが前記第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、ソースが前記第１ビット線と相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタとを備え、前記複数のＳＲＡＭセルは、第１ＳＲＡＭセルと、前記第１ＳＲＡＭセルと第１方向に並んで配置された第２ＳＲＡＭセルとを含み、前記第１ＳＲＡＭセルの前記第１ビット線は、前記第１～第６トランジスタよりも上層のメタル配線層に形成されており、第２方向に延びる第１配線を含み、前記第１ＳＲＡＭセルの前記第２ビット線は、前記メタル配線層に形成されており、前記第２方向に延びる第２配線を含み、前記第１ＳＲＡＭセルは、前記第１ＳＲＡＭセルの前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第１アクティブ領域と、前記第１ＳＲＡＭセルの前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第２アクティブ領域と、前記第１～第６トランジスタの背面側の第１背面配線層に形成されており、前記第２方向に延びており、前記第２電源に接続されている第１電源配線と、前記第１背面配線層に形成されており、前記第２方向に延びており、前記第２電源に接続されている第２電源配線と、前記第１アクティブ領域における前記第３トランジスタのソースを構成する第１領域と、前記第１電源配線とが重なる位置に形成されており、前記第１領域と前記第１電源配線とを接続する第１ビアと、前記第２アクティブ領域における前記第４トランジスタのソースを構成する第２領域と、前記第２電源配線とが重なる位置に形成されており、前記第２領域と前記第２電源配線とを接続する第２ビアとを備え、前記第２ＳＲＡＭセルの前記第１ビット線は、前記第１背面配線層に形成されており、前記第２方向に延びる第３配線を含み、前記第２ＳＲＡＭセルの前記第２ビット線は、前記第１背面配線層に形成されており、前記第２方向に延びる第４配線を含み、前記第２ＳＲＡＭセルは、前記第２ＳＲＡＭセルの前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第３アクティブ領域と、前記第２ＳＲＡＭセルの前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第４アクティブ領域と、前記第３アクティブ領域における前記第３トランジスタのソースを構成する第３領域と、前記第３配線とが重なる位置に形成されており、前記第３領域と前記第３配線とを接続する第３ビアと、前記第４アクティブ領域における前記第４トランジスタのソースを構成する第４領域と、前記第４配線とが重なる位置に形成されており、前記第４領域と前記第４配線とを接続する第４ビアと、前記メタル配線層に形成されており、前記第２方向に延びており、前記第２電源に接続されている第３電源配線とを備える。
　本開示によると、第１ＳＲＡＭセルでは、第１および第２ビット線にそれぞれ相当する第１および第２配線が、トランジスタよりも上層のメタル配線層に形成されている。第２ＳＲＡＭセルＣ２では、第１および第２ビット線ＢＬＢ，ＢＬにそれぞれ相当する第３および第４配線が、トランジスタの背面側の配線層である第１背面配線層に形成されている。これにより、第１ＳＲＡＭセル内および第２ＳＲＡＭセル内では、ビット線対を構成する第１および第２ビット線が同一の配線層に形成されるため、ビット線対間での特性のアンバランスが生じにくくなる。また、第１および第２ビット線が同一の配線層に形成されることから、ビット線対の配線のプロセスばらつきが互いに独立して発生することはない。したがって、ＳＲＡＭセルの歩留まり低下および信頼性低下が生じにくくなり、設計マージンを大きくとる必要がなくなるため、半導体記憶装置の動作速度低下などの性能低下を抑止することができる。
　本開示によると、トランジスタの背面側に配線を設けたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の性能低下を抑止することができる。
実施形態に係る第１ＳＲＡＭセルのレイアウト構造の例を示す平面図。 実施形態に係る第１ＳＲＡＭセルのレイアウト構造の例を示す断面図。 実施形態に係る第１ＳＲＡＭセルのレイアウト構造の例を示す断面図。 実施形態に係るＳＲＡＭセルの構成を示す回路図。 実施形態に係る第２ＳＲＡＭセルのレイアウト構造の例を示す平面図。 実施形態に係る第２ＳＲＡＭセルのレイアウト構造の例を示す断面図。 実施形態に係る第２ＳＲＡＭセルのレイアウト構造の例を示す断面図。 実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例を示す平面図。 実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例を示す平面図。 図９における領域Ｓ１の平面図。 図９における領域Ｓ１の断面図。 実施形態に係る半導体集積回路装置の他の構成例。 実施形態に係る第１ＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 実施形態に係る第２ＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 実施形態に係る第１ＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 実施形態に係る第２ＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のＳＲＡＭセルを備えており、この複数のＳＲＡＭセルのうち少なくとも一部は、ナノシートＦＥＴを備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。なお、本開示では、ＳＲＡＭセルが備えるトランジスタは、ナノシートＦＥＴに限定されない。
　また、本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　（実施形態）
　本実施形態に係る半導体記憶装置は、第１ＳＲＡＭセルＣ１および第２ＳＲＡＭセルＣ２を含む。
　（第１ＳＲＡＭセルの構成）
　図１～図３は本実施形態に係る第１ＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ）～（ｃ）および図３（ａ），（ｂ）は平面視横方向における断面図である。具体的には、図１（ａ）は、Ｍ１，Ｍ２配線層である、セル上部を示し、図１（ｂ）はＭ１，Ｍ２配線層よりも下層であり、ナノシートＦＥＴを含む部分である、セル下部を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面、図３（ａ）は線Ｘ４－Ｘ４’の断面、図３（ｂ）は線Ｘ５－Ｘ５’の断面である。
　なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向）、図面縦方向をＹ方向（第２方向）、基板面に垂直な方向をＺ方向としている。
　図４は本実施形態に係るＳＲＡＭセルの構成を示す回路図である。第１ＳＲＡＭセルＣ１および第２ＳＲＡＭセルＣ２には、それぞれ、図４のＳＲＡＭ回路が構成されている。
　図４に示すように、ＳＲＡＭセル（第１ＳＲＡＭセルＣ１および第２ＳＲＡＭセルＣ２）には、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、および、アクセストランジスタＰＧ１，ＰＧ２によりＳＲＡＭ回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、Ｎ型ＦＥＴである。
　ロードトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、ビット線ＢＬと第１ノードＮＡとの間に設けられており、ゲートがワード線ＷＬに接続されている。アクセストランジスタＰＧ２は、ビット線ＢＬＢと第２ノードＮＢとの間に設けられており、ゲートがワード線ＷＬに接続されている。なお、ビット線ＢＬ，ＢＬＢは、相補ビット線対を構成する。
　ＳＲＡＭ回路では、相補ビット線対を構成するビット線ＢＬ，ＢＬＢを、ハイレベルおよびローレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、ビット線ＢＬ，ＢＬＢを、ローレベルおよびハイレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ワード線ＷＬをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、ビット線ＢＬ，ＢＬＢを予めハイレベルにプリチャージしておき、ワード線ＷＬをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じてビット線ＢＬ，ＢＬＢの状態がそれぞれ確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、ビット線ＢＬはハイレベルを保持し、ビット線ＢＬＢはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、ビット線ＢＬはローレベルにディスチャージされ、ビット線ＢＬＢはハイレベルを保持する。
　以上に説明したように、ＳＲＡＭセルは、ビット線ＢＬ，ＢＬＢおよびワード線ＷＬを制御することによって、ＳＲＡＭセルへのデータ書き込み、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。
　なお、以下の説明では、図１等の平面図において縦横に走る実線、および、図２等の断面図において縦に走る実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。
　また、図１等の平面図においてセルを取り囲むように表示された点線は、ＳＲＡＭセルのセル枠（ＳＲＡＭセルの外縁）を示す。ＳＲＡＭセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
　図１（ｂ）に示すように、トランジスタが形成される半導体チップの背面には、配線層であるＢＭ０（Backside Metal 0）配線層およびＢＭ１（Backside Metal 1）配線層が形成されている。ＢＭ１配線層は、ＢＭ０配線層の下層、すなわち、トランジスタからみて遠い方にある。なお、ＢＭ０配線層が第１背面配線層に相当し、ＢＭ１配線層が第２背面配線層に相当する。
　ＢＭ０配線層には、セル上下両端にかけてＹ方向に延びる電源配線１１～１３が形成されている。電源配線１１は、電源電圧ＶＤＤを供給する。電源配線１２，１３は、電源電圧ＶＳＳを供給する。
　ＢＭ１配線層には、セル左右両端にかけてＸ方向に延びる電源配線１２１が形成されている。電源配線１２１は、電源電圧ＶＳＳを供給する。電源配線１２１は、ビア（via）１３１を介して電源配線１２と接続されており、ビア１３２を介して電源配線１３と接続されている。
　Ｐ型基板（PSub）上（図示省略）のＮ型トランジスタ領域に、Ｎ型トランジスタのチャネル、ソースおよびドレインを構成する複数のアクティブ領域が形成されている。具体的に、Ｎ型トランジスタ領域には、アクティブ領域Ｎ１，Ｎ２が形成されている。アクティブ領域Ｎ１，Ｎ２は、平面視で、電源配線１２，１３とそれぞれ重なっている。
　Ｎ型トランジスタ領域では、アクセストランジスタＰＧ２、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ１が形成されている。アクセストランジスタＰＧ２、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ１は、チャネルとして、平面視で重なる３枚のシート構造からなり、Ｙ方向に延びるナノシート２１～２４をそれぞれ有する。すなわち、アクセストランジスタＰＧ２、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ１はナノシートＦＥＴである。
　アクティブ領域Ｎ１において、ドライブトランジスタＰＤ２のソースとなる部分（領域４２）は、電源配線１２と平面視で重なる位置に設けられたビア（via）１１１を介して、電源配線１２と接続されている。アクティブ領域Ｎ２において、ドライブトランジスタＰＤ１のソースとなる部分（領域４３）は、電源配線１３と平面視で重なる位置に設けられたビア１１２を介して、電源配線１３と接続されている。
　Ｎ型ウェル（NWell）上（図示省略）のＰ型トランジスタ領域に、Ｐ型トランジスタのチャネル、ソースおよびドレインを構成する複数のアクティブ領域が形成されている。具体的に、Ｐ型トランジスタ領域には、アクティブ領域Ｐ１，Ｐ２が形成されている。アクティブ領域Ｐ１，Ｐ２は、平面視で、電源配線１１と重なっている。
　Ｐ型トランジスタ領域では、ロードトランジスタＰＵ１，ＰＵ２が形成されている。ロードトランジスタＰＵ１，ＰＵ２は、チャネルとして、平面視で重なる３枚のシート構造からなり、Ｙ方向に延びるナノシート２５，２６をそれぞれ有する。すなわち、ロードトランジスタＰＵ１，ＰＵ２はナノシートＦＥＴである。なお、ナノシート２１～２４のＸ方向の幅は、ナノシート２５，２６のＸ方向の幅の２倍となっている。
　アクティブ領域Ｐ１において、ロードトランジスタＰＵ１のソースとなる部分（領域４６）は、電源配線１１と平面視で重なる位置に設けられたビア１１３を介して、電源配線１１と接続されている。アクティブ領域Ｐ２において、ロードトランジスタＰＵ２のソースとなる部分（領域４９）は、電源配線１２と平面視で重なる位置に設けられたビア１１４を介して、電源配線１２と接続されている。
　図１（ｂ）に示すように、Ｘ方向に延びるゲート配線（Gate）３１～３４が形成されている。ゲート配線３１は、ナノシート２１のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３２は、ナノシート２５，２２のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３３は、ナノシート２３，２６のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３４は、ナノシート２４のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３１は、アクセストランジスタＰＧ２のゲートに対応する。ゲート配線３２は、ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１のゲートに対応する。ゲート配線３３は、ドライブトランジスタＰＤ２およびロードトランジスタＰＵ２のゲートに対応する。ゲート配線３４は、アクセストランジスタＰＧ１のゲートに対応する。
　ローカル配線層には、Ｘ方向に延びるローカル配線５１～５８が形成されている。ローカル配線５１は、アクティブ領域Ｎ１における領域４０と接続されている。ローカル配線５２は、アクティブ領域Ｐ１における領域４６と接続されている。ローカル配線５３は、アクティブ領域Ｎ２における領域４３と接続されている。ローカル配線５４は、アクティブ領域Ｎ１における領域４１およびアクティブ領域Ｐ２における領域４８と接続されている。ローカル配線５５は、アクティブ領域Ｐ１における領域４７およびアクティブ領域Ｎ２における領域４４と接続されている。ローカル配線５６は、アクティブ領域Ｎ１における領域４２と接続されている。ローカル配線５７は、アクティブ領域Ｐ２における領域４９と接続されている。ローカル配線５８は、アクティブ領域Ｎ２における領域４５と接続されている。
　領域４０は、アクティブ領域Ｎ１におけるアクセストランジスタＰＧ２のソースとなる部分である。領域４１は、アクティブ領域Ｎ１における、アクセストランジスタＰＧ２のドレインおよびドライブトランジスタＰＤ２のドレインとなる部分である。領域４２は、アクティブ領域Ｎ１におけるドライブトランジスタＰＤ２のソースとなる部分である。領域４３は、アクティブ領域Ｎ２におけるドライブトランジスタＰＤ１のソースとなる部分である。領域４４は、アクティブ領域Ｎ２における、ドライブトランジスタＰＤ１のドレインおよびアクセストランジスタＰＧ１のドレインとなる部分である。領域４５は、アクティブ領域Ｎ２におけるアクセストランジスタＰＧ１のソースとなる部分である。領域４６は、アクティブ領域Ｐ１におけるロードトランジスタＰＵ１のソースとなる部分である。領域４７は、アクティブ領域Ｐ１におけるロードトランジスタＰＵ１のドレインとなる部分である。領域４８は、アクティブ領域Ｐ２におけるロードトランジスタＰＵ２のドレインとなる部分である。領域４９は、アクティブ領域Ｐ２におけるロードトランジスタＰＵ２のソースとなる部分である。
　ローカル配線５４は、シェアードコンタクト(Shared-contact)６１を介して、ゲート配線３２と接続されている。ローカル配線５５は、シェアードコンタクト６２を介して、ゲート配線３３と接続されている。なお、ゲート配線３３、ローカル配線５５およびシェアードコンタクト６２が第１ノードＮＡに相当する。ゲート配線３２、ローカル配線５４およびシェアードコンタクト６１が第２ノードＮＢに相当する。
　図１（ａ）に示すように、ローカル配線層の上層にあるメタル配線層であるＭ１配線層に、セルの図面上下両端にかけてＹ方向に延びる電源配線７１および配線７２，７３が形成されている。また、配線７４，７５が形成されている。電源配線７１は、電源電圧ＶＤＤを供給する。配線７２，７３が、ビット線ＢＬＢ，ＢＬに相当する。電源配線７１は、電源配線１１と重なりを有する。配線７２は、平面視で、アクティブ領域Ｎ１および電源配線１２と重なりを有する。配線７３は、平面視で、アクティブ領域Ｎ２および電源配線１３と重なりを有する。
　電源配線７１は、ビア８１を介してローカル配線５２と接続されており、ビア８２を介してローカル配線５７と接続されている。配線７２は、ビア８３を介してローカル配線５１と接続されている。配線７３は、ビア８４を介して、ローカル配線５８と接続されている。配線７４は、コンタクト（Gate-contact）８５を介して、ゲート配線３１と接続されている。配線７５は、コンタクト８６を介して、ゲート配線３４と接続されている。
　Ｍ１配線層の上層であるＭ２配線層に、セルの図面左右両端にかけてＸ方向に延びる配線９１が形成されている。配線９１が、ワード線ＷＬに相当する。配線９１は、ビア１０１を介して配線７４と接続されており、ビア１０２を介して配線７５と接続されている。
　以上の構成により、トランジスタの背面の配線層であるＢＭ０配線層に、電源電圧ＶＳＳを供給する電源配線１２，１３が形成されている。これにより、メタル配線層であるＭ１配線層に電源電圧ＶＳＳを供給する電源配線を形成する必要がなくなるため、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線７２，７３の配線幅を大きくすることができる。これにより、ビット線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度の低下を抑止することができる。
　また、Ｍ１配線層に、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線７２，７３が形成されている。ＢＭ０配線層に、電源電圧ＶＳＳを供給する電源配線１２，１３が形成されている。これにより、ＢＭ０配線層にビット線ＢＬＢ，ＢＬにそれぞれ相当する配線を形成する必要がなくなるため、ＢＭ０配線層における、電源電圧ＶＳＳを供給する電源配線１２，１３の配線幅を大きくすることができる。これにより、電源配線の配線抵抗を抑えることができるため、電源電圧の変動が抑制され、半導体記憶装置の動作速度の低下を抑制できるとともに、動作の安定性を向上することができる。
　また、ＢＭ０配線層およびＭ１配線層に、電源電圧ＶＤＤを供給する電源配線１１，７１がそれぞれ形成されている。これにより、ＢＭ０配線層に形成された電源配線１１の配線幅を小さくすることができ、電源電圧ＶＳＳを供給する電源配線１２，１３の配線幅を大きくすることができるため、電源配線の配線抵抗を抑えることができる。したがって、電源電圧の変動が抑制されるため、半導体記憶装置の動作速度の低下を抑制できるとともに、動作の安定性を向上することができる。
　また、電源電圧ＶＤＤを供給する電源配線７１が、配線７２と配線７３との間に形成されている。これにより、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線７２，７３間のクロストークノイズが抑制されるため、半導体記憶装置の性能の劣化および信頼性の低下を抑止することができる。
　（第２ＳＲＡＭセル）
　図５～図７は本実施形態に係る第２ＳＲＡＭセルのレイアウト構造の例を示す図である。具体的には、図５（ａ）は、セル上部を示し、図５（ｂ）はセル下部を示す。図６（ａ）は線Ｘ６－Ｘ６’の断面、図６（ｂ）は線Ｘ７－Ｘ７’の断面、図６（ｃ）は線Ｘ８－Ｘ８’の断面、図７（ａ）は線Ｘ９－Ｘ９’の断面、図７（ｂ）は線Ｘ１０－Ｘ１０’の断面である。
　上述したように、第２ＳＲＡＭセルＣ２には、図４のＳＲＡＭ回路が構成されている。
　図５（ｂ）に示すように、ＢＭ０配線層に、セル上下両端にかけてＹ方向に延びる電源配線２１１および配線２１２，２１３が形成されている。電源配線２１１は、電源電圧ＶＤＤを供給する。配線２１２，２１３は、ビット線ＢＬＢ，ＢＬにそれぞれ相当する。
　ＢＭ１配線層には、セル左右両端にかけてＸ方向に延びる電源配線１２１が形成されている。電源配線１２１は、電源電圧ＶＳＳを供給する。なお、電源配線１２１は、第２ＳＲＡＭセルＣ２内の他の配線、トランジスタ等と接続されていない。
　Ｐ型基板上（図示省略）のＮ型トランジスタ領域に、Ｎ型トランジスタのチャネル、ソースおよびドレインを構成する複数のアクティブ領域が形成されている。具体的に、Ｎ型トランジスタ領域には、アクティブ領域Ｎ３，Ｎ４が形成されている。アクティブ領域Ｎ３，Ｎ４は、平面視で、配線２１２，２１３とそれぞれ重なっている。
　Ｎ型トランジスタ領域では、アクセストランジスタＰＧ２、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ１が形成されている。アクセストランジスタＰＧ２、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ１は、チャネルとして、平面視で重なる３枚のシート構造からなり、Ｙ方向に延びるナノシート２２１～２２４をそれぞれ有する。すなわち、アクセストランジスタＰＧ２、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ１はナノシートＦＥＴである。
　アクティブ領域Ｎ３において、アクセストランジスタＰＧ２のソースとなる部分（領域２４０）は、配線２１２と平面視で重なる位置に設けられたビア（via）３１１を介して、配線２１２と接続されている。アクティブ領域Ｎ４において、アクセストランジスタＰＧ１のソースとなる部分（領域２４５）は、配線２１３と平面視で重なる位置に設けられたビア３１２を介して、配線２１３と接続されている。
　Ｎ型ウェル上（図示省略）のＰ型トランジスタ領域に、Ｐ型トランジスタのチャネル、ソースおよびドレインを構成する複数のアクティブ領域が形成されている。具体的に、Ｐ型トランジスタ領域には、アクティブ領域Ｐ３，Ｐ４が形成されている。アクティブ領域Ｐ３，Ｐ４は、平面視で、電源配線２１１と重なっている。
　Ｐ型トランジスタ領域では、ロードトランジスタＰＵ１，ＰＵ２が形成されている。ロードトランジスタＰＵ１，ＰＵ２は、チャネルとして、平面視で重なる３枚のシート構造からなり、Ｙ方向に延びるナノシート２２５，２２６をそれぞれ有する。すなわち、ロードトランジスタＰＵ１，ＰＵ２はナノシートＦＥＴである。なお、ナノシート２２１～２２４のＸ方向の幅は、ナノシート２２５，２２６のＸ方向の幅の２倍となっている。
　図５（ｂ）に示すように、Ｘ方向に延びるゲート配線（Gate）２３１～２３４が形成されている。ゲート配線２３１は、ナノシート２２１のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線２３２は、ナノシート２２５，２２２のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線２３３は、ナノシート２２３，２２６のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線２３４は、ナノシート２２４のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線２３１は、アクセストランジスタＰＧ２のゲートに対応する。ゲート配線２３２は、ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１のゲートに対応する。ゲート配線２３３は、ドライブトランジスタＰＤ２およびロードトランジスタＰＵ２のゲートに対応する。ゲート配線２３４は、アクセストランジスタＰＧ１のゲートに対応する。
　ローカル配線層には、Ｘ方向に延びるローカル配線２５１～２５８が形成されている。ローカル配線２５１は、アクティブ領域Ｎ３における領域２４０と接続されている。ローカル配線２５２は、アクティブ領域Ｐ３における領域２４６と接続されている。ローカル配線２５３は、アクティブ領域Ｎ４における領域２４３と接続されている。ローカル配線２５４は、アクティブ領域Ｎ３における領域２４１およびアクティブ領域Ｐ４における領域２４８と接続されている。ローカル配線２５５は、アクティブ領域Ｐ３における領域２４７およびアクティブ領域Ｎ４における領域２４４と接続されている。ローカル配線２５６は、アクティブ領域Ｎ３における領域２４２と接続されている。ローカル配線２５７は、アクティブ領域Ｐ４における領域２４９と接続されている。ローカル配線２５８は、アクティブ領域Ｎ４における領域２４５と接続されている。
　領域２４０は、アクティブ領域Ｎ３におけるアクセストランジスタＰＧ２のソースとなる部分である。領域２４１は、アクティブ領域Ｎ３における、アクセストランジスタＰＧ２のドレインおよびドライブトランジスタＰＤ２のドレインとなる部分である。領域２４２は、アクティブ領域Ｎ３におけるドライブトランジスタＰＤ２のソースとなる部分である。領域２４３は、アクティブ領域Ｎ４におけるドライブトランジスタＰＤ１のソースとなる部分である。領域２４４は、アクティブ領域Ｎ４における、ドライブトランジスタＰＤ１のドレインおよびアクセストランジスタＰＧ１のドレインとなる部分である。領域２４５は、アクティブ領域Ｎ４におけるアクセストランジスタＰＧ１のソースとなる部分である。領域２４６は、アクティブ領域Ｐ３におけるロードトランジスタＰＵ１のソースとなる部分である。領域２４７は、アクティブ領域Ｐ３におけるロードトランジスタＰＵ１のドレインとなる部分である。領域２４８は、アクティブ領域Ｐ４におけるロードトランジスタＰＵ２のドレインとなる部分である。領域２４９は、アクティブ領域Ｐ４におけるロードトランジスタＰＵ２のソースとなる部分である。
　ローカル配線２５４は、シェアードコンタクト(Shared-contact)２６１を介して、ゲート配線２３２と接続されている。ローカル配線２５５は、シェアードコンタクト２６２を介して、ゲート配線２３３と接続されている。なお、ゲート配線２３３、ローカル配線２５５およびシェアードコンタクト２６２が第１ノードＮＡに相当する。ゲート配線２３２、ローカル配線２５４およびシェアードコンタクト２６１が第２ノードＮＢに相当する。
　図５（ａ）に示すように、Ｍ１配線層に、セルの図面上下両端にかけてＹ方向に延びる電源配線２７１～２７３が形成されている。また、配線２７４，２７５が形成されている。電源配線２７１は、電源電圧ＶＤＤを供給する。電源配線２７２，２７３は、電源電圧ＶＳＳを供給する。電源配線２７１は、平面視で、アクティブ領域Ｐ３，Ｐ４およびと電源配線２１１と重なっている。電源配線２７２は、平面視で、アクティブ領域Ｎ３および配線２１２と重なっている。電源配線２７３は、平面視で、アクティブ領域Ｎ４および配線２１３と重なっている。
　電源配線２７１は、ビア２８１を介してローカル配線２５２と接続されており、ビア２８２を介してローカル配線２５７と接続されている。電源配線２７２は、ビア２８３を介して、ローカル配線２５６と接続されている。電源配線２７３は、ビア２８４を介して、ローカル配線２５３と接続されている。配線２７４は、コンタクト２８５を介して、ゲート配線２３１と接続されている。配線２７５は、コンタクト２８６を介して、ゲート配線２３４と接続されている。
　Ｍ２配線層に、セルの図面左右両端にかけてＸ方向に延びる配線２９１が形成されている。配線２９１が、ワード線ＷＬに相当する。配線２９１は、ビア３０１を介して配線２７４と接続されており、ビア３０２を介して配線２７５と接続されている。
　以上の構成により、メタル配線層であるＭ１配線層に、電源電圧ＶＳＳを供給する電源配線２７２，２７３が形成されている。これにより、トランジスタの背面の配線層であるＢＭ０配線層に電源電圧ＶＳＳを供給する電源配線を形成する必要がなくなるため、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線２１２，２１３の配線幅を大きくすることができる。これにより、ビット線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度の低下を抑止することができる。
　また、Ｍ１配線層に、電源電圧ＶＳＳを供給する電源配線２７２，２７３が形成されている。ＢＭ０配線層に、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線２１２，２１３が形成されている。これにより、Ｍ１配線層にビット線ＢＬＢ，ＢＬにそれぞれ相当する配線を形成する必要がなくなるため、Ｍ１配線層における、電源電圧ＶＳＳを供給する電源配線２７２，２７３の配線幅を大きくすることができる。これにより、電源配線の配線抵抗を抑えることができるため、電源電圧の変動が抑制され、半導体記憶装置の動作速度の低下を抑制できるとともに、動作の安定性を向上することができる。
　また、ＢＭ０配線層およびＭ１配線層に、電源電圧ＶＤＤを供給する電源配線２１１，２７１がそれぞれ形成されている。これにより、Ｍ１配線層に形成された電源配線２７１の配線幅を小さくすることができ、電源電圧ＶＳＳを供給する電源配線２７２，２７３の配線幅を大きくすることができるため、電源配線の配線抵抗を抑えることができる。したがって、電源電圧の変動が抑制されるため、半導体記憶装置の動作速度の低下を抑制できるとともに、動作の安定性を向上することができる。
　また、電源電圧ＶＤＤを供給する電源配線２１１が、配線２１２と配線２１３との間に形成されている。これにより、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線２１２，２１３間のクロストークノイズが抑制されるため、半導体記憶装置の性能の劣化および信頼性の低下を抑止することができる。
　（回路ブロックの構成）
　図８～図１１は本実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例を示す図である。具体的には、図８は回路ブロックにおけるＭ１配線層の平面図であり、図９は回路ブロックにおけるＢＭ０配線層およびＢＭ１配線層の平面図である。図１０（ａ）は図８および図９における領域Ｓ１のセル上部の平面図であり、図１０（ｂ）は図８および図９における領域Ｓ１のセル下部の平面図であり、図１１は図１０のＸ１１－Ｘ１１’断面である。なお、図８では、ＳＲＡＭセルのセル枠と、Ｍ１配線層に形成された配線のみを図示しており、図９では、ＳＲＡＭセルのセル枠と、ＢＭ０配線層およびＢＭ１配線層に形成された配線のみを図示している。
　図８および図９の回路ブロックには、メモリセルアレイＡ１が形成されている。メモリセルアレイＡ１には、セル列ＣＲ１とセル列ＣＲ２とがＸ方向に交互に並んで配置されている。セル列ＣＲ１は、Ｙ方向に並んだ複数の第１ＳＲＡＭセルＣ１で構成されている。セル列ＣＲ２は、Ｙ方向に並んだ複数の第２ＳＲＡＭセルＣ２で構成されている。なお、図８および図９では、セル列ＣＲ２には、図５の第２ＳＲＡＭセルＣ２がＸ方向に反転されたものが配置されている。
　図８に示すように、セル列ＣＲ１では、Ｍ１配線層において、Ｙ方向に並んだ複数の第１ＳＲＡＭセルＣ１が、Ｙ方向に延びる電源配線７１（電源電圧ＶＤＤを供給する電源配線）および配線７２，７３（ビット線ＢＬＢ，ＢＬ）に共通に接続される。セル列ＣＲ２では、Ｍ１配線層において、Ｙ方向に並んだ複数の第２ＳＲＡＭセルＣ２が、Ｙ方向に延びる電源配線２７１（電源電圧ＶＤＤを供給する電源配線）および電源配線２７２，２７３（電源電圧ＶＳＳを供給する電源配線）に共通に接続される。
　また、図８および図１０（ａ）に示すように、Ｍ１配線層における配線は、図面左側から図面右側に掛けて、配線７２、電源配線７１、配線７３、電源配線２７３、電源配線２７１、電源配線２７２の順にＸ方向に並んで配置されている。
　図９に示すように、セル列ＣＲ１では、ＢＭ０配線層において、Ｙ方向に並んだ複数の第１ＳＲＡＭセルＣ１が、Ｙ方向に延びる電源配線１１（電源電圧ＶＤＤを供給する電源配線）および電源配線１２，１３（電源電圧ＶＳＳを供給する電源配線）に共通に接続される。セル列ＣＲ２では、ＢＭ０配線層において、Ｙ方向に並んだ複数の第２ＳＲＡＭセルＣ２が、Ｙ方向に延びる電源配線２１１（電源電圧ＶＤＤを供給する配線）および配線２１２，２１３（ビット線ＢＬＢ，ＢＬ）に共通に接続される。また、ＢＭ１配線層において、Ｘ方向に延びている複数の電源配線１２１（電源電圧ＶＳＳを供給する電源配線）がＹ方向に並んで配置されており、各電源配線１２１がビア１３１，１３２（図９では図示省略）をそれぞれ介して、ＢＭ０配線層における電源配線１２，１３と接続されている。
　また、図９および図１０（ｂ）に示すように、ＢＭ１配線層における配線は、図面左側から図面右側に掛けて、電源配線１２、電源配線１１、電源配線１３、配線２１３、電源配線２１１、配線２１２の順にＸ方向に並んで配置されている。
　以上の構成により、本実施形態に係る回路ブロックは、第１ＳＲＡＭセルＣ１では、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線７２，７３が、メタル配線層であるＭ１配線層に形成されている。第２ＳＲＡＭセルＣ２では、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線２１２，２１３が、トランジスタの背面の配線層であるＢＭ０配線層に形成されている。これにより、第１ＳＲＡＭセルＣ１内および第２ＳＲＡＭセルＣ２内では、ビット線対を構成するビット線ＢＬ，ＢＬＢが同一の配線層に形成されるため、ビット線対間での特性のアンバランスが生じにくくなる。また、ビット線ＢＬＢ，ＢＬが同一の配線層に形成されることから、ビット線対の配線のプロセスばらつきが互いに独立して発生することはない。したがって、ＳＲＡＭセルの歩留まり低下および信頼性低下が生じにくくなり、設計マージンを大きくとる必要がなくなるため、半導体記憶装置の動作速度低下などの性能低下を抑止することができる。
　また、第１ＳＲＡＭセルＣ１では、Ｍ１配線層において、電源電圧ＶＤＤを供給する電源配線７１が、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線７２，７３間に形成されている。第２ＳＲＡＭセルＣ２では、ＢＭ０配線層において、電源電圧ＶＤＤを供給する電源配線２１１が、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線２１２，２１３間に形成されている。これにより、第１ＳＲＡＭセルＣ１内および第２ＳＲＡＭセルＣ２内において、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線間のクロストークノイズが抑制されるため、半導体記憶装置の性能の劣化および信頼性の低下を抑止することができる。
　また、ＢＭ０配線層には、Ｙ方向に延びており、電源電圧ＶＳＳを供給する複数の電源配線１２，１３が形成されている。ＢＭ１配線層には、Ｘ方向に延びており、電源電圧ＶＳＳを供給する複数の電源配線１２１が形成されている。電源配線１２，１３は、電源配線１２１と接続されている。これにより、ＢＭ０配線層およびＢＭ１配線層には、電源電圧ＶＳＳを供給する電源配線がメッシュ状に形成されるため、電源電圧を供給する配線の配線抵抗が小さくなり、電源電圧の変動が抑制されるため、半導体記憶装置の動作速度の低下を抑制できるとともに、動作の安定性を向上することができる。　また、ＢＭ１配線層における配線は、図面左側から図面右側に掛けて、電源配線１２、電源配線１１、電源配線１３、配線２１３、電源配線２１１、配線２１２の順にＸ方向に並んで配置されている。これにより、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線２１２，２１３が、ＳＲＡＭセル内および隣接するＳＲＡＭセル同士の間において、隣接して配置されないため、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線間のクロストークノイズが抑制され、半導体記憶装置の性能の劣化および信頼性の低下を抑止することができる。
　また、Ｍ１配線層における配線は、図面左側から図面右側に掛けて、配線７２、電源配線７１、配線７３、電源配線２７３、電源配線２７１、電源配線２７２の順にＸ方向に並んで配置されている。これにより、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線７２，７３が、ＳＲＡＭセル内および隣接するＳＲＡＭセル同士の間において、隣接して配置されないため、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線間のクロストークノイズが抑制され、半導体記憶装置の性能の劣化および信頼性の低下を抑止することができる。
　なお、上述した、トランジスタの背面側に形成された電源配線は、トランジスタが構成される半導体チップとは別の半導体チップを用いて構成してもかまわない。
　図１２（ａ）は実施形態に係る半導体集積回路装置の他の構成例である。図１２（ａ）に示す半導体集積回路装置４００は、第１半導体チップ４０１（チップＡ）と、第２半導体チップ４０２（チップＢ）とが、積層されることによって構成されている。チップＡは、上述したＳＲＡＭセル等が配置されている。チップＢは、表面に設けられた配線層に電源配線が形成されている。チップＢは、チップＡの背面側に、バンプ等を用いて張り合わされている。
　図１２（ｂ）は本構成例における、図１の第１ＳＲＡＭセルＣ１の線Ｘ１－Ｘ１’の断面を示す。図１２（ｂ）に示すように、チップＢの表面に設けられた配線層に、ＶＤＤを供給する電源配線１１と、ＶＳＳを供給する電源配線１２，１３とが形成されている。電源配線１１は、チップＡの領域４６と、電源配線１１と平面視で重なる位置に設けられたビア１１３を介して接続されている。電源配線１３は、チップＡの領域４３と、電源配線１３と平面視で重なる位置に設けられたビア１１２を介して接続される。なお、図示は省略しているが、電源配線１２は、チップＡの領域４２と、電源配線１２と平面視で重なる位置に設けられたビア１１１を介して接続される。また、この場合、図示は省略するが、第２ＳＲＡＭセルＣ２の電源配線２１１および配線２１２，２１３も第１ＳＲＡＭセルＣ１の電源配線１１～１３と同様にチップＢの表面に設けられた配線層に形成される。
　（変形例１）
　図１３は実施形態に係る第１ＳＲＡＭセルのレイアウト構造の他の例を示す平面図であり、図１４は実施形態に係る第２ＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的は、図１３は第１ＳＲＡＭセルＣ１のセル下部であり、図１４は第２ＳＲＡＭセルＣ２のセル下部である。なお、本変形例では、図１３の第１ＳＲＡＭセルＣ１の上部は図１（ａ）と同じであり、図１４の第２ＳＲＡＭセルＣ２の上部は図５（ａ）と同じである。
　図１３および図１４では、図１および図５とそれぞれ比較すると、ＢＭ１配線層に、電源配線１２１に代えて、電源配線１２２が形成されている。
　具体的には、ＢＭ１配線層には、Ｘ方向に延びる電源配線１２２が形成されている。電源配線１２２は、電源電圧ＶＤＤを供給する。図１３の第１ＳＲＡＭセルＣ１では、電源配線１２２は、ビア１３３を介して、ＢＭ０配線層における電源配線１１と接続されている。図１４の第２ＳＲＡＭセルＣ２では、電源配線１２２は、ビア３３１を介して、ＢＭ０配線層における電源配線２１１と接続されている。
　図８および図９の回路ブロックに、図１３の第１ＳＲＡＭセルＣ１および図１４の第２ＳＲＡＭセルＣ２が配置された場合、ＢＭ１配線層において、複数の電源配線１２２が、Ｙ方向に並んで配置されることとなる。
　本変形例よれば、第１ＳＲＡＭセルＣ１および第２ＳＲＡＭセルＣ２に供給される電源電圧ＶＤＤを強化することができる。
　その他、図１および図５と同様の効果を得ることができる。
　なお、図８および図９の回路ブロックにおいて、図１の第１ＳＲＡＭセルＣ１および図５の第２ＳＲＡＭセルＣ２の一部または全部に代えて、図１３の第１ＳＲＡＭセルＣ１および図１４の第２ＳＲＡＭセルＣ２を配置してもよい。この場合、例えば、Ｙ方向において、Ｎ行（Ｎは２以上の整数）ごとに、図１の第１ＳＲＡＭセルＣ１および図５の第２ＳＲＡＭセルＣ２に代えて、図１３の第１ＳＲＡＭセルＣ１および図１４の第２ＳＲＡＭセルＣ２を配置してもよい。
　（変形例２）
　図１５は実施形態に係る第１ＳＲＡＭセルのレイアウト構造の他の例を示す平面図であり、図１６は実施形態に係る第２ＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的には、図１５は第１ＳＲＡＭセルＣ１のセル下部であり、図１６は第２ＳＲＡＭセルＣ２のセル下部である。なお、本変形例では、図１５の第１ＳＲＡＭセルＣ１の上部は図１（ａ）と同じであり、図１６の第２ＳＲＡＭセルＣ２の上部は図５（ａ）と同じである。
　図１５および図１６では、図１および図５とそれぞれ比較すると、ＢＭ１配線層に、電源配線１２１に代えて、電源配線１２３，１２４が形成されている。
　具体的には、ＢＭ１配線層には、Ｘ方向に延びる電源配線１２３，１２４が形成されている。電源配線１２３は、図面上端に形成されており、電源電圧ＶＤＤを供給する。電源配線１２４は、図面下端に形成されており、電源電圧ＶＳＳを供給する。図１５の第１ＳＲＡＭセルＣ１では、電源配線１２３は、ビア１３４を介して、ＢＭ０配線層における電源配線１１と接続されている。図１５の第１ＳＲＡＭセルＣ１では、電源配線１２４は、ビア１３５を介してＢＭ０配線層における電源配線１２と接続されており、ビア１３６を介してＢＭ０配線層における電源配線１３と接続されている。図１６の第２ＳＲＡＭセルＣ２では、電源配線１２３は、ビア３３２を介して、ＢＭ０配線層における電源配線２１１と接続されている。
　図８および図９の回路ブロックに、図１５の第１ＳＲＡＭセルＣ１および図１６の第２ＳＲＡＭセルＣ２が配置された場合、ＢＭ１配線層において、電源配線１２３，１２４が、Ｙ方向に交互に並んで配置されることとなる。
　本変形例によれば、第１ＳＲＡＭセルＣ１および第２ＳＲＡＭセルＣ２に供給される電源電圧ＶＤＤ，ＶＳＳを強化することができる。
　その他、図１および図５と同様の効果を得ることができる。
　なお、図１５および図１６では、電源配線１２３，１２４が図面上端および図面下端に形成されているが、これに限られない。また、電源配線１２３，１２４の配線幅は同じであってもよいし、異なっていてもよい。
　なお、上述の各実施形態および変形例における第１ＳＲＡＭセルＣ１は、ＢＭ０配線層およびＭ１配線層に、電源電圧ＶＤＤを供給する電源配線１１，７１がそれぞれ形成されているが、電源配線１１，７１の少なくともいずれか一方が形成されていればよい。例えば、Ｍ１配線層の電源配線７１のみを形成した場合、ＢＭ０配線層における、電源電圧ＶＳＳを供給する電源配線１２，１３の配線幅を大きくすることができるため、第１ＳＲＡＭセルＣ１に供給される電源電圧ＶＳＳを強化することができる。一方、ＢＭ０配線層の電源配線１１のみを形成した場合、Ｍ１配線層における、ビット線ＢＬＢ，ＢＬに相当する配線７２，７３の配線幅を大きくすることができるため、ビット線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度の低下を抑止することができる。
　また、上述の各実施形態および変形例における第２ＳＲＡＭセルＣ２は、ＢＭ０配線層およびＭ１配線層に、電源電圧ＶＤＤを供給する電源配線２１１，２７１がそれぞれ形成されているが、電源配線２１１，２７１の少なくともいずれか一方が形成されていればよい。例えば、ＢＭ０配線層の電源配線２１１のみを形成した場合、Ｍ１配線層における、電源電圧ＶＳＳを供給する電源配線２７２，２７３の配線幅を大きくすることができるため、第２ＳＲＡＭセルＣ２に供給される電源電圧ＶＳＳを強化することができる。一方、Ｍ１配線層の電源配線２７１のみを形成した場合、ＢＭ０配線層における、ビット線ＢＬＢ，ＢＬに相当する配線２１２，２１３の配線幅を大きくすることができるため、ビット線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度の低下を抑止することができる。
　また、上述の各実施形態および変形例では、各トランジスタはそれぞれ３枚のナノシートを備えるものとしたが、トランジスタの一部または全部は、１枚，２枚または４枚以上のナノシートを備えてもよい。
　また、上述の各実施形態および変形例では、ナノシートの断面形状は長方形としているが、これに限られるものではない。例えば、正方形、円形、楕円形等であってもよい。
　また、上述の各実施形態および変形例では、ナノシート２１～２４のＸ方向の幅はナノシート２５，２６のＸ方向の幅の２倍であるが、これに限られない。ナノシート２１～２６のそれぞれのＸ方向の幅は、ＳＲＡＭ回路の動作安定性等を考慮して決定すればよい。
　また、上述の各実施形態および変形例では、シェアードコンタクト６１，６２はコンタクト（Gate-Contact）やローカル配線と同プロセス工程で製造されてもよいし、別プロセス工程にて製造されてもよい。
　また、上述の各実施形態および変形例では、第１ＳＲＡＭセルＣ１におけるロードトランジスタＰＵ１，ＰＵ２のソース（領域４６，４９）、および、第２ＳＲＡＭセルＣ２におけるロードトランジスタＰＵ１，ＰＵ２のソース（領域２４６，２４９）に電源電圧ＶＤＤを供給する電源は、半導体集積回路の外部から供給される電源に限られず、半導体集積回路の内部で生成される電源であったり、半導体記憶装置の内部で生成される電源などであってもよい。
　本開示では、トランジスタの背面側に配線を設けたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の性能低下を抑止することができる。
　１１～１３，７１，１２１～１２４，２１１，２７１～２７３　電源配線
　１１１～１１４，３１１～３１４　ビア
　２１～２６　ナノシート
　３１～３４　ゲート配線
　４０～４９，２４０～２４９　領域
　７２，７３，２１２，２１３　配線
　Ｃ１　第１ＳＲＡＭセル
　Ｃ２　第２ＳＲＡＭセル
　ＰＵ１，ＰＵ２　ロードトランジスタ
　ＰＤ１，ＰＤ２　ドライブトランジスタ
　ＰＧ１，ＰＧ２　アクセストランジスタ
　ＢＬ，ＢＬＢ　ビット線
　ＷＬ　ワード線

Claims (11)

  1. 　複数のＳＲＡＭセルを含む半導体記憶装置であって、
    　前記ＳＲＡＭセルは、
    　ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが前記第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
    　ソースが前記第１ビット線と相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと
    　を備え、
    　前記複数のＳＲＡＭセルは、
    　第１ＳＲＡＭセルと、
    　前記第１ＳＲＡＭセルと第１方向に並んで配置された第２ＳＲＡＭセルとを含み、
    　前記第１ＳＲＡＭセルの前記第１ビット線は、前記第１～第６トランジスタよりも上層のメタル配線層に形成されており、第２方向に延びる第１配線を含み、
    　前記第１ＳＲＡＭセルの前記第２ビット線は、前記メタル配線層に形成されており、前記第２方向に延びる第２配線を含み、
    　前記第１ＳＲＡＭセルは、
    　前記第１ＳＲＡＭセルの前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第１アクティブ領域と、
    　前記第１ＳＲＡＭセルの前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第２アクティブ領域と、
    　前記第１～第６トランジスタの背面側の第１背面配線層に形成されており、前記第２方向に延びており、前記第２電源に接続されている第１電源配線と、
    　前記第１背面配線層に形成されており、前記第２方向に延びており、前記第２電源に接続されている第２電源配線と、
    　前記第１アクティブ領域における前記第３トランジスタのソースを構成する第１領域と、前記第１電源配線とが重なる位置に形成されており、前記第１領域と前記第１電源配線とを接続する第１ビアと、
    　前記第２アクティブ領域における前記第４トランジスタのソースを構成する第２領域と、前記第２電源配線とが重なる位置に形成されており、前記第２領域と前記第２電源配線とを接続する第２ビアとを備え、
    　前記第２ＳＲＡＭセルの前記第１ビット線は、前記第１背面配線層に形成されており、前記第２方向に延びる第３配線を含み、
    　前記第２ＳＲＡＭセルの前記第２ビット線は、前記第１背面配線層に形成されており、前記第２方向に延びる第４配線を含み、
    　前記第２ＳＲＡＭセルは、
    　前記第２ＳＲＡＭセルの前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第３アクティブ領域と、
    　前記第２ＳＲＡＭセルの前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第４アクティブ領域と、
    　前記第３アクティブ領域における前記第３トランジスタのソースを構成する第３領域と、前記第３配線とが重なる位置に形成されており、前記第３領域と前記第３配線とを接続する第３ビアと、
    　前記第４アクティブ領域における前記第４トランジスタのソースを構成する第４領域と、前記第４配線とが重なる位置に形成されており、前記第４領域と前記第４配線とを接続する第４ビアと、
    　前記メタル配線層に形成されており、前記第２方向に延びており、前記第２電源に接続されている第３電源配線とを備えることを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記第１ＳＲＡＭセルは、前記メタル配線層に形成されており、前記第２方向に延びており、前記第１および第２配線の間に形成されており、前記第１電源と接続されている第４電源配線をさらに備えることを特徴とする半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記第１ＳＲＡＭセルは、
    　前記第１ＳＲＡＭセルの前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第５アクティブ領域と、
    　前記第１ＳＲＡＭセルの前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第６アクティブ領域と、
    　前記第１背面配線層に形成されており、前記第２方向に延びており、前記第１電源に接続されている第５電源配線と、
    　前記第５アクティブ領域における前記第１トランジスタのソースを構成する第５領域と、前記第５電源配線とが重なる位置に形成されており、前記第５領域と前記第５電源配線とを接続する第５ビアと、
    　前記第６アクティブ領域における前記第２トランジスタのソースを構成する第６領域と、前記第５電源配線とが重なる位置に形成されており、前記第６領域と前記第５電源配線とを接続する第６ビアとをさらに備えることを特徴とする半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記第２ＳＲＡＭセルは、
    　前記メタル配線層に形成されており、前記第２方向に延びており、前記第２電源に接続されている第６電源配線と、
    　前記メタル配線層に形成されており、前記第２方向に延びており、前記第３および第６電源配線の間に形成されており、前記第１電源と接続されている第７電源配線とをさらに備えることを特徴とする半導体記憶装置。
  5. 　請求項１記載の半導体記憶装置において、
    　前記第２ＳＲＡＭセルは、
    　前記第２ＳＲＡＭセルの前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第７アクティブ領域と、
    　前記第２ＳＲＡＭセルの前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第８アクティブ領域と、
    　前記第１背面配線層に形成されており、前記第２方向に延びており、前記第１電源に接続されている第８電源配線と、
    　前記第７アクティブ領域における前記第１トランジスタのソースを構成する第７領域と、前記第８電源配線とが重なる位置に形成されており、前記第７領域と前記第８電源配線とを接続する第７ビアと、
    　前記第８アクティブ領域における前記第２トランジスタのソースを構成する第８領域と、前記第８電源配線とが重なる位置に形成されており、前記第８領域と前記第８電源配線とを接続する第８ビアとをさらに備えることを特徴とする半導体記憶装置。
  6. 　請求項１記載の半導体記憶装置において、
    　前記複数のＳＲＡＭセルは、前記第１背面配線層の下層の第２背面配線層に形成されており、前記第１方向に延びており、前記第１および第２電源配線と接続されている第９電源配線をさらに備えることを特徴とする半導体記憶装置。
  7. 　請求項１記載の半導体記憶装置において、
    　前記第１ＳＲＡＭセルは、前記メタル配線層に形成されており、前記第２方向に延びており、前記第１および第２配線の間に形成されており、前記第１電源と接続されている第４電源配線をさらに備え、
    　前記第２ＳＲＡＭセルは、
    　前記メタル配線層に形成されており、前記第２方向に延びており、前記第２電源に接続されている第６電源配線と、
    　前記メタル配線層に形成されており、前記第２方向に延びており、前記第３および第６電源配線の間に形成されており、前記第１電源と接続されている第７電源配線とをさらに備え、
    　前記複数のＳＲＡＭセルにおいて、前記第２方向に並んだ複数の前記第１ＳＲＡＭセルを含む第１セル列と、前記第２方向に並んだ複数の前記第２ＳＲＡＭセルを含む第２セル列とが、前記第１方向に交互に並んで配置されており、
    　前記第１セル列において、前記複数の第１ＳＲＡＭセルは、同一の前記第１配線、同一の前記第２配線、および、同一の前記第４電源配線に共通に接続されており、
    　前記第２セル列において、前記複数の第２ＳＲＡＭセルは、同一の前記第３電源配線、同一の前記第６電源配線、および、同一の前記第７電源配線に共通に接続されていることを特徴とする半導体記憶装置。
  8. 　請求項１記載の半導体記憶装置において、
    　前記第１ＳＲＡＭセルは、
    　前記第１ＳＲＡＭセルの前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第５アクティブ領域と、
    　前記第１ＳＲＡＭセルの前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第６アクティブ領域と、
    　前記第１背面配線層に形成されており、前記第２方向に延びており、前記第１電源に接続されている第５電源配線と、
    　前記第５アクティブ領域における前記第１トランジスタのソースを構成する第５領域と、前記第５電源配線とが重なる位置に形成されており、前記第５領域と前記第５電源配線とを接続する第５ビアと、
    　前記第６アクティブ領域における前記第２トランジスタのソースを構成する第６領域と、前記第５電源配線とが重なる位置に形成されており、前記第６領域と前記第５電源配線とを接続する第６ビアとをさらに備え、
    　前記第２ＳＲＡＭセルは、
    　前記第２ＳＲＡＭセルの前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第７アクティブ領域と、
    　前記第２ＳＲＡＭセルの前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第８アクティブ領域と、
    　前記第１背面配線層に形成されており、前記第２方向に延びており、前記第１電源に接続されている第８電源配線と、
    　前記第７アクティブ領域における前記第１トランジスタのソースを構成する第７領域と、前記第８電源配線とが重なる位置に形成されており、前記第７領域と前記第８電源配線とを接続する第７ビアと、
    　前記第８アクティブ領域における前記第２トランジスタのソースを構成する第８領域と、前記第８電源配線とが重なる位置に形成されており、前記第８領域と前記第８電源配線とを接続する第８ビアとをさらに備え、
    　前記複数のＳＲＡＭセルにおいて、前記第２方向に並んだ複数の前記第１ＳＲＡＭセルを含む第１セル列と、前記第２方向に並んだ複数の前記第２ＳＲＡＭセルを含む第２セル列とが、前記第１方向に交互に並んで配置されており、
    　前記第１セル列において、前記複数の第１ＳＲＡＭセルは、同一の前記第１電源配線、同一の前記第２電源配線、および、同一の前記第５電源配線に共通に接続されており、
    　前記第２セル列において、前記複数の第２ＳＲＡＭセルは、同一の前記第３配線、同一の前記第４配線、および、同一の前記第８電源配線に共通に接続されていることを特徴とする半導体記憶装置。
  9. 　請求項８に記載の半導体記憶装置において、
    　前記複数のＳＲＡＭセルは、
    　前記第１背面配線層の下層の第２背面配線層に形成されており、前記第１方向に延びており、前記第２電源と接続されている複数の第９電源配線を備え、
    　前記第１方向に並んで配置された前記第１ＳＲＡＭセルにおける前記第１および第２電源配線は、同一の前記第９電源配線に共通に接続されていることを特徴とする半導体記憶装置。
  10. 　請求項１に記載の半導体記憶装置において、
    　前記第１ＳＲＡＭセルは、
    　前記第１ＳＲＡＭセルの前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第５アクティブ領域と、
    　前記第１ＳＲＡＭセルの前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第６アクティブ領域と、
    　前記第１背面配線層に形成されており、前記第２方向に延びており、前記第１電源に接続されている第５電源配線と、
    　前記第５アクティブ領域における前記第１トランジスタのソースを構成する第５領域と、前記第５電源配線とが重なる位置に形成されており、前記第５領域と前記第５電源配線とを接続する第５ビアと、
    　前記第６アクティブ領域における前記第２トランジスタのソースを構成する第６領域と、前記第５電源配線とが重なる位置に形成されており、前記第６領域と前記第５電源配線とを接続する第６ビアとをさらに備え、
    　前記第２ＳＲＡＭセルは、
    　前記第２ＳＲＡＭセルの前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第７アクティブ領域と、
    　前記第２ＳＲＡＭセルの前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第２方向に延びているナノシートを含む第８アクティブ領域と、
    　前記第１背面配線層に形成されており、前記第２方向に延びており、前記第１電源に接続されている第８電源配線と、
    　前記第７アクティブ領域における前記第１トランジスタのソースを構成する第７領域と、前記第８電源配線とが重なる位置に形成されており、前記第７領域と前記第８電源配線とを接続する第７ビアと、
    　前記第８アクティブ領域における前記第２トランジスタのソースを構成する第８領域と、前記第８電源配線とが重なる位置に形成されており、前記第８領域と前記第８電源配線とを接続する第８ビアとをさらに備え、
    　前記複数のＳＲＡＭセルは、前記第１背面配線層の下層の第２背面配線層に形成されており、前記第１方向に延びており、前記第５および第８電源配線に接続されている第１０電源配線をさらに備えることを特徴とする半導体記憶装置。
  11. 　請求項１０に記載の半導体記憶装置において、
    　前記複数のＳＲＡＭセルは、前記第２背面配線層に形成されており、前記第１方向に延びており、前記第１および第２電源配線と接続されている第９電源配線をさらに備えることを特徴とする半導体記憶装置。
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