WO2024252871A1 - 半導体装置 - Google Patents

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武史 香川
是清 伊藤
真臣 原田
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • the present invention relates to a semiconductor device.
  • Patent document 1 describes how an insulating film, a lower electrode, a dielectric film, an upper electrode, a protective film, and a terminal electrode are sequentially formed on a substrate to form a capacitor with an MIM (Metal Insulator Metal) structure.
  • MIM Metal Insulator Metal
  • the present invention has been made to solve the above problems, and aims to provide a semiconductor device that can reduce both ESR and capacitance variation.
  • the semiconductor device of the present invention comprises a substrate having an insulating surface, a lower electrode provided on the insulating surface, a dielectric film provided on the lower electrode, and an upper electrode provided on the dielectric film, and in a cross-sectional view, the upper electrode has a convex shape.
  • the present invention provides a semiconductor device that can reduce both ESR and capacitance variation.
  • FIG. 1 is a plan view illustrating an example of a capacitor according to a first embodiment of the present invention.
  • FIG. 2 is an example of a cross-sectional view of the capacitor shown in FIG. 1 taken along line AA.
  • FIG. 3A is a cross-sectional view that illustrates an example of a step of forming an insulating layer in the first embodiment.
  • FIG. 3B is a cross-sectional view that illustrates an example of a step of forming a lower electrode in the first embodiment.
  • FIG. 3C is a cross-sectional view that illustrates an example of a step of forming a dielectric film in the first embodiment.
  • FIG. 1 is a plan view illustrating an example of a capacitor according to a first embodiment of the present invention.
  • FIG. 2 is an example of a cross-sectional view of the capacitor shown in FIG. 1 taken along line AA.
  • FIG. 3A is a cross-sectional view that illustrates an example of a step of forming an insulating layer
  • FIG. 3D is a cross-sectional view that illustrates an example of a step of forming a metal film for an upper electrode in the first embodiment.
  • FIG. 3E is a cross-sectional view that illustrates an example of a first step of processing a metal film for an upper electrode in the first embodiment.
  • FIG. 3F is a cross-sectional view that illustrates an example of a second step of processing the metal film for the upper electrode in the first embodiment.
  • FIG. 3G is a cross-sectional view that illustrates an example of a step of forming a via in the dielectric film in the first embodiment.
  • FIG. 3H is a cross-sectional view that illustrates an example of a step of forming a protective layer in the first embodiment.
  • FIG. 3I is a cross-sectional view that illustrates an example of a step of forming external electrodes in the first embodiment.
  • FIG. 4 is a cross-sectional view illustrating an example of a capacitor according to the second embodiment of the present invention.
  • FIG. 5A is a cross-sectional view that illustrates an example of a step of forming an insulating layer in the second embodiment.
  • FIG. 5B is a cross-sectional view that illustrates an example of a step of forming a lower electrode in the second embodiment.
  • FIG. 5C is a cross-sectional view that illustrates an example of a step of forming a dielectric film in the second embodiment.
  • FIG. 5D is a cross-sectional view that illustrates an example of a step of forming a lower layer of the upper electrode in the second embodiment.
  • FIG. 5E is a cross-sectional view that illustrates an example of a step of forming an upper layer of the upper electrode in the second embodiment.
  • FIG. 5F is a cross-sectional view that illustrates an example of a step of forming a via in the dielectric film in the second embodiment.
  • FIG. 5G is a cross-sectional view that illustrates an example of a step of forming a protective layer in the second embodiment.
  • FIG. 5H is a cross-sectional view that illustrates an example of a step of forming external electrodes in the second embodiment.
  • FIG. 6 is a cross-sectional view illustrating an example of a capacitor according to the third embodiment of the present invention.
  • FIG. 7A is a cross-sectional view illustrating an example of a step of forming an insulating layer in the third embodiment.
  • FIG. 7B is a cross-sectional view that illustrates an example of a step of forming a lower electrode in the third embodiment.
  • FIG. 7C is a cross-sectional view illustrating an example of a step of forming a dielectric film in the third embodiment.
  • FIG. 7D is a cross-sectional view that illustrates an example of a step of forming a lower layer of the upper electrode in the third embodiment.
  • FIG. 7A is a cross-sectional view illustrating an example of a step of forming an insulating layer in the third embodiment.
  • FIG. 7B is a cross-sectional view that illustrates an example of a step of forming a lower electrode in the third embodiment.
  • FIG. 7C is a cross-
  • FIG. 7E is a cross-sectional view illustrating an example of a step of forming an upper layer of the upper electrode in the third embodiment.
  • FIG. 7F is a cross-sectional view that illustrates an example of a step of forming a via in the dielectric film in the third embodiment.
  • FIG. 7G is a cross-sectional view that illustrates an example of a step of forming a protective layer in the third embodiment.
  • FIG. 7H is a cross-sectional view that illustrates an example of a step of forming external electrodes in the third embodiment.
  • FIG. 8 is a cross-sectional view illustrating an example of a capacitor according to the fourth embodiment of the present invention.
  • FIG. 8 is a cross-sectional view illustrating an example of a capacitor according to the fourth embodiment of the present invention.
  • FIG. 9A is a cross-sectional view illustrating an example of a step of forming an insulating layer in the fourth embodiment.
  • FIG. 9B is a cross-sectional view that illustrates an example of a step of forming a lower electrode in the fourth embodiment.
  • FIG. 9C is a cross-sectional view illustrating an example of a step of forming a dielectric film in the fourth embodiment.
  • FIG. 9D is a cross-sectional view that illustrates an example of a step of forming a metal film for an upper electrode in the fourth embodiment.
  • FIG. 9E is a cross-sectional view illustrating an example of a first process of processing a metal film for an upper electrode in the fourth embodiment.
  • FIG. 9F is a cross-sectional view illustrating an example of a second process of processing the metal film for the upper electrode in the fourth embodiment.
  • FIG. 9G is a cross-sectional view illustrating an example of a third process of processing the metal film for the upper electrode in the fourth embodiment.
  • FIG. 9H is a cross-sectional view that illustrates an example of a step of forming a via in the dielectric film in the fourth embodiment.
  • FIG. 9I is a cross-sectional view that illustrates an example of a step of forming a protective layer in the fourth embodiment.
  • FIG. 9J is a cross-sectional view illustrating a schematic example of a step of forming external electrodes in the fourth embodiment.
  • FIG. 10 is a cross-sectional view illustrating an example of a capacitor according to the fifth embodiment of the present invention.
  • the present invention is not limited to the following configurations, and can be modified and applied as appropriate within the scope of the present invention. Note that the present invention also includes a combination of two or more of the individual desirable configurations described below.
  • each embodiment will be referred to simply as the "semiconductor device of the present invention.”
  • the shape and arrangement of each component of the semiconductor device of the present invention are not limited to the examples shown in the drawings.
  • the semiconductor device of the present invention may be a capacitor itself, or may be a device that includes a capacitor.
  • FIG. 1 is a plan view showing an example of the capacitor according to embodiment 1 of the present invention.
  • Fig. 2 is an example of a cross-sectional view taken along line AA of the capacitor shown in Fig. 1.
  • the capacitor 1 shown in Figures 1 and 2 comprises a substrate 10 having an insulating surface (main surface) 10a, a lower electrode 21 provided on the insulating surface 10a, a dielectric film 22 provided on the lower electrode 21, and an upper electrode 30 provided on the dielectric film 22.
  • the substrate 10 has a semiconductor substrate 11 and an insulating layer 12 provided on the semiconductor substrate 11, but if the substrate 10 is an insulating substrate such as glass or alumina, the insulating layer 12 can be omitted.
  • the capacitor 1 further includes a protective layer 23 provided on the dielectric film 22 and the upper electrode 30, and an external electrode 24 that penetrates the protective layer 23.
  • the external electrode 24 includes a first external electrode 24A connected to the lower electrode 21 and a second external electrode 24B connected to the upper electrode 30.
  • the first external electrode 24A penetrates the protective layer 23 and the dielectric film 22, and the second external electrode 24B penetrates the protective layer 23.
  • the capacitor 1 may further include a moisture-resistant film (not shown) provided on the dielectric film 22 and the upper electrode 30.
  • the lower electrode 21, the dielectric film 22, and the upper electrode 30 are stacked in this order to form an MIM capacitor structure.
  • charge can be stored in the dielectric film 22.
  • the term "convex shape” refers to a shape having a lower portion and an upper portion disposed on the lower portion, where the entire upper portion is inside the lower portion in a plan view. Therefore, the end face of the upper portion is not particularly limited to a flat surface such as a vertical surface (see FIG. 2), but may be an uneven surface, and for example, the end of the upper portion may be in an overhanging shape (see FIG. 10 described below).
  • the substrate 10, the lower electrode 21, and the upper electrode 30 are all rectangular.
  • the lower electrode 21 is formed within the region of the substrate 10, and in a plan view, the upper electrode 30 is formed within the formation region of the lower electrode 21.
  • the lower portion 30A and the upper portion 30B of the upper electrode 30 are both rectangular.
  • the upper portion 30B is formed within the formation area of the lower portion 30A. That is, in plan view, the lower portion 30A protrudes from the upper portion 30B in a frame shape around the entire periphery of the upper portion 30B.
  • the lower portion 30A is composed of a fringe portion (brim-shaped portion) that protrudes from the upper portion 30B around the entire periphery and a central portion that is located at the same height as the fringe portion, and the upper portion 30B corresponds to the portion of the upper electrode 30 excluding the lower portion 30A.
  • the upper electrode 30 is composed of a single layer.
  • the upper portion 30B of the upper electrode 30 and the lower portion 30A of the upper electrode 30 are composed of the same material, and there is no boundary between them. This makes it possible to prevent the capacitor 1 from being adversely affected by any such boundary.
  • the thickness of the lower portion 30A of the upper electrode 30 is preferably smaller than the thickness of the upper portion 30B of the upper electrode 30. This effectively reduces ESR and capacitance variations.
  • the thickness of the upper portion 30B is preferably 1 ⁇ m or more. This allows the ESR to be further reduced.
  • the thickness of the upper portion 30B is more preferably 1 ⁇ m or more and 5 ⁇ m or less, and even more preferably 3 ⁇ m or more and 5 ⁇ m or less.
  • the thickness of the upper portion 30B may be the thickness of the portion located above the fringe portion of the lower portion 30A.
  • FIG. 3A is a cross-sectional view showing an example of a process for forming an insulating layer in embodiment 1.
  • FIG. 3B is a cross-sectional view showing an example of a process for forming a lower electrode in embodiment 1.
  • FIG. 3C is a cross-sectional view showing an example of a process for forming a dielectric film in embodiment 1.
  • FIG. 3D is a cross-sectional view showing an example of a process for forming a metal film for an upper electrode in embodiment 1.
  • FIG. 3E is a cross-sectional view showing an example of a first process for processing a metal film for an upper electrode in embodiment 1.
  • FIG. 3F is a cross-sectional view showing an example of a second process for processing a metal film for an upper electrode in embodiment 1.
  • 3G is a cross-sectional view showing an example of a process for forming a via in a dielectric film in embodiment 1.
  • FIG. 3H is a cross-sectional view showing an example of a process for forming a protective layer in embodiment 1.
  • FIG. 3I is a cross-sectional view showing an example of a process for forming an external electrode in embodiment 1.
  • FIG. 3A to 3I focus on one capacitor, multiple capacitors may be formed on a substrate at the same time. That is, an aggregate substrate having multiple capacitors may be manufactured and then singulated into individual capacitors. The same applies to the second and subsequent embodiments.
  • an insulating layer 12 made of SiO2 , SiN, Al2O3 , or the like is formed on a semiconductor substrate 11 such as a silicon substrate or a gallium arsenide substrate by a CVD (Chemical Vapor Deposition) method, a PVD (Physical Vapor Deposition) method, or the like.
  • a substrate 10 having an insulating surface 10a is an insulating substrate such as glass or alumina, the insulating layer 12 can be omitted.
  • a lower electrode 21 is formed on the insulating surface 10a (insulating layer 12) by a lift-off method, a plating method, an etching method, or the like.
  • the material of the lower electrode 21 is preferably Cu, Ag, Au, Al, Pt, or an alloy containing at least one of these metals.
  • a resist pattern for the upper portion 30B of the upper electrode 30 is formed by photolithography, and the metal film 30a is processed by etching.
  • the etching time, etc. is adjusted so that a thin film remains.
  • a resist pattern for the lower portion 30A of the upper electrode 30 is formed by photolithography, and the lower portion 30A is formed by etching. At this time, it is preferable to use a method such as dry etching, which has high processing accuracy.
  • the aggregate substrate When manufacturing an aggregate substrate having multiple capacitors, the aggregate substrate is thinned to the desired element thickness by back grinding, and then separated into individual pieces by blade dicing, stealth dicing, plasma dicing, etc. In other words, the aggregate substrate is cut into pieces the size of individual capacitors.
  • Embodiment 2 This embodiment differs from the first embodiment in that the upper electrode is formed of a plurality of layers, two layers in this embodiment.
  • FIG. 4 is a cross-sectional view showing a schematic example of a capacitor according to embodiment 2 of the present invention. Note that FIG. 4 corresponds to the cross-sectional view of the capacitor shown in FIG. 1 taken along line A-A.
  • the upper electrode 30 has a lower layer 31 and an upper layer 32 provided on the lower layer 31. This allows the convex structure of the upper electrode 30 to be formed from different materials, so that by combining a material that is easy to process with a material that has low resistance, the ESR can be further reduced and the capacitance variation can be made smaller. Also, compared to embodiment 1, it is easier to control the film thickness of the lower portion 30A (lower layer 31) of the upper electrode 30.
  • the lower layer 31 corresponds to the lower portion 30A of the upper electrode 30
  • the upper layer 32 corresponds to the upper portion 30B of the upper electrode 30.
  • the upper layer 32 and the lower layer 31 may contain the same material, and the material constituting the upper layer 32 may be the same as the material constituting the lower layer 31. This can prevent a boundary from being formed between the upper layer 32 and the lower layer 31. Therefore, it is possible to prevent the capacitor 2 from being adversely affected by such a boundary.
  • FIG. 5A is a cross-sectional view showing an example of a process for forming an insulating layer in embodiment 2.
  • FIG. 5B is a cross-sectional view showing an example of a process for forming a lower electrode in embodiment 2.
  • FIG. 5C is a cross-sectional view showing an example of a process for forming a dielectric film in embodiment 2.
  • FIG. 5D is a cross-sectional view showing an example of a process for forming a lower layer of an upper electrode in embodiment 2.
  • FIG. 5E is a cross-sectional view showing an example of a process for forming an upper layer of an upper electrode in embodiment 2.
  • FIG. 5F is a cross-sectional view showing an example of a process for forming a via in a dielectric film in embodiment 2.
  • FIG. 5G is a cross-sectional view showing an example of a process for forming a protective layer in embodiment 2.
  • FIG. 5H is a cross-sectional view showing an example of a process for forming an
  • the lower layer 31 of the upper electrode 30 is formed on the dielectric film 22.
  • the material of the lower layer 31 is preferably Cu, Ag, Au, Al, Pt, or an alloy containing at least one of these metals. At this time, it is preferable to use a method such as dry etching, which has high processing accuracy.
  • the lower layer 31 corresponds to the lower portion 30A of the upper electrode 30
  • the upper layer 32 corresponds to the upper portion 30B of the upper electrode 30.
  • the end of the upper layer 32 is in an overhanging shape.
  • the width w of the insulating film 27 overlapping with the upper layer 32 is not particularly limited, but is preferably 1% or more and 50% or less of the width W of the upper layer 32, and more preferably 1% or more and 10% or less.
  • the percentage of width w relative to width W shall be calculated based on widths w and W measured at the same cross section.
  • the semiconductor device of the present invention is not limited to the above-described embodiment, and various applications and modifications can be made within the scope of the present invention with respect to the configuration and manufacturing conditions of the semiconductor device such as a capacitor.
  • ⁇ 5> The semiconductor device according to ⁇ 3>, wherein the upper electrode has a metal layer provided between the upper layer and the lower layer.
  • ⁇ 6> The semiconductor device according to ⁇ 3>, further comprising an insulating film provided between an end of the upper layer and an end of the lower layer.
  • ⁇ 7> The semiconductor device according to any one of ⁇ 2> to ⁇ 6>, wherein the upper layer and the lower layer contain the same material.

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Abstract

絶縁性の表面１０ａを有する基板１０と、絶縁性の表面１０ａ上に設けられた下部電極２１と、下部電極２１上に設けられた誘電体膜２２と、誘電体膜２２上に設けられた上部電極３０と、を備え、断面視において、上部電極３０は、凸型形状である、半導体装置１。

Description

半導体装置
　本発明は、半導体装置に関する。
　特許文献１には、基板上に絶縁膜、下部電極、誘電体膜、上部電極、保護膜及び端子電極を順次形成し、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）構造のキャパシタを形成することが記載されている。
国際公開第２０１８／００３４４５号
　このような構造のキャパシタでは、上部電極の電極膜厚が厚いほうがＥＳＲ（等価直列抵抗）は小さくなる。しかしながら、上部電極が厚いと加工ばらつきが大きくなり、上部電極の面積がばらつくため、容量ばらつきが大きくなる。したがって、ＥＳＲと容量ばらつきはトレードオフの関係にある。キャパシタとして機能し得る半導体装置についても、同様の課題がある。
　本発明は、上記の問題を解決するためになされたものであり、ＥＳＲと容量ばらつきをともに低減可能な半導体装置を提供することを目的とする。
　本発明の半導体装置は、絶縁性の表面を有する基板と、上記絶縁性の表面上に設けられた下部電極と、上記下部電極上に設けられた誘電体膜と、上記誘電体膜上に設けられた上部電極と、を備え、断面視において、上記上部電極は、凸型形状である。
　本発明によれば、ＥＳＲと容量ばらつきをともに低減可能な半導体装置を提供することができる。
図１は、本発明の実施形態１に係るキャパシタの一例を模式的に示す平面図である。 図２は、図１に示すキャパシタのＡ－Ａ線断面図の一例である。 図３Ａは、実施形態１において絶縁層を形成する工程の一例を模式的に示す断面図である。 図３Ｂは、実施形態１において下部電極を形成する工程の一例を模式的に示す断面図である。 図３Ｃは、実施形態１において誘電体膜を形成する工程の一例を模式的に示す断面図である。 図３Ｄは、実施形態１において上部電極用の金属膜を形成する工程の一例を模式的に示す断面図である。 図３Ｅは、実施形態１において上部電極用の金属膜を加工する１回目の工程の一例を模式的に示す断面図である。 図３Ｆは、実施形態１において上部電極用の金属膜を加工する２回目の工程の一例を模式的に示す断面図である。 図３Ｇは、実施形態１において誘電体膜にビアを形成する工程の一例を模式的に示す断面図である。 図３Ｈは、実施形態１において保護層を形成する工程の一例を模式的に示す断面図である。 図３Ｉは、実施形態１において外部電極を形成する工程の一例を模式的に示す断面図である。 図４は、本発明の実施形態２に係るキャパシタの一例を模式的に示す断面図である。 図５Ａは、実施形態２において絶縁層を形成する工程の一例を模式的に示す断面図である。 図５Ｂは、実施形態２において下部電極を形成する工程の一例を模式的に示す断面図である。 図５Ｃは、実施形態２において誘電体膜を形成する工程の一例を模式的に示す断面図である。 図５Ｄは、実施形態２において上部電極の下層を形成する工程の一例を模式的に示す断面図である。 図５Ｅは、実施形態２において上部電極の上層を形成する工程の一例を模式的に示す断面図である。 図５Ｆは、実施形態２において誘電体膜にビアを形成する工程の一例を模式的に示す断面図である。 図５Ｇは、実施形態２において保護層を形成する工程の一例を模式的に示す断面図である。 図５Ｈは、実施形態２において外部電極を形成する工程の一例を模式的に示す断面図である。 図６は、本発明の実施形態３に係るキャパシタの一例を模式的に示す断面図である。 図７Ａは、実施形態３において絶縁層を形成する工程の一例を模式的に示す断面図である。 図７Ｂは、実施形態３において下部電極を形成する工程の一例を模式的に示す断面図である。 図７Ｃは、実施形態３において誘電体膜を形成する工程の一例を模式的に示す断面図である。 図７Ｄは、実施形態３において上部電極の下層を形成する工程の一例を模式的に示す断面図である。 図７Ｅは、実施形態３において上部電極の上層を形成する工程の一例を模式的に示す断面図である。 図７Ｆは、実施形態３において誘電体膜にビアを形成する工程の一例を模式的に示す断面図である。 図７Ｇは、実施形態３において保護層を形成する工程の一例を模式的に示す断面図である。 図７Ｈは、実施形態３において外部電極を形成する工程の一例を模式的に示す断面図である。 図８は、本発明の実施形態４に係るキャパシタの一例を模式的に示す断面図である。 図９Ａは、実施形態４において絶縁層を形成する工程の一例を模式的に示す断面図である。 図９Ｂは、実施形態４において下部電極を形成する工程の一例を模式的に示す断面図である。 図９Ｃは、実施形態４において誘電体膜を形成する工程の一例を模式的に示す断面図である。 図９Ｄは、実施形態４において上部電極用の金属膜を形成する工程の一例を模式的に示す断面図である。 図９Ｅは、実施形態４において上部電極用の金属膜を加工する１回目の工程の一例を模式的に示す断面図である。 図９Ｆは、実施形態４において上部電極用の金属膜を加工する２回目の工程の一例を模式的に示す断面図である。 図９Ｇは、実施形態４において上部電極用の金属膜を加工する３回目の工程の一例を模式的に示す断面図である。 図９Ｈは、実施形態４において誘電体膜にビアを形成する工程の一例を模式的に示す断面図である。 図９Ｉは、実施形態４において保護層を形成する工程の一例を模式的に示す断面図である。 図９Ｊは、実施形態４において外部電極を形成する工程の一例を模式的に示す断面図である。 図１０は、本発明の実施形態５に係るキャパシタの一例を模式的に示す断面図である。
　以下、本発明の半導体装置について説明する。
　しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。
　以下に示す各実施形態は例示であり、異なる実施形態で示す構成の部分的な置換又は組み合わせが可能であることは言うまでもない。実施形態２以降では、実施形態１と共通の事項についての記載は省略し、異なる点を主に説明する。特に、同様の構成による同様の作用効果については、実施形態毎に逐次言及しない。
　以下の説明において、各実施形態を特に区別しない場合、単に「本発明の半導体装置」と言う。本発明の半導体装置及び各構成要素の形状及び配置等は、図示する例に限定されるものではない。
　また、以下においては、本発明の半導体装置の一実施形態として、キャパシタを例にとって説明する。本発明の半導体装置は、キャパシタそのものであってもよく、キャパシタを含む装置であってもよい。
（実施形態１）
　本発明の実施形態１に係るキャパシタについて説明する。図１は、本発明の実施形態１に係るキャパシタの一例を模式的に示す平面図である。図２は、図１に示すキャパシタのＡ－Ａ線断面図の一例である。
　図１及び図２に示すキャパシタ１は、絶縁性の表面（主面）１０ａを有する基板１０と、絶縁性の表面１０ａ上に設けられた下部電極２１と、下部電極２１上に設けられた誘電体膜２２と、誘電体膜２２上に設けられた上部電極３０と、を備えている。
　なお、ここでは、基板１０は、半導体基板１１と、半導体基板１１上に設けられた絶縁層１２とを有しているが、基板１０がガラスやアルミナ等の絶縁性基板の場合は絶縁層１２を省略することができる。
　キャパシタ１は、誘電体膜２２及び上部電極３０上に設けられた保護層２３と、保護層２３を貫通する外部電極２４と、を更に備えている。外部電極２４は、下部電極２１に接続された第１外部電極２４Ａと、上部電極３０に接続された第２外部電極２４Ｂと、を含んでいる。第１外部電極２４Ａは保護層２３及び誘電体膜２２を貫通し、第２外部電極２４Ｂは保護層２３を貫通している。
　なお、キャパシタ１は、誘電体膜２２及び上部電極３０上に設けられた耐湿膜（図示せず）を更に備えていてもよい。
　キャパシタ１において、下部電極２１と誘電体膜２２と上部電極３０とは、この順に積層されており、ＭＩＭキャパシタ構造を構成している。下部電極２１と上部電極３０の間に電圧を印加することにより、誘電体膜２２に電荷を蓄積することができる。
　そして、図２に示すように、断面視において、上部電極３０は、凸型形状である。そのため、容量ばらつきが小さく、かつ、ＥＳＲも小さいキャパシタを実現することができる。より詳細には、容量については、上部電極３０の下側部分３０Ａとなる薄い膜を加工することで規定されるため、そのばらつきが小さくなる。また、ＥＳＲについては、上部電極３０の上側部分３０Ｂが存在し、上部電極３０を厚くできるため、小さくすることができる。
　なお、本明細書中、「凸型形状」とは、下側部分と、下側部分上に設けられた上側部分とを有する形状であって、平面視において上側部分全体が下側部分の内側に存在する形状を意味する。したがって、上側部分の端面は、垂直面（図２参照）のような平面に特に限定されず、凹凸面であってもよく、例えば、上側部分の端部は、オーバーハング状であってもよい（後述する図１０参照）。
　また、本明細書において、基板により近い方を「下」、基板からより遠い方を「上」とする。
　図１に示すように、平面視において、基板１０、下部電極２１及び上部電極３０は、いずれも矩形状である。また、平面視において、下部電極２１は、基板１０の領域内に形成されており、平面視において、上部電極３０は、下部電極２１の形成領域内に形成されている。
　また、図１に示すように、上部電極３０の下側部分３０Ａ及び上側部分３０Ｂは、いずれも矩形状である。また、平面視において、上側部分３０Ｂは、下側部分３０Ａの形成領域内に形成されている。すなわち、平面視において、上側部分３０Ｂの周囲全体において下側部分３０Ａが上側部分３０Ｂから枠状にはみ出している。このように、下側部分３０Ａは、上側部分３０Ｂから周囲全体に突出したフリンジ部（鍔状部）と、フリンジ部と同じ高さに位置する中心部とから構成されており、上側部分３０Ｂは、上部電極３０の、下側部分３０Ａを除く部分に相当する。
　上部電極３０の下側部分３０Ａ及び上側部分３０Ｂのそれぞれの寸法（面内方向の大きさ）は、特に限定されない。例えば、下側部分３０Ａの寸法は、キャパシタ１の所望の容量値に応じて設定することができる。また、上側部分３０Ｂの各辺の長さは、例えば、下側部分３０Ａの対応する辺（隣接する辺）の長さの５０％以上、９９％以下であってもよいが、好ましくは、下側部分３０Ａの対応する辺（隣接する辺）の長さの９０％以上、９９％以下である。
　本実施形態では、図２に示すように、上部電極３０は、単一層から構成されている。すなわち、上部電極３０の上側部分３０Ｂと、上部電極３０の下側部分３０Ａとは、同一材料から構成されており、両者の間に境界は存在していない。そのため、そのような境界に起因する何らかの悪影響をキャパシタ１が受けるのを防止することができる。
　上部電極３０の下側部分３０Ａの厚みは、上部電極３０の上側部分３０Ｂの厚みより小さいことが好ましい。これにより、ＥＳＲ及び容量ばらつきを効果的に低減することができる。
　下側部分３０Ａの厚みは、１μｍ未満であることが好ましい。これにより、容量ばらつきをより低減することができる。下側部分３０Ａの厚みは、０．０５μｍ以上、０．５μｍ以下であることがより好ましく、０．０５μｍ以上、０．１μｍ以下であることが更に好ましい。ここで、下側部分３０Ａの厚みは、下側部分３０Ａのフリンジ部の厚みであってもよい。
　上側部分３０Ｂの厚みは、１μｍ以上であることが好ましい。これにより、ＥＳＲをより低減することができる。上側部分３０Ｂの厚みは、１μｍ以上、５μｍ以下であることがより好ましく、３μｍ以上、５μｍ以下であることが更に好ましい。ここで、上側部分３０Ｂの厚みは、下側部分３０Ａのフリンジ部よりも上方に位置する部分の厚みであってもよい。
　続いて、本実施形態に係るキャパシタの製造方法について説明する。
　図３Ａは、実施形態１において絶縁層を形成する工程の一例を模式的に示す断面図である。図３Ｂは、実施形態１において下部電極を形成する工程の一例を模式的に示す断面図である。図３Ｃは、実施形態１において誘電体膜を形成する工程の一例を模式的に示す断面図である。図３Ｄは、実施形態１において上部電極用の金属膜を形成する工程の一例を模式的に示す断面図である。図３Ｅは、実施形態１において上部電極用の金属膜を加工する１回目の工程の一例を模式的に示す断面図である。図３Ｆは、実施形態１において上部電極用の金属膜を加工する２回目の工程の一例を模式的に示す断面図である。図３Ｇは、実施形態１において誘電体膜にビアを形成する工程の一例を模式的に示す断面図である。図３Ｈは、実施形態１において保護層を形成する工程の一例を模式的に示す断面図である。図３Ｉは、実施形態１において外部電極を形成する工程の一例を模式的に示す断面図である。
　なお、図３Ａ～図３Ｉにおいては、１つのキャパシタに着目しているが、基板上に複数のキャパシタが同時に形成されてもよい。すなわち、キャパシタを複数有する集合基板が製造され、その後、個々のキャパシタに個片化されてもよい。実施形態２以降についても同様である。
　まず、図３Ａに示すように、シリコン基板やガリウム砒素基板等の半導体基板１１に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等により、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３等の絶縁層１２を形成する。これにより、絶縁性の表面１０ａを有する基板１０を準備する。なお、基板１０がガラスやアルミナ等の絶縁性基板の場合は絶縁層１２を省略することができる。
　次に、図３Ｂに示すように、絶縁性の表面１０ａ（絶縁層１２）上に、リフトオフ法、めっき法、エッチング法等により、下部電極２１を形成する。下部電極２１の材料は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔやそれらの金属を少なくとも１種含む合金が好ましい。
　次に、図３Ｃに示すように、基板１０全面に、ＣＶＤ法、ＰＶＤ法等により、誘電体膜２２を成膜する。誘電体膜２２の材料は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５等の酸化物又は窒化物が好ましい。
　次に、図３Ｄに示すように、誘電体膜２２上に、ＣＶＤ法、ＰＶＤ法等により、上部電極３０となる金属膜３０ａを形成する。上部電極３０（金属膜３０ａ）の材料は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔやそれらの金属を少なくとも１種含む合金が好ましい。
　次に、図３Ｅに示すように、上部電極３０の上側部分３０Ｂのレジストパターンをフォトリソグラフィー法により形成し、エッチング法により金属膜３０ａを加工する。その際に薄く膜が残るようにエッチング時間等を調整する。
　次に、図３Ｆに示すように、上部電極３０の下側部分３０Ａのレジストパターンをフォトリソグラフィー法により形成し、エッチング法により下側部分３０Ａを形成する。このとき、加工精度の高いドライエッチング等の方法を用いることが好ましい。
　次に、図３Ｇに示すように、誘電体膜２２に、エッチング法等により下部電極２１の導通のためのビア（開口）２５をエッチング法により形成する。
　次に、図３Ｈに示すように、保護層２３を形成する。保護層２３の材料は、ポリイミド等の樹脂材料が好ましい。保護層２３には、ビア２５上のビア（開口）２６Ａと、上部電極３０上のビア（開口）２６Ｂと、が設けられている。保護層２３の形成は、例えば、スピンコート法等により行うことができる。また、フォトリソグラフィー法、エッチング法等により保護層２３のパターンを形成することができる。
　なお、保護層２３の下にＣＶＤ法、ＰＶＤ法等によりＳｉＮ等の耐湿膜を形成してもよい。
　次に、図３Ｉに示すように、リフトオフ法、めっき法、エッチング法等で外部電極２４を形成する。より詳細には、ビア２５及び２６Ａを埋め込むように第１外部電極２４Ａを形成し、ビア２６Ｂを埋め込むように第２外部電極２４Ｂを形成する。外部電極２４の材料は、Ｃｕ、Ｎｉ、Ａｇ、Ａｕ、Ａｌが好ましく、最表面はＡｕが好ましい。外部電極２４は、単層構造であってもよいし、多層構造であってもよい。
　複数のキャパシタを有する集合基板を製造する場合、かかる集合基板を、バックグラインドにより、所望の素子厚さに薄化した後、ブレードダイシング、ステルスダイシング、プラズマダイシング等で個片化する。すなわち、集合基板から個別のキャパシタのサイズに切り分ける。
　以上より、本実施形態に係るキャパシタ１が製造される。
（実施形態２）
　本実施形態は、上部電極を複数層、ここでは２層で形成する点で実施形態１と異なる。
　図４は、本発明の実施形態２に係るキャパシタの一例を模式的に示す断面図である。なお、図４は、図１に示すキャパシタのＡ－Ａ線断面図に相当する。
　図４に示すキャパシタ２では、上部電極３０は、下層３１と、下層３１上に設けられた上層３２と、を有している。これにより、異なる材料で上部電極３０の凸型構造を形成できるため、加工性の高い材料と抵抗の低い材料とを組み合わせれば、更に、ＥＳＲを下げられ、かつ、容量ばらつきを小さくすることができる。また、実施形態１に比べて、上部電極３０の下側部分３０Ａ（下層３１）の膜厚をコントロールし易い。
　このように、本実施形態では、下層３１が上部電極３０の下側部分３０Ａに相当し、上層３２が上部電極３０の上側部分３０Ｂに相当する。
　また、上層３２は、下層３１の上面のみに設けられている。すなわち、平面視において上層３２の全体が下層３１の内側に存在している。
　上述のように、上層３２及び下層３１は、互いに異なる材料を含んでいてもよい。すなわち、上層３２を構成する材料は、下層３１を構成する材料と異なっていてもよい。これにより、上層３２及び下層３１のそれぞれに適した材料を使用することができる。この場合、上層３２を構成する材料の比抵抗は、下層３１を構成する材料の比抵抗よりも小さいことが好ましい。また、加工性の高い材料で下層３１を形成し、抵抗の低い材料で上層３２を形成することが好ましい。
　他方、上層３２及び下層３１は、同じ材料を含んでいてもよく、上層３２を構成する材料は、下層３１を構成する材料と同じであってもよい。これにより、上層３２及び下層３１の間に境界が生じるのを防止することができる。したがって、そのような境界に起因する何らかの悪影響をキャパシタ２が受けるのを防止することができる。
　なお、本明細書中、「同じ」とは、実質的に同じ場合を含むものとする。
　続いて、本実施形態に係るキャパシタの製造方法について説明する。
　図５Ａは、実施形態２において絶縁層を形成する工程の一例を模式的に示す断面図である。図５Ｂは、実施形態２において下部電極を形成する工程の一例を模式的に示す断面図である。図５Ｃは、実施形態２において誘電体膜を形成する工程の一例を模式的に示す断面図である。図５Ｄは、実施形態２において上部電極の下層を形成する工程の一例を模式的に示す断面図である。図５Ｅは、実施形態２において上部電極の上層を形成する工程の一例を模式的に示す断面図である。図５Ｆは、実施形態２において誘電体膜にビアを形成する工程の一例を模式的に示す断面図である。図５Ｇは、実施形態２において保護層を形成する工程の一例を模式的に示す断面図である。図５Ｈは、実施形態２において外部電極を形成する工程の一例を模式的に示す断面図である。
　まず、図５Ａ～図５Ｃに示すように、実施形態１と同様に、半導体基板１１上に、絶縁層１２、下部電極２１及び誘電体膜２２をこの順に形成する。
　次に、図５Ｄに示すように、誘電体膜２２上に上部電極３０の下層３１を形成する。下層３１の材料は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔやそれらの金属を少なくとも１種含む合金が好ましい。このとき、加工精度の高いドライエッチング等の方法を用いることが好ましい。
　次に、図５Ｅに示すように、上部電極３０の下層３１の上面上のみに、リフトオフ法、めっき法等の下地に依存しない方法により、上部電極３０の上層３２を選択的に形成する。なお、リフトオフ法、めっき法は、ドライエッチングに比べて加工精度の低い方法であるが、上層３２は容量に影響しないため、特に問題にならない。上層３２の材料は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔやそれらの金属を少なくとも１種含む合金が好ましい。
　その後、実施形態１と同様に、図５Ｆ～図５Ｈに示すように、ビア２５、保護層２３及び外部電極２４をこの順に形成し、所望の素子厚さに薄化した後、個片化する。
　以上より、本実施形態に係るキャパシタ２が製造される。
（実施形態３）
　本実施形態は、上部電極の下層を厚く形成し、その上に被覆するように薄い上層を形成する点で実施形態２と異なる。
　図６は、本発明の実施形態３に係るキャパシタの一例を模式的に示す断面図である。なお、図６は、図１に示すキャパシタのＡ－Ａ線断面図に相当する。
　図６に示すキャパシタ３では、上部電極３０の上層３２は、上部電極３０の下層３１の上面及び側面を覆うように設けられている。これにより、実施形態２の効果に加え、寸法精度を上げるためのプロセス技術を適用できるとの効果が得られる。より詳細には、実施形態２では、同じ材料で上部電極３０の下層３１及び上層３２を形成する場合、上層３２の形成に加工精度の低いリフトオフ法、めっき法等の方法しか使用できなかったが、本実施形態では上層３２の形成に加工精度の高いドライエッチング等の方法を使用することができる。
　本実施形態では、上層３２の端部（誘電体膜２２に接するフリンジ部）と、下層３１の下側部分（上層３２の端部と同じ高さに位置する部分）とが上部電極３０の下側部分３０Ａに相当し、下層３１の上側部分（下層３１の下側部分を除く部分）と、上層３２の端部を除く部分とが上部電極３０の上側部分３０Ｂに相当する。
　また、上層３２は、下層３１の上面全体及び側面全体を覆うように設けられている、
　実施形態２と同様に、上層３２を構成する材料は、下層３１を構成する材料と異なっていてもよいが、本実施形態では、下層３１を構成する材料の比抵抗が上層３２を構成する材料の比抵抗よりも小さいことが好ましい。また、加工性の高い材料で上層３２を形成し、抵抗の低い材料で下層３１を形成することが好ましい。
　また、実施形態２と同様に、上層３２及び下層３１は、同じ材料を含んでいてもよく、上層３２を構成する材料は、下層３１を構成する材料と同じであってもよい。
　続いて、本実施形態に係るキャパシタの製造方法について説明する。
　図７Ａは、実施形態３において絶縁層を形成する工程の一例を模式的に示す断面図である。図７Ｂは、実施形態３において下部電極を形成する工程の一例を模式的に示す断面図である。図７Ｃは、実施形態３において誘電体膜を形成する工程の一例を模式的に示す断面図である。図７Ｄは、実施形態３において上部電極の下層を形成する工程の一例を模式的に示す断面図である。図７Ｅは、実施形態３において上部電極の上層を形成する工程の一例を模式的に示す断面図である。図７Ｆは、実施形態３において誘電体膜にビアを形成する工程の一例を模式的に示す断面図である。図７Ｇは、実施形態３において保護層を形成する工程の一例を模式的に示す断面図である。図７Ｈは、実施形態３において外部電極を形成する工程の一例を模式的に示す断面図である。
　まず、図７Ａ～図７Ｃに示すように、実施形態１と同様に、半導体基板１１上に、絶縁層１２、下部電極２１及び誘電体膜２２をこの順に形成する。
　次に、図７Ｄに示すように、誘電体膜２２上に上部電極３０の下層３１を形成する。下層３１の材料は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔやそれらの金属を少なくとも１種含む合金が好ましい。下層３１を形成する方法は、特に限定されず、加工精度の低いリフトオフ法、めっき法等の方法であってもよいし、加工精度の高いドライエッチング等の方法であってもよい。すなわち、本実施形態は、実施形態２に比べて、下層３１の形成プロセスの選択肢がより多い。
　次に、図７Ｅに示すように、上部電極３０の下層３１の上面及び側面を覆うように、上部電極３０の上層３２を形成する。上層３２の材料は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔやそれらの金属を少なくとも１種含む合金が好ましい。このとき、加工精度の高いドライエッチング等の方法を用いることが好ましい。
　その後、実施形態１と同様に、図７Ｆ～図７Ｈに示すように、ビア２５、保護層２３及び外部電極２４をこの順に形成し、所望の素子厚さに薄化した後、個片化する。
　以上より、本実施形態に係るキャパシタ３が製造される。
（実施形態４）
　本実施形態は、上部電極の１層目（下層）と２層目（上層）との間に別の金属層が挿入される点で実施形態２と異なる。
　図８は、本発明の実施形態４に係るキャパシタの一例を模式的に示す断面図である。なお、図８は、図１に示すキャパシタのＡ－Ａ線断面図に相当する。
　図８に示すキャパシタ４では、上部電極３０は、上層３２と下層３１との間に設けられた金属層３３を有している。これにより、実施形態３と同様の効果が得られる。上層３２と下層３１との間の金属層３３がエッチング時のストッパー膜として機能するためである。
　本実施形態では、下層３１が上部電極３０の下側部分３０Ａに相当し、上層３２及び金属層３３が上部電極３０の上側部分３０Ｂに相当する。
　また、上層３２及び金属層３３は、下層３１の上面のみに設けられている。すなわち、平面視において、上層３２の全体と金属層３３の全体とが下層３１の内側に存在している。また、上層３２は、金属層３３の上面全体に設けられている。すなわち、平面視において、上層３２の形成領域は、金属層３３の形成領域と一致している。なお、ここで、「一致する」とは、実質的に一致する場合を含むものとする。
　続いて、本実施形態に係るキャパシタの製造方法について説明する。
　図９Ａは、実施形態４において絶縁層を形成する工程の一例を模式的に示す断面図である。図９Ｂは、実施形態４において下部電極を形成する工程の一例を模式的に示す断面図である。図９Ｃは、実施形態４において誘電体膜を形成する工程の一例を模式的に示す断面図である。図９Ｄは、実施形態４において上部電極用の金属膜を形成する工程の一例を模式的に示す断面図である。図９Ｅは、実施形態４において上部電極用の金属膜を加工する１回目の工程の一例を模式的に示す断面図である。図９Ｆは、実施形態４において上部電極用の金属膜を加工する２回目の工程の一例を模式的に示す断面図である。図９Ｇは、実施形態４において上部電極用の金属膜を加工する３回目の工程の一例を模式的に示す断面図である。図９Ｈは、実施形態４において誘電体膜にビアを形成する工程の一例を模式的に示す断面図である。図９Ｉは、実施形態４において保護層を形成する工程の一例を模式的に示す断面図である。図９Ｊは実施形態４において外部電極を形成する工程の一例を模式的に示す断面図である。
　まず、図９Ａ～図９Ｃに示すように、実施形態１と同様に、半導体基板１１上に、絶縁層１２、下部電極２１及び誘電体膜２２をこの順に形成する。
　次に、図９Ｄに示すように、誘電体膜２２上に上部電極３０の下層３１、金属層３３及び上層３２となる金属膜３１ａ、３３ａ及び３２ａをそれぞれ形成する。下層３１（金属膜３１ａ）の材料は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔやそれらの金属を少なくとも１種含む合金が好ましい。金属層３３（金属膜３３ａ）の材料は、Ｔｉ、Ｃｒ、Ｔａやそれらの金属を少なくとも１種含む合金が好ましい。上層３２（金属膜３２ａ）の材料は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔやそれらの金属を少なくとも１種含む合金が好ましい。
　次に、図９Ｅに示すように、上部電極３０の上層３２のレジストパターンをフォトリソグラフィー法により形成し、エッチング法により金属膜３２ａを加工し、上層３２を形成する。その際に金属膜３３ａがエッチングのストッパー膜として機能する。そのため、加工精度の高いドライエッチング等の方法を用いることができる。
　次に、図９Ｆに示すように、金属膜３３ａを加工して、金属層３３を形成する。詳細には、上層３２をマスクにして、金属膜３３ａドライエッチングし、金属層３３を形成する。
　次に、図９Ｇに示すように、上部電極３０の下層３１のレジストパターンをフォトリソグラフィー法により形成し、エッチング法により下層３１を形成する。このとき、加工精度の高いドライエッチング等の方法を用いることが好ましい。
　このように、本実施形態でも、実施形態３と同様に、リフトオフ法、めっき法のように加工精度の低い方法を用いることなく上部電極３０を形成可能である。
　なお、ここでは、下層３１の加工精度を向上するために、金属膜３３ａ及び３１ａをそれぞれパターニングして、金属層３３及び下層３１を順次形成する場合について説明したが、金属膜３３ａ及び３１ａの材料によっては金属膜３３ａ及び３１ａを一括でパターニングし、金属層３３及び下層３１を同時に形成してもよい。
　その後、実施形態１と同様に、図９Ｈ～図９Ｊに示すように、ビア２５、保護層２３及び外部電極２４をこの順に形成し、所望の素子厚さに薄化した後、個片化する。
　以上より、本実施形態に係るキャパシタ４が製造される。
（実施形態５）
　本実施形態は、上部電極の１層目（下層）の端部と２層目（上層）の端部との間に絶縁膜が形成される点で実施形態２と異なる。
　図１０は、本発明の実施形態５に係るキャパシタの一例を模式的に示す断面図である。なお、図１０は、図１に示すキャパシタのＡ－Ａ線断面図に相当する。
　図１０に示すキャパシタ５は、上部電極３０の上層３２の端部と上部電極３０の下層３１の端部との間に設けられた絶縁膜２７を更に備えている。これにより、実施形態２の効果に加え、上層３２の端部の応力集中を緩和し、信頼性が向上する。
　本実施形態では、下層３１が上部電極３０の下側部分３０Ａに相当し、上層３２が上部電極３０の上側部分３０Ｂに相当する。また、上層３２の端部は、オーバーハング状となっている。
　絶縁膜２７は、上部電極３０の下層３１の周囲の一部において下層３１の端部に重なっていてもよいが、上部電極３０の下層３１の周囲全体を取り囲むように下層３１の端部に重なっていることが好ましい。すなわち、下層３１の周縁部全体が絶縁膜２７に被覆されていることが好ましい。絶縁膜２７の材料としては、例えば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３等を使用することができる。
　図１０に示すように、絶縁膜２７が上層３２と重なる幅ｗは、特に限定されないが、上層３２の幅Ｗの１％以上、５０％以下であることが好ましく、１％以上、１０％以下であることがより好ましい。
　なお、この幅Ｗに対する幅ｗの百分率は、同一断面で測定された幅ｗ及びＷに基づいて算出されるものとする。
　絶縁膜２７の膜厚も特に限定されないが、０．０５μｍ以上、０．５μｍ以下であることが好ましく、０．０５μｍ以上、０．１μｍ以下であることがより好ましい。
　本実施形態に係るキャパシタ５は、実施形態２に係るキャパシタ２と同様のプロセスにて製造することができる。ただし、本実施形態では、上部電極３０の下層３１の形成後（図５Ｄ参照）、ＣＶＤ法、ＰＶＤ法等により絶縁膜を成膜し、当該膜をエッチング法等によりパターニングし、絶縁膜２７を形成する。その後、実施形態２と同様に、上部電極３０の上層３２、ビア２５、保護層２３及び外部電極２４をこの順に形成し、所望の素子厚さに薄化した後、個片化する。
（その他の実施形態）
　本発明の半導体装置は、上記実施形態に限定されるものではなく、キャパシタ等の半導体装置の構成、製造条件等に関し、本発明の範囲内において、種々の応用、変形を加えることが可能である。
　例えば、本発明の半導体装置は、誘電体膜上に上記上部電極と離れて設けられた第２の上部電極を更に備え、第２の上部電極に第１外部電極が接続されてもよい。これにより、１つの下部電極に対して２つのキャパシタを形成することができる。この場合、断面視において、この第２の上部電極も、凸型形状であることが好ましい。
　本明細書には、以下の内容が開示されている。
＜１＞
　絶縁性の表面を有する基板と、
　前記絶縁性の表面上に設けられた下部電極と、
　前記下部電極上に設けられた誘電体膜と、
　前記誘電体膜上に設けられた上部電極と、
　を備え、
　断面視において、前記上部電極は、凸型形状である、半導体装置。
＜２＞
　前記上部電極は、下層と、前記下層上に設けられた上層と、を有する、＜１＞に記載の半導体装置。
＜３＞
　前記上層は、前記下層の上面のみに設けられている、＜２＞に記載の半導体装置。
＜４＞
　前記上層は、前記下層の上面及び側面を覆うように設けられている、＜２＞に記載の半導体装置。
＜５＞
　前記上部電極は、前記上層と前記下層との間に設けられた金属層を有する、＜３＞に記載の半導体装置。
＜６＞
　前記上層の端部と前記下層の端部との間に設けられた絶縁膜を更に備える、＜３＞に記載の半導体装置。
＜７＞
　前記上層及び前記下層は、同じ材料を含む、＜２＞から＜６＞のいずれか１つに記載の半導体装置。
＜８＞
　前記上層及び前記下層は、互いに異なる材料を含む、＜２＞から＜６＞のいずれか１つに記載の半導体装置。
＜９＞
　前記上部電極の下側部分の厚みは、前記上部電極の上側部分の厚みより小さい、＜１＞から＜８＞のいずれか１つに記載の半導体装置。
＜１０＞
　前記下側部分の厚みは、１μｍ未満である、＜９＞に記載の半導体装置。
＜１１＞
　前記上側部分の厚みは、１μｍ以上である、＜９＞又は＜１０＞に記載の半導体装置。
　１、２、３、４、５　キャパシタ（半導体装置）
　１０　基板
　１０ａ　絶縁性の表面
　１１　半導体基板
　１２　絶縁層
　２１　下部電極
　２２　誘電体膜
　２３　保護層
　２４　外部電極
　２４Ａ　第１外部電極
　２４Ｂ　第２外部電極
　２５、２６Ａ、２６Ｂ　ビア（開口）
　２７　絶縁膜
　３０　上部電極
　３０Ａ　上部電極の下側部分
　３０Ｂ　上部電極の上側部分
　３０ａ、３１ａ、３２ａ、３３ａ　金属膜
　３１　上部電極の下層
　３２　上部電極の上層
　３３　上部電極の金属層

Claims (11)

  1. 　絶縁性の表面を有する基板と、
    　前記絶縁性の表面上に設けられた下部電極と、
    　前記下部電極上に設けられた誘電体膜と、
    　前記誘電体膜上に設けられた上部電極と、
    　を備え、
    　断面視において、前記上部電極は、凸型形状である、半導体装置。
  2. 　前記上部電極は、下層と、前記下層上に設けられた上層と、を有する、請求項１に記載の半導体装置。
  3. 　前記上層は、前記下層の上面のみに設けられている、請求項２に記載の半導体装置。
  4. 　前記上層は、前記下層の上面及び側面を覆うように設けられている、請求項２に記載の半導体装置。
  5. 　前記上部電極は、前記上層と前記下層との間に設けられた金属層を有する、請求項３に記載の半導体装置。
  6. 　前記上層の端部と前記下層の端部との間に設けられた絶縁膜を更に備える、請求項３に記載の半導体装置。
  7. 　前記上層及び前記下層は、同じ材料を含む、請求項２～６のいずれか一項に記載の半導体装置。
  8. 　前記上層及び前記下層は、互いに異なる材料を含む、請求項２～６のいずれか一項に記載の半導体装置。
  9. 　前記上部電極の下側部分の厚みは、前記上部電極の上側部分の厚みより小さい、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記下側部分の厚みは、１μｍ未満である、請求項９に記載の半導体装置。
  11. 　前記上側部分の厚みは、１μｍ以上である、請求項９又は１０に記載の半導体装置。

     
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