WO2024252661A1 - 半導体装置 - Google Patents

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WO2024252661A1
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紘宜 武野
ウェンゼン ワン
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Socionext Inc
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    • H10W20/42—Vias, e.g. via plugs

Definitions

  • the present invention relates to a semiconductor device.
  • a technology that provides a power switch circuit that switches between supplying and cutting off power to transistors.
  • a known technology is BS-PDN (Backside Power Delivery Network) that provides a power line on the back side of a semiconductor substrate and supplies power to transistors provided on the front side of the semiconductor substrate through vias such as TSVs (Through Silicon Vias).
  • BS-PDN Backside Power Delivery Network
  • TSVs Through Silicon Vias
  • a known technology is that directly connects vias from the back side of the semiconductor substrate to the sources and drains of transistors provided on the front side of the semiconductor substrate.
  • the present invention was made in consideration of the above points, and aims to suppress an increase in circuit area when a power switch circuit is provided on the back surface of a board.
  • a semiconductor device in one aspect of the present invention, includes a substrate, a first power supply line formed below an upper surface of the substrate and supplied with a first potential, a second power supply line supplied with a second potential, a first control line formed below an upper surface of the substrate, a first transistor formed below an upper surface of the substrate and electrically provided between the first power supply line and the second power supply line, the first transistor having a gate electrically connected to the first control line, a semiconductor layer formed on the substrate, a tap cell formed on the substrate and disposed in a position overlapping the semiconductor layer and the first control line in a plan view, the tap cell having a via connected to the semiconductor layer and the first control line, and a control circuit formed on the substrate and electrically connected to the via.
  • the disclosed technology makes it possible to suppress an increase in circuit area when a power switch circuit is provided on the back surface of a substrate.
  • FIG. 7 is a cross-sectional view showing an example of a cross section taken along line X1-X1' and line X2-X2' in FIG. 6. 7 is a cross-sectional view showing another example of a cross section taken along the line X1-X1' in FIG. 6.
  • FIG. 6 is a plan view showing a first modified example of the layout of the circuits and wirings shown in FIGS. 4 and 5 .
  • FIG. 6 is a plan view showing a second modified example of the layout of the circuits and wiring shown in FIGS. 4 and 5 .
  • FIG. 6 is a plan view showing a third modified example of the layout of the circuits and wirings shown in FIGS. 4 and 5 .
  • FIG. 12 is a cross-sectional view showing an example of a cross section taken along line X3-X3' and line X4-X4' in FIG. 11.
  • 13 is a plan view showing an example of a layout of circuits and wiring of a standard cell block in a semiconductor device according to a second embodiment
  • FIG. 13 is a plan view showing an outline of the layout of circuits and wirings of a standard cell block in a semiconductor device according to a third embodiment
  • 13 is a cross-sectional view showing an example of a layout of circuits and wiring of a standard cell block in a semiconductor device according to a fourth embodiment;
  • the symbols indicating signals are also used to indicate signal lines or signal terminals.
  • the symbols indicating power supply potential are also used to indicate power supply lines or power supply terminals to which the power supply potential is supplied.
  • First Embodiment Fig. 1 shows an example of a layout of a semiconductor device according to the first embodiment.
  • the semiconductor device 100 shown in Fig. 1 may be a SoC (System on Chip) or a standalone FPGA (Field-Programmable Gate Array).
  • the semiconductor device 100 has a plurality of I/O cells IOC, IOCP and an internal circuit region INTR.
  • the I/O cell IOC is an interface circuit for a signal SGNL such as an input signal, an output signal, or an input/output signal.
  • the I/O cell IOCP is an interface circuit for a power supply potential or a ground potential.
  • Each I/O cell IOC, IOCP is connected to an internal circuit region INTR.
  • the internal circuit region INTR has one or more standard cell blocks SCB in which standard cells are provided.
  • the internal circuit region INTR may also be equipped with logic circuits other than standard cells, or with memory.
  • the memory may be equipped within the standard cell block SCB.
  • FIG. 2 shows an example of a cross-sectional structure of the semiconductor device 100 of FIG. 1.
  • the semiconductor device 100 has a substrate SUB, a wiring layer WL1 formed on the front surface FS side of the substrate SUB, and a wiring layer WL2 formed on the back surface BS side of the substrate SUB.
  • the front surface FS of the substrate SUB is an example of the upper surface of the substrate SUB or the upper side of the substrate SUB
  • the back surface BS of the substrate SUB is an example of the lower side of the substrate SUB.
  • a fin FIN which is a part of a transistor, is formed on the front surface of the substrate SUB.
  • the fin FIN has a source, drain, and channel.
  • a pad PAD which is an external connection terminal, is formed on the surface (back surface) of the wiring layer WL2 opposite the substrate SUB.
  • the wiring layer WL2 has multiple wiring layers BSM1 and BSM2 (two layers in FIG. 2, BSM stands for Backside Metal).
  • BSM1 and BSM2 are formed with wiring W1 and W2, respectively, which supply power supply potential and ground potential, etc.
  • the wiring W1 and W2 are connected to each other through a via VIA1.
  • the wiring W2 and the pad PAD are connected to each other through a via VIA2.
  • the wiring W1 is connected to the source and drain of the fin FIN via a TSV formed in the substrate SUB.
  • the wiring W1 may be connected to a buried wiring BPR (Buried Power Rail) buried in the surface of the substrate SUB via the TSV.
  • BPR Buried Power Rail
  • the TSV is an example of a via.
  • the transistors formed on the substrate SUB are not limited to finFETs (Field Effect Transistors) using fins.
  • the transistors formed on the substrate SUB may be planar MOSFETs (Metal Oxide Semiconductor FETs), nanosheet FETs, or complementary FETs (CFETs).
  • planar MOSFETs and nanosheet FETs the TSVs that supply the power supply potential or ground potential are connected to the source and drain of the transistor.
  • the TSVs that supply the power supply potential or ground potential may be connected to the source and drain that are located closest to the substrate SUB.
  • FIG. 3 shows an example of a circuit arranged in the standard cell block SCB of FIG. 1.
  • the standard cell block SCB has a power switch circuit PSW and a standard cell SC.
  • the standard cell SC is connected to a virtual power line VVDD and a ground line VSS, and operates by receiving a supply of a virtual power potential VVDD from the virtual power line VVDD.
  • the power switch circuit PSW has a control circuit CNTL and a switch transistor SWT.
  • the control circuit CNTL is a buffer circuit having inverters IV1 and IV2 connected in series between an input signal line IN and an output signal line OUT. Each inverter IV1 and IV2 operates while connected to a power supply line TVDD and a ground line VSS.
  • the inverter IV1 inverts the logic of the input signal IN and outputs it as an output signal OUT0.
  • the inverter IV2 inverts the logic of the output signal OUT0 from the inverter IV1 and outputs it as an output signal OUT.
  • the switch transistor SWT is a PMOS transistor with its source connected to the power supply line TVDD and its drain connected to the virtual power supply line VVDD, and operates by receiving the voltage of the output signal OUT0 from the control circuit CNTL as its gate potential. While the switch transistor SWT is on, the power supply line TVDD and the virtual power supply line VVDD are electrically connected, and the power supply potential TVDD is supplied to the standard cell SC via the virtual power supply line VVDD.
  • the switch transistor SWT While the switch transistor SWT is off, the electrical connection between the power supply line TVDD and the virtual power supply line VVDD is cut off, and the virtual power supply line VVDD is set to a floating state.
  • the input IN of the inverter IV1 or the output OUT of the inverter IV2 may be connected to the gate of the switch transistor SWT. This is similar to the other embodiments.
  • the control circuit CNTL may be arranged in a region separate from the region in which the power switch circuit PSW is arranged.
  • the output signal OUT may be supplied to an input terminal IN of another power switch circuit PSW.
  • the switch transistor SWT is an example of a first transistor that is provided below the upper surface of the substrate SUB and is electrically provided between the power line TVDD and the virtual power line VVDD.
  • Figure 4 shows an overview of the layout of the circuits and wiring in Figure 3.
  • Figure 4 shows, in plan view, the wiring FS (Front Side) on the front side of the substrate SUB, the wiring in the PR (Power Rail) layer provided within the substrate SUB, the wiring in the wiring layer BSM1 provided on the back side of the substrate SUB, and the positions of the control circuit CNTL and the signal tap cell STAP.
  • FS Front Side
  • PR Power Rail
  • wiring extending in the Y direction (power supply line TVDD, ground line VSS, virtual power supply line VVDD, signal line SIG) is arranged side by side in the X direction.
  • the ground line VSS extending in the Y direction is interrupted halfway, and the signal line SIG is arranged at the interrupted position.
  • the signal line SIG is arranged between multiple ground lines VSS in the Y direction.
  • the output signal OUT0 output from inverter IV1 in FIG. 3 is transmitted to the signal line SIG.
  • the signal line SIG of the wiring layer PR is an example of a first control line.
  • the power supply line TVDD of the wiring layer PR is an example of a first power supply line
  • the power supply potential TVDD is an example of a first potential.
  • the virtual power supply line VVDD of the wiring layer PR is an example of a second power supply line
  • the virtual power supply potential VVDD is an example of a second potential.
  • the ground line VSS of the wiring layer PR is an example of a third power supply line.
  • the control circuit CNTL is arranged in a position overlapping the area in which the power supply line TVDD and the ground line VSS of the wiring layer PR are arranged in a plan view.
  • the signal tap cell STAP is arranged in a position overlapping the area in which the signal line SIG of the wiring layer PR is arranged in a plan view.
  • control circuit CNTL and the signal tap cell STAP may be placed at separate locations or adjacent to each other as shown in FIG. 4.
  • the control circuit CNTL may be placed in a power domain (constant power domain) where the power supply potential TVDD is constantly supplied
  • the signal tap cell STAP may be placed in a power domain (power cutoff domain) where the supply of the virtual power supply potential VVDD can be stopped.
  • the wiring of the wiring layer BSM1 (virtual power line VVDD, power line TVDD, ground line VSS, signal line SIG) is arranged below the wiring layer PR.
  • Each wiring of the wiring layer BSM1 extends in the X direction and is arranged side by side in the Y direction.
  • wiring of the same type for example, VSS and VSS, or TVDD and TVDD
  • the control circuit CNTL and the signal tap cell STAP are mutually connected by wiring FS.
  • FIG. 5 shows an overview of the layout of the circuits and wiring in FIG. 3 on another layer.
  • FIG. 5 shows an area that overlaps with FIG. 4 in plan view, and shows the wiring of the wiring layers BSM1 and BSM2 provided on the back side of the substrate SUB, as well as the positions of the signal tap cell STAP and the switch transistor SWT, among the circuits and wiring in FIG. 3.
  • Each wiring (virtual power line VVDD, power line TVDD, etc.) in the wiring layer BSM2 extends in the Y direction and is arranged side by side in the X direction.
  • the switch transistor SWT is arranged in a position adjacent to the signal tap cell STAP in a planar view.
  • the signal tap cell STAP and the switch transistor SWT may be arranged in positions separated from each other in a planar view.
  • FIG. 5 shows only the layers on the back side of the substrate SUB, the position of the control circuit CNTL is omitted, but the position of the control circuit CNTL is the same as in FIG. 4.
  • the type of wiring in the wiring layer BSM2 that overlaps with the control circuit CNTL in a plan view is not limited to the power supply line TVDD and ground line VSS of the wiring layer PR shown in FIG. 4.
  • FIG. 6 shows an example of the layout of the circuits and wiring shown in FIGS. 4 and 5.
  • the layout shown in the upper part of FIG. 6 shows the layout above the wiring layer PR, excluding via VIA3.
  • the layout shown in the lower part of FIG. 6 shows the layout below the substrate SUB.
  • the symbol W (FS) indicates signal wiring provided on the surface side of the substrate SUB.
  • the symbol DIF (FS) indicates a semiconductor layer such as a diffusion layer provided on the surface of the substrate.
  • the symbol GT (FS) indicates a transistor gate provided on the surface side of the substrate.
  • the symbol VIA4 indicates a via that connects the semiconductor layer DIF (FS) and the wiring of the wiring layer PR.
  • the symbol PR indicates a wiring provided in the wiring layer PR.
  • the symbol VIA3 indicates a via that connects the wiring of the wiring layer PR and the wiring of the wiring layer BSM1.
  • the symbol BSM1 indicates a wiring provided in the wiring layer BSM1.
  • the symbol BSM2 indicates a wiring provided in the wiring layer BSM2.
  • the symbol VIA1 indicates a via that connects the wiring of the wiring layer BSM1 to the gate GT (SWT) of the switch transistor SWT, or a via that connects the wiring of the wiring layer BSM1 to the wiring of the wiring layer BSM2.
  • the symbol DIF (SWT) indicates the semiconductor layer (diffusion layer) of the switch transistor SWT.
  • the symbol GT (SWT) indicates the gate of the switch transistor SWT.
  • a transistor including a semiconductor layer DIF (FS) and a gate GT (FS) is formed on the substrate SUB.
  • the control circuit CNTL includes, for example, two stages of inverters IV1 and IV2 as shown in FIG. 3.
  • the output of the first stage inverter IV1 is connected to the gate GT (SWT) of the switch transistor SWT via the wiring W (FS), the semiconductor layer DIF (FS) of the signal tap cell STAP, the via VIA4, the wiring SIG of the wiring layer PR, the via VIA3, the wiring SIG of the wiring layer BSM1, and the via VIA1.
  • the PR layer wiring SIG is arranged in a region where the ground line VSS of the PR layer extending in the Y direction is interrupted midway and where the signal tap cell STAP is arranged.
  • the PR layer ground line VSS is arranged to avoid the region where the signal tap cell STAP is arranged. This makes it possible to increase the area where the ground line VSS is arranged and reduce the ground resistance compared to the case where the PR layer wiring SIG extends uninterrupted in the Y direction.
  • the transistors of the control circuit CNTL are, for example, fin-based field effect transistors (FinFETs), planar metal oxide semiconductor FETs (Metal Oxide Semiconductor FETs), nanosheet FETs, or complementary FETs (CFETs).
  • a ground potential VSS or a power supply potential TVDD is supplied to the transistors of the control circuit CNTL from the wiring of the wiring layer PR through vias VIA4 that are directly connected to the source and drain, which are the semiconductor layers of the transistors.
  • the switch transistor SWT is located in a region where the virtual power supply line VVDD and the ground line VSS of the wiring layer PR are arranged in a plan view, and overlaps with a standard cell SC (e.g., an inverter) in a plan view. Also, the switch transistor SWT is arranged between the wiring layer BSM1 and the wiring layer BSM2, as shown in FIG. 7.
  • SC e.g., an inverter
  • the control circuit CNTL is located in the area where the power supply line TVDD and the ground line VSS of the wiring layer PR are arranged.
  • the wiring of the wiring layer PR connected to the control circuit CNTL and the wiring of the wiring layer PR connected to the signal tap cell STAP may be arranged with a gap between them as shown in FIG. 6, or may be arranged adjacent to each other.
  • the via such as a TSV in an area on the front surface side of the substrate SUB where no transistors are provided.
  • the via must be formed in an area separate from the circuit area (transistor area), which may result in an increase in the circuit area.
  • a signal tap cell STAP is provided in the circuit area on the front side of the substrate SUB where the transistor is provided, using a via VIA4 that is directly connected from the back side of the substrate SUB to the semiconductor layer such as the source or drain of the transistor. Therefore, even when the switch transistor SWT is disposed on the back side of the substrate SUB, the signal SIG from the control circuit CNTL can be supplied to the gate of the switch transistor SWT without providing a separate area from the circuit area, thereby suppressing an increase in the circuit area.
  • the signal SIG (output signal OUT0) is supplied from the control circuit CNTL to the gate GT (SWT) of the switch transistor SWT using the wiring W provided on the front side of the substrate SUB and the wiring in the BSM1 layer. This allows the control circuit CNTL and the switch transistor SWT to be placed at separate positions in a plan view.
  • FIG. 7 shows an example of a cross section along lines X1-X1' and X2-X2' in FIG. 6.
  • the semiconductor layers (source, drain) of inverters IV1 and IV2 of the control circuit CNTL are connected to the power supply line TVDD or ground line VSS of the wiring layer PR through a via VIA4 formed in the substrate SUB.
  • the wiring layer PR is arranged along the lower surface of the substrate SUB in FIG. 7, it may also be arranged in the substrate SUB.
  • the wiring SIG that transmits the output signal OUT output from the control circuit CNTL is connected from the signal tap cell STAP through a via VIA4, a wiring layer PR, and a via VIA3 to the wiring SIG of the wiring layer BSM1.
  • the wiring SIG of the wiring layer BSM1 is connected to the gate GT (SWT) of the switch transistor SWT through a via VIA1 formed in the interlayer insulating film below the wiring layer BSM1.
  • the gate GT (SWT) is provided at a position facing the channel of the switch transistor SWT via the gate insulating film GINS.
  • the source and drain of the switch transistor SWT provided on both sides of the channel in the X direction are respectively connected to the power supply line TVDD and the virtual power supply line VVDD formed in the wiring layer BSM2.
  • the virtual power line VVDD of the wiring layer BSM2 which is connected to the power line TVDD via the switch transistor SWT, is connected to the virtual power line VVDD of the wiring layer BSM1 via a via VIA1 in the cross section along the X2-X2' line.
  • the virtual power line VVDD of BSM1 is connected to the virtual power line VVDD of the wiring layer PR via a via VIA3.
  • the virtual power line VVDD of the wiring layer PR is further connected to the semiconductor layer DIF (FS) of the standard cell SC or the power terminal of the standard cell SC via a via VIA4 in the cross section along the X1-X1' line.
  • FIG. 8 shows another example of a cross section taken along line X1-X1' in FIG. 6. Elements and layouts that are the same as or similar to those in FIG. 7 are indicated with the same symbols or the same patterns, and detailed descriptions are omitted.
  • the example shown in FIG. 8 is similar to the cross section taken along line X1-X1' in FIG. 7, except that the wiring of the wiring layer PR is formed in the substrate SUB, and the wiring of the wiring layer BSM1 is formed in a position that contacts the rear surface of the substrate SUB. Note that the structure in which the wiring of the wiring layer PR is formed in the substrate SUB can also be applied to other embodiments or modified examples.
  • FIG. 9 shows a first modified example of the circuit and wiring layout shown in FIGS. 4 and 5. Elements and layouts that are the same as or similar to those in FIG. 6 are indicated by the same reference numerals or patterns, and detailed descriptions are omitted.
  • FIG. 9 is similar to the layout of FIG. 6, except that the signal tap cell STAP is located adjacent to the control circuit CNTL.
  • the signal tap cell STAP may be located in a power domain to which the power supply potential TVDD is constantly supplied together with the control circuit CNTL.
  • FIG. 9 shows an example in which two switch transistors SWT are arranged, four switch transistors SWT may be arranged as in FIG. 6, or one, three, or five or more switch transistors SWT may be arranged.
  • the layout shown in FIG. 9 may also be applied to other embodiments or modified examples.
  • FIG. 10 shows a second modified example of the circuit and wiring layout shown in FIGS. 4 and 5. Elements and layouts that are the same as or similar to those in FIG. 6 are indicated with the same symbols or the same patterns, and detailed descriptions are omitted. Of the regions shown in FIG. 6, FIG. 10 shows only the region in which the switch transistor SWT is arranged, and the layout above the wiring layer PR is omitted from the illustration.
  • the gate GT (SWT) of the switch transistor SWT, the semiconductor layer DIF (SWT), and the gate insulating film GINS are arranged to extend in the wiring direction of the wiring layer BSM2. This allows a switch transistor SWT with a driving capability greater than the four switch transistors SWT in FIG. 6 to be arranged in an area of the same size as FIG. 6.
  • the layout shown in FIG. 10 may be applied to other embodiments or modified examples.
  • FIG. 11 shows a third modified example of the circuit and wiring layout shown in FIGS. 4 and 5. Elements and layouts that are the same as or similar to those in FIG. 6 are indicated with the same symbols or the same patterns, and detailed descriptions are omitted. Of the regions shown in FIG. 6, FIG. 11 shows only the region in which the switch transistor SWT is arranged. The layout shown in the upper part of FIG. 11 is similar to the layout shown in the upper part of FIG. 6.
  • the layout shown in the lower part of FIG. 11 differs from the layout shown in the lower part of FIG. 6 in the type and order of wiring in the wiring layer BSM1.
  • the switch transistor SWT is arranged between the wiring layers PR and BSM1. Note that the gate GT (SWT) of the switch transistor SWT is arranged on the wiring layer BSM1 side with respect to the semiconductor layer DIF (SWT), but in FIG. 11 it is shown as being arranged on the semiconductor layer DIF (SWT) to make the position of the gate GT (SWT) identifiable.
  • FIG. 11 shows an example in which one switch transistor SWT is arranged, but multiple switch transistors SWT may be arranged as in the other examples.
  • the drain (semiconductor layer DIF (SWT)) of the switch transistor SWT is connected to the virtual power line VVDD of the wiring layer PR through a via VIA3.
  • the source (semiconductor layer DIF (SWT)) of the switch transistor SWT is connected to the power line TVDD of the wiring layer BSM1 through a via VIA5.
  • the gate GT (SWT) of the switch transistor SWT is connected to the signal line SIG of the wiring layer BSM1 through a via VIA6.
  • FIG. 12 shows an example of a cross section taken along lines X3-X3' and X4-X4' in FIG. 11. Elements and layouts that are the same as or similar to those in FIG. 7 are indicated with the same symbols or patterns, and detailed descriptions are omitted.
  • the wiring in the wiring layer BSM2 is omitted in FIG. 12 because it is not connected to the switch transistor SWT.
  • the cross-sectional structure of the switch transistor SWT differs from that of the switch transistor SWT in FIG. 7 in that it is upside down.
  • the gate GT (SWT) of the switch transistor SWT is connected to the signal line SIG of the wiring layer BSM1 in the cross section along the X3-X3' line.
  • the source and drain, which are the semiconductor layer DIF (SWT) of the switch transistor SWT, are connected to the power supply line TVDD of the wiring layer BSM1 and the virtual power supply line VVDD of the wiring layer PR in the cross section along the X4-X4' line, respectively.
  • the drain (VVDD) of the switch transistor SWT is directly connected to the virtual power line VVDD of the wiring layer PR through the via VIA3.
  • a ground line VSS can be provided in place of the virtual power line VVDD of the wiring layer BSM1 of FIG. 6. This allows, for example, the number of ground lines VSS of the wiring layer BSM1 to be increased compared to FIG. 6, and the ground resistance to be reduced. If a power line TVDD is provided in place of the virtual power line VVDD of the wiring layer BSM1 of FIG. 6, the power resistance can be reduced.
  • the wiring and switch transistor SWT located on the back side of the substrate SUB may be formed by bonding another semiconductor chip to the back side of the substrate SUB.
  • the wiring and switch transistor SWT located on the back side of the substrate SUB may be formed by performing wafer processes such as film formation, exposure processing, and etching on the back side of the substrate SUB.
  • the layouts shown in Figures 11 and 12 may be applied to other embodiments or modified examples.
  • a signal tap cell STAP is provided in the circuit area on the front side of the substrate SUB where the transistor is provided, using a via VIA4 that is directly connected from the back side of the substrate SUB to the semiconductor layer such as the source or drain of the transistor. Therefore, even when the switch transistor SWT is disposed on the back side of the substrate SUB, the signal SIG from the control circuit CNTL can be supplied to the gate of the switch transistor SWT without providing a separate area from the circuit area, and an increase in the circuit area can be suppressed.
  • the wiring SIG of the PR layer By arranging the wiring SIG of the PR layer in an area where the ground line VSS of the PR layer extending in the Y direction is interrupted, the area in which the ground line VSS is arranged can be increased and the ground resistance can be reduced compared to when the wiring SIG extends uninterrupted in the Y direction.
  • the signal SIG (output signal OUT0) is supplied from the control circuit CNTL to the gate GT (SWT) of the switch transistor SWT using wiring W provided on the front side of the substrate SUB and wiring in the BSM1 layer. This allows the control circuit CNTL and the switch transistor SWT to be placed at separate positions in a plan view.
  • Second Embodiment 13 shows an example of the layout of the circuits and wiring of the standard cell block in the semiconductor device of the second embodiment.
  • the same or similar elements and layout as those in FIG. 6 are indicated by the same symbols or the same patterns, and detailed description is omitted.
  • the control circuit CNTL is formed in the region in FIG. 6 in which the standard cells SC are formed.
  • the control circuit CNTL may be disposed in a power domain (power cutoff region) in which the supply of the virtual power supply potential VVDD can be stopped.
  • the configuration of the control circuit CNTL is the same as that of the control circuit CNTL in FIG. 6.
  • the wiring SIG that transmits the output signal OUT output from the control circuit CNTL is connected to the gate GT (SWT) of the switch transistor SWT via the wiring W (FS), the semiconductor layer DIF (FS) of the signal tap cell STAP, the via VIA4, the wiring SIG of the wiring layer PR, the wiring SIG of the wiring layer BSM1, and the via VIA1.
  • the transistors of the inverters IV1 and IV2 of the control circuit CNTL are, for example, fin FETs using fins, planar MOSFETs, nanosheet FETs, or CFETs.
  • the transistors of the inverters IV1 and IV2 of the control circuit CNTL are supplied with the ground potential VSS or the power supply potential TVDD from the wiring of the wiring layer PR through the via VIA4 that is directly connected to the source and drain, which are the semiconductor layers of the transistors.
  • the power supply line TVDD is arranged between the signal line SIG and the ground line VSS of the wiring layer PR in the X direction, but for example, the signal line SIG may be arranged between the power supply line TVDD and the ground line VSS.
  • the power supply line TVDD is arranged between the interrupted ground lines VSS in the Y direction
  • the signal line SIG is arranged between the interrupted virtual power supply lines VVDD in the Y direction.
  • the second embodiment can also achieve the same effects as the first embodiment. For example, by connecting the control circuit CNTL and the gate GT (PSW) of the switch transistor SWT via the signal tap cell STAP, it is possible to suppress an increase in the circuit area. Furthermore, in the second embodiment, the control circuit CNTL and the switch transistor SWT can be positioned so that they overlap in a plan view.
  • PSW gate GT
  • Third Embodiment 14 shows an outline of the layout of the circuits and wiring of a standard cell block in a semiconductor device according to the third embodiment. Elements and layouts that are the same as or similar to those in FIG. 4 are indicated by the same reference numerals or patterns, and detailed descriptions thereof will be omitted.
  • FIG. 14 differs from FIG. 4 in that the signal line SIG of the control circuit CNTL is formed using the wiring layer BSM1, without using the wiring FS on the front side of the substrate SUB.
  • the signal line SIG of the wiring layer BSM1 is disposed at a position that connects the control circuit CNTL and the switch transistor SWT in a plan view, and electrically connects the control circuit CNTL and the gate GT (SWT) of the switch transistor SWT.
  • the third embodiment can also achieve the same effects as the first embodiment. For example, by connecting the control circuit CNTL and the gate GT (PSW) of the switch transistor SWT via the signal tap cell STAP, it is possible to suppress an increase in the circuit area. Furthermore, in the second embodiment, the control circuit CNTL and the switch transistor SWT can be positioned so that they overlap in a plan view.
  • PSW gate GT
  • the third embodiment by arranging the signal lines SIG only in necessary locations in the wiring layer BSM1, it is possible to arrange, for example, the ground line VSS in an area where the signal lines SIG are not arranged. Also, the wiring SIG on the front surface FS side of the substrate SUB can be omitted. This makes it possible to efficiently arrange the wiring of the wiring layer BSM1 and the wiring of the standard cells SC.
  • Fourth Embodiment 15 shows an example of the layout of the circuits and wiring of a standard cell block in the semiconductor device of the fourth embodiment. Elements and layouts that are the same as or similar to those in FIG. 7 are indicated by the same reference numerals or patterns, and detailed description thereof will be omitted.

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  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

半導体装置は、基板の上面より下方に形成された第１の電源線と第２の電源線と第１の制御線と、前記下方に形成され、電気的に第１の電源線と第２の電源線との間に設けられ、第１の制御線に電気的に接続されたゲートを有する第１のトランジスタと、基板上に形成された半導体層と、基板に形成され、平面視で半導体層と第１の制御線と重なる位置に配置され、半導体層及び第１の制御線に接続するビアと、を有するタップセルと、基板上に形成され、ビアに電気的に接続する制御回路と、を有する。これにより、基板の裏面に電源スイッチ回路を設ける場合に、回路面積の増大を抑制することができる。

Description

半導体装置
　本発明は、半導体装置に関する。
　スタンダードセルなどの半導体装置において、トランジスタへの電源の供給と遮断とを切り替える電源スイッチ回路を設ける技術が知られている。半導体基板の裏面に電源線を設け、半導体基板の表面に設けられるトランジスタにＴＳＶ（Through Silicon Via）等のビアを介して電源を供給するＢＳ－ＰＤＮ（Backside Power Delivery Network）技術が知られている。半導体基板の表面に設けられるトランジスタのソース及びドレインに半導体基板の裏面からビアを直接接続する技術が知られている。
米国特許出願公開第２０２２／０３４４２６３号明細書 米国特許出願公開第２０２２／０２０８７５７号明細書 米国特許出願公開第２０２１／０２７２９０３号明細書 米国特許出願公開第２０１９／０３０５７７３号明細書 国際公開第２０２０／０６５９１６号 国際公開第２０２０／０６６７９７号 国際公開第２０２１／０７９５１１号 国際公開第２０２１／０７９５１１号 国際公開第２０２１／０７０３６７号 国際公開第２０２１／０７０３６６号
　半導体基板の裏面に電源スイッチ回路を設ける場合に、電源スイッチ回路と基板の表面に設けられる回路との間の接続に使用する配線及びビアを、回路面積の増大を抑制してどのようにレイアウトするかの詳細が検討されていない。
　本発明は、上記の点に鑑みてなされたもので、基板の裏面に電源スイッチ回路を設ける場合に、回路面積の増大を抑制することを目的とする。
　本発明の一態様では、半導体装置は、基板と、前記基板の上面より下方に形成され、第１の電位が供給される第１の電源線と、第２の電位が供給される第２の電源線と、前記基板の上面より下方に形成された第１の制御線と、前記基板の上面より下方に形成され、電気的に前記第１の電源線と前記第２の電源線との間に設けられ、前記第１の制御線に電気的に接続されたゲートを有する第１のトランジスタと、前記基板上に形成された半導体層と、前記基板に形成され、平面視で前記半導体層と前記第１の制御線と重なる位置に配置され、前記半導体層及び前記第１の制御線に接続するビアと、を有するタップセルと、前記基板上に形成され、前記ビアに電気的に接続する制御回路と、を有する。
　開示の技術によれば、基板の裏面に電源スイッチ回路を設ける場合に、回路面積の増大を抑制することができる。
第１実施形態における半導体装置のレイアウトの一例を示す平面図である。 図１の半導体装置の断面構造の一例を示す断面図である。 図１のスタンダードセルブロックに配置される回路の一例を示す回路図である。 図３の回路及び配線のレイアウトの概要を示す平面図である。 図３の回路及び配線のレイアウトの別の層での概要を示す平面図である。 図４及び図５に示す回路及び配線のレイアウトの一例を示す平面図である。 図６のＸ１－Ｘ１'線及びＸ２－Ｘ２'線に沿う断面の一例を示す断面図である。 図６のＸ１－Ｘ１'線に沿う断面の別の例を示す断面図である。 図４及び図５に示す回路及び配線のレイアウトの第１変形例を示す平面図である。 図４及び図５に示す回路及び配線のレイアウトの第２変形例を示す平面図である。 図４及び図５に示す回路及び配線のレイアウトの第３変形例を示す平面図である。 図１１のＸ３－Ｘ３'線及びＸ４－Ｘ４'線に沿う断面の一例を示す断面図である。 第２実施形態の半導体装置におけるスタンダードセルブロックの回路及び配線のレイアウトの一例を示す平面図である。 第３実施形態の半導体装置におけるスタンダードセルブロックの回路及び配線のレイアウトの概要を示す平面図である。 第４実施形態の半導体装置におけるスタンダードセルブロックの回路及び配線のレイアウトの一例を示す断面図である。
　以下、図面を用いて実施形態を説明する。以下では、信号を示す符号は、信号線又は信号端子を示す符号としても使用される。電源電位を示す符号は、電源電位が供給される電源線又は電源端子を示す符号としても使用される。
　（第１実施形態）
　図１は、第１実施形態における半導体装置のレイアウトの一例を示す。例えば、図１に示す半導体装置１００は、ＳｏＣ（System on Chip）でもよく、単体のＦＰＧＡ（Field-Programmable Gate Array）等でもよい。
　半導体装置１００は、複数のＩ／ＯセルＩＯＣ、ＩＯＣＰと内部回路領域ＩＮＴＲとを有する。Ｉ／ＯセルＩＯＣは、入力信号、出力信号又は入出力信号等の信号ＳＧＮＬ用のインタフェース回路である。Ｉ／ＯセルＩＯＣＰは、電源電位又は接地電位用のインタフェース回路である。
　各Ｉ／ＯセルＩＯＣ、ＩＯＣＰは、内部回路領域ＩＮＴＲに接続される。例えば、内部回路領域ＩＮＴＲは、スタンダードセルが設けられる１つ又は複数のスタンダードセルブロックＳＣＢを有する。なお、内部回路領域ＩＮＴＲには、スタンダードセル以外の論理回路が搭載されてもよく、メモリが搭載されてもよい。メモリは、スタンダードセルブロックＳＣＢ内に搭載されてもよい。
　図２は、図１の半導体装置１００の断面構造の一例を示す。半導体装置１００は、基板ＳＵＢと、基板ＳＵＢの表面ＦＳ側に形成された配線層ＷＬ１と、基板ＳＵＢの裏面ＢＳ側に形成された配線層ＷＬ２とを有する。基板ＳＵＢの表面ＦＳは、基板ＳＵＢの上面又は基板ＳＵＢの上方の一例であり、基板ＳＵＢの裏面ＢＳは、基板ＳＵＢの下方の一例である。基板ＳＵＢの表面には、トランジスタの一部であるフィンＦＩＮが形成される。フィンＦＩＮは、ソース、ドレイン及びチャネルを有する。配線層ＷＬ２における基板ＳＵＢと反対側の面（裏面）には、外部接続端子であるパッドＰＡＤが形成される。
　配線層ＷＬ２は、複数の配線層ＢＳＭ１、ＢＳＭ２（図２では２層、ＢＳＭはBackside Metalの略）を有する。例えば、配線層ＢＳＭ１、ＢＳＭ２には、電源電位及び接地電位等をそれぞれ供給する配線Ｗ１、Ｗ２がそれぞれ形成される。配線Ｗ１、Ｗ２は、ビアＶＩＡ１を介して相互に接続される。配線Ｗ２とパッドＰＡＤとは、ビアＶＩＡ２を介して相互に接続される。
　配線Ｗ１は、基板ＳＵＢに形成されたＴＳＶを介してフィンＦＩＮのソース及びドレインに接続される。配線Ｗ１は、ＴＳＶを介して、基板ＳＵＢの表面に埋め込まれた埋め込み配線ＢＰＲ（Buried Power Rail）に接続されてもよい。ＴＳＶは、ビアの一例である。
　なお、基板ＳＵＢ上に形成されるトランジスタは、フィンを用いたフィンＦＥＴ（Field Effect Transistor）に限られない。例えば、基板ＳＵＢ上に形成されるトランジスタは、プレーナ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）、ナノシートＦＥＴ又はＣＦＥＴ（Complementary FET）でもよい。プレーナ型ＭＯＳＦＥＴ及びナノシートＦＥＴにおいても、電源電位又は接地電位を供給するＴＳＶは、トランジスタのソース及びドレインに接続される。また、ＣＦＥＴの場合、電源電位又は接地電位を供給するＴＳＶは、基板ＳＵＢの最も近くに位置するソース及びドレインに接続されてもよい。
　図３は、図１のスタンダードセルブロックＳＣＢに配置される回路の一例を示す。スタンダードセルブロックＳＣＢは、電源スイッチ回路ＰＳＷとスタンダードセルＳＣとを有する。スタンダードセルＳＣは、仮想電源線ＶＶＤＤ及び接地線ＶＳＳに接続され、仮想電源線ＶＶＤＤから仮想電源電位ＶＶＤＤの供給を受けて動作する。
　電源スイッチ回路ＰＳＷは、制御回路ＣＮＴＬとスイッチトランジスタＳＷＴとを有する。制御回路ＣＮＴＬは、入力信号線ＩＮと出力信号線ＯＵＴとの間に直列に接続されたインバータＩＶ１、ＩＶ２を有するバッファ回路である。各インバータＩＶ１、ＩＶ２は、電源線ＴＶＤＤと接地線ＶＳＳとに接続されて動作する。インバータＩＶ１は、入力信号ＩＮの論理を反転して出力信号ＯＵＴ０として出力する。インバータＩＶ２は、インバータＩＶ１からの出力信号ＯＵＴ０の論理を反転して出力信号ＯＵＴとして出力する。
　スイッチトランジスタＳＷＴは、ソースが電源線ＴＶＤＤに接続され、ドレインが仮想電源線ＶＶＤＤに接続されたＰＭＯＳトランジスタであり、制御回路ＣＮＴＬからの出力信号ＯＵＴ０の電圧をゲート電位として受けて動作する。スイッチトランジスタＳＷＴがオンしている間、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとが電気的に接続され、電源電位ＴＶＤＤは、仮想電源線ＶＶＤＤを介してスタンダードセルＳＣに供給される。
　スイッチトランジスタＳＷＴがオフしている間、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとの電気的な接続が遮断され、仮想電源線ＶＶＤＤは、フローティング状態に設定される。なお、インバータＩＶ１の出力に代えて、インバータＩＶ１の入力ＩＮ又はインバータＩＶ２の出力ＯＵＴがスイッチトランジスタＳＷＴのゲートに接続されてもよい。これは他の実施形態においても同様である。
　なお、制御回路ＣＮＴＬは、電源スイッチ回路ＰＳＷの配置領域と別の領域に配置されてもよい。また、出力信号ＯＵＴは、他の電源スイッチ回路ＰＳＷの入力端子ＩＮに供給されてもよい。スイッチトランジスタＳＷＴは、基板ＳＵＢの上面より下方に設けられ、電気的に電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤの間に設けられた第１のトランジスタの一例である。
　図４は、図３の回路及び配線のレイアウトの概要を示す。図４では、図３の回路及び配線のうち、基板ＳＵＢの表面側の配線ＦＳ（Front Side）、基板ＳＵＢ内に設けられるＰＲ（Power Rail）層の配線、基板ＳＵＢの裏面側に設けられる配線層ＢＳＭ１の配線と、制御回路ＣＮＴＬ及び信号タップセルＳＴＡＰの位置とが平面視で示される。
　配線層ＰＲは、Ｙ方向に延在する配線（電源線ＴＶＤＤ、接地線ＶＳＳ、仮想電源線ＶＶＤＤ、信号線ＳＩＧ）がＸ方向に並んで配置される。Ｙ方向に延在する接地線ＶＳＳは、途中で途切れており、途切れた位置に信号線ＳＩＧが配置される。換言すると、信号線ＳＩＧは、Ｙ方向において複数の接地線ＶＳＳの間に配置される。例えば、信号線ＳＩＧには、図３のインバータＩＶ１から出力される出力信号ＯＵＴ０が伝達される。
　配線層ＰＲの信号線ＳＩＧは、第１の制御線の一例である。配線層ＰＲの電源線ＴＶＤＤは、第１の電源線の一例であり、電源電位ＴＶＤＤは、第１の電位の一例である。配線層ＰＲの仮想電源線ＶＶＤＤは、第２の電源線の一例であり、仮想電源電位ＶＶＤＤは、第２の電位の一例である。配線層ＰＲの接地線ＶＳＳは、第３の電源線の一例である。
　制御回路ＣＮＴＬは、平面視で配線層ＰＲの電源線ＴＶＤＤ及び接地線ＶＳＳが配置される領域と重なる位置に配置される。信号タップセルＳＴＡＰは、平面視で配線層ＰＲの信号線ＳＩＧが配置される領域と重なる位置に配置される。
　例えば、制御回路ＣＮＴＬ及び信号タップセルＳＴＡＰは、図４に示すように、離れた位置に配置されてもよく、隣接して配置されてもよい。また、制御回路ＣＮＴＬは、電源電位ＴＶＤＤが常時供給される電源ドメイン（常時電源領域）に配置され、信号タップセルＳＴＡＰは、仮想電源電位ＶＶＤＤの供給が停止可能な電源ドメイン（電源遮断領域）に配置されてもよい。
　配線層ＢＳＭ１の配線（仮想電源線ＶＶＤＤ、電源線ＴＶＤＤ、接地線ＶＳＳ、信号線ＳＩＧ）は、配線層ＰＲの下層に配置される。配線層ＢＳＭ１の各配線は、Ｘ方向に延在し、Ｙ方向に並んで配置される。配線層ＢＳＭ１の配線及び配線層ＰＲの配線において、同じ種類の配線（例えば、ＶＳＳ同士又はＴＶＤＤ同士）は、共通に接続される。制御回路ＣＮＴＬと信号タップセルＳＴＡＰとは、配線ＦＳにより相互に接続される。
　図５は、図３の回路及び配線のレイアウトの別の層での概要を示す。図５は、平面視で図４と重なる領域を示しており、図３の回路及び配線のうち、基板ＳＵＢの裏面側に設けられる配線層ＢＳＭ１及び配線層ＢＳＭ２の配線と、信号タップセルＳＴＡＰ及びスイッチトランジスタＳＷＴの位置とが示される。
　配線層ＢＳＭ２の各配線（仮想電源線ＶＶＤＤ、電源線ＴＶＤＤ等）は、Ｙ方向に延在し、Ｘ方向に並んで配置される。スイッチトランジスタＳＷＴは、平面視で信号タップセルＳＴＡＰに隣接する位置に配置される。なお、配線層ＢＳＭ１において、信号線ＳＩＧがＸ方向に延在して配置されるため、信号タップセルＳＴＡＰとスイッチトランジスタＳＷＴとは、平面視で互いに離れた位置に配置されてもよい。
　図５は、基板ＳＵＢの裏面側の層のみが示されるため、制御回路ＣＮＴＬの位置が省略されているが、制御回路ＣＮＴＬの位置は、図４と同じである。なお、平面視で制御回路ＣＮＴＬと重なる配線層ＢＳＭ２の配線の種類は、図４に示した配線層ＰＲの電源線ＴＶＤＤ及び接地線ＶＳＳに限定されない。
　図６は、図４及び図５に示す回路及び配線のレイアウトの一例を示す。図６の上側に示すレイアウトは、ビアＶＩＡ３を除き配線層ＰＲより上層のレイアウトを示す。図６の下側に示すレイアウトは、基板ＳＵＢの下側のレイアウトを示す。
　図６及び以降の平面図に示す凡例において、符号Ｗ（ＦＳ）は、基板ＳＵＢの表面側に設けられる信号配線を示す。符号ＤＩＦ（ＦＳ）は、基板の表面に設けられる拡散層等の半導体層を示す。符号ＧＴ（ＦＳ）は、基板の表面側に設けられるトランジスタのゲートを示す。
　符号ＶＩＡ４は、半導体層ＤＩＦ（ＦＳ）と配線層ＰＲの配線とを接続するビアを示す。符号ＰＲは、配線層ＰＲに設けられる配線を示す。符号ＶＩＡ３は、配線層ＰＲの配線と配線層ＢＳＭ１の配線とを接続するビアを示す。符号ＢＳＭ１は、配線層ＢＳＭ１に設けられる配線を示す。符号ＢＳＭ２は、配線層ＢＳＭ２に設けられる配線を示す。
　符号ＶＩＡ１は、配線層ＢＳＭ１の配線とスイッチトランジスタＳＷＴのゲートＧＴ（ＳＷＴ）とを接続するビア、又は配線層ＢＳＭ１の配線と配線層ＢＳＭ２の配線とを接続するビアを示す。符号ＤＩＦ（ＳＷＴ）は、スイッチトランジスタＳＷＴの半導体層（拡散層）を示す。符号ＧＴ（ＳＷＴ）は、スイッチトランジスタＳＷＴのゲートを示す。
　基板ＳＵＢ上には、半導体層ＤＩＦ（ＦＳ）とゲートＧＴ（ＦＳ）とを含むトランジスタが形成される。制御回路ＣＮＴＬは、例えば、図３に示したように２段のインバータＩＶ１、ＩＶ２を含む。１段目のインバータＩＶ１の出力は、配線Ｗ（ＦＳ）、信号タップセルＳＴＡＰの半導体層ＤＩＦ（ＦＳ）、ビアＶＩＡ４、配線層ＰＲの配線ＳＩＧ、ビアＶＩＡ３、配線層ＢＳＭ１の配線ＳＩＧ及びビアＶＩＡ１を介してスイッチトランジスタＳＷＴのゲートＧＴ（ＳＷＴ）に接続される。
　ＰＲ層の配線ＳＩＧは、Ｙ方向に延在するＰＲ層の接地線ＶＳＳが途中で途切れる領域であって、信号タップセルＳＴＡＰが配置される領域に配置される。換言すれば、ＰＲ層の接地線ＶＳＳは、信号タップセルＳＴＡＰが配置される領域を避けて配置される。これにより、ＰＲ層の配線ＳＩＧをＹ方向に途切れることなく延在させる場合に比べて、接地線ＶＳＳが配置される領域を増やすことができ、接地抵抗を減らすことができる。
　制御回路ＣＮＴＬのトランジスタは、例えば、フィンを用いたフィンＦＥＴ（Field Effect Transistor）、プレーナ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）、ナノシートＦＥＴ又はＣＦＥＴ（Complementary FET）である。制御回路ＣＮＴＬのトランジスタには、このトランジスタの半導体層であるソース、ドレインに直接接続されるビアＶＩＡ４を介して配線層ＰＲの配線から接地電位ＶＳＳ又は電源電位ＴＶＤＤが供給される。
　例えば、スイッチトランジスタＳＷＴは、平面視で配線層ＰＲの仮想電源線ＶＶＤＤ及び接地線ＶＳＳが配置される領域に位置しており、平面視でスタンダードセルＳＣ（例えば、インバータ）と重なっている。また、スイッチトランジスタＳＷＴは、図７に示すように、配線層ＢＳＭ１と配線層ＢＳＭ２との間に配置される。
　制御回路ＣＮＴＬは、配線層ＰＲの電源線ＴＶＤＤ及び接地線ＶＳＳが配置される領域に位置している。なお、制御回路ＣＮＴＬに接続される配線層ＰＲの配線と、信号タップセルＳＴＡＰに接続される配線層ＰＲの配線とは、図６に示すように間隔を空けて配置されてもよく、隣接して配置されてもよい。
　なお、制御回路ＣＮＴＬからの信号ＳＩＧ（出力信号ＯＵＴ０）を基板ＳＵＢの裏面のスイッチトランジスタＳＷＴに伝達するための手法として、基板ＳＵＢの表面側のトランジスタが設けられていない領域にＴＳＶ等のビアを形成することが考えられる。この場合、回路領域（トランジスタ領域）とは別の領域にビアを形成しなくてはならず、回路面積の増大を招くおそれがある。
　これに対して、この実施形態では、トランジスタのソース、ドレイン等の半導体層に基板ＳＵＢの裏面側から直接接続されるビアＶＩＡ４を用いて、基板ＳＵＢの表面側のトランジスタが設けられる回路領域に信号タップセルＳＴＡＰが設けられる。このため、基板ＳＵＢの裏面にスイッチトランジスタＳＷＴを配置する場合にも、回路領域とは別の領域を設けることなく制御回路ＣＮＴＬからの信号ＳＩＧをスイッチトランジスタＳＷＴのゲートに供給することができ、回路面積の増大を抑制することができる。
　なお、信号ＳＩＧ（出力信号ＯＵＴ０）は、基板ＳＵＢの表面側に設けられる配線Ｗ及びＢＳＭ１層の配線を使用して制御回路ＣＮＴＬからスイッチトランジスタＳＷＴのゲートＧＴ（ＳＷＴ）に供給される。これにより、制御回路ＣＮＴＬ及びスイッチトランジスタＳＷＴを、平面視で離れた位置に配置することができる。
　図７は、図６のＸ１－Ｘ１'線及びＸ２－Ｘ２'線に沿う断面の一例を示す。Ｘ１－Ｘ１'線に沿う断面において、制御回路ＣＮＴＬのインバータＩＶ１、ＩＶ２の半導体層（ソース、ドレイン）は、基板ＳＵＢ中に形成されるビアＶＩＡ４を介して配線層ＰＲの電源線ＴＶＤＤ又は接地線ＶＳＳに接続される。なお、図７では、配線層ＰＲは、基板ＳＵＢの下面に沿って配置されているが、基板ＳＵＢ中に配置されてもよい。
　制御回路ＣＮＴＬから出力される出力信号ＯＵＴを伝達する配線ＳＩＧは、信号タップセルＳＴＡＰからビアＶＩＡ４、配線層ＰＲ、ビアＶＩＡ３を介して配線層ＢＳＭ１の配線ＳＩＧに接続される。配線層ＢＳＭ１の配線ＳＩＧは、配線層ＢＳＭ１の下側の層間絶縁膜に形成されるビアＶＩＡ１を介してスイッチトランジスタＳＷＴのゲートＧＴ（ＳＷＴ）に接続される。
　ゲートＧＴ（ＳＷＴ）は、ゲート絶縁膜ＧＩＮＳを介してスイッチトランジスタＳＷＴのチャネルに対向する位置に設けられる。チャネルのＸ方向の両側に設けられるスイッチトランジスタＳＷＴのソース及びドレインは、配線層ＢＳＭ２に形成される電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤにそれぞれ接続される。
　スイッチトランジスタＳＷＴを介して電源線ＴＶＤＤに接続される配線層ＢＳＭ２の仮想電源線ＶＶＤＤは、Ｘ２－Ｘ２'線に沿う断面において、ビアＶＩＡ１を介して配線層ＢＳＭ１の仮想電源線ＶＶＤＤに接続される。ＢＳＭ１の仮想電源線ＶＶＤＤは、ビアＶＩＡ３を介して配線層ＰＲの仮想電源線ＶＶＤＤに接続される。配線層ＰＲの仮想電源線ＶＶＤＤは、さらに、Ｘ１－Ｘ１'線に沿う断面において、ビアＶＩＡ４を介してスタンダードセルＳＣの半導体層ＤＩＦ（ＦＳ）又はスタンダードセルＳＣの電源端子に接続される。
　図８は、図６のＸ１－Ｘ１'線に沿う断面の別の例を示す。図７と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。図８に示す例は、配線層ＰＲの配線が基板ＳＵＢ中に形成され、配線層ＢＳＭ１の配線が基板ＳＵＢの裏面に接する位置に形成されることを除き、図７のＸ１－Ｘ１'線に沿う断面と同様である。なお、配線層ＰＲの配線が基板ＳＵＢ中に形成される構造は、他の実施形態又は変形例にも適用可能である。
　図９は、図４及び図５に示す回路及び配線のレイアウトの第１変形例を示す。図６と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。
　図９は、信号タップセルＳＴＡＰが制御回路ＣＮＴＬに隣接する位置に配置されることを除き、図６のレイアウトと同様である。例えば、信号タップセルＳＴＡＰは、制御回路ＣＮＴＬとともに電源電位ＴＶＤＤが常時供給される電源ドメインに配置されてもよい。
　なお、図９では、２個のスイッチトランジスタＳＷＴが配置される例が示されるが、図６と同様に４個のスイッチトランジスタＳＷＴが配置されてもよいし、１個または３個、５個以上のスイッチトランジスタＳＷＴが配置されてもよい。また、図９に示すレイアウトは、他の実施形態又は変形例に適用されてもよい。
　図１０は、図４及び図５に示す回路及び配線のレイアウトの第２変形例を示す。図６と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。図１０は、図６に示した領域のうち、スイッチトランジスタＳＷＴが配置される領域のみが示され、かつ、配線層ＰＲより上層のレイアウトは、図示が省略される。
　図１０では、スイッチトランジスタＳＷＴのゲートＧＴ（ＳＷＴ）、半導体層ＤＩＦ（ＳＷＴ）及び図示しないゲート絶縁膜ＧＩＮＳは、配線層ＢＳＭ２の配線方向に延在して配置される。これにより、駆動能力が図６の４つのスイッチトランジスタＳＷＴより大きいスイッチトランジスタＳＷＴを、図６と同じ大きさの領域に配置することができる。図１０に示すレイアウトは、他の実施形態又は変形例に適用されてもよい。
　図１１は、図４及び図５に示す回路及び配線のレイアウトの第３変形例を示す。図６と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。図１１は、図６に示した領域のうち、スイッチトランジスタＳＷＴが配置される領域のみが示される。図１１の上側に示すレイアウトは、図６の上側に示すレイアウトと同様である。
　図１１の下側に示すレイアウトは、配線層ＢＳＭ１の配線の種類と並び順が図６の下側に示すレイアウトと相違している。また、図１１では、スイッチトランジスタＳＷＴは、配線層ＰＲ、ＢＳＭ１の間に配置される。なお、スイッチトランジスタＳＷＴのゲートＧＴ（ＳＷＴ）は、半導体層ＤＩＦ（ＳＷＴ）に対して配線層ＢＳＭ１側に配置されるが、ゲートＧＴ（ＳＷＴ）の位置を識別可能にするため、図１１では半導体層ＤＩＦ（ＳＷＴ）上に配置されるように見せている。図１１では、１個のスイッチトランジスタＳＷＴが配置される例が示されるが、他の例と同様に複数個のスイッチトランジスタＳＷＴが配置されてもよい。
　スイッチトランジスタＳＷＴのドレイン（半導体層ＤＩＦ（ＳＷＴ））は、ビアＶＩＡ３を介して配線層ＰＲの仮想電源線ＶＶＤＤに接続される。スイッチトランジスタＳＷＴのソース（半導体層ＤＩＦ（ＳＷＴ））は、ビアＶＩＡ５を介して配線層ＢＳＭ１の電源線ＴＶＤＤに接続される。スイッチトランジスタＳＷＴのゲートＧＴ（ＳＷＴ）は、ビアＶＩＡ６を介して配線層ＢＳＭ１の信号線ＳＩＧに接続される。
　図１２は、図１１のＸ３－Ｘ３'線及びＸ４－Ｘ４'線に沿う断面の一例を示す。図７と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。配線層ＢＳＭ２の配線は、スイッチトランジスタＳＷＴに接続されないため、図１２では省略されている。スイッチトランジスタＳＷＴの断面構造は、上下が反転している点で、図７のスイッチトランジスタＳＷＴの断面構造と異なる。
　スイッチトランジスタＳＷＴのゲートＧＴ（ＳＷＴ）は、Ｘ３－Ｘ３'線に沿う断面において、配線層ＢＳＭ１の信号線ＳＩＧに接続される。スイッチトランジスタＳＷＴの半導体層ＤＩＦ（ＳＷＴ）であるソース及びドレインは、Ｘ４－Ｘ４'線に沿う断面において、配線層ＢＳＭ１の電源線ＴＶＤＤ及び配線層ＰＲの仮想電源線ＶＶＤＤにそれぞれ接続される。
　Ｘ４－Ｘ４'線に沿う断面に示すように、スイッチトランジスタＳＷＴのドレイン（ＶＶＤＤ）は、ビアＶＩＡ３を介して配線層ＰＲの仮想電源線ＶＶＤＤに直接接続される。このため、図１２に示すように、図６の配線層ＢＳＭ１の仮想電源線ＶＶＤＤの代わりに接地線ＶＳＳを設けることができる。これにより、例えば、配線層ＢＳＭ１の接地線ＶＳＳの数を図６に比べて増やすことができ、接地抵抗を減らすことができる。図６の配線層ＢＳＭ１の仮想電源線ＶＶＤＤの代わりに電源線ＴＶＤＤを設ける場合、電源抵抗を減らすことができる。
　なお、基板ＳＵＢの裏面側に位置する配線及びスイッチトランジスタＳＷＴは、基板ＳＵＢの裏面に別の半導体チップを接合することにより形成されてもよい。あるいは、基板ＳＵＢの裏面側に位置する配線及びスイッチトランジスタＳＷＴは、基板ＳＵＢの裏面に対して成膜、露光処理、エッチング等のウェハープロセスを行うことにより形成されてもよい。なお、図１１及び図１２に示すレイアウトは、他の実施形態又は変形例に適用されてもよい。
　以上、第１実施形態では、トランジスタのソース、ドレイン等の半導体層に基板ＳＵＢの裏面側から直接接続されるビアＶＩＡ４を用いて、基板ＳＵＢの表面側のトランジスタが設けられる回路領域に信号タップセルＳＴＡＰが設けられる。このため、基板ＳＵＢの裏面にスイッチトランジスタＳＷＴを配置する場合にも、回路領域とは別の領域を設けることなく制御回路ＣＮＴＬからの信号ＳＩＧをスイッチトランジスタＳＷＴのゲートに供給することができ、回路面積の増大を抑制することができる。
　ＰＲ層の配線ＳＩＧを、Ｙ方向に延在するＰＲ層の接地線ＶＳＳが途中で途切れる領域に配置することで、配線ＳＩＧをＹ方向に途切れることなく延在させる場合に比べて、接地線ＶＳＳが配置される領域を増やすことができ、接地抵抗を減らすことができる。
　信号ＳＩＧ（出力信号ＯＵＴ０）は、基板ＳＵＢの表面側に設けられる配線Ｗ及びＢＳＭ１層の配線を使用して制御回路ＣＮＴＬからスイッチトランジスタＳＷＴのゲートＧＴ（ＳＷＴ）に供給される。これにより、制御回路ＣＮＴＬ及びスイッチトランジスタＳＷＴを、平面視で離れた位置に配置することができる。
　（第２実施形態）
　図１３は、第２実施形態の半導体装置におけるスタンダードセルブロックの回路及び配線のレイアウトの一例を示す。図６と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。この実施形態では、図６においてスタンダードセルＳＣが形成される領域に制御回路ＣＮＴＬが形成される。例えば、制御回路ＣＮＴＬは、仮想電源電位ＶＶＤＤの供給が停止可能な電源ドメイン（電源遮断領域）に配置されてもよい。制御回路ＣＮＴＬの構成は、図６の制御回路ＣＮＴＬの構成と同様である。
　制御回路ＣＮＴＬから出力される出力信号ＯＵＴを伝達する配線ＳＩＧは、配線Ｗ（ＦＳ）、信号タップセルＳＴＡＰの半導体層ＤＩＦ（ＦＳ）、ビアＶＩＡ４、配線層ＰＲの配線ＳＩＧ、配線層ＢＳＭ１の配線ＳＩＧ及びビアＶＩＡ１を介してスイッチトランジスタＳＷＴのゲートＧＴ（ＳＷＴ）に接続される。
　制御回路ＣＮＴＬのインバータＩＶ１、ＩＶ２のトランジスタは、例えば、フィンを用いたフィンＦＥＴ、プレーナ型ＭＯＳＦＥＴ、ナノシートＦＥＴ又はＣＦＥＴである。制御回路ＣＮＴＬのインバータＩＶ１、ＩＶ２のトランジスタには、このトランジスタの半導体層であるソース、ドレインに直接接続されるビアＶＩＡ４を介して配線層ＰＲの配線から接地電位ＶＳＳ又は電源電位ＴＶＤＤが供給される。
　なお、図１３の図６の上側に示すレイアウトでは、Ｘ方向において配線層ＰＲの信号線ＳＩＧと接地線ＶＳＳとの間に電源線ＴＶＤＤが配置されるが、例えば、電源線ＴＶＤＤと接地線ＶＳＳとの間に信号線ＳＩＧが配置されるものであってもよい。この場合、Ｙ方向において途切れた接地線ＶＳＳの間に電源線ＴＶＤＤが配置され、Ｙ方向において途切れた仮想電源線ＶＶＤＤの間に信号線ＳＩＧが配置される。
　以上、第２実施形態においても、第１実施形態と同様の効果を得ることができる。例えば、信号タップセルＳＴＡＰを介して制御回路ＣＮＴＬとスイッチトランジスタＳＷＴのゲートＧＴ（ＰＳＷ）とを接続することで、回路面積の増大を抑制することができる。さらに、第２実施形態では、制御回路ＣＮＴＬ及びスイッチトランジスタＳＷＴを、平面視で重なる位置に配置することができる。
　（第３実施形態）
　図１４は、第３実施形態の半導体装置におけるスタンダードセルブロックの回路及び配線のレイアウトの概要を示す。図４と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。
　図１４では、制御回路ＣＮＴＬの信号線ＳＩＧが、基板ＳＵＢの表面側の配線ＦＳを使用することなく、配線層ＢＳＭ１を使用して形成される点で図４と相違している。配線層ＢＳＭ１の信号線ＳＩＧは、平面視で制御回路ＣＮＴＬとスイッチトランジスタＳＷＴとを接続する位置に配置され、制御回路ＣＮＴＬとスイッチトランジスタＳＷＴのゲートＧＴ（ＳＷＴ）とを電気的に接続する。
　そして、配線層ＢＳＭ１において信号線ＳＩＧが配置されない領域には、接地線ＶＳＳが配置される。換言すれば、配線層ＢＳＭ１の信号線ＳＩＧが途中で途切れる領域に接地線ＶＳＳが配置される。配線層ＢＳＭ１に配置される途中で途切れた接地線ＶＳＳは、第１の配線の一例である。信号線ＳＩＧが途中で途切れた領域に配置されるＢＳＭ１層の信号線ＳＩＧは、第２の制御線の一例である。
　図１４に示すように、配線層ＢＳＭ１の必要な個所のみに信号線ＳＩＧを配置することで、例えば、信号線ＳＩＧが配置されない領域に接地線ＶＳＳを配置することができる。また、基板ＳＵＢの表面ＦＳ側の配線ＳＩＧを省略することができる。これにより、配線層ＢＳＭ１の配線およびスタンダードセルＳＣの配線を効率的に配置することが可能となる。
　なお、図示を省略しているが、基板ＳＵＢの表面側の配線ＦＳによる信号線ＳＩＧを最小限にするために、信号タップセルＳＴＡＰは、制御回路ＣＮＴＬの一部として配置されることが好ましく、あるいは、制御回路ＣＮＴＬに隣接して配置されることが好ましい。
　以上、第３実施形態においても、第１実施形態と同様の効果を得ることができる。例えば、信号タップセルＳＴＡＰを介して制御回路ＣＮＴＬとスイッチトランジスタＳＷＴのゲートＧＴ（ＰＳＷ）とを接続することで、回路面積の増大を抑制することができる。さらに、第２実施形態では、制御回路ＣＮＴＬ及びスイッチトランジスタＳＷＴを、平面視で重なる位置に配置することができる。
　さらに、第３実施形態では、配線層ＢＳＭ１の必要な個所のみに信号線ＳＩＧを配置することで、例えば、信号線ＳＩＧが配置されない領域に接地線ＶＳＳを配置することができる。また、基板ＳＵＢの表面ＦＳ側の配線ＳＩＧを省略することができる。これにより、配線層ＢＳＭ１の配線およびスタンダードセルＳＣの配線を効率的に配置することが可能となる。
　（第４実施形態）
　図１５は、第４実施形態の半導体装置におけるスタンダードセルブロックの回路及び配線のレイアウトの一例を示す。図７と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。
　図１５は、信号タップセルＳＴＡＰの半導体層ＤＩＦ（ＦＳ）が信号線ＳＩＧとしてのビアＶＩＡ４を介してスイッチトランジスタＳＷＴのゲートＧＴ（ＳＷＴ）に直接接続される点で他の実施形態と相違する。なお、図示は省略しているが、信号タップセルＳＴＡＰの下方において配線層ＢＳＭ１に接地線ＶＳＳを配置してもよい。この場合、他の実施形態におけるＰＲ層のように、配線層ＢＳＭ１の電源線ＴＶＤＤ、接地線ＶＳＳ、仮想電源線ＶＶＤＤがビアを介して基板ＳＵＢの表面ＦＳ側に形成されたトランジスタや配線に接続されてもよい。
　以上、第４実施形態においても、第１実施形態と同様の効果を得ることができる。例えば、信号タップセルＳＴＡＰを介して制御回路ＣＮＴＬとスイッチトランジスタＳＷＴのゲートＧＴ（ＰＳＷ）とを接続することで、回路面積の増大を抑制することができる。さらに、第４実施形態では、信号タップセルＳＴＡＰの半導体層ＤＩＦ（ＦＳ）をビアＶＩＡ４を介してスイッチトランジスタＳＷＴのゲートＧＴ（ＳＷＴ）に直接接続することで、回路面積の増大をさらに抑制することができる。
　以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
　１００　半導体装置
　ＢＰＲ　埋め込み配線
　ＢＳ　裏面
　ＢＳＭ１、ＢＳＭ２　配線層
　ＣＮＴＬ　制御回路
　ＤＩＦ　半導体層
　ＦＩＮ　フィン
　ＦＳ　表面
　ＧＩＮＳ　ゲート絶縁膜
　ＧＴ　ゲート
　ＩＮ　入力信号
　ＩＮＴＲ　内部回路領域
　ＩＯＣ、ＩＯＣＰ　Ｉ／Ｏセル
　ＩＶ１、ＩＶ２　インバータ
　ＯＵＴ、ＯＵＴ０　出力信号
　ＰＡＤ　パッド
　ＰＲ　配線層
　ＰＳＷ　電源スイッチ回路
　ＳＣ　スタンダードセル
　ＳＣＢ　スタンダードセルブロック
　ＳＧＮＬ　信号
　ＳＩＧ　信号線
　ＳＴＡＰ　信号タップセル
　ＳＵＢ　基板
　ＳＷＴ　スイッチトランジスタ
　ＴＶＤＤ　電源線
　ＶＩＡ１、ＶＩＡ２、ＶＩＡ３、ＶＩＡ４、ＶＩＡ５、ＶＩＡ６　ビア
　ＶＳＳ　接地線
　ＶＶＤＤ　仮想電源線
　Ｗ、Ｗ１、Ｗ２　配線
　ＷＬ１、ＷＬ２　配線層

Claims (7)

  1. 　基板と、
    　前記基板の上面より下方に形成され、第１の電位が供給される第１の電源線と、第２の電位が供給される第２の電源線と、
    　前記基板の上面より下方に形成された第１の制御線と、
    　前記基板の上面より下方に形成され、電気的に前記第１の電源線と前記第２の電源線との間に設けられ、前記第１の制御線に電気的に接続されたゲートを有する第１のトランジスタと、
    　前記基板上に形成された半導体層と、前記基板に形成され、平面視で前記半導体層と前記第１の制御線と重なる位置に配置され、前記半導体層及び前記第１の制御線に接続するビアと、を有するタップセルと、
    　前記基板上に形成され、前記ビアに電気的に接続する制御回路と、
    　を有する半導体装置。
  2. 　平面視で第１の方向に延在して配置される複数の第３の電源線を有し、
    　前記第１の制御線は、前記第１の方向において前記複数の第３の電源線の間の領域に配置される
    　請求項１に記載の半導体装置。
  3. 　前記制御回路及び前記第１のトランジスタは、平面視で離れて配置される
    　請求項１または請求項２に記載の半導体装置。
  4. 　前記制御回路及び前記第１のトランジスタは、平面視で重なって配置される
    　請求項１または請求項２に記載の半導体装置。
  5. 　前記第１の電源線、前記第２の電源線及び前記第１の制御線の下方で、平面視で前記第１の方向とは異なる第２の方向に延在する複数の第１の配線と、
    　前記第２の方向において前記複数の第１の配線の間に配置され、前記第１の制御線及び前記第１のトランジスタのゲートに電気的に接続される第２の制御線を有する
    　請求項２に記載の半導体装置。
  6. 　前記第１の配線は、前記第３の電源線と電気的に接続される
    　請求項５に記載の半導体装置。
  7. 　前記ビアは、前記第１のトランジスタの前記ゲートと平面視で重なって配置され、前記ゲートに直接接続される
    　請求項１に記載の半導体装置。
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