WO2024201566A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2024201566A1
WO2024201566A1 PCT/JP2023/011810 JP2023011810W WO2024201566A1 WO 2024201566 A1 WO2024201566 A1 WO 2024201566A1 JP 2023011810 W JP2023011810 W JP 2023011810W WO 2024201566 A1 WO2024201566 A1 WO 2024201566A1
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impurity region
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conductor layer
region
semiconductor
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正一 各務
康司 作井
望 原田
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Unisantis Electronics Singapore Pte Ltd
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Unisantis Electronics Singapore Pte Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/435—Cross-sectional shapes or dispositions of interconnections

Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • LSI Large Scale Integration
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the channel of an SGT extends perpendicular to the upper surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). For this reason, SGTs enable higher density semiconductor devices compared to planar MOS transistors.
  • this SGT As a selection transistor, it is possible to achieve high integration of DRAM (Dynamic Random Access Memory, see Non-Patent Document 2) connected to a capacitor, PCM (Phase Change Memory, see Non-Patent Document 3) connected to a resistive variable element, RRAM (Resistive Random Access Memory, see Non-Patent Document 4), and MRAM (Magneto-resistive Random Access Memory, see Non-Patent Document 5) that changes resistance by changing the direction of magnetic spins using electric current.
  • DRAM Dynamic Random Access Memory
  • PCM Phase Change Memory
  • RRAM Resistive Random Access Memory
  • MRAM Magnetic-resistive Random Access Memory
  • DRAM memory cells that do not have a capacitor and are composed of a single MOS transistor.
  • a current between the source and drain of an N-channel MOS transistor generates holes and electrons in the channel due to impact ionization, and some or all of the holes are retained in the channel to write logical memory data "1". Then, the holes are removed from the channel to write logical memory data "0".
  • the issues with this memory cell are how to improve the decrease in operating margin caused by floating body channel voltage fluctuations, and how to improve the decrease in data retention characteristics caused by the removal of some of the holes, which are the signal charges stored in the channel.
  • Twin-Transistor MOS transistor memory element in which one memory cell is formed using two MOS transistors in an SOI layer (see, for example, Patent Documents 2 and 3, and Non-Patent Document 11).
  • an N + layer which serves as a source or drain and separates the floating body channels of two MOS transistors, is formed in contact with an insulating layer on the substrate side.
  • a group of holes which is a signal charge, is stored in the channel of one MOS transistor, so that, as in the memory cell consisting of one MOS transistor described above, the problem is to improve the decrease in operating margin or the decrease in data retention characteristics caused by removing a part of the group of holes, which is a signal charge stored in the channel.
  • This application relates to a memory device using a semiconductor element that does not have a resistance change element or a capacitor and can be configured only with MOS transistors.
  • the object of the present invention is to provide a stable method for writing, erasing, and reading memory information from a dynamic flash memory, which is a memory device.
  • a memory device using a semiconductor element comprises: A substrate; a first semiconductor region on the substrate; a first impurity region on a surface of a portion of the first semiconductor region; and a second impurity region in contact with the first impurity region and extending in a vertical direction; a second semiconductor region extending vertically in contact with the second impurity region; a first insulating layer covering a portion of the first semiconductor region and a portion of the second impurity region; a first gate insulating layer covering the second impurity region and a portion of the second semiconductor region; a first gate conductor layer in contact with the first insulating layer and the first gate insulating layer; a second insulating layer formed in contact with the first gate conductor layer and the first gate insulating layer; a third semiconductor region in contact with the second semiconductor region; a second gate insulating layer covering a part or all of the third semiconductor region; a second gate conductor layer covering a part or the whole of the
  • the second invention is the first invention, characterized in that the majority carriers in the first impurity region are different from the majority carriers in the first semiconductor region.
  • the third invention is characterized in that in the first invention, the majority carriers in the second impurity region are the same as the majority carriers in the first impurity region, and the majority carriers in the second impurity region are different from the majority carriers in the first semiconductor region.
  • the fourth invention is the first invention, characterized in that the majority carriers in the second semiconductor region are the same as the majority carriers in the first semiconductor region.
  • the fifth invention is the first invention, characterized in that the majority carriers in the third impurity region and the fourth impurity region are the same as the majority carriers in the first impurity region.
  • the sixth invention is the first invention, characterized in that the concentration of the second impurity region is lower than the third impurity region and the fourth impurity region.
  • the seventh invention is characterized in that in the first invention, the vertical distance from the bottom of the third semiconductor region to the top of the second impurity region is shorter than the vertical distance from the bottom of the third semiconductor region to the bottom of the first gate conductor layer.
  • the eighth invention is the first invention, characterized in that the bottom of the first impurity region is located lower than the bottom of the first insulating layer in the vertical direction.
  • the ninth invention is the first invention, characterized in that the top surface of the second impurity region is located higher than the top surface of the first insulating layer in the vertical direction.
  • the tenth invention is the first invention, characterized in that the first impurity region is shared by a plurality of adjacent memory cells.
  • the eleventh invention is characterized in that in the first invention, the threshold voltage of a MOS transistor consisting of the third semiconductor region, the second impurity region, the third impurity region, the second gate insulating layer, and the second gate conductor layer is manipulated by changing the voltage applied to the first gate conductor layer.
  • the twelfth invention is the first invention, characterized in that a fifth impurity region is present between the second semiconductor region and the third impurity region, or a sixth impurity region is present between the third semiconductor region and the fourth impurity region, and the contact area between the second semiconductor region and the fifth impurity region or the sixth impurity region is smaller than the vertical cross-sectional area of the third impurity region or the fourth impurity region.
  • a thirteenth aspect of the present invention is the above-mentioned first aspect of the present invention, a first wiring conductor layer connected to the third impurity region; a second wiring conductor layer connected to the fourth impurity region; a third wiring conductor layer connected to the second gate conductor layer; a fourth wiring conductor layer connected to the first gate conductor layer; a fifth wiring conductor layer connected to the first impurity region; and a memory write operation is performed by controlling voltages applied to the first wiring conductor layer, the second wiring conductor layer, the third wiring conductor layer, the fourth wiring conductor layer, and the fifth wiring conductor layer to generate electron groups and positive hole groups in the third semiconductor region and the second semiconductor region by impact ionization or gate induced drain leakage current using a current flowing between the third impurity region and the fourth impurity region, removing minority carriers in the third semiconductor region and the second semiconductor region from the generated electron groups and positive hole groups, and causing a part or all of the majority carriers in the third semiconductor region and the second semiconductor region to remain in the
  • the 14th invention is the 13th invention, characterized in that the first wiring conductor layer connected to the third impurity region is a source line, the second wiring conductor layer connected to the fourth impurity region is a bit line, the third wiring conductor layer connected to the second gate conductor layer is a word line, the fourth wiring conductor layer connected to the first gate conductor layer is a plate line, and the fifth wiring conductor layer is a control line, and the memory write operation and the memory erase operation are performed by applying voltages to the source line, bit line, plate line, word line, and control line, respectively.
  • a fifteenth invention is the first invention, wherein in the memory write operation, a voltage is applied to the third impurity region and the fourth impurity region so as to create a potential difference, and a positive voltage is applied to the second gate conductor layer when the majority carriers of the second semiconductor are holes; When the majority carriers of the second semiconductor are electrons, a negative voltage is applied to the second gate conductor layer, and a positive voltage or a voltage of 0 V is applied to the first gate conductor layer.
  • the 16th invention is the first invention, characterized in that, in the memory erase operation, a voltage of a different polarity from that in the memory write operation, or 0 V, is applied to the first gate conductor layer.
  • the 17th invention is characterized in that in the first invention, in a memory read operation, a voltage of the same polarity as that in the memory write operation or 0V is applied to the first gate conductor layer, a voltage is applied so as to create a potential difference between the third impurity region and the fourth impurity region, and a voltage of the same polarity as that in the write operation is applied to the second gate conductor layer.
  • the 18th invention is the first invention, characterized in that during memory standby operation, a voltage of a different polarity from that applied during the memory write operation, or 0 V, is applied to the first gate conductor layer and the second gate conductor layer.
  • 1A and 1B are diagrams illustrating a cross-sectional structure and a bird's-eye view of a memory device using a semiconductor element according to a first embodiment.
  • 4A to 4C are diagrams for explaining accumulation of hole carriers and cell current during a write operation of the memory device using the semiconductor element according to the first embodiment.
  • 4A to 4C are diagrams illustrating an erase operation of a memory device using a semiconductor device according to a first embodiment; 1 is a cross-sectional structure of an additional example 1 of a memory device using a semiconductor element according to the first embodiment. 13 is a cross-sectional structure of an additional example 2 of a memory device using the semiconductor element according to the first embodiment.
  • FIG. 1A shows a vertical cross-sectional structure of a memory using a semiconductor element according to an embodiment of the present invention.
  • a substrate 20 an example of a "substrate” in the claims
  • a p-layer 1 an example of a "first semiconductor region” in the claims
  • silicon having a p-type conductivity containing acceptor impurities.
  • n-layer 3a an example of a "first impurity region” in the claims
  • donor impurities In contact with a part of it, there is a columnar n-layer 3b (an example of a "second impurity region” in the claims) containing donor impurities that stands vertically.
  • a columnar p-layer 4 (an example of a "second semiconductor region” in the claims) containing acceptor impurities, whose horizontal cross section is rectangular and whose maximum cross-sectional area in a plan view is larger than the contact area.
  • a first insulating layer 2 (an example of a "first insulating layer” in the claims) that covers the p-layer 1, the n-layer 3a, the n-layer 3b, and a part of the p-layer 4.
  • a first gate insulating layer 5 (an example of the "first gate insulating layer” in the claims) that contacts the first insulating layer 2 and covers a part of the p-layer 4.
  • a first gate conductor layer 22 contacts the first insulating layer 2 and the first gate insulating layer 5.
  • a second insulating layer 6 contacts the gate insulating layer 5 and the gate conductor layer 22.
  • a p-layer 8 is an example of the "third semiconductor region” in the claims that contains acceptor impurities and contacts the p-layer 4.
  • n+ layer 7a an example of the "third impurity region” in the claims
  • n+ layer 7b an example of the "fourth impurity region” in the claims
  • the semiconductor region containing a high concentration of donor impurities will be referred to as the "n+ layer”
  • a second gate insulating layer 9 (an example of the "second gate insulating layer” in the claims) is on the upper surface of the p-layer 8. This gate insulating layer 9 is in contact with or close to the n+ layers 7a and 7b, respectively. In the vertical direction, a second gate conductor layer 10 (an example of the "second gate conductor layer” in the claims) is on this gate insulating layer 9.
  • FIG. 1(b) shows a bird's-eye view of the memory cell structure according to this embodiment.
  • this figure shows the p layer 1 and the first insulating layer 2 removed, and shows the p layer 1, n layer 3a, n layer 3b, p layer 4, n+ layer 7a, n+ layer 7b, p layer 8, first gate insulating layer 5, first gate conductor layer 22, second gate insulating layer 9, and second gate conductor layer 10.
  • the second gate insulating layer 9 and second gate conductor layer 10 are shown slightly shifted from the p layer 8.
  • the contact area between the n layer 3b and the p layer 4 is smaller than the cross-sectional area of the p layer 4.
  • the n+ layer 7a is connected to the source line SL (an example of the "source line” in the claims) which is the first wiring conductive layer
  • the n+ layer 7b is connected to the bit line BL (an example of the "bit line” in the claims) which is the second wiring conductive layer
  • the gate conductor layer 10 is connected to the word line WL (an example of the "word line” in the claims) which is the third wiring conductive layer
  • the gate conductor layer 22 is connected to the plate line PL (an example of the "plate line” in the claims) which is the fourth wiring conductive layer
  • the n layer 3a is connected to the control line CDC (an example of the "control line” in the claims) which is the fifth wiring conductive layer.
  • the memory is operated by manipulating the voltages applied to the source line SL, bit line BL, plate line BL, word line WL, and control line CDC.
  • This memory device is hereinafter referred to as a dynamic flash memory.
  • one or more of the dynamic flash memory cells described above are arranged two-dimensionally on the substrate 20.
  • the p-layer 1 is a p-type semiconductor, but the impurity concentration may have a profile.
  • the n-layer 3a, n-layer 3b, p-layer 4, and p-layer 8 may have a profile.
  • the p-layer 4 and p-layer 8 may have independent impurity concentrations and profiles.
  • the p-layer 4 and p-layer 8 may be formed of different semiconductor material layers.
  • the cross section of the p-layer 4 may have the same shape at the connection surface between the p-layer 4 and p-layer 8.
  • the horizontal length of the p-layer 8 in the direction connected to the n+ layers 7a and 7b may be longer or shorter than the width of the p-layer 4.
  • An LDD (Lightly Doped Drain) region having a donor concentration lower than the donor impurity concentration of the n+ layers 7a and 7b may be provided between the p-layer 8 and the n+ layers 7a and 7b.
  • the first semiconductor region 1 is a p-type semiconductor, but if an n-type semiconductor substrate is used for the substrate 20 and a p-well is formed as the first semiconductor region 1, the dynamic flash memory can also be operated by arranging the memory cells of the present invention therein.
  • n-layer 3a and n-layer 3b are shown separately in FIG. 1, they may be a continuous semiconductor region.
  • the boundary between n-layer 3a and n-layer 3b is shown to coincide with the bottom of insulating layer 2, but this boundary does not necessarily have to coincide with the bottom of insulating layer 2.
  • the top of n-layer 3a may be higher than the bottom of gate conductor layer 22, and the top of n-layer 3b may be at the same or higher position as the bottom of gate conductor layer 22.
  • n-layer 3a does not have to be formed over the entire surface as long as it exists under the memory cell.
  • n-layer 3a may be formed by an n-well in p-layer 1. Note that hereafter, n-layer 3a and n-layer 3b may be collectively referred to as n-layer 3.
  • the insulating layer 2 and the gate insulating layer 5 are shown separately in FIG. 1, they may be formed as one piece. In the following, the insulating layer 2 and the gate insulating layer 5 are collectively referred to as the gate insulating layer 5.
  • the p-layer 8 is a p-type semiconductor, but depending on the majority carrier concentration of the p-layer 4, the thickness of the p-layer 8, the material and thickness of the gate insulating layer 9, and the material of the gate conductor layer 10, the p-layer 8 can be any type of p-type, n-type, or i-type.
  • the substrate 20 can be made of any material, whether it is an insulator, a semiconductor, or a conductor, as long as it can support the p-layer 1.
  • first to fifth wiring conductive layers may be formed in multiple layers as long as they do not contact each other.
  • the gate insulating layers 5 and 9 can be made of any insulating film used in normal MOS processes, such as a SiO2 film, a SiON film, a HfSiON film, or a laminated film of SiO2/SiN.
  • first gate conductor layer 22 can change the potential of a part of the memory cell via the gate insulating layer 5
  • the second gate conductor layer 10 can change the potential of a part of the memory cell via the gate insulating layer 9
  • they may be made of metals such as W, Pd, Ru, Al, TiN, TaN, and WN, metal nitrides, or alloys thereof (including silicides), such as a layered structure such as TiN/W/TaN, or may be made of a highly doped semiconductor.
  • the memory cell is described as having a rectangular vertical cross-sectional structure of the P layer 4 and p layer 8, but they may be trapezoidal or polygonal, and the cross section of the p layer 4 may be circular or elliptical in plan view.
  • the MOSFET consisting of the n+ layers 7a, 7b, p layer 8, gate insulating layer 9, and gate conductor layer 10 may be a planar type or a fin type FET.
  • the second gate insulating layer 9 is formed on the upper surface of the p layer 8, and the second gate conductor layer 10 is formed on the gate insulating layer.
  • the second gate insulating layer 9 is formed on the upper surface and two opposing side surfaces of the p layer 8, and the second gate conductor layer 10 is formed to cover the gate insulating layer.
  • the MOSFET may also be an FET in which the p layer 8, which is the channel, is U-shaped.
  • the first gate conductor layer 22 may surround the entirety or cover a portion of the p-layer 4 in plan view.
  • the first gate conductor layer 22 may be divided into multiple pieces in plan view.
  • the first gate conductor layer 22 may also be divided into multiple pieces in the vertical direction.
  • the first gate conductor layer 22 exists on both sides of the p-layer 4, but if it exists on either side, the dynamic flash memory can still operate.
  • n+ layer 7a and n+ layer 7b are formed from p+ layers (hereinafter, semiconductor regions containing a high concentration of acceptor impurities are referred to as "p+ layers") in which holes are the majority carrier, if p layers 1, 4, and 8 are made of n-type semiconductors and n layers 3a and 3b are made of p-type semiconductors, a dynamic flash memory can be operated with electrons as the write carriers.
  • the carrier behavior, accumulation, and cell current during the write operation (one example of the "write operation” in the claims) of the dynamic flash memory according to the first embodiment of the present invention will be described.
  • the majority carriers in the n layer 3a, n layer 3b, n+ layer 7a, and n+ layer 7b are electrons, and for example, poly-Si containing a high concentration of donor impurities (hereinafter, poly-Si containing a high concentration of donor impurities will be referred to as "n+poly”) is used for the gate conductor layer 22 connected to the plate line PL and the gate conductor layer 10 connected to the WL, and a p-type semiconductor is used as the third semiconductor region 8. As shown in FIG.
  • the MOSFET in this memory cell operates with the n+ layer 7a as the source, the n+ layer 7b as the drain, the gate insulating layer 9, the gate conductor layer 10 as the gate, and the p-layer 8 as the substrate as its components.
  • 0V is applied to the p-layer 1
  • 0.5V is applied to the n-layer 3a connected to the control line CDC
  • 0V is input to the n+ layer 7a connected to the source line SL
  • 1.0V is input to the n+ layer 7b connected to the bit line BL
  • -1V is applied to the gate conductor layer 22 connected to the plate line PL.
  • the threshold voltage of the MOSFET with the gate conductor layer 10 as the gate electrode before writing is set to 1.0V when the voltage of the plate line PL is -1V.
  • a partial inversion layer 12 is formed directly under the gate insulating layer 9 below the gate conductor layer 10, and a pinch-off point 13 exists. Therefore, the MOSFET having the gate conductor layer 10 operates in the saturation region.
  • the electric field becomes maximum between the pinch-off point 13 and the n+ layer 7b in the MOSFET having the gate conductor layer 10, and impact ionization occurs in this region. Due to this impact ionization, electrons accelerated from the n+ layer 7a connected to the source line SL toward the n+ layer 7b connected to the bit line BL collide with the Si lattice, and electron-hole pairs are generated by the kinetic energy. The generated holes diffuse toward the area with a lower hole concentration due to the concentration gradient. Some of the generated electrons flow into the gate conductor layer 10, but the majority flow into the n+ layer 7b connected to the bit line BL. As a result, holes 14 are accumulated in the p layer 4 and the p layer 8.
  • the plate line PL is set to -1V, which prevents the depletion layer from spreading into the p-layer, allowing holes generated by impact ionization to accumulate, and also contributes to adjusting the threshold voltage of the MOSFET in the memory cell through the substrate bias effect.
  • n+poly was used for the gate conductor layer 22 to bias a negative voltage, but the same effect as applying a negative voltage can be obtained by using a material with a higher work function than the material for the gate conductor layer 10.
  • a gate-induced drain leakage (GIDL) current may be passed to generate a group of holes (see, for example, Non-Patent Document 7).
  • FIG. 2(b) shows the hole groups 14 in the p-layer 4 and p-layer 8 immediately after writing when the plate line PL is -1V, the word line WL, source line SL, and bit line BL are biased to 0V, and the control line CDC is biased to 0.5V.
  • the generated hole group 14 is the majority carrier of the p-layer 4 and p-layer 8, but the generated hole concentration temporarily becomes high in the p-layer 8 region, and moves by diffusion toward the p-layer 4 due to the concentration gradient. Furthermore, when a negative potential is applied to the first gate conductor layer 22, the p-layer 4 accumulates at a higher concentration near the first gate insulating layer 5.
  • the p-layer 8 which is essentially the substrate of the MOSFET having the gate conductor layer 10, is charged with a positive bias.
  • the threshold voltage of the MOSFET having the gate conductor layer 10 is lowered by the positive substrate bias effect due to the holes temporarily accumulated in the p-layer 4 and p-layer 8.
  • the threshold voltage of the MOSFET after writing is 0.6 V.
  • the threshold voltage of the MOSFET having the gate conductor layer 10 connected to the word line WL becomes approximately 0.3 V, which is lower than before writing. This write state is assigned to logical memory data "1".
  • the p-layer 8 of the MOSFET having the gate conductor layer 10 connected to the word line WL is electrically connected to the p-layer 4, so the capacity for storing generated holes can be freely changed by the volume of the p-layer 4. Furthermore, compared to the volume of the p-layer 4 and p-layer 8 in which hole carriers are stored, the contact area of the n-layer 3b, n+ layer 7a, and n+ layer 7b involved in recombination with electrons can be intentionally made smaller.
  • the contact area between the p-layer 4 and n-layer 3b is smaller than the maximum horizontal cross-sectional area of the p-layer 4, the opportunity for the recombination of the holes and electrons stored after a write operation is reduced, and the retention time can be extended.
  • the voltage application conditions can be combinations such as 1.0V (V-BL)/-1V (V-PL)/2.0V (V-WL), 1.0V (V-BL)/-0.5V (V-PL)/1.2V (V-WL), and 1.5V (V-BL)/-1V (V-PL)/2.0V (V-WL), with SL set to 0V.
  • the voltage relationship between the bit line BL and source line SL may also be reversed.
  • the threshold voltage drops during writing, and the pinch-off point 13 gradually shifts toward the n+ layer 7b, and the MOSFET may operate linearly.
  • Figure 3(a) shows the state immediately after the hole group 14 generated by impact ionization in the previous cycle is stored in the p-layer 4 and p-layer 8 before the erase operation.
  • the voltages of the source line SL, bit line BL, and control line CDC are 0.5V, and the voltage of the plate line PL of the word line WL is -1V.
  • the source line SL, bit line BL, and word line WL are set to 0V, and the voltage of the control line CDC is set to 0.5V.
  • the voltage of the plate line PL is set to, for example, 2V.
  • the inversion layer 15 is shown divided into left and right, but since it is formed around the p-layer 4, it is electrically connected, and there is no effect of reducing the contact area between the p-layer 4 and the n-layer 3b.
  • the hole concentration in p-layer 4 and p-layer 8 decreases over time, and the threshold voltage of the MOSFET becomes higher than when "1" was written. For example, if the plate line PL voltage is -1V, the threshold voltage of the MOSFET becomes 1.2V.
  • the MOSFET having the gate conductor layer 10 to which this word line WL is connected returns to its original threshold voltage. The erased state of this dynamic flash memory becomes logical memory data "0".
  • the recombination area of electrons and holes can be effectively increased when erasing data compared to when storing data. Therefore, a stable state of logical information data "0" can be provided in a short time, improving the operating speed of this dynamic flash memory element.
  • the power consumption when erasing data is approximately equal to the total amount of holes stored in p-layer 4 and p-layer 8, and since no other current flows, a significant reduction in power consumption can be achieved.
  • the voltage application conditions can be combinations such as 0V (V-BL)/2V (W-PL)/-1V (V-WL), 0.4V (V-BL)/2V (V-PL)/0.5V (V-WL), or 1V (V-BL)/1.5V (V-L)/0V (V-WL), with the source line SL at 0V and the control line CDC at 0.5V.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL above are examples for performing a memory erase operation, and other operating conditions that allow a memory erase operation may also be used.
  • the insulating layer 2, insulating layer 6, and gate insulating layer 5 can be formed simultaneously or from the same material.
  • the voltage applied to the gate conductor layer 22 can be adjusted by adjusting the thickness of the gate oxide film 5 and the insulating films 2 and 6, respectively.
  • control line CDC is set to 0.5V whether writing to or erasing memory, but the control line CDC can also be set to ground voltage, i.e. 0V.
  • the memory After a write or erase operation, the memory goes into standby mode (an example of a "standby operation" in the claims), and in this case, a voltage of a different polarity than that used during writing, or 0V, is applied to the gate conductor layer 22 to which the plate line is connected and the gate conductor layer 10 to which the word line is connected.
  • the impurity layer 7a to which the source line SL is connected and the impurity layer 7b to which the bit line BL is connected are both at 0V.
  • p-layer 8 which is one of the components of the MOSFET that reads and writes information, is electrically connected to p-layer 1, n-layer 3, and p-layer 4. Furthermore, a certain voltage can be applied to gate conductor layer 22, and the potential of p-layer 4 can be artificially controlled. Therefore, in both write and erase operations, the substrate bias does not become unstable in a floating state during MOSFET operation, as in the case of an SOI structure, and the semiconductor portion below gate insulating layer 9 does not become completely depleted. As a result, the threshold value and drive current of the MOSFET are less susceptible to operating conditions.
  • Non-Patent Document 9 the phenomenon is that a cell in which "1" is written becomes “0" due to the operation of other cells, or a cell in which "0” is written becomes “1” due to the operation of other cells (hereinafter, the phenomenon caused by this malfunction will be referred to as a disturbance defect).
  • the contact area of the accumulated holes between the n layer 3 and the p layer 4 can be minimized, thereby reducing the amount of recombination of electrons and holes, and even under conditions where disturbance defects occur in conventional memories, the effect on the threshold fluctuation of the MOSFET is small, and defects are less likely to occur. Also, if "0" is originally written as data information, even if unintended holes are generated by the transistor operation during reading, they will immediately diffuse into the p-layer 4.
  • the structure is resistant to memory disturb failures.
  • the memory can be erased even if a positive voltage is applied to the plate line PL during erasure, so there is a feature that information from multiple cells that share the gate conductor layer 22 can be erased at once.
  • the element structure consisting of p layer 8, n+ layers 7a and 7b, gate insulating layer 9, and gate conductor layer 10 can be formed in common not only with this memory cell, but also with other MOS circuits, including general CMOS structures.
  • CMOS complementary metal-oxide-semiconductor
  • p layer 1, p layer 4, and p layer 8 can be shared as part of the CMOS structure. Therefore, this memory cell can be easily combined with conventional CMOS circuits.
  • the memory cell of the present invention is formed in the area of a single MOSFET when viewed in a plan view, the source line and bit line are shared with adjacent memory cells, making it possible to realize a higher density memory cell array than conventional dynamic RAMs.
  • FIG. 4 An additional example of the dynamic flash memory of the present invention will be described with reference to FIG. 4.
  • components that are the same as or similar to those in FIG. 1 are given the same reference numerals.
  • the bottom of the n-layer 3 in FIG. 1 is located shallower than the gate insulating layer 2, and there is no control line CDC. The rest is the same as FIG. 1.
  • dynamic flash memory can also operate with a structure in which the n-layer 3 is placed at the bottom of the p-layer 4 individually in each memory cell, rather than sharing the n-layer 3 among multiple cells as in Figure 4(b).
  • FIG. 5 Another additional example of the dynamic flash memory of the present invention will be described with reference to FIG. 5.
  • components that are the same as or similar to those in FIG. 1 are given the same reference numerals.
  • the contact area between the p layer 8 and the n+ layer 7a or n+ layer 7b, which form the pn junction in the source and drain parts of the MOSFET, is approximately the same as the vertical cross-sectional area of the n+ layers 7a and 7b.
  • the p layer 8 is made thinner, and an n layer 11a (an example of the "fifth impurity region" in the claims) and an n layer 11b (an example of the "sixth impurity region” in the claims) that are thinner than the cross-sectional area of the n+ layers 7a and 7b are inserted between the p layer 8 and the n+ layers 7a and 7b.
  • the substrate region in which the channel of the MOSFET is formed is composed of the p layer 4 and the p layer 8 surrounded by the insulating layer 2, the gate insulating layer 5, the n layer 3, and the n+ layers 7a and 7b.
  • the holes generated during writing can be accumulated near the interface of the p layer 4 near the gate conductor layer 22, and since no depletion layer is formed in the p layer 4, the amount of accumulated holes can be increased, and the information retention time can be extended.
  • a positive voltage is applied to the gate conductor layer 22 to form an inversion layer or a depletion layer, which effectively increases the recombination area of holes and electrons, thereby increasing the recombination area with electrons and shortening the erasure time. This allows the memory's operating margin to be expanded, power consumption to be reduced, and leads to high-speed memory operation.
  • the p-layer 8 which is one of the components of the MOSFET in the dynamic flash memory according to the first embodiment of the present invention, is connected to the p-layer 4, the n-layers 3a and 3b, and the p-layer 1. Furthermore, by adjusting the voltage applied to the gate conductor layer 22, the p-layer 8 and the p-layer 4 under the gate insulating layer 9 are not completely depleted, and the threshold value of the MOSFET can be freely set. Therefore, the threshold value and driving current of the MOSFET are not easily affected by the operating conditions of the memory.
  • the operating voltage margin of the dynamic flash memory can be designed to be wide.
  • the p-layer 8 which is one of the components of the MOSFET in the dynamic flash memory according to the first embodiment of the present invention, is connected to the p-layer 4, and the amount of hole accumulation when writing information data "1" can be made 10 times or more larger than that of a conventional zero-capacitor DRAM (Non-Patent Documents 6 and 9). Therefore, even if a disturbance factor occurs in the voltage applied to the memory cell other than the purpose of reading and writing, the written information data "1" is not easily erased. By reducing the pn junction area present in the cell, the area where holes and electrons recombine can be reduced, providing a structure in which "1" is less likely to be erased.
  • the present invention is a memory cell structure that is resistant to disturbance defects.
  • the current flowing during data erasure is approximately equal to the total amount of holes stored in the memory cell, resulting in very low power consumption.
  • the dynamic flash memory according to the first embodiment of the present invention can provide a high density memory cell array and a CMOS compatible structure.
  • the semiconductor element according to the present invention it is possible to provide a semiconductor memory device that is denser, faster, and has a higher operating margin than conventional devices.
  • First semiconductor region 2 First insulating layer 3a First impurity layer 3b Second impurity layer 3 General term for 3a and 3b 4 Second semiconductor region 5 First gate insulating layer 6 Second insulating layer 7a, 7c n+ layer 8 Third semiconductor region 9 Second gate insulating layer 10 Second gate conductor layer 11a, 11b n layer 12 Inversion layer 13 Pinch-off point 14 Group of holes 15 Inversion layer 20 Substrate 22 First gate conductor layer SL Source line PL Plate line WL Word line BL Bit line CDC Control line

Landscapes

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Abstract

基板２０上のｐ層１上に、ｎ層３ａを形成し、その表面から垂直方向に伸延するｎ層３ｂとその上部に柱状のｐ層４があり、ｎ層３ａ、３ｂの一部を覆う絶縁層２があり、これに接して、ゲート絶縁層５があり、ゲート絶縁層５と絶縁層２に接して、ゲート導体層２２があり、これに接触して、絶縁層６があり、ｐ層４の上にｐ層８と、その上部に、ゲート絶縁層９と、ｐ層８の両側の端部にあるｎ＋層７ａ、ｎ＋層７ｂと、ゲート導体層１０で構成されるＭＯＳＦＥＴがある。ｐ層４とｎ層３ｂの接触面積はｐ層４の断面積よりも小さい。ｎ＋層７ａ、ｎ＋層７ｂ、ゲート導体層５，１０、ｎ層３ａにそれぞれ電圧を印加し、書き込み動作、消去動作を行う。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）技術開発において、半導体素子を用いたメモリ装置の高集積化、高性能化、低消費電力化、高機能化が求められている。
　通常のプレーナ型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレーナ型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ、例えば、非特許文献３を参照）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献４を参照）、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献５を参照）などの高集積化を行うことができる。
　また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６～非特許文献１０を参照）などがある。例えばＮチャネルＭＯＳトランジスタのソース、ドレイン間電流によりチャネル内にインパクトイオン化現象により発生させた正孔群、電子群の内、正孔群の一部、または全てをチャネル内に保持させて論理記憶データ“１”書込みを行う。そして、チャネル内から正孔群を除去して論理記憶データ“０”書込みを行う。このメモリセルでは、フローティングボディチャネル電圧変動による動作マージンの低下の改善、そして、チャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。
　また、ＳＯＩ層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したＴｗｉｎ－Ｔｒａｎｓｉｓｔｏｒ　ＭＯＳトランジスタメモリ素子がある（例えば、特許文献２、３、非特許文献１１を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が基板側にある絶縁層に接して形成されている。このメモリセルにおいても、信号電荷である正孔群は一つのＭＯＳトランジスタのチャネルに溜められるので、前述の１個のＭＯＳトランジスタよりなるメモリセルと同じく、動作マージンの低下の改善、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、半導体素子を用いたメモリ装置に関する。
特開平２－１８８９６６号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１
Ｈｉｒｏｓｈｉ　Ｔａｋａｔｏ，　Ｋａｚｕｍａｓａ　Ｓｕｎｏｕｃｈｉ，　Ｎａｏｋｏ　Ｏｋａｂｅ，　Ａｋｉｈｉｒｏ　Ｎｉｔａｙａｍａ，　Ｋａｔｓｕｈｉｋｏ　Ｈｉｅｄａ，　Ｆｕｍｉｏ　Ｈｏｒｉｇｕｃｈｉ，　ａｎｄ　Ｆｕｊｉｏ　Ｍａｓｕｏｋａ：　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．３８，　Ｎｏ．３，　ｐｐ．５７３－５７８　（１９９１） Ｈ．　Ｃｈｕｎｇ，　Ｈ．　Ｋｉｍ，　Ｈ．　Ｋｉｍ，　Ｋ．　Ｋｉｍ，　Ｓ．　Ｋｉｍ，　Ｋ．W.　Sｏｎｇ，　Ｊ．　Ｋｉｍ，　Ｙ．Ｃ．　Ｏｈ，　Ｙ．　Ｈｗａｎｇ，　Ｈ．　Ｈｏｎｇ，　Ｇ．　Ｊｉｎ，　ａｎｄ　Ｃ．　Ｃｈｕｎｇ：　"４Ｆ２　ＤＲＡＭ　Ｃｅｌｌ　ｗｉｔｈ　Ｖｅｒｔｉｃａｌ　Ｐｉｌｌａｒ　Ｔｒａｎｓｉｓｔｏｒ（ＶＰＴ），"　２０１１　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ｔｈｅ　Ｅｕｒｏｐｅａｎ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｄｅｖｉｃｅ　Ｒｅｓｅａｒｃｈ　Ｃｏｎｆｅｒｅｎｃｅ，　（２０１１） Ｈ．　Ｓ．　Ｐｈｉｌｉｐ　Ｗｏｎｇ，　Ｓ．　Ｒａｏｕｘ，　Ｓ．　Ｋｉｍ，　Ｊｉａｌｅ　Ｌｉａｎｇ，　Ｊ．　Ｒ．　Ｒｅｉｆｅｎｂｅｒｇ，　Ｂ．　Ｒａｊｅｎｄｒａｎ，　Ｍ．　Ａｓｈｅｇｈｉ　ａｎｄ　Ｋ．　Ｅ．　Ｇｏｏｄｓｏｎ：　"Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ，"　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ＩＥＥＥ，　Ｖｏｌ．９８，　Ｎｏ　１２，　Ｄｅｃｅｍｂｅｒ，　ｐｐ．２２０１－２２２７　（２０１０） K．　Ｔｓｕｎｏｄａ，　Ｋ　．Ｋｉｎｏｓｈｉｔａ，　Ｈ．　Ｎｏｓｈｉｒｏ，　Ｙ．　Ｙａｍａｚａｋｉ，　Ｔ．　Ｉｉｚｕｋａ，　Ｙ．　Ｉｔｏ，　Ａ．　Ｔａｋａｈａｓｈｉ，　Ａ．　Ｏｋａｎｏ，　Ｙ．　Ｓａｔｏ，　Ｔ．　Ｆｕｋａｎｏ，　Ｍ．　Ａｏｋｉ，　ａｎｄ　Ｙ．　Ｓｕｇｉｙａｍａ　：　"Ｌｏｗ　Ｐｏｗｅｒ　ａｎｄ　ｈｉｇｈ　Ｓｐｅｅｄ　Ｓｗｉｔｃｈｉｎｇ　ｏｆ　Ｔｉ－ｄｏｐｅｄ　ＮｉＯ　ＲｅＲＡＭ　ｕｎｄｅｒ　ｔｈｅ　Ｕｎｉｐｏｌａｒ　Ｖｏｌｔａｇｅ　Ｓｏｕｒｃｅ　ｏｆ　ｌｅｓｓ　ｔｈａｎ　３Ｖ，"　ＩＥＤＭ　（２００７） Ｗ．　Ｋａｎｇ，　Ｌ．　Ｚｈａｎｇ，　Ｊ．　Ｋｌｅｉｎ，　Ｙ．　Ｚｈａｎｇ，　Ｄ．　Ｒａｖｅｌｏｓｏｎａ，　ａｎｄ　Ｗ．　Ｚｈａｏ：　"Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｃｏｄｅｓｉｇｎ　ｏｆ　ＳＴＴ－ＭＲＡＭ　Ｕｎｄｅｒ　Ｐｒｏｃｅｓｓ　Ｖａｒｉａｔｉｏｎｓ　ｉｎ　Ｄｅｅｐｌｙ　Ｓｃａｌｅｄ　Ｔｅｃｈｎｏｌｏｇｙ，"　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｐｐ．１－９　（２０１５） Ｍ．　Ｇ．　Ｅｒｔｏｓｕｎ，　Ｋ．　Ｌｉｍ，　Ｃ．　Ｐａｒｋ，　Ｊ．　Ｏｈ，　Ｐ．　Ｋｉｒｓｃｈ，　ａｎｄ　Ｋ．　Ｃ．　Ｓａｒａｓｗａｔ　：　"Ｎｏｖｅｌ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｓｉｎｇｌｅ－Ｔｒａｎｓｉｓｔｏｒ　Ｃｈａｒｇｅ－Ｔｒａｐ　ＤＲＡＭ　（１Ｔ　ＣＴ　ＤＲＡＭ）　Ｕｔｉｌｉｚｉｎｇ　Ｅｌｅｃｔｒｏｎ，"　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒ，　Ｖｏｌ．　３１，　Ｎｏ．５，　ｐｐ．４０５－４０７　（２０１０） Ｊ．　Ｗａｎ，　Ｌ．　Ｒｏｊｅｒ，　Ａ．　Ｚａｓｌａｖｓｋｙ，　ａｎｄ　Ｓ．　Ｃｒｉｔｏｌｏｖｅａｎｕ：　"Ａ　Ｃｏｍｐａｃｔ　Ｃａｐａｃｉｔｏｒ－Ｌｅｓｓ　Ｈｉｇｈ－Ｓｐｅｅｄ　ＤＲＡＭ　Ｕｓｉｎｇ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ－Ｃｏｎｔｒｏｌｌｅｄ　Ｃｈａｒｇｅ　Ｒｅｇｅｎｅｒａｔｉｏｎ，"　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ，　Ｖｏｌ．　３５，　Ｎｏ．２，　ｐｐ．１７９－１８１　（２０１２） Ｔａｋａｓｈｉ　Ｏｈａｓａｗａ　ａｎｄ　Ｔａｋｅｓｈｉ　Ｈａｍａｍｏｔｏ，　"Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　Ｃｅｌｌ　－ａ　Ｎｏｖｅｌ　Ｂｏｄｙ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　ＤＲＡＭ　Ｃｅｌｌ"，　Ｐａｎ　Ｓｔａｎｆｏｒｄ　Ｐｕｂｌｉｓｈｉｎｇ　（２０１１）． Ｔ．　Ｓｈｉｎｏ，　Ｎ．　Ｋｕｓｕｎｏｋｉ，　Ｔ．　Ｈｉｇａｓｈｉ，　Ｔ．　Ｏｈｓａｗａ，　Ｋ．　Ｆｕｊｉｔａ，　Ｋ．　Ｈａｔｓｕｄａ，　Ｎ．　Ｉｋｕｍｉ，　Ｆ．　Ｍａｔｓｕｏｋａ，　Ｙ．　Ｋａｊｉｔａｎｉ，　Ｒ．　Ｆｕｋｕｄａ，　Ｙ．　Ｗａｔａｎａｂｅ，　Ｙ．　Ｍｉｎａｍｉ，　Ａ．　Ｓａｋａｍｏｔｏ，　Ｊ．　Ｎｉｓｈｉｍｕｒａ，　Ｈ．　Ｎａｋａｊｉｍａ，　Ｍ．　Ｍｏｒｉｋａｄｏ，　Ｋ．　Ｉｎｏｈ，　Ｔ．　Ｈａｍａｍｏｔｏ，　Ａ．　Ｎｉｔａｙａｍａ：　"Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　ＲＡＭ　Ｔｅｃｈｎｏｌｏｇｙ　ａｎｄ　ｉｔｓ　Ｓｃａｌａｂｉｌｉｔｙ　ｔｏ　３２ｎｍ　Ｎｏｄｅ　ａｎｄ　Ｂｅｙｏｎｄ，"　ＩＥＥＥ　ＩＥＤＭ　（２００６）． Ｅ．　Ｙｏｓｈｉｄａ：　"Ａ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　１Ｔ－ＤＲＡＭ　Ｔｅｃｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　Ｇａｔｅ－Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ－Ｌｅａｋａｇｅ　（ＧＩＤＬ）　Ｃｕｒｒｅｎｔ　ｆｏｒ　Ｌｏｗ－Ｐｏｗｅｒ　ａｎｄ　Ｈｉｇｈ－Ｓｐｅｅｄ　Ｅｍｂｅｄｄｅｄ　Ｍｅｍｏｒｙ，"　ＩＥＥＥ　ＩＥＤＭ　（２００６）． Ｆ．　Ｍｏｒｉｓｈｉｔａ，　Ｈ．　Ｎｏｄａ，　Ｉ．　Ｈａｙａｓｈｉ，　Ｔ．　Ｇｙｏｈｔｅｎ，　Ｍ．　Ｏｋｓｍｏｔｏ，　Ｔ．　Ｉｐｐｏｓｈｉ，　Ｓ．　Ｍａｅｇａｗａ，　Ｋ．　Ｄｏｓａｋａ，　ａｎｄ　Ｋ．　Ａｒｉｍｏｔｏ：　"　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｔｗｉｎ－Ｔｒａｎｓｉｓｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　（ＴＴＲＡＭ）　ｏｎ　ＳＯＩ，"ＩＥＩＣＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ．，　Ｖｏｌ．　Ｅ９０－ｃ．，　Ｎｏ．４　ｐｐ．７６５－７７１　（２００７） Ｋ．Ｓａｋｕｉ，　Ｎ．　Ｈａｒａｄａ，"　Ｄｙｎａｍｉｃ　Ｆｌａｓｈ　Ｍｅｍｏｒｙ　ｗｉｔｈ　Ｄｕａｌ　Ｇａｔｅ　Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ　（ＳＧＴ），"Ｐｒｏｃ．　ＩＥＥＥ　ＩＭＷ，　ｐｐ．７２－７５（２０２１） Ｙｕａｎ　Ｔａｕｒ　ａｎｄ　Ｔａｋ．　Ｈ．　Ｎｉｎｇ，　"Ｆｕｎｄａｍｅｎｔａｌｓ　ｏｆ　Ｍｏｄｅｒｎ　ＶＬＳＩ　Ｄｅｖｉｃｅｓ"　（２０２１）．
　本発明の目的は、メモリ装置であるダイナミック　フラッシュ　メモリの安定したメモリ情報の書き込み方法、消去方法、読み出し方法を提供することである。
　上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置は、
　基板と、
　前記基板上にある第１の半導体領域と、
　前記第１の半導体領域の一部の表面にある、第１の不純物領域と
　前記第１の不純物領域に接して、垂直方向に伸延する第２の不純物領域と、
　前記第２の不純物領域に接して垂直方向に伸延する第２の半導体領域と、
　前記第１の半導体領域の一部と前記第２の不純物領域の一部を覆う第１の絶縁層と、
　前記第２の不純物領域と第２の半導体領域の一部を覆う第１のゲート絶縁層と、
　前記第１の絶縁層と第１のゲート絶縁層に接してある第１のゲート導体層と、
　前記第１のゲート導体層と、前記第１のゲート絶縁層に接触するように形成された第２の絶縁層と、
　前記第２の半導体領域に接触した第３の半導体領域と、
　前記第３の半導体領域の一部、もしくは全てを覆う第２のゲート絶縁層と、
　前記第２のゲート絶縁層の一部、もしくは全部を覆った第２のゲート導体層と、
　前記第３の半導体領域の両端に接続する第３の不純物領域および第４の不純物領域と、を具備し、
　平面視において、前記第２の不純物領域と前記第２半導体領域との接触面積が、前記第２半導体領域の平面視における最大断面積より小さい、
　ことを特徴とする。
　第２発明は、上記第１発明において、前記第１の不純物領域の多数キャリアは前記第１の半導体領域の多数キャリアとは異なることを特徴とする。
　第３発明は、上記第１発明において、前記第２の不純物領域の多数キャリアと前記第１の不純物領域の多数キャリアとは同じであり、そして、前記第２の不純物領域の多数キャリアと前記第１の半導体領域の多数キャリアとは異なることを特徴とする。
　第４発明は、上記第１発明において、前記第２の半導体領域の多数キャリアは前記第１の半導体領域の多数キャリアと同じであることを特徴とする。
　第５発明は、上記第１発明において、前記第３の不純物領域と前記第４の不純物領域の多数キャリアは前記第１の不純物領域の多数キャリアと同じであることを特徴とする。
　第６発明は、上記第１発明において、前記第２の不純物領域の濃度は前記第３の不純物領域、前記第４の不純物領域よりも低いことを特徴とする。
　第７発明は、上記第１発明において、前記第３の半導体領域の底部から前記第２の不純物領域の上部までの垂直距離が、前記第３の半導体領域の底部から前記第１のゲート導体層の底部までの垂直距離よりも短いことを特徴とする。
　第８発明は、上記第１発明において、垂直方向において、前記第１の不純物領域の底部が前記第１の絶縁層の底部より低い位置にあることを特徴とする。
　第９発明は、上記第１発明において、垂直方向において、前記第２の不純物領域の上面が、第１の絶縁層の上面より高い位置にあることを特徴とする。
　第１０発明は、上記第１発明において、前記第１の不純物領域が、隣接する複数のメモリセルで共有されていることを特徴とする。
　第１１発明は、上記第１発明において、前記第１のゲート導体層にかける電圧を変えることで、前記第３の半導体領域、前記第２の不純物領域、前記第３の不純物領域、前記第２のゲート絶縁層、前記第２のゲート導体層よりなるＭＯＳトランジスタのしきい値を操作することを特徴とす。
　第１２発明は、上記第１発明において、前記第２の半導体領域と前記第３の不純物領域の間に第５の不純物領域、もしくは前記第３の半導体領域と前記第４の不純物領域の間に第６の不純物領域があり、かつ前記第２の半導体領域と前記第５の不純物領域、もしくは前記第６の不純物領域との接触面積が、前記第３の不純物領域、もしくは第４の不純物領域の垂直方向の断面積よりも小さいことを特徴とする。
　第１３発明は、上記第１発明において、
　前記第３の不純物領域に接続する第１の配線導体層と、
　前記第４の不純物領域に接続する第２の配線導体層と、
　前記第２のゲート導体層に接続する第３の配線導体層と、
　前記第１のゲート導体層に接続する第４の配線導体層と、
　前記第１の不純物領域に接続する第５の配線導体層と、
をさらに有し、
　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記前記第４の配線導体層と、前記前記第５の配線導体層に印加する電圧を制御して、前記第３の不純物領域と前記第４の不純物領域との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記第３の半導体領域及び前記第２の半導体領域に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記第３の半導体領域及び前記第２の半導体領域における少数キャリアを除去する動作と、前記第３の半導体領域及び第２の半導体領域における多数キャリアの一部または全てを、前記第３の半導体領域及び第２の半導体領域に残存させる動作と、を行ってメモリ書き込み動作を行い、
　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層と、前記第５の配線導体層に印加する電圧を制御して、前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、前記第４の不純物領域の少なくとも一か所から、残存している前記第２の半導体領域、もしくは第３の半導体領域における多数キャリアを前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、前記第４の不純物領域の多数キャリアと再結合させることで抜き取り、メモリ消去動作を行うことを特徴とする。
　第１４発明は、上記第１３発明において、前記第３の不純物領域に繋がる前記第１の配線導体層は、ソース線であり、前記第４の不純物領域に繋がる前記第２の配線導体層は、ビット線であり、前記第２のゲート導体層に繋がる前記第３の配線導体層は、ワード線であり、前記第１のゲート導体層に繋がる前記第４の配線導体層は、プレート線であり、前記第５の配線導体層は、コントロール線であり、ソース線、ビット線、プレート線、ワード線、コントロール線にそれぞれ電圧を与えて、前記メモリ書き込み動作と、前記メモリ消去動作を行うことを特徴とする。
　第１５発明は、上記第１発明において、前記メモリ書き込み動作において、前記第３の不純物領域と前記第４の不純物領域に電位差ができるように電圧を印加し、前記第２のゲート導体層には前記第２の半導体の多数キャリアが正孔の場合には、正の電圧を印加し、
　前記第２の半導体の多数キャリが電子の場合には前記第２のゲート導体層に負の電圧を印加し、前記第１のゲート導体層には正の電圧、もしくは０Ｖの電圧を印加することを特徴とする。
　第１６発明は、上記第１発明において、前記メモリ消去動作において、前記第１のゲート導体層に前記メモリ書き込み動作時とは異なる極性の電圧、もしくは０Ｖを印加することを特徴とする。
　第１７発明は、上記第１発明において、メモリ読み出し動作において、前記第１のゲート導体層に前記メモリ書き込み動作時と同じ極性の電圧、もしくは０Ｖを印加し、前記第３の不純物領域と前記第４の不純物領域に電位差ができるように電圧を印加し、かつ、前記第２のゲート導体層に前記書き込み動作時と同じ極性の電圧を印加することを特徴とする。
　第１８発明は、上記第１発明において、メモリ待機動作時において、前記第１のゲート導体層と、前記第２のゲート導体層には、前記メモリ書き込み動作時にかける電圧と異なる極性、もしくは０Ｖを印加することを特徴とする。
第１実施形態に係る半導体素子を用いたメモリ装置の断面構造と鳥観図を示す図である。 第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作時の正孔キャリアの蓄積、セル電流を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の消去動作を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の追加例１の断面構造である。 第１実施形態に係る半導体素子を用いたメモリ装置の追加例２の断面構造である。
　以下、本発明の実施形態に係る、半導体素子を用いたメモリ装置の構造、駆動方式、蓄積キャリアの挙動、について、図面を参照しながら説明する。
（第１実施形態）
　図１～図５を用いて、本実施形態による半導体素子を用いたメモリのセル構造と動作を説明する。図１を参照して、本実施形態による半導体素子を用いたメモリのセル構造を述べる。図２を参照して、半導体素子を用いたメモリセルの書き込みメカニズムとキャリアの挙動を述べる。図３を参照して、メモリ書き込み動作時の動作波形を述べる。図４を参照して、本実施形態の応用例１を述べる。図５を参照して、本実施形態の応用例２を説明する。
　図１（ａ）に、本発明の実施形態に係る半導体素子を用いたメモリの垂直断面構造を示す。基板２０（特許請求の範囲の「基板」の一例である）上にアクセプタ不純物を含むｐ型の導電型を有するシリコンのｐ層１（特許請求の範囲の「第１の半導体領域」の一例である）がある。ｐ層１に接して、ドナー不純物を含むｎ層３ａ（特許請求の範囲の「第１の不純物領域」の一例である）を持つ半導体がある。その一部に接して、垂直方向に立つ柱状のドナー不純物を含むｎ層３ｂ（特許請求の範囲の「第２の不純物領域」の一例である）がある。ｎ層３ｂと接触して、その接触面積よりも平面視における最大断面積が大きい、アクセプタ不純物を含む水平断面が矩形である柱状のｐ層４（特許請求の範囲の「第２の半導体領域」の一例である）がある。ｐ層１，ｎ層３ａ、ｎ層３ｂ、ｐ層４の一部を覆う第１の絶縁層２（特許請求の範囲の「第１の絶縁層」の一例である）がある。第１の絶縁層２に接して、ｐ層４の一部を覆う、第１のゲート絶縁層５（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。また、第１のゲート導体層２２（特許請求の範囲の「第１のゲート導体層」の一例である）が第１の絶縁層２、第１のゲート絶縁層５に接してある。ゲート絶縁層５とゲート導体層２２に接した第２の絶縁層６（特許請求の範囲の「第２の絶縁層」の一例である）がある。ｐ層４に接触したアクセプタ不純物を含むｐ層８（特許請求の範囲の「第３の半導体領域」の一例である）がある。
　ｐ層８の水平方向の両端に接してドナー不純物を含んだｎ＋層７ａ（特許請求の範囲の「第３の不純物領域」の一例である）と、ｎ＋層７ｂ（特許請求の範囲の「第４の不純物領域」の一例である）とがある（以下、ドナー不純物を高濃度で含む半導体領域を「ｎ＋層」と称する。）。
　ｐ層８の上表面に第２のゲート絶縁層９（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。このゲート絶縁層９は、ｎ＋層７ａ、７ｂに、それぞれ接するか、または近接している。垂直方向において、このゲート絶縁層９上に第２のゲート導体層１０（特許請求の範囲の「第２のゲート導体層」の一例である）がある。
　図１（ｂ）に、本実施形態によるメモリセル構造の鳥観図を示す。この図では理解しやすくする目的で、ｐ層１と第１の絶縁層２を除去したうえで、ｐ層１、ｎ層３ａ，ｎ層３ｂ、ｐ層４、ｎ＋層７ａ，ｎ＋層７ｂ、ｐ層８、第１のゲート絶縁層５、第１のゲート導体層２２，第２のゲート絶縁層９、第２のゲート導体層１０を示した。なお、わかりやすくするために第２のゲート絶縁層９、第２のゲート導体層１０をｐ層８から少しずらして図示している。ｎ層３ｂとｐ層４の接触面積はｐ層４の断面積よりも小さい。
　これにより基板２０、ｐ層１、絶縁層２、第１のゲート絶縁層５、第１のゲート導体層２２、第１の絶縁層６、ｎ層３ａ、ｎ層３ｂ、ｐ層４、ｎ＋層７ａ、ｎ＋層７ｂ、ｐ層８、第２のゲート絶縁層９、第２のゲート導体層１０、からなる半導体素子を用いたメモリ装置が形成される。そして、ｎ＋層７ａは第１の配線導電層であるソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ｎ＋層７ｂは第２の配線導電層であるビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、ゲート導体層１０は第３の配線導電層であるワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、ゲート導体層２２は第４の配線導電層であるプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、ｎ層３ａは第５の配線導電層であるコントロール線ＣＤＣ（特許請求の範囲の「コントロール線」の一例である）にそれぞれ接続している。ソース線ＳＬ、ビット線ＢＬ、プレート線ＢＬ、ワード線ＷＬ、コントロール線ＣＤＣの印加電圧を操作することで、メモリの動作をさせる。このメモリ装置を以下、ダイナミック　フラッシュ　メモリと呼ぶ。
　実際の本実施形態のメモリ装置では、上述のダイナミック　フラッシュ　メモリセルが基板２０上にひとつ、もしくは２次元状に複数配置されている。
　また、図１でｐ層１はｐ型の半導体としたが、不純物の濃度にプロファイルが存在してもよい。また、ｎ層３ａ、ｎ層３ｂ、ｐ層４、ｐ層８の不純物の濃度にプロファイルが存在してもよい。また、ｐ層４とｐ層８は独立して、不純物の濃度、プロファイルを設定してもよい。また、ｐ層４とｐ層８は異なる半導体材料層で形成されてもよい。また、平面視において、ｐ層４の断面がｐ層４とｐ層８の接続面で、同じ形状であってもよい。または、ｎ＋層７ａ、７ｂに繋がる方向において、ｐ層８の水平方向の長さが、ｐ層４の幅より長くても短くてもよい。また、ｐ層８と、ｎ＋層７ａ、７ｂとの間にｎ＋層７ａ、７ｂのドナー不純物濃度より低いドナー濃度を持つＬＤＤ（Ｌｉｇｈｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域を設けてもよい。
　また、図１では第１の半導体領域１がｐ型の半導体としたが、基板２０にｎ型の半導体基板を用い、ｐウェルを形成し、これを第１の半導体領域１として、本発明のメモリセルを配置してもダイナック　フラッシュ　メモリの動作がなされる。
　また、図１ではｎ層３ａとｎ層３ｂを別々に示したが、連続した半導体領域であってもよい。図１ではｎ層３ａとｎ層３ｂの境界線が、絶縁層２の底部に一致するように図示されているが、この境界線が、必ずしも絶縁層２の底部に一致する必要はなく、垂直方向において、ｎ層３ａの上部がゲート導体層２２の底部より高い位置にあり、ｎ層３ｂの上部がゲート導体層２２の底部と同じか、高い位置にあればよい。また、図１において、ｎ層３ａはメモリセルの下に存在すれば、全面に形成する必要はない。さらに、ｎ層３ａはｐ層１の中のｎウェルによって形成してもよい。なお、これ以降ｎ層３ａとｎ層３ｂを併せてｎ層３として表記することがある。
　また、図１では絶縁層２とゲート絶縁層５を区別して示したが、一体のものとして形成してもよい。以下では、絶縁層２とゲート絶縁層５とを併せてゲート絶縁層５とも言う。
　また、図１ではp層８はｐ型の半導体としたが、ｐ層４の多数キャリア濃度、ｐ層８の厚さ、ゲート絶縁層９の材料、厚さ、ゲート導体層１０の材料に依存し、p層８はｐ型、ｎ型、ｉ型いずれのタイプも用いることができる。
　また、基板２０は絶縁体でも、半導体でも、導体でも、ｐ層１を支えられるものであれば任意の材料を用いることができる。
　また、第１～第５の配線導電層はそれぞれが接触しなければ、多層で形成してもよい。
　また、ゲート絶縁層５、９には、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＨｆＳｉＯＮ膜やＳｉＯ２／ＳｉＮの積層膜など、通常のＭＯＳプロセスにおいて使用されるいかなる絶縁膜も使用可能である。
　また、第１のゲート導体層２２はゲート絶縁層５を介して、また第２のゲート導体層１０はゲート絶縁層９を介してメモリセルの一部の電位を変化させられるのであれば、例えばＷ、Ｐｄ、Ｒｕ、Ａｌ、ＴｉＮ，ＴａＮ、ＷＮのような金属、金属の窒化物、もしくはその合金（シリサイドを含む）、例えばＴｉＮ／Ｗ／ＴａＮのような積層構造であってもよいし、高濃度にドープされた半導体で形成してもよい。
　また、図１においてメモリセルは、Ｐ層４、ｐ層８の垂直断面構造が矩形であるとして説明したが、台形状でも多角形でも、また、平面視において、ｐ層４断面が円形、楕円形でもよい。
　また、ｎ＋層７ａ、７ｂ、ｐ層８、ゲート絶縁層９、ゲート導体層１０よりなるＭＯＳＦＥＴはプレーナ型でもよいし、フィン（Ｆｉｎ）型のＦＥＴでもよい。プレーナ型では、第２のゲート絶縁層９はｐ層８の上面に形成され、第２のゲート導体層１０は、そのゲート絶縁層上に形成される。また、フィン型では第２のゲート絶縁層９はｐ層８の上面、及び対向する２つの側面に形成され、第２のゲート導体層１０は、そのゲート絶縁層を覆って形成される。また、チャネルであるｐ層８の形状がＵ字状であるＦＥＴであってもよい。
　また、図１において、第１のゲート導体層２２は、平面視において、の全体を囲んでもよいし、または一部を覆っていてもよい。第１のゲート導体層２２は、平面視において、複数個に分割されていてもよい。また、第１のゲート導体層２２は、垂直方向において、複数個に分割されていてもよい。また断面構造でも図１ではｐ層４の両側に第１のゲート導体層２２が存在しているが、どちらか一方に存在すれば、これによっても、ダイナミック　フラッシュ　メモリの動作ができる。
　また、ｎ＋層７ａとｎ＋層７ｂを、正孔が多数キャリアであるｐ＋層（以下、アクセプタ不純物を高濃度で含む半導体領域を「ｐ＋層」と称する。）で形成したときは、ｐ層１、ｐ層４、ｐ層８をｎ型半導体、ｎ層３ａ、ｎ層３ｂにｐ型半導体を用いれば、書き込みのキャリアを電子とするダイナック　フラッシュ　メモリの動作がなされる
　図２を参照して、本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの書き込み動作時（特許請求の範囲の「書き込み動作」の一例である）のキャリア挙動、蓄積、セル電流を説明する。まずｎ層３ａ、ｎ層３ｂ、ｎ＋層７ａとｎ＋層７ｂの多数キャリアが電子であり、たとえばプレート線ＰＬに接続されるゲート導体層２２とＷＬに接続されるゲート導体層１０にドナー不純物を高濃度で含むｐｏｌｙ　Ｓｉ（以下、ドナー不純物を高濃度で含むｐｏｌｙ　Ｓｉを「ｎ＋ｐｏｌｙ」と称する。）を使用し、第３の半導体領域８としてｐ型半導体を使用した場合について説明する。図２（ａ）に示したように、このメモリセルの中のＭＯＳＦＥＴはソースとなるｎ＋層７ａ、ドレインとなるｎ＋層７ｂ、ゲート絶縁層９、ゲートとなるゲート導体層１０、基板となるｐ層８を構成要素として作動する。ｐ層１に例えば０Ｖを印加し、コントロール線ＣＤＣ線の接続されたｎ層３ａに例えば０．５Ｖを印加し、ソース線ＳＬの接続されたｎ＋層７ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたｎ＋層７ｂに例えば１．０Ｖを入力し、プレート線ＰＬの接続されたゲート導体層２２に例えば、ー１Ｖを印加する。ここでは、書き込み前のゲート導体層１０をゲート電極とするＭＯＳＦＥＴのしきい値は、プレート線ＰＬの電圧が－１Ｖの時には、例えば１．０Ｖとする。次に、ワード線ＷＬの接続されたゲート導体層１０に、例えば、１．５Ｖを入力すると、ゲート導体層１０の下にあるゲート絶縁層９の直下には一部反転層１２が形成され、ピンチオフ点１３が存在する。したがってゲート導体層１０を有するＭＯＳＦＥＴは飽和領域で動作する。
　この結果、ゲート導体層１０を有するＭＯＳＦＥＴの中でピンチオフ点１３とｎ＋層７ｂの間で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線ＳＬの接続されたｎ＋層７ａから、ビット線ＢＬの接続されたｎ＋層７ｂに向かって加速された電子がＳｉ格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された正孔はその濃度勾配によって、より正孔濃度の薄いほうに向かって拡散をしていく。また、生成された電子の一部は、ゲート導体層１０に流れるが、大半はビット線ＢＬに接続されているｎ＋層７ｂに流れる。この結果、ｐ層４やｐ層８に正孔群１４が蓄積される。
　上記の例ではプレート線ＰＬをー１Ｖとしたが、これは、ｐ層の中に空乏層がひろがらないようにして、インパクトイオン化によって生じた正孔を蓄積することと、メモリセルの中のＭＯＳＦＥＴのしきい値電圧を基板バイアス効果によって調整することに寄与する。
　また、上記の例ではゲート導体層２２にｎ＋ｐｏｌｙを使用して、負電圧をバイアスする例を示したが、ゲート導体層１０の材料に比較して、仕事関数の高い材料を使用しても負電圧を印加するのと同様の効果を得ることができる。
　なお、上記のインパクトイオン化現象を起こさせる代わりに、ゲート誘起ドレインリーク（ＧＩＤＬ）電流を流して正孔群を生成してもよい（例えば非特許文献７を参照）。
　図２（ｂ）には、書き込み直後、プレート線ＰＬがー１Ｖ，ワード線ＷＬ、ソース線ＳＬ、ビット線ＢＬのバイアスが０Ｖ、コントロール線ＣＤＣのバイアスが０．５Ｖになったときのｐ層４、ｐ層８にある正孔群１４を示す。生成された正孔群１４は、ｐ層４とｐ層８の多数キャリアであるが、生成された正孔濃度は一時的にｐ層８の領域で高濃度となり、その濃度の勾配によってｐ層４の方へ拡散によって移動する。さらに、第１のゲート導体層２２に負電位を印加する、ｐ層４の第１のゲート絶縁層５の近傍により高濃度に蓄積される。ｐ層４とｐ層８が電気的につながっているために実質的にゲート導体層１０を持つＭＯＳＦＥＴの基板であるｐ層８を正バイアスに充電する。ゲート導体層１０をもつＭＯＳＦＥＴのしきい値電圧は、ｐ層４とｐ層８に一時的に蓄積される正孔により正の基板バイアス効果によって、低くなる。本例の場合には、書き込み後のＭＯＳＦＥＴのしきい値は０．６Ｖとなる。これにより、図２（ｃ）に示すように、ワード線ＷＬの接続されたゲート導体層１０をもつＭＯＳＦＥＴのしきい値電圧は、約０．３Ｖとなり、書き込み前に比較して、低くなる。この書込み状態を論理記憶データ“１”に割り当てる。
　本実施形態の構造によれば、ワード線ＷＬの接続されたゲート導体層１０をもつＭＯＳＦＥＴのｐ層８は、ｐ層４に電気的に接続されているので、発生された正孔を蓄積できる容量を、ｐ層４の体積により自由に変えることができる。さらに、正孔キャリアが蓄積されているｐ層４、ｐ層８の体積に比べて、電子と再結合することに関与するｎ層３ｂ、ｎ＋層７ａ、ｎ＋層７ｂが接触する面積を意図的に小さくできる。特に、ｐ層４とｎ層３ｂの接触面積はｐ層４の最大水平断面積よりも小さいために、書き込み動作の後に蓄積された正孔と電子が再結合する機会をより小さくし、保持時間を長くできる。
　上述した例に加えて、例えば、上記のビット線ＢＬ、プレート線ＰＬ、ワード線ＷＬ、に印加する電圧をそれぞれＶ－ＢＬ，　Ｖ－ＰＬ，　Ｖ－ＷＬと略記すると、電圧印加条件は、ＳＬは０Ｖとして、１．０Ｖ（Ｖ－ＢＬ）／―１Ｖ（Ｖ－ＰＬ）／２．０Ｖ（Ｖ－ＷＬ）や１．０Ｖ（Ｖ－ＢＬ）／―０．５Ｖ（Ｖ－ＰＬ）／１．２Ｖ（Ｖ－ＷＬ）、１．５Ｖ（Ｖ－ＢＬ）／―１Ｖ（Ｖ－ＰＬ）／２．０Ｖ（Ｖ－ＷＬ）などの組み合わせでも可能である。ビット線ＢＬとソース線ＳＬの電圧関係を入れ替えてもよい。ただし、ビット線ＢＬに１．０Ｖ、ソース線ＳＬに０Ｖ、ワード線ＷＬに２Ｖ、プレート線ＰＬにー１Ｖをかけた場合には書き込み中にしきい値が下がり、しだいにピンチオフ点１３はｎ＋層７ｂのほうにシフトし、ＭＯＳＦＥＴが線形動作をすることもある。
　次に、図３を用いて消去動作（特許請求の範囲の「消去動作」の一例である）メカニズムを説明する。図３（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１４がｐ層４とｐ層８に蓄えられた直後の状態を示している。ソース線ＳＬ、ビット線ＢＬ、コントロール線ＣＤＣの電圧は０．５Ｖで、ワード線ＷＬのプレート線ＰＬの電圧はー１Ｖである。
　図３（ｂ）に示すように、消去動作時には、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬを０Ｖ、コントール線ＣＤＣの電圧を０．５Ｖにする。またプレート線ＰＬの電圧は、例えば２Ｖとする。その結果、ｐ層８の初期電位の値に関係なく、絶縁膜５とｐ層４の界面に電子の反転層１５が形成される。この反転層１５の一部はｎ層３ｂと接触する。そのためにｐ層４に蓄積された正孔はｐ層４から反転層１５に流れ、電子と再結合する。再結合により消失した電子は、ｎ層３ａ、ｎ層３ｂを通して、接触している反転層１５から補給される。図３（ｂ）では反転層１５が左と右に分かれて図示されているが、これはｐ層４の周囲に形成されるので、電気的に接続されており、ｐ層４とｎ層３ｂの接触面積を小さくした影響は出ない。この正孔と電子の再結合の結果、ｐ層４とｐ層８の正孔濃度は時間とともに低くなり、ＭＯＳＦＥＴのしきい値電圧は、“１”を書き込んだ時よりも高くなる。例えば、ここではプレート線ＰＬ電圧がー１Ｖであれば、ＭＯＳＦＥＴのしきい値は１．２Ｖとなる。これにより、図３（ｃ）に示すように、このワード線ＷＬが接続されたゲート導体層１０をもつＭＯＳＦＥＴはもともとのしきい値に戻る。このダイナミック　フラッシュ　メモリの消去状態は論理記憶データ“０”となる。
　本実施形態の構造によれば、データ消去時において、データ蓄積時と比べて、電子、正孔の再結合面積を実効的に増加させることができる。したがって、論理情報データ“０”の安定した状態を短い時間で供与でき、このダイナミック　フラッシュ　メモリ素子の動作速度が向上する。また、データ消去時にかかる消費電力はｐ層４やｐ層８に蓄積される正孔の総量にほぼ等しく、それ以外の電流が流れないために、大幅な消費電力の低下を供与できる。
　また、例にあげた以外のデータの消去方法として、上記のビット線ＢＬ、プレート線ＰＬ、ワード線ＷＬ、に印加する電圧をそれぞれＶ－ＢＬ，　Ｖ－ＰＬ，　Ｖ－ＷＬと略記すると、電圧印加条件は、ソース線ＳＬは０Ｖ、コントロール線ＣＤＣは０．５Ｖとして、０Ｖ（Ｖ－ＢＬ）／２Ｖ（Ｗ－ＰＬ）／―１Ｖ（Ｖ－ＷＬ）や０．４Ｖ（Ｖ－ＢＬ）／２Ｖ（Ｖ－ＰＬ）／０．５Ｖ（Ｖ－ＷＬ）や１Ｖ（Ｖ－ＢＬ）／１．５Ｖ（Ｖ－Ｌ）／０Ｖ（Ｖ－ＷＬ）、などの組み合わせでも可能であり、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、メモリ消去動作を行うための一例であり、メモリ消去動作ができる他の動作条件であってもよい。
　また、絶縁層２および、絶縁層６、ゲート絶縁層５を同時に形成することもできるし、同じ材料で形成することもできる。また、ゲート酸化膜５と絶縁膜２，６の膜厚をそれぞれに調整することで、ゲート導体層２２に印加する電圧を調整することもできる。
　また、メモリの書き込み時、消去時、いずれの場合でもコントロール線ＣＤＣは０．５Ｖで説明をしてきたが、コントロール線ＣＤＣを接地電圧、つまり０Ｖとすることもできる。
　書き込み動作、もしくは消去動作をしたのちに、メモリは待機動作（特許請求の範囲の「待機時動作」の一例である）となるが、この場合には、プレート線がつながるゲート導体層２２とワード線の繋がるゲート導体層１０には、書き込み時における電圧と違う極性、もしくは０Ｖを印加する。ソース線ＳＬの繋がる不純物層７ａとビット線ＢＬの繋がる不純物層７ｂは０Ｖである。
　また、本実施形態によれば、情報を読み書きするＭＯＳＦＥＴの構成要素の一つであるｐ層８は、ｐ層１、ｎ層３、ｐ層４と電気的に接続されている。さらに、ゲート導体層２２にある電圧を印加でき、ｐ層４の電位を人為的にコントロールできる。したがって、書き込み動作においても、消去動作においても、例えば、ＳＯＩ構造のようにＭＯＳＦＥＴ動作中に基板バイアスがフローティング状態で不安定になったり、ゲート絶縁層９の下の半導体部分が完全に空乏化したりすることがない。このために、ＭＯＳＦＥＴのしきい値、駆動電流などが動作状況に左右されにくい。
　また、本実施形態によれば、メモリセルの誤動作防止に効果がある。メモリセルの動作において、目的セルの電圧操作により、セルアレイ内にある目的以外のセルの一部の電極に不要な電圧がかかり、誤動作をすることが大きな問題である（例えば、非特許文献９）。つまり、現象としては、“１”を書いたセルがほかのセル動作によって“０”になったり、“０”を書いたセルがほかのセル動作によって“１”になったりすることをいう（これ以降、この誤動作による現象をディスターブ不良と表記する）。本実施形態によれば、元来“１”がデータ情報として書かれている場合に、蓄積されている正孔がｎ層３とp層４の接触面積を最小化することにより、電子と正孔の再結合量を減少させることができ、従来のメモリでディスターブ不良の起きる条件でも、ＭＯＳＦＥＴのしきい値変動に与える影響が少なく、不良を起こしにくい。また、元来“０”がデータ情報として書かれている場合は、読み出しの際のトランジスタ動作によって意図しない正孔の生成がされたとしても、ただちにｐ層４に拡散していくので、同じくｐ層４の深さを深くすれば、ｐ層４とｐ層８全体の正孔濃度の変化率は小さく、この場合もＭＯＳＦＥＴのしきい値に与える影響は少なく、従来よりもディスターブ不良の起こる確率を減少できる。したがって、本実施形態によれば、メモリのディスターブ不良に強い構造になっている。
　また、本実施形態によれば、消去時にプレート線ＰＬを正の電圧に印加しても、メモリの消去が行えるので、ゲート導体層２２を共有化している複数のセルの情報を一度に消去することができる特徴がある。
　また、図１の構造から明らかなように、ｐ層８、ｎ＋層７ａ，７ｂ、ゲート絶縁層９、ゲート導体層１０からなる素子構造は、このメモリセルだけではなく、それ以外の一般的なＣＭＯＳ構造を含むＭＯＳ回路と共通に形成できる。たとえば、p層１やp層４、p層８はＣＭＯＳ構造の一部として共有化できる。したがって、このメモリセルは従来のＣＭＯＳ回路と容易に組み合わせることができる。
　また、本発明のメモリセルは平面視的にＭＯＳＦＥＴ一つの面積で形成されるために、そのソース線、ビット線を隣接するメモリセルと共有することで、従来のダイナミックＲＡＭよりも高密度のメモリセルアレイを実現できる。
　図４を用いて、本発明のダイナミック　フラッシュ　メモリの追加例について説明する。図４において、図１と同一または類似の構成部分には数字が同一の符号を付してある。
　図４（ａ）に示すように、図１におけるｎ層３の底部が、ゲート絶縁層２よりも浅い位置にあり、かつコントロール線ＣＤＣが存在しない。それ以外は図１と同じである。
　また、図４（ｂ）のようにｎ層３を複数のセルで共有せずに、各メモリセルで個々にｎ層３をｐ層４の底部に配置する構造でもダイナミック　フラッシュ　メモリの動作をすることができる。
　また、図４（ａ）、（ｂ）どちらの構造においても、コントロール線ＣＤＣを除く、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに第１実施形態と同様な電圧を印加することで、ダイナミック　フラッシュ　メモリの書き込み動作、消去動作、読み出し動作ができる。
　また、図１に比べて、配線構造の一つが不必要となり、多少動作には調整が必要であるが、製造という観点に立てば、プロセスがより簡便化される。
　図５を用いて、本発明のダイナミック　フラッシュ　メモリの他の追加例について説明する。図５において、図１と同一または類似の構成部分には数字が同一の符号を付してある。
　図１で示した実施形態ではＭＯＳＦＥＴのソース、ドレイン部分でｐｎ接合を形成しているｐ層８とｎ＋層７ａ、またはｎ＋層７ｂとの接触面積が、ｎ＋層７ａ、７ｂの垂直方向の断面積とほぼ同じである。これに対して、図５ではｐ層８をより薄くし、さらにｐ層８とｎ＋層７ａ，７ｂの間に、ｎ＋層７ａ，７ｂの断面積より薄い、ｎ層１１ａ（特許請求の範囲の「第５の不純物領域」の一例である）とｎ層１１ｂ（特許請求の範囲の「第６の不純物領域」の一例である）を挿入している。この構造によれば、図１に比較して、さらにメモリセル内のトータルのｐｎ接合面積を小さくできるので、メモリの書き込み時に蓄積された正孔と電子との再結合を抑制でき、蓄積された正孔の保持時間をより長くできる。
　また、本実施形態では、ｐ層４、８を基板２０に対して垂直に形成した例を使って説明したが、ｐ層４、８を基板２０に対して、水平方向に形成した場合に対しても本発明を適用できる。
　本実施形態は、下記の特徴を有する。
（特徴１）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリは、ＭＯＳＦＥＴのチャネルの形成される基板領域は、絶縁層２とゲート絶縁層５、ｎ層３、ｎ＋層７ａ，７ｂで囲まれたｐ層４とｐ層８で構成される。ｐ層４やｐ層８とｎ層３やｎ＋層７ａ、７ｂと接触して形成されるｐｎ接合の面積を小さくすることで、蓄積された正孔と電子の再結合面積を極力小さくし、その情報保持時間をより長くすることができる。さらに、ゲート導体層２２に負電圧を与えて、書き込みの際の生成された正孔をゲート導体層２２の近傍のｐ層４の界面近くに蓄積でき、かつ、ｐ層４には空乏層が形成されないので、正孔の蓄積量が増加でき、情報保持時間が長くなる。
　また、データ消去時にはゲート導体層２２に正電圧を与えて、反転層や空乏層を形成し、正孔と電子の再結合面積を実効的に増加させることで、電子との再結合面積を増加させ、消去が短時間となる。したがって、メモリの動作マージンを拡大でき、消費電力を低減でき、メモリの高速動作に繋がる。
（特徴２）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの中のＭＯＳＦＥＴの構成要素の一つであるｐ層８は、ｐ層４、ｎ層３ａ，３ｂ、ｐ層１と接続されており、さらにゲート導体層２２に印加する電圧を調整することで、ゲート絶縁層９の下のｐ層８やｐ層４が完全に空乏化せず、かつＭＯＳＦＥＴのしきい値を自由に設定できる。このために、ＭＯＳＦＥＴのしきい値、駆動電流などがメモリの動作状況に左右されにくい。さらに、ＭＯＳＦＥＴの下は完全空乏化しないために、キャパシタを持たないＤＲＡＭの欠点であったフローティングボディのワード線からのゲート電極のカップリングに大きく左右されることがない。つまり、本発明によればダイナミック　フラッシュ　メモリとしての動作電圧のマージンを広く設計できる。
（特徴３）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの中のＭＯＳＦＥＴの構成要素の一つであるｐ層８は、ｐ層４と接続されており、情報データ“１”を書きこむ際の正孔蓄積量は、例えば従来のゼロキャパシタＤＲＡＭ（非特許文献６，９）に比較して、１０倍以上大きくできる。したがって、読み書きの目的以外のメモリセルにかかる電圧に外乱要因が起きても書き込まれた情報データ“１”のデータが消えにくい。セル内に存在するpn接合面積を小さくすることで、正孔と電子が再結合する面積を少なくできるために、より“１”が消えにくい構造を供与できる。またメモリに情報データ“０”が書き込まれていた時に、読み書きの目的以外のメモリセルにかかる電圧に外乱要因が起きて、目的以外の正孔がメモリセル内で発生したとしても、この情報が短時間で“１”に転換するための正孔量が発生することはない。これらの結果として本発明はディスターブ不良に強いメモリセル構造である。
（特徴４）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは、ｎ層３の中にセルを複数配置し、かつゲート導体層２２を共有化すれば、ある消去動作を一度の操作で複数のセルについて行うことができる。
（特徴５）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは、データ消去時において、流れる電流がメモリセルに蓄積された正孔の総量に匹敵する程度なので、非常に低い消費電力となる。
（特徴６）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは、高密度のメモリセルアレイと、ＣＭＯＳ互換性のある構造を提供できる。
　本発明に係る、半導体素子を用いれば従来よりも、密度の高い、かつ高速であり、かつ動作マージンの高い、半導体メモリ装置を提供することができる。
１　第１の半導体領域
２　第１の絶縁層
３ａ　第１の不純物層
３ｂ　第２の不純物層
３　３ａ，３ｂを統合した総称
４　第２の半導体領域
５　第１のゲート絶縁層
６　第２の絶縁層
７ａ、７ｃ　ｎ＋層
８　第３の半導体領域
９　第２のゲート絶縁層
１０　第２のゲート導体層
１１ａ、１１ｂ　ｎ層
１２　反転層
１３　ピンチオフ点
１４　正孔群
１５　反転層
２０　基板
２２　第１のゲート導体層
ＳＬ　ソース線
ＰＬ　プレート線
ＷＬ　ワード線
ＢＬ　ビット線
ＣＤＣ　コントール線

Claims (18)

  1. 　基板と、
    　前記基板上にある第１の半導体領域と、
    　前記第１の半導体領域の一部の表面にある、第１の不純物領域と
    　前記第１の不純物領域に接して、垂直方向に伸延する第２の不純物領域と、
    　前記第２の不純物領域に接して垂直方向に伸延する第２の半導体領域と、
    　前記第１の半導体領域の一部と前記第２の不純物領域の一部を覆う第１の絶縁層と、
    　前記第２の不純物領域と第２の半導体領域の一部を覆う第１のゲート絶縁層と、
    　前記第１の絶縁層と第１のゲート絶縁層に接してある第１のゲート導体層と、
    　前記第１のゲート導体層と、前記第１のゲート絶縁層に接触するように形成された第２の絶縁層と、
    　前記第２の半導体領域に接触した第３の半導体領域と、
    　前記第３の半導体領域の一部、もしくは全てを覆う第２のゲート絶縁層と、
    　前記第２のゲート絶縁層の一部、もしくは全部を覆った第２のゲート導体層と、
    　前記第３の半導体領域の両端に接続する第３の不純物領域および第４の不純物領域と、を具備し、
    　平面視において、前記第２の不純物領域と前記第２半導体領域との接触面積が、前記第２半導体領域の平面視における最大断面積より小さい、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第１の不純物領域の多数キャリアは前記第１の半導体領域の多数キャリアとは異なることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記第２の不純物領域の多数キャリアと前記第１の不純物領域の多数キャリアとは同じであり、そして、前記第２の不純物領域の多数キャリアと前記第１の半導体領域の多数キャリアとは異なることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記第２の半導体領域の多数キャリアは前記第１の半導体領域の多数キャリアと同じであることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記第３の不純物領域と前記第４の不純物領域の多数キャリアは前記第１の不純物領域の多数キャリアと同じであることを特徴とする、請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記第２の不純物領域の濃度は前記第３の不純物領域、前記第４の不純物領域よりも低いことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　前記第３の半導体領域の底部から前記第２の不純物領域の上部までの垂直距離が、前記第３の半導体領域の底部から前記第１のゲート導体層の底部までの垂直距離よりも短いことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  8. 　垂直方向において、前記第１の不純物領域の底部が前記第１の絶縁層の底部より低い位置にあることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  9. 　垂直方向において、前記第２の不純物領域の上面が、第１の絶縁層の上面より高い位置にあることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  10. 　前記第１の不純物領域が、隣接する複数のメモリセルで共有されていることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  11. 　前記第１のゲート導体層にかける電圧を変えることで、前記第３の半導体領域、前記第２の不純物領域、前記第３の不純物領域、前記第２のゲート絶縁層、前記第２のゲート導体層よりなるＭＯＳトランジスタのしきい値を操作する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  12. 　前記第２の半導体領域と前記第３の不純物領域の間に第５の不純物領域、もしくは前記第３の半導体領域と前記第４の不純物領域の間に第６の不純物領域があり、かつ前記第２の半導体領域と前記第５の不純物領域、もしくは前記第６の不純物領域との接触面積が、前記第３の不純物領域、もしくは第４の不純物領域の垂直方向の断面積よりも小さい
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  13. 　前記第３の不純物領域に接続する第１の配線導体層と、
    　前記第４の不純物領域に接続する第２の配線導体層と、
    　前記第２のゲート導体層に接続する第３の配線導体層と、
    　前記第１のゲート導体層に接続する第４の配線導体層と、
    　前記第１の不純物領域に接続する第５の配線導体層と、
    をさらに有し、
    　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記前記第４の配線導体層と、前記前記第５の配線導体層に印加する電圧を制御して、前記第３の不純物領域と前記第４の不純物領域との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記第３の半導体領域及び前記第２の半導体領域に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記第３の半導体領域及び前記第２の半導体領域における少数キャリアを除去する動作と、前記第３の半導体領域及び第２の半導体領域における多数キャリアの一部または全てを、前記第３の半導体領域及び第２の半導体領域に残存させる動作と、を行ってメモリ書き込み動作を行い、
    　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層と、前記第５の配線導体層に印加する電圧を制御して、前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、前記第４の不純物領域の少なくとも一か所から、残存している前記第２の半導体領域、もしくは第３の半導体領域における多数キャリアを前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、前記第４の不純物領域の多数キャリアと再結合させることで抜き取り、メモリ消去動作を行う、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  14. 　前記第３の不純物領域に繋がる前記第１の配線導体層は、ソース線であり、前記第４の不純物領域に繋がる前記第２の配線導体層は、ビット線であり、前記第２のゲート導体層に繋がる前記第３の配線導体層は、ワード線であり、前記第１のゲート導体層に繋がる前記第４の配線導体層は、プレート線であり、前記第５の配線導体層は、コントロール線であり、ソース線、ビット線、プレート線、ワード線、コントロール線にそれぞれ電圧を与えて、前記メモリ書き込み動作と、前記メモリ消去動作を行う、
    　ことを特徴とする請求項１３に記載の半導体素子を用いたメモリ装置。
  15. 　前記メモリ書き込み動作において、前記第３の不純物領域と前記第４の不純物領域に電位差ができるように電圧を印加し、前記第２のゲート導体層には前記第２の半導体の多数キャリアが正孔の場合には、正の電圧を印加し、
    　前記第２の半導体の多数キャリが電子の場合には前記第２のゲート導体層に負の電圧を印加し、前記第１のゲート導体層には正の電圧、もしくは０Ｖの電圧を印加する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  16. 　前記メモリ消去動作において、前記第１のゲート導体層に前記メモリ書き込み動作時とは異なる極性の電圧、もしくは０Ｖを印加する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  17. 　メモリ読み出し動作において、前記第１のゲート導体層に前記メモリ書き込み動作時と同じ極性の電圧、もしくは０Ｖを印加し、前記第３の不純物領域と前記第４の不純物領域に電位差ができるように電圧を印加し、かつ、前記第２のゲート導体層に前記書き込み動作時と同じ極性の電圧を印加する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  18. 　メモリ待機動作時において、前記第１のゲート導体層と、前記第２のゲート導体層には、前記メモリ書き込み動作時にかける電圧と異なる極性、もしくは０Ｖを印加する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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