WO2024201259A1 - 半導体装置、及び、半導体装置の作製方法 - Google Patents

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insulating layer
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semiconductor
conductive
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村川努
倉田求
澤井寛美
國武寛司
山崎舜平
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    • H10H29/30—Active-matrix LED displays
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Definitions

  • One aspect of the present invention relates to a semiconductor device, a memory device, a display device, and an electronic device. Another aspect of the present invention relates to a method for manufacturing a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • Examples of technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), driving methods thereof, and manufacturing methods thereof.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a semiconductor element (transistor, diode, photodiode, etc.), a circuit including a semiconductor element, a device having a circuit including a semiconductor element, and the like. It also refers to any device that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip including an integrated circuit, and an electronic component that houses a chip in a package are examples of semiconductor devices. Also, a memory device, a display device, a light-emitting device, a lighting device, and an electronic device may themselves be semiconductor devices and each may have a semiconductor device.
  • a CPU is a collection of semiconductor elements that have integrated circuits (at least transistors and capacitors) that have been processed from semiconductor wafers and made into chips, and on which electrodes that serve as connection terminals are formed.
  • IC chips Semiconductor circuits (IC chips) such as LSIs, CPUs, and memories are mounted on circuit boards, such as printed wiring boards, and are used as components in a variety of electronic devices.
  • transistors are widely used in electronic devices such as integrated circuits (ICs) and display devices.
  • ICs integrated circuits
  • Silicon-based semiconductor materials are widely known as semiconductor thin films that can be used in transistors, but oxide semiconductors are also attracting attention as other materials.
  • Patent Document 1 discloses a low-power consumption CPU that utilizes the property of low leakage current of transistors using oxide semiconductors.
  • Patent Document 2 discloses a memory device that can retain stored contents for a long period of time by utilizing the property of low leakage current of transistors using oxide semiconductors.
  • Patent Document 3 and Non-Patent Document 1 disclose a technique for increasing the density of integrated circuits by stacking a first transistor using an oxide semiconductor film and a second transistor using an oxide semiconductor film to provide multiple memory cells in a superimposed manner.
  • Patent Document 4 discloses a technique for increasing the density of integrated circuits by vertically arranging the channel of a transistor using an oxide semiconductor film.
  • An object of one embodiment of the present invention is to provide a transistor with good electrical characteristics. Alternatively, an object of one embodiment of the present invention is to provide a transistor with high on-state current. Alternatively, an object of one embodiment of the present invention is to provide a transistor with small parasitic capacitance. Alternatively, an object of one embodiment of the present invention is to provide a transistor, a semiconductor device, or a memory device that can be miniaturized or highly integrated. Alternatively, an object of one embodiment of the present invention is to provide a display device with high definition or a high aperture ratio. Alternatively, an object of one embodiment of the present invention is to provide a highly reliable transistor, semiconductor device, display device, or memory device.
  • an object of one embodiment of the present invention is to provide a semiconductor device, display device, or memory device with low power consumption.
  • an object of one embodiment of the present invention is to provide a memory device with high operation speed.
  • an object of one embodiment of the present invention is to provide a method for manufacturing the above transistor, semiconductor device, display device, or memory device.
  • One aspect of the present invention is a semiconductor device having a first conductive layer, a first insulating layer on the first conductive layer, a second conductive layer on the first insulating layer, a second insulating layer on the second conductive layer, a third conductive layer on the second insulating layer, a third insulating layer and a semiconductor layer on the first conductive layer, a fourth insulating layer on the semiconductor layer, and a fourth conductive layer on the fourth insulating layer.
  • a first opening that reaches the first conductive layer is provided in the first insulating layer, the second conductive layer, the second insulating layer, and the third conductive layer.
  • the third insulating layer has a second opening in a region overlapping with the first opening.
  • the third insulating layer has a region in contact with a side surface of the second conductive layer and a region in contact with a side surface of the third conductive layer.
  • the semiconductor layer has a region in contact with an upper surface of the first conductive layer through the second opening and a region in contact with an upper surface of the third conductive layer.
  • the fourth conductive layer has a region facing the second conductive layer, sandwiching the fourth insulating layer, the semiconductor layer, and the third insulating layer therebetween. In a cross-sectional view, the width of the second opening is smaller than the width of the first opening minus twice the thickness of the third insulating layer.
  • the depth of the second opening matches the thickness of the third insulating layer.
  • the side end of the semiconductor layer coincides with the side end of the third conductive layer.
  • the angle between the direction in which the second conductive layer extends and the direction in which the fourth conductive layer extends is 45 degrees.
  • One aspect of the present invention is a semiconductor device having a first conductive layer, a second conductive layer on the first conductive layer, a first insulating layer on the first conductive layer and the second conductive layer, a third conductive layer on the first insulating layer, a second insulating layer on the third conductive layer, a fourth conductive layer on the second insulating layer, a third insulating layer and a semiconductor layer on the second conductive layer, a fourth insulating layer on the semiconductor layer, and a fifth conductive layer on the fourth insulating layer.
  • a first opening reaching the first conductive layer is provided in the first insulating layer, the third conductive layer, the second insulating layer, and the fourth conductive layer.
  • the third insulating layer has a second opening in a region overlapping with the first opening.
  • the third insulating layer has a region in contact with a side surface of the third conductive layer and a region in contact with a side surface of the fourth conductive layer.
  • the semiconductor layer has a region that contacts the upper surface of the second conductive layer through the second opening and a region that contacts the upper surface of the fourth conductive layer.
  • the fifth conductive layer has a region that faces the third conductive layer, sandwiching the fourth insulating layer, the semiconductor layer, and the third insulating layer therebetween. In a cross-sectional view, the width of the fifth conductive layer is larger than the width of the second opening and smaller than the width of the first opening.
  • the side end of the semiconductor layer coincides with the side end of the fourth conductive layer.
  • the angle between the direction in which the third conductive layer extends and the direction in which the fifth conductive layer extends is 45 degrees.
  • the semiconductor layer contains one or both of indium and zinc.
  • each of the first insulating layer and the second insulating layer has a first layer, a second layer, and a third layer located between the first layer and the second layer, each of the first layer and the third layer has silicon and nitrogen, and it is preferable that the relative dielectric constant of the second layer is lower than the relative dielectric constant of the first layer.
  • the second layer has a region that is thicker than the first layer, and the second layer has a region that is thicker than the third layer.
  • One aspect of the present invention is a method for manufacturing a semiconductor device, which includes forming a first conductive layer, forming a first insulating layer on the first conductive layer, forming a second conductive layer on the first insulating layer, forming a second insulating layer on the second conductive layer, forming a third conductive layer on the second insulating layer, processing the first insulating layer, the second conductive layer, the second insulating layer, and the third conductive layer to form an opening that reaches the first conductive layer, forming a third insulating layer that contacts the sidewall and bottom of the opening, forming a layer on the third insulating layer, processing the third insulating layer and the layer to expose the top surface of the first conductive layer in the region that overlaps with the opening, removing the layer, forming a semiconductor layer on the first conductive layer, the third insulating layer, and the third conductive layer, forming a fourth insulating layer on the semiconductor layer, and forming a fourth conductive layer on the fourth
  • anisotropic etching for processing the third insulating layer and the layer.
  • a transistor having good electrical characteristics can be provided.
  • a transistor having a large on-state current can be provided.
  • a transistor, a semiconductor device, or a memory device that can be miniaturized or highly integrated can be provided.
  • a display device with high definition or a high aperture ratio can be provided.
  • a highly reliable transistor, a semiconductor device, a display device, or a memory device can be provided.
  • a semiconductor device, a display device, or a memory device with low power consumption can be provided.
  • a memory device with high operation speed can be provided.
  • a method for manufacturing the above-mentioned transistor, semiconductor device, display device, or memory device can be provided.
  • Fig. 1A is a plan view showing an example of a semiconductor device
  • Fig. 1B and Fig. 1C are cross-sectional views showing the example of the semiconductor device.
  • 2A and 2B are cross-sectional views showing an example of a semiconductor device.
  • Fig. 3A is a plan view showing an example of a semiconductor device
  • Figs. 3B and 3C are cross-sectional views showing an example of the semiconductor device.
  • 4A to 4F are cross-sectional views showing an example of a semiconductor device.
  • 5A to 5D are cross-sectional views showing an example of a semiconductor device.
  • Fig. 6A is a plan view showing an example of a semiconductor device
  • Figs. 6B and 6C are cross-sectional views showing an example of the semiconductor device.
  • FIG. 7A and 7B are cross-sectional views showing an example of a semiconductor device.
  • 8A and 8B are cross-sectional views showing an example of a semiconductor device.
  • 9A and 9B are cross-sectional views showing an example of a semiconductor device.
  • 10A and 10B are cross-sectional views showing an example of a semiconductor device.
  • Fig. 11A is a plan view showing an example of a semiconductor device
  • Fig. 11B and Fig. 11C are cross-sectional views showing an example of the semiconductor device.
  • 12A to 12F are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 13A to 13F are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 14A to 14F are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • Fig. 15A is a plan view showing an example of a storage device
  • Figs. 15B and 15C are cross-sectional views showing an example of the storage device.
  • 16A is a plan view of an example of a storage device
  • FIG 16B is a cross-sectional view of the example of the storage device.
  • 17A and 17B are layout diagrams illustrating a memory device.
  • FIG. 18 is a layout diagram illustrating a storage device.
  • FIG. 19 is a cross-sectional view showing an example of a storage device.
  • FIG. 20 is a cross-sectional view showing an example of a storage device.
  • FIG. 15A is a plan view showing an example of a storage device
  • Figs. 15B and 15C are cross-sectional views showing an example of the storage device.
  • 16A is a plan view of an example of a storage device
  • 21 is a block diagram illustrating a configuration example of a semiconductor device.
  • 22A to 22H are diagrams for explaining examples of the circuit configuration of a memory cell.
  • 23A and 23B are perspective views illustrating a configuration example of a semiconductor device.
  • FIG. 24 is a block diagram illustrating the CPU.
  • 25A and 25B are perspective views of a semiconductor device.
  • 26A and 26B are perspective views of a semiconductor device.
  • 27A and 27B are diagrams showing various storage devices by hierarchical level.
  • 28A and 28B are perspective views showing an example of a display device.
  • FIG. 29 is a cross-sectional view showing an example of a display device.
  • FIG. 30 is a cross-sectional view showing an example of a display device.
  • 31A to 31C are diagrams showing configuration examples of a display device.
  • FIGS. 32A and 32B are diagrams illustrating an example of an electronic component.
  • Fig. 33A to Fig. 33C are diagrams showing an example of a mainframe computer
  • Fig. 33D is a diagram showing an example of space equipment
  • Fig. 33E is a diagram showing an example of a storage system applicable to a data center.
  • 34A to 34F are diagrams showing an example of an electronic device.
  • 35A to 35G are diagrams showing an example of an electronic device.
  • 36A to 36F are diagrams showing an example of an electronic device.
  • ordinal numbers “first” and “second” are used for convenience and do not limit the number of components or the order of the components (e.g., the order of processes or the order of stacking).
  • an ordinal number attached to a component in one part of this specification may not match an ordinal number attached to the same component in another part of this specification or in the claims.
  • a transistor is a type of semiconductor element that can perform functions such as amplifying current or voltage and switching to control conduction or non-conduction.
  • transistor includes an IGFET (Insulated Gate Field Effect Transistor) and a thin film transistor (TFT).
  • a transistor using an oxide semiconductor or a metal oxide in a semiconductor layer and a transistor having an oxide semiconductor or a metal oxide in a channel formation region may be referred to as an OS transistor.
  • a transistor having silicon in a channel formation region may be referred to as a Si transistor.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a transistor has a region (also called a channel formation region) where a channel is formed between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode), and a current can flow between the source and drain through the channel formation region.
  • a channel formation region refers to a region through which a current mainly flows.
  • source and drain may be interchanged when transistors of different polarity are used, or when the direction of current changes during circuit operation. For this reason, in this specification, the terms “source” and “drain” can be used interchangeably.
  • the impurity of a semiconductor refers to, for example, anything other than the main component constituting the semiconductor.
  • an element with a concentration of less than 0.1 atomic % can be said to be an impurity.
  • the defect level density of the semiconductor may increase or the crystallinity may decrease.
  • the semiconductor is an oxide semiconductor
  • examples of the impurity that changes the characteristics of the semiconductor include, for example, a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and a transition metal other than the main component of the oxide semiconductor.
  • Specific examples of the impurity include, for example, hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • water may also function as an impurity.
  • oxygen vacancies also referred to as V O
  • V O oxygen vacancies
  • an oxynitride refers to a material whose composition contains more oxygen than nitrogen.
  • An oxynitride refers to a material whose composition contains more nitrogen than oxygen.
  • SIMS secondary ion mass spectrometry
  • XPS X-ray photoelectron spectroscopy
  • SIMS is suitable when the content of the target element is high (e.g., 0.5 atomic% or more, or 1 atomic% or more).
  • SIMS is suitable when the content of the target element is low (e.g., 0.5 atomic% or less, or 1 atomic% or less).
  • film and “layer” can be interchanged depending on the circumstances.
  • conductive layer can be changed to the term “conductive film.”
  • insulating film can be changed to the term “insulating layer.”
  • parallel refers to a state in which two straight lines are arranged at an angle of -10 degrees or more and 10 degrees or less. Therefore, it also includes cases where the angle is -5 degrees or more and 5 degrees or less.
  • approximately parallel refers to a state in which two straight lines are arranged at an angle of -30 degrees or more and 30 degrees or less.
  • Perfect refers to a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, it also includes cases where the angle is 85 degrees or more and 95 degrees or less.
  • approximately perpendicular refers to a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • electrically connected includes cases where the connection is made via "something that has some kind of electrical action.”
  • something that has some kind of electrical action is not particularly limited as long as it allows the transmission and reception of electrical signals between the connected objects.
  • something that has some kind of electrical action includes electrodes or wiring, as well as switching elements such as transistors, resistive elements, coils, and other elements with various functions.
  • the off-state current refers to a leakage current between the source and drain when a transistor is in an off state (also referred to as a non-conducting state or a cut-off state).
  • the off-state refers to a state in which the voltage Vgs between the gate and source of an n-channel transistor is lower than the threshold voltage Vth (higher than Vth for a p-channel transistor).
  • the normally-on characteristic refers to a state in which a channel exists and current flows through the transistor even when no voltage is applied to the gate.
  • the normally-off characteristic refers to a state in which no current flows through the transistor when no potential is applied to the gate or when a ground potential is applied to the gate.
  • the top surface shape of a certain component refers to the contour shape of the component in a planar view.
  • a planar view refers to a view from the normal direction of the surface on which the component is formed or the surface of the support (e.g., substrate) on which the component is formed.
  • top surface shapes roughly match means that at least a portion of the contours of the stacked layers overlap. For example, this includes cases where the upper and lower layers are processed using the same mask pattern, or where a portion of the mask pattern is the same. However, strictly speaking, the contours may not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer, in which case it may also be said that "top surface shapes roughly match.” In addition, when the top surface shapes match or roughly match, it can also be said that the positions in plan view match or roughly match the positions in plan view, that the ends are aligned or roughly aligned, or that the side ends match or roughly match.
  • a tapered shape refers to a shape in which at least a portion of the side of the structure is inclined with respect to the substrate surface or the surface to be formed. For example, there is a region in which the angle (also called the taper angle) between the inclined side and the substrate surface or the surface to be formed is greater than 0 degrees and less than 90 degrees.
  • the side of the structure, the substrate surface, and the surface to be formed do not necessarily need to be completely flat, and may be approximately planar with a slight curvature, or approximately planar with fine irregularities.
  • A covers B
  • at least a part of A covers B. Therefore, for example, it can be rephrased as saying that A has an area that covers B.
  • a device fabricated using a metal mask or an FMM may be referred to as a device with an MM (metal mask) structure.
  • a device fabricated without using a metal mask or an FMM may be referred to as a device with an MML (metal maskless) structure.
  • SBS Side By Side
  • the SBS structure allows the materials and configuration to be optimized for each light-emitting element, which increases the freedom of material and configuration selection and makes it easier to improve brightness and reliability.
  • holes or electrons may be referred to as "carriers".
  • the hole injection layer or electron injection layer may be referred to as the "carrier injection layer”
  • the hole transport layer or electron transport layer may be referred to as the “carrier transport layer”
  • the hole block layer or electron block layer may be referred to as the "carrier block layer”.
  • the above-mentioned carrier injection layer, carrier transport layer, and carrier block layer may not be clearly distinguishable.
  • one layer may have two or three functions among the carrier injection layer, carrier transport layer, and carrier block layer.
  • the light-emitting element has an EL layer between a pair of electrodes.
  • the EL layer has at least a light-emitting layer.
  • the layers (also called functional layers) that the EL layer has include a light-emitting layer, a carrier injection layer (a hole injection layer and an electron injection layer), a carrier transport layer (a hole transport layer and an electron transport layer), and a carrier block layer (a hole block layer and an electron block layer).
  • the light-receiving element also called a light-receiving device
  • one of the pair of electrodes may be referred to as a pixel electrode, and the other as a common electrode.
  • the sacrificial layer (which may also be referred to as a mask layer) is located at least above the light-emitting layer (more specifically, the layer that is processed into an island shape among the layers that make up the EL layer) and has the function of protecting the light-emitting layer during the manufacturing process.
  • step discontinuity refers to the phenomenon in which a layer, film, or electrode is divided due to the shape of the surface on which it is formed (e.g., a step, etc.).
  • arrows indicating the X direction, Y direction, and Z direction may be used.
  • the "X direction” is the direction along the X axis, and the forward direction and the reverse direction may not be distinguished unless explicitly stated.
  • the X direction, Y direction, and Z direction are directions that intersect with each other.
  • the X direction, Y direction, and Z direction are directions that are perpendicular to each other.
  • a semiconductor device has a first conductive layer, a second conductive layer, a third conductive layer, a fourth conductive layer, a semiconductor layer, a first insulating layer, a second insulating layer, a third insulating layer, and a fourth insulating layer.
  • the first insulating layer is located on the first conductive layer
  • the second conductive layer is located on the first insulating layer
  • the second insulating layer is located on the second conductive layer
  • the third conductive layer is located on the second insulating layer.
  • the first insulating layer, the second conductive layer, the second insulating layer, and the third conductive layer have an opening that reaches the first conductive layer.
  • the third insulating layer has a protrusion that contacts the upper surface of the first conductive layer, a region that contacts the side of the second conductive layer, and a region that contacts the side of the third conductive layer in the opening.
  • the semiconductor layer has a region that contacts the upper surface of the first conductive layer and a region that contacts the upper surface and side of the protrusion of the third insulating layer in the opening.
  • the fourth insulating layer is located on the semiconductor layer in the opening.
  • the fourth conductive layer has a region that faces the second conductive layer in the opening, with the fourth insulating layer, the semiconductor layer, and the third insulating layer sandwiched therebetween.
  • the first conductive layer functions as one of the source electrode and drain electrode of the transistor.
  • the third conductive layer functions as the other of the source electrode and drain electrode of the transistor.
  • the fourth conductive layer functions as the first gate electrode of the transistor, and the fourth insulating layer functions as the first gate insulating layer of the transistor.
  • the second conductive layer functions as the second gate electrode of the transistor, and the third insulating layer functions as the second gate insulating layer of the transistor.
  • a semiconductor device includes a fourth conductive layer functioning as a first gate electrode and a second conductive layer functioning as a second gate electrode.
  • the threshold voltage Vth of a transistor can be controlled by changing a potential applied to the second conductive layer independently of a potential applied to the fourth conductive layer. In particular, by applying a negative potential to the second conductive layer, the Vth of the transistor can be increased and the off-state current can be reduced. Thus, the drain current when a potential applied to the fourth conductive layer is 0 V can be reduced by applying a negative potential to the second conductive layer, compared to the case where a negative potential is not applied.
  • the fourth conductive layer may function as a second gate electrode
  • the second conductive layer may function as a first gate electrode.
  • the second conductive layer may be connected to the fourth conductive layer.
  • the second conductive layer and the fourth conductive layer By connecting the second conductive layer and the fourth conductive layer and applying the same potential, it is possible to increase the on-current, reduce the variation in initial characteristics, suppress the deterioration of electrical characteristics in a negative GBT (Gate Bias-Temperature) stress test, and suppress the fluctuation of the on-current rise voltage at different drain voltages.
  • GBT Gate Bias-Temperature
  • the semiconductor device of one embodiment of the present invention has a structure including a first gate electrode and a second gate electrode, and therefore the electrical characteristics of the transistor included in the semiconductor device can be improved.
  • the source electrode and the drain electrode are located at different heights, and the current flowing through the semiconductor layer flows in the height direction.
  • the channel length direction has a component in the height direction (vertical direction), and therefore the transistor according to one embodiment of the present invention can also be called a VFET (Vertical Field Effect Transistor), vertical transistor, vertical channel transistor, vertical channel transistor, etc.
  • VFET Vertical Field Effect Transistor
  • the transistor can have a source electrode, a semiconductor layer, and a drain electrode that are stacked, so the area occupied can be significantly reduced compared to a so-called planar type transistor in which the semiconductor layer is arranged in a planar shape.
  • Figure 1A is a plan view of a semiconductor device including a transistor 200A.
  • Figure 1B is a cross-sectional view taken along dashed dotted line A1-A2 in Figure 1A.
  • Figure 1C is a cross-sectional view taken along dashed dotted line A3-A4 in Figure 1A. Note that some elements are omitted in the plan view of Figure 1A for clarity. Some elements may also be omitted in the subsequent plan views.
  • the semiconductor device shown in Figures 1A to 8B has an insulating layer 210 on a substrate (not shown), a transistor 200A on the insulating layer 210, an insulating layer 280 on the insulating layer 210, an insulating layer 281 on the insulating layer 280, and an insulating layer 283 on the transistor 200A.
  • the insulating layer 210, the insulating layer 280, the insulating layer 281, and the insulating layer 283 function as interlayer films.
  • Transistor 200A has a conductive layer 220, a conductive layer 215 on insulating layer 280, a conductive layer 240 on insulating layer 281, an insulating layer 225 and a semiconductor layer 230 on conductive layer 220, an insulating layer 250 on semiconductor layer 230, and a conductive layer 260 on insulating layer 250.
  • an opening 290 reaching the conductive layer 220 is provided in the insulating layer 280, the conductive layer 215, the insulating layer 281, and the conductive layer 240.
  • the bottom of the opening 290 is the upper surface of the conductive layer 220
  • the sidewalls of the opening 290 are the side surface of the insulating layer 280, the side surface of the conductive layer 215, the side surface of the insulating layer 281, and the side surface of the conductive layer 240.
  • the opening 290 includes an opening in the insulating layer 280, an opening in the conductive layer 215, an opening in the insulating layer 281, and an opening in the conductive layer 240.
  • the opening in the region where the insulating layer 280 overlaps with the conductive layer 220 is a part of the opening 290
  • the opening in the region where the conductive layer 215 overlaps with the conductive layer 220 is another part of the opening 290
  • the opening in the region where the insulating layer 281 overlaps with the conductive layer 220 is another part of the opening 290
  • the opening in the region where the conductive layer 240 overlaps with the conductive layer 220 is another part of the opening 290.
  • At least some of the components of the transistor 200A are disposed in the opening 290.
  • the insulating layer 225, the semiconductor layer 230, the insulating layer 250, and the conductive layer 260 are disposed in the opening 290.
  • the portions of the insulating layer 225, the semiconductor layer 230, and the insulating layer 250 disposed in the opening 290 are provided to reflect the shape of the opening 290.
  • the insulating layer 225 is provided to cover a portion of the bottom and the sidewall of the opening 290
  • the semiconductor layer 230 is provided to cover another portion of the bottom of the opening 290 and the insulating layer 225
  • the insulating layer 250 is provided to cover the semiconductor layer 230.
  • the conductive layer 260 is provided to fill the recess of the insulating layer 250 that reflects the shape of the opening 290.
  • Insulating layer 225 contacts a portion of the upper surface of conductive layer 220, the side of insulating layer 280, the side of conductive layer 215, the side of insulating layer 281, and the side of conductive layer 240 at opening 290.
  • FIG. 2A shows an enlarged view of the region P surrounded by a dashed line in FIG. 1B.
  • the insulating layer 225 has an opening 192 in a region overlapping the opening 290.
  • the width D of the opening 290, the width D192 of the opening 192, and the width W225 corresponding to the shortest distance from the surface of the insulating layer 225 that contacts the conductive layer 215 to the surface that contacts the semiconductor layer 230 are each indicated by a double-arrowed dashed line.
  • the width W225 may be referred to as the thickness of the insulating layer 225.
  • the width D192 of the opening 192 is smaller than the value obtained by subtracting twice the width W225 from the width D of the opening 290 ("D-2 ⁇ W225"). That is, the insulating layer 225 has a protruding portion 225p at the opening 290. The protruding portion 225p contacts the upper surface of the conductive layer 220.
  • the width W225p which corresponds to the width of the protrusion 225p in a cross-sectional view, is indicated by a two-dot chain line with a double arrow. In this case, the width D192 of the opening 192 can be calculated as "D-2 ⁇ W225-2 ⁇ W225p".
  • the height H225p which corresponds to the height of the protrusion 225p in a cross-sectional view, is indicated by a double-dot chain line with a double-arrow.
  • the height H225p is also the depth of the opening 192.
  • the height H225p coincides with or roughly coincides with the width W225 because the ALD method has excellent thickness uniformity.
  • the width W225p is small.
  • the width W225p is the same as or smaller than the width W225.
  • the contact area between the semiconductor layer 230 and the conductive layer 220 can be increased. This can increase the on-current of the transistor 200A and improve the electrical characteristics. Therefore, a semiconductor device that operates at high speed can be realized.
  • the semiconductor device may be configured such that the width W225p is larger than the width W225.
  • the semiconductor layer 230 contacts the upper surface of the conductive layer 220 through the opening 192. In the opening 290, the semiconductor layer 230 contacts the upper surface and side surface of the protrusion 225p of the insulating layer 225, as well as the side surface of the insulating layer 225. The semiconductor layer 230 contacts the upper surface of the conductive layer 240.
  • semiconductor layer 230 functions as a semiconductor layer
  • conductive layer 260 functions as a first gate electrode
  • insulating layer 250 functions as a first gate insulating layer
  • conductive layer 215 functions as a second gate electrode
  • insulating layer 225 functions as a second gate insulating layer
  • conductive layer 220 functions as one of the source electrode and drain electrode
  • conductive layer 240 functions as the other of the source electrode and drain electrode.
  • the transistor 200A has a configuration in which one of the source electrode and the drain electrode (here, the conductive layer 220) is located on the lower side and the other of the source electrode and the drain electrode (here, the conductive layer 240) is located on the upper side, so that a current flows in the vertical direction. In other words, a channel is formed along the sidewall of the opening 290.
  • the sidewall of the opening 290 is preferably perpendicular to the upper surface of the insulating layer 210.
  • the ALD method can deposit atoms one layer at a time, and therefore has the effects of enabling extremely thin film formation, film formation on a structure with a high aspect ratio, film formation with few defects such as pinholes, film formation with excellent coverage, and film formation at low temperatures. Therefore, the film can be formed on the sidewall of the opening 290 with good coverage.
  • the insulating layer 250 is provided in contact with the upper surface of the semiconductor layer 230.
  • a part of the insulating layer 250 is located outside the opening 290, that is, on the conductive layer 240 and the insulating layer 281. Outside the opening 290, the insulating layer 250 has a region in contact with the side surface of the semiconductor layer 230, a region in contact with the side surface of the conductive layer 240, and a region in contact with the upper surface of the insulating layer 281.
  • the insulating layer 250 covers the end of the semiconductor layer 230. This can prevent the conductive layer 260 and the semiconductor layer 230 from shorting out.
  • the insulating layer 250 covers the end of the conductive layer 240. This can prevent the conductive layer 260 and the conductive layer 240 from shorting out. In addition, the parasitic capacitance generated between the conductive layer 260 and the conductive layer 240 can be reduced.
  • the conductive layer 240 is preferably not provided in the opening of the insulating layer 281.
  • the conductive layer 240 preferably does not have a region in contact with the side of the insulating layer 281 in the opening 290.
  • the opening of the conductive layer 240 and the opening of the insulating layer 281 can be formed at the same time.
  • the film thickness distribution of the insulating layer 225, the semiconductor layer 230, and the like provided in the opening 290 can be made uniform.
  • the insulating layer 225, the semiconductor layer 230, and the like can be prevented from being divided by the step between the conductive layer 240 and the insulating layer 281.
  • FIG. 1B and 1C show a configuration in which the side of the conductive layer 240 in the opening 290 and the side of the insulating layer 281 in the opening 290 are flush with each other, but the present invention is not limited to this.
  • the side of the conductive layer 240 in the opening 290 and the side of the insulating layer 281 in the opening 290 may be discontinuous.
  • the inclination of the side of the conductive layer 240 in the opening 290 and the inclination of the side of the insulating layer 281 in the opening 290 may be different from each other.
  • the angle between the side of the conductive layer 240 in the opening 290 and the upper surface of the insulating layer 210 is smaller than the angle between the side of the insulating layer 281 in the opening 290 and the upper surface of the insulating layer 210.
  • the transistor 200A preferably has a metal oxide (also called an oxide semiconductor) that functions as a semiconductor in the semiconductor layer 230 including the channel formation region.
  • the transistor 200A can be called an OS transistor.
  • a semiconductor layer that has an oxide semiconductor may be called an oxide semiconductor layer.
  • oxygen vacancies ( VO ) and impurities are present in a channel formation region in an oxide semiconductor, the electrical characteristics of an OS transistor are likely to fluctuate and the reliability may be reduced. Furthermore, a defect in which hydrogen is introduced into an oxygen vacancy (hereinafter sometimes referred to as VOH ) may generate electrons that serve as carriers. For this reason, when oxygen vacancies are present in a channel formation region in an oxide semiconductor, an OS transistor is likely to have normally-on characteristics. Therefore, it is preferable that oxygen vacancies and impurities are reduced as much as possible in the channel formation region in the oxide semiconductor. In other words, it is preferable that the carrier concentration of the channel formation region in the oxide semiconductor is reduced and the channel formation region in the oxide semiconductor is made i-type (intrinsic) or substantially i-type.
  • the source and drain regions of an OS transistor are preferably regions having more oxygen vacancies, more VOH , or a higher concentration of impurities such as hydrogen, nitrogen, or metal elements than the channel formation region, thereby increasing the carrier concentration and lowering the resistance. That is, the source and drain regions of an OS transistor are preferably n-type regions having a higher carrier concentration and lower resistance than the channel formation region.
  • the conductive layer 260 has a region facing the conductive layer 215, sandwiching the insulating layer 250, the semiconductor layer 230, and the insulating layer 225 therebetween.
  • the region of the semiconductor layer 230 sandwiched between the conductive layer 260 and the conductive layer 215 and its vicinity function as the channel formation region of the transistor 200A.
  • One of the region of the semiconductor layer 230 in contact with the conductive layer 220 and the region of the semiconductor layer 230 in contact with the conductive layer 240 functions as a source region, and the other functions as a drain region. In other words, the channel formation region is sandwiched between the source region and the drain region.
  • FIG. 2B can also be said to be a cross-sectional view in the XY plane including the conductive layer 260 and the conductive layer 215.
  • the insulating layer 250 contacts the entire inner circumference of the semiconductor layer 230.
  • the insulating layer 225 contacts the entire outer circumference of the semiconductor layer 230. Therefore, the channel formation region of the transistor 200A can be formed on the entire inner circumference of the part of the semiconductor layer 230 formed in the same layer as the insulating layer 250, or on the entire outer circumference of the part of the semiconductor layer 230 formed in the same layer as the insulating layer 225.
  • FIG. 2B can also be said to be a cross-sectional view in the XY plane including the channel formation region of the semiconductor layer 230.
  • the channel length of the transistor 200A is the length of the region of the semiconductor layer 230 that overlaps with the conductive layer 260 via the insulating layer 250 in a cross-sectional view.
  • the channel length of the transistor 200A is determined by the thickness of the insulating layer 280 on the conductive layer 220, the thickness of the conductive layer 215, the thickness of the insulating layer 281, the depth of the opening 290, the thickness of the semiconductor layer 230, and the thickness of the insulating layer 250.
  • the channel length L of the transistor 200A is indicated by a dashed double-headed arrow.
  • the channel length of the transistor 200A is the length of the region of the semiconductor layer 230 that overlaps with the conductive layer 215 via the insulating layer 225 in a cross-sectional view. In other words, it can be said that the channel length of the transistor 200A is determined by the thickness of the conductive layer 215.
  • the channel length of the transistor 200A is the length of the region of the semiconductor layer 230 that is sandwiched between the conductive layer 260 and the conductive layer 215 in a cross-sectional view. In other words, it can be said that the channel length of the transistor 200A is determined by the thickness of the conductive layer 215.
  • the channel length is limited by the exposure limit of photolithography, making further miniaturization difficult; however, in the present invention, the channel length can be set by the thickness of insulating layer 280 and insulating layer 281, or the thickness of conductive layer 215. Therefore, the channel length of transistor 200A can be made into a very fine structure below the exposure limit of photolithography (for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and 0.1 nm or more, 1 nm or more, or 5 nm or more). This increases the on-current of transistor 200A, improving the frequency characteristics.
  • a channel formation region, a source region, and a drain region can be formed in the opening 290.
  • the area occupied by the transistor 200A can be reduced compared to a horizontal transistor in which the channel formation region, the source region, and the drain region are provided separately on the XY plane. Therefore, the semiconductor device can be highly integrated. Furthermore, when the semiconductor device of one embodiment of the present invention is used in a memory device, the memory capacity per unit area can be increased.
  • the insulating layer 225, the semiconductor layer 230, the insulating layer 250, and the conductive layer 260 are arranged concentrically. Therefore, the side of the conductive layer 260 arranged in the center faces the side of the semiconductor layer 230 through the insulating layer 250. Also, the side of the conductive layer 215 in the opening 290 faces the side of the semiconductor layer 230 through the insulating layer 225. That is, in a plan view, the entire circumference of the semiconductor layer 230 becomes a channel formation region. At this time, for example, the channel width of the transistor 200A is determined by the length of the inner circumference of the semiconductor layer 230 or the length of the outer circumference of the semiconductor layer 230.
  • the channel width of the transistor 200A is determined by the size of the width of the opening 290 (the diameter when the opening 290 is circular in a plan view) and the thickness of the insulating layer 225.
  • the width D of the opening 290 is indicated by a double-arrowed two-dot chain line.
  • the channel width W of the transistor 200A is indicated by a dashed double-headed arrow.
  • the width D of the opening 290 is set by the exposure limit of photolithography.
  • the width D of the opening 290 is set by the film thickness of each of the insulating layer 225, the semiconductor layer 230, the insulating layer 250, and the conductive layer 260 provided in the opening 290.
  • the width D of the opening 290 can be, for example, 5 nm or more, 10 nm or more, or 20 nm or more, and 200 nm or less, 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, or 30 nm or less.
  • the width D of the opening 290 corresponds to the diameter of the opening 290, and the channel width W can be calculated as "(D-2 x W225) x ⁇ ".
  • the channel length L of the transistor 200A is at least smaller than the channel width W of the transistor 200A.
  • the channel length L of the transistor 200A is preferably 0.1 to 0.99 times the channel width W of the transistor 200A, and more preferably 0.5 to 0.8 times. With such a configuration, a transistor having good electrical characteristics and high reliability can be realized.
  • the insulating layer 225, the semiconductor layer 230, the insulating layer 250, and the conductive layer 260 are arranged concentrically.
  • the distance between the conductive layer 260 and the semiconductor layer 230 becomes approximately uniform, and the distance between the conductive layer 215 and the semiconductor layer 230 becomes approximately uniform, so that a gate electric field can be applied to the semiconductor layer 230 approximately uniformly.
  • the opening 290 is circular in plan view, but the present invention is not limited to this.
  • the opening 290 may be substantially circular, such as an ellipse, polygonal, such as a rectangle, or polygonal, such as a rectangle, with rounded corners.
  • the opening 290 is provided so that the sidewall of the opening 290 is perpendicular to the upper surface of the insulating layer 210, but the present invention is not limited to this.
  • the sidewall of the opening 290 may be tapered.
  • Figure 3A is a plan view of a semiconductor device having a transistor 200A.
  • Figure 3B is a cross-sectional view taken along dashed lines A1-A2 in Figure 3A.
  • Figure 3C is a cross-sectional view taken along dashed lines A3-A4 in Figure 3A. Note that in the plan view of Figure 3A, some elements have been omitted to clarify the illustration. Some elements may also be omitted in the subsequent plan views.
  • the sidewall of the opening 290 by tapering the sidewall of the opening 290, the coverage of the insulating layer 225, the semiconductor layer 230, the insulating layer 250, etc. can be improved, and defects such as voids can be reduced.
  • the angle between the side surface of the insulating layer 280 in the opening 290 and the upper surface of the insulating layer 210 is preferably 45 degrees or more and less than 90 degrees. Specifically, if it is 80 degrees or more and less than 90 degrees, as described above, it is preferable that the semiconductor device can be miniaturized or highly integrated.
  • the coverage of the film formed in the opening 290 is improved, which is preferable.
  • it is preferable that the angle between the side of the conductive layer 215 in the opening 290 and the upper surface of the insulating layer 210, and the angle between the side of the insulating layer 281 in the opening 290 and the upper surface of the insulating layer 210 are within the above-mentioned ranges.
  • the width of the opening 290 may vary in the depth direction.
  • the width D of the opening 290 is defined as the shortest distance between the two side surfaces of the insulating layer 280 located on the conductive layer 220 in a cross-sectional view.
  • the minimum width of the opening 290 in the insulating layer 280 is defined as the width D of the opening 290.
  • the sidewall of the opening 290 may have an inverse tapered shape.
  • the angle between the side of the insulating layer 280 in the opening 290 and the top surface of the insulating layer 210 may be greater than 90 degrees.
  • the angle between the side of the conductive layer 215 in the opening 290 and the top surface of the insulating layer 210, and the angle between the side of the insulating layer 281 in the opening 290 and the top surface of the insulating layer 210 may each be within the above-mentioned range.
  • the present invention is not limited to this.
  • a first recess that overlaps with the opening 290 may be formed on the upper surface of the conductive layer 220.
  • a second recess that overlaps with the opening of the insulating layer 225 may be formed on the upper surface of the conductive layer 220.
  • the contact area between the semiconductor layer 230 and the conductive layer 220 can be increased. This can increase the on-current of the transistor 200A and improve the electrical characteristics. Therefore, a semiconductor device that operates at high speed can be realized.
  • a first recess and a second recess may be formed on the upper surface of the conductive layer 220.
  • Figures 1B and 1C show a configuration in which the side of the insulating layer 225 that contacts the semiconductor layer 230 in the opening 290 is perpendicular to the upper surface of the insulating layer 210
  • the present invention is not limited to this.
  • the side of the insulating layer 225 that contacts the semiconductor layer 230 in the opening 290 may be tapered. By tapering the side of the insulating layer 225, the coverage of the semiconductor layer 230, the insulating layer 250, etc. is improved, and defects such as voids can be reduced.
  • 5A and 5B show a configuration in which the upper surface of the insulating layer 225 coincides with the upper surface of the conductive layer 240.
  • the present invention is not limited to this as long as the upper surface of the insulating layer 225 is located above the upper surface of the conductive layer 215 (on the conductive layer 240 side).
  • the upper surface of the insulating layer 225 may be located below the upper surface of the conductive layer 240 (on the conductive layer 220 side).
  • the upper surface of the insulating layer 225 may be located above the upper surface of the conductive layer 215 and below the upper surface of the conductive layer 240.
  • 5C and 5D show a configuration in which the insulating layer 225 is in contact with a part of the side surface of the conductive layer 240 on the opening 290 side.
  • a configuration in which the upper surface of the insulating layer 225 is located between the lower surface and the upper surface of the conductive layer 240 is shown.
  • the semiconductor layer 230 can be in contact with a part of the side surface of the conductive layer 240 on the opening 290 side in addition to the upper surface of the conductive layer 240. This makes it possible to increase the contact area between the semiconductor layer 230 and the conductive layer 240. This makes it possible to increase the on-current of the transistor 200A and improve the electrical characteristics.
  • the upper surface of the insulating layer 225 may be at the same height as the lower surface of the conductive layer 240. In this case, the insulating layer 225 is not in contact with the conductive layer 240. With this configuration, the semiconductor layer 230 can be in contact with the entire side surface of the conductive layer 240 on the opening 290 side in addition to the upper surface of the conductive layer 240.
  • the upper surface of the insulating layer 225 may be located above the upper surface of the conductive layer 240. Even in this configuration, the semiconductor layer 230 can be in contact with the upper surface of the conductive layer 240.
  • FIG. 1B shows a configuration in which the side edge of the semiconductor layer 230 and the side edge of the conductive layer 240 coincide with each other outside the opening 290.
  • the semiconductor film that becomes the semiconductor layer 230 and the conductive film that becomes the conductive layer 240 can be processed continuously using the same etching mask, thereby improving the productivity of the semiconductor device.
  • the present invention is not limited to this.
  • FIG. 6A to 6C show a semiconductor device which is a modification of the semiconductor device shown in FIG. 1A to FIG. 1C.
  • FIG. 6A is a plan view of the semiconductor device
  • FIG. 6B is a cross-sectional view between dashed lines A1-A2 shown in FIG. 6A
  • FIG. 6C is a cross-sectional view between dashed lines A3-A4 shown in FIG. 6A.
  • the end of the semiconductor layer 230 may be located inside the end of the conductive layer 240 outside the opening 290.
  • the conductive layer 240 and the semiconductor layer 230 can be processed in different steps, and the conductive layer 240 and the semiconductor layer 230 can be processed relatively easily.
  • the step of the surface on which the insulating layer 250 is formed is reduced, and the coverage of the insulating layer 250 can be improved.
  • the end of the semiconductor layer 230 may be located outside the end of the conductive layer 240 located outside the opening 290 in the X direction.
  • the semiconductor layer 230 may cover the side of the conductive layer 240 located outside the opening 290 in the X direction.
  • Each layer constituting the semiconductor device of this embodiment may have a single-layer structure or a stacked structure.
  • FIGS. 1B and 1C show an example in which the conductive layer 220, the insulating layer 225, the semiconductor layer 230, the conductive layer 240, the insulating layer 250, and the conductive layer 260 each have a single-layer structure.
  • FIGS. 7A to 8B show an example in which the conductive layer 220, the insulating layer 225, the semiconductor layer 230, the conductive layer 240, the insulating layer 250, and the conductive layer 260 each have a stacked structure.
  • the semiconductor layer 230 has a channel formation region.
  • the channel formation region is i-type (intrinsic) or substantially i-type.
  • the semiconductor layer 230 further has a source region and a drain region.
  • the source region and the drain region are n-type regions (low resistance regions) having a higher carrier concentration than the channel formation region.
  • the crystallinity of the semiconductor material used for the semiconductor layer 230 is not particularly limited, and any of an amorphous semiconductor, a single crystal semiconductor, and a semiconductor having crystallinity other than single crystal (a microcrystalline semiconductor, a polycrystalline semiconductor, or a semiconductor having a crystalline region in part) may be used.
  • the use of a single crystal semiconductor or a semiconductor having crystallinity is preferable because it can suppress deterioration of the transistor characteristics.
  • the band gap of a metal oxide that functions as a semiconductor is preferably 2.0 eV or more, and more preferably 2.5 eV or more.
  • metal oxides examples include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide preferably contains at least indium (In) or zinc (Zn).
  • the metal oxide preferably contains two or three elements selected from indium, element M, and zinc.
  • the metal oxide preferably contains one or both of indium and zinc.
  • the element M is a metal element or semi-metal element that has a high bond energy with oxygen, for example, a metal element or semi-metal element that has a higher bond energy with oxygen than indium.
  • element M examples include aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, calcium, strontium, barium, boron, silicon, germanium, and antimony.
  • the element M of the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and even more preferably gallium.
  • metal elements and metalloid elements may be collectively referred to as "metal elements", and the "metal element" described in this specification may include metalloid elements.
  • the semiconductor layer 230 may be, for example, indium oxide (In oxide), indium zinc oxide (In-Zn oxide, also referred to as IZO (registered trademark)), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), indium gallium oxide (In-Ga oxide), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide, also referred to as IGTO), gallium zinc oxide (Ga-Zn oxide, also referred to as GZO), aluminum zinc oxide (Al-Zn oxide, also referred to as AZO), indium Indium aluminum zinc oxide (In-Al-Zn oxide, also written as IAZO), indium tin zinc oxide (In-Sn-Zn oxide, also written as ITZO (registered trademark)), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, also written as IG
  • the field effect mobility of the transistor can be increased.
  • a transistor with a large on-current can be realized.
  • the metal oxide may contain one or more metal elements having a large period number in the periodic table instead of or in addition to indium.
  • Examples of metal elements having a large period number in the periodic table include metal elements belonging to the fifth period and metal elements belonging to the sixth period.
  • the metal elements include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Note that lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
  • the metal oxide may also contain one or more nonmetallic elements.
  • the carrier concentration may increase or the band gap may be narrowed, which may increase the field effect mobility of the transistor.
  • nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. Therefore, fluctuations in the electrical characteristics of the transistor can be suppressed, and reliability can be improved.
  • a metal oxide with a large band gap can be obtained.
  • the formation of oxygen vacancies in the metal oxide can be suppressed. Therefore, carrier generation due to oxygen vacancies can be suppressed, and a transistor with a small off-current can be obtained.
  • a shift in the threshold voltage of the transistor can be suppressed.
  • fluctuations in the electrical characteristics of the transistor can be suppressed, and reliability can be improved.
  • the electrical characteristics and reliability of the transistor vary depending on the composition of the metal oxide applied to the semiconductor layer 230. Therefore, by varying the composition of the metal oxide according to the electrical characteristics and reliability required of the transistor, a semiconductor device that combines excellent electrical characteristics and high reliability can be obtained.
  • the metal oxide is In-M-Zn oxide
  • the atomic ratio of In in the In-M-Zn oxide is greater than or equal to the atomic ratio of M.
  • the nearby composition includes a range of ⁇
  • the atomic ratio of In in the In-M-Zn oxide may be less than the atomic ratio of M.
  • the total proportion of the atomic numbers of the metal elements can be regarded as the proportion of the atomic number of element M.
  • the ratio of the number of indium atoms to the sum of the numbers of atoms of all metal elements contained may be referred to as the indium content. The same applies to other metal elements.
  • the In-Zn oxide may also contain a trace amount of element M.
  • energy dispersive X-ray spectrometry EDX
  • XPS X-ray photoelectron spectrometry
  • ICP-MS inductively coupled plasma mass spectrometry
  • ICP-AES inductively coupled plasma-atomic emission spectrometry
  • EDX energy dispersive X-ray spectrometry
  • XPS X-ray photoelectron spectrometry
  • ICP-MS inductively coupled plasma mass spectrometry
  • ICP-AES inductively coupled plasma-atomic emission spectrometry
  • the actual content may differ from the content obtained by analysis due to the influence of analytical accuracy. For example, if the content of element M is low, the content of element M obtained by analysis may be lower than the actual content.
  • the metal oxide can be formed by sputtering or ALD.
  • the composition of the metal oxide after film formation may differ from the composition of the target.
  • the zinc content in the metal oxide after film formation may decrease to about 50% compared to the target.
  • the metal oxide may be formed by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), pulsed laser deposition (PLD), or the like.
  • the semiconductor layer 230 may have a stacked structure having two or more metal oxide layers.
  • the two or more metal oxide layers of the semiconductor layer 230 may have the same or approximately the same composition.
  • they can be formed using the same sputtering target, thereby reducing manufacturing costs.
  • the two or more metal oxide layers in the semiconductor layer 230 may have different compositions.
  • Figure 7A shows an example in which the semiconductor layer 230 has a two-layer structure of a semiconductor layer 230a and a semiconductor layer 230b on the semiconductor layer 230a.
  • a material having a higher conductivity than the semiconductor layer 230b for the semiconductor layer 230a it is preferable to use a material having a higher conductivity than the semiconductor layer 230b for the semiconductor layer 230a.
  • a material having a higher conductivity for the semiconductor layer 230a in contact with the source electrode and the drain electrode (conductive layer 220 and conductive layer 240) the contact resistance between the semiconductor layer 230 and the conductive layer 220 and the contact resistance between the semiconductor layer 230 and the conductive layer 240 can be reduced, and a transistor with a large on-current can be obtained.
  • the threshold voltage of the transistor 200A may shift, and the drain current (hereinafter also referred to as cutoff current) that flows when the gate voltage is 0 V may become large.
  • the threshold voltage may become low. Therefore, it is preferable to use a material with lower conductivity than the semiconductor layer 230a for the semiconductor layer 230b.
  • the threshold voltage can be increased, and the transistor can have a small cutoff current. Note that a small cutoff current may be referred to as normally-off.
  • the semiconductor layer 230 As described above, by forming the semiconductor layer 230 into a stacked structure and using a material for the semiconductor layer 230a that has a higher conductivity than the semiconductor layer 230b, a normally-off transistor with a large on-current can be obtained. Therefore, a semiconductor device that achieves both low power consumption and high performance can be obtained.
  • the carrier concentration of the semiconductor layer 230a is preferably higher than that of the semiconductor layer 230b.
  • the conductivity is increased, and the contact resistance between the semiconductor layer 230 and the conductive layer 220 and the contact resistance between the semiconductor layer 230 and the conductive layer 240 can be reduced, resulting in a transistor with a large on-current.
  • the conductivity is decreased, resulting in a normally-off transistor.
  • the semiconductor layer 230 is not limited to the above-mentioned configuration, and the semiconductor layer 230a may be made of a material having a lower conductivity than the semiconductor layer 230b.
  • the carrier concentration of the semiconductor layer 230a may be lower than the carrier concentration of the semiconductor layer 230b.
  • the band gap of the first metal oxide used in the semiconductor layer 230a is different from the band gap of the second metal oxide used in the semiconductor layer 230b.
  • the difference between the band gap of the first metal oxide and the band gap of the second metal oxide is preferably 0.1 eV or more, more preferably 0.2 eV or more, and even more preferably 0.3 eV or more.
  • the band gap of the first metal oxide used in the semiconductor layer 230a is preferably smaller than the band gap of the second metal oxide used in the semiconductor layer 230b. This can reduce the contact resistance between the semiconductor layer 230 and the conductive layer 220 and the contact resistance between the semiconductor layer 230 and the conductive layer 240, and can provide a transistor with a large on-current.
  • the transistor 200A is an n-channel transistor, the threshold voltage can be increased, and the transistor can be a normally-off transistor.
  • the large band gap of the second metal oxide can suppress the generation and induction of carriers in the semiconductor layer 230b and at the interface between the semiconductor layer 230b and the insulating layer 250. This can improve the reliability of the transistor.
  • the semiconductor layer 230 is not limited to the above-mentioned configuration, and the band gap of the first metal oxide may be larger than the band gap of the second metal oxide.
  • the content of element M in the first metal oxide is lower than the content of element M in the second metal oxide.
  • the first metal oxide may be configured to contain a trace amount of element M or to contain no element M.
  • the first metal oxide used in the semiconductor layer 230a is In-Zn oxide
  • the second metal oxide used in the semiconductor layer 230b is In-M-Zn oxide.
  • the first metal oxide can be In-Zn oxide
  • the second metal oxide can be In-Ga-Zn oxide.
  • This increases the on-state current of transistor 200A and creates a highly reliable transistor structure with minimal variation.
  • the semiconductor layer 230 is not limited to the above-mentioned configuration, and the content of element M in the first metal oxide may be higher than the content of element M in the second metal oxide.
  • the semiconductor layer 230 preferably has a crystalline metal oxide layer.
  • crystalline metal oxide structures include a CAAC (c-axis aligned crystal) structure, a polycrystalline structure, and a nano-crystalline (nc: nano-crystal) structure.
  • the crystallinity of the semiconductor layer 230 can be analyzed, for example, by X-ray diffraction (XRD), a transmission electron microscope (TEM), or electron diffraction (ED). Alternatively, the analysis may be performed by combining a plurality of these techniques.
  • XRD X-ray diffraction
  • TEM transmission electron microscope
  • ED electron diffraction
  • the semiconductor layer 230 may have a laminated structure of two or more metal oxide layers with different crystallinity.
  • the semiconductor layer 230 may have a laminated structure of a first metal oxide layer and a second metal oxide layer provided on the first metal oxide layer, and the second metal oxide layer may have a region with higher crystallinity than the first metal oxide layer.
  • the second metal oxide layer may have a region with lower crystallinity than the first metal oxide layer.
  • the first metal oxide layer and the second metal oxide layer may have different compositions, or may have the same or approximately the same composition.
  • the semiconductor layer 230b by forming the semiconductor layer 230b on the semiconductor layer 230a having high crystallinity, it is also easy to improve the crystallinity of the semiconductor layer 230b. This makes it possible to improve the crystallinity of the entire semiconductor layer 230, which is preferable.
  • gallium, aluminum, or tin As the element M.
  • two layers of IGZO having different compositions may be stacked.
  • a laminated structure of any one selected from indium oxide, indium gallium oxide, and IGZO and any one selected from IAZO, IAGZO, and ITZO (registered trademark) may be used.
  • FIG. 7B shows an example in which the semiconductor layer 230 has a three-layer structure including a semiconductor layer 230c, a semiconductor layer 230a on the semiconductor layer 230c, and a semiconductor layer 230b on the semiconductor layer 230a.
  • the above-mentioned configuration can be applied to the semiconductor layer 230a and the semiconductor layer 230b.
  • the same configuration as that applicable to the semiconductor layer 230b can be used for the semiconductor layer 230c.
  • the semiconductor layer 230b and the semiconductor layer 230c each preferably have a larger band gap than the semiconductor layer 230a.
  • the semiconductor layer 230a is sandwiched between the semiconductor layer 230b and the semiconductor layer 230c, which have a larger band gap, and the semiconductor layer 230a mainly functions as a current path (channel).
  • sandwiching the semiconductor layer 230a between the semiconductor layer 230b and the semiconductor layer 230c it is possible to reduce the trap level at the interface of the semiconductor layer 230a and its vicinity.
  • a buried channel type transistor in which the channel is away from the insulating layer interface can be realized, and the field effect mobility can be increased.
  • the influence of the interface state that may be formed on the back channel side is reduced, and the light deterioration of the transistor (e.g., negative bias light deterioration) can be suppressed, and the reliability of the transistor can be improved.
  • the thickness of the semiconductor layer 230 is preferably 1 nm or more, 3 nm or more, or 5 nm or more, and 30 nm or less, 20 nm or less, 15 nm or less, 12 nm or less, or 10 nm or less.
  • Hydrogen contained in an oxide semiconductor may react with oxygen bonded to a metal atom to form water, and oxygen vacancies ( VO ) may be formed in the oxide semiconductor. Furthermore, VOH may function as a donor and generate electrons that serve as carriers. Some of the hydrogen may bond with oxygen bonded to a metal atom to generate electrons that serve as carriers. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen is likely to have normally-on characteristics (that is, the threshold voltage has a negative value). Furthermore, hydrogen in an oxide semiconductor is easily mobile due to stress such as heat or an electric field; therefore, if an oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may be deteriorated.
  • VOH in the semiconductor layer 230 it is preferable to reduce VOH in the semiconductor layer 230 as much as possible to make the semiconductor layer 230 highly pure intrinsic or substantially highly pure intrinsic.
  • it is important to remove impurities such as water and hydrogen from the oxide semiconductor (sometimes referred to as dehydration or dehydrogenation treatment) and to supply oxygen to the oxide semiconductor to repair oxygen vacancies.
  • impurities such as water and hydrogen from the oxide semiconductor
  • an oxide semiconductor with sufficiently reduced impurities such as VOH for a channel formation region of a transistor stable electrical characteristics can be imparted.
  • oxygen addition treatment oxygen addition treatment.
  • the carrier concentration of the oxide semiconductor in the region functioning as a channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , even more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , still more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , and still more preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the oxide semiconductor in the region functioning as a channel formation region is not particularly limited, and can be, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the carbon concentration in a channel formation region of the oxide semiconductor measured by SIMS is 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 19 atoms/cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 18 atoms/cm 3 or less, and further preferably 1 ⁇ 10 18 atoms/cm 3 or less.
  • the silicon concentration in the channel formation region of the oxide semiconductor measured by SIMS is 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 19 atoms/cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 18 atoms/cm 3 or less, and still more preferably 1 ⁇ 10 18 atoms/cm 3 or less.
  • the nitrogen concentration in a channel formation region of an oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 5 ⁇ 10 18 atoms/cm 3 or less, more preferably 1 ⁇ 10 18 atoms/cm 3 or less, and further preferably 5 ⁇ 10 17 atoms/cm 3 or less.
  • Hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to form water, which may form an oxygen vacancy.
  • oxygen vacancy When hydrogen enters the oxygen vacancy, electrons serving as carriers may be generated.
  • some of the hydrogen may bond to oxygen bonded to a metal atom to generate electrons serving as carriers. Therefore, a transistor using an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. For this reason, it is preferable that hydrogen in a channel formation region of the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 5 ⁇ 10 19 atoms/cm 3 , more preferably less than 1 ⁇ 10 19 atoms/cm 3 , more preferably less than 5 ⁇ 10 18 atoms/cm 3 , and further preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • the concentration of the alkali metal or the alkaline earth metal in a channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the semiconductor device of this embodiment may also be applied to a transistor using another semiconductor material for the semiconductor layer 230.
  • another semiconductor material include semiconductors made of single elements, or compound semiconductors.
  • semiconductors made of single elements include silicon and germanium.
  • compound semiconductors include gallium arsenide and silicon germanium.
  • Other examples of compound semiconductors include organic semiconductors and nitride semiconductors.
  • the aforementioned oxide semiconductor is also a type of compound semiconductor. Note that these semiconductor materials may contain impurities as dopants.
  • Silicon that can be used as a semiconductor material for transistors includes single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon.
  • An example of polycrystalline silicon is low temperature polysilicon (LTPS).
  • Compound semiconductors that can be used for the semiconductor layer 230 include silicon carbide, silicon germanium, gallium arsenide, indium phosphide, boron nitride, and boron arsenide.
  • the boron nitride that can be used for the semiconductor layer 230 preferably includes an amorphous structure.
  • the boron arsenide that can be used for the semiconductor layer 230 preferably includes crystals with a cubic crystal structure.
  • the semiconductor layer 230 may have a layered material that functions as a semiconductor.
  • a layered material is a general term for a group of materials that have a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are stacked via bonds weaker than covalent or ionic bonds, such as van der Waals forces.
  • a layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity.
  • Examples of the layered material include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds containing chalcogen (an element belonging to Group 16).
  • Examples of the chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • transition metal chalcogenides that can be used as the semiconductor layer of a transistor include molybdenum sulfide (representatively MoS 2 ), molybdenum selenide (representatively MoSe 2 ), molybdenum tellurium (representatively MoTe 2 ), tungsten sulfide (representatively WS 2 ), tungsten selenide (representatively WSe 2 ), tungsten tellurium (representatively WTe 2 ), hafnium sulfide (representatively HfS 2 ), hafnium selenide (representatively HfSe 2 ), zirconium sulfide (representatively ZrS 2 ), zirconium selenide (representatively ZrSe 2 ), and the like.
  • an inorganic insulating film for each of the insulating layers (insulating layer 210, insulating layer 225, insulating layer 250, insulating layer 280, insulating layer 281, insulating layer 283, etc.) included in the semiconductor device.
  • the inorganic insulating film include an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film.
  • oxide insulating film examples include a silicon oxide film, an aluminum oxide film, a magnesium oxide film, a gallium oxide film, a germanium oxide film, an yttrium oxide film, a zirconium oxide film, a lanthanum oxide film, a neodymium oxide film, a hafnium oxide film, a tantalum oxide film, a cerium oxide film, a gallium zinc oxide film, and a hafnium aluminate film.
  • nitride insulating film examples include a silicon nitride film and an aluminum nitride film.
  • Examples of the oxynitride insulating film include a silicon oxynitride film, an aluminum oxynitride film, a gallium oxynitride film, an yttrium oxynitride film, and a hafnium oxynitride film.
  • Examples of the nitride oxide insulating film include a silicon nitride oxide film and an aluminum nitride oxide film.
  • An organic insulating film may be used for the insulating layer of the semiconductor device.
  • High-k materials include, for example, aluminum oxide, gallium oxide, hafnium oxide, tantalum oxide, zirconium oxide, hafnium zirconium oxide, oxides having aluminum and hafnium, oxynitrides having aluminum and hafnium, oxides having silicon and hafnium, oxynitrides having silicon and hafnium, and nitrides having silicon and hafnium.
  • materials with a low relative dielectric constant include inorganic insulating materials such as silicon oxide, silicon oxynitride, and silicon nitride oxide, and resins such as polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, and acrylic resin.
  • inorganic insulating materials with a low relative dielectric constant include silicon oxide with added fluorine, silicon oxide with added carbon, and silicon oxide with added carbon and nitrogen. Another example is silicon oxide with vacancies. These silicon oxides may contain nitrogen.
  • a material that can have ferroelectricity may be used for the insulating layer of the semiconductor device.
  • materials that can have ferroelectricity include metal oxides such as hafnium oxide, zirconium oxide, and HfZrO x (X is a real number greater than 0).
  • materials that can have ferroelectricity include materials in which an element J1 (here, the element J1 is one or more selected from zirconium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.) is added to hafnium oxide.
  • the ratio of the number of atoms of hafnium to the number of atoms of the element J1 can be appropriately set, and for example, the ratio of the number of atoms of hafnium to the number of atoms of the element J1 can be set to 1:1 or close to 1:1.
  • materials that can have ferroelectricity include materials in which an element J2 (here, the element J2 is one or more selected from hafnium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.) is added to zirconium oxide.
  • the ratio of the number of zirconium atoms to the number of atoms of element J2 can be set appropriately, for example, the ratio of the number of zirconium atoms to the number of atoms of element J2 can be set to or near 1: 1.
  • piezoelectric ceramics having a perovskite structure such as lead titanate (PbTiO x ), barium strontium titanate (BST), strontium titanate, lead zirconate titanate (PZT), strontium bismuthate tantalate (SBT), bismuth ferrite (BFO), and barium titanate, may be used.
  • examples of materials that may have ferroelectricity include metal nitrides having element M1, element M2, and nitrogen.
  • element M1 is one or more selected from aluminum, gallium, indium, etc.
  • element M2 is one or more selected from boron, scandium, yttrium, lanthanum, cerium, neodymium, europium, titanium, zirconium, hafnium, vanadium, niobium, tantalum, chromium, etc. It should be noted that the ratio of the number of atoms of element M1 to the number of atoms of element M2 can be set appropriately. Also, metal oxides having element M1 and nitrogen may have ferroelectricity even if they do not contain element M2.
  • examples of materials that may have ferroelectricity include materials in which element M3 is added to the above metal nitride.
  • element M3 is one or more selected from magnesium, calcium, strontium, zinc, cadmium, etc.
  • the ratio of the number of atoms of element M1, the number of atoms of element M2, and the number of atoms of element M3 can be set appropriately.
  • examples of materials that can have ferroelectricity include perovskite-type oxynitrides such as SrTaO 2 N and BaTaO 2 N, and GaFeO 3 with a ⁇ -alumina structure.
  • metal oxides and metal nitrides are given as examples, but the present invention is not limited to these.
  • metal oxynitrides in which nitrogen is added to the above-mentioned metal oxides, or metal oxynitrides in which oxygen is added to the above-mentioned metal nitrides, etc. may be used.
  • the insulating layer can have a laminated structure made of multiple materials selected from the materials listed above.
  • the crystal structure (characteristics) of the materials listed above can change not only depending on the film formation conditions but also on various processes, in this specification, not only materials that exhibit ferroelectricity are called ferroelectrics, but also materials that can have ferroelectricity.
  • Metal oxides containing hafnium and/or zirconium can have ferroelectricity even in thin films of a few nm. Metal oxides containing hafnium and/or zirconium can also have ferroelectricity even in very small areas. Therefore, by using metal oxides containing hafnium and/or zirconium, it is possible to miniaturize semiconductor devices.
  • a layer of a material that may have ferroelectricity may be referred to as a ferroelectric layer, a metal oxide film, or a metal nitride film.
  • a device having such a ferroelectric layer, a metal oxide film, or a metal nitride film may be referred to as a ferroelectric device in this specification.
  • Ferroelectricity is believed to be manifested by the displacement of oxygen or nitrogen in the crystals contained in the ferroelectric layer by an external electric field. It is also presumed that the manifestation of ferroelectricity depends on the crystal structure of the crystals contained in the ferroelectric layer. Therefore, in order for the insulating layer to manifest ferroelectricity, the insulating layer must contain crystals. In particular, it is preferable for the insulating layer to contain crystals having an orthorhombic crystal structure, since ferroelectricity is manifested.
  • the crystal structure of the crystals contained in the insulating layer may be one or more selected from the group consisting of tetragonal, orthorhombic, monoclinic, and hexagonal.
  • the insulating layer may have an amorphous structure. In this case, the insulating layer may be a composite structure having an amorphous structure and a crystalline structure.
  • an insulating layer having a function of suppressing the permeation of impurities and oxygen for example, an insulating layer containing one or more selected from boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, and tantalum can be used in a single layer or a stacked layer.
  • metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide
  • metal nitrides such as aluminum nitride, silicon nitride oxide, and silicon nitride can be used.
  • examples of insulating layers that have the function of suppressing the permeation of impurities such as water and hydrogen and oxygen include metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide.
  • examples of insulating layers that have the function of suppressing the permeation of impurities such as water and hydrogen and oxygen include oxides containing aluminum and hafnium (hafnium aluminate).
  • Examples of insulating layers that have the function of suppressing the permeation of impurities such as water and hydrogen and oxygen include metal nitrides such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon oxide nitride, and silicon nitride.
  • an insulating layer such as a gate insulating layer that is in contact with an oxide semiconductor layer or that is provided near the oxide semiconductor layer is preferably an insulating layer having a region containing oxygen that is released by heating (hereinafter, may be referred to as excess oxygen).
  • an insulating layer having a region containing excess oxygen is in contact with an oxide semiconductor layer or is located near the oxide semiconductor layer, whereby oxygen vacancies in the oxide semiconductor layer can be reduced.
  • Examples of insulating layers that are likely to form a region containing excess oxygen include silicon oxide, silicon oxynitride, and silicon oxide having vacancies.
  • the dielectric constant be low.
  • the parasitic capacitance that occurs between wiring can be reduced. Silicon oxide and silicon oxynitride are both thermally stable, so are suitable for the insulating layer 210.
  • the concentration of impurities such as water and hydrogen in the insulating layer 210 is reduced. This makes it possible to suppress the intrusion of impurities such as water and hydrogen into the channel formation region of the semiconductor layer 230.
  • a barrier insulating layer against hydrogen as the insulating layer 210.
  • the insulating layer 210 provided on the outside of the semiconductor layer 230 have barrier properties against hydrogen, it is possible to suppress the diffusion of hydrogen into the semiconductor layer 230.
  • Materials for the barrier insulating layer against hydrogen include aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, and silicon oxynitride.
  • a barrier insulating layer refers to an insulating layer having a barrier property.
  • the barrier property refers to a property that a corresponding substance is difficult to diffuse (also referred to as a property that a corresponding substance is difficult to permeate, a property that the permeability of a corresponding substance is low, or a function of suppressing the diffusion of a corresponding substance).
  • hydrogen when described as a corresponding substance refers to at least one of, for example, a hydrogen atom, a hydrogen molecule, and a substance bonded to hydrogen such as a water molecule and OH ⁇ .
  • impurities when described as a corresponding substance refer to impurities in a channel formation region or a semiconductor layer unless otherwise specified, and refer to at least one of, for example, a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2 , etc.), a copper atom, etc.
  • oxygen when described as a corresponding substance refers to at least one of, for example, an oxygen atom, an oxygen molecule, etc.
  • a silicon nitride film as the insulating layer 210.
  • the insulating layer 280 and the insulating layer 281 preferably have the aforementioned barrier insulating layer against hydrogen.
  • the insulating layer 280 and the insulating layer 281 are provided so as to surround the semiconductor layer 230.
  • the insulating layer 280 and the insulating layer 281 provided on the outside of the semiconductor layer 230 have barrier properties against hydrogen, so that the diffusion of hydrogen into the semiconductor layer 230 can be suppressed.
  • the insulating layer 280 and the insulating layer 281 preferably have a silicon nitride film.
  • Silicon nitride also has a barrier property against oxygen. Therefore, by using silicon nitride for the insulating layer 280 and the insulating layer 281, it is possible to suppress the extraction of oxygen from the semiconductor layer 230 and the formation of an excessive amount of oxygen vacancy in the semiconductor layer 230. It is also possible to suppress the conductive layer 215 from being oxidized and the resistance of the conductive layer 215 from increasing.
  • the insulating layer 280 and the insulating layer 281 each have the above-mentioned oxide insulating film, oxynitride insulating film, or insulating layer having a region containing excess oxygen.
  • an insulating layer having a region containing excess oxygen can be formed by deposition using a sputtering method in an atmosphere containing oxygen.
  • a sputtering method that does not require the use of molecules containing hydrogen in the deposition gas, the hydrogen concentration in the insulating layer 280 and the hydrogen concentration in the insulating layer 281 can be reduced.
  • oxygen can be supplied from the insulating layer 280 to the channel formation region of the semiconductor layer 230, thereby reducing oxygen vacancies and VoH.
  • oxygen can be supplied from the insulating layer 281 to the channel formation region of the semiconductor layer 230, thereby reducing oxygen vacancies and VoH.
  • the concentration of impurities such as water and hydrogen in the insulating layer 280 and the insulating layer 281 is reduced. This makes it possible to suppress the intrusion of impurities such as water and hydrogen into the channel formation region of the semiconductor layer 230.
  • the thicknesses of insulating layer 280 and insulating layer 281 correspond to the channel length of transistor 200A, so the thicknesses of insulating layer 280 and insulating layer 281 are appropriately set according to the design value of the channel length of transistor 200A.
  • the insulating layer 250 preferably has a function of capturing or fixing hydrogen. This can reduce the hydrogen concentration in the semiconductor layer 230 (particularly, the hydrogen concentration in the channel formation region of the transistor). Thus, VOH in the channel formation region can be reduced, and the channel formation region can be made i-type or substantially i-type.
  • the material of the insulating layer having the function of capturing or fixing hydrogen includes metal oxides such as oxides containing hafnium, oxides containing magnesium, oxides containing aluminum, and oxides containing aluminum and hafnium (hafnium aluminate). These metal oxides may further contain zirconium, for example, oxides containing hafnium and zirconium.
  • these metal oxides preferably have an amorphous structure.
  • the amorphous structure may be realized by including silicon in these oxides.
  • the metal oxide may have one or both of a crystalline region and a crystal grain boundary in a part.
  • the ability to capture or adhere to the corresponding substance can also be said to have the property of making the corresponding substance less likely to diffuse. Therefore, the ability to capture or adhere to the corresponding substance can be rephrased as barrier properties.
  • the insulating layer 250 is in contact with the semiconductor layer 230.
  • the insulating layer 250 preferably has a region containing excess oxygen.
  • oxygen vacancies in the semiconductor layer 230 can be reduced. Examples of insulating layers that are likely to form a region containing excess oxygen include silicon oxide, silicon oxynitride, and silicon oxide having vacancies.
  • Figures 7A and 7B show an example in which the insulating layer 250 has a two-layer structure of insulating layer 250a and insulating layer 250b on insulating layer 250a.
  • the layer in contact with the semiconductor layer 230 has the function of capturing or fixing hydrogen. That is, in FIG. 7A and FIG. 7B, it is preferable that the insulating layer 250a has the function of capturing or fixing hydrogen. In addition, it is preferable to use the aforementioned barrier insulating layer against hydrogen as the insulating layer 250b.
  • the insulating layer 250a has the function of capturing or fixing hydrogen, so that the hydrogen contained in the semiconductor layer 230 can be captured or fixed more effectively. This makes it possible to reduce the hydrogen concentration in the semiconductor layer 230.
  • hafnium silicate or the like can be used as the insulating layer 250a.
  • the insulating layer 250a has an amorphous structure.
  • the insulating layer 250a By making the insulating layer 250a an amorphous structure, it is possible to suppress the formation of crystal grain boundaries. By suppressing the formation of crystal grain boundaries, it is possible to improve the flatness of the insulating layer 250a. This makes the film thickness distribution of the insulating layer 250a uniform, and it is possible to reduce the number of areas where the film thickness is extremely thin, thereby improving the breakdown voltage of the insulating layer 250a. In addition, it is possible to uniform the film thickness distribution of the film provided on the insulating layer 250a.
  • the insulating layer 250a can function as an insulating film with low leakage current.
  • hafnium oxide is a high-k material
  • hafnium silicate can also be a high-k material depending on the silicon content. Therefore, when the insulating layer 250a is used as a gate insulating layer, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical thickness of the gate insulating layer. In addition, it is possible to reduce the equivalent oxide thickness (EOT) of the gate insulating layer.
  • EOT equivalent oxide thickness
  • Silicon nitride has high barrier properties against hydrogen, making it suitable for the insulating layer 250b.
  • a high-k material for the insulating layer 250 is an oxide containing one or both of aluminum and hafnium.
  • EOT equivalent oxide thickness
  • an oxide containing one or both of aluminum and hafnium as the insulating layer 250a, it is more preferable to use an oxide having an amorphous structure and containing one or both of aluminum and hafnium, and it is even more preferable to use aluminum oxide having an amorphous structure.
  • the insulating layer 250 may have an insulating layer having a thermally stable structure, such as silicon oxide or silicon oxynitride.
  • the insulating layer 250 has a barrier insulating layer against oxygen. This can suppress oxidation of the conductive layer 240, the conductive layer 260, etc.
  • the layer in contact with the conductive layer 240 and the layer in contact with the conductive layer 260 are each a barrier insulating layer against oxygen.
  • Examples of the barrier insulating layer against oxygen include oxides containing one or both of aluminum and hafnium, magnesium oxide, gallium oxide, gallium zinc oxide, indium gallium zinc oxide, silicon nitride, and silicon nitride oxide.
  • Examples of oxides containing one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, oxides containing aluminum and hafnium (hafnium aluminate), and oxides containing hafnium and silicon (hafnium silicate).
  • the thickness of the insulating layer 250 is preferably 0.1 nm or more and 30 nm or less, preferably 0.1 nm or more and 20 nm or less, preferably 0.1 nm or more and 10 nm or less, more preferably 0.1 nm or more and 5.0 nm or less, more preferably 0.5 nm or more and 5.0 nm or less, more preferably 1.0 nm or more and less than 5.0 nm, and even more preferably 1.0 nm or more and 3.0 nm or less.
  • the above-mentioned configuration can be applied to insulating layer 250a and insulating layer 250b.
  • FIG. 8B shows an example in which insulating layer 250 has a four-layer structure including insulating layer 250d, insulating layer 250c on insulating layer 250d, insulating layer 250a on insulating layer 250c, and insulating layer 250b on insulating layer 250a.
  • the above-mentioned configuration can be applied to insulating layers 250a to 250c.
  • the insulating layer 250d preferably has a barrier property against oxygen.
  • the insulating layer 250d is a layer that is in contact with the semiconductor layer 230.
  • the insulating layer 250d has a barrier property against oxygen, it is possible to suppress the desorption of oxygen from the semiconductor layer 230.
  • aluminum oxide may be used as the insulating layer 250d.
  • Aluminum oxide has a function of capturing or fixing hydrogen, and is therefore suitable as the insulating layer 250d that is in contact with the semiconductor layer 230.
  • the thicknesses of the insulating layers 250a to 250d are each thin.
  • the thicknesses of the insulating layers 250a to 250d are each preferably 0.1 nm to 10 nm, more preferably 0.1 nm to 5 nm, more preferably 0.5 nm to 5 nm, more preferably 1 nm to less than 5 nm, and even more preferably 1 nm to 3 nm. Note that it is sufficient that the insulating layers 250a to 250d each have a region with the above-mentioned thickness in at least a portion.
  • the thicknesses of insulating layer 250d, insulating layer 250c, insulating layer 250a, and insulating layer 250b are 1 nm, 2 nm, 2 nm, and 1 nm, respectively.
  • the insulating layer 225 functions as a second gate insulating layer. Therefore, the structure of the insulating layer 250 can be applied to the insulating layer 225.
  • Figures 7A and 7B show an example in which the insulating layer 225 has a two-layer structure of an insulating layer 225b and an insulating layer 225a on the insulating layer 225b.
  • Figures 7A and 7B show a configuration in which the insulating layer 225a and the insulating layer 250a are provided to sandwich the semiconductor layer 230, and the insulating layer 225b and the insulating layer 250b are further provided on the outside.
  • Figure 8A also shows an example in which the insulating layer 225 has a three-layer structure including an insulating layer 225b, an insulating layer 225a on insulating layer 225b, and an insulating layer 225c on insulating layer 225a.
  • the insulating layer 225c can have the same structure as the insulating layer 250c.
  • oxygen can be supplied to the semiconductor layer 230.
  • the oxygen contained in the insulating layer 225c can be prevented from diffusing into the conductive layer 215, thereby preventing oxidation of the conductive layer 215.
  • a decrease in the amount of oxygen supplied from the insulating layer 225c to the semiconductor layer 230 can be prevented.
  • the insulating layers 225a and 225c are not limited to the above-mentioned configuration.
  • an insulating layer having a heat-stable structure such as silicon oxide or silicon oxynitride may be used for the insulating layer 225a, and a barrier insulating layer against hydrogen may be used for the insulating layer 225c.
  • silicon oxide may be used for the insulating layer 225a
  • silicon nitride may be used for the insulating layer 225b and the insulating layer 225c.
  • FIG. 8B shows an example in which the insulating layer 225 has a four-layer structure including an insulating layer 225b, an insulating layer 225a on insulating layer 225b, an insulating layer 225c on insulating layer 225a, and an insulating layer 225d on insulating layer 225c.
  • the insulating layer 225d can have the same configuration as the insulating layer 250d.
  • the insulating layer 225d has a barrier property against oxygen, which can prevent oxygen from being released from the semiconductor layer 230.
  • the thicknesses of the insulating layers 225a to 225d are each thin.
  • the thicknesses of the insulating layers 225a to 225d are each preferably 0.1 nm to 10 nm, more preferably 0.1 nm to 5 nm, more preferably 0.5 nm to 5 nm, more preferably 1 nm to less than 5 nm, and even more preferably 1 nm to 3 nm. Note that it is sufficient that at least a portion of each of the insulating layers 225a to 225d has a region with the above-mentioned thickness.
  • each of Figures 7A, 7B, 8A, and 8B shows a configuration in which the number of insulating layers in insulating layer 225 is the same as the number of insulating layers in insulating layer 250
  • the present invention is not limited to this.
  • the number of insulating layers in insulating layer 225 does not have to be the same as the number of insulating layers in insulating layer 250.
  • the configurations of insulating layer 225 and insulating layer 250 can be set appropriately according to the characteristics desired for transistor 200A.
  • the insulating layer 283 is preferably a barrier insulating layer against hydrogen. This makes it possible to suppress the diffusion of hydrogen from above the insulating layer 283 into the semiconductor layer 230. Silicon nitride films and silicon nitride oxide films each have the characteristics of releasing little impurities (e.g., water and hydrogen) from themselves and being difficult for oxygen and hydrogen to permeate, and therefore can be suitably used for the insulating layer 283.
  • impurities e.g., water and hydrogen
  • silicon nitride deposited by sputtering As the insulating layer 283. Sputtering does not require the use of hydrogen-containing molecules in the deposition gas, and therefore the hydrogen concentration in the insulating layer 283 can be reduced. Furthermore, by depositing the insulating layer 283 by sputtering, silicon nitride with high density can be formed.
  • an insulating layer having a function of capturing or fixing hydrogen may be used as the insulating layer 283.
  • Hafnium silicate or the like can be used as the insulating layer 283.
  • the insulating layer 283 may also have a laminated structure of an insulating layer having a function of capturing or fixing hydrogen and a barrier insulating layer against hydrogen.
  • the insulating layer 283 may be a laminated film of aluminum oxide and silicon nitride on the aluminum oxide.
  • a metal element selected from aluminum, chromium, copper, silver, gold, platinum, zinc, tantalum, nickel, titanium, iron, cobalt, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc., or an alloy containing the above-mentioned metal elements as a component, or an alloy combining the above-mentioned metal elements, etc.
  • a nitride of the alloy or an oxide of the alloy may be used.
  • a semiconductor having high electrical conductivity, typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • conductive materials containing nitrogen such as nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, nitrides containing ruthenium, nitrides containing tantalum and aluminum, or nitrides containing titanium and aluminum
  • conductive materials containing oxygen such as ruthenium oxide, oxides containing strontium and ruthenium, or oxides containing lanthanum and nickel
  • materials containing metal elements such as titanium, tantalum, or ruthenium are preferred because they are conductive materials that are difficult to oxidize, conductive materials that have a function of suppressing oxygen diffusion, or materials that maintain conductivity even when oxygen is absorbed.
  • examples of conductive materials containing oxygen include indium oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide (also referred to as ITO), indium tin oxide containing titanium oxide, indium tin oxide with added silicon (also referred to as ITSO), indium zinc oxide (also referred to as IZO (registered trademark)), and indium zinc oxide containing tungsten oxide.
  • ITO indium oxide containing titanium oxide
  • ITSO indium tin oxide with added silicon
  • IZO indium zinc oxide
  • a conductive film formed using a conductive material containing oxygen may be called an oxide conductive film.
  • Conductive materials based on tungsten, copper, or aluminum are preferred because they have high conductivity.
  • a metal oxide is used for the channel formation region of a transistor, it is preferable to use a stacked structure in which a material containing the above-mentioned metal element and a conductive material containing oxygen are combined for the conductive layer that functions as a gate electrode. In this case, it is preferable to provide the conductive material containing oxygen on the channel formation region side. By providing the conductive material containing oxygen on the channel formation region side, oxygen desorbed from the conductive material is easily supplied to the channel formation region.
  • the conductive layer 220 or the conductive layer 240 can maintain its conductivity even if it absorbs oxygen.
  • the conductive layer 220 is preferable because it can maintain its conductivity.
  • ITO, ITSO, IZO (registered trademark), etc. are preferably used as each of the conductive layer 220 and the conductive layer 240.
  • the conductive layer 220 has a three-layer structure of a conductive layer 220a, a conductive layer 220b on the conductive layer 220a, and a conductive layer 220c on the conductive layer 220b.
  • a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen as the conductive layer 220a, a material with high conductivity as the conductive layer 220b, and a conductive material containing oxygen as the conductive layer 220c.
  • the conductive layer 220a it is preferable to use titanium nitride as the conductive layer 220a, tungsten as the conductive layer 220b, and ITO or ITSO as the conductive layer 220c.
  • titanium nitride is in contact with the insulating layer 210
  • ITO or ITSO is in contact with the semiconductor layer 230.
  • the conductive layer 220 can maintain conductivity even when it is in contact with the semiconductor layer 230.
  • the insulating layer 210 can prevent the conductive layer 220 from being excessively oxidized.
  • the conductivity of the conductive layer 220 can be increased.
  • Figures 7A to 8B show a configuration in which a recess that overlaps with the opening 290 is formed on the upper surface of the conductive layer 220.
  • the conductive layer 240 has a two-layer structure of a conductive layer 240a and a conductive layer 240b on the conductive layer 240a.
  • a material having a higher conductivity than the conductive layer 240b as the conductive layer 240a
  • a conductive material containing oxygen as the conductive layer 240b.
  • ITO or ITSO is in contact with the semiconductor layer 230.
  • the conductive layer 240 can maintain conductivity even when in contact with the semiconductor layer 230.
  • the conductive layer 240 can be increased in conductivity by using a material having a higher conductivity than the conductive layer 240b as the conductive layer 240a.
  • the conductive layer 260 is preferably made of a highly conductive material such as tungsten.
  • the conductive layer 260 is preferably made of a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen.
  • examples of the conductive material include conductive materials that contain nitrogen (e.g., titanium nitride or tantalum nitride) and conductive materials that contain oxygen (e.g., ruthenium oxide). This can suppress a decrease in the conductivity of the conductive layer 260.
  • a conductive material containing oxygen and a metal element contained in the metal oxide in which the channel is formed for the conductive layer 260 may be used.
  • the conductive material containing the above-mentioned metal element and nitrogen for example, titanium nitride, tantalum nitride, etc.
  • one or more of indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and indium tin oxide with added silicon may be used.
  • Indium gallium zinc oxide containing nitrogen may also be used.
  • Figures 7A to 8B show an example in which the conductive layer 260 has a two-layer structure of a conductive layer 260a and a conductive layer 260b on the conductive layer 260a.
  • the conductive layer 215 is preferably made of a material having high conductivity.
  • the conductive layer 215 is preferably made of tungsten or aluminum.
  • Ruthenium may be used as the conductive layer 215.
  • Ruthenium is a material that maintains conductivity even when it absorbs oxygen, and therefore can be suitably used when an oxide insulating layer is used for one or both of the insulating layer 280 and the insulating layer 281.
  • a conductive material containing nitrogen, such as tantalum nitride or titanium nitride, may be used as the conductive layer 215.
  • a conductive material containing nitrogen is a conductive material that is not easily oxidized or has a function of suppressing oxygen diffusion, and therefore can be suitably used when an oxide insulating layer is used for one or both of the insulating layer 280 and the insulating layer 281.
  • the thickness of the conductive layer 215 is preferably 2 nm or more and 50 nm or less, more preferably 3 nm or more and 30 nm or less, even more preferably 4 nm or more and 20 nm or less, and even more preferably 5 nm or more and 15 nm or less.
  • the substrate on which the transistor is formed for example, an insulating substrate, a semiconductor substrate, or a conductive substrate can be used.
  • a insulating substrate for example, a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as an yttria stabilized zirconia substrate), a resin substrate, etc. are available.
  • a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide, etc. are available.
  • a semiconductor substrate having an insulating region inside the aforementioned semiconductor substrate for example, an SOI (Silicon On Insulator) substrate, etc. are available.
  • the conductive substrate there is a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate, etc. are available.
  • a substrate having a metal nitride, a substrate having a metal oxide, etc. are available.
  • a substrate in which a conductor or a semiconductor is provided on an insulating substrate
  • a substrate in which a conductor or an insulator is provided on a semiconductor substrate a substrate in which a semiconductor or an insulator is provided on a conductive substrate, etc.
  • a substrate provided with elements may be used.
  • the elements provided on the substrate include a capacitor element, a resistor element, a switch element, a light-emitting element, a memory element, and the like.
  • Figure 9A is a cross-sectional view of a semiconductor device including a transistor 200B as viewed from the Y direction.
  • Figure 9B is a cross-sectional view of the semiconductor device as viewed from the X direction.
  • Figure 1A can be referred to for plan views of the semiconductor device illustrated in Figures 9A and 9B.
  • Figure 10A is a cross-sectional view of a semiconductor device including a transistor 200B as viewed from the Y direction.
  • Figure 10B is a cross-sectional view of the semiconductor device as viewed from the X direction. Note that Figure 1A can be referred to for plan views of the semiconductor device illustrated in Figures 10A and 10B.
  • the semiconductor device shown in Figures 9A and 9B and the semiconductor device shown in Figures 10A and 10B each differ from the semiconductor device shown in Figures 1A to 1C in that they have an insulating layer 227 and that insulating layers 280 and 281 each have a laminated structure.
  • differences from the above content will be mainly described, and overlapping parts will be referred to and may not be described.
  • an insulating layer 227 is provided on the insulating layer 210, and a conductive layer 220 and an insulating layer 280 are provided on the insulating layer 227.
  • the insulating layer 227 is preferably an insulating layer having the function of capturing or fixing hydrogen. This allows hydrogen in the semiconductor layer 230 to diffuse into the insulating layer 227 via the conductive layer 220, and the hydrogen can be captured or fixed. Therefore, the hydrogen concentration in the semiconductor layer 230 can be reduced.
  • a silicon nitride film as the insulating layer 210 and an oxide film containing hafnium and silicon (hafnium silicate film) as the insulating layer 227.
  • the insulating layer 280 has an insulating layer 280a and an insulating layer 280b on the insulating layer 280a.
  • the insulating layer 281 has an insulating layer 281b and an insulating layer 281a on the insulating layer 281b.
  • the insulating layer 280a has a region that contacts the upper surface of the insulating layer 227 and a region that contacts the side and upper surface of the conductive layer 220.
  • the insulating layer 281a has a region that contacts the lower surface of the conductive layer 240.
  • the insulating layer 280b and the insulating layer 281b are preferably made of a material having a low dielectric constant.
  • the dielectric constant of the insulating layer 280b is preferably lower than that of the insulating layer 280a, and the dielectric constant of the insulating layer 281b is preferably lower than that of the insulating layer 281a. This can reduce the parasitic capacitance between the conductive layer 220 and the conductive layer 215, and the parasitic capacitance between the conductive layer 215 and the conductive layer 240.
  • silicon oxide or silicon oxynitride can be used as the insulating layer 280b and the insulating layer 281b, respectively.
  • a barrier insulating layer against oxygen for each of the insulating layer 280a and the insulating layer 281a.
  • the insulating layer 280a between the insulating layer 280b and the conductive layer 220, it is possible to prevent the conductive layer 220 from being oxidized and the resistance of the conductive layer 220 from increasing.
  • the insulating layer 281a between the insulating layer 281b and the conductive layer 240, it is possible to prevent the conductive layer 240 from being oxidized and the resistance of the conductive layer 240 from increasing.
  • insulating layers having a function of capturing or fixing hydrogen may be used as the insulating layer 280a and the insulating layer 281a. With such a configuration, it is possible to suppress the diffusion of hydrogen from below the insulating layer 280a and above the insulating layer 281a to the semiconductor layer 230, and further to capture or fix the hydrogen contained in the semiconductor layer 230. Therefore, the hydrogen concentration in the semiconductor layer 230 can be reduced.
  • magnesium oxide, aluminum oxide, hafnium oxide, or an oxide containing hafnium and silicon, etc. may be used as the insulating layer 280a and the insulating layer 281a.
  • insulating layer 280a and the insulating layer 281a a laminate film of aluminum oxide and silicon nitride on the aluminum oxide, or a laminate film of silicon nitride and aluminum oxide on the silicon nitride may be used.
  • silicon nitride can be used for the insulating layer 280a and the insulating layer 281a
  • silicon oxide can be used for the insulating layer 280b and the insulating layer 281b.
  • the insulating layer 280b has a region thicker than the insulating layer 280a
  • the insulating layer 281b has a region thicker than the insulating layer 281a.
  • the insulating layer 280b on the conductive layer 220 has a region thicker than the insulating layer 280a
  • the insulating layer 281b on the conductive layer 215 has a region thicker than the insulating layer 281a.
  • the thicknesses of the insulating layer 280a, the insulating layer 280b on the conductive layer 220, the insulating layer 281b on the conductive layer 215, and the insulating layer 281a are 1 nm, 2 nm, 2 nm, and 1 nm, respectively.
  • the insulating layer 280 has an insulating layer 280a, an insulating layer 280c, and an insulating layer 280b located between the insulating layer 280a and the insulating layer 280c.
  • the insulating layer 280 has an insulating layer 280a, an insulating layer 280b on the insulating layer 280a, and an insulating layer 280c on the insulating layer 280b.
  • the insulating layer 281 has an insulating layer 281a, an insulating layer 281c, and an insulating layer 281b located between the insulating layer 281a and the insulating layer 281c.
  • the insulating layer 281 has an insulating layer 281c, an insulating layer 281b on the insulating layer 281c, and an insulating layer 281a on the insulating layer 281b.
  • the insulating layer 280c has a region that contacts the lower surface of the conductive layer 215.
  • the insulating layer 281c has a region that contacts the upper surface of the insulating layer 280c and a region that contacts the side and upper surfaces of the conductive layer 215.
  • the conductive layer 215 is surrounded by the insulating layer 280c, the insulating layer 281c, and the insulating layer 225.
  • the above-described configuration can be applied to insulating layer 280a, insulating layer 280b, insulating layer 281a, and insulating layer 281b.
  • a barrier insulating layer against oxygen for each of the insulating layers 280c and 281c.
  • a barrier insulating layer against oxygen By surrounding the conductive layer 215 with a barrier insulating layer against oxygen, it is possible to prevent the conductive layer 215 from being oxidized and the resistance of the conductive layer 215 from increasing.
  • the insulating layer 280c and the insulating layer 281c may be made of silicon nitride.
  • the insulating layer 280b preferably has a region thicker than the insulating layer 280c, and the insulating layer 281b preferably has a region thicker than the insulating layer 281c.
  • the insulating layer 280b on the conductive layer 220 preferably has a region thicker than the insulating layer 280c, and the insulating layer 281b on the conductive layer 215 preferably has a region thicker than the insulating layer 281c.
  • the thicknesses of the insulating layer 280a, the insulating layer 280b on the conductive layer 220, the insulating layer 280c, the insulating layer 281c, the insulating layer 281b on the conductive layer 215, and the insulating layer 281a are set to 5 nm, 10 nm, 5 nm, 5 nm, 10 nm, and 5 nm, respectively.
  • Fig. 11A is a plan view of a semiconductor device including a transistor 200C.
  • Fig. 11B is a cross-sectional view taken along dashed line A1-A2 in Fig. 11A.
  • Fig. 11C is a cross-sectional view taken along dashed line A3-A4 in Fig. 11A.
  • the semiconductor device shown in Figures 11A to 11C differs from the semiconductor device shown in Figures 1A to 1C in that it has a conductive layer 221 and an insulating layer 282.
  • differences from the above content will be mainly described, and overlapping parts will be referred to and may not be described.
  • a conductive layer 221 and an insulating layer 282 are provided over the conductive layer 220.
  • An insulating layer 280, an insulating layer 225, and a semiconductor layer 230 are provided over the conductive layer 221 and the insulating layer 282.
  • the insulating layer 280 is provided over the conductive layer 220 and the conductive layer 221.
  • the insulating layer 282 has an opening 191 that reaches the conductive layer 220.
  • the width Da of the opening 191 is indicated by a double-arrowed dashed line.
  • a conductive layer 221 is provided so as to fill the opening 191.
  • the width of the conductive layer 221 is equal to the width Da of the opening 191.
  • the conductive layer 221 contacts the upper surface of the conductive layer 220 and at least a part of the lower surface of the semiconductor layer 230.
  • the conductive layer 221 functions as one of the source electrode and drain electrode of the transistor 200C, and the conductive layer 220 functions as a wiring connected to one of the source electrode and drain electrode.
  • the width Da of the opening 191 is preferably equal to or smaller than the width D of the opening 290.
  • the width Da of the opening 191 is preferably equal to or larger than the width D192 of the opening 192. Therefore, the width Da of the opening 191 is preferably equal to or larger than the width D192 of the opening 192 and smaller than the width D of the opening 290, and more preferably is larger than the width D192 of the opening 192 and smaller than the width D of the opening 290.
  • the conductive layer 221 can be formed as a single layer or a multilayer using the conductive materials described in the [Conductive Layer] section above.
  • the insulating layer 282 it is preferable to select an insulating material that functions as an etching stopper film when the insulating layer 280 is etched to form the opening.
  • an insulating material that functions as an etching stopper film when the insulating layer 280 is etched to form the opening.
  • silicon nitride is used for the insulating layer 280 that forms the opening, it is preferable to use silicon oxide or silicon oxynitride for the insulating layer 282.
  • the insulating layer 282 functions as an interlayer film, it is preferable that the insulating layer 282 has a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced. As the insulating layer 282, an insulating layer containing a material with a low dielectric constant can be used in a single layer or a stacked layer. Silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the transistor 200C has a configuration in which the parasitic capacitance generated between the wiring connected to one of the source electrode and the drain electrode and the second gate electrode is reduced. Therefore, the frequency characteristics of the circuit can be improved.
  • FIG. 12A to 14F A, C, and E are cross-sectional views of the semiconductor device as viewed from the Y direction, and B, D, and F are cross-sectional views of the semiconductor device as viewed from the X direction. Note that the description of the materials and formation methods of each element may be omitted for parts that are similar to those described above.
  • the thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed using a sputtering method, a CVD method, a vacuum deposition method, a PLD method, an ALD method, etc.
  • Sputtering methods include RF sputtering, which uses a high-frequency power source as the sputtering power source, DC sputtering, which uses a direct current power source, and pulsed DC sputtering, which changes the voltage applied to the electrodes in a pulsed manner.
  • RF sputtering is mainly used when depositing insulating films
  • DC sputtering is mainly used when depositing metal conductive films.
  • Pulsed DC sputtering is mainly used when depositing compounds such as oxides, nitrides, and carbides using reactive sputtering.
  • CVD methods can also be classified into plasma CVD (PECVD) methods, which use plasma, thermal CVD (TCVD: Thermal CVD) methods, which use heat, and photo CVD (Photo CVD) methods, which use light. They can also be further classified into metal CVD (MCVD: Metal CVD) methods and metal organic CVD (MOCVD: Metal CVD) methods, depending on the source gas used.
  • PECVD plasma CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal CVD
  • the plasma CVD method can produce high-quality films at relatively low temperatures.
  • the thermal CVD method is a film formation method that can reduce plasma damage to the workpiece because it does not use plasma.
  • wiring, electrodes, elements (transistors, capacitors, etc.) included in a semiconductor device may become charged up by receiving electric charge from the plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, etc. included in the semiconductor device.
  • thermal CVD which does not use plasma, such plasma damage does not occur, so the yield of semiconductor devices can be increased.
  • no plasma damage occurs during film formation, so films with fewer defects can be obtained.
  • the ALD method can be a thermal ALD method in which the reaction between the precursor and reactant is carried out using only thermal energy, or a PEALD method in which a plasma-excited reactant is used.
  • the CVD and ALD methods are different from sputtering methods in which particles emitted from a target or the like are deposited. Therefore, they are film formation methods that are less affected by the shape of the workpiece and have good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, making it suitable for coating the surfaces of openings with high aspect ratios.
  • the ALD method since the ALD method has a relatively slow film formation speed, it may be preferable to use it in combination with other film formation methods such as the CVD method, which has a fast film formation speed.
  • the CVD method can form a film of any composition by adjusting the flow rate ratio of the source gases.
  • the CVD method can form a film whose composition changes continuously by changing the flow rate ratio of the source gases while forming the film.
  • the time required for film formation can be shortened compared to forming a film using multiple film formation chambers because no time is required for transportation or pressure adjustment. Therefore, the productivity of semiconductor devices can be increased in some cases.
  • a film of any composition can be formed by simultaneously introducing multiple different types of precursors.
  • a film of any composition can be formed by controlling the number of cycles of each precursor.
  • the thin films (insulating films, semiconductor films, conductive films, etc.) constituting the semiconductor device can be formed by wet film formation methods such as spin coating, dip coating, spray coating, inkjet printing, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating.
  • the thin film when processing the thin film that constitutes the semiconductor device, a photolithography method or the like can be used.
  • the thin film may be processed by a nanoimprint method, a sandblasting method, a lift-off method, or the like.
  • an island-shaped thin film may be directly formed by a film formation method using a shielding mask such as a metal mask.
  • the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these.
  • ultraviolet light, KrF laser light, ArF laser light, etc. can also be used.
  • Exposure can also be performed by immersion exposure technology.
  • Extreme ultraviolet (EUV) light or X-rays can also be used as the light used for exposure.
  • Electron beams can also be used instead of the light used for exposure. Extreme ultraviolet light, X-rays, or electron beams are preferable because they enable extremely fine processing. When exposure is performed by scanning a beam such as an electron beam, a photomask is not required.
  • Dry etching, wet etching, sandblasting, etc. can be used to etch thin films.
  • an insulating layer 210 is formed on a substrate (not shown), a conductive layer 220 is formed on the insulating layer 210, and an insulating layer 280 is formed on the conductive layer 220.
  • a planarization treatment also called a CMP treatment
  • CMP chemical mechanical polishing
  • a conductive layer 215 is formed on the insulating layer 280, an insulating layer 281 is formed on the conductive layer 215, a conductive layer 240 is formed on the insulating layer 281, and a layer 275F is formed on the conductive layer 240.
  • the layer 275F is a layer that will become a hard mask 275, which will be described later.
  • the conductive layer 215 is preferably formed by a sputtering method. By using a sputtering method that does not require the use of molecules containing hydrogen in the film formation gas, the hydrogen concentration in the conductive layer 215 can be reduced, and the incorporation of hydrogen into the semiconductor layer 230 can be suppressed.
  • the planarization treatment does not have to be performed, and in that case, the manufacturing cost can be reduced.
  • the layer 275F is processed to form a hard mask 275.
  • the hard mask 275 can also be said to be a layer having an opening. The opening is formed at a position overlapping the conductive layer 220. The width of the opening is equal to the width D of the opening 290 to be formed later.
  • an opening 290 is formed in the conductive layer 240, the insulating layer 281, the conductive layer 215, and the insulating layer 280 at a position where the conductive layer 220 overlaps with the conductive layer 220 using a hard mask 275.
  • the insulating layer 280, the conductive layer 215, the insulating layer 281, and the conductive layer 240 are processed to form an opening 290 that reaches the conductive layer 220.
  • the hard mask 275 it is preferable to use a material having a small etch rate selectivity to the workpiece (here, the conductive layer 240, the insulating layer 281, the conductive layer 215, and the insulating layer 280).
  • the etch rate of the workpiece is 1, the etch rate of the material used for the hard mask is preferably 0.5 or less, and more preferably 0.1 or less.
  • a metal material or an inorganic insulating material may be used as the hard mask 275. More specifically, tungsten formed by a sputtering method may be used. With this configuration, the shape of the hard mask is maintained during etching, and the workpiece can be prevented from having a defective shape.
  • the material of the hard mask can be appropriately set according to the workpiece.
  • the etch rate changes depending on conditions such as the power source power, bias power, flow rate of the etching gas, etching gas type, and pressure (also called etching conditions), so the etching conditions can be appropriately set according to the hard mask and the workpiece.
  • the opening 290 has a large aspect ratio, it is preferable to process a part of the conductive layer 240, a part of the insulating layer 281, a part of the conductive layer 215, and a part of the insulating layer 280 using anisotropic etching.
  • processing by a dry etching method is preferable because it is suitable for fine processing.
  • the processing may be performed under different conditions. Note that, depending on the processing conditions of the conductive layer 240, the insulating layer 281, the conductive layer 215, and the insulating layer 280, the inclination of the side surface of the conductive layer 240 in the opening 290 may differ from the inclination of the side surface of the insulating layer 281.
  • the inclination of the side surface of the insulating layer 281 in the opening 290 may differ from the inclination of the side surface of the conductive layer 215.
  • the inclination of the side surface of the conductive layer 215 in the opening 290 may differ from the inclination of the side surface of the insulating layer 280.
  • the heat treatment is performed, for example, at a temperature of 250°C or higher and 650°C or lower, preferably 300°C or higher and 500°C or lower, and more preferably 320°C or higher and 450°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • an atmosphere of nitrogen gas or an inert gas or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to compensate for the desorbed oxygen.
  • the gas used in the heat treatment is preferably highly purified.
  • the amount of moisture contained in the gas used in the heat treatment is preferably 1 ppb or less, more preferably 0.1 ppb or less, and even more preferably 0.05 ppb or less.
  • an insulating layer 225 is formed to cover the opening 290, and a layer 276 is formed on the insulating layer 225.
  • the insulating layer 225 is formed to contact the sidewall and bottom of the opening 290.
  • the layer 276 is removed and the insulating layer 225 is left, so it is preferable to select a material having a large etch rate selectivity to the insulating layer 225 as the layer 276.
  • the insulating layer 225 has a laminated structure, it is preferable to select a material having a large etch rate selectivity to the top layer of the insulating layer 225 (insulating layer 225a in FIG. 7A) as the layer 276.
  • the etch rate of the insulating layer 225 (top layer of the insulating layer 225) is 1, the etch rate of the material used for the layer 276 is preferably 2 or more, and more preferably 10 or more.
  • the layer 276 can be made of aluminum oxide.
  • the layer 276 is preferably formed to a thickness thinner than the insulating layer 225.
  • the width D192 of the opening 192 to be formed later can be increased.
  • the width W225p to be formed later can be reduced. This allows the contact area between the semiconductor layer 230 and the conductive layer 220 to be formed later to be increased. This increases the on-current of the transistor 200A and improves the electrical characteristics. This allows a semiconductor device that operates at high speed to be realized.
  • the insulating layer 225 and the layer 276 are processed to expose the upper surface of the conductive layer 220 in the area overlapping the opening 290.
  • Anisotropic etching is preferably used to process the insulating layer 225 and the layer 276.
  • a part of the insulating layer 225 and a part of the layer 276 are removed by anisotropic etching to form the insulating layer 225 in contact with the side wall of the opening 290 and the layer 276 in contact with the insulating layer 225.
  • the insulating layer 225 is formed in contact with the side surface of the insulating layer 280, the side surface of the conductive layer 215, the side surface of the insulating layer 281, and the side surface of the conductive layer 240. In the center of the opening 290, the conductive layer 220 is exposed.
  • a protrusion 225p is formed in a portion of the insulating layer 225 that overlaps with the layer 276.
  • a protrusion 225p is formed in a portion of the insulating layer 225 that contacts the upper surface of the conductive layer 220.
  • the protrusion 225p protrudes toward the center of the opening 290 more than other portions of the insulating layer 225.
  • the insulating layer 225 has a so-called L-shape in cross section.
  • the hard mask 275 is removed.
  • the hard mask 275 can be removed using a wet etching method or a dry etching method. By removing the hard mask 275 while the layer 276 is provided, damage to the insulating layer 225 during removal of the hard mask 275 can be reduced.
  • the layer 276 is removed.
  • the layer 276 can be removed by using a wet etching method or a dry etching method.
  • the layer 276 is preferably removed by using an isotropic etching method. By using the wet etching method, damage to the insulating layer 225 during the removal of the layer 276 can be reduced compared to the case of using the dry etching method.
  • a developer When using the wet etching method, it is preferable to use, for example, a developer, a tetramethylammonium hydroxide (TMAH) aqueous solution, dilute hydrofluoric acid, oxalic acid, phosphoric acid, acetic acid, nitric acid, or a mixed solution containing two or more of these.
  • TMAH tetramethylammonium hydroxide
  • a mixed acid-based chemical solution containing water, phosphoric acid, dilute hydrofluoric acid, and nitric acid may be used.
  • the chemical solution used in the wet etching process may be alkaline or acidic.
  • the order of the step of removing the hard mask 275 and the step of removing the layer 276 does not matter. As shown in FIGS. 13C to 13F, the layer 276 may be removed after the hard mask 275 is removed, the layer 276 may be removed after the hard mask 275 is removed, or the hard mask 275 and the layer 276 may be removed at the same time.
  • the semiconductor layer 230 is formed so as to cover the opening 290 via the insulating layer 225.
  • the semiconductor layer 230 is formed on the conductive layer 220, the insulating layer 225, and the conductive layer 240.
  • the semiconductor layer 230 is provided in contact with a part of the upper surface of the conductive layer 220, the side and upper surface of the insulating layer 225, and the upper surface of the conductive layer 240.
  • the semiconductor layer 230 can be formed, for example, using a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method.
  • the semiconductor layer 230 is preferably formed in the opening 290 as a film with as uniform a thickness as possible along the top surface of the conductive layer 220 and the side surface of the insulating layer 225.
  • a thin film can be formed with good controllability. Therefore, it is preferable to form the semiconductor layer 230 using the ALD method.
  • the semiconductor layer 230 has high crystallinity, the diffusion of impurities in the semiconductor layer 230 is suppressed, so that the electrical characteristics of the transistor are less likely to fluctuate and reliability can be improved.
  • the semiconductor layer 230 is formed by a sputtering method, it is easier to form a layer with high crystallinity than when the ALD method is used, which is preferable.
  • the semiconductor layer 230 is formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a noble gas is used as the sputtering gas.
  • the proportion of oxygen contained in the sputtering gas By increasing the proportion of oxygen contained in the sputtering gas, the amount of excess oxygen in the oxide film to be formed can be increased.
  • an In-M-Zn oxide target or the like can be used.
  • an oxygen-excessive oxide semiconductor is formed when the ratio of oxygen contained in the sputtering gas is set to more than 30% and not more than 100%, preferably 70% to 100%.
  • a transistor using an oxygen-excessive oxide semiconductor in a channel formation region can have relatively high reliability.
  • one embodiment of the present invention is not limited thereto.
  • An oxygen-deficient oxide semiconductor is formed when the ratio of oxygen contained in the sputtering gas is set to 1% to 30%, preferably 5% to 20%, when the semiconductor layer 230 is formed.
  • a transistor using an oxygen-deficient oxide semiconductor in a channel formation region can have relatively high field-effect mobility.
  • the crystallinity of the oxide semiconductor layer can be improved by performing film formation while heating the substrate.
  • the heat treatment is preferably performed in a temperature range in which the semiconductor layer 230 does not become polycrystallized.
  • the temperature of the heat treatment is preferably 100° C. or more, 250° C. or more, or 350° C. or more, and is preferably 650° C. or less, 600° C. or less, or 550° C. or less.
  • 650° C. or less 600° C. or less
  • 550° C. or less for details of the heat treatment, refer to the above description.
  • the gas used in the above heat treatment is preferably highly purified.
  • a highly purified gas By performing the heat treatment using a highly purified gas, it is possible to prevent moisture and the like from being introduced into the semiconductor layer 230 as much as possible.
  • the heat treatment is preferably performed in an atmosphere containing oxygen gas.
  • Such heat treatment containing oxygen gas can reduce impurities such as carbon, water, and hydrogen in the semiconductor layer 230. Reducing the impurities in the film in this way can improve the crystallinity of the semiconductor layer 230 and provide a denser, more compact structure. This can increase the crystalline regions in the semiconductor layer 230 and reduce the in-plane variation of the crystalline regions in the semiconductor layer 230. This can reduce the in-plane variation of the electrical characteristics of the transistor.
  • the semiconductor layer 230 and the conductive layer 240 are processed into a strip shape.
  • the semiconductor layer 230 and the conductive layer 240 are provided extending in the A3-A4 direction.
  • the terms "island-shaped” and “strip-shaped” refer to a state in which two or more layers made of the same material and formed in the same process are physically separated.
  • the term “strip-shaped” refers to a shape having an area that extends in a certain direction (for example, the X direction, Y direction, or Z direction).
  • the semiconductor device shown in Figures 6A to 6C can be manufactured by processing the conductive layer 240 into a strip shape before forming the semiconductor layer 230.
  • the process of processing the conductive layer 240 into a strip shape and the process of forming an opening at a position of the conductive layer 240 overlapping with the conductive layer 220 can be performed independently, and the order of these processes does not matter.
  • the island-shaped processing and the formation of the opening may be performed at the same time by performing exposure using a mask for processing into a square island shape and exposure using a mask for providing a circular opening, followed by etching.
  • exposure using a multi-tone mask typically a half-tone mask or a gray-tone mask
  • the conductive layer 240 and the insulating layer 280 may be opened using the same mask or different masks.
  • an insulating layer 250 is formed on the semiconductor layer 230, and a conductive layer 260 is formed on the insulating layer 250.
  • the insulating layer 250 is formed in contact with the semiconductor layer 230 provided in the opening 290 with a large aspect ratio. Therefore, it is preferable to form the insulating layer 250 using a film formation method with good coverage, and it is more preferable to use a CVD method or an ALD method.
  • the insulating layer 250 is formed, so that the side end of the semiconductor layer 230 is covered with the insulating layer 250. Therefore, it is possible to prevent a short circuit between the semiconductor layer 230 and the conductive layer 260. Furthermore, with the above configuration, the side end of the conductive layer 240 is covered with the insulating layer 250. Therefore, it is possible to prevent a short circuit between the conductive layer 240 and the conductive layer 260.
  • the conductive layer 260 is formed in contact with the insulating layer 250 provided in the opening 290 with a large aspect ratio. Therefore, it is preferable to form the conductive layer 260 using a film formation method with good coverage, and it is more preferable to use a CVD method or an ALD method.
  • an insulating layer 283 is formed on the insulating layer 250 and the conductive layer 260.
  • a semiconductor device according to one embodiment of the present invention can be manufactured.
  • the semiconductor device of one embodiment of the present invention has a structure including a first gate electrode and a second gate electrode, and therefore the electrical characteristics of the transistor included in the semiconductor device can be improved.
  • the memory device of one embodiment of the present invention includes a memory cell.
  • the memory cell includes a transistor and a capacitor.
  • Fig. 15A is a plan view of a memory device including a transistor 200A and a capacitor 100.
  • Fig. 15B is a cross-sectional view taken along dashed line A1-A2 in Fig. 15A.
  • Fig. 15C is a cross-sectional view taken along dashed line A3-A4 in Fig. 15A.
  • the memory device shown in Figures 15A to 15C has an insulating layer 140 on a substrate (not shown), a conductive layer 110 on the insulating layer 140, a memory cell 150 on the conductive layer 110, an insulating layer 180 on the conductive layer 110, an insulating layer 181, an insulating layer 280 on the insulating layer 181, an insulating layer 281 on the insulating layer 280, and an insulating layer 283 on the memory cell 150.
  • the insulating layer 140, the insulating layer 180, the insulating layer 181, the insulating layer 280, the insulating layer 281, and the insulating layer 283 function as interlayer films.
  • the conductive layer 110 functions as wiring.
  • the memory cell 150 has a capacitor element 100 on a conductive layer 110 and a transistor 200A on the capacitor element 100.
  • the capacitance element 100 has a conductive layer 115 on the conductive layer 110, an insulating layer 130 on the conductive layer 115, and a conductive layer 120 on the insulating layer 130.
  • the conductive layer 120 functions as one of a pair of electrodes (sometimes called an upper electrode)
  • the conductive layer 115 functions as the other of the pair of electrodes (sometimes called a lower electrode)
  • the insulating layer 130 functions as a dielectric.
  • the capacitance element 100 constitutes a MIM (Metal-Insulator-Metal) capacitance.
  • the insulating layer 180 has an opening 190 that reaches the conductive layer 110. At least a part of the conductive layer 115 is disposed in the opening 190.
  • the conductive layer 115 has a region that contacts the upper surface of the conductive layer 110 in the opening 190, a region that contacts the side surface of the insulating layer 180 in the opening 190, and a region that contacts at least a part of the upper surface of the insulating layer 180.
  • At least a part of the insulating layer 130 is disposed in the opening 190.
  • At least a part of the conductive layer 120 is disposed in the opening 190. As shown in FIG. 15B and FIG. 15C, the conductive layer 120 is preferably disposed so as to fill the opening 190.
  • the film disposed in the opening 190 is preferably formed by using a CVD method or an ALD method. This improves the coverage of the film.
  • the conductive layer 115, the insulating layer 130, and the conductive layer 120 are each formed using a CVD method or an ALD method.
  • the capacitive element 100 is configured such that the upper electrode and the lower electrode face each other with a dielectric between them, not only at the bottom but also on the sidewalls, allowing the capacitance per unit area to be increased. Therefore, the deeper the opening 190, the greater the capacitance of the capacitive element 100 can be. Increasing the capacitance per unit area of the capacitive element 100 in this way can stabilize the read operation of the memory device. It can also promote miniaturization or high integration of memory devices.
  • 15B and 15C show an example in which the sidewall of the opening 190 is perpendicular to the upper surface of the conductive layer 110.
  • the opening 190 has a cylindrical shape.
  • a conductive layer 115 and an insulating layer 130 are laminated along the sidewall of the opening 190 and the upper surface of the conductive layer 110.
  • a conductive layer 120 is provided on the insulating layer 130 so as to fill the opening 190.
  • a capacitance element 100 having such a configuration may be called a trench type capacitance or a trench capacitance.
  • An insulating layer 181 is disposed on the insulating layer 130. It is preferable that the top surfaces of the conductive layer 120 and the insulating layer 181 are flat. By flattening the top surfaces of the conductive layer 120 and the insulating layer 181, subsequent processes become easier and the yield of the memory device can be increased.
  • An insulating layer 280 is disposed on the capacitance element 100. That is, the insulating layer 280 is disposed on the insulating layer 181 and the conductive layer 120.
  • Transistor 200A has conductive layer 120 (corresponding to conductive layer 220 in FIG. 1B, etc.), conductive layer 215 on insulating layer 280, conductive layer 240 on insulating layer 281, insulating layer 225, semiconductor layer 230, insulating layer 250 on semiconductor layer 230, and conductive layer 260 on insulating layer 250.
  • Semiconductor layer 230 functions as a semiconductor layer
  • conductive layer 260 functions as a first gate electrode
  • insulating layer 250 functions as a first gate insulating layer
  • conductive layer 215 functions as a second gate electrode
  • insulating layer 225 functions as a second gate insulating layer
  • conductive layer 120 functions as one of a source electrode and a drain electrode
  • conductive layer 240 functions as the other of a source electrode and a drain electrode.
  • the description in embodiment 1 (FIGS. 1A to 8B) can be referred to, and therefore a detailed description is omitted.
  • the transistor included in the memory cell 150 is not limited to the transistor 200A, and each of the transistors exemplified in embodiment 1 can be applied.
  • the transistor 200A is provided so as to overlap with the capacitor 100.
  • the opening 290 in which part of the structure of the transistor 200A is provided has a region that overlaps with the opening 190 in which part of the structure of the capacitor 100 is provided.
  • the conductive layer 120 functions as one of the source electrode and drain electrode of the transistor 200A and as the upper electrode of the capacitor 100, so that the transistor 200A and the capacitor 100 share part of their structures.
  • the transistor 200A and the capacitor 100 can be provided without significantly increasing the occupied area in a plan view. This reduces the occupied area of the memory cell 150, so that the memory cells 150 can be arranged at a high density, and the memory capacity of the memory device can be increased. In other words, the memory device can be highly integrated.
  • the transistor 200A is not affected by the heat treatment during the manufacture of the capacitor 100. Therefore, in the transistor 200A, it is possible to suppress the deterioration of electrical characteristics such as fluctuations in threshold voltage and increases in parasitic resistance, as well as the increase in variation in electrical characteristics due to the deterioration of electrical characteristics.
  • a conductive layer 221 may be provided between the conductive layer 120 and the semiconductor layer 230.
  • the conductive layer 221 the physical distance between the conductive layer 120 and the conductive layer 215 can be increased, and the area of the conductive layer 120 in a planar view can be increased. Therefore, the capacitance per unit area of the capacitor 100 can be increased without increasing the depth of the opening 190.
  • FIG. 22A A circuit diagram of the memory device shown in this embodiment is shown in FIG. 22A.
  • the configuration shown in FIG. 15A to FIG. 15C functions as a memory cell.
  • the memory cell 951 has a transistor M1 and a capacitor CA.
  • the transistor M1 corresponds to the transistor 200A
  • the capacitor CA corresponds to the capacitor 100.
  • One of the source and drain of transistor M1 is connected to one of a pair of electrodes of capacitance element CA.
  • the other of the source and drain of transistor M1 is connected to wiring BIL.
  • the first gate of transistor M1 is connected to wiring WOL.
  • the second gate of transistor M1 is connected to wiring BGL.
  • the other of the pair of electrodes of capacitance element CA is connected to wiring CAL.
  • wiring BIL corresponds to conductive layer 240
  • wiring WOL corresponds to conductive layer 260
  • wiring BGL corresponds to conductive layer 215
  • wiring CAL corresponds to conductive layer 110.
  • wiring WOL and wiring BGL can be interchanged.
  • the conductive layer 260 may function as wiring BGL
  • the conductive layer 215 may function as wiring WOL.
  • the conductive layer 260 extends in the X direction, and the conductive layer 240 extends in the Y direction.
  • the wiring BIL and the wiring WOL are arranged to cross each other.
  • the wiring CAL (conductive layer 110) is arranged in a planar shape, but the present invention is not limited to this.
  • the wiring CAL may be arranged in parallel to the wiring WOL (conductive layer 260) or in parallel to the wiring BIL (conductive layer 240).
  • the planar shape refers to the case where the wiring CAL is arranged as a continuous layer common to multiple elements (for example, memory cells arranged in a matrix shape).
  • the capacitor 100 includes a conductive layer 115, an insulating layer 130, and a conductive layer 120.
  • a conductive layer 110 is provided under the conductive layer 115.
  • the conductive layer 115 has a region in contact with the conductive layer 110.
  • the conductive layer 110 is provided on the insulating layer 140.
  • the conductive layer 110 functions as a wiring CAL and can be provided in a planar shape, for example.
  • the conductive layer 110 can be formed as a single layer or a stacked layer using the conductive material described in the [Conductive Layer] section of Embodiment 1.
  • a conductive material with high conductivity such as tungsten, can be used as the conductive layer 110.
  • the conductivity of the conductive layer 110 can be improved and the conductive layer 110 can function sufficiently as a wiring CAL.
  • the conductive layer 115 is preferably made of a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen, and is used in a single layer or a stacked layer.
  • a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen may be used in a single layer or a stacked layer.
  • titanium nitride or indium tin oxide to which silicon is added may be used.
  • a structure in which titanium nitride is stacked on tungsten may be used.
  • a structure in which tungsten is stacked on a first titanium nitride, and a second titanium nitride is stacked on the tungsten may be used.
  • the conductive layer 110 when an oxide insulating layer is used for the insulating layer 130, the conductive layer 110 can be prevented from being oxidized by the insulating layer 130. Furthermore, when an oxide insulating layer is used for the insulating layer 180, the conductive layer 110 can be prevented from being oxidized by the insulating layer 180.
  • the insulating layer 130 is provided on the conductive layer 115.
  • the insulating layer 130 is provided so as to contact the upper surface and side surfaces of the conductive layer 115. In other words, it is preferable that the insulating layer 130 covers the side end portion of the conductive layer 110. This can prevent the conductive layer 115 and the conductive layer 120 from shorting out.
  • the side end of the insulating layer 130 and the side end of the conductive layer 115 may be aligned.
  • the insulating layer 130 and the conductive layer 115 can be formed using the same mask, and the manufacturing process of the memory device can be simplified.
  • the insulating layer 130 can be made thick enough to suppress leakage current, and the capacitance of the capacitance element 100 can be sufficiently ensured.
  • the insulating layer 130 is preferably made of a high-k material and is preferably a laminated structure of a high dielectric constant (high-k) material and a material having a higher dielectric strength than the high-k material.
  • the insulating layer 130 may be an insulating film laminated in the order of zirconium oxide, aluminum oxide, and zirconium oxide.
  • the insulating film may be laminated in the order of zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide.
  • the insulating film may be laminated in the order of hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide.
  • a material that can have ferroelectricity may be used as the insulating layer 130.
  • materials that can have ferroelectricity please refer to the description of embodiment 1.
  • Metal oxides containing one or both of hafnium and zirconium can have ferroelectricity even when the thickness is a few nm, and are therefore preferred as the insulating layer 130.
  • the thickness of the insulating layer 130 is preferably 100 nm or less, more preferably 50 nm or less, even more preferably 20 nm or less, and even more preferably 10 nm or less (typically 2 nm to 9 nm). For example, the thickness is preferably 8 nm to 12 nm.
  • a metal oxide containing one or both of hafnium and zirconium can have ferroelectricity even in a small area, and is therefore preferable as the insulating layer 130.
  • the ferroelectricity can be maintained even if the area (occupied area) of the ferroelectric layer in a plan view is 100 ⁇ m 2 or less, 10 ⁇ m 2 or less, 1 ⁇ m 2 or less, or 0.1 ⁇ m 2 or less.
  • the ferroelectricity even if the area is 10,000 nm 2 or less, or 1,000 nm 2 or less, the ferroelectricity may be maintained.
  • the occupied area of the capacitance element 100 can be reduced.
  • a ferroelectric is an insulator that has the property that polarization occurs inside when an electric field is applied from the outside, and that the polarization remains even when the electric field is made zero. For this reason, a nonvolatile memory element can be formed using a capacitance element (hereinafter sometimes referred to as a ferroelectric capacitor) that uses this material as a dielectric.
  • a nonvolatile memory element using a ferroelectric capacitor is sometimes called a FeRAM (Ferroelectric Random Access Memory), a ferroelectric memory, etc.
  • a ferroelectric memory has a transistor and a ferroelectric capacitor, and one of the source and drain of the transistor is electrically connected to one terminal of the ferroelectric capacitor. Therefore, when a ferroelectric capacitor is used as the capacitance element 100, the memory device shown in this embodiment functions as a ferroelectric memory.
  • the conductive layer 120 is provided in contact with a portion of the upper surface of the insulating layer 130.
  • the side end of the conductive layer 120 is preferably located inside the side end of the conductive layer 115 in both the X direction and the Y direction.
  • the side end of the conductive layer 120 may be located outside the side end of the conductive layer 115.
  • the conductive layer 120 can be formed as a single layer or a stacked layer using the conductive material described in the [Conductive Layer] section of embodiment 1. It is preferable to use a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen as the conductive layer 120.
  • a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen as the conductive layer 120.
  • titanium nitride or tantalum nitride can be used.
  • a structure in which tantalum nitride is stacked on titanium nitride may be used. In this case, titanium nitride is in contact with the insulating layer 130, and tantalum nitride is in contact with the semiconductor layer 230.
  • the conductive layer 120 has a region in contact with the semiconductor layer 230, it is preferable to use a conductive material containing oxygen.
  • a conductive material containing oxygen as the conductive layer 120, the conductive layer 120 can maintain its conductivity even if it absorbs oxygen.
  • an insulating layer containing oxygen such as zirconium oxide
  • the conductive layer 120 is preferable because it can maintain its conductivity.
  • ITO, ITSO, IZO (registered trademark), etc. can be used as the conductive layer 120 in a single layer or a stacked layer.
  • the insulating layers 180 and 181 function as interlayer films, it is preferable that they have a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • insulating layers 180 and 181 insulating layers containing a material with a low dielectric constant can be used in a single layer or stacked layers. Silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • Insulating layer 180 and insulating layer 181 are shown as single layers, but the present invention is not limited to this.
  • Insulating layer 180 may be a laminated structure of two layers, or a laminated structure of three or more layers.
  • Insulating layer 181 may be a laminated structure of two or more layers.
  • the memory cell 150 including the transistor 200A and the capacitor 100 described in this embodiment can be used as a memory cell of a storage device.
  • An OS transistor is preferably used as the transistor 200A.
  • the use of the transistor 200A in a storage device allows stored data to be retained for a long period of time. In other words, since no refresh operation is required or the frequency of the refresh operation is extremely low, the power consumption of the storage device can be sufficiently reduced. Furthermore, since the frequency characteristics of the transistor 200A are high, reading and writing to and from the storage device can be performed at high speed.
  • a memory cell array can be formed by arranging memory cells 150 in a three-dimensional matrix.
  • Figure 16A is a plan view of a memory device.
  • Figure 16A shows an example in which 2 x 2 memory cells (memory cells 150a to 150d) are arranged in the X and Y directions.
  • Figure 16B is a cross-sectional view taken along dashed line A3-A4 in Figure 16A.
  • two memory cells (memory cell 150a and memory cell 150b in Figure 16B) are connected to a common wiring (conductive layer 246).
  • each of the memory cells 150a and 150b shown in FIG. 16A and FIG. 16B has the same configuration as the memory cell 150.
  • the memory cell 150a has a capacitor element 100a and a transistor 200a
  • the memory cell 150b has a capacitor element 100b and a transistor 200b.
  • the memory cells 150c and 150d shown in FIG. 16A also have the same configuration as the memory cell 150. Therefore, in the memory device shown in FIG. 16A and FIG. 16B, the same reference numerals are attached to structures having the same functions as the structures constituting the memory device shown in FIG. 15A to FIG. 15C. Also, for details of the memory cells 150a to 150d, the description of the memory cell 150 in ⁇ Configuration Example 1 of Memory Device> can be referred to.
  • a conductive layer 260 functioning as a part of the wiring WOL is provided in each of the memory cells 150a and 150b. Also, as shown in FIG. 16A, one conductive layer 260 is provided in common to the memory cells 150a and 150c, and another conductive layer 260 is provided in common to the memory cells 150b and 150d. Also, a conductive layer 215 functioning as a part of the wiring BGL is provided in each of the memory cells 150a and 150b. Also, one conductive layer 215 is provided in common to the memory cells 150a and 150c, and another conductive layer 215 is provided in common to the memory cells 150b and 150d. Also, one conductive layer 240 functioning as a part of the wiring BIL is provided in common to the memory cells 150a and 150b. In addition, another conductive layer 240 is provided in common to memory cell 150c and memory cell 150d.
  • the conductive layer 260 and the conductive layer 215 are provided to extend in the X direction, and the conductive layer 240 is provided to extend in the Y direction.
  • Parasitic capacitance occurs in each of a region where the conductive layer 240 and the conductive layer 260 overlap (also referred to as a first region), a region where the conductive layer 260 and the conductive layer 215 overlap (also referred to as a second region), and a region where the conductive layer 215 and the conductive layer 240 overlap (also referred to as a third region).
  • the occurrence of parasitic capacitance may slow down the operating speed of the transistor and degrade the frequency characteristics of the circuit.
  • the conductive layer 215 is provided such that the extending direction of the conductive layer 215 is different from the extending direction of the conductive layer 260 and the extending direction of the conductive layer 240 in a plan view. In other words, it is preferable that the conductive layer 215 is provided such that the extending direction of the conductive layer 215 is inclined with respect to each of the X direction and the Y direction in a plan view. For example, as shown in FIG.
  • the conductive layer 215 is provided such that the angle between the extending direction of the conductive layer 215 and the extending direction of the conductive layer 260 (X direction) and the angle between the extending direction of the conductive layer 215 and the extending direction of the conductive layer 240 (Y direction) are each 45 degrees.
  • FIG. 17A is a layout diagram for explaining a storage device.
  • the angle between the extending direction of conductive layer 215 and the extending direction of conductive layer 260 is indicated by angle ⁇ 260
  • the angle between the extending direction of conductive layer 215 and the extending direction of conductive layer 240 is indicated by angle ⁇ 240.
  • the distance GP between adjacent memory cells 150 in the Y direction is indicated by a two-dot chain line with a double-headed arrow.
  • the distance GP is the interval at which the memory cells 150 are arranged in the Y direction.
  • the distance GP can be said to be the center-to-center distance between adjacent openings 290 in the Y direction.
  • the distance GP can also be said to be the pitch of the conductive layer 260 that functions as the wiring WOL. Therefore, the distance GP can be said to be the gate pitch.
  • the distance MP between adjacent memory cells 150 in the X direction is indicated by a dashed line with a double-headed arrow.
  • the distance MP is the interval at which the memory cells 150 are arranged in the X direction.
  • the distance MP can be said to be the center-to-center distance between adjacent openings 290 in the X direction.
  • the distance MP can also be said to be the pitch of the conductive layer 240 that functions as the wiring BIL. Therefore, the distance MP can be said to be the metal pitch.
  • FIG. 17A shows a configuration in which distance GP and distance MP are the same.
  • area S150 the area occupied by memory cell 150 is indicated as area S150.
  • the parasitic capacitance occurring in the first region, the parasitic capacitance occurring in the second region, and the parasitic capacitance occurring in the third region are the same per unit area.
  • the conductive layer 215 so that the sum of the areas of the first region, the second region, and the third region is minimized, it is possible to minimize the sum of the parasitic capacitance occurring in the first region, the parasitic capacitance occurring in the second region, and the parasitic capacitance occurring in the third region.
  • the sum of the areas of the first region, the second region, and the third region may be referred to as the total area.
  • the ratios of the area of the first region, the area of the second region, and the area of the third region to the area S150 are 0.25, 0.50, and 0.25, respectively. Therefore, the ratio of the sum of the areas to the area S150 is 1.
  • the ratios of the area of the first region, the area of the second region, and the area of the third region to the area S150 are 0.25, 0.35, and 0.35, respectively.
  • the ratio of the sum of the areas to the area S150 is 0.95. Therefore, under the above assumption, by providing the conductive layer 215 so that the angles ⁇ 260 and ⁇ 240 are each 45 degrees, the parasitic capacitance can be reduced and the operating speed of the memory device can be increased.
  • Figure 17B is a layout diagram of a memory device when the pitch of the conductive layers 215 is the same as the distance GP and the distance MP. Similarly, Figure 17B also illustrates a configuration in which the conductive layers 215 are provided so that the angles ⁇ 260 and ⁇ 240 are each 45 degrees. Note that the distance GP shown in Figure 17B is 1.41 times the distance GP shown in Figure 17A, and the distance MP shown in Figure 17B is 1.41 times the distance MP shown in Figure 17A.
  • the ratios of the area of the first region, the area of the second region, and the area of the third region to the area S150 are 0.13, 0.35, and 0.13, respectively. Therefore, the ratio of the sum of the areas to the area S150 is 0.60.
  • the ratios of the area of the first region, the area of the second region, and the area of the third region to the area S150 are 0.13, 0.18, and 0.18, respectively.
  • the ratio of the sum of the areas to the area S150 is 0.48. Therefore, in the above assumption, by providing the conductive layer 215 so that the angles ⁇ 260 and ⁇ 240 are each 45 degrees, the parasitic capacitance can be reduced and the operating speed of the storage device can be increased. Note that the area ratio values described in this specification are rounded to two decimal places, so the sum of the area ratio values may not match the total area ratio.
  • FIGS. 17A and 17B show a configuration in which memory cells 150 are arranged in a matrix.
  • FIG. 18 shows another example of a planar layout of a memory device.
  • a memory cell adjacent to a first memory cell in the X direction is defined as a second memory cell
  • a memory cell that is connected to a conductive layer 260 adjacent to a conductive layer 260 in the Y direction to which the first and second memory cells are connected and is equidistant from the first and second memory cells is defined as a third memory cell.
  • the third memory cell is located on a straight line that passes through the middle between the first and second memory cells and is parallel to the Y direction. In this case, the third memory cell can be said to be located at a position shifted by half in the X direction from the first and second memory cells.
  • Figure 18 shows a configuration in which the conductive layer 240 is arranged so that the direction in which the conductive layer 240 extends is inclined with respect to the Y direction. Specifically, the conductive layer 240 is arranged so that the angle between the direction in which the conductive layer 240 extends and the Y direction is 30 degrees. Figure 18 also shows a configuration in which the distance GP and the distance MP are the same, and the interval at which the conductive layer 215 is arranged is the same as the distance GP and the distance MP.
  • the conductive layer 215 is provided such that the extending direction of the conductive layer 215 is different from the extending direction of the conductive layer 260 and the extending direction of the conductive layer 240 in a plan view.
  • the conductive layer 215 is provided so that the extending direction of the conductive layer 215 coincides with the extending direction (X direction) of the conductive layer 260, the ratios of the area of the first region, the area of the second region, and the area of the third region to the area S150 are 0.17, 0.50, and 0.17, respectively. Therefore, the ratio of the sum of the areas to the area S150 is 0.83.
  • the ratios of the area of the first region, the area of the second region, and the area of the third region to the area S150 are 0.17, 0.17, and 0.17, respectively. Therefore, the ratio of the total area to the area S150 is 0.50. Therefore, under the above assumption, by providing the conductive layer 215 so that the angles ⁇ 260 and ⁇ 240 are each 60 degrees, the parasitic capacitance can be reduced and the operating speed of the memory device can be increased.
  • the conductive layer 215 is provided such that the extending direction of the conductive layer 215 is different from the extending direction of the conductive layer 260 and the extending direction of the conductive layer 240 in a planar view.
  • 16A and 16B have conductive layers 245 and 246 that are electrically connected to memory cells 150a and 150b and function as plugs (which can also be called connection electrodes).
  • the conductive layer 245 is disposed in openings formed in the insulating layers 140, 180, 130, 181, 280, and 281, and is in contact with the bottom surface of the conductive layer 240.
  • the conductive layer 246 is disposed in openings formed in the insulating layers 287, 283, 250, and semiconductor layer 230, and is in contact with the top surface of the conductive layer 240. Note that the conductive layers 245 and 246 can be made of a conductive material that can be used for the conductive layer 240.
  • the insulating layer 287 functions as an interlayer film, it is preferable that the insulating layer 287 has a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wiring can be reduced.
  • the concentration of impurities such as water and hydrogen in the insulating layer 287 is reduced. This can prevent impurities such as water and hydrogen from entering the channel formation region of the semiconductor layer 230.
  • the conductive layer 245 and the conductive layer 246 function as plugs or wirings for electrically connecting a circuit element, such as a switch, a transistor, a capacitor, an inductor, a resistor, and a diode, a wiring, an electrode, or a terminal, to the memory cell 150a and the memory cell 150b.
  • a circuit element such as a switch, a transistor, a capacitor, an inductor, a resistor, and a diode
  • the conductive layer 245 can be electrically connected to a sense amplifier (not shown) provided under the memory device shown in FIG. 16B
  • the conductive layer 246 can be electrically connected to a similar memory device (not shown) provided on the memory device shown in FIG. 16B.
  • the conductive layer 245 and the conductive layer 246 function as part of the wiring BIL. In this way, by providing a memory device or the like above or below the memory device shown in FIG. 16B, the memory capacity per unit area can be increased.
  • the memory cell 150a and the memory cell 150b are configured to be linearly symmetrical with respect to the perpendicular bisector of the dashed dotted line A3-A4 as the axis of symmetry. Therefore, the transistor 200a and the transistor 200b are also arranged symmetrically with the conductive layer 245 and the conductive layer 246 sandwiched therebetween.
  • the conductive layer 240 functions as the other of the source electrode and drain electrode of the transistor 200a and as the other of the source electrode and drain electrode of the transistor 200b.
  • the transistor 200a and the transistor 200b share the conductive layer 245 and the conductive layer 246 that function as plugs. In this way, by configuring the connection between the two transistors and the plug as described above, a memory device that can be miniaturized or highly integrated can be provided.
  • the conductive layer 110 functioning as the wiring CAL may be provided in each of the memory cells 150a and 150b, or may be provided in common to the memory cells 150a and 150b. However, as shown in FIG. 16B, the conductive layer 110 is provided apart from the conductive layer 245 so that the conductive layer 110 and the conductive layer 245 are not short-circuited.
  • FIG. 19 shows an example in which the four memory cells shown in FIG. 16A are stacked in n layers (n is an integer of 3 or more) in the Z direction.
  • FIG. 19 is a cross-sectional view between dashed lines A3-A4 shown in FIG. 16A.
  • the memory device shown in FIG. 19 has n memory layers 160. Specifically, memory layer 160[2] is provided on memory layer 160[1], and (n-3) memory layers are further provided on memory layer 160[2], with memory layer 160[n] provided on the topmost layer.
  • the number of memory cells in one memory layer 160 is not particularly limited, and two or more memory cells can be included.
  • the memory cells in n memory layers 160 are electrically connected to a sense amplifier (not shown) provided below n memory layers 160 by conductive layers 245, 246, and 247, etc.
  • the cells can be integrated and arranged without increasing the area occupied by the memory cell array.
  • a 3D memory cell array can be constructed.
  • Figure 20 shows an example of the cross-sectional configuration of a memory device in which a layer having memory cells is stacked on a layer in which a driving circuit including a sense amplifier is provided.
  • a memory cell 150 (transistor 200A and capacitance element 100) is provided above transistor 300.
  • Transistor 300 is one of the transistors contained in the sense amplifier.
  • the bit line can be shortened by configuring the sense amplifier so that it overlaps with the memory cell 150. This reduces the bit line capacitance, enabling the memory device to operate at high speed.
  • the memory device shown in FIG. 20 can correspond to the semiconductor device 900 described in embodiment 3. Specifically, the transistor 300 corresponds to the transistor included in the sense amplifier 927 in the semiconductor device 900. Also, the memory cell 150 corresponds to the memory cell 950.
  • the transistor 300 is provided on a substrate 311 and has a conductive layer 316 that functions as a gate, an insulating layer 315 that functions as a gate insulating layer, a semiconductor region 313 that is a part of the substrate 311, and a low-resistance region 314a and a low-resistance region 314b that function as a source region or a drain region.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the semiconductor region 313 (part of the substrate 311) in which the channel is formed has a convex shape.
  • a conductive layer 316 is provided so as to cover the side and top surface of the semiconductor region 313 via an insulating layer 315.
  • the conductive layer 316 may be made of a material that adjusts the work function.
  • Such a transistor 300 is also called a FIN type transistor because it uses the convex portion of the semiconductor substrate.
  • an insulating layer that contacts the upper portion of the convex portion and functions as a mask for forming the convex portion may be provided.
  • a semiconductor film having a convex shape may be formed by processing an SOI substrate.
  • transistor 300 shown in FIG. 20 is just an example, and the structure is not limited to this, and an appropriate transistor can be used depending on the circuit configuration or driving method.
  • a wiring layer having an interlayer film, wiring, plugs, etc. may be provided between each structure. Also, multiple wiring layers may be provided depending on the design.
  • the conductive layer functioning as a plug or wiring may be given the same reference symbol as a group of multiple structures. Also, in this specification, the wiring and the plug electrically connected to the wiring may be integrated. That is, there are cases where a part of the conductive layer functions as the wiring, and cases where a part of the conductive layer functions as the plug.
  • an insulating layer 320, an insulating layer 322, an insulating layer 324, and an insulating layer 326 are stacked in this order on the transistor 300 as an interlayer film.
  • a conductive layer 328 is embedded in the insulating layer 320 and the insulating layer 322, and a conductive layer 330 is embedded in the insulating layer 324 and the insulating layer 326.
  • the conductive layer 328 and the conductive layer 330 function as plugs or wiring.
  • the insulating layer that functions as an interlayer film may also function as a planarizing film that covers the uneven shape below it.
  • the upper surface of the insulating layer 322 may be planarized by a planarization process using a CMP method or the like to improve flatness.
  • a wiring layer may be provided on the insulating layer 326 and the conductive layer 330.
  • insulating layer 350, insulating layer 352, and insulating layer 354 are laminated in this order.
  • conductive layer 356 is formed on insulating layer 350, insulating layer 352, and insulating layer 354. Conductive layer 356 functions as a plug or wiring.
  • the insulating layer 352 and insulating layer 354, which function as interlayer films, can be the insulating layers that can be used in the semiconductor device or memory device described above.
  • Conductive layers that function as plugs or wiring can be made of a conductive material that can be used for the conductive layer 240. It is preferable to use a high-melting point material that has both heat resistance and conductivity, such as tungsten or molybdenum, and it is preferable to use tungsten. Alternatively, it is preferable to form the conductive layer from a low-resistance conductive material, such as aluminum or copper. By using a low-resistance conductive material, the wiring resistance can be reduced.
  • the conductive layer 240 of the transistor 200A is electrically connected to the low-resistance region 314b that functions as the source region or drain region of the transistor 300 via the conductive layer 643, the conductive layer 642, the conductive layer 644, the conductive layer 645, the conductive layer 646, the conductive layer 356, the conductive layer 330, and the conductive layer 328.
  • the conductive layer 643 is embedded in the insulating layer 280 and the insulating layer 281.
  • the conductive layer 642 is provided on the insulating layer 130 and embedded in the insulating layer 641.
  • the conductive layer 642 can be manufactured using the same material and in the same process as the conductive layer 120.
  • the conductive layer 644 is embedded in the insulating layer 180 and the insulating layer 130.
  • the conductive layer 645 is embedded in the insulating layer 647.
  • the conductive layer 645 can be manufactured using the same material and in the same process as the conductive layer 110.
  • the conductive layer 646 is embedded in the insulating layer 648.
  • the transistor 300 and the conductive layer 110 are electrically insulated by the insulating layer 648.
  • the memory device of this embodiment has transistors with reduced parasitic capacitance, and therefore the operating speed can be increased.
  • the memory device of this embodiment has a capacitive element and a transistor stacked on top of each other, and therefore the area occupied by the memory cell in a plan view can be reduced, and a highly integrated memory device can be realized.
  • the semiconductor device 900 can function as a memory device.
  • FIG. 21 shows a block diagram illustrating a configuration example of a semiconductor device 900.
  • the semiconductor device 900 shown in FIG. 21 has a driver circuit 910 and a memory array 920.
  • the memory array 920 has one or more memory cells 950.
  • FIG. 21 shows an example in which the memory array 920 has a plurality of memory cells 950 arranged in a matrix.
  • the memory device described in embodiment 2 (such as memory cell 150) can be applied to memory cell 950.
  • the drive circuit 910 includes a PSW 931 (power switch), a PSW 932, and a peripheral circuit 915.
  • the peripheral circuit 915 includes a peripheral circuit 911, a control circuit 912, and a voltage generation circuit 928.
  • each circuit, signal, and voltage can be selected or removed as needed. Alternatively, other circuits or other signals may be added.
  • Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • signals BW, CE, and GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data
  • signal RDA is read data.
  • Signals PON1 and PON2 are power gating control signals. Signals PON1 and PON2 may be generated by the control circuit 912.
  • the control circuit 912 is a logic circuit that has the function of controlling the overall operation of the semiconductor device 900. For example, the control circuit 912 performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the semiconductor device 900. Alternatively, the control circuit 912 generates a control signal for the peripheral circuit 911 so that this operation mode is executed.
  • the control circuit 912 performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the semiconductor device 900.
  • the control circuit 912 generates a control signal for the peripheral circuit 911 so that this operation mode is executed.
  • the voltage generation circuit 928 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling the input of the signal CLK to the voltage generation circuit 928. For example, when an H-level signal is given as the signal WAKE, the signal CLK is input to the voltage generation circuit 928, and the voltage generation circuit 928 generates a negative voltage.
  • the peripheral circuit 911 is a circuit for writing and reading data to the memory cells 950.
  • the peripheral circuit 911 includes a row decoder 941, a column decoder 942, a row driver 923, a column driver 924, an input circuit 925, an output circuit 926, and a sense amplifier 927.
  • the row decoder 941 and the column decoder 942 have the function of decoding the signal ADDR.
  • the row decoder 941 is a circuit for specifying the row to be accessed
  • the column decoder 942 is a circuit for specifying the column to be accessed.
  • the row driver 923 has the function of selecting the row specified by the row decoder 941.
  • the column driver 924 has the function of writing data to the memory cell 950, the function of reading data from the memory cell 950, the function of retaining the read data, etc.
  • the input circuit 925 has a function of holding a signal WDA.
  • the data held by the input circuit 925 is output to the column driver 924.
  • the output data of the input circuit 925 is data (Din) to be written to the memory cell 950.
  • the data (Dout) read from the memory cell 950 by the column driver 924 is output to the output circuit 926.
  • the output circuit 926 has a function of holding Dout.
  • the output circuit 926 has a function of outputting Dout to the outside of the semiconductor device 900.
  • the data output from the output circuit 926 is the signal RDA.
  • the PSW 931 has a function of controlling the supply of V DD to the peripheral circuit 915.
  • the PSW 932 has a function of controlling the supply of V HM to the row driver 923.
  • the high power supply potential of the semiconductor device 900 is V DD
  • the low power supply potential is GND (ground potential).
  • V HM is a high power supply potential used to set the word line to a high level, and is higher than V DD .
  • the on/off of the PSW 931 is controlled by a signal PON1, and the on/off of the PSW 932 is controlled by a signal PON2.
  • the number of power supply domains to which V DD is supplied in the peripheral circuit 915 is one, but it may be more than one. In this case, a power switch may be provided for each power supply domain.
  • [DOSRAM] 22A shows an example of a circuit configuration of a memory cell of a DRAM.
  • a DRAM using an OS transistor is referred to as a dynamic oxide semiconductor random access memory (DOSRAM).
  • a memory cell 951 includes a transistor M1 and a capacitor CA.
  • the transistor M1 has a gate (sometimes called a top gate) and a back gate.
  • the back gate may be connected to a wiring that supplies a constant potential or a signal, or the front gate and the back gate may be connected.
  • the first terminal of transistor M1 is connected to the first terminal of capacitance element CA, the second terminal of transistor M1 is connected to wiring BIL, the gate of transistor M1 is connected to wiring WOL, and the back gate of transistor M1 is connected to wiring BGL.
  • the second terminal of capacitance element CA is connected to wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitance element CA. When writing and reading data, it is preferable to apply a low-level potential (sometimes called a reference potential) to the wiring CAL.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • Data is written and read by applying a high-level potential to the wiring WOL, turning on the transistor M1, and bringing the wiring BIL and the first terminal of the capacitance element CA into a conductive state (a state in which current can flow).
  • memory cell that can be used for memory cell 950 is not limited to memory cell 951, and the circuit configuration can be changed.
  • memory cell 950 may be a memory cell in which the back gate of transistor M1 is connected to wiring WOL instead of wiring BGL.
  • memory cell 950 may be a memory cell configured with a transistor having a single gate structure, that is, a transistor M1 that does not have a back gate.
  • a memory cell 952 shown in FIG. 22B may be used.
  • the memory cell 952 is an example in which the memory cell does not have a capacitor CA and a wiring CAL.
  • the first terminal of the transistor M1 is in an electrically floating state.
  • the potential written through transistor M1 is held in the capacitance (also called parasitic capacitance) between the first terminal and the gate, as shown by the dashed line.
  • an OS transistor has a characteristic that its off-state current is extremely small.
  • the leakage current of transistor M1 can be made extremely small. That is, since written data can be held by transistor M1 for a long time, the frequency of refreshing the memory cell can be reduced. Alternatively, the refresh operation of the memory cell can be made unnecessary.
  • the leakage current is extremely small, multi-value data or analog data can be held in memory cell 951 and memory cell 952.
  • [NOSRAM] 22C shows an example of a circuit configuration of a gain cell type memory cell having two transistors and one capacitor.
  • the memory cell 953 includes a transistor M2, a transistor M3, and a capacitor CB.
  • a storage device having a gain cell type memory cell using an OS transistor as the transistor M2 is referred to as a nonvolatile oxide semiconductor RAM (NOSRAM).
  • the first terminal of transistor M2 is connected to the first terminal of capacitance element CB, the second terminal of transistor M2 is connected to wiring WBL, the gate of transistor M2 is connected to wiring WOL, and the back gate of transistor M2 is connected to wiring BGL.
  • the second terminal of capacitance element CB is connected to wiring CAL.
  • the first terminal of transistor M3 is connected to wiring RBL, the second terminal of transistor M3 is connected to wiring SL, and the gate of transistor M3 is connected to the first terminal of capacitance element CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitance element CB.
  • a low-level potential sometimes called a reference potential
  • Data is written by applying a high-level potential to the wiring WOL, turning on the transistor M2, and bringing the wiring WBL and the first terminal of the capacitance element CB into a conductive state.
  • a potential corresponding to the information to be recorded is applied to the wiring WBL, and the potential is written to the first terminal of the capacitance element CB and the gate of the transistor M3.
  • a low-level potential is applied to the wiring WOL, turning off the transistor M2, thereby maintaining the potential of the first terminal of the capacitance element CB and the potential of the gate of the transistor M3.
  • Data is read by applying a predetermined potential to the wiring SL.
  • the current flowing between the source and drain of transistor M3 and the potential of the first terminal of transistor M3 are determined by the potential of the gate of transistor M3 and the potential of the second terminal of transistor M3. Therefore, by reading the potential of the wiring RBL connected to the first terminal of transistor M3, the potential held in the first terminal of capacitance element CB (or the gate of transistor M3) can be read. In other words, the information written in this memory cell can be read from the potential held in the first terminal of capacitance element CB (or the gate of transistor M3).
  • the wiring WBL and the wiring RBL may be combined into a single wiring BIL.
  • An example of the circuit configuration of such a memory cell is shown in FIG. 22D.
  • the memory cell 954 is configured such that the wiring WBL and the wiring RBL of the memory cell 953 are combined into a single wiring BIL, and the second terminal of the transistor M2 and the first terminal of the transistor M3 are connected to the wiring BIL.
  • the memory cell 954 is configured to operate the write bit line and the read bit line as a single wiring BIL.
  • Memory cell 955 shown in FIG. 22E is an example in which the capacitance element CB and the wiring CAL in memory cell 953 are omitted.
  • memory cell 956 shown in FIG. 22F is an example in which the capacitance element CB and the wiring CAL in memory cell 954 are omitted.
  • OS transistor for at least transistor M2.
  • OS transistors for transistors M2 and M3.
  • the OS transistor Since the OS transistor has a characteristic that the off-state current is extremely small, the written data can be held for a long time by the transistor M2, and therefore the frequency of refreshing the memory cell can be reduced. Alternatively, the refresh operation of the memory cell can be eliminated. In addition, since the leakage current is extremely small, multi-value data or analog data can be held in the memory cell 953, the memory cell 954, the memory cell 955, and the memory cell 956.
  • Memory cell 953, memory cell 954, memory cell 955, and memory cell 956, in which an OS transistor is used as transistor M2, are one embodiment of NOSRAM.
  • Si transistors may be used as transistor M3.
  • Si transistors can increase the field effect mobility and can also be used as p-channel transistors, allowing for greater freedom in circuit design.
  • the memory cell can be configured as a unipolar circuit.
  • FIG. 22G shows a three-transistor, one-capacitor gain cell type memory cell 957.
  • the memory cell 957 has transistors M4 to M6 and a capacitative element CC.
  • the first terminal of transistor M4 is connected to the first terminal of capacitance element CC
  • the second terminal of transistor M4 is connected to wiring BIL
  • the gate of transistor M4 is connected to wiring WOL
  • the back gate of transistor M4 is connected to wiring BGL.
  • the second terminal of capacitance element CC is connected to the first terminal of transistor M5 and wiring GNDL.
  • the second terminal of transistor M5 is connected to the first terminal of transistor M6, and the gate of transistor M5 is connected to the first terminal of capacitance element CC.
  • the second terminal of transistor M6 is connected to wiring BIL, and the gate of transistor M6 is connected to wiring RWL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a write word line
  • the wiring RWL functions as a read word line.
  • the wiring GNDL is a wiring that provides a low-level potential.
  • Data is written by applying a high-level potential to the wiring WOL, turning on the transistor M4, and bringing the wiring BIL and the first terminal of the capacitance element CC into electrical continuity. Specifically, when the transistor M4 is on, a potential corresponding to the information to be recorded is applied to the wiring BIL, and the potential is written to the first terminal of the capacitance element CC and the gate of the transistor M5. Then, a low-level potential is applied to the wiring WOL, turning off the transistor M4, thereby retaining the potential of the first terminal of the capacitance element CC and the potential of the gate of the transistor M5.
  • Data is read by precharging the wiring BIL with a predetermined potential, then electrically floating the wiring BIL, and applying a high-level potential to the wiring RWL. Since the wiring RWL is at a high-level potential, the transistor M6 is turned on, and the wiring BIL and the second terminal of the transistor M5 are in a conductive state. At this time, the potential of the wiring BIL is applied to the second terminal of the transistor M5, and the potential of the second terminal of the transistor M5 and the potential of the wiring BIL change depending on the potential held in the first terminal of the capacitance element CC (or the gate of the transistor M5).
  • the potential held in the first terminal of the capacitance element CC (or the gate of the transistor M5) can be read.
  • the information written in this memory cell can be read from the potential held in the first terminal of the capacitance element CC (or the gate of the transistor M5).
  • Si transistors may be used as transistors M5 and M6. As mentioned above, Si transistors may have higher field-effect mobility than OS transistors depending on the crystal state of the silicon used in the semiconductor layer.
  • the memory cell can be configured as a unipolar circuit.
  • OS-SRAM 22H shows an example of a static random access memory (SRAM) using an OS transistor.
  • SRAM static random access memory
  • OS-SRAM oxide semiconductor SRAM
  • a memory cell 958 shown in FIG. 22H is a memory cell of an SRAM capable of backing up data.
  • Memory cell 958 includes transistors M7 to M10, transistors MS1 to MS4, and capacitors CD1 and CD2. Note that transistors MS1 and MS2 are p-channel transistors, and transistors MS3 and MS4 are n-channel transistors.
  • the first terminal of transistor M7 is connected to the wiring BIL, and the second terminal of transistor M7 is connected to the first terminal of transistor MS1, the first terminal of transistor MS3, the gate of transistor MS2, the gate of transistor MS4, and the first terminal of transistor M10.
  • the gate of transistor M7 is connected to the wiring WOL.
  • the first terminal of transistor M8 is connected to the wiring BILB, and the second terminal of transistor M8 is connected to the first terminal of transistor MS2, the first terminal of transistor MS4, the gate of transistor MS1, the gate of transistor MS3, and the first terminal of transistor M9.
  • the gate of transistor M8 is connected to the wiring WOL.
  • the second terminal of transistor MS1 is connected to the wiring VDL.
  • the second terminal of transistor MS2 is connected to the wiring VDL.
  • the second terminal of transistor MS3 is connected to the wiring GNDL.
  • the second terminal of transistor MS4 is connected to the wiring GNDL.
  • the second terminal of transistor M9 is connected to the first terminal of capacitance element CD1, and the gate of transistor M9 is connected to wiring BRL.
  • the second terminal of transistor M10 is connected to the first terminal of capacitance element CD2, and the gate of transistor M10 is connected to wiring BRL.
  • the second terminal of the capacitance element CD1 is connected to the wiring GNDL, and the second terminal of the capacitance element CD2 is connected to the wiring GNDL.
  • the wiring BIL and the wiring BILB function as bit lines
  • the wiring WOL functions as a word line
  • the wiring BRL is a wiring that controls the on/off state of the transistors M9 and M10.
  • the wiring VDL is a wiring that provides a high-level potential
  • the wiring GNDL is a wiring that provides a low-level potential.
  • Data is written by applying a high-level potential to the wiring WOL and a high-level potential to the wiring BRL. Specifically, when the transistor M10 is on, a potential corresponding to the information to be recorded is applied to the wiring BIL, and the potential is written to the second terminal side of the transistor M10.
  • the memory cell 958 forms an inverter loop with the transistors MS1 and MS2, an inverted signal of the data signal corresponding to the potential is input to the second terminal of the transistor M8. Since the transistor M8 is on, the potential applied to the wiring BIL, i.e., the inverted signal of the signal input to the wiring BIL, is output to the wiring BILB. Also, since the transistors M9 and M10 are on, the potential of the second terminal of the transistor M7 and the potential of the second terminal of the transistor M8 are held in the first terminal of the capacitance element CD2 and the first terminal of the capacitance element CD1, respectively.
  • a low-level potential is applied to the wiring WOL and a low-level potential is applied to the wiring BRL to turn off the transistors M7 to M10, thereby holding the potential of the first terminal of the capacitance element CD1 and the first terminal of the capacitance element CD2.
  • the wirings BIL and BILB are precharged to a predetermined potential beforehand, and then a high-level potential is applied to the wiring WOL and a high-level potential is applied to the wiring BRL.
  • the potential of the first terminal of the capacitance element CD1 is refreshed by the inverter loop of the memory cell 958 and output to the wiring BILB.
  • the potential of the first terminal of the capacitance element CD2 is refreshed by the inverter loop of the memory cell 958 and output to the wiring BIL.
  • the potentials of the wirings BIL and BILB change from the precharged potentials to the potential of the first terminal of the capacitance element CD2 and the potential of the first terminal of the capacitance element CD1, respectively, so that the potential held in the memory cell can be read from the potential of the wiring BIL or wiring BILB.
  • OS transistors As the transistors M7 to M10. This allows the written data to be held for a long time by the transistors M7 to M10, so that the frequency of refreshing the memory cells can be reduced. Alternatively, the refresh operation of the memory cells can be made unnecessary. Note that in FIG. 22H, the backgates of the transistors M7 to M10 are omitted.
  • Si transistors may be used as transistors MS1 to MS4.
  • the driving circuit 910 and memory array 920 of the semiconductor device 900 may be provided on the same plane. Also, as shown in FIG. 23A, the driving circuit 910 and memory array 920 may be provided overlapping each other. By providing the driving circuit 910 and memory array 920 overlapping each other, the signal propagation distance can be shortened. Also, as shown in FIG. 23B, the memory array 920 may be provided in multiple layers on the driving circuit 910.
  • Figure 24 shows a block diagram of the arithmetic unit 960.
  • the arithmetic unit 960 shown in Figure 24 can be applied to a CPU, for example.
  • the arithmetic unit 960 can also be applied to processors such as a GPU (Graphics Processing Unit), a TPU (Tensor Processing Unit), and an NPU (Neural Processing Unit) that have a large number (several tens to several hundreds) of processor cores capable of parallel processing more than a CPU.
  • processors such as a GPU (Graphics Processing Unit), a TPU (Tensor Processing Unit), and an NPU (Neural Processing Unit) that have a large number (several tens to several hundreds) of processor cores capable of parallel processing more than a CPU.
  • the arithmetic device 960 shown in FIG. 24 has an ALU 991 (ALU: Arithmetic logic unit, arithmetic circuit), an ALU controller 992, an instruction decoder 993, an interrupt controller 994, a timing controller 995, a register 996, a register controller 997, a bus interface 998, a cache 999, and a cache interface 989 on a substrate 990.
  • the substrate 990 is a semiconductor substrate, an SOI substrate, a glass substrate, or the like. It may have a rewritable ROM and a ROM interface.
  • the cache 999 and the cache interface 989 may be provided on separate chips.
  • the cache 999 is connected to a main memory provided on a separate chip via a cache interface 989.
  • the cache interface 989 has a function of supplying a portion of the data held in the main memory to the cache 999.
  • the cache interface 989 also has a function of outputting a portion of the data held in the cache 999 to the ALU 991 or register 996, etc. via the bus interface 998.
  • a memory array 920 can be provided by stacking it on the arithmetic unit 960.
  • the memory array 920 can be used as a cache.
  • the cache interface 989 may have a function of supplying data held in the memory array 920 to the cache 999.
  • a drive circuit 910 is included as part of the cache interface 989.
  • the arithmetic device 960 shown in FIG. 24 is merely an example of a simplified configuration, and the actual arithmetic device 960 has a wide variety of configurations depending on the application.
  • the more cores there are, the more preferable it is, but for example, two, preferably four, more preferably eight, even more preferably twelve, and even more preferably sixteen or more.
  • the number of bits that the arithmetic device 960 can handle in its internal arithmetic circuit, data bus, etc. can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, etc.
  • Instructions input to the arithmetic unit 960 via the bus interface 998 are input to the instruction decoder 993, decoded, and then input to the ALU controller 992, the interrupt controller 994, the register controller 997, and the timing controller 995.
  • the ALU controller 992, interrupt controller 994, register controller 997, and timing controller 995 perform various controls based on the decoded instructions. Specifically, the ALU controller 992 generates a signal for controlling the operation of the ALU 991. In addition, the interrupt controller 994 determines and processes interrupt requests from external input/output devices, peripheral circuits, etc. based on their priority and mask state while the arithmetic device 960 is executing a program. The register controller 997 generates an address for the register 996, and reads and writes to the register 996 depending on the state of the arithmetic device 960.
  • the timing controller 995 also generates signals that control the timing of the operations of the ALU 991, the ALU controller 992, the instruction decoder 993, the interrupt controller 994, and the register controller 997.
  • the timing controller 995 includes an internal clock generating unit that generates an internal clock signal based on a reference clock signal, and supplies the internal clock signal to the various circuits described above.
  • the register controller 997 selects the holding operation in the register 996 according to instructions from the ALU 991. That is, it selects whether the memory cells in the register 996 will hold data using flip-flops or using capacitive elements. If holding data using flip-flops is selected, a power supply potential is supplied to the memory cells in the register 996. If holding data in capacitive elements is selected, the data is rewritten to the capacitive elements, and the supply of power supply potential to the memory cells in the register 996 can be stopped.
  • Figs. 25A and 25B show perspective views of a semiconductor device 970A.
  • the semiconductor device 970A has a layer 930 in which a memory array is provided on the arithmetic device 960.
  • the layer 930 has memory arrays 920L1, 920L2, and 920L3.
  • the arithmetic device 960 and each memory array have overlapping areas.
  • Fig. 25B shows the arithmetic device 960 and layer 930 separated.
  • connection distance between them can be shortened. This allows the communication speed between them to be increased. In addition, the short connection distance allows for reduced power consumption.
  • a method for stacking the layer 930 having a memory array and the arithmetic device 960 As a method for stacking the layer 930 having a memory array and the arithmetic device 960, a method of stacking the layer 930 having a memory array directly on the arithmetic device 960 (also called monolithic stacking) may be used, or a method of forming the arithmetic device 960 and the layer 930 on different substrates, bonding the two substrates, and electrically connecting them using a through via or conductive film bonding technology (such as Cu-Cu bonding) may be used.
  • the former method does not require consideration of misalignment during bonding, so it is possible to reduce not only the chip size but also the manufacturing cost.
  • the arithmetic device 960 does not have a cache 999, and the memory arrays 920L1, 920L2, and 920L3 provided in the layer 930 can each be used as a cache.
  • the memory array 920L1 can be used as an L1 cache (also called a level 1 cache)
  • the memory array 920L2 can be used as an L2 cache (also called a level 2 cache)
  • the memory array 920L3 can be used as an L3 cache (also called a level 3 cache).
  • the memory array 920L3 has the largest capacity and is accessed the least frequently.
  • the memory array 920L1 has the smallest capacity and is accessed the most frequently.
  • each memory array provided in the layer 930 can be used as a lower-level cache or a main memory.
  • the main memory has a larger capacity than the cache and is accessed less frequently.
  • a driving circuit 910L1, a driving circuit 910L2, and a driving circuit 910L3 are provided.
  • the driving circuit 910L1 is connected to the memory array 920L1 via a connection electrode 940L1.
  • the driving circuit 910L2 is connected to the memory array 920L2 via a connection electrode 940L2
  • the driving circuit 910L3 is connected to the memory array 920L3 via a connection electrode 940L3.
  • the drive circuit 910L1 may function as part of the cache interface 989, or the drive circuit 910L1 may be configured to be connected to the cache interface 989.
  • the drive circuit 910L2 and the drive circuit 910L3 may also function as part of the cache interface 989, or may be configured to be connected to it.
  • the control circuit 912 can cause some of the multiple memory cells 950 in the semiconductor device 900 to function as RAM based on a signal supplied from the arithmetic device 960.
  • the semiconductor device 900 can cause some of the multiple memory cells 950 to function as a cache, and the other part to function as a main memory. In other words, the semiconductor device 900 can function both as a cache and as a main memory.
  • the semiconductor device 900 according to one aspect of the present invention can function as, for example, a universal memory.
  • a layer 930 having one memory array 920 may be provided on top of the computing device 960.
  • Figure 26A shows a perspective view of the semiconductor device 970B.
  • one memory array 920 can be divided into multiple areas, each of which can be used for different functions.
  • Figure 26A shows an example in which area L1 is used as an L1 cache, area L2 is used as an L2 cache, and area L3 is used as an L3 cache.
  • the capacity of each of areas L1 to L3 can be changed according to the situation. For example, if it is desired to increase the capacity of the L1 cache, this can be achieved by increasing the area of area L1. With such a configuration, it is possible to improve the efficiency of calculation processing and increase the processing speed.
  • Figure 26B shows a perspective view of semiconductor device 970C.
  • the semiconductor device 970C has a layer 930L1 having a memory array 920L1 stacked on top of a layer 930L2 having a memory array 920L2, and a layer 930L3 having a memory array 920L3 stacked on top of that.
  • the memory array 920L1 which is physically closest to the computing device 960, can be used as a higher-level cache
  • the memory array 920L3, which is physically farthest from the computing device 960 can be used as a lower-level cache or main memory. With this configuration, the capacity of each memory array can be increased, thereby further improving processing power.
  • Figure 27A shows various storage devices used in semiconductor devices by hierarchy. The higher the storage device, the faster the operating speed is required, and the lower the storage device, the larger the storage capacity and the higher the recording density are required.
  • a processor such as a CPU, an L1 cache, an L2 cache, an L3 cache, a main memory, storage, etc. Note that, although an example having up to an L3 cache is shown here, it is also possible to have even lower-level caches.
  • Registers also have the function of storing setting information for the processor.
  • a cache has the function of duplicating and storing a portion of the data stored in the main memory. By duplicating frequently used data and storing it in the cache, the speed of accessing the data can be increased.
  • the storage capacity required for a cache is less than that of the main memory, but it is required to operate at a faster speed than the main memory.
  • data that is rewritten in the cache is duplicated and supplied to the main memory.
  • the main memory has the function of holding programs, data, etc. read from storage.
  • Storage has the function of holding data that requires long-term storage and various programs used by processing units. Therefore, storage requires a large memory capacity and high recording density rather than an operating speed.
  • a high-capacity, non-volatile storage device such as 3D NAND can be used.
  • a storage device (OS memory) using an oxide semiconductor according to one embodiment of the present invention has a high operating speed and can retain data for a long period of time. Therefore, as shown in FIG. 27A, the storage device according to one embodiment of the present invention can be suitably used in both the hierarchy where the cache is located and the hierarchy where the main memory is located. In addition, the storage device according to one embodiment of the present invention can also be applied to the hierarchy where the storage is located.
  • Figure 27B also shows an example in which SRAM is used for part of the cache and an OS memory according to one aspect of the present invention is used for the other part.
  • the lowest level cache can be called an LLC (Last Level cache).
  • LLC Low Level cache
  • the OS memory of one embodiment of the present invention has a fast operating speed and is capable of retaining data for a long period of time, making it suitable for use as an LLC. Note that the OS memory of one embodiment of the present invention can also be applied to an FLC (Final Level cache).
  • a configuration can be used in which SRAM is used for the higher-level cache (L1 cache, L2 cache, etc.) and the OS memory of one aspect of the present invention is used for the LLC. Also, as shown in FIG. 27B, not only the OS memory but also DRAM can be used for the main memory.
  • the semiconductor device of one embodiment of the present invention can be used for a display device or a module having the display device.
  • the module having the display device include a module in which a connector such as a flexible printed circuit (hereinafter, referred to as FPC) or a TCP (Tape Carrier Package) is attached to the display device, and a module in which an integrated circuit (IC) is mounted by a COG (Chip On Glass) method, a COF (Chip On Film) method, or the like.
  • FPC flexible printed circuit
  • TCP Tape Carrier Package
  • the display device of this embodiment may also have a function as a touch panel.
  • various detection elements also called sensor elements
  • various detection elements that can detect the proximity or contact of a detectable object such as a finger can be applied to the display device.
  • Sensor types include, for example, capacitance type, resistive film type, surface acoustic wave type, infrared type, optical type, and pressure sensitive type.
  • Examples of the capacitance type include a surface capacitance type and a projected capacitance type.
  • Examples of the projected capacitance type include a self-capacitance type and a mutual capacitance type.
  • the mutual capacitance type is preferable because it allows simultaneous multi-point detection.
  • touch panels examples include out-cell, on-cell, and in-cell types.
  • an in-cell touch panel is one in which electrodes constituting a sensing element are provided on one or both of the substrate supporting the display element and the opposing substrate.
  • Display module 28A shows a perspective view of the display module 170.
  • the display module 170 includes a display device 600A and an FPC 298. Note that the display device included in the display module 170 is not limited to the display device 600A and may be a display device 600B described later.
  • the display module 170 has a substrate 291 and a substrate 299.
  • the display module 170 has a display section 297.
  • the display section 297 is an area that displays an image in the display module 170, and is an area in which light from each pixel provided in a pixel section 294 described later can be viewed.
  • Figure 28B shows a perspective view that shows a schematic configuration on the substrate 291 side.
  • a circuit portion 292 On the substrate 291, a circuit portion 292, a pixel circuit portion 293 on the circuit portion 292, and a pixel portion 294 on the pixel circuit portion 293 are stacked.
  • a terminal portion 295 for connecting to an FPC 298 is provided in a portion of the substrate 291 that does not overlap with the pixel portion 294.
  • the terminal portion 295 and the circuit portion 292 are electrically connected by a wiring portion 296 that is composed of multiple wirings.
  • the semiconductor device of one embodiment of the present invention can be used as one or both of the circuit portion 292 and the pixel circuit portion 293.
  • the pixel section 294 has a number of pixels 294a arranged periodically. An enlarged view of one pixel 294a is shown on the right side of FIG. 28B.
  • FIG. 28B shows an example in which one pixel 294a has a subpixel 130R that emits red light, a subpixel 130G that emits green light, and a subpixel 130B that emits blue light.
  • the subpixel has a display element.
  • Various elements can be used as the display element, including, for example, a liquid crystal element and a light-emitting element.
  • a shutter-type or optical interference-type MEMS (Micro Electro Mechanical Systems) element a display element using a microcapsule type, an electrophoresis type, an electrowetting type, or an electronic liquid powder (registered trademark) type can also be used.
  • a QLED Quantum-dot LED
  • a light source and color conversion technology using quantum dot materials may be used.
  • light-emitting elements include self-emitting light-emitting elements such as LEDs (Light Emitting Diodes), OLEDs (Organic LEDs), and semiconductor lasers. Examples of LEDs that can be used include mini LEDs and micro LEDs.
  • the pixel arrangement in the display device of this embodiment is not particularly limited, and various methods can be applied.
  • Examples of pixel arrangements include a stripe arrangement, an S-stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, and a Pentile arrangement.
  • Figure 28B shows an example in which a stripe arrangement is applied to the pixel arrangement.
  • the pixel circuit section 293 has a number of pixel circuits 293a arranged periodically.
  • One pixel circuit 293a is a circuit that controls the driving of multiple elements in one pixel 294a.
  • One pixel circuit 293a can be configured to have three circuits that control the light emission of one light-emitting element.
  • the pixel circuit 293a can be configured to have at least one selection transistor, one current control transistor (drive transistor), and a capacitance for each light-emitting element. At this time, a gate signal is input to the gate of the selection transistor, and a source signal is input to the source. This realizes an active matrix display device.
  • the circuit portion 292 has a circuit that drives each pixel circuit 293a of the pixel circuit portion 293.
  • a gate line driver circuit and a source line driver circuit.
  • it may have at least one of an arithmetic circuit, a memory circuit, a power supply circuit, etc.
  • the FPC 298 functions as wiring for supplying a video signal, a power supply potential, etc. from the outside to the circuit section 292.
  • An IC may also be mounted on the FPC 298.
  • the display module 170 can be configured such that one or both of the pixel circuit section 293 and the circuit section 292 are stacked below the pixel section 294, so that the aperture ratio (effective display area ratio) of the display section 297 can be made extremely high.
  • the pixels 294a can be arranged at an extremely high density, so that the resolution of the display section 297 can be made extremely high.
  • Such a display module 170 has extremely high resolution and can therefore be suitably used in VR devices such as HMDs or glasses-type AR devices. For example, even in a configuration in which the display section of the display module 170 is viewed through a lens, the display module 170 has an extremely high resolution display section 297, so that even if the display section is enlarged with a lens, the pixels are not visible, allowing for a highly immersive display.
  • the display module 170 is not limited to this and can be suitably used in electronic devices with relatively small display sections. For example, it can be suitably used in the display section of a wearable electronic device such as a wristwatch.
  • Display Device Configuration Example 1 29 shows a cross-sectional view of a display device 600A.
  • the display device 600A is an example of a display device to which an MML (metal maskless) structure is applied.
  • the display device 600A has a light-emitting element manufactured without using a fine metal mask.
  • the island-shaped light-emitting layer in the light-emitting element of a display device to which the MML structure is applied is formed by depositing a light-emitting layer on one surface and then processing it using a photolithography method. This makes it possible to realize a high-definition display device or a display device with a high aperture ratio, which has been difficult to achieve until now. Furthermore, since the light-emitting layer can be made separately for each color, a display device with extremely vivid images, high contrast, and high display quality can be realized.
  • a display device is composed of three types of light-emitting elements, one that emits blue light, one that emits green light, and one that emits red light
  • three types of island-shaped light-emitting layers can be formed by repeating the deposition of the light-emitting layer and processing by photolithography three times.
  • Devices with an MML structure can be manufactured without using a metal mask, and therefore can exceed the upper limit of definition resulting from the alignment accuracy of the metal mask. Furthermore, when devices are manufactured without using a metal mask, the equipment required for manufacturing the metal mask and the process of cleaning the metal mask can be eliminated. Furthermore, since the same or similar equipment as that used to manufacture transistors can be used for photolithography processing, there is no need to introduce special equipment to manufacture devices with an MML structure. In this way, the MML structure makes it possible to keep manufacturing costs low, and is therefore suitable for mass production of devices.
  • a display device to which the MML structure is applied there is no need to artificially increase the resolution by applying a special pixel arrangement such as a Pentile arrangement, so it is possible to realize a display device with high resolution (for example, 500 ppi or more, 1000 ppi or more, 2000 ppi or more, 3000 ppi or more, or 5000 ppi or more) with a so-called stripe arrangement in which R, G, and B sub-pixels are each arranged in one direction.
  • a special pixel arrangement such as a Pentile arrangement
  • the sacrificial layer may remain in the completed display device, or may be removed during the manufacturing process.
  • the sacrificial layer 618a shown in Figures 29 and 30 is a part of the sacrificial layer that was provided on the light-emitting layer.
  • the display device 600A shown in FIG. 29 is a schematic cross-sectional view of a display device (semiconductor device) according to one embodiment of the present invention.
  • the display device 600A has a configuration in which a pixel circuit, a driver circuit, and the like are provided over a substrate 410.
  • a wiring layer 670 is also illustrated in the display device 600A shown in FIG. 29, in addition to the element layer 620, the element layer 630, and the element layer 660.
  • the wiring layer 670 is a layer in which wiring is provided.
  • the element layer 630 is preferably provided with a pixel circuit of the display device.
  • the element layer 620 is preferably provided with a driver circuit of the display device (one or both of a gate driver and a source driver).
  • the element layer 620 may also be provided with one or more types of circuits such as an arithmetic circuit and a memory circuit.
  • the element layer 620 has, as an example, a substrate 410 on which a transistor 400d is formed.
  • a wiring layer 670 is provided above the transistor 400d, and the wiring layer 670 has wiring that electrically connects the transistor 400d to a conductive layer or a transistor (conductive layer 514 in FIG. 29) provided in the element layer 630.
  • An element layer 630 and an element layer 660 are provided above the wiring layer 670, and the element layer 630 has, as an example, a transistor MTCK.
  • the element layer 660 has a light-emitting element 650 (light-emitting element 650R, light-emitting element 650G, and light-emitting element 650B in FIG. 29) and the like.
  • Transistor 400d is an example of a transistor included in element layer 620.
  • Transistor MTCK is an example of a transistor included in element layer 630.
  • the light-emitting elements (light-emitting element 650R, light-emitting element 650G, and light-emitting element 650B) are an example of a light-emitting element included in element layer 660.
  • the substrate 410 may be a semiconductor substrate (for example, a single crystal substrate made of silicon or germanium).
  • the substrate 410 may be, for example, an SOI (Silicon On Insulator) substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, a substrate having stainless steel foil, a tungsten substrate, a substrate having tungsten foil, a flexible substrate, a laminated film, paper containing a fibrous material, or a base film.
  • the substrate 410 is described as a semiconductor substrate having silicon as a material. Therefore, the transistors included in the element layer 620 may be Si transistors.
  • the transistor 400d has an element isolation layer 412, a conductive layer 416, an insulating layer 415, an insulating layer 417, a semiconductor region 413 formed of a part of the substrate 410, and a low-resistance region 414a and a low-resistance region 414b that function as a source region or a drain region. Therefore, the transistor 400d is a Si transistor. Note that although FIG. 29 shows a configuration in which one of the source and drain of the transistor 400d is electrically connected to the conductive layer 514 provided in the element layer 630 through the conductive layer 428, the conductive layer 430, and the conductive layer 456, the electrical connection configuration of the display device of one embodiment of the present invention is not limited thereto.
  • the transistor 400d can be a Fin type by, for example, covering the top surface and the side surface in the channel width direction of the semiconductor region 413 with the conductive layer 416 via the insulating layer 415 that functions as a gate insulating layer.
  • the transistor 400d By making the transistor 400d a Fin type, the effective channel width can be increased, and the on characteristics of the transistor 400d can be improved. In addition, the contribution of the electric field of the gate electrode can be increased, and therefore the off characteristics of the transistor 400d can be improved.
  • the transistor 400d may be a planar type instead of a Fin type.
  • the transistor 400d may be either a p-channel type or an n-channel type. Alternatively, multiple transistors 400d may be provided, and both p-channel and n-channel types may be used.
  • the region in which the channel of the semiconductor region 413 is formed, the region nearby, and the low resistance region 414a and low resistance region 414b that become the source region or drain region preferably contain a silicon-based semiconductor, specifically, single crystal silicon.
  • each of the above-mentioned regions may be formed using, for example, germanium, silicon germanium, gallium arsenide, aluminum gallium arsenide, or gallium nitride.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 400d may be, for example, a HEMT (High Electron Mobility Transistor) using gallium arsenide and aluminum gallium arsenide.
  • HEMT High Electron Mobility Transistor
  • the conductive layer 416 functioning as a gate electrode can be made of a semiconductor material such as silicon containing an element that imparts n-type conductivity, such as arsenic or phosphorus, or an element that imparts p-type conductivity, such as boron or aluminum.
  • the conductive layer 416 can be made of a conductive material such as a metal material, an alloy material, or a metal oxide material.
  • the work function is determined by the material of the conductive layer, so the threshold voltage of the transistor can be adjusted by selecting the material of the conductive layer. Specifically, it is preferable to use one or both of titanium nitride and tantalum nitride as the conductive layer. Furthermore, in order to achieve both conductivity and embeddability, it is preferable to use one or both of tungsten and aluminum as a laminated layer for the conductive layer, and in particular, it is preferable to use tungsten in terms of heat resistance.
  • the element isolation layer 412 is provided to isolate multiple transistors formed on the substrate 410 from each other.
  • the element isolation layer can be formed, for example, by using a local oxidation of silicon (LOCOS) method, a shallow trench isolation (STI) method, or a mesa isolation method.
  • LOC local oxidation of silicon
  • STI shallow trench isolation
  • an insulating layer 420 and an insulating layer 422 are stacked in this order from the substrate 410 side.
  • the insulating layer 420 and the insulating layer 422 for example, one or more selected from silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, and aluminum nitride can be used.
  • the insulating layer 422 may function as a planarizing film that planarizes steps caused by the insulating layer 420 and the transistor 400d covered by the insulating layer 422.
  • the top surface of the insulating layer 422 may be planarized by a planarization process using a CMP method or the like to improve the planarity.
  • a conductive layer 428 is embedded in the insulating layer 420 and the insulating layer 422, and connects to the transistor MTCK and the like that are provided above the insulating layer 422.
  • the conductive layer 428 functions as a plug or wiring.
  • a wiring layer 670 is provided on the transistor 400d.
  • the wiring layer 670 includes, for example, an insulating layer 424, an insulating layer 426, a conductive layer 430, an insulating layer 450, an insulating layer 452, an insulating layer 454, and a conductive layer 456.
  • An insulating layer 424 and an insulating layer 426 are stacked in this order on the insulating layer 422 and the conductive layer 428.
  • An opening is formed in the insulating layer 424 and the insulating layer 426 in the region overlapping the conductive layer 428.
  • a conductive layer 430 is embedded in the opening.
  • Insulating layer 450, insulating layer 452, and insulating layer 454 are stacked in this order on insulating layer 426 and conductive layer 430. In the region overlapping with conductive layer 430, openings are formed in insulating layer 450, insulating layer 452, and insulating layer 454. Conductive layer 456 is embedded in the opening.
  • the conductive layer 430 and the conductive layer 456 function as a plug or wiring that connects to the transistor 400d.
  • an insulating layer having a barrier property against one or more selected from hydrogen, oxygen, and water for the insulating layer 424 and the insulating layer 450, similar to the insulating layer 592 described later. It is also preferable to use an insulating layer having a relatively low relative dielectric constant for the insulating layer 426, the insulating layer 452, and the insulating layer 454, similar to the insulating layer 594 described later, in order to reduce parasitic capacitance generated between wirings.
  • the insulating layer 426, the insulating layer 452, and the insulating layer 454 function as an interlayer insulating film and a planarizing film.
  • the conductive layer 456 includes a conductive layer having barrier properties against one or more selected from hydrogen, oxygen, and water.
  • tantalum nitride may be used as the insulating layer having a barrier property against hydrogen.
  • tantalum nitride and tungsten which has high conductivity, it is possible to suppress diffusion of hydrogen from the transistor 400d while maintaining the conductivity of the wiring.
  • the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulating layer 450 having a barrier property against hydrogen.
  • An insulating layer 513 is provided above the insulating layer 454 and the conductive layer 456.
  • An insulating layer IS1 is provided on the insulating layer 513.
  • a conductive layer 514 that functions as a plug or wiring is embedded in the insulating layer IS1 and the insulating layer 513. This allows the transistor 400d to be electrically connected to the conductive layer 514 provided in the element layer 630. Alternatively, one of the source or drain of the transistor MTCK and one of the source or drain of the transistor 400d may be electrically connected.
  • a transistor MTCK is provided on the insulating layer IS1.
  • An insulating layer IS3, an insulating layer 574, and an insulating layer 581 are stacked in this order on the transistor MTCK.
  • a conductive layer MPG that functions as a plug or wiring is embedded in the insulating layers IS3, 574, and 581.
  • the insulating layer 574 preferably has a function of suppressing the diffusion of impurities such as water and hydrogen (e.g., hydrogen atoms and/or hydrogen molecules).
  • the insulating layer 574 preferably functions as a barrier insulating film that suppresses the impurities from being mixed into the transistor MTCK.
  • the insulating layer 574 also preferably has a function of suppressing the diffusion of oxygen (e.g., oxygen atoms and/or oxygen molecules).
  • the insulating layer 574 preferably has lower oxygen permeability than the insulating layer IS2 and the insulating layer IS3.
  • the insulating layer 574 preferably functions as a barrier insulating film that suppresses the diffusion of impurities such as water and hydrogen. Therefore, the insulating layer 574 is preferably made of an insulating material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N2O , NO, and NO2 ), and copper atoms (the impurities are unlikely to permeate through the insulating material). Alternatively, it is preferable to use an insulating material that has a function of suppressing the diffusion of oxygen (e.g., oxygen atoms and/or oxygen molecules) (the oxygen is unlikely to permeate through the insulating material).
  • oxygen e.g., oxygen atoms and/or oxygen molecules
  • the materials that can be used for insulating layers that have the function of suppressing the permeation of impurities and oxygen, as exemplified in embodiment 1, can be used.
  • the insulating layer 574 it is preferable to use aluminum oxide or silicon nitride for the insulating layer 574. This can prevent impurities such as water and hydrogen from diffusing from above the insulating layer 574 to the transistor MTCK. Alternatively, it can prevent oxygen contained in the insulating layer IS3, etc. from diffusing above the insulating layer 574.
  • the insulating layer 581 is a film that functions as an interlayer film, and preferably has a lower dielectric constant than the insulating layer 574.
  • the dielectric constant of the insulating layer 581 is preferably less than 4, and more preferably less than 3.
  • the dielectric constant of the insulating layer 581 is preferably 0.7 times or less, and more preferably 0.6 times or less, the dielectric constant of the insulating layer 574.
  • the concentration of impurities such as water and hydrogen in the insulating layer 581 is reduced.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride can be used for the insulating layer 581.
  • silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having vacancies can be used for the insulating layer 581.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having vacancies are preferable because they can easily form a region containing oxygen that is desorbed by heating.
  • resin can be used for the insulating layer 581.
  • the material that can be applied to the insulating layer 581 may be an appropriate combination of the above-mentioned materials.
  • Insulating layer 592 and insulating layer 594 are laminated in this order on insulating layer 574 and insulating layer 581.
  • an insulating film having a barrier property that prevents impurities such as water and hydrogen from diffusing from the substrate 410 and the transistor MTCK to a region above the insulating layer 592 (for example, a region where the light-emitting element 650R, the light-emitting element 650G, and the light-emitting element 650B are provided) is preferably used. Therefore, for the insulating layer 592, an insulating material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, and water molecules (the impurities are unlikely to permeate through the insulating material) is preferably used.
  • an insulating material having a function of suppressing the diffusion of impurities such as nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (for example, N 2 O, NO, and NO 2 ), and copper atoms (the oxygen is unlikely to permeate through the insulating material) is preferably used.
  • the insulating layer 592 has a function of suppressing the diffusion of oxygen (for example, one or both of oxygen atoms and oxygen molecules).
  • One example of a film that has barrier properties against hydrogen is silicon nitride formed by the CVD method.
  • the amount of desorption of hydrogen can be analyzed by, for example, thermal desorption spectrometry (TDS).
  • TDS thermal desorption spectrometry
  • the amount of desorption of hydrogen from the insulating layer 424, when the surface temperature of the film is in the range of 50° C. to 500° C. is preferably 10 ⁇ 10 15 atoms/cm 2 or less, and more preferably 5 ⁇ 10 15 atoms/cm 2 or less, per area of the insulating layer 424, as converted into hydrogen atoms, in TDS.
  • the insulating layer 594 is preferably an interlayer film having a low dielectric constant, similar to the insulating layer 581. For this reason, the insulating layer 594 can be made of a material that can be used for the insulating layer 581.
  • the insulating layer 594 has a lower dielectric constant than the insulating layer 592.
  • the dielectric constant of the insulating layer 594 is preferably less than 4, and more preferably less than 3.
  • the dielectric constant of the insulating layer 594 is preferably 0.7 times or less, and more preferably 0.6 times or less, the dielectric constant of the insulating layer 592.
  • a conductive layer MPG functioning as a plug or wiring is embedded in the insulating layer GI1 and the insulating layer IS3, and a conductive layer 596 functioning as a plug or wiring is embedded in the insulating layer 592 and the insulating layer 594.
  • the conductive layer MPG and the conductive layer 596 are electrically connected to a light-emitting element provided above the insulating layer 594.
  • a conductive layer having a function as a plug or wiring may be given the same reference symbol as a group of multiple structures.
  • the wiring and the plug connected to the wiring may be integrated. That is, there are cases where a part of the conductive layer functions as the wiring, and cases where a part of the conductive layer functions as the plug.
  • each plug and wiring for example, conductive layer MPG, conductive layer 428, conductive layer 430, conductive layer 456, conductive layer 514, and conductive layer 596
  • one or more conductive materials selected from metal materials, alloy materials, metal nitride materials, and metal oxide materials can be used in a single layer or a stacked layer. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and tungsten is preferably used. Alternatively, it is preferable to form the wiring from a low resistance conductive material such as aluminum or copper. By using a low resistance conductive material, the wiring resistance can be reduced.
  • Insulating layer 598 and insulating layer 599 are formed in sequence on insulating layer 594 and conductive layer 596.
  • the insulating layer 598 it is preferable to use an insulating layer having barrier properties against one or more of hydrogen, oxygen, and water as the insulating layer 598, similar to the insulating layer 592.
  • the insulating layer 599 it is preferable to use an insulating layer having a relatively low relative dielectric constant in order to reduce parasitic capacitance generated between wirings, similar to the insulating layer 594.
  • the insulating layer 599 functions as an interlayer insulating film and a planarizing film.
  • a light-emitting element 650 and a connection portion 640 are formed on the insulating layer 599.
  • connection portion 640 may be called a cathode contact portion, and is electrically connected to the cathode electrodes of the light-emitting elements 650R, 650G, and 650B.
  • a conductive layer formed in the same process and from the same material as the conductive layers 611a to 611c is electrically connected to the common electrode 615, which will be described later.
  • FIG. 29 shows an example in which the conductive layer is electrically connected to the common electrode 615 via the common layer 614, which will be described later, but the conductive layer and the common electrode 615 may be in direct contact.
  • connection portion 640 may be provided so as to surround the four sides of the display portion in a plan view, or may be provided within the display portion (e.g., between adjacent light-emitting elements 650) (not shown).
  • Light-emitting element 650R has conductive layer 611a as a pixel electrode.
  • light-emitting element 650G has conductive layer 611b as a pixel electrode
  • light-emitting element 650B has conductive layer 611c as a pixel electrode.
  • the conductive layers 611a, 611b, and 611c are each connected to the conductive layer 596 embedded in the insulating layer 594 via a conductive layer (plug) embedded in the insulating layer 599.
  • Light-emitting element 650R has layer 613a, a common layer 614 on layer 613a, and a common electrode 615 on common layer 614.
  • Light-emitting element 650G has layer 613b, a common layer 614 on layer 613b, and a common electrode 615 on common layer 614.
  • Light-emitting element 650B has layer 613c, a common layer 614 on layer 613c, and a common electrode 615 on common layer 614.
  • a metal, an alloy, an electrically conductive compound, a mixture thereof, and the like can be appropriately used as a material for forming a pair of electrodes (pixel electrode and common electrode) of a light-emitting element.
  • the material include metals such as aluminum, magnesium, titanium, chromium, manganese, iron, cobalt, nickel, copper, gallium, zinc, indium, tin, molybdenum, tantalum, tungsten, palladium, gold, platinum, silver, yttrium, and neodymium, and alloys containing these in appropriate combinations.
  • examples of the material include indium tin oxide (In-Sn oxide, also referred to as ITO), In-Si-Sn oxide (also referred to as ITSO), indium zinc oxide (In-Zn oxide), and In-W-Zn oxide.
  • examples of the material include alloys containing aluminum (aluminum alloys), such as an alloy of aluminum, nickel, and lanthanum (Al-Ni-La), and alloys containing silver, such as an alloy of silver and magnesium, and an alloy of silver, palladium, and copper (Ag-Pd-Cu, also referred to as APC).
  • Such materials include elements belonging to Group 1 or 2 of the periodic table (e.g., lithium, cesium, calcium, and strontium) that are not listed above, rare earth metals such as europium and ytterbium, and alloys containing appropriate combinations of these, graphene, etc.
  • the display device 600A uses an SBS structure.
  • the SBS structure allows the material and configuration to be optimized for each light-emitting element, which increases the freedom of material and configuration selection and makes it easier to improve brightness and reliability.
  • the display device 600A is also a top emission type.
  • transistors and the like can be arranged so as to overlap the light emitting region of the light emitting element, so the aperture ratio of the pixel can be increased compared to a bottom emission type.
  • layer 613a is formed so as to cover the upper surface and side surfaces of conductive layer 611a.
  • layer 613b is formed so as to cover the upper surface and side surfaces of conductive layer 611b.
  • layer 613c is formed so as to cover the upper surface and side surfaces of conductive layer 611c. Therefore, the entire region in which conductive layer 611a, conductive layer 611b, and conductive layer 611c are provided can be used as the light-emitting region of light-emitting element 650R, light-emitting element 650G, and light-emitting element 650B, and the aperture ratio of the pixel can be increased.
  • layer 613a and common layer 614 can be collectively referred to as the EL layer.
  • layer 613b and common layer 614 can be collectively referred to as the EL layer.
  • layer 613c and common layer 614 can be collectively referred to as the EL layer.
  • the EL layer has at least a light-emitting layer.
  • the light-emitting layer has one or more types of light-emitting materials.
  • a material that emits light of a color such as blue, purple, blue-purple, green, yellow-green, yellow, orange, or red is appropriately used.
  • a material that emits near-infrared light can also be used as the light-emitting material.
  • Examples of light-emitting materials that light-emitting elements have include fluorescent materials, phosphorescent materials, materials that exhibit thermally activated delayed fluorescence (thermally activated delayed fluorescence: TADF materials), and inorganic compounds (quantum dot materials, etc.).
  • the light-emitting layer may have one or more organic compounds (host material, assist material, etc.) in addition to the light-emitting substance (guest material).
  • the one or more organic compounds one or both of a substance with high hole transport properties (hole transport material) and a substance with high electron transport properties (electron transport material) can be used.
  • a bipolar substance a substance with high electron transport properties and hole transport properties
  • a TADF material may be used as the one or more organic compounds.
  • the EL layer may have one or more of a layer containing a substance with high hole injection properties (hole injection layer), a layer containing a hole transport material (hole transport layer), a layer containing a substance with high electron blocking properties (electron blocking layer), a layer containing a substance with high electron injection properties (electron injection layer), a layer containing an electron transport material (electron transport layer), and a layer containing a substance with high hole blocking properties (hole blocking layer).
  • the EL layer may contain one or both of a bipolar substance and a TADF material.
  • the light-emitting element can be made of either a low molecular weight compound or a high molecular weight compound, and may contain an inorganic compound.
  • the layers constituting the light-emitting element can be formed by a deposition method (including a vacuum deposition method), a transfer method, a printing method, an inkjet method, a coating method, or the like.
  • a single structure (a structure having only one light-emitting unit) or a tandem structure (a structure having multiple light-emitting units) may be applied to the light-emitting element.
  • the light-emitting unit has at least one light-emitting layer.
  • the tandem structure is a structure in which multiple light-emitting units are connected in series via a charge-generating layer. When a voltage is applied between a pair of electrodes, the charge-generating layer has a function of injecting electrons into one of the two light-emitting units and injecting holes into the other.
  • the tandem structure can be used to make a light-emitting element capable of emitting high-luminance light. Furthermore, the tandem structure can reduce the current required to obtain the same luminance compared to a single structure, and therefore can improve reliability.
  • the tandem structure can be called a stack structure.
  • color purity can be improved by adding a microcavity structure to the light-emitting element.
  • Layers 613a, 613b, and 613c are processed into island shapes by photolithography. Therefore, layers 613a, 613b, and 613c have a shape in which the angle between the top surface and the side surface is close to 90 degrees at the ends.
  • an organic film formed using FMM Fine Metal Mask
  • the top surface is formed in a slope shape over a range of 1 ⁇ m to 10 ⁇ m to the end, resulting in a shape in which it is difficult to distinguish between the top surface and the side surface.
  • top and side surfaces of layers 613a, 613b, and 613c are clearly distinguished. As a result, in adjacent layers 613a and 613b, one side surface of layer 613a and one side surface of layer 613b are arranged opposite each other. This is the same for any combination of layers 613a, 613b, and 613c.
  • Layer 613a, layer 613b, and layer 613c each have at least a light-emitting layer.
  • layer 613a has a light-emitting layer that emits red light
  • layer 613b has a light-emitting layer that emits green light
  • layer 613c has a light-emitting layer that emits blue light.
  • each light-emitting layer can be of a color other than cyan, magenta, yellow, or white.
  • the layers 613a, 613b, and 613c preferably have a light-emitting layer and a carrier transport layer (electron transport layer or hole transport layer) on the light-emitting layer. Since the surfaces of the layers 613a, 613b, and 613c may be exposed during the manufacturing process of the display device, providing a carrier transport layer on the light-emitting layer can prevent the light-emitting layer from being exposed to the outermost surface and reduce damage to the light-emitting layer. This can improve the reliability of the light-emitting element.
  • a carrier transport layer electron transport layer or hole transport layer
  • the common layer 614 has, for example, an electron injection layer or a hole injection layer.
  • the common layer 614 may have a stack of an electron transport layer and an electron injection layer, or a stack of a hole transport layer and a hole injection layer.
  • the common layer 614 is shared by the light-emitting element 650R, the light-emitting element 650G, and the light-emitting element 650B. Note that the common layer 614 does not have to be provided, and the entire EL layer of the light-emitting element may be provided in an island shape, such as the layer 613a, the layer 613b, and the layer 613c.
  • the common electrode 615 is shared by the light-emitting elements 650R, 650G, and 650B. As shown in FIG. 29, the common electrode 615 shared by the multiple light-emitting elements is electrically connected to a conductive layer included in the connection portion 640.
  • the insulating layer 625 preferably has a function as a barrier insulating layer against water and/or oxygen.
  • the insulating layer 625 preferably has a function of suppressing the diffusion of water and/or oxygen.
  • the insulating layer 625 preferably has a function of capturing or fixing (also referred to as gettering) water and/or oxygen.
  • the insulating layer 625 has a function as a barrier insulating layer or a gettering function, so that it is possible to suppress the intrusion of impurities (typically, water and/or oxygen) that may diffuse from the outside into each light-emitting element. With this structure, a highly reliable light-emitting element and a highly reliable display device can be provided.
  • the insulating layer 625 preferably has a low impurity concentration. This can prevent impurities from entering the EL layer from the insulating layer 625 and causing deterioration of the EL layer. In addition, by lowering the impurity concentration in the insulating layer 625, the barrier properties against water and/or oxygen can be improved. For example, it is desirable that the insulating layer 625 has a sufficiently low hydrogen concentration or a sufficiently low carbon concentration, or preferably both.
  • an insulating layer containing an organic material can be suitably used.
  • the organic material it is preferable to use a photosensitive organic resin, for example, a photosensitive resin composition containing an acrylic resin.
  • acrylic resin does not only refer to polymethacrylic acid ester or methacrylic resin, but may refer to acrylic polymers in a broad sense.
  • the organic materials that can be used for the insulating layer 627 are not limited to those mentioned above.
  • the insulating layer 627 may be made of acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimideamide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, or precursors of these resins.
  • the insulating layer 627 may be made of organic materials such as polyvinyl alcohol (PVA), polyvinyl butyral (PVB), polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin.
  • the insulating layer 627 may be made of, for example, a photoresist as a photosensitive resin. Examples of photosensitive resins include positive-type materials and negative-type materials.
  • the insulating layer 627 may be made of a material that absorbs visible light. By absorbing light emitted from the light-emitting element with the insulating layer 627, it is possible to suppress leakage of light from the light-emitting element to an adjacent light-emitting element through the insulating layer 627 (stray light). This can improve the display quality of the display device. In addition, since the display quality can be improved without using a polarizing plate in the display device, it is possible to reduce the weight and thickness of the display device.
  • Materials that absorb visible light include materials containing pigments such as black, materials containing dyes, resin materials with light absorbing properties (e.g., polyimide), and resin materials that can be used in color filters (color filter materials).
  • resin materials with light absorbing properties e.g., polyimide
  • color filter materials resin materials that can be used in color filters
  • by mixing three or more colors of color filter materials it is possible to create a resin layer that is black or close to black.
  • the insulating layer 627 can be formed using a wet film formation method such as spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating.
  • a wet film formation method such as spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating.
  • the insulating layer 627 is formed at a temperature lower than the heat resistance temperature of the EL layer.
  • the substrate temperature when forming the insulating layer 627 is typically 200°C or lower, preferably 180°C or lower, more preferably 160°C or lower, more preferably 150°C or lower, and more preferably 140°C or lower.
  • the insulating layer 627 preferably has a tapered shape on the side.
  • the taper angle is less than 90 degrees, preferably 60 degrees or less, and more preferably 45 degrees or less
  • the common layer 614 and common electrode 615 provided on the side end of the insulating layer 627 can be formed with good coverage without causing discontinuities or localized thinning. This can improve the in-plane uniformity of the common layer 614 and common electrode 615, and can improve the display quality of the display device.
  • the upper surface of the insulating layer 627 preferably has a convex curved shape.
  • the convex curved shape of the upper surface of the insulating layer 627 preferably has a shape that bulges gently toward the center.
  • Insulating layer 627 is also formed in the region between the two EL layers (e.g., the region between layers 613a and 613b). At this time, a portion of insulating layer 627 is disposed in a position sandwiched between a side edge of one EL layer (e.g., layer 613a) and a side edge of the other EL layer (e.g., layer 613b).
  • one end of the insulating layer 627 overlaps with the conductive layer 611a that functions as a pixel electrode, and the other end of the insulating layer 627 overlaps with the conductive layer 611b that functions as a pixel electrode.
  • the end of the insulating layer 627 can be formed on a flat or approximately flat region of the layer 613a (layer 613b). Therefore, it is relatively easy to process the tapered shape of the insulating layer 627 as described above.
  • the insulating layer 627, etc. it is possible to prevent the formation of discontinuities and locally thin areas in the common layer 614 and common electrode 615 from the flat or roughly flat area of the layer 613a to the flat or roughly flat area of the layer 613b. Therefore, it is possible to prevent connection failures caused by discontinuities and increases in electrical resistance caused by locally thin areas in the common layer 614 and common electrode 615 between each light-emitting element.
  • the display device of this embodiment can narrow the distance between light-emitting elements.
  • the distance between light-emitting elements, the distance between EL layers, or the distance between pixel electrodes can be less than 10 ⁇ m, 8 ⁇ m or less, 5 ⁇ m or less, 3 ⁇ m or less, 2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 200 nm or less, 100 nm or less, 90 nm or less, 70 nm or less, 50 nm or less, 30 nm or less, 20 nm or less, 15 nm or less, or 10 nm or less.
  • the display device of this embodiment has an area where the distance between two adjacent island-shaped EL layers is 1 ⁇ m or less, preferably has an area where the distance is 0.5 ⁇ m (500 nm) or less, and more preferably has an area where the distance is 100 nm or less. In this way, by narrowing the distance between each light-emitting element, a display device with high definition and large aperture ratio can be provided.
  • a protective layer 631 is provided on the light-emitting element 650.
  • the protective layer 631 is a film that functions as a passivation film that protects the light-emitting element 650. By providing the protective layer 631 that covers the light-emitting element, impurities such as water and oxygen can be prevented from entering the light-emitting element, and the reliability of the light-emitting element 650 can be improved.
  • the protective layer 631 is preferably a single-layer structure or a laminated structure that includes at least an inorganic insulating film.
  • the inorganic insulating film examples include oxide films or nitride films such as a silicon oxide film, a silicon oxynitride film, a silicon nitride oxide film, a silicon nitride film, an aluminum oxide film, an aluminum oxynitride film, and a hafnium oxide film.
  • a semiconductor material such as indium gallium oxide or indium gallium zinc oxide (IGZO) may be used as the protective layer 631.
  • the protective layer 631 can be formed by an ALD method, a CVD method, a sputtering method, or the like. Note that, although a configuration including an inorganic insulating film has been exemplified as the protective layer 631, this is not limiting.
  • the protective layer 631 may be a laminated structure of an inorganic insulating film and an organic insulating film.
  • the protective layer 631 and the substrate 610 are bonded via an adhesive layer 607.
  • a solid sealing structure or a hollow sealing structure can be applied to seal the light-emitting element.
  • the space between the substrate 410 and the substrate 610 is filled with an adhesive layer 607, and a solid sealing structure is applied.
  • the space may be filled with an inert gas (such as nitrogen or argon) and a hollow sealing structure may be applied.
  • the adhesive layer 607 may be provided so as not to overlap with the light-emitting element.
  • the space may also be filled with a resin different from the adhesive layer 607 provided in a frame shape.
  • various types of curing adhesives can be used, such as ultraviolet-curing photocuring adhesives, reaction-curing adhesives, heat-curing adhesives, and anaerobic adhesives.
  • these adhesives include epoxy resins, acrylic resins, silicone resins, phenolic resins, polyimide resins, PVC (polyvinyl chloride) resins, PVB (polyvinyl butyral) resins, and EVA (ethylene vinyl acetate) resins.
  • epoxy resins with low moisture permeability are preferred.
  • Two-part mixed resins may also be used.
  • An adhesive sheet may also be used.
  • the display device 600A is a top emission type. Light emitted by the light emitting element is emitted to the substrate 610 side. For this reason, it is preferable to use a material that is highly transparent to visible light for the substrate 610. For example, a substrate that is highly transparent to visible light among the substrates that can be used for the substrate 410 can be selected for the substrate 610.
  • the pixel electrode contains a material that reflects visible light
  • the counter electrode (common electrode 615) contains a material that transmits visible light.
  • the display device of one embodiment of the present invention may be a bottom emission type in which light emitted from a light-emitting element is emitted toward the substrate 410, rather than a top emission type.
  • a substrate that has high transparency to visible light is selected as the substrate 410.
  • FIG. 30 shows a cross-sectional view of the display device 600B.
  • the display device 600B can be a flexible display device (also called a flexible display) by using flexible substrates for the substrate 541 and the substrate 610.
  • the substrate 541 is attached to the insulating layer 545 by an adhesive layer 543.
  • the substrate 610 is attached to the protective layer 631 by an adhesive layer 607.
  • Layer 613a, layer 613b, and layer 613c are formed in the same process and with the same material. In addition, layer 613a, layer 613b, and layer 613c are separated from each other.
  • leakage current sometimes called horizontal leakage current, horizontal leakage current, or lateral leakage current
  • the light-emitting elements 650R, 650G, and 650B shown in FIG. 30 emit white light.
  • the white light emitted by the light-emitting elements 650R, 650G, and 650B passes through the colored layers 628R, 628G, and 628B, thereby obtaining light of the desired color.
  • a light-emitting element configured to emit white light may emit light of a specific wavelength, such as red, green, or blue, with the light being enhanced.
  • the light emitted by the light-emitting element 650R is extracted as red light to the outside of the display device 600B via the colored layer 628R.
  • the light emitted by the light-emitting element 650G is extracted as green light to the outside of the display device 600B via the colored layer 628G.
  • the light emitted by the light-emitting element 650B is extracted as blue light to the outside of the display device 600B via the colored layer 628B.
  • the light emitting elements 650R, 650G, and 650B shown in FIG. 30 emit blue light.
  • the layers 613a, 613b, and 613c each have one or more light emitting layers that emit blue light.
  • the blue light emitted by the light emitting element 650B can be extracted.
  • a color conversion layer is provided between the light emitting element 650R and the coloring layer 628R and between the light emitting element 650G and the coloring layer 628G, so that the blue light emitted by the light emitting element 650R or the light emitting element 650G can be converted to light with a longer wavelength, and red or green light can be extracted.
  • the coloring layer absorbs light other than the desired color, and the color purity of the light that the subpixel emits can be increased.
  • the colored layer is a colored layer that selectively transmits light in a specific wavelength range and absorbs light in other wavelength ranges.
  • a red (R) color filter that transmits light in the red wavelength range
  • a green (G) color filter that transmits light in the green wavelength range
  • a blue (B) color filter that transmits light in the blue wavelength range
  • R red
  • G green
  • B blue
  • a metal material a resin material, a pigment, and a dye
  • the colored layers are formed at the desired positions by a printing method, an inkjet method, an etching method using photolithography, or the like.
  • the element layer 630 of the display device 600B has a similar configuration to the element layer 630 of the display device 600A, so a detailed description will be omitted.
  • Display device 600B differs from display device 600A in that it does not have element layer 620 but has element layer 635.
  • Element layer 635 has the same configuration as element layer 630.
  • At least a part of the transistor in the element layer 635 is electrically connected to the conductive layer or the transistor in the element layer 630 via a plug, a wiring, or the like. Note that a wiring layer 670 may be provided between the element layer 630 and the element layer 635.
  • the element layer 635 is preferably provided with one or both of a pixel circuit and a driver circuit of a display device.
  • element layer 630 and element layer 635 an example in which two element layers having OS transistors are stacked (element layer 630 and element layer 635) is shown, but the number of stacked element layers is not limited to this, and may be three or more layers.
  • the bottom layer is used for the driver circuit (either or both of the gate driver and source driver) of the display device
  • the top layer is used for the pixel circuit of the display device
  • the layers located between are used for the pixel circuit or the driver circuit, respectively.
  • Si transistors are typically formed on single crystal Si wafers, making it difficult to make them flexible.
  • FIG. 30 when a display device is constructed using only OS transistors without using Si transistors, a flexible configuration can be obtained using a relatively simple manufacturing process.
  • Figure 31A shows a schematic top view of a portion of a display unit having multiple light-emitting elements.
  • the display unit has multiple light-emitting elements 61R that emit red light, multiple light-emitting elements 61G that emit green light, and multiple light-emitting elements 61B that emit blue light.
  • the symbols R, G, and B are added within the light-emitting region of each light-emitting element to easily distinguish between the light-emitting elements.
  • Figure 31A illustrates a configuration having three light-emitting colors, red (R), green (G), and blue (B), but this is not limiting. For example, a configuration having four or more colors may be used.
  • Figure 31B is a cross-sectional view taken along dashed line A1-A2 in Figure 31A.
  • Light-emitting element 61R, light-emitting element 61G, and light-emitting element 61B shown in Figure 31B are each provided on an insulating layer 363, and have a conductive layer 171 that functions as a pixel electrode and a conductive layer 173 that functions as a common electrode.
  • the light-emitting element 61R has an EL layer 172R between the conductive layer 171 functioning as a pixel electrode and the conductive layer 173 functioning as a common electrode.
  • the EL layer 172R has a light-emitting compound that emits light having a peak at least in the red wavelength range.
  • the EL layer 172G of the light-emitting element 61G has a light-emitting compound that emits light having a peak at least in the green wavelength range.
  • the EL layer 172B of the light-emitting element 61B has a light-emitting compound that emits light having a peak at least in the blue wavelength range.
  • the conductive layer 171 functioning as a pixel electrode is provided for each light-emitting element.
  • the conductive layer 173 functioning as a common electrode is provided as a continuous layer common to each light-emitting element.
  • a conductive film that is transparent to visible light is used for either the conductive layer 171 functioning as a pixel electrode or the conductive layer 173 functioning as a common electrode, and a conductive film that is reflective is used for the other.
  • the light-emitting element 61R is a top-emission type
  • the light 175R emitted from the light-emitting element 61R is emitted toward the conductive layer 173.
  • the light-emitting element 61R is a top-emission type
  • the light 175G emitted from the light-emitting element 61G is emitted toward the conductive layer 173.
  • the light-emitting element 61B is a top-emission type
  • the light 175B emitted from the light-emitting element 61B is emitted toward the conductive layer 173.
  • An insulating layer 272 is provided to cover the end of the conductive layer 171 that functions as a pixel electrode.
  • the end of the insulating layer 272 is preferably tapered.
  • the insulating layer 272 can be an inorganic insulating film or an organic insulating film, or both.
  • the insulating layer 272 is provided to prevent adjacent light-emitting elements from unintentionally shorting electrically and causing erroneous light emission. In addition, when a metal mask is used to form the EL layer, the insulating layer 272 also functions to prevent the metal mask from coming into contact with the conductive layer 171.
  • EL layer 172R, EL layer 172G, and EL layer 172B each have a region in contact with the top surface of conductive layer 171, which functions as a pixel electrode, and a region in contact with the surface of insulating layer 272.
  • the ends of EL layer 172R, EL layer 172G, and EL layer 172B are located on insulating layer 272.
  • a gap is provided between two EL layers between light-emitting elements that emit different light colors.
  • the EL layer 172R, the EL layer 172G, and the EL layer 172B are provided so as not to be in contact with each other. This makes it possible to preferably prevent current from flowing through two adjacent EL layers and causing unintended light emission (also called crosstalk). As a result, it is possible to increase the contrast and realize a display device with high display quality.
  • EL layer 172R, EL layer 172G, and EL layer 172B can be separately produced by a vacuum deposition method using a shadow mask such as a metal mask. Alternatively, they may be separately produced by a photolithography method. By using the photolithography method, it is possible to produce a high-definition display device that is difficult to achieve when using a metal mask.
  • a protective layer 271 is provided on the conductive layer 173, which functions as a common electrode, to cover the light-emitting elements 61R, 61G, and 61B.
  • the protective layer 271 has a function of preventing impurities such as water from diffusing from above to each light-emitting element.
  • the material of the protective layer 631 described above can be used as the material of the protective layer 271.
  • Figure 31C shows a light-emitting element 61W that emits white light.
  • the light-emitting element 61W has an EL layer 172W that emits white light between a conductive layer 171 that functions as a pixel electrode and a conductive layer 173 that functions as a common electrode.
  • the EL layer 172W can be configured, for example, by stacking two or more light-emitting layers selected so that the emitted colors are complementary to each other. Also, a tandem-type EL layer may be used in which a charge generating layer is sandwiched between the light-emitting layers.
  • Figure 31C shows three light-emitting elements 61W lined up.
  • a colored layer 264R is provided on the top of the left light-emitting element 61W.
  • the colored layer 264R functions as a bandpass filter that transmits red light.
  • a colored layer 264G that transmits green light is provided on the top of the center light-emitting element 61W
  • a colored layer 264B that transmits blue light is provided on the top of the right light-emitting element 61W. This allows the display device to display color images.
  • the EL layer 172W is separated between two adjacent light-emitting elements 61W. This makes it possible to prevent unintended light emission in two adjacent light-emitting elements 61W due to current flowing through the EL layer 172W.
  • a stacked EL layer in which a charge generating layer is provided between two light-emitting layers is used as the EL layer 172W.
  • the higher the resolution i.e., the smaller the distance between adjacent pixels, the more pronounced the effect of crosstalk becomes, resulting in a decrease in contrast. Therefore, by using such a configuration, a display device that combines high resolution and high contrast can be realized.
  • the separation of the EL layer 172W is preferably performed by photolithography. This allows the spacing between the light-emitting elements to be narrowed, resulting in a display device with a higher aperture ratio than when a shadow mask such as a metal mask is used.
  • the semiconductor device of one embodiment of the present invention can be used in, for example, electronic components, large-scale computers, space equipment, data centers (also referred to as Data Centers: DCs), and various electronic devices.
  • DCs Data Centers
  • the semiconductor device of one embodiment of the present invention it is possible to achieve low power consumption and high performance in electronic components, large-scale computers, space equipment, data centers, and various electronic devices.
  • a display device including a semiconductor device of one embodiment of the present invention can be used as a display portion of various electronic devices.
  • a display device including a semiconductor device of one embodiment of the present invention can easily achieve high definition and high resolution.
  • Examples of electronic devices include electronic devices with relatively large screens, such as television sets, desktop or notebook computers, computer monitors, digital signage, large game machines such as pachinko machines, as well as digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.
  • the display device of one embodiment of the present invention can be used favorably in electronic devices having a relatively small display unit, since it is possible to increase the resolution.
  • electronic devices include wristwatch-type and bracelet-type information terminals (wearable devices), as well as wearable devices that can be worn on the head, such as VR devices such as head-mounted displays, glasses-type AR devices, and MR devices.
  • the display device of one embodiment of the present invention preferably has an extremely high resolution such as HD (1280 x 720 pixels), FHD (1920 x 1080 pixels), WQHD (2560 x 1440 pixels), WQXGA (2560 x 1600 pixels), 4K (3840 x 2160 pixels), or 8K (7680 x 4320 pixels).
  • a resolution of 4K, 8K, or more is preferable.
  • the pixel density (resolution) of the display device of one embodiment of the present invention is preferably 100 ppi or more, 300 ppi or more, 500 ppi or more, 1000 ppi or more, 2000 ppi or more, 3000 ppi or more, 5000 ppi or more, or 7000 ppi or more.
  • the display device can support various screen ratios such as 1:1 (square), 4:3, 16:9, and 16:10.
  • the electronic device of this embodiment may have a sensor (including the function of sensing, detecting, or measuring force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemicals, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • a sensor including the function of sensing, detecting, or measuring force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemicals, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • the electronic device of this embodiment can have various functions. For example, it can have a function to display various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to execute various software (programs), a wireless communication function, a function to read out programs or data recorded on a recording medium, etc.
  • a function to display various information still images, videos, text images, etc.
  • a touch panel function a function to display a calendar, date or time, etc.
  • a function to execute various software (programs) a wireless communication function
  • a function to read out programs or data recorded on a recording medium etc.
  • FIG. 32A shows a perspective view of a substrate (mounting substrate 704) on which an electronic component 700 is mounted.
  • the electronic component 700 shown in FIG. 32A has a semiconductor device 710 in a mold 711. In FIG. 32A, some parts are omitted in order to show the inside of the electronic component 700.
  • the electronic component 700 has lands 712 on the outside of the mold 711. The lands 712 are electrically connected to electrode pads 713, and the electrode pads 713 are electrically connected to the semiconductor device 710 via wires 714.
  • the electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such electronic components are combined and electrically connected on the printed circuit board 702 to complete the mounting substrate 704.
  • the semiconductor device 710 also has a drive circuit layer 715 and a memory layer 716.
  • the memory layer 716 is configured by stacking a plurality of memory cell arrays.
  • the stacked configuration of the drive circuit layer 715 and the memory layer 716 can be a monolithic stacked configuration. In the monolithic stacked configuration, each layer can be connected without using a through electrode technology such as a TSV (Through Silicon Via) or a bonding technology such as a Cu-Cu direct bonding.
  • a so-called on-chip memory configuration can be formed in which the memory is formed directly on the processor.
  • the on-chip memory configuration makes it possible to increase the operation speed of the interface between the processor and the memory.
  • connection wiring can be reduced compared to technologies that use through electrodes such as TSVs, and it is therefore possible to increase the number of connection pins.
  • Increasing the number of connection pins enables parallel operation, which makes it possible to improve the memory bandwidth (also called memory bandwidth).
  • the memory cell arrays in the memory layer 716 are formed using OS transistors and the memory cell arrays are monolithically stacked.
  • OS transistors By forming the memory cell arrays in a monolithic stacked configuration, it is possible to improve one or both of the memory bandwidth and the memory access latency.
  • the bandwidth is the amount of data transferred per unit time
  • the access latency is the time from access to the start of data exchange.
  • Si transistors when Si transistors are used for the memory layer 716, it is difficult to form a monolithic stacked configuration compared to OS transistors. Therefore, it can be said that OS transistors have a superior structure to Si transistors in a monolithic stacked configuration.
  • the semiconductor device 710 may also be referred to as a die.
  • a die refers to a chip piece obtained during the manufacturing process of a semiconductor chip by forming a circuit pattern on, for example, a disk-shaped substrate (also called a wafer) and cutting it into a dice shape.
  • Semiconductor materials that can be used for the die include, for example, silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also called a silicon wafer
  • a silicon die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.
  • Electronic component 730 is an example of a SiP (System in Package) or MCM (Multi Chip Module).
  • Electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and multiple semiconductor devices 710 provided on interposer 731.
  • Electronic component 730 shows an example in which semiconductor device 710 is used as a high bandwidth memory (HBM).
  • Semiconductor device 735 can be used in integrated circuits such as a CPU, a GPU, or an FPGA (Field Programmable Gate Array).
  • the package substrate 732 may be, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate.
  • the interposer 731 may be, for example, a silicon interposer or a resin interposer.
  • the interposer 731 has multiple wirings and functions to electrically connect multiple integrated circuits with different terminal pitches.
  • the multiple wirings are provided in a single layer or multiple layers.
  • the interposer 731 also functions to electrically connect the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 732.
  • the interposer may be called a "rewiring substrate” or "intermediate substrate.”
  • a through electrode may be provided in the interposer 731, and the integrated circuits and the package substrate 732 may be electrically connected using the through electrode.
  • a TSV may be used as the through electrode.
  • HBM requires many wiring connections to achieve a wide memory bandwidth. For this reason, the interposer that implements the HBM requires fine, high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer that implements the HBM.
  • silicon interposers In addition, in SiP and MCM using silicon interposers, deterioration in reliability due to differences in the expansion coefficient between the integrated circuit and the interposer is unlikely to occur. In addition, since the surface of the silicon interposer is highly flat, poor connection between the integrated circuit mounted on the silicon interposer and the silicon interposer is unlikely to occur. In particular, it is preferable to use silicon interposers in 2.5D packages (2.5-dimensional mounting) in which multiple integrated circuits are arranged horizontally on the interposer.
  • a composite structure may be formed by combining a memory cell array stacked using TSVs and a monolithic stacking memory cell array.
  • a heat sink may be provided overlapping the electronic component 730.
  • electrodes 733 may be provided on the bottom of the package substrate 732.
  • FIG. 32B shows an example in which the electrodes 733 are formed from solder balls. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be achieved.
  • the electrodes 733 may also be formed from conductive pins. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be achieved.
  • the electronic component 730 can be mounted on other substrates using various mounting methods, including but not limited to BGA and PGA.
  • mounting methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package).
  • Fig. 33A shows a perspective view of a large scale computer 5600.
  • the large scale computer 5600 shown in Fig. 33A has a rack 5610 housing a plurality of rack-mounted computers 5620.
  • the large scale computer 5600 may also be called a supercomputer.
  • the computer 5620 can have the configuration shown in the perspective view of FIG. 33B, for example.
  • the computer 5620 has a motherboard 5630, which has multiple slots 5631 and multiple connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has connection terminals 5623, 5624, and 5625, each of which is connected to the motherboard 5630.
  • the PC card 5621 shown in FIG. 33C is an example of a processing board equipped with a CPU, a GPU, a storage device, and the like.
  • the PC card 5621 has a board 5622.
  • the board 5622 also has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 33C illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628, but for those semiconductor devices, the following description of the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628 can be referred to.
  • connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • An example of the standard for the connection terminal 5629 is PCIe.
  • Connection terminals 5623, 5624, and 5625 can be, for example, interfaces for supplying power to PC card 5621, inputting signals, and the like. They can also be, for example, interfaces for outputting signals calculated by PC card 5621. Examples of standards for connection terminals 5623, 5624, and 5625 include USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface). In addition, when a video signal is output from connection terminals 5623, 5624, and 5625, examples of standards for each include HDMI (registered trademark).
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and the semiconductor device 5626 and the board 5622 can be electrically connected by inserting the terminal into a socket (not shown) provided on the board 5622.
  • the semiconductor device 5627 has multiple terminals, and the semiconductor device 5627 and the board 5622 can be electrically connected by, for example, soldering the terminals to wiring provided on the board 5622 using a reflow method.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • the electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has multiple terminals, and the semiconductor device 5628 and the board 5622 can be electrically connected by, for example, soldering the terminals to wiring provided on the board 5622 using a reflow method.
  • Examples of the semiconductor device 5628 include a memory device.
  • the electronic component 700 can be used as the semiconductor device 5628.
  • the mainframe computer 5600 can also function as a parallel computer. By using the mainframe computer 5600 as a parallel computer, it is possible to perform large-scale calculations required for artificial intelligence learning and inference, for example.
  • the semiconductor device of one embodiment of the present invention can be suitably used in space equipment.
  • the semiconductor device of one embodiment of the present invention includes an OS transistor.
  • the OS transistor has small changes in electrical characteristics due to radiation exposure.
  • the OS transistor has high resistance to radiation and can be suitably used in an environment where radiation may be incident.
  • the OS transistor can be suitably used in outer space.
  • the OS transistor can be used as a transistor constituting a semiconductor device provided in a space shuttle, an artificial satellite, or a space probe.
  • Examples of radiation include X-rays and neutron rays.
  • outer space refers to an altitude of 100 km or higher, for example, and the outer space described in this specification can include one or more of the thermosphere, the mesosphere, and the stratosphere.
  • Figure 33D shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807. Note that Figure 33D also shows a planet 6804 in space.
  • the secondary battery 6805 may be provided with a battery management system (also called BMS) or a battery control circuit.
  • BMS battery management system
  • the use of OS transistors in the battery management system or battery control circuit described above is preferable because it consumes low power and has high reliability even in space.
  • outer space is an environment with radiation levels 100 times higher than on Earth.
  • radiation include electromagnetic waves (electromagnetic radiation) such as X-rays and gamma rays, as well as particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.
  • the solar panel 6802 When sunlight is irradiated onto the solar panel 6802, the power required for the operation of the satellite 6800 is generated. However, for example, in a situation where the solar panel is not irradiated with sunlight, or where the amount of sunlight irradiating the solar panel is small, the amount of power generated is small. Therefore, there is a possibility that the power required for the operation of the satellite 6800 will not be generated. In order to operate the satellite 6800 even in a situation where the generated power is small, it is advisable to provide the satellite 6800 with a secondary battery 6805. Note that the solar panel may be called a solar cell module.
  • the artificial satellite 6800 can generate a signal.
  • the signal is transmitted via the antenna 6803, and can be received, for example, by a receiver installed on the ground or by another artificial satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • the control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using, for example, one or more of a CPU, a GPU, and a storage device.
  • a semiconductor device including an OS transistor which is one embodiment of the present invention, is preferably used for the control device 6807.
  • the OS transistor has smaller fluctuations in electrical characteristics due to radiation exposure than a Si transistor. In other words, the OS transistor has high reliability even in an environment where radiation may be incident, and can be preferably used.
  • the artificial satellite 6800 can also be configured to have a sensor.
  • the artificial satellite 6800 can have the function of detecting sunlight reflected off an object on the ground.
  • the artificial satellite 6800 can have a thermal infrared sensor, the artificial satellite 6800 can have the function of detecting thermal infrared rays emitted from the earth's surface. From the above, the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited thereto.
  • the semiconductor device of one embodiment of the present invention can be suitably used in space equipment such as a spaceship, a space capsule, and a space probe.
  • OS transistors As explained above, compared to Si transistors, OS transistors have the advantages of being able to achieve a wider memory bandwidth and having higher radiation resistance.
  • the semiconductor device can be suitably used in a storage system applied to a data center or the like.
  • the data center is required to perform long-term management of data, such as ensuring the immutability of the data.
  • it is necessary to increase the size of the building, for example, by installing storage and servers for storing a huge amount of data, securing a stable power source for holding the data, or securing cooling equipment required for holding the data.
  • a semiconductor device By using a semiconductor device according to one embodiment of the present invention in a storage system applied to a data center, it is possible to reduce the power required to store data and to miniaturize the semiconductor device that stores the data. This makes it possible to miniaturize the storage system, miniaturize the power source for storing data, and reduce the scale of cooling equipment. This makes it possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes low power, and therefore heat generation from the circuit can be reduced. Therefore, adverse effects of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • Figure 33E shows a storage system applicable to a data center.
  • the storage system 7010 shown in Figure 33E has multiple servers 7001sb as hosts 7001 (illustrated as Host Computer). It also has multiple storage devices 7003md as storage 7003 (illustrated as Storage).
  • the host 7001 and storage 7003 are shown connected via a storage area network 7004 (illustrated as SAN: Storage Area Network) and a storage control circuit 7002 (illustrated as Storage Controller).
  • SAN Storage Area Network
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • Storage 7003 uses flash memory to reduce data access speed, i.e. the time required to store and output data, but this time is significantly longer than the time required by DRAM, which can be used as cache memory within the storage.
  • storage systems typically provide cache memory within the storage to reduce the time required to store and output data.
  • the above-mentioned cache memory is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the cache memory in the storage control circuit 7002 and the storage 7003, and then output to the host 7001 or the storage 7003.
  • OS transistors as transistors for storing data in the cache memory, which hold a potential corresponding to the data, the frequency of refreshing can be reduced and power consumption can be lowered.
  • the memory cell array miniaturization is possible.
  • FIG. 34A to 34F An example of a wearable device that can be worn on the head will be described with reference to Figures 34A to 34F.
  • These wearable devices have at least one of a function to display AR content, a function to display VR content, a function to display SR content, and a function to display MR content.
  • the electronic device 700A shown in FIG. 34A has a pair of display panels 751, a pair of housings 721, a communication unit (not shown), a pair of mounting units 723, a control unit (not shown), an imaging unit (not shown), a pair of optical members 753, a frame 757, and a pair of nose pads 758.
  • the display device of one embodiment of the present invention can be applied to the display panel 751. Therefore, the electronic device can display with extremely high resolution.
  • the semiconductor device of one embodiment of the present invention can be applied to the control unit (not shown). This can reduce the power consumption of the electronic device.
  • Electronic device 700A can project an image displayed on display panel 751 onto display area 756 of optical member 753. Because optical member 753 is translucent, the user can see the image displayed in the display area superimposed on a transmitted image visually recognized through optical member 753. Therefore, electronic device 700A is an electronic device capable of AR display.
  • the electronic device 700A may be provided with a camera capable of capturing an image in front of it as an imaging unit.
  • the electronic device 700A may be provided with an acceleration sensor such as a gyro sensor, so that the electronic device 700A can detect the orientation of the user's head and display an image corresponding to that orientation in the display area 756.
  • the communication unit has a wireless communication device, and can supply video signals and the like via the wireless communication device.
  • a connector can be provided to which a cable through which a video signal and a power supply potential can be connected.
  • the electronic device 700A is also provided with a battery, which can be charged wirelessly and/or wired.
  • the housing 721 may be provided with a touch sensor module.
  • the touch sensor module has a function of detecting that the outer surface of the housing 721 is touched.
  • the touch sensor module can detect a tap operation or a slide operation by the user and execute various processes. For example, a tap operation can execute processes such as pausing or resuming a video, and a slide operation can execute processes such as fast-forwarding or rewinding. Furthermore, by providing a touch sensor module on each of the two housings 721, the range of operations can be expanded.
  • Electronic device 800A shown in FIG. 34B and electronic device 800B shown in FIG. 34C each have a pair of display units 820, a housing 821, a communication unit 822, a pair of mounting units 823, a control unit 824, a pair of imaging units 825, and a pair of lenses 832.
  • a display device can be applied to the display portion 820. Therefore, an electronic device capable of displaying images with extremely high resolution can be obtained. This allows a user to feel a high sense of immersion.
  • a semiconductor device can be applied to the control portion 824. This allows the power consumption of the electronic device to be reduced.
  • the display unit 820 is provided inside the housing 821 at a position that can be seen through the lens 832. In addition, by displaying different images on the pair of display units 820, it is also possible to perform three-dimensional display using parallax.
  • Each of the electronic devices 800A and 800B can be considered electronic devices for VR.
  • a user wearing the electronic device 800A or the electronic device 800B can view the image displayed on the display unit 820 through the lens 832.
  • Electric device 800A and electronic device 800B each preferably have a mechanism that can adjust the left-right positions of lens 832 and display unit 820 so that they are optimally positioned according to the position of the user's eyes. Also, it is preferable that they have a mechanism that adjusts the focus by changing the distance between lens 832 and display unit 820.
  • the mounting unit 823 allows the user to mount the electronic device 800A or electronic device 800B on the head. Note that in FIG. 34B and other figures, the mounting unit 823 is shaped like the temples of glasses, but is not limited to this. The mounting unit 823 only needs to be wearable by the user, and may be shaped like a helmet or band, for example.
  • the imaging unit 825 has a function of acquiring external information.
  • the data acquired by the imaging unit 825 can be output to the display unit 820.
  • An image sensor can be used for the imaging unit 825.
  • multiple cameras may be provided to support multiple angles of view, such as telephoto and wide angle.
  • a distance measuring sensor capable of measuring the distance to an object
  • the imaging unit 825 is one aspect of the detection unit.
  • the detection unit for example, an image sensor or a distance image sensor such as a LIDAR (Light Detection and Ranging) can be used.
  • LIDAR Light Detection and Ranging
  • the electronic device 800A may have a vibration mechanism that functions as a bone conduction earphone.
  • a vibration mechanism that functions as a bone conduction earphone.
  • a configuration having such a vibration mechanism can be applied to one or more of the display unit 820, the housing 821, and the wearing unit 823. This makes it possible to enjoy video and audio by simply wearing the electronic device 800A without the need for separate audio equipment such as headphones, earphones, or speakers.
  • Each of the electronic devices 800A and 800B may have an input terminal.
  • the input terminal can be connected to a cable that supplies a video signal from a video output device or the like, and power for charging a battery provided within the electronic device.
  • the electronic device of one embodiment of the present invention may have a function of wireless communication with the earphone 750.
  • the earphone 750 has a communication unit (not shown) and has a wireless communication function.
  • the earphone 750 can receive information (e.g., audio data) from the electronic device through the wireless communication function.
  • the electronic device 700A shown in FIG. 34A has a function of transmitting information to the earphone 750 through the wireless communication function.
  • the electronic device may also have an earphone unit.
  • the electronic device 800B shown in FIG. 34C has an earphone unit 827.
  • the earphone unit 827 and the control unit 824 may be configured to be connected to each other by wire.
  • a portion of the wiring connecting the earphone unit 827 and the control unit 824 may be disposed inside the housing 821 or the mounting unit 823.
  • the earphone unit 827 and the mounting unit 823 may also have a magnet. This allows the earphone unit 827 to be fixed to the mounting unit 823 by magnetic force, which is preferable as it makes storage easier.
  • the electronic device may have an audio output terminal to which earphones or headphones can be connected.
  • the electronic device may also have one or both of an audio input terminal and an audio input mechanism.
  • a sound collection device such as a microphone can be used as the audio input mechanism.
  • the electronic device may be endowed with the functionality of a so-called headset.
  • Figures 34D and 34E show perspective views of a goggle-type electronic device 850A for VR.
  • Figures 34D and 34E show an example in which a pair of curved display devices 840 (display device 840_R and display device 840_L) are included in a housing 845.
  • Electronic device 850A also includes a motion detection unit 841, a gaze detection unit 842, a calculation unit 843, a communication unit 844, a lens 848, an operation button 851, a wearing device 854, a sensor 855, a dial 856, and the like.
  • the user can see one display device per eye. This allows high-resolution images to be displayed even when performing 3D display using parallax.
  • the display device 840 is curved in an arc shape roughly centered on the user's eye. This allows the user to see more natural images because the distance from the user's eye to the display surface of the display device 840 is constant.
  • the user's eyes can be configured to be located in the normal direction of the display surface of the display device 840, so that the effect can be essentially ignored, especially in the horizontal direction, and more realistic images can be displayed.
  • lens 848 is located between display device 840 and the user's eyes.
  • FIG. 34E shows an example having dial 856 for changing the position of the lens to adjust visibility. Note that if electronic device 850A has an autofocus function, it does not need to have dial 856 for adjusting visibility.
  • Figure 34F shows a goggle-type electronic device 850B that has one display device 840. This configuration makes it possible to reduce the number of parts.
  • the display device 840 can display two images, one for the right eye and one for the left eye, side by side in two left and right areas. This makes it possible to display a stereoscopic image using binocular parallax. Note that the display device 840 may display two different images side by side using parallax, or may display two identical images side by side without using parallax.
  • a single image visible to both eyes may be displayed across the entire area of the display device 840. This allows a panoramic image to be displayed across both ends of the field of view, enhancing realism.
  • a display device can be applied to the display device 840.
  • the display device according to one embodiment of the present invention has extremely high definition, so that even if the image is enlarged using the lens 848, the user cannot see the pixels, and a more realistic image can be displayed.
  • the electronic device 6500 shown in FIG. 35A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 has a housing 6501, a display unit 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and a control device 6509.
  • the electronic device 6520 shown in FIG. 35B is a portable information terminal that can be used as a tablet terminal.
  • the electronic device 6520 has a housing 6501, a display unit 6502, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a control device 6509, and a connection terminal 6519.
  • the display portion 6502 has a touch panel function.
  • the control device 6509 has, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be used for one or both of the display portion 6502 and the control device 6509.
  • Figure 35C is a schematic cross-sectional view including the end of the housing 6501 of the electronic device 6500 or electronic device 6520 on the microphone 6506 side.
  • a transparent protective member 6510 is provided on the display surface side of the housing 6501, and a display panel 6511, optical members 6512, a touch sensor panel 6513, a printed circuit board 6517, a battery 6518, etc. are arranged in the space surrounded by the housing 6501 and the protective member 6510.
  • the display panel 6511, the optical member 6512, and the touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).
  • a part of the display panel 6511 is folded back, and the FPC 6515 is connected to the folded back part.
  • An IC 6516 is mounted on the FPC 6515.
  • the FPC 6515 is connected to a terminal provided on a printed circuit board 6517.
  • the flexible display of one embodiment of the present invention can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized.
  • the display panel 6511 is extremely thin, a large-capacity battery 6518 can be mounted while keeping the thickness of the electronic device small.
  • a connection portion with the FPC 6515 on the back side of the pixel portion, an electronic device with a narrow frame can be realized.
  • Figure 35D shows an example of a television device.
  • a display unit 7000 is built into a housing 7101.
  • the housing 7101 is supported by a stand 7103.
  • a display device can be applied to the display portion 7000.
  • the television device 7100 shown in FIG. 35D can be operated using an operation switch provided on the housing 7101 and a separate remote control 7111.
  • the display unit 7000 may be provided with a touch sensor, and the television device 7100 may be operated by touching the display unit 7000 with a finger or the like.
  • the remote control 7111 may have a display unit that displays information output from the remote control 7111.
  • the channel and volume can be operated by the operation keys or touch panel provided on the remote control 7111, and the image displayed on the display unit 7000 can be operated.
  • the television device 7100 is configured to include a receiver and a modem.
  • the receiver can receive general television broadcasts.
  • by connecting to a wired or wireless communication network via the modem it is also possible to perform one-way (from sender to receiver) or two-way (between sender and receiver, or between receivers, etc.) information communication.
  • FIG 35E shows an example of a notebook computer.
  • the notebook computer 7200 includes a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and a control device 7215.
  • a display portion 7000 is incorporated in the housing 7211.
  • the control device 7215 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be used for one or both of the display portion 7000 and the control device 7215.
  • Figures 35F and 35G show an example of digital signage.
  • the digital signage 7300 shown in FIG. 35F has a housing 7301, a display unit 7000, a speaker 7303, and the like. It can also have LED lamps, operation keys (including a power switch or an operation switch), connection terminals, various sensors, a microphone, and the like.
  • Figure 35G shows a digital signage 7400 attached to a cylindrical pole 7401.
  • the digital signage 7400 has a display unit 7000 arranged along the curved surface of the pole 7401.
  • a display device of one embodiment of the present invention can be applied to the display portion 7000.
  • the larger the display unit 7000 the more information can be provided at one time. Also, the larger the display unit 7000, the more easily it catches people's attention, which can increase the advertising effectiveness of, for example, advertisements.
  • a touch panel By applying a touch panel to the display unit 7000, not only can images or videos be displayed on the display unit 7000, but the user can also intuitively operate it, which is preferable. Furthermore, when used to provide information such as route information or traffic information, the intuitive operation can improve usability.
  • the digital signage 7300 or the digital signage 7400 can be linked via wireless communication with an information terminal 7311 or an information terminal 7411 such as a smartphone carried by a user.
  • advertising information displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411.
  • the display on the display unit 7000 can be switched by operating the information terminal 7311 or the information terminal 7411.
  • the digital signage 7300 or the digital signage 7400 can be made to execute a game using the screen of the information terminal 7311 or the information terminal 7411 as an operating means (controller). This allows an unspecified number of users to participate in and enjoy the game at the same time.
  • the semiconductor device and display device of one embodiment of the present invention can be applied to the vicinity of the driver's seat of an automobile, which is a moving object.
  • Figure 36A is a diagram showing the area around the windshield inside the interior of a car.
  • Figure 36A shows display panels 9001a, 9001b, and 9001c attached to the dashboard, and display panel 9001d attached to a pillar.
  • the display panels 9001a to 9001c can provide various information by displaying navigation information, a speedometer, a tachometer, mileage, a fuel gauge, gear status, air conditioning settings, and the like.
  • the display items and layouts displayed on the display panels can be changed as appropriate to suit the user's preferences, improving the design.
  • the display panels 9001a to 9001c can also be used as lighting devices.
  • the display panel 9001d can display images from an imaging means installed on the vehicle body to complement the field of view (blind spots) blocked by the pillars. In other words, by displaying images from an imaging means installed on the outside of the vehicle, blind spots can be complemented and safety can be increased. In addition, by displaying images that complement the invisible parts, safety can be confirmed more naturally and without any sense of discomfort.
  • the display panel 9001d can also be used as a lighting device.
  • FIG 36B is a perspective view showing a wristwatch-type mobile information terminal 9200.
  • the mobile information terminal 9200 can be used as, for example, a smart watch (registered trademark).
  • the display surface of the display unit 9001 is curved, and display can be performed along the curved display surface.
  • the mobile information terminal 9200 can also perform hands-free conversation by communicating with, for example, a headset capable of wireless communication.
  • the mobile information terminal 9200 can also perform data transmission with other information terminals and charge itself through a connection terminal 9006. Note that charging may be performed by wireless power supply.
  • the mobile information terminal 9200 shown in FIG. 36B has a housing 9000, a display unit 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (including a function to sense, detect, or measure force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared), a microphone 9008, etc.
  • FIG 36C is a perspective view of a foldable mobile information terminal 9201.
  • the mobile information terminal 9201 has a housing 9000a, a housing 9000b, a display portion 9001, and an operation button 9056.
  • the housings 9000a and 9000b are connected by a hinge 9055, which allows the device to be folded in half.
  • the display portion 9001 of the mobile information terminal 9201 is supported by two housings (housing 9000a and housing 9000b) connected by a hinge 9055.
  • Figures 36D to 36F are perspective views showing a foldable mobile information terminal 9202. Also, Figure 36D is a perspective view of the mobile information terminal 9202 in an unfolded state, Figure 36F is a folded state, and Figure 36E is a perspective view of a state in the process of changing from one of Figures 36D and 36F to the other. In this way, the mobile information terminal 9202 can be folded into three.
  • the display unit 9001 of the mobile information terminal 9202 is supported by three housings 9000 connected by hinges 9055.
  • the display device of one embodiment of the present invention can be applied to the display portion 9001.
  • the display portion 9001 can be bent with a curvature radius of 0.1 mm or more and 150 mm or less.
  • the portable information terminal 9201 and the portable information terminal 9202 each have excellent portability when folded, and excellent display visibility when unfolded due to their seamless, large display areas.
  • the semiconductor device of one embodiment of the present invention can be reduced by applying the semiconductor device of one embodiment of the present invention to any one or more selected from electronic components, mainframe computers, space equipment, data centers, and electronic devices. Therefore, while energy demand is expected to increase with the improvement in performance or high integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention can also reduce emissions of greenhouse gases such as carbon dioxide (CO 2 ). In addition, the semiconductor device of one embodiment of the present invention is effective as a measure against global warming because of its low power consumption.
  • CO 2 greenhouse gases
  • BGL wiring, BIL: wiring, BILB: wiring, BRL: wiring, CA: capacitance element, CAL: wiring, CB: capacitance element, CC: capacitance element, GNDL: wiring, MPG: conductive layer, MTCK: transistor, RBL: wiring, RWL: wiring, SL: wiring, VDL: wiring, WBL: wiring, WOL: wiring, 61B: light-emitting element, 61G: light-emitting element, 61R: light-emitting element, 61W: light-emitting element, 100a: capacitance element, 100b: capacitance element, 100: capacitance element, 110: conductive layer, 115: conductive layer, 120: conductive layer, 13 0B: subpixel, 130G: subpixel, 130R: subpixel, 130: insulating layer, 140: insulating layer, 150a: memory cell, 150b: memory cell, 150c: memory cell, 150d: memory cell, 150: memory cell, 160: memory layer, 170:

Landscapes

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Abstract

電気特性が良好である半導体装置を提供する。 半導体装置は、第１の導電層と、第１の導電層上の第１の絶縁層と、第１の絶縁層上の第２の導電層と、第２の導電層上の第２の絶縁層と、第２の絶縁層上の第３の導電層と、第１の導電層上の第３の絶縁層及び半導体層と、半導体層上の第４の絶縁層と、第４の絶縁層上の第４の導電層と、を有する。第１の絶縁層、第２の導電層、第２の絶縁層、及び第３の導電層には、第１の導電層に達する第１の開口部が設けられている。第３の絶縁層は、第１の開口部と重なる領域に第２の開口部を有し、第２の導電層の側面と、第３の導電層の側面とに接する。半導体層は、第２の開口部を介して第１の導電層の上面と、第３の導電層の上面とに接する。第４の導電層は、第４の絶縁層、半導体層、及び第３の絶縁層を間に挟んで、第２の導電層と対向する領域を有する。

Description

半導体装置、及び、半導体装置の作製方法
本発明の一態様は、半導体装置、記憶装置、表示装置、及び電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、またはそれらの製造方法を一例として挙げることができる。
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）、半導体素子を含む回路、半導体素子を含む回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置であり、かつ、それぞれが半導体装置を有している場合がある。
近年、半導体装置の開発が進められ、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリなどが主に半導体装置に用いられている。ＣＰＵは、半導体ウェハを加工し、チップ化された集積回路（少なくともトランジスタ及び容量）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩ、ＣＰＵ、メモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、酸化物半導体を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている。
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３及び非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。また、特許文献４では、酸化物半導体膜を用いるトランジスタのチャネルを縦方向に配置し、集積回路の高密度化を図る技術が開示されている。
特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報 国際公開第２０２１／０５３４７３号 特開２０１３−２１１５３７号公報
Ｍ．Ｏｏｔａ　ｅｔ　ａｌ．，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３
本発明の一態様は、電気特性が良好なトランジスタを提供することを課題の一つとする。または、本発明の一態様は、オン電流が大きいトランジスタを提供することを課題の一つとする。または、本発明の一態様は、寄生容量が小さいトランジスタを提供することを課題の一つとする。または、本発明の一態様は、微細化または高集積化が可能なトランジスタ、半導体装置、または記憶装置を提供することを課題の一つとする。または、本発明の一態様は、高精細または高開口率の表示装置を提供することを課題の一つとする。または、本発明の一態様は、信頼性の高いトランジスタ、半導体装置、表示装置、または記憶装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力の低い半導体装置、表示装置、または記憶装置を提供することを課題の一つとする。または、本発明の一態様は、動作速度が速い記憶装置を提供することを課題の一つとする。または、本発明の一態様は、上記トランジスタ、半導体装置、表示装置、または記憶装置の作製方法を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１の導電層と、第１の導電層上の第１の絶縁層と、第１の絶縁層上の第２の導電層と、第２の導電層上の第２の絶縁層と、第２の絶縁層上の第３の導電層と、第１の導電層上の、第３の絶縁層及び半導体層と、半導体層上の第４の絶縁層と、第４の絶縁層上の第４の導電層と、を有する半導体装置である。第１の絶縁層、第２の導電層、第２の絶縁層、及び第３の導電層には、第１の導電層に達する第１の開口部が設けられている。第３の絶縁層は、第１の開口部と重なる領域に第２の開口部を有する。第３の絶縁層は、第２の導電層の側面に接する領域と、第３の導電層の側面に接する領域と、を有する。半導体層は、第２の開口部を介して第１の導電層の上面に接する領域と、第３の導電層の上面に接する領域と、を有する。第４の導電層は、第４の絶縁層、半導体層、及び第３の絶縁層を間に挟んで、第２の導電層と対向する領域を有する。断面視において、第２の開口部の幅は、第１の開口部の幅から第３の絶縁層の厚さの２倍を引いた値よりも小さい。
上記半導体装置において、第２の開口部の深さは、第３の絶縁層の厚さと一致することが好ましい。
上記半導体装置において、半導体層の側端部は、第３の導電層の側端部と一致することが好ましい。
上記半導体装置において、第２の導電層の延在する方向と、第４の導電層の延在する方向とのなす角は、４５度であることが好ましい。
本発明の一態様は、第１の導電層と、第１の導電層上の第２の導電層と、第１の導電層及び第２の導電層上の、第１の絶縁層と、第１の絶縁層上の第３の導電層と、第３の導電層上の第２の絶縁層と、第２の絶縁層上の第４の導電層と、第２の導電層上の、第３の絶縁層及び半導体層と、半導体層上の第４の絶縁層と、第４の絶縁層上の第５の導電層と、を有する半導体装置である。第１の絶縁層、第３の導電層、第２の絶縁層、及び第４の導電層には、第１の導電層に達する第１の開口部が設けられている。第３の絶縁層は、第１の開口部と重なる領域に第２の開口部を有する。第３の絶縁層は、第３の導電層の側面に接する領域と、第４の導電層の側面に接する領域と、を有する。半導体層は、第２の開口部を介して第２の導電層の上面に接する領域と、第４の導電層の上面に接する領域と、を有する。第５の導電層は、第４の絶縁層、半導体層、及び第３の絶縁層を間に挟んで、第３の導電層と対向する領域を有する。断面視において、第５の導電層の幅は、第２の開口部の幅よりも大きく、第１の開口部の幅よりも小さい。
上記半導体装置において、半導体層の側端部は、第４の導電層の側端部と一致することが好ましい。
上記半導体装置において、第３の導電層の延在する方向と、第５の導電層の延在する方向とのなす角は、４５度であることが好ましい。
上記半導体装置において、半導体層は、インジウム及び亜鉛の一方又は両方を有することが好ましい。
上記半導体装置において、第１の絶縁層及び第２の絶縁層のそれぞれは、第１の層と、第２の層と、第１の層と第２の層との間に位置する第３の層と、を有し、第１の層及び第３の層のそれぞれは、シリコンと、窒素と、を有し、第２の層の比誘電率は、第１の層の比誘電率よりも低い、ことが好ましい。
上記半導体装置において、第２の層は、第１の層よりも、膜厚が厚い領域を有し、第２の層は、第３の層よりも、膜厚が厚い領域を有する、ことが好ましい。
本発明の一態様は、第１の導電層を形成し、第１の導電層上に第１の絶縁層を形成し、第１の絶縁層上に第２の導電層を形成し、第２の導電層上に第２の絶縁層を形成し、第２の絶縁層上に第３の導電層を形成し、第１の絶縁層、第２の導電層、第２の絶縁層、及び第３の導電層を加工することで、第１の導電層に達する開口部を形成し、開口部の側壁及び底部に接する第３の絶縁層を形成し、第３の絶縁層上に層を形成し、第３の絶縁層及び層を加工することで、開口部と重なる領域の、第１の導電層の上面を露出させ、層を除去し、第１の導電層、第３の絶縁層、及び第３の導電層上に半導体層を形成し、半導体層上に第４の絶縁層を形成し、第４の絶縁層上に第４の導電層を形成する、半導体装置の作製方法である。
上記半導体装置の作製方法において、第３の絶縁層及び層の加工には、異方性エッチングを用いることが好ましい。
上記半導体装置の作製方法において、層の除去には、等方性エッチングを用いることが好ましい。
本発明の一態様により、電気特性が良好なトランジスタを提供できる。または、本発明の一態様により、オン電流が大きいトランジスタを提供できる。または、本発明の一態様により、寄生容量が小さいトランジスタを提供できる。または、本発明の一態様により、微細化または高集積化が可能なトランジスタ、半導体装置、または記憶装置を提供できる。または、本発明の一態様により、高精細または高開口率の表示装置を提供できる。または、本発明の一態様により、信頼性の高いトランジスタ、半導体装置、表示装置、または記憶装置を提供できる。または、本発明の一態様により、消費電力の低い半導体装置、表示装置、または記憶装置を提供できる。または、本発明の一態様により、動作速度が速い記憶装置を提供できる。または、本発明の一態様により、上記トランジスタ、半導体装置、表示装置、または記憶装置の作製方法を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
図１Ａは、半導体装置の一例を示す平面図である。図１Ｂ及び図１Ｃは、半導体装置の一例を示す断面図である。
図２Ａ及び図２Ｂは、半導体装置の一例を示す断面図である。
図３Ａは、半導体装置の一例を示す平面図である。図３Ｂ及び図３Ｃは、半導体装置の一例を示す断面図である。
図４Ａ乃至図４Ｆは、半導体装置の一例を示す断面図である。
図５Ａ乃至図５Ｄは、半導体装置の一例を示す断面図である。
図６Ａは、半導体装置の一例を示す平面図である。図６Ｂ及び図６Ｃは、半導体装置の一例を示す断面図である。
図７Ａ及び図７Ｂは、半導体装置の一例を示す断面図である。
図８Ａ及び図８Ｂは、半導体装置の一例を示す断面図である。
図９Ａ及び図９Ｂは、半導体装置の一例を示す断面図である。
図１０Ａ及び図１０Ｂは、半導体装置の一例を示す断面図である。
図１１Ａは、半導体装置の一例を示す平面図である。図１１Ｂ及び図１１Ｃは、半導体装置の一例を示す断面図である。
図１２Ａ乃至図１２Ｆは、半導体装置の作製方法の一例を示す断面図である。
図１３Ａ乃至図１３Ｆは、半導体装置の作製方法の一例を示す断面図である。
図１４Ａ乃至図１４Ｆは、半導体装置の作製方法の一例を示す断面図である。
図１５Ａは、記憶装置の一例を示す平面図である。図１５Ｂ及び図１５Ｃは、記憶装置の一例を示す断面図である。
図１６Ａは、記憶装置の一例を示す平面図である。図１６Ｂは、記憶装置の一例を示す断面図である。
図１７Ａ及び図１７Ｂは、記憶装置を説明するレイアウト図である。
図１８は、記憶装置を説明するレイアウト図である。
図１９は、記憶装置の一例を示す断面図である。
図２０は、記憶装置の一例を示す断面図である。
図２１は、半導体装置の構成例を説明するブロック図である。
図２２Ａ乃至図２２Ｈは、メモリセルの回路構成例を説明する図である。
図２３Ａ及び図２３Ｂは、半導体装置の構成例を説明する斜視図である。
図２４は、ＣＰＵを説明するブロック図である。
図２５Ａ及び図２５Ｂは、半導体装置の斜視図である。
図２６Ａ及び図２６Ｂは、半導体装置の斜視図である。
図２７Ａ及び図２７Ｂは、各種の記憶装置を階層ごとに示す図である。
図２８Ａ及び図２８Ｂは、表示装置の一例を示す斜視図である。
図２９は、表示装置の一例を示す断面図である。
図３０は、表示装置の一例を示す断面図である。
図３１Ａ乃至図３１Ｃは、表示装置の構成例を示す図である。
図３２Ａ及び図３２Ｂは、電子部品の一例を示す図である。
図３３Ａ乃至図３３Ｃは、大型計算機の一例を示す図である。図３３Ｄは、宇宙用機器の一例を示す図である。図３３Ｅは、データセンターに適用可能なストレージシステムの一例を示す図である。
図３４Ａ乃至図３４Ｆは、電子機器の一例を示す図である。
図３５Ａ乃至図３５Ｇは、電子機器の一例を示す図である。
図３６Ａ乃至図３６Ｆは、電子機器の一例を示す図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
また、図面において示す各構成の、位置、大きさ、及び、範囲などは、理解の簡単のため、実際の位置、大きさ、及び、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び、範囲などに限定されない。
なお、本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、または、構成要素の順序（例えば、工程順、または積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、または特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。
また、トランジスタは半導体素子の一種であり、電流または電圧を増幅する機能、及び、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む。
本明細書等において、半導体層に酸化物半導体または金属酸化物を用いたトランジスタ、及び、チャネル形成領域に酸化物半導体または金属酸化物を有するトランジスタをＯＳトランジスタと記すことがある。また、チャネル形成領域にシリコンを有するトランジスタをＳｉトランジスタと記すことがある。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（チャネル形成領域ともいう）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物といえる。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、または結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがある。具体的には、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損（ＶＯとも記す）が形成される場合がある。
なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。
膜に含まれる水素、酸素、炭素、窒素などの元素の含有量の分析には、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いることができる。目的の元素の含有率が高い（例えば、０．５ａｔｏｍｉｃ％以上、または１ａｔｏｍｉｃ％以上）場合は、ＸＰＳが適している。一方、目的の元素の含有率が低い（例えば０．５ａｔｏｍｉｃ％以下、または１ａｔｏｍｉｃ％以下）場合には、ＳＩＭＳが適している。元素の含有量を比較する際には、ＳＩＭＳとＸＰＳの両方の分析手法を用いた複合解析を行うことがより好ましい。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。
また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極または配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、その他の各種機能を有する素子などが含まれる。
本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのソース−ドレイン間のリーク電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
本明細書等において、ノーマリーオン特性とは、ゲートに電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れてしまう状態のことをいう。また、ノーマリーオフ特性とは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに電流が流れない状態のことをいう。
本明細書等において、ある構成要素の上面形状とは、平面視における当該構成要素の輪郭形状のことをいう。また平面視とは、当該構成要素の被形成面、または当該構成要素が形成される支持体（例えば基板）の表面の法線方向から見ることをいう。
本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という場合がある。また、上面形状が一致または概略一致している場合、平面視における位置が一致している、もしくは平面視における位置が概略一致している、端部が揃っている、もしくは概略揃っている、または側端部が一致している、もしくは概略一致している、ということもできる。
なお、本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面または被形成面とがなす角（テーパ角ともいう）の角度が０度より大きく９０度未満である領域を有する。なお、構造の側面、基板面、及び被形成面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
本明細書等において、ＡはＢと接する、と記載されている場合、Ａの少なくとも一部がＢと接する。そのため、例えば、ＡはＢと接する領域を有する、と言い換えることができる。
本明細書等において、ＡはＢ上に位置する、と記載されている場合、Ａの少なくとも一部がＢ上に位置する。そのため、例えば、ＡはＢ上に位置する領域を有する、と言い換えることができる。
本明細書等において、ＡはＢを覆う、と記載されている場合、Ａの少なくとも一部がＢを覆う。そのため、例えば、ＡはＢを覆う領域を有する、と言い換えることができる。
本明細書等において、ＡはＢと重なる、と記載されている場合、Ａの少なくとも一部がＢと重なる。そのため、例えば、ＡはＢと重なる領域を有する、と言い換えることができる。
本明細書等において、メタルマスク、またはＦＭＭ（ファインメタルマスク、高精細なメタルマスク）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスと呼称する場合がある。また、本明細書等において、メタルマスク、またはＦＭＭを用いずに作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスと呼称する場合がある。
本明細書等では、発光波長が異なる発光素子（発光デバイスともいう）で発光層を作り分ける構造をＳＢＳ（Ｓｉｄｅ　Ｂｙ　Ｓｉｄｅ）構造と呼ぶ場合がある。ＳＢＳ構造は、発光素子ごとに材料及び構成を最適化することができるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。
本明細書等において、正孔または電子を、「キャリア」といって示す場合がある。具体的には、正孔注入層または電子注入層を「キャリア注入層」といい、正孔輸送層または電子輸送層を「キャリア輸送層」といい、正孔ブロック層または電子ブロック層を「キャリアブロック層」という場合がある。なお、上述のキャリア注入層、キャリア輸送層、及びキャリアブロック層は、明確に区別できない場合がある。また、１つの層が、キャリア注入層、キャリア輸送層、及びキャリアブロック層のうち２つまたは３つの機能を兼ねる場合がある。
本明細書等において、発光素子は、一対の電極間にＥＬ層を有する。ＥＬ層は、少なくとも発光層を有する。ここで、ＥＬ層が有する層（機能層ともいう）としては、発光層、キャリア注入層（正孔注入層及び電子注入層）、キャリア輸送層（正孔輸送層及び電子輸送層）、及び、キャリアブロック層（正孔ブロック層及び電子ブロック層）などが挙げられる。本明細書等において、受光素子（受光デバイスともいう）は、一対の電極間に少なくとも光電変換層として機能する活性層を有する。本明細書等では、一対の電極の一方を画素電極と記し、他方を共通電極と記すことがある。
本明細書等において、犠牲層（マスク層と呼称してもよい）とは、少なくとも発光層（より具体的には、ＥＬ層を構成する層のうち、島状に加工される層）の上方に位置し、製造工程中において、当該発光層を保護する機能を有する。
本明細書等において、段切れとは、層、膜、または電極が、被形成面の形状（例えば段差など）に起因して分断される現象を示す。
なお、本明細書に係る図面等において、Ｘ方向、Ｙ方向、及びＺ方向を示す矢印を付す場合がある。なお、本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」及び「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに交差する方向である。例えば、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに直交する方向である。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図１Ａ乃至図１４Ｆを用いて説明する。
本発明の一態様の半導体装置は、第１の導電層、第２の導電層、第３の導電層、第４の導電層、半導体層、第１の絶縁層、第２の絶縁層、第３の絶縁層、及び第４の絶縁層を有する。
第１の絶縁層は、第１の導電層上に位置し、第２の導電層は、第１の絶縁層上に位置し、第２の絶縁層は、第２の導電層上に位置し、第３の導電層は、第２の絶縁層上に位置する。第１の絶縁層、第２の導電層、第２の絶縁層、及び第３の導電層は、第１の導電層に達する開口部を有する。第３の絶縁層は、開口部において、第１の導電層の上面に接する突出部、第２の導電層の側面に接する領域、及び、第３の導電層の側面に接する領域を有する。半導体層は、開口部において、第１の導電層の上面に接する領域、並びに、第３の絶縁層が有する突出部の上面及び側面に接する領域を有する。第４の絶縁層は、開口部において、半導体層上に位置する。第４の導電層は、開口部において、第４の絶縁層、半導体層、及び第３の絶縁層を間に挟んで、第２の導電層と対向する領域を有する。
第１の導電層は、トランジスタのソース電極及びドレイン電極の一方として機能する。第３の導電層は、トランジスタのソース電極及びドレイン電極の他方として機能する。第４の導電層は、トランジスタの第１のゲート電極として機能し、第４の絶縁層は、トランジスタの第１のゲート絶縁層として機能する。第２の導電層は、トランジスタの第２のゲート電極として機能し、第３の絶縁層は、トランジスタの第２のゲート絶縁層として機能する。
本発明の一態様の半導体装置は、第１のゲート電極として機能する第４の導電層と、第２のゲート電極として機能する第２の導電層と、を有する。第２の導電層に印加する電位を、第４の導電層に印加する電位と、連動させず、独立して変化させることで、トランジスタのしきい値電圧Ｖｔｈを制御できる。特に、第２の導電層に負の電位を印加することにより、トランジスタのＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、第２の導電層に負の電位を印加したほうが、印加しない場合よりも、第４の導電層に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。なお、第４の導電層を第２のゲート電極として機能させ、第２の導電層を第１のゲート電極として機能させてもよい。
または、第２の導電層は、第４の導電層と接続してもよい。第２の導電層と第４の導電層とを接続し、同じ電位を印加することにより、オン電流の増加、初期特性バラつきの低減、マイナスＧＢＴ（Ｇａｔｅ　Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験での電気特性の劣化の抑制、及び異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動の抑制が可能である。
以上のように、本発明の一態様の半導体装置は、第１のゲート電極及び第２のゲート電極を有する構成を有するため、半導体装置が有するトランジスタの電気特性を良好にすることができる。
本発明の一態様のトランジスタは、ソース電極とドレイン電極とが、異なる高さに位置し、半導体層を流れる電流は、高さ方向に流れる。すなわち、チャネル長方向が高さ方向（縦方向）の成分を有するといえるため、本発明の一態様のトランジスタは、ＶＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、縦型トランジスタ、縦型チャネルトランジスタ、縦チャネル型トランジスタなどとも呼ぶことができる。
本発明の一態様のトランジスタは、ソース電極、半導体層、及びドレイン電極を、重ねて設けることができるため、半導体層を平面状に配置した、いわゆるプレーナ型のトランジスタと比較して、占有面積を大幅に縮小できる。
＜半導体装置の構成例１＞
図１Ａ乃至図８Ｂを用いて、本発明の一態様の半導体装置の構成を説明する。図１Ａは、トランジスタ２００Ａを有する半導体装置の平面図である。図１Ｂは、図１Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図１Ｃは、図１Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。なお、図１Ａの平面図では、図の明瞭化のために一部の要素を省いている。以降の平面図においても、一部の要素を省略することがある。
図１Ａ乃至図８Ｂに示す半導体装置は、基板（図示せず）上の絶縁層２１０と、絶縁層２１０上のトランジスタ２００Ａと、絶縁層２１０上の絶縁層２８０と、絶縁層２８０上の絶縁層２８１と、トランジスタ２００Ａ上の絶縁層２８３と、を有する。絶縁層２１０、絶縁層２８０、絶縁層２８１、及び絶縁層２８３は、層間膜として機能する。
トランジスタ２００Ａは、導電層２２０と、絶縁層２８０上の導電層２１５と、絶縁層２８１上の導電層２４０と、導電層２２０上の絶縁層２２５及び半導体層２３０と、半導体層２３０上の絶縁層２５０と、絶縁層２５０上の導電層２６０と、を有する。
図１Ｂ及び図１Ｃに示すように、絶縁層２８０、導電層２１５、絶縁層２８１、及び導電層２４０には、導電層２２０に達する開口部２９０が設けられている。ここで、開口部２９０の底部は、導電層２２０の上面であり、開口部２９０の側壁は、絶縁層２８０の側面、導電層２１５の側面、絶縁層２８１の側面、及び導電層２４０の側面である。開口部２９０は、絶縁層２８０が有する開口部と、導電層２１５が有する開口部と、絶縁層２８１が有する開口部と、導電層２４０が有する開口部と、を含む。別言すると、絶縁層２８０が導電層２２０と重なる領域に有する開口部は、開口部２９０の一部であり、導電層２１５が導電層２２０と重なる領域に有する開口部は、開口部２９０の別の一部であり、絶縁層２８１が導電層２２０と重なる領域に有する開口部は、開口部２９０の別の一部であり、導電層２４０が導電層２２０と重なる領域に有する開口部は、開口部２９０の別の一部である。
トランジスタ２００Ａの構成要素の少なくとも一部は、開口部２９０に配置される。具体的には、絶縁層２２５、半導体層２３０、絶縁層２５０、及び導電層２６０のそれぞれは、少なくとも一部が開口部２９０に配置される。また、絶縁層２２５、半導体層２３０、及び絶縁層２５０の、開口部２９０に配置される部分は、開口部２９０の形状を反映して設けられる。具体的には、開口部２９０の底部の一部及び側壁を覆うように絶縁層２２５が設けられ、開口部２９０の底部の他の一部及び絶縁層２２５を覆うように半導体層２３０が設けられ、半導体層２３０を覆うように絶縁層２５０が設けられる。そして、開口部２９０の形状を反映した絶縁層２５０の凹部を埋め込むように導電層２６０が設けられる。
絶縁層２２５は、開口部２９０において、導電層２２０の上面の一部、絶縁層２８０の側面、導電層２１５の側面、絶縁層２８１の側面、及び、導電層２４０の側面と接する。
図１Ｂにおいて一点鎖線で囲む領域Ｐの拡大図を図２Ａに示す。絶縁層２２５は、開口部２９０と重なる領域に開口部１９２を有する。図２Ａでは、開口部２９０の幅Ｄ、開口部１９２の幅Ｄ１９２、及び、絶縁層２２５の、導電層２１５に接する面から半導体層２３０に接する面までの最短距離に対応する幅Ｗ２２５を、それぞれ二点鎖線の両矢印で示している。なお、本明細書等では、幅Ｗ２２５を、絶縁層２２５の厚さと呼ぶことがある。このとき、図２Ａに示すように、開口部１９２の幅Ｄ１９２は、開口部２９０の幅Ｄから幅Ｗ２２５の２倍を引いた値（“Ｄ−２×Ｗ２２５”）より小さい。つまり、絶縁層２２５は、開口部２９０において突出部２２５ｐを有する。突出部２２５ｐは、導電層２２０の上面に接する。図２Ａでは、突出部２２５ｐの断面視における幅に対応する幅Ｗ２２５ｐを二点鎖線の両矢印で示している。このとき、開口部１９２の幅Ｄ１９２は、“Ｄ−２×Ｗ２２５−２×Ｗ２２５ｐ”と算出することができる。
また、図２Ａでは、突出部２２５ｐの断面視における高さに対応する高さＨ２２５ｐを二点鎖線の両矢印で示している。なお、高さＨ２２５ｐは、開口部１９２の深さでもある。例えば、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて絶縁層２２５を形成する場合、ＡＬＤ法は優れた厚さの均一性を有するため、高さＨ２２５ｐは、幅Ｗ２２５と一致又は概略一致する。
幅Ｗ２２５ｐは小さいことが好ましい。例えば、幅Ｗ２２５ｐは、幅Ｗ２２５と同じ又は幅Ｗ２２５よりも小さいことが好ましい。幅Ｗ２２５ｐを小さくすることで、半導体層２３０と導電層２２０との接触面積を大きくすることができる。これにより、トランジスタ２００Ａのオン電流を大きくし、電気特性を良好とすることができる。よって、高速に動作する半導体装置を実現できる。なお、半導体装置は、幅Ｗ２２５ｐが幅Ｗ２２５よりも大きい構成としてもよい。
半導体層２３０は、開口部１９２を介して導電層２２０の上面と接する。半導体層２３０は、開口部２９０において、絶縁層２２５が有する突出部２２５ｐの上面及び側面、並びに、絶縁層２２５の側面と接する。半導体層２３０は、導電層２４０の上面と接する。
トランジスタ２００Ａにおいて、半導体層２３０は半導体層として機能し、導電層２６０は第１のゲート電極として機能し、絶縁層２５０は第１のゲート絶縁層として機能し、導電層２１５は第２のゲート電極として機能し、絶縁層２２５は第２のゲート絶縁層として機能し、導電層２２０はソース電極及びドレイン電極の一方として機能し、導電層２４０はソース電極及びドレイン電極の他方として機能する。
上述したように、半導体層２３０の少なくとも一部は、開口部２９０に設けられる。また、トランジスタ２００Ａは、ソース電極及びドレイン電極の一方（ここでは導電層２２０）が下方に位置し、ソース電極及びドレイン電極の他方（ここでは導電層２４０）が上方に位置することから、電流が上下方向に流れる構成を有する。つまり、開口部２９０の側壁に沿って、チャネルが形成される。
開口部２９０の側壁は、絶縁層２１０の上面に対して垂直であることが好ましい。このような構成にすることで、半導体装置の微細化又は高集積化を図ることができる。このとき、開口部２９０の内部に設ける膜は、それぞれ、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、当該膜を、開口部２９０の側壁に被覆性良く、成膜することができる。例えば、絶縁層２２５、半導体層２３０、絶縁層２５０、及び導電層２６０は、それぞれ、ＡＬＤ法を用いて形成することが好ましい。
図１Ｂ及び図１Ｃに示すように、絶縁層２５０は、半導体層２３０の上面に接して設けられる。また、絶縁層２５０の一部は、開口部２９０の外、つまり、導電層２４０及び絶縁層２８１の上に位置する。絶縁層２５０は、開口部２９０の外において、半導体層２３０の側面に接する領域と、導電層２４０の側面に接する領域と、絶縁層２８１の上面に接する領域と、を有する。このとき、絶縁層２５０は、半導体層２３０の端部を覆うことが好ましい。これにより、導電層２６０と半導体層２３０がショートすることを防止できる。また、絶縁層２５０は、導電層２４０の端部を覆うことが好ましい。これにより、導電層２６０と導電層２４０がショートすることを防止できる。また、導電層２６０と導電層２４０との間に生じる寄生容量を低減することができる。
導電層２４０は、絶縁層２８１が有する開口部に設けないことが好ましい。つまり、導電層２４０は、開口部２９０における絶縁層２８１の側面と接する領域を有さないことが好ましい。このような構成にすることで、導電層２４０が有する開口部、及び絶縁層２８１が有する開口部を、一括で形成することができる。また、開口部２９０における導電層２４０の側面と開口部２９０における絶縁層２８０の側面とが面一である構成とすることで、開口部２９０に設ける絶縁層２２５、半導体層２３０などの膜厚分布を均一にすることができる。また、絶縁層２２５、半導体層２３０などが、導電層２４０と絶縁層２８１の段差により分断されることを抑制できる。
なお、図１Ｂ及び図１Ｃでは、開口部２９０における導電層２４０の側面と、開口部２９０における絶縁層２８１の側面とが面一である構成を示しているが、本発明はこれに限られるものではない。例えば、開口部２９０における導電層２４０の側面と、開口部２９０における絶縁層２８１の側面とが不連続になってもよい。また、開口部２９０における導電層２４０の側面の傾きと、開口部２９０における絶縁層２８１の側面の傾きとが互いに異なってもよい。このとき、例えば、開口部２９０における導電層２４０の側面と絶縁層２１０の上面とがなす角の角度は、開口部２９０における絶縁層２８１の側面と絶縁層２１０の上面とがなす角の角度よりも小さいことが好ましい。このような構成にすることで、開口部２９０における導電層２４０の側面への、絶縁層２２５、半導体層２３０などの被覆性が向上し、鬆などの欠陥を低減できる。
トランジスタ２００Ａは、チャネル形成領域を含む半導体層２３０に、半導体として機能する金属酸化物（酸化物半導体ともいう）を有することが好ましい。このとき、トランジスタ２００Ａは、ＯＳトランジスタといえる。なお、酸化物半導体を有する半導体層を、酸化物半導体層と呼ぶ場合がある。
ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に酸素欠損（ＶＯ：Ｏｘｙｇｅｎ　Ｖａｃａｎｃｙ）及び不純物が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）は、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、ＯＳトランジスタはノーマリーオン特性となりやすい。したがって、酸化物半導体中のチャネル形成領域では、酸素欠損及び不純物はできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネル形成領域は、キャリア濃度が低減され、ｉ型化（真性化）または実質的にｉ型化されていることが好ましい。
一方、ＯＳトランジスタのソース領域及びドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域であることが好ましい。すなわち、ＯＳトランジスタのソース領域及びドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域であることが好ましい。
導電層２６０は、絶縁層２５０、半導体層２３０、及び絶縁層２２５を間に挟んで、導電層２１５と対向する領域を有する。半導体層２３０の、導電層２６０と導電層２１５とに挟まれる領域及びその近傍は、トランジスタ２００Ａのチャネル形成領域として機能する。半導体層２３０の導電層２２０と接する領域、及び、半導体層２３０の導電層２４０と接する領域は、一方がソース領域として機能し、他方がドレイン領域として機能する。つまり、チャネル形成領域は、ソース領域とドレイン領域との間に挟まれている。
半導体層２３０と導電層２２０とが接することで、金属化合物、または酸素欠損が形成され、半導体層２３０の導電層２２０と接する領域が低抵抗化する。これにより、半導体層２３０と導電層２２０との接触抵抗を低減できる。同様に、半導体層２３０と導電層２４０とが接することで、半導体層２３０の導電層２４０と接する領域が低抵抗化する。これにより、半導体層２３０と導電層２４０との接触抵抗を低減できる。
ここで、図２Ａに示す一点鎖線Ａ５−Ａ６間の断面図を図２Ｂに示す。図２Ｂは、導電層２６０及び導電層２１５を含むＸＹ平面の断面図ということもできる。図２Ｂに示すように、絶縁層２５０は半導体層２３０の内周全体に接する。また、絶縁層２２５は半導体層２３０の外周全体に接する。よって、トランジスタ２００Ａのチャネル形成領域は、半導体層２３０の、絶縁層２５０と同じ層に形成される部分の内周全体、又は絶縁層２２５と同じ層に形成される部分の外周全体に形成されうる。なお、図２Ｂは、半導体層２３０のチャネル形成領域を含む、ＸＹ平面における断面図ともいえる。
導電層２６０が第１のゲート電極として機能する場合、トランジスタ２００Ａのチャネル長は、断面視において、半導体層２３０の絶縁層２５０を介して導電層２６０と重なる領域の長さとなる。つまり、トランジスタ２００Ａのチャネル長は、導電層２２０上の絶縁層２８０の厚さ、導電層２１５の厚さ、絶縁層２８１の厚さ、開口部２９０の深さ、半導体層２３０の厚さ、及び絶縁層２５０の厚さなどによって決定される、ということができる。図２Ａでは、トランジスタ２００Ａのチャネル長Ｌを破線の両矢印で示している。
なお、導電層２１５が第１のゲート電極として機能する場合、トランジスタ２００Ａのチャネル長は、断面視において、半導体層２３０の絶縁層２２５を介して導電層２１５と重なる領域の長さとなる。つまり、トランジスタ２００Ａのチャネル長は、導電層２１５の厚さによって決定される、ということができる。また、導電層２６０と導電層２１５とを接続する場合、トランジスタ２００Ａのチャネル長は、断面視において、半導体層２３０の、導電層２６０と導電層２１５とに挟まれる領域の長さとなる。つまり、トランジスタ２００Ａのチャネル長は、導電層２１５の厚さによって決定される、ということができる。
プレーナ型のトランジスタでは、チャネル長がフォトリソグラフィの露光限界で制限されており、さらなる微細化は困難であったが、本発明においては、絶縁層２８０及び絶縁層２８１の厚さ、又は導電層２１５の厚さでチャネル長を設定することができる。よって、トランジスタ２００Ａのチャネル長を、フォトリソグラフィの露光限界以下の非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、０．１ｎｍ以上、１ｎｍ以上、または５ｎｍ以上）にすることができる。これにより、トランジスタ２００Ａのオン電流が大きくなり、周波数特性の向上を図ることができる。
さらに、上記のように、開口部２９０に、チャネル形成領域、ソース領域、及びドレイン領域を形成することができる。これにより、チャネル形成領域、ソース領域、及びドレイン領域が、ＸＹ平面上に別々に設けられる、横型のトランジスタと比較して、トランジスタ２００Ａは、占有面積を低減できる。したがって、半導体装置を高集積化することができる。また、本発明の一態様の半導体装置を記憶装置に用いる場合、単位面積当たりの記憶容量を大きくすることができる。
また、図２Ｂに示すように、絶縁層２２５、半導体層２３０、絶縁層２５０、及び導電層２６０は、同心円状に設けられる。よって、中心に設けられた導電層２６０の側面は、絶縁層２５０を介して、半導体層２３０の側面と対向する。また、開口部２９０における導電層２１５の側面は、絶縁層２２５を介して、半導体層２３０の側面と対向する。つまり、平面視において、半導体層２３０の周全体がチャネル形成領域になる。このとき、例えば、半導体層２３０の内周の長さ、又は半導体層２３０の外周の長さによって、トランジスタ２００Ａのチャネル幅が決まる。つまり、トランジスタ２００Ａのチャネル幅は、開口部２９０の幅（平面視において開口部２９０が円形である場合は径）の大きさと、絶縁層２２５の厚さによって決定される、ということができる。図２Ａ及び図２Ｂでは、開口部２９０の幅Ｄを二点鎖線の両矢印で示している。図２Ｂでは、トランジスタ２００Ａのチャネル幅Ｗを一点鎖線の両矢印で示している。開口部２９０の幅Ｄを大きくすることで、単位面積当たりのチャネル幅を大きくし、オン電流を大きくすることができる。また、絶縁層２２５の厚さ（幅Ｗ２２５）を小さくすることで、単位面積当たりのチャネル幅を大きくし、オン電流を大きくすることができる。
フォトリソグラフィ法を用いて開口部２９０を形成する場合、開口部２９０の幅Ｄはフォトリソグラフィの露光限界で設定される。また、開口部２９０の幅Ｄは、開口部２９０に設ける、絶縁層２２５、半導体層２３０、絶縁層２５０、及び導電層２６０それぞれの膜厚によって設定される。開口部２９０の幅Ｄは、例えば、５ｎｍ以上、１０ｎｍ以上、又は２０ｎｍ以上であって、２００ｎｍ以下、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、又は３０ｎｍ以下にすることができる。なお、平面視において開口部２９０が円形である場合、開口部２９０の幅Ｄは開口部２９０の直径に相当し、チャネル幅Ｗは“（Ｄ−２×Ｗ２２５）×π”と算出することができる。
また、トランジスタ２００Ａのチャネル長Ｌは、少なくともトランジスタ２００Ａのチャネル幅Ｗよりも小さいことが好ましい。トランジスタ２００Ａのチャネル長Ｌは、トランジスタ２００Ａのチャネル幅Ｗに対し、０．１倍以上０．９９倍以下が好ましく、０．５倍以上０．８倍以下がより好ましい。このような構成にすることで、良好な電気特性及び高い信頼性を有するトランジスタを実現できる。
また、平面視で円形になるように開口部２９０を形成することで、絶縁層２２５、半導体層２３０、絶縁層２５０、及び導電層２６０は、同心円状に設けられる。これにより、導電層２６０と半導体層２３０の距離が概略均一になり、かつ、導電層２１５と半導体層２３０の距離が概略均一になるため、半導体層２３０にゲート電界を概略均一に印加することができる。
なお、本実施の形態では、平面視において開口部２９０が円形である例について示したが、本発明はこれに限られるものではない。例えば、平面視において開口部２９０は、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状であってもよい。
なお、図１Ｂ及び図１Ｃでは、開口部２９０の側壁が絶縁層２１０の上面に対して垂直となるように、開口部２９０を設けているが、本発明はこれに限られるものではない。例えば、開口部２９０の側壁は、テーパ形状になってもよい。
開口部２９０の側壁がテーパ形状を有する半導体装置の構成を、図３Ａ乃至図３Ｃを用いて説明する。図３Ａは、トランジスタ２００Ａを有する半導体装置の平面図である。図３Ｂは、図３Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図３Ｃは、図３Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。なお、図３Ａの平面図では、図の明瞭化のために一部の要素を省いている。以降の平面図においても、一部の要素を省略することがある。
図３Ｂ及び図３Ｃに示すように、開口部２９０の側壁をテーパ形状にすることで、絶縁層２２５、半導体層２３０、絶縁層２５０などの被覆性が向上し、鬆などの欠陥を低減できる。開口部２９０の側壁をテーパ形状とする場合、例えば、開口部２９０における絶縁層２８０の側面と、絶縁層２１０の上面とがなす角の角度は、４５度以上であって、９０度未満であることが好ましい。具体的には、８０度以上９０度未満であると、前述の通り、半導体装置の微細化又は高集積化を図ることができ好ましい。また、４５度以上、又は５０度以上であって、８０度未満、７５度以下、７０度以下、６５度以下、又は６０度以下であると、開口部２９０内に形成する膜の被覆性が向上し、好ましい。なお、開口部２９０における導電層２１５の側面と絶縁層２１０の上面とがなす角の角度、及び開口部２９０における絶縁層２８１の側面と絶縁層２１０の上面とがなす角の角度はそれぞれ、上述の範囲とすることが好ましい。
なお、図３Ｂ及び図３Ｃに示すように、開口部２９０の幅は、深さ方向で変化する場合がある。本明細書等では、特に、開口部２９０の幅Ｄとして、断面視における、絶縁層２８０の導電層２２０上に位置する２つの側面の間の最短距離を用いる。言い換えると、開口部２９０の幅Ｄとして、絶縁層２８０における開口部２９０の幅の最小値を用いる。
または、例えば、開口部２９０の側壁は、逆テーパ形状になっていてもよい。別言すると、開口部２９０における絶縁層２８０の側面と、絶縁層２１０の上面とがなす角の角度が、９０度より大きくてもよい。このとき、開口部２９０における導電層２１５の側面と絶縁層２１０の上面とがなす角の角度、及び開口部２９０における絶縁層２８１の側面と絶縁層２１０の上面とがなす角の角度はそれぞれ、上述の範囲であってもよい。
また、図１Ｂ及び図１Ｃでは、導電層２２０の上面が平坦である構成を示しているが、本発明はこれに限られるものではない。例えば、図４Ａ及び図４Ｂに示すように、導電層２２０の上面に、開口部２９０と重なる第１の凹部が形成されてもよい。第１の凹部を埋め込むように、絶縁層２２５、半導体層２３０、絶縁層２５０、及び導電層２６０の少なくとも一部が形成されることで、半導体層２３０の導電層２２０近傍まで、導電層２６０のゲート電界を印加しやすくすることができる。
また、例えば、図４Ｃ及び図４Ｄに示すように、導電層２２０の上面に、絶縁層２２５が有する開口部と重なる第２の凹部が形成されてもよい。第２の凹部を埋め込むように、半導体層２３０、絶縁層２５０、及び導電層２６０の少なくとも一部が形成されることで、半導体層２３０と導電層２２０の接触面積を大きくすることができる。これにより、トランジスタ２００Ａのオン電流を大きくし、電気特性を良好とすることができる。よって、高速に動作する半導体装置を実現できる。
なお、例えば、図４Ｅ及び図４Ｆに示すように、導電層２２０の上面に、第１の凹部及び第２の凹部が形成されてもよい。
また、図１Ｂ及び図１Ｃでは、絶縁層２２５の、開口部２９０において半導体層２３０と接する側の側面が、絶縁層２１０の上面に対して垂直である構成を示しているが、本発明はこれに限られるものではない。例えば、図５Ａ及び図５Ｂに示すように、絶縁層２２５の、開口部２９０において半導体層２３０と接する側の側面が、テーパ形状になっていてもよい。絶縁層２２５の当該側面をテーパ形状にすることで、半導体層２３０、絶縁層２５０などの被覆性が向上し、鬆などの欠陥を低減できる。
また、図５Ａ及び図５Ｂでは、絶縁層２２５の上面が、導電層２４０の上面と一致している構成を示している。なお、絶縁層２２５の上面が、導電層２１５の上面よりも上方（導電層２４０側）に位置するのであれば、本発明はこれに限られるものではない。例えば、絶縁層２２５の上面は、導電層２４０の上面よりも下方（導電層２２０側）に位置してもよい。つまり、絶縁層２２５の上面は、導電層２１５の上面よりも上方であって、導電層２４０の上面よりも下方に位置してもよい。
図５Ｃ及び図５Ｄでは、絶縁層２２５が、導電層２４０の開口部２９０側の側面の一部と接する構成を示している。別言すると、絶縁層２２５の上面が、導電層２４０の下面と上面の間に位置する構成を示している。当該構成にすることで、半導体層２３０は、導電層２４０の上面に加えて、導電層２４０の開口部２９０側の側面の一部と接することができる。これにより、半導体層２３０と導電層２４０との接触面積を大きくすることができる。これにより、トランジスタ２００Ａのオン電流を大きくし、電気特性を良好とすることができる。なお、絶縁層２２５の上面は、導電層２４０の下面と、高さが一致してよい。このとき、絶縁層２２５は導電層２４０と接しない。このような構成にすることで、半導体層２３０は、導電層２４０の上面に加えて、導電層２４０の開口部２９０側の側面の全部と接することができる。
なお、絶縁層２２５の上面は、導電層２４０の上面よりも上方に位置してもよい。このような構成においても、半導体層２３０は導電層２４０の上面と接することができる。
図１Ｂでは、開口部２９０の外側において、半導体層２３０の側端部と導電層２４０の側端部が一致する構成を示している。このような構成にすることで、半導体層２３０となる半導体膜と、導電層２４０となる導電膜とを、同じエッチングマスクを用いて連続して加工することができ、半導体装置の生産性の向上を図ることができる。なお、本発明はこれに限られるものではない。
図１Ａ乃至図１Ｃに示す半導体装置の変形例である半導体装置を、図６Ａ乃至図６Ｃに示す。図６Ａは、当該半導体装置の平面図であり、図６Ｂは、図６Ａに示す一点鎖線Ａ１−Ａ２間の断面図であり、図６Ｃは、図６Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。例えば、図６Ａ乃至図６Ｃに示すように、開口部２９０の外側において、半導体層２３０の端部が、導電層２４０の端部よりも内側に位置する構造にしてもよい。当該構造にすることで、導電層２４０と半導体層２３０とを異なる工程で加工することができ、導電層２４０及び半導体層２３０それぞれの加工が比較的容易になる。また、絶縁層２５０の被形成面の段差が小さくなり、絶縁層２５０の被覆性を高めることができる。
または、例えば、Ｘ方向において、半導体層２３０の端部が、導電層２４０の開口部２９０の外側に位置する端部よりも外側に位置する構造にしてもよい。別言すると、Ｘ方向において、半導体層２３０が、導電層２４０の開口部２９０の外側に位置する側面を覆う構造にしてもよい。当該構造にすることで、半導体層２３０と導電層２４０との接触面積を大きくすることができる。これにより、トランジスタ２００Ａのオン電流を大きくし、電気特性を良好とすることができる。
＜半導体装置の構成材料＞
以下では、本実施の形態の半導体装置に用いることができる材料について説明する。なお、本実施の形態の半導体装置を構成する各層は、単層構造であってもよく、積層構造であってもよい。図１Ｂ及び図１Ｃでは、導電層２２０、絶縁層２２５、半導体層２３０、導電層２４０、絶縁層２５０、及び導電層２６０が、それぞれ、単層構造である例を示す。また、図７Ａ乃至図８Ｂでは、導電層２２０、絶縁層２２５、半導体層２３０、導電層２４０、絶縁層２５０、及び導電層２６０が積層構造である例を示す。
［半導体層２３０］
前述の通り、半導体層２３０は、チャネル形成領域を有する。当該チャネル形成領域は、ｉ型（真性）または実質的にｉ型である。半導体層２３０は、さらに、ソース領域及びドレイン領域を有する。当該ソース領域及び当該ドレイン領域は、チャネル形成領域と比較してキャリア濃度が高い、ｎ型の領域（低抵抗領域）である。
半導体層２３０に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、単結晶半導体、または単結晶以外の結晶性を有する半導体（微結晶半導体、多結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。単結晶半導体または結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
半導体として機能する金属酸化物のバンドギャップは、２．０ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。ＯＳトランジスタは、オフ電流が小さいため、半導体装置の消費電力を十分に低減できる。また、ＯＳトランジスタの周波数特性が高いため、半導体装置を高速に動作させることができる。
半導体層２３０に用いることができる金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。金属酸化物は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。また、金属酸化物は、インジウム及び亜鉛の一方又は両方を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素または半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素または半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種または複数種であることがより好ましく、ガリウムがさらに好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。
半導体層２３０は、例えば、インジウム酸化物（Ｉｎ酸化物）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物、ＩＺＯ（登録商標）とも記す）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物、ＩＧＴＯとも記す）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物、ＩＴＺＯ（登録商標）とも記す）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯ、ＩＧＺＡＯ、またはＩＡＧＺＯとも記す）などを用いることができる。または、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などを用いることができる。
金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。また、オン電流の大きいトランジスタを実現できる。
なお、金属酸化物は、インジウムに代えて、または、インジウムに加えて、元素周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、元素周期表における周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。元素周期表における周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。
また、金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、キャリア濃度の増加、またはバンドギャップの縮小などが生じ、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。
また、金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
また、金属酸化物に含まれる全ての金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、バンドギャップが大きい金属酸化物とすることができる。また、金属酸化物に酸素欠損が形成されることを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタのしきい値電圧がシフトすることを抑制できる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
半導体層２３０に適用する金属酸化物の組成により、トランジスタの電気特性、及び信頼性が異なる。したがって、トランジスタに求められる電気特性、及び信頼性に応じて金属酸化物の組成を異ならせることにより、優れた電気特性と高い信頼性を両立した半導体装置とすることができる。
金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比はＭの原子数比以上であることが好ましい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：１：２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、及び、これらの近傍の組成が挙げられる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。金属酸化物中のインジウムの原子数比を大きくすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
また、Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比はＭの原子数比未満であってもよい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、及びこれらの近傍の組成が挙げられる。金属酸化物中のＭの原子数の割合を大きくすることで、酸素欠損の生成を抑制することができる。
なお、元素Ｍとして複数の金属元素を有する場合は、当該金属元素の原子数の割合の合計を、元素Ｍの原子数の割合とすることができる。
本明細書等において、含有される全ての金属元素の原子数の和に対するインジウムの原子数の割合を、インジウムの含有率と記す場合がある。他の金属元素においても同様である。
また、金属酸化物がＩｎ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｚｎ＝１：１、Ｉｎ：Ｚｎ＝２：１、Ｉｎ：Ｚｎ＝４：１、及びこれらの近傍の組成が挙げられる。また、Ｉｎ−Ｚｎ酸化物に、微量の元素Ｍを含んでいてもよい。例えば、元素ＭとしてＳｎを含む場合、当該金属酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｓｎ：Ｚｎ＝２：０．１：１、Ｉｎ：Ｓｎ：Ｚｎ＝４：０．１：１、及びこれらの近傍の組成が挙げられる。
半導体層２３０に用いる金属酸化物の組成の分析には、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、または誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。または、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られた含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が、実際の含有率より低くなる場合がある。
金属酸化物の形成には、スパッタリング法、またはＡＬＤ法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、成膜後の金属酸化物の組成はターゲットの組成と異なる場合がある。特に亜鉛は、成膜後の金属酸化物における含有率が、ターゲットと比較して５０％程度にまで減少する場合がある。また、金属酸化物の成膜には、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ）法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いてもよい。
半導体層２３０は、２以上の金属酸化物層を有する積層構造としてもよい。半導体層２３０が有する２以上の金属酸化物層は、組成が互いに同じ、または概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、製造コストを削減できる。
半導体層２３０が有する２以上の金属酸化物層は、組成が互いに異なってもよい。
図７Ａでは、半導体層２３０が、半導体層２３０ａと、半導体層２３０ａ上の半導体層２３０ｂと、の２層構造である例を示す。
例えば、半導体層２３０ａには、半導体層２３０ｂより導電率の高い材料を用いることが好ましい。ソース電極及びドレイン電極（導電層２２０及び導電層２４０）と接する半導体層２３０ａに導電率の高い材料を用いることにより、半導体層２３０と導電層２２０との接触抵抗、及び半導体層２３０と導電層２４０との接触抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。
ここで、第１のゲート電極として機能する導電層２６０側に設けられる半導体層２３０ｂに導電率の高い材料を用いると、トランジスタ２００Ａのしきい値電圧がシフトし、ゲート電圧が０Ｖ時に流れるドレイン電流（以下、カットオフ電流とも記す）が大きくなってしまう場合がある。具体的には、トランジスタ２００Ａがｎチャネル型のトランジスタである場合に、しきい値電圧が低くなってしまうことがある。したがって、半導体層２３０ｂには、半導体層２３０ａよりも導電率の低い材料を用いることが好ましい。これにより、トランジスタ２００Ａがｎチャネル型のトランジスタである場合は、しきい値電圧を高くすることができ、カットオフ電流が小さいトランジスタとすることができる。なお、カットオフ電流が小さいことをノーマリーオフと記す場合がある。
以上のように、半導体層２３０を積層構造とし、半導体層２３０ａには、半導体層２３０ｂよりも導電率の高い材料を用いることにより、ノーマリーオフ、かつオン電流が大きいトランジスタとすることができる。したがって、低い消費電力と高い性能が両立した半導体装置とすることができる。
また、半導体層２３０ａのキャリア濃度は、半導体層２３０ｂのキャリア濃度より高いことが好ましい。半導体層２３０ａのキャリア濃度を高くすることにより導電率が高くなり、半導体層２３０と導電層２２０との接触抵抗、及び半導体層２３０と導電層２４０との接触抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。また、半導体層２３０ｂのキャリア濃度を低くすることにより導電率が低くなり、ノーマリーオフのトランジスタとすることができる。
なお、半導体層２３０は、前述の構成に限られず、半導体層２３０ａには、半導体層２３０ｂより導電率の低い材料を用いてもよい。また、半導体層２３０ａのキャリア濃度は、半導体層２３０ｂのキャリア濃度より低くてもよい。
また、半導体層２３０ａに用いる第１の金属酸化物のバンドギャップは、半導体層２３０ｂに用いる第２の金属酸化物のバンドギャップと異なることが好ましい。例えば、第１の金属酸化物のバンドギャップと第２の金属酸化物のバンドギャップの差は、０．１ｅＶ以上が好ましく、０．２ｅＶ以上がより好ましく、０．３ｅＶ以上がさらに好ましい。
半導体層２３０ａに用いる第１の金属酸化物のバンドギャップは、半導体層２３０ｂに用いる第２の金属酸化物のバンドギャップより小さいことが好ましい。これにより、半導体層２３０と導電層２２０との接触抵抗、及び半導体層２３０と導電層２４０との接触抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。また、トランジスタ２００Ａがｎチャネル型のトランジスタである場合はしきい値電圧を高くすることができ、ノーマリーオフのトランジスタとすることができる。また、第２の金属酸化物のバンドギャップが大きいことで、半導体層２３０ｂ中、及び、半導体層２３０ｂと絶縁層２５０との界面に、キャリアが生成及び誘起されることを抑制できる。これにより、トランジスタの信頼性を高めることができる。
例えば、第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より低いことが好ましい。より具体的には、例えば、半導体層２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］又はその近傍の組成である金属酸化物を用い、半導体層２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］又はその近傍の組成である金属酸化物を用いることが好ましい。このとき、元素Ｍとして、ガリウム、アルミニウム、及びスズの一または複数を用いることが特に好ましい。
なお、半導体層２３０は、前述の構成に限られず、第１の金属酸化物のバンドギャップが、第２の金属酸化物のバンドギャップより大きくてもよい。
また、第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より低いことが好ましい。第１の金属酸化物は、元素Ｍを微量に含む構成、または元素Ｍを含まない構成としてもよい。例えば、半導体層２３０ａに用いる第１の金属酸化物をＩｎ−Ｚｎ酸化物とし、半導体層２３０ｂに用いる第２の金属酸化物をＩｎ−Ｍ−Ｚｎ酸化物とすることが好ましい。具体的には、第１の金属酸化物をＩｎ−Ｚｎ酸化物とし、第２の金属酸化物をＩｎ−Ｇａ−Ｚｎ酸化物とすることができる。
例えば、半導体層２３０ａとして、Ｉｎ：Ｚｎ＝１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｓｎ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｚｎ＝４：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｓｎ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物、またはインジウム酸化物を用いることが好ましい。また、半導体層２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成である金属酸化物、またはＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成である金属酸化物を用いることが好ましい。これにより、トランジスタ２００Ａのオン電流を大きくし、かつ、ばらつきが少なく信頼性の高いトランジスタ構造とすることができる。
なお、半導体層２３０は、前述の構成に限られず、第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より高くてもよい。
半導体層２３０は、結晶性を有する金属酸化物層を有することが好ましい。結晶性を有する金属酸化物の構造としては、例えば、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、多結晶構造、及び、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造が挙げられる。結晶性を有する金属酸化物層を半導体層２３０に用いることにより、半導体層２３０中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。
半導体層２３０に用いる金属酸化物層の結晶性が高いほど、半導体層２３０中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物層を用いることで、大きな電流を流すことができるトランジスタを実現することができる。
金属酸化物層をスパッタリング法により形成する場合、形成時の基板温度（ステージ温度）が高いほど、結晶性の高い金属酸化物層を形成することができる。また、形成時に用いる成膜ガス全体に対する酸素ガスの流量の割合（以下、酸素流量比ともいう）が高いほど、結晶性の高い金属酸化物層を形成することができる。
半導体層２３０の結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）、または電子線回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。または、これらの手法を複数組み合わせて分析を行ってもよい。
半導体層２３０は、結晶性が異なる２以上の金属酸化物層の積層構造としてもよい。例えば、第１の金属酸化物層と、当該第１の金属酸化物層上に設けられる第２の金属酸化物層と、の積層構造とし、第２の金属酸化物層は、第１の金属酸化物層より結晶性が高い領域を有する構成とすることができる。または、第２の金属酸化物層は、第１の金属酸化物層より結晶性が低い領域を有する構成とすることができる。このとき、第１の金属酸化物層と第２の金属酸化物層は、互いに異なる組成であってもよく、同じまたは概略同じ組成であってもよい。
例えば、半導体層２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成である金属酸化物、またはＩｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成である金属酸化物を用い、半導体層２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成である金属酸化物を用いることが好ましい。半導体層２３０ａに、Ｉｎに対するＺｎの割合が大きい金属酸化物を用いると、半導体層２３０ａの結晶性を高めることができる。さらに、結晶性の高い半導体層２３０ａ上に半導体層２３０ｂを形成することで、半導体層２３０ｂの結晶性を高めることも容易となる。これにより、半導体層２３０全体の結晶性を高めることができ、好ましい。このとき、元素Ｍとして、ガリウム、アルミニウム、またはスズを用いることが特に好ましい。例えば、互いに異なる組成を有する、ＩＧＺＯを２層積層してもよい。また、例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯ（登録商標）の中から選ばれるいずれか一と、の積層構造を用いてもよい。
また、図７Ｂでは、半導体層２３０が、半導体層２３０ｃと、半導体層２３０ｃ上の半導体層２３０ａと、半導体層２３０ａ上の半導体層２３０ｂと、の３層構造である例を示す。
半導体層２３０ａ及び半導体層２３０ｂには、前述の構成を適用できる。半導体層２３０ｃには、半導体層２３０ｂに適用可能な構成と同様の構成を用いることができる。
例えば、半導体層２３０ａとして、Ｉｎ：Ｚｎ＝１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｓｎ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｚｎ＝４：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｓｎ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物、またはインジウム酸化物を用いることが好ましい。また、半導体層２３０ｂ及び半導体層２３０ｃとして、それぞれ、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成である金属酸化物、またはＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成である金属酸化物を用いることが好ましい。
半導体層２３０ｂ及び半導体層２３０ｃは、それぞれ、半導体層２３０ａよりもバンドギャップが大きいことが好ましい。これにより、半導体層２３０ａが、バンドギャップが大きい半導体層２３０ｂ及び半導体層２３０ｃに挟持され、半導体層２３０ａが主に電流経路（チャネル）として機能することとなる。半導体層２３０ａが半導体層２３０ｂ及び半導体層２３０ｃにより挟持されることで、半導体層２３０ａの界面及びその近傍のトラップ準位を少なくすることができる。これにより、チャネルが絶縁層界面から遠ざけられた埋め込みチャネル型のトランジスタを実現でき、電界効果移動度を高くすることができる。また、バックチャネル側に形成されうる界面準位の影響が低減され、トランジスタの光劣化（例えば、光負バイアス劣化）を抑制でき、トランジスタの信頼性を高めることができる。
半導体層２３０の膜厚は、１ｎｍ以上、３ｎｍ以上、又は５ｎｍ以上であって、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、１２ｎｍ以下、又は１０ｎｍ以下であることが好ましい。
酸化物半導体に含まれる水素が金属原子と結合する酸素と反応して水になり、酸化物半導体中に酸素欠損（ＶＯ）が形成される場合がある。さらに、ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性（つまり、しきい値電圧がマイナスの値）となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
半導体層２３０中のＶＯＨをできる限り低減し、半導体層２３０を高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を修復することが重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。なお、酸化物半導体に酸素を供給して酸素欠損を修復することを、加酸素化処理と記す場合がある。
チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
ここで、金属酸化物（酸化物半導体）中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における炭素の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域におけるシリコンの濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における窒素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における水素はできる限り低減されていることが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における水素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態の半導体装置には、半導体層２３０に他の半導体材料を用いたトランジスタを適用してもよい。当該他の半導体材料としては、例えば、単体元素よりなる半導体、または化合物半導体が挙げられる。単体元素よりなる半導体として、例えば、シリコン、及びゲルマニウムが挙げられる。化合物半導体として、例えば、ヒ化ガリウム、及びシリコンゲルマニウムが挙げられる。その他、化合物半導体として、例えば、有機半導体、及び、窒化物半導体が挙げられる。なお、前述の酸化物半導体も、化合物半導体の一種である。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。
トランジスタの半導体材料に用いることができるシリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）が挙げられる。
半導体層２３０に用いることができる化合物半導体として、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、窒化ホウ素、及びヒ化ホウ素等が挙げられる。半導体層２３０に用いることができる窒化ホウ素は、アモルファス構造を含むことが好ましい。半導体層２３０に用いることができるヒ化ホウ素は、立方晶構造の結晶を含むことが好ましい。
半導体層２３０は、半導体として機能する層状物質を有してもよい。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス力のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
上記層状物質として、例えば、グラフェン、シリセン、カルコゲン化物などが挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。トランジスタの半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
［絶縁層］
半導体装置が有する絶縁層（絶縁層２１０、絶縁層２２５、絶縁層２５０、絶縁層２８０、絶縁層２８１、絶縁層２８３など）には、それぞれ、無機絶縁膜を用いることが好ましい。無機絶縁膜としては、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜が挙げられる。酸化絶縁膜としては、例えば、酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、酸化タンタル膜、酸化セリウム膜、ガリウム亜鉛酸化物膜、及び、ハフニウムアルミネート膜が挙げられる。窒化絶縁膜としては、例えば、窒化シリコン膜、及び窒化アルミニウム膜が挙げられる。酸化窒化絶縁膜としては、例えば、酸化窒化シリコン膜、酸化窒化アルミニウム膜、酸化窒化ガリウム膜、酸化窒化イットリウム膜、及び、酸化窒化ハフニウム膜が挙げられる。窒化酸化絶縁膜としては、例えば、窒化酸化シリコン膜、及び窒化酸化アルミニウム膜が挙げられる。また、半導体装置が有する絶縁層には、有機絶縁膜を用いてもよい。
例えば、トランジスタの微細化、及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層に、比誘電率が高い（ｈｉｇｈ−ｋ）材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。また、ゲート絶縁層の等価酸化膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）の薄膜化が可能となる。一方、層間膜として機能する絶縁層には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減できる。したがって、絶縁層の機能に応じて、材料を選択することができる。なお、比誘電率が低い材料は、絶縁耐力が大きい材料でもある。
ｈｉｇｈ−ｋ材料としては、例えば、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物などが挙げられる。
比誘電率が低い材料としては、例えば、酸化シリコン、酸化窒化シリコン、及び窒化酸化シリコンなどの無機絶縁材料、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、及びアクリル樹脂などの樹脂が挙げられる。また、比誘電率が低い他の無機絶縁材料として、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、並びに、炭素及び窒素を添加した酸化シリコンなどが挙げられる。また、例えば、空孔を有する酸化シリコンが挙げられる。なお、これらの酸化シリコンは、窒素を含むことができる。
また、半導体装置が有する絶縁層に、強誘電性を有しうる材料を用いてもよい。強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）などの金属酸化物が挙げられる。また、強誘電性を有しうる材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウムなどから選ばれた一つまたは複数）を添加した材料が挙げられる。ここで、ハフニウムの原子数と元素Ｊ１の原子数の比は適宜設定することができ、例えば、ハフニウムの原子数と元素Ｊ１の原子数の比を１：１またはその近傍にすることができる。また、強誘電性を有しうる材料としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウムなどから選ばれた一つまたは複数）を添加した材料、などが挙げられる。また、ジルコニウムの原子数と元素Ｊ２の原子数の比は適宜設定することができ、例えば、ジルコニウムの原子数と元素Ｊ２の原子数の比を１：１またはその近傍にすることができる。また、強誘電性を有しうる材料として、チタン酸鉛（ＰｂＴｉＯＸ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックスを用いてもよい。
また、強誘電性を有しうる材料としては、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物が挙げられる。ここで、元素Ｍ１は、アルミニウム、ガリウム、インジウムなどから選ばれた一つまたは複数である。また、元素Ｍ２は、ホウ素、スカンジウム、イットリウム、ランタン、セリウム、ネオジム、ユーロピウム、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロムなどから選ばれた一つまたは複数である。なお、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。また、元素Ｍ１と、窒素と、を有する金属酸化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。また、強誘電性を有しうる材料としては、上記金属窒化物に元素Ｍ３が添加された材料が挙げられる。なお、元素Ｍ３は、マグネシウム、カルシウム、ストロンチウム、亜鉛、カドミウムなどから選ばれた一つまたは複数である。ここで、元素Ｍ１の原子数、元素Ｍ２の原子数、及び元素Ｍ３の原子数の比は適宜設定することができる。
また、強誘電性を有しうる材料としては、ＳｒＴａＯ２Ｎ、ＢａＴａＯ２Ｎなどのペロブスカイト型酸窒化物、κアルミナ型構造のＧａＦｅＯ３などが挙げられる。
なお、上記の説明においては、金属酸化物、及び金属窒化物について例示したがこれに限定されない。例えば、上述の金属酸化物に窒素が添加された金属酸窒化物、または上述の金属窒化物に酸素が添加された金属窒酸化物などを用いてもよい。
また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物または化合物を用いることができる。または、絶縁層を、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、上記に列挙した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料のみを強誘電体と呼ぶだけでなく、強誘電性を有しうる材料とも呼んでいる。
ハフニウム及びジルコニウムの一方または両方を含む金属酸化物は、数ｎｍといった薄膜であっても強誘電性を有しうることができる。また、ハフニウム及びジルコニウムの一方または両方を含む金属酸化物は、微小な面積でも強誘電性を有しうることができる。したがって、ハフニウム及びジルコニウムの一方または両方を含む金属酸化物を用いることで、半導体装置の微細化を図ることができる。
なお、本明細書等において、強誘電性を有しうる材料を層状にしたものを指して、強誘電体層、金属酸化物膜、または金属窒化物膜と呼ぶ場合がある。また、このような、強誘電体層、金属酸化物膜、または金属窒化物膜を有する装置を、本明細書等において、強誘電体デバイスと呼ぶ場合がある。
なお、強誘電性は、外部電場により強誘電体層に含まれる結晶の酸素または窒素が変位することで、発現するとされている。また、強誘電性の発現は、強誘電体層に含まれる結晶の結晶構造に依存すると推定される。よって、絶縁層が強誘電性を発現するには、絶縁層は結晶を含む必要がある。特に絶縁層は、直方晶系の結晶構造を有する結晶を含むと、強誘電性が発現するため好ましい。なお、絶縁層に含まれる結晶の結晶構造としては、正方晶系、直方晶系、単斜晶系、及び六方晶系の中から選ばれるいずれか一または複数であってもよい。また、絶縁層は、アモルファス構造を有していてもよい。このとき、絶縁層は、アモルファス構造と、結晶構造とを有する複合構造としてもよい。
また、金属酸化物を用いたトランジスタは、不純物及び酸素の透過を抑制する機能を有する絶縁層で囲むことによって、トランジスタの電気特性を安定にすることができる。不純物及び酸素の透過を抑制する機能を有する絶縁層としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、及び、タンタルから選ばれた一以上を含む絶縁層を、単層で、または積層で用いることができる。具体的には、不純物及び酸素の透過を抑制する機能を有する絶縁層の材料として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
具体的には、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁層としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、及び酸化タンタルといった金属酸化物が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁層としては、例えば、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）が挙げられる。また、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁層としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコン、及び窒化シリコンといった金属窒化物が挙げられる。
また、ゲート絶縁層などの、酸化物半導体層と接する絶縁層、または酸化物半導体層の近傍に設ける絶縁層は、加熱により脱離する酸素（以下、過剰酸素と呼ぶことがある）を含む領域を有する絶縁層であることが好ましい。例えば、過剰酸素を含む領域を有する絶縁層が、酸化物半導体層と接する、または酸化物半導体層の近傍に位置することで、酸化物半導体層が有する酸素欠損を低減することができる。過剰酸素を含む領域を形成しやすい絶縁層として、酸化シリコン、酸化窒化シリコン、または空孔を有する酸化シリコンなどが挙げられる。
絶縁層２１０は層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜に用いることで、配線間に生じる寄生容量を低減できる。酸化シリコン及び酸化窒化シリコンは、それぞれ、熱的に安定であるため、絶縁層２１０として好適である。
また、絶縁層２１０中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、半導体層２３０のチャネル形成領域への、水、水素などの不純物の混入を抑制できる。
また、絶縁層２１０として、水素に対するバリア絶縁層を用いることが好ましい。半導体層２３０の外側に設けられる絶縁層２１０が水素に対するバリア性を有することで、半導体層２３０中への水素の拡散を抑制できる。
水素に対するバリア絶縁層の材料としては、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコン等が挙げられる。
なお、本明細書等において、バリア絶縁層とは、バリア性を有する絶縁層のことを指す。また、バリア性とは、対応する物質が拡散し難い性質（対応する物質が透過し難い性質、対応する物質の透過性が低い性質、または、対応する物質の拡散を抑制する機能ともいう）とする。なお、対応する物質として記載される場合の水素は、例えば、水素原子、水素分子、並びに、水分子及びＯＨ−などの水素と結合した物質などの少なくとも一を指す。また、対応する物質として記載される場合の不純物は、特段の明示が無い限り、チャネル形成領域または半導体層における不純物を指し、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの少なくとも一を指す。また、対応する物質として記載される場合の酸素は、例えば、酸素原子、酸素分子などの少なくとも一を指す。
例えば、絶縁層２１０として、窒化シリコン膜を用いることが好ましい。
絶縁層２８０及び絶縁層２８１は、前述の、水素に対するバリア絶縁層を有することが好ましい。絶縁層２８０及び絶縁層２８１は、半導体層２３０を囲むように設けられている。半導体層２３０の外側に設けられる絶縁層２８０及び絶縁層２８１が水素に対するバリア性を有することで、半導体層２３０中への水素の拡散を抑制できる。例えば、絶縁層２８０及び絶縁層２８１は、窒化シリコン膜を有することが好ましい。
なお、窒化シリコンは、酸素に対するバリア性も有する。したがって、絶縁層２８０及び絶縁層２８１に窒化シリコンを用いることで、半導体層２３０から酸素が引き抜かれ、半導体層２３０に過剰な量の酸素欠損が形成されることを抑制できる。また、導電層２１５が酸化され、導電層２１５の抵抗が高くなることを抑制できる。
また、絶縁層２８０及び絶縁層２８１に窒化シリコンを用いることで、過剰な酸素が半導体層２３０に供給されることを防ぐことができる。よって、半導体層２３０のチャネル形成領域が酸素過剰になることを防ぐことができるため、トランジスタ２００Ａの信頼性向上を図ることができる。
また、絶縁層２８０及び絶縁層２８１は、それぞれ前述した、酸化絶縁膜、酸化窒化絶縁膜、または、過剰酸素を含む領域を有する絶縁層を有することが好ましい。
例えば、過剰酸素を含む領域を有する絶縁層は、酸素を含む雰囲気で、スパッタリング法で成膜することで形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁層２８０中の水素濃度及び絶縁層２８１中の水素濃度を低減できる。このように、絶縁層２８０を構成する少なくとも一部の層を成膜することで、絶縁層２８０から半導体層２３０のチャネル形成領域に酸素を供給し、酸素欠損及びＶｏＨの低減を図ることができる。また、絶縁層２８１を構成する少なくとも一部の層を成膜することで、絶縁層２８１から半導体層２３０のチャネル形成領域に酸素を供給し、酸素欠損及びＶｏＨの低減を図ることができる。
また、絶縁層２８０中及び絶縁層２８１中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、半導体層２３０のチャネル形成領域への、水、水素などの不純物の混入を抑制できる。
なお、絶縁層２８０及び絶縁層２８１の膜厚が、トランジスタ２００Ａのチャネル長に対応するため、トランジスタ２００Ａのチャネル長の設計値に合わせて、絶縁層２８０及び絶縁層２８１の膜厚を適宜設定する。
例えば、絶縁層２８０及び絶縁層２８１としてそれぞれ、窒化シリコン膜の単層構造を用いることが好ましい。
絶縁層２５０は、水素を捕獲するまたは固着する機能を有することが好ましい。これにより、半導体層２３０の水素濃度（特に、トランジスタのチャネル形成領域中の水素濃度）を低減できる。よって、チャネル形成領域中のＶＯＨを低減し、チャネル形成領域をｉ型または実質的にｉ型とすることができる。
水素を捕獲するまたは固着する機能を有する絶縁層の材料としては、ハフニウムを含む酸化物、マグネシウムを含む酸化物、アルミニウムを含む酸化物、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）等の金属酸化物が挙げられる。また、これらの金属酸化物は、さらにジルコニウムを含んでいてもよく、例えば、ハフニウム及びジルコニウムを含む酸化物等が挙げられる。ここで、アモルファス構造を有する金属酸化物では、一部の酸素原子がダングリングボンドを有するため、水素を捕獲するまたは固着する能力が高い。したがって、これらの金属酸化物は、アモルファス構造を有することが好ましい。例えば、これらの酸化物にシリコンを含むことで、アモルファス構造を実現してもよい。例えば、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）を用いることが好ましい。なお、金属酸化物は、一部に結晶領域、及び、結晶粒界の一方または双方を有する場合がある。
なお、対応する物質を捕獲するまたは固着する機能は、対応する物質が拡散し難い性質を有するともいえる。よって、対応する物質を捕獲するまたは固着する機能を、バリア性と言い換えることができる。
また、絶縁層２５０は半導体層２３０と接する。半導体層２３０として酸化物半導体層を用いる場合、絶縁層２５０は、過剰酸素を含む領域を有することが好ましい。絶縁層２５０が過剰酸素を含む領域を有することで、半導体層２３０が有する酸素欠損を低減できる。過剰酸素を含む領域を形成しやすい絶縁層として、酸化シリコン、酸化窒化シリコン、または空孔を有する酸化シリコンなどが挙げられる。
図７Ａ及び図７Ｂでは、絶縁層２５０が、絶縁層２５０ａと、絶縁層２５０ａ上の絶縁層２５０ｂと、の２層構造である例を示す。
絶縁層２５０が積層構造である場合、半導体層２３０と接する層が、水素を捕獲するまたは固着する機能を有することが好ましい。つまり、図７Ａ及び図７Ｂでは、絶縁層２５０ａが、水素を捕獲するまたは固着する機能を有することが好ましい。また、絶縁層２５０ｂとしては、前述の、水素に対するバリア絶縁層を用いることが好ましい。
絶縁層２５０ａが、水素を捕獲するまたは固着する機能を有することで、半導体層２３０に含まれる水素を、より効果的に捕獲させるまたは固着させることができる。よって、半導体層２３０中の水素濃度を低減できる。絶縁層２５０ａとして、例えば、ハフニウムシリケートなどを用いるとよい。また、絶縁層２５０ａは、アモルファス構造を有することが好ましい。
絶縁層２５０ａをアモルファス構造にすることで、結晶粒界の形成を抑制することができる。結晶粒界の形成が抑制されることで、絶縁層２５０ａの膜の平坦性を高めることができる。これにより絶縁層２５０ａの膜厚分布が均一化されて、膜厚が極端に薄い部分を低減することができるため、絶縁層２５０ａの耐圧を向上させることができる。また、絶縁層２５０ａ上に設ける膜の膜厚分布を均一化することができる。
また、絶縁層２５０ａの結晶粒界の形成を抑制することで、結晶粒界の欠陥準位に起因するリーク電流を低減することができる。よって、絶縁層２５０ａをリーク電流の少ない絶縁膜として機能させることができる。
また、酸化ハフニウムはｈｉｇｈ−ｋ材料であるため、ハフニウムシリケートは、シリコンの含有量によっては、ｈｉｇｈ−ｋ材料となる。したがって、絶縁層２５０ａをゲート絶縁層に用いる場合、ゲート絶縁層の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
絶縁層２５０ｂに、水素に対するバリア絶縁層を用いることで、導電層２６０に含まれる不純物の、半導体層２３０への拡散を抑制できる。窒化シリコンは水素に対するバリア性が高いため、絶縁層２５０ｂとして好適である。
このような構成にすることで、良好な電気特性を有する半導体装置を提供できる。また、信頼性が高い半導体装置を提供できる。また、トランジスタの電気特性のばらつきが少ない半導体装置を提供できる。また、オン電流が大きい半導体装置を提供できる。
また、絶縁層２５０に、ｈｉｇｈ−ｋ材料を用いることが好ましい。なお、ｈｉｇｈ−ｋ材料の一例として、アルミニウム及びハフニウムの一方または双方を含む酸化物がある。絶縁層２５０としてｈｉｇｈ−ｋ材料を用いることで、ゲート絶縁層の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁層として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
以上より、絶縁層２５０ａとして、アルミニウム及びハフニウムの一方または双方を含む酸化物を用いることが好ましく、アモルファス構造を有し、アルミニウム及びハフニウムの一方または双方を含む酸化物を用いることがより好ましく、アモルファス構造を有する酸化アルミニウムを用いることがさらに好ましい。
さらに、絶縁層２５０は、酸化シリコンまたは酸化窒化シリコンなどの、熱に対し安定な構造の絶縁層を有していてもよい。
また、絶縁層２５０は、酸素に対するバリア絶縁層を有することが好ましい。これにより、導電層２４０及び導電層２６０などの酸化を抑制できる。絶縁層２５０が積層構造である場合、導電層２４０と接する層、及び、導電層２６０と接する層が、それぞれ、酸素に対するバリア絶縁層であることが好ましい。
例えば、前述の絶縁層２５０ｂに、水素及び酸素に対するバリア絶縁層を用いることで、導電層２６０の酸化を抑制できる。また、半導体層２３０に含まれる酸素が導電層２６０に拡散し、半導体層２３０に酸素欠損が形成されることを抑制できる。
酸素に対するバリア絶縁層としては、例えば、アルミニウム及びハフニウムの一方または双方を含む酸化物、酸化マグネシウム、酸化ガリウム、ガリウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、窒化シリコン、及び窒化酸化シリコンが挙げられる。また、アルミニウム及びハフニウムの一方または双方を含む酸化物として、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、並びに、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）が挙げられる。
絶縁層２５０の膜厚は、０．１ｎｍ以上３０ｎｍ以下が好ましく、０．１ｎｍ以上２０ｎｍ以下が好ましく、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５．０ｎｍ以下がより好ましく、０．５ｎｍ以上５．０ｎｍ以下がより好ましく、１．０ｎｍ以上５．０ｎｍ未満がより好ましく、１．０ｎｍ以上３．０ｎｍ以下がさらに好ましい。
また、図８Ａでは、絶縁層２５０が、絶縁層２５０ｃと、絶縁層２５０ｃ上の絶縁層２５０ａと、絶縁層２５０ａ上の絶縁層２５０ｂと、の３層構造である例を示す。
絶縁層２５０ａ及び絶縁層２５０ｂには、前述の構成を適用できる。
絶縁層２５０ｃは、比誘電率が低い材料を用いることが好ましい。比誘電率が低い材料としては、酸化シリコン、又は酸化窒化シリコンを用いることが好ましい。絶縁層２５０ｃは、半導体層２３０と接する層である。絶縁層２５０ｃに酸化物絶縁層を用いることで、半導体層２３０に酸素を供給することができる。また、絶縁層２５０ｂを設けることで、絶縁層２５０ｃに含まれる酸素が導電層２６０に拡散することを抑制し、導電層２６０の酸化を抑制できる。また、絶縁層２５０ｃから半導体層２３０に供給される酸素量が減少することを抑制できる。
また、図８Ｂでは、絶縁層２５０が、絶縁層２５０ｄと、絶縁層２５０ｄ上の絶縁層２５０ｃと、絶縁層２５０ｃ上の絶縁層２５０ａと、絶縁層２５０ａ上の絶縁層２５０ｂと、の４層構造である例を示す。
絶縁層２５０ａ乃至絶縁層２５０ｃには、前述の構成を適用できる。
絶縁層２５０ｄは、酸素に対するバリア性を有することが好ましい。絶縁層２５０ｄは、半導体層２３０と接する層である。絶縁層２５０ｄが、酸素に対するバリア性を有することで、半導体層２３０から酸素が脱離することを抑制できる。絶縁層２５０ｄとして、例えば、酸化アルミニウムを用いるとよい。酸化アルミニウムは、水素を捕獲するまたは固着する機能を有するため、半導体層２３０と接する絶縁層２５０ｄとして好適である。
トランジスタの微細化を図るにあたって、絶縁層２５０ａ乃至絶縁層２５０ｄの膜厚はそれぞれ薄いことが好ましい。絶縁層２５０ａ乃至絶縁層２５０ｄの膜厚はそれぞれ、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５ｎｍ以下がより好ましく、０．５ｎｍ以上５ｎｍ以下がより好ましく、１ｎｍ以上５ｎｍ未満がより好ましく、１ｎｍ以上３ｎｍ以下がさらに好ましい。なお、絶縁層２５０ａ乃至絶縁層２５０ｄはそれぞれ、少なくとも一部において、上記のような膜厚の領域を有していればよい。
代表的には、絶縁層２５０ｄ、絶縁層２５０ｃ、絶縁層２５０ａ、及び絶縁層２５０ｂの膜厚をそれぞれ、１ｎｍ、２ｎｍ、２ｎｍ、及び１ｎｍとする。このような構成にすることで、トランジスタを微細化または高集積化しても良好な電気特性を有することができる。
絶縁層２２５は、第２のゲート絶縁層として機能する。よって、絶縁層２２５は、絶縁層２５０の構成を適用できる。
図７Ａ及び図７Ｂでは、絶縁層２２５が、絶縁層２２５ｂと、絶縁層２２５ｂ上の絶縁層２２５ａと、の２層構造である例を示す。図７Ａ及び図７Ｂでは、半導体層２３０を挟むように絶縁層２２５ａ及び絶縁層２５０ａが設けられ、さらにその外側に絶縁層２２５ｂ及び絶縁層２５０ｂが設けられる構成を示す。
絶縁層２２５ａは絶縁層２５０ａの構成を適用でき、絶縁層２２５ｂは絶縁層２５０ｂの構成を適用できる。例えば、絶縁層２２５ａ及び絶縁層２５０ａが水素を捕獲するまたは固着する機能を有することで、半導体層２３０中の水素濃度を低減できる。また、例えば、絶縁層２２５ｂ及び絶縁層２５０ｂが水素に対してバリア性を有することで、導電層２１５又は導電層２６０に含まれる不純物の、半導体層２３０への拡散を抑制できる。
このような構成にすることで、良好な電気特性を有する半導体装置を提供できる。また、信頼性が高い半導体装置を提供できる。また、トランジスタの電気特性のばらつきが少ない半導体装置を提供できる。また、オン電流が大きい半導体装置を提供できる。
また、図８Ａでは、絶縁層２２５が、絶縁層２２５ｂと、絶縁層２２５ｂ上の絶縁層２２５ａと、絶縁層２２５ａ上の絶縁層２２５ｃと、の３層構造である例を示す。
絶縁層２２５ｃは絶縁層２５０ｃの構成を適用できる。例えば、絶縁層２２５ｃに酸化物絶縁層を用いることで、半導体層２３０に酸素を供給することができる。また、絶縁層２２５ｃに含まれる酸素が導電層２１５に拡散することを抑制し、導電層２１５の酸化を抑制できる。また、絶縁層２２５ｃから半導体層２３０に供給される酸素量が減少することを抑制できる。
なお、絶縁層２２５ｂに水素に対するバリア絶縁層を用いる場合、半導体層２３０中への水素の拡散を抑制できるため、水素濃度が低い半導体層２３０を形成できるのであれば、絶縁層２２５ａ及び絶縁層２２５ｃは、上述した構成に限定されない。例えば、絶縁層２２５ａに、酸化シリコンまたは酸化窒化シリコンなどの、熱に対し安定な構造の絶縁層を用い、絶縁層２２５ｃに、水素に対するバリア絶縁層を用いてもよい。このような構成にすることで、絶縁層２２５ａを介して半導体層２３０に水素が拡散するのを抑制できる。一例として、絶縁層２２５ａに酸化シリコンを用い、絶縁層２２５ｂ及び絶縁層２２５ｃに窒化シリコンを用いることができる。
また、図８Ｂでは、絶縁層２２５が、絶縁層２２５ｂと、絶縁層２２５ｂ上の絶縁層２２５ａと、絶縁層２２５ａ上の絶縁層２２５ｃと、絶縁層２２５ｃ上の絶縁層２２５ｄと、の４層構造である例を示す。
絶縁層２２５ｄは絶縁層２５０ｄの構成を適用できる。例えば、絶縁層２２５ｄが酸素に対するバリア性を有することで、半導体層２３０から酸素が脱離することを抑制できる。
トランジスタの微細化を図るにあたって、絶縁層２２５ａ乃至絶縁層２２５ｄの膜厚はそれぞれ薄いことが好ましい。絶縁層２２５ａ乃至絶縁層２２５ｄの膜厚はそれぞれ、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５ｎｍ以下がより好ましく、０．５ｎｍ以上５ｎｍ以下がより好ましく、１ｎｍ以上５ｎｍ未満がより好ましく、１ｎｍ以上３ｎｍ以下がさらに好ましい。なお、絶縁層２２５ａ乃至絶縁層２２５ｄはそれぞれ、少なくとも一部において、上記のような膜厚の領域を有していればよい。
なお、図７Ａ、図７Ｂ、図８Ａ、及び図８Ｂのそれぞれでは、絶縁層２２５が有する絶縁層の層数と、絶縁層２５０が有する絶縁層の層数とが一致する構成を示しているが、本発明はこれに限られるものではない。絶縁層２２５が有する絶縁層の層数と、絶縁層２５０が有する絶縁層の層数とは、一致しなくてもよい。絶縁層２２５及び絶縁層２５０の構成は、トランジスタ２００Ａに求める特性に合わせて、適宜設定することができる。
絶縁層２８３には、水素に対するバリア絶縁層を用いることが好ましい。これにより、絶縁層２８３の上方から半導体層２３０に水素が拡散することを抑制できる。窒化シリコン膜、及び窒化酸化シリコン膜は、それぞれ、自身からの不純物（例えば、水及び水素）の放出が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁層２８３に好適に用いることができる。
絶縁層２８３としてスパッタリング法で成膜された窒化シリコンを用いることが特に好ましい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいため、絶縁層２８３の水素濃度を低減できる。また、絶縁層２８３をスパッタリング法で成膜することで、密度が高い窒化シリコンを形成することができる。
また、絶縁層２８３として、水素を捕獲するまたは固着する機能を有する絶縁層を用いてもよい。このような構成にすることで、絶縁層２８３の上方から半導体層２３０に水素が拡散することを抑制し、さらに半導体層２３０に含まれる水素を、捕獲させるまたは固着させることができる。したがって、半導体層２３０の水素濃度を低減できる。絶縁層２８３としては、ハフニウムシリケートなどを用いることができる。
また、絶縁層２８３として、水素を捕獲するまたは固着する機能を有する絶縁層と、水素に対するバリア絶縁層との積層構造としてもよい。例えば、絶縁層２８３として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
［導電層］
半導体装置が有する導電層（導電層２１５、導電層２２０、導電層２４０、導電層２６０など）には、それぞれ、アルミニウム、クロム、銅、銀、金、白金、亜鉛、タンタル、ニッケル、チタン、鉄、コバルト、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または前述した金属元素を成分とする合金か、前述した金属元素を組み合わせた合金等を用いることが好ましい。前述した金属元素を成分とする合金として、当該合金の窒化物、または当該合金の酸化物を用いてもよい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、ルテニウムを含む窒化物、タンタル及びアルミニウムを含む窒化物、またはチタン及びアルミニウムを含む窒化物などの窒素を含む導電性材料、酸化ルテニウム、ストロンチウム及びルテニウムを含む酸化物、またはランタン及びニッケルを含む酸化物などの酸素を含む導電性材料、チタン、タンタル、またはルテニウムなどの金属元素を含む材料は、酸化されにくい導電性材料、酸素の拡散を抑制する機能を有する導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。なお、酸素を含む導電性材料として、酸化タングステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物、インジウムスズ酸化物（ＩＴＯともいう）、酸化チタンを含むインジウムスズ酸化物、シリコンを添加したインジウムスズ酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（ＩＺＯ（登録商標）ともいう）、及び、酸化タングステンを含むインジウム亜鉛酸化物などが挙げられる。本明細書等では、酸素を含む導電性材料を用いて成膜される導電膜を、酸化物導電膜と呼ぶことがある。
タングステン、銅、またはアルミニウムを主成分とする導電性材料は、導電性が高いため、好ましい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に金属酸化物を用いる場合において、ゲート電極として機能する導電層には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から脱離した酸素がチャネル形成領域に供給されやすくなる。
導電層２２０及び導電層２４０は、それぞれ、半導体層２３０と接する導電層であるため、それぞれ、酸化されにくい導電性材料、酸化されても電気抵抗が低く保たれる導電性材料、酸化物導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、及び酸素を含む導電性材料が挙げられる。これにより、導電層２２０及び導電層２４０の導電率が低下することを抑制できる。
導電層２２０または導電層２４０として酸素を含む導電性材料を用いることで、導電層２２０または導電層２４０が酸素を吸収しても導電性を維持することができる。また、絶縁層２１０として酸化ハフニウムなどの酸素を含む絶縁層を用いる場合においても、導電層２２０は導電性を維持できるため好適である。導電層２２０及び導電層２４０のそれぞれとして、例えば、ＩＴＯ、ＩＴＳＯ、ＩＺＯ（登録商標）などを用いることが好ましい。
図７Ａ乃至図８Ｂでは、導電層２２０が、導電層２２０ａと、導電層２２０ａ上の導電層２２０ｂと、導電層２２０ｂ上の導電層２２０ｃと、の３層構造である例を示す。このとき、例えば、導電層２２０ａとして、酸化されにくい導電性材料、または酸素の拡散を抑制する機能を有する導電性材料を用い、導電層２２０ｂとして、導電性が高い材料を用い、導電層２２０ｃとして、酸素を含む導電性材料を用いることが好ましい。具体的には、例えば、導電層２２０ａとして窒化チタンを用い、導電層２２０ｂとしてタングステンを用い、導電層２２０ｃとしてＩＴＯ又はＩＴＳＯを用いることが好ましい。この場合、窒化チタンが絶縁層２１０に接し、ＩＴＯ又はＩＴＳＯが半導体層２３０に接する。このような構造にすることで、導電層２２０が半導体層２３０と接していても、導電性を維持することができる。また、絶縁層２１０に酸化物絶縁層を用いる場合、絶縁層２１０によって導電層２２０が過剰に酸化されることを抑制できる。また、導電層２２０ｂとして、導電性の高いタングステンを用いることで、導電層２２０の導電性を高めることができる。
なお、図７Ａ乃至図８Ｂでは、導電層２２０の上面に、開口部２９０と重なる凹部が形成されている構成を示している。
図７Ａ乃至図８Ｂでは、導電層２４０が、導電層２４０ａと、導電層２４０ａ上の導電層２４０ｂと、の２層構造である例を示す。このとき、例えば、導電層２４０ａとして、導電層２４０ｂよりも導電性が高い材料を用い、導電層２４０ｂとして、酸素を含む導電性材料を用いることが好ましい。具体的には、例えば、導電層２４０ａとして、ルテニウム、タングステン、窒化チタン、又は窒化タンタルを用い、導電層２４０ｂとして、ＩＴＯ又はＩＴＳＯを用いることが好ましい。この場合、ＩＴＯ又はＩＴＳＯが半導体層２３０に接する。このような構造にすることで、導電層２４０が半導体層２３０と接していても、導電性を維持することができる。また、導電層２４０ａとして、導電層２４０ｂよりも導電性の高い材料を用いることで、導電層２４０の導電性を高めることができる。
導電層２６０には、タングステンなど、導電性が高い材料を用いることが好ましい。また、導電層２６０として、酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。当該導電性材料としては、前述の通り、窒素を含む導電性材料（例えば、窒化チタンまたは窒化タンタルなど）、及び酸素を含む導電性材料（例えば、酸化ルテニウムなど）などが挙げられる。これにより、導電層２６０の導電率が低下することを抑制できる。
また、導電層２６０には、チャネルが形成される金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素及び窒素を含む導電性材料（例えば、窒化チタン、窒化タンタルなど）を用いてもよい。また、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、及び、シリコンを添加したインジウムスズ酸化物のうち一つまたは複数を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁層などから混入する水素を捕獲することができる場合がある。
図７Ａ乃至図８Ｂでは、導電層２６０が、導電層２６０ａと、導電層２６０ａ上の導電層２６０ｂと、の２層構造である例を示す。このとき、例えば、導電層２６０ａとして窒化チタンを用い、導電層２６０ｂとしてタングステンを用いることが好ましい。これにより、導電層２６０の導電率を高めることができる。
導電層２１５は、導電性が高い材料を用いることが好ましい。導電層２１５には、タングステン、又はアルミニウムを用いることが好ましい。また、導電層２１５として、ルテニウムを用いてもよい。ルテニウムは、酸素を吸収しても導電性を維持する材料であるため、絶縁層２８０及び絶縁層２８１の一方又は両方に酸化物絶縁層を用いる場合に好適に用いることができる。また、導電層２１５として、窒化タンタル、窒化チタンなどの窒素を含む導電性材料を用いてもよい。窒素を含む導電性材料は、酸化されにくい導電性材料、又は、酸素の拡散を抑制する機能を有する導電性材料であるため、絶縁層２８０及び絶縁層２８１の一方又は両方に酸化物絶縁層を用いる場合に好適に用いることができる。
導電層２１５の膜厚は、２ｎｍ以上５０ｎｍ以下が好ましく、３ｎｍ以上３０ｎｍ以下がより好ましく、４ｎｍ以上２０ｎｍ以下がさらに好ましく、５ｎｍ以上１５ｎｍ以下がさらに好ましい。
［基板］
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いることができる。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜半導体装置の構成例２＞
図９Ａ乃至図１０Ｂを用いて、本発明の一態様の半導体装置の別の構成を説明する。図９Ａは、トランジスタ２００Ｂを有する半導体装置をＹ方向から見た断面図である。図９Ｂは、当該半導体装置をＸ方向から見た断面図である。なお、図９Ａ及び図９Ｂに示す半導体装置の平面図は、図１Ａを参照できる。また、図１０Ａは、トランジスタ２００Ｂを有する半導体装置をＹ方向から見た断面図である。図１０Ｂは、当該半導体装置をＸ方向から見た断面図である。なお、図１０Ａ及び図１０Ｂに示す半導体装置の平面図は、図１Ａを参照できる。
図９Ａ及び図９Ｂに示す半導体装置、並びに、図１０Ａ及び図１０Ｂに示す半導体装置のそれぞれは、絶縁層２２７を有する点、及び、絶縁層２８０及び絶縁層２８１のそれぞれが積層構造である点で、図１Ａ乃至図１Ｃに示す半導体装置と異なる。以降では、前述した内容と異なる部分について主に説明し、重複する部分についてはこれを参照することとし、説明を省略する場合がある。
図９Ａ及び図９Ｂに示す半導体装置、並びに、図１０Ａ及び図１０Ｂに示す半導体装置では、絶縁層２１０上に絶縁層２２７が設けられ、絶縁層２２７上に導電層２２０及び絶縁層２８０が設けられている。
絶縁層２２７には、水素を捕獲するまたは固着する機能を有する絶縁層を用いることが好ましい。これにより、半導体層２３０中の水素が導電層２２０を介して絶縁層２２７に拡散し、当該水素を捕獲させるまたは固着させることができる。したがって、半導体層２３０中の水素濃度を低減できる。
例えば、絶縁層２１０として、窒化シリコン膜を用い、絶縁層２２７として、ハフニウム及びシリコンを含む酸化物膜（ハフニウムシリケート膜）を用いることが好ましい。
図９Ａ及び図９Ｂに示す半導体装置では、絶縁層２８０が、絶縁層２８０ａと、絶縁層２８０ａ上の絶縁層２８０ｂと、を有する。また、絶縁層２８１が、絶縁層２８１ｂと、絶縁層２８１ｂ上の絶縁層２８１ａと、を有する。
絶縁層２８０ａは、絶縁層２２７の上面に接する領域と、導電層２２０の側面及び上面に接する領域と、を有する。絶縁層２８１ａは、導電層２４０の下面に接する領域を有する。
絶縁層２８０ｂ及び絶縁層２８１ｂには、それぞれ、比誘電率が低い材料を用いることが好ましい。絶縁層２８０ｂの比誘電率は、少なくとも絶縁層２８０ａの比誘電率よりも低いことが好ましく、絶縁層２８１ｂの比誘電率は、少なくとも絶縁層２８１ａの比誘電率よりも低いことが好ましい。これにより、導電層２２０と導電層２１５との間に生じる寄生容量、及び導電層２１５と導電層２４０との間に生じる寄生容量を低減できる。絶縁層２８０ｂ及び絶縁層２８１ｂとしてそれぞれ、例えば、酸化シリコン、又は酸化窒化シリコンを用いることができる。
絶縁層２８０ａ及び絶縁層２８１ａには、それぞれ、酸素に対するバリア絶縁層を用いることが好ましい。絶縁層２８０ｂと導電層２２０との間に絶縁層２８０ａを設けることにより、導電層２２０が酸化され、導電層２２０の抵抗が高くなることを抑制できる。また、絶縁層２８１ｂと導電層２４０との間に絶縁層２８１ａを設けることにより、導電層２４０が酸化され、導電層２４０の抵抗が高くなることを抑制できる。
また、絶縁層２８０ａ及び絶縁層２８１ａとして、水素を捕獲するまたは固着する機能を有する絶縁層を用いてもよい。このような構成にすることで、絶縁層２８０ａの下方及び絶縁層２８１ａの上方から半導体層２３０に水素が拡散することを抑制し、さらに半導体層２３０に含まれる水素を捕獲させるまたは固着させることができる。よって、半導体層２３０の水素濃度を低減できる。絶縁層２８０ａ及び絶縁層２８１ａとしては、それぞれ、酸化マグネシウム、酸化アルミニウム、酸化ハフニウム、またはハフニウム及びシリコンを含む酸化物などを用いることができる。また、例えば、絶縁層２８０ａ及び絶縁層２８１ａとして、それぞれ、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜、又は、窒化シリコンと、当該窒化シリコン上の酸化アルミニウムの積層膜を用いてもよい。
一例として、絶縁層２８０ａ及び絶縁層２８１ａに窒化シリコンを用い、絶縁層２８０ｂ及び絶縁層２８１ｂに酸化シリコンを用いることができる。このとき、絶縁層２８０ｂは、絶縁層２８０ａよりも、膜厚が厚い領域を有することが好ましく、絶縁層２８１ｂは、絶縁層２８１ａよりも、膜厚が厚い領域を有することが好ましい。また、導電層２２０上の絶縁層２８０ｂは、絶縁層２８０ａよりも、膜厚が厚い領域を有することが好ましく、導電層２１５上の絶縁層２８１ｂは、絶縁層２８１ａよりも、膜厚が厚い領域を有することが好ましい。一例として、絶縁層２８０ａの膜厚、導電層２２０上の絶縁層２８０ｂの膜厚、導電層２１５上の絶縁層２８１ｂの膜厚、及び絶縁層２８１ａの膜厚をそれぞれ、１ｎｍ、２ｎｍ、２ｎｍ、及び１ｎｍとする。
図１０Ａ及び図１０Ｂに示す半導体装置では、絶縁層２８０は、絶縁層２８０ａと、絶縁層２８０ｃと、絶縁層２８０ａと絶縁層２８０ｃとの間に位置する絶縁層２８０ｂとを有する。具体的には、絶縁層２８０は、絶縁層２８０ａと、絶縁層２８０ａ上の絶縁層２８０ｂと、絶縁層２８０ｂ上の絶縁層２８０ｃと、を有する。また、絶縁層２８１は、絶縁層２８１ａと、絶縁層２８１ｃと、絶縁層２８１ａと絶縁層２８１ｃとの間に位置する絶縁層２８１ｂとを有する。具体的には、絶縁層２８１は、絶縁層２８１ｃと、絶縁層２８１ｃ上の絶縁層２８１ｂと、絶縁層２８１ｂ上の絶縁層２８１ａと、を有する。
絶縁層２８０ｃは、導電層２１５の下面に接する領域を有する。絶縁層２８１ｃは、絶縁層２８０ｃの上面に接する領域と、導電層２１５の側面及び上面に接する領域と、を有する。つまり、導電層２１５は、絶縁層２８０ｃ、絶縁層２８１ｃ、及び絶縁層２２５によって取り囲まれている。
絶縁層２８０ａ、絶縁層２８０ｂ、絶縁層２８１ａ、及び絶縁層２８１ｂには、前述の構成を適用できる。
絶縁層２８０ｃ及び絶縁層２８１ｃには、それぞれ、酸素に対するバリア絶縁層を用いることが好ましい。導電層２１５を酸素に対するバリア絶縁層で取り囲むことで、導電層２１５が酸化され、導電層２１５の抵抗が高くなることを抑制できる。
一例として、絶縁層２８０ｃ及び絶縁層２８１ｃに窒化シリコンを用いることができる。このとき、絶縁層２８０ｂは、絶縁層２８０ｃよりも、膜厚が厚い領域を有することが好ましく、絶縁層２８１ｂは、絶縁層２８１ｃよりも、膜厚が厚い領域を有することが好ましい。また、導電層２２０上の絶縁層２８０ｂは、絶縁層２８０ｃよりも、膜厚が厚い領域を有することが好ましく、導電層２１５上の絶縁層２８１ｂは、絶縁層２８１ｃよりも、膜厚が厚い領域を有することが好ましい。一例として、絶縁層２８０ａの膜厚、導電層２２０上の絶縁層２８０ｂの膜厚、絶縁層２８０ｃの膜厚、絶縁層２８１ｃの膜厚、導電層２１５上の絶縁層２８１ｂの膜厚、及び絶縁層２８１ａの膜厚をそれぞれ、５ｎｍ、１０ｎｍ、５ｎｍ、５ｎｍ、１０ｎｍ、及び５ｎｍとする。
＜半導体装置の構成例３＞
図１１Ａ乃至図１１Ｃを用いて、本発明の一態様の半導体装置の別の構成を説明する。図１１Ａは、トランジスタ２００Ｃを有する半導体装置の平面図である。図１１Ｂは、図１１Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図１１Ｃは、図１１Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。
図１１Ａ乃至図１１Ｃに示す半導体装置は、導電層２２１及び絶縁層２８２を有する点で、図１Ａ乃至図１Ｃに示す半導体装置と異なる。以降では、前述した内容と異なる部分について主に説明し、重複する部分についてはこれを参照することとし、説明を省略する場合がある。
図１１Ａ乃至図１１Ｃに示す半導体装置では、導電層２２０上に導電層２２１及び絶縁層２８２が設けられている。導電層２２１及び絶縁層２８２上に、絶縁層２８０、絶縁層２２５、及び半導体層２３０が設けられている。絶縁層２８０は、導電層２２０及び導電層２２１上に設けられている。
絶縁層２８２には、導電層２２０に達する開口部１９１が設けられている。図１１Ｂ及び図１１Ｃでは、開口部１９１の幅Ｄａを二点鎖線の両矢印で示している。また、開口部１９１を埋め込むように導電層２２１が設けられている。導電層２２１の幅は、開口部１９１の幅Ｄａと等しい。導電層２２１は、導電層２２０の上面と、半導体層２３０の下面の少なくとも一部と、に接する。導電層２２１は、トランジスタ２００Ｃのソース電極及びドレイン電極の一方として機能し、導電層２２０は、ソース電極及びドレイン電極の一方に接続している配線として機能する。
開口部１９１の幅Ｄａは、開口部２９０の幅Ｄと同じ又は開口部２９０の幅Ｄよりも小さいことが好ましい。また、開口部１９１の幅Ｄａは、開口部１９２の幅Ｄ１９２と同じ又は開口部１９２の幅Ｄ１９２よりも大きいことが好ましい。よって、開口部１９１の幅Ｄａは、開口部１９２の幅Ｄ１９２以上であって、開口部２９０の幅Ｄ以下であることが好ましく、開口部１９２の幅Ｄ１９２よりも大きく、開口部２９０の幅Ｄよりも小さいことがより好ましい。このような構成にすることで、導電層２２０と導電層２１５との物理的距離を大きくでき、導電層２２０と導電層２１５との間に生じる寄生容量を低減できる。つまり、導電層２２１を設けない場合と比較して、導電層２２１を設ける方が、寄生容量を小さくすることができる。
導電層２２１は、前述した［導電層］の項目に記載の導電性材料を用いて、単層または積層で形成することができる。
絶縁層２８２は、絶縁層２８０をエッチングして開口部を形成する際のエッチングストッパ膜として機能する絶縁性材料を選択することが好ましい。例えば、開口部を形成する絶縁層２８０に窒化シリコンを用いる場合には、絶縁層２８２に酸化シリコン又は酸化窒化シリコンを用いるとよい。
また、絶縁層２８２は、層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁層２８２としては、比誘電率が低い材料を含む絶縁層を、単層または積層で用いることができる。酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。
つまり、トランジスタ２００Ｃは、ソース電極及びドレイン電極の一方に接続している配線と、第２のゲート電極との間に生じる寄生容量が低減された構成を有する。したがって、回路の周波数特性を高めることができる。
＜半導体装置の作製方法例＞
次に、本発明の一態様の半導体装置の作製方法について図１２Ａ乃至図１４Ｆを用いて説明する。図１２Ａ乃至図１４Ｆにおいて、各図のＡ、Ｃ、Ｅは、半導体装置をＹ方向から見た断面図であり、各図のＢ、Ｄ、Ｆは、半導体装置をＸ方向から見た断面図である。なお、各要素の材料及び形成方法について、先に説明した部分と同様の部分については説明を省略することがある。
半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スパッタリング法、ＣＶＤ法、真空蒸着法、ＰＬＤ法、ＡＬＤ法等を用いて形成することができる。
なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
また、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。
ＣＶＤ法及びＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性と、を有するため、アスペクト比の高い開口の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。
また、半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スピンコート法、ディップコート法、スプレーコート法、インクジェット法、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート、またはナイフコート等の湿式の成膜方法により形成することができる。
また、半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いることができる。または、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
フォトリソグラフィ法としては、代表的には以下の２つの方法がある。１つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう１つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）光、またはＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
まず、図１２Ａ及び図１２Ｂに示すように、基板（図示せず）上に絶縁層２１０を形成し、絶縁層２１０上に導電層２２０を形成し、導電層２２０上に絶縁層２８０を形成する。なお、絶縁層２８０の成膜後に化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いた平坦化処理（ＣＭＰ処理ともいう）を行い、絶縁層２８０の上面を平坦化させることが好ましい。絶縁層２８０の平坦化処理を行うことで、配線として機能する導電層２１５の被形成面を平坦にでき、導電層２１５の段切れを抑制できる。なお、平坦化処理は行わなくてもよく、その場合、製造コストを削減することができる。
続いて、図１２Ａ及び図１２Ｂに示すように、絶縁層２８０上に導電層２１５を形成し、導電層２１５上に絶縁層２８１を形成し、絶縁層２８１上に導電層２４０を形成し、導電層２４０上に層２７５Ｆを形成する。層２７５Ｆは、後述するハードマスク２７５となる層である。例えば、導電層２１５は、スパッタリング法を用いて成膜することが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、導電層２１５中の水素濃度を低減でき、半導体層２３０への水素の混入を抑制できる。
なお、絶縁層２８１の成膜後にＣＭＰ処理を行い、絶縁層２８１の上面を平坦化させることが好ましい。絶縁層２８１の平坦化処理を行うことで、配線として機能する導電層２４０の被形成面を平坦にでき、導電層２４０の段切れを抑制できる。なお、平坦化処理は行わなくてもよく、その場合、製造コストを削減することができる。
続いて、図１２Ｃ及び図１２Ｄに示すように、層２７５Ｆを加工して、ハードマスク２７５を形成する。なお、ハードマスク２７５は開口部を有する層ともいえる。当該開口部は、導電層２２０と重なる位置に形成される。また、当該開口部の幅は後に形成される開口部２９０の幅Ｄと等しい。
続いて、図１２Ｃ及び図１２Ｄに示すように、ハードマスク２７５を用いて、導電層２４０、絶縁層２８１、導電層２１５、及び絶縁層２８０の、導電層２２０と重なる位置に開口部２９０を形成する。つまり、絶縁層２８０、導電層２１５、絶縁層２８１、及び導電層２４０を加工することで、導電層２２０に達する開口部２９０を形成する。
ハードマスク２７５として、被加工物（ここでは、導電層２４０、絶縁層２８１、導電層２１５、及び絶縁層２８０）に対するエッチレートの選択比が小さい材質を用いることが好ましい。例えば、被加工物のエッチレートを１とした場合、ハードマスクに用いる材質のエッチレートは０．５以下であることが好ましく、０．１以下であることがより好ましい。具体的には、ハードマスク２７５として、金属材料または無機絶縁材料などを用いればよい。より具体的には、スパッタリング法で成膜したタングステンを用いればよい。このような構成にすることで、エッチング時にハードマスクの形状が維持され、被加工物に形状不良が生じることを抑制できる。なお、ハードマスクの材質は、被加工物に合わせて適宜設定することができる。また、エッチレートは、電源電力、バイアス電力、エッチングガスの流量、エッチングガス種、及び圧力などの条件（エッチング条件ともいう）によって変化するため、エッチング条件は、ハードマスク及び被加工物に合わせて適宜設定することができる。
開口部２９０はアスペクト比が大きいため、異方性エッチングを用いて、導電層２４０の一部、絶縁層２８１の一部、導電層２１５の一部、及び絶縁層２８０の一部を加工することが好ましい。特に、ドライエッチング法による加工は、微細加工に適しているため好ましい。また、当該加工は、それぞれ異なる条件で行ってもよい。なお、導電層２４０、絶縁層２８１、導電層２１５、及び絶縁層２８０の加工条件によっては、開口部２９０における導電層２４０の側面の傾きと絶縁層２８１の側面の傾きとが異なることがある。また、開口部２９０における絶縁層２８１の側面の傾きと導電層２１５の側面の傾きとが異なることがある。また、開口部２９０における導電層２１５の側面の傾きと絶縁層２８０の側面の傾きとが異なることがある。
続いて、加熱処理を行ってもよい。加熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行う。
加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすることが好ましい。また、加熱処理は減圧状態で行ってもよい。または、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。以上のような加熱処理を行うことで、半導体層２３０の成膜前に、絶縁層２８０などに含まれる、水などの不純物を低減できる。
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量は、１ｐｐｂ以下が好ましく、０．１ｐｐｂ以下がより好ましく、０．０５ｐｐｂ以下がさらに好ましい。高純度化されたガスを用いて加熱処理を行うことで、絶縁層２８０などに水分等が取り込まれることを可能な限り防ぐことができる。
続いて、図１２Ｅ及び図１２Ｆに示すように、開口部２９０を覆うように、絶縁層２２５を形成し、絶縁層２２５上に層２７６を形成する。絶縁層２２５は、開口部２９０の側壁及び底部に接するように形成する。後の工程で、層２７６は除去し、絶縁層２２５は残存させるため、層２７６として、絶縁層２２５に対するエッチレートの選択比が大きい材質を選択することが好ましい。また、絶縁層２２５が積層構造を有する場合、層２７６として、絶縁層２２５の最上層（図７Ａでは絶縁層２２５ａ）に対する層２７６のエッチレートの選択比が大きい材質を選択することが好ましい。例えば、絶縁層２２５（絶縁層２２５の最上層）のエッチレートを１とした場合、層２７６に用いる材質のエッチレートは２以上であることが好ましく、１０以上であることがより好ましい。層２７６は、一例として、酸化アルミニウムを用いることができる。
層２７６は、絶縁層２２５よりも薄い膜厚で形成することが好ましい。層２７６の膜厚を絶縁層２２５の膜厚よりも薄くすることで、後に形成される開口部１９２の幅Ｄ１９２を大きくすることができる。別言すると、後に形成される幅Ｗ２２５ｐを小さくできる。これにより、後に形成する半導体層２３０と導電層２２０との接触面積を大きくすることができる。よって、トランジスタ２００Ａのオン電流を大きくし、電気特性を良好とすることができる。よって、高速に動作する半導体装置を実現できる。
続いて、図１３Ａ及び図１３Ｂに示すように、絶縁層２２５及び層２７６を加工することで、開口部２９０と重なる領域の、導電層２２０の上面を露出させる。絶縁層２２５及び層２７６の加工には、異方性エッチングを用いることが好ましい。絶縁層２２５の一部及び層２７６の一部を異方性エッチングによって除去することで、開口部２９０の側壁に接する絶縁層２２５及び絶縁層２２５に接する層２７６を形成する。これにより、絶縁層２２５は、絶縁層２８０の側面、導電層２１５の側面、絶縁層２８１の側面、及び導電層２４０の側面に接して形成される。開口部２９０の中央では、導電層２２０が露出している。
また、図１３Ａ及び図１３Ｂに示すように、絶縁層２２５の、層２７６と重なる部分に、突出部２２５ｐが形成される。別言すると、絶縁層２２５の、導電層２２０の上面に接する部分に、突出部２２５ｐが形成される。突出部２２５ｐは、絶縁層２２５の他の部分よりも、開口部２９０の中央に向かって突出した形状になる。つまり、絶縁層２２５は、断面視において、所謂Ｌ字状の形状になる。
続いて、図１３Ｃ及び図１３Ｄに示すように、ハードマスク２７５を除去する。ハードマスク２７５は、ウェットエッチング法又はドライエッチング法を用いて除去できる。層２７６を設けた状態でハードマスク２７５を除去することで、ハードマスク２７５の除去時に、絶縁層２２５に加わるダメージを低減できる。
続いて、図１３Ｅ及び図１３Ｆに示すように、層２７６を除去する。層２７６は、ウェットエッチング法又はドライエッチング法を用いて除去できる。層２７６の除去は、等方性エッチングを用いて行うことが好ましい。ウェットエッチング法を用いることで、ドライエッチング法を用いる場合に比べて、層２７６の除去時に、絶縁層２２５に加わるダメージを低減できる。ウェットエッチング法を用いる場合、例えば、現像液、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、希フッ酸、シュウ酸、リン酸、酢酸、硝酸、またはこれらの２以上を含む混合溶液等を用いることが好ましい。また、ウェットエッチング法を用いる場合、水、リン酸、希フッ酸、及び硝酸を含む混酸系薬液を用いてもよい。なお、ウェットエッチング処理に用いる薬液は、アルカリ性であってもよく、酸性であってもよい。
なお、ハードマスク２７５を除去する工程と、層２７６を除去する工程の順序は問わない。図１３Ｃ乃至図１３Ｆに示すように、ハードマスク２７５を除去した後に層２７６を除去してもよいし、層２７６を除去した後にハードマスク２７５を除去してもよいし、ハードマスク２７５及び層２７６を一括して除去してもよい。
続いて、図１４Ａ及び図１４Ｂに示すように、絶縁層２２５を介して開口部２９０を覆うように、半導体層２３０を形成する。別言すると、導電層２２０、絶縁層２２５、及び導電層２４０上に、半導体層２３０を形成する。半導体層２３０は、導電層２２０の上面の一部、絶縁層２２５の側面及び上面、並びに、導電層２４０の上面に接して設けられる。
半導体層２３０は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。
半導体層２３０は、開口部２９０において、導電層２２０の上面及び絶縁層２２５の側面に沿って、出来るだけ均一な厚さの膜として形成されることが好ましい。ＡＬＤ法を用いて成膜することで、薄い膜を制御性よく成膜することができる。したがって、半導体層２３０はＡＬＤ法を用いて成膜することが好ましい。
また、半導体層２３０の結晶性が高いと、半導体層２３０中の不純物の拡散が抑制されるため、トランジスタの電気特性が変動しにくく、信頼性を高めることができる。半導体層２３０を、スパッタリング法を用いて成膜すると、ＡＬＤ法を用いる場合に比べて、結晶性の高い層とすることが容易となり好ましい。
半導体層２３０をスパッタリング法によって成膜する場合は、スパッタリングガスとして、酸素、または、酸素と貴ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、Ｉｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。
半導体層２３０をスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、酸化物半導体層の結晶性を向上させることができる。
続いて、加熱処理を行ってもよい。加熱処理は、半導体層２３０が多結晶化しない温度範囲で行うことが好ましい。加熱処理の温度は、１００℃以上、２５０℃以上、または３５０℃以上であり、かつ、６５０℃以下、６００℃以下、または５５０℃以下であると好ましい。加熱処理の詳細は前述の記載を参照できる。
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。高純度化されたガスを用いて加熱処理を行うことで、半導体層２３０に水分等が取り込まれることを可能な限り防ぐことができる。
また、上記加熱処理は、酸素ガスを含む雰囲気で行うことが好ましい。このような酸素ガスを含む加熱処理によって、半導体層２３０中の炭素、水、水素などの不純物を低減できる。このように膜中の不純物を低減することで、半導体層２３０の結晶性を向上させ、より密度の高い、緻密な構造にすることができる。これにより、半導体層２３０中の結晶領域を増大させ、半導体層２３０中における、結晶領域の面内ばらつきを低減できる。よって、トランジスタの電気特性の面内ばらつきを低減できる。
続いて、図１４Ｃ及び図１４Ｄに示すように、半導体層２３０及び導電層２４０を帯状に加工する。これにより、半導体層２３０及び導電層２４０は、Ａ３−Ａ４方向に延在して設けられる。なお、本明細書等において、島状または帯状とは、同一工程で形成された同一材料を用いた２以上の層が、物理的に分離されている状態であることを示す。また、帯状とは、ある方向（例えば、Ｘ方向、Ｙ方向、又はＺ方向）に延在する領域を有する形状を指す。
なお、半導体層２３０を形成する前に、導電層２４０を帯状に加工しておくことで、図６Ａ乃至図６Ｃに示す半導体装置を作製できる。
なお、導電層２４０を帯状に加工する工程と、導電層２４０の導電層２２０と重なる位置に開口部を形成する工程とは、それぞれ独立に行うことができ、その場合の順序は問わない。また、方形の島状に加工するためのマスクを用いた露光と、円形の開口を設けるためのマスクを用いた露光と、を行った後に、エッチングを行うことで、島状の加工と開口の形成を一度に行ってもよい。また、多階調マスク（代表的にはハーフトーンマスク、またはグレートーンマスク）を用いた露光を利用してもよい。また、導電層２４０と絶縁層２８０とは、同じマスクを用いて開口してもよく、異なるマスクを用いて開口してもよい。
続いて、図１４Ｅ及び図１４Ｆに示すように、半導体層２３０上に絶縁層２５０を形成し、絶縁層２５０上に導電層２６０を形成する。
絶縁層２５０は、アスペクト比の大きい開口部２９０に設けられた半導体層２３０に接して形成される。よって、絶縁層２５０の成膜は、被覆性が良好な成膜方法を用いることが好ましく、ＣＶＤ法またはＡＬＤ法などを用いることがより好ましい。
半導体層２３０を島状又は帯状に加工した後に、絶縁層２５０を成膜することで、半導体層２３０の側端部が絶縁層２５０で覆われる。したがって、半導体層２３０と導電層２６０のショートを防ぐことができる。また、上記構成にすることで、導電層２４０の側端部が絶縁層２５０で覆われる。したがって、導電層２４０と導電層２６０のショートを防ぐことができる。
導電層２６０は、アスペクト比の大きい開口部２９０に設けられた絶縁層２５０に接して形成される。よって、導電層２６０の成膜は、被覆性が良好な成膜方法を用いることが好ましく、ＣＶＤ法またはＡＬＤ法などを用いることがより好ましい。
続いて、図１Ａ乃至図１Ｃに示すように、絶縁層２５０上、及び導電層２６０上に、絶縁層２８３を形成する。
以上により、本発明の一態様の半導体装置を作製することができる。
以上のように、本発明の一態様の半導体装置は、第１のゲート電極及び第２のゲート電極を有する構成を有するため、半導体装置が有するトランジスタの電気特性を良好にすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様の記憶装置について図１５Ａ乃至図２０を用いて説明する。本発明の一態様の記憶装置は、メモリセルを有する。当該メモリセルは、トランジスタ及び容量素子を有する。
＜記憶装置の構成例１＞
図１５Ａ乃至図１５Ｃを用いて、トランジスタ及び容量素子を有する記憶装置の構成を説明する。図１５Ａは、トランジスタ２００Ａ及び容量素子１００を有する記憶装置の平面図である。図１５Ｂは、図１５Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図１５Ｃは、図１５Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。
図１５Ａ乃至図１５Ｃに示す記憶装置は、基板（図示せず）上の絶縁層１４０と、絶縁層１４０上の導電層１１０と、導電層１１０上のメモリセル１５０と、導電層１１０上の絶縁層１８０と、絶縁層１８１と、絶縁層１８１上の絶縁層２８０と、絶縁層２８０上の絶縁層２８１と、メモリセル１５０上の絶縁層２８３と、を有する。絶縁層１４０、絶縁層１８０、絶縁層１８１、絶縁層２８０、絶縁層２８１、及び絶縁層２８３は、層間膜として機能する。導電層１１０は、配線として機能する。
メモリセル１５０は、導電層１１０上の容量素子１００と、容量素子１００上のトランジスタ２００Ａと、を有する。
容量素子１００は、導電層１１０上の導電層１１５と、導電層１１５上の絶縁層１３０と、絶縁層１３０上の導電層１２０と、を有する。導電層１２０は一対の電極の一方（上部電極と呼ぶ場合がある）として機能し、導電層１１５は一対の電極の他方（下部電極と呼ぶ場合がある）として機能し、絶縁層１３０は誘電体として機能する。つまり、容量素子１００は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
図１５Ｂ及び図１５Ｃに示すように、絶縁層１８０には、導電層１１０に達する開口部１９０が設けられている。導電層１１５の少なくとも一部は、開口部１９０に配置されている。なお、導電層１１５は、開口部１９０において導電層１１０の上面に接する領域と、開口部１９０において絶縁層１８０の側面に接する領域と、絶縁層１８０の上面の少なくとも一部に接する領域と、を有する。絶縁層１３０の少なくとも一部は、開口部１９０に配置されている。導電層１２０の少なくとも一部は、開口部１９０に配置されている。なお、導電層１２０は、図１５Ｂ及び図１５Ｃに示すように、開口部１９０を埋め込むように設けることが好ましい。なお、開口部１９０に設ける膜は、それぞれ、ＣＶＤ法又はＡＬＤ法を用いて形成することが好ましい。これにより、当該膜の被覆性が良好となる。例えば、導電層１１５、絶縁層１３０、及び導電層１２０は、それぞれ、ＣＶＤ法又はＡＬＤ法を用いて形成することが好ましい。
容量素子１００は、開口部１９０において、底部だけでなく、側壁においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、開口部１９０の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、記憶装置の読み出し動作を安定にすることができる。また、記憶装置の微細化または高集積化を推し進めることができる。
図１５Ｂ及び図１５Ｃでは、開口部１９０の側壁が、導電層１１０の上面に対して垂直である例を示す。このとき、開口部１９０は円筒形状を有する。このような構成にすることで、記憶装置の微細化または高集積化を図ることができる。
開口部１９０の側壁及び導電層１１０の上面に沿って導電層１１５及び絶縁層１３０が積層して設けられている。また、開口部１９０を埋めるように、絶縁層１３０上に導電層１２０が設けられている。このような構成を有する容量素子１００は、トレンチ型容量またはトレンチ容量と呼称してもよい。
絶縁層１３０上に絶縁層１８１が配置されている。導電層１２０及び絶縁層１８１の上面は平坦であることが好ましい。導電層１２０及び絶縁層１８１の上面を平坦化することで、後の工程が容易となり、記憶装置の歩留まりを高くすることができる。
容量素子１００上に、絶縁層２８０が配置されている。つまり、絶縁層１８１及び導電層１２０上に、絶縁層２８０が配置されている。
トランジスタ２００Ａは、導電層１２０（図１Ｂ等の導電層２２０に対応）と、絶縁層２８０上の導電層２１５と、絶縁層２８１上の導電層２４０と、絶縁層２２５と、半導体層２３０と、半導体層２３０上の絶縁層２５０と、絶縁層２５０上の導電層２６０と、を有する。半導体層２３０は半導体層として機能し、導電層２６０は第１のゲート電極として機能し、絶縁層２５０は第１のゲート絶縁層として機能し、導電層２１５は第２のゲート電極として機能し、絶縁層２２５は第２のゲート絶縁層として機能し、導電層１２０はソース電極及びドレイン電極の一方として機能し、導電層２４０はソース電極及びドレイン電極の他方として機能する。
トランジスタ２００Ａについては、実施の形態１（図１Ａ乃至図８Ｂ）における説明を参照することができるため、詳細な説明は省略する。また、メモリセル１５０が有するトランジスタは、トランジスタ２００Ａに限定されず、実施の形態１で例示した各トランジスタを適用することができる。
図１５Ａ乃至図１５Ｃに示すように、トランジスタ２００Ａは、容量素子１００と重なるように設けられる。また、トランジスタ２００Ａの構造の一部が設けられる開口部２９０は、容量素子１００の構造の一部が設けられる開口部１９０と重なる領域を有する。特に、導電層１２０は、トランジスタ２００Ａのソース電極及びドレイン電極の一方としての機能と、容量素子１００の上部電極としての機能とを有するため、トランジスタ２００Ａと容量素子１００は、構造の一部を共有することになる。このような構成にすることで、平面視において、占有面積を大きく増加させることなく、トランジスタ２００Ａ及び容量素子１００を設けることができる。これにより、メモリセル１５０の占有面積を低減できるため、メモリセル１５０を高密度に配置し、記憶装置の記憶容量を大きくすることができる。言い換えると、記憶装置を高集積化することができる。
また、トランジスタ２００Ａを容量素子１００の上方に設けることで、トランジスタ２００Ａは、容量素子１００の作製時の熱処理の影響を受けない。したがって、トランジスタ２００Ａにおいて、しきい値電圧の変動、及び寄生抵抗の増大などの電気特性の劣化、並びに電気特性の劣化に伴う電気特性のばらつきの増大などを抑制できる。
なお、図１１Ａ乃至図１１Ｃに示す構成と同様に、導電層１２０と半導体層２３０との間に導電層２２１を設けてもよい。導電層２２１を設けることで、導電層１２０と導電層２１５との物理的距離を大きくでき、導電層１２０の平面視における面積を大きくすることができる。よって、開口部１９０の深さを深くすることなく、容量素子１００の単位面積当たりの静電容量を大きくすることができる。
本実施の形態に示す記憶装置の回路図を図２２Ａに示す。図２２Ａに示すように、図１５Ａ乃至図１５Ｃに示す構成は、メモリセルとして機能する。メモリセル９５１は、トランジスタＭ１と容量素子ＣＡとを有する。ここで、トランジスタＭ１はトランジスタ２００Ａに対応し、容量素子ＣＡは容量素子１００に対応する。
トランジスタＭ１のソース及びドレインの一方は、容量素子ＣＡの一対の電極の一方に接続される。トランジスタＭ１のソース及びドレインの他方は、配線ＢＩＬに接続される。トランジスタＭ１の第１のゲートは、配線ＷＯＬに接続される。トランジスタＭ１の第２のゲートは、配線ＢＧＬに接続される。容量素子ＣＡの一対の電極の他方は、配線ＣＡＬに接続される。
ここで、配線ＢＩＬは導電層２４０に対応し、配線ＷＯＬは導電層２６０に対応し、配線ＢＧＬは導電層２１５に対応し、配線ＣＡＬは導電層１１０に対応する。なお、配線ＷＯＬと配線ＢＧＬは互いに入れ替わることができる。導電層２６０が配線ＢＧＬとして機能し、導電層２１５が配線ＷＯＬとして機能してもよい。
図１５Ａ乃至図１５Ｃに示すように、導電層２６０はＸ方向に延在して設けられ、導電層２４０はＹ方向に延在して設けられることが好ましい。このような構成にすることで、配線ＢＩＬと、配線ＷＯＬは互いに交差して設けられる。また、図１５Ａでは、配線ＣＡＬ（導電層１１０）が面状に設けられているが、本発明はこれに限られるものではない。例えば、配線ＣＡＬは、配線ＷＯＬ（導電層２６０）に平行に設けられてもよいし、配線ＢＩＬ（導電層２４０）に平行に設けられてもよい。なお、本明細書等において、面状とは、複数の素子（一例として、マトリクス状に配置されているメモリセル）に共通な一続きの層として設けられている場合を指す。
なお、メモリセルについては、後の実施の形態で詳細に説明する。
［容量素子１００］
容量素子１００は、導電層１１５と、絶縁層１３０と、導電層１２０と、を有する。また、導電層１１５の下方に導電層１１０が設けられている。導電層１１５は、導電層１１０と接する領域を有する。
導電層１１０は、絶縁層１４０上に設けられる。導電層１１０は、配線ＣＡＬとして機能し、例えば、面状に設けることができる。導電層１１０は、実施の形態１の［導電層］の項目に記載の導電性材料を用いて、単層または積層で形成することができる。例えば、導電層１１０として、タングステンなどの、導電性が高い導電性材料を用いることができる。このように導電性が高い導電性材料を用いることで、導電層１１０の導電性を向上させ、配線ＣＡＬとして十分に機能させることができる。
また、導電層１１５は、酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを、単層または積層で用いることが好ましい。例えば、窒化チタン、またはシリコンを添加したインジウムスズ酸化物などを用いてもよい。または、例えば、タングステンの上に窒化チタンを積層した構造にしてもよい。または、例えば、第１の窒化チタンの上にタングステンを積層し、当該タングステンの上に第２の窒化チタンを積層した構造にしてもよい。このような構造にすることで、絶縁層１３０に酸化物絶縁層を用いる場合、絶縁層１３０によって導電層１１０が酸化されることを抑制できる。また、絶縁層１８０に酸化物絶縁層を用いる場合、絶縁層１８０によって導電層１１０が酸化されることを抑制できる。
絶縁層１３０は、導電層１１５上に設けられる。絶縁層１３０は、導電層１１５の上面及び側面に接するように設けられる。つまり、絶縁層１３０は、導電層１１０の側端部を覆うことが好ましい。これにより、導電層１１５と導電層１２０がショートすることを防止できる。
また、絶縁層１３０の側端部と導電層１１５の側端部が一致する構造にしてもよい。このような構造にすることで、絶縁層１３０と導電層１１５を同一のマスクを用いて形成することができ、記憶装置の作製工程を簡略化することができる。
絶縁層１３０として、比誘電率が高い（ｈｉｇｈ−ｋ）材料を用いることが好ましい。絶縁層１３０としてｈｉｇｈ−ｋ材料を用いることで、リーク電流を抑制できる程度に絶縁層１３０を厚くし、かつ容量素子１００の静電容量を十分確保することができる。
また、絶縁層１３０は、ｈｉｇｈ−ｋ材料からなる絶縁層を積層して用いることが好ましく、比誘電率が高い（ｈｉｇｈ−ｋ）材料と、当該ｈｉｇｈ−ｋ材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁層１３０として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁層を積層して用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制できる。
また、絶縁層１３０として、強誘電性を有しうる材料を用いてもよい。強誘電性を有しうる材料の詳細については、実施の形態１の記載も参照できる。
ハフニウム及びジルコニウムの一方または両方を含む金属酸化物は、数ｎｍといった薄膜であっても強誘電性を有しうることができるため、絶縁層１３０として好ましい。絶縁層１３０の膜厚は、１００ｎｍ以下が好ましく、５０ｎｍ以下がより好ましく、２０ｎｍ以下がさらに好ましく、１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）がさらに好ましい。また、例えば、膜厚を、８ｎｍ以上１２ｎｍ以下にすることが好ましい。薄膜化することができる強誘電体層とすることで、容量素子１００を、微細化されたトランジスタなどの半導体素子に組み合わせて半導体装置を形成することができる。
また、ハフニウム及びジルコニウムの一方または両方を含む金属酸化物は、微小な面積でも強誘電性を有しうることができるため、絶縁層１３０として好ましい。例えば、強誘電体層の平面視における面積（占有面積）が、１００μｍ２以下、１０μｍ２以下、１μｍ２以下、または０．１μｍ２以下であっても、強誘電性を有することができる。また、１００００ｎｍ２以下、または１０００ｎｍ２以下であっても、強誘電性を有する場合がある。面積が小さい強誘電体層とすることで、容量素子１００の占有面積を小さくすることができる。
強誘電体は、絶縁体であって、外部から電場を与えることによって内部に分極が生じ、かつ当該電場をゼロにしても分極が残る性質を有する。このため、当該材料を誘電体として用いた容量素子（以下、強誘電体キャパシタと呼ぶ場合がある）を用いて、不揮発性の記憶素子を形成することができる。強誘電体キャパシタを用いた、不揮発性の記憶素子は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、強誘電体メモリなどと呼ばれることがある。例えば、強誘電体メモリは、トランジスタと、強誘電体キャパシタを有し、トランジスタのソース及びドレインの一方が、強誘電体キャパシタの一方の端子に電気的に接続された構成を有する。よって、容量素子１００として強誘電体キャパシタを用いる場合、本実施の形態で示す記憶装置は、強誘電体メモリとして機能する。
導電層１２０は、絶縁層１３０の上面の一部に接して設けられる。導電層１２０の側端部は、Ｘ方向及びＹ方向のいずれにおいても、導電層１１５の側端部よりも内側に位置することが好ましい。なお、絶縁層１３０が導電層１１５の側端部を覆う構造においては、導電層１２０の側端部は、導電層１１５の側端部よりも外側に位置してもよい。
導電層１２０は、実施の形態１の［導電層］の項目に記載の導電性材料を用いて、単層または積層で形成することができる。導電層１２０として、酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。また、例えば、窒化チタンの上に窒化タンタルを積層した構造にしてもよい。この場合、窒化チタンが絶縁層１３０に接し、窒化タンタルが半導体層２３０に接する。このような構造にすることで、半導体層２３０によって導電層１２０が過剰に酸化されることを抑制できる。また、絶縁層１３０に酸化物絶縁層を用いる場合、絶縁層１３０によって導電層１２０が過剰に酸化されることを抑制できる。または、導電層１２０として、例えば、窒化チタンの上にタングステンを積層した構造にしてもよい。
また、導電層１２０は、半導体層２３０と接する領域を有するため、酸素を含む導電性材料を用いることが好ましい。導電層１２０として酸素を含む導電性材料を用いることで、導電層１２０が酸素を吸収しても導電性を維持することができる。また、絶縁層１３０として酸化ジルコニウムなどの酸素を含む絶縁層を用いる場合においても、導電層１２０は導電性を維持できるため好適である。導電層１２０として、例えば、ＩＴＯ、ＩＴＳＯ、ＩＺＯ（登録商標）などを単層または積層で用いることができる。
絶縁層１８０及び絶縁層１８１は層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁層１８０及び絶縁層１８１としては、比誘電率が低い材料を含む絶縁層を、単層または積層で用いることができる。酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。
なお、図１５Ｂ及び図１５Ｃでは、絶縁層１８０及び絶縁層１８１を単層で示したが、本発明はこれに限られるものではない。絶縁層１８０は、２層の積層構造であってもよく、３層以上の積層構造であってもよい。絶縁層１８１は、２層以上の積層構造であってもよい。
＜記憶装置の構成例２＞
本実施の形態に示す、トランジスタ２００Ａ及び容量素子１００を有するメモリセル１５０は、記憶装置のメモリセルとして用いることができる。トランジスタ２００Ａには、ＯＳトランジスタを用いることが好ましい。このとき、トランジスタ２００Ａは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。また、トランジスタ２００Ａの周波数特性が高いため、記憶装置の読み出し、及び書き込みを高速に行うことができる。
メモリセル１５０を３次元的にマトリクス状に配置することで、メモリセルアレイを構成することができる。
図１６Ａは、記憶装置の平面図である。図１６Ａでは、Ｘ方向及びＹ方向に２個×２個のメモリセル（メモリセル１５０ａ乃至メモリセル１５０ｄ）を配置する例を示す。
図１６Ｂは、図１６Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。図１６Ａ及び図１６Ｂでは、２個のメモリセル（図１６Ｂではメモリセル１５０ａ及びメモリセル１５０ｂ）が共通の配線（導電層２４６）に接続されている。
ここで、図１６Ａ及び図１６Ｂに示すメモリセル１５０ａ及びメモリセル１５０ｂのそれぞれは、メモリセル１５０と同様の構成を有する。メモリセル１５０ａは、容量素子１００ａ及びトランジスタ２００ａを有し、メモリセル１５０ｂは、容量素子１００ｂ及びトランジスタ２００ｂを有する。また、図１６Ａに示すメモリセル１５０ｃ及びメモリセル１５０ｄについても、メモリセル１５０と同様の構成を有する。よって、図１６Ａ及び図１６Ｂに示す記憶装置において、図１５Ａ乃至図１５Ｃに示した記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。また、メモリセル１５０ａ乃至メモリセル１５０ｄの詳細については、＜記憶装置の構成例１＞におけるメモリセル１５０の記載を参照できる。
図１６Ａ及び図１６Ｂに示すように、配線ＷＯＬの一部として機能する導電層２６０は、メモリセル１５０ａ及びメモリセル１５０ｂに、それぞれ設けられる。また、図１６Ａに示すように、１つの導電層２６０が、メモリセル１５０ａとメモリセル１５０ｃに共通して設けられ、別の１つの導電層２６０が、メモリセル１５０ｂとメモリセル１５０ｄに共通して設けられる。また、配線ＢＧＬの一部として機能する導電層２１５は、メモリセル１５０ａ及びメモリセル１５０ｂに、それぞれ設けられる。また、１つの導電層２１５が、メモリセル１５０ａとメモリセル１５０ｃに共通して設けられ、別の１つの導電層２１５が、メモリセル１５０ｂとメモリセル１５０ｄに共通して設けられる。また、配線ＢＩＬの一部として機能する１つの導電層２４０は、メモリセル１５０ａ及びメモリセル１５０ｂに共通して設けられる。また、別の１つの導電層２４０が、メモリセル１５０ｃ及びメモリセル１５０ｄに共通して設けられる。
図１６Ａでは、導電層２６０及び導電層２１５はＸ方向に延在して設けられ、導電層２４０はＹ方向に延在して設けられる。導電層２４０と導電層２６０とが重なる領域（第１の領域ともいう）、導電層２６０と導電層２１５とが重なる領域（第２の領域ともいう）、及び導電層２１５と導電層２４０とが重なる領域（第３の領域ともいう）のそれぞれには、寄生容量が生じる。寄生容量が生じることで、トランジスタの動作速度が遅くなり、回路の周波数特性が低下する場合がある。
そこで、導電層２１５は、平面視において、導電層２１５の延在する方向が、導電層２６０の延在する方向及び導電層２４０の延在する方向のそれぞれと異なるように、設けられることが好ましい。別言すると、導電層２１５は、平面視において、導電層２１５の延在する方向がＸ方向及びＹ方向のそれぞれに対して傾くように設けられることが好ましい。例えば、図１７Ａに示すように、導電層２１５は、導電層２１５の延在する方向と導電層２６０の延在する方向（Ｘ方向）とのなす角の角度、及び導電層２１５の延在する方向と導電層２４０の延在する方向（Ｙ方向）とのなす角の角度がそれぞれ４５度となるように、設けられることが好ましい。なお、図１７Ａは、記憶装置を説明するレイアウト図である。また、図１７Ａでは、導電層２１５の延在する方向と導電層２６０の延在する方向とのなす角を角θ２６０で示し、導電層２１５の延在する方向と導電層２４０の延在する方向とのなす角を角θ２４０で示している。
ここで、図１７Ａでは、Ｙ方向に隣接するメモリセル１５０間の距離ＧＰを二点鎖線の両矢印で示している。例えば、距離ＧＰは、メモリセル１５０がＹ方向に配置される間隔である。なお、距離ＧＰは、Ｙ方向に隣接する開口部２９０の中心間距離であると言える。また、距離ＧＰは、配線ＷＯＬとして機能する導電層２６０のピッチであると言える。よって、距離ＧＰは、ゲートピッチと言い換えることができる。
また、図１７Ａでは、Ｘ方向に隣接するメモリセル１５０間の距離ＭＰを一点鎖線の両矢印で示している。例えば、距離ＭＰは、メモリセル１５０がＸ方向に配置される間隔である。なお、距離ＭＰは、Ｘ方向に隣接する開口部２９０の中心間距離であると言える。また、距離ＭＰは、配線ＢＩＬとして機能する導電層２４０のピッチであると言える。よって、距離ＭＰは、メタルピッチと言い換えることができる。
また、図１７Ａでは、距離ＧＰと距離ＭＰとが一致する構成を示している。
また、図１７Ａでは、メモリセル１５０の占有面積を面積Ｓ１５０で示している。
なお、導電層２１５の延在する方向が導電層２６０の延在する方向（Ｘ方向）と一致するように、導電層２１５が設けられる構成は、図１６Ａを参照できる。
ここで、第１の領域に生じる寄生容量と、第２の領域に生じる寄生容量と、第３の領域に生じる寄生容量とは、単位面積あたり同一と仮定する。当該仮定において、第１の領域の面積と、第２の領域の面積と、第３の領域の面積との和が最小となるように、導電層２１５を設けることで、第１の領域に生じる寄生容量と、第２の領域に生じる寄生容量と、第３の領域に生じる寄生容量との和を最小にすることができる。以降では、第１の領域の面積と、第２の領域の面積と、第３の領域の面積との和を、面積の総和と記すことがある。
導電層２１５の延在する方向が導電層２６０の延在する方向（Ｘ方向）と一致するように導電層２１５を設ける構成において、第１の領域の面積、第２の領域の面積、及び第３の領域の面積の、面積Ｓ１５０に対する比の値はそれぞれ、０．２５、０．５０、及び０．２５となる。よって、面積Ｓ１５０に対する面積の総和の比の値は１となる。一方、角θ２６０及び角θ２４０それぞれの角度が４５度となるように導電層２１５を設ける構成において、第１の領域の面積、第２の領域の面積、及び第３の領域の面積の、面積Ｓ１５０に対する比の値はそれぞれ、０．２５、０．３５、及び０．３５となる。よって、面積Ｓ１５０に対する面積の総和の比の値は０．９５となる。したがって、上記仮定において、角θ２６０及び角θ２４０それぞれの角度が４５度となるように導電層２１５を設けることで、寄生容量を低減でき、記憶装置の動作速度を速くすることができる。
図１７Ｂは、導電層２１５のピッチを距離ＧＰ及び距離ＭＰと同じにした場合の、記憶装置のレイアウト図である。図１７Ｂも同様に、角θ２６０及び角θ２４０それぞれの角度が４５度となるように、導電層２１５を設ける構成を例示している。なお、図１７Ｂに示す距離ＧＰは、図１７Ａに示す距離ＧＰの１．４１倍となり、図１７Ｂに示す距離ＭＰは、図１７Ａに示す距離ＭＰの１．４１倍となる。
導電層２１５の延在する方向がＸ方向と一致するように導電層２１５を設ける構成において、第１の領域の面積、第２の領域の面積、及び第３の領域の面積の、面積Ｓ１５０に対する比の値はそれぞれ、０．１３、０．３５、及び０．１３となる。よって、面積Ｓ１５０に対する面積の総和の比の値は０．６０となる。一方、角θ２６０及び角θ２４０それぞれの角度４５度となるように導電層２１５を設ける構成において、第１の領域の面積、第２の領域の面積、及び第３の領域の面積の、面積Ｓ１５０に対する比の値はそれぞれ、０．１３、０．１８、及び０．１８となる。よって、面積Ｓ１５０に対する面積の総和の比の値は０．４８となる。したがって、上記仮定において、角θ２６０及び角θ２４０それぞれの角度が４５度となるように導電層２１５を設けることで、寄生容量を低減でき、記憶装置の動作速度を速くすることができる。なお、本明細書等に記載の面積の比の値は、小数点第３位を四捨五入して示しているため、各面積の比の値を足した値と、面積の総和の比の値とが、一致しない場合がある。
図１７Ａ及び図１７Ｂでは、メモリセル１５０がマトリクス状に配置されている構成を示している。図１８に、記憶装置の平面レイアウトの別の一例を示す。ここで、第１のメモリセルとＸ方向に隣接するメモリセルを第２のメモリセルとし、第１のメモリセル及び第２のメモリセルが接続する導電層２６０とＹ方向に隣接する導電層２６０と接続し、第１のメモリセル及び第２のメモリセルから等距離に位置するメモリセルを、第３のメモリセルとする。図１８において、第３のメモリセルは、第１のメモリセルと第２のメモリセルの中間を通り、Ｙ方向に平行な直線上に位置している。このとき、第３のメモリセルは、第１のメモリセル及び第２のメモリセルとＸ方向に半分ずれた位置に位置するともいえる。
図１８には、導電層２４０が、導電層２４０の延在する方向がＹ方向に対して傾くように設けられている構成を示している。具体的には、導電層２４０の延在する方向とＹ方向とのなす角の角度が３０度となるように、導電層２４０が配置されている。また、図１８では、距離ＧＰと距離ＭＰとが一致し、導電層２１５が設けられる間隔が距離ＧＰ及び距離ＭＰと一致している構成を示している。
図１８に示す構成においても、導電層２１５は、平面視において、導電層２１５の延在する方向が、導電層２６０の延在する方向及び導電層２４０の延在する方向と異なるように、設けられることが好ましい。導電層２１５の延在する方向が導電層２６０の延在する方向（Ｘ方向）と一致するように導電層２１５を設ける構成において、第１の領域の面積、第２の領域の面積、及び第３の領域の面積の、面積Ｓ１５０に対する比の値はそれぞれ、０．１７、０．５０、及び０．１７となる。よって、面積Ｓ１５０に対する面積の総和の比の値は０．８３となる。一方、角θ２６０及び角θ２４０それぞれの角度が６０度となるように導電層２１５を設ける構成において、第１の領域の面積、第２の領域の面積、及び第３の領域の面積の、面積Ｓ１５０に対する比の値はそれぞれ、０．１７、０．１７、及び０．１７となる。よって、面積Ｓ１５０に対する面積の総和の比の値は０．５０となる。したがって、上記仮定において、角θ２６０及び角θ２４０それぞれの角度が６０度となるように導電層２１５を設けることで、寄生容量を低減でき、記憶装置の動作速度を速くすることができる。
以上より、導電層２１５は、平面視において、導電層２１５の延在する方向が、導電層２６０の延在する方向及び導電層２４０の延在する方向のそれぞれと異なるように、設けられることが好ましい。
図１６Ａ及び図１６Ｂに示す記憶装置は、メモリセル１５０ａ及びメモリセル１５０ｂと電気的に接続してプラグ（接続電極とよぶこともできる）として機能する、導電層２４５及び導電層２４６を有する。導電層２４５は、絶縁層１４０、絶縁層１８０、絶縁層１３０、絶縁層１８１、絶縁層２８０、及び絶縁層２８１に形成された開口内に配置され、導電層２４０の下面に接する。また、導電層２４６は、絶縁層２８７、絶縁層２８３、絶縁層２５０、及び半導体層２３０に形成された開口内に配置され、導電層２４０の上面に接する。なお、導電層２４５及び導電層２４６は、導電層２４０に適用可能な導電性材料などを用いることができる。
絶縁層２８７は、層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。
また、絶縁層２８７中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、半導体層２３０のチャネル形成領域に、水、水素などの不純物が混入することを抑制できる。
導電層２４５及び導電層２４６は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、及びダイオードなどの回路素子、配線、電極、または、端子と、メモリセル１５０ａ及びメモリセル１５０ｂを電気的に接続するためのプラグまたは配線として機能する。例えば、導電層２４５が、図１６Ｂに示す記憶装置の下に設けられたセンスアンプ（図示せず）に電気的に接続され、導電層２４６が、図１６Ｂに示す記憶装置の上に設けられた同様の記憶装置（図示せず）と電気的に接続される構成にすることができる。この場合、導電層２４５及び導電層２４６は、配線ＢＩＬの一部として機能する。このように、図１６Ｂに示す記憶装置の上または下に記憶装置などを設けることで、単位面積当たりの記憶容量を大きくすることができる。
また、メモリセル１５０ａとメモリセル１５０ｂは、一点鎖線Ａ３−Ａ４の垂直二等分線を対称軸とした線対称の構成となっている。よって、トランジスタ２００ａとトランジスタ２００ｂも、導電層２４５及び導電層２４６を挟んで、対称の位置に配置される。ここで、導電層２４０は、トランジスタ２００ａのソース電極及びドレイン電極の他方としての機能と、トランジスタ２００ｂのソース電極及びドレイン電極の他方としての機能とを有する。また、トランジスタ２００ａ及びトランジスタ２００ｂは、プラグとして機能する導電層２４５及び導電層２４６を共有する。このように、２つのトランジスタと、プラグとの接続を上述の構成とすることで、微細化または高集積化が可能な記憶装置を提供できる。
なお、配線ＣＡＬとして機能する導電層１１０は、メモリセル１５０ａ及びメモリセル１５０ｂに、それぞれ設けてもよいし、メモリセル１５０ａ及びメモリセル１５０ｂに、共通に設けてもよい。ただし、図１６Ｂに示すように、導電層１１０は、導電層２４５と離隔して設け、導電層１１０と導電層２４５がショートしないようにする。
また、図１９では、図１６Ａに示す４個のメモリセルがＺ方向にｎ層（ｎは３以上の整数）積層されている例を示す。図１９は、図１６Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。
図１９に示す記憶装置は、ｎ層のメモリ層１６０を有する。具体的には、メモリ層１６０［１］上にメモリ層１６０［２］が設けられ、メモリ層１６０［２］上に、さらに、（ｎ−３）層のメモリ層が設けられ、最上段にメモリ層１６０［ｎ］が設けられている。１層のメモリ層１６０が有するメモリセルの数は特に限定されず、２以上のメモリセルを有することができる。導電層２４５、導電層２４６、及び導電層２４７等によって、ｎ層のメモリ層１６０が有するメモリセルが、ｎ層のメモリ層１６０の下に設けられたセンスアンプ（図示せず）と電気的に接続される。
図１９に示すように、複数のメモリセルを積層することにより、メモリセルアレイの占有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄメモリセルアレイを構成することができる。
図２０に、センスアンプを含む駆動回路が設けられる層上に、メモリセルを有する層が積層して設けられた記憶装置の断面構成例を示す。
図２０では、トランジスタ３００の上方にメモリセル１５０（トランジスタ２００Ａ及び容量素子１００）が設けられている。
トランジスタ３００は、センスアンプが有するトランジスタの一つである。
図２０に示すメモリセル１５０については、＜記憶装置の構成例１＞におけるメモリセル１５０の記載を参照できる。
図２０に示すように、メモリセル１５０と重なるように、センスアンプを設ける構成にすることで、ビット線を短くすることができる。これにより、ビット線容量を小さくでき、記憶装置の高速駆動が可能となる。
図２０に示す記憶装置は、実施の形態３で説明する半導体装置９００と対応させることができる。具体的には、トランジスタ３００は、半導体装置９００におけるセンスアンプ９２７が有するトランジスタに相当する。また、メモリセル１５０は、メモリセル９５０と対応する。
トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電層３１６と、ゲート絶縁層として機能する絶縁層３１５と、基板３１１の一部からなる半導体領域３１３と、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。トランジスタ３００は、ｐチャネル型またはｎチャネル型のいずれとしてもよい。
ここで、図２０に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁層３１５を介して、導電層３１６が覆うように設けられている。なお、導電層３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁層を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図２０に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いることができる。
各構造体の間には、層間膜、配線、及びプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線として機能する導電層は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電層の一部が配線として機能する場合、及び導電層の一部がプラグとして機能する場合もある。
例えば、トランジスタ３００上には、層間膜として、絶縁層３２０、絶縁層３２２、絶縁層３２４、及び絶縁層３２６が順に積層して設けられている。また、絶縁層３２０及び絶縁層３２２には導電層３２８が埋め込まれ、絶縁層３２４及び絶縁層３２６には導電層３３０が埋め込まれている。なお、導電層３２８及び導電層３３０はプラグ、または配線として機能する。
また、層間膜として機能する絶縁層は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁層３２２の上面は、平坦性を高めるためにＣＭＰ法等を用いた平坦化処理により平坦化されていてもよい。
絶縁層３２６及び導電層３３０上に、配線層を設けてもよい。例えば、図２０において、絶縁層３５０、絶縁層３５２、及び絶縁層３５４が順に積層して設けられている。また、絶縁層３５０、絶縁層３５２、及び絶縁層３５４には、導電層３５６が形成されている。導電層３５６は、プラグ、または配線として機能する。
層間膜として機能する、絶縁層３５２、及び絶縁層３５４等は、前述の、半導体装置または記憶装置に用いることができる絶縁層を用いることができる。
プラグ、または配線として機能する導電層、例えば、導電層３２８、導電層３３０、及び導電層３５６等としては、導電層２４０に適用可能な導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
トランジスタ２００Ａが有する導電層２４０は、導電層６４３、導電層６４２、導電層６４４、導電層６４５、導電層６４６、導電層３５６、導電層３３０、及び、導電層３２８を介して、トランジスタ３００のソース領域またはドレイン領域として機能する低抵抗領域３１４ｂと、電気的に接続されている。
導電層６４３は、絶縁層２８０及び絶縁層２８１に埋め込まれている。導電層６４２は、絶縁層１３０上に設けられ、絶縁層６４１に埋め込まれている。導電層６４２は、導電層１２０と同一の材料、及び、同一の工程で作製することができる。導電層６４４は、絶縁層１８０及び絶縁層１３０に埋め込まれている。導電層６４５は、絶縁層６４７に埋め込まれている。導電層６４５は、導電層１１０と同一の材料、及び、同一の工程で作製することができる。導電層６４６は、絶縁層６４８に埋め込まれている。絶縁層６４８によって、トランジスタ３００と、導電層１１０と、が電気的に絶縁されている。
以上のように、本実施の形態の記憶装置は、寄生容量が低減されたトランジスタを有するため、動作速度を高めることができる。また、本実施の形態の記憶装置は、容量素子とトランジスタと、を重ねて有するため、メモリセルの平面視における占有面積を小さくでき、集積度の高い記憶装置を実現できる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置９００について説明する。半導体装置９００は記憶装置として機能できる。
図２１に、半導体装置９００の構成例を示すブロック図を示す。図２１に示す半導体装置９００は、駆動回路９１０と、メモリアレイ９２０と、を有する。メモリアレイ９２０は、１以上のメモリセル９５０を有する。図２１では、メモリアレイ９２０がマトリクス状に配置された複数のメモリセル９５０を有する例を示している。
メモリセル９５０には、実施の形態２で説明した記憶装置（メモリセル１５０など）を適用することができる。
駆動回路９１０は、ＰＳＷ９３１（パワースイッチ）、ＰＳＷ９３２、及び周辺回路９１５を有する。周辺回路９１５は、周辺回路９１１、コントロール回路９１２、及び電圧生成回路９２８を有する。
半導体装置９００において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路９１２で生成してもよい。
コントロール回路９１２は、半導体装置９００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路９１２は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、半導体装置９００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路９１２は、この動作モードが実行されるように、周辺回路９１１の制御信号を生成する。
電圧生成回路９２８は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路９２８への入力を制御する機能を有する。例えば、信号ＷＡＫＥとしてＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路９２８へ入力され、電圧生成回路９２８は負電圧を生成する。
周辺回路９１１は、メモリセル９５０に対するデータの書き込み及び読み出しをするための回路である。周辺回路９１１は、行デコーダ９４１、列デコーダ９４２、行ドライバ９２３、列ドライバ９２４、入力回路９２５、出力回路９２６、及びセンスアンプ９２７を有する。
行デコーダ９４１及び列デコーダ９４２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ９４１は、アクセスする行を指定するための回路であり、列デコーダ９４２は、アクセスする列を指定するための回路である。行ドライバ９２３は、行デコーダ９４１が指定する行を選択する機能を有する。列ドライバ９２４は、データをメモリセル９５０に書き込む機能、メモリセル９５０からデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路９２５は、信号ＷＤＡを保持する機能を有する。入力回路９２５が保持するデータは、列ドライバ９２４に出力される。入力回路９２５の出力データが、メモリセル９５０に書き込むデータ（Ｄｉｎ）である。列ドライバ９２４がメモリセル９５０から読み出したデータ（Ｄｏｕｔ）は、出力回路９２６に出力される。出力回路９２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路９２６は、Ｄｏｕｔを半導体装置９００の外部に出力する機能を有する。出力回路９２６から出力されるデータが信号ＲＤＡである。
ＰＳＷ９３１は周辺回路９１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ９３２は、行ドライバ９２３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置９００の高電源電位がＶＤＤであり、低電源電位はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電位であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ９３１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ９３２のオン・オフが制御される。図２１では、周辺回路９１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
図２２Ａ乃至図２２Ｈを用いて、メモリセル９５０に適用できるメモリセルの構成例について説明する。
なお、以下において、２つの構成要素が接続すると記載した場合には、回路素子（トランジスタ、スイッチ、ダイオード、抵抗素子など）を介して電気的に接続されることを含む。電気的接続とは、２つの構成要素間で電流が流れる状態になりうることをいう。なお、２つの構成要素間がスイッチまたはトランジスタを介して接続される場合も、これらがオン状態のときに電流が流れる状態になりうるため、電気的接続に含まれる。
［ＤＯＳＲＡＭ］
図２２Ａに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書などにおいて、ＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ。メモリセル９５１は、トランジスタＭ１と、容量素子ＣＡと、を有する。
なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある）、及びバックゲートを有する。このとき、バックゲートは定電位または信号が与えられる配線に接続されていてもよいし、フロントゲートとバックゲートとが接続されていてもよい。
トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある。）を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
データの書き込み及び読み出しは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ１をオン状態にし、配線ＢＩＬと容量素子ＣＡの第１端子を導通状態（電流を流すことが可能な状態）にすることで行われる。
また、メモリセル９５０に用いることができるメモリセルは、メモリセル９５１に限定されず、回路構成の変更を行うことができる。例えば、メモリセル９５０は、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続されるメモリセルとしてもよい。また、例えば、メモリセル９５０は、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
また、例えば、図２２Ｂに示すメモリセル９５２を用いてもよい。メモリセル９５２は、容量素子ＣＡ、及び配線ＣＡＬを有さない場合の例である。トランジスタＭ１の第１端子は、電気的にフローティングの状態である。
メモリセル９５２において、トランジスタＭ１を介して書き込まれた電位は、破線で示す第１端子とゲートとの間の容量（寄生容量ともいう）に保持される。このような構成とすることで、メモリセルの構成を大幅に簡略化することができる。
なお、トランジスタＭ１としてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル９５１、及びメモリセル９５２に対して多値データ、またはアナログデータを保持することができる。
［ＮＯＳＲＡＭ］
図２２Ｃに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。メモリセル９５３は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。本明細書などにおいて、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ。
トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある）を印加するのが好ましい。
データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ２をオン状態にし、配線ＷＢＬと容量素子ＣＢの第１端子を導通状態にすることで行われる。具体的には、トランジスタＭ２がオン状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、容量素子ＣＢの第１端子、及びトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ２をオフ状態にすることによって、容量素子ＣＢの第１端子の電位、及びトランジスタＭ３のゲートの電位を保持する。
データの読み出しは、配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース−ドレイン間に流れる電流、及びトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、及びトランジスタＭ３の第２端子の電位によって決まるため、トランジスタＭ３の第１端子に接続されている配線ＲＢＬの電位を読み出すことによって、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
また、例えば、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図２２Ｄに示す。メモリセル９５４は、メモリセル９５３の配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとして、トランジスタＭ２の第２端子、及びトランジスタＭ３の第１端子が、配線ＢＩＬと接続されている構成となっている。つまり、メモリセル９５４は、書き込みビット線と、読み出しビット線と、を１本の配線ＢＩＬとして動作する構成となっている。
図２２Ｅに示すメモリセル９５５は、メモリセル９５３における容量素子ＣＢ及び配線ＣＡＬを省略した場合の例である。また、図２２Ｆに示すメモリセル９５６は、メモリセル９５４における容量素子ＣＢ及び配線ＣＡＬを省略した場合の例である。このような構成とすることで、メモリセルの集積度を高めることができる。
なお、少なくともトランジスタＭ２にはＯＳトランジスタを用いることが好ましい。特に、トランジスタＭ２、及びトランジスタＭ３にＯＳトランジスタを用いることが好ましい。
ＯＳトランジスタは、オフ電流が極めて小さいという特性を有しているため、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル９５３、メモリセル９５４、メモリセル９５５、メモリセル９５６に対して多値データ、またはアナログデータを保持することができる。
トランジスタＭ２としてＯＳトランジスタを適用したメモリセル９５３、メモリセル９５４、メモリセル９５５、及びメモリセル９５６は、ＮＯＳＲＡＭの一態様である。
なお、トランジスタＭ３としてＳｉトランジスタを用いてもよい。Ｓｉトランジスタは電界効果移動度を高めることができるほか、ｐチャネル型トランジスタとすることもできるため、回路設計の自由度を高めることができる。
また、トランジスタＭ３としてＯＳトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。
また、図２２Ｇに、３トランジスタ１容量素子のゲインセル型のメモリセル９５７を示す。メモリセル９５７は、トランジスタＭ４乃至トランジスタＭ６と、容量素子ＣＣと、を有する。
トランジスタＭ４の第１端子は、容量素子ＣＣの第１端子と接続され、トランジスタＭ４の第２端子は、配線ＢＩＬと接続され、トランジスタＭ４のゲートは、配線ＷＯＬと接続され、トランジスタＭ４のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＣの第２端子は、トランジスタＭ５の第１端子と、配線ＧＮＤＬと、に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と接続され、トランジスタＭ５のゲートは、容量素子ＣＣの第１端子と接続されている。トランジスタＭ６の第２端子は、配線ＢＩＬと接続され、トランジスタＭ６のゲートは配線ＲＷＬと接続されている。
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、書き込みワード線として機能し、配線ＲＷＬは、読み出しワード線として機能する。配線ＧＮＤＬは、低レベル電位を与える配線である。
データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ４をオン状態にし、配線ＢＩＬと容量素子ＣＣの第１端子を導通状態にすることで行われる。具体的には、トランジスタＭ４がオン状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、容量素子ＣＣの第１端子、及びトランジスタＭ５のゲートに該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ４をオフ状態にすることによって、容量素子ＣＣの第１端子の電位、及びトランジスタＭ５のゲートの電位を保持する。
データの読み出しは、配線ＢＩＬに所定の電位をプリチャージして、その後、配線ＢＩＬを電気的に浮遊状態にし、かつ配線ＲＷＬに高レベル電位を印加することによって行われる。配線ＲＷＬが高レベル電位となるため、トランジスタＭ６はオン状態となり、配線ＢＩＬとトランジスタＭ５の第２端子が導通状態となる。このとき、トランジスタＭ５の第２端子には、配線ＢＩＬの電位が印加されることになるが、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位に応じて、トランジスタＭ５の第２端子の電位、及び配線ＢＩＬの電位が変化する。ここで、配線ＢＩＬの電位を読み出すことによって、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
なお、少なくともトランジスタＭ４にＯＳトランジスタを用いることが好ましい。
なお、トランジスタＭ５及びトランジスタＭ６としてＳｉトランジスタを用いてもよい。前述した通り、Ｓｉトランジスタは、半導体層に用いるシリコンの結晶状態などによっては、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。
また、トランジスタＭ５及びトランジスタＭ６としてＯＳトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。
［ＯＳ−ＳＲＡＭ］
図２２Ｈに、ＯＳトランジスタを用いたＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の一例を示す。本明細書などにおいて、ＯＳトランジスタを用いたＳＲＡＭを、ＯＳ−ＳＲＡＭ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ＳＲＡＭ）と呼ぶ。なお、図２２Ｈに示すメモリセル９５８は、バックアップ可能なＳＲＡＭのメモリセルである。
メモリセル９５８は、トランジスタＭ７乃至トランジスタＭ１０と、トランジスタＭＳ１乃至トランジスタＭＳ４と、容量素子ＣＤ１と、容量素子ＣＤ２と、を有する。なお、トランジスタＭＳ１、及びトランジスタＭＳ２は、ｐチャネル型トランジスタであり、トランジスタＭＳ３、及びトランジスタＭＳ４は、ｎチャネル型トランジスタである。
トランジスタＭ７の第１端子は、配線ＢＩＬと接続され、トランジスタＭ７の第２端子は、トランジスタＭＳ１の第１端子と、トランジスタＭＳ３の第１端子と、トランジスタＭＳ２のゲートと、トランジスタＭＳ４のゲートと、トランジスタＭ１０の第１端子と、に接続されている。トランジスタＭ７のゲートは、配線ＷＯＬと接続されている。トランジスタＭ８の第１端子は、配線ＢＩＬＢと接続され、トランジスタＭ８の第２端子は、トランジスタＭＳ２の第１端子と、トランジスタＭＳ４の第１端子と、トランジスタＭＳ１のゲートと、トランジスタＭＳ３のゲートと、トランジスタＭ９の第１端子と、に接続されている。トランジスタＭ８のゲートは、配線ＷＯＬと接続されている。
トランジスタＭＳ１の第２端子は、配線ＶＤＬと接続されている。トランジスタＭＳ２の第２端子は、配線ＶＤＬと接続されている。トランジスタＭＳ３の第２端子は、配線ＧＮＤＬと接続されている。トランジスタＭＳ４の第２端子は、配線ＧＮＤＬと接続されている。
トランジスタＭ９の第２端子は、容量素子ＣＤ１の第１端子と接続され、トランジスタＭ９のゲートは、配線ＢＲＬと接続されている。トランジスタＭ１０の第２端子は、容量素子ＣＤ２の第１端子と接続され、トランジスタＭ１０のゲートは、配線ＢＲＬと接続されている。
容量素子ＣＤ１の第２端子は、配線ＧＮＤＬと接続され、容量素子ＣＤ２の第２端子は、配線ＧＮＤＬと接続されている。
配線ＢＩＬ及び配線ＢＩＬＢは、ビット線として機能し、配線ＷＯＬは、ワード線として機能し、配線ＢＲＬは、トランジスタＭ９、及びトランジスタＭ１０のオン状態、オフ状態を制御する配線である。
配線ＶＤＬは、高レベル電位を与える配線であり、配線ＧＮＤＬは、低レベル電位を与える配線である。
データの書き込みは、配線ＷＯＬに高レベル電位を印加し、かつ配線ＢＲＬに高レベル電位を印加することによって行われる。具体的には、トランジスタＭ１０がオン状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、トランジスタＭ１０の第２端子側に該電位を書き込む。
ところで、メモリセル９５８は、トランジスタＭＳ１乃至トランジスタＭＳ２によってインバータループを構成しているため、トランジスタＭ８の第２端子側に、該電位に対応するデータ信号の反転信号が入力される。トランジスタＭ８がオン状態であるため、配線ＢＩＬＢには、配線ＢＩＬに印加されている電位、すなわち配線ＢＩＬに入力されている信号の反転信号が出力される。また、トランジスタＭ９、及びトランジスタＭ１０がオン状態であるため、トランジスタＭ７の第２端子の電位、及びトランジスタＭ８の第２端子の電位は、それぞれ容量素子ＣＤ２の第１端子、及び容量素子ＣＤ１の第１端子に保持される。その後、配線ＷＯＬに低レベル電位を印加し、かつ配線ＢＲＬに低レベル電位を印加し、トランジスタＭ７乃至トランジスタＭ１０をオフ状態にすることによって、容量素子ＣＤ１の第１端子、及び容量素子ＣＤ２の第１端子の電位を保持する。
データの読み出しは、あらかじめ配線ＢＩＬ及び配線ＢＩＬＢを所定の電位にプリチャージした後に、配線ＷＯＬに高レベル電位を印加し、配線ＢＲＬに高レベル電位を印加することによって、容量素子ＣＤ１の第１端子の電位が、メモリセル９５８のインバータループによってリフレッシュされ、配線ＢＩＬＢに出力される。また、容量素子ＣＤ２の第１端子の電位が、メモリセル９５８のインバータループによってリフレッシュされ、配線ＢＩＬに出力される。配線ＢＩＬ及び配線ＢＩＬＢでは、それぞれプリチャージされた電位から容量素子ＣＤ２の第１端子の電位、及び容量素子ＣＤ１の第１端子の電位に変動するため、配線ＢＩＬまたは配線ＢＩＬＢの電位から、メモリセルに保持された電位を読み出すことができる。
なお、トランジスタＭ７乃至トランジスタＭ１０としてＯＳトランジスタを適用することが好ましい。これにより書き込んだデータをトランジスタＭ７乃至トランジスタＭ１０によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。なお、図２２Ｈでは、トランジスタＭ７乃至トランジスタＭ１０のそれぞれにおいて、バックゲートの記載を省略している。
なお、トランジスタＭＳ１乃至トランジスタＭＳ４としてＳｉトランジスタを用いてもよい。
半導体装置９００が有する駆動回路９１０とメモリアレイ９２０は同一平面上に設けてもよい。また、図２３Ａに示すように、駆動回路９１０とメモリアレイ９２０を重ねて設けてもよい。駆動回路９１０とメモリアレイ９２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図２３Ｂに示すように、駆動回路９１０上にメモリアレイ９２０を複数層重ねて設けてもよい。
続いて、上記記憶装置などの半導体装置を備えることができる演算処理装置の一例について説明する。
図２４に、演算装置９６０のブロック図を示す。図２４に示す演算装置９６０は、例えばＣＰＵに適用することができる。また、演算装置９６０は、ＣＰＵよりも並列処理可能なプロセッサコアを多数（数１０~数１００個）有するＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＴＰＵ（Ｔｅｎｓｏｒ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＮＰＵ（Ｎｅｕｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などのプロセッサにも適用することができる。
図２４に示す演算装置９６０は、基板９９０上に、ＡＬＵ９９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、タイミングコントローラ９９５、レジスタ９９６、レジスタコントローラ９９７、バスインターフェース９９８、キャッシュ９９９、及びキャッシュインターフェース９８９を有している。基板９９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換え可能なＲＯＭ及びＲＯＭインターフェースを有してもよい。また、キャッシュ９９９及びキャッシュインターフェース９８９は、別チップに設けてもよい。
キャッシュ９９９は、別チップに設けられたメインメモリとキャッシュインターフェース９８９を介して接続される。キャッシュインターフェース９８９は、メインメモリに保持されているデータの一部をキャッシュ９９９に供給する機能を有する。またキャッシュインターフェース９８９は、キャッシュ９９９に保持されているデータの一部を、バスインターフェース９９８を介してＡＬＵ９９１またはレジスタ９９６等に出力する機能を有する。
後述するように、演算装置９６０上に積層して、メモリアレイ９２０を設けることができる。メモリアレイ９２０はキャッシュとして用いることができる。このとき、キャッシュインターフェース９８９はメモリアレイ９２０に保持されているデータをキャッシュ９９９に供給する機能を有していてよい。またこのとき、キャッシュインターフェース９８９の一部に、駆動回路９１０を有することが好ましい。
なお、キャッシュ９９９を設けず、メモリアレイ９２０のみをキャッシュとして用いることもできる。
図２４に示す演算装置９６０は、その構成を簡略化して示した一例にすぎず、実際の演算装置９６０はその用途によって多種多様な構成を有している。例えば、図２４に示す演算装置９６０を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作する、いわゆるマルチコアの構成とすることが好ましい。コアの数が多いほど、演算性能を高めることができる。コアの数は多いほど好ましいが、例えば２個、好ましくは４個、より好ましくは８個、さらに好ましくは１２個、さらに好ましくは１６個またはそれ以上とすることが好ましい。また、サーバ用途など非常に高い演算性能が求められる場合には、１６個以上、好ましくは３２個以上、さらに好ましくは６４個以上のコアを有するマルチコアの構成とすることが好ましい。また、演算装置９６０が内部演算回路、データバスなどで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース９９８を介して演算装置９６０に入力された命令は、インストラクションデコーダ９９３に入力され、デコードされた後、ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５に入力される。
ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ９９２は、ＡＬＵ９９１の動作を制御するための信号を生成する。また、インタラプトコントローラ９９４は、演算装置９６０のプログラム実行中に、外部の入出力装置、周辺回路などからの割り込み要求を、その優先度、マスク状態などから判断し、処理する。レジスタコントローラ９９７は、レジスタ９９６のアドレスを生成し、演算装置９６０の状態に応じてレジスタ９９６の読み出し及び書き込みを行う。
また、タイミングコントローラ９９５は、ＡＬＵ９９１、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、及びレジスタコントローラ９９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ９９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図２４に示す演算装置９６０において、レジスタコントローラ９９７は、ＡＬＵ９９１からの指示に従い、レジスタ９９６における保持動作の選択を行う。すなわち、レジスタ９９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ９９６内のメモリセルへの、電源電位の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ９９６内のメモリセルへの電源電位の供給を停止することができる。
メモリアレイ９２０と演算装置９６０は、重ねて設けることができる。図２５Ａ及び図２５Ｂに半導体装置９７０Ａの斜視図を示す。半導体装置９７０Ａは、演算装置９６０上に、メモリアレイが設けられた層９３０を有する。層９３０には、メモリアレイ９２０Ｌ１、メモリアレイ９２０Ｌ２、及びメモリアレイ９２０Ｌ３が設けられている。演算装置９６０と各メモリアレイは、互いに重なる領域を有する。半導体装置９７０Ａの構成を分かりやすくするため、図２５Ｂでは演算装置９６０及び層９３０を分離して示している。
メモリアレイを有する層９３０と演算装置９６０を重ねて設けることで、両者の接続距離を短くすることができる。よって、両者間の通信速度を高めることができる。また、接続距離が短いため消費電力を低減できる。
メモリアレイを有する層９３０と演算装置９６０とを積層する方法としては、演算装置９６０上に直接メモリアレイを有する層９３０を積層する方法（モノリシック積層ともいう）を用いてもよいし、演算装置９６０と層９３０とをそれぞれ異なる基板上に形成し、２つの基板を貼り合せ、貫通ビアまたは導電膜の接合技術（Ｃｕ−Ｃｕ接合など）を用いて電気的に接続する方法を用いてもよい。前者は貼合わせにおける位置ずれを考慮する必要がないため、チップサイズを小さくできるだけでなく、作製コストを削減できる。
ここで、演算装置９６０にキャッシュ９９９を有さず、層９３０に設けられるメモリアレイ９２０Ｌ１、９２０Ｌ２、及び９２０Ｌ３は、それぞれキャッシュとして用いることができる。このとき、例えばメモリアレイ９２０Ｌ１をＬ１キャッシュ（レベル１キャッシュともいう）として用い、メモリアレイ９２０Ｌ２をＬ２キャッシュ（レベル２キャッシュともいう）として用い、メモリアレイ９２０Ｌ３をＬ３キャッシュ（レベル３キャッシュともいう）として用いることができる。３つのメモリアレイのうち、メモリアレイ９２０Ｌ３が最も容量が大きく、かつ、最もアクセス頻度が低い。また、メモリアレイ９２０Ｌ１が最も容量が小さく、かつ最もアクセス頻度が高い。
なお、演算装置９６０に設けられるキャッシュ９９９をＬ１キャッシュとして用いる場合は、層９３０に設けられる各メモリアレイを、それぞれ下位のキャッシュ、またはメインメモリとして用いることができる。メインメモリはキャッシュよりも容量が大きく、アクセス頻度の低いメモリである。
また、図２５Ｂに示すように、駆動回路９１０Ｌ１、駆動回路９１０Ｌ２、及び駆動回路９１０Ｌ３が設けられている。駆動回路９１０Ｌ１は接続電極９４０Ｌ１を介してメモリアレイ９２０Ｌ１と接続されている。同様に駆動回路９１０Ｌ２は接続電極９４０Ｌ２を介してメモリアレイ９２０Ｌ２と、駆動回路９１０Ｌ３は接続電極９４０Ｌ３を介してメモリアレイ９２０Ｌ３と接続されている。
なお、ここではキャッシュとして機能するメモリアレイを３つとした場合を示したが、１つまたは２つとしてもよいし、４つ以上としてもよい。
メモリアレイ９２０Ｌ１をキャッシュとして用いる場合、駆動回路９１０Ｌ１はキャッシュインターフェース９８９の一部として機能してもよいし、駆動回路９１０Ｌ１がキャッシュインターフェース９８９と接続される構成としてもよい。同様に、駆動回路９１０Ｌ２、駆動回路９１０Ｌ３も、キャッシュインターフェース９８９の一部として機能する、またはこれと接続される構成としてもよい。
メモリアレイ９２０をキャッシュとして機能させるか、メインメモリとして機能させるかは、各駆動回路９１０が有するコントロール回路９１２によって決定される。コントロール回路９１２は、演算装置９６０から供給された信号に基づいて、半導体装置９００が有する複数のメモリセル９５０の一部をＲＡＭとして機能させることができる。
半導体装置９００は、複数のメモリセル９５０の一部をキャッシュとして機能させ、他の一部をメインメモリとして機能させることができる。すなわち半導体装置９００はキャッシュとしての機能と、メインメモリとしての機能を併せ持つことができる。本発明の一態様に係る半導体装置９００は、例えば、ユニバーサルメモリとして機能できる。
また、一つのメモリアレイ９２０を有する層９３０を演算装置９６０に重ねて設けてもよい。図２６Ａに半導体装置９７０Ｂの斜視図を示す。
半導体装置９７０Ｂでは、一つのメモリアレイ９２０を複数のエリアに分けて、それぞれ異なる機能で使用することができる。図２６Ａでは、領域Ｌ１をＬ１キャッシュとして、領域Ｌ２をＬ２キャッシュとして、領域Ｌ３をＬ３キャッシュとして用いる場合の例を示している。
また半導体装置９７０Ｂでは、領域Ｌ１乃至領域Ｌ３のそれぞれの容量を状況に応じて変えることができる。例えばＬ１キャッシュの容量を増やしたい場合には、領域Ｌ１の面積を大きくすることにより実現する。このような構成とすることで、演算処理の効率化を図ることができ、処理速度を向上させることができる。
また、複数のメモリアレイを積層してもよい。図２６Ｂに半導体装置９７０Ｃの斜視図を示している。
半導体装置９７０Ｃは、メモリアレイ９２０Ｌ１を有する層９３０Ｌ１と、その上にメモリアレイ９２０Ｌ２を有する層９３０Ｌ２と、その上にメモリアレイ９２０Ｌ３を有する層９３０Ｌ３とが積層されている。最も演算装置９６０に物理的に近いメモリアレイ９２０Ｌ１を上位のキャッシュに用い、最も演算装置９６０から物理的に遠いメモリアレイ９２０Ｌ３を下位のキャッシュまたはメインメモリに用いることができる。このような構成とすることで、各メモリアレイの容量を増大させることができるため、より処理能力を向上させることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様に係る記憶装置の応用例について説明する。
一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置が用いられる。図２７Ａに、半導体装置に用いられる各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速い動作速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図２７Ａでは、最上層から順に、ＣＰＵなどの演算処理装置にレジスタ（ｒｅｇｉｓｔｅｒ）として混載されるメモリ、Ｌ１キャッシュ（Ｌ１　ｃａｃｈｅ）、Ｌ２キャッシュ（Ｌ２　ｃａｃｈｅ）、Ｌ３キャッシュ（Ｌ３　ｃａｃｈｅ）、メインメモリ（ｍａｉｎ　ｍｅｍｏｒｙ）、ストレージ（ｓｔｏｒａｇｅ）等がある。なお、ここではＬ３キャッシュまで有する例を示したが、さらに下位のキャッシュを有していてもよい。
ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
キャッシュは、メインメモリ（ｍａｉｎ　ｍｅｍｏｒｙ）に保持されているデータの一部を複製して保持する機能を有する。使用頻繁が高いデータを複製してキャッシュに保持しておくことで、データへのアクセス速度を高めることができる。キャッシュに求められる記憶容量はメインメモリより少ないが、メインメモリよりも速い動作速度が求められる。また、キャッシュで書き換えられたデータは複製されてメインメモリに供給される。
メインメモリは、ストレージ（ｓｔｏｒａｇｅ）から読み出されたプログラム、データなどを保持する機能を有する。
ストレージは、長期保存が必要なデータ、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。例えば３Ｄ　ＮＡＮＤなどの高容量かつ不揮発性の記憶装置を用いることができる。
本発明の一態様に係る酸化物半導体を用いた記憶装置（ＯＳメモリ（ＯＳ　ｍｅｍｏｒｙ））は、動作速度が速く、長期間のデータ保持が可能である。そのため図２７Ａに示すように、本発明の一態様に係る記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方に好適に用いることができる。また、本発明の一態様に係る記憶装置は、ストレージが位置する階層にも適用することができる。
また、図２７Ｂでは、キャッシュの一部にＳＲＡＭを、他の一部に本発明の一態様のＯＳメモリを適用した場合の例を示す。
キャッシュのうち、最も下位に位置するものを、ＬＬＣ（Ｌａｓｔ　Ｌｅｖｅｌ　ｃａｃｈｅ）と呼ぶことができる。ＬＬＣはこれよりも上位のキャッシュよりも速い動作速度は求められないものの、大きな記憶容量を有することが望ましい。本発明の一態様のＯＳメモリは動作速度が速く、長期間のデータ保持が可能であるため、ＬＬＣに好適に用いることができる。なお、本発明の一態様のＯＳメモリは、ＦＬＣ（Ｆｉｎａｌ　Ｌｅｖｅｌ　ｃａｃｈｅ）にも適用することができる。
例えば、図２７Ｂに示すように、上位のキャッシュ（Ｌ１キャッシュ、Ｌ２キャッシュ等）にＳＲＡＭを用い、ＬＬＣに本発明の一態様のＯＳメモリを用いる構成とすることができる。また、図２７Ｂに示すように、メインメモリにはＯＳメモリだけでなくＤＲＡＭを適用することもできる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の表示装置について説明する。
本発明の一態様の半導体装置は、表示装置、または、当該表示装置を有するモジュールに用いることができる。当該表示装置を有するモジュールとしては、当該表示装置にフレキシブルプリント回路基板（Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ、以下、ＦＰＣと記す）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）等のコネクタが取り付けられたモジュール、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式もしくはＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）方式等により集積回路（ＩＣ）が実装されたモジュール等が挙げられる。
また、本実施の形態の表示装置はタッチパネルとしての機能を有していてもよい。例えば、表示装置には、指などの被検知体の近接または接触を検知できる様々な検知素子（センサ素子ともいえる）を適用することができる。
センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、及び、感圧方式が挙げられる。
静電容量方式としては、例えば、表面型静電容量方式、投影型静電容量方式がある。また、投影型静電容量方式としては、例えば、自己容量方式、相互容量方式がある。相互容量方式を用いると、同時多点検出が可能となるため好ましい。
タッチパネルとしては、例えば、アウトセル型、オンセル型、及び、インセル型が挙げられる。なお、インセル型のタッチパネルは、表示素子を支持する基板と対向基板のうち一方または双方に、検知素子を構成する電極が設けられた構成をいう。
［表示モジュール］
図２８Ａに、表示モジュール１７０の斜視図を示す。表示モジュール１７０は、表示装置６００Ａと、ＦＰＣ２９８と、を有する。なお、表示モジュール１７０が有する表示装置は表示装置６００Ａに限られず、後述する表示装置６００Ｂであってもよい。
表示モジュール１７０は、基板２９１及び基板２９９を有する。表示モジュール１７０は、表示部２９７を有する。表示部２９７は、表示モジュール１７０における画像を表示する領域であり、後述する画素部２９４に設けられる各画素からの光を視認できる領域である。
図２８Ｂに、基板２９１側の構成を模式的に示した斜視図を示している。基板２９１上には、回路部２９２と、回路部２９２上の画素回路部２９３と、画素回路部２９３上の画素部２９４と、が積層されている。また、基板２９１上の画素部２９４と重ならない部分に、ＦＰＣ２９８と接続するための端子部２９５が設けられている。端子部２９５と回路部２９２とは、複数の配線により構成される配線部２９６により電気的に接続されている。
本発明の一態様の半導体装置は、回路部２９２及び画素回路部２９３の一方または双方に適用することができる。
画素部２９４は、周期的に配列した複数の画素２９４ａを有する。図２８Ｂの右側に、１つの画素２９４ａの拡大図を示している。図２８Ｂでは、１つの画素２９４ａが、赤色の光を呈する副画素１３０Ｒ、緑色の光を呈する副画素１３０Ｇ、及び、青色の光を呈する副画素１３０Ｂを有する例を示す。
副画素は、表示素子を有する。表示素子としては、様々な素子を用いることができ、例えば、液晶素子及び発光素子が挙げられる。その他、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。また、光源と、量子ドット材料による色変換技術と、を用いたＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　ＬＥＤ）を用いてもよい。
発光素子としては、例えば、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ　ＬＥＤ）、半導体レーザなどの、自発光型の発光素子が挙げられる。ＬＥＤとして、例えば、ミニＬＥＤ、マイクロＬＥＤなどを用いることができる。
本実施の形態の表示装置における画素の配列に特に限定はなく、様々な方法を適用することができる。画素の配列としては、例えば、ストライプ配列、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、及びペンタイル配列が挙げられる。図２８Ｂでは、画素の配列にストライプ配列が適用された場合を例に示す。
画素回路部２９３は、周期的に配列した複数の画素回路２９３ａを有する。
１つの画素回路２９３ａは、１つの画素２９４ａが有する複数の素子の駆動を制御する回路である。１つの画素回路２９３ａは、１つの発光素子の発光を制御する回路が３つ設けられる構成とすることができる。例えば、画素回路２９３ａは、１つの発光素子につき、１つの選択トランジスタと、１つの電流制御用トランジスタ（駆動トランジスタ）と、容量と、を少なくとも有する構成とすることができる。このとき、選択トランジスタのゲートにはゲート信号が、ソースにはソース信号が、それぞれ入力される。これにより、アクティブマトリクス型の表示装置が実現されている。
回路部２９２は、画素回路部２９３の各画素回路２９３ａを駆動する回路を有する。例えば、ゲート線駆動回路、及び、ソース線駆動回路の一方または双方を有することが好ましい。このほか、演算回路、メモリ回路、及び電源回路等の少なくとも一つを有していてもよい。
ＦＰＣ２９８は、外部から回路部２９２にビデオ信号または電源電位等を供給するための配線として機能する。また、ＦＰＣ２９８上にＩＣが実装されていてもよい。
表示モジュール１７０は、画素部２９４の下側に画素回路部２９３及び回路部２９２の一方または双方が重ねて設けられた構成とすることができるため、表示部２９７の開口率（有効表示面積比）を極めて高くすることができる。また、画素２９４ａを極めて高密度に配置することが可能で、表示部２９７の精細度を極めて高くすることができる。
このような表示モジュール１７０は、極めて高精細であることから、ＨＭＤなどのＶＲ向け機器またはメガネ型のＡＲ向け機器に好適に用いることができる。例えば、レンズを通して表示モジュール１７０の表示部を視認する構成の場合であっても、表示モジュール１７０は極めて高精細な表示部２９７を有するためにレンズで表示部を拡大しても画素が視認されず、没入感の高い表示を行うことができる。また、表示モジュール１７０はこれに限られず、比較的小型の表示部を有する電子機器に好適に用いることができる。例えば腕時計などの装着型の電子機器の表示部に好適に用いることができる。
［表示装置の構成例１］
図２９に、表示装置６００Ａの断面図を示す。表示装置６００Ａは、ＭＭＬ（メタルマスクレス）構造が適用された表示装置の一例である。つまり、表示装置６００Ａは、ファインメタルマスクを用いずに作製された発光素子を有する。
ＭＭＬ構造が適用された表示装置が有する発光素子における島状の発光層は、発光層を一面に成膜した後、フォトリソグラフィ法を用いて加工することで形成される。したがって、これまで実現が困難であった高精細の表示装置または高開口率の表示装置を実現することができる。さらに、発光層を各色で作り分けることができるため、極めて鮮やかでコントラストが高く、表示品位の高い表示装置を実現できる。例えば、表示装置が、青色の光を発する発光素子、緑色の光を発する発光素子、及び赤色の光を発する発光素子の３種類で構成される場合、発光層の成膜、及び、フォトリソグラフィによる加工を３回繰り返すことで、３種類の島状の発光層を形成することができる。
ＭＭＬ構造のデバイスは、メタルマスクを用いることなく製造することができるため、メタルマスクの合わせ精度に起因する精細度の上限を超えることができる。また、メタルマスクを用いずにデバイスを作製する場合、メタルマスクの製造に係る設備、及び、メタルマスクの洗浄工程を不要にすることができる。また、フォトリソグラフィによる加工には、トランジスタを作製する際に用いる装置と共通または同様の装置を用いることができるため、ＭＭＬ構造のデバイスを作製するために特別な装置を導入する必要はない。このように、ＭＭＬ構造は、製造コストを低く抑えることが可能となるため、デバイスの大量生産に適している。
ＭＭＬ構造が適用された表示装置では、例えば、ペンタイル配列などの特殊な画素配列を適用し疑似的に精細度を高める必要がないため、Ｒ、Ｇ、Ｂの副画素をそれぞれ一方向に配列させた、いわゆるストライプ配列で、かつ、高精細（例えば５００ｐｐｉ以上、１０００ｐｐｉ以上、２０００ｐｐｉ以上、３０００ｐｐｉ以上、または５０００ｐｐｉ以上）の表示装置を実現することができる。
また、発光層上に犠牲層を設けることで、表示装置の作製工程中に発光層が受けるダメージを低減し、発光素子の信頼性を高めることができる。なお、犠牲層は、完成した表示装置に残存していてもよく、作製工程中に除去されていてもよい。例えば、図２９及び図３０に示す犠牲層６１８ａは、発光層上に設けられていた犠牲層の一部である。
また、エリアマスクを用いた成膜工程と、レジストマスクを用いた加工工程と、を採用することで、比較的簡単なプロセスにて発光素子を作製することができる。
図２９に示す表示装置６００Ａは、本発明の一態様の表示装置（半導体装置）の断面概略図である。表示装置６００Ａは、基板４１０上に画素回路、駆動回路などが設けられた構成となっている。なお、図２９の表示装置６００Ａでは、素子層６２０、素子層６３０、及び素子層６６０に加えて、配線層６７０についても図示している。配線層６７０は、配線が設けられる層である。
素子層６３０には、表示装置の画素回路が設けられることが好ましい。素子層６２０には、表示装置の駆動回路（ゲートドライバ及びソースドライバのうち一方または双方）が設けられることが好ましい。また、素子層６２０には、演算回路、記憶回路などの各種回路が１種以上設けられていてもよい。
素子層６２０は、一例として、基板４１０を有し、基板４１０上には、トランジスタ４００ｄが形成されている。また、トランジスタ４００ｄの上方には、配線層６７０が設けられており、配線層６７０には、トランジスタ４００ｄを、素子層６３０に設けられた導電層またはトランジスタなど（図２９では導電層５１４）と電気的に接続する配線が設けられている。また、配線層６７０の上方には、素子層６３０、及び素子層６６０が設けられており、素子層６３０は、一例として、トランジスタＭＴＣＫなどを有する。素子層６６０は、発光素子６５０（図２９では、発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂ）などを有する。
トランジスタ４００ｄは、素子層６２０に含まれているトランジスタの一例である。また、トランジスタＭＴＣＫは、素子層６３０に含まれるトランジスタの一例である。また、発光素子（発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂ）は、素子層６６０に含まれる発光素子の一例である。
基板４１０には、例えば、半導体基板（例えば、シリコンまたはゲルマニウムを材料とした単結晶基板）を用いることができる。また、基板４１０には、半導体基板以外としては、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムを用いることができる。なお、本実施の形態では、基板４１０は、シリコンを材料として有する半導体基板として説明する。そのため、素子層６２０に含まれるトランジスタは、Ｓｉトランジスタとすることができる。
トランジスタ４００ｄは、素子分離層４１２と、導電層４１６と、絶縁層４１５と、絶縁層４１７と、基板４１０の一部からなる半導体領域４１３と、ソース領域またはドレイン領域として機能する低抵抗領域４１４ａ及び低抵抗領域４１４ｂと、を有する。このため、トランジスタ４００ｄは、Ｓｉトランジスタとなっている。なお、図２９では、トランジスタ４００ｄのソースまたはドレインの一方が、導電層４２８、導電層４３０、及び、導電層４５６を介して、素子層６３０に設けられた導電層５１４と電気的に接続されている構成を示しているが、本発明の一態様の表示装置の電気的な接続構成は、これに限定されない。
トランジスタ４００ｄは、例えば、半導体領域４１３の上面及びチャネル幅方向の側面が、ゲート絶縁層として機能する絶縁層４１５を介して導電層４１６に覆う構成にすることによって、Ｆｉｎ型にすることができる。トランジスタ４００ｄをＦｉｎ型にすることにより、実効上のチャネル幅が増大することができ、トランジスタ４００ｄのオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ４００ｄのオフ特性を向上させることができる。また、トランジスタ４００ｄは、Ｆｉｎ型でなくプレーナ型としてもよい。
なお、トランジスタ４００ｄは、ｐチャネル型、あるいはｎチャネル型のいずれとしてもよい。またはトランジスタ４００ｄを複数設け、ｐチャネル型、及びｎチャネル型の双方を用いてもよい。
半導体領域４１３のチャネルが形成される領域と、その近傍の領域と、ソース領域またはドレイン領域となる低抵抗領域４１４ａ及び低抵抗領域４１４ｂと、には、シリコン系半導体を含むことが好ましく、具体的には、単結晶シリコンを含むことが好ましい。または、上述した各領域は、例えば、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウム、ヒ化アルミニウムガリウム、または窒化ガリウムを用いて形成されてもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。または、トランジスタ４００ｄは、例えば、ヒ化ガリウムとヒ化アルミニウムガリウムを用いたＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
ゲート電極として機能する導電層４１６には、ヒ素、またはリンといったｎ型の導電性を付与する元素、もしくはホウ素またはアルミニウムといったｐ型の導電性を付与する元素を含むシリコンなどの半導体材料を用いることができる。または、導電層４１６には、例えば、金属材料、合金材料、または金属酸化物材料といった導電性材料を用いることができる。
なお、導電層の材料によって仕事関数が決まるため、当該導電層の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電層に窒化チタン、及び窒化タンタルの一方または双方の材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電層にタングステン及びアルミニウムの一方または双方の金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
素子分離層４１２は、基板４１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法、またはメサ分離法を用いて形成することができる。
図２９に示すトランジスタ４００ｄ上には、絶縁層４２０及び絶縁層４２２が、基板４１０側から順に積層して設けられている。
絶縁層４２０及び絶縁層４２２として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、及び窒化アルミニウムから選ばれた一以上を用いることができる。
絶縁層４２２は、絶縁層４２０及び絶縁層４２２に覆われているトランジスタ４００ｄなどによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁層４２２の上面は、平坦性を高めるためにＣＭＰ法等を用いた平坦化処理により平坦化されていてもよい。
絶縁層４２０及び絶縁層４２２には、絶縁層４２２より上方に設けられているトランジスタＭＴＣＫなどと接続する導電層４２８が埋め込まれている。なお、導電層４２８は、プラグまたは配線としての機能を有する。
表示装置６００Ａでは、トランジスタ４００ｄ上に配線層６７０が設けられている。配線層６７０は、例えば、絶縁層４２４と、絶縁層４２６と、導電層４３０と、絶縁層４５０と、絶縁層４５２と、絶縁層４５４と、導電層４５６と、を有する。
絶縁層４２２上及び導電層４２８上には、絶縁層４２４と絶縁層４２６とが順に積層して設けられている。また、導電層４２８に重なる領域において、絶縁層４２４と絶縁層４２６とには、開口が形成されている。また、当該開口には導電層４３０が埋め込まれている。
また、絶縁層４２６上、及び導電層４３０上には、絶縁層４５０と絶縁層４５２と絶縁層４５４とが順に積層して設けられている。また、導電層４３０に重なる領域において、絶縁層４５０と絶縁層４５２と絶縁層４５４とには、開口が形成されている。また、当該開口には導電層４５６が埋め込まれている。
導電層４３０及び導電層４５６は、トランジスタ４００ｄと接続するプラグまたは配線としての機能を有する。
なお、例えば、絶縁層４２４及び絶縁層４５０は、後述する絶縁層５９２と同様に、水素、酸素、及び水から選ばれた一以上に対するバリア性を有する絶縁層を用いることが好ましい。また、絶縁層４２６、絶縁層４５２、及び絶縁層４５４としては、後述する絶縁層５９４と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁層を用いることが好ましい。また、絶縁層４２６、絶縁層４５２、及び絶縁層４５４は、層間絶縁膜及び平坦化膜としての機能を有する。
また、導電層４５６は、水素、酸素、及び水から選ばれた一以上に対するバリア性を有する導電層を含むことが好ましい。
なお、水素に対するバリア性を有する絶縁層としては、例えば、窒化タンタルを用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ４００ｄからの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁層４５０と接する構造であることが好ましい。
また、絶縁層４５４及び導電層４５６の上方には、絶縁層５１３が設けられている。また、絶縁層５１３上には、絶縁層ＩＳ１が設けられている。また、絶縁層ＩＳ１及び絶縁層５１３には、プラグまたは配線として機能する導電層５１４が埋め込まれている。これにより、トランジスタ４００ｄを、素子層６３０に設けられた導電層５１４と電気的に接続することができる。または、トランジスタＭＴＣＫのソースまたはドレインの一方とトランジスタ４００ｄのソースまたはドレインの一方とを電気的に接続してもよい。
絶縁層ＩＳ１上には、トランジスタＭＴＣＫが設けられている。また、トランジスタＭＴＣＫ上には、絶縁層ＩＳ３、絶縁層５７４、及び絶縁層５８１がこの順に積層して設けられている。また、絶縁層ＩＳ３と絶縁層５７４と絶縁層５８１とには、プラグまたは配線として機能する導電層ＭＰＧが埋め込まれている。
絶縁層５７４は、水及び水素（例えば、水素原子及び水素分子の一方または双方）といった不純物の拡散を抑制する機能を有することが好ましい。つまり、絶縁層５７４は、当該不純物がトランジスタＭＴＣＫに混入することを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁層５７４は、酸素（例えば、酸素原子及び酸素分子の一方または双方）の拡散を抑制する機能を有することが好ましい。例えば、絶縁層５７４は、絶縁層ＩＳ２及び絶縁層ＩＳ３より酸素透過性が低いことが好ましい。
そのため、絶縁層５７４は、水及び水素といった不純物の拡散を抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁層５７４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、及びＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子の一方または双方）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁層には、実施の形態１で例示した、不純物及び酸素の透過を抑制する機能を有する絶縁層に用いることができる材料を適用できる。
特に、絶縁層５７４には、酸化アルミニウム、または窒化シリコンを用いることが好ましい。これにより、水及び水素といった不純物が絶縁層５７４の上方からトランジスタＭＴＣＫに拡散することを抑制できる。または、絶縁層ＩＳ３等に含まれる酸素が、絶縁層５７４の上方に、拡散することを抑制できる。
絶縁層５８１は、層間膜として機能する膜であって、絶縁層５７４よりも比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁層５８１の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁層５８１の比誘電率は、絶縁層５７４の比誘電率の、０．７倍以下が好ましく、０．６倍以下がより好ましい。絶縁層５８１を比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁層５８１は、膜中の水及び水素といった不純物の濃度が低減されていることが好ましい。この場合、絶縁層５８１には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、または窒化シリコンを用いることができる。また、絶縁層５８１には、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素を添加した酸化シリコン、または空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、及び空孔を有する酸化シリコンといった材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。また、絶縁層５８１には、樹脂を用いることができる。また、絶縁層５８１に適用できる材料は、上述した材料を適宜組み合わせたものとしてもよい。
絶縁層５７４上及び絶縁層５８１上には、絶縁層５９２、及び絶縁層５９４がこの順に積層して設けられている。
また、絶縁層５９２には、基板４１０、トランジスタＭＴＣＫから、絶縁層５９２より上方の領域（例えば、発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂなどが設けられている領域）に、水、及び水素といった不純物が拡散しないようなバリア性を有する絶縁膜（バリア性絶縁膜と呼称する）を用いることが好ましい。したがって、絶縁層５９２は、水素原子、水素分子、及び水分子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。また、状況によっては、絶縁層５９２は、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、及びＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子の一方または双方）の拡散を抑制する機能を有することが好ましい。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて分析することができる。例えば、絶縁層４２４の水素の脱離量は、ＴＤＳにおいて、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁層４２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下であることが好ましく、５×１０１５ａｔｏｍｓ／ｃｍ２以下であることがより好ましい。
絶縁層５９４は、絶縁層５８１と同様に、比誘電率が低い層間膜とすることが好ましい。このため、絶縁層５９４には、絶縁層５８１に適用できる材料を用いることができる。
なお、絶縁層５９４は、絶縁層５９２よりも比誘電率が低いことが好ましい。例えば、絶縁層５９４の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁層５９４の比誘電率は、絶縁層５９２の比誘電率の、０．７倍以下が好ましく、０．６倍以下がより好ましい。絶縁層５９４を比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁層ＧＩ１及び絶縁層ＩＳ３には、プラグまたは配線として機能する導電層ＭＰＧが埋め込まれ、絶縁層５９２及び絶縁層５９４には、プラグまたは配線として機能する導電層５９６が埋め込まれている。特に、導電層ＭＰＧ及び導電層５９６は、絶縁層５９４より上方に設けられている発光素子などと電気的に接続されている。また、プラグまたは配線としての機能を有する導電層は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電層の一部が配線として機能する場合、及び導電層の一部がプラグとして機能する場合もある。
各プラグ、及び配線（例えば、導電層ＭＰＧ、導電層４２８、導電層４３０、導電層４５６、導電層５１４、及び導電層５９６）の材料としては、金属材料、合金材料、金属窒化物材料、及び金属酸化物材料から選ばれた一以上の導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、またはモリブデンといった高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、または銅といった低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁層５９４上及び導電層５９６上には、絶縁層５９８及び絶縁層５９９が順に形成されている。
絶縁層５９８は、一例として、絶縁層５９２と同様に、水素、酸素、及び水から選ばれた一以上に対するバリア性を有する絶縁層を用いることが好ましい。また、絶縁層５９９としては、絶縁層５９４と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁層を用いることが好ましい。また、絶縁層５９９は、層間絶縁膜及び平坦化膜としての機能を有する。
絶縁層５９９上には、発光素子６５０及び接続部６４０が形成されている。
接続部６４０は、カソードコンタクト部と呼ばれる場合があり、発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂのそれぞれのカソード電極に電気的に接続されている。図２９に示す接続部６４０では、導電層６１１ａ乃至導電層６１１ｃと同一の工程、同一の材料で形成された導電層が、後述する共通電極６１５と、電気的に接続されている。なお、図２９では、当該導電層が、後述する共通層６１４を介して、共通電極６１５と電気的に接続される例を示すが、当該導電層と共通電極６１５とが直接接していてもよい。
なお、接続部６４０は、平面視において表示部の四辺を囲むように設けられてもよく、または、表示部内（例えば、隣り合う発光素子６５０同士の間）に設けられてもよい（図示しない）。
発光素子６５０Ｒは、画素電極として、導電層６１１ａを有する。同様に、発光素子６５０Ｇは、画素電極として、導電層６１１ｂを有し、発光素子６５０Ｂは、画素電極として、導電層６１１ｃを有する。
導電層６１１ａ、導電層６１１ｂ、導電層６１１ｃは、それぞれ、絶縁層５９９に埋め込まれた導電層（プラグ）を介して、絶縁層５９４に埋め込まれている導電層５９６と接続されている。
発光素子６５０Ｒは、層６１３ａと、層６１３ａ上の共通層６１４と、共通層６１４上の共通電極６１５と、を有する。また、発光素子６５０Ｇは、層６１３ｂと、層６１３ｂ上の共通層６１４と、共通層６１４上の共通電極６１５と、を有する。また、発光素子６５０Ｂは、層６１３ｃと、層６１３ｃ上の共通層６１４と、共通層６１４上の共通電極６１５と、を有する。
発光素子の一対の電極（画素電極及び共通電極）を形成する材料としては、金属、合金、電気伝導性化合物、及びこれらの混合物などを適宜用いることができる。当該材料としては、具体的には、アルミニウム、マグネシウム、チタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ガリウム、亜鉛、インジウム、スズ、モリブデン、タンタル、タングステン、パラジウム、金、白金、銀、イットリウム、ネオジムなどの金属、及びこれらを適宜組み合わせて含む合金が挙げられる。また、当該材料としては、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯともいう）、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、及びＩｎ−Ｗ−Ｚｎ酸化物などを挙げることができる。また、当該材料としては、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、並びに、銀とマグネシウムの合金、及び、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）等の銀を含む合金が挙げられる。その他、当該材料としては、上記例示のない元素周期表の第１族または第２族に属する元素（例えば、リチウム、セシウム、カルシウム、ストロンチウム）、ユウロピウム、イッテルビウムなどの希土類金属及びこれらを適宜組み合わせて含む合金、グラフェン等が挙げられる。
表示装置６００Ａには、ＳＢＳ構造が適用されている。ＳＢＳ構造は、発光素子ごとに材料及び構成を最適化することができるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。
また、表示装置６００Ａは、トップエミッション型である。トップエミッション型は、トランジスタ等を発光素子の発光領域と重ねて配置できるため、ボトムエミッション型に比べて画素の開口率を高めることができる。
なお、層６１３ａは、導電層６１１ａの上面及び側面を覆うように形成されている。同様に、層６１３ｂは、導電層６１１ｂの上面及び側面を覆うように形成されている。また、同様に、層６１３ｃは、導電層６１１ｃの上面及び側面を覆うように形成されている。したがって、導電層６１１ａ、導電層６１１ｂ、及び導電層６１１ｃが設けられている領域全体を、発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂの発光領域として用いることができるため、画素の開口率を高めることができる。
発光素子６５０Ｒにおいて、層６１３ａと共通層６１４をまとめてＥＬ層と呼ぶことができる。また、同様に、発光素子６５０Ｇにおいて、層６１３ｂと共通層６１４をまとめてＥＬ層と呼ぶこともできる。また、同様に、発光素子６５０Ｂにおいて、層６１３ｃと共通層６１４をまとめてＥＬ層と呼ぶことができる。
ＥＬ層は、少なくとも発光層を有する。発光層は、１種または複数種の発光物質を有する。発光物質としては、青色、紫色、青紫色、緑色、黄緑色、黄色、橙色、または赤色などの発光色の光を呈する物質を適宜用いる。また、発光物質として、近赤外光を発する物質を用いることもできる。
発光素子が有する発光物質としては、例えば、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ　ａｃｔｉｖａｔｅｄ　ｄｅｌａｙｅｄ　ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）、及び、無機化合物（量子ドット材料等）が挙げられる。
発光層は、発光物質（ゲスト材料）に加えて、１種または複数種の有機化合物（ホスト材料、アシスト材料等）を有していてもよい。１種または複数種の有機化合物としては、正孔輸送性の高い物質（正孔輸送性材料）及び電子輸送性の高い物質（電子輸送性材料）の一方または双方を用いることができる。また、１種または複数種の有機化合物として、バイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）、またはＴＡＤＦ材料を用いてもよい。
ＥＬ層は、発光層の他に、正孔注入性の高い物質を含む層（正孔注入層）、正孔輸送性材料を含む層（正孔輸送層）、電子ブロック性の高い物質を含む層（電子ブロック層）、電子注入性の高い物質を含む層（電子注入層）、電子輸送性材料を含む層（電子輸送層）、及び、正孔ブロック性の高い物質を含む層（正孔ブロック層）のうち一つまたは複数を有することができる。その他、ＥＬ層は、バイポーラ性の物質及びＴＡＤＦ材料の一方または双方を含んでいてもよい。
発光素子には低分子化合物及び高分子化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。発光素子を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
発光素子には、シングル構造（発光ユニットを１つだけ有する構造）を適用してもよく、タンデム構造（発光ユニットを複数有する構造）を適用してもよい。発光ユニットは、少なくとも１層の発光層を有する。タンデム構造は、複数の発光ユニットが電荷発生層を介して直列に接続された構成である。電荷発生層は、一対の電極間に電圧を印加したときに、２つの発光ユニットの一方に電子を注入し、他方に正孔を注入する機能を有する。タンデム構造とすることで、高輝度発光が可能な発光素子とすることができる。また、タンデム構造は、シングル構造と比べて、同じ輝度を得るために必要な電流を低減できるため、信頼性を高めることができる。なお、タンデム構造をスタック構造と呼ぶことができる。
また、発光素子にマイクロキャビティ構造を付与することにより色純度を高めることができる。
層６１３ａ、層６１３ｂ、及び層６１３ｃは、フォトリソグラフィ法により島状に加工されている。そのため、層６１３ａ、層６１３ｂ、及び層６１３ｃは、それぞれその端部において、上面と側面との成す角が９０度に近い形状となる。一方、例えば、ＦＭＭ（Ｆｉｎｅ　Ｍｅｔａｌ　Ｍａｓｋ）を用いて形成された有機膜は、その厚さが端部に近いほど徐々に薄くなる傾向があり、例えば端部まで１μｍ以上１０μｍ以下の範囲にわたって、上面がスロープ状に形成されるため、上面と側面の区別が困難な形状となる。
層６１３ａ、層６１３ｂ、及び層６１３ｃは、上面と側面の区別が明瞭となる。これにより、隣接する層６１３ａと層６１３ｂにおいて、層６１３ａの側面の一と、層６１３ｂの側面の一は、互いに対向して配置される。これは、層６１３ａ、層６１３ｂ、及び層６１３ｃのうちいずれの組み合わせにおいても同様である。
層６１３ａ、層６１３ｂ、及び層６１３ｃは、少なくとも発光層を有する。例えば、層６１３ａが、赤色の光を発する発光層を有し、層６１３ｂが緑色の光を発する発光層を有し、層６１３ｃが、青色の光を発する発光層を有する構成であると好ましい。また、それぞれの発光層は、上記以外の色としては、シアン、マゼンタ、黄、または白を適用することができる。
層６１３ａ、層６１３ｂ、及び層６１３ｃは、発光層と、発光層上のキャリア輸送層（電子輸送層または正孔輸送層）と、を有することが好ましい。層６１３ａ、層６１３ｂ、及び層６１３ｃの表面は、表示装置の作製工程中に露出する場合があるため、キャリア輸送層を発光層上に設けることで、発光層が最表面に露出することを抑制し、発光層が受けるダメージを低減することができる。これにより、発光素子の信頼性を高めることができる。
共通層６１４は、例えば電子注入層、または正孔注入層を有する。または、共通層６１４は、電子輸送層と電子注入層とを積層して有していてもよく、正孔輸送層と正孔注入層とを積層して有していてもよい。共通層６１４は、発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂで共有されている。なお、共通層６１４は設けられていなくてもよく、発光素子が有するＥＬ層全体が、層６１３ａ、層６１３ｂ、及び層６１３ｃのように、島状に設けられていてもよい。
また、共通電極６１５は、発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂで共有されている。また、図２９に示すように、複数の発光素子が共通して有する共通電極６１５は、接続部６４０に含まれている導電層に電気的に接続される。
絶縁層６２５は、水及び酸素の一方または双方に対するバリア絶縁層としての機能を有することが好ましい。また、絶縁層６２５は、水及び酸素の一方または双方の拡散を抑制する機能を有することが好ましい。また、絶縁層６２５は、水及び酸素の一方または双方を捕獲、または固着する（ゲッタリングともいう）機能を有することが好ましい。絶縁層６２５が、バリア絶縁層としての機能、またはゲッタリング機能を有することで、外部から各発光素子に拡散しうる不純物（代表的には、水及び酸素の一方または双方）の侵入を抑制することが可能な構成となる。当該構成とすることで、信頼性の高い発光素子、さらには、信頼性の高い表示装置を提供することができる。
また、絶縁層６２５は、不純物濃度が低いことが好ましい。これにより、絶縁層６２５からＥＬ層に不純物が混入し、ＥＬ層が劣化することを抑制することができる。また、絶縁層６２５において、不純物濃度を低くすることで、水及び酸素の一方または双方に対するバリア性を高めることができる。例えば、絶縁層６２５は、水素濃度及び炭素濃度の一方、好ましくは双方が十分に低いことが望ましい。
絶縁層６２７としては、有機材料を有する絶縁層を好適に用いることができる。有機材料としては、感光性の有機樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いればよい。なお、本明細書などにおいて、アクリル樹脂とは、ポリメタクリル酸エステル、またはメタクリル樹脂だけを指すものではなく、広義のアクリル系ポリマー全体を指す場合がある。
絶縁層６２７に用いることができる有機材料は上記に限られるものではない。例えば、絶縁層６２７には、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、またはこれら樹脂の前駆体を適用することができる場合がある。また、絶縁層６２７として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂といった有機材料を適用することができる場合がある。また、絶縁層６２７には、例えば、感光性の樹脂として、フォトレジストを用いることができる場合がある。なお、感光性の樹脂としては、ポジ型の材料、またはネガ型の材料が挙げられる。
絶縁層６２７には可視光を吸収する材料を用いてもよい。絶縁層６２７が発光素子からの発光を吸収することで、発光素子から絶縁層６２７を介して隣接する発光素子に光が漏れること（迷光）を抑制することができる。これにより、表示装置の表示品位を高めることができる。また、表示装置に偏光板を用いなくても、表示品位を高めることができるため、表示装置の軽量化及び薄型化を図ることができる。
可視光を吸収する材料としては、黒色などの顔料を含む材料、染料を含む材料、光吸収性を有する樹脂材料（例えば、ポリイミド）、及び、カラーフィルタに用いることのできる樹脂材料（カラーフィルタ材料）が挙げられる。特に、２色、または３色以上のカラーフィルタ材料を積層または混合した樹脂材料を用いると、可視光の遮蔽効果を高めることができるため好ましい。特に３色以上のカラーフィルタ材料を混合させることで、黒色または黒色近傍の樹脂層とすることが可能となる。
絶縁層６２７は、例えば、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート、またはナイフコートといった湿式の成膜方法を用いて形成することができる。特に、スピンコートにより、絶縁層６２７となる有機絶縁膜を形成することが好ましい。
絶縁層６２７は、ＥＬ層の耐熱温度よりも低い温度で形成する。絶縁層６２７を形成する際の基板温度としては、代表的には、２００℃以下、好ましくは１８０℃以下、より好ましくは１６０℃以下、より好ましくは１５０℃以下、より好ましくは１４０℃以下である。
なお、絶縁層６２７は、側面にテーパ形状を有していることが好ましい。絶縁層６２７の側面端部を順テーパ形状（テーパ角は９０度未満であり、６０度以下が好ましく、４５度以下がより好ましい）にすることで、絶縁層６２７の側面端部上に設けられる、共通層６１４及び共通電極６１５に、段切れ、または局所的な薄膜化などを生じさせることなく、被覆性良く成膜することができる。これにより、共通層６１４及び共通電極６１５の面内均一性を向上させることができ、表示装置の表示品位を向上させることができる。
また、表示装置の断面視において、絶縁層６２７の上面は凸曲面形状を有することが好ましい。絶縁層６２７の上面の凸曲面形状は、中心に向かってなだらかに膨らんだ形状であることが好ましい。絶縁層６２７をこのような形状にすることで、絶縁層６２７上全体で、共通層６１４及び共通電極６１５を被覆性良く成膜することができる。
また、絶縁層６２７は、二つのＥＬ層の間の領域（例えば、層６１３ａと層６１３ｂとの間の領域）に形成される。このとき、絶縁層６２７の一部が、一方のＥＬ層（例えば、層６１３ａ）の側面端部と、もう一方のＥＬ層（例えば、層６１３ｂ）の側面端部に挟まれる位置に配置されることになる。
また、絶縁層６２７の一方の端部が画素電極として機能する導電層６１１ａと重なり、絶縁層６２７の他方の端部が画素電極として機能する導電層６１１ｂと重なることが好ましい。このような構造にすることで、絶縁層６２７の端部を層６１３ａ（層６１３ｂ）の平坦または概略平坦な領域の上に形成することができる。よって、絶縁層６２７のテーパ形状を、上記の通り加工することが比較的容易になる。
以上のように、絶縁層６２７などを設けることにより、層６１３ａの平坦または概略平坦な領域から層６１３ｂの平坦または概略平坦な領域まで、共通層６１４及び共通電極６１５に段切れ箇所、及び局所的に膜厚が薄い箇所が形成されることを防止できる。よって、各発光素子間において、共通層６１４及び共通電極６１５に、段切れ箇所に起因する接続不良、及び局所的に膜厚が薄い箇所に起因する電気抵抗の上昇が発生することを抑制できる。
本実施の形態の表示装置は、発光素子間の距離を狭くすることができる。具体的には、発光素子間の距離、ＥＬ層間の距離、または画素電極間の距離を、１０μｍ未満、８μｍ以下、５μｍ以下、３μｍ以下、２μｍ以下、１μｍ以下、５００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、９０ｎｍ以下、７０ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、または１０ｎｍ以下とすることができる。別言すると、本実施の形態の表示装置は、隣接する２つの島状のＥＬ層の間隔が１μｍ以下の領域を有し、好ましくは０．５μｍ（５００ｎｍ）以下の領域を有し、さらに好ましくは１００ｎｍ以下の領域を有する。このように、各発光素子間の距離を狭めることで、高い精細度と、大きな開口率を有する表示装置を提供することができる。
発光素子６５０上には、保護層６３１が設けられている。保護層６３１は、発光素子６５０を保護するパッシベーション膜として機能する膜である。発光素子を覆う保護層６３１を設けることで、発光素子に水及び酸素といった不純物が入り込むことを抑制し、発光素子６５０の信頼性を高めることができる。保護層６３１は、少なくとも無機絶縁膜を含む単層構造または積層構造とすることが好ましい。無機絶縁膜としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜などの酸化物膜または窒化物膜が挙げられる。または、保護層６３１としてインジウムガリウム酸化物、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）などの半導体材料を用いてもよい。なお、保護層６３１は、ＡＬＤ法、ＣＶＤ法、及びスパッタリング法などを用いて形成できる。なお、保護層６３１として、無機絶縁膜を含む構成について例示したがこれに限定されない。例えば、保護層６３１として、無機絶縁膜と、有機絶縁膜との積層構造としてもよい。
保護層６３１と、基板６１０と、は接着層６０７を介して接着されている。発光素子の封止には、固体封止構造または中空封止構造などが適用できる。図２９では、基板４１０と基板６１０との間の空間が、接着層６０７で充填されており、固体封止構造が適用されている。または、当該空間を不活性ガス（窒素またはアルゴンなど）で充填し、中空封止構造を適用してもよい。このとき、接着層６０７は、発光素子と重ならないように設けられていてもよい。また、当該空間を、枠状に設けられた接着層６０７とは異なる樹脂で充填してもよい。
接着層６０７には、紫外線硬化型の光硬化型接着剤、反応硬化型接着剤、または熱硬化型接着剤、嫌気型接着剤といった各種硬化型接着剤を用いることができる。これら接着剤としては、例えば、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラール）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂が挙げられる。特に、エポキシ樹脂の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シートを用いてもよい。
表示装置６００Ａは、トップエミッション型である。発光素子が発する光は、基板６１０側に射出される。そのため、基板６１０には、可視光に対する透過性が高い材料を用いることが好ましい。例えば、基板６１０には、基板４１０に適用できる基板のうち、可視光に対する透過性が高い基板を選択することができる。画素電極は可視光を反射する材料を含み、対向電極（共通電極６１５）は可視光を透過する材料を含む。
なお、本発明の一態様の表示装置は、トップエミッション型ではなく、発光素子が発する光が基板４１０側に射出されるボトムエミッション型としてもよい。なお、この場合、基板４１０には、可視光に対する透過性が高い基板を選択する。
［表示装置の構成例２］
図３０に、表示装置６００Ｂの断面図を示す。
表示装置６００Ｂは、基板５４１及び基板６１０に可撓性を有する基板を用いることで、可撓性を有する表示装置（フレキシブルディスプレイともいう）とすることができる。基板５４１は、接着層５４３によって絶縁層５４５と貼り合わされている。基板６１０は、接着層６０７によって保護層６３１と貼り合わされている。
表示装置６００Ｂの素子層６６０は、層６１３ａ、層６１３ｂ、及び層６１３ｃに、同一の構成を適用し、さらに、着色層６２８Ｒ、着色層６２８Ｇ、及び着色層６２８Ｂを設けた点で、主に、表示装置６００Ａの素子層６６０と異なる。
層６１３ａ、層６１３ｂ、及び層６１３ｃは、同一の工程、同一の材料で形成される。また、層６１３ａ、層６１３ｂ、及び層６１３ｃは、互いに離隔されている。ＥＬ層を発光素子ごとに島状に設けることで、隣接する発光素子間のリーク電流（横方向リーク電流、横リーク電流、またはラテラルリーク電流と呼称する場合がある）を抑制することができる。これにより、クロストークに起因した意図しない発光を防ぐことができ、かつ隣接する発光素子間の色の混色を抑制することができるため、コントラストの極めて高い表示装置を実現できる。
例えば、図３０に示す発光素子６５０Ｒ、６５０Ｇ、６５０Ｂは、白色の光を発する。発光素子６５０Ｒ、６５０Ｇ、６５０Ｂが発する白色の光が、着色層６２８Ｒ、着色層６２８Ｇ、及び着色層６２８Ｂを透過することで、所望の色の光を得ることができる。
なお、マイクロキャビティ構造を適用することで、白色の光を発する構成の発光素子は、赤色、緑色、または青色などの特定の波長の光が強められて発光する場合もある。
発光素子６５０Ｒの発光は、着色層６２８Ｒを介して表示装置６００Ｂの外部に赤色の光として取り出される。同様に、発光素子６５０Ｇの発光は、着色層６２８Ｇを介して表示装置６００Ｂの外部に緑色の光として取り出される。発光素子６５０Ｂの発光は、着色層６２８Ｂを介して表示装置６００Ｂの外部に青色の光として取り出される。
白色の光を発する発光素子には、タンデム構造を用いることが好ましい。
または、例えば、図３０に示す発光素子６５０Ｒ、６５０Ｇ、６５０Ｂは、青色の光を発する。このとき、層６１３ａ、層６１３ｂ、及び層６１３ｃは、青色の光を発する発光層を１層以上有する。青色の光を呈する副画素においては、発光素子６５０Ｂが発する青色の光を取り出すことができる。また、赤色の光を呈する副画素及び緑色の光を呈する副画素においては、発光素子６５０Ｒと着色層６２８Ｒの間、及び、発光素子６５０Ｇと着色層６２８Ｇの間に、色変換層を設けることで、発光素子６５０Ｒまたは発光素子６５０Ｇが発する青色の光をより長波長の光に変換し、赤色または緑色の光を取り出すことができる。色変換層を透過した光を、着色層を介して取り出すことで、所望の色の光以外を着色層で吸収し、副画素が呈する光の色純度を高めることができる。
着色層は特定の波長域の光を選択的に透過し、他の波長域の光を吸収する有色層である。例えば、赤色の波長域の光を透過する赤色（Ｒ）のカラーフィルタ、緑色の波長域の光を透過する緑色（Ｇ）のカラーフィルタ、青色の波長域の光を透過する青色（Ｂ）のカラーフィルタなどを用いることができる。各着色層には、金属材料、樹脂材料、顔料、染料のうち一つまたは複数を用いることができる。着色層は、印刷法、インクジェット法、フォトリソグラフィ法を用いたエッチング方法などでそれぞれ所望の位置に形成する。
表示装置６００Ｂの素子層６３０は、表示装置６００Ａの素子層６３０と同様の構成を有するため、詳細な説明は省略する。
表示装置６００Ｂは、素子層６２０を有さず、素子層６３５を有する点で、表示装置６００Ａと異なる。素子層６３５は、素子層６３０と同様の構成を有する。
素子層６３５が有するトランジスタの少なくとも一部は、プラグ及び配線等を介して、素子層６３０が有する導電層またはトランジスタと電気的に接続される。なお、素子層６３０と素子層６３５の間に、配線層６７０が設けられていてもよい。
素子層６３５には、表示装置の画素回路及び駆動回路の一方または双方が設けられることが好ましい。
図３０では、ＯＳトランジスタを有する素子層を２層積層する例（素子層６３０及び素子層６３５）を示すが、素子層の積層数はこれに限られず、３層以上としてもよい。例えば、ＯＳトランジスタを有する素子層を３層以上積層する場合は、一番下の層を、表示装置の駆動回路（ゲートドライバ及びソースドライバの一方または双方）に用い、一番上の層を、表示装置の画素回路に用い、その間に位置する層は、それぞれ、画素回路または駆動回路に用いることが好ましい。
なお、Ｓｉトランジスタは、代表的には、単結晶Ｓｉウェハ上に形成されるため、可撓性を有する構成とするのが困難である。一方で、図３０に示すように、Ｓｉトランジスタを用いずに、ＯＳトランジスタのみで表示装置を構成する場合、比較的簡単な製造プロセスにて、可撓性を有する構成とすることができる。
［発光素子の構成例］
次に、本発明の一態様の表示装置に用いることができる発光素子について説明する。以下では、主に、図２９及び図３０に示す構成とは異なる、発光素子の構成例について説明する。
図３１Ａに、発光素子を複数有する表示部の一部における上面概略図を示す。表示部は、赤色の光を呈する発光素子６１Ｒ、緑色の光を呈する発光素子６１Ｇ、及び青色の光を呈する発光素子６１Ｂをそれぞれ複数有する。図３１Ａでは、各発光素子の区別を簡単にするため、各発光素子の発光領域内にＲ、Ｇ、Ｂの符号を付している。また、図３１Ａでは、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３つの発光色を有する構成について例示したがこれに限定されない。例えば、４つ以上の色を有する構成としてもよい。
図３１Ｂは、図３１Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図３１Ｂに示す、発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂは、それぞれ絶縁層３６３上に設けられ、画素電極として機能する導電層１７１、及び共通電極として機能する導電層１７３を有する。絶縁層３６３としては、無機絶縁膜及び有機絶縁膜の一方または双方を用いることができる。
発光素子６１Ｒは、画素電極として機能する導電層１７１と共通電極として機能する導電層１７３との間に、ＥＬ層１７２Ｒを有する。ＥＬ層１７２Ｒは、少なくとも赤色の波長域にピークを有する光を発する発光性の化合物を有する。発光素子６１Ｇが有するＥＬ層１７２Ｇは、少なくとも緑色の波長域にピークを有する光を発する発光性の化合物を有する。発光素子６１Ｂが有するＥＬ層１７２Ｂは、少なくとも青色の波長域にピークを有する光を発する発光性の化合物を有する。
画素電極として機能する導電層１７１は、発光素子毎に設けられている。また、共通電極として機能する導電層１７３は、各発光素子に共通な一続きの層として設けられている。画素電極として機能する導電層１７１と共通電極として機能する導電層１７３のいずれか一方に可視光に対して透光性を有する導電膜を用い、他方に反射性を有する導電膜を用いる。
例えば、発光素子６１Ｒがトップエミッション型である場合、発光素子６１Ｒから射出される光１７５Ｒは、導電層１７３側に射出される。発光素子６１Ｒがトップエミッション型である場合、発光素子６１Ｇから射出される光１７５Ｇは、導電層１７３側に射出される。発光素子６１Ｂがトップエミッション型である場合、発光素子６１Ｂから射出される光１７５Ｂは、導電層１７３側に射出される。
画素電極として機能する導電層１７１の端部を覆って、絶縁層２７２が設けられている。絶縁層２７２の端部は、テーパ形状であることが好ましい。絶縁層２７２には、無機絶縁膜及び有機絶縁膜の一方または双方を用いることができる。
絶縁層２７２は、隣接する発光素子が意図せず電気的に短絡し、誤発光することを防ぐために設ける。また、ＥＬ層の形成にメタルマスクを用いる場合、メタルマスクが導電層１７１に接触しないようにする機能も有する。
ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、及びＥＬ層１７２Ｂは、それぞれ画素電極として機能する導電層１７１の上面に接する領域と、絶縁層２７２の表面に接する領域と、を有する。また、ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、及びＥＬ層１７２Ｂの端部は、絶縁層２７２上に位置する。
図３１Ｂに示すように、発光色の異なる発光素子間において、２つのＥＬ層の間に隙間が設けられている。このように、ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、及びＥＬ層１７２Ｂが、互いに接しないように設けられていることが好ましい。これにより、隣接する２つのＥＬ層を介して電流が流れ、意図しない発光が生じること（クロストークともいう）を好適に防ぐことができる。そのため、コントラストを高めることができ、表示品位の高い表示装置を実現できる。
ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、及びＥＬ層１７２Ｂは、メタルマスクなどのシャドーマスクを用いた真空蒸着法などにより、作り分けることができる。または、フォトリソグラフィ法により、これらを作り分けてもよい。フォトリソグラフィ法を用いることで、メタルマスクを用いた場合では実現することが困難である高い精細度の表示装置を実現することができる。
また、共通電極として機能する導電層１７３上には、発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂを覆って、保護層２７１が設けられている。保護層２７１は、上方から各発光素子に水などの不純物が拡散することを防ぐ機能を有する。保護層２７１の材料としては、前述の保護層６３１の材料を参照できる。
図３１Ｃには、白色の光を呈する発光素子６１Ｗを示す。発光素子６１Ｗは、画素電極として機能する導電層１７１と共通電極として機能する導電層１７３との間に白色の光を呈するＥＬ層１７２Ｗを有する。
ＥＬ層１７２Ｗとしては、例えば、それぞれの発光色が補色の関係になるように選択された、２以上の発光層を積層した構成とすることができる。また、発光層間に電荷発生層を挟持した、タンデム型のＥＬ層を用いてもよい。
図３１Ｃには、３つの発光素子６１Ｗを並べて示している。左の発光素子６１Ｗの上部には着色層２６４Ｒが設けられている。着色層２６４Ｒは、赤色の光を透過するバンドパスフィルタとして機能する。同様に、中央の発光素子６１Ｗの上部には緑色の光を透過する着色層２６４Ｇが設けられ、右の発光素子６１Ｗの上部には、青色の光を透過する着色層２６４Ｂが設けられている。これにより、表示装置はカラーの画像を表示することができる。
ここで、隣接する２つの発光素子６１Ｗ間において、ＥＬ層１７２Ｗが分離されている。これにより、隣接する２つの発光素子６１Ｗにおいて、ＥＬ層１７２Ｗを介して電流が流れて意図しない発光が生じることを防ぐことができる。特に、ＥＬ層１７２Ｗとして、２つの発光層の間に電荷発生層が設けられる積層型のＥＬ層を用いた場合では、精細度が高いほど、すなわち隣接画素間の距離が小さいほど、クロストークの影響が顕著となり、コントラストが低下してしまうといった問題がある。そのため、このような構成とすることで、高い精細度と、高いコントラストを兼ね備える表示装置を実現できる。
ＥＬ層１７２Ｗの分離は、フォトリソグラフィ法により行うことが好ましい。これにより、発光素子間の間隔を狭めることができるため、例えばメタルマスク等のシャドーマスクを用いた場合と比較して、高い開口率の表示装置を実現することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置の応用例について、図３２乃至図３６を用いて説明する。
本発明の一態様の半導体装置は、例えば、電子部品、大型計算機、宇宙用機器、データセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）、及び、各種電子機器に用いることができる。本発明の一態様の半導体装置を用いることで、電子部品、大型計算機、宇宙用機器、データセンター、及び、各種電子機器の、低消費電力化及び高性能化が実現できる。
また、本発明の一態様の半導体装置を有する表示装置を、各種電子機器の表示部に用いることができる。本発明の一態様の半導体装置を有する表示装置は、高精細化及び高解像度化が容易である。
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
特に、本発明の一態様の表示装置は、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器としては、例えば、腕時計型及びブレスレット型の情報端末機（ウェアラブル機器）、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、メガネ型のＡＲ向け機器、及び、ＭＲ向け機器など、頭部に装着可能なウェアラブル機器等が挙げられる。
本発明の一態様の表示装置は、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）といった極めて高い解像度を有していることが好ましい。特に４Ｋ、８Ｋ、またはそれ以上の解像度とすることが好ましい。また、本発明の一態様の表示装置における画素密度（精細度）は、１００ｐｐｉ以上、３００ｐｐｉ以上、５００ｐｐｉ以上、１０００ｐｐｉ以上、２０００ｐｐｉ以上、３０００ｐｐｉ以上、５０００ｐｐｉ以上、または７０００ｐｐｉ以上とすることが好ましい。このように高い解像度及び高い精細度の一方または双方を有する表示装置を用いることで、臨場感及び奥行き感などをより高めることが可能となる。また、本発明の一態様の表示装置の画面比率（アスペクト比）については、特に限定はない。例えば、表示装置は、１：１（正方形）、４：３、１６：９、１６：１０など様々な画面比率に対応することができる。
本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）を有していてもよい。
本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
［電子部品］
電子部品７００が実装された基板（実装基板７０４）の斜視図を、図３２Ａに示す。図３２Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図３２Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、及び、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシックに積層することで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくできるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシの一方または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
次に、電子部品７３０の斜視図を図３２Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、またはＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。
パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、または、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、または樹脂インターポーザを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、前述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３２Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［大型計算機］
次に、大型計算機５６００の斜視図を図３３Ａに示す。図３３Ａに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
計算機５６２０は、例えば、図３３Ｂに示す斜視図の構成とすることができる。図３３Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図３３Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図３３Ｃには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参照できる。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。
大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
本発明の一態様の半導体装置は、宇宙用機器に好適に用いることができる。
本発明の一態様の半導体装置は、ＯＳトランジスタを含む。ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星、または、宇宙探査機に設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線が挙げられる。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一つまたは複数を含むことができる。
図３３Ｄには、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３３Ｄにおいては、宇宙空間に惑星６８０４を例示している。
また、図３３Ｄには示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。前述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、かつ宇宙空間においても高い信頼性を有するため好適である。
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば地球観測衛星としての機能を有することができる。
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
また、本発明の一態様の半導体装置は、消費電力が低いため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
図３３Ｅにデータセンターに適用可能なストレージシステムを示す。図３３Ｅに示すストレージシステム７０１０は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）及びストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。
前述のキャッシュメモリは、ストレージ制御回路７００２及びストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２及びストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
前述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を低くすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
［電子機器］
図３４Ａ乃至図３４Ｆを用いて、頭部に装着可能なウェアラブル機器の一例を説明する。これらウェアラブル機器は、ＡＲのコンテンツを表示する機能、ＶＲのコンテンツを表示する機能、ＳＲのコンテンツを表示する機能、ＭＲのコンテンツを表示する機能のうち少なくとも一つを有する。電子機器が、ＡＲ、ＶＲ、ＳＲ、及びＭＲなどの少なくとも一つのコンテンツを表示する機能を有することで、使用者の没入感を高めることが可能となる。
図３４Ａに示す電子機器７００Ａは、一対の表示パネル７５１と、一対の筐体７２１と、通信部（図示しない）と、一対の装着部７２３と、制御部（図示しない）と、撮像部（図示しない）と、一対の光学部材７５３と、フレーム７５７と、一対の鼻パッド７５８と、を有する。
表示パネル７５１には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。また、制御部（図示しない）には、本発明の一態様の半導体装置を適用することができる。これにより、電子機器の消費電力を低減することができる。
電子機器７００Ａは、光学部材７５３の表示領域７５６に、表示パネル７５１で表示した画像を投影することができる。光学部材７５３は透光性を有するため、使用者は光学部材７５３を通して視認される透過像に重ねて、表示領域に表示された画像を見ることができる。したがって、電子機器７００Ａは、ＡＲ表示が可能な電子機器である。
電子機器７００Ａには、撮像部として、前方を撮像することのできるカメラが設けられていてもよい。また、電子機器７００Ａは、ジャイロセンサなどの加速度センサを備えることで、使用者の頭部の向きを検知して、その向きに応じた画像を表示領域７５６に表示することもできる。
通信部は無線通信機を有し、当該無線通信機により映像信号等を供給することができる。なお、無線通信機に代えて、または無線通信機に加えて、映像信号及び電源電位が供給されるケーブルを接続可能なコネクタを備えていてもよい。
また、電子機器７００Ａには、バッテリが設けられており、無線及び有線の一方または双方によって充電することができる。
筐体７２１には、タッチセンサモジュールが設けられていてもよい。タッチセンサモジュールは、筐体７２１の外側の面がタッチされることを検出する機能を有する。タッチセンサモジュールにより、使用者のタップ操作またはスライド操作などを検出し、様々な処理を実行することができる。例えば、タップ操作によって動画の一時停止または再開などの処理を実行することが可能となり、スライド操作により、早送りまたは早戻しの処理を実行することなどが可能となる。また、２つの筐体７２１のそれぞれにタッチセンサモジュールを設けることで、操作の幅を広げることができる。
図３４Ｂに示す電子機器８００Ａ、及び、図３４Ｃに示す電子機器８００Ｂは、それぞれ、一対の表示部８２０と、筐体８２１と、通信部８２２と、一対の装着部８２３と、制御部８２４と、一対の撮像部８２５と、一対のレンズ８３２と、を有する。
表示部８２０には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。これにより、使用者に高い没入感を感じさせることができる。また、制御部８２４には、本発明の一態様の半導体装置を適用することができる。これにより、電子機器の消費電力を低減することができる。
表示部８２０は、筐体８２１の内部の、レンズ８３２を通して視認できる位置に設けられる。また、一対の表示部８２０に異なる画像を表示させることで、視差を用いた３次元表示を行うこともできる。
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、ＶＲ向けの電子機器ということができる。電子機器８００Ａまたは電子機器８００Ｂを装着した使用者は、レンズ８３２を通して、表示部８２０に表示される画像を視認することができる。
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、レンズ８３２及び表示部８２０が、使用者の目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ８３２と表示部８２０との距離を変えることで、ピントを調整する機構を有していることが好ましい。
装着部８２３により、使用者は電子機器８００Ａまたは電子機器８００Ｂを頭部に装着することができる。なお、図３４Ｂなどにおいては、メガネのつる（テンプルなどともいう）のような形状として例示しているがこれに限定されない。装着部８２３は、使用者が装着できればよく、例えば、ヘルメット型またはバンド型の形状としてもよい。
撮像部８２５は、外部の情報を取得する機能を有する。撮像部８２５が取得したデータは、表示部８２０に出力することができる。撮像部８２５には、イメージセンサを用いることができる。また、望遠、広角などの複数の画角に対応可能なように複数のカメラを設けてもよい。
なお、ここでは撮像部８２５を有する例を示したが、対象物の距離を測定することのできる測距センサ（以下、検知部ともよぶ）を設ければよい。すなわち、撮像部８２５は、検知部の一態様である。検知部としては、例えばイメージセンサ、または、ライダー（ＬＩＤＡＲ：Ｌｉｇｈｔ　Ｄｅｔｅｃｔｉｏｎ　ａｎｄ　Ｒａｎｇｉｎｇ）などの距離画像センサを用いることができる。カメラによって得られた画像と、距離画像センサによって得られた画像とを用いることにより、より多くの情報を取得し、より高精度なジェスチャー操作を可能とすることができる。
電子機器８００Ａは、骨伝導イヤフォンとして機能する振動機構を有していてもよい。例えば、表示部８２０、筐体８２１、及び装着部８２３のいずれか一または複数に、当該振動機構を有する構成を適用することができる。これにより、別途、ヘッドフォン、イヤフォン、またはスピーカなどの音響機器を必要とせず、電子機器８００Ａを装着しただけで映像と音声を楽しむことができる。
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、入力端子を有していてもよい。入力端子には映像出力機器等からの映像信号、及び、電子機器内に設けられるバッテリを充電するための電力等を供給するケーブルを接続することができる。
本発明の一態様の電子機器は、イヤフォン７５０と無線通信を行う機能を有していてもよい。イヤフォン７５０は、通信部（図示しない）を有し、無線通信機能を有する。イヤフォン７５０は、無線通信機能により、電子機器から情報（例えば音声データ）を受信することができる。例えば、図３４Ａに示す電子機器７００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。
また、電子機器がイヤフォン部を有していてもよい。図３４Ｃに示す電子機器８００Ｂは、イヤフォン部８２７を有する。例えば、イヤフォン部８２７と制御部８２４とは、互いに有線接続されている構成とすることができる。イヤフォン部８２７と制御部８２４とをつなぐ配線の一部は、筐体８２１または装着部８２３の内部に配置されていてもよい。また、イヤフォン部８２７と装着部８２３とがマグネットを有していてもよい。これにより、イヤフォン部８２７を装着部８２３に磁力によって固定することができ、収納が容易となり好ましい。
なお、電子機器は、イヤフォンまたはヘッドフォンなどを接続することができる音声出力端子を有していてもよい。また、電子機器は、音声入力端子及び音声入力機構の一方または双方を有していてもよい。音声入力機構としては、例えば、マイクなどの集音装置を用いることができる。電子機器が音声入力機構を有することで、電子機器に、いわゆるヘッドセットとしての機能を付与してもよい。
図３４Ｄ及び図３４Ｅに、ＶＲ向けのゴーグル型の電子機器８５０Ａの斜視図を示す。図３４Ｄ及び図３４Ｅでは、筐体８４５内に、それぞれ湾曲した一対の表示装置８４０（表示装置８４０＿Ｒ及び表示装置８４０＿Ｌ）を有する例を示している。また、電子機器８５０Ａは、動き検出部８４１、視線検出部８４２、演算部８４３、通信部８４４、レンズ８４８、操作ボタン８５１、装着具８５４、センサ８５５、ダイヤル８５６などを有する。
２つの表示装置８４０を有することで、使用者は片方の目につき１つの表示装置を見ることができる。これにより、視差を用いた３次元表示等を行う際であっても、高い解像度の映像を表示することができる。また、表示装置８４０は使用者の目を概略中心とした円弧状に湾曲している。これにより、使用者の目から表示装置８４０の表示面までの距離が一定となるため、使用者はより自然な映像を見ることができる。また、表示装置８４０に、光の輝度または色度が見る角度によって変化してしまう、いわゆる視野角依存性がある場合であっても、表示装置８４０の表示面の法線方向に使用者の目が位置する構成にできるため、特に水平方向については実質的にその影響を無視することができるため、より現実感のある映像を表示することができる。
図３４Ｅに示すように、レンズ８４８は、表示装置８４０と使用者の目の位置との間に位置する。図３４Ｅでは、視度調節のためにレンズの位置を変化させるダイヤル８５６を有する例を示している。なお、電子機器８５０Ａがオートフォーカス機能を有する場合には、視度調節のためのダイヤル８５６を有さなくてもよい。
図３４Ｆには、１枚の表示装置８４０を有するゴーグル型の電子機器８５０Ｂを示している。このような構成とすることで、部品点数を削減することができる。
表示装置８４０は、左右２つの領域にそれぞれ右目用の画像と、左目用の画像の２つの画像を並べて表示することができる。これにより、両眼視差を用いた立体映像を表示することができる。なお、表示装置８４０には、視差を用いた２つの異なる画像を並べて表示させてもよいし、視差を用いずに２つの同じ画像を並べて表示させてもよい。
また、表示装置８４０の全域に亘って、両方の目で視認可能な一つの画像を表示してもよい。これにより、視野の両端に亘ってパノラマ映像を表示することが可能となるため、現実感が高まる。
表示装置８４０に、本発明の一態様の表示装置を適用することができる。本発明の一態様の表示装置は、極めて精細度が高いため、レンズ８４８を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
図３５Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、及び制御装置６５０９などを有する。
図３５Ｂに示す電子機器６５２０は、タブレット端末として用いることのできる携帯情報端末機である。
電子機器６５２０は、筐体６５０１、表示部６５０２、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、制御装置６５０９、及び接続端子６５１９などを有する。
電子機器６５００及び電子機器６５２０のそれぞれにおいて、表示部６５０２はタッチパネル機能を備える。また、制御装置６５０９は、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２及び制御装置６５０９の一方または双方に用いることができる。
図３５Ｃは、電子機器６５００または電子機器６５２０が有する筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリ６５１８等が配置されている。
保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない）により固定されている。
表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
表示パネル６５１１には本発明の一態様のフレキシブルディスプレイを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
図３５Ｄにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
表示部７０００に、本発明の一態様の表示装置を適用することができる。
図３５Ｄに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、及び、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者同士など）の情報通信を行うことも可能である。
図３５Ｅに、ノート型コンピュータの一例を示す。ノート型コンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４、及び、制御装置７２１５などを有する。筐体７２１１に、表示部７０００が組み込まれている。制御装置７２１５は、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部７０００及び制御装置７２１５の一方または双方に用いることができる。
図３５Ｆ及び図３５Ｇに、デジタルサイネージの一例を示す。
図３５Ｆに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
図３５Ｇは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
図３５Ｆ及び図３５Ｇにおいて、表示部７０００に、本発明の一態様の表示装置を適用することができる。
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
また、図３５Ｆ及び図３５Ｇに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、使用者が所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数の使用者が同時にゲームに参加し、楽しむことができる。
また、本発明の一態様の半導体装置及び表示装置は、移動体である自動車の運転席周辺に適用することができる。
図３６Ａは、自動車の室内におけるフロントガラス周辺を表す図である。図３６Ａでは、ダッシュボードに取り付けられた表示パネル９００１ａ、表示パネル９００１ｂ、及び、表示パネル９００１ｃ、並びに、ピラーに取り付けられた表示パネル９００１ｄを示している。
表示パネル９００１ａ乃至表示パネル９００１ｃは、ナビゲーション情報、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目及びレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることができる。表示パネル９００１ａ乃至表示パネル９００１ｃは、照明装置として用いることもできる。
表示パネル９００１ｄには、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル９００１ｄは、照明装置として用いることもできる。
図３６Ｂは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、及び、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
図３６Ｂに示す携帯情報端末９２００は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）、マイクロフォン９００８、等を有する。
図３６Ｃは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。携帯情報端末９２０１は、筐体９０００ａと、筐体９０００ｂと、表示部９００１と、操作ボタン９０５６と、を有している。
筐体９０００ａと筐体９０００ｂと、は、ヒンジ９０５５により結合されており、ヒンジ９０５５によって、２つ折りが可能となっている。
携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された２つの筐体（筐体９０００ａ及び筐体９０００ｂ）に支持されている。
図３６Ｄ乃至図３６Ｆは、折り畳み可能な携帯情報端末９２０２を示す斜視図である。また、図３６Ｄは携帯情報端末９２０２を展開した状態、図３６Ｆは折り畳んだ状態、図３６Ｅは図３６Ｄと図３６Ｆの一方から他方に変化する途中の状態の斜視図である。このように、携帯情報端末９２０２は、３つ折りが可能である。
携帯情報端末９２０２が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。
図３６Ｃ乃至図３６Ｆにおいて、表示部９００１に、本発明の一態様の表示装置を適用することができる。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。
携帯情報端末９２０１及び携帯情報端末９２０２は、それぞれ、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。
なお、本発明の一態様の半導体装置を、電子部品、大型計算機、宇宙用機器、データセンター、及び電子機器の中から選ばれるいずれか一または複数に適用することで、消費電力を低減することができる。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
ＢＧＬ：配線、ＢＩＬ：配線、ＢＩＬＢ：配線、ＢＲＬ：配線、ＣＡ：容量素子、ＣＡＬ：配線、ＣＢ：容量素子、ＣＣ：容量素子、ＧＮＤＬ：配線、ＭＰＧ：導電層、ＭＴＣＫ：トランジスタ、ＲＢＬ：配線、ＲＷＬ：配線、ＳＬ：配線、ＶＤＬ：配線、ＷＢＬ：配線、ＷＯＬ：配線、６１Ｂ：発光素子、６１Ｇ：発光素子、６１Ｒ：発光素子、６１Ｗ：発光素子、１００ａ：容量素子、１００ｂ：容量素子、１００：容量素子、１１０：導電層、１１５：導電層、１２０：導電層、１３０Ｂ：副画素、１３０Ｇ：副画素、１３０Ｒ：副画素、１３０：絶縁層、１４０：絶縁層、１５０ａ：メモリセル、１５０ｂ：メモリセル、１５０ｃ：メモリセル、１５０ｄ：メモリセル、１５０：メモリセル、１６０：メモリ層、１７０：表示モジュール、１７１：導電層、１７２Ｂ：ＥＬ層、１７２Ｇ：ＥＬ層、１７２Ｒ：ＥＬ層、１７２Ｗ：ＥＬ層、１７３：導電層、１７５Ｂ：光、１７５Ｇ：光、１７５Ｒ：光、１８０：絶縁層、１８１：絶縁層、１９０：開口部、１９１：開口部、１９２：開口部、２００Ａ：トランジスタ、２００ａ：トランジスタ、２００Ｂ：トランジスタ、２００ｂ：トランジスタ、２００Ｃ：トランジスタ、２１０：絶縁層、２１５：導電層、２２０ａ：導電層、２２０ｂ：導電層、２２０ｃ：導電層、２２０：導電層、２２１：導電層、２２５ａ：絶縁層、２２５ｂ：絶縁層、２２５ｃ：絶縁層、２２５ｄ：絶縁層、２２５ｐ：突出部、２２５：絶縁層、２２７：絶縁層、２３０ａ：半導体層、２３０ｂ：半導体層、２３０ｃ：半導体層、２３０：半導体層、２４０ａ：導電層、２４０ｂ：導電層、２４０：導電層、２４５：導電層、２４６：導電層、２４７：導電層、２５０ａ：絶縁層、２５０ｂ：絶縁層、２５０ｃ：絶縁層、２５０ｄ：絶縁層、２５０：絶縁層、２６０ａ：導電層、２６０ｂ：導電層、２６０：導電層、２６４Ｂ：着色層、２６４Ｇ：着色層、２６４Ｒ：着色層、２７１：保護層、２７２：絶縁層、２７５Ｆ：層、２７５：ハードマスク、２７６：層、２８０ａ：絶縁層、２８０ｂ：絶縁層、２８０ｃ：絶縁層、２８０：絶縁層、２８１ａ：絶縁層、２８１ｂ：絶縁層、２８１ｃ：絶縁層、２８１：絶縁層、２８２：絶縁層、２８３：絶縁層、２８７：絶縁層、２９０：開口部、２９１：基板、２９２：回路部、２９３ａ：画素回路、２９３：画素回路部、２９４ａ：画素、２９４：画素部、２９５：端子部、２９６：配線部、２９７：表示部、２９８：ＦＰＣ、２９９：基板、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁層、３１６：導電層、３２０：絶縁層、３２２：絶縁層、３２４：絶縁層、３２６：絶縁層、３２８：導電層、３３０：導電層、３５０：絶縁層、３５２：絶縁層、３５４：絶縁層、３５６：導電層、３６３：絶縁層、４００ｄ：トランジスタ、４１０：基板、４１２：素子分離層、４１３：半導体領域、４１４ａ：低抵抗領域、４１４ｂ：低抵抗領域、４１５：絶縁層、４１６：導電層、４１７：絶縁層、４２０：絶縁層、４２２：絶縁層、４２４：絶縁層、４２６：絶縁層、４２８：導電層、４３０：導電層、４５０：絶縁層、４５２：絶縁層、４５４：絶縁層、４５６：導電層、５１３：絶縁層、５１４：導電層、５４１：基板、５４３：接着層、５４５：絶縁層、５７４：絶縁層、５８１：絶縁層、５９２：絶縁層、５９４：絶縁層、５９６：導電層、５９８：絶縁層、５９９：絶縁層、６００Ａ：表示装置、６００Ｂ：表示装置、６０７：接着層、６１０：基板、６１１ａ：導電層、６１１ｂ：導電層、６１１ｃ：導電層、６１３ａ：層、６１３ｂ：層、６１３ｃ：層、６１４：共通層、６１５：共通電極、６１８ａ：犠牲層、６２０：素子層、６２５：絶縁層、６２７：絶縁層、６２８Ｂ：着色層、６２８Ｇ：着色層、６２８Ｒ：着色層、６３０：素子層、６３１：保護層、６３５：素子層、６４０：接続部、６４１：絶縁層、６４２：導電層、６４３：導電層、６４４：導電層、６４５：導電層、６４６：導電層、６４７：絶縁層、６４８：絶縁層、６５０Ｂ：発光素子、６５０Ｇ：発光素子、６５０Ｒ：発光素子、６５０：発光素子、６６０：素子層、６７０：配線層、７００Ａ：電子機器、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１０：半導体装置、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７１５：駆動回路層、７１６：記憶層、７２１：筐体、７２３：装着部、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、７５０：イヤフォン、７５１：表示パネル、７５３：光学部材、７５６：表示領域、７５７：フレーム、７５８：鼻パッド、８００Ａ：電子機器、８００Ｂ：電子機器、８２０：表示部、８２１：筐体、８２２：通信部、８２３：装着部、８２４：制御部、８２５：撮像部、８２７：イヤフォン部、８３２：レンズ、８４０＿Ｌ：表示装置、８４０＿Ｒ：表示装置、８４０：表示装置、８４１：動き検出部、８４２：視線検出部、８４３：演算部、８４４：通信部、８４５：筐体、８４８：レンズ、８５０Ａ：電子機器、８５０Ｂ：電子機器、８５１：操作ボタン、８５４：装着具、８５５：センサ、８５６：ダイヤル、９００：半導体装置、９１０：駆動回路、９１１：周辺回路、９１２：コントロール回路、９１５：周辺回路、９２０：メモリアレイ、９２３：行ドライバ、９２４：列ドライバ、９２５：入力回路、９２６：出力回路、９２７：センスアンプ、９２８：電圧生成回路、９３０：層、９３１：ＰＳＷ、９３２：ＰＳＷ、９４１：行デコーダ、９４２：列デコーダ、９５０：メモリセル、９５１：メモリセル、９５２：メモリセル、９５３：メモリセル、９５４：メモリセル、９５５：メモリセル、９５６：メモリセル、９５７：メモリセル、９５８：メモリセル、９６０：演算装置、９７０Ａ：半導体装置、９７０Ｂ：半導体装置、９７０Ｃ：半導体装置、９８９：キャッシュインターフェース、９９０：基板、９９１：ＡＬＵ、９９２：ＡＬＵコントローラ、９９３：インストラクションデコーダ、９９４：インタラプトコントローラ、９９５：タイミングコントローラ、９９６：レジスタ、９９７：レジスタコントローラ、９９８：バスインターフェース、９９９：キャッシュ、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５０９：制御装置、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリ、６５１９：接続端子、６５２０：電子機器、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７０００：表示部、７００１ｓｂ：サーバ、７００１：ホスト、７００２：ストレージ制御回路、７００３ｍｄ：記憶装置、７００３：ストレージ、７０１０：ストレージシステム、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型コンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７２１５：制御装置、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、９０００ａ：筐体、９０００ｂ：筐体、９０００：筐体、９００１ａ：表示パネル、９００１ｂ：表示パネル、９００１ｃ：表示パネル、９００１ｄ：表示パネル、９００１：表示部、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５５：ヒンジ、９０５６：操作ボタン、９２００：携帯情報端末、９２０１：携帯情報端末、９２０２：携帯情報端末

Claims (13)

  1. 　第１の導電層と、
    　前記第１の導電層上の第１の絶縁層と、
    　前記第１の絶縁層上の第２の導電層と、
    　前記第２の導電層上の第２の絶縁層と、
    　前記第２の絶縁層上の第３の導電層と、
    　前記第１の導電層上の、第３の絶縁層及び半導体層と、
    　前記半導体層上の第４の絶縁層と、
    　前記第４の絶縁層上の第４の導電層と、を有し、
    　前記第１の絶縁層、前記第２の導電層、前記第２の絶縁層、及び前記第３の導電層には、前記第１の導電層に達する第１の開口部が設けられ、
    　前記第３の絶縁層は、前記第１の開口部と重なる領域に第２の開口部を有し、
    　前記第３の絶縁層は、前記第２の導電層の側面に接する領域と、前記第３の導電層の側面に接する領域と、を有し、
    　前記半導体層は、前記第２の開口部を介して前記第１の導電層の上面に接する領域と、前記第３の導電層の上面に接する領域と、を有し、
    　前記第４の導電層は、前記第４の絶縁層、前記半導体層、及び前記第３の絶縁層を間に挟んで、前記第２の導電層と対向する領域を有し、
    　断面視において、前記第２の開口部の幅は、前記第１の開口部の幅から前記第３の絶縁層の厚さの２倍を引いた値よりも小さい、半導体装置。
  2. 　請求項１において、
    　前記第２の開口部の深さは、前記第３の絶縁層の厚さと一致する、半導体装置。
  3. 　請求項１において、
    　前記半導体層の側端部は、前記第３の導電層の側端部と一致する、半導体装置。
  4. 　請求項１において、
    　前記第２の導電層の延在する方向と、前記第４の導電層の延在する方向とのなす角は、４５度である、半導体装置。
  5. 　第１の導電層と、
    　前記第１の導電層上の第２の導電層と、
    　前記第１の導電層及び前記第２の導電層上の、第１の絶縁層と、
    　前記第１の絶縁層上の第３の導電層と、
    　前記第３の導電層上の第２の絶縁層と、
    　前記第２の絶縁層上の第４の導電層と、
    　前記第２の導電層上の、第３の絶縁層及び半導体層と、
    　前記半導体層上の第４の絶縁層と、
    　前記第４の絶縁層上の第５の導電層と、を有し、
    　前記第１の絶縁層、前記第３の導電層、前記第２の絶縁層、及び前記第４の導電層には、前記第１の導電層に達する第１の開口部が設けられ、
    　前記第３の絶縁層は、前記第１の開口部と重なる領域に第２の開口部を有し、
    　前記第３の絶縁層は、前記第３の導電層の側面に接する領域と、前記第４の導電層の側面に接する領域と、を有し、
    　前記半導体層は、前記第２の開口部を介して前記第２の導電層の上面に接する領域と、前記第４の導電層の上面に接する領域と、を有し、
    　前記第５の導電層は、前記第４の絶縁層、前記半導体層、及び前記第３の絶縁層を間に挟んで、前記第３の導電層と対向する領域を有し、
    　断面視において、前記第２の導電層の幅は、前記第２の開口部の幅よりも大きく、前記第１の開口部の幅よりも小さい、半導体装置。
  6. 　請求項５において、
    　前記半導体層の側端部は、前記第４の導電層の側端部と一致する、半導体装置。
  7. 　請求項５において、
    　前記第３の導電層の延在する方向と、前記第５の導電層の延在する方向とのなす角は、４５度である、半導体装置。
  8. 　請求項１乃至請求項７のいずれか一項において、
    　前記半導体層は、インジウム及び亜鉛の一方又は両方を有する、半導体装置。
  9. 　請求項１乃至請求項７のいずれか一項において、
    　前記第１の絶縁層及び前記第２の絶縁層のそれぞれは、第１の層と、第２の層と、前記第１の層と前記第２の層との間に位置する第３の層と、を有し、
    　前記第１の層及び前記第３の層のそれぞれは、シリコンと、窒素と、を有し、
    　前記第２の層の比誘電率は、前記第１の層の比誘電率よりも低い、半導体装置。
  10. 　請求項９において、
    　前記第２の層は、前記第１の層よりも、膜厚が厚い領域を有し、
    　前記第２の層は、前記第３の層よりも、膜厚が厚い領域を有する、半導体装置。
  11. 　第１の導電層を形成し、
    　前記第１の導電層上に第１の絶縁層を形成し、
    　前記第１の絶縁層上に第２の導電層を形成し、
    　前記第２の導電層上に第２の絶縁層を形成し、
    　前記第２の絶縁層上に第３の導電層を形成し、
    　前記第１の絶縁層、前記第２の導電層、前記第２の絶縁層、及び前記第３の導電層を加工することで、前記第１の導電層に達する開口部を形成し、
    　前記開口部の側壁及び底部に接する第３の絶縁層を形成し、
    　前記第３の絶縁層上に層を形成し、
    　前記第３の絶縁層及び前記層を加工することで、前記開口部と重なる領域の、前記第１の導電層の上面を露出させ、
    　前記層を除去し、
    　前記第１の導電層、前記第３の絶縁層、及び前記第３の導電層上に半導体層を形成し、
    　前記半導体層上に第４の絶縁層を形成し、
    　前記第４の絶縁層上に第４の導電層を形成する、半導体装置の作製方法。
  12. 　請求項１１において、
    　前記第３の絶縁層及び前記層の加工には、異方性エッチングを用いる、半導体装置の作製方法。
  13. 　請求項１２において、
    　前記層の除去には、等方性エッチングを用いる、半導体装置の作製方法。
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