WO2024185293A1 - 発振回路 - Google Patents

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WO2024185293A1
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oscillation
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暁 新家
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Sony Semiconductor Solutions Corp
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Definitions

  • This technology relates to an oscillator circuit. More specifically, this technology relates to an oscillator circuit capable of stabilizing an oscillation frequency based on a frequency locked loop (FLL).
  • FLL frequency locked loop
  • Various oscillators such as LC oscillators and ring oscillators, are used to generate clocks and the like.
  • a PLL Phase Locked Loop
  • LC oscillators and ring oscillators are used to generate clocks and the like.
  • PLL Phase Locked Loop
  • a PLL Phase Locked Loop
  • This technology was developed in light of these circumstances, and aims to alleviate the operational constraints of oscillator circuits that use feedback loops.
  • the present technology has been made to solve the above-mentioned problems, and its first aspect is an oscillation circuit including an oscillator and a current feedback section that configures a feedback loop for the oscillator based on a current into which the oscillation frequency of the oscillator is converted. This provides the effect of configuring a feedback loop for the oscillator without comparing a voltage according to the oscillation frequency of the oscillator.
  • the current feedback unit may include a frequency-current conversion unit that converts the oscillation frequency of the oscillator into a current, and a differential current generation unit that generates a differential current between the current generated by the frequency-current conversion unit and a reference current. This provides the effect of converting an increase or decrease in the oscillation frequency of the oscillator into an increase or decrease in impedance.
  • the frequency-to-current converter may include a switched capacitor that generates a current according to the oscillation frequency. This provides the effect of converting the oscillation frequency of the oscillator into a current based on a switching operation.
  • the switched capacitor may include a variable capacitance element. This provides the effect of realizing frequency adjustment using the switched capacitor.
  • the differential current generating unit may include a cascode current mirror circuit that receives as input the current generated by the switched capacitor and the reference current. This provides the effect of generating a differential current based on impedance conversion of the oscillation frequency of the oscillator.
  • the device may further include a reference resistor used to generate the reference current, and a compensation resistor connected in series to the switched capacitor and having a temperature characteristic different from that of the reference resistor. This provides the effect of compensating for the temperature characteristic of the FLL.
  • a chopper circuit may be further provided that alternately switches the output destination of the current generated by the switched capacitor and the output destination of the reference current. This provides the effect of eliminating mismatches between mirror transistors used in the current mirror based on the switching operation.
  • the differential current generating unit may include a current mirror circuit that receives the current generated by the switched capacitor as an input. This provides the effect of generating a differential current based on impedance conversion of the oscillation frequency of the oscillator.
  • the current mirror circuit may further include a reference resistor used to generate the reference current, and a diode-connected transistor connected in series to the reference resistor and having characteristics equivalent to those of a diode-connected mirror transistor in the current mirror circuit. This provides the effect of matching the impedance of the current path of the reference current and the current path of the current flowing through the mirror transistor of the current mirror circuit.
  • a compensation resistor having temperature characteristics different from those of the reference resistor may be further provided, which is connected in series with the mirror transistor of the current mirror circuit. This provides the effect of compensating for the temperature characteristics of the FLL.
  • the device may further include a bootstrap circuit used for switching the switched capacitor. This reduces the on-resistance of the switched capacitor when it is switched.
  • the clock may be used as a reference clock source for an integrated circuit. This has the effect of stabilizing the operation of the integrated circuit that operates based on a clock.
  • the integrated circuit may be integrated into a semiconductor chip on which the integrated circuit is formed. This has the effect of eliminating the need for an external oscillator to supply a clock to the integrated circuit.
  • the oscillator may be an LC oscillator or a ring oscillator. This provides the effect of forming a feedback type oscillator circuit using a PLL.
  • the second aspect is an oscillation circuit including an oscillator, a frequency synchronization unit that configures a feedback loop for the oscillator based on the oscillation frequency of the oscillator, and a PLL (Phase Locked Loop) connected downstream of the oscillator. This has the effect of stabilizing the oscillation frequency of the oscillator connected upstream of the PLL.
  • PLL Phase Locked Loop
  • the frequency synchronization unit may include a frequency-voltage conversion unit that generates a control voltage according to the oscillation frequency of the oscillator. This provides the effect of controlling the oscillation frequency of the oscillator based on the oscillation frequency of the oscillator.
  • the frequency-voltage conversion unit may include a switched capacitor that generates a voltage according to the oscillation frequency of the oscillator, an amplifier that generates a difference between the voltage generated by the switched capacitor and a reference voltage, and a low-pass filter that extracts low-frequency components from the output of the amplifier. This provides the effect of generating a control voltage used to control the oscillation frequency of the oscillator based on the oscillation frequency of the oscillator.
  • a parameter correction unit may be further provided that corrects parameters used to control the PLL based on the detection result of the control voltage of the oscillator output from the frequency synchronization unit. This provides the effect of stabilizing the operating frequency of the PLL connected downstream of the oscillator while stabilizing the oscillation frequency of the oscillator based on the FLL.
  • the parameter correction unit may include a power supply voltage correction value calculation unit that calculates a correction value for the power supply voltage of the frequency synchronization unit, a control voltage correction value calculation unit that calculates a correction value for the control voltage of the oscillator, and a temperature correction value calculation unit that calculates a correction value for the temperature of the frequency synchronization unit, and may correct the parameters based on the power supply voltage correction value, the control voltage correction value, and the temperature correction value.
  • This provides the effect of stabilizing the oscillation frequency of the oscillator based on the FLL while stabilizing the operating frequency of the PLL in accordance with the operating environment of the FLL.
  • the third aspect is an oscillation circuit including an oscillator, a PLL (Phase Locked Loop) connected downstream of the oscillator, a frequency-voltage conversion unit that generates a voltage corresponding to the oscillation frequency of the oscillator, and a parameter correction unit that corrects parameters used to control the PLL based on the voltage generated by the frequency-voltage conversion unit.
  • PLL Phase Locked Loop
  • This provides the effect of stabilizing the operating frequency of the PLL while using the oscillator as the source oscillation circuit of the PLL.
  • FIG. 1 is a block diagram showing a configuration example of an oscillator circuit according to a first embodiment
  • 1 is a circuit diagram illustrating a configuration example of an oscillator circuit according to a first embodiment
  • FIG. 2 is a circuit diagram illustrating a first example of an oscillator according to a first embodiment
  • FIG. 4 is a circuit diagram illustrating a second example of the oscillator according to the first embodiment.
  • FIG. 11 is a circuit diagram illustrating a configuration example of an oscillator circuit according to a second embodiment.
  • FIG. 13 is a circuit diagram illustrating a configuration example of an oscillator circuit according to a third embodiment.
  • FIG. 13 is a circuit diagram illustrating a configuration example of an oscillator circuit according to a fourth embodiment.
  • FIG. 13 is a circuit diagram illustrating a configuration example of an oscillator circuit according to a fifth embodiment.
  • FIG. 13 is a circuit diagram illustrating a configuration example of an oscillator circuit according to a sixth embodiment.
  • FIG. 23 is a circuit diagram illustrating a first example of a chopper circuit according to a sixth embodiment.
  • FIG. 23 is a circuit diagram illustrating a second example of a chopper circuit according to the sixth embodiment.
  • 13 is a timing chart showing a chopper operation of the oscillator circuit according to the sixth embodiment.
  • FIG. 13 is a block diagram illustrating a configuration example of a solid-state imaging device to which an oscillator circuit according to a seventh embodiment is applied.
  • FIG. 13 is a block diagram illustrating an example of the configuration of a solid-state imaging device to which an oscillator circuit according to an eighth embodiment is applied.
  • FIG. 23 is a block diagram illustrating an example of the configuration of a solid-state imaging device to which an oscillator circuit according to a ninth embodiment is applied.
  • FIG. 23 is a block diagram illustrating a configuration example of a solid-state imaging device to which an oscillator circuit according to a tenth embodiment is applied.
  • FIG. 23 is a block diagram showing a configuration example of a solid-state imaging device to which an oscillator circuit according to an eleventh embodiment is applied.
  • FIG. 23 is a block diagram showing a configuration example of a solid-state imaging device to which an oscillator circuit according to a twelfth embodiment is applied.
  • FIG. 23 is a block diagram showing a configuration example of a solid-state imaging device to which an oscillator circuit according to a thirteenth embodiment is applied.
  • FIG. 23 is a block diagram showing a configuration example of an oscillator circuit according to a fourteenth embodiment.
  • FIG. 23 is a diagram illustrating the relationship between the operating environment and the oscillation frequency of the oscillator circuit according to the fourteenth embodiment.
  • FIG. 23 is a circuit diagram illustrating a configuration example of an oscillator circuit according to a fifteenth embodiment.
  • FIG. 23 is a diagram showing the state of each part during operation of the oscillator circuit according to the fifteenth embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of an oscillator circuit according to a sixteenth embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of an oscillator circuit according to a seventeenth embodiment.
  • FIG. 23 is a perspective view showing an example of a stack of layers in a solid-state imaging device according to an eighteenth embodiment.
  • 1 is a block diagram showing a schematic configuration example of a vehicle control system;
  • FIG. 4 is an explanatory diagram showing an example of an installation position of an imaging unit.
  • First embodiment an example in which current feedback is performed based on a comparison result with a reference current in an FLL
  • Second embodiment an example of performing temperature compensation of an FLL in which current feedback is performed based on a comparison result with a reference current
  • Third embodiment example of current feedback without comparison with reference current in FLL
  • Fourth embodiment an example of performing temperature compensation of an FLL in which current feedback is performed without performing a comparison with a reference current
  • Fifth embodiment (example of using a bootstrap circuit for switching a switched capacitor) 6.
  • Eleventh embodiment an example in which a PLL used in an AD converter, a logic circuit, and a communication interface is provided after an FLL
  • Twelfth embodiment an example in which an FLL used in an AD converter and a logic circuit and an FLL used in a communication interface are provided
  • Thirteenth embodiment an example in which the frequency of an FLL used in a solid-state imaging device can be externally controlled
  • Fourteenth embodiment an example in which an FLL is used as a source oscillation circuit of a PLL, and the frequency of the PLL can be corrected based on a detection value related to the oscillation frequency of the FLL
  • FIG. 1 is a block diagram showing an example of the configuration of an oscillator circuit according to a first embodiment.
  • the oscillation circuit includes an oscillator 101, a current feedback section 102, and a loop filter 103. At this time, the oscillation circuit can operate as an FLL.
  • the oscillator 101 generates an oscillation signal Sc based on an oscillation operation.
  • the oscillator 101 can change the oscillation frequency fs based on voltage control.
  • the oscillator 101 may be a ring oscillator or an LC oscillator.
  • the current feedback unit 102 forms a feedback loop for the oscillator 101 based on the current Ic into which the oscillation frequency fs of the oscillator 101 is converted.
  • the current feedback unit 102 includes a frequency-current conversion unit 104 and a differential current generation unit 105.
  • the frequency-to-current converter 104 converts the oscillation frequency fs of the oscillator 101 into a current Ic.
  • the frequency-to-current converter 104 may include a switched capacitor that generates a current Ic according to the oscillation frequency fs of the oscillator 101. Note that the oscillation frequency fs of the oscillator 101 may be divided.
  • the differential current generating unit 105 generates a differential current Is between the current Ic generated by the frequency-to-current converting unit 104 and a reference current Ir.
  • the differential current generating unit 105 may include a cascode current mirror circuit that receives the current Ic generated by the switched capacitor and the reference current Ir as input, or may include a current mirror circuit that receives the current Ic generated by the switched capacitor as input.
  • the loop filter 103 applies a control voltage to the oscillator 101 that corresponds to the differential current Is output from the current feedback section 102.
  • FIG. 2 is a circuit diagram showing an example of the configuration of an oscillator circuit according to the first embodiment.
  • the current feedback section 102 includes a switched capacitor 106, a cascode current mirror circuit 107, a current source 111, and a reference resistor 112.
  • the switched capacitor 106 generates a current Ic according to the oscillation frequency fs of the oscillator 101 based on a switching operation.
  • the switched capacitor 106 includes switches 113 and 114 and a capacitor 115.
  • the switches 113 and 114 are connected in series with each other, and a capacitor 115 is connected to the connection point. Each switch 113 and 114 is switched based on the oscillation frequency fs of the oscillator 101. At this time, the switching of each switch 113 and 114 is set to be in opposite phase to each other.
  • the switches 113 and 114 may be field effect transistors.
  • the switched capacitor 106 is connected in parallel to the reference resistor 112 with respect to the current source 111. The switched capacitor 106 outputs a current Ic according to the oscillation frequency fs of the oscillator 101 to the cascode current mirror circuit 107.
  • the reference resistor 112 generates a reference current Ir based on the current supplied from the current source 111 and outputs it to the cascode current mirror circuit 107.
  • Cascode current mirror circuit 107 receives current Ic generated by switched capacitor 106 and reference current Ir as inputs, and generates a difference current Is between them.
  • Cascode current mirror circuit 107 includes mirror transistors 123 to 128 and current sources 121 and 122.
  • Mirror transistors 123 and 124 may be P-channel field effect transistors, and mirror transistors 125 to 128 may be N-channel field effect transistors.
  • Current source 121 and mirror transistors 123, 125, 127 are connected in series, and current source 122 and mirror transistors 124, 126, 128 are connected in series.
  • a bias voltage Vb1 is input to the gates of mirror transistors 123, 124, and a bias voltage Vb2 is input to the gates of mirror transistors 125, 126.
  • the gates of mirror transistors 127, 128 are connected to the connection point of mirror transistors 123, 125.
  • the connection point of mirror transistors 125, 127 is connected to reference resistor 112.
  • the connection point of mirror transistors 126, 128 is connected to switched capacitor 106.
  • the connection point of mirror transistors 124, 126 is connected to loop filter 103.
  • switched capacitor 106 In switched capacitor 106, when switch 113 is on and switch 114 is off, current is supplied from current source 111 to capacitor 115 via switch 113, and charge is accumulated in capacitor 115. When switch 113 is off and switch 114 is on, the charge accumulated in capacitor 115 is discharged via switch 114, and current Ic generated in switched capacitor 106 is supplied to mirror transistor 128.
  • the oscillation frequency fs of oscillator 101 increases, the number of times the charge accumulated in capacitor 115 is discharged increases, and current Ic generated in switched capacitor 106 increases.
  • switched capacitor 106 can be regarded as the impedance of resistor R, and if the capacitance value of capacitor 115 is C, resistance R of switched capacitor 106 can be given by the formula 1/(fs ⁇ C). Therefore, when the oscillation frequency fs of the oscillator 101 increases, the resistance R of the switched capacitor 106 decreases, but because the switched capacitor 106 and the reference resistor 112 are driven by the current source 111, the total current does not change and the power does not increase.
  • the current Ic generated by the switched capacitor 106 is supplied to the mirror transistor 128, and the reference current Ir generated by the reference resistor 112 is supplied to the mirror transistor 127.
  • the reference current Ir flows through the mirror transistor 128 based on the current mirror operation of the mirror transistors 127 and 128.
  • the reference current Ir is subtracted from the current Ic supplied by the switched capacitor 106 to generate a differential current Is, which flows through the mirror transistor 126.
  • This differential current Is is extracted from the loop filter 103, and the control voltage of the oscillator 101 changes according to the differential current Is, and the oscillation frequency fs of the oscillator 101 changes.
  • the oscillator 101 enters a steady state.
  • the switched capacitor 106 is regarded as an impedance
  • the resistance R is equal to the resistance value Rr of the reference resistor 112
  • FIG. 3 is a circuit diagram showing a first example of an oscillator according to the first embodiment. Note that in this figure, an example of the oscillator is a ring oscillator.
  • the ring oscillator is made up of multiple (odd number) inverters 131 connected in multiple stages, with the output of the last inverter being fed back to the input of the first inverter.
  • FIG. 4 is a circuit diagram showing a second example of an oscillator according to the first embodiment. Note that in this figure, an example of an oscillator is shown as an LC oscillator.
  • the LC oscillator generates an oscillation signal based on the resonance of inductor 141 and capacitor 142.
  • the oscillation signal is a differential output signal.
  • the LC oscillator includes inductor 141, capacitor 142, transistors 143 and 144, and current source 145.
  • Transistors 143 and 144 are N-channel field effect transistors.
  • Inductor 141 and capacitor 142 are connected in parallel to each other.
  • the drains of transistors 143 and 144 are connected to both ends of capacitor 142.
  • the drain of transistor 143 is connected to the gate of transistor 144, and the drain of transistor 144 is connected to the gate of transistor 143.
  • the sources of transistors 143 and 144 are connected to the ground potential via current source 145.
  • a reference resistor 112 in order to perform current feedback in the FLL, a reference resistor 112 is provided to generate a reference current Ir.
  • a compensation resistor in order to achieve temperature compensation while performing current feedback in the FLL, a compensation resistor having temperature characteristics different from those of the reference resistor 112 is provided.
  • FIG. 5 is a circuit diagram showing an example of the configuration of an oscillator circuit according to the second embodiment.
  • this oscillator circuit has a current feedback section 152 instead of the current feedback section 102 of the first embodiment described above.
  • the rest of the configuration of the oscillator circuit of the second embodiment is the same as the configuration of the oscillator circuit of the first embodiment described above.
  • the current feedback section 152 is the current feedback section 102 of the first embodiment described above to which a compensation resistor 116 has been added.
  • the rest of the configuration of the current feedback section 152 is the same as the configuration of the current feedback section 102 of the first embodiment described above.
  • the compensation resistor 116 has a different temperature characteristic from the reference resistor 112.
  • the temperature characteristic of the compensation resistor 116 can be set so that the temperature characteristic of the reference resistor 112 is compensated for.
  • the compensation resistor 116 is connected in series with the switched capacitor 106.
  • the resistance value of the compensation resistor 116 is R'
  • the resistance R when the switched capacitor 106 is regarded as an impedance is equal to Rr-R'
  • the compensation resistor 116 which has a temperature characteristic different from that of the reference resistor 112, is connected in series to the switched capacitor 106.
  • FIG. 6 is a circuit diagram showing an example of the configuration of an oscillator circuit according to the third embodiment.
  • this oscillator circuit has a current feedback section 202 instead of the current feedback section 102 of the first embodiment described above.
  • the rest of the configuration of the oscillator circuit of the third embodiment is the same as the configuration of the oscillator circuit of the first embodiment described above.
  • the current feedback section 202 includes a switched capacitor 206, a current mirror circuit 207, a current source 211, a reference resistor 212, and a diode-connected transistor 216.
  • the switched capacitor 206 generates a current Ic according to the oscillation frequency fs of the oscillator 101 based on a switching operation.
  • the switched capacitor 206 includes switches 213 and 214 and a capacitor 215.
  • the switches 213 and 214 are connected in series with each other, and a capacitor 215 is connected to the connection point between them. Each switch 213 and 214 is switched based on the oscillation frequency fs of the oscillator 101. At this time, the switching of each switch 213 and 214 is set to be in opposite phase to each other.
  • the switched capacitor 206 is connected to the connection point between the current source 211 and the reference resistor 212. The switched capacitor 206 outputs a current Ic according to the oscillation frequency fs of the oscillator 101 to the current mirror circuit 207.
  • Reference source 211 generates reference current Ir.
  • Reference resistor 212 is connected in series to current source 211.
  • Diode-connected transistor 216 is connected in series to reference resistor 212.
  • Diode-connected transistor 216 can have characteristics equivalent to those of mirror transistor 222 of current mirror circuit 207. In this case, diode-connected transistor 216 can match the impedance of the path through which reference current Ir flows with the impedance of the path through which current Ic generated by switched capacitor 106 flows.
  • An N-channel field effect transistor may be used as diode-connected transistor 216.
  • Current mirror circuit 207 receives current Ic generated by switched capacitor 206 as input, and generates a difference current Is between current Ic generated by switched capacitor 206 and reference current Ir.
  • Current mirror circuit 207 includes current source 221 and mirror transistors 222 and 223.
  • Current source 221 generates reference current Ir.
  • the current ratio of the currents flowing through mirror transistors 222 and 223 can be set to 1:2.
  • N-channel field effect transistors may be used for mirror transistors 222 and 223.
  • the gates of the mirror transistors 222 and 223 are connected to the drain of the mirror transistor 222 and the switched capacitor 206.
  • the drain of the mirror transistor 223 is connected to the current source 221 and the loop filter 103.
  • switched capacitor 206 when switch 213 is on and switch 214 is off, a current is supplied from current source 211 to capacitor 215 via switch 213, and charge is accumulated in capacitor 215.
  • switch 213 is off and switch 214 is on, the charge accumulated in capacitor 215 is discharged via switch 214, and the current Ic generated in switched capacitor 206 is supplied to mirror transistor 222.
  • the current Ic generated by the switched capacitor 206 is supplied to the mirror transistor 222.
  • a current twice the current Ic generated by the switched capacitor 206 is supplied to the mirror transistor 223 based on the current mirror operation of the mirror transistors 222 and 223.
  • a reference current Ir is subtracted from a current twice the current Ic supplied from the switched capacitor 106 to generate a differential current Is, which flows through the mirror transistor 223.
  • this differential current Is is extracted from the loop filter 103, the control voltage of the oscillator 101 changes according to the differential current Is, and the oscillation frequency fs of the oscillator 101 changes.
  • the difference current Is is generated based on a current mirror of the current Ic generated by the switched capacitor 206.
  • a compensation resistor having temperature characteristics different from those of the reference resistor 212 is provided.
  • FIG. 7 is a circuit diagram showing an example of the configuration of an oscillator circuit according to the fourth embodiment.
  • this oscillator circuit has a current feedback section 252 instead of the current feedback section 202 of the third embodiment described above.
  • the rest of the configuration of the oscillator circuit of the fourth embodiment is the same as the configuration of the oscillator circuit of the third embodiment described above.
  • the current feedback section 252 is the current feedback section 202 of the third embodiment described above to which a compensation resistor 224 has been added.
  • the rest of the configuration of the current feedback section 252 is the same as the configuration of the current feedback section 202 of the third embodiment described above.
  • the compensation resistor 224 has a different temperature characteristic from the reference resistor 212.
  • the temperature characteristic of the compensation resistor 224 can be set so that the temperature characteristic of the reference resistor 212 is compensated for.
  • the compensation resistor 224 is connected in series to the switched capacitor 206.
  • the resistance value of the compensation resistor 224 is R'
  • the resistance R when the switched capacitor 206 is regarded as an impedance is equal to Rr-R'
  • the compensation resistor 224 which has a temperature characteristic different from that of the reference resistor 212, is connected in series to the switched capacitor 206.
  • the switched capacitor 106 is provided in the FLL to generate the current Ic corresponding to the oscillation frequency fs of the oscillator 101.
  • a bootstrap circuit used for switching the switched capacitor 106 is provided.
  • FIG. 8 is a circuit diagram showing an example of the configuration of an oscillator circuit according to the fifth embodiment.
  • this oscillator circuit has a switched capacitor 302 instead of the switched capacitor 106 of the first embodiment described above.
  • this oscillator circuit has a bootstrap circuit 301 added to the oscillator circuit of the first embodiment described above.
  • the rest of the configuration of the oscillator circuit of the fifth embodiment is the same as the configuration of the oscillator circuit of the first embodiment described above.
  • the switched capacitor 302 generates a current Ic according to the oscillation frequency fs of the oscillator 101 based on a switching operation.
  • the switched capacitor 302 includes transistors 321 and 322, capacitors 325 and 326, and variable capacitances 323 and 324.
  • Transistors 321 and 322 are connected in series to each other, and variable capacitances 323 and 324 are connected in parallel to their connection point.
  • Capacitors 325 and 326 are connected to both ends of the series circuit of transistors 321 and 322, respectively.
  • N-channel field effect transistors may be used for transistors 321 and 322.
  • the bootstrap circuit 301 drives the gates of the transistors 321 and 322. At this time, the bootstrap circuit 301 can boost the drive voltage of the transistors 321 and 322.
  • the bootstrap circuit 301 includes a voltage generation source 310, a NOR circuit 311, capacitors 312 and 313, and transistors 314 to 319.
  • the transistors 316 and 317 may be P-channel field effect transistors, and the transistors 314, 315, 318, and 319 may be N-channel field effect transistors.
  • Transistor 316 is connected between the gate of transistor 321 and capacitor 312.
  • Transistor 317 is connected between the gate of transistor 322 and capacitor 313.
  • Transistor 318 is connected between the gate of transistor 321 and ground potential.
  • Transistor 319 is connected between the gate of transistor 322 and ground potential.
  • Transistor 314 is connected between the connection point of transistor 316 and capacitor 312 and voltage generation source 310.
  • Transistor 315 is connected between the connection point of transistor 317 and capacitor 313 and voltage generation source 310.
  • the output of NOR circuit 311 is connected to capacitor 312.
  • the clock signal CK is input to the gates of each of the transistors 314, 316, and 318 and to the NOR circuit 311.
  • the inverted clock signal XCK is input to the gates of each of the transistors 315, 317, and 319.
  • the inverted clock signal XCK is an inverted signal of the clock signal CK.
  • the non-overlap signal XXCK is input to the capacitor 313 and the NOR circuit 311.
  • the non-overlap signal XXCK can provide a non-overlap period between the on period of the clock signal CK and the on period of the inverted clock signal XCK.
  • transistor 314 turns on according to clock signal CK
  • transistor 315 turns on according to inverted clock signal XCK.
  • each of capacitors 312 and 313 is charged up via voltage generating source 310.
  • transistors 316 and 318 are alternately turned on in accordance with the clock signal CK
  • transistors 317 and 319 are alternately turned on in accordance with the inverted clock signal XCK.
  • the gate of transistor 321 is alternately switched between connection to capacitor 312 and connection to ground potential in accordance with the clock signal CK.
  • the gate of transistor 322 is alternately switched between connection to capacitor 313 and connection to ground potential in accordance with the inverted clock signal XCK.
  • a current Ic is generated in the switched capacitor 302 and output to the cascode current mirror circuit 107 in FIG. 2.
  • the drive voltage applied to the gates of each transistor 321 and 322 is boosted based on the charge accumulated in each capacitor 312 and 322, and the on-resistance of each transistor 321 and 322 is reduced.
  • a bootstrap circuit 301 is provided to drive the switched capacitor 302. This makes it possible to reduce the on-resistance of the switched capacitor 302 during switching, and to improve the accuracy of the FLL frequency.
  • the bias voltage may be any voltage, or the bias voltage may be referenced. Also, a bias voltage generated by a bootstrap replica circuit may be used.
  • FIG. 9 is a circuit diagram showing an example of the configuration of an oscillator circuit according to the sixth embodiment.
  • this oscillator circuit has a cascode current mirror circuit 407 instead of the cascode current mirror circuit 107 of the first embodiment described above.
  • this oscillator circuit has a chopper circuit 411 added to the oscillator circuit of the first embodiment described above.
  • the rest of the configuration of the oscillator circuit of the sixth embodiment is the same as the configuration of the oscillator circuit of the first embodiment described above.
  • the cascode current mirror circuit 407 is obtained by adding a chopper circuit 412 to the cascode current mirror circuit 107 of the first embodiment described above.
  • the rest of the configuration of the cascode current mirror circuit 407 of the sixth embodiment is the same as the configuration of the cascode current mirror circuit 407 of the first embodiment described above.
  • Each chopper circuit 411, 412 alternately switches the output destination of the current Ic generated by the switched capacitor 106 and the output destination of the reference current Ir. At this time, the chopper circuit 411 alternately switches these output destinations on the input side of the cascode current mirror circuit 407. The chopper circuit 412 alternately switches these output destinations on the output side of the cascode current mirror circuit 407.
  • the input terminal AP of the chopper circuit 411 is connected to the reference resistor 112, and the input terminal AN of the chopper circuit 411 is connected to the switched capacitor 106.
  • the output terminal BP of the chopper circuit 411 is connected to the connection point of the mirror transistors 125 and 127, and the output terminal BN of the chopper circuit 411 is connected to the connection point of the mirror transistors 126 and 128.
  • the input terminal AP of the chopper circuit 412 is connected to the connection point of the mirror transistors 123 and 125, and the input terminal AN of the chopper circuit 412 is connected to the connection point of the mirror transistors 124 and 126.
  • the output terminal BP of the chopper circuit 412 is connected to the gates of the mirror transistors 127 and 128, and the output terminal BN of the chopper circuit 412 is connected to the loop filter 103.
  • FIG. 10 is a circuit diagram showing a first example of a chopper circuit according to the sixth embodiment.
  • the chopper circuit includes transistors 421 to 424.
  • Each of the transistors 421 to 424 may be an N-channel field effect transistor.
  • the transistor 421 is connected between the input terminal AP and the output terminal BP of the chopper circuit.
  • the transistor 422 is connected between the input terminal AP and the output terminal BN of the chopper circuit.
  • the transistor 423 is connected between the input terminal AN and the output terminal BP of the chopper circuit.
  • the transistor 424 is connected between the input terminal AN and the output terminal BN of the chopper circuit.
  • a chopper signal CP is applied to the gates of the transistors 421 and 424, and an inverted chopper signal CPB is applied to the gates of the transistors 422 and 423.
  • the inverted chopper signal CPB is an inverted version of the chopper signal CP.
  • the chopper signal CP may be generated by dividing the frequency of the FLL output.
  • FIG. 11 is a circuit diagram showing a second example of a chopper circuit according to the sixth embodiment.
  • the chopper circuit includes transmission gates 431 to 434.
  • Each of the transmission gates 431 to 434 can use a pair of an N-channel field effect transistor and a P-channel field effect transistor.
  • the transmission gate 431 is connected between the input terminal AP and the output terminal BP of the chopper circuit.
  • the transmission gate 432 is connected between the input terminal AP and the output terminal BN of the chopper circuit.
  • the transmission gate 433 is connected between the input terminal AN and the output terminal BP of the chopper circuit.
  • the transmission gate 434 is connected between the input terminal AN and the output terminal BN of the chopper circuit.
  • a chopper signal CP is applied to the non-inverting gate of each of the transmission gate transistors 431 and 434, and an inverted chopper signal CPB is applied to the inverting gate of each of the transmission gate transistors 431 and 434.
  • a chopper signal CP is applied to the inverting gate of each of the transmission gate transistors 432 and 433, and an inverted chopper signal CPB is applied to the non-inverting gate of each of the transmission gate transistors 432 and 433.
  • FIG. 12 is a timing chart showing the chopper operation of the oscillator circuit according to the sixth embodiment.
  • the chopper signal CP can be generated, for example, by dividing the oscillation signal Sc of the oscillator 101 by 16. A non-overlapping period can be provided between the chopper signal CP and the inverted chopper signal CPB.
  • each chopper circuit 411, 412 When the chopper signal CP is turned on, the input terminal AP and output terminal BP of each chopper circuit 411, 412 are connected, and the input terminal AN and output terminal BN of each chopper circuit 411, 412 are connected.
  • the inverted chopper signal CPB When the inverted chopper signal CPB is turned on, the input terminal AP and output terminal BN of each chopper circuit 411, 412 are connected, and the input terminal AN and output terminal BP of each chopper circuit 411, 412 are connected.
  • the current Ic generated by the switched capacitor 106 and the reference current Ir generated by the reference resistor 112 flow alternately through the mirror transistors 127, 128, and the current Ic generated by the switched capacitor 106 and the reference resistor 112 can be evenly passed through each mirror transistor 127, 128.
  • chopper circuits 411, 412 are provided that alternately switch the output destination of the current Ic generated by the switched capacitor 106 and the output destination of the reference current Ir. This makes it possible to prevent mismatching of the current mirror for comparing the current Ic generated by the switched capacitor 106 with the reference current Ir generated by the reference resistor 112, and to improve the accuracy of the FLL frequency.
  • the oscillation frequency of the FLL is controlled based on current feedback.
  • an FLL whose oscillation frequency is controlled based on current feedback is applied to a solid-state imaging device.
  • FIG. 13 is a block diagram showing an example of the configuration of a solid-state imaging device to which an oscillator circuit according to the seventh embodiment is applied. Note that in this figure, blocks that operate based on a clock signal are selected from among the blocks used in the solid-state imaging device 501.
  • the solid-state imaging device 501 includes an FLL 502, frequency divider circuits 503 and 505, an AD converter 504, a logic circuit 506, and a communication interface 507.
  • the FLL 502 can be used as a clock source for the AD converter 504, the logic circuit 506, and the communication interface 507.
  • the clock frequency of the FLL 502 can be set according to the operating frequency of the communication interface 507.
  • frequency divider circuits 503 and 505 may be provided in front of the AD converter 504 and logic circuit 506, respectively, according to the operating frequencies of the AD converter 504 and logic circuit 506.
  • the FLL 502 whose oscillation frequency is controlled based on current feedback, is applied to the solid-state imaging device 501.
  • This makes it possible to increase the frequency of the clock signal used in the solid-state imaging device 501 while suppressing an increase in the power consumption of the oscillator circuit, thereby enabling higher resolution and higher frame rates to be achieved while suppressing an increase in the power consumption of the solid-state imaging device 501.
  • the FLL 502 may be adapted to operate at a higher frequency in response to an increase in the speed of the AD converter 504.
  • the bootstrap circuit 301 of the fifth embodiment described above may be applied to the FLL 502.
  • the FLL 502 whose oscillation frequency is controlled based on current feedback, is applied to the solid-state imaging device 501.
  • a PLL used in the AD converter 504 and logic circuit 506, and a PLL used in the communication interface 507 are provided in a stage subsequent to the FLL 502.
  • FIG. 14 is a block diagram showing an example of the configuration of a solid-state imaging device to which an oscillator circuit according to the eighth embodiment is applied.
  • solid-state imaging device 511 is obtained by adding PLLs 512 and 513 to solid-state imaging device 501 of the seventh embodiment described above.
  • the rest of the configuration of solid-state imaging device 511 of the eighth embodiment is the same as the configuration of solid-state imaging device 501 of the seventh embodiment described above.
  • PLL 512 is connected before the frequency divider circuits 503 and 505.
  • PLL 513 is connected before the communication interface 507.
  • the output of FLL 502 is input to frequency divider circuits 503 and 505 via PLL 512, and is divided by frequency divider circuits 503 and 505 before being input to AD converter 504 and logic circuit 506.
  • the output of FLL 502 is input to communication interface 507 via PLL 513.
  • PLLs 512 and 513 are connected after FLL 502, whose oscillation frequency is controlled based on current feedback. This makes it possible to increase the frequency of the clock signal used in solid-state imaging device 501 while stabilizing and improving the accuracy of the clock signal frequency.
  • the PLL 512 used in the AD converter 504 and the logic circuit 506, and the PLL 513 used in the communication interface 507 are provided in the subsequent stage of the FLL 502.
  • the PLL 512 used in the AD converter 504 and the logic circuit 506 is provided in the subsequent stage of the FLL 502.
  • FIG. 15 is a block diagram showing an example of the configuration of a solid-state imaging device to which an oscillator circuit according to the ninth embodiment is applied.
  • solid-state imaging device 521 is obtained by adding a PLL 512 to solid-state imaging device 501 of the seventh embodiment described above.
  • the rest of the configuration of solid-state imaging device 521 of the ninth embodiment is the same as the configuration of solid-state imaging device 501 of the seventh embodiment described above.
  • the PLL 512 is connected before the frequency divider circuits 503 and 505. At this time, the output of the PLL 502 is input to the frequency divider circuits 503 and 505 via the PLL 512, and is divided by the frequency divider circuits 503 and 505 before being input to the AD converter 504 and the logic circuit 506.
  • the PLL 512 used in the AD converter 504 and logic circuit 506 is provided after the FLL 502. This makes it possible to increase the frequency of the clock signal used in the AD converter 504 and logic circuit 506 while stabilizing the frequency of the clock signal and improving its accuracy.
  • the PLL 512 used in the AD converter 504 and the logic circuit 506 is provided after the FLL 502.
  • the PLL 513 used in the communication interface 507 is provided after the FLL 502.
  • FIG. 16 is a block diagram showing an example of the configuration of a solid-state imaging device to which an oscillator circuit according to the tenth embodiment is applied.
  • solid-state imaging device 531 is obtained by adding PLL 513 to solid-state imaging device 501 of the seventh embodiment described above.
  • the rest of the configuration of solid-state imaging device 531 of the tenth embodiment is the same as the configuration of solid-state imaging device 501 of the seventh embodiment described above.
  • PLL513 is connected in front of the communication interface 507. At this time, the output of PLL502 is input to the communication interface 507 via PLL513.
  • the PLL 513 used in the communication interface 507 is provided after the FLL 502. This makes it possible to increase the frequency of the clock signal used in the communication interface 507 while stabilizing the frequency of the clock signal and improving its accuracy.
  • the PLL 512 used in the AD converter 504 and the logic circuit 506, and the PLL 513 used in the communication interface 507 are provided after the FLL 502.
  • the PLL 514 used in the AD converter 504, the logic circuit 506, and the communication interface 507 is provided after the FLL 502.
  • FIG. 17 is a block diagram showing an example of the configuration of a solid-state imaging device to which an oscillator circuit according to the eleventh embodiment is applied.
  • solid-state imaging device 541 is obtained by adding a PLL 514 to solid-state imaging device 501 of the seventh embodiment described above.
  • the rest of the configuration of solid-state imaging device 541 of the eleventh embodiment is the same as the configuration of solid-state imaging device 501 of the seventh embodiment described above.
  • PLL514 is connected after FLL502.
  • the output of FLL502 is input to frequency divider circuits 503 and 505 via PLL514, and is input to AD converter 504 and logic circuit 506 after being divided by frequency divider circuits 503 and 505.
  • the output of FLL502 is input to communication interface 507 via PLL514.
  • the PLL 514 used in the AD converter 504, logic circuit 506, and communication interface 507 is provided after the FLL 502. This makes it possible to increase the frequency of the clock signal used in the AD converter 504, logic circuit 506, and communication interface 507 while stabilizing the frequency of the clock signal and improving its accuracy.
  • the FLL 502 whose oscillation frequency is controlled based on current feedback, is applied to the solid-state imaging device 501.
  • an FLL is used for the AD converter 504 and the logic circuit 506, and an FLL is used for the communication interface 507.
  • FIG. 18 is a block diagram showing an example of the configuration of a solid-state imaging device to which an oscillator circuit according to the twelfth embodiment is applied.
  • solid-state imaging device 551 includes FLLs 552 and 553 instead of FLL 502 of the seventh embodiment described above.
  • the rest of the configuration of solid-state imaging device 551 of the twelfth embodiment is the same as the configuration of solid-state imaging device 501 of the first embodiment described above.
  • the FLL 552 can be used as a clock source for the AD converter 504 and the logic circuit 506.
  • the FLL 553 can be used as a clock source for the communication interface 507.
  • the clock frequency of the FLL 553 can be set according to the operating frequency of the communication interface 507.
  • frequency divider circuits 503 and 505 may be provided in front of the AD converter 504 and logic circuit 506, respectively, according to the operating frequencies of the AD converter 504 and logic circuit 506.
  • the FLL 502 whose oscillation frequency is controlled based on current feedback, is applied to the solid-state imaging device 501.
  • the frequency of the FLL 502 used in the solid-state imaging device is made externally controllable.
  • FIG. 19 is a block diagram showing an example of the configuration of a solid-state imaging device to which an oscillator circuit according to the thirteenth embodiment is applied.
  • solid-state imaging device 561 is obtained by adding logic circuit 562 to solid-state imaging device 501 of the seventh embodiment described above.
  • the rest of the configuration of solid-state imaging device 561 of the thirteenth embodiment is the same as the configuration of solid-state imaging device 501 of the seventh embodiment described above.
  • the solid-state imaging device 561 is connected to the processor 563.
  • the processor 563 can receive frequency information FIM of the FLL 502. The processor 563 can then transmit to the solid-state imaging device 561 frequency adjustment information FID that adjusts the frequency of the FLL 502 in accordance with the deviation in the frequency of the FLL 502.
  • the processor 563 may be a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit).
  • the processor 563 may be a single-core processor or a multi-core processor.
  • the logic circuit 562 can adjust the frequency of the FLL 502 based on the frequency adjustment information FID transmitted from the processor 563.
  • a variable capacitance element may be provided in the FLL 502.
  • the logic circuit 562 can adjust the frequency of the FLL 502 by changing the capacitance of the variable capacitance element of the FLL 502 based on the frequency adjustment information FID.
  • the frequency of the FLL 502 used in the solid-state imaging device 561 can be adjusted from the processor 563. This makes it possible to improve the accuracy of the frequency of the clock signal used in the solid-state imaging device 561.
  • the oscillation frequency of the FLL is controlled based on current feedback.
  • an FLL is used as a source oscillation circuit of the PLL, and the frequency of the PLL can be corrected based on a detection value related to the oscillation frequency of the FLL.
  • FIG. 20 is a circuit diagram showing an example of the configuration of an oscillator circuit according to the fourteenth embodiment.
  • the oscillator circuit includes an FLL 601, a frequency divider circuit 621, an ADPLL (All Digital PLL) 611, a temperature sensor 631, a detection data input unit 641, and a parameter correction unit 651.
  • FLL 601 a frequency divider circuit 621
  • ADPLL All Digital PLL
  • the FLL 601 forms a synchronous loop based on the oscillation frequency. This synchronous loop may use current feedback or voltage feedback. For current feedback, any of the first to sixth embodiments described above may be used.
  • the FLL 601 includes an oscillator 602 and a frequency synchronization unit 603.
  • the oscillator 602 generates an oscillation signal Sc based on an oscillation operation.
  • the oscillator 602 can change the oscillation frequency fs based on voltage control.
  • the oscillator 602 may be a ring oscillator or an LC oscillator.
  • the frequency synchronization unit 603 forms a feedback loop for the oscillator 602 based on the oscillation frequency fs of the oscillator 602.
  • the frequency synchronization unit 603 in a synchronization loop using current feedback, can include a frequency-current conversion unit that converts the oscillation frequency fs of the oscillator 602 into a current.
  • the frequency synchronization unit 603 in a synchronization loop using voltage feedback, can include a frequency-voltage conversion unit that converts the oscillation frequency fs of the oscillator 602 into a voltage.
  • the frequency divider circuit 621 divides the output of the FLL 601 and inputs it to the ADPLL 611.
  • the ADPLL 611 forms a feedback loop based on phase synchronization and outputs a clock signal CLK.
  • the FLL 601 can be used as the source oscillator circuit of the ADPLL 611.
  • the clock signal CLK can be determined based on the oscillation signal Sc and a FCW (Frequency Command Word) parameter.
  • the FCW parameter can specify the ratio of the frequency of the clock signal CLK to the frequency of the oscillation signal Sc.
  • the FCW parameter can be provided from outside the ADPLL 611.
  • the ADPLL 611 includes an oscillator 612, a counter 613, a TDC (Time to Digital Converter) 614, an accumulator 615, an adder 616, and a loop filter 617.
  • TDC Time to Digital Converter
  • the oscillator 612 generates a clock signal CLK based on an oscillation operation.
  • the oscillator 612 can change the oscillation frequency based on an oscillator tuning word.
  • the oscillator 612 may be a ring oscillator or an LC oscillator.
  • the counter 613 counts up for each clock of the clock signal CLK and outputs the count to the adder 616. At this time, the counter 613 can detect the phase in units of one cycle of the clock signal CLK.
  • TDC 614 detects the phase of the clock signal CLK for less than one period and outputs it to adder 616.
  • the accumulator 615 sets a count-up value for each period of the oscillation signal Sc based on the FCW parameter, and outputs the count-up value to the adder 616. At this time, the FCW parameter corrected by the parameter correction unit 651 is input to the accumulator 615.
  • the adder 616 subtracts the output of the counter 613 and the output of the TDC 614 from the output of the accumulator 615 and outputs the result to the loop filter 617.
  • the output of the adder 616 can indicate the phase error between the oscillation signal Sc and the clock signal CLK.
  • the loop filter 617 band-limits the input to the oscillator 612, reducing the effects of quantization errors.
  • the temperature sensor 631 detects the temperature of the oscillator circuit and outputs the detection result to the detection data input unit 641.
  • the detection data input unit 641 inputs detection data related to the state of the FLL 601 to the parameter correction unit 651.
  • the state of the FLL 601 may include the power supply voltage VDD supplied to the FLL 601, the temperature of the FLL 601, and the control voltage VCT of the oscillator 602.
  • the temperature of the FLL 601 can be detected by the temperature sensor 631.
  • the detection data input unit 641 includes switches 642 to 644, an AD converter 645, and a selector 646.
  • the switches 642 to 644 may be field effect transistors.
  • Switch 642 inputs the power supply voltage VDD to AD converter 645 based on the timing specified by the control signal CNT.
  • Switch 643 inputs the control voltage VCT to AD converter 645 based on the timing specified by the control signal CNT.
  • Switch 644 inputs the detection value of temperature sensor 631 to AD converter 645 based on the timing specified by the control signal CNT.
  • the AD converter 645 converts the power supply voltage VDD, the control voltage VCT, and the detection value of the temperature sensor 631 into digital form and inputs them to the selector 646.
  • the selector 646 switches the output destination of the AD converter 645 based on the timing specified by the control signal CNT. At this time, the selector 646 inputs the AD converted value of the power supply voltage VDD to the power supply voltage correction value calculation unit 652, inputs the AD converted value of the control voltage VCT to the control voltage correction value calculation unit 653, and inputs the AD converted value of the detection value of the temperature sensor 631 to the temperature correction value calculation unit 654.
  • the parameter correction unit 651 corrects the FCW parameters based on the power supply voltage VDD, the control voltage VCT, and the detection value of the temperature sensor 631.
  • the parameter correction unit 651 includes a power supply voltage correction value calculation unit 652, a control voltage correction value calculation unit 653, a temperature correction value calculation unit 654, a correction coefficient storage unit 655, and multipliers 656 to 658.
  • the power supply voltage correction value calculation unit 652 calculates a correction value for the power supply voltage VDD based on the monitor voltage V of the power supply voltage VDD. For example, if the reference value of the monitor voltage V is V0 and the correction coefficients are ⁇ 1 , ⁇ 2 , ⁇ 3 , ..., the correction value of the power supply voltage VDD can be given by the following formula. 1+ ⁇ 1 (V-V 0 )+ ⁇ 2 (V-V 0 ) 2 + ⁇ 3 (V-V 0 ) 3 +...
  • the control voltage correction value calculation unit 653 calculates a correction value for the control voltage VCT based on the monitor voltage C of the control voltage VCT. For example, if the reference value of the monitor voltage C is C0 and the correction coefficients are ⁇ 1 , ⁇ 2 , ⁇ 3 , ..., the correction value for the control voltage VCT can be given by the following formula. 1+ ⁇ 1 (C-C 0 )+ ⁇ 2 (C-C 0 ) 2 + ⁇ 3 (C-C 0 ) 3 +...
  • the temperature correction value calculation unit 654 calculates the temperature correction value based on the detection value T of the temperature sensor 631. For example, if the reference value of the detection value T of the temperature sensor 631 is T 0 and the correction coefficients are ⁇ 1 , ⁇ 2 , ⁇ 3 , ..., the temperature correction value can be given by the following formula. 1+ ⁇ 1 (T-T 0 )+ ⁇ 2 (T-T 0 ) 2 + ⁇ 3 (T-T 0 ) 3 +...
  • the correction coefficient storage unit 655 stores the reference values V 0 , C 0 , T 0 and the correction coefficients ⁇ 1 , ⁇ 2 , ⁇ 3 , . . . , ⁇ 1 , ⁇ 2 , ⁇ 3 , . . . , ⁇ 1 , ⁇ 2 , ⁇ 3 , . . . , ⁇ 1 , ⁇ 2 , ⁇ 3 , . . . .
  • the correction coefficients ⁇ 1 , ⁇ 2 , ⁇ 3 , ... can be set to have the inverse characteristic of the frequency fluctuation with respect to the fluctuation of the power supply voltage VDD.
  • the correction coefficients ⁇ 1 , ⁇ 2 , ⁇ 3 , ... can be set to have the inverse characteristic of the frequency fluctuation with respect to the fluctuation of the control voltage VCT.
  • the correction coefficients ⁇ 1 , ⁇ 2 , ⁇ 3 , ... can be set to have the inverse characteristic of the frequency fluctuation with respect to the fluctuation of the temperature.
  • Multiplier 656 multiplies the FCW parameter by the correction value calculated by temperature correction value calculation unit 654 and outputs the result to multiplier 657.
  • Multiplier 657 multiplies the correction value calculated by control voltage correction value calculation unit 653 by the output of multiplier 656 and outputs the result to multiplier 658.
  • the multiplier 658 multiplies the correction value calculated by the power supply voltage correction value calculation unit 652 by the output FCW parameter of the multiplier 657 and outputs the result to the accumulator 615.
  • Figure 21 is a diagram showing the relationship between the operating environment and the oscillation frequency of the oscillator circuit according to the fourteenth embodiment.
  • a shows the relationship between the detection value of the temperature sensor 631, the power supply voltage VDD, and the frequency of the oscillation signal Sc for the oscillation signal Sc of the oscillator 602 when there is no frequency synchronization unit 603.
  • b shows the relationship between the detection value of the temperature sensor 631, the power supply voltage VDD, the control voltage VCT, and the frequency of the oscillation signal Sc for the oscillation signal Sc of the FLL 601.
  • c shows the relationship between the detection value of the temperature sensor 631, the power supply voltage VDD, the control voltage VCT, and the frequency of the clock signal CLK for the clock signal CLK of the ADPLL 611.
  • the frequency of the oscillation signal Sc of the oscillator 602 fluctuates greatly in accordance with fluctuations in the ambient temperature of the oscillator 602 and the power supply voltage VDD.
  • the oscillation signal Sc of the FLL 601 is suppressed in frequency fluctuation in response to fluctuations in the ambient temperature of the FLL 601 and in the power supply voltage VDD.
  • the frequency of the clock signal CLK of the ADPLL 611 is maintained almost constant despite fluctuations in the ambient temperature of the FLL 601, the power supply voltage VDD, and the control voltage VCT.
  • the FLL 601 is used as the source oscillator circuit of the ADPLL 611, and the clock frequency of the ADPLL 611 can be corrected based on a detection value related to the oscillation frequency fs of the FLL 601. This makes it possible to stabilize the clock frequency of the clock signal CLK while responding to fluctuations in the operating environment of the oscillator circuit.
  • the range of the correction amount by the parameter correction unit 651 can be made smaller than when the oscillator 602 is used as the source oscillator circuit of the ADPLL 611, and the clock frequency of the ADPLL 611 can be stabilized.
  • the FLL 601 is used as the source oscillation circuit of the ADPLL 611, and the clock frequency of the ADPLL 611 can be corrected based on a detection value related to the oscillation frequency fs of the FLL 601.
  • an LC oscillator is used for the oscillator 602 of the FLL 601 used as the source oscillation circuit of the ADPLL 611.
  • FIG. 22 is a circuit diagram showing an example of the configuration of an oscillator circuit according to the fifteenth embodiment.
  • the oscillator 602 includes an LC oscillator 702.
  • the LC oscillator 702 is obtained by adding varactors 751 and 752 to the LC oscillator in FIG. 4.
  • the gate capacitance of a field effect transistor can be used as the variable capacitance of each of the varactors 751 and 752.
  • the varactor 751 is connected between the low-pass filter 714 and one end of the capacitor 142
  • the varactor 752 is connected between the low-pass filter 714 and the other end of the capacitor 142.
  • a power supply voltage VDD may be applied to the center tap of the inductor 141.
  • the frequency synchronization unit 603 includes a frequency-voltage conversion unit 701 and a frequency division circuit 703.
  • the frequency-voltage conversion unit 701 generates a control voltage VCT that corresponds to the oscillation frequency fs of the LC oscillator 702.
  • the frequency-voltage conversion unit 701 includes a switched capacitor 712, an amplifier 713, and a low-pass filter 714.
  • the amplifier 713 is connected to the rear of the switched capacitor 712
  • the low-pass filter 714 is connected to the rear of the amplifier 713
  • the LC oscillator 702 is connected to the rear of the low-pass filter 714.
  • the switched capacitor 712 generates a voltage Vs according to the oscillation frequency fs of the LC oscillator 702 based on a switching operation.
  • the switched capacitor 712 includes transistors 721 and 722, a resistor 724, and capacitors 723 and 725.
  • the transistors 721 and 722 may be P-channel field effect transistors.
  • Transistors 721 and 722 are connected in series with each other, and a capacitor 723 is connected to their connection point. Each of transistors 721 and 722 is switched based on the output of frequency divider circuit 703. Resistor 724 and capacitor 725 are connected in parallel with each other, and the parallel circuit is connected between transistor 722 and ground potential.
  • each of the transistors 721, 722 and the capacitor 723 can be regarded as the impedance of the resistor R, and a voltage Vs corresponding to the oscillation frequency fs of the LC oscillator 702 is generated as the divided voltage of the resistor R and resistor 724 determined by each of the transistors 721, 722 and the capacitor 723.
  • Amplifier 713 includes differential amplifier 731 and resistors 732 and 733. Resistors 732 and 733 are connected in series with each other, and one input terminal of differential amplifier 731 is connected to the connection point between them. At this time, resistors 732 and 733 can generate a reference voltage Vr and input it to one input terminal of differential amplifier 731. Low-pass filter 714 is connected to the output terminal of amplifier 713.
  • differential amplifier 731 compares voltage Vs generated by switched capacitor 712 with reference voltage Vr, and outputs the difference between them to low-pass filter 714.
  • Low-pass filter 714 extracts the low-frequency components of the output of amplifier 713 and outputs it as a control voltage VCT for LC oscillator 702.
  • Low-pass filter 714 includes resistor 741 and capacitor 742. Resistor 741 is connected between low-pass filter 714 and LC oscillator 702. Capacitor 742 is connected between the connection point of resistor 741 and LC oscillator 702 and ground potential. Low-pass filter 714 also inputs control voltage VCT to switch 643 via buffer 705.
  • the frequency divider circuit 703 divides the output of the LC oscillator 702 and inputs it to the switched capacitor 712. In this case, the frequency divider circuit 703 can have two feedback loops according to the differential output of the LC oscillator 702.
  • Figure 23 is a diagram showing the state of each part during operation of the oscillator circuit according to the fifteenth embodiment.
  • a in the figure shows the relationship between the oscillation frequency fs/N of the LC oscillator 702 when divided by N by the frequency divider circuit 703 and the voltage Vs generated by the switched capacitor 712.
  • b in the figure shows the relationship between the control voltage VCT output from the frequency voltage converter 701 and time t.
  • c in the figure shows the relationship between the control voltage VCT output from the frequency voltage converter 701 and the oscillation frequency fs of the LC oscillator 702.
  • d in the figure shows the relationship between the waveform (amplitude V) of the oscillation signal of the LC oscillator 702 and time t.
  • e in the figure shows the relationship between the oscillation frequency fs of the LC oscillator 702 and time t.
  • Differential amplifier 731 generates a differential voltage between voltage Vs generated by switched capacitor 712 and reference voltage Vr, and outputs it to low-pass filter 714.
  • Low-pass filter 714 extracts the low-frequency components of the output of differential amplifier 731 to generate control voltage VCT, which is output to LC oscillator 702.
  • control voltage VCT is applied to varactors 751 and 752.
  • the capacitance of varactors 751 and 752 is changed based on control voltage VCT, and the oscillation frequency fs of LC oscillator 702 changes.
  • Vs0 is not equal to Vr, so the DC signal obtained by amplifying the difference voltage moves in the direction of lowering VCT.
  • Fs increases, approaching f1, and the frequency divider circuit approaches f1/N.
  • fs/N increases, the switched capacitor operates to approach Vs1.
  • Vs0 and Vr become equal, VCT becomes Vc1 and stabilizes, and as a result, fs also stabilizes at f1.
  • the LC oscillator 702 is frequency-synchronized as the source oscillation circuit of the ADPLL 611 to provide a stable fs, and the clock frequency of the ADPLL 611 can be corrected based on a detection value related to the oscillation frequency fs of the FLL 601. This makes it possible to stabilize the clock frequency of the clock signal CLK against variations in the characteristics of the LC oscillator 702, while also contributing to stabilizing the clock frequency of the clock signal CLK against variations in the operation of the frequency-to-voltage conversion unit 701.
  • ADPLL611 can be operated as a high-pass filter based on the loop characteristics of ADPLL611. This makes it possible to suppress the effects of low-frequency flicker noise generated by FLL601, and to suppress deterioration of the frequency accuracy of the clock signal CLK.
  • the temperature characteristics can be suppressed even when a low-Q inductor is used for the LC oscillator702.
  • control voltage correction value calculation unit 653 it is possible to suppress deterioration in the frequency accuracy of the clock signal CLK even when the control voltage VCT exceeds the adjustment range.
  • a power supply voltage correction value calculation unit 652 and a temperature correction value calculation unit 654 are provided. This makes it possible to suppress deterioration in the frequency accuracy of the clock signal CLK even when the power supply voltage and ambient temperature of the FLL 601 fluctuate and the operation of the switched capacitor 712 and amplifier 713 varies.
  • an LC oscillator is used for the oscillator 602 of the FLL 601 used as the source oscillation circuit of the ADPLL 611.
  • a ring oscillator is used for the oscillator 602 of the FLL 601 used as the source oscillation circuit of the ADPLL 611.
  • FIG. 24 is a circuit diagram showing an example of the configuration of an oscillator circuit according to the sixteenth embodiment.
  • this oscillator circuit includes a ring oscillator 802, a transistor 803, and a buffer 804 instead of the LC oscillator 702 of the fifteenth embodiment described above.
  • the rest of the configuration of the oscillator circuit of the sixteenth embodiment is the same as that of the oscillator circuit of the fifteenth embodiment described above.
  • the ring oscillator 802 can be configured similarly to the ring oscillator in FIG. 3.
  • the ring oscillator 802 is connected to the divider circuit 704 via a buffer 804.
  • Transistor 803 controls the tail current of each inverter 131 used in ring oscillator 802.
  • An N-channel field effect transistor can be used as transistor 803.
  • Transistor 803 is connected between the low-voltage power supply terminal of each inverter 131 and ground potential.
  • a control voltage VCT is input to the gate of transistor 803. At this time, control voltage VCT adjusts the current flowing through transistor 803, and can adjust the oscillation frequency of ring oscillator 802.
  • the ring oscillator 802 is frequency-synchronized as the source oscillation circuit of the ADPLL 611 to provide a stable fs, and the clock frequency of the ADPLL 611 can be corrected based on a detection value related to the oscillation frequency fs of the FLL 801. This makes it possible to stabilize the clock frequency of the clock signal CLK against variations in the characteristics of the ring oscillator 802, while also contributing to stabilizing the clock frequency of the clock signal CLK against variations in the operation of the frequency-to-voltage conversion unit 701.
  • the FLL 601 is used as the source oscillation circuit of the ADPLL 611, and the clock frequency of the ADPLL 611 can be corrected based on a detection value related to the oscillation frequency fs of the FLL 601.
  • an LC oscillator is used as the source oscillation circuit of the ADPLL 611, and the frequency of the ADPLL 611 can be corrected based on a detection value related to the oscillation frequency of the LC oscillator.
  • FIG. 25 is a circuit diagram showing an example of the configuration of an oscillator circuit according to the seventeenth embodiment.
  • this oscillator circuit includes an LC oscillator 902 and a frequency-voltage converter 901 instead of the frequency-voltage converter 701 of the fifteenth embodiment described above.
  • the rest of the configuration of the oscillator circuit of the seventeenth embodiment is the same as the configuration of the oscillator circuit of the fifteenth embodiment described above.
  • the LC oscillator 902 is the same as the LC oscillator 702 of the fifteenth embodiment described above except that the varactors 751 and 752 have been removed.
  • the rest of the configuration of the LC oscillator 902 of the seventeenth embodiment is the same as the configuration of the LC oscillator 702 of the fifteenth embodiment described above.
  • the frequency-voltage conversion unit 901 includes an amplifier 913 instead of the amplifier 713 of the fifteenth embodiment described above.
  • the rest of the configuration of the frequency-voltage conversion unit 901 of the seventeenth embodiment is the same as the configuration of the frequency-voltage conversion unit 701 of the fifteenth embodiment described above.
  • a switched capacitor 712 is connected in front of the amplifier 913, and a low-pass filter 714 is connected in the rear of the amplifier 913.
  • the LC oscillator 702 is connected in the rear of the low-pass filter 714, but in this 17th embodiment, the LC oscillator 702 is not connected in the rear of the low-pass filter 714. Therefore, in the above-mentioned 15th embodiment, the FLL 601 is used as the source oscillation circuit of the ADPLL 611, but in this 17th embodiment, the LC oscillator 902 is used as the source oscillation circuit of the ADPLL 611.
  • the amplifier 913 includes a voltage follower circuit 914.
  • the voltage Vs generated by the switched capacitor 712 is input to the low-pass filter 714 via the voltage follower circuit 914.
  • the LC oscillator 902 is used as the source oscillation circuit of the ADPLL 611, and the frequency of the ADPLL 611 can be corrected based on a detection value related to the oscillation frequency of the LC oscillator 902. This makes it possible to stabilize the clock frequency of the clock signal CLK using the LC oscillator 902 as the source oscillation circuit of the ADPLL 611 while responding to fluctuations in the operating environment of the oscillation circuit.
  • the LC oscillator 902 is used as the source oscillation circuit of the ADPLL 611, and the frequency of the ADPLL 611 can be corrected based on a detection value related to the oscillation frequency of the LC oscillator 902.
  • a ring oscillator 802 may be used as the source oscillation circuit of the ADPLL 611 instead of the LC oscillator 902.
  • the oscillation frequency of the FLL is controlled based on current feedback.
  • substrates on which a solid-state imaging device having a pixel array section in which pixels are arranged in a matrix are formed are laminated.
  • FIG. 26 is a perspective view showing an example of a stack of a solid-state imaging device according to the 18th embodiment.
  • the solid-state imaging device includes semiconductor substrates 921 and 922.
  • Semiconductor substrate 922 is stacked on semiconductor substrate 921.
  • the material of semiconductor substrates 921 and 922 may be Si, InGaAs, or InP.
  • a pixel array section 923 is formed on the semiconductor substrate 922.
  • pixels 931 are arranged in a matrix in the row and column directions.
  • Pad electrodes 932 and via electrodes 933 are formed around the periphery of the pixel array section 923.
  • the via electrodes 933 penetrate the semiconductor substrate 922 and can electrically connect the semiconductor substrates 921 and 922 to each other.
  • a peripheral circuit 924 is formed on the semiconductor substrate 921.
  • a column readout circuit 925, a column ADC 926, a communication interface 927, and an oscillation circuit 928 are formed in the peripheral circuit 924.
  • the column readout circuit 925 and the column ADC 926 may be formed to correspond to positions on both sides of the pixel array section 923 in the column direction.
  • the oscillation circuit 928 may use any of the configurations of the first to seventeenth embodiments described above.
  • the semiconductor substrate 922 on which the pixel array section 923 is formed is stacked on the semiconductor substrate 921 on which the peripheral circuit 924 is formed. This makes it possible to increase the sensitivity of the solid-state imaging device while suppressing an increase in the mounting area of the semiconductor chip on which the solid-state imaging device is formed.
  • the oscillator circuit was applied to a solid-state imaging device, but the oscillator circuit can be applied to any circuit, such as an integrated circuit, as long as it operates based on a clock signal.
  • the oscillator circuit may be used as a reference clock source for the integrated circuit.
  • the oscillator circuit may be used as a reference clock source for a processor, a communication device, an AD converter, a logic circuit, an image processing circuit, a display device, etc.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
  • FIG. 27 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps.
  • radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, or characters on the road surface based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an Advanced Driver Assistance System (ADAS), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also perform cooperative control for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on the driver's operation, by controlling the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040.
  • the microcomputer 12051 can also output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the outside-vehicle information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside-vehicle information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 28 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 28 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for detecting phase differences.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by forcibly decelerating or steering to avoid a collision via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the captured image of the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology disclosed herein can be applied to the microcomputer 12051, the in-vehicle network I/F 12053, the display unit 12062, the imaging unit 12031, and other components of the configuration described above.
  • the above-mentioned oscillator circuit can be applied to the microcomputer 12051, the in-vehicle network I/F 12053, the display unit 12062, and the imaging unit 12031.
  • the above-described embodiment shows an example for realizing the present technology, and there is a corresponding relationship between the matters in the embodiment and the matters specifying the invention in the claims. Similarly, there is a corresponding relationship between the matters specifying the invention in the claims and the matters in the embodiment of the present technology that have the same name.
  • the present technology is not limited to the embodiment, and can be realized by making various modifications to the embodiment without departing from the gist of the technology.
  • the effects described in this specification are merely examples and are not limiting, and other effects may also be present.
  • the present technology can also be configured as follows. (1) an oscillator; a current feedback section that configures a feedback loop for the oscillator based on the current into which the oscillation frequency of the oscillator is converted. (2)
  • the current feedback section is a frequency-current converter that converts an oscillation frequency of the oscillator into a current;
  • the oscillation circuit according to (1) further comprising a differential current generating unit that generates a differential current between the current generated by the frequency-to-current converting unit and a reference current.
  • the switched capacitor includes a variable capacitance element.
  • (9) a reference resistor used to generate the reference current;
  • the oscillation circuit according to (8) further comprising a diode-connected transistor connected in series with the reference resistor and having characteristics equivalent to a diode-connected mirror transistor in the current mirror circuit.
  • (12) The oscillator circuit according to any one of (1) to (11) above, which is used as a reference clock source for an integrated circuit.
  • the oscillator circuit according to (12) above which is integrated on a semiconductor chip on which the integrated circuit is formed.
  • the oscillator is an LC oscillator or a ring oscillator.
  • the frequency synchronization unit includes a frequency-voltage conversion unit that generates a control voltage according to an oscillation frequency of the oscillator.
  • the frequency-voltage conversion unit is a switched capacitor for generating a voltage according to an oscillation frequency of the oscillator; an amplifier that generates a difference between a voltage generated by the switched capacitor and a reference voltage;
  • the parameter correction unit a power supply voltage correction value calculation unit that calculates a correction value for a power supply voltage of the frequency synchronization unit; a control voltage correction value calculation unit that calculates a correction value of a control voltage of the oscillator; a temperature correction value calculation unit that calculates a correction value for the temperature of the frequency synchronization unit;
  • an oscillator (20) an oscillator; A PLL (Phase Locked Loop) connected to the rear stage of the oscillator; a frequency-to-voltage converter that generates a voltage according to an oscillation frequency of the oscillator; a parameter correction unit that corrects a parameter used to control the PLL based on the voltage generated by the frequency-to-voltage conversion unit.
  • a PLL Phase Locked Loop

Landscapes

  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

フィードバックループが用いられた発振回路の動作の制約を緩和可能とする。　発振回路は、発振器と、発振器の発振周波数が変換された電流に基づいて、発振器に対する帰還ループを構成する電流帰還部とを備える。電流帰還部は、記発振器の発振周波数を電流に変換する周波数電流変換部と、周波数電流変換部で生成された電流と参照電流との差分電流を生成する差分電流生成部とを備えてもよい。周波数電流変換部は、発振周波数に応じた電流を生成するスイッチトキャパシタを備えてもよい。発振器は、ＬＣ発振器またはリングオシレータでもよい。

Description

発振回路
　本技術は、発振回路に関する。詳しくは、本技術は、周波数同期ループ（ＦＬＬ：Frequency Locked Loop）に基づいて発振周波数を安定化可能な発振回路に関する。
　ＬＣ発振器やリングオシレータなどの様々な発振器がクロックなどの発生に用いられる。ここで、発振器の発振周波数の安定化のためにＰＬＬ（Phase Locked Loop）が用いられることがある（例えば、特許文献１参照）。
特開２０２０－１６７５２７号公報
　しかしながら、ＰＬＬを用いた発振周波数の安定化では、消費電力が増大する・チップ面積が増大する・基準発振信号源を別に用意する必要があるなどのデメリットがあり、より単純化された周波数安定化の手法が検討されている。しかし、より単純化したシステムでの発振器の使用条件などによっては、発振周波数に制約が生じる、発振周波数が不安定になるなどのおそれがあった。
　本技術はこのような状況に鑑みて生み出されたものであり、フィードバックループが用いられた発振回路の動作の制約を緩和可能とすることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、発振器と、前記発振器の発振周波数が変換された電流に基づいて、前記発振器に対する帰還ループを構成する電流帰還部とを備える発振回路である。これにより、発振器の発振周波数に応じた電圧の比較を伴うことなく、発振器に対する帰還ループが構成されるという作用をもたらす。
　また、第１の側面において、前記電流帰還部は、前記発振器の発振周波数を電流に変換する周波数電流変換部と、前記周波数電流変換部で生成された電流と参照電流との差分電流を生成する差分電流生成部とを備えてもよい。これにより、発振器の発振周波数の増減がインピーダンスの増減に変換されるという作用をもたらす。
　また、第１の側面において、前記周波数電流変換部は、前記発振周波数に応じた電流を生成するスイッチトキャパシタを備えてもよい。これにより、スイッチング動作に基づいて、発振器の発振周波数が電流に変換されるという作用をもたらす。
　また、第１の側面において、前記スイッチトキャパシタは可変容量素子を備えてもよい。これにより、スイッチトキャパシタを用いた周波数調整が実現されるという作用をもたらす。
　また、第１の側面において、前記差分電流生成部は、前記スイッチトキャパシタで生成された電流と前記参照電流とを入力とするカスコードカレントミラー回路を備えてもよい。これにより、発振器の発振周波数のインピーダンス変換に基づいて差分電流が生成されるという作用をもたらす。
　また、第１の側面において、前記参照電流の生成に用いられる参照抵抗と、前記スイッチトキャパシタに直列に接続され、前記参照抵抗と温度特性が異なる補償抵抗とをさらに備えてもよい。これにより、ＦＬＬの温度特性が補償されるという作用をもたらす。
　また、第１の側面において、前記スイッチトキャパシタで生成された電流の出力先および前記参照電流の出力先を交互に切り替えるチョッパ回路をさらに備えてもよい。これにより、スイッチング動作に基づいて、カレントミラーに用いられるミラートランジスタ間のミスマッチが解消されるという作用をもたらす。
　また、第１の側面において、前記差分電流生成部は、前記スイッチトキャパシタで生成された電流を入力とするカレントミラー回路を備えてもよい。これにより、発振器の発振周波数のインピーダンス変換に基づいて差分電流が生成されるという作用をもたらす。
　また、第１の側面において、前記参照電流の生成に用いられる参照抵抗と、前記参照抵抗に直列に接続され、前記カレントミラー回路においてダイオード接続されたミラートランジスタと同等の特性を持つダイオード接続トランジスタとをさらに備えてもよい。これにより、参照電流の電流経路と、カレントミラー回路のミラートランジスタに流れる電流の電流経路とでインピーダンスが揃えられるという作用をもたらす。
　また、第１の側面において、前記カレントミラー回路のミラートランジスタに直列に接続され、前記参照抵抗と温度特性が異なる補償抵抗をさらに備えてもよい。これにより、ＦＬＬの温度特性が補償されるという作用をもたらす。
　また、第１の側面において、前記スイッチトキャパシタのスイッチングに用いられるブートストラップ回路をさらに備えてもよい。これにより、スイッチトキャパシタのスイッチング時のオン抵抗が低下されるという作用をもたらす。
　また、第１の側面において、集積回路の基準クロック源として用いられてもよい。これにより、クロックに基づいて動作する集積回路の動作が安定化されるという作用をもたらす。
　また、第１の側面において、前記集積回路が形成される半導体チップに集積化されてもよい。これにより、集積回路にクロックを供給する外部発振器が不要になるという作用をもたらす。
　また、第１の側面において、前記発振器は、ＬＣ発振器またはリングオシレータでもよい。これにより、ＰＬＬを用いた帰還型発振回路が構成されるという作用をもたらす。
　また、第２の側面は、発振器と、前記発振器の発振周波数に基づいて、前記発振器に対する帰還ループを構成する周波数同期部と、前記発振器の後段に接続されたＰＬＬ（Phase Locked Loop）とを備える発振回路である。これにより、ＰＬＬの前段に接続される発振器の発振周波数が安定化されるという作用をもたらす。
　また、第２の側面において、前記周波数同期部は、前記発振器の発振周波数に応じた制御電圧を生成する周波数電圧変換部を備えてもよい。これにより、発振器の発振周波数に基づいて発振器の発振周波数が制御されるという作用をもたらす。
　また、第２の側面において、前記周波数電圧変換部は、前記発振器の発振周波数に応じた電圧を生成するスイッチトキャパシタと、前記スイッチトキャパシタで生成された電圧と参照電圧との差分を生成するアンプと、前記アンプの出力から低域成分を抽出するローパスフィルタとを備えてもよい。これにより、発振器の発振周波数に基づいて発振器の発振周波数の制御に用いられる制御電圧が生成されるという作用をもたらす。
　また、第２の側面において、前記周波数同期部から出力される前記発振器の制御電圧の検知結果に基づいて、前記ＰＬＬの制御に用いられるパラメータを補正するパラメータ補正部をさらに備えてもよい。これにより、ＦＬＬに基づいて発振器の発振周波数を安定化させつつ、発振器の後段に接続されるＰＬＬの動作周波数が安定化されるという作用をもたらす。
　また、第２の側面において、前記パラメータ補正部は、前記周波数同期部の電源電圧の補正値を算出する電源電圧補正値算出部と、前記発振器の制御電圧の補正値を算出する制御電圧補正値算出部と、前記周波数同期部の温度の補正値を算出する温度補正値算出部とを備え、前記電源電圧の補正値、前記制御電圧の補正値および前記温度の補正値に基づいて、前記パラメータを補正してもよい。これにより、ＦＬＬに基づいて発振器の発振周波数を安定化させつつ、ＦＬＬの動作環境に応じてＰＬＬの動作周波数が安定化されるという作用をもたらす。
　また、第３の側面は、発振器と、前記発振器の後段に接続されたＰＬＬ（Phase Locked Loop）と、前記発振器の発振周波数に応じた電圧を生成する周波数電圧変換部と、前記周波数電圧変換部で生成された電圧に基づいて、前記ＰＬＬの制御に用いられるパラメータを補正するパラメータ補正部とを備える発振回路である。これにより、発振器をＰＬＬの源発振回路として用いつつ、ＰＬＬの動作周波数が安定化されるという作用をもたらす。
第１の実施の形態に係る発振回路の構成例を示すブロック図である。 第１の実施の形態に係る発振回路の構成例を示す回路図である。 第１の実施の形態に係る発振器の第１の例を示す回路図である。 第１の実施の形態に係る発振器の第２の例を示す回路図である。 第２の実施の形態に係る発振回路の構成例を示す回路図である。 第３の実施の形態に係る発振回路の構成例を示す回路図である。 第４の実施の形態に係る発振回路の構成例を示す回路図である。 第５の実施の形態に係る発振回路の構成例を示す回路図である。 第６の実施の形態に係る発振回路の構成例を示す回路図である。 第６の実施の形態に係るチョッパ回路の第１の例を示す回路図である。 第６の実施の形態に係るチョッパ回路の第２の例を示す回路図である。 第６の実施の形態に係る発振回路のチョッパ動作を示すタイミングチャートである。 第７の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。 第８の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。 第９の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。 第１０の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。 第１１の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。 第１２の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。 第１３の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。 第１４の実施の形態に係る発振回路の構成例を示すブロック図である。 第１４の実施の形態に係る発振回路の動作環境と発振周波数との関係を示す図である。 第１５の実施の形態に係る発振回路の構成例を示す回路図である。 第１５の実施の形態に係る発振回路の動作時の各部の状態を示す図である。 第１６の実施の形態に係る発振回路の構成例を示す回路図である。 第１７の実施の形態に係る発振回路の構成例を示す回路図である。 第１８の実施の形態に係る固体撮像装置の積層例を示す斜視図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（ＦＬＬにおいて参照電流との比較結果に基づいて電流帰還を実施する例）
　２．第２の実施の形態（参照電流との比較結果に基づいて電流帰還が実施されるＦＬＬの温度補償を行う例）
　３．第３の実施の形態（ＦＬＬにおいて参照電流との比較を行うことなく電流帰還を実施する例）
　４．第４の実施の形態（参照電流との比較を行うことなく電流帰還が実施されるＦＬＬの温度補償を行う例）
　５．第５の実施の形態（スイッチトキャパシタのスイッチングにブートストラップ回路を用いる例）
　６．第６の実施の形態（スイッチトキャパシタで生成された電流の出力先および参照電流の出力先を交互に切り替える例）
　７．第７の実施の形態（ＦＬＬを固体撮像装置に適用した例）
　８．第８の実施の形態（ＡＤコンバータおよびロジック回路に用いられるＰＬＬと、通信インタフェ－スに用いられるＰＬＬとをＦＬＬの後段に設けた例）
　９．第９の実施の形態（ＡＤコンバータおよびロジック回路に用いられるＰＬＬをＦＬＬの後段に設けた例）
　１０．第１０の実施の形態（通信インタフェ－スに用いられるＰＬＬをＦＬＬの後段に設けた例）
　１１．第１１の実施の形態（ＡＤコンバータ、ロジック回路および通信インタフェ－スに用いられるＰＬＬをＦＬＬの後段に設けた例）
　１２．第１２の実施の形態（ＡＤコンバータおよびロジック回路に用いられるＦＬＬと、通信インタフェ－スに用いられるＦＬＬとを設けた例）
　１３．第１３の実施の形態（固体撮像装置に用いられるＦＬＬの周波数を外部制御可能とした例）
　１４．第１４の実施の形態（ＰＬＬの源発振回路としてＦＬＬを用いた上で、ＦＬＬの発振周波数に関係する検出値に基づいて、ＰＬＬの周波数を補正可能とした例）
　１５．第１５の実施の形態（ＰＬＬの源発振回路として用いられるＦＬＬの発振器にＬＣ発振器を用いた例）
　１６．第１６の実施の形態（ＰＬＬの源発振回路として用いられるＦＬＬの発振器にリングオシレータを用いた例）
　１７．第１７の実施の形態（ＰＬＬの源発振回路としてＬＣ発振器を用いた上で、ＬＣ発振器の発振周波数に関係する検出値に基づいて、ＰＬＬの周波数を補正可能とした例）
　１８．第１８の実施の形態（固体撮像装置が形成される基板を積層化した例）
　１９．移動体への応用例
　＜１．第１の実施の形態＞
　図１は、第１の実施の形態に係る発振回路の構成例を示すブロック図である。
　同図において、発振回路は、発振器１０１、電流帰還部１０２およびループフィルタ１０３を備える。このとき、発振回路は、ＦＬＬとして動作することができる。
　発振器１０１は、発振動作に基づいて発振信号Ｓｃを生成する。発振器１０１は、電圧制御に基づいて発振周波数ｆｓを変化させることができる。発振器１０１は、リングオシレータでもよいし、ＬＣ発振器でもよい。
　電流帰還部１０２は、発振器１０１の発振周波数ｆｓが変換された電流Ｉｃに基づいて、発振器１０１に対する帰還ループを構成する。電流帰還部１０２は、周波数電流変換部１０４および差分電流生成部１０５を備える。
　周波数電流変換部１０４は、発振器１０１の発振周波数ｆｓを電流Ｉｃに変換する。周波数電流変換部１０４は、発振器１０１の発振周波数ｆｓに応じた電流Ｉｃを生成するスイッチトキャパシタを備えてもよい。なお、発振器１０１の発振周波数ｆｓは分周されてもよい。
　差分電流生成部１０５は、周波数電流変換部１０４で生成された電流Ｉｃと参照電流Ｉｒとの差分電流Ｉｓを生成する。差分電流生成部１０５は、スイッチトキャパシタで生成された電流Ｉｃと参照電流Ｉｒとを入力とするカスコードカレントミラー回路を備えてもよいし、スイッチトキャパシタで生成された電流Ｉｃを入力とするカレントミラー回路を備えてもよい。
　ループフィルタ１０３は、電流帰還部１０２から出力された差分電流Ｉｓに応じた制御電圧を発振器１０１に印加する。
　図２は、第１の実施の形態に係る発振回路の構成例を示す回路図である。
　同図において、電流帰還部１０２は、スイッチトキャパシタ１０６、カスコードカレントミラー回路１０７、電流源１１１および参照抵抗１１２を備える。
　スイッチトキャパシタ１０６は、スイッチング動作に基づいて、発振器１０１の発振周波数ｆｓに応じた電流Ｉｃを生成する。スイッチトキャパシタ１０６は、スイッチ１１３、１１４およびキャパシタ１１５を備える。
　スイッチ１１３、１１４は、互いに直列に接続され、その接続点にはキャパシタ１１５が接続される。各スイッチ１１３、１１４は、発振器１０１の発振周波数ｆｓに基づいてスイッチングされる。このとき、各スイッチ１１３、１１４のスイッチングは、互いに逆位相に設定される。スイッチ１１３、１１４は、電界効果トランジスタでもよい。スイッチトキャパシタ１０６は、電流源１１１に対して参照抵抗１１２に並列に接続される。スイッチトキャパシタ１０６は、発振器１０１の発振周波数ｆｓに応じた電流Ｉｃをカスコードカレントミラー回路１０７に出力する。
　参照抵抗１１２は、電流源１１１から供給される電流に基づいて参照電流Ｉｒを生成し、カスコードカレントミラー回路１０７に出力する。
　カスコードカレントミラー回路１０７は、スイッチトキャパシタ１０６で生成された電流Ｉｃと参照電流Ｉｒとを入力とし、それらの差分電流Ｉｓを生成する。カスコードカレントミラー回路１０７は、ミラートランジスタ１２３から１２８および電流源１２１、１２２を備える。ミラートランジスタ１２３、１２４はＰチャンネル電界効果トランジスタ、ミラートランジスタ１２５から１２８はＮチャンネル電界効果トランジスタを用いてもよい。
　電流源１２１およびミラートランジスタ１２３、１２５、１２７は、順次直列に接続され、電流源１２２およびミラートランジスタ１２４、１２６、１２８は、順次直列に接続される。ミラートランジスタ１２３、１２４のゲートには、バイアス電圧Ｖｂ１が入力され、ミラートランジスタ１２５、１２６のゲートには、バイアス電圧Ｖｂ２が入力される。ミラートランジスタ１２７、１２８の各ゲートは、ミラートランジスタ１２３、１２５の接続点に接続される。ミラートランジスタ１２５、１２７の接続点は、参照抵抗１１２に接続される。ミラートランジスタ１２６、１２８の接続点は、スイッチトキャパシタ１０６に接続される。ミラートランジスタ１２４、１２６の接続点は、ループフィルタ１０３に接続される。
　スイッチトキャパシタ１０６において、スイッチ１１３がオン、スイッチ１１４がオフすると、スイッチ１１３を介して電流源１１１からキャパシタ１１５に電流が供給され、キャパシタ１１５に電荷が蓄積される。スイッチ１１３がオフ、スイッチ１１４がオンすると、キャパシタ１１５に蓄積された電荷がスイッチ１１４を介して放電され、スイッチトキャパシタ１０６で生成された電流Ｉｃがミラートランジスタ１２８に供給される。ここで、発振器１０１の発振周波数ｆｓが増大すると、キャパシタ１１５に蓄積された電荷の放電回数が増大し、スイッチトキャパシタ１０６で生成される電流Ｉｃが増大する。このとき、スイッチトキャパシタ１０６は、抵抗Ｒのインピーダンスとみなすことができ、キャパシタ１１５の容量値をＣとすると、スイッチトキャパシタ１０６の抵抗Ｒは、１／（ｆｓ・Ｃ）という式で与えることができる。このため、発振器１０１の発振周波数ｆｓが増大すると、スイッチトキャパシタ１０６の抵抗Ｒは小さくなるが、スイッチトキャパシタ１０６および参照抵抗１１２は電流源１１１で駆動されるため、電流総量は変化せず、電力は増大しない。
　カスコードカレントミラー回路１０７において、スイッチトキャパシタ１０６で生成された電流Ｉｃはミラートランジスタ１２８に供給され、参照抵抗１１２で生成された参照電流Ｉｒはミラートランジスタ１２７に供給される。ミラートランジスタ１２７に参照電流Ｉｒが供給されると、ミラートランジスタ１２７、１２８のカレントミラー動作に基づいて、ミラートランジスタ１２８に参照電流Ｉｒが流れる。このとき、ミラートランジスタ１２８において、スイッチトキャパシタ１０６より供給された電流Ｉｃから参照電流Ｉｒが引かれることにより差分電流Ｉｓが生成され、ミラートランジスタ１２６に流れる。この差分電流Ｉｓはループフィルタ１０３から引き抜かれることにより、その差分電流Ｉｓに応じて発振器１０１の制御電圧が変化し、発振器１０１の発振周波数ｆｓが変化する。差分電流Ｉｓが０になると、Ｉｃ＝Ｉｒとなり、発振器１０１は定常状態になる。このとき、スイッチトキャパシタ１０６をインピーダンスとみなしたときの抵抗Ｒは、参照抵抗１１２の抵抗値Ｒｒと等しくなり、発振周波数ｆｓ＝１／（Ｒｒ・Ｃ）で与えることができる。
　図３は、第１の実施の形態に係る発振器の第１の例を示す回路図である。なお、同図では、発振器がリングオシレータの例を示した。
　同図において、リングオシレータは、複数（奇数個）のインバータ１３１が多段接続され、最後段のインバータ出力は最前段のインバータ入力にフィードバックされる。
　図４は、第１の実施の形態に係る発振器の第２の例を示す回路図である。なお、同図では、発振器がＬＣ発振器の例を示した。
　同図において、ＬＣ発振器は、インダクタ１４１とキャパシタ１４２との共振に基づいて発振信号を生成する。発振信号は差動出力信号である。ＬＣ発振器は、インダクタ１４１、キャパシタ１４２、トランジスタ１４３、１４４および電流源１４５を備える。トランジスタ１４３、１４４は、Ｎチャンネル電界効果トランジスタである。
　インダクタ１４１とキャパシタ１４２とは互いに並列に接続されている。キャパシタ１４２の両端には、トランジスタ１４３、１４４のドレインがそれぞれ接続されている。また、トランジスタ１４３のドレインは、トランジスタ１４４のゲートに接続され、トランジスタ１４４のドレインは、トランジスタ１４３のゲートに接続されている。各トランジスタ１４３、１４４のソースは、電流源１４５を介して接地電位に接続される。
　このように、上述の第１の実施の形態では、ＦＬＬにおいてスイッチトキャパシタ１０６で生成された電流Ｉｃと参照抵抗１１２で生成された参照電流Ｉｒとの比較結果に基づいて電流帰還を実施する。これにより、発振器１０１の発振周波数ｆｓに応じた電圧の比較を伴うことなく、発振器１０１に対する帰還ループを構成することができる。このため、発振器１０１の発振周波数ｆｓの増大に伴ってＲＣ時定数Ｒｒ・Ｃが小さくなる場合においても、電流増加を抑制することができ、電力の増大を抑制することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、ＦＬＬにおいて電流帰還を実施するため、参照電流Ｉｒの生成に用いられる参照抵抗１１２を設けた。この第２の実施の形態では、ＦＬＬにおいて電流帰還を実施しつつ温度補償を実現するため、参照抵抗１１２と温度特性が異なる補償抵抗を設ける。
　図５は、第２の実施の形態に係る発振回路の構成例を示す回路図である。
　同図において、この発振回路は、上述の第１の実施の形態の電流帰還部１０２に代えて、電流帰還部１５２を備える。第２の実施の形態の発振回路のそれ以外の構成は、上述の第１の実施の形態の発振回路の構成と同様である。
　電流帰還部１５２は、上述の第１の実施の形態の電流帰還部１０２に補償抵抗１１６が追加されている。電流帰還部１５２のそれ以外の構成は、上述の第１の実施の形態の電流帰還部１０２の構成と同様である。
　補償抵抗１１６は、参照抵抗１１２と温度特性が異なる。このとき、参照抵抗１１２の温度特性が補償されるように、補償抵抗１１６の温度特性を設定することができる。補償抵抗１１６は、スイッチトキャパシタ１０６に直列に接続されている。ここで、補償抵抗１１６の抵抗値をＲ´とすると、発振器１０１が定常状態にあるときには、スイッチトキャパシタ１０６をインピーダンスとみなしたときの抵抗Ｒは、Ｒｒ－Ｒ´と等しくなり、発振周波数ｆｓ＝１／（（Ｒｒ－Ｒ´）・Ｃ）で与えることができる。
　このように、上述の第２の実施の形態では、参照抵抗１１２と温度特性が異なる補償抵抗１１６をスイッチトキャパシタ１０６に直列に接続する。ＲｒとＣの温度特性を相殺するようにＲ´の倍率を選択することで、ｆｓの温度特性を改善することができる。これにより、温度変化に対する発振器１０１の発振周波数ｆｓを安定化することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、スイッチトキャパシタ１０６で生成された電流Ｉｃと参照抵抗１１２で生成された参照電流Ｉｒとの差分電流Ｉｓを生成するため、これらの電流Ｉｃおよび参照電流Ｉｒをカスコードカレントミラー回路１０７に入力した。この第３の実施の形態では、スイッチトキャパシタ１０６で生成された電流Ｉｃのカレントミラーに基づいて、スイッチトキャパシタ１０６で生成された電流Ｉｃと電流源２２１で生成された参照電流Ｉｒとの差分電流Ｉｓを生成する。
　図６は、第３の実施の形態に係る発振回路の構成例を示す回路図である。
　同図において、この発振回路は、上述の第１の実施の形態の電流帰還部１０２に代えて、電流帰還部２０２を備える。第３の実施の形態の発振回路のそれ以外の構成は、上述の第１の実施の形態の発振回路の構成と同様である。
　電流帰還部２０２は、スイッチトキャパシタ２０６、カレントミラー回路２０７、電流源２１１、参照抵抗２１２およびダイオード接続トランジスタ２１６を備える。
　スイッチトキャパシタ２０６は、スイッチング動作に基づいて、発振器１０１の発振周波数ｆｓに応じた電流Ｉｃを生成する。スイッチトキャパシタ２０６は、スイッチ２１３、２１４およびキャパシタ２１５を備える。
　スイッチ２１３、２１４は、互いに直列に接続され、その接続点にはキャパシタ２１５が接続される。各スイッチ２１３、２１４は、発振器１０１の発振周波数ｆｓに基づいてスイッチングされる。このとき、各スイッチ２１３、２１４のスイッチングは、互いに逆位相に設定される。スイッチトキャパシタ２０６は、電流源２１１と参照抵抗２１２との接続点に接続される。スイッチトキャパシタ２０６は、発振器１０１の発振周波数ｆｓに応じた電流Ｉｃをカレントミラー回路２０７に出力する。
　電流源２１１は、参照電流Ｉｒを生成する。参照抵抗２１２は、電流源２１１に直列に接続される。ダイオード接続トランジスタ２１６は、参照抵抗２１２に直列に接続される。ダイオード接続トランジスタ２１６は、カレントミラー回路２０７のミラートランジスタ２２２と同等の特性を持つことができる。このとき、ダイオード接続トランジスタ２１６は、参照電流Ｉｒが流れる経路のインピーダンスと、スイッチトキャパシタ１０６で生成された電流Ｉｃが流れる経路のインピーダンスとを揃えることができる。ダイオード接続トランジスタ２１６は、Ｎチャンネル電界効果トランジスタを用いてもよい。
　カレントミラー回路２０７は、スイッチトキャパシタ２０６で生成された電流Ｉｃを入力とし、スイッチトキャパシタ２０６で生成された電流Ｉｃと参照電流Ｉｒとの差分電流Ｉｓを生成する。カレントミラー回路２０７は、電流源２２１およびミラートランジスタ２２２、２２３を備える。電流源２２１は、参照電流Ｉｒを生成する。ミラートランジスタ２２２、２２３に流れる電流の電流比は１：２に設定することができる。ミラートランジスタ２２２、２２３はＮチャンネル電界効果トランジスタを用いてもよい。
　ミラートランジスタ２２２、２２３の各ゲートは、ミラートランジスタ２２２のドレインおよびスイッチトキャパシタ２０６に接続される。ミラートランジスタ２２３のドレインは、電流源２２１およびループフィルタ１０３に接続される。
　スイッチトキャパシタ２０６において、スイッチ２１３がオン、スイッチ２１４がオフすると、スイッチ２１３を介して電流源２１１からキャパシタ２１５に電流が供給され、キャパシタ２１５に電荷が蓄積される。スイッチ２１３がオフ、スイッチ２１４がオンすると、キャパシタ２１５に蓄積された電荷がスイッチ２１４を介して放電され、スイッチトキャパシタ２０６で生成された電流Ｉｃがミラートランジスタ２２２に供給される。
　カレントミラー回路２０７において、スイッチトキャパシタ２０６で生成された電流Ｉｃはミラートランジスタ２２２に供給される。ミラートランジスタ２２２に電流Ｉｃが供給されると、ミラートランジスタ２２２、２２３のカレントミラー動作に基づいて、スイッチトキャパシタ２０６で生成された電流Ｉｃの２倍の電流がミラートランジスタ２２３に供給される。このとき、ミラートランジスタ２２３において、スイッチトキャパシタ１０６より供給された電流Ｉｃの２倍の電流から参照電流Ｉｒが引かれることにより差分電流Ｉｓが生成され、ミラートランジスタ２２３に流れる。この差分電流Ｉｓがループフィルタ１０３から引き抜かれることにより、その差分電流Ｉｓに応じて発振器１０１の制御電圧が変化し、発振器１０１の発振周波数ｆｓが変化する。差分電流Ｉｓが０になると、２Ｉｃ＝Ｉｒとなり、発振器１０１は定常状態になる。このとき、Ｉｃ＝Ｉｒ／２となり、参照抵抗２１２に流れる電流はＩｒ／２となる。ここで、スイッチトキャパシタ１０６をインピーダンスとみなしたときの抵抗Ｒは、参照抵抗１１２の抵抗値Ｒｒと等しくなり、発振周波数ｆｓ＝１／（Ｒｒ・Ｃ）で与えることができる。
　このように、上述の第３の実施の形態では、スイッチトキャパシタ１０６で生成された電流Ｉｃのカレントミラー動作に基づいて、ＦＬＬにおける電流帰還を実施する。これにより、ＦＬＬにおける電流帰還を実施する差分電流Ｉｓを生成するために、カスコードカレントミラー回路１０７を用いる必要がなくなり、トランジスタ数を低減することができる。
　＜４．第４の実施の形態＞
　上述の第３の実施の形態では、ＦＬＬにおいて電流帰還を実施するため、スイッチトキャパシタ２０６で生成された電流Ｉｃのカレントミラーに基づいて差分電流Ｉｓを生成した。この第４の実施の形態では、ＦＬＬにおいて電流帰還を実施しつつ温度補償を実現するため、参照抵抗２１２と温度特性が異なる補償抵抗を設ける。
　図７は、第４の実施の形態に係る発振回路の構成例を示す回路図である。
　同図において、この発振回路は、上述の第３の実施の形態の電流帰還部２０２に代えて、電流帰還部２５２を備える。第４の実施の形態の発振回路のそれ以外の構成は、上述の第３の実施の形態の発振回路の構成と同様である。
　電流帰還部２５２は、上述の第３の実施の形態の電流帰還部２０２に補償抵抗２２４が追加されている。電流帰還部２５２のそれ以外の構成は、上述の第３の実施の形態の電流帰還部２０２の構成と同様である。
　補償抵抗２２４は、参照抵抗２１２と温度特性が異なる。このとき、参照抵抗２１２の温度特性が補償されるように、補償抵抗２２４の温度特性を設定することができる。補償抵抗２２４は、スイッチトキャパシタ２０６に直列に接続される。ここで、補償抵抗２２４の抵抗値をＲ´とすると、発振器１０１が定常状態にあるときには、スイッチトキャパシタ２０６をインピーダンスとみなしたときの抵抗Ｒは、Ｒｒ－Ｒ´と等しくなり、発振周波数ｆｓ＝１／（（Ｒｒ－Ｒ´）・Ｃ）で与えることができる。
　このように、上述の第４の実施の形態では、参照抵抗２１２と温度特性が異なる補償抵抗２２４をスイッチトキャパシタ２０６に直列に接続する。ＲｒとＣの温度特性を相殺するようにＲ´の倍率を選択することで、ｆｓの温度特性を改善することができる。これにより、温度変化に対する発振器１０１の発振周波数ｆｓを安定化することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、ＦＬＬにおいて、発振器１０１の発振周波数ｆｓに応じた電流Ｉｃを生成するため、スイッチトキャパシタ１０６を設けた。この第５の実施の形態では、スイッチトキャパシタ１０６のスイッチングに用いられるブートストラップ回路を設ける。
　図８は、第５の実施の形態に係る発振回路の構成例を示す回路図である。
　同図において、この発振回路は、上述の第１の実施の形態のスイッチトキャパシタ１０６に代えて、スイッチトキャパシタ３０２を備える。また、この発振回路は、上述の第１の実施の形態の発振回路にブートストラップ回路３０１が追加されている。第５の実施の形態の発振回路のそれ以外の構成は、上述の第１の実施の形態の発振回路の構成と同様である。
　スイッチトキャパシタ３０２は、スイッチング動作に基づいて、発振器１０１の発振周波数ｆｓに応じた電流Ｉｃを生成する。スイッチトキャパシタ３０２は、トランジスタ３２１、３２２、キャパシタ３２５、３２６および可変容量３２３、３２４を備える。
　トランジスタ３２１、３２２は、互いに直列に接続され、その接続点には可変容量３２３、３２４が互いに並列に接続される。また、トランジスタ３２１、３２２の直列回路の両端には、キャパシタ３２５、３２６がそれぞれ接続される。トランジスタ３２１、３２２はＮチャンネル電界効果トランジスタを用いてもよい。
　ブートストラップ回路３０１は、各トランジスタ３２１、３２２のゲートを駆動する。このとき、ブートストラップ回路３０１は、各トランジスタ３２１、３２２の駆動電圧を昇圧することができる。ブートストラップ回路３０１は、電圧生成源３１０、ＮＯＲ回路３１１、キャパシタ３１２、３１３、トランジスタ３１４から３１９を備える。トランジスタ３１６、３１７はＰチャンネル電界効果トランジスタ、トランジスタ３１４、３１５、３１８、３１９はＮチャンネル電界効果トランジスタを用いてもよい。
　トランジスタ３１６は、トランジスタ３２１のゲートとキャパシタ３１２との間に接続される。トランジスタ３１７は、トランジスタ３２２のゲートとキャパシタ３１３との間に接続される。トランジスタ３１８は、トランジスタ３２１のゲートと接地電位との間に接続される。トランジスタ３１９は、トランジスタ３２２のゲートと接地電位との間に接続される。トランジスタ３１４は、トランジスタ３１６とキャパシタ３１２との接続点と電圧生成源３１０との間に接続される。トランジスタ３１５は、トランジスタ３１７とキャパシタ３１３との接続点と電圧生成源３１０との間に接続される。ＮＯＲ回路３１１の出力は、キャパシタ３１２に接続される。
　クロック信号ＣＫは、各トランジスタ３１４、３１６、３１８のゲートおよびＮＯＲ回路３１１に入力される。反転クロック信号ＸＣＫは、各トランジスタ３１５、３１７、３１９のゲートに入力される。反転クロック信号ＸＣＫは、クロック信号ＣＫを反転させた信号である。ノンオーバラップ信号ＸＸＣＫは、キャパシタ３１３およびＮＯＲ回路３１１に入力される。ノンオーバラップ信号ＸＸＣＫは、クロック信号ＣＫのオン期間と反転クロック信号ＸＣＫのオン期間との間にノンオーバラップ期間を付与することができる。
　そして、トランジスタ３１４はクロック信号ＣＫに従ってオンし、トランジスタ３１５は反転クロック信号ＸＣＫに従ってオンする。このとき、各キャパシタ３１２、３１３は、電圧生成源３１０を介してチャージアップされる。
　また、トランジスタ３１６、３１８はクロック信号ＣＫに従って交互にオンし、トランジスタ３１７、３１９は反転クロック信号ＸＣＫに従って交互にオンする。このとき、トランジスタ３２１のゲートは、クロック信号ＣＫに従ってキャパシタ３１２への接続および接地電位への接続が交互に切り替えられる。また、トランジスタ３２２のゲートは、反転クロック信号ＸＣＫに従ってキャパシタ３１３への接続および接地電位への接続が交互に切り替えられる。これにより、スイッチトキャパシタ３０２にて電流Ｉｃが生成され、図２のカスコードカレントミラー回路１０７に出力される。ここで、各トランジスタ３２１、３２２のゲートに印加される駆動電圧は、各キャパシタ３１２、３２２に蓄積された電荷に基づいて昇圧され、各トランジスタ３２１、３２２のオン抵抗が低減される。
　このように、上述の第５の実施の形態では、スイッチトキャパシタ３０２を駆動するブートストラップ回路３０１を設ける。これにより、スイッチトキャパシタ３０２のスイッチング時のオン抵抗を低下させることが可能となり、ＦＬＬの周波数を高精度化することができる。
　なお、ブートストラップ回路３０１を設けた構成では、そのバイアス電圧は任意でもよいし、自分の電圧を参照してもよい。また、ブートストラップのレプリカ回路で発生させたバイアス電圧を用いてもよい。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、スイッチトキャパシタ１０６で生成された電流Ｉｃと参照抵抗１１２で生成された参照電流Ｉｒとの差分電流Ｉｓを生成するため、これらの電流Ｉｃおよび参照電流Ｉｒをカスコードカレントミラー回路１０７に入力した。この第６の実施の形態では、スイッチトキャパシタ１０６で生成された電流Ｉｃと参照抵抗１１２で生成された参照電流Ｉｒとを比較するためのカレントミラーのミスマッチを防止するため、チョッパ回路を設ける。
　図９は、第６の実施の形態に係る発振回路の構成例を示す回路図である。
　同図において、この発振回路は、上述の第１の実施の形態のカスコードカレントミラー回路１０７に代えて、カスコードカレントミラー回路４０７を備える。また、この発振回路は、上述の第１の実施の形態の発振回路にチョッパ回路４１１が追加されている。第６の実施の形態の発振回路のそれ以外の構成は、上述の第１の実施の形態の発振回路の構成と同様である。
　カスコードカレントミラー回路４０７は、上述の第１の実施の形態のカスコードカレントミラー回路１０７にチョッパ回路４１２が追加されている。第６の実施の形態のカスコードカレントミラー回路４０７のそれ以外の構成は、上述の第１の実施の形態のカスコードカレントミラー回路４０７の構成と同様である。
　各チョッパ回路４１１、４１２は、スイッチトキャパシタ１０６で生成された電流Ｉｃの出力先および参照電流Ｉｒの出力先を交互に切り替える。このとき、チョッパ回路４１１は、これらの出力先をカスコードカレントミラー回路４０７の入力側で交互に切り替える。チョッパ回路４１２は、これらの出力先をカスコードカレントミラー回路４０７の出力側で交互に切り替える。
　このとき、チョッパ回路４１１の入力端子ＡＰは参照抵抗１１２に接続され、チョッパ回路４１１の入力端子ＡＮはスイッチトキャパシタ１０６に接続される。チョッパ回路４１１の出力端子ＢＰはミラートランジスタ１２５、１２７の接続点に接続され、チョッパ回路４１１の出力端子ＢＮはミラートランジスタ１２６、１２８の接続点に接続される。
　チョッパ回路４１２の入力端子ＡＰはミラートランジスタ１２３、１２５の接続点に接続され、チョッパ回路４１２の入力端子ＡＮはミラートランジスタ１２４、１２６の接続点に接続される。チョッパ回路４１２の出力端子ＢＰは各ミラートランジスタ１２７、１２８のゲートに接続され、チョッパ回路４１２の出力端子ＢＮはループフィルタ１０３に接続される。
　図１０は、第６の実施の形態に係るチョッパ回路の第１の例を示す回路図である。
　同図において、チョッパ回路は、トランジスタ４２１から４２４を備える。各トランジスタ４２１から４２４は、Ｎチャンネル電界効果トランジスタを用いることができる。トランジスタ４２１は、チョッパ回路の入力端子ＡＰと出力端子ＢＰとの間に接続される。トランジスタ４２２は、チョッパ回路の入力端子ＡＰと出力端子ＢＮとの間に接続される。トランジスタ４２３は、チョッパ回路の入力端子ＡＮと出力端子ＢＰとの間に接続される。トランジスタ４２４は、チョッパ回路の入力端子ＡＮと出力端子ＢＮとの間に接続される。
　各トランジスタ４２１、４２４のゲートには、チョッパ信号ＣＰが印加され、各トランジスタ４２２、４２３のゲートには、反転チョッパ信号ＣＰＢが印加される。反転チョッパ信号ＣＰＢは、チョッパ信号ＣＰを反転させた信号である。チョッパ信号ＣＰは、ＦＬＬ出力を分周させて生成してもよい。
　図１１は、第６の実施の形態に係るチョッパ回路の第２の例を示す回路図である。
　同図において、チョッパ回路は、トランスミッションゲート４３１から４３４を備える。各トランスミッションゲート４３１から４３４は、Ｎチャンネル電界効果トランジスタとＰチャンネル電界効果トランジスタを対として用いることができる。トランスミッションゲート４３１は、チョッパ回路の入力端子ＡＰと出力端子ＢＰとの間に接続される。トランスミッションゲート４３２は、チョッパ回路の入力端子ＡＰと出力端子ＢＮとの間に接続される。トランスミッションゲート４３３は、チョッパ回路の入力端子ＡＮと出力端子ＢＰとの間に接続される。トランスミッションゲート４３４は、チョッパ回路の入力端子ＡＮと出力端子ＢＮとの間に接続される。
　各トランスミッションゲートトランジスタ４３１、４３４の非反転ゲートには、チョッパ信号ＣＰが印加され、各トランスミッションゲートトランジスタ４３１、４３４の反転ゲートには、反転チョッパ信号ＣＰＢが印加される。各トランスミッションゲートトランジスタ４３２、４３３の反転ゲートには、チョッパ信号ＣＰが印加され、各トランスミッションゲートトランジスタ４３２、４３３の非反転ゲートには、反転チョッパ信号ＣＰＢが印加される。
　図１２は、第６の実施の形態に係る発振回路のチョッパ動作を示すタイミングチャートである。
　同図において、チョッパ信号ＣＰは、例えば、発振器１０１の発振信号Ｓｃを１６分周させて生成することができる。チョッパ信号ＣＰと反転チョッパ信号ＣＰＢとの間には、ノンオーバラップ期間を設けることができる。
　そして、チョッパ信号ＣＰがオンすると、各チョッパ回路４１１、４１２の入力端子ＡＰと出力端子ＢＰとが接続され、各チョッパ回路４１１、４１２の入力端子ＡＮと出力端子ＢＮとが接続される。反転チョッパ信号ＣＰＢがオンすると、各チョッパ回路４１１、４１２の入力端子ＡＰと出力端子ＢＮとが接続され、各チョッパ回路４１１、４１２の入力端子ＡＮと出力端子ＢＰとが接続される。これにより、スイッチトキャパシタ１０６で生成された電流Ｉｃおよび参照抵抗１１２で生成された参照電流Ｉｒは、ミラートランジスタ１２７、１２８に交互に流れ、スイッチトキャパシタ１０６で生成された電流Ｉｃおよび参照抵抗１１２を各ミラートランジスタ１２７、１２８に均等に流すことができる。
　このように、上述の第６の実施の形態では、スイッチトキャパシタ１０６で生成された電流Ｉｃの出力先および参照電流Ｉｒの出力先を交互に切り替えるチョッパ回路４１１、４１２を設ける。これにより、スイッチトキャパシタ１０６で生成された電流Ｉｃと参照抵抗１１２で生成された参照電流Ｉｒとを比較するためのカレントミラーのミスマッチを防止することができ、ＦＬＬの周波数を高精度化することができる。
　上述の実施の形態では、電流帰還に基づいて駆動されるＦＬＬについて説明した。以下の実施の形態では、電流帰還に基づいて駆動されるＦＬＬを固体撮像装置に適用した構成例について説明する。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、電流帰還に基づいてＦＬＬの発振周波数を制御した。この第７の実施の形態では、電流帰還に基づいて発振周波数が制御されるＦＬＬを固体撮像装置に適用する。
　図１３は、第７の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。なお、同図では、固体撮像装置５０１に用いられるブロックのうち、クロック信号に基づいて動作するブロックを抜粋して示した。
　同図において、固体撮像装置５０１は、ＦＬＬ５０２、分周回路５０３、５０５、ＡＤコンバータ５０４、ロジック回路５０６および通信インタフェース５０７を備える。ＦＬＬ５０２は、ＡＤコンバータ５０４、ロジック回路５０６および通信インタフェース５０７のクロック源として用いることができる。
　このとき、ＦＬＬ５０２のクロック周波数は、通信インタフェース５０７の動作周波数に応じて設定することができる。また、ＡＤコンバータ５０４およびロジック回路５０６の動作周波数に応じて、ＡＤコンバータ５０４およびロジック回路５０６の前段に分周回路５０３、５０５をそれぞれ設けてもよい。
　このように、上述の第７の実施の形態では、電流帰還に基づいて発振周波数が制御されるＦＬＬ５０２を固体撮像装置５０１に適用する。これにより、発振回路の消費電力の増大を抑制しつつ、固体撮像装置５０１に用いられるクロック信号を高周波数化することができ、固体撮像装置５０１の消費電力の増大を抑制しつつ、高解像度化や高フレームレート化を図ることができる。
　なお、バイフレームレートでの画像読出しなどに対応するため、ＡＤコンバータ５０４の高速化に応じてＦＬＬ５０２を高周波動作に対応させてもよい。このとき、例えば、上述の第５の実施の形態のブートストラップ回路３０１をＦＬＬ５０２に適用してもよい。
　＜８．第８の実施の形態＞
　上述の第７の実施の形態では、電流帰還に基づいて発振周波数が制御されるＦＬＬ５０２を固体撮像装置５０１に適用した。この第８の実施の形態では、ＡＤコンバータ５０４およびロジック回路５０６に用いられるＰＬＬと、通信インタフェース５０７に用いられるＰＬＬとをＦＬＬ５０２の後段に設ける。
　図１４は、第８の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。
　同図において、固体撮像装置５１１は、上述の第７の実施の形態の固体撮像装置５０１にＰＬＬ５１２、５１３が追加されている。第８の実施の形態の固体撮像装置５１１のそれ以外の構成は、上述の第７の実施の形態の固体撮像装置５０１の構成と同様である。
　ＰＬＬ５１２は、分周回路５０３、５０５の前段に接続される。ＰＬＬ５１３は、通信インタフェース５０７の前段に接続される。このとき、ＦＬＬ５０２の出力は、ＰＬＬ５１２を介して分周回路５０３、５０５に入力され、分周回路５０３、５０５にて分周されてからＡＤコンバータ５０４およびロジック回路５０６に入力される。また、ＦＬＬ５０２の出力は、ＰＬＬ５１３を介して通信インタフェース５０７に入力される。
　このように、上述の第８の実施の形態では、電流帰還に基づいて発振周波数が制御されるＦＬＬ５０２の後段にＰＬＬ５１２、５１３を接続する。これにより、固体撮像装置５０１に用いられるクロック信号の高周波数化を図りつつ、クロック信号の周波数を安定化・高精度化することができる。
　＜９．第９の実施の形態＞
　上述の第８の実施の形態では、ＡＤコンバータ５０４およびロジック回路５０６に用いられるＰＬＬ５１２と、通信インタフェース５０７に用いられるＰＬＬ５１３とをＦＬＬ５０２の後段に設けた。この第９の実施の形態では、ＡＤコンバータ５０４およびロジック回路５０６に用いられるＰＬＬ５１２をＦＬＬ５０２の後段に設ける。
　図１５は、第９の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。
　同図において、固体撮像装置５２１は、上述の第７の実施の形態の固体撮像装置５０１にＰＬＬ５１２が追加されている。第９の実施の形態の固体撮像装置５２１のそれ以外の構成は、上述の第７の実施の形態の固体撮像装置５０１の構成と同様である。
　ＰＬＬ５１２は、分周回路５０３、５０５の前段に接続される。このとき、ＦＬＬ５０２の出力は、ＰＬＬ５１２を介して分周回路５０３、５０５に入力され、分周回路５０３、５０５にて分周されてからＡＤコンバータ５０４およびロジック回路５０６に入力される。
　このように、上述の第９の実施の形態では、ＡＤコンバータ５０４およびロジック回路５０６に用いられるＰＬＬ５１２をＦＬＬ５０２の後段に設ける。これにより、ＡＤコンバータ５０４およびロジック回路５０６に用いられるクロック信号の高周波数化を図りつつ、クロック信号の周波数を安定化・高精度化することができる。
　＜１０．第１０の実施の形態＞
　上述の第９の実施の形態では、ＡＤコンバータ５０４およびロジック回路５０６に用いられるＰＬＬ５１２をＦＬＬ５０２の後段に設けた。この第１０の実施の形態では、通信インタフェース５０７に用いられるＰＬＬ５１３をＦＬＬ５０２の後段に設ける。
　図１６は、第１０の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。
　同図において、固体撮像装置５３１は、上述の第７の実施の形態の固体撮像装置５０１にＰＬＬ５１３が追加されている。第１０の実施の形態の固体撮像装置５３１のそれ以外の構成は、上述の第７の実施の形態の固体撮像装置５０１の構成と同様である。
　ＰＬＬ５１３は、通信インタフェース５０７の前段に接続される。このとき、ＦＬＬ５０２の出力は、ＰＬＬ５１３を介して通信インタフェース５０７に入力される。
　このように、上述の第１０の実施の形態では、通信インタフェース５０７に用いられるＰＬＬ５１３をＦＬＬ５０２の後段に設ける。これにより、通信インタフェース５０７に用いられるクロック信号の高周波数化を図りつつ、クロック信号の周波数を安定化・高精度化することができる。
　＜１１．第１１の実施の形態＞
　上述の第８の実施の形態では、ＡＤコンバータ５０４およびロジック回路５０６に用いられるＰＬＬ５１２と、通信インタフェース５０７に用いられるＰＬＬ５１３とをＦＬＬ５０２の後段に設けた。この第１１の実施の形態では、ＡＤコンバータ５０４、ロジック回路５０６および通信インタフェース５０７に用いられるＰＬＬ５１４をＦＬＬ５０２の後段に設ける。
　図１７は、第１１の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。
　同図において、固体撮像装置５４１は、上述の第７の実施の形態の固体撮像装置５０１にＰＬＬ５１４が追加されている。第１１の実施の形態の固体撮像装置５４１のそれ以外の構成は、上述の第７の実施の形態の固体撮像装置５０１の構成と同様である。
　ＰＬＬ５１４は、ＦＬＬ５０２の後段に接続される。このとき、ＦＬＬ５０２の出力は、ＰＬＬ５１４を介して分周回路５０３、５０５に入力され、分周回路５０３、５０５にて分周されてからＡＤコンバータ５０４およびロジック回路５０６に入力される。また、ＦＬＬ５０２の出力は、ＰＬＬ５１４を介して通信インタフェース５０７に入力される。
　このように、上述の第１１の実施の形態では、ＡＤコンバータ５０４、ロジック回路５０６および通信インタフェース５０７に用いられるＰＬＬ５１４をＦＬＬ５０２の後段に設ける。これにより、ＡＤコンバータ５０４、ロジック回路５０６および通信インタフェース５０７に用いられるクロック信号の高周波数化を図りつつ、クロック信号の周波数を安定化・高精度化することができる。
　＜１２．第１２の実施の形態＞
　上述の第７の実施の形態では、電流帰還に基づいて発振周波数が制御されるＦＬＬ５０２を固体撮像装置５０１に適用した。この第１２の実施の形態では、ＡＤコンバータ５０４およびロジック回路５０６に用いられるＦＬＬと、通信インタフェース５０７に用いられるＦＬＬとを設ける。
　図１８は、第１２の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。
　同図において、固体撮像装置５５１は、上述の第７の実施の形態のＦＬＬ５０２に代えて、ＦＬＬ５５２、５５３を備える。第１２の実施の形態の固体撮像装置５５１のそれ以外の構成は、上述の第１の実施の形態の固体撮像装置５０１の構成と同様である。
　ＦＬＬ５５２は、ＡＤコンバータ５０４およびロジック回路５０６のクロック源として用いることができる。ＦＬＬ５５３は、通信インタフェース５０７のクロック源として用いることができる。
　このとき、ＦＬＬ５５３のクロック周波数は、通信インタフェース５０７の動作周波数に応じて設定することができる。また、ＡＤコンバータ５０４およびロジック回路５０６の動作周波数に応じて、ＡＤコンバータ５０４およびロジック回路５０６の前段に分周回路５０３、５０５をそれぞれ設けてもよい。
　このように、上述の第１２の実施の形態では、ＡＤコンバータ５０４およびロジック回路５０６に用いられるＦＬＬ５５２と、通信インタフェース５０７に用いられるＦＬＬ５５３とを設ける。これにより、発振回路の消費電力の増大を抑制しつつ、固体撮像装置５０１に用いられるクロック信号を高周波数化することができ、固体撮像装置５０１の消費電力の増大を抑制しつつ、高解像度化や高フレームレート化を図ることができる。
　＜１３．第１３の実施の形態＞
　上述の第７の実施の形態では、電流帰還に基づいて発振周波数が制御されるＦＬＬ５０２を固体撮像装置５０１に適用した。この第１３の実施の形態では、固体撮像装置に用いられるＦＬＬ５０２の周波数を外部制御可能とする。
　図１９は、第１３の実施の形態に係る発振回路が適用される固体撮像装置の構成例を示すブロック図である。
　同図において、固体撮像装置５６１は、上述の第７の実施の形態の固体撮像装置５０１にロジック回路５６２が追加されている。第１３の実施の形態の固体撮像装置５６１のそれ以外の構成は、上述の第７の実施の形態の固体撮像装置５０１の構成と同様である。
　固体撮像装置５６１はプロセッサ５６３に接続される。プロセッサ５６３は、ＦＬＬ５０２の周波数情報ＦＩＭを受信することができる。そして、プロセッサ５６３は、ＦＬＬ５０２の周波数のずれに応じてＦＬＬ５０２の周波数を調整する周波数調整情報ＦＩＤを固体撮像装置５６１に送信することができる。プロセッサ５６３は、ＣＰＵ（Central Processing Unit）であってもよいし、ＧＰＵ（Graphics Processing Unit）であってもよい。プロセッサ５６３は、シングルコアプロセッサであってもよいし、マルチコアプロセッサであってもよい。
　ロジック回路５６２は、プロセッサ５６３から送信された周波数調整情報ＦＩＤに基づいて、ＦＬＬ５０２の周波数を調整することができる。ＦＬＬ５０２の周波数を調整するために、ＦＬＬ５０２に可変容量素子を設けてもよい。このとき、ロジック回路５６２は、周波数調整情報ＦＩＤに基づいて、ＦＬＬ５０２の可変容量素子の容量を変化させることにより、ＦＬＬ５０２の周波数を調整することができる。
　このように、上述の第１３の実施の形態では、固体撮像装置５６１に用いられるＦＬＬ５０２の周波数をプロセッサ５６３から調整可能とする。これにより、固体撮像装置５６１に用いられるクロック信号の周波数を高精度化することができる。
　＜１４．第１４の実施の形態＞
　上述の第１の実施の形態では、電流帰還に基づいてＦＬＬの発振周波数を制御した。この第１４の実施の形態では、ＰＬＬの源発振回路としてＦＬＬを用いた上で、ＦＬＬの発振周波数に関係する検出値に基づいて、ＰＬＬの周波数を補正可能とする。
　図２０は、第１４の実施の形態に係る発振回路の構成例を示す回路図である。
　同図において、発振回路は、ＦＬＬ６０１、分周回路６２１、ＡＤＰＬＬ（All Digital PLL)６１１、温度センサ６３１、検出データ入力部６４１およびパラメータ補正部６５１を備える。
　ＦＬＬ６０１は、発振周波数に基づいて同期ループを構成する。この同期ループでは、電流帰還を用いてもよいし、電圧帰還を用いてもよい。電流帰還では、上述の第１から第６のいずれの実施の形態を用いてもよい。ＦＬＬ６０１は、発振器６０２および周波数同期部６０３を備える。
　発振器６０２は、発振動作に基づいて発振信号Ｓｃを生成する。発振器６０２は、電圧制御に基づいて発振周波数ｆｓを変化させることができる。発振器６０２は、リングオシレータでもよいし、ＬＣ発振器でもよい。
　周波数同期部６０３は、発振器６０２の発振周波数ｆｓに基づいて、発振器６０２に対する帰還ループを構成する。このとき、周波数同期部６０３は、電流帰還を用いた同期ループでは、発振器６０２の発振周波数ｆｓを電流に変換する周波数電流変換部を備えることができる。周波数同期部６０３は、電圧帰還を用いた同期ループでは、発振器６０２の発振周波数ｆｓを電圧に変換する周波数電圧変換部を備えることができる。
　分周回路６２１は、ＦＬＬ６０１の出力を分周し、ＡＤＰＬＬ６１１に入力する。
　ＡＤＰＬＬ６１１は、位相同期に基づいて帰還ループを構成し、クロック信号ＣＬＫを出力する。ＡＤＰＬＬ６１１の源発振回路としてＦＬＬ６０１を用いることができる。このとき、クロック信号ＣＬＫは、発振信号Ｓｃと、ＦＣＷ（Frequency Command Word）パラメータとに基づいて定めることができる。ＦＣＷパラメータは、発振信号Ｓｃの周波数に対するクロック信号ＣＬＫの周波数の比率を指定することができる。ＦＣＷパラメータは、ＡＤＰＬＬ６１１の外部から与えることができる。ＡＤＰＬＬ６１１は、発振器６１２、カウンタ６１３、ＴＤＣ(Time to Digital Converter)６１４、アキュムレータ６１５、加算器６１６およびループフィルタ６１７を備える。
　発振器６１２は、発振動作に基づいてクロック信号ＣＬＫを生成する。発振器６１２は、発振器チューニングワード（Oscillator Tuning Word）に基づいて発振周波数を変化させることができる。発振器６１２は、リングオシレータでもよいし、ＬＣ発振器でもよい。
　カウンタ６１３は、クロック信号ＣＬＫの１クロックごとにカウントアップし、加算器６１６に出力する。このとき、カウンタ６１３は、クロック信号ＣＬＫの１周期単位で位相を検知することができる。
　ＴＤＣ６１４は、クロック信号ＣＬＫの１周期以下の位相を検知し、加算器６１６に出力する。
　アキュムレータ６１５は、ＦＣＷパラメータに基づいて、発振信号Ｓｃの周期ごとにカウントアップ値を設定し、加算器６１６に出力する。このとき、アキュムレータ６１５には、パラメータ補正部６５１にて補正されたＦＣＷパラメータが入力される。
　加算器６１６は、アキュムレータ６１５の出力からカウンタ６１３の出力およびＴＤＣ６１４の出力を減算し、ループフィルタ６１７に出力する。加算器６１６の出力は、発振信号Ｓｃとクロック信号ＣＬＫとの間の位相誤差を示すことができる。
　ループフィルタ６１７は、発振器６１２への入力を帯域制限し、量子化誤差の影響を低減する。
　温度センサ６３１は、発振回路の温度を検出し、その検出結果を検出データ入力部６４１に出力する。
　検出データ入力部６４１は、ＦＬＬ６０１の状態に関係する検出データをパラメータ補正部６５１に入力する。ＦＬＬ６０１の状態は、ＦＬＬ６０１に供給される電源電圧ＶＤＤ、ＦＬＬ６０１の温度および発振器６０２の制御電圧ＶＣＴを含むことができる。ＦＬＬ６０１の温度は、温度センサ６３１で検出することができる。検出データ入力部６４１は、スイッチ６４２から６４４、ＡＤコンバータ６４５およびセレクタ６４６を備える。スイッチ６４２から６４４は、電界効果トランジスタを用いてもよい。
　スイッチ６４２は、制御信号ＣＮＴで指定されるタイミングに基づいて、電源電圧ＶＤＤをＡＤコンバータ６４５に入力する。スイッチ６４３は、制御信号ＣＮＴで指定されるタイミングに基づいて、制御電圧ＶＣＴをＡＤコンバータ６４５に入力する。スイッチ６４４は、制御信号ＣＮＴで指定されるタイミングに基づいて、温度センサ６３１の検出値をＡＤコンバータ６４５に入力する。
　ＡＤコンバータ６４５は、電源電圧ＶＤＤ、制御電圧ＶＣＴおよび温度センサ６３１の検出値をそれぞれＡＤ変換し、セレクタ６４６に入力する。
　セレクタ６４６は、制御信号ＣＮＴで指定されるタイミングに基づいて、ＡＤコンバータ６４５の出力先を切り替える。このとき、セレクタ６４６は、電源電圧ＶＤＤのＡＤ変換値を電源電圧補正値算出部６５２に入力し、制御電圧ＶＣＴのＡＤ変換値を制御電圧補正値算出部６５３に入力し、温度センサ６３１の検出値のＡＤ変換値を温度補正値算出部６５４に入力する。
　パラメータ補正部６５１は、電源電圧ＶＤＤ、制御電圧ＶＣＴおよび温度センサ６３１の検出値に基づいて、ＦＣＷパラメータを補正する。パラメータ補正部６５１は、電源電圧補正値算出部６５２、制御電圧補正値算出部６５３、温度補正値算出部６５４、補正係数記憶部６５５、乗算器６５６から６５８を備える。
　電源電圧補正値算出部６５２は、電源電圧ＶＤＤのモニタ電圧Ｖに基づいて電源電圧ＶＤＤに対する補正値を算出する。例えば、モニタ電圧Ｖの基準値をＶ０、補正係数をα１、α２、α３、・・・とすると、電源電圧ＶＤＤの補正値は以下の式で与えることができる。
１＋α１（Ｖ－Ｖ０）＋α２（Ｖ－Ｖ０）２＋α３（Ｖ－Ｖ０）３＋・・・
　制御電圧補正値算出部６５３は、制御電圧ＶＣＴのモニタ電圧Ｃに基づいて制御電圧ＶＣＴの補正値を算出する。例えば、モニタ電圧Ｃの基準値をＣ０、補正係数をβ１、β２、β３、・・・とすると、制御電圧ＶＣＴの補正値は以下の式で与えることができる。
１＋β１（Ｃ－Ｃ０）＋β２（Ｃ－Ｃ０）２＋β３（Ｃ－Ｃ０）３＋・・・
　温度補正値算出部６５４は、温度センサ６３１の検出値Ｔに基づいて温度補正値を算出する。例えば、温度センサ６３１の検出値Ｔの基準値をＴ０、補正係数をγ１、γ２、γ３、・・・とすると、温度補正値は以下の式で与えることができる。
１＋γ１（Ｔ－Ｔ０）＋γ２（Ｔ－Ｔ０）２＋γ３（Ｔ－Ｔ０）３＋・・・
　補正係数記憶部６５５は、基準値Ｖ０、Ｃ０、Ｔ０および補正係数α１、α２、α３、・・・、β１、β２、β３、・・・、γ１、γ２、γ３、・・・を記憶する。
　なお、補正係数α１、α２、α３、・・・は、電源電圧ＶＤＤの変動に対する周波数の変動と逆特性になるように設定することができる。補正係数β１、β２、β３、・・・は、制御電圧ＶＣＴの変動に対する周波数の変動と逆特性になるように設定することができる。補正係数γ１、γ２、γ３、・・・は、温度の変動に対する周波数の変動と逆特性になるように設定することができる。
　乗算器６５６は、温度補正値算出部６５４で算出された補正値をＦＣＷパラメータに乗算し、乗算器６５７に出力する。
　乗算器６５７は、制御電圧補正値算出部６５３で算出された補正値を乗算器６５６の出力に乗算し、乗算器６５８に出力する。
　乗算器６５８は、電源電圧補正値算出部６５２で算出された補正値を乗算器６５７の出力ＦＣＷパラメータに乗算し、アキュムレータ６１５に出力する。
　図２１は、第１４の実施の形態に係る発振回路の動作環境と発振周波数との関係を示す図である。なお、同図におけるａは、周波数同期部６０３がないときの発振器６０２の発振信号Ｓｃについて、温度センサ６３１の検出値および電源電圧ＶＤＤと、発振信号Ｓｃの周波数との関係を示す。同図におけるｂは、ＦＬＬ６０１の発振信号Ｓｃについて、温度センサ６３１の検出値、電源電圧ＶＤＤおよび制御電圧ＶＣＴと、発振信号Ｓｃの周波数との関係を示す。同図におけるｃは、ＡＤＰＬＬ６１１のクロック信号ＣＬＫについて、温度センサ６３１の検出値、電源電圧ＶＤＤおよび制御電圧ＶＣＴと、クロック信号ＣＬＫの周波数との関係を示す。
　同図におけるａにおいて、周波数同期部６０３がないときの発振器６０２の発振信号Ｓｃは、発振器６０２の周辺温度および電源電圧ＶＤＤの変動に従って周波数が大きく変動する。
　同図におけるｂにおいて、ＦＬＬ６０１の発振信号Ｓｃは、ＦＬＬ６０１の周辺温度および電源電圧ＶＤＤの変動に対し、周波数の変動が抑制される。
　同図におけるｃにおいて、ＡＤＰＬＬ６１１のクロック信号ＣＬＫは、ＦＬＬ６０１の周辺温度、電源電圧ＶＤＤおよび制御電圧ＶＣＴの変動に対し、周波数がほぼ一定に維持される。
　このように、上述の第１４の実施の形態では、ＡＤＰＬＬ６１１の源発振回路としてＦＬＬ６０１を用いた上で、ＦＬＬ６０１の発振周波数ｆｓに関係する検出値に基づいて、ＡＤＰＬＬ６１１のクロック周波数を補正可能とする。これにより、発振回路の動作環境の変動に対応しつつ、クロック信号ＣＬＫのクロック周波数を安定化させることができる。このとき、ＡＤＰＬＬ６１１の源発振回路としてＦＬＬ６０１を用いることにより、ＡＤＰＬＬ６１１の源発振回路として発振器６０２を用いた場合に比べて、パラメータ補正部６５１による補正量のレンジを小さくすることができ、ＡＤＰＬＬ６１１のクロック周波数を安定化させることができる。
　＜１５．第１５の実施の形態＞
　上述の第１４の実施の形態では、ＡＤＰＬＬ６１１の源発振回路としてＦＬＬ６０１を用いた上で、ＦＬＬ６０１の発振周波数ｆｓに関係する検出値に基づいて、ＡＤＰＬＬ６１１のクロック周波数を補正可能とした。この第１５の実施の形態では、ＡＤＰＬＬ６１１の源発振回路として用いられるＦＬＬ６０１の発振器６０２にＬＣ発振器を用いる。
　図２２は、第１５の実施の形態に係る発振回路の構成例を示す回路図である。
　同図において、発振器６０２は、ＬＣ発振器７０２を備える。ＬＣ発振器７０２は、図４のＬＣ発振器にバラクタ７５１、７５２が追加されている。各バラクタ７５１、７５２の可変容量として、電界効果トランジスタのゲート容量を用いることができる。バラクタ７５１は、ローパスフィルタ７１４とキャパシタ１４２の一端との間に接続され、バラクタ７５２は、ローパスフィルタ７１４とキャパシタ１４２の他端との間に接続される。インダクタ１４１の中間タップには、電源電圧ＶＤＤを印加してもよい。
　周波数同期部６０３は、周波数電圧変換部７０１および分周回路７０３を備える。
　周波数電圧変換部７０１は、ＬＣ発振器７０２の発振周波数ｆｓに応じた制御電圧ＶＣＴを生成する。周波数電圧変換部７０１は、スイッチトキャパシタ７１２、アンプ７１３およびローパスフィルタ７１４を備える。スイッチトキャパシタ７１２の後段にはアンプ７１３が接続され、アンプ７１３の後段にはローパスフィルタ７１４が接続され、ローパスフィルタ７１４の後段にはＬＣ発振器７０２が接続される。
　スイッチトキャパシタ７１２は、スイッチング動作に基づいて、ＬＣ発振器７０２の発振周波数ｆｓに応じた電圧Ｖｓを生成する。スイッチトキャパシタ７１２は、トランジスタ７２１、７２２、抵抗７２４およびキャパシタ７２３、７２５を備える。トランジスタ７２１、７２２は、Ｐチャンネル電界効果トランジスタを用いることができる。
　トランジスタ７２１、７２２は、互いに直列に接続され、その接続点にはキャパシタ７２３が接続される。各トランジスタ７２１、７２２は、分周回路７０３の出力に基づいてスイッチングされる。抵抗７２４およびキャパシタ７２５は、互いに並列に接続され、その並列回路は、トランジスタ７２２と接地電位との間に接続される。
　このとき、各トランジスタ７２１、７２２とキャパシタ７２３は、抵抗Ｒのインピーダンスとみなすことができ、各トランジスタ７２１、７２２とキャパシタ７２３で定められる抵抗Ｒおよび抵抗７２４の分圧電圧として、ＬＣ発振器７０２の発振周波数ｆｓに応じた電圧Ｖｓが生成される。
　アンプ７１３は、差分増幅器７３１および抵抗７３２、７３３を備える。抵抗７３２、７３３は、互いに直列に接続され、その接続点には差分増幅器７３１の一方の入力端子が接続される。このとき、抵抗７３２、７３３は、参照電圧Ｖｒを生成し、差分増幅器７３１の一方の入力端子に入力することができる。アンプ７１３の出力端子には、ローパスフィルタ７１４が接続される。ここで、差分増幅器７３１は、スイッチトキャパシタ７１２で生成された電圧Ｖｓと参照電圧Ｖｒとを比較し、それらの差分をローパスフィルタ７１４に出力する。
　ローパスフィルタ７１４は、アンプ７１３の出力の低域成分を抽出し、ＬＣ発振器７０２の制御電圧ＶＣＴとして出力する。ローパスフィルタ７１４は、抵抗７４１およびキャパシタ７４２を備える。抵抗７４１は、ローパスフィルタ７１４とＬＣ発振器７０２との間に接続される。キャパシタ７４２は、抵抗７４１およびＬＣ発振器７０２の接続点と接地電位との間に接続される。また、ローパスフィルタ７１４は、バッファ７０５を介して制御電圧ＶＣＴをスイッチ６４３に入力する。
　分周回路７０３は、ＬＣ発振器７０２の出力を分周し、スイッチトキャパシタ７１２に入力する。このとき、分周回路７０３は、ＬＣ発振器７０２の差動出力に応じた２系統の帰還ループを備えることができる。
　図２３は、第１５の実施の形態に係る発振回路の動作時の各部の状態を示す図である。なお、同図におけるａは、分周回路７０３でＮ分周されたときのＬＣ発振器７０２の発振周波数ｆｓ／Ｎと、スイッチトキャパシタ７１２で生成された電圧Ｖｓとの関係を示す。同図におけるｂは、周波数電圧変換部７０１から出力される制御電圧ＶＣＴと時間ｔとの関係を示す。同図におけるｃは、周波数電圧変換部７０１から出力される制御電圧ＶＣＴとＬＣ発振器７０２の発振周波数ｆｓとの関係を示す。同図におけるｄは、ＬＣ発振器７０２の発振信号の波形（振幅Ｖ）と時間ｔとの関係を示す。同図におけるｅは、ＬＣ発振器７０２の発振周波数ｆｓと時間ｔとの関係を示す。
　同図において、ＬＣ発振器７０２は、制御電圧ＶＣＴ＝Ｖｃ０に対応する発振周波数ｆｓ＝ｆ０で発振を開始したものとする。このとき、スイッチトキャパシタ７１２は、分周回路７０３でＮ分周された発振周波数ｆｓ＝ｆ０／Ｎで駆動される。そして、スイッチトキャパシタ１０６は、キャパシタ７２３の容量値をＣとすると、１／（ｆｓ・Ｃ）で決まる抵抗Ｒと抵抗７２４との分圧電圧に対応した電圧Ｖｓ＝Ｖｓ０を差分増幅器７３１に出力する。
　差分増幅器７３１は、スイッチトキャパシタ７１２で生成された電圧Ｖｓと参照電圧Ｖｒとの差分電圧を生成し、ローパスフィルタ７１４に出力する。ローパスフィルタ７１４は、差分増幅器７３１の出力の低域成分を抽出して制御電圧ＶＣＴを生成し、ＬＣ発振器７０２に出力する。
　ＬＣ発振器７０２において、制御電圧ＶＣＴはバラクタ７５１、７５２に印加される。このとき、制御電圧ＶＣＴに基づいてバラクタ７５１、７５２の容量が変化され、ＬＣ発振器７０２の発振周波数ｆｓが変化する。このとき、Ｖｓ０はＶｒと等しくないためその差分電圧を増幅したＤＣ信号がＶＣＴを下げる方向に進むとする。ＦｓはＶＣＴが下がると上がるためｆ１に近づいていき分周回路はｆ１／Ｎに近づく。スイッチトキャパシタはｆｓ／Ｎが上がるためにＶｓ１に近づいていく動作を行う。最終的にはＶｓ０とＶｒが等しくなったところでＶＣＴはＶｃ１となり安定し、結果的にｆｓもｆ１で安定する。
　このように、上述の第１５の実施の形態では、ＡＤＰＬＬ６１１の源発振回路としてＬＣ発振器７０２を周波数同期させて安定したｆｓを提供した上で、ＦＬＬ６０１の発振周波数ｆｓに関係する検出値に基づいて、ＡＤＰＬＬ６１１のクロック周波数を補正可能とする。これにより、ＬＣ発振器７０２の特性バラつきに対してクロック信号ＣＬＫのクロック周波数を安定化させつつ、周波数電圧変換部７０１の動作バラつきに対してもクロック信号ＣＬＫのクロック周波数の安定化に寄与することができる。
　また、ＦＬＬ６０１の後段にＡＤＰＬＬ６１１を設けることにより、ＡＤＰＬＬ６１１のループ特性に基づいてＡＤＰＬＬ６１１をハイパスフィルタとして動作させることができる。このため、ＦＬＬ６０１で発生する低周波域のフリッカ雑音による影響を抑制することができ、クロック信号ＣＬＫの周波数精度の低下を抑制することができる。
　また、ＡＤＰＬＬ６１１の源発振回路としてＦＬＬ６０１を用いることにより、ＬＣ発振器７０２に低Ｑ値のインダクタを用いた場合においても、温度特性を抑制することができる。
　また、制御電圧補正値算出部６５３を設けることにより、制御電圧ＶＣＴが調整範囲を超えた場合においても、クロック信号ＣＬＫの周波数精度の低下を抑制することができる。
　また、電源電圧補正値算出部６５２および温度補正値算出部６５４を設ける。これにより、ＦＬＬ６０１の電源電圧および周辺温度が変動し、スイッチトキャパシタ７１２およびアンプ７１３の動作がバラつく場合においても、クロック信号ＣＬＫの周波数精度の低下を抑制することができる。
　＜１６．第１６の実施の形態＞
　上述の第１の実施の形態では、ＡＤＰＬＬ６１１の源発振回路として用いられるＦＬＬ６０１の発振器６０２にＬＣ発振器を用いた。この第１６の実施の形態では、ＡＤＰＬＬ６１１の源発振回路として用いられるＦＬＬ６０１の発振器６０２にリングオシレータを用いる。
　図２４は、第１６の実施の形態に係る発振回路の構成例を示す回路図である。
　同図において、この発振回路は、上述の第１５の実施の形態のＬＣ発振器７０２に代えて、リングオシレータ８０２、トランジスタ８０３およびバッファ８０４を備える。第１６の実施の形態の発振回路のそれ以外の構成は、上述の第１５の実施の形態の発振回路の構成と同様である。
　リングオシレータ８０２は、図３のリングオシレータと同様に構成することができる。リングオシレータ８０２は、バッファ８０４を介して分周回路７０４に接続される。
　トランジスタ８０３は、リングオシレータ８０２に用いられる各インバータ１３１のテール電流を制御する。トランジスタ８０３は、Ｎチャンネル電界効果トランジスタを用いることができる。トランジスタ８０３は、各インバータ１３１の低圧電源端子と接地電位との間に接続される。トランジスタ８０３のゲートには、制御電圧ＶＣＴが入力される。このとき、制御電圧ＶＣＴは、トランジスタ８０３に流れる電流を調整し、リングオシレータ８０２の発振周波数を調整することができる。
　このように、上述の第１６の実施の形態では、ＡＤＰＬＬ６１１の源発振回路としてリングオシレータ８０２を周波数同期させて安定したｆｓを提供した上で、ＦＬＬ８０１の発振周波数ｆｓに関係する検出値に基づいて、ＡＤＰＬＬ６１１のクロック周波数を補正可能とする。これにより、リングオシレータ８０２の特性バラつきに対してクロック信号ＣＬＫのクロック周波数を安定化させつつ、周波数電圧変換部７０１の動作バラつきに対してもクロック信号ＣＬＫのクロック周波数の安定化に寄与することができる。
　＜１７．第１７の実施の形態＞
　上述の第１の実施の形態では、ＡＤＰＬＬ６１１の源発振回路としてＦＬＬ６０１を用いた上で、ＦＬＬ６０１の発振周波数ｆｓに関係する検出値に基づいて、ＡＤＰＬＬ６１１のクロック周波数を補正可能とした。この第１７の実施の形態では、ＡＤＰＬＬ６１１の源発振回路としてＬＣ発振器を用いた上で、ＬＣ発振器の発振周波数に関係する検出値に基づいて、ＡＤＰＬＬ６１１の周波数を補正可能とする。
　図２５は、第１７の実施の形態に係る発振回路の構成例を示す回路図である。
　同図において、この発振回路は、上述の第１５の実施の形態の周波数電圧変換部７０１に代えて、ＬＣ発振器９０２および周波数電圧変換部９０１を備える。第１７の実施の形態の発振回路のそれ以外の構成は、上述の第１５の実施の形態の発振回路の構成と同様である。
　ＬＣ発振器９０２は、上述の第１５の実施の形態のＬＣ発振器７０２からバラクタ７５１、７５２が除去されている。第１７の実施の形態のＬＣ発振器９０２のそれ以外の構成は、上述の第１５の実施の形態のＬＣ発振器７０２の構成と同様である。
　周波数電圧変換部９０１は、上述の第１５の実施の形態のアンプ７１３に代えて、アンプ９１３を備える。第１７の実施の形態の周波数電圧変換部９０１のそれ以外の構成は、上述の第１５の実施の形態の周波数電圧変換部７０１の構成と同様である。
　アンプ９１３の前段には、スイッチトキャパシタ７１２が接続され、アンプ９１３の後段にはローパスフィルタ７１４が接続される。ここで、上述の第１５の実施の形態では、ローパスフィルタ７１４の後段にはＬＣ発振器７０２が接続されたが、この第１７の実施の形態では、ローパスフィルタ７１４の後段にはＬＣ発振器７０２が接続されない。このため、上述の第１５の実施の形態では、ＡＤＰＬＬ６１１の源発振回路としてＦＬＬ６０１が用いられるが、この第１７の実施の形態では、ＡＤＰＬＬ６１１の源発振回路としてＬＣ発振器９０２が用いられる。
　アンプ９１３は、ボルテージフォロア回路９１４を備える。スイッチトキャパシタ７１２で生成された電圧Ｖｓは、ボルテージフォロア回路９１４を介してローパスフィルタ７１４に入力される。
　このように、上述の第１７の実施の形態では、ＡＤＰＬＬ６１１の源発振回路としてＬＣ発振器９０２を用いた上で、ＬＣ発振器９０２の発振周波数に関係する検出値に基づいて、ＡＤＰＬＬ６１１の周波数を補正可能とする。これにより、発振回路の動作環境の変動に対応しつつ、ＡＤＰＬＬ６１１の源発振回路としてＬＣ発振器９０２が用いられたクロック信号ＣＬＫのクロック周波数を安定化させることができる。
　なお、上述の第１７の実施の形態では、ＡＤＰＬＬ６１１の源発振回路としてＬＣ発振器９０２を用いた上で、ＬＣ発振器９０２の発振周波数に関係する検出値に基づいて、ＡＤＰＬＬ６１１の周波数を補正可能とした。ＡＤＰＬＬ６１１の源発振回路として、ＬＣ発振器９０２に代えてリングオシレータ８０２を用いてもよい。
　＜１８．第１８の実施の形態＞
　上述の第１の実施の形態では、電流帰還に基づいてＦＬＬの発振周波数を制御した。ここの第１８の実施の形態では、画素がマトリックス状に配列された画素アレイ部が設けられた固体撮像装置が形成される基板を積層化する。
　図２６は、第１８の実施の形態に係る固体撮像装置の積層例を示す斜視図である。
　同図において、固体撮像装置は、半導体基板９２１、９２２を備える。半導体基板９２２は、半導体基板９２１上に積層される。半導体基板９２１、９２２の材料は、Ｓｉでもよいし、ＩｎＧａＡｓでもよいし、ＩｎＰでもよい。
　半導体基板９２２には、画素アレイ部９２３が形成される。画素アレイ部９２３には、画素９３１がロウ方向およびカラム方向にマトリックス状に配置される。画素アレイ部９２３の周辺には、パッド電極９３２およびビア電極９３３が形成される。ビア電極９３３は、半導体基板９２２を貫通し、半導体基板９２１、９２２同士を電気的に接続することができる。
　半導体基板９２１には、周辺回路９２４が形成される。周辺回路９２４には、カラム読出し回路９２５、カラムＡＤＣ９２６、通信インタフェース９２７および発振回路９２８が形成される。カラム読出し回路９２５およびカラムＡＤＣ９２６は、画素アレイ部９２３のカラム方向の両側の位置に対応するように形成してもよい。発振回路９２８は、上述の第１から第１７の実施の形態のいずれの構成を用いてもよい。
　このように、上述の第１８の実施の形態では、画素アレイ部９２３が形成される半導体基板９２２を、周辺回路９２４が形成される半導体基板９２１上に積層する。これにより、固体撮像装置が形成された半導体チップの実装面積の増大を抑制しつつ、固体撮像装置の感度を増大させることが可能となる。
　なお、上述の実施の形態では、発振回路を固体撮像装置に適用した例を示したが、クロック信号に基づいて動作する回路ならば、集積回路などの任意の回路に適用することができる。このとき、発振回路は、集積回路の基準クロック源として用いてもよい。例えば、発振回路は、プロセッサ、通信装置、ＡＤコンバータ、ロジック回路、画像処理回路、表示装置などの基準クロック源として用いてもよい。
　＜１９．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であってもよいし、赤外線等の非可視光であってもよい。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２８は、撮像部１２０３１の設置位置の例を示す図である。
　図２８では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、マイクロコンピュータ１２０５１、車載ネットワークＩ／Ｆ１２０５３、表示部１２０６２および撮像部１２０３１などに適用され得る。具体的には、例えば、上述の発振回路は、マイクロコンピュータ１２０５１、車載ネットワークＩ／Ｆ１２０５３、表示部１２０６２および撮像部１２０３１などに適用することができる。車両制御システム１２０００に本開示に係る技術を適用することにより、クロックの周波数精度を安定させることが可能となり、車両制御システム１２０００の高精度化を図ることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）発振器と、
　前記発振器の発振周波数が変換された電流に基づいて、前記発振器に対する帰還ループを構成する電流帰還部と
を備える発振回路。
（２）前記電流帰還部は、
　前記発振器の発振周波数を電流に変換する周波数電流変換部と、
　前記周波数電流変換部で生成された電流と参照電流との差分電流を生成する差分電流生成部と
を備える前記（１）に記載の発振回路。
（３）前記周波数電流変換部は、前記発振周波数に応じた電流を生成するスイッチトキャパシタ
を備える前記（２）に記載の発振回路。
（４）前記スイッチトキャパシタは可変容量素子
を備える前記（３）に記載のカウンタ回路。
（５）前記差分電流生成部は、前記スイッチトキャパシタで生成された電流と前記参照電流とを入力とするカスコードカレントミラー回路
を備える前記（３）または（４）に記載のカウンタ回路。
（６）前記参照電流の生成に用いられる参照抵抗と、
　前記スイッチトキャパシタに直列に接続され、前記参照抵抗と温度特性が異なる補償抵抗と
をさらに備える前記（３）から（５）のいずれかに記載のカウンタ回路。
（７）前記スイッチトキャパシタで生成された電流の出力先および前記参照電流の出力先を交互に切り替えるチョッパ回路
をさらに備える前記（３）から（６）のいずれかに記載の発振回路。
（８）前記差分電流生成部は、前記スイッチトキャパシタで生成された電流を入力とするカレントミラー回路
を備える前記（３）に記載の発振回路。
（９）前記参照電流の生成に用いられる参照抵抗と、
　前記参照抵抗に直列に接続され、前記カレントミラー回路においてダイオード接続されたミラートランジスタと同等の特性を持つダイオード接続トランジスタと
をさらに備える前記（８）に記載の発振回路。
（１０）前記カレントミラー回路のミラートランジスタに直列に接続され、前記参照抵抗と温度特性が異なる補償抵抗
をさらに備える前記（９）に記載の発振回路。
（１１）前記スイッチトキャパシタのスイッチングに用いられるブートストラップ回路
をさらに備える前記（３）から（１０）のいずれかに記載の発振回路。
（１２）集積回路の基準クロック源として用いられる
前記（１）から（１１）のいずれかに記載の発振回路。
（１３）前記集積回路が形成される半導体チップに集積化される
前記（１２）に記載の発振回路。
（１４）前記発振器は、ＬＣ発振器またはリングオシレータである
前記（１）から（１３）のいずれかに記載の発振回路。
（１５）発振器と、
　前記発振器の発振周波数に基づいて、前記発振器に対する帰還ループを構成する周波数同期部と、
　前記発振器の後段に接続されたＰＬＬ（Phase Locked Loop）と
を備える発振回路。
（１６）前記周波数同期部は、前記発振器の発振周波数に応じた制御電圧を生成する周波数電圧変換部
を備える前記（１５）に発振回路。
（１７）前記周波数電圧変換部は、
　前記発振器の発振周波数に応じた電圧を生成するスイッチトキャパシタと、
　前記スイッチトキャパシタで生成された電圧と参照電圧との差分を生成するアンプと、
　前記アンプの出力から低域成分を抽出するローパスフィルタと
を備える前記（１６）に発振回路。
（１８）前記周波数同期部から出力される前記発振器の制御電圧の検知結果に基づいて、前記ＰＬＬの制御に用いられるパラメータを補正するパラメータ補正部
をさらに備える前記（１５）から（１７）のいずれかに記載の発振回路。
（１９）前記パラメータ補正部は、
　前記周波数同期部の電源電圧の補正値を算出する電源電圧補正値算出部と、
　前記発振器の制御電圧の補正値を算出する制御電圧補正値算出部と、
　前記周波数同期部の温度の補正値を算出する温度補正値算出部とを備え、
　前記電源電圧の補正値、前記制御電圧の補正値および前記温度の補正値に基づいて、前記パラメータを補正する
前記（１８）に記載の発振回路。
（２０）発振器と、
　前記発振器の後段に接続されたＰＬＬ（Phase Locked Loop）と、
　前記発振器の発振周波数に応じた電圧を生成する周波数電圧変換部と、
　前記周波数電圧変換部で生成された電圧に基づいて、前記ＰＬＬの制御に用いられるパラメータを補正するパラメータ補正部と
を備える発振回路。
　１０１　発振器
　１０２　電流帰還部
　１０３　ループフィルタ
　１０４　周波数電流変換部
　１０５　差分電流生成部
　１０６　スイッチトキャパシタ
　１０７　カスコードカレントミラー回路
　１１１、１２１、１２２　電流源
　１１２　参照抵抗
　１１３、１１４　スイッチ
　１１５　キャパシタ
　１２３から１２８　ミラートランジスタ

Claims (20)

  1. 　発振器と、
    　前記発振器の発振周波数が変換された電流に基づいて、前記発振器に対する帰還ループを構成する電流帰還部と
    を備える発振回路。
  2. 　前記電流帰還部は、
    　前記発振器の発振周波数を電流に変換する周波数電流変換部と、
    　前記周波数電流変換部で生成された電流と参照電流との差分電流を生成する差分電流生成部と
    を備える請求項１に記載の発振回路。
  3. 　前記周波数電流変換部は、前記発振周波数に応じた電流を生成するスイッチトキャパシタ
    を備える請求項１に記載の発振回路。
  4. 　前記スイッチトキャパシタは可変容量素子
    を備える請求項３に記載の発振回路。
  5. 　前記差分電流生成部は、前記スイッチトキャパシタで生成された電流と前記参照電流とを入力とするカスコードカレントミラー回路
    を備える請求項３に記載の発振回路。
  6. 　前記参照電流の生成に用いられる参照抵抗と、
    　前記スイッチトキャパシタに直列に接続され、前記参照抵抗と温度特性が異なる補償抵抗と
    をさらに備える請求項３に記載の発振回路。
  7. 　前記スイッチトキャパシタで生成された電流の出力先および前記参照電流の出力先を交互に切り替えるチョッパ回路
    をさらに備える請求項３に記載の発振回路。
  8. 　前記差分電流生成部は、前記スイッチトキャパシタで生成された電流を入力とするカレントミラー回路
    を備える請求項３に記載の発振回路。
  9. 　前記参照電流の生成に用いられる参照抵抗と、
    　前記参照抵抗に直列に接続され、前記カレントミラー回路においてダイオード接続されたミラートランジスタと同等の特性を持つダイオード接続トランジスタと
    をさらに備える請求項８に記載の発振回路。
  10. 　前記カレントミラー回路のミラートランジスタに直列に接続され、前記参照抵抗と温度特性が異なる補償抵抗
    をさらに備える請求項９に記載の発振回路。
  11. 　前記スイッチトキャパシタのスイッチングに用いられるブートストラップ回路
    をさらに備える請求項８に記載の発振回路。
  12. 　集積回路の基準クロック源として用いられる
    請求項１に記載の発振回路。
  13. 　前記集積回路が形成される半導体チップに集積化される
    請求項１２に記載の発振回路。
  14. 　前記発振器は、ＬＣ発振器またはリングオシレータである
    請求項１に記載の発振回路。
  15. 　発振器と、
    　前記発振器の発振周波数に基づいて、前記発振器に対する帰還ループを構成する周波数同期部と、
    　前記発振器の後段に接続されたＰＬＬ（Phase Locked Loop）と
    を備える発振回路。
  16. 　前記周波数同期部は、前記発振器の発振周波数に応じた制御電圧を生成する周波数電圧変換部
    を備える請求項１５に記載の発振回路。
  17. 　前記周波数電圧変換部は、
    　前記発振器の発振周波数に応じた電圧を生成するスイッチトキャパシタと、
    　前記スイッチトキャパシタで生成された電圧と参照電圧との差分を生成するアンプと、
    　前記アンプの出力から低域成分を抽出するローパスフィルタと
    を備える請求項１６に記載の発振回路。
  18. 　前記周波数同期部から出力される前記発振器の制御電圧の検知結果に基づいて、前記ＰＬＬの制御に用いられるパラメータを補正するパラメータ補正部
    をさらに備える請求項１５に記載の発振回路。
  19. 　前記パラメータ補正部は、
    　前記周波数同期部の電源電圧の補正値を算出する電源電圧補正値算出部と、
    　前記発振器の制御電圧の補正値を算出する制御電圧補正値算出部と、
    　前記周波数同期部の温度の補正値を算出する温度補正値算出部とを備え、
    　前記電源電圧の補正値、前記制御電圧の補正値および前記温度の補正値に基づいて、前記パラメータを補正する
    請求項１８に記載の発振回路。
  20. 　発振器と、
    　前記発振器の後段に接続されたＰＬＬ（Phase Locked Loop）と、
    　前記発振器の発振周波数に応じた電圧を生成する周波数電圧変換部と、
    　前記周波数電圧変換部で生成された電圧に基づいて、前記ＰＬＬの制御に用いられるパラメータを補正するパラメータ補正部と
    を備える発振回路。
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