WO2024176559A1 - 半導体装置およびその製造方法 - Google Patents

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terminal
semiconductor device
semiconductor
semiconductor substrate
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宏行 松島
悠佳 清水
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Hitachi Ltd
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Hitachi Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations

Definitions

  • the present invention can be used in semiconductor devices and their manufacturing methods.
  • a semiconductor chip may have a structure in which electrodes are provided on both the front and rear surfaces.
  • Patent Document 1 JP 2007-184553 A describes the formation of a through-hole that penetrates from the front to rear surface of a semiconductor substrate, and is electrically connected to a metal film (electrode) on the rear surface.
  • a representative embodiment of a semiconductor device includes a semiconductor substrate having a first main surface, a second main surface opposite to the first main surface, and a semiconductor element; a first terminal connected to a first electrode provided in contact with the first main surface via a first bonding material having electrical conductivity; a second terminal connected to a second electrode provided in contact with the second main surface via a second bonding material having electrical conductivity and insulated from the first terminal; an insulating material sealing a portion of each of the first terminal and the second terminal and the semiconductor substrate; a third main surface located on the first bonding material side of the semiconductor substrate and exposing the first terminal and the second terminal; and a fourth main surface opposite to the third main surface.
  • the second terminal is drawn to the third main surface side by a drawing electrode separated from a laminate including the semiconductor substrate, the first electrode, and the first bonding material, and the first terminal and the second terminal are insulated from each other by the insulating material.
  • a method for manufacturing a semiconductor device includes the steps of: (a) preparing a semiconductor substrate having a first main surface, a second main surface opposite the first main surface, and a semiconductor element, with a first electrode in contact with the first main surface and a second electrode in contact with the second main surface; (b) connecting a first conductor to the first electrode via a first bonding material having electrical conductivity; (c) preparing a second conductor having a first convex portion on its surface; (d) separating a laminate including the semiconductor substrate and the first electrode from the first convex portion and connecting the second electrode to the surface of the second conductor via a second bonding material having electrical conductivity; and (e) after steps (a) to (d), sealing the semiconductor substrate, the first conductor, and the second conductor with an insulating material.
  • the semiconductor device has a third main surface on which the first terminal made of the first conductor and the second terminal made of the second conductor are exposed, and a fourth main surface opposite the third main surface, the third main surface being located on the first bonding material side of the semiconductor substrate, the first terminal and the second terminal being insulated from each other, and the second terminal being extended to the third main surface side by the first protrusion.
  • Representative embodiments can improve the performance of semiconductor devices. In particular, they can reduce the size of the semiconductor devices.
  • the yield of semiconductor devices can be improved.
  • 1 is a plan view showing a semiconductor device according to a first embodiment
  • 2 is a cross-sectional view taken along line AA in FIG. 1.
  • 1 is a cross-sectional view showing a semiconductor module equipped with a semiconductor device according to a first embodiment
  • 4 is a flow chart showing a manufacturing process of the semiconductor device according to the first embodiment.
  • 1 is a cross-sectional view of a semiconductor device during a manufacturing process according to a first embodiment
  • 2 is a plan view showing an example of a layout of conductors used in manufacturing the semiconductor device according to the first embodiment
  • 6 is a cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 5 .
  • 8 is a cross-sectional view of the semiconductor device during the manufacturing process following FIG. 7 .
  • FIG. 9 is a cross-sectional view of the semiconductor device during the manufacturing process following FIG. 8 .
  • 10 is a cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 9 .
  • 11 is a cross-sectional view of the semiconductor device during the manufacturing process subsequent to FIG. 10 .
  • FIG. 1 is a plan view showing a semiconductor device according to a first modification of the first embodiment;
  • FIG. 1 is a plan view showing a semiconductor device according to a first modification of the first embodiment;
  • FIG. 1 is a plan view showing a semiconductor device according to a first modification of the first embodiment
  • 11 is a cross-sectional view showing a semiconductor device according to a second modification of the first embodiment
  • 11 is a flow chart showing a manufacturing process of a semiconductor device according to a second modification of the first embodiment.
  • 11A to 11C are cross-sectional views of a semiconductor device according to a second modification of the first embodiment during a manufacturing process.
  • 18 is a cross-sectional view of the semiconductor device during the manufacturing process following FIG. 17 .
  • 19 is a cross-sectional view of the semiconductor device during the manufacturing process following FIG. 18 .
  • FIG. 11 is a plan view showing a semiconductor device according to a second embodiment.
  • 21 is a cross-sectional view taken along line BB in FIG. 20.
  • FIG. 21 is a cross-sectional view taken along line CC of FIG. 20.
  • 11 is a flow chart showing a manufacturing process of a semiconductor device according to a second embodiment.
  • 11 is a cross-sectional view of a semiconductor device during a manufacturing process according to a second embodiment.
  • 25 is a cross-sectional view of the semiconductor device during the manufacturing process following FIG. 24.
  • 26 is a cross-sectional view of the semiconductor device during the manufacturing process following FIG. 25 .
  • 27 is a cross-sectional view of the semiconductor device during the manufacturing process following FIG. 26.
  • 28 is a cross-sectional view of the semiconductor device during the manufacturing process following FIG. 27.
  • FIG. 11 is a cross-sectional view showing a semiconductor device according to a modified example of the second embodiment.
  • FIG. 11 is a cross-sectional view showing a semiconductor device according to a modified example of the second embodiment.
  • FIG. 11 is a cross-sectional view showing a semiconductor device according to a modified example of the second embodiment.
  • 13 is a flow chart showing a manufacturing process of a semiconductor device according to a modification of the second embodiment.
  • 13 is a cross-sectional view of a semiconductor device according to a modification of the second embodiment during a manufacturing process.
  • FIG. 11 is a cross-sectional view showing a semiconductor device according to a comparative example.
  • FIG. 1 is a plan view showing a semiconductor module according to a comparative example.
  • the semiconductor chip 1 which is the semiconductor device of this embodiment, has terminals 2, 3, and 4 on the main surface S3 side.
  • the semiconductor chip 1 has a main surface S3 and a main surface S4 opposite to the main surface S3.
  • Both the main surface S3 and the main surface S4 are surfaces along the X direction and the Y direction.
  • the X direction and the Y direction are directions perpendicular to each other.
  • the thickness direction (height direction) of the semiconductor chip 1 is the Z direction perpendicular to each of the X direction and the Y direction.
  • a planar view means viewing an object along the Z direction.
  • the semiconductor chip 1 has a semiconductor substrate 5 therein.
  • the semiconductor substrate 5 is made of, for example, Si (silicon), SiC (silicon carbide), GaN (gallium nitride), Ga 2 O 3 (gallium oxide), or diamond.
  • the shape of the semiconductor substrate 5 in a plan view is rectangular.
  • the semiconductor substrate 5 has a main surface S1 and a main surface S2 opposite to the main surface S1.
  • the main surface S1 is a surface of the semiconductor substrate 5 located on the main surface S3 side
  • the main surface S2 is a surface of the semiconductor substrate 5 located on the main surface S4 side.
  • the main surface S3 is located on the bonding material (conductive connection layer) 2b side and the bonding material (conductive connection layer) 3b side with respect to the semiconductor substrate 5.
  • the main surface S4 is located on the bonding material (conductive connection layer) 4b side with respect to the semiconductor substrate 5.
  • the source electrode 2a and gate electrode 3a are connected to the main surface S1 of the semiconductor substrate 5.
  • the drain electrode 4a is connected to the main surface S2 of the semiconductor substrate 5.
  • the source electrode 2a, gate electrode 3a, and drain electrode 4a are spaced apart from each other and insulated from each other.
  • the outermost surfaces (surfaces facing the main surface S3) of the source electrode 2a and gate electrode 3a are made of, for example, Ni (nickel) or Cu (copper).
  • the outermost surface (surface facing the main surface S4) of the drain electrode 4a is made of, for example, Ni (nickel), Cu (copper), or Au (gold).
  • the semiconductor substrate 5 is not composed of semiconductors alone, but has a layered structure including wiring and an insulating layer on its main surface, and is equipped with semiconductor elements.
  • Possible semiconductor elements formed on the semiconductor substrate 5 include transistors such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors).
  • the semiconductor elements formed on the semiconductor substrate 5 may also be rectifying elements such as diodes.
  • the semiconductor substrate 5 is equipped with a MOSFET.
  • the semiconductor substrate 5 is a three-terminal element. If the semiconductor element of the semiconductor substrate 5 is a two-terminal element such as a diode, there will be only one electrode and terminal connected to the surface on the main surface S3 side of the semiconductor substrate 5. There may be three or more electrodes and terminals connected to the surface on the main surface S3 side of the semiconductor substrate 5.
  • a source sense terminal, a temperature detection terminal, etc. may be provided on the main surface S3 of the semiconductor substrate 5.
  • the terminal 2 is connected to the surface of the source electrode 2a on the main surface S3 side via a bonding material 2b.
  • the terminal 3 is connected to the surface of the gate electrode 3a on the main surface S3 side via a bonding material 3b.
  • the terminal 4 is connected to the surface of the drain electrode 4a on the main surface S4 side via a bonding material 4b. That is, the terminal 2 is electrically connected to the semiconductor substrate 5 via the bonding material 2b and the source electrode 2a.
  • the terminal 3 is electrically connected to the semiconductor substrate 5 via the bonding material 3b and the gate electrode 3a.
  • the terminal 4 is electrically connected to the semiconductor substrate 5 via the bonding material 4b and the drain electrode 4a.
  • Each of the terminals 2, 3, and 4 is made of, for example, Cu (copper), W (tungsten), Al (aluminum), or Mo (molybdenum).
  • Each of the bonding materials (bonding layers) 2b, 3b, and 4b is a conductive joint, and is made of, for example, solder, sintered material, or bump.
  • the terminal 4 extends outward in the Y and X directions relative to the stack consisting of the semiconductor substrate 5, source electrode 2a, gate electrode 3a, drain electrode 4a, bonding materials 2b, 3b, 4b, and terminals 2 and 3 stacked in the Z direction, and has an extraction electrode 4c that extends toward the main surface S3 at a position separated from the stack.
  • the extraction electrode 4c which is part of the terminal 4, extends in the Z direction and is exposed on the main surface S3.
  • the shape of the stack is rectangular in a plan view. As shown in FIG.
  • the extraction electrode 4c (terminal 4) has an L-shaped planar layout in which a portion extending along one side of the stack extending in the Y direction and a portion extending along one side of the stack extending in the X direction are connected to each other.
  • the terminal 4 has a plate-like portion that contacts the bonding material 4b and extends along the X-Y plane, an extraction electrode 4c that extends along the X-Z plane, and an extraction electrode 4c that extends along the Y-Z plane. For this reason, the terminal 4 has an L-shaped cross-sectional shape.
  • the plate-like portion extending along the X-Y plane and the extraction electrode 4c may be integrated, or may be joined to each other via a bonding material.
  • the manufacturing method of the terminal 4 (the conductor 20 described below) is simple, but since material processing is required, the manufacturing cost increases compared to when the plate-like portion and the extraction electrode 4c are joined.
  • An insulating material (sealing material) 6 is embedded between the laminate and the extraction electrode 4c.
  • An insulating material 6 is embedded between the laminate consisting of the source electrode 2a, bonding material 2b, and terminal 2 and the laminate consisting of the gate electrode 3a, bonding material 3b, and terminal 3.
  • the insulating material 6 continuously covers and seals the side surfaces in the X and Y directions of the structure consisting of the terminal 4, semiconductor substrate 5, source electrode 2a, gate electrode 3a, drain electrode 4a, bonding materials 2b, 3b, 4b, and terminals 2, 3, and 4, as well as the surface on the main surface S4 side of the terminal 4.
  • the insulating material 6 is made of, for example, a molded resin.
  • the terminals 4 are extended from the position where they are bonded to the bonding material 4b toward the main surface S3 by a plate-like portion extending along the XY plane and an extraction electrode 4c.
  • the terminals are not exposed on any surface of the semiconductor chip 1 other than the main surface S3. In other words, all surfaces of the semiconductor chip 1 other than the main surface S3 are covered with the insulating material 6.
  • the shape of the semiconductor chip 1 in a plan view and the shape of each side are rectangular.
  • the shape of the semiconductor chip 1 is a rectangular parallelepiped.
  • the sides of the semiconductor chip 1 in the X and Y directions and the main surface S4 are made of insulating material 6, and the surface of the terminal 4 on the main surface S4 side is not exposed.
  • the main surface S3 is made up of the insulating material 6 and the surfaces of the terminals 2, 3, and 4.
  • the main surface S3 is flat.
  • the periphery of each of the terminals 2, 3, and 4 is completely surrounded by the insulating material 6.
  • terminal (gate terminal) 3 in a plan view is rectangular. In a plan view, the area of terminal (gate terminal) 3 is smaller than that of terminal (source terminal) 2. It is preferable that the shortest distance between each of 2, 3, and 4 is equal to or less than the length of one side (short side) of terminal 3 in a plan view. This is because if the shortest distance is large, the increase in size of the semiconductor device becomes a problem.
  • Semiconductor substrate 5 is formed by cutting a semiconductor wafer into individual pieces.
  • FIG. 3 A cross-sectional view of a semiconductor module 100 on which a semiconductor device (semiconductor chip 1) according to the present embodiment is mounted is shown in Fig. 3.
  • the semiconductor chip 1 shown in Fig. 3 is the semiconductor chip 1 shown in Fig. 2 turned upside down, and the position of the cross section shown in Fig. 3 is the same as the position of the cross section shown in Fig. 2.
  • each of the terminals 2, 3, and 4 on the main surface S3 of the semiconductor chip 1 is connected to a separate wiring 8 via a bonding material 7.
  • the wiring 8 is a wiring pattern made of a conductor provided on the main surface of an insulating substrate 9.
  • the bonding material 7 is made of, for example, solder, a sintered material, or a bump.
  • the insulating substrate 9 is made of, for example, AlN (aluminum nitride).
  • the semiconductor module shown in FIG. 3 may be placed in, for example, a resin case, and the structure including the semiconductor chip 1 on the main surface of the insulating substrate 9 may be sealed with resin poured into the resin case.
  • all terminals of the semiconductor chip 1 are surface-mounted on the insulating substrate 9 side using only bonding material 7 on the main surface S3 side.
  • the semiconductor chip 1 and the wiring 8 are not connected using bonding wires or conductive ribbons, etc.
  • a plurality of conductors 10 are prepared (step S11 in FIG. 4).
  • the conductors 10 are made of, for example, Cu (copper), W (tungsten), Al (aluminum), or Mo (molybdenum).
  • the conductors 10 have a plate-shaped support portion and two convex portions 10a spaced apart from each other on the surface of the support portion. These two convex portions 10a are portions that will later become the terminals 2 and 3.
  • a plurality of conductors 10 may be connected to each other via a connecting portion 10c and integrated.
  • the conductors 10 shown in FIG. 5 have already been singulated.
  • the singulated conductors 10 have the advantage of low material costs, but require a lot of work to align them with the semiconductor substrate to be connected in a later process.
  • the integrated conductors 10 in FIG. 6 have the advantage of easy alignment, but high material costs.
  • each of the multiple conductors 10 is connected to each of the multiple semiconductor substrates 5 (step S12 in FIG. 4).
  • multiple semiconductor substrates 5 are prepared, each having a main surface S1 and a main surface S2 opposite to the main surface S1, with a source electrode 2a and a gate electrode 3a provided on the main surface S1, and a drain electrode 4a provided on the main surface S2.
  • the source electrode 2a is connected to one of the two protruding portions 10a of each conductor 10 via a bonding material 2b
  • the gate electrode 3a is connected to the other of the two protruding portions 10a via a bonding material 3b.
  • a plurality of conductors 20 are connected to each of the plurality of semiconductor substrates 5 (step S13 in FIG. 4). That is, a plurality of conductors 20 are prepared, each of which is configured by connecting a plate-like portion extending along the X-Y plane, an extraction electrode (convex portion) 4c extending along the X-Z plane, and an extraction electrode (convex portion) 4c extending along the Y-Z plane.
  • the extraction electrode 4c is connected to the surface of the plate-like portion, which is the support portion, and is formed on the surface.
  • the plurality of semiconductor substrates 5 may be prepared at the time of step S11, and the plurality of conductors 20 may be prepared at the time of step S11 or S12.
  • Steps S12 and S13 may be performed simultaneously. That is, the conductors 10 and 20 may be connected to the semiconductor substrate 5 at the same time. Also, step S13 may be performed before step S12.
  • the conductor 10 and the semiconductor substrate 5, which are connected to each other, are turned upside down.
  • the drain electrode 4a on the main surface S4 side of the semiconductor substrate 5 is connected via a bonding material 4b to the surface of the plate-like portion of each conductor 20 that extends along the X-Y plane and is the surface from which the extraction electrode 4c protrudes.
  • the stack consisting of the semiconductor substrate 5, source electrode 2a, gate electrode 3a, drain electrode 4a, bonding materials 2b, 3b, 4b, and terminals 2 and 3 is connected to the surface of the plate-like portion with the extraction electrode 4c spaced apart in the Y and X directions.
  • Each of the bonding materials 2b, 3b, and 4b is, for example, solder, sintered material, or bump.
  • the semiconductor substrates 5 and the conductors 10 and 20 are each sealed with an insulating material 6 (step S14 in FIG. 4).
  • the insulating material 6 is made of, for example, a molded resin.
  • the entire surfaces of the conductors 10 and 20 are sealed, but a part of the surfaces of the conductors 10 and 20 (the upper ends of the conductors in FIG. 9) may be exposed above the bonding materials 2b and 3b.
  • the height positions of the upper surface of the conductor 10 (the surface opposite the semiconductor substrate 5) and the top surface of the conductor 20 may not coincide with each other. This is because these upper surfaces will be flattened by grinding in a later step S15.
  • the surfaces of the insulating material 6, conductor 10, and conductor 20 are flattened by grinding the conductors 10 and 20 from above (step S15 in FIG. 4).
  • the support portion constituting the conductor 10 is removed, and grinding is continued until the two protruding portions 10a are separated from each other.
  • the two protruding portions 10a of the conductor 10 that remain thereby constitute terminals 2 and 3, respectively.
  • the conductor 20, which has been partially ground, constitutes terminal 4.
  • the surfaces of the insulating material 6 and terminals 2, 3, and 4 that have been flattened in this grinding process constitute the main surface S3.
  • step S16 in FIG. 4 dicing is performed to cut away the insulating material 6 between adjacent terminals 4, thereby obtaining a plurality of individual semiconductor chips 1 (step S16 in FIG. 4).
  • the semiconductor chip 1 and an insulating substrate 9 having a pattern of wiring 8 on its main surface are prepared, and then each of the terminals 2, 3, and 4 exposed on the main surface S3 of the semiconductor chip 1 is connected to each of the wiring 8 via a bonding material 7.
  • a continuity test is performed on a semiconductor chip.
  • the test is performed by applying a voltage to each terminal of the semiconductor chip, so that it is necessary to prevent air discharge between the terminals during the test for off-characteristic evaluation.
  • a voltage for example, in the test of an element such as a SiC power semiconductor element, to which a higher voltage is applied than a Si semiconductor element, a high electric field is applied, so that it is necessary to take measures to prevent discharge.
  • possible test methods include immersing the semiconductor device in an insulating liquid or performing measurements under pressure, but it is difficult to perform measurements in the chip state.
  • testing can be performed after multiple semiconductor chips are connected in parallel (see Figure 34), sealed with insulating material, and modularized with a bus bar for connecting the main current path.
  • Figure 34 sealed with insulating material, and modularized with a bus bar for connecting the main current path.
  • bonding wires 41 When semiconductor chips are connected in parallel to form a semiconductor module, it is possible to use bonding wires 41, as shown as comparative examples in Figures 33 and 34.
  • the insulating material (sealing material) is omitted
  • Figure 34 the insulating material and some of the bonding wires 41 are omitted.
  • the semiconductor chip 1x which is a semiconductor device of the comparative example, differs from the semiconductor chip 1 shown in FIG. 1 in that it is electrically connected to the drain electrode 4a of the semiconductor substrate 5 and does not have an electrode (terminal) that draws the drain to the source electrode 2a and gate electrode 3a. In addition, it does not have electrodes that are electrically connected to each of the source electrode 2a and gate electrode 3a of the semiconductor substrate 5 and draw the source and gate to the drain electrode 4a.
  • the drain electrode 4a is connected to the wiring 8 via a bonding material 7 directly below the semiconductor substrate 5, and the source electrode 2a and the gate electrode 3a are each connected to the wiring 8 via a bonding wire 41 that contacts their upper surfaces.
  • the semiconductor module 100a of this comparative example in addition to the surface mounting process for connecting the drain electrode 4a to the wiring 8, a wire bonding process is required, which increases the manufacturing cost of the semiconductor device. Also, if the bonding wire 41 is formed at a high position as shown in FIG. 33, the resin layer for sealing the semiconductor chip 1x and the bonding wire 41 must be thickened, which causes a problem of an increase in the size of the semiconductor device.
  • an extraction electrode 4c is provided at a position spaced apart from the semiconductor substrate 5, which extracts the terminal 4 on the main surface S4 side of the semiconductor chip 1 to the main surface S3 side.
  • the semiconductor chip 1 As a result, in the inspection process of the semiconductor device, it is possible to inspect the semiconductor chip 1 as a single chip without connecting multiple semiconductor chips in parallel. This is because the semiconductor chip 1 is sealed with the insulating material 6, and also because inspection is easy with the main surface S4 glued or adsorbed. Since there are no terminals on the main surface S4, it is also easy to inspect the semiconductor chip 1 by immersing it in an insulating liquid or applying pressure by fixing the main surface S4. This prevents discharge and enables inspection of the semiconductor chip 1 as a single chip at high voltage. This eliminates the need to connect multiple semiconductor chips in parallel for inspection, and prevents other semiconductor chips from being treated as defective due to a defect in one semiconductor chip. This improves the yield of semiconductor devices and prevents an increase in the manufacturing cost of semiconductor devices.
  • the semiconductor device can be mounted only through the surface mounting process using the bonding material 7, which reduces the manufacturing costs of the semiconductor device.
  • the size of the semiconductor device can be reduced.
  • the resin layer for sealing the semiconductor chip 1 can be made thinner than in the comparative example, which allows the size of the semiconductor device to be reduced.
  • the planar layout of the terminals 4 (lead electrodes 4c) on the main surface S3 of the semiconductor chip 1 is not limited to an L-shape, and may be a shape as shown in Figures 12 and 13.
  • the terminals 4 have an I-shape extending only along one side of the terminals 2, which have a substantially rectangular planar shape.
  • the terminals 4 have a U-shape extending continuously along three sides of the terminals 2.
  • the terminals 4 have a continuous rectangular ring-shaped structure extending along the four sides of the terminals 2.
  • the surface of the terminal 4 may be exposed from the insulating material 6.
  • a plate-like portion that contacts the bonding material 4b and extends along the XY plane is partially exposed.
  • the surface opposite the semiconductor substrate 5 is exposed from the insulating material 6.
  • steps S11 to S13 in FIG. 4 are carried out (steps S21 to S23 in FIG. 16).
  • the multiple semiconductor substrates 5 and the multiple conductors 10 and 20 are each sealed with an insulating material 6 (step S24 in FIG. 16).
  • sealing is performed with the surface (bottom surface) of each of the multiple conductors 20 opposite the semiconductor substrate 5 side adhered to a tape (not shown) to cover (protect) it.
  • the conductor 20 may be sealed as in step S14 of FIG. 4, and then grinded to expose the surface of the conductor 20 opposite the semiconductor substrate 5 (the bottom surface), thereby obtaining the structure shown in FIG. 17.
  • step S15 in FIG. 4 is performed to form terminals 2, 3, and 4 (step S25 in FIG. 16).
  • step S26 in FIG. 16 a dicing process similar to step S16 in FIG. 4 is performed to obtain a plurality of individual semiconductor chips 1a (step S26 in FIG. 16). With the above steps, the semiconductor device of this modified example is substantially completed.
  • the same effects as those of the semiconductor device described with reference to Figures 1 to 3 can be obtained.
  • the absence of insulating material 6 covering the terminals 4 on the main surface S4 allows the size of the semiconductor device to be reduced, and the cooling effect on the main surface S4 side to be increased. It also becomes possible to perform inspection and measurement by contacting a probe with both the main surface S3 side and the main surface S4 side.
  • the exposed area of the terminals 4 on the main surface S4 side is larger than the exposed area of the terminals 4 on the main surface S3 side. This makes probe inspection of the terminals 4 easier.
  • FIG. 20 shows the main surface S4 of the semiconductor chip 1b, unlike FIG. 1.
  • the main surface S4 of the semiconductor chip 1b exposes the terminal 4 connected to the drain electrode 4a of the semiconductor substrate 5 via the bonding material 4b.
  • the main surface S4 also exposes the terminal 2 (extraction electrode 2c) connected to the source electrode 2a of the semiconductor substrate 5 via the bonding material 2b.
  • the main surface S4 also exposes the terminal 3 (extraction electrode 3c) connected to the gate electrode 3a of the semiconductor substrate 5 via the bonding material 3b.
  • the terminal 2 on the main surface S4 has an L-shaped layout.
  • the shapes of the terminals 2 and 3 on the main surface S4 may be any of the L-shaped, I-shaped, and U-shaped shapes described with reference to FIGS. 1, 12, and 13.
  • terminal 3 has a plate-shaped portion that contacts bonding material 3b and extends along the X-Y plane, and extraction electrode 3c that extends along the X-Z plane.
  • terminal 2 has a plate-shaped portion that contacts bonding material 2b and extends along the X-Y plane, extraction electrode 2c that extends along the X-Z plane, and extraction electrode 2c that extends along the Y-Z plane.
  • Each of extraction electrodes 2c, 3c extends in the Z direction, and one end of the extension direction terminates at main surface S4. Terminals 2 and 3, which are aligned in the X and Y directions, are spaced apart from each other.
  • the terminals are not exposed.
  • the entire surface is covered with the insulating material 6.
  • a plurality of conductors 10 are prepared (step S31 in FIG. 23).
  • the conductor 10 has a support portion, and has two convex portions 10a spaced apart from each other on the surface of the support portion.
  • the two convex portions 10a are portions that will later become the terminals 2 and 3.
  • Each of the two convex portions 10a further has a convex portion 10b that protrudes from its upper surface.
  • the convex portion 10a is formed on the surface of the support portion via the convex portion 10b.
  • the two convex portions 10b are portions that will later become the lead electrodes 2c and 3c, which are parts of the terminals 2 and 3, respectively.
  • the conductor 10 is composed of the support portion and the convex portions 10a and 10b.
  • each of the conductors 10 is connected to each of the semiconductor substrates 5 (step S32 in FIG. 23).
  • a plurality of semiconductor substrates 5 are prepared, each of which has a main surface S1 and a main surface S2 opposite to the main surface S1, with a source electrode 2a and a gate electrode 3a provided on the main surface S1 and a drain electrode 4a provided on the main surface S2.
  • the source electrode 2a is connected to one of the two protruding portions 10a of each conductor 10 via a bonding material 2b
  • the gate electrode 3a is connected to the other of the two protruding portions 10a via a bonding material 3b.
  • the semiconductor substrate 5 is connected to the protruding portion 10a at a position separated from the protruding portion 10b.
  • the stack including the semiconductor substrate 5 and the drain electrode 4a is separated from the protruding portion 10b, and the source electrode 2a and the gate electrode 3a are connected to the surface of the plurality of protruding portions 10a, which is the surface of the conductor 10, via the bonding materials 2b and 3b.
  • a number of conductors 20 are connected to each of a number of semiconductor substrates 5 (step S33 in FIG. 23).
  • the conductors 20 are made up of only plate-like portions extending along the X-Y plane, and form terminals 4.
  • the drain electrode 4a on the main surface S2 side of the semiconductor substrate 5 is connected to the surface of each conductor 20 via a bonding material 4b.
  • the conductors 20 are connected to the semiconductor substrate 5 at a position spaced apart from the protrusion 10b.
  • Steps S32 and S33 may be performed simultaneously. That is, the conductors 10 and 20 may be connected to the semiconductor substrate 5 at the same time. Also, step S33 may be performed before step S32.
  • the multiple semiconductor substrates 5 and the multiple conductors 10 and 20 are each sealed with an insulating material 6 (step S34 in FIG. 23).
  • steps S34 in FIG. 23 parts of the surfaces of the conductors 10 and 20 are exposed, but the entire surfaces of the conductors 10 and 20 may be sealed.
  • the height positions of the top surface of the conductor 20 (the surface opposite the semiconductor substrate 5) and the top surface of the conductor 10 (protrusion 10b) in the Z direction may not coincide but may be offset. This is because these top surfaces will be flattened by grinding performed later in step S35.
  • conductor 10 and conductor 20 are ground from both sides in the Z direction (step S35 in FIG. 23).
  • the structure including the semiconductor substrate 5, conductors 10, 20, and insulating material 6 is turned upside down.
  • the conductor 10 is ground from above. That is, the conductor 10 and insulating material 6 are ground until the support portion constituting the conductor 10 is removed and the two protruding portions 10a are separated from each other. As a result, the remaining pair of protruding portions 10a, 10b constitutes the terminal 2, and the other pair of protruding portions 10a, 10b constitutes the terminal 3.
  • step S36 the sealing process is carried out again (step S36 in FIG. 23).
  • the terminals 2 and 3 (protruding portions 10a) exposed by the grinding are covered with insulating material 6.
  • this insulating material 6 and the insulating material 6 formed in step S34 are formed in separate processes, they are given the same reference numerals here and are shown integrated together in FIG. 28.
  • the semiconductor chip 1b the flat surface including the insulating material 6 exposed on the lower side of FIG. 28 (the bonding material 4b side relative to the semiconductor substrate 5) and the respective surfaces of the terminals 2, 3, and 4 constitutes the main surface S4.
  • the semiconductor device and manufacturing method thereof of this embodiment provide the same effects as those of the first embodiment. Furthermore, the semiconductor chip 1b of this embodiment has higher heat dissipation properties than the semiconductor chip 1 of the first embodiment. This is because the surface area of the semiconductor chip 1b in plan view that is occupied by conductors (terminals) is larger on the surface on which the drain electrode 4a is formed than on the surface on which the source electrode 2a and gate electrode 3a are formed. In other words, in this embodiment, heat can be dissipated from almost the entire main surface S4, so the thermal resistance is low.
  • the surfaces of the terminals 2 and 3 may be exposed from the insulating material 6.
  • the surfaces opposite to the main surface S1 of the semiconductor substrate 5 are exposed from the insulating material 6.
  • the cross sections shown in FIGS. 29 and 30 are at locations corresponding to the cross sections shown in FIGS. 21 and 22.
  • steps S31 to S34 in FIG. 23 are carried out (steps S41 to S44 in FIG. 31).
  • both surfaces of the conductor 10 and the conductor 20 in the Z direction are ground to flatten both surfaces of the insulating material 6, the conductor 10, and the conductor 20 (step S45 in FIG. 31), and then dicing is performed (step S46 in FIG. 31).
  • a sealing process is not performed again. As a result, the surfaces of the terminals 2 and 3 remain exposed from the insulating material 6.
  • the semiconductor chip 1c the flat surface including the surfaces of the insulating material 6 and the terminals 2, 3, and 4 exposed on the bonding material 4b side relative to the semiconductor substrate 5 constitutes the main surface S4.
  • the flat surface on the opposite side of the main surface S4 of the semiconductor chip 1c (the surface on the bonding material 2b side relative to the semiconductor substrate 5) including the surfaces of the insulating material 6 and the terminals 2 and 3 constitutes the main surface S3.
  • the present invention can be widely used in semiconductor devices and their manufacturing methods.

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

半導体素子を備えた半導体基板を備えた、端子が露出する半導体チップである半導体装置の性能を向上する。その手段として、第１主面と、前記第１主面の反対側の第２主面と、半導体素子とを備えた半導体基板と、前記第１主面に接して設けられた第１電極に、導電性を有する第１接合材を介して接続された第１端子と、前記第２主面に接して設けられた第２電極に、導電性を有する第２接合材を介して接続され、前記第１端子とは絶縁された第２端子と、前記第１端子および前記第２端子のそれぞれの一部と前記半導体基板とを封止する絶縁材と、前記半導体基板に対し前記第１接合材側に位置し、前記第１端子および前記第２端子が露出する第３主面と、前記第３主面の反対側の第４主面と、を有する半導体装置を用いる。ここで、前記第２端子は、前記半導体基板、前記第１電極および前記第１接合材を含む積層体から離間する引き出し電極により、前記第３主面側に引き出され、前記第１端子および前記第２端子の相互間は、前記絶縁材により絶縁されている。

Description

半導体装置およびその製造方法
　本発明は半導体装置およびその製造方法に利用できるものである。
　近年、ＳｉＣ（炭化ケイ素）パワー半導体チップが搭載された半導体モジュール装置を使用した電力変換装置が市場に投入され始めた。ＳｉＣを代表とするワイドバンドギャップパワー半導体は従来のＳｉ（シリコン）パワー半導体よりも導通損失が小さいため、サイズの小さい半導体チップを用いた小型半導体モジュールが作製可能である。しかし、基板の品質およびプロセス成熟度がＳｉよりも低いＳｉＣでは、その半導体チップの歩留まりが低いため、半導体チップ毎の検査を充実させることで、モジュール化する前に不良チップを取り除くことが求められる。
　半導体チップの構造としては、表面とその反対側の裏面とのそれぞれに電極が設けられていることが考えられる。これに対し、特許文献１（特開２００７－１８４５５３号公報）には、半導体基板の表面から裏面にかけて貫通する貫通孔内に、当該裏面側の金属膜（電極）に電気的に接続された貫通電極を形成することが記載されている。
特開２００７－１８４５５３号公報
　半導体チップ毎に通電による特性検査を行う際には、放電を防止する必要がある。半導体チップの表面と裏面とのそれぞれに電極が設けられている場合、それら両方の面の端子が解放されている必要があり、放電防止のための制約が大きくなる。また、小さい半導体チップにプローブを接触させることが難しいため、複数のチップを並列接続してモジュール化を行った後に検査を実施することが考えられる。しかし、１つの半導体チップの不良によって、並列接続された他の複数の半導体チップも不良扱いとなり、モジュールの製造における歩留まりが低下して高コスト化の要因となる。これらの問題は、Ｓｉチップに比べサイズが小さいＳｉＣチップにおいて特に顕著となる。
　また、半導体チップの表面と裏面とのそれぞれに電極がある場合、表面側の電極には断面積が比較的小さいボンディングワイヤなどの導体を接続する必要がある。このことは半導体装置の高抵抗化、半導体装置のサイズの増大および半導体装置の製造コスト増大の原因となっている。
　さらに、このような半導体チップでは、ボンディングワイヤが接続された表面側で熱が上昇し易いため、表面および裏面の両方を冷却する機構を設けることが考えられる。しかし、両面の冷却機構を設けることは、半導体装置のサイズの増大および製造コストの増大に繋がる。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　代表的な実施の形態による半導体装置は、第１主面と、前記第１主面の反対側の第２主面と、半導体素子とを備えた半導体基板と、前記第１主面に接して設けられた第１電極に、導電性を有する第１接合材を介して接続された第１端子と、前記第２主面に接して設けられた第２電極に、導電性を有する第２接合材を介して接続され、前記第１端子とは絶縁された第２端子と、前記第１端子および前記第２端子のそれぞれの一部と前記半導体基板とを封止する絶縁材と、前記半導体基板に対し前記第１接合材側に位置し、前記第１端子および前記第２端子が露出する第３主面と、前記第３主面の反対側の第４主面と、を有するものである。前記第２端子は、前記半導体基板、前記第１電極および前記第１接合材を含む積層体から離間する引き出し電極により、前記第３主面側に引き出され、前記第１端子および前記第２端子の相互間は、前記絶縁材により絶縁されている。
　他の代表的な実施の形態による半導体装置の製造方法は、（ａ）第１主面と、前記第１主面の反対側の第２主面と、半導体素子とを備え、前記第１主面に第１電極が接し、前記第２主面に第２電極が接する半導体基板を用意する工程と、（ｂ）前記第１電極に、導電性を有する第１接合材を介して第１導体を接続する工程と、（ｃ）表面に第１凸部を有する第２導体を用意する工程と、（ｄ）前記半導体基板および前記第１電極を含む積層体と、前記第１凸部とを離間させて、前記第２導体の前記表面に、導電性を有する第２接合材を介して前記第２電極を接続する工程と、（ｅ）前記（ａ）～（ｄ）工程の後、前記半導体基板、前記第１導体および前記第２導体を絶縁材により封止する工程とを含む。ここで、前記半導体装置は、前記第１導体からなる第１端子、および、前記第２導体からなる第２端子のそれぞれが露出する第３主面と、前記第３主面の反対側の第４主面とを有し、前記第３主面は、前記半導体基板に対し前記第１接合材側に位置し、前記第１端子と前記第２端子とは、互いに絶縁され、前記第２端子は、前記第１凸部により、前記第３主面側に引き出されている。
　代表的な実施の形態によれば、半導体装置の性能を向上できる。特に、半導体装置の大きさを縮小できる。
　他の代表的な実施の形態によれば、半導体装置の歩留まりを向上できる。特に、半導体チップ単体での検査が可能となる。
実施の形態１に係る半導体装置を示す平面図である。 図１のＡ－Ａ線における断面図である。 実施の形態１に係る半導体装置を搭載した半導体モジュールを示す断面図である。 実施の形態１に係る半導体装置の製造工程を示すフローである。 実施の形態１に係る半導体装置の製造工程中の断面図である。 実施の形態１に係る半導体装置の製造に用いる導体のレイアウトの例を示す平面図である。 図５に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 実施の形態１の変形例１に係る半導体装置を示す平面図である。 実施の形態１の変形例１に係る半導体装置を示す平面図である。 実施の形態１の変形例１に係る半導体装置を示す平面図である。 実施の形態１の変形例２に係る半導体装置を示す断面図である。 実施の形態１の変形例２に係る半導体装置の製造工程を示すフローである。 実施の形態１の変形例２に係る半導体装置の製造工程中の断面図である。 図１７に続く半導体装置の製造工程中の断面図である。 図１８に続く半導体装置の製造工程中の断面図である。 実施の形態２に係る半導体装置を示す平面図である。 図２０のＢ－Ｂ線における断面図である。 図２０のＣ－Ｃ線における断面図である。 実施の形態２に係る半導体装置の製造工程を示すフローである。 実施の形態２に係る半導体装置の製造工程中の断面図である。 図２４に続く半導体装置の製造工程中の断面図である。 図２５に続く半導体装置の製造工程中の断面図である。 図２６に続く半導体装置の製造工程中の断面図である。 図２７に続く半導体装置の製造工程中の断面図である。 実施の形態２の変形例に係る半導体装置を示す断面図である。 実施の形態２の変形例に係る半導体装置を示す断面図である。 実施の形態２の変形例に係る半導体装置の製造工程を示すフローである。 実施の形態２の変形例に係る半導体装置の製造工程中の断面図である。 比較例に係る半導体装置を示す断面図である。 比較例に係る半導体モジュールを示す平面図である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
　（実施の形態１）
　＜半導体装置の構造＞
　以下に、図１～図３を用いて、本実施の形態の半導体装置の構造について説明する。本実施の形態の半導体装置である半導体チップ１は、図１に示すように、主面Ｓ３側に端子２、端子３および端子４を備えるものである。半導体チップ１は、図２に示すように、主面Ｓ３と、主面Ｓ３と反対側の主面Ｓ４とを備えている。主面Ｓ３および主面Ｓ４は、いずれもＸ方向およびＹ方向に沿う面である。Ｘ方向およびＹ方向は、互いに直交する方向である。半導体チップ１の厚さ方向（高さ方向）は、Ｘ方向およびＹ方向のそれぞれに対し直交するＺ方向である。本願でいう平面視とは、Ｚ方向に沿って対象物を見ることを意味する。
　図２に示すように、半導体チップ１は、半導体基板５を内部に有している。半導体基板５は、例えばＳｉ（シリコン）、ＳｉＣ（炭化ケイ素）、ＧａＮ（窒化ガリウム）、Ｇａ２Ｏ３（酸化ガリウム）またはダイヤモンドなどからなる。半導体基板５の平面視における形状は、矩形である。半導体基板５は、主面Ｓ１と、主面Ｓ１の反対側の主面Ｓ２とを備えている。主面Ｓ１は、半導体基板５の面であって主面Ｓ３側に位置し、主面Ｓ２は、半導体基板５の面であって主面Ｓ４側に位置している。すなわち、主面Ｓ３は半導体基板５に対し、接合材（導電性接続層）２ｂ側および接合材（導電性接続層）３ｂ側に位置している。主面Ｓ４は半導体基板５に対し、接合材（導電性接続層）４ｂ側に位置している。
　半導体基板５の主面Ｓ１には、ソース電極２ａとゲート電極３ａとが接続されている。半導体基板５の主面Ｓ２には、ドレイン電極４ａが接続されている。ソース電極２ａ、ゲート電極３ａおよびドレイン電極４ａは、互いに離間し、互いに絶縁されている。ソース電極２ａおよびゲート電極３ａは、その再表面（主面Ｓ３側の面）が、例えばＮｉ（ニッケル）またはＣｕ（銅）からなる。また、ドレイン電極４ａは、その再表面（主面Ｓ４側の面）が、例えばＮｉ（ニッケル）、Ｃｕ（銅）またはＡｕ（金）からなる。
　図示はしていないが、半導体基板５は半導体のみで構成されるのではなく、その主面上に配線および絶縁層を含む積層構造を有しており、半導体素子を備えている。半導体基板５に形成された半導体素子としては、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型電界効果トランジスタ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのトランジスタが考えられる。また、半導体基板５に形成された半導体素子は、ダイオードなどの整流素子であってもよい。
　ここでは、例として半導体基板５がＭＯＳＦＥＴを搭載している場合について説明する。このため、半導体基板５は三端子素子である。半導体基板５が備える半導体素子がダイオードのような２端子素子である場合は、半導体基板５の主面Ｓ３側の面に接続される電極および端子は１つのみとなる。半導体基板５の主面Ｓ３側の面に接続される電極および端子のそれぞれが、３つ以上あってもよい。例えば、半導体基板５の主面Ｓ３上には、ソース端子（端子２）、ゲート端子（端子３）の他に、ソースセンス端子、温度検知用端子などが設けられることが考えられる。
　ソース電極２ａの主面Ｓ３側の面には、接合材２ｂを介して端子２が接続されている。ゲート電極３ａの主面Ｓ３側の面には、接合材３ｂを介して端子３が接続されている。ドレイン電極４ａの主面Ｓ４側の面には、接合材４ｂを介して端子４が接続されている。すなわち、端子２は接合材２ｂおよびソース電極２ａを介して半導体基板５に電気的に接続されている。端子３は接合材３ｂおよびゲート電極３ａを介して半導体基板５に電気的に接続されている。端子４は接合材４ｂおよびドレイン電極４ａを介して半導体基板５に電気的に接続されている。端子２、３および４のそれぞれは、例えばＣｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）またはＭｏ（モリブデン）などからなる。接合材（接合層）２ｂ、３ｂおよび４ｂのそれぞれは、導電性を有する接合部であり、例えばはんだ、焼結材またはバンプからなる。
　端子４は、Ｚ方向において積層された半導体基板５、ソース電極２ａ、ゲート電極３ａ、ドレイン電極４ａ、接合材２ｂ、３ｂ、４ｂ、端子２および３からなる積層体に対し、Ｙ方向およびＸ方向において外側に延在しており、当該積層体から離間した位置で主面Ｓ３側に延在する引き出し電極４ｃを有している。端子４の一部である引き出し電極４ｃは、Ｚ方向に延在しており、主面Ｓ３において露出している。当該積層体の平面視における形状は、矩形である。図１に示すように、引き出し電極４ｃ（端子４）は、当該積層体のＹ方向に延在する１辺に沿って延在する部分と、当該積層体のＸ方向に延在する１辺に沿って延在する部分とが互いに接続されたＬ字型の平面レイアウトを有している。
　図２に示すように、端子４は、接合材４ｂに接してＸ－Ｙ平面に沿って延在する板状部分と、Ｘ－Ｚ平面に沿って延在する引き出し電極４ｃと、Ｙ－Ｚ平面に沿って延在する引き出し電極４ｃとを有する。このため、端子４はＬ字型の断面形状を有している。Ｘ－Ｙ平面に沿って延在する当該板状部分と引き出し電極４ｃとは、一体となっていてもよく、互いに接合材を介して接合されていてもよい。当該板状部分と引き出し電極４ｃとが一体となっている場合、端子４（後述する導体２０）の製法は簡易だが、材料加工を要するため、当該板状部分と引き出し電極４ｃとを接合する場合に比べ、製造コストが増大する。
　上記積層体と引き出し電極４ｃとの間には、絶縁材（封止材）６が埋め込まれている。また、ソース電極２ａ、接合材２ｂおよび端子２からなる積層体と、ゲート電極３ａ、接合材３ｂおよび端子３からなる積層体との間には、絶縁材６が埋め込まれている。また、絶縁材６は、端子４、半導体基板５、ソース電極２ａ、ゲート電極３ａ、ドレイン電極４ａ、接合材２ｂ、３ｂ、４ｂ、端子２、３および４からなる構造のＸ方向およびＹ方向における側面と、端子４の主面Ｓ４側の面とを連続的に覆って封止している。絶縁材６は、例えばモールド樹脂からなる。
　端子４は、Ｘ－Ｙ平面に沿って延在する板状部分および引き出し電極４ｃによって、接合材４ｂと接合する位置から、主面Ｓ３側に引き出されている。半導体チップ１の表面のうち、主面Ｓ３以外の表面において、端子は露出していない。言い換えれば、半導体チップ１の表面のうち、主面Ｓ３以外の表面は全て絶縁材６により覆われている。
　半導体チップ１の平面視における形状および各側面の形状は矩形である。つまり、半導体チップ１の形状は直方体である。半導体チップ１のＸ方向およびＹ方向における側面と主面Ｓ４とは、絶縁材６により構成されており、主面Ｓ４側の端子４の面は露出していない。主面Ｓ３では、絶縁材６、端子２、３および４のそれぞれの面が露出している。つまり、主面Ｓ３は、絶縁材６、端子２、３および４のそれぞれの面により構成されている。主面Ｓ３は平坦である。主面３において、端子２、３および４のそれぞれの周囲は、絶縁材６により完全に囲まれている。
　端子（ゲート端子）３の平面視における形状は、矩形である。平面視において、端子（ゲート端子）３の面積は、端子（ソース端子）２よりも小さい。２、３および４のそれぞれの相互間における最短の距離は、平面視における端子３の１辺（短辺）の長さ以下であることが好ましい。当該最短の距離が大きいと、半導体装置の大きさの増大が問題となるためである。
　半導体基板５は、半導体ウェハを切削により個片化したものである。半導体素子、ソース電極２ａ、ゲート電極３ａおよびドレイン電極４ａを備えた半導体基板５は半導体チップと呼ばれる場合があるが、ここでは半導体素子を備えた基板を半導体基板５と呼び、半導体基板５に端子２、３および４を電気的に接続して封止したものを半導体チップ１と呼ぶ。
　＜半導体モジュールの構造＞
　本実施の形態の半導体装置（半導体チップ１）を搭載（実装）した半導体モジュール１００の断面図を図３に示す。図３に示す半導体チップ１は、図２に示す半導体チップ１の上下を逆さにしたものであり、図３に示す断面の位置は図２に示す断面の位置と同じである。
　図３に示すように、半導体チップ１の主面Ｓ３の端子２、３および４のそれぞれは、接合材７を介して別々の配線８に接続されている。配線８は、絶縁基板９の主面上に設けられた導体からなる配線パターンである。接合材７は、例えばはんだ、焼結材またはバンプからなる。絶縁基板９は、例えばＡｌＮ（窒化アルミニウム）などからなる。図示はしていないが、図３に示す半導体モジュールは、例えば樹脂ケース内に配置され、絶縁基板９の当該主面上の半導体チップ１を含む構造は、樹脂ケース内に流し込まれた樹脂により封止されてもよい。
　ここでは、半導体チップ１の全ての端子は、主面Ｓ３側で接合材７のみを用いて絶縁基板９側に表面実装されている。すなわち、半導体チップ１の主面Ｓ４側に半導体チップ１の端子は露出していないため、ボンディングワイヤまたは導電性のリボンなどを用いて半導体チップ１と配線８とを接続することはない。
　＜半導体装置の製造方法＞
　次に、図４のフローを参照しつつ、図５～図１１を用いて、本実施の形態の半導体装置の製造方法について説明する。
　まず、図５に示すように、導体１０を複数用意する（図４のステップＳ１１）。導体１０は、例えばＣｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）またはＭｏ（モリブデン）などからなる。導体１０は板状の支持部と、支持部の表面上に、互いに離間して並ぶ２つの凸部１０ａとを有している。この２つの凸部１０ａは、後に端子２、３となる部分である。図６に示すように、複数の導体１０は接続部１０ｃを介して互いに接続されて一体となっていてもよい。図５に示す導体１０は、既に個片化されたものである。個片化された導体１０は、部材コストが低いというメリットがあるが、後の工程で接続する半導体基板との位置合わせに手間がかかる。一体化された図６の導体１０は、当該位置合わせが容易であるというメリットがあるが、部材コストが高い。
　次に、図７に示すように、複数の導体１０のそれぞれと複数の半導体基板５のそれぞれとを接続する（図４のステップＳ１２）。具体的には、主面Ｓ１と主面Ｓ１の反対側の主面Ｓ２とを有し、主面Ｓ１にソース電極２ａおよびゲート電極３ａが設けられ、主面Ｓ２にドレイン電極４ａが設けられた半導体基板５を複数用意する。続いて、各導体１０の２つの凸部１０ａの一方に、接合材２ｂを介してソース電極２ａを接続し、２つの凸部１０ａの他方に、接合材３ｂを介してゲート電極３ａを接続する。
　次に、図８に示すように、複数の半導体基板５のそれぞれに複数の導体２０のそれぞれを接続する（図４のステップＳ１３）。すなわち、Ｘ－Ｙ平面に沿って延在する板状部分と、Ｘ－Ｚ平面に沿って延在する引き出し電極（凸部）４ｃと、Ｙ－Ｚ平面に沿って延在する引き出し電極（凸部）４ｃとが互いに接続されて構成されている導体２０を複数用意する。引き出し電極４ｃは、支持部である当該板状部分の表面に接続されて、当該表面上に形成されている。なお、複数の半導体基板５はステップＳ１１の時点で用意していてもよく、複数の導体２０は、ステップＳ１１またはＳ１２の時点で用意してもよい。ステップＳ１２、Ｓ１３は同時に行ってもよい。つまり、半導体基板５に対し、導体１０、２０を同時に接続してもよい。また、ステップＳ１２の前にステップＳ１３を行ってもよい。
　ここではまず、互いに接続されている導体１０および半導体基板５の上下を逆さにする。続いて、各導体２０のうち、Ｘ－Ｙ平面に沿って延在する板状部分の表面であって、引き出し電極４ｃが突出する側の面に、接合材４ｂを介して半導体基板５の主面Ｓ４側のドレイン電極４ａを接続する。ここでは、半導体基板５、ソース電極２ａ、ゲート電極３ａ、ドレイン電極４ａ、接合材２ｂ、３ｂ、４ｂ、端子２および３からなる積層体に対し、Ｙ方向およびＸ方向において引き出し電極４ｃが離間した状態で、当該板状部分の表面に当該積層体を接続する。接合材２ｂ、３ｂおよび４ｂのそれぞれは、例えばはんだ、焼結材またはバンプからなる。
　次に、図９に示すように、複数の半導体基板５、複数の導体１０および２０のそれぞれを絶縁材６により封止する（図４のステップＳ１４）。絶縁材６は、例えばモールド樹脂からなる。図９では、導体１０、２０の表面の全てが封止されているが、導体１０、２０の表面の一部（図９における各導体の上端）が接合材２ｂ、３ｂより上において露出していてもよい。また、Ｚ方向において、導体１０の上面（半導体基板５側とは反対側の表面）と、導体２０の最上面とのそれぞれの高さ位置は、一致せずにずれていてもよい。これらの上面は、後のステップＳ１５で行う研削により平坦化されるためである。
　次に、図１０に示すように、上方から導体１０および導体２０を研削することにより、絶縁材６、導体１０および導体２０の表面を平坦化する（図４のステップＳ１５）。ここでは、導体１０を構成する支持部を除去し、２つの凸部１０ａが互いに分離するまで研削を行う。これにより残った導体１０の２つの凸部１０ａは、端子２、３をそれぞれ構成する。また、一部が研削された導体２０は、端子４を構成する。この研削工程で平坦化された絶縁材６、端子２、３および４のそれぞれの面は、主面Ｓ３を構成する。
　次に、図１１に示すように、ダイシングを行って、隣り合う端子４同士の間の絶縁材６を切削することにより、個片化された半導体チップ１を複数得ることができる（図４のステップＳ１６）。絶縁材６の底面、つまり主面Ｓ３と反対側の面は、主面Ｓ４を構成する。以上により、本実施の形態の半導体装置が略完成する。
　図３に示した半導体モジュールを製造する場合は、上記半導体チップ１と、主面上に配線８のパターンが設けられた絶縁基板９とを用意した後、半導体チップ１の主面Ｓ３に露出する各端子２、３および４を、接合材７を介して各配線８に接続する。
　＜本実施の形態の効果＞
　半導体装置の製造工程においては、半導体チップに対して導通検査が行われる。検査では、半導体チップの各端子に対し電圧を印加することで行われるため、オフ特性評価のための検査の際には端子間での気中放電を防止する必要がある。例えばＳｉＣパワー半導体素子のように、Ｓｉ半導体素子に比べ高い電圧が印加される素子の検査では高電界が印加されるため、特に放電防止のための対策を講じる必要がある。放電防止のため、検査方法としては半導体装置を絶縁の液体に浸す、または加圧した状態で測定を行う手段が考えられるが、チップ状態での測定は難しい。
　また、微細化された半導体チップに対し、オン特性評価のための検査においてプローブを接触させて大電流を流すことは困難である。ＳｉＣ半導体素子はＳｉ半導体素子に比べてチップサイズが小さいため、半導体チップに対してプローブ検査を行うことは特に困難である。
　これらの制約から、半導体チップ単体では十分な検査ができず、複数の半導体チップを並列接続し（図３４参照）、絶縁材料で封止しバスバーによる主電流経路の接続がなされたモジュール化後に検査を実施することが考えられる。その結果、１つの半導体チップの不良によって、並列接続された他の複数の半導体チップも不良扱いとなり、モジュールの製造における歩留まりが低下するため、半導体装置の製造コストが増大する。
　また、半導体チップを並列接続して半導体モジュールを形成する際には、図３３および図３４に比較例として示すように、ボンディングワイヤ４１を用いることが考えられる。図３３では、絶縁材（封止材）の図示を省略し、図３４では、絶縁材と、一部のボンディングワイヤ４１との図示を省略している。
　図３３に示すように、比較例の半導体装置である半導体チップ１ｘは、図１に示す半導体チップ１と異なり、半導体基板５のドレイン電極４ａに電気的に接続され、ドレインを、ソース電極２ａおよびゲート電極３ａ側に引き出す電極（端子）が形成されていない。また、半導体基板５のソース電極２ａおよびゲート電極３ａのそれぞれに電気的に接続され、ソースおよびゲートを、ドレイン電極４ａ側に引き出す電極も形成されていない。
　ドレイン電極４ａは半導体基板５の直下において接合材７を介して配線８に接続されており、ソース電極２ａおよびゲート電極３ａのそれぞれは、それらの上面に接するボンディングワイヤ４１を介して配線８に接続されている。
　このような比較例の半導体モジュール１００ａを形成するためには、ドレイン電極４ａを配線８に接続する表面実装の工程の他に、ワイヤボンディングの工程が必要となるため、半導体装置の製造コストが増大する。また、図３３に示すように高い位置にボンディングワイヤ４１が形成されていると、半導体チップ１ｘおよびボンディングワイヤ４１を封止するための樹脂層を厚くする必要があり、半導体装置の大きさの増大が問題となる。
　また、ワイヤボンディングが行われた半導体モジュール１００ａに対し上記検査で大電流を流そうとしても、ボンディングワイヤ４１（またはリボン）は断面積が小さいため、大電流を流すことが困難である。また、完成した半導体モジュールにおいては、断面積が小さいボンディングワイヤ４１を用いることで配線抵抗が高くなる問題がある。
　また、比較例の半導体チップ１ｘでは、ボンディングワイヤ４１が接続された表面側で熱が上昇し易い。このため、ボンディングワイヤ４１がゲートのみに接続された表面側、および、端子４が接続された裏面側の両方を冷却する機構を設けることが考えられる。しかし、両面の冷却機構を設けることは、半導体装置（半導体モジュール）のサイズの増大および製造コストの増大に繋がる。
　これらの課題に対し、半導体チップの主面側に、主面側の端子を引き出すことが考えられる。その方法として、半導体基板を貫通し、裏面電極（ドレイン電極）に電気的に接続された貫通電極を設けることが考えられる。しかし、このような構造の半導体基板を形成する工程では、貫通孔形成によるゴミの付着、貫通孔の加工ばらつき、および、貫通電極の埋め込み不良（埋め込み不足）などが発生し易くなり、半導体装置の製造における歩留まりが低下する虞がある。
　そこで、本実施の形態では、半導体基板５に貫通電極を設けるのではなく、半導体基板５と離間した位置に、半導体チップ１の主面Ｓ４側の端子４を主面Ｓ３側に引き出す引き出し電極４ｃを設けている。これにより、半導体チップ１と外部とを電気的に接続するための全ての端子２、３および４は、半導体チップ１の主面Ｓ３に集められる。
　この結果、半導体装置の検査工程では、半導体チップ１を複数並列に接続することなく、チップ単体で検査することが可能となる。これは、半導体チップ１が絶縁材６により封止されているためであり、また、主面Ｓ４を接着または吸着するなどした状態での検査が容易となるためである。主面Ｓ４に端子が無いため、主面Ｓ４を固定することで、半導体チップ１を絶縁の液体に浸す、または加圧して検査を行う事も容易となる。よって、放電を防止し、かつ、高電圧での半導体チップ１の単体での検査が可能となる。このため、複数の半導体チップを並列接続し検査を行う必要がなくなり、１つの半導体チップの不良によって他の半導体チップも不良扱いとなることを防げる。したがって、半導体装置の歩留まりを向上でき、半導体装置の製造コストの増大を防げる。
　また、表面実装される主面Ｓ３の反対側の主面Ｓ４には端子が露出していないため、ワイヤボンディング工程は不要である。よって、接合材７を用いた表面実装工程のみで半導体装置を実装できるため、半導体装置の製造コストを低減できる。また、ボンディングワイヤが不要であるため、半導体装置の大きさを縮小できる。これにより、比較例に比べて半導体チップ１を封止するための樹脂層を薄くできるため、半導体装置の大きさを縮小できる。
　また、絶縁基板９に半導体チップ１を実装後に導通検査を行う場合であっても、ボンディングワイヤが不要であるため、接合材７のみを介した大電流を用いての検査が容易となる。さらに、完成した半導体モジュール１００においては、断面積が小さいボンディングワイヤが不要であるため、配線抵抗を低減できる。また、ボンディングワイヤが無いため、比較例のように、ボンディングワイヤが接続された側の半導体チップの主面側において熱が上昇し易いという問題の発生を防げる。よって、主面Ｓ３および主面Ｓ４の両側を冷却する機構を設ける必要はなく、実装された主面Ｓ３側のみを片面冷却すればよい。これにより、半導体装置（半導体モジュール）を縮小し、製造コストを低減できる。
　本実施の形態では、半導体基板５を貫通する貫通孔および貫通電極を形成していないため、貫通孔および貫通電極の形成によるゴミの付着、貫通孔の加工ばらつき、および、貫通電極の埋め込み不良などの発生を防げる。その結果、半導体装置の製造における歩留まりを向上できる。
　＜変形例１＞
　半導体チップ１の主面Ｓ３における端子４（引き出し電極４ｃ）の平面レイアウトは、Ｌ字型に限らず図１２～図１３に示すような形状であってもよい。図１２に示す平面レイアウトにおいて、端子４は、平面形状が略矩形である端子２の１辺にのみ沿って延在するＩ字型の形状を有している。図１３に示す平面レイアウトにおいて、端子４は、端子２の３辺に沿って連続的に延在するＵ字型の形状を有している。図１４に示す平面レイアウトにおいて、端子４は、端子２の４辺に沿う連続的な矩形の環状構造を有している。
　＜変形例２＞
　図１５に示すように、半導体チップ１ａの主面Ｓ４において、端子４の表面が絶縁材６から露出していてもよい。ここでは、端子４を構成する部分のうち、接合材４ｂに接してＸ－Ｙ平面に沿って延在する板状部分の一部が露出している。つまり、当該板状部分の面のうち、半導体基板５と反対側の面が、絶縁材６から露出している。
　次に、本変形例の半導体装置の製造方法について、図１６のフローを参照しつつ、図１７～図１９を用いて説明する。
　まず、図４のステップＳ１１～Ｓ１３と同様の工程を行う（図１６のステップＳ２１～Ｓ２３）。
　次に、図１７に示すように、複数の半導体基板５、複数の導体１０および２０のそれぞれを絶縁材６により封止する（図１６のステップＳ２４）。ここでは、複数の導体２０のそれぞれの面のうち、半導体基板５側とは反対側の面（底面）をテープ（図示しない）に接着することで覆った状態（保護した状態）で封止を行う。
　ただし、テープを用いて封止を防止するのではなく、図４のステップＳ１４と同様に導体２０の封止を行った後、研削を行って導体２０の面のうち半導体基板５側とは反対側の面（底面）を露出させ、これにより図１７に示す構造を得てもよい。
　次に、図１８に示すように、図４のステップＳ１５と同様の研削工程を行うことで、端子２、３および４を形成する（図１６のステップＳ２５）。
　次に、図１９に示すように、図４のステップＳ１６と同様のダイシング工程を行うことで、個片化された複数の半導体チップ１ａを得る（図１６のステップＳ２６）。以上により、本変形例の半導体装置が略完成する。
　本変形例では、図１～図３を用いて説明した半導体装置と同様の効果を得ることができる。これに加えて、主面Ｓ４において端子４を覆う絶縁材６が無いことにより、半導体装置のサイズを縮小でき、主面Ｓ４側の冷却効果が高くなる。また、主面Ｓ３側と主面Ｓ４側の両方にプローブを接触させて検査・測定を行うことも可能となる。主面Ｓ３側の端子４の露出面積よりも、主面Ｓ４側の端子４の露出面積の方が大きい。したがって、端子４に対するプローブ検査もより容易となる。
　（実施の形態２）
　上記実施の形態１では、ドレイン電極４ａに接続された端子４を他の端子２、３の形成された方に引き出すことについて説明したが、以下では、逆に端子２、３を端子４の形成された主面Ｓ４側に引き出すことについて、図２０～図２８を用いて説明する。
　図２０には、図１と異なり半導体チップ１ｂの主面Ｓ４を示している。半導体チップ１ｂの主面Ｓ４には、半導体基板５のドレイン電極４ａに接合材４ｂを介して接続された端子４が露出している。また、主面Ｓ４には、半導体基板５のソース電極２ａに接合材２ｂを介して接続された端子２（引き出し電極２ｃ）が露出している。また、主面Ｓ４には、半導体基板５のゲート電極３ａに接合材３ｂを介して接続された端子３（引き出し電極３ｃ）が露出している。主面Ｓ４における端子２は、Ｌ字型のレイアウトを有している。ただし、主面Ｓ４における端子２、端子３のそれぞれの形状は、図１、図１２および図１３を用いて説明したＬ字型、Ｉ字型およびＵ字型のいずれでもよい。
　図２１には、図２０のＢ－Ｂ線における断面図を示し、図２２には、図２０のＣ－Ｃ線における断面図を示す。図２１に示すように、端子３は、接合材３ｂに接してＸ－Ｙ平面に沿って延在する板状部分と、Ｘ－Ｚ平面に沿って延在する引き出し電極３ｃとを有する。図２１および図２２に示すように、端子２は、接合材２ｂに接してＸ－Ｙ平面に沿って延在する板状部分と、Ｘ－Ｚ平面に沿って延在する引き出し電極２ｃと、Ｙ－Ｚ平面に沿って延在する引き出し電極２ｃとを有する。引き出し電極２ｃ、３ｃのそれぞれは、Ｚ方向に延在し、その延在方向の一方の端部は主面Ｓ４で終端している。Ｘ方向およびＹ方向において互いに並ぶ端子２および端子３は、互いに離間している。
　半導体チップ１ｂの表面のうち、主面Ｓ４以外の表面において、端子は露出していない。言い換えれば、半導体チップ１ｂの表面のうち、主面Ｓ４以外の表面は全て絶縁材６により覆われている。
　次に、本実施の形態の半導体装置の製造方法について、図２３のフローを参照しつつ、図２４～図２８を用いて説明する。
　まず、図２４に示すように、導体１０を複数用意する（図２３のステップＳ３１）。導体１０は支持部を有し、支持部の表面上に、互いに離間して並ぶ２つの凸部１０ａを有している。２つの凸部１０ａは、後に端子２、３となる部分である。２つの凸部１０ａのそれぞれは、その上面上に突出する凸部１０ｂをさらに有している。言い換えれば、凸部１０ａは、支持部の表面上に凸部１０ｂを介して形成されている。２つの凸部１０ｂは、後に端子２、３のそれぞれの一部である引き出し電極２ｃ、３ｃとなる部分である。導体１０は、支持部、凸部１０ａおよび１０ｂにより構成されている。
　次に、図２５に示すように、複数の導体１０のそれぞれと複数の半導体基板５のそれぞれとを接続する（図２３のステップＳ３２）。具体的には、主面Ｓ１と主面Ｓ１の反対側の主面Ｓ２とを有し、主面Ｓ１にソース電極２ａおよびゲート電極３ａが設けられ、主面Ｓ２にドレイン電極４ａが設けられた半導体基板５を複数用意する。続いて、各導体１０の２つの凸部１０ａの一方に、接合材２ｂを介してソース電極２ａを接続し、２つの凸部１０ａの他方に、接合材３ｂを介してゲート電極３ａを接続する。半導体基板５は、凸部１０ｂから離間した位置で凸部１０ａに接続される。つまり、半導体基板５およびドレイン電極４ａを含む積層体と、凸部１０ｂとを離間させて、導体１０の表面である複数の凸部１０ａの表面に、接合材２ｂ、３ｂを介してソース電極２ａおよびゲート電極３ａのそれぞれを接続する。
　次に、図２６に示すように、複数の半導体基板５のそれぞれに複数の導体２０のそれぞれを接続する（図２３のステップＳ３３）。導体２０は、Ｘ－Ｙ平面に沿って延在する板状部分のみからなり、端子４を構成している。ここでは、各導体２０の表面に、接合材４ｂを介して半導体基板５の主面Ｓ２側のドレイン電極４ａを接続する。導体２０は、凸部１０ｂから離間した位置で半導体基板５に接続される。ステップＳ３２、Ｓ３３は同時に行ってもよい。つまり、半導体基板５に対し、導体１０、２０を同時に接続してもよい。また、ステップＳ３２の前にステップＳ３３を行ってもよい。
　次に、図２７に示すように、複数の半導体基板５、複数の導体１０および２０のそれぞれを絶縁材６により封止する（図２３のステップＳ３４）。図２７では、導体１０、２０の表面の一部が露出しているが、導体１０、２０の表面の全てが封止されていてもよい。また、Ｚ方向において導体２０の上面（半導体基板５と反対側の表面）と、導体１０（凸部１０ｂ）の最上面とのそれぞれの高さ位置は、一致せずにずれていてもよい。これらの上面は、後のステップＳ３５で行う研削により平坦化されるためである。
　次に、図２８に示すように、導体１０および導体２０をＺ方向において両側から研削する（図２３のステップＳ３５）。
　ここではまず、半導体基板５、導体１０、２０および絶縁材６を含む構造体の上下を逆さにする。続いて、上方から導体１０の研削を行う。すなわち、導体１０を構成する支持部が除去され、２つの凸部１０ａが互いに分離するまで、導体１０および絶縁材６の研削を行う。これにより残った１組の凸部１０ａ、１０ｂは端子２を構成し、他の１組の凸部１０ａ、１０ｂは、端子３を構成する。
　続いて、再度封止工程を行う（図２３のステップＳ３６）。ここでは、上記研削により露出した端子２、３（凸部１０ａ）を絶縁材６で覆う。なお、当該絶縁材６と、ステップＳ３４で形成した絶縁材６とは別工程で形成されたものだが、ここでは同じ符号を付し、図２８では互いに一体化させて示している。
　続いて、ダイシングを行って、隣り合う半導体基板５同士の間の絶縁材６を切削することにより、個片化された半導体チップ１ｂを複数得ることができる（図２３のステップＳ３７）。半導体チップ１ｂにおいて、図２８の下側（半導体基板５に対する接合材４ｂ側）で露出する絶縁材６、端子２、３および４のそれぞれの面を含む平坦な面は、主面Ｓ４を構成する。半導体チップ１ｂの主面Ｓ４の反対側の面（半導体基板５に対する接合材２ｂ側の面）であって、上述した再度の封止工程で形成した絶縁材６の上面は、主面Ｓ３を構成する。以上により、本実施の形態の半導体装置が略完成する。
　本実施の形態の半導体装置およびその製造方法では、上記実施の形態１と同様の効果が得られる。さらに、本実施の形態の半導体チップ１ｂは上記実施の形態１の半導体チップ１と比べ、放熱性が高い。これは、ソース電極２ａおよびゲート電極３ａが形成された側の面より、ドレイン電極４ａが形成された側の面の方が、半導体チップ１ｂの平面視における面積のうち導電体（端子）が占める面積が大きいためである。すなわち、本実施の形態では、主面Ｓ４のほぼ全体から放熱できるため、熱抵抗が低い。
　＜変形例＞
　図２９および図３０に示すように、半導体チップ１ｃの主面Ｓ３において、端子２、３の表面が絶縁材６から露出していてもよい。ここでは、端子２、３の面のうち、半導体基板５の主面Ｓ１と反対側の面が、絶縁材６から露出している。図２９および図３０に示す断面、図２１および図２２に示す断面に対応する箇所における断面である。
　次に、本変形例の半導体装置の製造方法について、図３１のフローを参照しつつ、図３２を用いて説明する。
　まず、図２３のステップＳ３１～Ｓ３４と同様の工程を行う（図３１のステップＳ４１～Ｓ４４）。
　次に、図３２に示すように、導体１０および導体２０のＺ方向における両方の面を研削することにより、絶縁材６、導体１０および導体２０のそれぞれの両面を平坦化し（図３１のステップＳ４５）、その後、ダイシングを行う（図３１のステップＳ４６）。ここでは、端子２、３（凸部１０ａ）の研削を行った後に、再度の封止工程を行わない。これにより、端子２、３の表面は絶縁材６から露出したままとなる。
　続いて、ダイシングを行うことで、個片化された半導体チップ１ｃを複数得ることができる。半導体チップ１ｃにおいて、半導体基板５に対する接合材４ｂ側で露出する絶縁材６、端子２、３および４のそれぞれの面を含む平坦な面は、主面Ｓ４を構成する。半導体チップ１ｃの主面Ｓ４の反対側の面（半導体基板５に対する接合材２ｂ側の面）であって、絶縁材６、端子２および３のそれぞれの面を含む平坦な面は、主面Ｓ３を構成する。以上により、本変形例の半導体装置が略完成する。
　本変形例では、図２０～図２２を用いて説明した半導体装置と同様の効果を得ることができる。これに加えて、主面Ｓ３において端子２、３を覆う絶縁材６が無いことにより、半導体装置のサイズを縮小でき、主面Ｓ３側の冷却効果が高くなる。また、主面Ｓ３側と主面Ｓ４側の両方にプローブを接触させて検査・測定を行うことも可能となる。
　以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
　本発明は、本発明は半導体装置およびその製造方法に幅広く利用することができる。
１、１ａ～１ｃ、１ｘ　半導体チップ
２、３、４　端子
２ａ　ソース電極
２ｂ、３ｂ、４ｂ、７　接合材
２ｃ、３ｃ、４ｃ　引き出し電極
３ａ　ゲート電極
４ａ　ドレイン電極
５　半導体基板
６　絶縁材
８　配線
９　絶縁基板
１０、２０　導体
１０ａ、１０ｂ　凸部
１０ｃ　接続部
４１　ボンディングワイヤ
１００、１００ａ　半導体モジュール
Ｓ１、Ｓ２、Ｓ３、Ｓ４　主面

Claims (14)

  1. 　第１主面と、前記第１主面の反対側の第２主面と、半導体素子とを備えた半導体基板と、
    　前記第１主面に接して設けられた第１電極に、導電性を有する第１接合材を介して接続された第１端子と、
    　前記第２主面に接して設けられた第２電極に、導電性を有する第２接合材を介して接続され、前記第１端子とは絶縁された第２端子と、
    　前記第１端子および前記第２端子のそれぞれの一部と前記半導体基板とを封止する絶縁材と、
    　前記半導体基板に対し前記第１接合材側に位置し、前記第１端子および前記第２端子が露出する第３主面と、
    　前記第３主面の反対側の第４主面と、
    を有し、
    　前記第２端子は、前記半導体基板、前記第１電極および前記第１接合材を含む積層体から離間する引き出し電極により、前記第３主面側に引き出され、
    　前記第１端子および前記第２端子の相互間は、前記絶縁材により絶縁されている、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第３主面以外の表面において端子が露出していない、半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記第４主面では、前記第２端子が露出している、半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記第１端子が複数形成され、
    　前記第１主面に接して形成された複数の前記第１電極それぞれに対し、前記第１接合材を介して複数の前記第１端子のそれぞれが接続され、
    　前記第３主面には、複数の前記第１端子が露出している、半導体装置。
  5. 　請求項１記載の半導体装置において、
    　前記第２端子が複数形成され、
    　前記第２主面に接して形成された複数の前記第２電極それぞれに対し、前記第２接合材を介して複数の前記第２端子のそれぞれが接続され、
    　前記第３主面には、複数の前記第２端子が露出している、半導体装置。
  6. 　請求項５記載の半導体装置において、
    　前記第４主面には、複数の前記第２端子が露出している、半導体装置。
  7. 　請求項５記載の半導体装置において、
    　前記第３主面で露出する前記第１端子の平面視における形状は、略矩形であり、
    　前記第３主面で露出する前記第２端子は、平面視において、前記第１端子の１つの辺、２つの辺、３つの辺または４つの辺に沿って延在している、半導体装置。
  8. 　以下の工程を含む、半導体装置の製造方法：
    （ａ）第１主面と、前記第１主面の反対側の第２主面と、半導体素子とを備え、前記第１主面に第１電極が接し、前記第２主面に第２電極が接する半導体基板を用意する工程；
    （ｂ）前記第１電極に、導電性を有する第１接合材を介して第１導体を接続する工程；
    （ｃ）表面に第１凸部を有する第２導体を用意する工程；
    （ｄ）前記半導体基板および前記第１電極を含む積層体と、前記第１凸部とを離間させて、前記第２導体の前記表面に、導電性を有する第２接合材を介して前記第２電極を接続する工程；
    （ｅ）前記（ａ）～（ｄ）工程の後、前記半導体基板、前記第１導体および前記第２導体を絶縁材により封止する工程；
    　ここで、前記半導体装置は、前記第１導体からなる第１端子、および、前記第２導体からなる第２端子のそれぞれが露出する第３主面と、前記第３主面の反対側の第４主面とを有し、
    　前記第３主面は、前記半導体基板に対し前記第１接合材側に位置し、
    　前記第１端子と前記第２端子とは、互いに絶縁され、
    　前記第２端子は、前記第１凸部により、前記第３主面側に引き出されている。
  9. 　請求項８記載の半導体装置の製造方法において、
    （ｆ）前記（ｅ）工程の後、研削により前記絶縁材の一部を除去することで、前記第３主面において前記第１導体および前記第２導体を前記絶縁材から露出させる工程；
    をさらに有する、半導体装置の製造方法。
  10. 　請求項９記載の半導体装置の製造方法において、
    　（ｂ１）前記（ｂ）工程の前に、第１支持部と、前記第１支持部の表面上に並ぶ複数の第２凸部とを有する前記第１導体を用意する工程；
    をさらに有し、
    　前記（ａ）工程では、互いに絶縁された複数の第１電極が前記第１主面に接する前記半導体基板を用意し、
    　前記（ｂ）工程では、複数の前記第１電極のそれぞれに、前記第１接合材を介して複数の前記第２凸部のそれぞれを接続し、
    　前記（ｆ）工程では、研削により前記絶縁材の一部および前記第１支持部を除去することで、前記第３主面において、互いに離間する複数の前記第２凸部と、前記第２導体とを前記絶縁材から露出させ、
    　前記第３主面において露出する複数の前記第２凸部は、互いに絶縁された複数の前記第１端子を構成している、半導体装置の製造方法。
  11. 　請求項８記載の半導体装置の製造方法において、
    　前記（ｅ）工程では、前記第４主面を構成する前記第２導体の面を除き、前記半導体基板、前記第１導体および前記第２導体を前記絶縁材により封止する、半導体装置の製造方法。
  12. 　請求項９記載の半導体装置の製造方法において、
    （ｆ１）前記（ｅ）工程の後、研削により前記絶縁材の一部を除去することで、前記第４主面において前記第２導体を前記絶縁材から露出させる工程；
    をさらに有する、半導体装置の製造方法。
  13. 　請求項８記載の半導体装置の製造方法において、
    （ｆ２）前記（ｅ）工程の後、研削により前記絶縁材の一部および前記第２導体の一部を除去する工程；
    をさらに有し、
    　前記（ａ）工程では、互いに絶縁された複数の第２電極が前記第２主面に接する前記半導体基板を用意し、
    　前記（ｃ）工程では、第２支持部と、前記第２支持部の表面上に形成された複数の第３凸部と、前記第２支持部の前記表面上に複数の前記第３凸部のそれぞれを介して形成された複数の前記第１凸部と、を備えた前記第２導体を用意し、
    　前記（ｄ）工程では、複数の前記第２電極を含む前記積層体と、複数の前記第１凸部とを離間させて、前記第２導体の前記表面である複数の前記第３凸部の表面に、前記第２接合材を介して複数の前記第２電極のそれぞれを接続し、
    　前記（ｆ２）工程では、研削により前記絶縁材の前記一部と前記第２導体の前記一部である前記第２支持部とを除去することで、前記第４主面において、互いに離間する複数の前記第３凸部を前記絶縁材から露出させ、
    　前記第４主面において露出する複数の前記第３凸部は、互いに絶縁された複数の前記第２端子を構成している、半導体装置の製造方法。
  14. 　請求項１３記載の半導体装置の製造方法において、
    （ｆ３）前記（ｆ２）工程の後、前記第４主面において複数の前記第２端子を封止する工程；
    をさらに有する、半導体装置の製造方法。
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