WO2024135286A1 - 半導体記憶装置およびトランジスタ装置 - Google Patents

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    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/48—Insulating materials thereof

Definitions

  • This disclosure relates to semiconductor memory devices and transistor devices.
  • CMOS circuits are used in many LSI (Large Scale Integration) devices.
  • LSI devices have been commercialized as SoCs (System on a Chip), which combine analog circuits, memory, and logic circuits on a single chip.
  • SRAM static random access memory
  • DRAM dynamic RAM
  • MRAM magnetic RAM
  • FeRAM ferroelectric RAM
  • Patent Document 1 A semiconductor memory device that functions as an FeRAM using such a ferroelectric capacitor has already been proposed (for example, Patent Document 1).
  • a semiconductor memory device comprises a semiconductor substrate including a thin-film transistor, first and second wirings stacked on the semiconductor substrate, a contact section including a first conductive pillar extending in the stacking direction of the semiconductor substrate and the first and second wirings and electrically connecting the thin-film transistor to the first wiring, and a capacitor section including a second conductive pillar extending in the stacking direction and electrically connecting the thin-film transistor to the second wiring.
  • the height position of the top end of the first conductive pillar on the side opposite the semiconductor substrate and the height position of the top end of the second conductive pillar on the side opposite the semiconductor substrate are substantially the same.
  • the semiconductor memory device has a structure that is suitable for miniaturization and can be easily manufactured.
  • FIG. 1 is a circuit diagram showing an example of an equivalent circuit of a semiconductor memory device according to a first embodiment of the present disclosure.
  • FIG. 2 is a schematic diagram showing an example of a cross-sectional configuration along the stacking direction of the semiconductor memory device shown in FIG.
  • FIG. 3 is a schematic diagram showing an example of a planar configuration of the semiconductor memory device shown in FIG.
  • FIG. 4 is a schematic diagram showing an example of a cross-sectional configuration along an in-plane direction of the semiconductor memory device shown in FIG.
  • FIG. 5A is a schematic diagram illustrating one step of a method for manufacturing the semiconductor memory device shown in FIG.
  • FIG. 5B is a schematic diagram illustrating a step following FIG. 5A.
  • FIG. 5C is a schematic diagram illustrating a step following FIG.
  • FIG. 5D is a schematic diagram illustrating a step following FIG. 5C.
  • FIG. 5E is a schematic diagram illustrating a step following FIG. 5D.
  • FIG. 5F is a schematic diagram illustrating a step following FIG. 5E.
  • FIG. 5G is a schematic diagram illustrating a step following FIG. 5F.
  • FIG. 5H is a schematic diagram illustrating a step following FIG. 5G.
  • FIG. 6 is a schematic diagram showing an example of a cross-sectional configuration along the stacking direction of a semiconductor memory device according to a first modified example of the first embodiment of the present disclosure.
  • FIG. 6 is a schematic diagram showing an example of a cross-sectional configuration along the stacking direction of a semiconductor memory device according to a first modified example of the first embodiment of the present disclosure.
  • FIG. 7 is a schematic diagram showing an example of a cross-sectional configuration along the stacking direction of a semiconductor memory device according to a second modification of the first embodiment of the present disclosure.
  • FIG. 8 is a schematic diagram showing an example of a cross-sectional configuration along the stacking direction of a semiconductor memory device according to a third modified example of the first embodiment of the present disclosure.
  • FIG. 9 is a schematic diagram showing an example of a cross-sectional configuration along the stacking direction of a semiconductor memory device according to a fourth modified example of the first embodiment of the present disclosure.
  • FIG. 10 is a schematic diagram showing an example of a cross-sectional configuration along the stacking direction of a semiconductor memory device according to a fifth modified example of the first embodiment of the present disclosure.
  • FIG. 11 is a schematic diagram showing an example of a cross-sectional configuration along the stacking direction of a semiconductor memory device according to a sixth modified example of the first embodiment of the present disclosure.
  • FIG. 12A is a schematic diagram showing an example of a cross-sectional configuration of a transistor device according to a second embodiment of the present disclosure.
  • FIG. 12B is another schematic diagram showing an example of the cross-sectional configuration of the transistor device according to the second embodiment of the present disclosure.
  • FIG. 13 is a schematic diagram showing an example of a cross-sectional configuration of a transistor device as a reference example.
  • FIG. 14 is a schematic diagram showing an example of a cross-sectional configuration along the stacking direction of a semiconductor memory device as a first modified example of the present disclosure.
  • FIG. 15 is a schematic diagram showing an example of a cross-sectional configuration along the stacking direction of a semiconductor memory device according to a second modified example of the present disclosure.
  • Fig. 1 is a circuit diagram showing an example of an equivalent circuit of the semiconductor memory device 100 according to the present embodiment.
  • the semiconductor memory device 100 includes a capacitor C that stores information and a transistor T that controls the selection and non-selection of the capacitor C.
  • Capacitor C is a ferroelectric capacitor including a first electrode, a second electrode, and a ferroelectric film sandwiched between the first and second electrodes. Capacitor C can store one bit of information depending on the direction of the remanent polarization of the ferroelectric film. Capacitor C is electrically connected to source line SL at the first electrode, and is electrically connected to the source of transistor T at the second electrode.
  • Transistor T is a field effect transistor that controls the application of voltage to capacitor C.
  • Transistor T is electrically connected to the other electrode of capacitor C at its source, and is electrically connected to bit line BL at its drain.
  • Transistor T is also electrically connected to word line WL at its gate, so that the state of the channel can be controlled by the voltage applied from word line WL.
  • a voltage is applied to the word line WL, causing the channel of transistor T to transition to the on state. Then, a potential is applied to each of the source line SL and bit line BL, and an electric field corresponding to the information to be written is applied to the ferroelectric film of capacitor C. This allows the semiconductor memory device 100 to write information to capacitor C by controlling the direction of the remanent polarization of the ferroelectric film of capacitor C with an external electric field.
  • the semiconductor memory device 100 when reading information from capacitor C, in the semiconductor memory device 100, first, a voltage is applied to the word line WL, causing the channel of transistor T to transition to the on state. Then, a predetermined potential is applied to each of the source line SL and bit line BL, causing the polarization direction of the ferroelectric film of capacitor C to transition to a predetermined direction. At this time, the magnitude of the current flowing into capacitor C during the transition changes depending on the polarization direction of the ferroelectric film before the transition. Therefore, the semiconductor memory device 100 can read the information stored in capacitor C by measuring the magnitude of the current flowing into capacitor C.
  • the semiconductor memory device 100 can operate as a Ferroelectric Random Access Memory (FeRAM) that stores information in a capacitor C that includes a ferroelectric film.
  • FeRAM Ferroelectric Random Access Memory
  • FIG. 2 shows an example of a cross-sectional configuration along the stacking direction of the semiconductor memory device 100.
  • FIG. 3 shows an example of a planar configuration of the semiconductor memory device 100.
  • FIG. 4 is an in-plane cross-sectional view of a part of the semiconductor memory device 100 enlarged.
  • the insulating films Z1 to Z4 formed spreading over the entire surface of the semiconductor substrate 2 described later are omitted.
  • the cross-sectional view of FIG. 2 shows a cross section cut along the line II-II described in FIG. 3.
  • the direction along the surface on which the semiconductor substrate 2 extends is referred to as the in-plane direction
  • the direction perpendicular to the in-plane direction is referred to as the height direction or stacking direction.
  • FIG. 4 one capacitor section 25 (described later) and a part of the second wiring 5 (described later) of the semiconductor memory device 100 are illustrated, and the illustration of other components is omitted.
  • the in-plane direction is the XY plane
  • the height direction (stacking direction) is the Z-axis direction.
  • the semiconductor memory device 100 includes a semiconductor substrate 2, a first wiring 4, a second wiring 5, a contact portion 15, and a capacitor portion 25 serving as a capacitor C.
  • the semiconductor substrate 2 is made of a semiconductor material.
  • the semiconductor substrate 2 may be a silicon substrate, or may be an SOI (Silicon On Insulator) substrate in which an insulating film such as SiO2 is sandwiched between a silicon substrate.
  • the semiconductor substrate 2 may be a substrate made of other semiconductor elements such as germanium, or may be a substrate made of a compound semiconductor such as GaAs (gallium arsenide), GaN (gallium nitride), or SiC (silicon carbide).
  • the semiconductor substrate 2 is provided with, for example, a plurality of thin film transistors 1 and an element isolation layer 3.
  • the element isolation layer 3 is made of an insulating material and electrically isolates the plurality of thin film transistors 1 provided in the active region of the semiconductor substrate 2 from each other.
  • the element isolation layer 3 can be made of an insulating material such as SiOx (silicon oxide), SiNx (silicon nitride), or SiON (silicon oxynitride).
  • the element isolation layer 3 can be formed by using the STI (Shallow Trench Isolation) method to remove a portion of the semiconductor substrate 2 in a predetermined region by etching or the like, and then filling the opening formed by etching or the like with SiOx (silicon oxide).
  • the element isolation layer 3 can be formed by thermally oxidizing the semiconductor substrate 2 in a predetermined region by using the LOCOS (Local Oxidation of Silicon) method.
  • the region isolated from the surroundings by the element isolation layer 3 becomes the active area AA (see FIG. 3) in which the thin-film transistor 1 is provided.
  • a first conductivity type impurity for example, a p-type impurity such as boron (B) or aluminum (Al) is introduced.
  • the thin-film transistor 1 is, for example, a MOS (Metal Oxide Semiconductor)-FET (Field-Effect Transistor) including a gate electrode 1G, a sidewall insulating film 1W, a gate insulating film 1Z, a drain region 1D, and a source region 1S.
  • MOS Metal Oxide Semiconductor
  • FET Field-Effect Transistor
  • the gate insulating film 1Z is made of an insulating material and is provided on the active area AA of the semiconductor substrate 2.
  • the gate insulating film 1Z may be made of an insulating material known as a gate insulating film for a field effect transistor.
  • the gate insulating film 1Z may be made of an oxide such as silicon oxide (SiOx).
  • the gate electrode 1G is made of a conductive material and is provided on the gate insulating film 1Z. Specifically, the gate electrode 1G extends, for example, in the vertical direction of the paper surface of FIG. 3 (hereinafter referred to as the first direction). The gate electrode 1G extends in the first direction beyond the element isolation layer 3 and is provided so as to straddle multiple active areas AA, thereby forming a word line WL that electrically connects the gates of multiple thin film transistors 1.
  • the gate electrode 1G may be formed of, for example, polysilicon, or may be formed of a metal, an alloy, a metal compound, or an alloy of a metal (such as Ni) and polysilicon, i.e., a so-called silicide.
  • the gate electrode 1G may be formed of a laminated structure of a metal layer made of TiN or TaN and a polysilicon layer provided on the gate insulating film 1Z. With such a laminated structure, the gate electrode 1G can reduce the wiring resistance compared to when it is formed of only a polysilicon layer.
  • the drain region 1D and the source region 1S are second conductivity type regions formed in the semiconductor substrate 2. Specifically, the drain region 1D and the source region 1S are provided to face each other with the gate electrode 1G in between.
  • the drain region 1D and the source region 1S are formed, for example, by introducing a second conductivity type impurity (e.g., n-type impurity such as phosphorus (P) or arsenic (As)) into the semiconductor substrate 2 in the active area AA.
  • a silicide layer 6 is formed in each of the drain region 1D and the source region 1S on a part of the surface 2FS of the semiconductor substrate 2.
  • the drain region 1D is electrically connected to a first wiring 4, e.g., a bit line BL (FIG. 1), via a contact portion 15.
  • the source region 1S is electrically connected to a second wiring 5, e.g., a source line SL (FIG. 1), via a capacitor portion 25, e.g., a capacitor C.
  • the sidewall insulating film 132 is made of an insulating material and is provided as a sidewall on the side surface of the gate electrode 130.
  • the sidewall insulating film 132 can be formed by uniformly depositing an insulating film in a region including the gate electrode 130 and then vertically anisotropically etching the insulating film.
  • the sidewall insulating film 132 may be formed in a single layer or multiple layers using an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON).
  • insulating films Z1 to Z4 are stacked in order on the thin-film transistor 1.
  • the insulating films Z1, Z3, and Z4 are, for example, silicon oxide films, and the insulating film Z2 is, for example, a silicon nitride film.
  • the contact portion 15 has a first conductive pillar 10, a ferroelectric layer 13, and an electrode layer 14.
  • the first conductive pillar 10 is a columnar member having a height H10 that extends in the Z-axis direction so as to penetrate the insulating films Z1 to Z3 from a height position P0 on the surface 2FS of the semiconductor substrate 2 to a height position P10 on the upper surface of the insulating film Z3.
  • the first conductive pillar 10 is located between the semiconductor substrate 2 and the first wiring 4 in the Z-axis direction, and electrically connects the thin film transistor 1 to the first wiring 4. As shown in FIGS.
  • the first conductive pillar 10 includes, for example, a substantially cylindrical conductive layer 11 and a substantially cylindrical barrier metal layer 12 that surrounds the periphery of the conductive layer 11.
  • the conductive layer 11 can be made of a conductive material such as W (tungsten) or polysilicon.
  • the barrier metal layer 12 can be made of a metal material such as Ti (titanium), TiN (titanium nitride), or Ru (ruthenium).
  • the ferroelectric layer 13 and the electrode layer 14 are provided, for example, at the same level as the insulating film Z3.
  • the ferroelectric layer 13 is provided so as to cover the periphery of the barrier metal layer 12.
  • the electrode layer 14 is provided so as to cover the periphery of the ferroelectric layer 13.
  • the material of the ferroelectric layer 13 is, for example, the same as the material of the ferroelectric layer 23 described later.
  • the material of the electrode layer 14 is, for example, the same as the material of the electrode layer 24 described later.
  • the ferroelectric layer 13 and the electrode layer 14 do not necessarily have to be present.
  • the first wiring 4 is provided at the same layer as the insulating film Z4.
  • the first wiring 4 includes, for example, a barrier layer 4A and a buried layer 4B.
  • the barrier layer 4A can be composed of, for example, each of Co (cobalt), W (tungsten), Mo (molybdenum), Ru (ruthenium), Ta (tantalum), and Cu (copper), or a compound containing at least one of these elements.
  • the buried layer 4B can be made of a conductive material containing Cu (copper) and Ru (ruthenium).
  • the capacitor section 25 has a second conductive pillar 20, a ferroelectric layer 23, and an electrode layer 24.
  • the ferroelectric layer 23 is sandwiched between the second conductive pillar 20 and the electrode layer 24.
  • the second conductive pillar 20 is a columnar member having a height H20 that extends in the Z-axis direction so as to penetrate the insulating films Z1 to Z3 from a height position P0 on the surface 2FS of the semiconductor substrate 2 to a height position P20 on the upper end 20UT.
  • the height position P20 coincides with the height position of the upper surface of the insulating film Z3.
  • the second conductive pillar 20 electrically connects the thin film transistor 1 and the second wiring 5.
  • the second conductive pillar 20 includes, for example, a substantially cylindrical conductive layer 21 and a substantially cylindrical barrier metal layer 22 surrounding the periphery of the conductive layer 21.
  • the conductive layer 21 may be made of a conductive material such as W (tungsten) or polysilicon.
  • the barrier metal layer 22 may be made of a metal material such as Ti (titanium), TiN (titanium nitride), or Ru (ruthenium).
  • the material of the conductive layer 21 may be the same as the material of the conductive layer 11, for example.
  • the material of the barrier metal layer 22 may be the same as the material of the barrier metal layer 12, for example.
  • the ferroelectric layer 23 and the electrode layer 24 are provided in the same layer as the insulating film Z3, for example.
  • the ferroelectric layer 23 is provided so as to cover the periphery of the barrier metal layer 22.
  • the electrode layer 24 is provided so as to cover the periphery of the ferroelectric layer 23.
  • the ferroelectric layer 23 may be made of a ferroelectric material containing at least one of HfO2 (hafnium oxide), Si (silicon), Zr (zirconium), La (lanthanum), Nb (niobium), Y (yttrium), Ge (germanium), and Sc (scandium).
  • the ferroelectric layer 23 may also be made of PZT (lead zirconate titanate), SBT (strontium bismuth tantalate), or BLT.
  • the electrode layer 24 may be made of a metal material such as Ti (titanium), TiN (titanium nitride), or Ru (ruthenium).
  • the lower end of the second conductive pillar 20 is in contact with the silicide layer 6 provided in the source region 10S.
  • a side surface 24S of the electrode layer 24 surrounding the second conductive pillar 20 on the opposite side to the second conductive pillar 20 abuts against a side surface 5S of the second wiring 5.
  • the second wiring 5 is provided in the same layer as a part of the insulating film Z3 and a part of the insulating film Z4.
  • the second wiring 5 includes, for example, a barrier layer 5A and a buried layer 5B.
  • the barrier layer 5A can be composed of, for example, each of Co (cobalt), W (tungsten), Mo (molybdenum), Ru (ruthenium), Ta (tantalum), and Cu (copper), or a compound containing at least one of these elements.
  • the buried layer 5B can be made of a conductive material containing Cu (copper) and Ru (ruthenium).
  • the constituent material of the barrier layer 5A may be the same as the constituent material of the barrier layer 4A.
  • the constituent material of the buried layer 5B can be, for example, the buried layer 4B. 3, the second wiring 5 may be shared by adjacent capacitor sections 25.
  • an element isolation layer 3 is formed on a semiconductor substrate 2.
  • a SiO 2 film is formed on the semiconductor substrate 2 by dry oxidation or the like, and a Si 3 N 4 film is further formed by low pressure CVD or the like.
  • a resist layer patterned to protect the region where the active area AA is to be provided is formed on the Si 3 N 4 film, and then the SiO 2 film, the Si 3 N 4 film, and the semiconductor substrate 2 are etched to a depth of 350 nm to 400 nm.
  • SiO 2 is deposited to a thickness of 650 nm to 700 nm, and the openings formed by etching are filled to form the element isolation layer 3.
  • high density plasma CVD which has good step coverage and can form a dense SiO 2 film, may be used for the deposition of SiO 2 .
  • the excess SiO 2 film is removed by CMP (Chemical Mechanical Polishing) or the like to planarize the surface of the semiconductor substrate 2.
  • CMP Chemical Mechanical Polishing
  • the SiO 2 film may be removed by CMP until the Si 3 N 4 film is exposed, for example.
  • the Si3N4 film is removed using hot phosphoric acid, etc.
  • the surface of the region corresponding to the active region AA of the semiconductor substrate 2 is oxidized to a thickness of about 10 nm to form an oxide film, and then a first conductivity type impurity (e.g., boron (B) or the like) is ion-implanted to convert the semiconductor substrate 2 in the active region AA into a first conductivity type well.
  • a first conductivity type impurity e.g., boron (B) or the like
  • the gate electrode 1G is formed on the gate insulating film 1Z.
  • the oxide film covering the surface of the semiconductor substrate 2 is peeled off with a hydrofluoric acid solution or the like.
  • a gate insulating film 1Z made of SiO 2 is formed on the semiconductor substrate 2 to a thickness of 1.5 nm to 10 nm by dry oxidation using O 2 or RTA (Rapid Thermal Anneal) processing, for example.
  • a gas used for dry oxidation a mixed gas of H 2 /O 2 , N 2 O or NO may be used in addition to O 2.
  • polysilicon is deposited to a thickness of 50 nm to 150 nm by low pressure CVD using SiH4 gas as a source gas and a deposition temperature of 580° C. to 620° C. Thereafter, the deposited polysilicon is anisotropically etched using a patterned resist as a mask to form the gate electrode 1G.
  • HBr-based gas or Cl-based gas can be used for the anisotropic etching.
  • the gate electrodes 11G and 21G may be formed simultaneously and shared with the gate electrodes of other transistors provided in the logic region of the circuit section, etc.
  • a drain region 1D and a source region 1S are formed in the active area AA of the semiconductor substrate 2.
  • sidewall insulating films 1W are formed on both side surfaces of the gate electrode 1G.
  • SiO2 is deposited by plasma CVD to a thickness of 10 nm to 30 nm
  • Si3N4 is deposited by plasma CVD to a thickness of 30 nm to 50 nm to form a sidewall insulating film.
  • the sidewall insulating film is anisotropically etched to form sidewall insulating films 1W on both side surfaces of the gate electrodes 11G and 21G.
  • arsenic (As) which is a second conductive type impurity
  • As arsenic
  • the ion-implanted impurity is activated by performing RTA (Rapid Thermal Annealing) at 1000° C. for 5 seconds.
  • RTA Rapid Thermal Annealing
  • the thin film transistor 1 is formed. Note that it is also possible to activate the impurity by spike RTA in order to promote activation of the introduced impurity and suppress diffusion of the impurity.
  • an insulating film Z1 is formed over the entire surface of the semiconductor substrate 2 so as to bury the thin film transistor 1.
  • SiO 2 is deposited on the semiconductor substrate 2 on which the thin film transistor 1 is formed by using CVD or the like, and then planarized by, for example, CMP to form the insulating film Z1.
  • an insulating film Z2 made of, for example, SiN and a sacrificial layer ZG made of SiO 2 are sequentially stacked on the insulating film Z1 by using CVD or the like.
  • openings 10K and 20K are formed, each penetrating the laminated film consisting of insulating film Z1, insulating film Z2, and sacrificial layer ZG.
  • the silicide layer 6 provided in the drain region 1D is exposed at the bottom of opening 10K.
  • the silicide layer 6 provided in the source region 1S is exposed at the bottom of opening 20K.
  • a first conductive pillar 10 is formed to fill the inside of the opening 10K
  • a second conductive pillar 20 is formed to fill the inside of the opening 20K.
  • the height position P10 of the upper end 10UT of the first conductive pillar 10 and the height position P20 of the upper end 20UT of the second conductive pillar 20 coincide with the height position of the upper surface ZGS of the sacrificial layer ZG.
  • the height H10 of the first conductive pillar 10 and the height H20 of the second conductive pillar 20 substantially coincide with each other.
  • the sacrificial layer ZG is removed.
  • the sacrificial layer ZG made of a silicon oxide film can be selectively removed from the insulating film Z2 made of a silicon nitride film and the first conductive pillar 10 and the second conductive pillar 20 made of a metal material or the like.
  • a ferroelectric material film 3A and an electrode material film 4A are sequentially formed so as to cover the insulating film Z2 and the first conductive pillar 10 and the second conductive pillar 20.
  • the films can be formed, for example, by an ALD (Atomic Layer Deposition) device so that the ferroelectric material film 3A and the electrode material film 4A are sufficiently attached to the side surface of the second conductive pillar 20 as well.
  • ALD Atomic Layer Deposition
  • the portions of the ferroelectric material film 3A and the electrode material film 4A formed along the XY plane, i.e., the portions covering the insulating film Z2, the portions covering the upper ends 10UT of the first conductive pillars 10, and the portions covering the upper ends 20UT of the second conductive pillars 20, are selectively removed.
  • the selective removal of the ferroelectric material film 3A and the electrode material film 4A can be performed by anisotropic dry etching.
  • the ferroelectric layer 13 and the electrode layer 14 are laminated on the side surface of the first conductive pillar 10
  • the ferroelectric layer 23 and the electrode layer 24 are laminated on the side surface of the second conductive pillar 20.
  • the contact portion 15 and the capacitor portion 25 are formed.
  • an insulating film Z3 is formed on the insulating film Z2 so as to fill the periphery of the contact portion 15 and the periphery of the capacitor portion 25. Furthermore, an insulating film Z4 is formed so as to cover the insulating film Z3 and the upper end 10UT and the upper end 20UT. Note that the insulating films Z3 and Z4 may be formed together so that they are integrated. The insulating films Z3 and Z4 are formed, for example, by forming a silicon oxide film using a CVD device and then planarizing it using a CMP method. Alternatively, the insulating films Z3 and Z4 may be formed using a spin-on-dielectric film.
  • the first wiring 4 and the second wiring 5 are formed by, for example, a damascene method. Specifically, as shown in FIG. 5H, a part of the insulating film Z3 and a part of the insulating film Z4 are selectively removed by a photolithography method to form openings 4K and 5K, respectively. Next, a barrier layer 4A is formed in the opening 4K, and a barrier layer 5A is formed in the opening 5K. After that, a buried layer 4B is formed by electrolytic plating or the like so as to fill the opening 4K covered with the barrier layer 4A, and a buried layer 5B is formed so as to fill the opening 5K covered with the barrier layer 5A.
  • the above steps allow the semiconductor memory device 100 shown in FIG. 2 to be formed.
  • the capacitor section 25 of such a semiconductor memory device 100 information "1" or "0" is stored according to the polarization state of the ferroelectric layer 23.
  • the polarization state of the ferroelectric layer 23 can be controlled by applying an electric field to the ferroelectric layer 23.
  • the electric field to the ferroelectric layer 23 can be controlled by the potential difference between the potential of the gate electrode 1G, which is the word line WL (FIG. 1), and the potential of the second wiring 5, which is the source line SL (FIG. 1).
  • polarization occurs due to the application of an electric field, and the polarization state continues even if the electric field is lost.
  • the capacitor section 25 can be used as a non-volatile memory.
  • the semiconductor memory device 100 of this embodiment includes a semiconductor substrate 2 including a thin film transistor 1, a first wiring 4 and a second wiring 5, a contact section 15 including a first conductive pillar 10 that electrically connects the thin film transistor 1 and the first wiring 4, and a capacitor section 25 including a second conductive pillar 20 that electrically connects the thin film transistor 1 and the second wiring 5.
  • the height position P10 of the upper end 10UT of the first conductive pillar 10 and the height position P20 of the upper end 20UT of the second conductive pillar 20 are substantially the same. Therefore, the first conductive pillar 10 and the second conductive pillar 20 can be formed together in the same process.
  • the semiconductor memory device 100 when the first conductive pillar 10 is formed on the same semiconductor substrate 2 and then the second conductive pillar 20 is formed, a process of forming an additional mask to protect the first conductive pillar 10 that has already been formed is required when forming the second conductive pillar 20.
  • the semiconductor memory device 100 the first conductive pillar 10 and the second conductive pillar 20 are formed in the same process at the same time, so the process of forming such an additional mask can be omitted. Therefore, the semiconductor memory device 100 can be easily manufactured.
  • the ferroelectric layer 23 and the electrode layer 24 are stacked so as to cover the side surface of the second conductive pillar 20. Therefore, the configuration is simpler than the configuration of a so-called cup-type capacitor in which a ferroelectric layer and an upper electrode are inserted into a narrow recess of a lower electrode, as described in, for example, the above-mentioned Patent Document 1. That is, the barrier metal layer 22, the ferroelectric layer 23, and the electrode layer 24 as the lower electrode all have a substantially cylindrical shape and do not have an uneven shape. Therefore, there is a wide range of material types that can be used as the constituent materials of the barrier metal layer 22, the ferroelectric layer 23, and the electrode layer 24.
  • the semiconductor memory device 100 is suitable for miniaturization.
  • the side surface 5S of the second wiring 5 is connected to the side surface 24S of the electrode layer 24 opposite the second conductive pillar 20. Therefore, compared to a case where the ferroelectric layer 23 and the electrode layer 24 are stacked so as to cover the upper end 20UT of the second conductive pillar 20, for example, the ease of manufacture is improved and the connection resistance between the electrode layer 24 and the second wiring 5 can be reduced.
  • FIG. 6 is a schematic diagram showing an example of a cross-sectional configuration of the semiconductor memory device 100A. Note that Fig. 6 corresponds to Fig. 2 showing the example of a cross-sectional configuration of the semiconductor memory device 100 according to the first embodiment.
  • the portion of the conductive layer 11 of the first conductive pillar 10 above the insulating film Z2 is surrounded by the opposing electrode layer 16 instead of the barrier metal layer 12.
  • the portion of the conductive layer 21 of the second conductive pillar 20 above the insulating film Z2 is further surrounded by the opposing electrode layer 26 instead of the barrier metal layer 22. That is, except for replacing part of the barrier metal layer 12 in the semiconductor memory device 100 of FIG. 2 with the opposing electrode layer 16 and replacing part of the barrier metal layer 22 with the opposing electrode layer 26, the configuration of the semiconductor memory device 100A of FIG. 6 is substantially the same as the configuration of the semiconductor memory device 100 of FIG. 2.
  • the opposing electrode layer 16 is the upper part surrounded by the ferroelectric layer 13 and the electrode layer 14, and the barrier metal layer 12 is the lower part other than the upper part surrounded by the ferroelectric layer 13 and the electrode layer 14.
  • the counter electrode layer 26 is the upper part surrounded by the ferroelectric layer 23 and the electrode layer 24, and the barrier metal layer 22 is the lower part other than the upper part surrounded by the ferroelectric layer 23 and the electrode layer 24.
  • the constituent materials of the counter electrode layer 16 and the counter electrode layer 26 include Al (aluminum), La (lanthanum), TiN (titanium nitride), and TiO (titanium oxide).
  • the semiconductor memory device 100A in FIG. 6 can be manufactured, for example, as follows. Specifically, after the process of FIG. 5D described in the manufacturing method of the semiconductor memory device 100 of the first embodiment, the exposed portions of the counter electrode layer 16 and the counter electrode layer 26 (i.e., the portion of the counter electrode layer 16 above the insulating film Z2 and the portion of the counter electrode layer 26 above the insulating film Z2) are removed, for example, by wet etching. Thereafter, the counter electrode layer 16, the ferroelectric layer 13, and the electrode layer 14 are stacked in order so as to surround the side of the conductor layer 11, and at the same time, the counter electrode layer 26, the ferroelectric layer 23, and the electrode layer 24 are stacked in order so as to surround the side of the conductor layer 21. The subsequent processes are performed in the same manner as in the manufacturing method of the semiconductor memory device 100 of the first embodiment, thereby manufacturing the semiconductor memory device 100A in FIG. 6.
  • the opposing electrode layer 26 as the lower electrode can be constructed using a material more suitable for the capacitor section 25. Therefore, compared to the semiconductor memory device 100 of FIG. 2, it is expected that the performance of the capacitor section 25 can be improved, such as an increase in the remanent polarization in the capacitor section 25, improved rewrite resistance, or improved data retention characteristics.
  • FIG. 7 is a schematic diagram showing an example of a cross-sectional configuration of the semiconductor memory device 100B. Note that Fig. 7 corresponds to Fig. 2 showing the example of a cross-sectional configuration of the semiconductor memory device 100 according to the first embodiment.
  • the configuration of the semiconductor memory device 100B of FIG. 7 is substantially the same as the configuration of the semiconductor memory device 100 of FIG. 2.
  • the semiconductor memory device 100B in FIG. 7 can be manufactured, for example, as follows. Specifically, after the process of FIG. 5D described in the manufacturing method of the semiconductor memory device 100 of the first embodiment, for example, the exposed portions of the counter electrode layer 16 and the counter electrode layer 26 (i.e., the portion of the counter electrode layer 16 above the insulating film Z2 and the portion of the counter electrode layer 26 above the insulating film Z2) are removed, for example, by wet etching. Thereafter, the ferroelectric layer 13 and the electrode layer 14 are stacked in order so as to surround the side of the conductor layer 11, and at the same time, the ferroelectric layer 23 and the electrode layer 24 are stacked in order so as to surround the side of the conductor layer 21. The subsequent processes are performed in the same manner as in the manufacturing method of the semiconductor memory device 100 of the first embodiment, thereby manufacturing the semiconductor memory device 100B in FIG. 7.
  • the configuration of the contact portion 15 and the capacitor portion 25 can be simplified, and the dimensions in the in-plane direction can be reduced. Furthermore, in the semiconductor memory device 100B of FIG. 7, the conductor layer 21 can be used as the lower electrode of the capacitor portion 25 instead of the barrier metal layer 22. Therefore, for example, tungsten, which is unsuitable for film formation by the ALD method but has high conductivity, can be used as the lower electrode, and improved performance of the capacitor portion 25 can be expected compared to the semiconductor memory device 100 of FIG. 2.
  • FIG. 8 is a schematic diagram showing a cross-sectional configuration example of the semiconductor memory device 100C. Note that Fig. 8 corresponds to Fig. 2 showing the cross-sectional configuration example of the semiconductor memory device 100 according to the first embodiment.
  • the second wiring 5 is provided at a position overlapping the second conductive pillar 20 in the Z-axis direction.
  • the ferroelectric layer 23 and the electrode layer 24 are provided so as to cover the upper end 20UT of the second conductive pillar 20 as well. Therefore, the capacitor section 25 is not connected to the second wiring 5 at the side surface 24S of the electrode layer 24, but is connected to the second wiring 5 at the upper surface 24US of the electrode layer 24. That is, in the semiconductor memory device 100C, the upper surface 24US of the electrode layer 24 is in contact with the lower surface of the barrier layer 5A of the second wiring 5.
  • the contact section 15 further does not have the ferroelectric layer 13 and the electrode layer 14. That is, the contact section 15 is composed of only the first conductive pillar 10. Except for these points, the configuration of the semiconductor memory device 100C of FIG. 8 is substantially the same as the configuration of the semiconductor memory device 100 of FIG. 2.
  • the semiconductor memory device 100C of FIG. 8 can be manufactured, for example, as follows. Specifically, for example, after the process of FIG. 5E described in the manufacturing method of the semiconductor memory device 100 of the first embodiment, the portions of the ferroelectric material film 3A and the electrode material film 4A that cover the first conductive pillar 10 and the insulating film Z2 are selectively removed by anisotropic dry etching so that only the portions of the ferroelectric material film 3A and the electrode material film 4A that cover the second conductive pillar 20 remain. The subsequent processes are performed in the same manner as in the manufacturing method of the semiconductor memory device 100 of the first embodiment. However, the opening 5K is formed directly above the second conductive pillar 20, and the upper surface 24US of the electrode layer 24 is exposed at the bottom of the opening 5K. In this way, the semiconductor memory device 100C of FIG. 8 can be manufactured.
  • the second conductive pillar 20 and the second wiring 5 are arranged in a position where they overlap in the Z-axis direction so that the upper surface 24US of the electrode layer 24 of the capacitor section 25 is connected to the second wiring 5. Therefore, the area in the in-plane direction of the semiconductor memory device 100C can be reduced compared to the semiconductor memory device 100 of FIG. 2. Furthermore, in the semiconductor memory device 100C of FIG. 8, the contact section 15 does not have a ferroelectric layer 13 and an electrode layer 14, so the parasitic capacitance of the contact section 15 can be reduced compared to the semiconductor memory device 100 of FIG. 2. Therefore, a stable voltage can be applied to the thin film transistor 1.
  • FIG. 9 is a schematic diagram showing a cross-sectional configuration example of the semiconductor memory device 100D. Note that Fig. 9 corresponds to Fig. 2 showing the cross-sectional configuration example of the semiconductor memory device 100 according to the first embodiment.
  • the second wiring 5 is provided at a position overlapping the second conductive pillar 20 in the Z-axis direction.
  • the ferroelectric layer 23 is provided so as to cover the upper end 20UT of the second conductive pillar 20 as well.
  • the electrode layer 24 is integrated with the barrier layer 5A of the second wiring 5. That is, the constituent material of the electrode layer 24 is the same as the constituent material of the barrier layer 5A, and the electrode layer 24 also serves as the barrier layer 5A.
  • the contact portion 15 does not have an electrode layer 14. That is, the contact portion 15 is composed of the first conductive pillar 10 and the ferroelectric layer 13 surrounding a part of the first conductive pillar 10. Except for these points, the configuration of the semiconductor memory device 100D of FIG. 9 is substantially the same as the configuration of the semiconductor memory device 100C of FIG. 2.
  • the second conductive pillar 20 and the second wiring 5 are arranged in a position where they overlap in the Z-axis direction so that the upper surface 24US of the electrode layer 24 of the capacitor section 25 is connected to the second wiring 5. Therefore, compared to the semiconductor memory device 100 of FIG. 2, the area in the in-plane direction of the semiconductor memory device 100D can be reduced. Furthermore, in the semiconductor memory device 100D of FIG. 9, the electrode layer 14 of the contact section 15 does not exist, and the electrode layer 24 of the capacitor section 25 and the barrier layer 5A of the second wiring 5 are integrated. Therefore, the process of forming the electrode layer 14 and the electrode layer 24 can be omitted in the manufacturing process of the semiconductor memory device 100D. Therefore, the manufacturing process of the semiconductor memory device 100D can be simplified.
  • FIG. 10 is a schematic diagram showing a cross-sectional configuration example of the semiconductor memory device 100E. Note that Fig. 10 corresponds to Fig. 2 showing the cross-sectional configuration example of the semiconductor memory device 100 of the first embodiment.
  • the ferroelectric layers 13 and 23 are provided on the planarized insulating films Z1 and Z2, respectively.
  • the insulating films Z1 and Z2 are not planarized, and have a conformal shape that follows the shape of the upper surface of the thin-film transistor 1. Therefore, in the semiconductor memory device 100E of FIG. 10, the height H10 of the first conductive pillar 10 and the height H20 of the second conductive pillar 20 can be made lower than those of the semiconductor memory device 100 of FIG. 2. Therefore, the semiconductor memory device 100E can reduce the electrical resistance between the thin-film transistor 1 and the first wiring 4 and the electrical resistance between the thin-film transistor 1 and the second wiring 5, respectively, and thus can operate stably as a memory device.
  • FIG. 11 is a schematic diagram showing a cross-sectional configuration example of the semiconductor memory device 100F. Note that Fig. 11 corresponds to Fig. 2 showing the cross-sectional configuration example of the semiconductor memory device 100 according to the first embodiment.
  • a plurality of wiring layers W1 to W3 stacked in the Z-axis direction are interposed between the first conductive pillar 10 and the contact portion 15, and a plurality of wiring layers W1 to W3 stacked in the Z-axis direction are also interposed between the second conductive pillar 20 and the capacitor portion 25.
  • the periphery of the wiring layer W1 is filled with an insulating film Z1
  • the periphery of the wiring layer W2 is filled with an insulating film Z2
  • the periphery of the wiring layer W3 is filled with an insulating film Z3.
  • the contact portion 15 has a substantially cylindrical conductor layer 17 instead of the first conductive pillar 10, and a barrier metal layer 18 surrounding the periphery of the conductor layer 17.
  • the ferroelectric layer 13 and the electrode layer 14 are provided around the barrier metal layer 18.
  • the lower end of the conductor layer 17 is connected to the wiring layer W3, and the upper end 17UT of the conductor layer 17 is connected to the first wiring 4.
  • the capacitor section 25 has a substantially cylindrical conductor layer 27 instead of the second conductive pillar 210, and a barrier metal layer 28 surrounding the conductor layer 27.
  • the ferroelectric layer 23 and the electrode layer 24 are provided around the barrier metal layer 28.
  • the lower end of the conductor layer 27 is connected to the wiring layer W3, and the side surface 24S of the electrode layer 24 is connected to the side surface 5S of the second wiring 5.
  • the semiconductor memory device 100F having such a configuration it is preferable that the height position P17 of the upper end 17UT of the conductor layer 17 and the height position P27 of the upper end 27UT of the conductor layer 27 are substantially the same. According to the semiconductor memory device 100F of FIG. 11, the freedom of setting the height of the conductor layer 27 and the barrier metal layer 28 is increased, so that the capacitor section 25 can obtain, for example, a larger capacitance.
  • Figures 12A and 12B are both schematic diagrams showing an example of a cross-sectional configuration of the transistor device 200.
  • Figure 12A shows a cross section taken along line XIIA-XIIA in Figure 12B.
  • Figure 12B shows a cross section taken along line XIIB-XIIB in Figure 12A. That is, the cross section of the transistor device 200 shown in Figure 12A and the cross section of the transistor device 200 shown in Figure 12B are orthogonal to each other.
  • the transistor device 200 shown in FIG. 12 includes a transistor 201 of an advanced technology node.
  • the transistor 201 provided on the semiconductor substrate 2 has a structure called a gate-all-around.
  • the transistor 201 has a plurality of sheet-like channel layers 202, a gate electrode 203, a source region 204, and a drain region 205.
  • the gate electrode 203 is formed so as to cover each of the plurality of channel layers 202.
  • the plurality of channel layers 202 each extend along the surface 2FS of the semiconductor substrate 2, and penetrate the gate electrode 203 along the surface 2FS.
  • the source region 204 and the drain region 205 face each other with the gate electrode 203 and the channel layer 202 in between, and are each erected on the semiconductor substrate 2.
  • the source region 204 and the drain region 205 are regions made of Si (silicon) formed by epitaxial growth, for example.
  • the side surfaces of the contact plugs 206 to 208 are connected to the side surface 203S of the gate electrode 203, the side surface 204S of the source region 204, and the side surface 205S of the drain region 205, respectively.
  • the side surface 204S of the source region 204 and the side surface 207S of the contact plug 207 are in contact with each other, and the side surface 205S of the drain region 205 and the side surface 208S of the contact plug 208 are in contact with each other. Furthermore, in the transistor device 200, as shown in FIG. 12B, the side surface 203S of the gate electrode 203 and the side surface 206S of the contact plug 206 are in contact with each other. Therefore, compared with the transistor device 1200 as a reference example shown in FIG.
  • the contact areas between the gate electrode 203, the source region 204, and the drain region 205 and the contact plugs 206 to 208 can be enlarged.
  • the upper surface of the gate electrode 203 is in contact with the lower surface of the contact plug 1206, the upper surface of the source region 204 is in contact with the lower surface of the contact plug 207, and the upper surface of the drain region 205 is in contact with the lower surface of the contact plug 208. Since the area occupied in the in-plane direction of a transistor at an advanced technology node is extremely small, the ohmic characteristics tend to be easily degraded in the transistor device 1200 as a reference example.
  • the side surfaces of the gate electrode 203, the source region 204, and the drain region 205 are in contact with the side surfaces of the contact plugs 206 to 208, thereby ensuring a sufficient contact area. Therefore, according to the transistor device 200 of the present embodiment, better ohmic characteristics can be obtained even when miniaturized.
  • the conductor layers 11 and 21 and the barrier metal layers 12 and 22 are each configured as an integral body.
  • the conductor layers 11 and 21 and the barrier metal layers 12 and 22 may each be configured as two or more parts divided in the Z-axis direction, as in the semiconductor memory device 300 shown in FIG. 14. That is, in the semiconductor memory device 300, the conductor layer 11 has a two-layer structure of a first layer portion 11A and a second layer portion 11B, and the conductor layer 21 has a two-layer structure of a first layer portion 21A and a second layer portion 21B.
  • the barrier metal layer 12 has a two-layer structure of a first layer portion 12A and a second layer portion 12B
  • the barrier metal layer 22 has a two-layer structure of a first layer portion 22A and a second layer portion 22B.
  • a height position P10 of the upper end 10UT of the first conductive pillar 10 and a height position P20 of the upper end 20UT of the second conductive pillar 20 are substantially the same.
  • the second-level portion 11B of the first conductive pillar 10 and the second-level portion 21B of the second conductive pillar 20 can be formed collectively in the same process, and the second-level portion 12B of the first conductive pillar 10 and the second-level portion 22B of the second conductive pillar 20 can be formed collectively in the same process.
  • a process of forming an additional mask for protecting the already formed first conductive pillar 10 is required when forming the second conductive pillar 20.
  • the second-level portion 11B of the first conductive pillar 10 and the second-level portion 21B of the second conductive pillar 20 can be formed collectively in the same process, and the second-level portion 12B of the first conductive pillar 10 and the second-level portion 22B of the second conductive pillar 20 can be formed collectively in the same process, so that the process of forming such an additional mask can be omitted.
  • the semiconductor memory device 300 can be easily manufactured.
  • the constituent materials of the first layer portions 11A, 21A and the second layer portions 11B, 21B can be made different from each other.
  • the constituent materials of the first layer portions 12A, 22A and the second layer portions 12B, 22B can be made different from each other.
  • the cross-sectional area of the first layer portion 21A and the cross-sectional area of the second layer portion 21B can be made different.
  • the area of each of the opposing portions of the second layer portion 22B and the electrode layer 24, which serve as a pair of electrodes opposing each other with the ferroelectric layer 23 in between, can be enlarged. This makes it possible to increase the capacity of the capacitor section 25.
  • the technology according to the present disclosure may also have the following configuration:
  • a semiconductor memory device according to the present disclosure having the following configuration is small in size and has excellent manufacturability. Note that the effects achieved by the technology according to the present disclosure are not necessarily limited to the effects described herein, and may be any of the effects described in the present disclosure.
  • a semiconductor substrate including a thin film transistor; a first wiring and a second wiring stacked on the semiconductor substrate; a contact portion including a first conductive pillar extending in a stacking direction of the semiconductor substrate, the first wiring, and the second wiring and electrically connecting the thin film transistor and the first wiring; a capacitor section including a second conductive pillar extending in the stacking direction and electrically connecting the thin film transistor and the second wiring, a height position of an upper end of the first conductive pillar on a side opposite to the semiconductor substrate and a height position of an upper end of the second conductive pillar on a side opposite to the semiconductor substrate are substantially equal to each other.
  • the capacitor section includes the second conductive pillar, an electrode layer surrounding a portion of the side surfaces of the second conductive pillar, and a ferroelectric layer sandwiched between the second conductive pillar and the electrode layer.
  • the second conductive pillar includes a columnar conductive layer and a barrier metal layer surrounding the conductive layer.
  • the conductive layer is made of a conductor containing W (tungsten).
  • the barrier metal layer is made of a metal material containing at least one of Ti, TiN, and Ru.
  • the second conductive pillar includes a columnar conductive layer, a barrier metal layer surrounding a lower portion of the conductive layer in the stacking direction, and a counter electrode layer surrounding an upper portion of the conductive layer in the stacking direction and facing the electrode layer;
  • a transistor including a gate electrode provided on a surface of a substrate, a sheet-like channel layer penetrating the gate electrode along the surface, and a source region and a drain region opposed to each other with the gate electrode and the channel layer therebetween and provided on the substrate; a first interconnection electrically connected to a side surface of the source region and/or a second interconnection electrically connected to a side surface of the drain region.

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Abstract

小型でありながら製造性に優れる半導体記憶装置を提供する。半導体記憶装置は、薄膜トランジスタを含む半導体基板と、その半導体基板に積層された第１配線および第２配線と、薄膜トランジスタと第１配線とを電気的に接続する第１導電性ピラーを含むコンタクト部と、薄膜トランジスタと第２配線とを電気的に接続する第２導電性ピラーを含むキャパシタ部とを備える。第１導電性ピラーにおける半導体基板と反対側の上端の高さ位置と、第２導電性ピラーにおける半導体基板と反対側の上端の高さ位置とが実質的に一致している。

Description

半導体記憶装置およびトランジスタ装置
　本開示は、半導体記憶装置およびトランジスタ装置に関する。
　同一基板上に設けられたｎ型電界効果トランジスタ（ｎＭＯＳＦＥＴ）及びｐ型電界効果トランジスタ（ｐＭＯＳＦＥＴ）から構成されるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）回路は、消費電力が少なく、高速動作が可能であり、かつ微細化及び高集積化が容易な回路として知られている。
　そのため、ＣＭＯＳ回路は、多くのＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）デバイスにて用いられている。なお、このようなＬＳＩデバイスは、近年、アナログ回路、メモリ、及び論理回路などを１チップに混載したＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　Ｃｈｉｐ）として製品化されている。
　ＬＳＩデバイスに搭載されるメモリには、例えば、Ｓｔａｔｉｃ　ＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：ＳＲＡＭ）等が用いられる。近年、ＬＳＩデバイスのコスト及び消費電力をより低減するために、ＳＲＡＭに替えて、Ｄｙｎａｍｉｃ　ＲＡＭ（ＤＲＡＭ）、Ｍａｇｎｅｔｉｃ　ＲＡＭ（ＭＲＡＭ）、又はＦｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ（ＦｅＲＡＭ）等を用いることが検討されている。ここで、ＦｅＲＡＭとは、強誘電体の残留分極の方向を用いて情報を記憶する半導体記憶装置である。そのような強誘電体キャパシタを用いたＦｅＲＡＭとして機能する半導体記憶装置が既に提案されている（例えば、特許文献１）。
特開２０１９－１６０８４１号公報
　ところで、このような半導体記憶装置などの電子デバイスの分野においては、寸法の微細化が求められている。
　よって、小型でありながら製造性に優れる半導体記憶装置が望まれる。
　本開示の一実施形態に係る半導体記憶装置は、薄膜トランジスタを含む半導体基板と、その半導体基板に積層された第１配線および第２配線と、半導体基板と第１配線および第２配線との積層方向に延在すると共に薄膜トランジスタと第１配線とを電気的に接続する第１導電性ピラーを含むコンタクト部と、積層方向に延在すると共に薄膜トランジスタと第２配線とを電気的に接続する第２導電性ピラーを含むキャパシタ部とを備える。ここで第１導電性ピラーにおける半導体基板と反対側の上端の高さ位置と、第２導電性ピラーにおける半導体基板と反対側の上端の高さ位置とが実質的に一致している。
　本開示の一実施形態に係る半導体記憶装置では、小型化に適すると共に容易に製造可能な構造となっている。
図１は、本開示の第１の実施形態に係る半導体記憶装置の等価回路の一例を示した回路図である。 図２は、図１に示した半導体記憶装置の積層方向に沿った断面構成の一例を示した模式図である。 図３は、図１に示した半導体記憶装置の平面構成の一例を示した模式図である。 図４は、図１に示した半導体記憶装置の面内方向に沿った断面構成の一例を示した模式図である。 図５Ａは、図１に示した半導体記憶装置の製造方法の一工程を説明する模式図である。 図５Ｂは、図５Ａに続く一工程を説明する模式図である。 図５Ｃは、図５Ｂに続く一工程を説明する模式図である。 図５Ｄは、図５Ｃに続く一工程を説明する模式図である。 図５Ｅは、図５Ｄに続く一工程を説明する模式図である。 図５Ｆは、図５Ｅに続く一工程を説明する模式図である。 図５Ｇは、図５Ｆに続く一工程を説明する模式図である。 図５Ｈは、図５Ｇに続く一工程を説明する模式図である。 図６は、本開示の第１の実施形態の第１変形例に係る半導体記憶装置の積層方向に沿った断面構成の一例を示した模式図である。 図７は、本開示の第１の実施形態の第２変形例に係る半導体記憶装置の積層方向に沿った断面構成の一例を示した模式図である。 図８は、本開示の第１の実施形態の第３変形例に係る半導体記憶装置の積層方向に沿った断面構成の一例を示した模式図である。 図９は、本開示の第１の実施形態の第４変形例に係る半導体記憶装置の積層方向に沿った断面構成の一例を示した模式図である。 図１０は、本開示の第１の実施形態の第５変形例に係る半導体記憶装置の積層方向に沿った断面構成の一例を示した模式図である。 図１１は、本開示の第１の実施形態の第６変形例に係る半導体記憶装置の積層方向に沿った断面構成の一例を示した模式図である。 図１２Ａは、本開示の第２の実施形態に係るトランジスタ装置の断面構成の一例を示した模式図である。 図１２Ｂは、本開示の第２の実施形態に係るトランジスタ装置の断面構成の一例を示した他の模式図である。 図１３は、参考例としてのトランジスタ装置の断面構成の一例を示した模式図である。 図１４は、本開示のその他の第１の変形例としての半導体記憶装置の積層方向に沿った断面構成の一例を示した模式図である。 図１５は、本開示のその他の第２の変形例としての半導体記憶装置の積層方向に沿った断面構成の一例を示した模式図である。
　以下、本開示における実施形態について、図面を参照して詳細に説明する。以下で説明する実施形態は本開示の一具体例であって、本開示にかかる技術が以下の態様に限定されるわけではない。また、本開示の各構成要素の配置、寸法、及び寸法比等についても、各図に示す様態に限定されるわけではない。
　なお、説明は以下の順序で行う。
　１．第１の実施形態
　　１．１．概要
　　１．２．構成例
　　１．３．製造方法
　　１．４．作用効果
　　１．５．変形例
　２．第２の実施形態
　　２．１．構成例
　　２．２．作用効果
　３．その他の変形例
＜１．第１の実施形態＞
［１．１．概要］
　まず、図１を参照して、本開示の第１の実施形態に係る半導体記憶装置１００の概要について説明する。図１は、本実施形態に係る半導体記憶装置１００の等価回路の一例を示した回路図である。
　図１に示したように、本実施形態に係る半導体記憶装置１００は、情報を記憶するキャパシタＣと、キャパシタＣの選択および非選択を制御するトランジスタＴとを備える。
　キャパシタＣは、第１の電極と、第２の電極と、それら第１の電極と第２の電極との間に挟み込まれた強誘電体膜と、を含む強誘電体キャパシタである。キャパシタＣは、強誘電体膜の残留分極の方向によって１ビットの情報を記憶することができる。キャパシタＣは、第１の電極においてソース線ＳＬと電気的に接続し、第２の電極においてトランジスタＴのソースと電気的に接続する。
　トランジスタＴは、キャパシタＣへの電圧の印加を制御する電界効果トランジスタである。トランジスタＴは、ソースにおいてキャパシタＣの他方の電極と電気的に接続し、ドレインにおいてビット線ＢＬと電気的に接続する。また、トランジスタＴは、ゲートにおいてワード線ＷＬと電気的に接続しており、ワード線ＷＬからの印加電圧によってチャネルの状態を制御することができるようになっている。
　キャパシタＣに情報を書き込む場合、半導体記憶装置１００では、まず、ワード線ＷＬに電圧が印加されることで、トランジスタＴのチャネルがオン状態に遷移する。その後、ソース線ＳＬおよびビット線ＢＬの各々に電位が印加されることで、書き込む情報に対応した電界がキャパシタＣの強誘電体膜に印加される。これにより、半導体記憶装置１００は、キャパシタＣの強誘電体膜の残留分極の向きを外部電界によって制御することで、キャパシタＣに情報を書き込むことができる。
　一方、キャパシタＣから情報を読み出す場合、半導体記憶装置１００では、まず、ワード線ＷＬに電圧が印加されることで、トランジスタＴのチャネルがオン状態に遷移する。その後、ソース線ＳＬおよびビット線ＢＬの各々に所定の電位が印加されることで、キャパシタＣの強誘電体膜の分極方向が所定の向きに遷移する。このとき、遷移前の強誘電体膜の分極向きによって、遷移時にキャパシタＣに流れ込む電流の大きさが変化する。したがって、半導体記憶装置１００は、キャパシタＣに流れ込む電流の大きさを測定することによって、キャパシタＣに記憶された情報を読み出すことができる。
　半導体記憶装置１００は、強誘電体膜を含むキャパシタＣに情報を記憶させるＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）として動作することができる。
［１．２．構成例］
　続いて、図２～図４を参照して、本実施形態に係る半導体記憶装置１００の具体的な構成例について説明する。図２は、半導体記憶装置１００の積層方向に沿った断面構成の一例を示している。図３は、半導体記憶装置１００の平面構成の一例を示している。さらに図４は、半導体記憶装置１００の一部を拡大した面内方向の断面図である。なお、図３では、各構成の配置を明確にするために、後述する半導体基板２の全面に広がって形成される絶縁膜Ｚ１～Ｚ４の記載は省略している。また、図２の断面図は、図３に記載されたＩＩ－ＩＩ線で切断した断面を示す。また、本明細書では、半導体基板２の延在する面に沿った方向を面内方向といい、面内方向と直交する方向を高さ方向もしくは積層方向という。さらに図４では、半導体記憶装置１００のうち、一のキャパシタ部２５（後出）と第２配線５（後出）の一部とを記載しており、他の構成要素の記載は省略している。図２～図４では、面内方向をＸＹ面とし、高さ方向（積層方向）をＺ軸方向としている。
　図２に示したように、半導体記憶装置１００は、半導体基板２と、第１配線４と、第２配線５と、コンタクト部１５と、キャパシタＣとしてのキャパシタ部２５とを備えている。
　半導体基板２は、半導体材料により構成される。半導体基板２は、シリコン基板であってもよいし、シリコン基板の中にＳｉＯ２等の絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板であってもよい。また、半導体基板２は、ゲルマニウムなどの他の半導体元素で形成された基板であってもよく、ＧａＡｓ（ガリウムヒ素）、ＧａＮ（窒化ガリウム）、またはＳｉＣ（シリコンカーバイド）等の化合物半導体で形成された基板であってもよい。
　半導体基板２には、例えば複数の薄膜トランジスタ１と、素子分離層３とが設けられている。素子分離層３は、絶縁性材料にて構成され、半導体基板２のアクティブ領域に設けられる複数の薄膜トランジスタ１同士を互いに電気的に分離する。素子分離層３は、例えばＳｉＯｘ（酸化シリコン）、ＳｉＮｘ（窒化シリコン）、またはＳｉＯＮ（酸窒化シリコン）などの絶縁性材料で構成され得る。
　例えば、素子分離層３は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法を用いて、所定領域の半導体基板２の一部をエッチング等で除去したのち、エッチング等によって形成された開口をＳｉＯｘ（酸化シリコン）で埋め込むことにより形成することができる。または、素子分離層３は、ＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法を用いて、所定領域の半導体基板２を熱酸化することにより形成してもよい。
　素子分離層３によって周囲から絶縁分離された領域は、薄膜トランジスタ１が設けられるアクティブ領域ＡＡ（図３参照）となる。アクティブ領域ＡＡには、例えば、第１導電型不純物（例えば、ホウ素（Ｂ）またはアルミニウム（Ａｌ）などのｐ型不純物）が導入される。
　薄膜トランジスタ１は、半導体基板２の表面近傍に複数設けられている。図２に示したように、薄膜トランジスタ１は、例えばゲート電極１Ｇと、サイドウォール絶縁膜１Ｗと、ゲート絶縁膜１Ｚと、ドレイン領域１Ｄと、ソース領域１Ｓとを含むＭＯＳ(Metal Oxide Semiconductor)－ＦＥＴ（Field-Effect Transistor）である。
　ゲート絶縁膜１Ｚは、絶縁性材料で構成され、半導体基板２のアクティブ領域ＡＡ上に設けられる。ゲート絶縁膜１Ｚは、電界効果トランジスタのゲート絶縁膜として公知の絶縁性材料で形成されてもよい。例えば、ゲート絶縁膜１Ｚは、酸化シリコン（ＳｉＯｘ）等の酸化物で形成されてもよい。
　ゲート電極１Ｇは、導電性材料で構成され、ゲート絶縁膜１Ｚの上に設けられる。具体的には、ゲート電極１Ｇは、例えば図３の紙面の上下方向（以下、第１方向とする）に延在している。なお、ゲート電極１Ｇは、素子分離層３を越えて第１方向に延在し、複数のアクティブ領域ＡＡにまたがるように設けられることで、複数の薄膜トランジスタ１のゲートを電気的に接続するワード線ＷＬとなっている。
　ゲート電極１Ｇは、例えばポリシリコン等により形成されてもよいし、金属、合金、金属化合物、または金属（Ｎｉなど）とポリシリコンとの合金、すなわち、いわゆるシリサイドにより形成されてもよい。具体的には、ゲート電極１Ｇは、ゲート絶縁膜１Ｚの上に設けられたＴｉＮまたはＴａＮからなる金属層と、ポリシリコン層との積層構造にて形成されてもよい。このような積層構造によれば、ゲート電極１Ｇは、ポリシリコン層のみで形成される場合と比較して配線抵抗を低下させることができる。
　ドレイン領域１Ｄおよびソース領域１Ｓは、半導体基板２に形成された第２導電型の領域である。具体的には、ドレイン領域１Ｄおよびソース領域１Ｓは、ゲート電極１Ｇを挟んで対向するように設けられる。ドレイン領域１Ｄおよびソース領域１Ｓは、例えば、アクティブ領域ＡＡの半導体基板２に、第２導電型不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入したものである。また、ドレイン領域１Ｄおよびソース領域１Ｓのうち、半導体基板２の表面２ＦＳの一部にはシリサイド層６がそれぞれ形成されている。
　ドレイン領域１Ｄは、コンタクト部１５を介して、例えばビット線ＢＬ（図１）としての第１配線４に電気的に接続されている。ソース領域１Ｓは、キャパシタＣとしてのキャパシタ部２５を介して、ソース線ＳＬ（図１）としての第２配線５に電気的に接続されている。
　サイドウォール絶縁膜１３２は、絶縁性材料で構成され、ゲート電極１３０の側面に側壁として設けられる。サイドウォール絶縁膜１３２は、ゲート電極１３０を含む領域に一様に絶縁膜を堆積した後、該絶縁膜を垂直異方性エッチングすることで形成することができる。例えば、サイドウォール絶縁膜１３２は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物によって、単層又は複数層にて形成されてもよい。
　図２に示したように、薄膜トランジスタ１の上には、絶縁膜Ｚ１～Ｚ４が順に積層されている。絶縁膜Ｚ１，Ｚ３，Ｚ４は、例えばシリコン酸化膜であり、絶縁膜Ｚ２は、例えばシリコン窒化膜である。
　図２に示したように、コンタクト部１５は、第１導電性ピラー１０と、強誘電体層１３と、電極層１４とを有している。第１導電性ピラー１０は、例えば半導体基板２の表面２ＦＳの高さ位置Ｐ０から絶縁膜Ｚ３の上面の高さ位置Ｐ１０に至るまで絶縁膜Ｚ１～Ｚ３を貫くようにＺ軸方向に延在する、高さＨ１０を有する柱状部材である。第１導電性ピラー１０は、Ｚ軸方向において半導体基板２と第１配線４との間に位置し、薄膜トランジスタ１と第１配線４とを電気的に接続する。図２～図４に示したように、第１導電性ピラー１０は、例えば略円柱状の導電体層１１と、導電体層１１の周囲を取り囲む略円筒状のバリアメタル層１２とを含んでいる。導電体層１１は、例えばＷ（タングステン）やポリシリコンなどの導電体材料によって構成され得る。バリアメタル層１２は、例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）、またはＲｕ（ルテニウム）などの金属材料によって構成され得る。強誘電体層１３および電極層１４は、例えば絶縁膜Ｚ３と同じ階層に設けられている。強誘電体層１３は、バリアメタル層１２の周囲を覆うように設けられている。電極層１４は、強誘電体層１３の周囲を覆うように設けられている。強誘電体層１３の構成材料は、例えば後述する強誘電体層２３の構成材料と同じである。電極層１４の構成材料は、例えば後述する電極層２４の構成材料と同じである。なお、強誘電体層１３および電極層１４は、存在しなくてもよい。
　図２に示したように、第１導電性ピラー１０の下端は、ドレイン領域１０Ｄに設けられたシリサイド層６に接している。第１導電性ピラー１０の、半導体基板２と反対側の上端１０ＵＴは、例えば第１配線４の下面と当接している。第１配線４は、絶縁膜Ｚ４と同じ階層に設けられている。第１配線４は、例えばバリア層４Ａと、埋め込み層４Ｂとを含んでいる。バリア層４Ａは、例えばＣｏ（コバルト）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｒｕ（ルテニウム）、Ｔａ（タンタル）、およびＣｕ（銅）の各々の単体、またはそれらの元素のうちの少なくとも１種を含む化合物により構成することができる。埋め込み層４Ｂは、Ｃｕ（銅）およびＲｕ（ルテニウム）を含む導電性材料を用いることができる。
　図２および図４に示したように、キャパシタ部２５は、第２導電性ピラー２０と、強誘電体層２３と、電極層２４とを有している。強誘電体層２３は、第２導電性ピラー２０と電極層２４との間に挟まれている。第２導電性ピラー２０は、例えば半導体基板２の表面２ＦＳの高さ位置Ｐ０から上端２０ＵＴの高さ位置Ｐ２０に至るまで絶縁膜Ｚ１～Ｚ３を貫くようにＺ軸方向に延在する、高さＨ２０を有する柱状部材である。ここで、高さ位置Ｐ２０は、絶縁膜Ｚ３の上面の高さ位置と一致している。すなわち、第１導電性ピラー１０の上端１０ＵＴの高さ位置Ｐ１０と、第２導電性ピラー２０の上端２０ＵＴの高さ位置Ｐ２０とが実質的に一致している。第２導電性ピラー２０は、薄膜トランジスタ１と第２配線５とを電気的に接続する。図２～図４に示したように、第２導電性ピラー２０は、例えば略円柱状の導電体層２１と、導電体層２１の周囲を取り囲む略円筒状のバリアメタル層２２とを含んでいる。導電体層２１は、例えばＷ（タングステン）やポリシリコンなどの導電体材料によって構成され得る。バリアメタル層２２は、例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）、またはＲｕ（ルテニウム）などの金属材料によって構成され得る。導電体層２１の構成材料は、例えば導電体層１１の構成材料と同じであってもよい。バリアメタル層２２の構成材料は、例えばバリアメタル層１２の構成材料と同じであってもよい。強誘電体層２３および電極層２４は、例えば絶縁膜Ｚ３と同じ階層に設けられている。強誘電体層２３は、バリアメタル層２２の周囲を覆うように設けられている。電極層２４は、強誘電体層２３の周囲を覆うように設けられている。強誘電体層２３の構成材料は、例えばＨｆＯ２（ハフニウム酸化膜），Ｓｉ（珪素），Ｚｒ（ジルコニウム），Ｌａ（ランタン），Ｎｂ（ニオブ），Ｙ（イットリウム），Ｇｅ（ゲルマニウム），およびＳｃ（スカンジウム）のうちの少なくとも１種を含む強誘電体材料により構成され得る。強誘電体層２３の構成材料は、さらに、ＰＺＴ（チタン酸ジルコン酸鉛）、ＳＢＴ（タンタル酸ビスマスストロンチウム）、またはＢＬＴを用いることもできる。電極層２４の構成材料は、例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）、またはＲｕ（ルテニウム）などの金属材料が用いられる。
　第２導電性ピラー２０の下端は、ソース領域１０Ｓに設けられたシリサイド層６に接している。第２導電性ピラー２０を取り巻く電極層２４の、第２導電性ピラー２０と反対側の側面２４Ｓは、第２配線５の側面５Ｓと当接している。第２配線５は、絶縁膜Ｚ３の一部および絶縁膜Ｚ４の一部と同じ階層に設けられている。第２配線５は、例えばバリア層５Ａと、埋め込み層５Ｂとを含んでいる。バリア層５Ａは、例えばＣｏ（コバルト）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｒｕ（ルテニウム）、Ｔａ（タンタル）、およびＣｕ（銅）の各々の単体、またはそれらの元素のうちの少なくとも１種を含む化合物により構成することができる。埋め込み層５Ｂは、Ｃｕ（銅）およびＲｕ（ルテニウム）を含む導電性材料を用いることができる。バリア層５Ａの構成材料は、例えばバリア層４Ａの構成材料と同じであってもよい。埋め込み層５Ｂの構成材料は、例えば埋め込み層４Ｂ
の構成材料と同じであってもよい。なお、図３に示したように、第２配線５は、隣接するキャパシタ部２５によって共有されていてもよい。
［１．３．製造方法］
　続いて、図５Ａ～図５Ｈを参照して、本実施形態に係る半導体記憶装置１００の製造方法について説明する。図５Ａ～図５Ｈは、半導体記憶装置１００の製造方法の一工程を説明する模式図である。
　まず、図５Ａに示したように、半導体基板２に素子分離層３を形成する。
　具体的には、Ｓｉからなる半導体基板２を用意したのち、半導体基板２の上にドライ酸化等にてＳｉＯ２膜を形成し、さらに減圧ＣＶＤ等にてＳｉ３Ｎ４膜を形成する。続いて、アクティブ領域ＡＡを設ける領域を保護するようにパターニングされたレジスト層をＳｉ３Ｎ４膜の上に形成した後、ＳｉＯ２膜、Ｓｉ３Ｎ４膜、及び半導体基板２を３５０ｎｍ～４００ｎｍの深さでエッチングする。次に、膜厚６５０ｎｍ～７００ｎｍにてＳｉＯ２を堆積し、エッチングによる開口を埋め込むことで、素子分離層３を形成することができる。ＳｉＯ２の堆積には、例えば、段差被覆性が良好であり、かつ緻密なＳｉＯ２膜を形成することが可能な高密度プラズマＣＶＤを用いてもよい。
　続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等を用いて、過剰に堆積されたＳｉＯ２膜を除去することで、半導体基板２の表面を平坦化する。ＣＭＰによるＳｉＯ２膜の除去は、例えば、Ｓｉ３Ｎ４膜が露出するまで行えばよい。
　さらに、熱リン酸等を用いてＳｉ３Ｎ４膜を除去する。次に、半導体基板２のアクティブ領域ＡＡに対応する領域の表面を１０ｎｍ程度酸化して酸化膜を形成した後、第１導電型不純物（例えば、ホウ素（Ｂ）など）をイオン注入することで、アクティブ領域ＡＡの半導体基板２を第１導電型ウェルに変換する。
　さらに、ゲート絶縁膜１Ｚを堆積したのち、ゲート絶縁膜１Ｚの上に、ゲート電極１Ｇを形成する。
　具体的には、まず、半導体基板２の表面を覆う酸化膜をフッ化水素酸溶液等で剥離する。そののち、例えばＯ２を用いたドライ酸化又はＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）処理によって、半導体基板２の上にＳｉＯ２からなるゲート絶縁膜１Ｚを膜厚１．５ｎｍ～１０ｎｍにて形成する。なお、ドライ酸化に用いるガスとしては、Ｏ２の他に、Ｈ２／Ｏ２、Ｎ２Ｏ又はＮＯの混合ガスを用いてもよい。また、ゲート絶縁膜１Ｚを形成する際に、プラズマ窒化を用いることで、ＳｉＯ２膜中に窒素ドーピングを行うことも可能である。
　次に、ＳｉＨ４ガスを原料ガスとし、堆積温度を５８０℃～６２０℃とする減圧ＣＶＤを用いて、ポリシリコンを膜厚５０ｎｍ～１５０ｎｍにて堆積する。そののち、パターニングされたレジストをマスクとして、堆積されたポリシリコンに対して異方性エッチングを行うことにより、ゲート電極１Ｇを形成する。異方性エッチングには、例えば、ＨＢｒ系ガス又はＣｌ系ガスを用いることができる。
　なお、ゲート電極１１Ｇ，２１Ｇは、回路部のロジック領域等に設けられる他のトランジスタのゲート電極と同時に、共有されるように形成されてもよい。
　次に、半導体基板２のアクティブ領域ＡＡに、ドレイン領域１Ｄおよびソース領域１Ｓを形成する。その際、ゲート電極１Ｇの両側面にサイドウォール絶縁膜１Ｗを形成する。
　具体的には、プラズマＣＶＤによってＳｉＯ２を膜厚１０ｎｍ～３０ｎｍで堆積した後、プラズマＣＶＤによってＳｉ３Ｎ４を膜厚３０ｎｍ～５０ｎｍで堆積し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、ゲート電極１１Ｇ，２１Ｇの両側面にサイドウォール絶縁膜１Ｗを形成する。
　そののち、第２導電型不純物であるヒ素（Ａｓ）を２０ｋｅＶ～５０ｋｅＶにて、１～２×１０１５個／ｃｍ２の濃度でイオン注入し、ゲート電極１Ｇの両側に第２導電型不純物を導入する。これにより、ゲート電極１Ｇの両側のアクティブ領域ＡＡにドレイン領域１Ｄおよびソース領域１Ｓが形成される。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、薄膜トランジスタ１が形成される。なお、導入した不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
　続いて、薄膜トランジスタ１を埋め込むように、半導体基板２の全面に広がる絶縁膜Ｚ１を形成する。具体的には、薄膜トランジスタ１が形成された半導体基板２の上に、ＣＶＤ等を用いて例えばＳｉＯ２を堆積したのち、例えばＣＭＰ法によって平坦化を行うことで、絶縁膜Ｚ１を形成する。さらに、絶縁膜Ｚ１のうえに、例えばＳｉＮからなる絶縁膜Ｚ２と、ＳｉＯ２からなる犠牲層ＺＧとをＣＶＤ等を用いて順次積層する。このとき、犠牲層ＺＧの上面ＺＧＳが半導体基板２の表面２ＦＳと平行となるように、例えばＣＭＰ法によって犠牲層ＺＧの平坦化を行うとよい。
　次に、図５Ｂに示したように、絶縁膜Ｚ１、絶縁膜Ｚ２、および犠牲層ＺＧからなる積層膜をそれぞれ貫通する開口１０Ｋおよび開口２０Ｋを形成する。その際、開口１０Ｋの底部に、ドレイン領域１Ｄに設けられたシリサイド層６が露出するようにする。また、開口２０Ｋの底部に、ソース領域１Ｓに設けられたシリサイド層６が露出するようにする。
　次に、図５Ｃに示したように、開口１０Ｋの内部を埋めるように第１導電性ピラー１０を形成すると共に、開口２０Ｋの内部を埋めるように第２導電性ピラー２０を形成する。このとき、第１導電性ピラー１０の上端１０ＵＴの高さ位置Ｐ１０および第２導電性ピラー２０の上端２０ＵＴの高さ位置Ｐ２０は、犠牲層ＺＧの上面ＺＧＳの高さ位置と一致することとなる。すなわち、表面２ＦＳの高さ位置Ｐ０を基準として、第１導電性ピラー１０の高さＨ１０と、第２導電性ピラー２０の高さＨ２０とが実質的に一致する。
　次に、図５Ｄに示したように、犠牲層ＺＧを除去する。ここでは、例えばフッ酸によるウェット処理を行うことにより、シリコン窒化膜からなる絶縁膜Ｚ２や金属材料などからなる第１導電性ピラー１０および第２導電性ピラー２０に対し、シリコン酸化膜からなる犠牲層ＺＧを選択的に除去することができる。
　次に、図５Ｅに示したように、絶縁膜Ｚ２ならびに第１導電性ピラー１０および第２導電性ピラー２０を覆うように、強誘電体材料膜３Ａと電極材料膜４Ａとを順次成膜する。この際、例えば第２導電性ピラー２０の側面にも強誘電体材料膜３Ａおよび電極材料膜４Ａが十分に付着するように、例えばＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置により成膜することができる。
　次に、図５Ｆに示したように、強誘電体材料膜３Ａおよび電極材料膜４Ａのうち、ＸＹ面に沿って形成された部分、すなわち、絶縁膜Ｚ２を覆う部分と、第１導電性ピラー１０の上端１０ＵＴを覆う部分と、第２導電性ピラー２０の上端２０ＵＴを覆う部分とを選択的に除去する。強誘電体材料膜３Ａおよび電極材料膜４Ａの選択的な除去は、異方性ドライエッチングにより行うことができる。これにより、第１導電性ピラー１０の側面に強誘電体層１３と電極層１４とが積層形成され、第２導電性ピラー２０の側面に強誘電体層２３と電極層２４とが積層形成される。その結果、コンタクト部１５およびキャパシタ部２５が形成される。
　次に、図５Ｇに示したように、コンタクト部１５の周囲およびキャパシタ部２５の周囲を埋めるように絶縁膜Ｚ２の上に絶縁膜Ｚ３を形成する。さらに、絶縁膜Ｚ３と、上端１０ＵＴおよび上端２０ＵＴとを覆うように、絶縁膜Ｚ４を形成する。なお、絶縁膜Ｚ３および絶縁膜Ｚ４は、それらが一体となるように一括に形成してもよい。絶縁膜Ｚ３および絶縁膜Ｚ４は、例えばＣＶＤ装置によりシリコン酸化膜を成膜したのち、ＣＭＰ法によって平坦化することにより形成される。あるいは、Ｓｐｉｎ-on-Dielectric膜により絶縁膜Ｚ３および絶縁膜Ｚ４を形成してもよい。
　最後に、例えばダマシン法により第１配線４および第２配線５を形成する。具体的には、図５Ｈに示したように、フォトリソグラフィ法により絶縁膜Ｚ３の一部および絶縁膜Ｚ４の一部を選択的に除去し、開口４Ｋおよび開口５Ｋをそれぞれ形成する。次いで、開口４Ｋにバリア層４Ａを成膜すると共に開口５Ｋにバリア層５Ａを成膜する。そののち、電解めっき法などにより、バリア層４Ａに覆われた開口４Ｋを埋めるように埋め込み層４Ｂを形成すると共にバリア層５Ａに覆われた開口５Ｋを埋めるように埋め込み層５Ｂを形成する。
　以上の工程により、図２などに示した半導体記憶装置１００を形成することができる。
［１．４．作用効果］
　このような半導体記憶装置１００のキャパシタ部２５では、強誘電体層２３の分極状態に応じて「１」の情報または「０」の情報が記憶される。強誘電体層２３の分極状態は、強誘電体層２３に対し電界を印加することにより制御することができる。強誘電体層２３に対する電界は、ワード線ＷＬ（図１）であるゲート電極１Ｇの電位と、ソース線ＳＬ（図１）としての第２配線５の電位との電位差により制御され得る。強誘電体層２３では、電界の印加により分極が生じ、電界が失われても分極状態が持続する。強誘電体層２３のヒステリシスによる正負の残留分極（自発分極）を論理値「１」または「０」に対応付けることで、キャパシタ部２５を不揮発性メモリとして利用することができる。
　本実施の形態の半導体記憶装置１００は、上述したように、薄膜トランジスタ１を含む半導体基板２と、第１配線４および第２配線５と、薄膜トランジスタ１と第１配線４とを電気的に接続する第１導電性ピラー１０を含むコンタクト部１５と、薄膜トランジスタ１と第２配線５とを電気的に接続する第２導電性ピラー２０を含むキャパシタ部２５とを備える。ここで第１導電性ピラー１０における上端１０ＵＴの高さ位置Ｐ１０と、第２導電性ピラー２０における上端２０ＵＴの高さ位置Ｐ２０とが実質的に同じである。このため、第１導電性ピラー１０と第２導電性ピラー２０とを一括して同じ工程で形成することができる。ところが、例えば同一の半導体基板２に第１導電性ピラー１０を形成したのち第２導電性ピラー２０を形成する場合には、第２導電性ピラー２０を形成する際、既に形成されている第１導電性ピラー１０を保護するための追加のマスクを形成する工程を要する。これに対し、半導体記憶装置１００では、第１導電性ピラー１０と第２導電性ピラー２０とを一括して同じ工程で形成することから、そのような追加のマスクを形成する工程を省略することができる。よって、半導体記憶装置１００は、容易な製造を実現することができる。
　また、本実施の形態の半導体記憶装置１００によれば、第２導電性ピラー２０の側面を覆うように強誘電体層２３と電極層２４とを積層した構成を有する。このため、例えば上述の特許文献１に記載がある、下部電極の狭い凹部に強誘電体層および上部電極を挿入した、いわゆるカップ型のキャパシタの構成と比べて簡素な構成である。すなわち、下部電極としてのバリアメタル層２２、強誘電体層２３、および電極層２４は、いずれも略円筒状の形状を有しており、凹凸形状を有していない。したがって、バリアメタル層２２、強誘電体層２３、および電極層２４の各構成材料として適用可能な材料種の選択肢が広い。このため、例えばＷ（タングステン）などのキャパシタとして好適な材料種を下部電極として使用可能となり、キャパシタ部２５の高容量化を図ることができる。また、キャパシタ部２５は簡素な構成を有することから、キャパシタ部２５の寸法を縮小化した場合であっても、高い寸法精度を有するキャパシタ部２５を実現することができる。このため、半導体記憶装置１００は、その小型化に好適である。
　さらに、本実施の形態の半導体記憶装置１００では、電極層２４のうちの第２導電性ピラー２０と反対側の側面２４Ｓに第２配線５の側面５Ｓが接続されている。このため、例えば第２導電性ピラー２０の上端２０ＵＴを覆うように強誘電体層２３と電極層２４とを積層した場合と比較して、製造容易性が高まるうえ、電極層２４と第２配線５との接続抵抗を低減できる可能性がある。
［１．５．変形例］
（第１変形例）
　図６を参照して、本開示の第１の実施形態の第１変形例に係る半導体記憶装置１００Ａについて説明する。図６は、半導体記憶装置１００Ａの断面構成例を示す模式図である。なお、図６は、上記第１の実施の形態の半導体記憶装置１００の断面構成例を表す図２に対応する。
　図６の半導体記憶装置１００Ａでは、第１導電性ピラー１０の導電体層１１のうち絶縁膜Ｚ２よりも上層の部分を、バリアメタル層１２ではなく対向電極層１６で取り囲むようにしている。半導体記憶装置１００Ａでは、さらに、第２導電性ピラー２０の導電体層２１のうち絶縁膜Ｚ２よりも上層の部分を、バリアメタル層２２ではなく対向電極層２６で取り囲むようにしている。すなわち、図２の半導体記憶装置１００におけるバリアメタル層１２の一部を対向電極層１６に置き換えると共にバリアメタル層２２の一部を対向電極層２６に置き換えるようにしたことを除き、図６の半導体記憶装置１００Ａの構成は図２の半導体記憶装置１００の構成と実質的に同じである。すなわち、対向電極層１６は強誘電体層１３および電極層１４によって取り囲まれた上部であり、バリアメタル層１２は強誘電体層１３および電極層１４によって取り囲まれた上部以外の下部である。同様に、対向電極層２６は強誘電体層２３および電極層２４によって取り囲まれた上部であり、バリアメタル層２２は強誘電体層２３および電極層２４によって取り囲まれた上部以外の下部である。対向電極層１６および対向電極層２６の各構成材料としては、例えばＡｌ（アルミニウム）、Ｌａ（ランタニウム）、ＴｉＮ（窒化チタン）、またはＴｉＯ（酸化チタン）などが挙げられる。
　図６の半導体記憶装置１００Ａは、例えば次のように製造することができる。具体的には、例えば上記第１の実施の形態の半導体記憶装置１００の製造方法で説明した図５Ｄの工程ののち、対向電極層１６および対向電極層２６の各々の露出部分（すなわち対向電極層１６のうち絶縁膜Ｚ２よりも上の部分および対向電極層２６のうち絶縁膜Ｚ２よりも上の部分）を例えばウェットエッチング処理によりを除去する。そののち、導電体層１１の側面を取り囲むように対向電極層１６と強誘電体層１３と電極層１４とを順に積層すると同時に、導電体層２１の側面を取り囲むように対向電極層２６と強誘電体層２３と電極層２４とを順に積層する。それ以降の工程は第１の実施の形態の半導体記憶装置１００の製造方法と同様にして行うことで図６の半導体記憶装置１００Ａを製造することができる。
　図６の半導体記憶装置１００Ａでは、キャパシタ部２５としてより好ましい材料を用いて下部電極としての対向電極層２６を構成することができる。このため、図２の半導体記憶装置１００と比較して、例えばキャパシタ部２５における残留分極の増大、書き換え耐性の向上、あるいはデータ保持特性の向上といったキャパシタ部２５の性能向上が期待できる。
（第２変形例）
　図７を参照して、本開示の第１の実施形態の第２変形例に係る半導体記憶装置１００Ｂについて説明する。図７は、半導体記憶装置１００Ｂの断面構成例を示す模式図である。なお、図７は、上記第１の実施の形態の半導体記憶装置１００の断面構成例を表す図２に対応する。
　図７の半導体記憶装置１００Ｂでは、第１導電性ピラー１０の導電体層１１のうち絶縁膜Ｚ２よりも上層の部分が除去されている。半導体記憶装置１００Ｂでは、さらに、第２導電性ピラー２０の導電体層２１のうち絶縁膜Ｚ２よりも上層の部分が除去されている。これらの事項を除き、図７の半導体記憶装置１００Ｂの構成は図２の半導体記憶装置１００の構成と実質的に同じである。
　図７の半導体記憶装置１００Ｂは、例えば次のように製造することができる。具体的には、例えば上記第１の実施の形態の半導体記憶装置１００の製造方法で説明した図５Ｄの工程ののち、対向電極層１６および対向電極層２６の各々の露出部分（すなわち対向電極層１６のうち絶縁膜Ｚ２よりも上の部分および対向電極層２６のうち絶縁膜Ｚ２よりも上の部分）を例えばウェットエッチング処理によりを除去する。そののち、導電体層１１の側面を取り囲むように強誘電体層１３と電極層１４とを順に積層すると同時に、導電体層２１の側面を取り囲むように強誘電体層２３と電極層２４とを順に積層する。それ以降の工程は第１の実施の形態の半導体記憶装置１００の製造方法と同様にして行うことで図７の半導体記憶装置１００Ｂを製造することができる。
　図７の半導体記憶装置１００Ｂでは、コンタクト部１５およびキャパシタ部２５の構成を簡素化でき、面内方向の寸法の縮小化を図ることができる。また、図７の半導体記憶装置１００Ｂでは、キャパシタ部２５の下部電極としてバリアメタル層２２ではなく導電体層２１を用いることができる。このため、例えばＡＬＤ法による成膜に不向きであるが高い導電率を有するタングステンを下部電極として利用できるので、図２の半導体記憶装置１００と比較して、キャパシタ部２５の性能向上が期待できる。
（第３変形例）
　図８を参照して、本開示の第１の実施形態の第３変形例に係る半導体記憶装置１００Ｃについて説明する。図８は、半導体記憶装置１００Ｃの断面構成例を示す模式図である。なお、図８は、上記第１の実施の形態の半導体記憶装置１００の断面構成例を表す図２に対応する。
　図８の半導体記憶装置１００Ｃでは、第２導電性ピラー２０とＺ軸方向に重なり合う位置に第２配線５が設けられている。強誘電体層２３および電極層２４は、第２導電性ピラー２０の上端２０ＵＴをも覆うように設けられている。このため、キャパシタ部２５は、電極層２４の側面２４Ｓにおいて第２配線５と接続されているのではなく、電極層２４の上面２４ＵＳにおいて第２配線５と接続されている。すなわち、半導体記憶装置１００Ｃでは、電極層２４の上面２４ＵＳが第２配線５のバリア層５Ａの下面と接している。図８の半導体記憶装置１００Ｃでは、さらに、コンタクト部１５が強誘電体層１３および電極層１４を有していない。すなわち、コンタクト部１５は、第１導電性ピラー１０のみからなる。これらの点を除き、図８の半導体記憶装置１００Ｃの構成は図２の半導体記憶装置１００の構成と実質的に同じである。
　図８の半導体記憶装置１００Ｃは、例えば次のように製造することができる。具体的には、例えば上記第１の実施の形態の半導体記憶装置１００の製造方法で説明した図５Ｅの工程ののち、強誘電体材料膜３Ａおよび電極材料膜４Ａのうちの第２導電性ピラー２０を覆う部分のみを残すように、異方性ドライエッチングによって強誘電体材料膜３Ａおよび電極材料膜４Ａのうち第１導電性ピラー１０および絶縁膜Ｚ２を覆う部分を選択的に除去する。それ以降の工程は第１の実施の形態の半導体記憶装置１００の製造方法と同様にして行う。但し、開口５Ｋを第２導電性ピラー２０の直上に形成し、開口５Ｋの底部に電極層２４の上面２４ＵＳが露出するようにする。これにより、図８の半導体記憶装置１００Ｃを製造することができる。
　図８の半導体記憶装置１００Ｃでは、キャパシタ部２５の電極層２４の上面２４ＵＳが第２配線５と接続されるように、第２導電性ピラー２０と第２配線５とがＺ軸方向に重なり合う位置に配置されている。このため、図２の半導体記憶装置１００と比較して、半導体記憶装置１００Ｃの面内方向の面積を縮小するこができる。さらに、図８の半導体記憶装置１００Ｃではコンタクト部１５が強誘電体層１３および電極層１４を有していないので、図２の半導体記憶装置１００と比較してコンタクト部１５の寄生容量を低減することができる。よって、安定した電圧を薄膜トランジスタ１に印加することができる。
（第４変形例）
　図９を参照して、本開示の第１の実施形態の第４変形例に係る半導体記憶装置１００Ｄについて説明する。図９は、半導体記憶装置１００Ｄの断面構成例を示す模式図である。なお、図９は、上記第１の実施の形態の半導体記憶装置１００の断面構成例を表す図２に対応する。
　図９の半導体記憶装置１００Ｄでは、第２導電性ピラー２０とＺ軸方向に重なり合う位置に第２配線５が設けられている。強誘電体層２３は、第２導電性ピラー２０の上端２０ＵＴをも覆うように設けられている。さらに、電極層２４は、第２配線５のバリア層５Ａと一体化されている。すなわち、電極層２４の構成材料とバリア層５Ａの構成材料とが同一であり、電極層２４がバリア層５Ａを兼ねている。なお、コンタクト部１５は、電極層１４を有していない。すなわち、コンタクト部１５は、第１導電性ピラー１０と、第１導電性ピラー１０の一部を取り囲む強誘電体層１３とによって構成されている。これらの点を除き、図９の半導体記憶装置１００Ｄの構成は図２の半導体記憶装置１００Ｃの構成と実質的に同じである。
　図９の半導体記憶装置１００Ｄでは、キャパシタ部２５の電極層２４の上面２４ＵＳが第２配線５と接続されるように、第２導電性ピラー２０と第２配線５とがＺ軸方向に重なり合う位置に配置されている。このため、図２の半導体記憶装置１００と比較して、半導体記憶装置１００Ｄの面内方向の面積を縮小するこができる。さらに、図９の半導体記憶装置１００Ｄでは、コンタクト部１５の電極層１４が存在せず、キャパシタ部２５の電極層２４と第２配線５のバリア層５Ａとを一体化するようにしている。このため、半導体記憶装置１００Ｄの製造過程において電極層１４および電極層２４を形成する工程を省略することができる。したがって、半導体記憶装置１００Ｄの製造過程を簡略化することができる。
（第５変形例）
　図１０を参照して、本開示の第１の実施形態の第５変形例に係る半導体記憶装置１００Ｅについて説明する。図１０は、半導体記憶装置１００Ｅの断面構成例を示す模式図である。なお、図１０は、上記第１の実施の形態の半導体記憶装置１００の断面構成例を表す図２に対応する。
　図２に示した半導体記憶装置１００では、平坦化された絶縁膜Ｚ１，Ｚ２の上に強誘電体層１３，２３をそれぞれ設けるようにした。これに対し、図１０の半導体記憶装置１００Ｅでは、絶縁膜Ｚ１，Ｚ２は平坦化されておらず、絶縁膜Ｚ１，Ｚ２が薄膜トランジスタ１の上面の形状に沿ったコンフォーマルな形状を有している。したがって図１０の半導体記憶装置１００Ｅでは、第１導電性ピラー１０の高さＨ１０および第２導電性ピラー２０の高さＨ２０を図２の半導体記憶装置１００と比較して低くすることができる。よって、半導体記憶装置１００Ｅは、薄膜トランジスタ１と第１配線４との間の電気抵抗および薄膜トランジスタ１と第２配線５との間の電気抵抗をそれぞれ低減することができるので、メモリ装置として安定した動作が可能となる。
（第６変形例）
　図１１を参照して、本開示の第１の実施形態の第６変形例に係る半導体記憶装置１００Ｆについて説明する。図１１は、半導体記憶装置１００Ｆの断面構成例を示す模式図である。なお、図１１は、上記第１の実施の形態の半導体記憶装置１００の断面構成例を表す図２に対応する。
　図１１の半導体記憶装置１００Ｆでは、第１導電性ピラー１０とコンタクト部１５との間にＺ軸方向に積層された複数の配線層Ｗ１～Ｗ３を介在させると共に、第２導電性ピラー２０とキャパシタ部２５との間にもＺ軸方向に積層された複数の配線層Ｗ１～Ｗ３を介在させるようにしている。配線層Ｗ１の周囲は絶縁膜Ｚ１によって埋められており、配線層Ｗ２の周囲は絶縁膜Ｚ２によって埋められており、配線層Ｗ３の周囲は絶縁膜Ｚ３によって埋められている。また、コンタクト部１５は、第１導電性ピラー１０の代わりに略円柱状の導電体層１７と、導電体層１７の周囲を取り囲むバリアメタル層１８とを有している。強誘電体層１３および電極層１４は、バリアメタル層１８の周囲に設けられている。導電体層１７の下端は配線層Ｗ３に接続され、導電体層１７の上端１７ＵＴは第１配線４に接続されている。さらに、キャパシタ部２５は、第２導電性ピラー２１０の代わりに略円柱状の導電体層２７と、導電体層２７の周囲を取り囲むバリアメタル層２８とを有している。強誘電体層２３および電極層２４は、バリアメタル層２８の周囲に設けられている。導電体層２７の下端は配線層Ｗ３に接続され、電極層２４の側面２４Ｓは第２配線５の側面５Ｓに接続されている。このような構成の半導体記憶装置１００Ｆにおいても、導電体層１７の上端１７ＵＴの高さ位置Ｐ１７と、導電体層２７の上端２７ＵＴの高さ位置Ｐ２７とが実質的に一致しているとよい。図１１の半導体記憶装置１００Ｆによれば、導電体層２７およびバリアメタル層２８の高さの設定の自由度が高まるので、キャパシタ部２５が例えばより大きな容量を獲得することができる。
　＜２．第２の実施形態＞
［２．１．構成例］
　続いて、図１２Ａおよび図１２Ｂを参照して、本開示の第２の実施の形態に係るトランジスタ装置２００について説明する。図１２Ａおよび図１２Ｂは、いずれもトランジスタ装置２００の断面構成例を示す模式図である。但し、図１２Ａは、図１２Ｂに示したＸＩＩＡ－ＸＩＩＡ線に沿った矢視方向の断面を表している。図１２Ｂは、図１２Ａに示したＸＩＩＢ－ＸＩＩＢ線に沿った矢視方向の断面を表している。すなわち、図１２Ａに示したトランジスタ装置２００の断面と、図１２Ｂに示したトランジスタ装置２００の断面とは互いに直交している。
　図１２に示したトランジスタ装置２００は、先端テクノロジーノードのトランジスタ２０１を備えている。半導体基板２に設けられたトランジスタ２０１は、いわゆるゲートオールアラウンドと呼ばれる構造を有している。具体的には、トランジスタ２０１は、複数のシート状のチャネル層２０２と、ゲート電極２０３と、ソース領域２０４と、ドレイン領域２０５とを有する。ゲート電極２０３は、複数のチャネル層２０２の各々を覆うように形成されている。複数のチャネル層２０２は、それぞれ半導体基板２の表面２ＦＳに沿って延在しており、表面２ＦＳに沿ってゲート電極２０３を貫いている。ソース領域２０４およびドレイン領域２０５は、ゲート電極２０３およびチャネル層２０２を挟んで互いに対向すると共に半導体基板２にそれぞれ立設している。ソース領域２０４およびドレイン領域２０５は、例えばエピタキシャル成長で形成されたＳｉ（シリコン）からなる領域である。ゲート電極２０３の側面２０３Ｓ、ソース領域２０４の側面２０４Ｓおよびドレイン領域２０５の側面２０５Ｓには、それぞれ、コンタクトプラグ２０６～２０８の各々の側面が接続される。
［２．２．作用効果］
　本実施の形態のトランジスタ装置２００では、図１２Ａに示したように、ソース領域２０４の側面２０４Ｓとコンタクトプラグ２０７の側面２０７Ｓとが接触すると共にドレイン領域２０５の側面２０５Ｓとコンタクトプラグ２０８の側面２０８Ｓとが接触している。さらにトランジスタ装置２００では、図１２Ｂに示したようにゲート電極２０３の側面２０３Ｓとコンタクトプラグ２０６の側面２０６Ｓとが接触している。このため、例えば図１３に示した参考例としてのトランジスタ装置１２００と比較して、ゲート電極２０３、ソース領域２０４およびドレイン領域２０５の各々と、コンタクトプラグ２０６～２０８の各々との接触面積を拡大することができる。トランジスタ装置１２００は、ゲート電極２０３の上面がコンタクトプラグ１２０６の下面と接触し、ソース領域２０４の上面とコンタクトプラグ２０７の下面とが接触し、ドレイン領域２０５の上面とコンタクトプラグ２０８の下面とが接触するようにしたものである。先端テクノロジーノードのトランジスタは面内方向の占有面積が極めて微小であることから、このような参考例としてのトランジスタ装置１２００では、オーミック特性が低下しやすい傾向にある。これに対し、本実施の形態のトランジスタ装置２００では、上述したようにゲート電極２０３、ソース領域２０４およびドレイン領域２０５の各々の側面とコンタクトプラグ２０６～２０８の各々の側面とを接触させるようにすることで十分な接触面積を確保している。よって、本実施の形態のトランジスタ装置２００によれば、微細化した場合であっても、より良好なオーミック特性が得られる。
＜３．その他の変形例＞
　以上、いくつかの実施形態および変形例を挙げて、本開示にかかる技術を説明した。ただし、本開示にかかる技術は、上記実施の形態等に限定されるわけではなく、種々の変形が可能である。
　例えば上記第１の実施の形態の半導体記憶装置１００（図２など参照）では、導電体層１１，２１およびバリアメタル層１２，２２が、それぞれ一体物で構成されるようにした。しかしながら、本開示では、例えば図１４に示した半導体記憶装置３００のように、Ｚ軸方向に分割された２以上の部分によって導電体層１１，２１およびバリアメタル層１２，２２をそれぞれ構成してもよい。すなわち、半導体記憶装置３００では、導電体層１１が第１階層部分１１Ａと第２階層部分１１Ｂとの２層構造となっており、導電体層２１が第１階層部分２１Ａと第２階層部分２１Ｂとの２層構造となっている。同様に、バリアメタル層１２が第１階層部分１２Ａと第２階層部分１２Ｂとの２層構造となっており、バリアメタル層２２が第１階層部分２２Ａと第２階層部分２２Ｂとの２層構造となっている。半導体記憶装置３００においても、第１導電性ピラー１０における上端１０ＵＴの高さ位置Ｐ１０と、第２導電性ピラー２０における上端２０ＵＴの高さ位置Ｐ２０とが実質的に同じである。このため、第１導電性ピラー１０の第２階層部分１１Ｂと第２導電性ピラー
２０の第２階層部分２１Ｂとを一括して同じ工程で形成することができると共に、第１導電性ピラー１０の第２階層部分１２Ｂと第２導電性ピラー２０の第２階層部分２２Ｂとを一括して同じ工程で形成することができる。ところが、例えば同一の半導体基板２に第１導電性ピラー１０を形成したのち第２導電性ピラー２０を形成する場合には、第２導電性ピラー２０を形成する際、既に形成されている第１導電性ピラー１０を保護するための追加のマスクを形成する工程を要する。これに対し、半導体記憶装置３００では、第１導電性ピラー１０の第２階層部分１１Ｂと第２導電性ピラー２０の第２階層部分２１Ｂとを一括して同じ工程で形成することができると共に、第１導電性ピラー１０の第２階層部分１２Ｂと第２導電性ピラー２０の第２階層部分２２Ｂとを一括して同じ工程で形成することができることから、そのような追加のマスクを形成する工程を省略することができる。よって、半導体記憶装置３００は、容易な製造を実現することができる。
　また、半導体記憶装置３００では、第１階層部分１１Ａ，２１Ａの構成材料と第２階層部分１１Ｂ，２１Ｂの構成材料とを異ならせることができる。同様に、第１階層部分１２Ａ，２２Ａの構成材料と第２階層部分１２Ｂ，２２Ｂの構成材料とを異ならせることができる。
　さらに、例えば図１５に示した半導体記憶装置３００Ａのように、第１階層部分２１Ａの断面積と第２階層部分２１Ｂの断面積とを異ならせることもできる。半導体記憶装置３００Ａでは、半導体記憶装置３００と比較して、強誘電体層２３を挟んで対向する一対の電極としての第２階層部分２２Ｂおよび電極層２４における各々の対向部分の面積を拡大することができる。よって、キャパシタ部２５の高容量化を図ることができる。
　さらに、各実施形態で説明した構成および動作の全てが本開示の構成および動作として必須であるとは限らない。たとえば、各実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素は、任意の構成要素として理解されるべきである。
　本明細書および添付の特許請求の範囲全体で使用される用語は、「限定的でない」用語と解釈されるべきである。例えば、「含む」または「含まれる」という用語は、「含まれるとして記載された様態に限定されない」と解釈されるべきである。「有する」という用語は、「有するとして記載された様態に限定されない」と解釈されるべきである。
　本明細書で使用した用語には、単に説明の便宜のために用いており、構成及び動作を限定する目的で使用したわけではない用語が含まれる。たとえば、「右」、「左」、「上」、「下」などの用語は、参照している図面上での方向を示しているにすぎない。また、「内側」、「外側」という用語は、それぞれ、注目要素の中心に向かう方向、注目要素の中心から離れる方向を示しているにすぎない。これらに類似する用語や同様の趣旨の用語についても同様である。
　なお、本開示にかかる技術は、以下のような構成を取ることも可能である。以下の構成を備える本開示の半導体記憶装置は、小型でありながら製造性に優れる。
　なお、本開示にかかる技術が奏する効果は、ここに記載された効果に必ずしも限定されるわけではなく、本開示中に記載されたいずれの効果であってもよい。
（１）
　薄膜トランジスタを含む半導体基板と、
　前記半導体基板に積層された第１配線および第２配線と、
　前記半導体基板と前記第１配線および前記第２配線との積層方向に延在すると共に前記薄膜トランジスタと前記第１配線とを電気的に接続する第１導電性ピラーを含むコンタクト部と、
　前記積層方向に延在すると共に前記薄膜トランジスタと前記第２配線とを電気的に接続する第２導電性ピラーを含むキャパシタ部と
　を備え、
　前記第１導電性ピラーにおける前記半導体基板と反対側の上端の高さ位置と、前記第２導電性ピラーにおける前記半導体基板と反対側の上端の高さ位置とが実質的に一致している
　半導体記憶装置。
（２）
　前記キャパシタ部は、前記第２導電性ピラーと、前記第２導電性ピラーのうちの一部の側面を取り囲む電極層と、前記第２導電性ピラーと前記電極層との間に挟まれた強誘電体層とを含む
　上記（１）記載の半導体記憶装置。
（３）
　前記第２導電性ピラーは、柱状の導電体層と、前記導電体層の周囲を取り囲むバリアメタル層とを含む
　上記（２）記載の半導体記憶装置。
（４）
　前記導電体層はＷ（タングステン）を含む導電体からなる
　上記（３）記載の半導体記憶装置。
（５）
　前記バリアメタル層は、Ｔｉ、ＴｉＮ、およびＲｕのうちの少なくとも１種を含む金属材料からなる
　上記（３）または（４）記載の半導体記憶装置。
（６）
　前記第２配線は、前記電極層のうちの前記第２導電性ピラーと反対側の側面に接続されている
　上記（２）～（５）のいずれか１つに記載の半導体記憶装置。
（７）
　前記強誘電体層は、ＨｆＯ２を含む
　上記（２）～（６）のいずれか１つに記載の半導体記憶装置。
（８）
　前記電極層と前記第２配線の少なくとも一部とが一体化されている
　上記（２）記載の半導体記憶装置。
（９）
　前記第２導電性ピラーのうち、前記電極層によって取り囲まれた部分は、柱状の導電体層のみからなる
　上記（２）記載の半導体記憶装置。
（１０）
　前記第２導電性ピラーは、柱状の導電体層と、前記導電体層のうち前記積層方向の下部の周囲を取り囲むバリアメタル層と、前記導電体層のうち前記積層方向の上部の周囲を取り囲むと共に前記電極層と対向する対向電極層とを含み、
　前記バリアメタル層の構成材料と、前記対向電極層の構成材料とが異なる
　上記（２）記載の半導体記憶装置。
（１１）
　基板の表面に立設するゲート電極と、前記表面に沿って前記ゲート電極を貫くシート状のチャネル層と、前記ゲート電極および前記チャネル層を挟んで互いに対向すると共に前記基板にそれぞれ立設するソース領域およびドレイン領域と、を含むトランジスタと、
　前記ソース領域の側面と電気的に接続される第１配線および前記ドレイン領域の側面と電気的に接続される第２配線のうちの少なくとも一方と
　を有するトランジスタ装置。
　本出願は、日本国特許庁において２０２２年１２月１９日に出願された日本特許出願番号２０２２－２０１８００号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。 

Claims (11)

  1. 　薄膜トランジスタを含む半導体基板と、
    　前記半導体基板に積層された第１配線および第２配線と、
    　前記半導体基板と前記第１配線および前記第２配線との積層方向に延在すると共に前記薄膜トランジスタと前記第１配線とを電気的に接続する第１導電性ピラーを含むコンタクト部と、
    　前記積層方向に延在すると共に前記薄膜トランジスタと前記第２配線とを電気的に接続する第２導電性ピラーを含むキャパシタ部と
    　を備え、
    　前記第１導電性ピラーにおける前記半導体基板と反対側の上端の高さ位置と、前記第２導電性ピラーにおける前記半導体基板と反対側の上端の高さ位置とが実質的に一致している
    　半導体記憶装置。
  2. 　前記キャパシタ部は、前記第２導電性ピラーと、前記第２導電性ピラーのうちの一部の側面を取り囲む電極層と、前記第２導電性ピラーと前記電極層との間に挟まれた強誘電体層とを含む
    　請求項１記載の半導体記憶装置。
  3. 　前記第２導電性ピラーは、柱状の導電体層と、前記導電体層の周囲を取り囲むバリアメタル層とを含む
    　請求項２記載の半導体記憶装置。
  4. 　前記導電体層はＷ（タングステン）を含む導電体からなる
    　請求項３記載の半導体記憶装置。
  5. 　前記バリアメタル層は、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、およびＲｕ（ルテニウム）のうちの少なくとも１種を含む金属材料からなる
    　請求項３記載の半導体記憶装置。
  6. 　前記第２配線は、前記電極層のうちの前記第２導電性ピラーと反対側の側面に接続されている
    　請求項２記載の半導体記憶装置。
  7. 　前記強誘電体層は、ＨｆＯ２を含む
    　請求項２記載の半導体記憶装置。
  8. 　前記電極層と前記第２配線の少なくとも一部とが一体化されている
    　請求項２記載の半導体記憶装置。
  9. 　前記第２導電性ピラーのうち、前記電極層によって取り囲まれた部分は、柱状の導電体層のみからなる
    　請求項２記載の半導体記憶装置。
  10. 　前記第２導電性ピラーは、柱状の導電体層と、前記導電体層のうち前記積層方向の下部の周囲を取り囲むバリアメタル層と、前記導電体層のうち前記積層方向の上部の周囲を取り囲むと共に前記電極層と対向する対向電極層とを含み、
    　前記バリアメタル層の構成材料と、前記対向電極層の構成材料とが異なる
    　請求項２記載の半導体記憶装置。
  11. 　基板の表面に立設するゲート電極と、前記表面に沿って前記ゲート電極を貫くシート状のチャネル層と、前記ゲート電極および前記チャネル層を挟んで互いに対向すると共に前記基板にそれぞれ立設するソース領域およびドレイン領域と、を含むトランジスタと、
    　前記ソース領域の側面と電気的に接続される第１配線および前記ドレイン領域の側面と電気的に接続される第２配線のうちの少なくとも一方と
    　を有するトランジスタ装置。
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