WO2024132872A1 - Procede de realisation d'un dispositif electronique - Google Patents

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WO2024132872A1
WO2024132872A1 PCT/EP2023/085921 EP2023085921W WO2024132872A1 WO 2024132872 A1 WO2024132872 A1 WO 2024132872A1 EP 2023085921 W EP2023085921 W EP 2023085921W WO 2024132872 A1 WO2024132872 A1 WO 2024132872A1
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WO
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wafer
stack
interconnection
plate
face
Prior art date
Application number
PCT/EP2023/085921
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English (en)
Inventor
Emilie Bourjot
Franck Fournel
Sophie Giroud
Original Assignee
Commissariat A L'energie Atomique Et Aux Energies Alternatives
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices

Definitions

  • This description generally concerns electronic devices.
  • the present description relates more particularly to the methods for producing electronic devices, for example optoelectronic devices comprising light-emitting diodes.
  • one embodiment provides a method of producing an electronic device comprising the following successive steps: a) forming a structure comprising a first wafer, an active stack disposed on the first wafer, and a first stack of ' interconnection covering one face of the active stack opposite the first wafer; and b) transfer the structure onto a second wafer by molecular bonding on the side of a face of the first interconnection stack opposite to the first wafer, the second wafer having a diameter strictly greater than that of the first wafer.
  • the method further comprises, after step b), a step c) of cutting the active stack and the first interconnection stack into vignettes.
  • the method further comprises, between steps b) and c), a step of eliminating the first wafer.
  • the method further comprises, after the step of eliminating the first wafer and prior to step c), steps of depositing a dielectric layer covering the first stack of interconnection and active stacking and planarization of said layer.
  • the method further comprises, after the step of planarizing the dielectric layer and prior to step c), a step of transferring the structure comprising the second wafer, the first stack interconnection, the active stack and the dielectric layer on a third wafer by molecular bonding on the side of one face of the dielectric layer opposite the second wafer.
  • the third plate has a diameter strictly greater than that of the first plate.
  • the method further comprises, after the step of gluing on the third wafer and prior to step c), a step of eliminating the second wafer.
  • the method further comprises, after the step of eliminating the second wafer and before step c), a step of forming a second interconnection stack on the side of one face of the first interconnection stack opposite the third plate.
  • the method further comprises, after step c), a step of transferring the stickers onto a fourth wafer by molecular bonding on the side of a face of the second interconnection stack opposite to the third plate.
  • the method further comprises, after step c), a step d) of transferring the stickers onto a fifth wafer by molecular bonding on the side of one side of the opposite active stack to the second plate.
  • the method further comprises, after step d), a step of eliminating the second wafer.
  • the method further comprises, after step d), a step e) of forming a third interconnection stack, covering a face of the first interconnection stack opposite the fifth plate.
  • the method further comprises, after step e), a step f) of transferring the structure comprising the fifth wafer, the first interconnection stack, the active stack and the third interconnection stack on a sixth wafer by molecular bonding on the side of one face of the third interconnection stack opposite the second plate.
  • the first plate has a diameter equal to approximately 150 mm.
  • the second plate has a diameter equal to approximately 200 or 300 mm.
  • the active stack is an active stack of light-emitting diodes.
  • the first wafer is made of sapphire or of an inorganic semiconductor material other than silicon, preferably of a III-V semiconductor material.
  • Figure IA, Figure IB, Figure IC, Figure 1D, Figure 1E, Figure 1F and Figure IG are sectional views illustrating, schematically and partially, structures obtained at the end of successive stages of an example of a method for producing an optoelectronic device according to one embodiment
  • Figure 2A, Figure 2B, Figure 2C, Figure 2D, Figure 2E and Figure 2F are sectional views illustrating, schematically and partially, structures obtained at the end of successive steps of an example of a method of producing an optoelectronic device according to another embodiment
  • Figure 3A and Figure 3B are sectional views illustrating, schematically and partially, structures obtained at the end of successive stages of a variant of the process for producing an optoelectronic device of Figures 2A to 2F.
  • the expressions “approximately”, “approximately”, “substantially”, and “of the order of” mean to within 10%, preferably to within 5%.
  • Figure IA, Figure IB, Figure IC, Figure 1D, Figure 1E, Figure 1F and Figure IG are sectional views illustrating, schematically and partially, structures obtained at the end of successive stages of an example of a method for producing an optoelectronic device according to one embodiment.
  • Figure IA more particularly illustrates a structure obtained at the end of a training step, on one face of a wafer 101 (the upper face of the wafer 101, in the orientation of Figure IA), of an active stack 103, for example an active diode stack, for example an active light-emitting diode stack and, on the side of one face of the active light-emitting diode stack 103 opposite to the plate 101 (the upper face of the active stack of light-emitting diode 103, in the orientation of Figure IA), of an interconnection stack 105.
  • an active stack 103 for example an active diode stack, for example an active light-emitting diode stack and, on the side of one face of the active light-emitting diode stack 103 opposite to the plate 101 (the upper face of the active stack of light-emitting diode 103, in the orientation of Figure IA), of an interconnection stack 105.
  • active stack we mean a stack of layers comprising at least one semiconductor layer, for example an emissive layer, in the case of a light-emitting diode, or a photoelectric conversion layer, in the case of a photodiode, the active stack may further comprise one or more charge injection layers (electrons or holes) and/or one or more charge transport layers.
  • the active stack corresponds for example to the semiconductor layers defining the PN junction of the diode, or to a layer in which a channel region of the transistor is formed.
  • the plate 101 acts as a mechanical support, or handle, and is in particular devoid of electrical functionalities.
  • the wafer 101 is for example a substrate having a general disc shape. In this case, the plate 101 has for example a diameter less than or equal to approximately 150 mm, for example equal to approximately 150 mm.
  • the wafer 101 is for example made of monocrystalline silicon, sapphire or an inorganic semiconductor material other than silicon, for example a III-V compound comprising at least a first element from group III, a second element from group V and, optionally, a third element, for example a group III element other than the first element.
  • wafer 101 is made of gallium nitride (GaN).
  • the active stack of light-emitting diode 103 covers the upper face of the plate 101.
  • the active stack of light-emitting diode 103 includes for example an active layer, or emissive layer.
  • the active layer of the light-emitting diode stack 103 is for example interposed between, on the one hand, a first stack comprising for example hole injection, hole transport and/or electron blocking layers and, on the other hand, a second stack comprising for example electron injection, electron transport and/or hole blocking layers.
  • the active light-emitting diode stack 103 is formed by epitaxy from the upper face of the wafer 101.
  • the interconnection stack 105 covers the face of the active stack of light-emitting diode 103 opposite the plate 101.
  • the interconnection stack 105 comprises, for example, alternating dielectric and conductive layers. Inside the conductive layers are for example formed electrical connection tracks and/or terminals symbolized, in Figure IA, by disjoint rectangles.
  • alignment marks 107 are formed in the interconnection stack 105.
  • the alignment marks 107 extend for example in the thickness of the interconnection stack 105 from the upper face of the interconnection stack 105.
  • the alignment marks 107 have been symbolized by triangles, it being understood that the alignment marks 107 can, in practice, have any shape.
  • the upper face of the stack 105 is prepared by Chemical and Mechanical Polishing (CMP), for example so that the face has a nanotopography and a roughness compatible with direct bonding.
  • Figure IB more particularly illustrates a structure obtained at the end of a training step, on one face of another wafer 111 (the upper face of the wafer 111, in the orientation of Figure IB) , of a dielectric layer 113.
  • the plate 111 acts as a mechanical support, or handle, and is in particular devoid of electrical functionalities.
  • the plate 111 differs from the plate 101 previously described in relation to Figure IA in that the plate 111 has a diameter strictly greater than that of the plate 101.
  • the plate 111 has for example a diameter equal to approximately 200 or 300 mm.
  • the plate 111 can also be made of a material different from that of wafer 101.
  • wafer 111 is made of monocrystalline silicon.
  • the dielectric layer 113 covers the upper face of the wafer 111.
  • the dielectric layer 113 is for example made of an oxide, for example silicon dioxide (SiCy).
  • SiCy silicon dioxide
  • the dielectric layer 113 is first deposited on the wafer 111 then planarized, for example by mechanical-chemical polishing, so that its face opposite the wafer 111 (the upper face of the layer 113, in the orientation of Figure IB) presents a topography adapted to the subsequent production of molecular bonding.
  • alignment marks 114 are formed in the dielectric layer 113.
  • the alignment marks 114 extend for example in the thickness of the dielectric layer 113 from the upper face of the layer 113.
  • the alignment marks 114 have been symbolized by triangles, it being understood that the alignment marks 114 can, in practice, have any shape.
  • Figure IC more particularly illustrates a structure obtained at the end of subsequent steps of transferring the structure previously described in relation to Figure IA onto the structure previously described in relation to Figure IB, of eliminating the wafer 101, and deposition of a dielectric layer 115.
  • the structure previously described in relation to Figure IA is turned around with respect to the orientation of Figure IA then brought into contact, by the face of the interconnection stack 105 opposite the plate 101 (the lower face of the interconnection stack 105, in the orientation of Figure IC), with the dielectric layer 113.
  • the structure comprising the wafer 101, the active light-emitting diode stack 103 and the interconnection stack 105 is fixed to the wafer 111.
  • the attachment to the wafer 111 is obtained by molecular bonding between the two surfaces brought into contact.
  • the surfaces of layers 115 and 133 are for example prepared so as to be made compatible with bonding.
  • the structure previously described in relation to Figure IA is for example aligned with respect to the structure previously described in relation to Figure IB with an alignment precision of the order of 100 pm. More precisely, during this step, the alignment marks 107 are aligned with respect to the alignment marks 114.
  • the wafer 101 is removed by grinding, by wet etching or, for example in the case where the wafer 101 is in sapphire, using a laser lift-off technique (“Laser Lift-Off” – LLO, in English).
  • Laser Lift-Off a laser lift-off technique
  • the dielectric layer 115 is for example deposited on the structure on the side of the face of the dielectric layer 113 opposite the plate 111 (the upper face of the dielectric layer 113, in the orientation of figure IC).
  • the dielectric layer 115 is for example then planarized, for example by mechanical-chemical polishing, so that its upper face has a topography suitable for the subsequent production of molecular bonding.
  • the dielectric layer 115 coats parts of the dielectric layer 113 not coated with the interconnection stack 105, the sides of the interconnection stack 105, and the sides and the upper face of the active stack of light-emitting diode 103.
  • the dielectric layer 115 is made of the same material as the dielectric layer 113, for example silicon dioxide.
  • Figure 1D illustrates more particularly a structure obtained at the end of a subsequent step of transferring the structure previously described in relation to Figure IC onto a structure comprising a plate 131 coated on one of its faces (the upper face of the plate 131, in the orientation of Figure 1D), a dielectric layer 133.
  • the plate 131 and the dielectric layer 133 are for example identical or similar, respectively, to the plate 111 and to the dielectric layer 113 previously described in relation to Figure IB.
  • the structure previously described in relation to Figure IC is flipped relative to the orientation of Figure IC then brought into contact, by the face of the dielectric layer 115 opposite the plate 111 (the lower face of the dielectric layer 115, in the orientation of Figure 1D), with the dielectric layer 133.
  • the structure previously described in relation to Figure IC is fixed to the plate 131.
  • fixation on the plate 131 is obtained by molecular bonding between the two surfaces brought into contact.
  • the structure previously described in relation to Figure IC is for example aligned with respect to the wafer 131 with an alignment precision of between 2 and 50 pm.
  • Figure 1E illustrates more particularly a structure obtained following subsequent steps of eliminating the wafer 111 and the dielectric layer 113, and forming an interconnection stack 135.
  • the wafer 111 is removed by grinding, by wet chemical etching or by a laser removal technique.
  • the dielectric layer 113 is for example first partially eliminated by grinding, then the remaining part of the dielectric layer 113 is eliminated by mechanical-chemical polishing so as to avoid any risk of damage to the interconnection stack 105.
  • the face of the dielectric layer 115 opposite the plate 131 (the upper face of the dielectric layer 115, in the orientation of Figure 1E), is flush with the face of the stack of interconnection 105 opposite the plate 131 (the upper face of the interconnection stack 105, in the orientation of Figure 1E).
  • the interconnection stack 135 covers the faces of the interconnection stack 105 and of the dielectric layer 115 opposite the plate 131 (the upper faces of the stack d interconnection 105 and the dielectric layer 115 in the orientation of Figure 1E).
  • the interconnection stack 135 comprises, for example, dielectric layers, for example made of silicon dioxide, and conductive layers, for example made of copper, alternating inside which are formed electrical connection tracks and/or terminals symbolized in FIG. 1E, by disjoint rectangles.
  • the interconnection stack 135 is produced by implementing steps of a “Damascene” type process.
  • the interconnection stack 135 is, in the example shown, aligned with respect to the alignment marks 107 previously formed in the interconnection stack 105. This makes it possible in particular to ensure that the tracks and/or terminals electrical connection of the interconnection stack 135 are connected to the tracks and/or connection terminals of the underlying interconnection stack 105.
  • alignment marks 137 are formed in the interconnection stack 135.
  • the alignment marks 137 extend for example in the thickness of the interconnection stack 135 from one face of the interconnection stack 135 opposite the plate 131 (the upper face of the stack 135, in the orientation of Figure 1E).
  • the alignment marks 137 have been symbolized by squares, it being understood that the alignment marks 137 can, in practice, have any shape.
  • Figure 1F more particularly illustrates a structure obtained at the end of an optional subsequent step of cutting (“dicing”, in English), over its entire thickness, of the structure previously described in relation to Figure 1E of so as to form vignettes 141.
  • each sticker 141 comprises a part of the plate 131 and a stack comprising in order, from the plate 131, a part of the dielectric layer 133, a part of the dielectric layer 115, a part of the active light-emitting diode stack 103, part of the interconnection stack 105 and part of the interconnection stack 135.
  • each sticker 141 has, in top view, a periphery of substantially rectangular or square shape, and a surface area of between a few square micrometers and a few square centimeters.
  • each sticker 141 corresponds for example to an elementary light-emitting diode, that is to say a light-emitting diode which can be controlled independently of ' other light-emitting diodes.
  • the alignment marks 137 formed in the interconnection stack 135 are more precisely so-called “die to wafer” alignment marks. wafer” – DTW, in English).
  • the marks alignment marks 137 are more precisely so-called “wafer to wafer” alignment marks (WTW, in English).
  • the upper face of layer 135 is previously prepared so as to be made compatible with hybrid bonding operations.
  • Figure IG illustrates more particularly a structure obtained at the end of a step of transferring the stickers 141 onto a structure comprising a wafer 151, an active region 153, for example formed in and on the wafer 151, and a interconnection stack 155 covering one face of the active region 153 opposite the plate 151 (the upper face of the active region 153, in the orientation of Figure IG).
  • the plate 151 is for example similar or identical to the plates 111 and 131.
  • the active region 153 comprises for example transistors of control of the stickers 141, for example transistors intended to control the part of the active light-emitting diode stack 103 of each sticker 141.
  • the interconnection stack 155 comprises, for example, dielectric layers, for example made of silicon dioxide, and conductive layers, for example made of copper, alternating inside which symbolized electrical connection tracks and/or terminals are formed. , in figure IG, by disjoint rectangles.
  • the upper face of the interconnection stack 155 is previously prepared so as to present a nanotopography compatible with hybrid molecular bonding, for example using copper/oxide surfaces.
  • the wafer 151, the active region 153 and the interconnection stack 155 form, for example, a CMOS (Complementary Metal-Oxide-Semiconductor) type substrate 157.
  • CMOS Complementary Metal-Oxide-Semiconductor
  • the stickers 141 previously described in relation to Figure 1F are turned over with respect to the orientation of Figure 1F then brought into contact, by the face of the interconnection stack 135 opposite to the plate 131 (the lower face of the interconnection stack 135, in the orientation of Figure IG), with the interconnection stack 155.
  • the stickers 141 are fixed to the plate 151
  • fixation on the plate 151 is obtained by molecular bonding between the two surfaces brought into contact.
  • the transfer of the stickers 141 to the plate 151 is for example carried out by a “pick and place” process, each sticker being transferred individually, or by a collective transfer process.
  • the stickers 141 are for example aligned with respect to the plate 151 with a alignment precision between 500 nm and 1.5 pm, for example equal to approximately 700 nm.
  • alignment marks 159 for example similar or identical to the alignment marks 137, are formed in the interconnection stack 155, on the side of a face of the interconnection stack 155 opposite the plate 151.
  • the alignment marks 159 have been symbolized by squares, it being understood that the alignment marks 159 can, in practice, have any shape.
  • the alignment marks 137 of the stickers 141 are substantially aligned with respect to the alignment marks 159 of the CMOS substrate 157.
  • the structure previously described in relation to Figure 1E is for example transferred, by molecular bonding, onto the substrate CMOS 157 in a manner analogous to what is explained above for vignettes 141.
  • An advantage of the method previously described in relation to Figures IA to IG is due to the fact that it allows, to produce the interconnection stack 155 of the CMOS substrate 157, to use very precise lithography techniques allowing in particular to overcome constraints linked to the precision of alignment of the stickers 141, or of the structure of Figure 1E, in relation to the CMOS substrate 157.
  • Figure 2A, Figure 2B, Figure 2C, Figure 2D, Figure 2E and Figure 2F are sectional views illustrating, schematically and partially, structures obtained at the end of successive steps of an example of 'a method of producing an optoelectronic device according to another embodiment.
  • Figure 2A illustrates more particularly a structure obtained at the end of steps identical or similar to the steps previously described in relation to Figures IA to IC. Although this has not been shown in Figure 2A so as not to overload the drawing, the structure includes for example the alignment marks 107 and 114 previously described in relation to Figures IA and IB. [0073] The structure illustrated in Figure 2A differs from the structure illustrated in Figure IC in that the structure illustrated in Figure 2A further comprises alignment marks 207 formed in the dielectric layer 115.
  • the alignment marks 207 are formed on the side of one face of the dielectric layer 115 opposite the plate 111.
  • the alignment marks 207 are for example placed and aligned according to the position of the tracks and/or electrical connection terminals of the interconnection stack 105.
  • the alignment marks 207 have been symbolized by triangles, it being understood that the alignment marks 207 can, in practice, present any form.
  • Figure 2B illustrates more particularly a structure obtained at the end of a subsequent step of cutting, over its entire thickness, the structure previously described in relation to Figure 2A so as to form stickers 211.
  • each sticker 211 comprises a part of the plate 111 and a stack comprising in order, from the plate 111, a part of the dielectric layer 113, a part of the interconnection stack 105, part of the active light-emitting diode stack 103 and part of the dielectric layer 115.
  • each sticker 211 has, in top view, a periphery of substantially rectangular or square shape, and a surface area of between a few square micrometers and a few square millimeters.
  • each sticker 211 corresponds for example to an elementary light-emitting diode, that is to say a light-emitting diode which can be controlled independently of other light-emitting diodes.
  • Figure 2C illustrates more particularly a structure obtained at the end of subsequent steps:
  • the wafer 221 and the dielectric layer 223 are for example similar, respectively, to the wafer 111 and the dielectric layer 113 previously described in relation to FIG. IB.
  • the dielectric layer 223 is made of silicon dioxide.
  • the stickers 211 previously described in relation to Figure 2B are turned over with respect to the orientation of Figure 2B then brought into contact, by the face of the dielectric layer 115 opposite the plate 111 (the lower face of the dielectric layer 115, in the orientation of Figure 2C), with the dielectric layer 223.
  • the stickers 211 are fixed to the plate 221.
  • the fixing on the wafer 221 is obtained by molecular bonding between the two surfaces brought into contact.
  • the stickers 211 are for example aligned with respect to alignment marks 227 previously formed in the dielectric layer 223 so that the alignment marks 207 of the stickers 211 are positioned substantially in towards brands alignment 227.
  • the alignment precision of the stickers 211 relative to the wafer 221 is between 2 and 50 pm.
  • the wafer 111 is removed by grinding, by wet chemical etching or by a laser removal technique.
  • the dielectric layer 225 is for example deposited on the structure on the side of the face of the dielectric layer 223 opposite the plate 221 (the upper face of the dielectric layer 223, in the orientation of Figure 2C).
  • the dielectric layer 225 is for example then planarized, for example by mechanical-chemical polishing, so that its upper face has a topography suitable for the subsequent production of molecular bonding.
  • the dielectric layer 225 covers parts of the dielectric layer 223 not coated with the stickers 211, as well as the sides and the upper face of each sticker 211.
  • the dielectric layer 225 is in the same material as the dielectric layer 223, for example silicon dioxide.
  • the plate 221 includes alignment marks 229.
  • the alignment marks 229 extend vertically in the thickness of the plate 221 from its face superior
  • Figure 2D illustrates more particularly a structure obtained at the end of a subsequent step of planarization of the structure previously described with Figure 2C on the side of a face of the structure opposite to the plate 221 (the upper face of the structure, in the orientation of Figure 2C).
  • the dielectric layers 225 and 113 are planarized first by grinding, then by mechanical-chemical polishing. At the end of these operations, the face of the dielectric layer 225 opposite the plate 211 (the upper face of the layer 225, in the orientation of Figure 2D) is flush with the face of the opposite interconnection stack 105 to the plate 211 (the upper face of the interconnection stack 105, in the orientation of Figure 2D).
  • Figure 2E more particularly illustrates a structure obtained at the end of a subsequent step of forming an interconnection stack 235.
  • the interconnection stack 235 covers the faces of the interconnection stack 105 and of the dielectric layer 225 opposite the plate 221 (the upper faces of the stack d interconnection 105 and the dielectric layer 225 in the orientation of Figure 2E).
  • the interconnection stack 235 comprises, for example, dielectric layers, for example made of silicon dioxide, and conductive layers, for example made of copper, alternating inside which are formed electrical connection tracks and/or terminals symbolized in FIG. 2E, by disjoint rectangles.
  • the interconnection stack 235 is produced by implementing steps of a “Damascene” type process.
  • the interconnection stack 235 is, in the example shown, aligned with respect to the alignment marks 229 previously formed in the plate 221. This makes it possible in particular to ensure that the tracks and/or electrical connection terminals of the interconnection stack 235 are connected to the tracks and/or connection terminals of the underlying interconnection stack 105.
  • alignment marks 237 are formed in the interconnection stack 235, on the side of one face of the interconnection stack 235 opposite the plate 221. In Figure 2E, the alignment marks 237 have been symbolized by stars, it being understood that the alignment marks 237 can, in practice, have any shape.
  • Figure 2F more particularly illustrates a structure obtained at the end of a subsequent step of transfer, onto the structure previously described in relation to Figure 2E, of the CMOS substrate 157 previously described in relation to Figure IG.
  • the CMOS substrate 157 is brought into contact by the face of the interconnection stack 155 opposite the wafer 151 (the lower face of the interconnection stack 155, in the orientation of Figure 2F), with the interconnection stack 235. During this step, the CMOS substrate 157 is fixed to the wafer 221. For example, the fixation on the wafer 221 is obtained by molecular bonding between the two surfaces brought into contact.
  • the CMOS substrate 157 is for example aligned with respect to the structure previously described in relation to Figure 2E.
  • alignment marks 247 are for example previously formed in the interconnection stack 155 so that, at the end of the transfer step, the alignment marks 247 are located substantially opposite each other. -screw the alignment marks 237.
  • the CMOS substrate 157 is for example, as illustrated in Figure 2F, devoid of the alignment marks 159.
  • the method described above in relation to Figures 2A to 2F has advantages similar to the method described previously in relation to Figures IA to IG. THE The method of Figures 2A to 2F makes it possible in particular to overcome the disadvantages linked to the development of a process for forming a stack of light-emitting diodes on a wafer having a diameter strictly greater than 150 mm, for example of the order of 200 or 300 mm. The method of Figures 2A to 2F also makes it possible to implement molecular bonding of the active stack of light-emitting diode 103 on the CMOS substrate 157.
  • Figure 3A and Figure 3B are sectional views illustrating, schematically and partially, structures obtained at the end of successive stages of a variant of the process for producing an optoelectronic device of Figures 2A at 2F.
  • Figure 3A more particularly illustrates a structure obtained at the end of a training step, from a structure similar to that previously described in relation to Figure 2C, of interconnection stacks 301 located respectively above the vignettes 211.
  • openings extending from the upper face of the dielectric layer 225 to the interconnection stack 105 of each sticker 211 are first made directly above each sticker 211.
  • the interconnection stacks 301 are for example then made inside the openings, directly above the stickers 211.
  • the interconnection stacks 301 are, in the example shown, aligned with respect to alignment marks. 303 previously formed in the interconnection stack 105. This makes it possible in particular to make so that the tracks and/or electrical connection terminals of the interconnection stack 301 are connected to the tracks and/or connection terminals of the underlying interconnection stack 105.
  • the plate 221 is devoid of the alignment marks 229 and alignment marks 305 are formed in the dielectric layer 225.
  • the alignment marks 305 have been symbolized by stars, it being understood that the alignment marks 305 can, in practice, have any shape.
  • Figure 3B illustrates more particularly a structure obtained at the end of a subsequent step of transfer, onto the structure previously described in relation to Figure 3A, of the CMOS substrate 157 previously described in relation to Figure IG.
  • the CMOS substrate 157 is brought into contact by the face of the interconnection stack 155 opposite the wafer 151 (the lower face of the interconnection stack 155, in the orientation of Figure 2F), with the interconnection stacks 301 and the upper face of the layer 225.
  • the CMOS substrate 157 is fixed to the wafer 221.
  • the fixing on the plate 221 is obtained by molecular bonding between the two surfaces brought into contact.
  • the CMOS substrate 157 is for example aligned with respect to the structure previously described in relation to FIG. 3A.
  • the alignment marks 247 are for example previously formed in the interconnection stack 155 so that, at the end of the transfer step, the alignment marks 247 are located substantially opposite each other. -screw the alignment marks 305.
  • the CMOS substrate 157 is for example, as illustrated in Figure 3B, devoid of the alignment marks 159.
  • Subsequent steps in the process for manufacturing the optoelectronic device can then be implemented based on the structure illustrated in Figure 3B, the CMOS substrate 157 being for example intended to be preserved at the end of these steps.

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Abstract

La présente description concerne un procédé de réalisation d'un dispositif électronique comprenant les étapes successives suivantes : a) former une structure comprenant une première plaquette, un empilement actif (103) disposé sur la première plaquette, et un premier empilement d'interconnexion (105) revêtant une face de l'empilement actif opposée à la première plaquette; et b) reporter la structure sur une deuxième plaquette (111) par collage moléculaire du côté d'une face du premier empilement d'interconnexion opposée à la première plaquette, la deuxième plaquette présentant un diamètre strictement supérieur à celui de la première plaquette.

Description

DESCRIPTION
Procédé de réalisation d'un dispositif électronique
La présente demande est basée sur, et revendique la priorité de, la demande de brevet français FR2214008 déposée le 20 décembre 2022 et ayant pour titre « Procédé de réalisation d'un dispositif électronique », qui est considérée comme faisant partie intégrante de la présente description dans les limites prévues par la loi.
Domaine technique
[0001] La présente description concerne de façon générale les dispositifs électroniques. La présente description vise plus particulièrement les procédés de réalisation de dispositifs électroniques, par exemple des dispositifs optoélectroniques comprenant des diodes électroluminescentes.
Technique antérieure
[0002] Des procédés de réalisation de dispositifs électroniques, par exemple mettant en œuvre des substrats considérés comme peu conventionnels, par exemple des substrats de relativement petites dimensions et/ou des substrats en saphir ou en un matériau semiconducteur III-V ont été proposés. Ces procédés souffrent toutefois de divers inconvénients .
Résumé de l'invention
[0003] Il existe un besoin d'améliorer les procédés connus de réalisation de dispositifs électroniques.
[0004] Pour cela, un mode de réalisation prévoit un procédé de réalisation d'un dispositif électronique comprenant les étapes successives suivantes : a) former une structure comprenant une première plaquette, un empilement actif disposé sur la première plaquette, et un premier empilement d' interconnexion revêtant une face de l'empilement actif opposée à la première plaquette ; et b) reporter la structure sur une deuxième plaquette par collage moléculaire du côté d'une face du premier empilement d'interconnexion opposée à la première plaquette, la deuxième plaquette présentant un diamètre strictement supérieur à celui de la première plaquette.
[0005] Selon un mode de réalisation, le procédé comprend en outre, postérieurement à l'étape b) , une étape c) de découpe de l'empilement actif et du premier empilement d'interconnexion en vignettes.
[0006] Selon un mode de réalisation, le procédé comprend en outre, entre les étapes b) et c) , une étape d'élimination de la première plaquette.
[0007] Selon un mode de réalisation, le procédé comprend en outre, postérieurement à l'étape d'élimination de la première plaquette et préalablement à l'étape c) , des étapes de dépôt d'une couche diélectrique revêtant le premier empilement d'interconnexion et l'empilement actif et de planarisation de ladite couche.
[0008] Selon un mode de réalisation, le procédé comprend en outre, postérieurement à l'étape de planarisation de la couche diélectrique et préalablement à l'étape c) , une étape de report de la structure comprenant la deuxième plaquette, le premier empilement d'interconnexion, l'empilement actif et la couche diélectrique sur une troisième plaquette par collage moléculaire du côté d'une face de la couche diélectrique opposée à la deuxième plaquette.
[0009] Selon un mode de réalisation, la troisième plaquette présente un diamètre strictement supérieur à celui de la première plaquette.
[0010] Selon un mode de réalisation, le procédé comprend en outre, postérieurement à l'étape de collage sur la troisième plaquette et préalablement à l'étape c) , une étape d'élimination de la deuxième plaquette.
[0011] Selon un mode de réalisation, le procédé comprend en outre, postérieurement à l'étape d'élimination de la deuxième plaquette et préalablement à l'étape c) , une étape de formation d'un deuxième empilement d'interconnexion du côté d'une face du premier empilement d'interconnexion opposée à la troisième plaquette.
[0012] Selon un mode de réalisation, le procédé comprend en outre, postérieurement à l'étape c) , une étape de report des vignettes sur une quatrième plaquette par collage moléculaire du côté d'une face du deuxième empilement d'interconnexion opposée à la troisième plaquette.
[0013] Selon un mode de réalisation, le procédé comprend en outre, postérieurement à l'étape c) , une étape d) de report des vignettes sur une cinquième plaquette par collage moléculaire du côté d'une face de l'empilement actif opposée à la deuxième plaquette.
[0014] Selon un mode de réalisation, le procédé comprend en outre, postérieurement à l'étape d) , une étape d'élimination de la deuxième plaquette.
[0015] Selon un mode de réalisation, le procédé comprend en outre, postérieurement à l'étape d) , une étape e) de formation d'un troisième empilement d'interconnexion, revêtant une face du premier empilement d' interconnexion opposée à la cinquième plaquette .
[0016] Selon un mode de réalisation, le procédé comprend en outre, postérieurement à l'étape e) , une étape f) de report de la structure comprenant la cinquième plaquette, le premier empilement d'interconnexion, l'empilement actif et le troisième empilement d' interconnexion sur une sixième plaquette par collage moléculaire du côté d'une face du troisième empilement d' interconnexion opposée à la deuxième plaquette .
[0017] Selon un mode de réalisation, la première plaquette présente un diamètre égal à environ 150 mm.
[0018] Selon un mode de réalisation, la deuxième plaquette présente un diamètre égal à environ 200 ou 300 mm.
[0019] Selon un mode de réalisation, l'empilement actif est un empilement actif de diode électroluminescente.
[0020] Selon un mode de réalisation, la première plaquette est en saphir ou en un matériau semiconducteur inorganique différent du silicium, de préférence en un matériau semiconducteur III-V.
Brève description des dessins
[0021] Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
[0022] les figure IA, figure IB, figure IC, figure 1D, figure 1E, figure 1F et figure IG sont des vues en coupe illustrant, de façon schématique et partielle, des structures obtenues à l'issue d'étapes successives d'un exemple d'un procédé de réalisation d'un dispositif optoélectronique selon un mode de réalisation ;
[0023] les figure 2A, figure 2B, figure 2C, figure 2D, figure 2E et figure 2F sont des vues en coupe illustrant, de façon schématique et partielle, des structures obtenues à l'issue d'étapes successives d'un exemple d'un procédé de réalisation d'un dispositif optoélectronique selon un autre mode de réalisation ; et
[0024] la figure 3A et la figure 3B sont des vues en coupe illustrant, de façon schématique et partielle, des structures obtenues à l'issue d'étapes successives d'une variante du procédé de réalisation d'un dispositif optoélectronique des figures 2A à 2F.
Description des modes de réalisation
[0025] De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
[0026] Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, la réalisation des empilements de diodes électroluminescentes et de leurs circuits de commande n'a pas été détaillée, la réalisation de tels empilements et de tels circuits étant à la portée de la personne du métier à partir des indications de la présente description.
[0027] Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais « coupled ») entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.
[0028] Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes « avant », « arrière », « haut », « bas »,
« gauche », « droite », etc., ou relative, tels que les termes « dessus », « dessous », « supérieur », « inférieur », etc., ou à des qualificatifs d'orientation, tels que les termes « horizontal », « vertical », etc., il est fait référence, sauf précision contraire, à l'orientation des figures.
[0029] Sauf précision contraire, les expressions « environ », « approximativement », « sensiblement », et « de l'ordre de » signifient à 10 % près, de préférence à 5 % près.
[0030] Les figure IA, figure IB, figure IC, figure 1D, figure 1E, figure 1F et figure IG sont des vues en coupe illustrant, de façon schématique et partielle, des structures obtenues à l'issue d'étapes successives d'un exemple d'un procédé de réalisation d'un dispositif optoélectronique selon un mode de réalisation .
[0031] La figure IA illustre plus particulièrement une structure obtenue à l'issue d'une étape de formation, sur une face d'une plaquette (« wafer », en anglais) 101 (la face supérieure de la plaquette 101, dans l'orientation de la figure IA) , d'un empilement actif 103, par exemple un empilement actif de diode, par exemple un empilement actif de diode électroluminescente et, du côté d'une face de l'empilement actif de diode électroluminescente 103 opposée à la plaquette 101 (la face supérieure de l'empilement actif de diode électroluminescente 103, dans l'orientation de la figure IA) , d'un empilement d'interconnexion 105. Par empilement actif, on entend un empilement de couches comprenant au moins une couche semiconductrice, par exemple une couche émissive, dans le cas d'une diode électroluminescente, ou une couche de conversion photoélectrique, dans le cas d'une photodiode, l'empilement actif pouvant en outre comporter une ou plusieurs couches d'injection de charges (électrons ou trous) et/ou une ou plusieurs couches de transport de charges. Dans d'autres dispositifs électroniques tels que des diodes de puissance ou des transistors, l'empilement actif correspond par exemple aux couches semiconductrices définissant la jonction PN de la diode, ou à une couche dans laquelle est formée une région de canal du transistor.
[0032] Dans l'exemple représenté, la plaquette 101 fait office de support mécanique, ou poignée, et est en particulier dépourvue de fonctionnalités électriques. La plaquette 101 est par exemple un substrat présentant une forme générale de disque. Dans ce cas, la plaquette 101 présente par exemple un diamètre inférieur ou égal à environ 150 mm, par exemple égal à environ 150 mm. La plaquette 101 est par exemple en silicium monocristallin, en saphir ou en un matériau semiconducteur inorganique différent du silicium, par exemple un composé III-V comprenant au moins un premier élément du groupe III, un deuxième élément du groupe V et, éventuellement, un troisième élément, par exemple un élément du groupe III autre que le premier élément. À titre d'exemple, la plaquette 101 est en nitrure de gallium (GaN) .
[0033] Dans l'exemple illustré en figure IA, l'empilement actif de diode électroluminescente 103 revêt la face supérieure de la plaquette 101. Bien que cela n'ait pas été détaillé sur les figures, l'empilement actif de diode électroluminescente 103 comprend par exemple une couche active, ou couche émissive. La couche active de l'empilement de diode électroluminescente 103 est par exemple interposée entre, d'une part, un premier empilement comprenant par exemple des couches d'injection de trous, de transport de trous et/ou de blocage d'électrons et, d'autre part, un deuxième empilement comprenant par exemple des couches d'injection d'électrons, de transport d'électrons et/ou de blocage de trous. À titre d'exemple, l'empilement actif de diode électroluminescente 103 est formé par épitaxie depuis la face supérieure de la plaquette 101.
[0034] Dans l'exemple représenté, l'empilement d'interconnexion 105 revêt la face de l'empilement actif de diode électroluminescente 103 opposée à la plaquette 101. L'empilement d'interconnexion 105 comprend par exemple des couches diélectriques et conductrices alternées. À l'intérieur des couches conductrices sont par exemple formées des pistes et/ou bornes de connexion électrique symbolisées, en figure IA, par des rectangles disjoints.
[0035] Dans l'exemple représenté, des marques d'alignement 107 sont formées dans l'empilement d'interconnexion 105. Les marques d'alignement 107 s'étendent par exemple dans l'épaisseur de l'empilement d'interconnexion 105 depuis la face supérieure de l'empilement d'interconnexion 105. En figure IA, les marques d'alignement 107 ont été symbolisées par des triangles, étant entendu que les marques d'alignement 107 peuvent, en pratique, présenter une forme quelconque. À titre d'exemple, la face supérieure de l'empilement 105 est préparée par polissage mécano-chimique (« Chemical and Mechanical Polishing » - CMP, en anglais) , par exemple de sorte que la face présente une nanotopographie et une rugosité compatibles avec un collage direct.
[0036] La figure IB illustre plus particulièrement une structure obtenue à l'issue d'une étape de formation, sur une face d'une autre plaquette 111 (la face supérieure de la plaquette 111, dans l'orientation de la figure IB) , d'une couche diélectrique 113.
[0037] Dans l'exemple représenté, la plaquette 111 fait office de support mécanique, ou poignée, et est en particulier dépourvue de fonctionnalités électriques. Selon un mode de réalisation, la plaquette 111 diffère de la plaquette 101 précédemment décrite en relation avec la figure IA en ce que la plaquette 111 présente un diamètre strictement supérieur à celui de la plaquette 101. La plaquette 111 présente par exemple un diamètre égal à environ 200 ou 300 mm. La plaquette 111 peut en outre être en un matériau différent de celui de la plaquette 101. À titre d'exemple, la plaquette 111 est en silicium monocristallin.
[0038] Dans l'orientation de la figure IB, la couche diélectrique 113 revêt la face supérieure de la plaquette 111. La couche diélectrique 113 est par exemple en un oxyde, par exemple le dioxyde de silicium (SiCy) . À titre d'exemple, la couche diélectrique 113 est d'abord déposée sur la plaquette 111 puis planarisée, par exemple par polissage mécano- chimique, de sorte que sa face opposée à la plaquette 111 (la face supérieure de la couche 113, dans l'orientation de la figure IB) présente une topographie adaptée à la réalisation ultérieure d'un collage moléculaire.
[0039] Dans l'exemple représenté, des marques d'alignement 114 sont formées dans la couche diélectrique 113. Les marques d'alignement 114 s'étendent par exemple dans l'épaisseur de la couche diélectrique 113 depuis la face supérieure de la couche 113. En figure IB, les marques d'alignement 114 ont été symbolisées par des triangles, étant entendu que les marques d'alignement 114 peuvent, en pratique, présenter une forme quelconque.
[0040] La figure IC illustre plus particulièrement une structure obtenue à l'issue d'étapes ultérieures de report de la structure précédemment décrite en relation avec la figure IA sur la structure précédemment décrite en relation avec la figure IB, d'élimination de la plaquette 101, et de dépôt d'une couche diélectrique 115.
[0041] À titre d'exemple, la structure précédemment décrite en relation avec la figure IA est retournée par rapport à l'orientation de la figure IA puis mise en contact, par la face de l'empilement d'interconnexion 105 opposée à la plaquette 101 (la face inférieure de l'empilement d'interconnexion 105, dans l'orientation de la figure IC) , avec la couche diélectrique 113. Au cours de cette étape, la structure comprenant la plaquette 101, l'empilement actif de diode électroluminescente 103 et l'empilement d'interconnexion 105 est fixée à la plaquette 111. À titre d'exemple, la fixation sur la plaquette 111 est obtenue par collage moléculaire entre les deux surfaces mises en contact. Lors d'une étape préalable, les surfaces des couches 115 et 133 sont par exemple préparées de sorte à être rendues compatibles avec le collage.
[0042] Lors du collage, la structure précédemment décrite en relation avec la figure IA est par exemple alignée par rapport à la structure précédemment décrite en relation avec la figure IB avec une précision d'alignement de l'ordre de 100 pm. Plus précisément, au cours de cette étape, les marques d'alignement 107 sont alignées par rapport aux marques d'alignement 114.
[0043] À titre d'exemple, la plaquette 101 est éliminée par meulage (« grinding », en anglais) , par attaque chimique humide (« wet etching », en anglais) ou, par exemple dans le cas où la plaquette 101 est en saphir, par une technique de décollement au laser (« Laser Lift-Off » - LLO, en anglais) .
[0044] Une fois la plaquette 101 éliminée, la couche diélectrique 115 est par exemple déposée sur la structure du côté de la face de la couche diélectrique 113 opposée à la plaquette 111 (la face supérieure de la couche diélectrique 113, dans l'orientation de la figure IC) . La couche diélectrique 115 est par exemple ensuite planarisée, par exemple par polissage mécano-chimique, de sorte que sa face supérieure présente une topographie adaptée à la réalisation ultérieure d'un collage moléculaire. Dans l'exemple illustré, la couche diélectrique 115 revêt des parties de la couche diélectrique 113 non revêtues de l'empilement d'interconnexion 105, les flancs de l'empilement d'interconnexion 105, et les flancs et la face supérieure de l'empilement actif de diode électroluminescente 103. À titre d'exemple, la couche diélectrique 115 est en le même matériau que la couche diélectrique 113, par exemple le dioxyde de silicium.
[0045] La figure 1D illustre plus particulièrement une structure obtenue à l'issue d'une étape ultérieure de report de la structure précédemment décrite en relation avec la figure IC sur une structure comprenant une plaquette 131 revêtue, sur l'une de ses faces (la face supérieure de la plaquette 131, dans l'orientation de la figure 1D) , d'une couche diélectrique 133. La plaquette 131 et la couche diélectrique 133 sont par exemple identiques ou analogues, respectivement, à la plaquette 111 et à la couche diélectrique 113 précédemment décrites en relation avec la figure IB.
[0046] À titre d'exemple, la structure précédemment décrite en relation avec la figure IC est retournée par rapport à l'orientation de la figure IC puis mise en contact, par la face de la couche diélectrique 115 opposée à la plaquette 111 (la face inférieure de la couche diélectrique 115, dans l'orientation de la figure 1D) , avec la couche diélectrique 133. Au cours de cette étape, la structure précédemment décrite en relation avec la figure IC est fixée à la plaquette 131. À titre d'exemple, la fixation sur la plaquette 131 est obtenue par collage moléculaire entre les deux surfaces mises en contact.
[0047] Lors de l'étape de collage, la structure précédemment décrite en relation avec la figure IC est par exemple alignée par rapport à la plaquette 131 avec une précision d'alignement comprise entre 2 et 50 pm.
[0048] La figure 1E illustre plus particulièrement une structure obtenue à l'issue d'étapes ultérieures d'élimination de la plaquette 111 et de la couche diélectrique 113, et de formation d'un empilement d'interconnexion 135. [0049] À titre d'exemple, la plaquette 111 est éliminée par meulage, par attaque chimique humide ou par une technique de décollement au laser. La couche diélectrique 113 est par exemple d'abord éliminée partiellement par meulage, puis la partie subsistante de la couche diélectrique 113 est éliminée par polissage mécano-chimique de sorte à éviter tout risque d'endommagement de l'empilement d'interconnexion 105.
[0050] Dans l'exemple représenté, la face de la couche diélectrique 115 opposée à la plaquette 131 (la face supérieure de la couche diélectrique 115, dans l'orientation de la figure 1E) , affleure la face de l'empilement d'interconnexion 105 opposée à la plaquette 131 (la face supérieure de l'empilement d'interconnexion 105, dans l'orientation de la figure 1E) .
[0051] Dans l'exemple illustré en figure 1E, l'empilement d'interconnexion 135 revêt les faces de l'empilement d'interconnexion 105 et de la couche diélectrique 115 opposées à la plaquette 131 (les faces supérieures de l'empilement d'interconnexion 105 et de la couche diélectrique 115 dans l'orientation de la figure 1E) . L'empilement d'interconnexion 135 comprend par exemple des couches diélectriques, par exemple en dioxyde de silicium, et conductrices, par exemple en cuivre, alternées à l'intérieur desquelles sont formées des pistes et/ou bornes de connexion électrique symbolisées, en figure 1E, par des rectangles disjoints.
[0052] À titre d'exemple, l'empilement d'interconnexion 135 est réalisé par la mise en œuvre d'étapes d'un procédé de type « damascène ». L'empilement d'interconnexion 135 est, dans l'exemple représenté, aligné par rapport aux marques d'alignement 107 préalablement formées dans l'empilement d'interconnexion 105. Cela permet en particulier de faire en sorte que les pistes et/ou bornes de connexion électrique de l'empilement d'interconnexion 135 soient connectées aux pistes et/ou bornes de connexion de l'empilement d'interconnexion 105 sous-jacent.
[0053] Dans l'exemple représenté, des marques d'alignement 137 sont formées dans l'empilement d'interconnexion 135. Les marques d'alignement 137 s'étendent par exemple dans l'épaisseur de l'empilement d'interconnexion 135 depuis une face de l'empilement d'interconnexion 135 opposée à la plaquette 131 (la face supérieure de l'empilement 135, dans l'orientation de la figure 1E) . En figure 1E, les marques d'alignement 137 ont été symbolisées par des carrés, étant entendu que les marques d'alignement 137 peuvent, en pratique, présenter une forme quelconque.
[0054] La figure 1F illustre plus particulièrement une structure obtenue à l'issue d'une étape ultérieure optionnelle de découpe (« dicing », en anglais) , sur toute son épaisseur, de la structure précédemment décrite en relation avec la figure 1E de sorte à former des vignettes 141.
[0055] Dans l'exemple représenté, chaque vignette 141 comprend une partie de la plaquette 131 et un empilement comportant dans l'ordre, depuis la plaquette 131, une partie de la couche diélectrique 133, une partie de la couche diélectrique 115, une partie de l'empilement actif de diode électroluminescente 103, une partie de l'empilement d'interconnexion 105 et une partie de l'empilement d'interconnexion 135.
[0056] À titre d'exemple, chaque vignette 141 présente, en vue de dessus, un pourtour de forme sensiblement rectangulaire ou carrée, et une surface comprise entre quelques micromètres carrés et quelques centimètres carrés.
[0057] Bien que quatre vignettes 141 aient été représentées en figure 1F, l'étape de découpe peut bien entendu conduire à la formation d'un nombre de vignettes 141 différent de quatre, par exemple plusieurs dizaines ou plusieurs centaines de vignettes 141. Chaque vignette 141 correspond par exemple à une diode électroluminescente élémentaire, c'est-à-dire une diode électroluminescente commandable indépendamment d' autres diodes électroluminescentes.
[0058] Dans le cas où l'étape de découpe est mise en œuvre, les marques d'alignement 137 formées dans l'empilement d'interconnexion 135 sont plus précisément des marques d'alignement dites « vignette vers plaquette » (« die to wafer » - DTW, en anglais) . Dans le cas contraire, c'est-à- dire si la structure précédemment décrite en relation avec la figure 1E n'est pas découpée en vignettes 141, cette structure étant par exemple destinée à être reportée telle quelle sur une autre plaquette, les marques d'alignement 137 sont plus précisément des marques d'alignement dites « plaquette vers plaquette » (« wafer to wafer » - WTW, en anglais) .
[0059] À titre d'exemple, la face supérieure de la couche 135 est préalablement préparée de sorte à être rendue compatible avec des opérations de collage hybride.
[0060] La figure IG illustre plus particulièrement une structure obtenue à l'issue d'une étape de report des vignettes 141 sur une structure comprenant une plaquette 151, une région active 153, par exemple formée dans et sur la plaquette 151, et un empilement d'interconnexion 155 revêtant une face de la région active 153 opposée à la plaquette 151 (la face supérieure de la région active 153, dans l'orientation de la figure IG) .
[0061] La plaquette 151 est par exemple analogue ou identique aux plaquettes 111 et 131.
[0062] Bien que cela n'ait pas été détaillé en figure IG, la région active 153 comprend par exemple des transistors de commande des vignettes 141, par exemple des transistors destinés à commander la partie de l'empilement actif de diode électroluminescente 103 de chaque vignette 141.
[0063] L'empilement d'interconnexion 155 comprend par exemple des couches diélectriques, par exemple en dioxyde de silicium, et conductrices, par exemple en cuivre, alternées à l'intérieur desquelles sont formées des pistes et/ou bornes de connexion électrique symbolisées, en figure IG, par des rectangles disjoints. À titre d'exemple, la face supérieure de l'empilement d'interconnexion 155 est préalablement préparée de sorte à présenter une nanotopographie compatible avec le collage moléculaire hybride, mettant par exemple en œuvre des surfaces cuivre/oxyde .
[0064] La plaquette 151, la région active 153 et l'empilement d'interconnexion 155 forment par exemple un substrat 157 de type CMOS (de l'anglais « Complementary Metal-Oxide- Semiconductor » - métal-oxyde-semiconducteur complémentaire)
[0065] À titre d'exemple, les vignettes 141 précédemment décrites en relation avec la figure 1F sont retournées par rapport à l'orientation de la figure 1F puis mises en contact, par la face de l'empilement d'interconnexion 135 opposée à la plaquette 131 (la face inférieure de l'empilement d'interconnexion 135, dans l'orientation de la figure IG) , avec l'empilement d'interconnexion 155. Au cours de cette étape, les vignettes 141 sont fixées à la plaquette 151. À titre d'exemple, la fixation sur la plaquette 151 est obtenue par collage moléculaire entre les deux surfaces mises en contact. Le report des vignettes 141 sur la plaquette 151 est par exemple réalisé par un procédé de « pick and place » (choisir et placer) , chaque vignette étant reportée de façon individuelle, ou par un procédé de report collectif.
[0066] Lors de l'étape de collage, les vignettes 141 sont par exemple alignées par rapport à la plaquette 151 avec une précision d'alignement comprise entre 500 nm et 1,5 pm, par exemple égale à environ 700 nm. Pour cela, des marques d'alignement 159, par exemple analogues ou identiques aux marques d'alignement 137, sont formées dans l'empilement d'interconnexion 155, du côté d'une face de l'empilement d'interconnexion 155 opposée à la plaquette 151. En figure IG, les marques d'alignement 159 ont été symbolisées par des carrés étant, entendu que les marques d'alignement 159 peuvent, en pratique, présenter une forme quelconque. Lors de l'opération d'alignement, les marques d'alignement 137 des vignettes 141 sont sensiblement alignées par rapport aux marques d'alignement 159 du substrat CMOS 157. Cela permet en particulier de faire en sorte que les pistes et/ou bornes de connexion électrique de l'empilement d'interconnexion 135, donc les pistes et/ou bornes de connexion électrique de l'empilement d'interconnexion 105, soient connectées aux pistes et/ou bornes de connexion de l'empilement d'interconnexion 155 sous-jacent.
[0067] À titre de variante, dans le cas où l'étape de découpe précédemment décrite en relation avec la figure 1F est omise, la structure précédemment décrite en relation avec la figure 1E est par exemple reportée, par collage moléculaire, sur le substrat CMOS 157 de façon analogue à ce qui est exposé ci- dessus pour les vignettes 141.
[0068] Un avantage du procédé précédemment décrit en relation avec les figures IA à IG tient au fait qu'il permet, pour réaliser l'empilement d'interconnexion 155 du substrat CMOS 157, d'utiliser des techniques de lithographie très précises permettant notamment de s'affranchir de contraintes liées à la précision d'alignement des vignettes 141, ou de la structure de la figure 1E, par rapport au substrat CMOS 157.
[0069] On aurait pu penser remplacer la plaquette 101, présentant des dimensions latérales inférieures à celles de la plaquette 111, par une plaquette en un matériau différent du silicium, par exemple le saphir ou un matériau semiconducteur III-V, et présentant des dimensions latérales sensiblement égales à celles de la plaquette 111. Cela nécessiterait toutefois des développements technologiques coûteux, longs et peu écologiques pour permettre la formation de l'empilement actif de diode électroluminescente 103 sur un tel substrat. Par ailleurs, on aurait pu penser réaliser le report de la structure de la figure IA sur une plaquette analogue à la plaquette 111 mais présentant des dimensions sensiblement égales à celles de la plaquette 101. Toutefois, les procédés existants de collage moléculaire requièrent la mise en œuvre d'étapes préalables de planarisation qui sont actuellement incompatibles avec des plaquettes présentant un diamètre inférieur ou égal à 150 mm.
[0070] Des étapes ultérieures du procédé de fabrication du dispositif optoélectronique peuvent ensuite être mises en œuvre à partir de la structure illustrée en figure IG, le substrat CMOS 157 étant par exemple destiné à être conservé à l'issue de ces étapes.
[0071] Les figure 2A, figure 2B, figure 2C, figure 2D, figure 2E et figure 2F sont des vues en coupe illustrant, de façon schématique et partielle, des structures obtenues à l'issue d'étapes successives d'un exemple d'un procédé de réalisation d'un dispositif optoélectronique selon un autre mode de réalisation .
[0072] La figure 2A illustre plus particulièrement une structure obtenue à l'issue d'étapes identiques ou analogues aux étapes précédemment décrites en relation avec les figures IA à IC. Bien que cela n'ait pas été représenté en figure 2A afin de ne pas surcharger le dessin, la structure comporte par exemple les marques d'alignement 107 et 114 précédemment décrites en relation avec les figures IA et IB. [0073] La structure illustrée en figure 2A diffère de la structure illustrée en figure IC en ce que la structure illustrée en figure 2A comprend en outre des marques d'alignement 207 formées dans la couche diélectrique 115.
[0074] Dans l'exemple représenté, les marques d'alignement 207 sont formées du côté d'une face de la couche diélectrique 115 opposée à la plaquette 111. Les marques d'alignement 207 sont par exemple placées et alignées en fonction de la position des pistes et/ou bornes de connexion électrique de l'empilement d'interconnexion 105. En figure 2A, les marques d'alignement 207 ont été symbolisées par des triangles, étant entendu que les marques d'alignement 207 peuvent, en pratique, présenter une forme quelconque.
[0075] La figure 2B illustre plus particulièrement une structure obtenue à l'issue d'une étape ultérieure de découpe, sur toute son épaisseur, de la structure précédemment décrite en relation avec la figure 2A de sorte à former des vignettes 211.
[0076] Dans l'exemple représenté, chaque vignette 211 comprend une partie de la plaquette 111 et un empilement comportant dans l'ordre, depuis la plaquette 111, une partie de la couche diélectrique 113, une partie de l'empilement d'interconnexion 105, une partie de l'empilement actif de diode électroluminescente 103 et une partie de la couche diélectrique 115.
[0077] À titre d'exemple, chaque vignette 211 présente, en vue de dessus, un pourtour de forme sensiblement rectangulaire ou carrée, et une surface comprise entre quelques micromètres carrés et quelques millimètres carrés.
[0078] Bien que quatre vignettes 211 aient été représentées en figure 2B, l'étape de découpe peut bien entendu conduire à la formation d'un nombre de vignettes 211 différent de quatre, par exemple plusieurs dizaines ou plusieurs centaines de vignettes 211. Chaque vignette 211 correspond par exemple à une diode électroluminescente élémentaire, c'est-à-dire une diode électroluminescente commandable indépendamment d' autres diodes électroluminescentes.
[0079] La figure 2C illustre plus particulièrement une structure obtenue à l'issue d'étapes ultérieures :
- de report des vignettes 211 sur une structure comprenant une plaquette 221 revêtue, sur l'une de ses faces (la face supérieure de la plaquette 221, dans l'orientation de la figure 2C) , d'une couche diélectrique 223 ;
- d'élimination de la plaquette 111 ; et
- de dépôt d'une autre couche diélectrique 225.
[0080] La plaquette 221 et la couche diélectrique 223 sont par exemple analogues, respectivement, à la plaquette 111 et à la couche diélectrique 113 précédemment décrites en relation avec la figure IB. À titre d'exemple, la couche diélectrique 223 est en dioxyde de silicium.
[0081] À titre d'exemple, les vignettes 211 précédemment décrites en relation avec la figure 2B sont retournées par rapport à l'orientation de la figure 2B puis mises en contact, par la face de la couche diélectrique 115 opposée à la plaquette 111 (la face inférieure de la couche diélectrique 115, dans l'orientation de la figure 2C) , avec la couche diélectrique 223. Au cours de cette étape, les vignettes 211 sont fixées à la plaquette 221. À titre d'exemple, la fixation sur la plaquette 221 est obtenue par collage moléculaire entre les deux surfaces mises en contact.
[0082] Lors de l'étape de collage, les vignettes 211 sont par exemple alignées par rapport à des marques d'alignement 227 préalablement formées dans la couche diélectrique 223 de sorte que les marques d'alignement 207 des vignettes 211 soient positionnées sensiblement en vis-à-vis des marques d'alignement 227. À titre d'exemple, la précision d'alignement des vignettes 211 par rapport à la plaquette 221 est comprise entre 2 et 50 pm.
[0083] À titre d'exemple, la plaquette 111 est éliminée par meulage, par attaque chimique humide ou par une technique de décollement au laser.
[0084] Une fois la plaquette 111 éliminée, la couche diélectrique 225 est par exemple déposée sur la structure du côté de la face de la couche diélectrique 223 opposée à la plaquette 221 (la face supérieure de la couche diélectrique 223, dans l'orientation de la figure 2C) . La couche diélectrique 225 est par exemple ensuite planarisée, par exemple par polissage mécano-chimique, de sorte que sa face supérieure présente une topographie adaptée à la réalisation ultérieure d'un collage moléculaire. Dans l'exemple illustré, la couche diélectrique 225 revêt des parties de la couche diélectrique 223 non revêtues des vignettes 211, ainsi que les flancs et la face supérieure de chaque vignette 211. À titre d'exemple, la couche diélectrique 225 est en le même matériau que la couche diélectrique 223, par exemple le dioxyde de silicium.
[0085] Dans l'exemple représenté, la plaquette 221 comprend des marques d'alignement 229. Dans l'orientation de la figure 2C, les marques d'alignement 229 s'étendent verticalement dans l'épaisseur de la plaquette 221 depuis sa face supérieure
[0086] La figure 2D illustre plus particulièrement une structure obtenue à l'issue d'une étape ultérieure de planarisation de la structure précédemment décrite avec la figure 2C du côté d'une face de la structure opposée à la plaquette 221 (la face supérieure de la structure, dans l'orientation de la figure 2C) . [0087] À titre d'exemple, les couches diélectriques 225 et 113 sont planarisées d'abord par meulage, puis par polissage mécano-chimique. À l'issue de ces opérations, la face de la couche diélectrique 225 opposée à la plaquette 211 (la face supérieure de la couche 225, dans l'orientation de la figure 2D) affleure la face de l'empilement d'interconnexion 105 opposée à la plaquette 211 (la face supérieure de l'empilement d'interconnexion 105, dans l'orientation de la figure 2D) .
[0088] La figure 2E illustre plus particulièrement une structure obtenue à l'issue d'une étape ultérieure de formation d'un empilement d'interconnexion 235.
[0089] Dans l'exemple illustré en figure 2E, l'empilement d'interconnexion 235 revêt les faces de l'empilement d'interconnexion 105 et de la couche diélectrique 225 opposées à la plaquette 221 (les faces supérieures de l'empilement d'interconnexion 105 et de la couche diélectrique 225 dans l'orientation de la figure 2E) . L'empilement d'interconnexion 235 comprend par exemple des couches diélectriques, par exemple en dioxyde de silicium, et conductrices, par exemple en cuivre, alternées à l'intérieur desquelles sont formées des pistes et/ou bornes de connexion électrique symbolisées, en figure 2E, par des rectangles disjoints.
[0090] À titre d'exemple, l'empilement d'interconnexion 235 est réalisé par la mise en œuvre d'étapes d'un procédé de type « damascène ». L'empilement d'interconnexion 235 est, dans l'exemple représenté, aligné par rapport aux marques d'alignement 229 préalablement formées dans la plaquette 221. Cela permet en particulier de faire en sorte que les pistes et/ou bornes de connexion électrique de l'empilement d'interconnexion 235 soient connectées aux pistes et/ou bornes de connexion de l'empilement d'interconnexion 105 sous- acent . [0091] Dans l'exemple représenté, des marques d'alignement 237 sont formées dans l'empilement d'interconnexion 235, du côté d'une face de l'empilement d'interconnexion 235 opposée à la plaquette 221. En figure 2E, les marques d'alignement 237 ont été symbolisées par des étoiles, étant entendu que les marques d'alignement 237 peuvent, en pratique, présenter une forme quelconque.
[0092] La figure 2F illustre plus particulièrement une structure obtenue à l'issue d'une étape ultérieure de report, sur la structure précédemment décrite en relation avec la figure 2E, du substrat CMOS 157 précédemment décrit en relation avec la figure IG.
[0093] À titre d'exemple, le substrat CMOS 157 est mis en contact, par la face de l'empilement d'interconnexion 155 opposée à la plaquette 151 (la face inférieure de l'empilement d'interconnexion 155, dans l'orientation de la figure 2F) , avec l'empilement d'interconnexion 235. Au cours de cette étape, le substrat CMOS 157 est fixé à la plaquette 221. À titre d'exemple, la fixation sur la plaquette 221 est obtenue par collage moléculaire entre les deux surfaces mises en contact .
[0094] Lors de l'étape de collage, le substrat CMOS 157 est par exemple aligné par rapport à la structure précédemment décrite en relation avec la figure 2E. Pour cela, des marques d'alignement 247 sont par exemple préalablement formées dans l'empilement d'interconnexion 155 de sorte que, à l'issue de l'étape de report, les marques d'alignement 247 soient situées sensiblement en vis-à-vis des marques d'alignement 237. Le substrat CMOS 157 est par exemple, comme illustré en figure 2F, dépourvu des marques d'alignement 159.
[0095] Le procédé exposé ci-dessus en relation avec les figures 2A à 2F présente des avantages analogues au procédé décrit précédemment en relation avec les figures IA à IG. Le procédé des figures 2A à 2F permet notamment de s'affranchir d'inconvénients liés au développement d'un procédé de formation d'un empilement de diode électroluminescente sur une plaquette présentant un diamètre strictement supérieur à 150 mm, par exemple de l'ordre de 200 ou 300 mm. Le procédé des figures 2A à 2F permet en outre de mettre en œuvre un collage moléculaire de l'empilement actif de diode électroluminescente 103 sur le substrat CMOS 157.
[0096] Des étapes ultérieures du procédé de fabrication du dispositif optoélectronique peuvent ensuite être mises en œuvre à partir de la structure illustrée en figure 2F, le substrat CMOS 157 étant par exemple destiné à être conservé à l'issue de ces étapes.
[0097] La figure 3A et la figure 3B sont des vues en coupe illustrant, de façon schématique et partielle, des structures obtenues à l'issue d'étapes successives d'une variante du procédé de réalisation d'un dispositif optoélectronique des figures 2A à 2F.
[0098] La figure 3A illustre plus particulièrement une structure obtenue à l'issue d'une étape de formation, à partir d'une structure analogue à celle précédemment décrite en relation avec la figure 2C, d'empilements d'interconnexion 301 situés respectivement à l'aplomb des vignettes 211.
[0099] À titre d'exemple, des ouvertures s'étendant depuis la face supérieure de la couche diélectrique 225 jusqu'à l'empilement d'interconnexion 105 de chaque vignette 211 sont d'abord réalisées à l'aplomb de chaque vignette 211. Les empilements d'interconnexion 301 sont par exemple ensuite réalisés à l'intérieur des ouvertures, à l'aplomb des vignettes 211. Les empilements d'interconnexion 301 sont, dans l'exemple représenté, alignés par rapport à des marques d'alignement 303 préalablement formées dans l'empilement d'interconnexion 105. Cela permet en particulier de faire en sorte que les pistes et/ou bornes de connexion électrique de l'empilement d'interconnexion 301 soient connectées aux pistes et/ou bornes de connexion de l'empilement d'interconnexion 105 sous-jacent.
[0100] Dans l'exemple représenté, la plaquette 221 est dépourvue des marques d'alignement 229 et des marques d'alignement 305 sont formées dans la couche diélectrique 225. En figure 3A, les marques d'alignement 305 ont été symbolisées par des étoiles, étant entendu que les marques d'alignement 305 peuvent, en pratique, présenter une forme quelconque.
[0101] La figure 3B illustre plus particulièrement une structure obtenue à l'issue d'une étape ultérieure de report, sur la structure précédemment décrite en relation avec la figure 3A, du substrat CMOS 157 précédemment décrit en relation avec la figure IG.
[0102] À titre d'exemple, le substrat CMOS 157 est mis en contact, par la face de l'empilement d'interconnexion 155 opposée à la plaquette 151 (la face inférieure de l'empilement d'interconnexion 155, dans l'orientation de la figure 2F) , avec les empilements d'interconnexion 301 et la face supérieure de la couche 225. Au cours de cette étape, le substrat CMOS 157 est fixé à la plaquette 221. À titre d'exemple, la fixation sur la plaquette 221 est obtenue par collage moléculaire entre les deux surfaces mises en contact.
[0103] Lors de l'étape de collage, le substrat CMOS 157 est par exemple aligné par rapport à la structure précédemment décrite en relation avec la figure 3A. Pour cela, les marques d'alignement 247 sont par exemple préalablement formées dans l'empilement d'interconnexion 155 de sorte que, à l'issue de l'étape de report, les marques d'alignement 247 soient situées sensiblement en vis-à-vis des marques d'alignement 305. Le substrat CMOS 157 est par exemple, comme illustré en figure 3B, dépourvu des marques d'alignement 159. [ 0104 ] Des étapes ultérieures du procédé de fabrication du dispositi f optoélectronique peuvent ensuite être mises en œuvre à partir de la structure illustrée en figure 3B, le substrat CMOS 157 étant par exemple destiné à être conservé à l ' issue de ces étapes .
[ 0105 ] Divers modes de réalisation et variantes ont été décrits . La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées , et d' autres variantes apparaîtront à la personne du métier . Bien que des modes de réalisation aient été décrits ci-dessus en relation avec un exemple de réalisation d' un dispositi f optoélectronique comprenant un empilement de diode , les modes de réalisation de la présente description s ' appliquent plus généralement à tout procédé de réalisation d' un dispositi f électronique mettant en œuvre un substrat considéré comme peu conventionnel , par exemple un substrat présentant un diamètre inférieur ou égal à environ 150 mm et/ou un substrat en saphir ou en un matériau semiconducteur inorganique di f férent du silicium, par exemple un matériau semiconducteur I I I-V .
[ 0106 ] Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus . En particulier, les modes de réalisation décrits ne se limitent pas aux exemples particuliers de matériaux et de dimensions mentionnés dans la présente description .

Claims

REVENDICATIONS
1. Procédé de réalisation d'un dispositif électronique comprenant les étapes successives suivantes : a) former une structure comprenant une première plaquette (101) , un empilement actif (103) disposé sur la première plaquette, et un premier empilement d'interconnexion (105) revêtant une face de l'empilement actif opposée à la première plaquette ; et b) reporter la structure sur une deuxième plaquette (111) par collage moléculaire du côté d'une face du premier empilement d'interconnexion opposée à la première plaquette, la deuxième plaquette présentant un diamètre strictement supérieur à celui de la première plaquette le procédé comprenant en outre, postérieurement à l'étape b) , une étape c) de découpe de l'empilement actif (103) et du premier empilement d'interconnexion (105) en vignettes
(141 ; 211) .
2. Procédé selon la revendication 1, comprenant en outre, entre les étapes b) et c) , une étape d'élimination de la première plaquette (101) .
3. Procédé selon la revendication 2, comprenant en outre, postérieurement à l'étape d'élimination de la première plaquette (101) et préalablement à l'étape c) , des étapes de dépôt d'une couche diélectrique (115) revêtant le premier empilement d'interconnexion (105) et l'empilement actif (103) et de planarisation de ladite couche.
4. Procédé selon la revendication 3, comprenant en outre, postérieurement à l'étape de planarisation de la couche diélectrique (115) et préalablement à l'étape c) , une étape de report de la structure comprenant la deuxième plaquette (111) , le premier empilement d'interconnexion (105) , l'empilement actif (103) et la couche diélectrique (115) sur une troisième plaquette (131) par collage moléculaire du côté d'une face de la couche diélectrique opposée à la deuxième plaquette.
5. Procédé selon la revendication 4, dans lequel la troisième plaquette (131) présente un diamètre strictement supérieur à celui de la première plaquette (101) .
6. Procédé selon la revendication 4 ou 5, comprenant en outre, postérieurement à l'étape de collage sur la troisième plaquette (131) et préalablement à l'étape c) , une étape d'élimination de la deuxième plaquette (111) .
7. Procédé selon la revendication 6, comprenant en outre, postérieurement à l'étape d'élimination de la deuxième plaquette (111) et préalablement à l'étape c) , une étape de formation d'un deuxième empilement d'interconnexion (135) du côté d'une face du premier empilement d'interconnexion (105) opposée à la troisième plaquette (131) .
8. Procédé selon la revendication 7, comprenant en outre, postérieurement à l'étape c) , une étape de report des vignettes (141) sur une quatrième plaquette (151) par collage moléculaire du côté d'une face du deuxième empilement d'interconnexion (135) opposée à la troisième plaquette ( 131 ) .
9. Procédé selon l'une quelconque des revendications 1 à 3, comprenant en outre, postérieurement à l'étape c) , une étape d) de report des vignettes (211) sur une cinquième plaquette (221) par collage moléculaire du côté d'une face de l'empilement actif (103) opposée à la deuxième plaquette (111) .
10. Procédé selon la revendication 9, comprenant en outre, postérieurement à l'étape d) , une étape d'élimination de la deuxième plaquette (111) .
11. Procédé selon la revendication 10, comprenant en outre, postérieurement à l'étape d) , une étape e) de formation d'un troisième empilement d'interconnexion (235 ; 301) , revêtant une face du premier empilement d' interconnexion (105) opposée à la cinquième plaquette (221) .
12. Procédé selon la revendication 11, comprenant en outre, postérieurement à l'étape e) , une étape f) de report de la structure comprenant la cinquième plaquette (221) , le premier empilement d'interconnexion (105) , l'empilement actif (103) et le troisième empilement d'interconnexion (235 ; 301) sur une sixième plaquette (151) par collage moléculaire du côté d'une face du troisième empilement d'interconnexion opposée à la deuxième plaquette.
13. Procédé selon l'une quelconque des revendications 1 à
12, dans lequel la première plaquette (101) présente un diamètre égal à environ 150 mm.
14. Procédé selon l'une quelconque des revendications 1 à
13, dans lequel la deuxième plaquette (111) présente un diamètre égal à environ 200 ou 300 mm.
15. Procédé selon l'une quelconque des revendications 1 à
14, dans lequel l'empilement actif (103) est un empilement actif de diode électroluminescente.
16. Procédé selon l'une quelconque des revendications 1 à
15, dans lequel la première plaquette (101) est en saphir ou en un matériau semiconducteur inorganique différent du silicium, de préférence en un matériau semiconducteur III-V
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