WO2024101014A1 - 固体撮像装置 - Google Patents

固体撮像装置 Download PDF

Info

Publication number
WO2024101014A1
WO2024101014A1 PCT/JP2023/034719 JP2023034719W WO2024101014A1 WO 2024101014 A1 WO2024101014 A1 WO 2024101014A1 JP 2023034719 W JP2023034719 W JP 2023034719W WO 2024101014 A1 WO2024101014 A1 WO 2024101014A1
Authority
WO
WIPO (PCT)
Prior art keywords
solid
imaging device
state imaging
region
guard ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2023/034719
Other languages
English (en)
French (fr)
Inventor
康弘 野中
健太郎 秋山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to CN202380066571.2A priority Critical patent/CN119949048A/zh
Publication of WO2024101014A1 publication Critical patent/WO2024101014A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors

Definitions

  • This disclosure relates to a solid-state imaging device.
  • Patent Document 1 discloses a back-illuminated solid-state imaging device.
  • photoelectric conversion units that convert incident light into electric charges are arranged in an imaging region of a semiconductor layer.
  • a lens material or the like is formed with a passivation film interposed therebetween.
  • a guard ring is disposed along the outer periphery of the imaging region and along the inner periphery of the dicing line.
  • the guard ring is formed in a passivation film using a metal material formed in the imaging region.
  • the guard ring is electrically connected to the semiconductor layer, and the potential of the guard ring is fixed. According to the solid-state imaging device configured in this manner, the intrusion of moisture from the dicing line side to the imaging region side can be effectively suppressed or prevented, and therefore moisture resistance can be improved.
  • an n-type semiconductor substrate is used for the semiconductor layer.
  • a p-type semiconductor region (p-type well region) constituting a photoelectric conversion unit is formed in the imaging region of the n-type semiconductor substrate.
  • a p-type carrier region (hole layer) serving as a pinning layer is formed on the light-incident surface of the semiconductor layer from the imaging region to its outer periphery.
  • the guard ring is electrically connected to the n-type semiconductor substrate without the p-type carrier region interposed therebetween.
  • a power supply of 0 V or less is supplied to the p-type semiconductor region, and a power supply of more than 0 V is supplied to the n-type semiconductor substrate. For this reason, it has been desired to effectively suppress or prevent a short circuit between different power supplies with the n-type semiconductor substrate, the guard ring, and the p-type semiconductor region (p-type carrier region) as a short circuit path.
  • the solid-state imaging device includes a semiconductor layer having a first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type opposite to the first conductivity type in an imaging region in which a plurality of first photoelectric conversion elements that convert light into electric charges are arranged, an insulator disposed on a first surface of the semiconductor layer on the light incident side, a first guard ring disposed within the insulator along the outer periphery of the imaging region, formed of a metallic material, and electrically connected to the first semiconductor region of the semiconductor layer, and an isolation insulator disposed in the semiconductor layer along the outer periphery of the imaging region and along the inner periphery of the first guard ring, electrically isolating the first guard ring from the second semiconductor region.
  • the solid-state imaging device is the solid-state imaging device according to the first embodiment, in which a carrier layer of a second conductivity type having a shallower junction depth than the second semiconductor region is formed in the first surface portion of the semiconductor layer between the second semiconductor region and the first guard ring, and the isolation insulator is formed to a depth that at least separates the carrier layer.
  • the isolation insulator is disposed penetrating from the first surface of the semiconductor layer to the second surface opposite the first surface.
  • FIG. 1 is a vertical cross-sectional configuration diagram of a main part of a solid-state imaging device according to a first embodiment of the present disclosure (a cross-sectional view taken along the line AA shown in FIG. 2).
  • FIG. 2 is a plan view showing the overall configuration of the solid-state imaging device shown in FIG.
  • FIG. 3 is an enlarged vertical cross-sectional view of an area B enclosed by a dashed line shown in FIG.
  • FIG. 4 is a vertical cross-sectional view of the essential parts of the solid-state imaging device shown in FIG. 1 during a wafer manufacturing process (before a scribing process).
  • FIG. 1 is a vertical cross-sectional configuration diagram of a main part of a solid-state imaging device according to a first embodiment of the present disclosure (a cross-sectional view taken along the line AA shown in FIG. 2).
  • FIG. 2 is a plan view showing the overall configuration of the solid-state imaging device shown in FIG.
  • FIG. 3 is an enlarged vertical cross-section
  • FIG. 5 is a longitudinal sectional configuration diagram of a main part of a solid-state imaging device according to a second embodiment of the present disclosure, corresponding to FIG. 1 (a sectional view taken along the CC cutting line shown in FIG. 6).
  • FIG. 6 is a plan view showing the overall configuration of the solid-state imaging device shown in FIG. 5 and corresponds to FIG.
  • FIG. 7 is a longitudinal sectional configuration diagram of a main part of a solid-state imaging device according to a third embodiment of the present disclosure, corresponding to FIG. 1 (a sectional view taken along the line DD shown in FIG. 8).
  • FIG. 8 is a plan view showing the overall configuration of the solid-state imaging device shown in FIG. 7 and corresponds to FIG. FIG.
  • FIG. 9 is a longitudinal sectional configuration diagram of a main part of a solid-state imaging device according to a fourth embodiment of the present disclosure, corresponding to FIG. 1 (a sectional view taken along the line E-E shown in FIG. 10).
  • FIG. 10 is a plan view showing the overall configuration of the solid-state imaging device shown in FIG. 9 and corresponds to FIG.
  • FIG. 11 is a longitudinal sectional configuration diagram of a main part of a solid-state imaging device according to a fifth embodiment of the present disclosure, corresponding to FIG. 1 (a sectional view taken along the line FF shown in FIG. 12).
  • FIG. 12 is a plan view showing the overall configuration of the solid-state imaging device shown in FIG. 11 and corresponds to FIG. FIG.
  • FIG. 13 is a vertical cross-sectional configuration diagram of a main part of a solid-state imaging device according to a sixth embodiment of the present disclosure, corresponding to FIG. 1 (a cross-sectional view taken along line GG shown in FIG. 14).
  • FIG. 14 is a plan view showing the overall configuration of the solid-state imaging device shown in FIG. 13 and corresponds to FIG.
  • FIG. 15 is a longitudinal sectional configuration diagram of a main part of a solid-state imaging device according to a seventh embodiment of the present disclosure, corresponding to FIG. 1 (a sectional view taken along the HH cutting line shown in FIG. 16).
  • FIG. 16 is a plan view showing the overall configuration of the solid-state imaging device shown in FIG. 15 and corresponds to FIG.
  • FIG. 17 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 18 is an explanatory diagram showing an example of the installation positions of the outside-of-vehicle information detection unit and the imaging unit.
  • first embodiment a first example in which the present technology is applied to a solid-state imaging device will be described.
  • the solid-state imaging device is a back-illuminated solid-state imaging device.
  • a vertical cross-sectional configuration including a guard ring of the solid-state imaging device, a planar configuration, and a vertical cross-sectional configuration during a manufacturing process will be described.
  • Second Embodiment a second example in which the structure of the guard ring is changed in the solid-state imaging device according to the first embodiment will be described. 3.
  • Third Embodiment in the third embodiment a third example in which the structure of the guard ring is changed in the solid-state imaging device according to the first embodiment will be described. 4.
  • Fourth Embodiment In the fourth embodiment a fourth example will be described in which a first semiconductor element is mounted on the light incident surface side in the solid-state imaging device according to the second embodiment. 5.
  • Fifth Embodiment The fifth embodiment describes a fifth example in which a second semiconductor element is mounted on the side opposite to the light incident surface side in the solid-state imaging device according to the second embodiment. 6.
  • Sixth Embodiment In the sixth embodiment a sixth example will be described in which a third semiconductor element is further mounted on the second semiconductor element in the semiconductor device according to the fifth embodiment. 7.
  • the semiconductor device according to the fifth embodiment further includes two types of photoelectric conversion elements in the imaging region.
  • Application Example to a Mobile Body In this application example, an example in which the present technology is applied to a vehicle control system, which is an example of a mobile body control system, will be described. 9. Other embodiments
  • a solid-state imaging device 1 according to a first embodiment of the present disclosure will be described with reference to FIGS.
  • the arrow X direction shown as appropriate in the figure indicates one planar direction of the solid-state imaging device 1 placed on a flat surface for convenience.
  • the arrow Y direction indicates another planar direction perpendicular to the arrow X direction.
  • the arrow Z direction indicates an upward direction perpendicular to the arrow X and arrow Y directions.
  • the arrow X direction, the arrow Y direction, and the arrow Z direction exactly coincide with the X-axis direction, the Y-axis direction, and the Z-axis direction, respectively, of a three-dimensional coordinate system. Note that these directions are shown to facilitate understanding of the description, and are not intended to limit the directions of the present technology.
  • FIG. 1 shows an example of a vertical cross-sectional configuration of the peripheral region of the solid-state imaging device 1 according to the first embodiment.
  • Fig. 2 shows an example of an overall planar configuration of the solid-state imaging device 1 shown in Fig. 1.
  • Fig. 3 shows an example of an enlarged vertical cross-sectional configuration of a main part shown in Fig. 1.
  • Fig. 4 shows an example of a vertical cross-sectional configuration of the peripheral region during the manufacturing process of the solid-state imaging device 1 (before the dicing process of the semiconductor wafer).
  • the solid-state imaging device 1 is a back-illuminated solid-state imaging device. More specifically, the solid-state imaging device 1 is constructed as a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the solid-state imaging device 1 includes a semiconductor layer 2, an insulator 4, a first guard ring 5, and an isolation insulator 26 as main components. The details will be explained below.
  • the solid-state imaging device 1 includes a semiconductor layer 2.
  • the semiconductor layer 2 is formed of, for example, a single crystal silicon (Si) substrate.
  • the semiconductor layer 2 is formed of, for example, an n-type semiconductor substrate having a low impurity density as a first conductivity type.
  • the semiconductor layer 2 is formed in a rectangular shape when viewed in the direction of the arrow Z (hereinafter simply referred to as "in a plan view").
  • the planar shape of the semiconductor layer 2 is formed in a rectangular shape.
  • the solid-state imaging device 1 as the final product is formed in a planar shape that is substantially the same as the planar shape of the semiconductor layer 2.
  • An imaging area IA is disposed in the center of the solid-state imaging device 1.
  • the imaging area IA occupies most of the solid-state imaging device 1, and is formed in a similar shape to, but slightly smaller than, the planar shape of the semiconductor layer 2 in a plan view.
  • a plurality of first photoelectric conversion elements PE1 that convert light into electric charges are arranged in the semiconductor layer 2.
  • the plurality of first photoelectric conversion elements PE1 are regularly arranged in each of the directions of the arrow X and the arrow Y.
  • the first photoelectric conversion element PE1 is formed, for example, by a photodiode.
  • a p-type semiconductor region (p-type well region) 22 constituting the photodiode is formed in the imaging area IA.
  • the p-type semiconductor region 22 is of a second conductivity type opposite to the first conductivity type.
  • the p-type semiconductor region 22, the p-type well region, or a carrier region 23 described later corresponds to a "second semiconductor region of the second conductivity type" according to the present technology.
  • a power supply VSS is supplied to the p-type semiconductor region 22 during standby of the solid-state imaging device 1.
  • a power supply of, for example, 0 V or less is used as the power supply VSS.
  • a guard ring area GA is disposed around the outer periphery of the imaging area IA.
  • the guard ring area GA is formed along each side of the planar rectangular shape at the outermost edge of the semiconductor layer 2.
  • the guard ring area GA is formed in a rectangular ring shape in a planar view.
  • the guard ring area GA is disposed along the outer periphery of the imaging area IA, and is also disposed along the inner periphery of the scribe area SA that exists during the manufacturing process of the solid-state imaging device 1.
  • the semiconductor layer 2 is in the state of a semiconductor wafer SW before the scribing process (before the dicing process).
  • a plurality of solid-state imaging devices 1 are formed in the semiconductor layer 2 with scribe areas SA interposed therebetween. For example, in the state of the semiconductor wafer SW, electrical characteristics of the plurality of solid-state imaging devices 1 are inspected. After that, the semiconductor layer 2 is cut in the scribe areas SA and separated into individual solid-state imaging devices 1 as dies or semiconductor chips.
  • an n-type semiconductor region (n-type well region) 21 is disposed in the semiconductor layer 2.
  • the n-type semiconductor region 21 is formed to have the same conductivity type as the semiconductor layer 2, but is formed to have a higher impurity density than the impurity density of the semiconductor layer 2.
  • the n-type semiconductor region 21 or the n-type semiconductor substrate corresponds to a "first semiconductor region on the first conductive side" according to the present technology.
  • a power supply VDD is supplied to the n-type semiconductor region 21 during standby of the solid-state imaging device 1.
  • a power supply exceeding 0 [V] for example, is used as the power supply VDD.
  • the components such as the first guard ring 5 disposed in the guard ring area GA will be described later.
  • a pinning film (charge fixing film) 3 is disposed on the first surface 2A, which is the light incident side of the semiconductor layer 2, from the imaging area IA to the guard ring area GA.
  • a carrier region (carrier accumulation region) 23 is formed in the portion of the first surface 2A of the semiconductor layer 2 that contacts the pinning film 3.
  • the pinning film 3 is made of one or more metal oxide materials selected from, for example, hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), and tantalum oxide (Ta 2 O 5 ).
  • the carrier region 23 is electrically connected to the p-type semiconductor region 22 formed in the imaging region IA of the semiconductor layer 2, and extends across the guard ring region GA.
  • the carrier region 23 is a hole accumulation region here.
  • the junction depth of the carrier region 23 is shallower than the junction depth of the p-type semiconductor region 22.
  • the impurity density of the carrier region 23 is higher than the impurity density of the p-type semiconductor region 22.
  • the insulator 4 is disposed on the first surface 2A of the semiconductor layer 2 with the pinning film 3 interposed therebetween.
  • the insulator 4 is actually formed of a plurality of insulating layers.
  • the insulator 4 is used as an interlayer insulating film or a passivation film that provides insulation and isolation between the wiring 41, the metal layer 42, the metal layer 43, etc.
  • the insulator 4 is used as a waveguide that guides incident light to the first photoelectric conversion element PE1 in the imaging area IA, and also constitutes a wiring layer.
  • the insulator 4 is made of an insulating material such as silicon oxide (SiO 2 ).
  • the metal layers 42 and 43 shown in Fig. 2 are disposed in the peripheral region of the imaging region IA, closer to the inner periphery than the guard ring region GA.
  • the metal layer 43 is formed in contact with the metal layer 42 and is electrically connected to the metal layer 42.
  • the metal layers 42 and 43 are used as connection terminals CP.
  • the connection terminals CP are used, for example, when mounting the first semiconductor element 31 of the solid-state imaging device 1 according to the fourth embodiment described later (see Figs. 9 and 10).
  • the metal layer 42 is made of a metal material such as cobalt (Co), and the metal layer 43 is made of a metal material such as copper (Cu).
  • the wiring 41 is formed in contact with the metal layer 42 and is electrically connected to the wiring 41.
  • the wiring 41 has a through-wire that penetrates the semiconductor layer 2 in the thickness direction, and is connected to a pixel circuit PC disposed on the second surface 2B side of the semiconductor layer 2.
  • the wiring 41 is made of a metal material such as Cu.
  • the pixel P includes a first photoelectric conversion element PE1, an optical filter 8, and an optical lens 9 as main components.
  • the optical filter 8 is disposed on the first surface 2A side of the semiconductor layer 2 with an insulator 4, an insulating film 6, and a protective film 7 interposed therebetween.
  • the optical filter 8 includes, for example, color filters of a total of three colors, each of which has a different color for each pixel P. That is, the optical filter 8 includes a red light filter that transmits light in the red light band, a green light filter that transmits light in the green light band, and a blue light filter that transmits light in the blue light band.
  • the optical filter 8 is formed, for example, from a resin material containing a dye.
  • the insulating film 6 is made of an insulating material such as silicon nitride (SiN), and the protective film 7 is made of an insulating material such as SiO2 .
  • the optical lens 9 is disposed on the opposite side of the optical filter 8 to the first photoelectric conversion element PE1. In other words, the optical lens 9 is disposed on the light incident side of the optical filter 8. Although not shown in a plan view, the optical lens 9 is formed in a circular shape for each pixel P. Moreover, when viewed in the direction of the arrow Y for each pixel P (hereinafter referred to as "in a side view"), the optical lens 9 is formed in a curved shape that curves toward the light incident side and collects incident light at the first photoelectric conversion element PE1.
  • the optical lens 9 is formed as a so-called on-chip lens, and is formed for each pixel P or integrally across a plurality of pixels P.
  • the optical lens 9 is formed of, for example, a transparent resin material.
  • inter-pixel separators 53 are disposed between the pixels P.
  • the inter-pixel separators 53 are formed on the opposite side of the pinning film 3 from the semiconductor layer 2, and are formed as light shields that optically separate the pixels P.
  • the inter-pixel separators 53 are made of a metal material such as tungsten (W) that has excellent light shielding properties.
  • a pixel circuit PC is electrically connected to one pixel P or to a plurality of pixels P via a transfer transistor (not shown).
  • the pixel circuit PC is configured to include a plurality of transistors.
  • the pixel circuit PC includes transistors used as a reset transistor, an amplifier transistor, a select transistor, etc.
  • the pixel circuit PC includes a transfer transistor and is formed of, for example, an n-channel conductive insulated gate field effect transistor (IGFET).
  • IGFET n-channel conductive insulated gate field effect transistor
  • the wiring layer 10 is disposed on the second surface 2B side of the semiconductor layer 2 so as to cover the pixel circuits PC.
  • the wiring layer 10 for example, multiple layers of wiring 101 that connect between multiple transistors that configure the pixel circuits PC are formed.
  • the wiring 101 is made of a metal wiring material such as copper (Cu).
  • Cu copper
  • an insulator 103 is formed between the wirings 101 of the multiple layers.
  • the insulator 103 is actually formed of a multiple-layer insulating film.
  • the insulator 103 is formed of, for example, SiO2 .
  • the pixel circuits PC and their connections are disposed on the second surface 2B side of the semiconductor layer 2.
  • an optical lens 9, an optical filter 8, and a first photoelectric conversion element PE1 are disposed, and a structure that does not block incident light is adopted.
  • the solid-state imaging device 1 is constructed as a back-illuminated solid-state imaging device.
  • the solid-state imaging device 1 includes, in addition to the first guard ring 5, the second guard ring 25 and the third guard rings 11 to 13. First, the second guard ring 25 will be described.
  • the second guard ring 25 is disposed in the semiconductor layer 2 along the outer periphery of the first guard ring 5. To explain in more detail, the second guard ring 25 is disposed further adjacent to the scribe area SA along the inner periphery of the scribe area SA.
  • the second guard ring 25 is configured to include a through groove 251 and a buried insulator 252.
  • the through groove 251 is formed as a groove that extends in both the direction of the arrow X and the direction of the arrow Y along the outer periphery of the first guard ring 5 and surrounds the imaging area IA and has no terminal end.
  • the through groove 251 is formed as a through groove that penetrates the semiconductor layer 2 in the thickness direction from the first surface 2A to the second surface 2B of the semiconductor layer 2.
  • the groove width of the through groove 251 is, for example, not less than 0.1 ⁇ m and not more than 0.5 ⁇ m.
  • the embedded insulator 252 is embedded in the through groove 251.
  • the embedded insulator 252 is formed of an inorganic insulating material such as SiO2 or SiN. In the region where the second guard ring 25 is disposed, the pinning film 3, the insulator 4, the insulating film 6 and the protective film 7 are removed before the dicing step and do not exist in the final product.
  • the second guard ring 25 configured in this manner, chipping, in which the dicing end surface breaks off during the dicing process, can be effectively suppressed or prevented. Also, by providing the second guard ring 25, it is possible to effectively suppress or prevent moisture from penetrating along the first surface 2A of the semiconductor layer 2. Furthermore, by providing the second guard ring 25, it is possible to electrically separate the semiconductor layer 2 on the scribe area SA side from the semiconductor layer 2 on the imaging area IA side, with the second guard ring 25 as a boundary.
  • Third guard ring 11 to third guard ring 13 are sequentially disposed in guard ring area GA, from scribe area SA to imaging area IA, on wiring layer 10. Each of third guard ring 11 to third guard ring 13 is disposed along the outer periphery of imaging area IA.
  • the third guard ring 11 is disposed closest to the scribe area SA in the wiring layer 10.
  • the third guard ring 11 is formed by stacking the multiple layers of wiring 101 and wiring 102 disposed in the imaging area IA in the thickness direction of the wiring layer 10, using each of the multiple layers of wiring 101 and wiring 102.
  • the wiring 102 is made of a metal wiring material such as an aluminum (Al)-Cu alloy.
  • Al aluminum
  • the third guard ring 12 is disposed along the inner periphery of the third guard ring 11 in the wiring layer 10. Like the third guard ring 11, the third guard ring 12 is formed by stacking the multiple layers of wiring 101 and wiring 102 disposed in the imaging area IA in the thickness direction of the wiring layer 10 using each of the multiple layers of wiring 101 and wiring 102.
  • the third guard ring 13 is disposed in the wiring layer 10 along the inner periphery of the third guard ring 12, closest to the imaging area IA. Similar to the third guard ring 11, the third guard ring 13 is formed by stacking the multiple layers of wiring 101 and wiring 102 disposed in the imaging area IA in the thickness direction of the wiring layer 10 using each of the multiple layers of wiring 101 and wiring 102.
  • the third guard ring 11 By providing the third guard ring 11 to the third guard ring 13 configured in this manner, it is possible to effectively suppress or prevent moisture from penetrating into the imaging area IA side, particularly through the wiring layer 10.
  • the first guard ring 5 is disposed within the insulator 4 along the outer periphery of the imaging area IA. To explain in detail, the first guard ring 5 is disposed closer to the imaging area IA than the second guard ring 25, the third guard ring 11, and the third guard ring 12, and is disposed in an equivalent area to the third guard ring 13.
  • the first guard ring 5 is constructed including a first metal layer 51 and a second metal layer 52.
  • the first metal layer 51 is formed on the opposite side of the pinning film 3 to the semiconductor layer 2, utilizing the inter-pixel separator 53. Since the inter-pixel separator 53 is utilized in the first metal layer 51, the first metal layer 51 is formed of a metal material such as W. A part of the first metal layer 51 is electrically connected to the n-type semiconductor substrate, which is the semiconductor layer 2, through a connection hole (not shown) formed in the pinning film 3 (see FIG. 3 in particular). In the connection region between the first metal layer 51 and the semiconductor layer 2, the pinning film 3 has been removed, and therefore the carrier region 23 is not formed.
  • the second metal layer 52 is disposed within the insulator 4, is connected to the first metal layer 51, and extends in the thickness direction of the insulator 4.
  • the second metal layer 52 is formed from the same metal material as the first metal layer 51.
  • the first guard ring 5 configured in this manner, it is possible to effectively suppress or prevent moisture from penetrating into the imaging area IA, particularly through the insulator 4 and the interface between the insulator 4 and the semiconductor layer 2.
  • the isolation insulator 26 is disposed in the semiconductor layer 2 along the outer periphery of the imaging area IA and along the inner periphery of the first guard ring 5.
  • the depth of the isolation insulator 26 from the first surface 2A is formed to a depth that at least divides the carrier region 23. In other words, the depth of the isolation insulator 26 is formed to be the same as or deeper than the pn junction depth between the carrier region 23 and the n-type semiconductor substrate of the semiconductor layer 2.
  • the isolation insulator 26 is configured to include a through groove 261 and a buried insulator 262 .
  • the through groove 261 is formed as a groove that extends in both the direction of the arrow X and the direction of the arrow Y along the inner periphery of the first guard ring 5 and surrounds the imaging area IA and has no terminal end.
  • the through groove 261 is formed as a through groove that penetrates the semiconductor layer 2 in the thickness direction from the first surface 2A to the second surface 2B of the semiconductor layer 2.
  • the groove width of the through groove 261 is, for example, not less than 0.1 ⁇ m and not more than 0.5 ⁇ m.
  • the through groove 261 is formed to have the same or substantially the same groove width from the first surface 2A to the second surface 2B of the semiconductor layer 2. That is, the cross-sectional shape of the isolation insulator 26 is formed to be rectangular, specifically, rectangular parallelepiped, in side view. In the present technology, the through groove 261 may be formed to have a groove width that is linearly or stepwise reduced from the first surface 2A to the second surface 2B of the semiconductor layer 2. The cross-sectional shape of the isolation insulator 26 thus formed is formed to be an inverted trapezoid in side view.
  • the embedded insulator 262 is embedded in the through groove 261.
  • the embedded insulator 262 is formed of an inorganic insulating material such as SiO2 or SiN.
  • isolation insulator 26 is formed to have the same cross-sectional structure as second guard ring 25.
  • isolation insulator 26 is formed in the same manufacturing process as the manufacturing process for forming second guard ring 25.
  • the groove width of the through groove 261 of the isolation insulator 26 may be different from the groove width of the through groove 251 of the second guard ring 25 .
  • a solid-state imaging device 1 includes a semiconductor layer 2, an insulator 4, a first guard ring 5, and an isolation insulator .
  • the semiconductor layer 2 has an n-type semiconductor region (first semiconductor region) 21 of a first conductivity type, and also has a p-type semiconductor region (second semiconductor region) 22 of a second conductivity type opposite to the first conductivity type in an imaging area IA in which a plurality of first photoelectric conversion elements PE1 that convert light into electric charges are arranged.
  • the insulator 4 is disposed on a first surface 2A on the light incident side of the semiconductor layer 2.
  • the first guard ring 5 is disposed within the insulator 4 along the outer periphery of the imaging area IA.
  • the first guard ring 5 is formed of a metal material and is electrically connected to the n-type semiconductor region 21 of the semiconductor layer 2.
  • the isolation insulator 26 is disposed in the semiconductor layer 2 along the outer periphery of the imaging area IA and along the inner periphery of the first guard ring 5. The isolation insulator 26 electrically isolates the first guard ring 5 from the p-type semiconductor region 22.
  • a power supply VSS of 0 V or less is supplied to the p-type semiconductor region 22, and a power supply VDD of more than 0 V is supplied to the n-type semiconductor region (n-type semiconductor substrate) 21.
  • the isolation insulator 26 is disposed between the imaging region IA and the first guard ring 5, and electrically isolates the first guard ring 5 from the p-type semiconductor region 22. This makes it possible to effectively suppress or prevent a short circuit between different power supplies (VSS-VDD) with the n-type semiconductor region 21, the first guard ring 5, and the p-type semiconductor region 22 as a short circuit path.
  • a carrier region 23 of the second conductivity type is formed in the first surface 2A of the semiconductor layer 2 between the p-type semiconductor region 22 and the first guard ring 5.
  • the carrier region 23 has a junction depth shallower than that of the p-type semiconductor region 22.
  • the isolation insulator 26 is formed to a depth that at least divides the carrier region 23. For this reason, the isolation insulator 26 can electrically isolate the first guard ring 5 from the p-type semiconductor region 22. Therefore, it is possible to effectively suppress or prevent a short circuit between different power supplies with the n-type semiconductor region 21, the first guard ring 5, and the p-type semiconductor region 22 as a short circuit path.
  • the isolation insulator 26 is disposed penetrating from the first surface 2A of the semiconductor layer 2 to the second surface 2B opposite to the first surface 2A. For this reason, the isolation insulator 26 can electrically and physically isolate the first guard ring 5 from the p-type semiconductor region 22. Therefore, it is possible to effectively suppress or prevent a short circuit between different power supplies with the n-type semiconductor region 21, the first guard ring 5, and the p-type semiconductor region 22 as a short circuit path.
  • the solid-state imaging device 1 further includes a second guard ring 25.
  • the second guard ring 25 is disposed in the semiconductor layer 2 along the outer periphery of the first guard ring 5.
  • the second guard ring 25 is disposed along the inner periphery of the scribe area SA.
  • the second guard ring 25 is disposed penetrating the semiconductor layer 2 from the first surface 2A to the second surface 2B.
  • the isolation insulator 26 is formed to have the same cross-sectional structure as the second guard ring 25 . Therefore, since the isolation insulator 26 is formed by utilizing the second guard ring 25, the isolation insulator 26 can be easily formed.
  • the isolation insulator 26 is formed in the same manufacturing process as the process for forming the second guard ring 25 of the solid-state imaging device 1. Therefore, the number of manufacturing processes for the solid-state imaging device 1 can be reduced compared to the case where the isolation insulator 26 is formed in a separate process from the process for forming the second guard ring 25.
  • the first guard ring 5 is formed to include W. Since W is used for the inter-pixel separator 53 in the imaging area IA, the first guard ring 5 can be easily formed. In other words, since the first guard ring 5 is formed by utilizing the process for forming the inter-pixel separator 53, the number of manufacturing processes for the solid-state imaging device 1 can be reduced.
  • the isolation insulator 26 is formed containing at least one type of inorganic insulating material selected from SiO2 and SiN. Since the inorganic insulating material is a highly reliable insulating material in semiconductor technology, the isolation insulator 26 can be easily formed.
  • the solid-state imaging device 1 includes a pixel P in which an optical filter 8 and an optical lens 9 are sequentially arranged with an insulator 4 interposed between the first surface 2A of the semiconductor layer 2 in a region corresponding to the first photoelectric conversion element PE1.
  • the solid-state imaging device 1 includes a pixel circuit PC that processes charges transferred from the first photoelectric conversion element PE1 on the second surface 2B side opposite to the first surface 2A of the semiconductor layer 2.
  • the solid-state imaging device 1 has a back-illuminated structure. Therefore, in the back-illuminated solid-state imaging device 1, a short circuit between different power sources with the n-type semiconductor region 21, the first guard ring 5, and the p-type semiconductor region 22 as a short circuit path can be effectively suppressed or prevented.
  • Second embodiment> A solid-state imaging device 1 according to a second embodiment of the present disclosure will be described with reference to FIGS.
  • components that are the same or substantially the same as the components of the solid-state imaging device 1 of the first embodiment are given the same symbols, and duplicated explanations are omitted.
  • FIG. 5 shows an example of a vertical cross-sectional configuration of a peripheral region of the solid-state imaging device 1 according to the second embodiment.
  • Fig. 6 shows an example of an overall planar configuration of the solid-state imaging device 1 shown in Fig. 5.
  • Second guard ring 27 As shown in Figures 5 and 6, in the solid-state imaging device 1 of the second embodiment, in the solid-state imaging device 1 of the first embodiment, a plurality of second guard rings 25 and second guard rings 27 are arranged in the semiconductor layer 2 along the outer periphery of the first guard ring 5.
  • the second guard ring 25 is disposed adjacent to the scribe area SA and along the inner periphery of the scribe area SA.
  • the second guard ring 27 is disposed along the inner periphery of the second guard ring 25.
  • the second guard ring 27 is disposed within the insulator 4, and is configured to include a through groove 271 and a buried insulator 272.
  • the through groove 271 is formed as a groove that extends in both the directions of the arrow X and the arrow Y along the outer periphery of the first guard ring 5 and surrounds the imaging area IA and has no terminal end.
  • the through groove 271 is formed as a through groove that penetrates the semiconductor layer 2 in the thickness direction from the first surface 2A to the second surface 2B of the semiconductor layer 2.
  • the embedded insulator 272 is embedded in the through groove 271.
  • the embedded insulator 272 is made of an inorganic insulating material. That is, second guard ring 27 is formed to have the same or substantially the same vertical cross-sectional structure as second guard ring 25 .
  • the second guard ring 25 and the second guard ring 27 configured in this manner, chipping can be more effectively suppressed or prevented. Also, by providing the second guard ring 25 and the second guard ring 27, it is possible to more effectively suppress or prevent moisture from penetrating through the first surface 2A of the semiconductor layer 2. Furthermore, by providing the second guard ring 25 and the second guard ring 27, it is possible to electrically separate the semiconductor layer 2 on the scribe area SA side from the semiconductor layer 2 on the imaging area IA side, with these as a boundary.
  • the second guard ring 27 may be used as a guard ring that surrounds the outer periphery of the connection terminal CP.
  • the isolation insulator 26 includes a groove 263 and a buried insulator 262. This will be described in detail.
  • the groove 263 is formed as a groove that extends in both the arrow X direction and the arrow Y direction along the inner periphery of the first guard ring 5 and surrounds the imaging area IA without an end.
  • the groove 263 is dug in the thickness direction of the semiconductor layer 2 from the first surface 2A toward the second surface 2B of the semiconductor layer 2, and does not penetrate to the second surface 2B.
  • the depth of the groove 263 from the first surface 2A is formed to a depth that at least divides the carrier region 23.
  • the depth of the isolation insulator 26 is formed to be the same as or deeper than the pn junction depth between the carrier region 23 and the n-type semiconductor substrate of the semiconductor layer 2.
  • the embedded insulator 262 is embedded in the groove 263.
  • the embedded insulator 262 is made of an inorganic insulating material, similar to the embedded insulator 262 of the solid-state imaging device 1 according to the first embodiment.
  • the groove 263 is formed with the same or substantially the same groove width from the first surface 2A toward the second surface 2B of the semiconductor layer 2. That is, the cross-sectional shape of the isolation insulator 26 is formed in a rectangular shape, specifically a rectangular parallelepiped shape, in a side view. In this technology, the groove 263 may be formed with a groove width that is linearly or stepwise reduced from the first surface 2A toward the second surface 2B of the semiconductor layer 2. The cross-sectional shape of the isolation insulator 26 formed in this way is formed in an inverted trapezoid shape in a side view.
  • the components other than those described above are the same as or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment described above.
  • FIG. 7 shows an example of a vertical cross-sectional configuration of a peripheral region of the solid-state imaging device 1 according to the third embodiment.
  • Fig. 8 shows an example of an overall planar configuration of the solid-state imaging device 1 shown in Fig. 7.
  • the solid-state imaging device 1 according to the third embodiment includes components that combine the solid-state imaging device 1 according to the first embodiment and the solid-state imaging device 1 according to the second embodiment.
  • a plurality of second guard rings 25 and second guard rings 27 are disposed in the semiconductor layer 2 along the outer periphery of the first guard ring 5 .
  • an isolation insulator 26 is disposed in the semiconductor layer 2 along the inner periphery of the first guard ring 5.
  • the isolation insulator 26 is configured to include a through groove 261 and an embedded insulator 262, similar to the isolation insulator 26 of the solid-state imaging device 1 according to the first embodiment.
  • the isolation insulator 26 is formed with a vertical cross-sectional structure that is the same as, or substantially the same as, the vertical cross-sectional structure of the second guard ring 25.
  • the components other than those described above are the same as or substantially the same as the components of the solid-state imaging device 1 according to the first or second embodiment described above.
  • FIG. 9 shows an example of a vertical cross-sectional configuration of a peripheral region of the solid-state imaging device 1 according to the fourth embodiment.
  • Fig. 10 shows an example of an overall planar configuration of the solid-state imaging device 1 shown in Fig. 9.
  • a first semiconductor element 31 is mounted on the first surface 2A of the semiconductor layer 2 at the outer periphery of the imaging area IA, with an insulator 4 interposed therebetween. A detailed description will be given.
  • the first semiconductor element 31 has a rectangular planar shape in plan view.
  • the planar area (planar size) of the first semiconductor element 31 is smaller than the planar area (planar size) of the semiconductor layer 2 on which the first semiconductor element 31 is mounted.
  • a total of two first semiconductor elements 31 are mounted along each of two sides of the rectangular semiconductor layer 2 that face each other in the direction of the arrow Y. Since such a layout is adopted, the first semiconductor element 31 is formed in a rectangular shape with the direction of the arrow X as the longitudinal direction in a plan view.
  • the number of first semiconductor elements 31 is not limited to two, and one or three or more may be mounted.
  • the first semiconductor element 31 (its terminals, not shown and not referenced) is electrically and mechanically connected to a connection terminal CP disposed on the first surface 2A side of the semiconductor layer 2.
  • a bump electrode 301 is used for this connection.
  • a microbump electrode is used as the bump electrode 301 here.
  • a Sn-based solder such as a tin (Sn)-silver (Ag) alloy is used for the bump electrode 301.
  • the mounting method of the first semiconductor element 31 may be either a face-up method or a face-down method.
  • the first semiconductor element 31 is equipped with a circuit (not shown) that is electrically connected to the pixel circuit PC.
  • the circuit comprises one or more logic circuits that constitute the peripheral circuitry of the back-illuminated solid-state imaging device 1, for example, selected from a vertical drive circuit, a column signal processing circuit, a horizontal drive circuit, an output circuit, and a control circuit.
  • the circuit is constructed to include transistors, resistors, capacitors, etc., similar to the pixel circuit PC.
  • two first semiconductor elements 31 are mounted, and therefore the logic circuit that constitutes the peripheral circuit is divided and mounted on the circuits of the two first semiconductor elements 31. Also, a part of the logic circuit of the peripheral circuit may be mounted on the circuit of one of the two first semiconductor elements 31, and the other part of the logic circuit of the peripheral circuit may be mounted on the circuit of the other first semiconductor element 31.
  • control circuit receives an input clock and data commanding the operating mode, etc., and outputs data such as internal information of the solid-state imaging device.
  • control circuit generates clock signals and control signals that serve as the basis for the operation of the vertical drive circuit, column signal processing circuit, horizontal drive circuit, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock. These signals are then input to the vertical drive circuit, column signal processing circuit, horizontal drive circuit, etc.
  • the vertical drive circuit is composed of, for example, a shift register.
  • the vertical drive circuit selects a pixel drive wiring and supplies a pulse to the selected pixel drive wiring to drive the pixel P.
  • the pixels P are driven in row units. That is, the vertical drive circuit selects and scans each pixel P in the imaging area IA in the vertical direction in sequence in row units.
  • a signal charge generated in the first photoelectric conversion element PE1 of each pixel P according to the amount of incident light received is supplied to the column signal processing circuit as a pixel signal through the vertical signal line.
  • the column signal processing circuit is arranged, for example, for each column of pixels P.
  • signal processing such as noise removal is performed for each pixel column on the signals output from one row of pixels P. That is, the column signal processing circuit performs signal processing such as CDS (Correlated Double Sampling) that removes fixed pattern noise specific to the pixels P, signal amplification, AD conversion, etc.
  • a horizontal selection switch (not shown) is connected between the output stage of the column signal processing circuit and the horizontal signal line.
  • the horizontal drive circuit is composed of, for example, a shift register.
  • the horizontal drive circuit sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits in turn, and outputs pixel signals from each of the column signal processing circuits to the horizontal signal line.
  • the output circuit processes the signals sequentially supplied from each of the column signal processing circuits through the horizontal signal line and outputs the processed signals.
  • the output circuit may perform only buffering, black level adjustment, column variation correction, various digital signal processing, etc.
  • the logic circuit also includes input/output terminals (not shown) for transmitting and receiving signals between the solid-state imaging device 1 and the outside.
  • a memory circuit may be mounted on at least a portion of the circuit of the first semiconductor element 31.
  • the memory circuit may be used, for example, as a shift register.
  • the components other than those described above are the same as or substantially the same as the components of the solid-state imaging device 1 according to the second embodiment described above.
  • a first semiconductor element 31 is mounted on the first surface 2A side of the semiconductor layer 2 around the outer periphery of the imaging area IA.
  • the first semiconductor element 31 has a circuit mounted thereon that is electrically connected to the pixel circuit PC. This makes it possible to improve the packaging density in the thickness direction of the first semiconductor element 31, thereby enabling the imaging area IA to be enlarged while improving the packaging density of the peripheral circuits including the circuit.
  • the planar area of the first semiconductor element 31 is smaller than the planar area of the semiconductor layer 2 when viewed in the thickness direction of the semiconductor layer 2, as shown in FIGS. This allows the imaging area IA of the solid-state imaging device 1 to be further enlarged.
  • the first semiconductor element 31 is mounted on the semiconductor layer 2 via bump electrodes 301.
  • the first semiconductor element 31 is mounted using the bump electrodes 301, so the area required for mounting can be reduced compared to mounting using, for example, a bonding wire method. This makes it possible to increase the mounting density of the peripheral circuits, including the circuit, while expanding the imaging area IA.
  • FIG. 11 shows an example of a vertical cross-sectional configuration of a peripheral region of a solid-state imaging device 1 according to the fifth embodiment.
  • Fig. 12 shows an example of an overall planar configuration of the solid-state imaging device 1 shown in Fig. 11.
  • the solid-state imaging device 1 according to the fifth embodiment is an application example of the solid-state imaging device 1 according to the fourth embodiment.
  • a second semiconductor element 32 is mounted on the second surface 2B of the semiconductor layer 2 in an area overlapping the imaging area IA.
  • the second semiconductor element 32 is configured to include a semiconductor layer (semiconductor substrate) 321 and a wiring layer 322. Furthermore, the second semiconductor element 32 is equipped with a circuit (not shown) that is similar to the circuit mounted on the first semiconductor element 31 of the solid-state imaging device 1 according to the fourth embodiment. In other words, the circuit is electrically connected to the pixel circuit PC.
  • a circuit (not shown) is formed on the pixel circuit PC side of the semiconductor layer 321.
  • a plurality of layers of wiring 323 are arranged in the wiring layer 322.
  • a terminal 324 is arranged in the uppermost layer of the wiring layer 322 in the arrow Z direction.
  • the terminal 324 is formed of a wiring material such as Cu.
  • an insulator 325 is formed to electrically separate the multiple layers of wiring 323, terminals 324, and the like.
  • a terminal 104 is disposed on the uppermost layer of the wiring layer 10 on the semiconductor layer 2 side, on the side of the second semiconductor element 32.
  • the terminal 104 is formed of a wiring material such as Cu.
  • a terminal 324 of the second semiconductor element 32 is joined to this terminal 104, so that the second semiconductor element 32 is mounted and the circuit of the second semiconductor element 32 is electrically connected to the pixel circuit.
  • the joining between the terminal 104 and the terminal 324 is a so-called Cu-Cu joining.
  • the components other than those described above are the same as or substantially the same as the components of the solid-state imaging device 1 according to the fourth embodiment described above.
  • a second semiconductor element 32 is mounted on the second surface 2B side of the semiconductor layer 2 in an area overlapping the imaging area IA.
  • the second semiconductor element 32 has a circuit mounted thereon that is electrically connected to the pixel circuit PC. Therefore, the imaging area IA can be enlarged while improving the packaging density of the peripheral circuits including the circuit.
  • FIG. 13 shows an example of a vertical cross-sectional configuration of a peripheral region of the solid-state imaging device 1 according to the sixth embodiment.
  • Fig. 14 shows an example of an overall planar configuration of the solid-state imaging device 1 shown in Fig. 13.
  • the solid-state imaging device 1 according to the sixth embodiment is an application example of the solid-state imaging device 1 according to the fifth embodiment.
  • a third semiconductor element 33 is further mounted on the second semiconductor element 32.
  • the third semiconductor element 33 is mounted on the opposite side of the second semiconductor element 32 to the semiconductor layer 2. In other words, the second semiconductor element 32 and the third semiconductor element 33 are sequentially stacked and mounted on the semiconductor layer 2.
  • the third semiconductor element 33 is configured to include a semiconductor layer (semiconductor substrate) 331 and a wiring layer 332.
  • the specific structure of the wiring layer 322 is the same or substantially the same as the structure of the wiring layer 322, so a description thereof will be omitted here.
  • the third semiconductor element 33 is also equipped with a circuit (not shown) similar to the circuit mounted on the first semiconductor element 31 of the solid-state imaging device 1 according to the fourth embodiment. That is, the circuit is electrically connected to the pixel circuit PC.
  • the logic circuit constituting the peripheral circuit is divided and mounted on each of the circuits of the second semiconductor element 32 and the third semiconductor element 33. Also, a part of the logic circuit of the peripheral circuit may be mounted on the circuit of the second semiconductor element 32, and the other part of the logic circuit of the peripheral circuit may be mounted on the circuit of the third semiconductor element 33.
  • the circuit of the second semiconductor element 32 and the circuit of the third semiconductor element are electrically connected to each other via through-wiring that penetrates the semiconductor layer 321 of the second semiconductor element 32 in the thickness direction.
  • a logic circuit may be mounted on the second semiconductor element 32 and a memory circuit may be mounted on the third semiconductor element 33 .
  • the components other than those described above are the same as or substantially the same as the components of the solid-state imaging device 1 according to the fifth embodiment described above.
  • a third semiconductor element 33 is mounted on the second semiconductor element 32.
  • the third semiconductor element 33 has a circuit mounted thereon that is electrically connected to the pixel circuit PC. Therefore, the imaging area IA can be enlarged while still further improving the packaging density of the peripheral circuits including the circuit.
  • FIG. 15 shows an example of a vertical cross-sectional configuration of a peripheral region of the solid-state imaging device 1 according to the seventh embodiment.
  • Fig. 16 shows an example of an overall planar configuration of the solid-state imaging device 1 shown in Fig. 15.
  • the solid-state imaging device 1 according to the seventh embodiment is an application example of the solid-state imaging device 1 according to the fifth embodiment.
  • the solid-state imaging device 1 further includes, in addition to the first photoelectric conversion element PE1, a second photoelectric conversion element PE2 between the first photoelectric conversion element PE1 and the optical filter 8 in the insulator 4.
  • the second photoelectric conversion element PE2 is formed by sequentially stacking a first electrode 45, a photoelectric conversion layer 46, and a second electrode 47 in the direction of the arrow Z.
  • the first electrode 45 is disposed for each pixel P, and is made of, for example, a transparent electrode material.
  • the photoelectric conversion layer 46 converts incident light into electric charges.
  • the photoelectric conversion layer 46 is made of, for example, an organic photoelectric conversion material. That is, here, the second photoelectric conversion element PE2 is an organic photoelectric conversion element.
  • the second electrodes 47 are disposed for each of the plurality of pixels P, and are formed of, for example, a transparent electrode material.
  • a charge storage and transfer layer may be disposed between the first electrode 45 and the photoelectric conversion layer 46.
  • the charge transfer and storage layer is formed of, for example, an oxide semiconductor material.
  • oxide semiconductor material for example, IGZO containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) is used.
  • oxide semiconductor material IGSiO containing In, Ga, Si, and O, or IAZO containing In, Al, Zn, and O, etc. may also be used.
  • the components other than those described above are the same as or substantially the same as the components of the solid-state imaging device 1 according to the fifth embodiment described above.
  • a back-illuminated solid-state imaging device is constructed that includes two types of first and second photoelectric conversion elements PE1 and PE2.
  • a solid-state imaging device it is possible to effectively suppress or prevent short circuits between different power sources.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
  • FIG. 17 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051 Also shown in the figure are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053 as functional configurations of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps.
  • radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an Advanced Driver Assistance System (ADAS), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also control the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby performing cooperative control aimed at automatic driving, which allows the vehicle to travel autonomously without relying on the driver's operation.
  • the microcomputer 12051 can also output control commands to the body system control unit 12030 based on information outside the vehicle acquired by the outside information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 18 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 18 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for detecting phase differences.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by forcibly decelerating or steering the vehicle to avoid a collision via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the captured image of the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the above describes an example of a vehicle control system to which the technology disclosed herein can be applied.
  • the technology disclosed herein can be applied to the imaging unit 12031.
  • the technology disclosed herein By applying the technology disclosed herein to the imaging unit 12031, it is possible to effectively suppress or prevent a short circuit between different power sources via a guard ring.
  • a plurality of first semiconductor elements may be mounted in a stack in a thickness direction of the first semiconductor element.
  • at least a fourth semiconductor element may be further mounted on the third semiconductor element.
  • the present technology may be an isolation insulator in which polycrystalline Si with an inorganic insulating material interposed therebetween is embedded as a buried insulator in the through trench or in the trench.
  • a solid-state imaging device includes a semiconductor layer, an insulator, a first guard ring, and an insulating separator.
  • the semiconductor layer has a first semiconductor region of a first conductivity type, and a second semiconductor region of a second conductivity type opposite to the first conductivity type in an imaging region in which a plurality of first photoelectric conversion elements for converting light into electric charges are arranged.
  • the insulator is disposed on a first surface on the light incident side of the semiconductor layer.
  • the first guard ring is disposed within the insulator along the outer periphery of the imaging region.
  • the first guard ring is formed of a metal material and is electrically connected to the first semiconductor region of the semiconductor layer.
  • the isolation insulator is disposed in the semiconductor layer along the outer periphery of the imaging region and along the inner periphery of the first guard ring, the isolation insulator electrically isolating the first guard ring from the second semiconductor region. Therefore, it is possible to effectively suppress or prevent a short circuit between different power supplies with the first semiconductor region, the first guard ring, and the second semiconductor region as a short circuit path.
  • the solid-state imaging device is the same as the solid-state imaging device according to the first embodiment, and a carrier layer of a second conductivity type having a junction depth shallower than that of the second semiconductor region is formed in a first surface portion of the semiconductor layer between the second semiconductor region and the first guard ring, and an isolation insulator is formed to a depth at least sufficient to separate the carrier layer. Therefore, the isolation insulator can electrically isolate the first guard ring from the carrier layer connected to the second semiconductor region, and therefore it is possible to effectively suppress or prevent a short circuit between different power supplies with the first semiconductor region, the first guard ring, and the second semiconductor region as a short circuit path.
  • an isolation insulator is arranged penetrating from a first surface of the semiconductor layer to a second surface opposite the first surface. Therefore, the isolation insulator can electrically and physically isolate the first guard ring from the second semiconductor region, thereby effectively suppressing or preventing a short circuit between different power supplies with the first semiconductor region, the first guard ring, and the second semiconductor region as a short circuit path.
  • the present technology includes the following configuration: According to the present technology having the following configuration, in a solid-state imaging device, it is possible to effectively suppress or prevent a short circuit between different power supplies with a guard ring interposed therebetween.
  • a semiconductor layer having a first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type opposite to the first conductivity type in an imaging region in which a plurality of first photoelectric conversion elements for converting light into electric charges are arranged; an insulator disposed on a first surface of the semiconductor layer on a light incident side; a first guard ring disposed within the insulator along an outer periphery of the imaging region, the first guard ring being made of a metallic material and electrically connected to the first semiconductor region of the semiconductor layer; an isolation insulator disposed in the semiconductor layer along an outer periphery of the imaging region and along an inner periphery of the first guard ring, electrically isolating the first guard ring from the second semiconductor region;
  • the isolation insulator is formed containing at least one inorganic insulating material selected from SiO 2 and SiN.
  • the first semiconductor region is an n-type semiconductor region or an n-type semiconductor substrate, The solid-state imaging device according to any one of (1) to (8), wherein the second semiconductor region is a p-type semiconductor region or a p-type well region.

Landscapes

  • Solid State Image Pick-Up Elements (AREA)

Abstract

固体撮像装置は、第１導電型の第１半導体領域を有し、かつ、光を電荷に変換する第１光電変換素子が複数配列された撮像領域に第１導電型とは反対の第２導電型の第２半導体領域を有する半導体層と、半導体層の光の入射側の第１面に配設された絶縁体と、撮像領域の外周囲に沿って絶縁体内に配設され、金属材料により形成されるとともに、半導体層の第１半導体領域に電気的に接続された第１ガードリングと、撮像領域の外周囲に沿って、かつ、第１ガードリングの内周囲に沿って半導体層に配設され、第２半導体領域に対して第１ガードリングを電気的に分離する分離絶縁体とを備えている。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　特許文献１には、裏面照射型の固体撮像装置が開示されている。この固体撮像装置では、半導体層の撮像領域に、入射光を電荷に変換する光電変換部が配列されている。入射光側には、パッシベーション膜を介在させてレンズ材等が形成されている。
　また、固体撮像装置では、撮像領域の外周囲に沿って、かつ、ダイシングラインの内周囲に沿って、ガードリングが配設されている。ガードリングは、撮像領域内に形成される金属材料を利用してパッシベーション膜内に形成されている。そして、ガードリングは半導体層に電気的に接続され、ガードリングの電位が固定されている。
　このように構成される固体撮像装置によれば、ダイシングライン側から撮像領域側への水分の浸入を効果的に抑制又は防止することができるので、耐湿性を向上させることができる。
特開２０２０－６１４７６号公報
　上記特許文献１に開示された固体撮像装置では、半導体層にｎ型半導体基板が使用されている。ｎ型半導体基板の撮像領域には、光電変換部を構成するｐ型半導体領域（ｐ型ウエル領域）が形成されている。さらに、半導体層の光入射側の表面には、撮像領域からその外周囲にわたって、ピニング層としてのｐ型キャリア領域（ホール層）が形成されている。一方、ガードリングは、ｐ型キャリア領域を介在させずにｎ型半導体基板に電気的に接続されている。
　固体撮像装置のスタンバイ時には、ｐ型半導体領域に０Ｖ以下の電源が供給され、ｎ型半導体基板には０Ｖを越える電源が供給される。このため、ｎ型半導体基板、ガードリング及びｐ型半導体領域（ｐ型キャリア領域）を短絡経路とした異電源間の短絡を効果的に抑制又は防止することが望まれていた。
　本開示の第１実施態様に係る固体撮像装置は、第１導電型の第１半導体領域を有し、かつ、光を電荷に変換する第１光電変換素子が複数配列された撮像領域に第１導電型とは反対の第２導電型の第２半導体領域を有する半導体層と、半導体層の光の入射側の第１面に配設された絶縁体と、撮像領域の外周囲に沿って絶縁体内に配設され、金属材料により形成されるとともに、半導体層の第１半導体領域に電気的に接続された第１ガードリングと、撮像領域の外周囲に沿って、かつ、第１ガードリングの内周囲に沿って半導体層に配設され、第２半導体領域に対して第１ガードリングを電気的に分離する分離絶縁体と、を備えている。
　本開示の第２実施態様に係る固体撮像装置では、第１実施態様に係る固体撮像装置であって、第２半導体領域と第１ガードリングとの間において、半導体層の第１面部分には、第２半導体領域よりも接合深さが浅い第２導電型のキャリア層が形成され、分離絶縁体は、キャリア層を少なくとも分断する深さに形成されている。
　本開示の第３実施態様に係る固体撮像装置では、第１実施態様に係る固体撮像装置において、分離絶縁体は、半導体層の第１面から第１面に対向する第２面にわたって貫通して配設されている。
図１は、本開示の第１実施の形態に係る固体撮像装置の要部の縦断面構成図（図２に示されるＡ－Ａ切断線において切断した断面図）である。 図２は、図１に示される固体撮像装置の全体構成を表す平面構成図である。 図３は、図１に示される破線により囲まれた領域Ｂを拡大した縦断面構成図である。 図４は、図１に示される固体撮像装置のウエハ製造工程中（スクライブ工程前）の要部の縦断面構成図である。 図５は、本開示の第２実施の形態に係る固体撮像装置の図１に対応する要部の縦断面構成図（図６に示されるＣ－Ｃ切断線において切断した断面図）である。 図６は、図５に示される固体撮像装置の全体構成を表す図２に対応する平面構成図である。 図７は、本開示の第３実施の形態に係る固体撮像装置の図１に対応する要部の縦断面構成図（図８に示されるＤ－Ｄ切断線において切断した断面図）である。 図８は、図７に示される固体撮像装置の全体構成を表す図２に対応する平面構成図である。 図９は、本開示の第４実施の形態に係る固体撮像装置の図１に対応する要部の縦断面構成図（図１０に示されるＥ－Ｅ切断線において切断した断面図）である。 図１０は、図９に示される固体撮像装置の全体構成を表す図２に対応する平面構成図である。 図１１は、本開示の第５実施の形態に係る固体撮像装置の図１に対応する要部の縦断面構成図（図１２に示されるＦ－Ｆ切断線において切断した断面図）である。 図１２は、図１１に示される固体撮像装置の全体構成を表す図２に対応する平面構成図である。 図１３は、本開示の第６実施の形態に係る固体撮像装置の図１に対応する要部の縦断面構成図（図１４に示されるＧ－Ｇ切断線において切断した断面図）である。 図１４は、図１３に示される固体撮像装置の全体構成を表す図２に対応する平面構成図である。 図１５は、本開示の第７実施の形態に係る固体撮像装置の図１に対応する要部の縦断面構成図（図１６に示されるＨ－Ｈ切断線において切断した断面図）である。 図１６は、図１５に示される固体撮像装置の全体構成を表す図２に対応する平面構成図である。 図１７は、車両制御システムの概略的な構成の一例を示すブロック図である。 図１８は、車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１実施の形態
　第１実施の形態は、固体撮像装置に、本技術を適用した第１例を説明する。第１実施の形態では、固体撮像装置は、裏面照射型固体撮像装置である。また、第１実施の形態は、固体撮像装置のガードリングを含む縦断面構成、平面構成及び製造工程中の縦断面構成について説明する。
２．第２実施の形態
　第２実施の形態は、第１実施の形態に係る固体撮像装置において、ガードリングの構造を変えた第２例を説明する。
３．第３実施の形態
　第３実施の形態は、第１実施の形態に係る固体撮像装置において、ガードリングの構造を変えた第３例を説明する。
４．第４実施の形態
　第４実施の形態は、第２実施の形態に係る固体撮像装置において、光入射面側に第１半導体素子を実装した第４例を説明する。
５．第５実施の形態
　第５実施の形態は、第２実施の形態に係る固体撮像装置において、光入射面側とは反対側に第２半導体素子を実装した第５例を説明する。
６．第６実施の形態
　第６実施の形態は、第５実施の形態に係る半導体装置において、第２半導体素子に更に第３半導体素子を実装した第６例を説明する。
７．第７実施の形態
　第７実施の形態は、第５実施の形態に係る半導体装置において、撮像領域に２種類の光電変換素子を更に備えた第７例を説明する。
８．移動体への応用例
　この応用例は、移動体制御システムの一例である車両制御システムに本技術を適用した例を説明する。
９．その他の実施の形態
＜１．第１実施の形態＞
　図１～図４を用いて、本開示の第１実施の形態に係る固体撮像装置１を説明する。
　ここで、図中、適宜、示されている矢印Ｘ方向は、便宜的に平面上に載置された固体撮像装置１の１つの平面方向を示している。矢印Ｙ方向は、矢印Ｘ方向に対して直交する他の１つの平面方向を示している。また、矢印Ｚ方向は、矢印Ｘ方向及び矢印Ｙ方向に対して直交する上方向を示している。つまり、矢印Ｘ方向、矢印Ｙ方向、矢印Ｚ方向は、丁度、三次元座標系のＸ軸方向、Ｙ軸方向、Ｚ軸方向に各々一致している。
　なお、これらの各方向は、説明の理解を助けるために示されており、本技術の方向を限定するものではない。
［固体撮像装置１の構成］
（１）固体撮像装置１の全体構成
　図１は、第１実施の形態に係る固体撮像装置１の周辺領域の縦断面構成の一例を表している。図２は、図１に示される固体撮像装置１の全体の平面構成の一例を表している。図３は、図１に示される要部の拡大縦断面構成の一例を表している。また、図４は、固体撮像装置１の製造工程中（半導体ウエハのダイシング工程前）の周辺領域の縦断面構成の一例を表している。
　図１～図３に示されるように、第１実施の形態に係る固体撮像装置１は、裏面照射型の固体撮像装置を構築している。さらに詳細に説明すると、固体撮像装置１は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサとして構築されている。
　固体撮像装置１は、半導体層２と、絶縁体４と、第１ガードリング５と、分離絶縁体２６とを主要な構成要素として備えている。
　以下、詳細に説明する。
（２）半導体層２の構成
　図１～図３に示されるように、固体撮像装置１は、半導体層２を備えている。半導体層２は、例えば単結晶珪素（Ｓｉ）基板により形成されている。さらに詳しく説明すると、半導体層２には、例えば低不純物密度を有する第１導電型としてのｎ型半導体基板が使用されている。
　図２に示されるように、半導体層２は、矢印Ｚ方向から見て（以下、単に「平面視において」という。）、矩形状に形成されている。特に形状は限定されるものではないが、半導体層２の平面形状は長方形状に形成されている。ここで、最終製品としての固体撮像装置１は、半導体層２の平面形状に対して、実質的に同一の平面形状に形成されている。
　固体撮像装置１の中央部分には、撮像領域ＩＡが配設されている。撮像領域ＩＡは、ここでは、固体撮像装置１の大部分を占め、平面視において半導体層２の平面形状に対して、一回り小さい相似形状に形成されている。
　図１に示されるように、撮像領域ＩＡにおいて、半導体層２には、光を電荷に変換する第１光電変換素子ＰＥ１が複数配列されている。詳細な配列構成の説明は省略するが、複数の第１光電変換素子ＰＥ１は、矢印Ｘ方向、矢印Ｙ方向のそれぞれに規則的に配列されている。
　第１光電変換素子ＰＥ１は、詳細な断面構造の説明は省略するが、例えばフォトダイオードにより形成されている。このため、半導体層２において、撮像領域ＩＡには、フォトダイオードを構築するｐ型半導体領域（ｐ型ウエル領域）２２が形成されている。ｐ型半導体領域２２は、第１導電型とは反対の第２導電型である。ｐ型半導体領域２２、ｐ型ウエル領域又は後述するキャリア領域２３は、本技術に係る「第２導電型の第２半導体領域」に相当する。
　ｐ型半導体領域２２には、固体撮像装置１のスタンバイ時において、電源ＶＳＳが供給される。電源ＶＳＳには、例えば０［Ｖ］以下の電源が使用されている。
　図１及び図２に示されるように、固体撮像装置１において、撮像領域ＩＡの外周囲には、ガードリング領域ＧＡが配設されている。ガードリング領域ＧＡは、半導体層２の最周縁部分に、平面矩形状の各辺に沿って形成されている。表現を代えれば、ガードリング領域ＧＡは、平面視において、矩形リング形状に形成されている。さらに表現を代えれば、ガードリング領域ＧＡは、撮像領域ＩＡの外周囲に沿って配設され、かつ、固体撮像装置１の製造工程中に存在するスクライブ領域ＳＡの内周囲に沿って配設されている。
　図４には、固体撮像装置１の製造工程中の半導体層２が示されている。半導体層２は、スクライブ工程前（ダイシング工程前）の半導体ウエハＳＷの状態にある。この半導体層２には、スクライブ領域ＳＡを介在させて、複数の固体撮像装置１が形成されている。
　例えば、半導体ウエハＳＷの状態において、複数の固体撮像装置１の電気的特性が検査される。この後に、半導体層２はスクライブ領域ＳＡにおいて切断され、ダイ（Die）又は半導体チップとして、個々の固体撮像装置１に個片化される。
　ガードリング領域ＧＡにおいて、半導体層２には、ｎ型半導体領域（ｎ型ウエル領域）２１が配設されている。ｎ型半導体領域２１は、半導体層２に対して同一導電型に形成されているが、半導体層２の不純物密度よりも高い不純物密度に形成されている。ｎ型半導体領域２１又はｎ型半導体基板は、本技術に係る「第１導電側の第１半導体領域」に相当する。
　ｎ型半導体領域２１には、固体撮像装置１のスタンバイ時において、電源ＶＤＤが供給される。電源ＶＤＤには、例えば０［Ｖ］を越える電源が使用されている。
　なお、ガードリング領域ＧＡに配設される第１ガードリング５等の構成要素の説明は、後述する。
　図２及び図３に示されるように、撮像領域ＩＡからガードリング領域ＧＡにわたって、半導体層２の光入射側となる第１面２Ａにはピニング膜（電荷固定膜）３が配設されている。そして、ピニング膜３に接する半導体層２の第１面２Ａ部分には、キャリア領域（キャリア蓄積領域）２３が形成されている。
　ピニング膜３には、例えば酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）及び酸化タンタル（Ｔａ２Ｏ５）から選択される１種以上の金属酸化物材料が使用されている。
　キャリア領域２３は、半導体層２の撮像領域ＩＡに形成されたｐ型半導体領域２２に電気的に接続され、ガードリング領域ＧＡにわたって延設されている。キャリア領域２３は、ここではホール蓄積領域である。キャリア領域２３の接合深さは、ｐ型半導体領域２２の接合深さよりも浅い。さらに、キャリア領域２３の不純物密度は、ｐ型半導体領域２２の不純物密度よりも高い。
（３）絶縁体４の構成
　図２に示されるように、絶縁体４は、半導体層２の第１面２Ａにピニング膜３を介在して配設されている。絶縁体４は、実際には複数層の絶縁層から形成されている。絶縁体４は、配線４１、金属層４２、金属層４３等の絶縁分離を行う層間絶縁膜又はパッシベーション膜として使用されている。表現を代えると、絶縁体４は、撮像領域ＩＡにおいて、入射光を第１光電変換素子ＰＥ１へ導く導波路として使用されるとともに、配線層を構築している。
　絶縁体４は、例えば酸化珪素（ＳｉＯ２）等の絶縁材料により形成されている。
　図２に示されている金属層４２及び金属層４３は、撮像領域ＩＡの周辺領域であって、ガードリング領域ＧＡよりも内周囲に配設されている。金属層４３は、金属層４２に接して形成され、金属層４２に電気的に接続されている。この金属層４２及び金属層４３は、接続端子ＣＰとして使用されている。接続端子ＣＰは、例えば、後述する第４実施の形態に係る固体撮像装置１の第１半導体素子３１を実装する際に使用されている（図９及び図１０参照。）。
　金属層４２には、例えばコバルト（Ｃｏ）等の金属材料が使用されている。また、金属層４３には、例えば銅（Ｃｕ）等の金属材料が使用されている。
　金属層４２には、配線４１が接して形成され、配線４１に電気的に接続されている。配線４１は、半導体層２を厚さ方向に貫通する貫通配線を有し、半導体層２の第２面２Ｂ側に配設される画素回路ＰＣに接続されている。
　配線４１には、例えばＣｕ等の金属材料が使用されている。
（４）画素Ｐの構成
　図１及び図２に示されるように、撮像領域ＩＡには、複数の画素Ｐが配設されている。詳細な構造は省略するが、画素Ｐは、第１光電変換素子ＰＥ１と、光学フィルタ８と、光学レンズ９とを主要な構成要素として備えている。
　光学フィルタ８は、第１面２Ａ側において、半導体層２に絶縁体４、絶縁膜６及び保護膜７を介在して配設されている。光学フィルタ８は、例えば、画素Ｐ毎に色が異なる、合計３色のカラーフィルタを備えている。つまり、光学フィルタ８は、赤色光の帯域の光を透過させる赤色光フィルタと、緑色光の帯域の光を透過させる緑色光フィルタと、青色光の帯域の光を透過させる青色光フィルタとを備えている。光学フィルタ８は、例えば、染料を含む樹脂材料により形成されている。
　ここで、絶縁膜６は、例えば窒化珪素（ＳｉＮ）等の絶縁材料により形成されている。また、保護膜７は、例えばＳｉＯ２等の絶縁材料により形成されている。
　光学レンズ９は、光学フィルタ８の第１光電変換素子ＰＥ１とは反対側に配設されている。表現を代えると、光学レンズ９は、光学フィルタ８の光入射側に配設されている。平面視での図示は省略するが、光学レンズ９は、画素Ｐ毎に円形状に形成されている。また、光学レンズ９は、画素Ｐ毎に矢印Ｙ方向に見て（以下、「側面視において」という。）、光入射側へ湾曲し、入射光を第１光電変換素子ＰＥ１において集光する湾曲形状に形成されている。
　光学レンズ９は、いわゆるオンチップレンズとして形成され、画素Ｐ毎に、又は複数の画素Ｐにわたって一体に形成されている。光学レンズ９は、例えば透明樹脂材料により形成されている。
　また、撮像領域において、画素Ｐ間には、画素間分離体５３が配設されている。画素間分離体５３は、ピニング膜３の半導体層２とは反対側に形成され、光学的に画素Ｐ間を分離する遮光体として形成されている。画素間分離体５３には、例えば、遮光性に優れたタングステン（Ｗ）等の金属材料が使用されている。
（５）画素回路ＰＣの構成
　図１に示されるように、１つの画素Ｐ又は複数の画素Ｐには、図示省略の転送トランジスタを介在させて、画素回路ＰＣが電気的に接続されている。
　画素回路ＰＣの詳細な回路構成の図示、側面視においての縦断面構成の図示並びに説明は省略するが、画素回路ＰＣは、複数のトランジスタを含んで構成されている。例えば、画素回路ＰＣは、リセットトランジスタ、増幅トランジスタ、セレクトトランジスタ等に使用されるトランジスタを備えている。
　転送トランジスタを含み、画素回路ＰＣを構築するトランジスタは、例えばｎチャネル導電型の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）により形成されている。画素回路ＰＣは、半導体層２の第２面２Ｂ側の主面部に配設されている。
（６）配線層１０の構成
　半導体層２の第２面２Ｂ側には、画素回路ＰＣを覆って配線層１０が配設されている。配線層１０には、例えば画素回路ＰＣを構成する複数のトランジスタ間を結線する複数層の配線１０１等が形成されている。配線１０１には、例えば銅（Ｃｕ）等の金属配線材料が使用されている。
　簡略化されて示されているが、複数層の配線１０１間等には、絶縁体１０３が形成されている。絶縁体１０３は、実際には複数層の絶縁膜により形成されている。絶縁体１０３は、例えばＳｉＯ２により形成されている。
　ここで、固体撮像装置１では、画素回路ＰＣ及びこれらの結線（例えば、配線１０１等）は、半導体層２の第２面２Ｂ側に配設されている。一方、光入射側には、光学レンズ９、光学フィルタ８及び第１光電変換素子ＰＥ１が配設され、入射光を遮らない構造が採用されている。つまり、固体撮像装置１は、裏面照射型の固体撮像装置として構築されている。
（７）第２ガードリング２５及び第３ガードリング１１～１３の構成
　図１、図２及び図４に示されるように、第１実施の形態に係る固体撮像装置１では、第１ガードリング５に加えて、第２ガードリング２５及び第３ガードリング１１～第３ガードリング１３を備えている。最初に、第２ガードリング２５について説明する。
（７－１）第２ガードリング２５の構成
　第２ガードリング２５は、第１ガードリング５の外周囲に沿って半導体層２に配設されている。詳しく説明すると、第２ガードリング２５は、更にスクライブ領域ＳＡに近接し、このスクライブ領域ＳＡの内周囲に沿って配設されている。第２ガードリング２５は、貫通溝２５１と、埋込絶縁体２５２とを備えて構成されている。
　貫通溝２５１は、第１ガードリング５の外周囲に沿って、矢印Ｘ方向、矢印Ｙ方向のそれぞれに延設され、撮像領域ＩＡを取り囲む終端を持たない溝として形成されている。貫通溝２５１は、半導体層２の第１面２Ａから第２面２Ｂにわたって、半導体層２を厚さ方向に貫通する貫通溝として形成されている。貫通溝２５１の溝幅は、例えば０．１μｍ以上０．５μｍ以下である。
　埋込絶縁体２５２は、貫通溝２５１内に埋設されている。埋込絶縁体２５２は、例えばＳｉＯ２又はＳｉＮの無機絶縁材料により形成されている。
　なお、第２ガードリング２５が配設された領域において、ピニング膜３、絶縁体４、絶縁膜６及び保護膜７は、ダイシング工程前に取り除かれ、最終製品として存在していない。
　このように構成される第２ガードリング２５を備えることによって、ダイシング工程においてダイシング端面が欠けるチッピングを効果的に抑制又は防止することができる。また、第２ガードリング２５を備えることによって、半導体層２の第１面２Ａを伝わって浸入する水分を効果的に抑制又は防止することができる。さらに、第２ガードリング２５を備えることによって、第２ガードリング２５を境として、スクライブ領域ＳＡ側の半導体層２と撮像領域ＩＡ側の半導体層２との間を電気的に分離することができる。
（７－２）第３ガードリング１１～第３ガードリング１３の構成
　第３ガードリング１１～第３ガードリング１３のそれぞれは、ガードリング領域ＧＡにおいて、スクライブ領域ＳＡから撮像領域ＩＡにわたって、配線層１０に順次配設されている。第３ガードリング１１～第３ガードリング１３のそれぞれは、いずれも撮像領域ＩＡの外周囲に沿って配設されている。
　第３ガードリング１１は、配線層１０において、最もスクライブ領域ＳＡ側に配設されている。第３ガードリング１１は、撮像領域ＩＡ内に配設された複数層の配線１０１、配線１０２のそれぞれを利用し、複数層の配線１０１、配線１０２のそれぞれを配線層１０の厚さ方向に積み上げて形成されている。配線１０２には、例えばアルミニウム（Ａｌ）－Ｃｕ合金等の金属配線材料が使用されている。
　ここで、配線１０１、配線１０２のそれぞれを利用するとは、配線１０１、配線１０２のそれぞれと同一層に、同一配線材料を用いて同一製造工程により形成するという意味において使用されている。
　第３ガードリング１２は、配線層１０において、第３ガードリング１１の内周囲に沿って配設されている。第３ガードリング１２は、第３ガードリング１１と同様に、撮像領域ＩＡ内に配設された複数層の配線１０１、配線１０２のそれぞれを利用し、複数層の配線１０１、配線１０２のそれぞれを配線層１０の厚さ方向に積み上げて形成されている。
　第３ガードリング１３は、配線層１０において、第３ガードリング１２の内周囲に沿って、最も撮像領域ＩＡ側に配設されている。第３ガードリング１３は、第３ガードリング１１と同様に、撮像領域ＩＡ内に配設された複数層の配線１０１、配線１０２のそれぞれを利用し、複数層の配線１０１、配線１０２のそれぞれを配線層１０の厚さ方向に積み上げて形成されている。
　このように構成される第３ガードリング１１～第３ガードリング１３を備えることによって、特に配線層１０内を伝わって撮像領域ＩＡ側に浸入する水分を効果的に抑制又は防止することができる。
（７－３）第１ガードリング５の構成
　図１～図４に示されるように、第１ガードリング５は、撮像領域ＩＡの外周囲に沿って絶縁体４内に配設されている。詳しく説明すると、第１ガードリング５は、第２ガードリング２５、第３ガードリング１１及び第３ガードリング１２よりも撮像領域ＩＡ側に配設され、かつ、第３ガードリング１３に対して同等の領域に配設されている。第１ガードリング５は、第１金属層５１と、第２金属層５２とを備えて構築されている。
　第１金属層５１は、画素間分離体５３を利用してピニング膜３の半導体層２とは反対側に形成されている。第１金属層５１に画素間分離体５３が利用されているので、第１金属層５１は、例えばＷ等の金属材料により形成されている。
　第１金属層５１の一部は、ピニング膜３に形成された符号省略の接続孔を通して半導体層２であるｎ型半導体基板に電気的に接続されている（特に、図３参照。）。第１金属層５１と半導体層２との接続領域においては、ピニング膜３が除去されているので、キャリア領域２３は形成されていない。
　第２金属層５２は、絶縁体４内に配設され、第１金属層５１に接続されるとともに、絶縁体４の厚さ方向に延設されている。第２金属層５２は、ここでは第１金属層５１と同様の金属材料により形成されている。
　このように構成される第１ガードリング５を備えることによって、特に絶縁体４内、絶縁体４と半導体層２との界面を伝わって撮像領域ＩＡ側に浸入する水分を効果的に抑制又は防止することができる。
（８）分離絶縁体２６の構成
　図１～図４、特に図３に示されるように、分離絶縁体２６は、撮像領域ＩＡの外周囲に沿って、かつ、第１ガードリング５の内周囲に沿って、半導体層２に配設されている。分離絶縁体２６の第１面２Ａからの深さは、キャリア領域２３を少なくとも分断する深さに形成されている。表現を代えれば、分離絶縁体２６の深さは、キャリア領域２３と半導体層２のｎ型半導体基板とのｐｎ接合深さと同一か、このｐｎ接合深さよりも深く形成されている。
　第１実施の形態に係る固体撮像装置１では、分離絶縁体２６は、貫通溝２６１と、埋込絶縁体２６２とを備えて構成されている。
　貫通溝２６１は、第１ガードリング５の内周囲に沿って、矢印Ｘ方向、矢印Ｙ方向のそれぞれに延設され、撮像領域ＩＡを取り囲む終端を持たない溝として形成されている。貫通溝２６１は、半導体層２の第１面２Ａから第２面２Ｂにわたって、半導体層２を厚さ方向に貫通する貫通溝として形成されている。貫通溝２６１の溝幅は、例えば０．１μｍ以上０．５μｍ以下である。
　ここでは、貫通溝２６１は、半導体層２の第１面２Ａから第２面２Ｂにわたって、同一又は実質的に同一の溝幅に形成されている。つまり、側面視において、分離絶縁体２６の断面形状は、矩形状、詳細には直方体形状に形成されている。本技術では、貫通溝２６１は、半導体層２の第１面２Ａから第２面２Ｂにわたって、線形的に又は段階的に縮小される溝幅に形成されてもよい。このように形成される分離絶縁体２６の断面形状は、側面視において、逆台形状に形成される。
　埋込絶縁体２６２は、貫通溝２６１内に埋設されている。埋込絶縁体２６２は、例えばＳｉＯ２又はＳｉＮの無機絶縁材料により形成されている。
　すなわち、第１実施の形態に係る固体撮像装置１では、分離絶縁体２６は、第２ガードリング２５と同一の断面構造に形成されている。表現を代えれば、固体撮像装置１の製造方法においては、分離絶縁体２６は、第２ガードリング２５を形成する製造工程と同一製造工程により形成されている。
　なお、分離絶縁体２６の貫通溝２６１の溝幅は、第２ガードリング２５の貫通溝２５１の溝幅に対して異なる寸法であってもよい。
［作用効果］
　第１実施の形態に係る固体撮像装置１は、図１～図４に示されるように、半導体層２と、絶縁体４と、第１ガードリング５と、分離絶縁体２６とを備える。
　半導体層２は、第１導電型のｎ型半導体領域（第１半導体領域）２１を有し、かつ、光を電荷に変換する第１光電変換素子ＰＥ１が複数配列された撮像領域ＩＡに第１導電型とは反対の第２導電型のｐ型半導体領域（第２半導体領域）２２を有する。絶縁体４は、半導体層２の光の入射側の第１面２Ａに配設される。第１ガードリング５は、撮像領域ＩＡの外周囲に沿って絶縁体４内に配設される。この第１ガードリング５は、金属材料により形成されるとともに、半導体層２のｎ型半導体領域２１に電気的に接続される。
　ここで、分離絶縁体２６は、撮像領域ＩＡの外周囲に沿って、かつ、第１ガードリング５の内周囲に沿って半導体層２に配設される。分離絶縁体２６は、ｐ型半導体領域２２に対して、第１ガードリング５を電気的に分離する。
　このように構成される固体撮像装置１では、スタンバイ時に、ｐ型半導体領域２２に０［Ｖ］以下の電源ＶＳＳが供給され、ｎ型半導体領域（ｎ型半導体基板）２１には０［Ｖ］を越える電源ＶＤＤが供給される。分離絶縁体２６は、撮像領域ＩＡと第１ガードリング５との間に配設され、ｐ型半導体領域２２に対して、第１ガードリング５を電気的に分離する。このため、ｎ型半導体領域２１、第１ガードリング５及びｐ型半導体領域２２を短絡経路とした異電源（ＶＳＳ－ＶＤＤ）間の短絡を効果的に抑制又は防止することができる。
　また、固体撮像装置１では、特に図３に示されるように、ｐ型半導体領域２２と第１ガードリング５との間において、半導体層２の第１面２Ａ部分には、第２導電型のキャリア領域２３が形成される。キャリア領域２３は、ｐ型半導体領域２２よりも接合深さが浅い。そして、分離絶縁体２６は、キャリア領域２３を少なくとも分断する深さに形成される。
　このため、分離絶縁体２６は、ｐ型半導体領域２２に対して、第１ガードリング５を電気的に分離することができる。従って、ｎ型半導体領域２１、第１ガードリング５及びｐ型半導体領域２２を短絡経路とした異電源間の短絡を効果的に抑制又は防止することができる。
　また、固体撮像装置１では、特に図３に示されるように、分離絶縁体２６は、半導体層２の第１面２Ａから第１面２Ａに対向する第２面２Ｂにわたって貫通して配設される。
　このため、分離絶縁体２６は、ｐ型半導体領域２２に対して、第１ガードリング５を電気的に、かつ、物理的に分離することができる。従って、ｎ型半導体領域２１、第１ガードリング５及びｐ型半導体領域２２を短絡経路とした異電源間の短絡を効果的に抑制又は防止することができる。
　また、固体撮像装置１は、図１、図２及び図４に示されるように、第２ガードリング２５を備える。第２ガードリング２５は、第１ガードリング５の外周囲に沿って半導体層２に配設される。表現を代えると、第２ガードリング２５は、スクライブ領域ＳＡの内周囲に沿って配設される。加えて、第２ガードリング２５は、半導体層２の第１面２Ａから第２面２Ｂにわたって貫通して配設される。
　そして、図１～図４に示されるように、分離絶縁体２６は、第２ガードリング２５と同一の断面構造に形成される。
　このため、分離絶縁体２６は第２ガードリング２５を利用して形成されるので、分離絶縁体２６を簡易に形成することができる。
　表現を代えれば、分離絶縁体２６は、固体撮像装置１の第２ガードリング２５を形成する工程と同一製造工程により形成される。このため、第２ガードリング２５を形成する工程に対して、分離絶縁体２６を別の工程により形成する場合に比べて、固体撮像装置１の製造工程数を削減することができる。
　また、固体撮像装置１では、図１、図３及び図４に示されるように、第１ガードリング５は、Ｗを含んで形成される。Ｗは、撮像領域ＩＡにおいて、画素間分離体５３に利用されているので、第１ガードリング５を簡易に形成することができる。
　表現を代えれば、第１ガードリング５は画素間分離体５３を形成する工程を利用して形成されているので、固体撮像装置１の製造工程数を削減することができる。
　また、固体撮像装置１では、特に図３に示されるように、分離絶縁体２６は、ＳｉＯ２及びＳｉＮから選択される少なくとも１種類の無機絶縁材料を含んで形成される。無機絶縁材料は半導体技術において信頼性の高い絶縁材料であるため、簡易に分離絶縁体２６を形成することができる。
　さらに、固体撮像装置１は、図１及び図４に示されるように、第１光電変換素子ＰＥ１に対応した領域において、半導体層２の第１面２Ａには、絶縁体４を介在させて、光学フィルタ８、光学レンズ９のそれぞれが順次配設された画素Ｐを備える。一方、固体撮像装置１は、半導体層２の第１面２Ａに対向する第２面２Ｂ側に、第１光電変換素子ＰＥ１から転送された電荷を処理する画素回路ＰＣを備える。つまり、固体撮像装置１は、裏面照射型構造を備える。
　このため、裏面照射型の固体撮像装置１において、ｎ型半導体領域２１、第１ガードリング５及びｐ型半導体領域２２を短絡経路とした異電源間の短絡を効果的に抑制又は防止することができる。
＜２．第２実施の形態＞
　図５及び図６を用いて、本開示の第２実施の形態に係る固体撮像装置１を説明する。
　なお、第２実施の形態並びにそれ以降の実施の形態において、第１実施の形態に係る固体撮像装置１の構成要素と同一の構成要素、又は実質的に同一の構成要素には同一の符号を付し、重複する説明は省略する。
［固体撮像装置１の構成］
　図５は、第２実施の形態に係る固体撮像装置１の周辺領域の縦断面構成の一例を表している。図６は、図５に示される固体撮像装置１の全体の平面構成の一例を表している。
（１）第２ガードリング２７の構成
　図５及び図６に示されるように、第２実施の形態に係る固体撮像装置１は、第１実施の形態に係る固体撮像装置１において、第１ガードリング５の外周囲に沿って、半導体層２に複数の第２ガードリング２５及び第２ガードリング２７が配設されている。
　詳しく説明すると、第２ガードリング２５は、スクライブ領域ＳＡに近接し、このスクライブ領域ＳＡの内周囲に沿って配設されている。
　一方、第２ガードリング２７は、第２ガードリング２５の内周囲に沿って配設されている。第２ガードリング２７は、絶縁体４内に配設され、貫通溝２７１と、埋込絶縁体２７２とを備えて構成されている。
　貫通溝２７１は、第１ガードリング５の外周囲に沿って、矢印Ｘ方向、矢印Ｙ方向のそれぞれに延設され、撮像領域ＩＡを取り囲む終端を持たない溝として形成されている。貫通溝２７１は、貫通溝２５１と同様に、半導体層２の第１面２Ａから第２面２Ｂにわたって、半導体層２を厚さ方向に貫通する貫通溝として形成されている。
　埋込絶縁体２７２は、貫通溝２７１内に埋設されている。埋込絶縁体２７２は、埋込絶縁体２５２と同様に、無機絶縁材料により形成されている。
　すなわち、第２ガードリング２７は、第２ガードリング２５の縦断面構造と同一又は実質的に同一の縦断面構造により形成されている。
　このように構成される第２ガードリング２５及び第２ガードリング２７を備えることによって、チッピングをより一層効果的に抑制又は防止することができる。また、第２ガードリング２５及び第２ガードリング２７を備えることによって、半導体層２の第１面２Ａを伝わって浸入する水分をより一層効果的に抑制又は防止することができる。さらに、第２ガードリング２５及び第２ガードリング２７を備えることによって、これらを境として、スクライブ領域ＳＡ側の半導体層２と撮像領域ＩＡ側の半導体層２との間を電気的に分離することができる。
　なお、第２ガードリング２７は、接続端子ＣＰの外周囲を取り囲むガードリングとして使用してもよい。
（２）分離絶縁体２６の構成
　また、第２実施の形態に係る固体撮像装置１では、分離絶縁体２６は、溝２６３と、埋込絶縁体２６２とを備えて構成されている。詳しく説明する。
　溝２６３は、第１ガードリング５の内周囲に沿って、矢印Ｘ方向、矢印Ｙ方向のそれぞれに延設され、撮像領域ＩＡを取り囲む終端を持たない溝として形成されている。溝２６３は、半導体層２の第１面２Ａから第２面２Ｂに向かって、半導体層２の厚さ方向に掘り下げられ、第２面２Ｂには貫通されていない。溝２６３の第１面２Ａからの深さは、キャリア領域２３を少なくとも分断する深さに形成されている。表現を代えれば、分離絶縁体２６の深さは、キャリア領域２３と半導体層２のｎ型半導体基板とのｐｎ接合深さと同一か、このｐｎ接合深さよりも深く形成されている。
　埋込絶縁体２６２は、溝２６３内に埋設されている。埋込絶縁体２６２は、第１実施の形態に係る固体撮像装置１の埋込絶縁体２６２と同様に、無機絶縁材料により形成されている。
　ここでは、溝２６３は、半導体層２の第１面２Ａから第２面２Ｂ側に向かって、同一又は実質的に同一の溝幅に形成されている。つまり、側面視において、分離絶縁体２６の断面形状は、矩形状、詳細には直方体形状に形成されている。本技術では、溝２６３は、半導体層２の第１面２Ａから第２面２Ｂ側に向かって、線形的に又は段階的に縮小される溝幅に形成されてもよい。このように形成される分離絶縁体２６の断面形状は、側面視において、逆台形状に形成される。
　上記以外の構成要素は、前述の第１実施の形態に係る固体撮像装置１の構成要素と同一、又は実質的に同一である。
［作用効果］
　第２実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜３．第３実施の形態＞
　図７及び図８を用いて、本開示の第３実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図７は、第３実施の形態に係る固体撮像装置１の周辺領域の縦断面構成の一例を表している。図８は、図７に示される固体撮像装置１の全体の平面構成の一例を表している。
　図７及び図８に示されるように、第３実施の形態に係る固体撮像装置１は、第１実施の形態に係る固体撮像装置１と第２実施の形態に係る固体撮像装置１とを組み合わせた構成要素を備えている。詳しく説明する。
　固体撮像装置１では、第２実施の形態に係る固体撮像装置１と同様に、第１ガードリング５の外周囲に沿って、複数の第２ガードリング２５及び第２ガードリング２７が半導体層２に配設されている。
　一方、第１ガードリング５の内周囲に沿って、半導体層２には分離絶縁体２６が配設されている。分離絶縁体２６は、第１実施の形態に係る固体撮像装置１の分離絶縁体２６と同様に、貫通溝２６１と埋込絶縁体２６２とを備えて構成されている。表現を代えれば、分離絶縁体２６は、第２ガードリング２５の縦断面構造と同一、又は実質的に同一の縦断面構造により形成されている。
　上記以外の構成要素は、前述の第１実施の形態又は第２実施の形態に係る固体撮像装置１の構成要素と同一、若しくは実質的に同一である。
［作用効果］
　第３実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１と第２実施の形態に係る固体撮像装置１とを組み合わせた作用効果を得ることができる。
＜４．第４実施の形態＞
　図９及び図１０を用いて、本開示の第４実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図９は、第４実施の形態に係る固体撮像装置１の周辺領域の縦断面構成の一例を表している。図１０は、図９に示される固体撮像装置１の全体の平面構成の一例を表している。
　図９及び図１０に示されるように、第４実施の形態に係る固体撮像装置１では、撮像領域ＩＡの外周囲において、半導体層２の第１面２Ａには、絶縁体４を介在させて、第１半導体素子３１が実装されている。詳しく説明する。
　図１０に示されるように、平面視において、第１半導体素子３１の平面形状は、矩形状に形成されている。第１半導体素子３１の平面面積（平面サイズ）は、実装されるベースとなる半導体層２の平面面積（平面サイズ）よりも小さい。
　第４実施の形態では、矩形状に形成されている半導体層２の矢印Ｙ方向に対向する２辺のそれぞれに沿って、合計２個の第１半導体素子３１が実装されている。このようなレイアウトが採用されているので、第１半導体素子３１は、平面視において、矢印Ｘ方向を長手方向とする長方形状に形成されている。
　なお、第１半導体素子３１は、２個に限定されるものではなく、１個又は３個以上を実装してもよい。
　図９に示されるように、第１半導体素子３１（の図示及び符号省略の端子）は、半導体層２の第１面２Ａ側に配設された接続端子ＣＰに、電気的に、かつ、機械的に接続されている。この接続には、バンプ電極３０１が使用されている。バンプ電極３０１には、ここではマイクロバンプ電極が使用されている。バンプ電極３０１には、例えば錫（Ｓｎ）－銀（Ａｇ）合金等のＳｎ系半田が使用されている。
　第１半導体素子３１の実装方式としては、フェイスアップ方式、フェイスダウン方式のいずれが採用されてもよい。
　第１半導体素子３１には、画素回路ＰＣに電気的に接続された、図示省略の回路が搭載されている。回路は、裏面照射型固体撮像装置１の周辺回路を構築する、例えば垂直駆動回路、カラム信号処理回路、水平駆動回路、出力回路及び制御回路から選択される１又は複数のロジック回路を備えている。回路は、画素回路ＰＣと同様に、トランジスタ、抵抗、容量等を含んで構築されている。
　ここでは、２個の第１半導体素子３１が実装されているので、周辺回路を構築するロジック回路が、２個の第１半導体素子３１の回路に分割して搭載されている。また、２個のうちの一方の第１半導体素子３１の回路に周辺回路の一部のロジック回路が搭載され、他方の第１半導体素子３１の回路に周辺回路の他部のロジック回路が搭載されてもよい。
　ロジック回路の回路構成の詳細な説明は省略するが、前述の制御回路は、入力クロックと、動作モード等を指令するデータとを受け取り、又固体撮像装置の内部情報等のデータを出力する。すなわち、制御回路は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路、カラム信号処理回路及び水平駆動回路等の動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号は、垂直駆動回路、カラム信号処理回路及び水平駆動回路等に入力される。
　垂直駆動回路は、例えばシフトレジスタにより構成されている。垂直駆動回路は、画素駆動配線を選択し、選択された画素駆動配線に画素Ｐを駆動するパルスを供給する。画素Ｐは、行単位において駆動される。すなわち、垂直駆動回路は、撮像領域ＩＡの各画素Ｐを行単位において順次垂直方向に選択走査する。垂直信号線を通して各画素Ｐの第１光電変換素子ＰＥ１に入射光の受光量に応じて生成された信号電荷が、画素信号としてカラム信号処理回路に供給される。
　カラム信号処理回路は、画素Ｐの例えば列毎に配置されている。カラム信号処理回路では、１行分の画素Ｐから出力される信号に対して、画素列毎にノイズ除去等の信号処理が行われる。すなわち、カラム信号処理回路は、画素Ｐに固有の固定パターンノイズを除去するＣＤＳ（Correlated Double Sampling）、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路の出力段には、図示省略の水平選択スイッチが水平信号線との間に接続されている。
　水平駆動回路は、例えばシフトレジスタにより構成されている。水平駆動回路は、水平走査パルスを順次出力することにより、カラム信号処理回路の各々を順番に選択し、カラム信号処理回路の各々から画素信号を水平信号線に出力する。
　出力回路は、カラム信号処理回路の各々から水平信号線を通して順次供給される信号に対して、信号処理を行って出力する。例えば、出力回路では、バッファリングだけを行う場合、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合がある。
　また、ロジック回路は、図示省略の入出力端子を備えている。入出力端子は、固体撮像装置１とその外部との信号の遣り取りを行う。
　なお、第１半導体素子３１の回路の少なくとも一部に、メモリ回路が搭載されてもよい。メモリ回路は、例えばシフトレジスタとして使用される。
　上記以外の構成要素は、前述の第２実施の形態に係る固体撮像装置１の構成要素と同一、又は実質的に同一である。
［作用効果］
　第４実施の形態に係る固体撮像装置１によれば、第２実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図９及び図１０に示されるように、撮像領域ＩＡの外周囲において、半導体層２の第１面２Ａ側に第１半導体素子３１が実装されている。第１半導体素子３１は、画素回路ＰＣに電気的に接続された回路を搭載する。
　このため、第１半導体素子３１の厚さ方向に実装密度を向上させることができるので、撮像領域ＩＡを拡大しつつ、回路を含む周辺回路の実装密度を向上させることができる。
　また、固体撮像装置１では、図９及び図１０に示されるように、半導体層２の厚さ方向から見て、第１半導体素子３１の平面面積は、半導体層２の平面面積よりも小さい。
　このため、更に固体撮像装置１の撮像領域ＩＡを拡大することができる。
　また、固体撮像装置１では、図９に示されるように、第１半導体素子３１は、バンプ電極３０１を介在させて半導体層２に実装される。
　このように構成される固体撮像装置１では、バンプ電極３０１を用いて第１半導体素子３１が実装されているので、例えばボンディングワイヤ方式を用いて実装する場合よりも、実装に要する面積を縮小することができる。このため、撮像領域ＩＡを拡大しつつ、回路を含む周辺回路の実装密度を向上させることができる。
＜５．第５実施の形態＞
　図１１及び図１２を用いて、本開示の第５実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図１１は、第５実施の形態に係る固体撮像装置１の周辺領域の縦断面構成の一例を表している。図１２は、図１１に示される固体撮像装置１の全体の平面構成の一例を表している。
　図１１及び図１２に示されるように、第５実施の形態に係る固体撮像装置１は、第４実施の形態に係る固体撮像装置１の応用例である。詳しく説明する。
　固体撮像装置１では、撮像領域ＩＡに重複する領域において、半導体層２の第２面２Ｂに第２半導体素子３２が実装されている。
　第２半導体素子３２は、半導体層（半導体基板）３２１と、配線層３２２とを備えて構成されている。さらに、第２半導体素子３２は、第４実施の形態に係る固体撮像装置１の第１半導体素子３１に搭載された回路と同様の図示省略の回路が搭載されている。つまり、回路は、画素回路ＰＣに電気的に接続されている。
　半導体層３２１の画素回路ＰＣ側に図示省略の回路が形成されている。配線層３２２には、複数層の配線３２３が配設されている。配線層３２２の矢印Ｚ方向の最上層には、端子３２４が配設されている。端子３２４は、例えばＣｕ等の配線材料により形成されている。
　配線層３２２には、複数層の配線３２３、端子３２４等を電気的に分離する絶縁体３２５が形成されている。
　ここで、半導体層２側の配線層１０の第２半導体素子３２側の最上層には、端子１０４が配設されている。端子１０４は、例えばＣｕ等の配線材料により形成されている。
　この端子１０４に第２半導体素子３２の端子３２４が接合され、第２半導体素子３２が実装されるとともに、第２半導体素子３２の回路が画素回路に電気的に接続される。端子１０４と端子３２４との接合は、いわゆるＣｕ－Ｃｕ接合である。
　上記以外の構成要素は、前述の第４実施の形態に係る固体撮像装置１の構成要素と同一、若しくは実質的に同一である。
［作用効果］
　第５実施の形態に係る固体撮像装置１によれば、第４実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図１１及び図１２に示されるように、撮像領域ＩＡに重複する領域において、半導体層２の第２面２Ｂ側に第２半導体素子３２が実装されている。第２半導体素子３２は、画素回路ＰＣに電気的に接続された回路を搭載する。
　このため、撮像領域ＩＡを拡大しつつ、回路を含む周辺回路の実装密度を向上させることができる。
＜６．第６実施の形態＞
　図１３及び図１４を用いて、本開示の第６実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図１３は、第６実施の形態に係る固体撮像装置１の周辺領域の縦断面構成の一例を表している。図１４は、図１３に示される固体撮像装置１の全体の平面構成の一例を表している。
　図１３及び図１４に示されるように、第６実施の形態に係る固体撮像装置１は、第５実施の形態に係る固体撮像装置１の応用例である。詳しく説明する。
　固体撮像装置１では、第２半導体素子３２に更に第３半導体素子３３が実装されている。第３半導体素子３３は、第２半導体素子３２の半導体層２とは反対側に実装されている。表現を代えれば、半導体層２には、第２半導体素子３２、第３半導体素子３３のそれぞれが順次積層されて実装されている。
　第３半導体素子３３は、半導体層（半導体基板）３３１と、配線層３３２とを備えて構成されている。配線層３２２の具体的な構造は配線層３２２の構造と同一又は実質的に同一であるので、ここでの説明は省略する。
　また、第３半導体素子３３は、第４実施の形態に係る固体撮像装置１の第１半導体素子３１に搭載された回路と同様の図示省略の回路が搭載されている。つまり、回路は、画素回路ＰＣに電気的に接続されている。周辺回路を構築するロジック回路は、第２半導体素子３２の回路、第３半導体素子３３の回路のそれぞれに分割して搭載されている。また、第２半導体素子３２の回路に周辺回路の一部のロジック回路が搭載され、第３半導体素子３３の回路に周辺回路の他部のロジック回路が搭載されてもよい。
　なお、第２半導体素子３２の回路、第３半導体素子の回路のそれぞれは、図示を省略するが、第２半導体素子３２の半導体層３２１を厚さ方向に貫通する貫通配線を通して電気的に接続されている。
　また、本技術は、第２半導体素子３２にロジック回路を搭載し、第３半導体素子３３にメモリ回路を搭載してもよい。
　上記以外の構成要素は、前述の第５実施の形態に係る固体撮像装置１の構成要素と同一、又は実質的に同一である。
［作用効果］
　第６実施の形態に係る固体撮像装置１によれば、第５実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図１３及び図１４に示されるように、第２半導体素子３２に第３半導体素子３３が実装される。第３半導体素子３３は、画素回路ＰＣに電気的に接続された回路を搭載する。
　このため、撮像領域ＩＡを拡大しつつ、回路を含む周辺回路の実装密度をより一層向上させることができる。
＜７．第７実施の形態＞
　図１５及び図１６を用いて、本開示の第６実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図１５は、第７実施の形態に係る固体撮像装置１の周辺領域の縦断面構成の一例を表している。図１６は、図１５に示される固体撮像装置１の全体の平面構成の一例を表している。
　図１５及び図１６に示されるように、第７実施の形態に係る固体撮像装置１は、第５実施の形態に係る固体撮像装置１の応用例である。詳しく説明する。
　固体撮像装置１は、撮像領域ＩＡにおいて、第１光電変換素子ＰＥ１に加えて、絶縁体４内の第１光電変換素子ＰＥ１と光学フィルタ８との間に、第２光電変換素子ＰＥ２を更に備えている。第２光電変換素子ＰＥ２は、第１電極４５と、光電変換層４６と、第２電極４７とを順次矢印Ｚ方向に積層して形成されている。
　第１電極４５は、画素Ｐ毎に配設され、例えば透明電極材料により形成されている。
　光電変換層４６は、入射光を電荷に変換する。光電変換層４６は、例えば有機光電変換材料により形成されている。つまり、ここでは、第２光電変換素子ＰＥ２は、有機光電変換素子である。
　第２電極４７は、複数の画素Ｐ毎に配設され、例えば透明電極材料により形成されている。
　また、第１電極４５と光電変換層４６との間に、電荷蓄積転送層が配設されてもよい。電荷転送蓄積層は、例えば酸化物半導体材料により形成されている。酸化物半導体材料としては、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含むＩＧＺＯが使用されている。また、酸化物半導体材料としては、Ｉｎ、Ｇａ、Ｓｉ、Ｏを含むＩＧＳｉＯ、或いはＩｎ、Ａｌ、Ｚｎ、Ｏを含むＩＡＺＯ等も使用することができる。
　上記以外の構成要素は、前述の第５実施の形態に係る固体撮像装置１の構成要素と同一、若しくは実質的に同一である。
［作用効果］
　第７実施の形態に係る固体撮像装置１によれば、第５実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、特に図１５に示されるように、２種類の第１光電変換素子ＰＥ１及び第２光電変換素子ＰＥ２を備えた裏面照射型固体撮像装置が構築される。このような固体撮像装置１において、異電源間の短絡を効果的に抑制又は防止することができる。
＜８．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１８は、撮像部１２０３１の設置位置の例を示す図である。
　図１８では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。撮像部１２０３１に本開示に係る技術を適用することにより、ガードリングを介在させた異電源間の短絡を効果的に抑制又は防止することができる。
＜９．その他の実施の形態＞
　本技術は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内において、種々変更可能である。
　例えば、上記第１実施の形態から第７実施の形態に係る固体撮像装置のうち、２以上の実施の形態に係る固体撮像装置を組み合わせてもよい。
　また、本技術は、第４実施の形態に係る固体撮像装置において、第１半導体素子の厚さ方向に、第１半導体素子を複数積層して実装してもよい。
　また、本技術は、第６実施の形態に係る固体撮像装置において、第３半導体素子に、少なくとも第４半導体素子を更に実装してもよい。
　さらに、本技術は、貫通溝内若しくは溝内に、無機絶縁材料を介在させた多結晶Ｓｉを埋込絶縁体として埋設した分離絶縁体であってもよい。
　本開示の第１実施態様に係る固体撮像装置は、半導体層と、絶縁体と、第１ガードリングと、絶縁分離体とを備える。
　半導体層は、第１導電型の第１半導体領域を有し、かつ、光を電荷に変換する第１光電変換素子が複数配列された撮像領域に第１導電型とは反対の第２導電型の第２半導体領域を有する。絶縁体は、半導体層の光の入射側の第１面に配設される。第１ガードリングは、撮像領域の外周囲に沿って絶縁体内に配設される。この第１ガードリングは、金属材料により形成されるとともに、半導体層の第１半導体領域に電気的に接続される。
　ここで、分離絶縁体は、撮像領域の外周囲に沿って、かつ、第１ガードリングの内周囲に沿って半導体層に配設される。分離絶縁体は、第２半導体領域に対して、第１ガードリングを電気的に分離する。
　このため、第１半導体領域、第１ガードリング及び第２半導体領域を短絡経路とした異電源間の短絡を効果的に抑制又は防止することができる。
　また、本開示の第２実施態様に係る固体撮像装置では、第１実施態様に係る固体撮像装置であって、第２半導体領域と第１ガードリングとの間において、半導体層の第１面部分には、第２半導体領域よりも接合深さが浅い第２導電型のキャリア層が形成される。そして、分離絶縁体は、キャリア層を少なくとも分断する深さに形成される。
　このため、分離絶縁体は、第２半導体領域に接続されるキャリア層に対して、第１ガードリングを電気的に分離することができる。従って、第１半導体領域、第１ガードリング及び第２半導体領域を短絡経路とした異電源間の短絡を効果的に抑制又は防止することができる。
　また、本開示の第３実施態様に係る固体撮像装置では、第１実施態様に係る固体撮像装置において、分離絶縁体は、半導体層の第１面から第１面に対向する第２面にわたって貫通して配設されている。
　このため、分離絶縁体は、第２半導体領域に対して、第１ガードリングを電気的に、かつ、物理的に分離することができる。従って、第１半導体領域、第１ガードリング及び第２半導体領域を短絡経路とした異電源間の短絡を効果的に抑制又は防止することができる。
＜本技術の構成＞
　本技術は、以下の構成を備えている。以下の構成の本技術によれば、固体撮像装置において、ガードリングを介在させた異電源間の短絡を効果的に抑制又は防止することができる。
（１）
　第１導電型の第１半導体領域を有し、かつ、光を電荷に変換する第１光電変換素子が複数配列された撮像領域に第１導電型とは反対の第２導電型の第２半導体領域を有する半導体層と、
　前記半導体層の光の入射側の第１面に配設された絶縁体と、
　前記撮像領域の外周囲に沿って前記絶縁体内に配設され、金属材料により形成されるとともに、前記半導体層の前記第１半導体領域に電気的に接続された第１ガードリングと、
　前記撮像領域の外周囲に沿って、かつ、前記第１ガードリングの内周囲に沿って前記半導体層に配設され、前記第２半導体領域に対して前記第１ガードリングを電気的に分離する分離絶縁体と、
　を備えている固体撮像装置。
（２）
　前記第２半導体領域と前記第１ガードリングとの間において、前記半導体層の前記第１面部分には、前記第２半導体領域よりも接合深さが浅い第２導電型のキャリア領域が形成され、
　前記分離絶縁体は、前記キャリア領域を少なくとも分断する深さに形成されている
　前記（１）に記載の固体撮像装置。
（３）
　前記分離絶縁体は、前記半導体層の前記第１面から前記第１面に対向する第２面にわたって貫通して配設されている
　前記（１）又は前記（２）に記載の固体撮像装置。
（４）
　前記第１ガードリングの外周囲に沿って前記半導体層に配設され、前記半導体層の前記第１面から前記第２面にわたって貫通して配設された第２ガードリングを更に備え、
　前記分離絶縁体は、前記第２ガードリングと同一の断面構造に形成されている
　前記（３）に記載の固体撮像装置。
（５）
　前記第２ガードリングは、ダイシング領域の内周囲に沿って配設されている
　前記（４）に記載の固体撮像装置。
（６）
　前記第２ガードリングは、前記第１ガードリングの外周囲に沿って複数配設されている
　前記（４）又は前記（５）に記載の固体撮像装置。
（７）
　前記第１ガードリングは、Ｗを含んで形成されている
　前記（１）から前記（６）のいずれか１つに記載の固体撮像装置。
（８）
　前記分離絶縁体は、ＳｉＯ２及びＳｉＮから選択される少なくとも１種以上の無機絶縁材料を含んで形成されている
　前記（１）から前記（７）のいずれか１つに記載の固体撮像装置。
（９）
　前記第１半導体領域は、ｎ型半導体領域又はｎ型半導体基板であり、
　前記第２半導体領域は、ｐ型半導体領域又はｐ型ウエル領域である
　前記（１）から前記（８）のいずれか１つに記載の固体撮像装置。
（１０）
　前記第１光電変換素子に対応した領域において、前記半導体層の前記第１面には、前記絶縁体を介在させて、光学フィルタ、光学レンズのそれぞれが順次配設された画素を備え、
　前記半導体層の前記第１面に対向する第２面側には、前記第１光電変換素子から転送された電荷を処理する画素回路を備えている
　前記（１）から前記（９）のいずれか１つに記載の固体撮像装置。
（１１）
　裏面照射型構造を備えている
　前記（１０）に記載の固体撮像装置。
（１２）
　前記撮像領域の外周囲において、前記半導体層の前記第１面には、前記絶縁体を介在させて、前記画素回路に電気的に接続された回路を有する第１半導体素子が実装されている
　前記（１０）又は前記（１１）に記載の固体撮像装置。
（１３）
　前記半導体層の厚さ方向から見て、前記第１半導体素子の平面面積は、前記半導体層の平面面積よりも小さい
　前記（１２）に記載の固体撮像装置。
（１４）
　前記第１半導体素子は、バンプ電極を介在させて前記半導体層に実装されている
　前記（１２）又は前記（１３）に記載の固体撮像装置。
（１５）
　前記半導体層の前記第２面に、前記画素回路に電気的に接続された回路を有する第２半導体素子が実装されている
　前記（１０）から前記（１４）のいずれか１つに記載の固体撮像装置。
（１６）
　前記第２半導体素子に、前記画素回路に電気的に接続された回路を有する第３半導体素子が更に実装されている
　前記（１５）に記載の固体撮像装置。
（１７）
　前記撮像領域において、前記絶縁体内に第２光電変換素子を更に備えている
　前記（１）から前記（１６）のいずれか１つに記載の固体撮像装置。
（１８）
　前記第２光電変換素子は、有機光電変換素子である
　前記（１７）に記載の固体撮像装置。
　本出願は、日本国特許庁において２０２２年１１月１１日に出願された日本特許出願番号２０２２－１８１０９２号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (18)

  1. 　第１導電型の第１半導体領域を有し、かつ、光を電荷に変換する第１光電変換素子が複数配列された撮像領域に第１導電型とは反対の第２導電型の第２半導体領域を有する半導体層と、
    　前記半導体層の光の入射側の第１面に配設された絶縁体と、
    　前記撮像領域の外周囲に沿って前記絶縁体内に配設され、金属材料により形成されるとともに、前記半導体層の前記第１半導体領域に電気的に接続された第１ガードリングと、
    　前記撮像領域の外周囲に沿って、かつ、前記第１ガードリングの内周囲に沿って前記半導体層に配設され、前記第２半導体領域に対して前記第１ガードリングを電気的に分離する分離絶縁体と、
    　を備えている固体撮像装置。
  2. 　前記第２半導体領域と前記第１ガードリングとの間において、前記半導体層の前記第１面部分には、前記第２半導体領域よりも接合深さが浅い第２導電型のキャリア領域が形成され、
    　前記分離絶縁体は、前記キャリア領域を少なくとも分断する深さに形成されている
    　請求項１に記載の固体撮像装置。
  3. 　前記分離絶縁体は、前記半導体層の前記第１面から前記第１面に対向する第２面にわたって貫通して配設されている
    　請求項１に記載の固体撮像装置。
  4. 　前記第１ガードリングの外周囲に沿って前記半導体層に配設され、前記半導体層の前記第１面から前記第２面にわたって貫通して配設された第２ガードリングを更に備え、
    　前記分離絶縁体は、前記第２ガードリングと同一の断面構造に形成されている
    　請求項３に記載の固体撮像装置。
  5. 　前記第２ガードリングは、ダイシング領域の内周囲に沿って配設されている
    　請求項４に記載の固体撮像装置。
  6. 　前記第２ガードリングは、前記第１ガードリングの外周囲に沿って複数配設されている
    　請求項４に記載の固体撮像装置。
  7. 　前記第１ガードリングは、Ｗを含んで形成されている
    　請求項１に記載の固体撮像装置。
  8. 　前記分離絶縁体は、ＳｉＯ２及びＳｉＮから選択される少なくとも１種以上の無機絶縁材料を含んで形成されている
    　請求項１に記載の固体撮像装置。
  9. 　前記第１半導体領域は、ｎ型半導体領域又はｎ型半導体基板であり、
    　前記第２半導体領域は、ｐ型半導体領域又はｐ型ウエル領域である
    　請求項１に記載の固体撮像装置。
  10. 　前記第１光電変換素子に対応した領域において、前記半導体層の前記第１面には、前記絶縁体を介在させて、光学フィルタ、光学レンズのそれぞれが順次配設された画素を備え、
    　前記半導体層の前記第１面に対向する第２面側には、前記第１光電変換素子から転送された電荷を処理する画素回路を備えている
    　請求項１に記載の固体撮像装置。
  11. 　裏面照射型構造を備えている
    　請求項１０に記載の固体撮像装置。
  12. 　前記撮像領域の外周囲において、前記半導体層の前記第１面には、前記絶縁体を介在させて、前記画素回路に電気的に接続された回路を有する第１半導体素子が実装されている
    　請求項１０に記載の固体撮像装置。
  13. 　前記半導体層の厚さ方向から見て、前記第１半導体素子の平面面積は、前記半導体層の平面面積よりも小さい
    　請求項１２に記載の固体撮像装置。
  14. 　前記第１半導体素子は、バンプ電極を介在させて前記半導体層に実装されている
    　請求項１２に記載の固体撮像装置。
  15. 　前記半導体層の前記第２面に、前記画素回路に電気的に接続された回路を有する第２半導体素子が実装されている
    　請求項１０に記載の固体撮像装置。
  16. 　前記第２半導体素子に、前記画素回路に電気的に接続された回路を有する第３半導体素子が更に実装されている
    　請求項１５に記載の固体撮像装置。
  17. 　前記撮像領域において、前記絶縁体内に第２光電変換素子を更に備えている
    　請求項１に記載の固体撮像装置。
  18. 　前記第２光電変換素子は、有機光電変換素子である
    　請求項１７に記載の固体撮像装置。
PCT/JP2023/034719 2022-11-11 2023-09-25 固体撮像装置 Ceased WO2024101014A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202380066571.2A CN119949048A (zh) 2022-11-11 2023-09-25 固态成像装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022181092 2022-11-11
JP2022-181092 2022-11-11

Publications (1)

Publication Number Publication Date
WO2024101014A1 true WO2024101014A1 (ja) 2024-05-16

Family

ID=91032256

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/034719 Ceased WO2024101014A1 (ja) 2022-11-11 2023-09-25 固体撮像装置

Country Status (3)

Country Link
CN (1) CN119949048A (ja)
TW (1) TW202425305A (ja)
WO (1) WO2024101014A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2026083699A1 (ja) * 2024-10-15 2026-04-23 ソニーセミコンダクタソリューションズ株式会社 半導体パッケージ、半導体装置、および、半導体パッケージの製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219425A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 半導体装置
JP2011114261A (ja) * 2009-11-30 2011-06-09 Sony Corp 固体撮像装置及びその製造方法、並びに固体撮像素子の製造方法及び半導体装置
JP2012178496A (ja) * 2011-02-28 2012-09-13 Sony Corp 固体撮像装置、電子機器、半導体装置、固体撮像装置の製造方法
WO2020075388A1 (ja) * 2018-10-11 2020-04-16 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219425A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 半導体装置
JP2011114261A (ja) * 2009-11-30 2011-06-09 Sony Corp 固体撮像装置及びその製造方法、並びに固体撮像素子の製造方法及び半導体装置
JP2012178496A (ja) * 2011-02-28 2012-09-13 Sony Corp 固体撮像装置、電子機器、半導体装置、固体撮像装置の製造方法
WO2020075388A1 (ja) * 2018-10-11 2020-04-16 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2026083699A1 (ja) * 2024-10-15 2026-04-23 ソニーセミコンダクタソリューションズ株式会社 半導体パッケージ、半導体装置、および、半導体パッケージの製造方法

Also Published As

Publication number Publication date
TW202425305A (zh) 2024-06-16
CN119949048A (zh) 2025-05-06

Similar Documents

Publication Publication Date Title
US12349487B2 (en) Solid-state image pickup device and electronic apparatus
CN113519067B (zh) 传感器芯片和测距装置
WO2024101014A1 (ja) 固体撮像装置
JP2023150251A (ja) 光検出装置及び電子機器
US11757053B2 (en) Package substrate having a sacrificial region for heat sink attachment
US20250331326A1 (en) Photodetection device and electronic device
WO2024084865A1 (ja) 半導体装置
US20250063839A1 (en) Imaging device and electronic device
US20240120359A1 (en) Photodetection device and electronic apparatus
WO2024057739A1 (ja) 光検出装置、光検出装置の製造方法、及び電子機器
JP7835696B2 (ja) 光検出装置および測距装置
JP2025047905A (ja) 光検出装置、電子機器及び光検出装置の製造方法
WO2024224610A1 (ja) 光検出装置
WO2026079210A1 (ja) 光検出装置
US20240304648A1 (en) Solid-state imaging device and manufacturing method for solid-state imaging device
WO2025069370A1 (ja) 固体撮像装置
JP2024163564A (ja) 光検出装置
JP2024085496A (ja) 光検出装置
WO2024135493A1 (ja) 光検出装置
WO2024075405A1 (ja) 固体撮像装置
WO2025018018A1 (ja) 光検出装置、撮像装置および光検出装置の製造方法
JP2024146132A (ja) 光検出装置及び電子機器
WO2025126673A1 (ja) 光検出装置
WO2023127110A1 (ja) 光検出装置及び電子機器
WO2023090053A1 (ja) 光検出装置及び電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23888367

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202380066571.2

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 202380066571.2

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 23888367

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP