WO2024075405A1 - 固体撮像装置 - Google Patents

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WO2024075405A1
WO2024075405A1 PCT/JP2023/029670 JP2023029670W WO2024075405A1 WO 2024075405 A1 WO2024075405 A1 WO 2024075405A1 JP 2023029670 W JP2023029670 W JP 2023029670W WO 2024075405 A1 WO2024075405 A1 WO 2024075405A1
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WO
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pixel
solid
state imaging
imaging device
gate electrode
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PCT/JP2023/029670
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English (en)
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大智 田中
知大 冨田
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80373—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the gate of the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/807—Pixel isolation structures

Definitions

  • This disclosure relates to a solid-state imaging device.
  • Patent Document 1 discloses a solid-state imaging device.
  • the solid-state imaging device has a photoelectric conversion section for each of a number of regularly arranged pixels.
  • charge is generated as a signal from incident light.
  • the signal is transferred to a floating diffusion via a transfer transistor arranged for each pixel.
  • the floating diffusion transfers the signal to a pixel circuit, where the signal is processed.
  • the floating diffusion is shared by a number of pixels arranged adjacently.
  • Patent Document 1 WO2020-262643
  • misalignment occurs in the floating diffusion with respect to the gate electrodes of the transfer transistors of each of the multiple pixels, more specifically, with respect to the connection parts that supply control signals to the gate electrodes.
  • This misalignment causes variation in the parasitic capacitance generated between the shared connection parts of each pixel and the floating diffusion. For this reason, it is desirable to improve the signal variation and delay associated with parasitic capacitance in solid-state imaging devices.
  • the solid-state imaging device comprises a first pixel disposed on the first surface side of the substrate, which is the light incident side, and having a first photoelectric conversion element that converts light into an electric charge; a first transistor disposed on the second surface side of the substrate opposite the first surface at a position corresponding to the first pixel, having a first gate electrode, and one of a pair of main electrodes electrically connected to the first photoelectric conversion element; a floating diffusion disposed on the second surface side of the substrate and electrically connected to the other main electrode of the first transistor; and a low dielectric constant region disposed between the floating diffusion and the first gate electrode facing it, and having a dielectric constant lower than that of the non-facing region.
  • the solid-state imaging device further comprises, in the solid-state imaging device according to the first embodiment, a second pixel disposed adjacent to the first pixel on the first surface side of the substrate and having a second photoelectric conversion element that converts light into an electric charge, a second transistor disposed on the second surface side of the substrate at a position corresponding to the second pixel and having a second gate electrode, one of a pair of main electrodes being electrically connected to the second photoelectric conversion element and the other main electrode being electrically connected to a floating diffusion, and a low dielectric constant region disposed between the floating diffusion and the second gate electrode facing it.
  • the low dielectric constant region in the solid-state imaging device according to the first or second embodiment is a gap.
  • the low dielectric constant region in the solid-state imaging device according to the first or second embodiment is formed from a low dielectric constant material.
  • FIG. 1 is a circuit diagram showing a pixel and a pixel circuit of a solid-state imaging device according to a first embodiment of the present disclosure.
  • FIG. 2 is a vertical cross-sectional configuration diagram of the pixel shown in FIG. 1 (a cross-sectional view taken along the line AA shown in FIG. 3).
  • FIG. 3 is a plan view showing the configuration of the pixel shown in FIG. 4A to 4C are cross-sectional views illustrating a first step of the method for manufacturing the solid-state imaging device according to the first embodiment.
  • FIG. 5 is a cross-sectional view of the second process.
  • FIG. 6 is a cross-sectional view of the third process.
  • FIG. 7 is a cross-sectional view of the fourth step.
  • FIG. 1 is a circuit diagram showing a pixel and a pixel circuit of a solid-state imaging device according to a first embodiment of the present disclosure.
  • FIG. 2 is a vertical cross-sectional configuration diagram of the pixel shown in FIG. 1
  • FIG. 8 is a cross-sectional view of the fifth step.
  • FIG. 9 is a cross-sectional view of the sixth step.
  • FIG. 10 is a cross-sectional view of the seventh step.
  • FIG. 11 is a cross-sectional view of the eighth step.
  • FIG. 12 is a cross-sectional view of the ninth step.
  • FIG. 13 is a cross-sectional view of the tenth step.
  • FIG. 14 is a cross-sectional view of the eleventh step.
  • FIG. 15 is a cross-sectional view of the twelfth step.
  • FIG. 16 is a cross-sectional view of the thirteenth step.
  • FIG. 17 is a cross-sectional view of the fourteenth step.
  • FIG. 18 is a cross-sectional view of the 15th step.
  • FIG. 19 is a cross-sectional view of the 16th step.
  • FIG. 20 is a cross-sectional view of the 17th step.
  • FIG. 21 is a cross-sectional view of the 18th step.
  • FIG. 22 is a cross-sectional view of the 19th step.
  • FIG. 23 is a cross-sectional view of the twentieth step.
  • FIG. 24 is a cross-sectional view of the 21st step.
  • FIG. 25 is a cross-sectional view of the 22nd step.
  • FIG. 26 is a vertical cross-sectional configuration diagram (a cross-sectional view taken along the line BB shown in FIG. 27) of a pixel of a solid-state imaging device according to the second embodiment of the present disclosure, corresponding to FIG. FIG.
  • FIG. 27 is a plan view of the pixel shown in FIG. 26, which corresponds to FIG.
  • FIG. 28 is a vertical cross-sectional configuration diagram (a cross-sectional view taken along the CC cutting line shown in FIG. 29) of a pixel of a solid-state imaging device according to a third embodiment of the present disclosure, corresponding to FIG.
  • FIG. 29 is a plan view of the pixel shown in FIG. 28, corresponding to FIG.
  • FIG. 30 is a vertical cross-sectional configuration diagram (a cross-sectional view taken along the line DD shown in FIG. 31) of a pixel of a solid-state imaging device according to a fourth embodiment of the present disclosure, corresponding to FIG.
  • FIG. 31 is a plan view of the pixel shown in FIG. 30, corresponding to FIG. FIG.
  • FIG. 32 is a vertical cross-sectional configuration diagram (a cross-sectional view taken along the line E-E shown in FIG. 33) of a pixel of a solid-state imaging device according to a fifth embodiment of the present disclosure, corresponding to FIG. 2.
  • FIG. 33 is a plan view of the pixel shown in FIG. 32, corresponding to FIG.
  • FIG. 34 is a vertical cross-sectional configuration diagram (a cross-sectional view taken along the line FF shown in FIG. 35) of a pixel of a solid-state imaging device according to a sixth embodiment of the present disclosure, corresponding to FIG. 2.
  • FIG. 35 is a plan view of the pixel shown in FIG. 34, corresponding to FIG. FIG.
  • FIG. 36 is a cross-sectional view illustrating a first step for explaining each step of a method for manufacturing a solid-state imaging device according to the sixth embodiment.
  • FIG. 37 is a cross-sectional view of the second process.
  • FIG. 38 is a cross-sectional view of the third step.
  • FIG. 39 is a cross-sectional view of the fourth step.
  • FIG. 40 is a cross-sectional view of the fifth step.
  • FIG. 41 is a cross-sectional view of the sixth step.
  • FIG. 42 is a cross-sectional view of the seventh step.
  • FIG. 43 is a cross-sectional view of the eighth step.
  • FIG. 44 is a cross-sectional view of the ninth step.
  • FIG. 45 is a cross-sectional view of the tenth step.
  • FIG. 45 is a cross-sectional view of the tenth step.
  • FIG. 46 is a cross-sectional view of the 11th step.
  • FIG. 47 is a cross-sectional view of the twelfth step.
  • FIG. 48 is a cross-sectional view of the thirteenth step.
  • FIG. 49 is a cross-sectional view of the 14th step.
  • FIG. 50 is a cross-sectional view of the 15th step.
  • FIG. 51 is a cross-sectional view of the 16th step.
  • FIG. 52 is a cross-sectional view of the 17th step.
  • FIG. 53 is a cross-sectional view of the 18th step.
  • FIG. 54 is a cross-sectional view of the 19th step.
  • FIG. 55 is a cross-sectional view of the 20th step.
  • FIG. 56 is a cross-sectional view of the 21st step.
  • FIG. 57 is a cross-sectional view of the 22nd step.
  • FIG. 58 is a cross-sectional view of the 23rd step.
  • FIG. 59 is a cross-sectional view of the 24th step.
  • 60 is a vertical cross-sectional configuration diagram (a cross-sectional view taken along line GG shown in FIG. 61) of a pixel of a solid-state imaging device according to a seventh embodiment of the present disclosure, corresponding to FIG. 2.
  • FIG. 61 is a plan view of the pixel shown in FIG. 60, corresponding to FIG.
  • FIG. 62 is a cross-sectional view illustrating a first step for explaining each step of a method for manufacturing a solid-state imaging device according to the eighth embodiment.
  • FIG. 63 is a cross-sectional view of the second process.
  • FIG. 64 is a cross-sectional view of the third step.
  • FIG. 65 is a cross-sectional view of the fourth step.
  • FIG. 66 is a cross-sectional view illustrating a first step for explaining each step of a method for manufacturing a solid-state imaging device according to the ninth embodiment.
  • FIG. 67 is a cross-sectional view of the second process.
  • FIG. 68 is a plan view of a pixel of a solid-state imaging device according to a tenth embodiment of the present disclosure, corresponding to FIG.
  • FIG. 69 is a vertical cross-sectional configuration diagram (a cross-sectional view taken along the HH cutting line shown in FIG.
  • FIG. 70 is a plan view of the pixel shown in FIG. 69
  • FIG. 71 is a plan view illustrating the configuration of a pixel of a solid-state imaging device according to a twelfth embodiment of the present disclosure
  • FIG. 72 is a block diagram showing an example of a schematic configuration of a vehicle control system, which is a first application example according to an embodiment of the present disclosure.
  • FIG. 73 is an explanatory diagram showing an example of the installation positions of the outside-vehicle information detection unit and the imaging unit.
  • First embodiment In the first embodiment, an example in which the present technology is applied to a solid-state imaging device will be described. In the first embodiment, the circuit configuration, planar configuration, longitudinal cross-sectional configuration, and manufacturing method of the solid-state imaging device will be described in detail. 2.
  • Second Embodiment The second embodiment is a first example in which the isolation structure between the gate electrode of the transfer transistor of a pixel and the floating diffusion in the solid-state imaging device according to the first embodiment is changed. 3.
  • Third Embodiment The third embodiment is a second example in which the structure of the pixel isolation region that isolates pixels in the solid-state imaging device according to the first embodiment is changed. 4.
  • the fourth embodiment is a fourth example illustrating an isolation structure in other regions in addition to the isolation structure between the gate electrode of the transfer transistor of a pixel and the floating diffusion in the solid-state imaging device according to the first embodiment. 5.
  • Fifth Embodiment is a fifth example in which the isolation structure between the gate electrode of the transfer transistor of a pixel and the floating diffusion in the solid-state imaging device according to the first embodiment is changed. 6.
  • Sixth embodiment is a sixth example in which the structure of the shared connection portion of the floating diffusion is changed in the solid-state imaging device according to the first embodiment.
  • a manufacturing method of the solid-state imaging device will also be described. 7.
  • the seventh embodiment is a seventh example in which a transistor that constitutes a pixel circuit is provided in a pixel in the solid-state imaging device according to the first embodiment.
  • the eighth embodiment is an eighth example in which the manufacturing method of the isolation structure between the gate electrode of the transfer transistor of a pixel and the floating diffusion in the solid-state imaging device according to the first embodiment is changed.
  • the ninth embodiment is a ninth example in which the method of manufacturing the isolation structure between the gate electrode of the transfer transistor of a pixel and the floating diffusion in the solid-state imaging device according to the first embodiment is changed. 10.
  • the tenth embodiment is a tenth example in which the structure of the pixel isolation region that isolates pixels in the solid-state imaging device according to the first embodiment is changed.
  • the eleventh embodiment is an eleventh example in which the structure of the pixel isolation region that isolates pixels in the solid-state imaging device according to the first embodiment is changed.
  • Twelfth Embodiment is a twelfth example in which the structure of the unit pixel is changed in the solid-state imaging device according to the first embodiment.
  • Application Example to a Mobile Body An example in which the present technology is applied to a vehicle control system, which is an example of a mobile body control system, will be described. 14.
  • a solid-state imaging device 1 according to a first embodiment of the present disclosure will be described with reference to FIGS.
  • the arrow X direction shown as appropriate in the figure indicates one planar direction of the solid-state imaging device 1 placed on a flat surface for convenience.
  • the arrow Y direction indicates another planar direction perpendicular to the arrow X direction.
  • the arrow Z direction indicates an upward direction perpendicular to the arrow X and arrow Y directions.
  • the arrow X direction, the arrow Y direction, and the arrow Z direction exactly coincide with the X-axis direction, the Y-axis direction, and the Z-axis direction, respectively, of a three-dimensional coordinate system. Note that these directions are shown to facilitate understanding of the description, and are not intended to limit the directions of the present technology.
  • FIG. 1 shows an example of the circuit configuration of the pixel 10 and pixel circuit 20 that constitute the solid-state imaging device 1.
  • Each pixel 10 is composed of a series circuit of a photoelectric conversion element (photodiode) 11 and a transistor 12.
  • a photoelectric conversion element photodiode
  • transistor 12 a transistor
  • the photoelectric conversion element 11 converts light incident from outside the solid-state imaging device 1 into an electric charge (electrical signal).
  • the transistor 12 is used as a transfer transistor that transfers the electric charge converted in the photoelectric conversion element 11 to the pixel circuit 20.
  • the transistor 12 is an insulated gate field effect transistor (IGFET). More specifically, the transistor 12 is an n-channel conductivity type IGFET that is a first conductivity type. That is, the transistor 12 includes a gate electrode and a pair of main electrodes.
  • the transistor 12 is the "first transistor” or the "second transistor” according to the present technology.
  • the gate electrode is connected to a horizontal signal line (not shown).
  • a control signal TG is input to the gate electrode from the horizontal signal line. The on/off operation of the transistor 12 is controlled by the control signal TG.
  • the pixel circuit 20 is provided for each unit pixel. In the first embodiment, one pixel circuit 20 is provided for four pixels 10. The pixel circuit 20 performs signal processing of charges converted from light in the pixel 10.
  • the pixel circuit 20 includes an amplification transistor 21 , a selection transistor 22 , a floating diffusion conversion gain switching transistor (hereinafter simply referred to as “FD conversion gain switching transistor”) 23 , and a reset transistor 24 .
  • the gate electrode of the amplifier transistor 21 is connected to the FD 25.
  • One main electrode of the amplifier transistor 21 is connected to the power supply voltage terminal VDD, and the other main electrode is connected to one main electrode of the selection transistor 22.
  • the gate electrode of the selection transistor 22 is connected to a selection signal line SEL.
  • the other main electrode of the selection transistor 22 is connected to a vertical signal line VSL and a current source load LC.
  • the current source load LC is connected to a reference voltage terminal GND.
  • a gate electrode of the FD conversion gain switching transistor 23 is connected to a floating diffusion control signal line FDG.
  • One main electrode of the FD conversion gain switching transistor 23 is connected to the FD 25, and the other main electrode is connected to one main electrode of the reset transistor 24.
  • the gate electrode of the reset transistor 24 is connected to a reset signal line RST.
  • the other main electrode of the reset transistor 24 is connected to a power supply voltage terminal VDD.
  • the pixel circuits 20 are further connected to an image processing circuit (not shown) that includes, for example, an analog-to-digital converter (ADC) and a digital signal processor (DSP).
  • ADC analog-to-digital converter
  • DSP digital signal processor
  • the charge converted from light by the pixel 10 is an analog signal.
  • This analog signal is amplified in the pixel circuit 20.
  • the ADC converts the analog signal output from the pixel circuit 20 into a digital signal.
  • the DSP performs functional processing of the digital signal.
  • the image processing circuit performs signal processing for image creation.
  • FIG. 3 shows an example of a schematic vertical cross-sectional structure of the pixel 10.
  • Fig. 4 shows an example of a schematic planar structure of the pixel 10.
  • the unit pixel is composed of four pixels 10 arranged adjacent to each other. More specifically, the unit pixel includes two pixels 10A and 10B arranged adjacent to each other in the direction of the arrow X, and two pixels 10C and 10D arranged adjacent to each other in the direction of the arrow Y and adjacent to each other in the direction of the arrow X. In other words, the pixels 10A to 10D are arranged in a matrix. When viewed from the direction of the arrow Z (hereinafter simply referred to as "in a plan view"), each of the pixels 10A to 10D is formed in a rectangular shape.
  • the "pixel 10" is given a reference number that distinguishes it from the "pixels 10A" to the “pixels 10D.” Note that when referring to them collectively, they may be simply referred to as the "pixels 10.”
  • the pixels 10 are disposed on a base 15.
  • a semiconductor substrate is used for the base 15. More specifically, a single crystal silicon (Si) substrate having a p-type semiconductor region (or a p-type well region) of the second conductivity type is used.
  • each of pixels 10A to 10D is further disposed within an area surrounded by pixel isolation regions 16.
  • pixel isolation regions 16 are formed in a lattice pattern.
  • the pixel isolation region 16 includes a groove 161, an embedding member 163, and an embedding member 164.
  • the groove 161 is formed as a groove extending in the depth direction from the second surface 15B on the arrow Z direction side of the base 15 to the first surface 15A side opposite to the arrow Z direction.
  • the first surface 15A is used as a light incidence surface of the pixel 10.
  • the filling member 163 is on the first surface 15A side of the groove 161 and fills most of the inside of the groove 161.
  • the filling member 163 is, for example, a polycrystalline silicon film.
  • the filling member 164 is embedded in the groove 161 on the second surface 15B side of the groove 161 and on the filling member 163.
  • the filling member 164 is, for example, a silicon oxide (SiO) film, a silicon nitride (SiN) film, or the like. That is, the pixel isolation region 16 has a trench isolation structure.
  • the pixel isolation region 16 also includes a pinning region 162 formed in the base 15 in a region along the filling member 163 of the groove 161 .
  • the photoelectric conversion element 11 of the pixel 10 is disposed on the first surface 15A side of the base 15.
  • the photoelectric conversion element 11 is disposed for each of the pixels 10A to 10D. That is, one photoelectric conversion element 11 (corresponding to the "first photoelectric conversion element” according to the present technology) is disposed in the pixel 10A. Also, one photoelectric conversion element 11 (corresponding to the "second photoelectric conversion element” according to the present technology) is disposed in the pixel 10B. Similarly, one photoelectric conversion element 11 is disposed in the pixel 10C, and one photoelectric conversion element 11 is disposed in the pixel 10D.
  • the photoelectric conversion element 11 is formed at the pn junction between the p-type semiconductor region 11p and the n-type semiconductor region 11n.
  • the p-type semiconductor region 11p is disposed on the second surface 15B side of the base 15 within the region surrounded by the pixel isolation region 16.
  • the n-type semiconductor region 11n is similarly disposed on the first surface 15A side of the base 15 within the region surrounded by the pixel isolation region 16.
  • the transistor (transfer transistor) 12 of the pixel 10 includes an n-type semiconductor region 11 n as one main electrode, an n-type semiconductor region 124 as the other main electrode, a gate insulating film 122 , and a gate electrode 123 .
  • the n-type semiconductor region 11 n is the n-type semiconductor region 11 n of the photoelectric conversion element 11 .
  • the gate insulating film 122 is formed along the inner wall of the groove 121 that reaches the n-type semiconductor region 11n from the second surface 15B of the base 15.
  • a single layer film of a SiO film or a SiN film, or a composite film of a combination of these films is used.
  • the gate electrode 123 includes a vertical gate electrode portion 123 A and a gate electrode connection portion 123 B.
  • the gate electrode 123 corresponds to a “first gate electrode” or a “second gate electrode” according to the present technology.
  • the vertical gate electrode portion 123A is buried in the trench 121 with a gate insulating film 122 interposed therebetween.
  • a polycrystalline Si film is used for the vertical gate electrode portion 123A. This polycrystalline Si film contains impurities that reduce the resistance value.
  • the gate electrode connection portion 123B is disposed on the second surface 15B of the base body 15.
  • the gate electrode connection portion 123B is in contact with and electrically connected to the vertical gate electrode portion 123A.
  • the gate electrode connection portion 123B is also electrically connected to the wiring 7.
  • a control signal TG is input from the wiring 7 to the gate electrode connection portion 123B.
  • the gate electrode connection portion 123B is made of, for example, a polycrystalline Si film.
  • the n-type semiconductor region 124 is disposed on the surface portion of the p-type semiconductor region 11p on the second surface 15B side of the base 15.
  • the n-type semiconductor region 124 is disposed in a position close to the pixel isolation region 16.
  • the n-type semiconductor regions 124 of the four pixels 10A to 10D that make up the unit pixel are gathered at the center position of the unit pixel.
  • a shared contact 30 is electrically connected to the n-type semiconductor region 124 of the transistor 12.
  • the shared contact 30 is configured as a common connection part for a total of four n-type semiconductor regions 124 of the four pixels 10A to 10D that constitute a unit pixel.
  • the shared contact 30 is configured as a part of the FD 25 (see FIG. 1), and is electrically connected to the pixel circuit 20 (see FIG. 1) through the wiring 7.
  • the shared connection portion 30 is disposed on the second surface 15B side of the base 15 so as to overlap the pixel isolation region 16. To explain in more detail, the shared connection portion 30 overlaps the pixel isolation region 16 and is extended from this overlapping position into each of the n-type semiconductor regions 124 of the pixels 10A to 10D so as to overlap with the n-type semiconductor regions 124. In this extended and overlapping region, the shared connection portion 30 is electrically connected to each of the four n-type semiconductor regions 124.
  • the side surface of the shared connection portion 30 on the gate electrode 123 (gate electrode connection portion 123B) side is formed into a shape that approaches the gate electrode 123 as it moves away from the second surface 15B of the base body 15 (as it moves toward the direction of the arrow Z).
  • the side surface of the shared connection portion 30 on the gate electrode 123 side is formed into an arc-shaped cross-sectional shape that protrudes toward the shared connection portion 30 side and rides onto the upper portion of the gate electrode 123.
  • the side surface of the shared connection unit 30 on the gate electrode 123 (corresponding to the "first gate electrode” in the present technology) side of the pixel 10A is formed in a shape that approaches the gate electrode (first gate electrode) 123 as it is moved away from the second surface 15B.
  • the side surface of the shared connection unit 30 on the gate electrode 123 (corresponding to the "second gate electrode” in the present technology) side of the pixel 10B is formed in a shape that approaches the gate electrode (second gate electrode) 123 as it is moved away from the second surface 15B.
  • the shape of the side surface of the shared connection unit 30 is similar for each of the pixels 10C and 10D.
  • the shared connection portion 30 is made of, for example, a polycrystalline silicon film. This polycrystalline silicon film contains impurities that reduce the resistance value.
  • a low dielectric region 32 is disposed between the gate electrode 123 of the transistor 12 in the pixel 10 and the FD 25 (see FIG. 1).
  • the low dielectric constant region 32 is disposed between the gate electrode connection portion 123B of the gate electrode 123 and the shared connection portion 30 as a part of the FD 25.
  • the low dielectric constant region 32 is on the opposite side of the gate electrode connection portion 123B from the shared connection portion 30, and has a lower dielectric constant than a non-facing region 33 surrounded by a dashed line.
  • the non-facing region 33 includes an insulating film 34 that covers a part of the side surface of the gate electrode connection portion 123B, and an insulating film 35 that is laminated and covers the insulating film 34.
  • the insulating film 34 is formed of, for example, a SiO film.
  • the insulating film 35 is formed of, for example, a SiN film.
  • the low dielectric constant region 32 is a gap.
  • the low dielectric constant region 32 is a gap containing gas therein. Air is used as the gas.
  • the low dielectric constant region 32 is configured as an air gap here.
  • the capacitance value of the parasitic capacitance with the gate electrode connection portion 123B as one electrode, the low dielectric constant region 32 as the dielectric, and the shared connection portion 30 as the other electrode is reduced.
  • the capacitance value of the parasitic capacitance generated in each of the pixels 10A to 10D is reduced, and as a result, it is possible to effectively suppress or prevent variation in the capacitance value of the parasitic capacitance added to the FD 25.
  • the gap serving as the low dielectric constant region 32 may be a vacuum.
  • the gap serving as the low dielectric constant region 32 may be filled with an inert gas such as nitrogen gas (N 2 ) or argon gas (Ar).
  • the wiring 7 is disposed in a connection hole 6H formed in the insulating film 34, the insulating film 35, and the interlayer insulating film 6, which respectively cover the transistor 12 and the shared connection portion 30.
  • the connection hole 6H is a through hole formed in the thickness direction of the insulating film 34, the insulating film 35, and the interlayer insulating film 6.
  • the interlayer insulating film 6 is formed of, for example, a SiO film.
  • the wiring 7 is formed of, for example, a tungsten (W) film. That is, the wiring 7 is formed as a so-called W plug.
  • the solid-state imaging device 1 employs a two-stage structure in which the base 15 including the photoelectric conversion elements 11 and the transistors (transfer transistors) 12 is stacked on the substrate 15 and a substrate on which the pixel circuits 20 are constructed.
  • Method of manufacturing the solid-state imaging device 1] 4 to 25 show an example of a manufacturing method for the solid-state imaging device 1 according to the first embodiment, step by step.
  • illustrations and descriptions of the respective structures of the photoelectric conversion element 11 and the transistor (transfer transistor) 12 are simplified or omitted.
  • a substrate 15 is prepared.
  • the substrate 15 is, for example, a single crystal Si substrate.
  • a groove 161A is formed from the surface of the second face 15B of the base 15 toward the first face 15A.
  • This groove 161A has a shallower depth than the groove 161 to be formed later.
  • the groove 161A has a depth that reaches the n-type semiconductor region 11n of the photoelectric conversion element 11.
  • the groove 161A is formed by using, for example, photolithography technology and etching technology. For the etching, anisotropic etching such as reactive ion etching (RIE) is used. 5, a mask 171 is formed along the inner wall of the groove 161A.
  • the mask 171 is used as an etching mask and an impurity introduction mask.
  • the mask 171 is a composite film formed by sequentially laminating, for example, a SiO film and a SiN film.
  • the mask 171 is used to further deepen the groove 161A, forming the groove 161.
  • anisotropic etching is used to form the groove 161.
  • pinning regions 162 are formed in the surface portion of the base 15 along the inner wall of the groove 161, specifically, in the surface portion of the n-type semiconductor region 11n (see FIG. 3).
  • the pinning regions 162 are formed by introducing p-type impurities into the n-type semiconductor region 11n using a mask 171. As shown in FIG. 8, mask 171 is removed.
  • a filling material 163 is formed on the entire surface of the second surface 15B of the base body 15.
  • the filling material 163 is, for example, a polycrystalline Si film formed by chemical vapor deposition (CVD). Subsequently, the entire surface of the base 15 is etched to remove excess filling material 163 on the second surface 15B, thereby filling the grooves 161 with filling material 163, as shown in FIG.
  • a filling member 164 is further embedded on the filling member 163 in the groove 161.
  • the filling member 164 is, for example, a SiO film formed by CVD. As with the filling member 163, excess filling member 164 is removed by etching after the film formation. When this process is completed, the pixel isolation region 16 is completed.
  • An insulating film 341 is formed on the second surface 15B of the base 15 (see FIG. 12).
  • This insulating film 341 is used as a gate insulating film of the transistor 12.
  • the gate electrode connection portion 123B is formed on the insulating film 341.
  • the vertical gate electrode portion 123A (see FIG. 2) of the transistor 12 is already formed, and the gate electrode connection portion 123B is formed on the vertical gate electrode portion 123A and electrically connected thereto.
  • a polycrystalline Si film formed by CVD is used for the gate electrode connection portion 123B.
  • an insulating film 342 is formed to cover the side and upper surfaces of the gate electrode connection portion 123B.
  • the insulating film 342 is, for example, a SiO film formed by using a CVD method.
  • an insulating film 351 is formed on the side and upper surfaces of the gate electrode connection portion 123B with the insulating film 342 therebetween.
  • the insulating film 351 is, for example, a SiN film formed by CVD.
  • etching is performed on the entire surface, leaving insulating film 351 on the side of gate electrode connection portion 123B, and removing insulating film 351 in other areas.
  • Anisotropic etching such as RIE is used for the etching.
  • the insulating film 351 left on the side of gate electrode connection portion 123B is used as a so-called sidewall spacer.
  • an insulating film 343 is formed on the upper surface of the gate electrode connection portion 123B and on the upper surface of the insulating film 351.
  • the insulating film 343 is, for example, a SiO film formed by using a CVD method.
  • the insulating film 343 is used as a buffer film, and an n-type semiconductor region 124 to be used as the other main electrode of the transistor 12 is formed in a surface portion of the second face 15B of the base 15.
  • the n-type semiconductor region 124 is formed by introducing an n-type impurity into the base 15 by using, for example, an ion implantation method. Once the n-type semiconductor region 124 is formed, the transistor 12 is complete.
  • an opening 343H is formed in the insulating film 343 in a region overlapping the n-type semiconductor region 124 and the pixel isolation region 16.
  • the opening 343H is formed using photolithography and etching techniques.
  • a conductive film 301 is formed on the entire surface of the base 15 including the insulating film 343.
  • the conductive film 301 is a material that forms the shared connection portion 30.
  • a polycrystalline Si film formed by using, for example, a CVD method is used for the conductive film 301.
  • a p-type impurity is introduced into the conductive film 301 to form a p-type conductive film 36.
  • This p-type conductive film 36 is used as a path for supplying a reference voltage, for example. 20, n-type impurities are introduced into the conductive film 301 in the region for forming the shared connection portion 30. When the n-type impurities are introduced, the shared connection portion 30 is substantially formed.
  • the conductive film 301 is patterned and excess conductive film 301 is removed to form the shared connection portion 30 and the p-type conductive film 36. Photolithography and etching techniques are used for the patterning.
  • the insulating film 343 and the insulating film 351 are selectively removed.
  • An etching technique is used for this selective removal.
  • the insulating film 351 is formed as a sidewall spacer, and is removed to form the low dielectric constant region 32 that serves as a gap between the gate electrode connection portion 123B and the shared connection portion 30. That is, the low dielectric constant region 32 is formed by forming a sidewall spacer on the side surface of the gate electrode connection portion 123B and utilizing the gap created by removing this sidewall spacer.
  • the gap, which is the low dielectric constant region 32 will be filled with air. Also, if a vacuum is drawn in the furnace during the manufacturing process, the gap, which is the low dielectric constant region 32, will become a vacuum. Furthermore, if a carrier gas, such as an inert gas, is used to flow in the furnace during the manufacturing process, the gap, which is the low dielectric constant region 32, will be filled with the inert gas.
  • a carrier gas such as an inert gas
  • an insulating film 34 is formed on the entire second surface 15B of the base 15 to cover the shared connection portion 30. Furthermore, an insulating film 35 is formed on the insulating film 34 as shown in FIG.
  • a non-facing region 33 including the insulating film 34 and the insulating film 35 is formed in a region other than the region in which the low dielectric constant region 32 is formed.
  • the dielectric constant of the low dielectric constant region 32 is smaller than the dielectric constant of the non-facing region 33.
  • the interlayer insulating film 6 is formed on the insulating film 35 . Subsequently, a contact hole 6H is formed in the interlayer insulating film 6, and as shown in FIG. 2, a wiring 7 is formed in the contact hole 6H. It should be noted that the illustration and description of the manufacturing method for the pixel circuit 20 (see FIG. 1) and the like will be omitted.
  • the solid-state imaging device 1 according to the first embodiment is completed and the manufacturing method is completed.
  • the solid-state imaging device 1 includes a pixel (first pixel) 10, a transistor (first transistor) 12, and an FD 25.
  • the pixel 10 is, for example, pixel 10A.
  • the pixel 10 is disposed on the first surface 15A side of the base 15, which is the light incident side, and has a photoelectric conversion element (first photoelectric conversion element) 11 that converts light into electric charges.
  • the transistor 12 is disposed on the second surface 15B side of the base 15 opposite to the first surface 15A at a position corresponding to the pixel 10.
  • the transistor 12 has a gate electrode (first gate electrode) 123, and one of a pair of main electrodes is electrically connected to the photoelectric conversion element 11.
  • the FD 25 is disposed on the second surface 15B side of the base 15, and is electrically connected to an n-type semiconductor region 124 that is the other main electrode of the transistor 12. 2 and 3, the solid-state imaging device 1 further includes a low dielectric constant region 32.
  • the low dielectric constant region 32 is disposed between the FD 25 and the gate electrode 123 facing the FD 25.
  • the low dielectric constant region 32 has a lower dielectric constant than a non-facing region 33 that does not face the FD 25.
  • the solid-state imaging device 1 further includes a pixel (second pixel) 10 and a transistor (second transistor) 12.
  • the pixel 10 is, for example, pixel 10B (or pixel 10C).
  • the pixel 10 is disposed adjacent to the pixel 10A as the first pixel, for example.
  • the pixel 10 is disposed on the first surface 15A side of the base 15, and has a photoelectric conversion element (second photoelectric conversion element) 11 that converts light into electric charges.
  • the transistor 12 is disposed on the second surface 15B side of the base 15 at a position corresponding to the pixel 10.
  • the transistor 12 has a gate electrode (second gate electrode) 123, one of a pair of main electrodes is electrically connected to the photoelectric conversion element 11, and the FD 25 is electrically connected to the n-type semiconductor region 124, which is the other main electrode.
  • the solid-state imaging device 1 further includes a low dielectric constant region 32 between the FD 25 and the gate electrode 123 facing the FD 25 . With this configuration, it is possible to reduce the capacitance value of the parasitic capacitance in which the gate electrode 123 is one electrode, the low dielectric constant region 32 is the dielectric, and the FD 25 is the other electrode.
  • the solid-state imaging device 1 further includes a pixel isolation region 16 and a shared connection portion 30 .
  • the pixel isolation region 16 is disposed in the base 15 between two adjacent pixels (first pixel) 10 and (second pixel) 10, and electrically and optically isolates the pixels 10.
  • the pixel isolation region 16 includes a groove 161 formed in the depth direction of the base 15, and an embedding member 163 and an embedding member 164 embedded in the groove 161.
  • the shared connection portion 30 is disposed on the second surface 15B side of the base 15 so as to overlap the pixel isolation region 16, and electrically connects, for example, the other main electrodes (n-type semiconductor regions 124) of the transistor (first transistor) 12 of the pixel 10A and the transistor (second transistor) 12 of the pixel 10B.
  • the FD 25 is electrically connected to the shared connection portion 30.
  • a low dielectric constant region 32 is disposed between the gate electrode 123 and the shared connection portion 30 . Therefore, the capacitance value of the parasitic capacitance between the gate electrode 123 and the shared connection portion 30 can be reduced.
  • the side of the shared connection portion 30 facing the gate electrode (first gate electrode and second gate electrode) 123 is formed in a shape that approaches the gate electrode 123 as it moves away from the second surface 15B of the base 15 in the direction of the arrow Z. 21 of the manufacturing method, the shared connection portion 30 is formed on the side surface of the gate electrode 123 (specifically, the gate electrode connection portion 123B) in a shape that encloses the insulating film 351 serving as a sidewall spacer.
  • the low dielectric constant region 32 is formed by utilizing the gap created by selectively removing the insulating film 351. Therefore, the low dielectric constant region 32 can be easily formed, and the capacitance value of the parasitic capacitance can be easily reduced.
  • the low dielectric constant region 32 is a gap.
  • the gap of the low dielectric constant region 32 is a vacuum.
  • the gap of the low dielectric constant region 32 is filled with air or an inert gas. Therefore, the low dielectric constant region 32 can be simply configured, and the capacitance value of the parasitic capacitance can be easily reduced.
  • Second embodiment> A solid-state imaging device 1 according to a second embodiment of the present disclosure will be described with reference to Figures 26 and 27. Note that in the second embodiment and the following embodiments, components that are the same as or substantially the same as components of the solid-state imaging device 1 according to the first embodiment are denoted by the same reference numerals, and duplicated descriptions will be omitted.
  • FIG. 26 shows an example of a schematic vertical cross-sectional structure of the pixel 10.
  • Fig. 27 shows an example of a schematic planar structure of the pixel 10.
  • the low dielectric constant region 32 of the solid-state imaging device 1 according to the first embodiment is formed from a low dielectric constant material.
  • the low dielectric constant material has a lower dielectric constant than the non-facing region 33.
  • the insulating film 34 is a SiO film
  • the insulating film 35 is a SiN film to form the non-facing region 33. Therefore, the low dielectric constant region 32 is formed of a single layer film of a SiO film or a carbon-added silicon oxide (SiOC) film, or a composite film formed by laminating these.
  • the components other than those described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first embodiment.
  • Fig. 28 shows an example of a schematic vertical cross-sectional structure of the pixel 10.
  • Fig. 29 shows an example of a schematic planar structure of the pixel 10.
  • the solid-state imaging device 1 according to the third embodiment has a different configuration of the pixel isolation region 16 from the solid-state imaging device 1 according to the first or second embodiment.
  • the pixel isolation region 16 is configured with an insulator region instead of the structure including the groove 161, the filling member 163, and the filling member 164.
  • the insulator region is formed by injecting impurities into the base 15 using, for example, an ion implantation method.
  • the components other than those described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first or second embodiment.
  • the pixel isolation region 16 is formed from an insulating region. Therefore, the pixel isolation region 16 can be easily formed, and the structure of the solid-state imaging device 1 can be easily realized.
  • Fig. 30 shows an example of a schematic vertical cross-sectional structure of the pixel 10.
  • Fig. 31 shows an example of a schematic planar structure of the pixel 10.
  • the solid-state imaging device 1 according to the fourth embodiment is formed in a state where an insulating film 351 is left in the non-facing region 33 in the solid-state imaging device 1 according to the first or second embodiment.
  • the insulating film 351 is a sidewall spacer formed on a side surface of the gate electrode connection portion 123B of the transistor 12.
  • the components other than those described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first or second embodiment.
  • the solid-state imaging device 1 according to the fourth embodiment may be applied to the solid-state imaging device 1 according to the third embodiment.
  • an insulating film 351 is disposed as a sidewall spacer on the side surface of the non-facing region 33 of the gate electrode 123 (gate electrode connection portion 123B).
  • the capacitance value of the parasitic capacitance added to the FD 25 is small, so that the signal variation and delay caused by the parasitic capacitance can be improved.
  • FIG. 32 shows an example of a schematic vertical cross-sectional structure of the pixel 10.
  • Fig. 33 shows an example of a schematic planar structure of the pixel 10.
  • an insulating film 35 is formed on the gate electrode connection portion 123B of the transistor 12 and on the shared connection portion 30.
  • the insulating film 34 is omitted (see FIG. 2).
  • the insulating film 35 is made of, for example, a SiN film, which has poorer embedding ability than, for example, a SiO film.
  • the components other than those described above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first or second embodiment.
  • the solid-state imaging device 1 according to the fifth embodiment may be applied to the solid-state imaging device 1 according to the third or fourth embodiment.
  • Fig. 34 shows an example of a schematic vertical cross-sectional structure of the pixel 10.
  • Fig. 35 shows an example of a schematic planar structure of the pixel 10.
  • a portion of the shared connection portion 30 is embedded in a groove 161 of the pixel isolation region 16. More specifically, a portion of the shared connection portion 30 is embedded in the upper portion of the groove 161, and is further electrically connected to a side surface of the n-type semiconductor region 124 of the transistor 12 of the adjacent pixel 10. It is sufficient that the portion of the shared connection portion 30 is embedded to approximately the junction depth of the n-type semiconductor region 124.
  • Method of manufacturing the solid-state imaging device 1 36 to 59 show an example of a manufacturing method for the solid-state imaging device 1 according to the sixth embodiment, step by step.
  • illustrations and descriptions of the cross-sectional structures of the photoelectric conversion elements 11 and the transistors (transfer transistors) 12 are simplified or omitted.
  • a base 15 is prepared. 36, a mask 172 and a mask 173 are sequentially formed on the second surface 15B of the base 15.
  • the mask 172 is used as an etching stopper, for example, and is formed of a SiN film.
  • the mask 173 is used as a hard mask for etching, for example, and is formed of a SiO film.
  • an opening 173H is formed in the mask 173 in the region where the pixel isolation region 16 is to be formed.
  • the opening 173H is formed by using, for example, photolithography and etching techniques.
  • a groove 161A is formed from the surface of the second face 15B of the base 15 toward the first face 15A using a mask 173.
  • the groove 161A has a shallow depth.
  • the groove 161A is formed by using, for example, an etching technique.
  • a mask 171 is formed along the inner wall of the groove 161A, as shown in FIG.
  • the mask 171 is used to further deepen the groove 161A, forming the groove 161, as shown in FIG.
  • pinning regions 162 are formed in the surface portions of the base 15 along the inner walls of the grooves 161, as shown in FIG. Thereafter, as shown in FIG. 42, the mask 171 is removed.
  • an embedding member 163 is formed on the entire second surface 15B of the base 15.
  • the embedding member 163 is formed on a mask 173.
  • the entire surface of the base 15 is etched to remove excess filling material 163 on the mask 173.
  • the filling material 163 is filled into the grooves 161, as shown in FIG.
  • a filling material 164 is further filled in the groove 161 on the filling material 163.
  • the excess filling material 164 on the mask 173 is removed.
  • the mask 173 and the filling material 164 remaining in the opening 173H are removed by etching.
  • a portion of the embedding member 164 is further removed using the mask 172.
  • a conductive film 301 is formed on the entire surface of the substrate 15, including on the mask 172.
  • the conductive film 301 is a material that forms the shared connection portion 30.
  • a portion of the conductive film 301 is embedded in the upper portion of the groove 161 of the pixel isolation region 16.
  • a p-type impurity is introduced into the conductive film 301 in the portion overlapping the pixel isolation region 16 except for the region where the shared connection portion 30 is formed, and a p-type conductive film 36 is formed.
  • n-type impurities are introduced into the conductive film 301 in the region for forming the shared connection portion 30.
  • the shared connection portion 30 is substantially formed.
  • the conductive film 301 is patterned and excess conductive film 301 is removed to form the shared connection portion 30 and the p-type conductive film 36. Subsequently, mask 172 is removed, as shown in FIG.
  • an insulating film 341 is formed on the second surface 15B of the base 15 in the region where the pixel 10 is formed.
  • the n-type semiconductor region 124 of the transistor 12 is formed (see FIG. 53).
  • the n-type semiconductor region 124 is formed by introducing an n-type impurity into the surface portion of the second face 15B of the base body 15 through the insulating film 341.
  • a side surface of the n-type semiconductor region 124 contacts a side surface of the shared connecting portion 30, and the two are electrically connected to each other.
  • a gate electrode connection portion 123B of the gate electrode 123 is formed on the insulating film 341 as shown in FIG. 14 of the first manufacturing method, an insulating film 342 and an insulating film 351 are sequentially formed on the entire surface of the second surface 15B side of the base 15 as shown in FIG.
  • etching is performed on the entire surface, so that the insulating film 351 is left on the side surface of the gate electrode connection portion 123B and the insulating film 351 is removed from other regions as shown in Fig. 55.
  • the remaining insulating film 351 is formed as a sidewall spacer.
  • an insulating film 344 is formed to cover the gate electrode connection portion 123B and the insulating film 351.
  • the insulating film 344 is, for example, a SiO film.
  • the insulating film 344, the insulating film 351, etc. are removed. This removal exposes the surfaces of the gate electrode connection portion 123B, the shared connection portion 30, etc.
  • an insulating film 34 is formed to cover the gate electrode connection portion 123B, the shared connection portion 30, etc.
  • the insulating film 34 is, for example, a SiO film, as in the first manufacturing method.
  • a gap is generated between the gate electrode connection portion 123B and the shared connection portion 30, and as a result, a low dielectric constant region 32 is formed.
  • the thickness of the shared connection part 30 in the direction of the arrow Z is set to be large, the height of the low dielectric constant region 32 in the same direction becomes large. In other words, the volume of the low dielectric constant region 32 can be increased, and the capacitance value of the parasitic capacitance can be reduced.
  • an insulating film 35 is formed on the insulating film 34 .
  • the components other than those mentioned above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first or second embodiment.
  • the solid-state imaging device 1 according to the sixth embodiment may be applied to any of the solid-state imaging devices 1 according to the third to fifth embodiments.
  • Fig. 60 shows an example of a schematic vertical cross-sectional structure of the pixel 10.
  • Fig. 61 shows an example of a schematic planar structure of the pixel 10.
  • the solid-state imaging device 1 employs a one-stage structure in which a pixel circuit 20 is constructed on a base 15.
  • transistors that construct the pixel circuit 20 are disposed on the second surface 15B of the base 15 at positions corresponding to the pixels 10.
  • an amplification transistor 21 is disposed on the base 15 at a position corresponding to pixel 10A that constitutes a unit pixel. Furthermore, a selection transistor 22 is disposed on the base 15 at a position corresponding to pixel 10B. Similarly, an FD conversion gain switching transistor 23 is disposed on the base 15 at a position corresponding to pixel 10C, and a reset transistor 24 is disposed on the base 15 at a position corresponding to pixel 10D.
  • An element isolation region 8 is disposed around each of the amplifying transistor 21, the selection transistor 22, the FD conversion gain switching transistor 23, and the reset transistor 24.
  • the element isolation region 8 is configured with a trench isolation structure that includes a groove and a filling material filled in the groove, although a detailed structural description is omitted and no particular reference numeral is given to the region.
  • each of the amplifying transistor 21, the selection transistor 22, the FD conversion gain switching transistor 23, and the reset transistor 24 has a gate electrode and a pair of main electrodes, although detailed structural explanations are omitted and no particular reference numerals are given to each.
  • the gate electrode is formed in the same conductive layer and made of the same conductive material as the gate electrode connection portion 123B of the transistor 12.
  • the pair of main electrodes is formed of the same n-type semiconductor region as the n-type semiconductor region 124 of the transistor 12.
  • an insulating film 351 used as a sidewall spacer is disposed on the side of each gate electrode of the amplification transistor 21, the selection transistor 22, the FD conversion gain switching transistor 23, and the reset transistor 24.
  • the present technology is not limited to arranging one transistor constituting the pixel circuit 20 at a position corresponding to one pixel 10.
  • one transistor may be arranged across two pixels 10.
  • two transistors may be arranged at positions corresponding to one pixel 10.
  • the components other than those mentioned above are the same or substantially the same as the components of the solid-state imaging device 1 according to the first or second embodiment.
  • the solid-state imaging device 1 according to the seventh embodiment may be applied to any of the solid-state imaging devices 1 according to the third to sixth embodiments.
  • Method of manufacturing the solid-state imaging device 1] 62 to 65 show an example of a manufacturing method for the solid-state imaging device 1 according to the eighth embodiment, step by step.
  • illustrations and descriptions of the cross-sectional structures of the photoelectric conversion elements 11 and the transistors (transfer transistors) 12 are simplified or omitted.
  • an insulating film 351 used as a sidewall spacer is formed on the side surface of the gate electrode connection portion 123B, and an insulating film 343 covering the gate electrode connection portion 123B and the insulating film 351 is formed (see FIG. 62).
  • an n-type semiconductor region 124 is formed as the other main electrode of the transistor 12 .
  • the shared connecting portion 30 and the p-type conductive film 36 are formed as shown in FIG.
  • the components other than those described above are the same or substantially the same as the components of the solid-state imaging device 1 and the manufacturing method thereof according to the first embodiment.
  • Method of manufacturing the solid-state imaging device 1 66 and 67 show an example of a manufacturing method for the solid-state imaging device 1 according to the ninth embodiment, step by step.
  • illustrations and descriptions of the cross-sectional structures of the photoelectric conversion elements 11 and the transistors (transfer transistors) 12 are simplified or omitted.
  • the shared connection portion 30 and the p-type conductive film 36 are formed as shown in FIG. 66, similar to the process shown in FIG. 64 in the method for manufacturing the solid-state imaging device 1 according to the eighth embodiment (hereinafter simply referred to as the "eighth manufacturing method").
  • a part of the shared connection portion 30 is embedded in the groove 161 of the pixel isolation region 16, similar to the process shown in FIGS. 47 to 53 in the method for manufacturing the solid-state imaging device 1 according to the sixth embodiment described above.
  • the insulating film 34 and the insulating film 35 are formed in sequence.
  • a low dielectric constant region 32 is formed between the gate electrode connection portion 123B and the shared connection portion 30.
  • the components other than those described above are the same or substantially the same as the components of the solid-state imaging device 1 and the manufacturing method thereof according to the eighth embodiment.
  • FIG. 68 shows an example of a schematic planar structure of a pixel 10.
  • a pixel isolation region 16 is disposed in part of the periphery of a pixel 10 .
  • a separation portion 16I is provided between pixels 10A and 10B constituting a unit pixel, where the pixel separation region 16 ends.
  • a separation portion 16I is provided between pixels 10C and 10D, where the pixel separation region 16 ends.
  • the components other than those described above are the same or substantially the same as the components of the solid-state imaging device 1 according to any one of the first to ninth embodiments.
  • Fig. 69 shows an example of a schematic vertical cross-sectional structure of the pixel 10.
  • Fig. 70 shows an example of a schematic planar structure of the pixel 10.
  • the pixel isolation region 16 is composed of two types of pixel isolation region 16T and pixel isolation region 16R.
  • the pixel isolation region 16T is the same component as the pixel isolation region 16 of the solid-state imaging device 1 according to the first or second embodiment. To distinguish between them, the reference numerals are changed.
  • the pixel isolation region 16T is configured with a groove 161, an embedding member 163, and an embedding member 164.
  • the pixel isolation region 16T is disposed around the unit pixel, between pixel 10A and pixel 10C, and between pixel 10B and pixel 10D.
  • the pixel isolation region 16R is the same component as the pixel isolation region 16 of the solid-state imaging device 1 according to the third embodiment. Similarly, the reference numerals are changed to distinguish them.
  • the pixel isolation region 16R is made of an insulating region.
  • the pixel isolation region 16R is disposed between pixel 10A and pixel 10B, and between pixel 10C and pixel 10D.
  • the components other than those described above are the same or substantially the same as the components of the solid-state imaging device 1 according to any one of the first to tenth embodiments.
  • Twelfth embodiment A solid-state imaging device 1 according to a twelfth embodiment of the present disclosure will be described with reference to FIG.
  • FIG. 71 shows an example of a schematic planar structure of a pixel 10.
  • a unit pixel is constructed by a total of eight pixels 10A to 10H.
  • Pixel 10B is arranged adjacent to pixel 10A in the direction of the arrow X.
  • Pixel 10C is arranged adjacent to pixel 10A in the direction of the arrow Y.
  • Pixel 10D is arranged adjacent to pixel 10C in the direction of the arrow X.
  • Pixel 10E is arranged adjacent to pixel 10C in the direction of the arrow Y.
  • Pixel 10F is arranged adjacent to pixel 10E in the direction of the arrow X.
  • Pixel 10G is arranged adjacent to pixel 10F in the direction of the arrow Y.
  • Pixel 10H is arranged adjacent to pixel 10G in the direction of the arrow X.
  • the shared connection portion 30 is disposed extending between pixel 10A and pixel 10B, between pixel 10C and pixel 10D, between pixel 10E and pixel 10F, and between pixel 10G and pixel 10H.
  • the shared connection portion 30 is shared by all pixels 10A to 10H of the unit pixel.
  • one pixel circuit 20 (see FIG. 1) is provided for one unit pixel.
  • the components other than those described above are the same or substantially the same as the components of the solid-state imaging device 1 according to any one of the first to eleventh embodiments.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
  • FIG. 72 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps.
  • radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, or characters on the road surface based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an Advanced Driver Assistance System (ADAS), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also control the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby performing cooperative control aimed at automatic driving, which allows the vehicle to travel autonomously without relying on the driver's operation.
  • the microcomputer 12051 can also output control commands to the body system control unit 12030 based on information outside the vehicle acquired by the outside information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 73 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 73 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for detecting phase differences.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by forcibly decelerating or steering the vehicle to avoid a collision via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the captured image of the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the present technology is not limited to the above-described embodiment, and various modifications are possible without departing from the spirit and scope of the present technology.
  • the solid-state imaging devices according to two or more of the embodiments may be combined.
  • this technology is not limited to imaging applications, but can be widely applied to light receiving devices, photoelectric conversion devices, photodetection devices, etc. used for sensing applications.
  • the incident light of a solid-state imaging device is not limited to visible light, and may be infrared light, ultraviolet light, electromagnetic waves, etc.
  • this technology may be configured to receive the desired incident light by optionally providing a bandpass filter or the like above the light incident side of the photoelectric conversion element.
  • the solid-state imaging device includes a low dielectric constant region between the first gate electrode of the first transistor and the floating diffusion. This makes it possible to reduce the capacitance value of the parasitic capacitance in which the first gate electrode serves as one electrode, the low dielectric constant region serves as the dielectric, and the floating diffusion serves as the other electrode. In other words, because the capacitance value of the parasitic capacitance added to the floating diffusion is reduced, the variation in this capacitance value can be reduced. As a result, the solid-state imaging device can improve signal variation and delays associated with parasitic capacitance.
  • the solid-state imaging device is the solid-state imaging device according to the first embodiment, which includes a low dielectric constant region between the second gate electrode of the second transistor and the floating diffusion. This makes it possible to reduce the capacitance value of the parasitic capacitance in which the second gate electrode serves as one electrode, the low dielectric constant region serves as the dielectric, and the floating diffusion serves as the other electrode. In other words, since the capacitance value of the parasitic capacitance added to the floating diffusion is reduced, the variation in this capacitance value can be reduced. As a result, the solid-state imaging device can improve signal variation and delays associated with parasitic capacitance.
  • the low dielectric constant region in the solid-state imaging device according to the first or second embodiment is a gap. This allows the low dielectric constant region 32 to have a simple configuration, so that the capacitance value of the parasitic capacitance can be easily reduced.
  • the low dielectric constant region in the solid-state imaging device according to the first or second embodiment is formed from a low dielectric constant material. This allows the low dielectric constant region 32 to have a simple configuration, and therefore the capacitance value of the parasitic capacitance can be easily reduced.
  • the present technology includes the following configuration: According to the present technology including the following configuration, it is possible to improve signal variations and delays caused by parasitic capacitance in a solid-state imaging device.
  • a first pixel disposed on a first surface side of the substrate, the first surface being a light incident side, the first pixel having a first photoelectric conversion element for converting light into an electric charge;
  • a first transistor disposed on a second surface side of the substrate opposite to the first surface at a position corresponding to the first pixel, the first transistor having a first gate electrode and one of a pair of main electrodes electrically connected to the first photoelectric conversion element;
  • a floating diffusion disposed on the second surface side of the substrate and electrically connected to the other main electrode of the first transistor; a low dielectric constant region disposed between the floating diffusion and the first gate electrode facing the floating diffusion and having a dielectric constant lower than that of a non-facing region;
  • a solid-state imaging device comprising: (2) a second pixel disposed adjacent to the first pixel on the
  • a pixel isolation region disposed on the substrate between the first pixel and the second pixel, electrically and optically isolating the first pixel and the second pixel; a shared connection portion that is disposed on the second surface side of the base body so as to overlap a pixel isolation region, electrically connects the other main electrodes of the first transistor and the second transistor, and is electrically connected to the floating diffusion;
  • the solid-state imaging device according to (2), wherein the low dielectric constant regions are disposed between the first gate electrode and the shared connection portion and between the second gate electrode and the shared connection portion.
  • a side surface of the shared connection portion on the first gate electrode side is formed in a shape approaching the first gate electrode as it becomes more distant from the second surface of the base,
  • the solid-state imaging device described in (3) wherein a side surface of the shared connection portion on the second gate electrode side is formed in a shape that approaches the second gate electrode as it becomes more distant from the second surface of the base.
  • the pixel isolation region is A groove formed in the depth direction of the base body;
  • the pixel isolation region is The solid-state imaging device according to (3) or (4), further comprising an insulating region formed in a depth direction of the base.
  • the low dielectric constant region is a gap.
  • the gap is a vacuum or is filled with air or an inert gas.
  • the low dielectric constant material is silicon oxide or carbon-doped silicon oxide.
  • a pixel circuit for processing charges generated by the first photoelectric conversion element or the second photoelectric conversion element the pixel circuit further comprising: a transistor for processing charges generated by the first photoelectric conversion element or the second photoelectric conversion element on the second surface side of the base corresponding to the first pixel and the second pixel;

Landscapes

  • Solid State Image Pick-Up Elements (AREA)

Abstract

固体撮像装置は、基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する第１画素と、第１画素に対応する位置において、基体の第１面とは反対側の第２面側に配設され、第１ゲート電極を有し、一対の主電極のうち一方が第１光電変換素子に電気的に接続された第１トランジスタと、基体の第２面側に配設され、第１トランジスタの他方の主電極に電気的に接続されたフローティングディフュージョンと、フローティングディフュージョンとそれに対向する第１ゲート電極との間に配設され、非対向領域よりも低い誘電率を有する低誘電率領域とを備えている。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　特許文献１には、固体撮像装置が開示されている。固体撮像装置は、規則的に配列された複数の画素毎に光電変換部を備えている。光電変換部では、入射光から信号としての電荷が生成される。信号は、画素毎に配置された転送トランジスタを介してフローティングディフュージョンに転送される。フローティングディフュージョンは画素回路に信号を転送し、画素回路において信号が処理される。フローティングディフュージョンは、隣接して配列された複数の画素に対して共用されている。
ＷＯ２０２０－２６２６４３号公報
　ところで、固体撮像装置の製造プロセスにおいて、複数の画素のそれぞれの転送トランジスタのゲート電極、詳細にはゲート電極に制御信号を供給する接続部に対して、フローティングディフュージョンにアライメントずれが生じる。このアライメントずれにより、共有される各画素の接続部とフローティングディフュージョンとの間に生成される寄生容量にばらつきが生じる。このため、固体撮像装置では、寄生容量に伴う信号のばらつきや遅延を改善することが望まれている。
　本開示の第１実施態様に係る固体撮像装置は、基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する第１画素と、第１画素に対応する位置において、基体の第１面とは反対側の第２面側に配設され、第１ゲート電極を有し、一対の主電極のうち一方が第１光電変換素子に電気的に接続された第１トランジスタと、基体の第２面側に配設され、第１トランジスタの他方の主電極に電気的に接続されたフローティングディフュージョンと、フローティングディフュージョンとそれに対向する第１ゲート電極との間に配設され、非対向領域よりも低い誘電率を有する低誘電率領域とを備えている。
　本開示の第２実施態様に係る固体撮像装置は、第１実施態様に係る固体撮像装置において、第１画素に隣接して、基体の第１面側に配設され、光を電荷に変換する第２光電変換素子を有する第２画素と、第２画素に対応する位置において、基体の第２面側に配設され、第２ゲート電極を有し、一対の主電極のうち一方が第２光電変換素子に電気的に接続され、他方の主電極にフローティングディフュージョンが電気的に接続された第２トランジスタと、フローティングディフュージョンとそれに対向する第２ゲート電極との間に配設された低誘電率領域とを更に備えている。
　本開示の第３実施態様に係る固体撮像装置では、第１実施態様又は第２実施態様に係る固体撮像装置において、低誘電率領域は、ギャップである。
　本開示の第４実施態様に係る固体撮像装置では、第１実施態様又は第２実施態様に係る固体撮像装置において、低誘電率領域は、低誘電率材料により形成されている。
図１は、本開示の第１実施の形態に係る固体撮像装置の画素及び画素回路を示す回路図である。 図２は、図１に示される画素の縦断面構成図（図３に示されるＡ－Ａ切断線において切断された断面図）である。 図３は、図１に示される画素の平面構成図である。 図４は、第１実施の形態に係る固体撮像装置の製造方法を工程毎に説明する第１工程断面図である。 図５は、第２工程断面図である。 図６は、第３工程断面図である。 図７は、第４工程断面図である。 図８は、第５工程断面図である。 図９は、第６工程断面図である。 図１０は、第７工程断面図である。 図１１は、第８工程断面図である。 図１２は、第９工程断面図である。 図１３は、第１０工程断面図である。 図１４は、第１１工程断面図である。 図１５は、第１２工程断面図である。 図１６は、第１３工程断面図である。 図１７は、第１４工程断面図である。 図１８は、第１５工程断面図である。 図１９は、第１６工程断面図である。 図２０は、第１７工程断面図である。 図２１は、第１８工程断面図である。 図２２は、第１９工程断面図である。 図２３は、第２０工程断面図である。 図２４は、第２１工程断面図である。 図２５は、第２２工程断面図である。 図２６は、本開示の第２実施の形態に係る固体撮像装置の画素の図２に対応する縦断面構成図（図２７に示されるＢ－Ｂ切断線において切断された断面図）である。 図２７は、図２６に示される画素の図３に対応する平面構成図である。 図２８は、本開示の第３実施の形態に係る固体撮像装置の画素の図２に対応する縦断面構成図（図２９に示されるＣ－Ｃ切断線において切断された断面図）である。 図２９は、図２８に示される画素の図３に対応する平面構成図である。 図３０は、本開示の第４実施の形態に係る固体撮像装置の画素の図２に対応する縦断面構成図（図３１に示されるＤ－Ｄ切断線において切断された断面図）である。 図３１は、図３０に示される画素の図３に対応する平面構成図である。 図３２は、本開示の第５実施の形態に係る固体撮像装置の画素の図２に対応する縦断面構成図（図３３に示されるＥ－Ｅ切断線において切断された断面図）である。 図３３は、図３２に示される画素の図３に対応する平面構成図である。 図３４は、本開示の第６実施の形態に係る固体撮像装置の画素の図２に対応する縦断面構成図（図３５に示されるＦ－Ｆ切断線において切断された断面図）である。 図３５は、図３４に示される画素の図３に対応する平面構成図である。 図３６は、第６実施の形態に係る固体撮像装置の製造方法を工程毎に説明する第１工程断面図である。 図３７は、第２工程断面図である。 図３８は、第３工程断面図である。 図３９は、第４工程断面図である。 図４０は、第５工程断面図である。 図４１は、第６工程断面図である。 図４２は、第７工程断面図である。 図４３は、第８工程断面図である。 図４４は、第９工程断面図である。 図４５は、第１０工程断面図である。 図４６は、第１１工程断面図である。 図４７は、第１２工程断面図である。 図４８は、第１３工程断面図である。 図４９は、第１４工程断面図である。 図５０は、第１５工程断面図である。 図５１は、第１６工程断面図である。 図５２は、第１７工程断面図である。 図５３は、第１８工程断面図である。 図５４は、第１９工程断面図である。 図５５は、第２０工程断面図である。 図５６は、第２１工程断面図である。 図５７は、第２２工程断面図である。 図５８は、第２３工程断面図である。 図５９は、第２４工程断面図である。 図６０は、本開示の第７実施の形態に係る固体撮像装置の画素の図２に対応する縦断面構成図（図６１に示されるＧ－Ｇ切断線において切断された断面図）である。 図６１は、図６０に示される画素の図３に対応する平面構成図である。 図６２は、第８実施の形態に係る固体撮像装置の製造方法を工程毎に説明する第１工程断面図である。 図６３は、第２工程断面図である。 図６４は、第３工程断面図である。 図６５は、第４工程断面図である。 図６６は、第９実施の形態に係る固体撮像装置の製造方法を工程毎に説明する第１工程断面図である。 図６７は、第２工程断面図である。 図６８は、本開示の第１０実施の形態に係る固体撮像装置の画素の図３に対応する平面構成図である。 図６９は、本開示の第１１実施の形態に係る固体撮像装置の画素の図２に対応する縦断面構成図（図７０に示されるＨ－Ｈ切断線において切断された断面図）である。 図７０は、図６９に示される画素の図３に対応する平面構成図である。 図７１は、本開示の第１２実施の形態に係る固体撮像装置の画素の図３に対応する平面構成図である。 図７２は、本開示の実施の形態に係る第１応用例であって、車両制御システムの概略的な構成の一例を示すブロック図である。 図７３は、車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１実施の形態
　第１実施の形態は、固体撮像装置に、本技術を適用した例を説明する。第１実施の形態は、固体撮像装置の画素及び画素回路の回路構成、平面構成、縦断面構成及び固体撮像装置の製造方法について詳細に説明する。
２．第２実施の形態
　第２実施の形態は、第１実施の形態に係る固体撮像装置において、画素の転送トランジスタのゲート電極とフローティングディフュージョンとの間の分離構造を変えた第１例である。
３．第３実施の形態
　第３実施の形態は、第１実施の形態に係る固体撮像装置において、画素間を分離する画素分離領域の構造を変えた第２例である。
４．第４実施の形態
　第４実施の形態は、第１実施の形態に係る固体撮像装置において、画素の転送トランジスタのゲート電極とフローティングディフュージョンとの間の分離構造に加えて、それ以外の領域の分離構造を説明する第４例である。
５．第５実施の形態
　第５実施の形態は、第１実施の形態に係る固体撮像装置において、画素の転送トランジスタのゲート電極とフローティングディフュージョンとの間の分離構造を変えた第５例である。
６．第６実施の形態
　第６実施の形態は、第１実施の形態に係る固体撮像装置において、フローティングディフュージョンの共有接続部の構造を変えた第６例である。ここでは、固体撮像装置の製造方法についても説明する。
７．第７実施の形態
　第７実施の形態は、第１実施の形態に係る固体撮像装置において、画素に画素回路を構築するトランジスタが配設された第７例である。
８．第８実施の形態
　第８実施の形態は、第１実施の形態に係る固体撮像装置において、画素の転送トランジスタのゲート電極とフローティングディフュージョンとの間の分離構造の製造方法を変えた第８例である。
９．第９実施の形態
　第９実施の形態は、第１実施の形態に係る固体撮像装置において、画素の転送トランジスタのゲート電極とフローティングディフュージョンとの間の分離構造の製造方法を変えた第９例である。
１０．第１０実施の形態
　第１０実施の形態は、第１実施の形態に係る固体撮像装置において、画素間を分離する画素分離領域の構造を変えた第１０例である。
１１．第１１実施の形態
　第１１実施の形態は、第１実施の形態に係る固体撮像装置において、画素間を分離する画素分離領域の構造を変えた第１１例である。
１２．第１２実施の形態
　第１２実施の形態は、第１実施の形態に係る固体撮像装置において、単位画素の構造を変えた第１２例である。
１３．移動体への応用例
　移動体制御システムの一例である車両制御システムに本技術を適用した例を説明する。
１４．その他の実施の形態
＜１．第１実施の形態＞
　図１～図２５を用いて、本開示の第１実施の形態に係る固体撮像装置１を説明する。
　ここで、図中、適宜、示される矢印Ｘ方向は、便宜的に平面上に載置された固体撮像装置１の１つの平面方向を示している。矢印Ｙ方向は、矢印Ｘ方向に対して直交する他の１つの平面方向を示している。また、矢印Ｚ方向は、矢印Ｘ方向及び矢印Ｙ方向に対して直交する上方向を示している。つまり、矢印Ｘ方向、矢印Ｙ方向、矢印Ｚ方向は、丁度、三次元座標系のＸ軸方向、Ｙ軸方向、Ｚ軸方向に各々一致している。
　なお、これらの各方向は、説明の理解を助けるために示されており、本技術の方向を限定するものではない。
［固体撮像装置１の構成］
（１）固体撮像装置１の画素１０及び画素回路２０の回路構成
　図１は、固体撮像装置１を構築する画素１０及び画素回路２０の回路構成の一例を示している。
　１つの画素１０は、光電変換素子（フォトダイオード）１１と、トランジスタ１２との直列回路により構成されている。ここでは、４つの画素１０が単位画素として構成されている。
　光電変換素子１１は、固体撮像装置１の外部から入射された光を電荷（電気信号）に変換する。
　トランジスタ１２は、光電変換素子１１において変換された電荷を画素回路２０へ転送する転送トランジスタとして使用されている。トランジスタ１２は、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）である。詳しく説明すると、トランジスタ１２は、第１導電型であるｎチャネル導電型ＩＧＦＥＴである。つまり、トランジスタ１２は、ゲート電極と、一対の主電極とを備えている。
　ここで、トランジスタ１２は、本技術に係る「第１トランジスタ」又は「第２トランジスタ」である。
　トランジスタ１２の一対の主電極のうち、一方の主電極は光電変換素子１１に電気的に接続されている。他方の主電極は、フローティングディフュージョン（以下、単に「ＦＤ」という。）２５を介在させて画素回路２０に電気的に接続されている。ゲート電極は図示省略の水平信号線に接続されている。ゲート電極には、水平信号線から制御信号ＴＧが入力される。制御信号ＴＧにより、トランジスタ１２のオン動作、オフ動作が制御されている。
　画素回路２０は、ここでは、単位画素毎に配設されている。第１実施の形態では、４つの画素１０に対して１つの画素回路２０が配設されている。画素回路２０は、画素１０において光から変換された電荷の信号処理を行う。
　画素回路２０は、増幅トランジスタ２１と、選択トランジスタ２２と、フローティングディフュージョン変換ゲイン切替えトランジスタ（以下、単に「ＦＤ変換ゲイン切替えトランジスタ」という。）２３と、リセットトランジスタ２４とを備えている。
　増幅トランジスタ２１のゲート電極は、ＦＤ２５に接続されている。増幅トランジスタ２１の一方の主電極は電源電圧端子ＶＤＤに接続され、他方の主電極は選択トランジスタ２２の一方の主電極に接続されている。
　選択トランジスタ２２のゲート電極は、選択信号線ＳＥＬに接続されている。選択トランジスタ２２の他方の主電極は、垂直信号線ＶＳＬ及び電流源負荷ＬＣに接続されている。電流源負荷ＬＣは基準電圧端子ＧＮＤに接続されている。
　ＦＤ変換ゲイン切替えトランジスタ２３のゲート電極は、フローティングディフュージョン制御信号線ＦＤＧに接続されている。ＦＤ変換ゲイン切替えトランジスタ２３の一方の主電極はＦＤ２５に接続され、他方の主電極はリセットトランジスタ２４の一方の主電極に接続されている。
　リセットトランジスタ２４のゲート電極は、リセット信号線ＲＳＴに接続されている。リセットトランジスタ２４の他方の主電極は、電源電圧端子ＶＤＤに接続されている。
　固体撮像装置１では、画素回路２０は、更に図示省略の画像処理回路に接続されている。画像処理回路は、例えば、アナログデジタルコンバータ（ＡＤＣ）とデジタルシグナルプロセッサ（ＤＳＰ）とを備えている。
　画素１０により光から変換された電荷は、アナログ信号である。このアナログ信号は、画素回路２０において増幅処理される。ＡＤＣは、画素回路２０から出力されるアナログ信号をデジタル信号に変換する。ＤＳＰは、デジタル信号の機能処理を行う。つまり、画像処理回路では、画像作成の信号処理が行われる。
（２）画素１０の構成
　図３は、画素１０の概略的な縦断面構造の一例を表している。図４は、画素１０の概略的な平面構造の一例を表している。
　図３及び図４に示されるように、単位画素は、隣接して配列された４つの画素１０により構成されている。詳しく説明すると、単位画素は、矢印Ｘ方向に隣接して配列された２つの画素１０Ａ及び画素１０Ｂと、矢印Ｙ方向に隣接し、かつ、矢印Ｘ方向に隣接して配列された２つの画素１０Ｃ及び画素１０Ｄとを備えている。つまり、画素１０Ａ～画素１０Ｄは、行列状に配列されている。矢印Ｚ方向から見て（以下、単に「平面視において」という。）、画素１０Ａ～画素１０Ｄのそれぞれは、矩形状に形成されている。
　ここで、理解を助けるために、便宜的に、「画素１０」は、「画素１０Ａ」～「画素１０Ｄ」と区別した符号を付している。なお、総称するときには、単に「画素１０」と記述する場合がある。
　画素１０は、基体１５に配設されている。基体１５には、例えば半導体基板が使用されている。さらに詳しく説明すると、第２導電型であるｐ型半導体領域（又はｐ型ウエル領域）を有する単結晶珪素（Ｓｉ）基板が使用されている。
　平面視において、更に画素１０Ａ～画素１０Ｄのそれぞれは、画素分離領域１６に周囲を囲まれた領域内に配設されている。画素分離領域１６は、平面視において、格子状に形成されている。
（３）画素分離領域１６の構成
　画素分離領域１６は、溝１６１と、埋込部材１６３及び埋込部材１６４とを備えている。溝１６１は、基体１５の矢印Ｚ方向側の第２面１５Ｂから矢印Ｚ方向とは反対の第１面１５Ａ側へ深さ方向に延設された溝として形成されている。ここで、第１面１５Ａは、画素１０の光入射面とされている。
　埋込部材１６３は、溝１６１の第１面１５Ａ側であって、溝１６１内の大半に埋め込まれている。ここで、埋込部材１６３には、例えば多結晶Ｓｉ膜が使用されている。
　埋込部材１６４は、溝１６１の第２面１５Ｂ側、かつ、埋込部材１６３上であって、溝１６１内に埋め込まれている。埋込部材１６４には、例えば酸化珪素（ＳｉＯ）膜、窒化珪素（ＳｉＮ）膜等が使用されている。
　つまり、画素分離領域１６は、トレンチアイソレーション構造により構成されている。
　また、画素分離領域１６は、溝１６１の埋込部材１６３に沿った領域において基体１５に形成されたピニング領域１６２を備えている。
（４）光電変換素子１１の構成
　画素１０の光電変換素子１１は、基体１５の第１面１５Ａ側に配設されている。光電変換素子１１は画素１０Ａ～１０Ｄ毎に配設されている。つまり、画素１０Ａには、１つの光電変換素子１１（本技術に係る「第１光電変換素子」に相当する）が配設されている。また、画素１０Ｂには、１つの光電変換素子１１（本技術に係る「第２光電変換素子」に相当する）が配設されている。以下、同様に、画素１０Ｃには１つの光電変換素子１１が、画素１０Ｄには１つの光電変換素子１１が、それぞれ配設されている。
　光電変換素子１１は、ｐ型半導体領域１１ｐとｎ型半導体領域１１ｎとのｐｎ接合部に形成されている。ｐ型半導体領域１１ｐは、画素分離領域１６に囲まれた領域内において、基体１５の第２面１５Ｂ側に配設されている。ｎ型半導体領域１１ｎは、同様に、画素分離領域１６に囲まれた領域内において、基体１５の第１面１５Ａ側に配設されている。
（５）トランジスタ１２の構成
　画素１０のトランジスタ（転送トランジスタ）１２は、一方の主電極としてのｎ型半導体領域１１ｎと、他方の主電極としてのｎ型半導体領域１２４と、ゲート絶縁膜１２２と、ゲート電極１２３とを備えている。
　ｎ型半導体領域１１ｎは、光電変換素子１１のｎ型半導体領域１１ｎである。
　ゲート絶縁膜１２２は、基体１５の第２面１５Ｂからｎ型半導体領域１１ｎまで達する溝１２１の内壁に沿って形成されている。ゲート絶縁膜１２２には、例えばＳｉＯ膜若しくはＳｉＮ膜の単層膜、又はそれらを組み合わせた複合膜が使用されている。
　ゲート電極１２３は、垂直ゲート電極部１２３Ａと、ゲート電極接続部１２３Ｂとを備えている。ゲート電極１２３は、本技術に係る「第１ゲート電極」又は「第２ゲート電極」に相当する。
　垂直ゲート電極部１２３Ａは、溝１２１内にゲート絶縁膜１２２を介在させて埋め込まれている。垂直ゲート電極部１２３Ａには、例えば多結晶Ｓｉ膜が使用されている。この多結晶Ｓｉ膜には、抵抗値を低減させる不純物が含まれている。
　ゲート電極接続部１２３Ｂは、基体１５の第２面１５Ｂ上に配設されている。ゲート電極接続部１２３Ｂは、垂直ゲート電極部１２３Ａに接触し、かつ、電気的に接続されている。また、ゲート電極接続部１２３Ｂは、配線７に電気的に接続されている。配線７からゲート電極接続部１２３Ｂには、制御信号ＴＧが入力される。ゲート電極接続部１２３Ｂには、垂直ゲート電極部１２３Ａと同様に、例えば多結晶Ｓｉ膜が使用されている。
　ｎ型半導体領域１２４は、基体１５の第２面１５Ｂ側であって、ｐ型半導体領域１１ｐの表面部分に配設されている。ｎ型半導体領域１２４は、画素分離領域１６に近接した位置に配設されている。詳しく説明すると、図３に示されるように、単位画素を構築する４つの画素１０Ａ～１０Ｄのそれぞれのｎ型半導体領域１２４は、単位画素の中央位置に集められている。
（６）共有接続部３０の構成
　図２及び図３に示されるように、トランジスタ１２のｎ型半導体領域１２４には、共有接続（Shared Contact）部３０が電気的に接続されている。共有接続部３０は、単位画素を構築する４つの画素１０Ａ～１０Ｄの合計４つのｎ型半導体領域１２４に共通の接続部として構成されている。共有接続部３０は、ＦＤ２５（図１参照）の一部として構成され、配線７を通して画素回路２０（図１参照）に電気的に接続されている。
　共有接続部３０は、基体１５の第２面１５Ｂ側において、画素分離領域１６に重複して配設されている。詳しく説明すると、共有接続部３０は、画素分離領域１６に重複し、この重複位置から画素１０Ａ～１０Ｄのそれぞれのｎ型半導体領域１２４に延設されてｎ型半導体領域１２４とも重複させている。この延設され重複された領域において、共有接続部３０は４つのｎ型半導体領域１２４にそれぞれ電気的に接続されている。
　図２に示されるように、第１実施の形態において、共有接続部３０のゲート電極１２３（ゲート電極接続部１２３Ｂ）側の側面は、基体１５の第２面１５Ｂから離間されるに従って（矢印Ｚ方向へ向かうに従って）、ゲート電極１２３に近づく形状に形成されている。表現を代えれば、共有接続部３０のゲート電極１２３側の側面は、共有接続部３０側に突出し、ゲート電極１２３の上部に乗り上げるような円弧状の断面形状に形成されている。
　例えば、共有接続部３０の画素１０Ａのゲート電極１２３（本技術に係る「第１ゲート電極」に相当する）側の側面は、第２面１５Ｂから離間されるに従ってゲート電極（第１ゲート電極）１２３に近づく形状に形成されている。また、共有接続部３０の画素１０Ｂのゲート電極１２３（本技術に係る「第２ゲート電極」に相当する）側の側面は、第２面１５Ｂから離間されるに従ってゲート電極（第２ゲート電極）１２３に近づく形状に形成されている。共有接続部３０の側面の形状は、画素１０Ｃ、画素１０Ｄのそれぞれについても同様である。
　共有接続部３０には、例えば多結晶Ｓｉ膜が使用されている。この多結晶Ｓｉ膜には、抵抗値を低減させる不純物が含まれている。
（７）低誘電率領域３２の構成
　図２及び図３に示されるように、画素１０のトランジスタ１２のゲート電極１２３とＦＤ２５（図１参照）との間には、低誘電率領域３２が配設されている。
　詳しく説明する。低誘電率領域３２は、ゲート電極１２３のゲート電極接続部１２３Ｂと、ＦＤ２５の一部としての共有接続部３０との間に配設されている。低誘電率領域３２は、ゲート電極接続部１２３Ｂの共有接続部３０とは反対側であって、破線により囲まれた非対向領域３３よりも低い誘電率を有している。
　ここで、非対向領域３３は、ゲート電極接続部１２３Ｂの側面の一部を覆う絶縁膜３４と、この絶縁膜３４を覆って積層された絶縁膜３５とを備えている。絶縁膜３４は、第１実施の形態において、例えばＳｉＯ膜により形成されている。また、絶縁膜３５は、例えばＳｉＮ膜により形成されている。
　低誘電率領域３２は、第１実施の形態において、ギャップ（Gap）である。さらに詳しく説明すると、低誘電率領域３２は、内部に気体を含むギャップである。気体としては、空気が使用されている。つまり、低誘電率領域３２は、ここでは、エアーギャップ（Air-Gap）として構成されている。
　このようにゲート電極接続部１２３Ｂと共有接続部３０との間に低誘電率領域３２が配設されることにより、ゲート電極接続部１２３Ｂを一方の電極、低誘電率領域３２を誘電体及び共有接続部３０を他方の電極とする寄生容量の容量値が小さくなる。すなわち、画素１０Ａ～画素１０Ｄのそれぞれにおいて生成される寄生容量の容量値が小さくなるので、結果的にＦＤ２５に付加される寄生容量の容量値のばらつきを効果的に抑制し、又は防止することができる。
　なお、本技術において、低誘電率領域３２であるギャップ内は、真空であってもよい。また、低誘電率領域３２であるギャップ内には、窒素ガス（Ｎ２）、アルゴンガス（Ａｒ）等の不活性ガスが充填されてもよい。
（８）配線７の構成
　図２に示されるように、配線７は、トランジスタ１２、共有接続部３０のそれぞれを覆う絶縁膜３４、絶縁膜３５及び層間絶縁膜６に形成された接続孔６Ｈ内に配設されている。接続孔６Ｈは、絶縁膜３４、絶縁膜３５及び層間絶縁膜６の厚さ方向に形成された貫通孔である。
　ここで、層間絶縁膜６は、例えばＳｉＯ膜により形成されている。配線７には、例えばタングステン（Ｗ）膜が使用されている。つまり、配線７は、いわゆるＷプラグとして形成されている。
　配線７の基体１５側の一方は、前述の通り、共有接続部３０を介在させてトランジスタ１２に電気的に接続されている。配線７の他方は、構造図を省略した画素回路２０（図１参照）に電気的に接続されている。
　画素回路２０は、層間絶縁膜６の基体１５とは反対側に積層された基板に配設されている。この基板には、例えば単結晶Ｓｉ基板が使用されている。つまり、第１実施の形態に係る固体撮像装置１では、光電変換素子１１及びトランジスタ（転送トランジスタ）１２を備えた基体１５と、基体１５に積層され、画素回路２０が構築された基板とを重ねた２段構造が採用されている。
［固体撮像装置１の製造方法］
　図４～図２５は、第１実施の形態に係る固体撮像装置１の一例の製造方法を工程毎に示している。なお、製造方法の説明では、光電変換素子１１、トランジスタ（転送トランジスタ）１２のそれぞれの構造の図示並びに説明は、簡略化又は省略する。
　まず、図４に示されるように、基体１５が準備される。基体１５は、前述の通り、例えば単結晶Ｓｉ基板である。
　次に、画素分離領域１６の形成領域において、基体１５の第２面１５Ｂの表面から第１面１５Ａに向かって溝１６１Ａが形成される。この溝１６１Ａは、後に形成される溝１６１よりも浅い深さを有している。例えば、溝１６１Ａは、光電変換素子１１のｎ型半導体領域１１ｎに達する程度の深さを有する。溝１６１Ａは、例えばフォトリソグラフィ技術及びエッチング技術を用いて形成される。エッチングには、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等の異方性エッチングが使用される。
　図５に示されるように、溝１６１Ａの内壁に沿ってマスク１７１が形成される。このマスク１７１は、エッチングマスク及び不純物導入マスクとして使用される。マスク１７１には、例えばＳｉＯ膜、ＳｉＮ膜のそれぞれを順次積層した複合膜が使用される。
　図６に示されるように、マスク１７１を用いて溝１６１Ａを更に掘り下げ、溝１６１が形成される。溝１６１の形成には、例えば異方性エッチングが使用される。
　図７に示されるように、溝１６１の内壁に沿った基体１５の表面部分、詳細にはｎ型半導体領域１１ｎ（図３参照）の表面部分にピニング領域１６２が形成される。ピニング領域１６２は、マスク１７１を用いて、ｎ型半導体領域１１ｎにｐ型不純物を導入することにより形成される。
　図８に示されるように、マスク１７１が除去される。
　図９に示されるように、基体１５の第２面１５Ｂの全面に埋込部材１６３が形成される。埋込部材１６３には、例えば化学的気相析出（ＣＶＤ：Chemical Vaper Deposition）法を用いて成膜された多結晶Ｓｉ膜が使用される。
　引き続き、基体１５の全面にエッチングを施し、第２面１５Ｂ上の余分な埋込部材１６３が除去される。これにより、図１０に示されるように、溝１６１内に埋込部材１６３が埋設される。
　図１１に示されるように、溝１６１内において、埋込部材１６３上に更に埋込部材１６４が埋設される。埋込部材１６４には、例えばＣＶＤ法を用いて成膜されたＳｉＯ膜が使用される。埋込部材１６３と同様に、成膜後のエッチングにより余分な埋込部材１６４は除去される。
　この工程が完了すると、画素分離領域１６が完成する。
　基体１５の第２面１５Ｂに絶縁膜３４１が形成される（図１２参照）。この絶縁膜３４１は、トランジスタ１２のゲート絶縁膜として使用される。
　図１２に示されるように、絶縁膜３４１上にゲート電極接続部１２３Ｂが形成される。ここでは、説明を省略するが、トランジスタ１２の垂直ゲート電極部１２３Ａ（図２参照）は既に形成され、ゲート電極接続部１２３Ｂは垂直ゲート電極部１２３Ａ上にこれに電気的に接続されて形成される。ゲート電極接続部１２３Ｂには、例えばＣＶＤ法を用いて成膜された多結晶Ｓｉ膜が使用される。
　ゲート電極接続部１２３Ｂが形成されると、垂直ゲート電極部１２３Ａ及びゲート電極接続部１２３Ｂを有する、トランジスタ１２のゲート電極１２３が完成する。
　図１３に示されるように、ゲート電極接続部１２３Ｂの側面及び上面を覆う絶縁膜３４２が形成される。絶縁膜３４２には、例えばＣＶＤ法を用いて成膜されたＳｉＯ膜が使用される。
　引き続き、図１４に示されるように、ゲート電極接続部１２３Ｂの側面及び上面に絶縁膜３４２を介在させて絶縁膜３５１が形成される。絶縁膜３５１には、例えばＣＶＤ法を用いて成膜されたＳｉＮ膜が使用される。
　図１５に示されるように、全面にエッチングが施され、ゲート電極接続部１２３Ｂの側面に絶縁膜３５１が残され、それ以外の領域の絶縁膜３５１は除去される。エッチングには、ＲＩＥ法等の異方性エッチングが使用される。ゲート電極接続部１２３Ｂの側面に残された絶縁膜３５１は、いわゆるサイドウォールスペーサとして使用される。
　図１６に示されるように、ゲート電極接続部１２３Ｂの上面及び絶縁膜３５１の上面に絶縁膜３４３が形成される。絶縁膜３４３には、例えばＣＶＤ法を用いて成膜されたＳｉＯ膜が使用される。
　図１７に示されるように、絶縁膜３４３をバッファ膜として使用し、基体１５の第２面１５Ｂの表面部分に、トランジスタ１２の他方の主電極として使用されるｎ型半導体領域１２４が形成される。ｎ型半導体領域１２４は、例えばイオン注入法を用いて、基体１５にｎ型不純物を導入することにより形成される。
　ｎ型半導体領域１２４が形成されると、トランジスタ１２が完成する。
　図１８に示されるように、ｎ型半導体領域１２４及び画素分離領域１６に重複する領域において、絶縁膜３４３に開口３４３Ｈが形成される。開口３４３Ｈは、フォトリソグラフィ技術及びエッチング技術を用いて形成される。
　図１９に示されるように、絶縁膜３４３上を含む基体１５の全面に導電膜３０１が形成される。導電膜３０１は、共有接続部３０を形成する材料である。導電膜３０１には、例えばＣＶＤ法を用いて成膜された多結晶Ｓｉ膜が使用される。
　引き続き、共有接続部３０の形成領域を除き、画素分離領域１６に重複する開口３４３Ｈの部分において、導電膜３０１にｐ型不純物が導入され、ｐ型導電膜３６が形成される。このｐ型導電膜３６は、例えば基準電圧を供給する経路として使用される。
　図２０に示されるように、共有接続部３０の形成領域において、導電膜３０１にｎ型不純物が導入される。ｎ型不純物が導入されると、共有接続部３０が実質的に形成される。
　図２１に示されるように、導電膜３０１にパターンニングが施され、余分な導電膜３０１が除去されることにより、共有接続部３０及びｐ型導電膜３６が形成される。パターンニングには、フォトリソグラフィ技術及びエッチング技術が使用される。
　図２２に示されるように、絶縁膜３４３及び絶縁膜３５１が選択的に除去される。この選択的な除去には、エッチング技術が使用される。
　ここで、絶縁膜３５１は、前述の通り、サイドウォールスペーサとして形成され、除去されることにより、ゲート電極接続部１２３Ｂと共有接続部３０との間にギャップとなる低誘電率領域３２が形成される。すなわち、低誘電率領域３２は、ゲート電極接続部１２３Ｂの側面にサイドウォールスペーサを形成し、このサイドウォールスペーサを除去したギャップを利用して形成される。
　例えば、製造工程中に大気開放を実施すれば、低誘電率領域３２であるギャップ内には空気が充填される。また、製造工程中の炉内において、真空引きすれば、低誘電率領域３２であるギャップ内は真空になる。さらに、製造工程中の炉内に流すキャリアガス、例えば不活性ガスを利用すれば、低誘電率領域３２であるギャップ内に不活性ガスが充填される。
　引き続き、図２３に示されるように、基体１５の第２面１５Ｂの全面に、共有接続部３０を覆う絶縁膜３４が形成される。さらに、図２４に示されるように、絶縁膜３４上に絶縁膜３５が形成される。
　ここで、ゲート電極接続部１２３Ｂの側面において、低誘電率領域３２が形成された領域以外の領域には絶縁膜３４及び絶縁膜３５を含む非対向領域３３が形成される。低誘電率領域３２の誘電率は、非対向領域３３の誘電率よりも小さくなる。
　次に、図２５に示されるように、絶縁膜３５上に層間絶縁膜６が形成される。
　引き続き、層間絶縁膜６に接続孔６Ｈが形成され、前述の図２に示されるように、接続孔６Ｈ内に配線７が形成される。
　なお、画素回路２０（図１参照）等の製造方法の図示並びに説明は省略する。
　これら一連の製造工程が終了すると、第１実施の形態に係る固体撮像装置１が完成し、製造方法が終了する。
［作用効果］
　第１実施の形態に係る固体撮像装置１は、図１～図３に示されるように、画素（第１画素）１０と、トランジスタ（第１トランジスタ）１２と、ＦＤ２５とを備える。
　画素１０は、例えば画素１０Ａである。画素１０は、基体１５の光入射側となる第１面１５Ａ側に配設され、光を電荷に変換する光電変換素子（第１光電変換素子）１１を有する。トランジスタ１２は、画素１０に対応する位置において、基体１５の第１面１５Ａとは反対側の第２面１５Ｂ側に配設される。トランジスタ１２は、ゲート電極（第１ゲート電極）１２３を有し、一対の主電極のうち一方が光電変換素子１１に電気的に接続される。ＦＤ２５は、基体１５の第２面１５Ｂ側に配設され、トランジスタ１２の他方の主電極であるｎ型半導体領域１２４に電気的に接続される。
　固体撮像装置１は、図２及び図３に示されるように、更に低誘電率領域３２を備える。低誘電率領域３２は、ＦＤ２５とそれに対向するゲート電極１２３との間に配設される。低誘電率領域３２は、ＦＤ２５とは対向しない非対向領域３３よりも低い誘電率を有する。
　このような構成により、ゲート電極１２３を一方の電極、低誘電率領域３２を誘電体及びＦＤ２５を他方の電極とする寄生容量の容量値を小さくすることができる。つまり、ＦＤ２５に付加される寄生容量の容量値が小さくなるので、この容量値のばらつきを小さくすることができる。このため、固体撮像装置１では、寄生容量に伴う信号のばらつきや遅延を改善することができる。
　また、固体撮像装置１は、図１～図３に示されるように、画素（第２画素）１０と、トランジスタ（第２トランジスタ）１２とを更に備える。
　画素１０は、例えば画素１０Ｂ（又は画素１０Ｃ）である。画素１０は、例えば第１画素としての画素１０Ａに隣接して配設される。画素１０は、基体１５の第１面１５Ａ側に配設され、光を電荷に変換する光電変換素子（第２光電変換素子）１１を有する。トランジスタ１２は、画素１０に対応する位置において、基体１５の第２面１５Ｂ側に配設される。トランジスタ１２は、ゲート電極（第２ゲート電極）１２３有し、一対の主電極のうち一方が光電変換素子１１に電気的に接続され、他方の主電極であるｎ型半導体領域１２４にＦＤ２５が電気的に接続される。
　ここで、固体撮像装置１は、更にＦＤ２５とそれに対向するゲート電極１２３との間に低誘電率領域３２を備える。
　このような構成により、ゲート電極１２３を一方の電極、低誘電率領域３２を誘電体及びＦＤ２５を他方の電極とする寄生容量の容量値を小さくすることができる。つまり、ＦＤ２５に付加される寄生容量の容量値が小さくなるので、この容量値のばらつきを小さくすることができる。このため、固体撮像装置１では、寄生容量に伴う信号のばらつきや遅延を改善することができる。
　また、固体撮像装置１は、図２及び図３に示されるように、画素分離領域１６と、共有接続部３０とを更に備える。
　画素分離領域１６は、隣接する２つの画素（第１画素）１０と画素（第２画素）１０との間において基体１５に配設され、画素１０間を電気的、かつ、光学的に分離する。画素分離領域１６は、第１実施の形態において、基体１５の深さ方向に形成された溝１６１と、溝１６１内に埋め込まれた埋込部材１６３及び埋込部材１６４とを備える。
　共有接続部３０は、基体１５の第２面１５Ｂ側において、画素分離領域１６に重複して配設され、例えば画素１０Ａのトランジスタ（第１トランジスタ）１２、画素１０Ｂのトランジスタ（第２トランジスタ）１２のそれぞれの他方の主電極（ｎ型半導体領域１２４）間を電気的に接続する。加えて、共有接続部３０には、ＦＤ２５が電気的に接続される。
　そして、ゲート電極１２３と共有接続部３０との間に低誘電率領域３２が配設される。
　このため、ゲート電極１２３と共有接続部３０との間において、寄生容量の容量値を小さくすることができる。
　また、固体撮像装置１では、図２に示されるように、共有接続部３０のゲート電極（第１ゲート電極及び第２ゲート電極）１２３側の側面は、基体１５の第２面１５Ｂから矢印Ｚ方向に向かって離間されるに従ってゲート電極１２３に近づく形状に形成される。
　詳しく説明すると、製造方法の図２１に示されるように、共有接続部３０は、ゲート電極１２３（詳細には、ゲート電極接続部１２３Ｂ）の側面に、サイドウォールスペーサとしての絶縁膜３５１を包み込む形状に形成される。この後、図２２に示されるように、絶縁膜３５１が選択的に除去されたギャップを利用して低誘電率領域３２が形成される。
　このため、低誘電率領域３２を簡易に形成することができ、寄生容量の容量値を簡単に小さくすることができる。
　また、固体撮像装置１では、図２に示されるように、低誘電率領域３２は、ギャップである。加えて、低誘電率領域３２のギャップ内は、真空である。あるいは、低誘電率領域３２のギャップ内には、空気若しくは不活性ガスが充填される。
　このため、低誘電率領域３２を簡易な構成とすることができるので、寄生容量の容量値を簡単に小さくすることができる。
＜２．第２実施の形態＞
　図２６及び図２７を用いて、本開示の第２実施の形態に係る固体撮像装置１を説明する。なお、第２実施の形態並びにそれ以降の実施の形態において、第１実施の形態に係る固体撮像装置１の構成要素と同一の構成要素、又は実質的に同一の構成要素には同一の符号を付し、重複する説明は省略する。
［固体撮像装置１の構成］
　図２６は、画素１０の概略的な縦断面構造の一例を表している。図２７は、画素１０の概略的な平面構造の一例を表している。
　図２６及び図２７に示されるように、第２実施の形態に係る固体撮像装置１では、第１実施の形態に係る固体撮像装置１の低誘電率領域３２が、低誘電率材料により形成されている。低誘電率材料は、非対向領域３３の誘電率よりも低い誘電率を有する。
　詳しく説明すると、前述の例示では、絶縁膜３４はＳｉＯ膜、絶縁膜３５はＳｉＮ膜として非対向領域３３が形成されている。このため、低誘電率領域３２は、ＳｉＯ膜若しくは炭素添加酸化珪素（ＳｉＯＣ）膜の単層膜、又はそれらを積層した複合膜により形成されている。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　図２６及び図２７に示される第２実施の形態に係る固体撮像装置１によれば、第１実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜３．第３実施の形態＞
　図２８及び図２９を用いて、本開示の第３実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図２８は、画素１０の概略的な縦断面構造の一例を表している。図２９は、画素１０の概略的な平面構造の一例を表している。
　図２８及び図２９に示されるように、第３実施の形態に係る固体撮像装置１は、第１実施の形態又は第２実施の形態に係る固体撮像装置１において、画素分離領域１６の構成を変えている。詳しく説明すると、画素分離領域１６は、溝１６１、埋込部材１６３及び埋込部材１６４を備えた構造に代えて、絶縁体領域により構成されている。絶縁体領域は、例えば、イオン注入法を用いて、基体１５に不純物を注入することにより形成されている。
　上記構成要素以外の構成要素は、第１実施の形態又は第２実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　図２８及び図２９に示される第３実施の形態に係る固体撮像装置１によれば、第１実施の形態又は第２実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、図２８及び図２９に示されるように、画素分離領域１６は、絶縁体領域により構成される。このため、画素分離領域１６を簡易に構成することができるので、固体撮像装置１の構造を簡易に実現することができる。
＜４．第４実施の形態＞
　図３０及び図３１を用いて、本開示の第４実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図３０は、画素１０の概略的な縦断面構造の一例を表している。図３１は、画素１０の概略的な平面構造の一例を表している。
　図３０及び図３１に示されるように、第４実施の形態に係る固体撮像装置１は、第１実施の形態又は第２実施の形態に係る固体撮像装置１において、非対向領域３３に絶縁膜３５１を残した状態に形成されている。絶縁膜３５１は、トランジスタ１２のゲート電極接続部１２３Ｂの側面に形成されたサイドウォールスペーサである。
　つまり、固体撮像装置１の製造方法では、前述の図２２に示される工程において、ゲート電極接続部１２３Ｂと共有接続部３０との間の絶縁体３５１は選択的に除去されるが、ゲート電極接続部１２３Ｂと非対向領域３３との間の絶縁体３５１は除去されない。
　上記構成要素以外の構成要素は、第１実施の形態又は第２実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。また、第４実施の形態に係る固体撮像装置１は、第３実施の形態に係る固体撮像装置１に適用してもよい。
［作用効果］
　図３０及び図３１に示される第４実施の形態に係る固体撮像装置１によれば、第１実施の形態又は第２実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、固体撮像装置１では、ゲート電極１２３（ゲート電極接続部１２３Ｂ）の非対向領域３３の側面に、サイドウォールスペーサとしての絶縁膜３５１が配設される。低誘電率領域３２は、絶縁膜３５１よりも低誘電率である。
　このように構成される固体撮像装置１では、ＦＤ２５に付加される寄生容量の容量値が小さくなるので、寄生容量に伴う信号のばらつきや遅延を改善することができる。
＜５．第５実施の形態＞
　図３２及び図３３を用いて、本開示の第５実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図３２は、画素１０の概略的な縦断面構造の一例を表している。図３３は、画素１０の概略的な平面構造の一例を表している。
　図３２及び図３３に示されるように、第５実施の形態に係る固体撮像装置１では、トランジスタ１２のゲート電極接続部１２３Ｂ上及び共有接続部３０上に絶縁膜３５が形成されている。絶縁膜３４は、省略されている（図２参照）。
　絶縁膜３５は、前述の通り、例えばＳｉＮ膜により形成されている。この絶縁膜３５の埋込み性は、例えばＳｉＯ膜の埋込み性よりも悪い。
　上記構成要素以外の構成要素は、第１実施の形態又は第２実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。また、第５実施の形態に係る固体撮像装置１は、第３実施の形態又は第４実施の形態に係る固体撮像装置１に適用してもよい。
［作用効果］
　図３２及び図３３に示される第５実施の形態に係る固体撮像装置１によれば、第１実施の形態又は第２実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜６．第６実施の形態＞
　図３４～図５９を用いて、本開示の第６実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図３４は、画素１０の概略的な縦断面構造の一例を表している。図３５は、画素１０の概略的な平面構造の一例を表している。
　図３４及び図３５に示されるように、第６実施の形態に係る固体撮像装置１では、第１実施の形態又は第２実施の形態に係る固体撮像装置１において、共有接続部３０の一部が、画素分離領域１６の溝１６１に埋め込まれている。
　詳しく説明すると、共有接続部３０の一部は、溝１６１の上部に埋め込まれ、更に隣接する画素１０のトランジスタ１２のｎ型半導体領域１２４の側面に電気的に接続されている。共有接続部３０の一部は、ｎ型半導体領域１２４の接合深さ程度に埋め込まれていればよい。
［固体撮像装置１の製造方法］
　図３６～図５９は、第６実施の形態に係る固体撮像装置１の一例の製造方法を工程毎に示している。なお、製造方法の説明では、光電変換素子１１、トランジスタ（転送トランジスタ）１２のそれぞれの断面構造の図示並びに説明は、簡略化又は省略する。
　まず、第１実施の形態に係る固体撮像装置１の製造方法（以下、単に「第１製造方法」という。）の図４に示される工程と同様に、基体１５が準備される。
　図３６に示されるように、基体１５の第２面１５Ｂ上に、マスク１７２、マスク１７３のそれぞれが順次形成される。マスク１７２は、例えば、エッチングストッパとして使用され、ＳｉＮ膜により形成される。マスク１７３は、例えば、エッチングのハードマスクとして使用され、ＳｉＯ膜により形成される。
　図３７に示されるように、画素分離領域１６の形成領域において、マスク１７３に開口１７３Ｈが形成される。開口１７３Ｈは、例えばフォトリソグラフィ技術及びエッチング技術を用いて形成される。
　図３８に示されるように、マスク１７３を用いて、基体１５の第２面１５Ｂの表面から第１面１５Ａに向かって溝１６１Ａが形成される。この溝１６１Ａは、浅い深さを有している。溝１６１Ａは、例えばエッチング技術を用いて形成される。
　第１製造方法の図５に示される工程と同様に、図３９に示されるように、溝１６１Ａの内壁に沿ってマスク１７１が形成される。
　第１製造方法の図６に示される工程と同様に、図４０に示されるように、マスク１７１を用いて溝１６１Ａを更に掘り下げ、溝１６１が形成される。
　第１製造方法の図７に示される工程と同様に、図４１に示されるように、溝１６１の内壁に沿った基体１５の表面部分にピニング領域１６２が形成される。
　この後、図４２に示されるように、マスク１７１が除去される。
　第１製造方法の図９に示される工程と同様に、図４３に示されるように、基体１５の第２面１５Ｂの全面に埋込部材１６３が形成される。ここでは、埋込部材１６３はマスク１７３上に形成される。
　引き続き、基体１５の全面にエッチングを施し、マスク１７３上の余分な埋込部材１６３が除去される。これにより、図４４に示されるように、溝１６１内に埋込部材１６３が埋め込まれる。
　第１製造方法の図１１に示される工程と同様に、図４５に示されるように、溝１６１内において、埋込部材１６３上に更に埋込部材１６４が埋め込まれる。埋込部材１６４の成膜後に、マスク１７３上の余分な埋込部材１６４が除去される。
　引き続き、図４６に示されるように、マスク１７３及び開口１７３Ｈ内に残っている埋込部材１６４が除去される。この除去には、エッチング技術が使用される。
　さらに、マスク１７２を用いて、埋込部材１６４の一部が更に除去される。この工程により、埋込部材１６４の上面は、基体１５の第２面１５Ｂよりも基体１５の内部に掘り下げられる。埋込部材１６４の除去には、エッチング技術が使用される。
　この工程が完了すると、画素分離領域１６が完成する。
　第１製造方法の図１９に示される工程と同様に、図４８に示されるように、マスク１７２上を含む基体１５の全面に導電膜３０１が形成される。導電膜３０１は、共有接続部３０を形成する材料である。導電膜３０１の一部は、画素分離領域１６の溝１６１の上部において埋め込まれる。
　引き続き、共有接続部３０の形成領域を除き、画素分離領域１６に重複する部分において、導電膜３０１にｐ型不純物が導入され、ｐ型導電膜３６が形成される。
　図４９に示されるように、共有接続部３０の形成領域において、導電膜３０１にｎ型不純物が導入される。ｎ型不純物が導入されると、実質的に共有接続部３０が形成される。
　第１製造方法の図２１に示される工程と同様に、図５０に示されるように、導電膜３０１にパターンニングが施され、余分な導電膜３０１が除去されることにより、共有接続部３０及びｐ型導電膜３６が形成される。
　引き続き、図５１に示されるように、マスク１７２が除去される。
　図５２に示されるように、画素１０の形成領域において、基体１５の第２面１５Ｂに絶縁膜３４１が形成される。
　引き続き、トランジスタ１２のｎ型半導体領域１２４が形成される（図５３参照）。ｎ型半導体領域１２４は、絶縁膜３４１を通して基体１５の第２面１５Ｂの表面部分にｎ型不純物を導入することにより形成される。ｎ型半導体領域１２４の側面は共有接続部３０の側面に接触し、双方は電気的に接続される。
　第１製造方法の図１２に示される工程と同様に、図５３に示されるように、絶縁膜３４１上にゲート電極１２３のゲート電極接続部１２３Ｂが形成される。
　第１製造方法の図１４に示される工程と同様に、図５４に示されるように、基体１５の第２面１５Ｂ側の全面に、絶縁膜３４２、絶縁膜３５１のそれぞれが順次形成される。
　第１製造方法の図１５に示される工程と同様に、図５５に示されるように、全面にエッチングが施され、ゲート電極接続部１２３Ｂの側面に絶縁膜３５１が残され、それ以外の領域の絶縁膜３５１は除去される。残された絶縁膜３５１は、サイドウォールスペーサとして形成される。
　引き続き、図５６に示されるように、ゲート電極接続部１２３Ｂ及び絶縁膜３５１を覆う絶縁膜３４４が形成される。絶縁膜３４４は、例えばＳｉＯ膜である。
　図５７に示されるように、絶縁膜３４４、絶縁膜３５１等が除去される。この除去により、ゲート電極接続部１２３Ｂ、共有接続部３０等の表面が露出される。
　図５８に示されるように、ゲート電極接続部１２３Ｂ、共有接続部３０等のそれぞれを覆う絶縁膜３４が形成される。絶縁膜３４は、第１製造方法と同様に、例えばＳｉＯ膜である。
　ここで、絶縁膜３４が形成されると、ゲート電極接続部１２３Ｂと共有接続部３０との間に、ギャップが生成され、結果的に低誘電率領域３２が形成される。
　なお、共有接続部３０の矢印Ｚ方向の厚さが厚く設定されると、低誘電率領域３２の同一方向の高さは高くなる。つまり、低誘電率領域３２の容積を増加させることができ、寄生容量の容量値を小さくすることができる。
　引き続き、図５９に示されるように、絶縁膜３４上に絶縁膜３５が形成される。
　この後、第１製造方法の図２５に示される工程以降の工程を実施することにより、第６実施の形態に係る固体撮像装置１が完成し、製造方法は終了する。
　上記構成要素以外の構成要素は、第１実施の形態又は第２実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。また、第６実施の形態に係る固体撮像装置１は、第３実施の形態～第５実施の形態に係るいずれかの固体撮像装置１に適用してもよい。
［作用効果］
　図３４及び図３５に示される第６実施の形態に係る固体撮像装置１によれば、第１実施の形態又は第２実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、図３６～図５９に示される第６実施の形態に係る固体撮像装置１の製造方法によれば、第１製造方法により得られる作用効果と同様の作用効果を得ることができる。
＜７．第７実施の形態＞
　図６０及び図６１を用いて、本開示の第７実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図６０は、画素１０の概略的な縦断面構造の一例を表している。図６１は、画素１０の概略的な平面構造の一例を表している。
　図６０及び図６１に示されるように、第７実施の形態に係る固体撮像装置１では、基体１５に画素回路２０が構築された１段構造が採用されている。詳しく説明すると、画素１０に対応する位置において、基体１５の第２面１５Ｂ部分に、画素回路２０を構築するトランジスタが配設されている。
　配置レイアウトは限定されないが、第７実施の形態では、単位画素を構築する画素１０Ａに対応する位置において、基体１５に増幅トランジスタ２１が配設されている。また、画素１０Ｂに対応する位置において、基体１５に選択トランジスタ２２が配設されている。同様に、画素１０Ｃに対応する位置において、基体１５にＦＤ変換ゲイン切替えトランジスタ２３が配設され、画素１０Ｄに対応する位置において、基体１５にリセットトランジスタ２４が配設されている。
　増幅トランジスタ２１、選択トランジスタ２２、ＦＤ変換ゲイン切替えトランジスタ２３、リセットトランジスタ２４のそれぞれの周囲には、素子分離領域８が配設されている。素子分離領域８は、詳細な構造の説明を省略し、特に符号を付さないが、溝と溝内に埋め込まれた埋込部材とを備えたトレンチアイソレーション構造により構成されている。
　また、増幅トランジスタ２１、選択トランジスタ２２、ＦＤ変換ゲイン切替えトランジスタ２３、リセットトランジスタ２４のそれぞれは、同様に、詳細な構造の説明を省略し、特に符号を付さないが、ゲート電極と一対の主電極とを備えている。
　ゲート電極は、例えばトランジスタ１２のゲート電極接続部１２３Ｂに対して、同一導電層に形成され、かつ、同一導電性材料により形成されている。また、一対の主電極は、トランジスタ１２のｎ型半導体領域１２４と同一のｎ型半導体領域により形成されている。
　ここで、増幅トランジスタ２１、選択トランジスタ２２、ＦＤ変換ゲイン切替えトランジスタ２３、リセットトランジスタ２４のそれぞれのゲート電極の側面には、サイドウォールスペーサとして使用される絶縁膜３５１が配設されている。
　なお、本技術では、画素回路２０を構築する１つのトランジスタが１つの画素１０に対応する位置に配置されることに限定されない。例えば、１つのトランジスタは、２つの画素１０に跨がって配置されてもよい。また、２つのトランジスタが、１つの画素１０に対応する位置に配置されてもよい。
　上記構成要素以外の構成要素は、第１実施の形態又は第２実施の形態に係る固体撮像装置１の構成要素と同一又は実質的に同一である。また、第７実施の形態に係る固体撮像装置１は、第３実施の形態～第６実施の形態に係るいずれかの固体撮像装置１に適用してもよい。
［作用効果］
　図６０及び図６１に示される第７実施の形態に係る固体撮像装置１によれば、第１実施の形態又は第２実施の形態に係る固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜８．第８実施の形態＞
　図６２～図６５を用いて、本開示の第８実施の形態に係る固体撮像装置１及びその製造方法を説明する。
［固体撮像装置１の製造方法］
　図６２～図６５は、第８実施の形態に係る固体撮像装置１の一例の製造方法を工程毎に示している。なお、製造方法の説明では、光電変換素子１１、トランジスタ（転送トランジスタ）１２のそれぞれの断面構造の図示並びに説明は、簡略化又は省略する。
　第１製造方法の図１７に示される工程と同様に、ゲート電極接続部１２３Ｂの側面にサイドウォールスペーサとして使用される絶縁膜３５１が形成され、ゲート電極接続部１２３Ｂ及び絶縁膜３５１を覆う絶縁膜３４３が形成される（図６２参照）。
　図６２に示されるように、トランジスタ１２の他方の主電極としてのｎ型半導体領域１２４が形成される。
　図６３に示されるように、絶縁膜３４３及び絶縁膜３５１が選択的に除去される。つまり、サイドウォールスペーサが除去される。
　引き続き、第１製造方法の図２２に示される工程と同様に、図６４に示されるように、共有接続部３０及びｐ型導電膜３６が形成される。
　引き続き、第１製造方法の図２３に示す工程と同様に、ゲート電極接続部１２３Ｂ及び共有接続部３０を覆う絶縁膜３４が形成される（図６５参照）。この絶縁膜３４が形成されると、ゲート電極接続部１２３Ｂと共有接続部３０との間に低誘電率領域３２が形成される。
　第１製造方法の図２４に示す工程と同様に、図６５に示されるように、絶縁膜３４を覆う絶縁膜３５が形成される。
　この後、第１製造方法の図２５に示される工程以降の工程を実施することにより、第８実施の形態に係る固体撮像装置１が完成し、製造方法は終了する。
　上記構成要素以外の構成要素は、第１実施の形態に係る固体撮像装置１及びその製造方法の構成要素と同一又は実質的に同一である。
［作用効果］
　図６２～図６５に示される第８実施の形態に係る固体撮像装置１の製造方法によれば、第１実施の形態に係る固体撮像装置１の製造方法により得られる作用効果と同様の作用効果を得ることができる。
＜９．第９実施の形態＞
　図６６及び図６７を用いて、本開示の第９実施の形態に係る固体撮像装置１及びその製造方法を説明する。
［固体撮像装置１の製造方法］
　図６６及び図６７は、第９実施の形態に係る固体撮像装置１の一例の製造方法を工程毎に示している。なお、製造方法の説明では、光電変換素子１１、トランジスタ（転送トランジスタ）１２のそれぞれの断面構造の図示並びに説明は、簡略化又は省略する。
　第９実施の形態に係る固体撮像装置１の製造方法は、第８実施の形態に係る固体撮像装置１の製造方法（以下、単に「第８製造方法」という。）の図６４に示される工程と同様に、図６６に示されるように、共有接続部３０及びｐ型導電膜３６が形成される。ここで、第９実施の形態では、前述の第６実施の形態に係る固体撮像装置１の製造方法の図４７～図５３に示される工程と同様に、共有接続部３０の一部が、画素分離領域１６の溝１６１に埋め込まれる。
　第８製造方法の図６５に示される工程と同様に、図６７に示されるように、絶縁膜３４、絶縁膜３５のそれぞれが順次形成される。ここで、絶縁膜３４が形成されると、ゲート電極接続部１２３Ｂと共有接続部３０との間に低誘電率領域３２が形成される。
　この後、第１製造方法の図２５に示される工程以降の工程を実施することにより、第９実施の形態に係る固体撮像装置１が完成し、製造方法は終了する。
　上記構成要素以外の構成要素は、第８実施の形態に係る固体撮像装置１及びその製造方法の構成要素と同一又は実質的に同一である。
［作用効果］
　図６６及び図６７に示される第９実施の形態に係る固体撮像装置１の製造方法によれば、第６実施の形態に係る固体撮像装置１の製造方法と第８実施の形態に係る固体撮像装置１の製造方法とを組み合わせた作用効果を得ることができる。
＜１０．第１０実施の形態＞
　図６８を用いて、本開示の第１０実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図６８は、画素１０の概略的な平面構造の一例を表している。
　図６８に示されるように、第１０実施の形態に係る固体撮像装置１では、画素分離領域１６が、画素１０の周囲の一部に配設されている。
　第１０実施の形態では、単位画素を構築する画素１０Ａと画素１０Ｂとの間に、画素分離領域１６が途切れる分離部１６Ｉが配設されている。また、画素１０Ｃと画素１０Ｄとの間にも、画素分離領域１６が途切れる分離部１６Ｉが配設されている。
　上記構成要素以外の構成要素は、第１実施の形態～第９実施の形態に係るいずれかの固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　図６８に示される第１０実施の形態に係る固体撮像装置１によれば、第１実施の形態～第９実施の形態に係るいずれかの固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜１１．第１１実施の形態＞
　図６９及び図７０を用いて、本開示の第１１実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図６９は、画素１０の概略的な縦断面構造の一例を表している。図７０は、画素１０の概略的な平面構造の一例を表している。
　図６９及び図７０に示されるように、第１１実施の形態に係る固体撮像装置１では、画素分離領域１６が、２種類の画素分離領域１６Ｔ及び画素分離領域１６Ｒにより構成されている。
　画素分離領域１６Ｔは、第１実施の形態又は第２実施の形態に係る固体撮像装置１の画素分離領域１６と同一の構成要素である。区別するために、符号を代えている。画素分離領域１６Ｔは、溝１６１と、埋込部材１６３及び埋込部材１６４とを備えて構成されている。画素分離領域１６Ｔは、単位画素の周囲と、画素１０Ａと画素１０Ｃとの間と、画素１０Ｂと画素１０Ｄとの間とに配設されている。
　画素分離領域１６Ｒは、第３実施の形態に係る固体撮像装置１の画素分離領域１６と同一の構成要素である。同様に、区別するために、符号を代えている。画素分離領域１６Ｒは、絶縁体領域により構成されている。画素分離領域１６Ｒは、画素１０Ａと画素１０Ｂとの間と、画素１０Ｃと画素１０Ｄとの間とに配設されている。
　上記構成要素以外の構成要素は、第１実施の形態～第１０実施の形態に係るいずれかの固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　図６９及び図７０に示される第１１実施の形態に係る固体撮像装置１によれば、第１実施の形態～第１０実施の形態に係るいずれかの固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜１２．第１２実施の形態＞
　図７１を用いて、本開示の第１２実施の形態に係る固体撮像装置１を説明する。
［固体撮像装置１の構成］
　図７１は、画素１０の概略的な平面構造の一例を表している。
　図７１に示されるように、第１２実施の形態に係る固体撮像装置１では、単位画素が合計８個の画素１０Ａ～画素１０Ｈにより構築されている。画素１０Ｂは、画素１０Ａに対して、矢印Ｘ方向に隣接して配列されている。画素１０Ｃは、画素１０Ａに対して、矢印Ｙ方向に隣接して配列されている。画素１０Ｄは、画素１０Ｃに対して、矢印Ｘ方向に隣接して配列されている。画素１０Ｅは、画素１０Ｃに対して、矢印Ｙ方向に隣接して配列されている。画素１０Ｆは、画素１０Ｅに対して、矢印Ｘ方向に隣接して配列されている。画素１０Ｇは、画素１０Ｆに対して、矢印Ｙ方向に隣接して配列されている。画素１０Ｈは、画素１０Ｇに対して、矢印Ｘ方向に隣接して配列されている。
　共有接続部３０は、画素１０Ａと画素１０Ｂとの間、画素１０Ｃと画素１０Ｄとの間、画素１０Ｅと画素１０Ｆとの間、画素１０Ｇと画素１０Ｈとの間のそれぞれに延設して配設されている。そして、共有接続部３０は、単位画素のすべての画素１０Ａ～画素１０Ｈにおいて共有されている。
　そして、第１２実施の形態では、１つの単位画素に対して、１つの画素回路２０（図１参照）が配設されている。
　上記構成要素以外の構成要素は、第１実施の形態～第１１実施の形態に係るいずれかの固体撮像装置１の構成要素と同一又は実質的に同一である。
［作用効果］
　図７１に示される第１２実施の形態に係る固体撮像装置１によれば、第１実施の形態～第１１実施の形態に係るいずれかの固体撮像装置１により得られる作用効果と同様の作用効果を得ることができる。
＜１３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図７２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図７２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図７２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図７３は、撮像部１２０３１の設置位置の例を示す図である。
　図７３では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図７３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。撮像部１２０３１に本開示に係る技術を適用することにより、より簡易な構成の撮像部１２０３１を実現できる。
＜１４．その他の実施の形態＞
　本技術は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内において、種々変更可能である。
　例えば、上記第１実施の形態から第１２実施の形態に係る固体撮像装置のうち、２以上の実施の形態に係る固体撮像装置を組み合わせてもよい。
　また、本技術は、イメージング用途に限らず、センシング用途等に使用される受光装置、光電変換装置、光検出装置等に広く適用可能である。さらに、固体撮像装置は、可視光の入射光に限らず、赤外光、紫外光、電磁波等の入射光であってもよい。また、本技術は、光電変換素子の光入射側の上方に、任意にバンドパスフィルタ等を設け、所望の入射光を受光する構成であってもよい。
　本開示の第１実施態様に係る固体撮像装置は、第１トランジスタの第１ゲート電極とフローティングディフュージョンとの間に、低誘電率領域を備える。これにより、第１ゲート電極を一方の電極、低誘電率領域を誘電体及びフローティングディフュージョンを他方の電極とする寄生容量の容量値を小さくすることができる。つまり、フローティングディフュージョンに付加される寄生容量の容量値が小さくなるので、この容量値のばらつきを小さくすることができる。このため、固体撮像装置では、寄生容量に伴う信号のばらつきや遅延を改善することができる。
　本開示の第２実施態様に係る固体撮像装置は、第１実施態様に係る固体撮像装置において、第２トランジスタの第２ゲート電極とフローティングディフュージョンとの間に、低誘電率領域を備える。これにより、第２ゲート電極を一方の電極、低誘電率領域を誘電体及びフローティングディフュージョンを他方の電極とする寄生容量の容量値を小さくすることができる。つまり、フローティングディフュージョンに付加される寄生容量の容量値が小さくなるので、この容量値のばらつきを小さくすることができる。このため、固体撮像装置では、寄生容量に伴う信号のばらつきや遅延を改善することができる。
　本開示の第３実施態様に係る固体撮像装置では、第１実施態様又は第２実施態様に係る固体撮像装置において、低誘電率領域は、ギャップである。これにより、低誘電率領域３２を簡易な構成とすることができるので、寄生容量の容量値を簡単に小さくすることができる。
　本開示の第４実施態様に係る固体撮像装置では、第１実施態様又は第２実施態様に係る固体撮像装置において、低誘電率領域は、低誘電率材料により形成されている。これにより、低誘電率領域３２を簡易な構成とすることができるので、寄生容量の容量値を簡単に小さくすることができる。
＜本技術の構成＞
　本技術は、以下の構成を備えている。以下の構成を備える本技術によれば、固体撮像装置において、寄生容量に伴う信号のばらつきや遅延を改善することができる。
（１）
　基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する第１画素と、
　前記第１画素に対応する位置において、前記基体の前記第１面とは反対側の第２面側に配設され、第１ゲート電極を有し、一対の主電極のうち一方が前記第１光電変換素子に電気的に接続された第１トランジスタと、
　前記基体の前記第２面側に配設され、前記第１トランジスタの他方の主電極に電気的に接続されたフローティングディフュージョンと、
　前記フローティングディフュージョンとそれに対向する前記第１ゲート電極との間に配設され、非対向領域よりも低い誘電率を有する低誘電率領域と、
　を備えている固体撮像装置。
（２）
　前記第１画素に隣接して、前記基体の前記第１面側に配設され、光を電荷に変換する第２光電変換素子を有する第２画素と、
　前記第２画素に対応する位置において、前記基体の前記第２面側に配設され、第２ゲート電極を有し、一対の主電極のうち一方が前記第２光電変換素子に電気的に接続され、他方の主電極に前記フローティングディフュージョンが電気的に接続された第２トランジスタと、
　前記フローティングディフュージョンとそれに対向する前記第２ゲート電極との間に配設された前記低誘電率領域とを更に備えている
　前記（１）に記載の固体撮像装置。
（３）
　前記第１画素と前記第２画素との間において前記基体に配設され、前記第１画素と前記第２画素とを電気的、かつ、光学的に分離する画素分離領域と、
　前記基体の前記第２面側において、画素分離領域に重複して配設され、前記第１トランジスタ、前記第２トランジスタのそれぞれの他方の主電極間を電気的に接続し、かつ、前記フローティングディフュージョンが電気的に接続される共有接続部とを更に備え、
　前記第１ゲート電極と前記共有接続部との間及び前記第２ゲート電極と前記共有接続部との間に前記低誘電率領域が配設されている
　前記（２）に記載の固体撮像装置。
（４）
　前記共有接続部の前記第１ゲート電極側の側面は、前記基体の前記第２面から離間されるに従って前記第１ゲート電極に近づく形状に形成され、
　前記共有接続部の前記第２ゲート電極側の側面は、前記基体の前記第２面から離間されるに従って前記第２ゲート電極に近づく形状に形成されている
　前記（３）に記載の固体撮像装置。
（５）
　前記画素分離領域は、
　前記基体の深さ方向に形成された溝と、
　前記溝内に埋め込まれた埋込部材とを備えている
　前記（３）又は前記（４）に記載の固体撮像装置。
（６）
　前記画素分離領域は、
　前記基体の深さ方向に形成された絶縁体領域を備えている
　前記（３）又は前記（４）に記載の固体撮像装置。
（７）
　前記共有接続部の一部が、前記基体に埋設されている
　前記（３）に記載の固体撮像装置。
（８）
　前記低誘電率領域は、ギャップである
　前記（１）から前記（７）のいずれか１つに記載の固体撮像装置。
（９）
　前記ギャップ内は、真空である、又は空気若しくは不活性ガスが充填されている
　前記（８）に記載の固体撮像装置。
（１０）
　前記低誘電率領域は、低誘電率材料により形成されている
　前記（１）から前記（７）のいずれか１つに記載の固体撮像装置。
（１１）
　前記低誘電率材料は、酸化珪素又は炭素添加酸化珪素である。
　前記（１０）に記載の固体撮像装置。
（１２）
　前記第１ゲート電極の前記非対向領域の側面、前記第２ゲート電極の前記非対向領域の側面に、サイドウォールスペーサが配設されている
　前記（２）に記載の固体撮像装置。
（１３）
　前記低誘電率領域は、前記サイドウォールスペーサよりも低誘電率である
　前記（１２）に記載の固体撮像装置。
（１４）
　前記基体の前記第１画素、前記第２画素のそれぞれに対応する前記第２面側に、前記第１光電変換素子又は前記第２光電変換素子により生成された電荷を処理する画素回路のトランジスタを更に備え、
　前記トランジスタのゲート電極の側壁にサイドウォールスペーサが配設されている
　前記（２）に記載の固体撮像装置。
　本出願は、日本国特許庁において２０２２年１０月４日に出願された日本特許出願番号２０２２－１６００６８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (14)

  1. 　基体の光入射側となる第１面側に配設され、光を電荷に変換する第１光電変換素子を有する第１画素と、
    　前記第１画素に対応する位置において、前記基体の前記第１面とは反対側の第２面側に配設され、第１ゲート電極を有し、一対の主電極のうち一方が前記第１光電変換素子に電気的に接続された第１トランジスタと、
    　前記基体の前記第２面側に配設され、前記第１トランジスタの他方の主電極に電気的に接続されたフローティングディフュージョンと、
    　前記フローティングディフュージョンとそれに対向する前記第１ゲート電極との間に配設され、非対向領域よりも低い誘電率を有する低誘電率領域と、
    　を備えている固体撮像装置。
  2. 　前記第１画素に隣接して、前記基体の前記第１面側に配設され、光を電荷に変換する第２光電変換素子を有する第２画素と、
    　前記第２画素に対応する位置において、前記基体の前記第２面側に配設され、第２ゲート電極を有し、一対の主電極のうち一方が前記第２光電変換素子に電気的に接続され、他方の主電極に前記フローティングディフュージョンが電気的に接続された第２トランジスタと、
    　前記フローティングディフュージョンとそれに対向する前記第２ゲート電極との間に配設された前記低誘電率領域とを更に備えている
    　請求項１に記載の固体撮像装置。
  3. 　前記第１画素と前記第２画素との間において前記基体に配設され、前記第１画素と前記第２画素とを電気的、かつ、光学的に分離する画素分離領域と、
    　前記基体の前記第２面側において、画素分離領域に重複して配設され、前記第１トランジスタ、前記第２トランジスタのそれぞれの他方の主電極間を電気的に接続し、かつ、前記フローティングディフュージョンが電気的に接続される共有接続部とを更に備え、
    　前記第１ゲート電極と前記共有接続部との間及び前記第２ゲート電極と前記共有接続部との間に前記低誘電率領域が配設されている
    　請求項２に記載の固体撮像装置。
  4. 　前記共有接続部の前記第１ゲート電極側の側面は、前記基体の前記第２面から離間されるに従って前記第１ゲート電極に近づく形状に形成され、
    　前記共有接続部の前記第２ゲート電極側の側面は、前記基体の前記第２面から離間されるに従って前記第２ゲート電極に近づく形状に形成されている
    　請求項３に記載の固体撮像装置。
  5. 　前記画素分離領域は、
    　前記基体の深さ方向に形成された溝と、
    　前記溝内に埋め込まれた埋込部材とを備えている
    　請求項３に記載の固体撮像装置。
  6. 　前記画素分離領域は、
    　前記基体の深さ方向に形成された絶縁体領域を備えている
    　請求項３に記載の固体撮像装置。
  7. 　前記共有接続部の一部が、前記基体に埋設されている
    　請求項３に記載の固体撮像装置。
  8. 　前記低誘電率領域は、ギャップである
    　請求項１に記載の固体撮像装置。
  9. 　前記ギャップ内は、真空である、又は空気若しくは不活性ガスが充填されている
    　請求項８に記載の固体撮像装置。
  10. 　前記低誘電率領域は、低誘電率材料により形成されている
    　請求項１に記載の固体撮像装置。
  11. 　前記低誘電率材料は、酸化珪素又は炭素添加酸化珪素である。
    　請求項１０に記載の固体撮像装置。
  12. 　前記第１ゲート電極の前記非対向領域の側面、前記第２ゲート電極の前記非対向領域の側面に、サイドウォールスペーサが配設されている
    　請求項２に記載の固体撮像装置。
  13. 　前記低誘電率領域は、前記サイドウォールスペーサよりも低誘電率である
    　請求項１２に記載の固体撮像装置。
  14. 　前記基体の前記第１画素、前記第２画素のそれぞれに対応する前記第２面側に、前記第１光電変換素子又は前記第２光電変換素子により生成された電荷を処理する画素回路のトランジスタを更に備え、
    　前記トランジスタのゲート電極の側壁にサイドウォールスペーサが配設されている
    　請求項２に記載の固体撮像装置。
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