WO2024048263A1 - 通信装置、通信方法、およびプログラム - Google Patents

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WO2024048263A1
WO2024048263A1 PCT/JP2023/029486 JP2023029486W WO2024048263A1 WO 2024048263 A1 WO2024048263 A1 WO 2024048263A1 JP 2023029486 W JP2023029486 W JP 2023029486W WO 2024048263 A1 WO2024048263 A1 WO 2024048263A1
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period
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communication device
abnormality
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幹太 佐藤
久美子 馬原
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Sony Semiconductor Solutions Corp
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0016—Inter-integrated circuit (I2C)

Definitions

  • the present technology relates to a communication device, a communication method, and a program, and particularly relates to a communication device, a communication method, and a program that can detect an abnormality in data in a signal portion of a predetermined pattern of serial communication.
  • I2C Inter-Integrated Circuit
  • SDA serial data line
  • SCL serial clock line
  • serial communications such as I2C communications.
  • I2C communications For example, it is required to be able to detect abnormalities when data is tampered with by an external attack.
  • the start position and end position of serial communication data transmission are each represented by a combination of predetermined patterns of High/Low signals flowing through a plurality of signal lines. Data to be transmitted is arranged between a signal portion of the pattern indicating the start position of data transmission and a signal portion of the pattern indicating the end position of data transmission. If an attack is performed on the signal portion of such a predetermined pattern generated by the master, the communication will be different from the intended one.
  • CRC Cyclic Redundancy Code
  • MAC Message Authentication Code
  • the present technology was developed in view of this situation, and is intended to make it possible to detect abnormalities in data in a signal portion of a predetermined pattern of serial communication.
  • a communication device includes a communication unit that performs I2C communication with an external communication device that serves as a master, and a communication unit configured for a low period of a clock signal after completion of transmission of a response signal following data.
  • a detection unit that detects an abnormality in a condition portion generated by the external communication device based on at least one of a first time constraint and a second time constraint set for the High period; Equipped with.
  • a communication device includes a communication unit that performs I2C communication with an external communication device that is a slave, and a communication unit that is used in the external device to detect an abnormality in a condition part generated by the communication unit. , a parameter indicating at least one of the first time constraint for the low period of the clock signal and the second time constraint for the high period after the completion of transmission of the response signal following the data, is set in the I2C communication. and a control unit that transmits data to the external device using the external device.
  • I2C communication is performed with an external communication device serving as a master, and a first time set for a low period of a clock signal after completion of transmission of a response signal following data.
  • An abnormality in the condition portion generated by the external communication device is detected based on at least one of the physical constraint and the second time constraint set for the High period.
  • I2C communication is performed with an external communication device that is a slave, and a response signal following data is used in the external device to detect an abnormality in a condition part generated by the communication unit.
  • a parameter indicating at least one of the first time constraint for the low period of the clock signal and the second time constraint for the high period after the completion of transmission of the clock signal is transmitted to an external device using I2C communication. sent to.
  • FIG. 1 is a diagram illustrating a configuration example of a communication system according to an embodiment of the present technology.
  • FIG. 3 is a diagram illustrating an example of transmitting error information.
  • FIG. 3 is a diagram showing an example of data transmission using I2C communication. It is a figure which shows the example of Start Condition, Stop Condition, and Repeated Start Condition.
  • FIG. 3 is a diagram showing an example of ACK and NACK.
  • FIG. 3 is a diagram illustrating an example of a constraint period.
  • 7 is a diagram showing an enlarged view of the range indicated by arrow #1 in FIG. 6.
  • FIG. 7 is a diagram showing an enlarged view of the range indicated by arrow #2 in FIG. 6.
  • FIG. FIG. 7 is a diagram showing a specific example of the length of each period in Standard-mode.
  • FIG. 3 is a diagram illustrating an example of transmitting error information.
  • FIG. 3 is a diagram showing an example of data transmission using I2C communication. It is a figure which shows the
  • FIG. 7 is a diagram showing a specific example of the length of each period in Fast-mode and Fast-mode Plus.
  • FIG. 6 is a diagram showing the states of SCL and SDA when a Repeated Start Condition is generated and during data communication.
  • 12 is a flowchart illustrating a series of attack detection processes for a Repeated Start Condition.
  • 13 is a diagram showing an example of an abnormality detected by the process of FIG. 12.
  • FIG. FIG. 3 is a diagram showing the states of SCL and SDA when a Stop Condition is generated and during data communication.
  • 12 is a flowchart illustrating a series of attack detection processing for Stop Condition.
  • 16 is a diagram showing an example of an abnormality detected by the process of FIG. 15.
  • FIG. 3 is a diagram illustrating an example of an attack on I2C communication.
  • FIG. 3 is a diagram showing an example of a MAC area.
  • FIG. 3 is a diagram showing an example of data transmission using SPI communication.
  • FIG. 3 is a diagram showing a timing chart of each signal of SPI communication. It is a figure showing an example of each period.
  • FIG. 2 is a block diagram showing a detailed configuration example of an image sensor.
  • FIG. 3 is a diagram showing an example of data transmission using SLVS-EC.
  • FIG. 3 is a diagram showing an example of a format used for SLVS-EC data transmission.
  • Example of communication system configuration 2. About I2C communication 3. About SPI communication 4. Configuration of image sensor 5. About high-speed communication IF 6. Variant
  • FIG. 1 is a diagram illustrating a configuration example of a communication system according to an embodiment of the present technology.
  • the communication system in FIG. 1 is configured by connecting an image sensor 1 and a host processor 2.
  • a plurality of image sensors may be connected to one host processor 2.
  • the image sensor 1 and the host processor 2 may be installed in a device with the same housing, such as a camera or a smartphone, or may be installed in devices with different housings.
  • the image sensor 1 and the host processor 2 are connected by a register communication IF as shown by the broken line arrow in FIG.
  • the register communication IF is a communication IF that uses registers, such as I2C (Inter Integrated Circuit) and SPI (Serial Peripheral Interface).
  • the image sensor 1 and the host processor 2 are connected by a high-speed communication IF as shown by the solid arrow in FIG.
  • the high-speed communication IF is a high-speed communication IF of a predetermined standard, such as MIPI (Mobile Industry Processor Interface), SLVS-EC (Scalable Low Voltage Signaling-Embedded Clock), and SLVS (Scalable Low Voltage Signaling).
  • the image sensor 1 is a sensor such as a CIS (CMOS image sensor). As shown in FIG. 1, the image sensor 1 includes, in addition to a sensor section composed of a plurality of pixels arrayed, an upper layer data processing section 11, a register communication IF section 12, an image data processing section 13, and a high-speed A communication IF section 14 is provided.
  • CMOS image sensor CMOS image sensor
  • the upper layer data processing unit 11 performs upper layer processing of register communication performed in the register communication IF unit 12.
  • the upper layer data processing unit 11 acquires information transmitted from the host processor 2 through register communication, and outputs the acquired information to the image data processing unit 13.
  • the upper layer data processing unit 11 stores information to be transmitted in a register, and causes the information to be transmitted to the host processor 2 through register communication.
  • the upper layer data processing unit 11 detects an abnormality when an attack such as tampering is performed on register communication.
  • the image sensor 1 is provided with a function of detecting an abnormality in register communication. If an abnormality in register communication is detected, information indicating this is transmitted to the host processor 2.
  • the register communication IF unit 12 performs register communication with the host processor 2, which is communication using the register communication IF. Through register communication performed with the host processor 2, operating modes related to photography, such as exposure time, gain, resolution, and frame rate, are set.
  • the image data processing unit 13 acquires image data of each frame output by the sensor unit, and performs various processes on the acquired image data.
  • security processing such as encryption is performed on the image data as appropriate.
  • the high-speed communication IF section 14 transmits the image data processed by the image data processing section 13 to the Host processor 2 using the high-speed communication IF.
  • the high-speed communication IF unit 14 adds error information indicating the fact to the image data and transmits it to the host processor 2.
  • FIG. 2 is a diagram showing an example of transmitting error information.
  • frame data in a predetermined format is generated for each frame of image data.
  • Image data is transmitted from the image sensor 1 to the host processor 2 using frame data.
  • error information is included in, for example, EBD (Embedded Data) of frame data, and is transmitted to the Host processor 2.
  • EBD embedded Data
  • the frame format shown in A of FIG. 2 is configured by placing an EBD on the line before one frame of image data. After the line where the EBD is placed, one frame of image data, which is data for multiple lines, is placed.
  • the Frame Start line is a data line in which a value of 1 is set in Frame Start of the packet header.
  • the Frame End line is a data line in which a value of 1 is set in Frame End of the packet header.
  • the packet header is shown as "PH” and the packet footer is shown as "PF”. Details of the frame format used for data transmission in the high-speed communication IF will be described later.
  • error information may be transmitted using a dedicated signal line connecting between the image sensor 1 and the host processor 2, as shown in FIG. 2B.
  • dedicated terminals used for transmitting and receiving error information are provided in each of the image sensor 1 and the host processor 2.
  • the host processor 2 that functions as a host (master) for register communication is provided with a register communication IF section 21, a high-speed communication IF section 22, and a CPU (Central Processing Unit) 23.
  • a register communication IF section 21 a register communication IF section 21, a high-speed communication IF section 22, and a CPU (Central Processing Unit) 23.
  • CPU Central Processing Unit
  • the register communication IF unit 21 of the host processor 2 performs register communication with the image sensor 1.
  • the register communication IF section 21 transmits data to the image sensor 1 by transmitting a write command to the image sensor 1 and causing the data to be written in a register provided in the image sensor 1. Further, the register communication IF unit 21 receives data transmitted from the image sensor 1 by transmitting a read command to the image sensor 1 and reading data stored in the register.
  • the high-speed communication IF section 22 receives frame data transmitted using the high-speed communication IF. Image data included in the frame data received by the high-speed communication IF section 22 is output to the CPU 23.
  • the CPU 23 processes image data transmitted from the image sensor 1 and received by the high-speed communication IF unit 22. In the CPU 23, security processing such as decryption of encrypted image data is performed. Further, when error information is transmitted from the image sensor 1, the CPU 23 performs error processing such as stopping register communication and outputting a warning.
  • the control unit that controls the operation of the host processor 2 may be implemented not by the CPU but by an FPGA (Field Programmable Gate Array).
  • the image sensor 1 and the host processor 2 are connected by two communication IFs: the high-speed communication IF and the register communication IF.
  • the image sensor 1 and the host processor 2 have a function as a communication device.
  • a high-speed communication IF is used to send and receive data with a large amount of data such as image data
  • a register communication IF is used to send and receive data with a small amount of data such as information related to operating mode settings.
  • I2C communication which is register communication performed in the communication system of FIG. 1, will be explained.
  • FIG. 3 is a diagram showing an example of data transmission using I2C communication.
  • I2C communication is performed using two signal lines: a serial data line (SDA) and a serial clock line (SCL).
  • SDA serial data line
  • SCL serial clock line
  • the upper part of FIG. 3 shows the SDA signal, and the lower part shows the SCL signal.
  • condition section (communication protocol section) is generated by the register communication IF section 21 of the Host processor 2 which becomes the master of I2C communication.
  • the Start Condition is defined by SDA changing from High to Low during the High period of SCL.
  • Stop Condition is defined by SDA changing from Low to High during the High period of SCL.
  • Repeated Start Condition has the same function as Start Condition.
  • Start Condition The Start Condition, Stop Condition, and Repeated Start Condition are shown in A to C in FIG. 4. As shown in C of FIG. 4, a Repeated Start Condition is configured by the Start Condition before the Stop Condition after the Start Condition is generated.
  • the slave address is sent.
  • the address of the image sensor 1 is transmitted as the slave address.
  • the slave address is represented by 7 bits.
  • an R/W bit indicating data read/write is transmitted. When the R/W bit is "0", it represents writing data, and when it is "1", it represents reading data.
  • ACK acknowledge
  • NACK a not acknowledge (NACK), which is a negative response signal indicating that data reception has failed, is transmitted as appropriate.
  • NACK is defined by a combination of SCL high and SDA high, as shown in FIG. 5B.
  • ⁇ Restrictions for detecting attacks on condition part> - Restriction period In the I2C communication of the communication system of FIG. 1, high/low restrictions are set for each of SCL and SDA for a predetermined period after the completion of transmission of ACK/NACK following 8-bit data. If the High/Low of SCL and SDA in the constraint period, which is the period in which the constraint is set, shows a value different from the constraint, the Host processor 2 detects that an attack such as tampering has been performed on the condition part. be done. Attacks such as tampering are detected as I2C communication abnormalities.
  • the host processor 2 is provided with a counter that counts the high/low periods of SCL and SDA during the constraint period after the completion of ACK/NACK transmission. In the host processor 2, it is determined whether or not a constraint is violated based on the counter value.
  • FIG. 6 is a diagram showing an example of the constraint period.
  • the period indicated by arrow #1 in FIG. 6 is a constraint period for detecting an attack against the Repeated Start Condition.
  • the period indicated by arrow #2 is a constraint period for detecting attacks against Stop Condition.
  • Arrows #1-1 and #2-1 indicate the SCL Low period before condition generation after completion of transmission of ACK/NACK following 8-bit data. Further, arrows #1-2 and #2-2 indicate the high period of SCL at the time of condition generation after completion of transmission of ACK/NACK following 8-bit data. Constraints are set for each of the SCL Low periods indicated by arrows #1-1 and #2-1 and the SCL High periods indicated by arrows #1-2 and #2-2.
  • FIG. 7 is an enlarged view of the range indicated by arrow #1 in FIG. 6.
  • the period t HIGH_1 is set as a period longer than the sum of the period t SU;STA , which is the setup period of the Repeated Start Condition, and the period t HD;STA , which is the hold period.
  • FIG. 8 is an enlarged view of the range indicated by arrow #2 in FIG. 6.
  • the period t HIGH_2 is set as a period longer than the sum of the period t SU;STO , which is the setup period of the Stop Condition, and the period t BUF , which is the bus free period between the Stop Condition and the Start Condition.
  • I2C communication transmission modes include Standard-mode, Fast-mode, and Fast-mode Plus.
  • the minimum value of the period t LOW_1 in FIG. 7 is expressed as 4.7 ⁇ s, which is the same as the time of the period t LOW .
  • the minimum values of the period t SU;STA and the period t HD;STA in FIG. 7 are expressed as 4.7 ⁇ s and 4.0 ⁇ s, respectively.
  • the minimum value of the period t HIGH_1 is expressed as the sum of these 8.7 ⁇ s.
  • the minimum value of the period t LOW_1 in FIG. 8 is also expressed as 4.7 ⁇ s, which is the same as the time of the period t LOW .
  • the minimum values of the period t SU;STO and the period t BUF in FIG. 8 are expressed as 4.0 ⁇ s and 4.7 ⁇ s, respectively.
  • the minimum value of the period t HIGH_2 is expressed as the sum of these 8.7 ⁇ s.
  • FIG. 11 is a diagram showing the states of SCL and SDA when generating Repeated Start Conditions and during data communication.
  • the upper part of FIG. 11 shows the period near ACK/NACK when the Repeated Start Condition is generated. Further, the lower part of FIG. 11 shows a period near ACK/NACK during data communication. As shown by the bidirectional arrows, the high and low periods of SCL and SDA after ACK/NACK detection following 8-bit data are counted. When an attack on ACK/NACK is detected, the high period of ACK/NACK itself is also counted.
  • the SCL Low period (period t LOW ) after the completion of ACK/NACK transmission is the same period for the data section and the protocol section.
  • the SCL High period after the completion of ACK/NACK transmission is set to be a different period for the data part and the protocol part, as shown below.
  • High period of SCL during data communication t HIGH (+ ⁇ ) High period of SCL when generating Repeated Start Condition: t SU;STA + t HD;STA (+ ⁇ )
  • the SCL High period during condition generation is set as a long period.
  • the period t HIGH is a period that satisfies the following relationship compared with the period t SU;STA . t HIGH + ⁇ ⁇ t SU;STA
  • the period ⁇ which is a margin period, is a period in which jitter is taken into consideration. 0 may be set as the period ⁇ . Furthermore, the period t SU;STA + t HD;STA is a sufficiently long period with respect to the period t HIGH .
  • Each parameter used for the above determination may be defined as a standard, or may be set in a register of the image sensor 1.
  • Each parameter of tLOW_1 , tHIGH , tSU ;STA , tHD ;STA is defined as a standard or set in a register.
  • step S1 the image sensor 1 starts counting the high period of SCL from the rising edge of SCL in response to detecting ACK/NACK following 8-bit data.
  • step S2 the image sensor 1 performs attack detection during the SCL High period.
  • the processing in this step is for detecting attacks against ACK/NACK.
  • step S2 it is determined whether the following conditions are satisfied.
  • Condition 1 t HIGH - ⁇ ⁇ SCL High period ⁇ t HIGH + ⁇
  • Condition 2 There is no change in SDA during the SCL High period
  • step S3 If the two conditions are not met, an abnormality is detected as shown at the tip of arrow #11. If the two conditions are met, the process proceeds to step S3.
  • step S3 the image sensor 1 starts counting the low period of SCL from the falling edge of SCL.
  • step S4 the image sensor 1 performs attack detection during the SCL low period.
  • the process of this step is a process for detecting an attack on the Low period after ACK/NACK transmission.
  • step S4 it is determined whether the following conditions are met.
  • Condition 1 t LOW_1 - ⁇ ⁇ SCL Low period ⁇ t LOW_1 + ⁇
  • Condition 2 SDA changes less than once during the SCL low period
  • step S5 If the two conditions are not met, an abnormality is detected as shown at the tip of arrow #12. If the two conditions are met, the process proceeds to step S5.
  • step S5 the image sensor 1 starts counting the high period of SCL from the rising edge of SCL.
  • step S6 the image sensor 1 performs attack detection during the SCL High period.
  • the processing in this step is to detect an attack on the data itself if data communication is occurring, and to detect an attack on the Repeated Start Condition if a Repeated Start Condition has been generated. This will be the process.
  • step S6 it is determined whether the following conditions are met.
  • Condition 1 t HIGH - ⁇ ⁇ SCL High period ⁇ t HIGH + ⁇
  • Condition 2 If t HIGH + ⁇ ⁇ SCL High period, t SU;STA + t HD;STA - ⁇ ⁇ SCL High period ⁇ t SU;STA + t HD;STA + ⁇ And a Repeated Start Condition is generated within a certain period (t SU; STA ⁇ ⁇ ) from the rise of SCL.
  • step S6 determines whether attack is being performed during data communication. If it is determined in step S6 that condition 1 is satisfied, it is determined that no attack is being performed during data communication. After that, the process advances to step S7, and I2C communication is continued.
  • step S6 If it is determined in step S6 that condition 2 is satisfied, it is determined that no attack is being performed when the Repeated Start Condition is generated. After that, the process advances to step S7, and I2C communication is continued.
  • FIG. 13 is a diagram showing an example of an abnormality detected by the process of FIG. 12.
  • a and B in FIG. 13 show an abnormality when the condition is not generated after the period t HIGH has elapsed.
  • C in FIG. 13 shows an abnormality when the period t BUF has not elapsed after the generation of the Stop Condition, and D in FIG. 13 shows an abnormality when the period t LOW is long.
  • E in FIG. 13 shows an abnormality when the high period of SCL after the completion of ACK/NACK transmission is long, and F in FIG. 13 shows an abnormality when the period t LOW is short.
  • FIG. 14 is a diagram showing the states of SCL and SDA at the time of Stop Condition generation and data communication.
  • the upper part of FIG. 14 shows the period near ACK/NACK when Stop Condition is generated. Further, the lower part of FIG. 14 shows a period near ACK/NACK during data communication. As shown by the bidirectional arrows, the high and low periods of SCL and SDA are counted after ACK/NACK detection following 8-bit data is detected.
  • the SCL Low period (period t LOW ) after the completion of ACK/NACK transmission is the same period for the data section and the protocol section.
  • the SCL High period after the completion of ACK/NACK transmission is set to be a different period for the data part and the protocol part, as shown below.
  • High period of SCL during data communication t HIGH (+ ⁇ )
  • High period of SCL when Stop Condition is generated t SU;STO + t BUF (+ ⁇ )
  • the SCL High period during condition generation is set as a long period.
  • the period t HIGH is a period that satisfies the following relationship compared to the period t SU;STO . t HIGH + ⁇ ⁇ t SU;STO
  • the period ⁇ is a period in which jitter is taken into consideration. 0 may be set as the period ⁇ . Furthermore, the period t SU;STO + t BUF is a sufficiently long period with respect to the period t HIGH .
  • Each parameter used in the above determination may be defined as a standard, or may be set in a register of the image sensor 1.
  • the parameters tLOW_1 , tHIGH , tSU ;STO , and tBUF are defined as standards or set in registers.
  • step S11 the image sensor 1 starts counting the high period of SCL from the rising edge of SCL in response to detecting ACK/NACK following 8-bit data.
  • step S12 the image sensor 1 performs attack detection during the SCL High period.
  • the processing in this step is for detecting attacks against ACK/NACK.
  • step S12 it is determined whether the following conditions are met.
  • Condition 1 t HIGH - ⁇ ⁇ SCL High period ⁇ t HIGH + ⁇
  • Condition 2 SDA changes less than once during the SCL High period
  • step S13 If the two conditions are not met, an abnormality is detected as shown at the tip of arrow #21. If the two conditions are met, the process proceeds to step S13.
  • step S13 the image sensor 1 starts counting the low period of SCL from the falling edge of SCL.
  • step S14 the image sensor 1 performs attack detection during the SCL low period.
  • the process of this step is a process for detecting an attack on the Low period after ACK/NACK transmission.
  • step S14 it is determined whether the following conditions are met.
  • Condition 1 t LOW_1 - ⁇ ⁇ SCL Low period ⁇ t LOW_1 + ⁇
  • Condition 2 SDA changes less than once during the SCL low period
  • step S15 If the two conditions are not met, an abnormality is detected as shown at the tip of arrow #22. If the two conditions are met, the process proceeds to step S15.
  • step S15 the image sensor 1 starts counting the high period of SCL from the rising edge of SCL.
  • step S16 the image sensor 1 performs attack detection during the SCL High period.
  • the processing in this step is a process to detect an attack on the data itself if data communication is occurring, and a process to detect an attack on the Stop Condition if a Stop Condition has been generated. becomes.
  • step S6 it is determined whether the following conditions are met.
  • Condition 1 t HIGH - ⁇ ⁇ SCL High period ⁇ t HIGH + ⁇
  • Condition 2 If t HIGH + ⁇ ⁇ SCL High period, t SU;STO + t BUF - ⁇ ⁇ SCL High period and Stop Condition is generated within a certain period (t SU;STO ⁇ ⁇ ) from the rise of SCL
  • 3 When Stop Condition is generated, within a certain period (t BUF - SCL and SDA do not transition to ⁇ )
  • step S16 determines whether attack is being performed during data communication. If it is determined in step S16 that condition 1 is satisfied, it is determined that no attack is being performed during data communication. After that, the process advances to step S17, and I2C communication is continued.
  • step S16 If it is determined in step S16 that conditions 2 and 3 are satisfied, it is determined that no attack is being performed when the Stop Condition is generated. After that, the process advances to step S17, and I2C communication is continued.
  • FIG. 16 is a diagram showing an example of an abnormality detected by the process of FIG. 15.
  • A, B, and C in FIG. 16 show an abnormality when a condition is not generated after the period t HIGH has elapsed.
  • D and E in FIG. 16 show an abnormality when the period t LOW is long.
  • F in FIG. 16 shows an abnormality when SCL and SDA change before the period t BUF elapses after the Stop Condition is generated.
  • FIG. 17 is a diagram illustrating an example of an attack on I2C communication.
  • the expected operation in the example of FIG. 17 is an operation in which a second burst transfer is performed following the first burst transfer.
  • Stop Condition and Start Condition are transmitted between the first burst transfer and the second burst transfer.
  • an address that specifies the destination of the data for the second burst transfer is sent.
  • the image sensor that is the destination of the data from the first burst transfer processes the data following the Repeated Start Condition as a continuation of the data from the first burst transfer.
  • FIG. 18 is a diagram showing an example of data subjected to such an attack.
  • Each block in FIG. 18 shows 8 bits of data.
  • the series of data after the attack is as shown in the figure.
  • the state shown in the lower part of 18 is reached.
  • address data is recognized as normal data.
  • a MAC value is calculated for all blocks of data (MAC area) in FIG. 18, which is the data to be transmitted. Tampering with the data to be sent can be detected by security processing using the MAC value, but if the condition part is tampered with, it cannot be detected. .
  • FIG. 19 is a diagram showing an example of data transmission using SPI communication.
  • SPI communication is performed using four signal lines: an enable line (XCE), a clock line (SCK), a data input line (SDI), and a data output line (SDO).
  • XCE enable line
  • SCK clock line
  • SDI data input line
  • SDO data output line
  • Data transmission via SPI communication is in an active state (data transmission state) when XCE is Low.
  • a clock signal with a clock frequency f SCK is transmitted using SCK.
  • the expected operation in the example of FIG. 19 is an operation in which a second burst transfer is performed following the first burst transfer.
  • a period in which XCE is High is set between the first burst transfer and the second burst transfer. After XCE goes from High to Low, the second burst transfer starts, and information such as the Chip ID that specifies the destination of the data in the second burst transfer is transmitted.
  • a constraint is set on the SCK interval (one cycle period) during the period when XCE is Low.
  • FIG. 20 is a diagram showing a timing chart of each SPI signal.
  • the period indicated by the bidirectional arrow #51 is the period tsck , which is one period of SCK during the period when XCE is Low. Constraints as shown in FIG. 21 are set for the period t sck .
  • a constraint is set that the minimum value of the period t sck is 74 ns.
  • the minimum value 74 of the period t sck is determined by 1000/13.5 (1/f sck ) ⁇ 74.
  • a restriction is set that the maximum value of the period t sck is 94 ns.
  • the maximum value 94 of the period t sck is determined by t sck min value/2+t HDXCE +t WHXCE +t SUXCE .
  • the shortest period and longest period constraints are set for the period t sck , which is one period of SCK during the period when XCE is Low.
  • the SCK High period during that period will be longer than the period set as a constraint. It is possible to detect an abnormality in XCE based on the fact that the SCK High period lasts longer than the constraint period.
  • FIG. 22 is a block diagram showing a detailed configuration example of the image sensor 1. As shown in FIG. The same components as those described above are given the same reference numerals. Duplicate explanations will be omitted as appropriate.
  • the image sensor 1 is provided with a sensor section 15 in addition to the above-described upper layer data processing section 11, register communication IF section 12, image data processing section 13, and high speed communication IF section 14.
  • the upper layer data processing section 11 of the image sensor 1 is composed of an intra-CIS communication control section 51, a register 52, and a communication error detection section 53.
  • the intra-CIS communication control unit 51 controls communication within the image sensor 1. For example, when the register communication IF unit 12 receives data sent from the host processor 2 along with a Write command, the intra-CIS communication control unit 51 stores the data sent from the host processor 2 in the register 52. Information indicating the operation mode regarding photographing, parameters defining the content of the above-mentioned constraints, etc. are stored in respective areas of the register 52.
  • the intra-CIS communication control unit 51 reads the data stored in a predetermined area of the register 52, and reads the data stored in the register communication IF unit 12. 12.
  • the intra-CIS communication control unit 51 outputs I2C communication control signals (SDA, SCL) to the communication error detection unit 53.
  • the I2C communication control signal is supplied to the I2C error detection section 61 of the communication error detection section 53.
  • the intra-CIS communication control unit 51 outputs SPI communication control signals (XCE, SCK) to the communication error detection unit 53.
  • the SPI communication control signal is supplied to the SPI error detection section 62 of the communication error detection section 53.
  • the register 52 stores data supplied from the intra-CIS communication control unit 51.
  • An area for information indicating ON/OFF of the function for detecting attacks against the above-mentioned condition portion may be secured in the register 52.
  • the data stored in each area of the register 52 is supplied to each section. For example, information indicating an operation mode regarding photography is supplied to the image data processing section 13.
  • I2C constraint parameters which are parameters that define the content of I2C communication constraints
  • SPI constraint parameters which are parameters that define the content of SPI communication constraints
  • the communication error detection unit 53 detects errors (abnormalities) in register communication.
  • the communication error detection section 53 is provided with an I2C error detection section 61 and an SPI error detection section 62.
  • the I2C error detection unit 61 that detects an abnormality in I2C communication is composed of an SCL counter 61A and a constraint violation detection unit 61B.
  • the SCL counter 61A When ACK/NACK is detected, the SCL counter 61A starts counting the High/Low period of SCL and SDA. The count value by the SCL counter 61A is supplied to the constraint violation detection section 61B.
  • the counting process in step S1 and the processes in steps S3 and S5 in FIG. 12 are processes performed by the SCL counter 61A. Further, the counting process in step S11 in FIG. 15 and the processes in steps S13 and S15 are also performed by the SCL counter 61A.
  • the constraint violation detection unit 61B detects ACK/NACK based on the control signal supplied from the intra-CIS communication control unit 51. If ACK/NACK is detected, information indicating this is supplied to the SCL counter 61A.
  • the constraint violation detection unit 61B determines whether or not the constraint set for the constraint period is satisfied based on the count value supplied from the SCL counter 61A. If an abnormality is detected because a constraint is not satisfied, the constraint violation detection unit 61B outputs error information indicating this fact. If the error information output from the constraint violation detection unit 61B is transmitted to the host processor 2 using a dedicated signal line, it is supplied to the dedicated terminal 54 and transmitted using the high-speed communication IF. In this case, the signal is supplied to the high-speed communication IF section 14.
  • the ACK/NACK detection process in step S1 in FIG. 12 and the processes in steps S2, S4, and S6 are performed by the constraint violation detection unit 61B. Further, the ACK/NACK detection process in step S11 in FIG. 15 and the processes in steps S12, S14, and S16 are also performed by the constraint violation detection unit 61B.
  • the constraint violation detection unit 61B sets I2C communication constraints based on the I2C constraint parameters supplied from the register 52.
  • the SPI error detection unit 62 that detects an abnormality in SPI communication is composed of an SCK counter 62A and a constraint violation detection unit 62B.
  • the SCK counter 62A starts counting the SCK period tsck when XCE becomes Low.
  • the count value by the SCK counter 62A is supplied to the constraint violation detection section 62B.
  • the constraint violation detection unit 62B detects that XCE becomes Low based on the control signal supplied from the intra-CIS communication control unit 51. When it is detected that XCE has gone Low, information indicating this is supplied to the SCK counter 62A.
  • the constraint violation detection unit 62B determines whether the constraint of the period t sck is satisfied based on the count value supplied from the SCK counter 62A. If an abnormality is detected because the constraint is not satisfied, the constraint violation detection unit 62B outputs error information indicating this fact.
  • the error information output from the constraint violation detection unit 62B is transmitted to the host processor 2 using a dedicated signal line, it is supplied to the dedicated terminal 54 and transmitted using the high-speed communication IF. In this case, the signal is supplied to the high-speed communication IF unit 14.
  • the register communication IF unit 12 performs register communication with the register communication IF unit 21 of the host processor 2, and transmits and receives various data.
  • the register communication IF unit 12 functions as a communication unit that performs register communication with the host processor 2 serving as a master.
  • the image data processing unit 13 acquires the pixel data output from the sensor unit 15 and performs application layer (upper layer) processing on the image data of each frame. Frame data having a predetermined format is generated by application layer processing. In the image data processing section 13, encryption of the image data is performed as appropriate. Frame data generated by the image data processing section 13 is supplied to the high-speed communication IF section 14.
  • the high-speed communication IF section 14 performs link layer signal processing on the data supplied from the image data processing section 13.
  • Link layer signal processing includes the generation of packets for storing frame data and the processing of distributing packet data to multiple lanes.
  • the high-speed communication IF section 14 arranges the error information as information constituting the EBD.
  • the high-speed communication IF section 14 performs physical layer signal processing on the data of each packet.
  • physical layer signal processing processing including inserting a control code into packets distributed to each lane is performed in parallel for each lane.
  • the data stream of each lane is transmitted from the high-speed communication IF section 14.
  • the high-speed communication IF unit 14 functions as a communication unit that transmits frame data including image data to the host processor 2 using the high-speed communication IF.
  • the communication error detection unit 53 is provided with an I2C error detection unit 61 that detects an abnormality in I2C communication and an SPI error detection unit 62 that detects an abnormality in SPI communication. Only one of them may be provided depending on the corresponding register communication. For example, if the register communication supported by the image sensor 1 is I2C communication, only the I2C error detection section 61 is provided in the communication error detection section 53. On the other hand, if the register communication supported by the image sensor 1 is SPI communication, only the SPI error detection section 62 is provided in the communication error detection section 53.
  • FIG. 23 is a diagram showing an example of data transmission using SLVS-EC.
  • the image sensor 1 is provided with a sensor section 15 and a high-speed communication IF section 14, and the host processor 2 is provided with a high-speed communication IF section 22 and a CPU 23.
  • FIG. 23 shows only the main configuration related to data transmission using the high-speed communication IF.
  • the high-speed communication IF unit 14 of the image sensor 1 and the high-speed communication IF unit 22 of the host processor 2 are each communication units compatible with SLVS-EC.
  • the high-speed communication IF section 14 becomes a communication section on the transmitting side
  • the high-speed communication IF section 22 becomes a communication section on the receiving side.
  • the sensor section 15 of the image sensor 1 performs photoelectric conversion of light received through a lens.
  • the sensor section 15 performs A/D conversion of the signal obtained by photoelectric conversion, and sequentially outputs pixel data constituting one frame of image to the high-speed communication IF section 14, for example, one pixel at a time.
  • the data output from the sensor section 15 is subjected to security processing as described above, and the data after the security processing is output to the high-speed communication IF section 14.
  • the high-speed communication IF section 14 allocates the data of each pixel output from the sensor section 15 to a plurality of transmission paths, and transmits the data to the host processor 2 in parallel via the plurality of transmission paths.
  • pixel data is transmitted using eight transmission paths.
  • the transmission path between the image sensor 1 and the host processor 2 may be a wired transmission path or a wireless transmission path.
  • the transmission path between the image sensor 1 and the host processor 2 will be referred to as a lane.
  • the high-speed communication IF section 22 of the host processor 2 receives the pixel data transmitted from the high-speed communication IF section 14 via eight lanes, and outputs the data of each pixel to the CPU 23 in order. In this way, data is transmitted and received between the high-speed communication IF section 14 and the high-speed communication IF section 22 using a plurality of lanes.
  • the CPU 23 acquires one frame of image data based on the pixel data supplied from the high-speed communication IF unit 22, and performs various image processing on the acquired image data. In addition to security processing such as decryption of encrypted image data, the CPU 23 performs various processing such as compression of image data and recording of image data on a recording medium.
  • an application layer In SLVS-EC, an application layer, a link layer, and a physical layer (PHY layer) are defined depending on the content of signal processing.
  • Link layer processing and physical layer processing are performed in the high-speed communication IF section 14 and the high-speed communication IF section 22, respectively.
  • link layer processing for example, processing for realizing the following functions is performed. 1. Pixel data-byte data conversion 2. Payload data error correction 3. Transmission of packet data and auxiliary data 4. Error correction of payload data using packet footer 5. Lane management 6. Protocol management for packet generation
  • FIG. 24 is a diagram showing an example of a format used for SLVS-EC data transmission.
  • the effective pixel area is an area of effective pixels in one frame of image captured by the sensor unit 15.
  • a margin area is arranged on the left side of the effective pixel area.
  • a front dummy area is placed above the effective pixel area.
  • Embedded Data is placed in the front dummy area.
  • Embedded Data includes information on setting values related to imaging by the sensor unit 15, such as shutter speed, aperture value, and gain.
  • various additional information such as the above-mentioned error information is arranged as Embedded Data.
  • Embedded Data is additional information added to the image data of each frame.
  • a rear dummy area is placed below the effective pixel area.
  • Embedded Data may be placed in the rear dummy area.
  • An image data area is composed of an effective pixel area, a margin area, a front dummy area, and a rear dummy area.
  • a header is added before each line that makes up the image data area, and a Start Code is added before the header.
  • a footer is optionally added to the end of each line that makes up the image data area, and a control code such as End Code is added to the end of the footer. If a footer is not added, a control code such as End Code is added after each line that makes up the image data area.
  • the upper band in FIG. 24 shows the structure of the packet used to transmit the frame data shown below. If the horizontal data is arranged as a line, the payload of the packet stores data constituting one line of the image data area. Transmission of the entire frame data of one frame is performed using packets whose number is greater than or equal to the number of pixels in the vertical direction of the image data area. Further, transmission of the entire frame data of one frame is performed by transmitting packets storing data on a line-by-line basis, for example, in order from the data arranged on the upper line.
  • One packet is constructed by adding a header and a footer to a payload that stores one line of data. At least a Start Code and an End Code, which are control codes, are added to each packet.
  • the header includes additional information about the data stored in the payload, such as Frame Start, Frame End, Line Valid, Line Number.
  • Frame Start is 1-bit information indicating the beginning of the frame. A value of 1 is set for Frame Start in the header of the packet used to transmit data on the first line of frame data, and a value of 0 is set for Frame Start in the header of the packet used for transmitting data on other lines. Set.
  • Frame End is 1-bit information indicating the end of the frame.
  • a value of 1 is set in the Frame End of the header of a packet containing data on the terminal line of frame data, and a value of 0 is set in the Frame End of the header of a packet used for transmitting data on other lines.
  • Line Valid is 1-bit information indicating whether the line of data stored in the packet is a line of valid pixels. A value of 1 is set to Line Valid in the header of a packet used to transmit pixel data of a line within the effective pixel area, and a value of 0 is set to Line Valid of the header of a packet used to transmit data of other lines. is set.
  • Line Number is 13-bit information indicating the line number of the line where the data stored in the packet is arranged.
  • the error information may be transmitted using a register communication IF.
  • an area used for transmitting error information is secured in the register 52.
  • the communication error detection unit 53 receives from the Host processor 2 at least one of the time constraints for the low period of SCL and the time constraints for the high period of SCL after completion of transmission of ACK/NACK following 8-bit data. The settings will be based on the parameters sent.
  • I2C communication restrictions can be applied not only to Standard-mode, Fast-mode, and Fast-mode Plus communications, but also to Ultra Fast-mode (UFm) communications.
  • the series of processes described above can be executed by hardware or software.
  • a program constituting the software is installed in a computer built into dedicated hardware or a general-purpose personal computer.
  • the program to be installed is provided by being recorded on a removable medium 1011 such as an optical disk (CD-ROM (Compact Disc-Read Only Memory), DVD (Digital Versatile Disc), etc.) or semiconductor memory. It may also be provided via a wired or wireless transmission medium, such as a local area network, the Internet, or digital broadcasting.
  • a removable medium 1011 such as an optical disk (CD-ROM (Compact Disc-Read Only Memory), DVD (Digital Versatile Disc), etc.) or semiconductor memory. It may also be provided via a wired or wireless transmission medium, such as a local area network, the Internet, or digital broadcasting.
  • the program executed by the computer may be a program in which processing is performed chronologically in accordance with the order described in this specification, or may be a program in which processing is performed in parallel or at necessary timing such as when a call is made. It may also be a program that is carried out.
  • a system means a collection of multiple components (devices, modules (components), etc.), regardless of whether all the components are in the same casing. Therefore, multiple devices housed in separate casings and connected via a network, and a single device with multiple modules housed in one casing are both systems. .
  • a communication unit that performs I2C communication with an external communication device that serves as a master; At least one of the first time constraint set for the low period of the clock signal and the second time constraint set for the high period of the clock signal after the completion of transmission of the response signal following the data.
  • a detection unit that detects an abnormality in a condition portion generated by the external communication device based on the above.
  • the communication device according to (2).
  • the communication device according to (3), wherein the second time constraint is a period longer than the sum of the setup period of the Repeated Start Condition and the hold period of the Start Condition.
  • the communication device according to (3), wherein the second time constraint is longer than the sum of the setup period of the Stop Condition and the bus free period between the Stop Condition and the Start Condition.
  • the detection unit detects an abnormality in the condition portion, it transmits error information indicating that an abnormality has been detected to the external communication device via a predetermined signal line.
  • the communication device according to any one of.
  • the communication device is Performs I2C communication with the external communication device that serves as the master, At least one of the first time constraint set for the low period of the clock signal and the second time constraint set for the high period of the clock signal after the completion of transmission of the response signal following the data.
  • (11) to the computer Performs I2C communication with the external communication device that serves as the master, At least one of the first time constraint set for the low period of the clock signal and the second time constraint set for the high period of the clock signal after the completion of transmission of the response signal following the data.
  • a program that executes a process of detecting an abnormality in a condition portion generated by the external communication device based on the above.
  • a communication unit that performs I2C communication with an external communication device that is a slave; A first time constraint on a low period of a clock signal and a second time constraint on a high period of a clock signal after completion of transmission of a response signal following data, which are used in the external device to detect an abnormality in a condition portion generated by the communication unit.
  • a control unit that transmits a parameter indicating at least one of the time constraints to the external device using the I2C communication.
  • the control unit according to (12) above executes error processing when error information indicating that an abnormality in the condition part is detected is transmitted from the external communication device via a predetermined signal line.
  • Communication device (14) Further comprising another communication unit that receives frame data in a predetermined format used for transmitting output data in units of frames, which is transmitted from the external communication device using a communication IF different from the IF of I2C communication, The communication device according to (12), wherein the control unit executes error processing when the frame data including error information indicating that an abnormality in the condition portion is detected is transmitted from the external communication device. .
  • the communication device is Performs I2C communication with an external communication device that becomes a slave, A first time constraint for a low period of a clock signal and a second time for a high period of a clock signal after completion of transmission of a response signal following data, which is used in the external device to detect an abnormality in a condition part generated by a communication unit.

Landscapes

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Abstract

本技術は、シリアル通信の所定のパターンの信号部分のデータの異常を検出できるようにする通信装置、通信方法、およびプログラムに関する。 本技術の通信装置は、マスタとなる外部の通信装置との間でI2C通信を行い、データに続く応答信号の送信完了後のクロック信号のLow期間に対して設定された第１の時間的制約とHigh期間に対して設定された第２の時間的制約とのうちの少なくともいずれかに基づいて、外部の通信装置が生成する所定のパターンの信号部分の異常を検出する。本技術は、イメージセンサに適用することができる。

Description

通信装置、通信方法、およびプログラム
　本技術は、通信装置、通信方法、およびプログラムに関し、特に、シリアル通信の所定のパターンの信号部分のデータの異常を検出できるようにした通信装置、通信方法、およびプログラムに関する。
　シリアル通信の方式としてI2C(Inter-Integrated Circuit)がある。I2C通信は、シリアルデータライン（SDA）とシリアルクロックライン（SCL）の２本の信号線で接続されたデバイス間において、一方のデバイスがマスタとして動作し、他方のデバイスがスレーブとして動作することによって行われる。
特開２００８－１９７７５２号公報
　I2C通信等のシリアル通信においても機能安全・セキュリティ機能が求められる。例えば外部からの攻撃によってデータの改ざんが行われた場合に異常を検出できることが求められる。
　シリアル通信のデータ伝送の開始位置、終了位置は、それぞれ、複数の信号線を流れる信号のHigh/Lowの所定のパターンの組み合わせによって表される。データ伝送の開始位置を示すパターンの信号部分から、データ伝送の終了位置を示すパターンの信号部分までの間に、伝送対象となるデータが配置される。マスタが生成するこのような所定のパターンの信号部分に対して攻撃が行われた場合、意図したものとは異なる通信になってしまう。
　CRC(Cyclic Redundancy Code)を用いて誤りを検出したり、MAC(Message Authentication Code)を用いて改ざんを検出したりして攻撃に対応することも考えられるが、データ伝送の開始位置／終了位置を示す所定のパターンの信号部分のデータが変更された場合には異常を検出することが困難になる。CRCやMACをI2C通信に用いた場合、通常、CRCやMACの計算は、伝送対象となるデータに基づいて行われる。
　本技術はこのような状況に鑑みてなされたものであり、シリアル通信の所定のパターンの信号部分のデータの異常を検出できるようにするものである。
　本技術の一側面の通信装置は、マスタとなる外部の通信装置との間でI2C通信を行う通信部と、データに続く応答信号の送信完了後のクロック信号のLow期間に対して設定された第１の時間的制約とHigh期間に対して設定された第２の時間的制約とのうちの少なくともいずれかに基づいて、前記外部の通信装置が生成するコンディション部分の異常を検出する検出部とを備える。
　本技術の他の側面の通信装置は、スレーブとなる外部の通信装置との間でI2C通信を行う通信部と、前記通信部が生成するコンディション部分に対する異常の検出に前記外部の装置において用いられる、データに続く応答信号の送信完了後のクロック信号のLow期間に対する第１の時間的制約とHigh期間に対する第２の時間的制約とのうちの少なくともいずれかの期間を示すパラメータを、前記I2C通信を用いて前記外部の装置に対して送信する制御部とを備える。
　本技術の一側面においては、マスタとなる外部の通信装置との間でI2C通信が行われ、データに続く応答信号の送信完了後のクロック信号のLow期間に対して設定された第１の時間的制約とHigh期間に対して設定された第２の時間的制約とのうちの少なくともいずれかに基づいて、外部の通信装置が生成するコンディション部分の異常が検出される。
　本技術の他の側面においては、スレーブとなる外部の通信装置との間でI2C通信が行われ、通信部が生成するコンディション部分に対する異常の検出に外部の装置において用いられる、データに続く応答信号の送信完了後のクロック信号のLow期間に対する第１の時間的制約とHigh期間に対する第２の時間的制約とのうちの少なくともいずれかの期間を示すパラメータが、I2C通信を用いて外部の装置に対して送信される。
本技術の一実施形態に係る通信システムの構成例を示す図である。 エラー情報の送信例を示す図である。 I2C通信によるデータ伝送の例を示す図である。 Start Condition，Stop Condition，Repeated Start Conditionの例を示す図である。 ACK，NACKの例を示す図である。 制約期間の例を示す図である。 図６の矢印＃１の範囲を拡大して示す図である。 図６の矢印＃２の範囲を拡大して示す図である。 Standard-modeにおける各期間の長さの具体例を示す図である。 Fast-mode、Fast-mode Plusにおける各期間の長さの具体例を示す図である。 Repeated Start Condition生成時とデータ通信時のSCL, SDAの状態を示す図である。 Repeated Start Conditionに対する攻撃検出処理の一連の流れについて説明するフローチャートである。 図１２の処理により検出される異常の例を示す図である。 Stop Condition生成時とデータ通信時のSCL, SDAの状態を示す図である。 Stop Conditionに対する攻撃検出処理の一連の流れについて説明するフローチャートである。 図１５の処理により検出される異常の例を示す図である。 I2C通信に対する攻撃の例を示す図である。 MAC領域の例を示す図である。 SPI通信によるデータ伝送の例を示す図である。 SPI通信の各信号のタイミングチャートを示す図である。 各期間の例を示す図である。 イメージセンサの詳細な構成例を示すブロック図である。 SLVS-ECによるデータ伝送の例を示す図である。 SLVS-ECのデータ伝送に用いられるフォーマットの例を示す図である。
　以下、本技術を実施するための形態について説明する。説明は以下の順序で行う。
　１．通信システムの構成例
　２．I2C通信について
　３．SPI通信について
　４．イメージセンサの構成
　５．高速通信IFについて
　６．変形例
＜＜通信システムの構成例＞＞
　図１は、本技術の一実施形態に係る通信システムの構成例を示す図である。
　図１の通信システムは、イメージセンサ１とHostプロセッサ２が接続されることによって構成される。複数のイメージセンサが１つのHostプロセッサ２に対して接続されるようにしてもよい。イメージセンサ１とHostプロセッサ２が、カメラやスマートフォンなどの同じ筐体の装置内に搭載されるようにしてもよいし、それぞれ異なる筐体の装置内に搭載されるようにしてもよい。
　イメージセンサ１とHostプロセッサ２の間は、図１の破線矢印で示すようにレジスタ通信IFにより接続される。レジスタ通信IFは、I2C(Inter Integrated Circuit)、SPI(Serial Peripheral Interface)などの、レジスタを用いた通信IFである。
　また、イメージセンサ１とHostプロセッサ２の間は、図１の実線矢印で示すように高速通信IFにより接続される。高速通信IFは、MIPI(Mobile Industry Processor Interface)、SLVS-EC(Scalable Low Voltage Signaling-Embedded Clock)、SLVS(Scalable Low Voltage Signaling)などの、所定の規格の高速通信IFである。
　イメージセンサ１は、CIS（CMOSイメージセンサ）などのセンサである。イメージセンサ１には、複数の画素が配列して構成されるセンサ部の他に、図１に示すように、上位層データ処理部１１、レジスタ通信IF部１２、画像データ処理部１３、および高速通信IF部１４が設けられる。
　上位層データ処理部１１は、レジスタ通信IF部１２において行われるレジスタ通信の上位層の処理を行う。上位層データ処理部１１は、レジスタ通信によってHostプロセッサ２から送信されてきた情報を取得し、取得した情報を画像データ処理部１３に出力する。上位層データ処理部１１は、送信対象となる情報をレジスタに記憶させ、レジスタ通信によってHostプロセッサ２に送信させる。
　また、上位層データ処理部１１は、改ざんなどの攻撃がレジスタ通信に対して行われた場合、異常を検出する。イメージセンサ１には、レジスタ通信の異常を検出する機能が設けられる。レジスタ通信の異常が検出された場合、そのことを示す情報がHostプロセッサ２に送信される。
　レジスタ通信IF部１２は、レジスタ通信IFを用いた通信であるレジスタ通信をHostプロセッサ２との間で行う。Hostプロセッサ２との間で行われるレジスタ通信により、露光時間、ゲイン、解像度、フレームレートなどの、撮影に関する動作モードが設定される。
　画像データ処理部１３は、センサ部が出力する各フレームの画像データを取得し、取得した画像データに対して各種の処理を行う。画像データ処理部１３においては、適宜、暗号化などのセキュリティ処理が画像データを対象として行われる。
　高速通信IF部１４は、画像データ処理部１３における処理後の画像データを、高速通信IFを用いてHostプロセッサ２に送信する。レジスタ通信の異常が検出された場合、高速通信IF部１４は、そのことを示す情報であるエラー情報を画像データに付加し、Hostプロセッサ２に対して送信する。
　図２は、エラー情報の送信例を示す図である。
　図２のＡの吹き出しに示すように、イメージセンサ１においては、１フレームの画像データ毎に所定のフォーマットのフレームデータが生成される。イメージセンサ１からHostプロセッサ２に対する画像データの送信は、フレームデータを用いて行われる。
　斜線を付して示すように、エラー情報は例えばフレームデータのEBD(Embedded Data)に含まれ、Hostプロセッサ２に対して送信される。図２のＡに示すフレームフォーマットは、１フレーム分の画像データの前のラインにEBDが配置されることによって構成される。EBDが配置されたラインの後に、複数のラインのデータとなる、１フレーム分の画像データが配置される。
　フレームフォーマットの先頭と終端には、それぞれFS(Frame Start)のラインとFE(Frame End)のラインが配置される。Frame Startのラインは、パケットヘッダのFrame Startに１の値が設定されるデータのラインである。また、Frame Endのラインは、パケットヘッダのFrame Endに１の値が設定されるデータのラインである。図２のＡにおいて、パケットヘッダが「PH」として示され、パケットフッタが「PF」として示されている。高速通信IFにおけるデータ伝送に用いられるフレームフォーマットの詳細については後述する。
　高速通信IFを用いるのではなく、図２のＢに示すように、イメージセンサ１とHostプロセッサ２の間を接続する専用の信号線を用いてエラー情報の送信が行われるようにしてもよい。この場合、エラー情報の送受信に用いられる専用端子がイメージセンサ１とHostプロセッサ２のそれぞれに設けられる。
　図１の説明に戻り、レジスタ通信のホスト（マスター）として機能するHostプロセッサ２には、レジスタ通信IF部２１、高速通信IF部２２、およびCPU(Central Processing Unit)２３が設けられる。
　Hostプロセッサ２のレジスタ通信IF部２１は、イメージセンサ１との間でレジスタ通信を行う。レジスタ通信IF部２１は、書き込みコマンド（Writeコマンド）をイメージセンサ１に送信し、イメージセンサ１に設けられたレジスタにデータを書き込ませることによって、イメージセンサ１に対してデータを送信する。また、レジスタ通信IF部２１は、読み出しコマンド（Readコマンド）をイメージセンサ１に送信し、レジスタに記憶されているデータを読み出すことによって、イメージセンサ１から送信されたデータを受信する。
　高速通信IF部２２は、高速通信IFを用いて送信されてきたフレームデータを受信する。高速通信IF部２２により受信されたフレームデータに含まれる画像データはCPU２３に出力される。
　CPU２３は、イメージセンサ１から送信され、高速通信IF部２２において受信された画像データの処理を行う。CPU２３においては、暗号化された画像データの復号などのセキュリティ処理が行われる。また、CPU２３は、エラー情報がイメージセンサ１から送信されてきた場合、レジスタ通信を停止させたり、警告を出力したりするなどのエラー処理を行う。Hostプロセッサ２の動作を制御する制御部がCPUではなくFPGA(Field Programmable Gate Array)により実現されるようにしてもよい。
　このように、イメージセンサ１とHostプロセッサ２の間は、高速通信IFとレジスタ通信IFとの２つの通信IFにより接続される。イメージセンサ１とHostプロセッサ２は通信装置としての機能を有する。画像データなどのデータ量の多いデータの送受信に高速通信IFが用いられ、動作モードの設定に関する情報などのデータ量の少ないデータの送受信にレジスタ通信IFが用いられる。
＜＜I2C通信について＞＞
　ここで、図１の通信システムにおいて行われるレジスタ通信であるI2C通信について説明する。
＜基本的な通信プロトコル＞
　図３は、I2C通信によるデータ伝送の例を示す図である。I2C通信は、シリアルデータライン（SDA）とシリアルクロックライン（SCL）の２本の信号線を用いて行われる。図３の上段はSDAの信号を示し、下段はSCLの信号を示す。
　破線で囲んで示すように、I2C通信のデータ伝送は、Start Conditionで開始され、Stop Conditionで終了する。このようなコンディション部（通信プロトコル部）が、I2C通信のマスタとなるHostプロセッサ２のレジスタ通信IF部２１により生成される。
　Start Conditionは、SCLのHigh期間において、SDAがHighからLowに変化したことによって定義される。
　Stop Conditionは、SCLのHigh期間において、SDAがLowからHighに変化したことによって定義される。
　Start ConditionとStop Conditionの間にRepeated Start Conditionを送信することも可能とされる。Repeated Start Conditionは、Start Conditionと同様の機能を有する。
　Start Condition，Stop Condition，Repeated Start Conditionを図４のＡ乃至Ｃに示す。図４のＣに示すように、Start Conditionが生成された後における、Stop Conditionの前のStart ConditionによりRepeated Start Conditionが構成される。
　図３に示すように、Start Conditionの後、スレーブのアドレスが送信される。図１の通信システムにおいては、イメージセンサ１のアドレスがスレーブのアドレスとして送信される。スレーブのアドレスは７bitで表される。スレーブのアドレスに続く８bit目に、データのRead（読み出し）／Write（書き込み）を示すR/Wビットが送信される。R/Wビットが「０」であることはデータのWriteを表し、「１」であることはデータのReadを表す。
　R/Wビットに続けてアクノリッジ（ACK）が送信され、その後、各データの送信が８bit単位で行われる。各データ（８bit）の後にはACKが付けられる。各データの後に付けられるACKは、データの受信が成功したことの通知に用いられる肯定応答信号である。図５のＡに示すように、ACKは、SCLがHigh、SDAがLowの組み合わせによって定義される。
　ACKに代えて、適宜、データの受信が失敗したことを示す否定応答信号であるノット・アクノリッジ（NACK）が送信される。NACKは、図５のＢに示すように、SCLがHigh、SDAがHighの組み合わせによって定義される。
＜コンディション部分に対する攻撃検出のための制約＞
・制約期間
　図１の通信システムのI2C通信においては、８bitのデータに続くACK/NACKの送信完了後の所定の期間に対して、SCLとSDAのそれぞれのHigh/Lowの制約が設定される。制約が設定されている期間である制約期間のSCLとSDAのHigh/Lowが制約と異なる値を示している場合、改ざんなどの攻撃がコンディション部分に対して行われたものとしてHostプロセッサ２により検出される。改ざんなどの攻撃がI2C通信の異常として検出される。
　Hostプロセッサ２には、ACK/NACKの送信完了後の制約期間のSCLとSDAのHigh/Lowの期間をカウントするカウンタが設けられる。Hostプロセッサ２においては、制約に違反しているか否かがカウンタ値に基づいて判定される。
　制約に違反している場合、コンディション部分に対して攻撃が行われたものとして判定される。また、制約に違反していない場合、コンディション部分に対して攻撃が行われていないものとして判定される。制約に基づいて、コンディション部分に対する攻撃が検出されることになる。
　図６は、制約期間の例を示す図である。
　図６の矢印＃１に示す期間は、Repeated Start Conditionに対する攻撃検出のための制約期間である。矢印＃２に示す期間は、Stop Conditionに対する攻撃検出のための制約期間である。
　矢印＃１－１，＃２－１は、８bitのデータに続くACK/NACKの送信完了後の、コンディション生成前のSCLのLow期間を示す。また、矢印＃１－２，＃２－２は、８bitのデータに続くACK/NACKの送信完了後の、コンディション生成時のSCLのHigh期間を示す。矢印＃１－１，＃２－１で示すSCLのLow期間と、矢印＃１－２，＃２－２で示すSCLのHigh期間のそれぞれに対して制約が設定される。
　図７は、図６の矢印＃１の範囲を拡大して示す図である。
　ACK/NACKの送信完了後の、Repeated Start Condition生成前のSCLのLow期間（矢印＃１－１の期間）が想定した期間である期間ｔLOW_1より短い場合、または、長い場合に、攻撃が行われたものとして判定される。
　また、ACK/NACKの送信完了後の、Repeated Start Condition生成時のSCLのHigh期間（矢印＃１－２の期間）が想定した期間である期間ｔHIGH_1より短い場合、または、長い場合に、攻撃が行われたものとして判定される。期間ｔHIGH_1は、Repeated Start Conditionのセットアップ期間である期間ｔSU;STAとホールド期間である期間ｔHD;STAとを足した期間より長い期間として設定される。
　図８は、図６の矢印＃２の範囲を拡大して示す図である。
　ACK/NACKの送信完了後の、Stop Condition生成前のSCLのLow期間（矢印＃２－１の期間）が想定した期間である期間ｔLOW_1より短い場合、または、長い場合に、攻撃が行われたものとして判定される。
　また、ACK/NACKの送信完了後の、Stop Condition生成時のSCLのHigh期間（矢印＃２－２の期間）が想定した期間である期間ｔHIGH_2より短い場合、または、長い場合に、攻撃が行われたものとして判定される。期間ｔHIGH_2は、Stop Conditionのセットアップ期間である期間ｔSU;STOと、Stop ConditionとStart Conditionの間のバス・フリー期間である期間ｔBUFとを足した期間より長い期間として設定される。
　図９および図１０は、Standard-mode、Fast-mode、Fast-mode Plusにおける各期間の長さの具体例を示す図である。I2C通信の伝送モードにはStandard-mode、Fast-mode、Fast-mode Plusがある。
　例えば、Standard-modeによるデータ伝送時、図７の期間ｔLOW_1の最小値は、期間ｔLOWの時間と同じ4.7μｓとして表される。また、図７の期間ｔSU;STAと期間ｔHD;STAのそれぞれの最小値は、4.7μｓ、4.0μｓとして表される。期間ｔHIGH_1の最小値は、それらを足した8.7μｓとして表される。
　同様に、Standard-modeによるデータ伝送時、図８の期間ｔLOW_1の最小値も、期間ｔLOWの時間と同じ4.7μｓとして表される。また、図８の期間ｔSU;STOと期間ｔBUFのそれぞれの最小値は4.0μｓ、4.7μｓとして表される。期間ｔHIGH_2の最小値は、それらを足した8.7μｓとして表される。
・Repeated Start Conditionに対する攻撃検出の詳細
　図１１は、Repeated Start Condition生成時とデータ通信時のSCL, SDAの状態を示す図である。
　図１１の上段は、Repeated Start Condition生成時におけるACK/NACK近傍の期間を示す。また、図１１の下段は、データ通信時におけるACK/NACK近傍の期間を示す。双方向の矢印で示すように、８bitのデータに続くACK/NACK検出後の、SCL, SDAのそれぞれのHigh期間とLow期間がカウントされる。ACK/NACKに対する攻撃の検出が行われる場合、ACK/NACK自体のHigh期間もカウントされる。
　ここで、ACK/NACKの送信完了後のSCLのLow期間（期間ｔLOW）は、データ部とプロトコル部とで同じ期間とされる。
　この場合、SCLのLow期間が、期間ｔLOW_1以上であるとき、または、期間ｔLOW_1以下であるときに、攻撃が行われたものとして判定される。期間ｔLOW_1に対して所定のマージン期間が付加されるようにしてもよい。
　一方、ACK/NACKの送信完了後のSCLのHigh期間については、以下のように、データ部とプロトコル部とで異なる期間とされる。
　データ通信時のSCLのHigh期間：ｔHIGH (＋α)
　Repeated Start Condition生成時のSCLのHigh期間：ｔSU;STA ＋ ｔHD;STA (＋α)
　データ通信時のSCLのHigh期間（期間ｔHIGH）に対して、コンディション生成時のSCLのHigh期間は長い期間として設定される。期間ｔHIGHは、期間ｔSU;STAと較べて以下の関係を満たす期間となる。
　ｔHIGH ＋ α ≦ ｔSU;STA
　マージン期間である期間αは、ジッターを考慮した期間である。期間αとして０が設定されるようにしてもよい。また、期間ｔHIGHに対して、期間ｔSU;STA ＋ ｔHD;STAは、十分に長い期間である。
　この場合、バスがビジー状態で、SCLのHigh期間が、期間ｔHIGH以上であるとき、その期間は、コンディション生成時の期間であると判定される。コンディション生成時の期間であると判定された場合において、一定期間以上、Repeated Start Conditionが生成されなかったときに攻撃が行われたものとして判定される。
　以上の判定に用いられる各パラメータが規格として定められるようにしてもいいし、イメージセンサ１のレジスタに設定できるようにしてもよい。ｔLOW_1 , ｔHIGH , ｔSU;STA , ｔHD;STAの各パラメータが規格として定められ、または、レジスタに設定されることになる。
　図１２のフローチャートを参照して、Repeated Start Conditionに対する攻撃検出処理の一連の流れについて説明する。
　ステップＳ１において、イメージセンサ１は、８bitのデータに続くACK/NACKを検出したことに応じて、SCLの立ち上りからのSCLのHigh期間のカウントを開始する。
　ステップＳ２において、イメージセンサ１は、SCLのHigh期間の攻撃検出を行う。このステップの処理は、ACK/NACKに対する攻撃を検出するための処理となる。
　ステップＳ２においては、以下の条件を満たすか否かが判定される。
　条件１：ｔHIGH － α ＜ SCL High期間 ＜ ｔHIGH ＋ α
　条件２：SCLのHigh期間中にSDAの変化がない
　２つの条件を満たさない場合、矢印＃１１の先に示すように異常が検出される。２つの条件を満たす場合、処理はステップＳ３に進む。
　ステップＳ３において、イメージセンサ１は、SCLの立ち下りからのSCLのLow期間のカウントを開始する。
　ステップＳ４において、イメージセンサ１は、SCLのLow期間の攻撃検出を行う。このステップの処理は、ACK/NACK送信後のLow期間に対する攻撃を検出するための処理となる。
　ステップＳ４においては、以下の条件を満たすか否かが判定される。
　条件１：ｔLOW_1 － α ＜ SCL Low期間 ＜ ｔLOW_1 ＋ α
　条件２：SCLのLow期間中にSDAの変化が１回以内
　２つの条件を満たさない場合、矢印＃１２の先に示すように異常が検出される。２つの条件を満たす場合、処理はステップＳ５に進む。
　ステップＳ５において、イメージセンサ１は、SCLの立ち上りからのSCLのHigh期間のカウントを開始する。
　ステップＳ６において、イメージセンサ１は、SCLのHigh期間の攻撃検出を行う。このステップの処理は、データ通信が行われている場合には、データ自体に対する攻撃を検出するための処理となり、Repeated Start Conditionが生成されている場合には、Repeated Start Conditionに対する攻撃を検出するための処理となる。
　ステップＳ６においては、以下の条件を満たすか否かが判定される。
　条件１：ｔHIGH － α ＜ SCL High期間 ＜ ｔHIGH ＋ α
　条件２：ｔHIGH ＋ α ＜ SCL High期間の場合、
　ｔSU;STA ＋ ｔHD;STA － α ＜ SCL High期間 ＜ ｔSU;STA ＋ ｔHD;STA ＋ α
　かつ
　SCLの立ち上りから一定期間内（ｔSU;STA ±　α）にRepeated Start Conditionが生成された
　いずれの条件も満たさない場合、矢印＃１３の先に示すように異常が検出される。
　一方、条件１を満たすとステップＳ６において判定された場合、データ通信時に攻撃が行われていないものとして判定される。その後、ステップＳ７に進み、I2C通信が継続される。
　条件２を満たすとステップＳ６において判定された場合、Repeated Start Condition生成時に攻撃が行われていないものとして判定される。その後、ステップＳ７に進み、I2C通信が継続される。
　以上の制約を８bitのデータに続くACK/NACKの送信完了後に設定することにより、Repeated Start Conditionに対する攻撃を検出することが可能となる。
　図１３は、図１２の処理によって検出される異常の例を示す図である。
　図１３のＡとＢは、期間ｔHIGH経過後にコンディションが生成されていない場合の異常を示す。図１３のＣは、Stop Condition生成後に期間ｔBUFが経過していない場合の異常を示し、図１３のＤは、期間ｔLOWが長い場合の異常を示す。図１３のＥは、ACK/NACKの送信完了後からのSCLのHigh期間が長い場合の異常を示し、図１３のＦは、期間ｔLOWが短い場合の異常を示す。
・Stop Conditionに対する攻撃検出の詳細
　図１４は、Stop Condition生成時とデータ通信時のSCL, SDAの状態を示す図である。
　図１４の上段は、Stop Condition生成時におけるACK/NACK近傍の期間を示す。また、図１４の下段は、データ通信時におけるACK/NACK近傍の期間を示す。双方向の矢印で示すように、８bitのデータに続くACK/NACK検出後の、SCL, SDAのそれぞれのHigh期間とLow期間がカウントされる。
　ここで、ACK/NACKの送信完了後のSCLのLow期間（期間ｔLOW）は、データ部とプロトコル部とで同じ期間とされる。
　この場合、SCLのLow期間が、期間ｔLOW_1以上であるとき、または、期間ｔLOW_1以下であるときに、攻撃が行われたものとして判定される。期間ｔLOW_1に対して所定のマージン期間が付加されるようにしてもよい。
　一方、ACK/NACKの送信完了後のSCLのHigh期間については、以下のように、データ部とプロトコル部とで異なる期間とされる。
　データ通信時のSCLのHigh期間：ｔHIGH (＋α)
　Stop Condition生成時のSCLのHigh期間：ｔSU;STO ＋ ｔBUF (＋α)
　データ通信時のSCLのHigh期間（期間ｔHIGH）に対して、コンディション生成時のSCLのHigh期間は長い期間として設定される。期間ｔHIGHは、期間ｔSU;STOと較べて以下の関係を満たす期間となる。
　ｔHIGH ＋ α ≦ ｔSU;STO
　期間αは、ジッターを考慮した期間である。期間αとして０が設定されるようにしてもよい。また、期間ｔHIGHに対して、期間ｔSU;STO ＋ ｔBUFは、十分に長い期間である。
　この場合、バスがビジー状態で、SCLのHigh期間が、期間ｔHIGH以上であるとき、その期間は、コンディション生成時の期間であると判断される。コンディション生成時の期間であると判断された場合において、一定期間以上、Stop Conditionが生成されなかったときに攻撃が行われたものとして判定される。
　以上の判定に用いられる各パラメータが規格として定められるようにしてもいいし、イメージセンサ１のレジスタに設定できるようにしてもよい。ｔLOW_1 , ｔHIGH , ｔSU;STO , ｔBUFの各パラメータが規格として定められ、または、レジスタに設定されることになる。
　図１５のフローチャートを参照して、Stop Conditionに対する攻撃検出処理の一連の流れについて説明する。
　ステップＳ１１において、イメージセンサ１は、８bitのデータに続くACK/NACKを検出したことに応じて、SCLの立ち上りからのSCLのHigh期間のカウントを開始する。
　ステップＳ１２において、イメージセンサ１は、SCLのHigh期間の攻撃検出を行う。このステップの処理は、ACK/NACKに対する攻撃を検出するための処理となる。
　ステップＳ１２においては、以下の条件を満たすか否かが判定される。
　条件１：ｔHIGH － α ＜ SCL High期間 ＜ ｔHIGH ＋ α
　条件２：SCLのHigh期間中にSDAの変化が１回以内
　２つの条件を満たさない場合、矢印＃２１の先に示すように異常が検出される。２つの条件を満たす場合、処理はステップＳ１３に進む。
　ステップＳ１３において、イメージセンサ１は、SCLの立ち下りからのSCLのLow期間のカウントを開始する。
　ステップＳ１４において、イメージセンサ１は、SCLのLow期間の攻撃検出を行う。このステップの処理は、ACK/NACK送信後のLow期間に対する攻撃を検出するための処理となる。
　ステップＳ１４においては、以下の条件を満たすか否かが判定される。
　条件１：ｔLOW_1 － α ＜ SCL Low期間 ＜ ｔLOW_1 ＋ α
　条件２：SCLのLow期間中にSDAの変化が１回以内
　２つの条件を満たさない場合、矢印＃２２の先に示すように異常が検出される。２つの条件を満たす場合、処理はステップＳ１５に進む。
　ステップＳ１５において、イメージセンサ１は、SCLの立ち上りからのSCLのHigh期間のカウントを開始する。
　ステップＳ１６において、イメージセンサ１は、SCLのHigh期間の攻撃検出を行う。このステップの処理は、データ通信が行われている場合には、データ自体に対する攻撃を検出するための処理となり、Stop Conditionが生成されている場合には、Stop Conditionに対する攻撃を検出するための処理となる。
　ステップＳ６においては、以下の条件を満たすか否かが判定される。
　条件１：ｔHIGH － α ＜ SCL High期間 ＜ ｔHIGH ＋ α
　条件２：ｔHIGH ＋ α ＜ SCL High期間の場合、
　ｔSU;STO ＋ ｔBUF － α ＜ SCL High期間
　かつ
　SCLの立ち上りから一定期間内（ｔSU;STO ±　α）にStop Conditionが生成された
　条件３：Stop Condition生成時、一定期間内(ｔBUF - α)にSCL, SDAが遷移しない
　いずれの条件も満たさない場合、矢印＃２３の先に示すように異常が検出される。
　一方、条件１を満たすとステップＳ１６において判定された場合、データ通信時に攻撃が行われていないものとして判定される。その後、ステップＳ１７に進み、I2C通信が継続される。
　条件２と条件３を満たすとステップＳ１６において判定された場合、Stop Condition生成時に攻撃が行われていないものとして判定される。その後、ステップＳ１７に進み、I2C通信が継続される。
　以上の制約を８bitのデータに続くACK/NACKの送信完了後に設定することにより、Stop Conditionに対する攻撃を検出することが可能となる。
　図１６は、図１５の処理によって検出される異常の例を示す図である。
　図１６のＡ，Ｂ，Ｃは、期間ｔHIGHの経過後にコンディションが生成されていない場合の異常を示す。図１６のＤ，Ｅは、期間ｔLOWが長い場合の異常を示す。図１６のＦは、Stop Condition生成後、期間ｔBUFが経過する前に、SCL, SDAが遷移した場合の異常を示す。
＜I2C通信に対する攻撃の例＞
　図１７は、I2C通信に対する攻撃の例を示す図である。
　図１７の例における期待動作は、１回目のBurst転送に続けて２回目のBurst転送を行う動作である。この場合、１回目のBurst転送と２回目のBurst転送の間には、Stop ConditionとStart Conditionが送信される。Start Conditionの送信後、２回目のBurst転送によるデータの送信先を指定するアドレスが送信される。
　このような動作を期待したデータの送信時において、一点鎖線Ｌ１，Ｌ２で示すように、１回目のBurst転送と２回目のBurst転送の間のSDA, SCLをLow固定とするような攻撃が行われた場合、Stop ConditionとStart Conditionが無効化され、イメージセンサにおいては、その期間がRepeated Start Conditionとして認識されることになる。
　Repeated Start Conditionとして認識された場合、１回目のBurst転送によるデータの送信先のイメージセンサにおいては、Repeated Start Conditionに続くデータが、１回目のBurst転送によるデータの続きのデータとして処理される。
　図１８は、このような攻撃が行われたデータの例を示す図である。
　図１８の各ブロックは８bitのデータを示す。図１８の上段に示すように、１つのアドレスデータに続けて２つのデータを繰り返し送信する動作を期待動作とする場合において上述したような攻撃が行われたとき、攻撃後の一連のデータは図１８の下段に示す状態になる。イメージセンサにおいては、アドレスデータが通常のデータとして認識される。
　MAC値を用いたセキュリティ処理においては、送信対象のデータである図１８の全ブロックのデータ（MAC領域）を対象としたMAC値の計算が行われる。送信対象のデータに対して行われた改ざんについては、MAC値を用いたセキュリティ処理によって検出することができるが、コンディション部に対して改ざんが行われた場合には、それを検出することができない。
　上述した制限を用いることにより、MAC値を用いたセキュリティ処理によっては検出することができない、コンディション部分に対する改ざんなどの攻撃を検出することが可能となる。
＜＜SPI通信について＞＞
　レジスタ通信としてSPI通信が行われる場合においても同様の制限が設定される。
　図１９は、SPI通信によるデータ伝送の例を示す図である。SPI通信は、イネーブルライン（XCE）、クロックライン（SCK）、データ入力ライン（SDI）、データ出力ライン（SDO）の４本の信号線を用いて行われる。図１の通信システムにおいては、SDIはイメージセンサ１に対する入力のラインであり、SDOはイメージセンサ１からの出力のラインである。
　SPI通信によるデータ伝送は、XCEがLowのときにアクティブ状態（データの送信が行われる状態）になる。XCEのLow期間においては、クロック周波数ｆSCKのクロック信号がSCKを用いて送信される。
　図１９の例における期待動作は、１回目のBurst転送に続けて２回目のBurst転送を行う動作である。１回目のBurst転送と２回目のBurst転送の間には、XCEがHighになる期間が設定される。XCEがHighからLowになった後、２回目のBurst転送が開始され、２回目のBurst転送によるデータの送信先を指定するChip IDなどの情報が送信される。
　このような動作を期待したデータの送信時において、一点鎖線Ｌ１１で示すように、１回目のBurst転送と２回目のBurst転送の間のXCEをLow固定とするような攻撃が行われた場合、２回目のBurst転送による送信対象のデータは、１回目のBurst転送による送信対象のデータの続きのデータとして処理される。
　図１の通信システムにおいては、XCEがLowの期間のSCKの間隔（１周期の期間）の制約が設定される。
　図２０は、SPIの各信号のタイミングチャートを示す図である。
　双方向の矢印＃５１で示す期間が、XCEがLowの期間におけるSCKの１周期分の期間である期間ｔsckとなる。期間ｔsckに対して、図２１に示すような制約が設定される。
　図２１の例においては、期間ｔsckの最小値を74nsとする制約が設定されている。期間ｔsckの最小値74は、1000／13.5（１／ｆsck）≒74により求められる。
　また、期間ｔsckの最大値を94nsとする制約が設定されている。期間ｔsckの最大値94は、ｔsck min値／2＋ｔHDXCE＋ｔWHXCE＋ｔSUXCEにより求められる。
　このように、XCEがLowの期間におけるSCKの１周期分の期間である期間ｔsckに対して、最も短い期間と最も長い期間の制約が設定される。
　例えば図１９を参照して説明したような攻撃が行われた場合、その期間におけるSCKのHigh期間は、制約として設定された期間より長くなる。SCKのHigh期間が制約の期間より長く続くことに基づいて、XCEの異常を検出することが可能となる。
＜＜イメージセンサの構成＞＞
　図２２は、イメージセンサ１の詳細な構成例を示すブロック図である。上述した構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
　イメージセンサ１には、上述した上位層データ処理部１１、レジスタ通信IF部１２、画像データ処理部１３、高速通信IF部１４の他にセンサ部１５が設けられる。
　イメージセンサ１の上位層データ処理部１１は、CIS内通信制御部５１、レジスタ５２、および通信エラー検出部５３により構成される。
　CIS内通信制御部５１は、イメージセンサ１内の通信を制御する。例えば、CIS内通信制御部５１は、WriteコマンドとともにHostプロセッサ２から送信されてきたデータがレジスタ通信IF部１２において受信された場合、Hostプロセッサ２から送信されてきたデータをレジスタ５２に記憶させる。撮影に関する動作モードを示す情報、上述した制約の内容を規定するパラメータなどがレジスタ５２のそれぞれの領域に記憶される。
　また、CIS内通信制御部５１は、Hostプロセッサ２から送信されてきたReadコマンドがレジスタ通信IF部１２において受信された場合、レジスタ５２の所定の領域に記憶されているデータを読み出し、レジスタ通信IF部１２に出力する。
　CIS内通信制御部５１は、Hostプロセッサ２との間で行われているレジスタ通信がI2C通信である場合、I2C通信の制御信号（SDA, SCL）を通信エラー検出部５３に出力する。I2C通信の制御信号は、通信エラー検出部５３のI2Cエラー検出部６１に供給される。
　また、CIS内通信制御部５１は、Hostプロセッサ２との間で行われているレジスタ通信がSPI通信である場合、SPI通信の制御信号（XCE, SCK）を通信エラー検出部５３に出力する。SPI通信の制御信号は、通信エラー検出部５３のSPIエラー検出部６２に供給される。
　レジスタ５２は、CIS内通信制御部５１から供給されたデータを記憶する。上述したコンディション部分に対する攻撃を検出する機能のON/OFFを示す情報の領域がレジスタ５２に確保されるようにしてもよい。
　レジスタ５２の各領域に記憶されたデータは各部に供給される。例えば、撮影に関する動作モードを示す情報は画像データ処理部１３に供給される。I2C通信の制約の内容を規定するパラメータであるI2C制約用パラメータはI2Cエラー検出部６１に供給され、SPI通信の制約の内容を規定するパラメータであるSPI制約用パラメータはSPIエラー検出部６２に供給される。
　通信エラー検出部５３は、レジスタ通信のエラー（異常）を検出する。通信エラー検出部５３には、I2Cエラー検出部６１とSPIエラー検出部６２が設けられる。
　I2C通信の異常を検出するI2Cエラー検出部６１は、SCLカウンタ６１Ａと制約違反検出部６１Ｂにより構成される。
　SCLカウンタ６１Ａは、ACK/NACKが検出された場合、SCLとSDAのHigh/Lowの期間のカウントを開始する。SCLカウンタ６１Ａによるカウント値は制約違反検出部６１Ｂに供給される。
　図１２のステップＳ１におけるカウント処理、ステップＳ３，Ｓ５の処理は、SCLカウンタ６１Ａが行う処理となる。また、図１５のステップＳ１１におけるカウント処理、ステップＳ１３，Ｓ１５の処理もSCLカウンタ６１Ａが行う処理となる。
　制約違反検出部６１Ｂは、CIS内通信制御部５１から供給された制御信号に基づいてACK/NACKを検出する。ACK/NACKが検出された場合、そのことを示す情報がSCLカウンタ６１Ａに供給される。
　また、制約違反検出部６１Ｂは、SCLカウンタ６１Ａから供給されたカウント値に基づいて、制約期間に対して設定された制約を満たしているか否かを判定する。制約を満たしていないことから異常を検出した場合、制約違反検出部６１Ｂは、そのことを示すエラー情報を出力する。制約違反検出部６１Ｂから出力されたエラー情報は、Hostプロセッサ２に対するエラー情報の送信が専用の信号線を用いて行われる場合には、専用端子５４に供給され、高速通信IFを用いて行われる場合、高速通信IF部１４に供給される。
　図１２のステップＳ１におけるACK/NACKの検出処理、ステップＳ２，Ｓ４，Ｓ６の処理は、制約違反検出部６１Ｂが行う処理となる。また、図１５のステップＳ１１におけるACK/NACKの検出処理、ステップＳ１２，Ｓ１４，Ｓ１６の処理も、制約違反検出部６１Ｂが行う処理となる。
　制約違反検出部６１Ｂは、レジスタ５２から供給されたI2C制約用パラメータに基づいて、I2C通信の制約を設定する。
　SPI通信の異常を検出するSPIエラー検出部６２は、SCKカウンタ６２Ａと制約違反検出部６２Ｂにより構成される。
　SCKカウンタ６２Ａは、XCEがLowになった場合、SCKの期間ｔsckのカウントを開始する。SCKカウンタ６２Ａによるカウント値は制約違反検出部６２Ｂに供給される。
　制約違反検出部６２Ｂは、CIS内通信制御部５１から供給された制御信号に基づいてXCEがLowになったことを検出する。XCEがLowになったことが検出された場合、そのことを示す情報がSCKカウンタ６２Ａに供給される。
　また、制約違反検出部６２Ｂは、SCKカウンタ６２Ａから供給されたカウント値に基づいて、期間ｔsckの制約を満たしているか否かを判定する。制約を満たしていないことから異常を検出した場合、制約違反検出部６２Ｂは、そのことを示すエラー情報を出力する。制約違反検出部６２Ｂから出力されたエラー情報は、Hostプロセッサ２に対するエラー情報の送信が専用の信号線を用いて行われる場合には、専用端子５４に供給され、高速通信IFを用いて行われる場合には、高速通信IF部１４に供給される。
　レジスタ通信IF部１２は、Hostプロセッサ２のレジスタ通信IF部２１との間でレジスタ通信を行い、各種のデータを送受信する。レジスタ通信IF部１２は、マスタとなるHostプロセッサ２との間でレジスタ通信を行う通信部として機能する。
　画像データ処理部１３は、センサ部１５から出力された画素データを取得し、各フレームの画像データに対してアプリケーションレイヤ（上位層）の処理を行う。アプリケーションレイヤの処理により、所定のフォーマットを有するフレームデータが生成される。画像データ処理部１３においては、適宜、画像データの暗号化などが行われる。画像データ処理部１３により生成されたフレームデータは高速通信IF部１４に供給される。
　高速通信IF部１４は、画像データ処理部１３から供給されたデータに対してリンクレイヤの信号処理を施す。リンクレイヤの信号処理として、フレームデータを格納するパケットの生成と、パケットのデータを複数のレーンに分配する処理などが行われる。制約違反検出部６１Ｂ、制約違反検出部６２Ｂからエラー情報が供給された場合、高速通信IF部１４は、EBDを構成する情報としてエラー情報を配置する。
　また、高速通信IF部１４は、各パケットのデータに対して物理レイヤの信号処理を施す。物理レイヤの信号処理として、各レーンに分配されたパケットに対して制御コードを挿入する処理を含む処理がレーン毎に並列に行われる。高速通信IF部１４からは、各レーンのデータストリームが送信される。高速通信IF部１４は、画像データを含むフレームデータを、高速通信IFを用いてHostプロセッサ２に送信する通信部として機能する。
　図２２の例においては、I2C通信の異常を検出するI2Cエラー検出部６１とSPI通信の異常を検出するSPIエラー検出部６２が通信エラー検出部５３に設けられるものとしたが、イメージセンサ１が対応するレジスタ通信に応じて一方だけが設けられるようにしてもよい。例えば、イメージセンサ１が対応するレジスタ通信がI2C通信である場合にはI2Cエラー検出部６１のみが通信エラー検出部５３に設けられる。一方、イメージセンサ１が対応するレジスタ通信がSPI通信である場合にはSPIエラー検出部６２のみが通信エラー検出部５３に設けられる。
＜＜高速通信IFについて＞＞
　ここで、高速通信IFの１つであるSLVS-ECについて説明する。
　図２３は、SLVS-ECによるデータ伝送の例を示す図である。
　図２３に示すように、イメージセンサ１にはセンサ部１５と高速通信IF部１４が設けられ、Hostプロセッサ２には高速通信IF部２２とCPU２３が設けられる。図２３には、高速通信IFを用いたデータ伝送に関する主な構成のみを示している。
　イメージセンサ１の高速通信IF部１４とHostプロセッサ２の高速通信IF部２２は、それぞれ、SLVS-ECに対応した通信部である。高速通信IF部１４が送信側の通信部となり、高速通信IF部２２が受信側の通信部となる。
　イメージセンサ１のセンサ部１５は、レンズを介して受光した光の光電変換を行う。センサ部１５は、光電変換によって得られた信号のA/D変換などを行い、１フレームの画像を構成する画素データを、例えば１画素のデータずつ高速通信IF部１４に順に出力する。センサ部１５から出力されたデータに対しては、上述したようにセキュリティ処理が施され、セキュリティ処理後のデータが高速通信IF部１４に出力される。
　高速通信IF部１４は、センサ部１５から出力された各画素のデータを複数の伝送路に割り当て、複数の伝送路を介して並列にHostプロセッサ２に送信する。図２３の例においては、８本の伝送路を用いて画素データの伝送が行われている。イメージセンサ１とHostプロセッサ２の間の伝送路は有線の伝送路であってもよいし、無線の伝送路であってもよい。以下、適宜、イメージセンサ１とHostプロセッサ２の間の伝送路をレーン（Lane）という。
　Hostプロセッサ２の高速通信IF部２２は、８本のレーンを介して高速通信IF部１４から伝送されてきた画素データを受信し、各画素のデータをCPU２３に順に出力する。このように、高速通信IF部１４と高速通信IF部２２との間では、複数のレーンを用いたデータの送受信が行われる。
　CPU２３は、高速通信IF部２２から供給された画素データに基づいて１フレームの画像データを取得し、取得した画像データに対して各種の画像処理を行う。CPU２３においては、暗号化された画像データの復号などのセキュリティ処理の他に、画像データの圧縮、記録媒体に対する画像データの記録などの各種の処理が行われる。
　SLVS-ECにおいては、信号処理の内容に応じて、アプリケーションレイヤ（Application Layer）、リンクレイヤ（LINK Layer）、および物理レイヤ（PHY Layer）が定義されている。リンクレイヤの処理と物理レイヤの処理が、高速通信IF部１４と高速通信IF部２２のそれぞれにおいて行われる。
　リンクレイヤの処理として、例えば、以下の機能を実現するための処理が行われる。
　１．ピクセルデータ－バイトデータ変換
　２．ペイロードデータのエラー訂正
　３．パケットデータと補助データの伝送
　４．パケットフッタを用いた、ペイロードデータのエラー訂正
　５．レーンマネジメント
　６．パケット生成のためのプロトコルマネジメント
　一方、物理レイヤの処理として、例えば、以下の機能を実現するための処理が行われる。
　１．制御コードの生成と抽出
　２．バンド幅の制御
　３．レーン間のskewの制御
　４．シンボルの配置
　５．ビット同期のためのシンボルコーディング
　６．SERDES(SERializer/DESerializer)
　７．クロックの生成と再生
　８．SLVS(Scalable Low Voltage Signaling)信号の伝送
　図２４は、SLVS-ECのデータ伝送に用いられるフォーマットの例を示す図である。
　有効画素領域は、センサ部１５により撮像された１フレームの画像の有効画素の領域である。有効画素領域の左側にはマージン領域が配置される。
　有効画素領域の上側には前ダミー領域が配置される。図２４の例においては、前ダミー領域にEmbedded Dataが配置されている。Embedded Dataは、シャッタスピード、絞り値、ゲインなどの、センサ部１５による撮像に関する設定値の情報などが含まれる。撮像に関する設定値の情報以外にも、上述したエラー情報などの各種の付加的な情報がEmbedded Dataとして配置される。Embedded Dataは、それぞれのフレームの画像データに付加される付加情報である。
　有効画素領域の下側には後ダミー領域が配置される。後ダミー領域にEmbedded Dataが配置されるようにしてもよい。
　有効画素領域、マージン領域、前ダミー領域、および後ダミー領域から画像データ領域が構成される。
　画像データ領域を構成する各ラインの前にはヘッダが付加され、ヘッダの前にはStart Codeが付加される。また、画像データ領域を構成する各ラインの後ろにはフッタがオプションで付加され、フッタの後ろにはEnd Codeなどの制御コードが付加される。フッタが付加されない場合、画像データ領域を構成する各ラインの後ろにEnd Codeなどの制御コードが付加される。
　センサ部１５により撮像された１フレームの画像毎に、図２４に示すフォーマットのフレームデータを用いてデータ伝送が行われる。
　図２４の上側の帯は、下側に示すフレームデータの伝送に用いられるパケットの構造を示す。水平方向のデータの並びをラインとすると、パケットのペイロードには、画像データ領域の１ラインを構成するデータが格納される。１フレームのフレームデータ全体の伝送は、画像データ領域の垂直方向の画素数以上の数のパケットを用いて行われる。また、１フレームのフレームデータ全体の伝送は、例えば上のラインに配置されたデータから順に、ライン単位のデータを格納したパケットを送信することによって行われる。
　１ライン分のデータが格納されたペイロードにヘッダとフッタが付加されることによって１パケットが構成される。各パケットには、制御コードであるStart CodeとEnd Codeが少なくとも付加される。
　図２４の左下に示すように、ヘッダには、Frame Start, Frame End, Line Valid, Line Numberなどの、ペイロードに格納されているデータの付加的な情報が含まれる。
　Frame Startは、フレームの先頭を示す１bitの情報である。フレームデータの１ライン目のデータの伝送に用いられるパケットのヘッダのFrame Startには１の値が設定され、他のラインのデータの伝送に用いられるパケットのヘッダのFrame Startには０の値が設定される。
　Frame Endは、フレームの終端を示す１bitの情報である。フレームデータの終端ラインのデータを含むパケットのヘッダのFrame Endには１の値が設定され、他のラインのデータの伝送に用いられるパケットのヘッダのFrame Endには０の値が設定される。
　Line Validは、パケットに格納されているデータのラインが有効画素のラインであるのか否かを示す１bitの情報である。有効画素領域内のラインの画素データの伝送に用いられるパケットのヘッダのLine Validには１の値が設定され、他のラインのデータの伝送に用いられるパケットのヘッダのLine Validには０の値が設定される。
　Line Numberは、パケットに格納されているデータが配置されたラインのライン番号を示す１３bitの情報である。
　イメージセンサ１の高速通信IF部１４とHostプロセッサ２の高速通信IF部２２がSLVS-ECとは異なる規格に対応したIFである場合においても、同様のフォーマットを有するフレームデータを用いて、各フレームの画像データの伝送が行われる。
＜＜変形例＞＞
　エラー情報の送信がレジスタ通信IFを用いて行われるようにしてもよい。この場合、レジスタ５２には、エラー情報の送信に用いられる領域が確保される。
　図１の通信システムのI2C通信においては、８bitのデータに続くACK/NACKの送信完了後のSCLのLow期間に対する時間的制約と、High期間に対する時間的制約の両方が設定されるものとしたが、いずれか一方の制約のみが設定されるようにしてもよい。８bitのデータに続くACK/NACKの送信完了後のSCLのLow期間に対する時間的制約と、High期間に対する時間的制約とのうち、少なくともいずれかの制約が設定されるようにすることが可能である。通信エラー検出部５３は、８bitのデータに続くACK/NACKの送信完了後のSCLのLow期間に対する時間的制約と、High期間に対する時間的制約とのうち、少なくともいずれかの制約をHostプロセッサ２から送信されてきたパラメータに基づいて設定することになる。
　上述したI2C通信の制約は、Standard-mode、Fast-mode、Fast-mode Plusの通信だけでなく、Ultra Fast-mode (UFm)の通信にも適用可能である。
　上述した一連の処理は、ハードウェアにより実行することもできるし、ソフトウェアにより実行することもできる。一連の処理をソフトウェアにより実行する場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、汎用のパーソナルコンピュータなどにインストールされる。
　インストールされるプログラムは、光ディスク（CD-ROM(Compact Disc-Read Only Memory)，DVD(Digital Versatile Disc)等）や半導体メモリなどよりなるリムーバブルメディア１０１１に記録して提供される。また、ローカルエリアネットワーク、インターネット、デジタル放送といった、有線または無線の伝送媒体を介して提供されるようにしてもよい。
　コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
　本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
　本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
・構成の組み合わせ例
　本技術は、以下のような構成をとることもできる。
（１）
　マスタとなる外部の通信装置との間でI2C通信を行う通信部と、
　データに続く応答信号の送信完了後のクロック信号のLow期間に対して設定された第１の時間的制約とHigh期間に対して設定された第２の時間的制約とのうちの少なくともいずれかに基づいて、前記外部の通信装置が生成するコンディション部分の異常を検出する検出部と
　を備える通信装置。
（２）
　前記検出部は、前記応答信号の送信完了後のクロック信号のLow期間が前記第１の時間的制約として設定された期間より短い場合、または、長い場合に、異常を検出する
　前記（１）に記載の通信装置。
（３）
　前記検出部は、前記応答信号の送信完了後のクロック信号のHigh期間が前記第１の時間的制約として設定された期間より短い場合、または、長い場合に、異常を検出する
　前記（１）または（２）に記載の通信装置。
（４）
　前記第２の時間的制約は、Repeated Start Conditionのセットアップ期間とStart Conditionのホールド期間とを足した期間以上の期間である
　前記（３）に記載の通信装置。
（５）
　前記第２の時間的制約は、Stop Conditionのセットアップ期間と、Stop ConditionとStart Conditionの間のバス・フリー期間とを足した期間以上の期間である
　前記（３）に記載の通信装置。
（６）
　前記検出部は、前記コンディション部分の異常を検出した場合、異常を検出したことを示すエラー情報を所定の信号線を介して前記外部の通信装置に対して送信する
　前記（１）乃至（５）のいずれかに記載の通信装置。
（７）
　フレーム単位の出力データの伝送に用いられる所定のフォーマットのフレームデータを生成し、生成した前記フレームデータを、I2C通信のIFとは異なる通信IFを用いて前記外部の通信装置に対して送信する他の通信部をさらに備え、
　前記検出部は、前記コンディション部分の異常を検出した場合、異常を検出したことを示すエラー情報を含む前記フレームデータを前記外部の通信装置に対して送信させる
　前記（１）乃至（５）のいずれかに記載の通信装置。
（８）
　前記出力データとしてのセンサデータを出力するセンサ部をさらに備える
　前記（７）に記載の通信装置。
（９）
　前記検出部は、前記外部の通信装置から送信されてきたパラメータに基づいて、前記第１の時間的制約と前記第２の時間的制約とのうちの少なくともいずれかの期間を設定する
　前記（１）乃至（８）のいずれかに記載の通信装置。
（１０）
　通信装置が、
　マスタとなる外部の通信装置との間でI2C通信を行い、
　データに続く応答信号の送信完了後のクロック信号のLow期間に対して設定された第１の時間的制約とHigh期間に対して設定された第２の時間的制約とのうちの少なくともいずれかに基づいて、前記外部の通信装置が生成するコンディション部分の異常を検出する
　通信方法。
（１１）
　コンピュータに、
　マスタとなる外部の通信装置との間でI2C通信を行い、
　データに続く応答信号の送信完了後のクロック信号のLow期間に対して設定された第１の時間的制約とHigh期間に対して設定された第２の時間的制約とのうちの少なくともいずれかに基づいて、前記外部の通信装置が生成するコンディション部分の異常を検出する
　処理を実行させるプログラム。
（１２）
　スレーブとなる外部の通信装置との間でI2C通信を行う通信部と、
　前記通信部が生成するコンディション部分に対する異常の検出に前記外部の装置において用いられる、データに続く応答信号の送信完了後のクロック信号のLow期間に対する第１の時間的制約とHigh期間に対する第２の時間的制約とのうちの少なくともいずれかの期間を示すパラメータを、前記I2C通信を用いて前記外部の装置に対して送信する制御部と
　を備える通信装置。
（１３）
　前記制御部は、前記コンディション部分の異常を検出したことを示すエラー情報が所定の信号線を介して前記外部の通信装置から送信されてきた場合、エラー処理を実行する
　前記（１２）に記載の通信装置。
（１４）
　I2C通信のIFとは異なる通信IFを用いて前記外部の通信装置から送信される、フレーム単位の出力データの伝送に用いられる所定のフォーマットのフレームデータを受信する他の通信部をさらに備え、
　前記制御部は、前記コンディション部分の異常を検出したことを示すエラー情報を含む前記フレームデータが前記外部の通信装置から送信されてきた場合、エラー処理を実行する
　前記（１２）に記載の通信装置。
（１５）
　通信装置が、
　スレーブとなる外部の通信装置との間でI2C通信を行い、
　通信部が生成するコンディション部分に対する異常の検出に前記外部の装置において用いられる、データに続く応答信号の送信完了後のクロック信号のLow期間に対する第１の時間的制約とHigh期間に対する第２の時間的制約とのうちの少なくともいずれかの期間を示すパラメータを、前記I2C通信を用いて前記外部の装置に対して送信する
　通信方法。
（１６）
　コンピュータに、
　スレーブとなる外部の通信装置との間でI2C通信を行い、
　通信部が生成するコンディション部分に対する異常の検出に前記外部の装置において用いられる、データに続く応答信号の送信完了後のクロック信号のLow期間に対する第１の時間的制約とHigh期間に対する第２の時間的制約とのうちの少なくともいずれかの期間を示すパラメータを、前記I2C通信を用いて前記外部の装置に対して送信する
　処理を実行させるプログラム。
　１　イメージセンサ，　２　Hostプロセッサ，　１１　上位層データ処理部，　１２　レジスタ通信IF部，　１３　画像データ処理部，　１４　高速通信IF部，　１５　センサ部，　２１　レジスタ通信IF部，　２２　高速通信IF部，　２３　CPU，　５１　CIS内通信制御部，　５２　レジスタ，　５３　通信エラー検出部，　６１　I2Cエラー検出部，　６２　SPIエラー検出部

Claims (16)

  1. 　マスタとなる外部の通信装置との間でI2C通信を行う通信部と、
    　データに続く応答信号の送信完了後のクロック信号のLow期間に対して設定された第１の時間的制約とHigh期間に対して設定された第２の時間的制約とのうちの少なくともいずれかに基づいて、前記外部の通信装置が生成するコンディション部分の異常を検出する検出部と
    　を備える通信装置。
  2. 　前記検出部は、前記応答信号の送信完了後のクロック信号のLow期間が前記第１の時間的制約として設定された期間より短い場合、または、長い場合に、異常を検出する
    　請求項１に記載の通信装置。
  3. 　前記検出部は、前記応答信号の送信完了後のクロック信号のHigh期間が前記第２の時間的制約として設定された期間より短い場合、または、長い場合に、異常を検出する
    　請求項１に記載の通信装置。
  4. 　前記第２の時間的制約は、Repeated Start Conditionのセットアップ期間とStart Conditionのホールド期間とを足した期間以上の期間である
    　請求項３に記載の通信装置。
  5. 　前記第２の時間的制約は、Stop Conditionのセットアップ期間と、Stop ConditionとStart Conditionの間のバス・フリー期間とを足した期間以上の期間である
    　請求項３に記載の通信装置。
  6. 　前記検出部は、前記コンディション部分の異常を検出した場合、異常を検出したことを示すエラー情報を所定の信号線を介して前記外部の通信装置に対して送信する
    　請求項１に記載の通信装置。
  7. 　フレーム単位の出力データの伝送に用いられる所定のフォーマットのフレームデータを生成し、生成した前記フレームデータを、I2C通信のIFとは異なる通信IFを用いて前記外部の通信装置に対して送信する他の通信部をさらに備え、
    　前記検出部は、前記コンディション部分の異常を検出した場合、異常を検出したことを示すエラー情報を含む前記フレームデータを前記外部の通信装置に対して送信させる
    　請求項１に記載の通信装置。
  8. 　前記出力データとしてのセンサデータを出力するセンサ部をさらに備える
    　請求項７に記載の通信装置。
  9. 　前記検出部は、前記外部の通信装置から送信されてきたパラメータに基づいて、前記第１の時間的制約と前記第２の時間的制約とのうちの少なくともいずれかの期間を設定する
    　請求項１に記載の通信装置。
  10. 　通信装置が、
    　マスタとなる外部の通信装置との間でI2C通信を行い、
    　データに続く応答信号の送信完了後のクロック信号のLow期間に対して設定された第１の時間的制約とHigh期間に対して設定された第２の時間的制約とのうちの少なくともいずれかに基づいて、前記外部の通信装置が生成するコンディション部分の異常を検出する
    　通信方法。
  11. 　コンピュータに、
    　マスタとなる外部の通信装置との間でI2C通信を行い、
    　データに続く応答信号の送信完了後のクロック信号のLow期間に対して設定された第１の時間的制約とHigh期間に対して設定された第２の時間的制約とのうちの少なくともいずれかに基づいて、前記外部の通信装置が生成するコンディション部分の異常を検出する
    　処理を実行させるプログラム。
  12. 　スレーブとなる外部の通信装置との間でI2C通信を行う通信部と、
    　前記通信部が生成するコンディション部分に対する異常の検出に前記外部の装置において用いられる、データに続く応答信号の送信完了後のクロック信号のLow期間に対する第１の時間的制約とHigh期間に対する第２の時間的制約とのうちの少なくともいずれかの期間を示すパラメータを、前記I2C通信を用いて前記外部の装置に対して送信する制御部と
    　を備える通信装置。
  13. 　前記制御部は、前記コンディション部分の異常を検出したことを示すエラー情報が所定の信号線を介して前記外部の通信装置から送信されてきた場合、エラー処理を実行する
    　請求項１２に記載の通信装置。
  14. 　I2C通信のIFとは異なる通信IFを用いて前記外部の通信装置から送信される、フレーム単位の出力データの伝送に用いられる所定のフォーマットのフレームデータを受信する他の通信部をさらに備え、
    　前記制御部は、前記コンディション部分の異常を検出したことを示すエラー情報を含む前記フレームデータが前記外部の通信装置から送信されてきた場合、エラー処理を実行する
    　請求項１２に記載の通信装置。
  15. 　通信装置が、
    　スレーブとなる外部の通信装置との間でI2C通信を行い、
    　通信部が生成するコンディション部分に対する異常の検出に前記外部の装置において用いられる、データに続く応答信号の送信完了後のクロック信号のLow期間に対する第１の時間的制約とHigh期間に対する第２の時間的制約とのうちの少なくともいずれかの期間を示すパラメータを、前記I2C通信を用いて前記外部の装置に対して送信する
    　通信方法。
  16. 　コンピュータに、
    　スレーブとなる外部の通信装置との間でI2C通信を行い、
    　通信部が生成するコンディション部分に対する異常の検出に前記外部の装置において用いられる、データに続く応答信号の送信完了後のクロック信号のLow期間に対する第１の時間的制約とHigh期間に対する第２の時間的制約とのうちの少なくともいずれかの期間を示すパラメータを、前記I2C通信を用いて前記外部の装置に対して送信する
    　処理を実行させるプログラム。
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