WO2024042863A1 - 撮像装置 - Google Patents

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Sony Semiconductor Solutions Corp
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    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response

Definitions

  • the present technology relates to an imaging device. Specifically, the present technology relates to an imaging device that can prevent black level output due to incidence of high-intensity light.
  • a capacitive load readout method is known in which a capacitor is used as the load of a source follower when reading signals from a pixel.
  • a capacitive load readout method for example, an imaging device has been proposed in which a reset unit resets the voltage of the output line, and then a constant current source causes a constant current to flow through the output line, and the source of the amplification transistor is connected to the output line. (For example, see Patent Document 1).
  • This technology was created in view of this situation, and its purpose is to make it possible to prevent black level output due to the incidence of high-intensity light.
  • the signal line has a potential that changes based on the electric charge accumulated in accordance with the current that flows when reading signals from the pixel.
  • a signal line reset transistor that resets the potential of the signal line;
  • a signal line reset level generation section that generates a reset level of the potential of the signal line;
  • a signal line clip transistor that clips the potential of the signal line;
  • the imaging apparatus includes a signal line clipping voltage setting section that sets a signal line clipping voltage used to generate a clipping level of the potential of the signal line. This brings about the effect that the potential of the signal line is clipped regardless of the amount of incident light.
  • the potential of the signal line may be a potential of a parasitic capacitance of the signal line. This brings about the effect that capacitive load reading can be performed without adding a capacitive element to the signal line.
  • the pixel includes a photodiode, a transfer transistor that transfers the charge accumulated in the photodiode to the floating diffusion, a reset transistor that resets the floating diffusion, and a potential of the floating diffusion.
  • the device may include an amplification transistor that outputs a corresponding signal, and a selection transistor connected between the amplification transistor and the signal line. This brings about the effect that a source follower is formed between the pixel and the pixel when a signal is read from the pixel.
  • the signal line reset level generation section may include a diode-connected transistor. This brings about the effect that the potential of the signal line is raised in accordance with the forward voltage of the diode-connected transistor when the signal line is reset.
  • the device may further include a driver that drives the signal line reset transistor. This brings about the effect that the signal line reset transistor is turned on/off.
  • a signal line clip selection transistor may be further provided connected between the signal line and the signal line clip transistor. This brings about the effect of controlling the application of the clip level to the signal line.
  • a first chip in which the pixel, the signal line clip transistor, and the signal line clip selection transistor are formed, and the first chip are stacked, and the signal line reset transistor and the signal line reset transistor are stacked.
  • the second chip may include a level generation section and a second chip in which the signal line clip voltage setting section is formed.
  • the gate length and gate width of the signal line clip transistor are equal to the gate length and gate width of the amplification transistor of the pixel
  • the gate length and gate width of the signal line clip selection transistor are equal to the gate length and gate width of the signal line clip selection transistor. It may be equal to the gate length and gate width of the selection transistor of the pixel. This brings about the effect that the characteristics of the signal line clip transistor and the characteristics of the pixel amplification transistor become equal, and the characteristics of the signal line clip selection transistor and the characteristics of the pixel selection transistor become equal.
  • the signal line may be simultaneously driven by the signal line clip selection transistor and the amplification transistor of the pixel. This brings about the effect of increasing the driving force of the signal line.
  • the device may further include a comparator that compares the potential of the signal line and the ramp signal. This brings about the effect that the signal read from the pixel can be detected based on the potential of the signal line.
  • a comparator may be further provided to compare the potentials of the signal lines provided in different columns. This brings about the effect that the edge of the object is detected based on the capacitive load readout.
  • a first DC cut capacitor connected to a first input terminal of the comparator, a second DC cut capacitor connected to a second input terminal of the comparator, and a first DC cut capacitor connected to a second input terminal of the comparator, and a first
  • the apparatus may further include an auto-zero control section that controls charges accumulated in the first DC cut capacitor and the second DC cut capacitor, respectively, so that the input and the second input are balanced. This brings about the effect that fixed pattern noise is reduced.
  • the signal line clip selection transistor may be turned off after the auto-zero period. This brings about the effect that when the signal line is clipped, the non-inverting input and the inverting input of the comparator are adjusted to be balanced.
  • the signal line clipping voltage may be lower than the reset level of the pixel. This brings about the effect that the reset level of the pixel can be read.
  • the device may further include a constant current transistor that is electrically connectable to the signal line and that flows a constant current based on a source follower formed between the pixel and the pixel. This brings about the effect that constant current reading is possible when capacitive load reading is not performed.
  • the constant current transistor is turned on in constant current readout using the constant current transistor, and the constant current transistor is turned off in capacitive load readout using the signal line reset level generation section. It's okay. This brings about the effect that capacitive load readout and constant current readout can be switched.
  • the signal line clip voltage setting section may generate a plurality of clip levels. This brings about the effect that the clip level of the signal line is adjusted.
  • the signal line clipping voltage setting section may include a resistance ladder circuit and a first selector that switches the divided voltage generated by the resistance ladder circuit. This brings about the effect of switching the clip level of the signal line.
  • the signal line reset level generation section may include a second selector that switches the divided voltage generated by the resistance ladder circuit. This brings about the effect that the reset level and clip level of the signal line can be switched separately.
  • the pixel array section includes a pixel array section in which the pixels are arranged in a matrix in a row direction and a column direction, the signal line is provided for each column, and the signal line reset transistor and the signal line clip are provided.
  • a transistor may be provided in each of the signal lines. This brings about the effect that the potential of the signal line is reset and clipped for each signal line.
  • FIG. 1 is a block diagram illustrating a configuration example of a camera to which the imaging device according to the first embodiment is applied.
  • 1 is a block diagram showing a configuration example of a solid-state imaging device according to a first embodiment.
  • FIG. FIG. 2 is a block diagram showing an example of a circuit configuration of a pixel provided in the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a configuration example of a pixel array section provided in the solid-state imaging device according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing a modification of the pixel array section provided in the solid-state imaging device according to the first embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of a signal readout circuit for one column according to the first embodiment.
  • FIG. 3 is a diagram showing a first example of waveforms of various parts during signal readout of the imaging device according to the first embodiment.
  • FIG. 7 is a diagram illustrating a second example of waveforms of various parts during signal readout of the imaging device according to the first embodiment.
  • FIG. 7 is a diagram showing a configuration example of a signal readout circuit for one column according to a second embodiment.
  • FIG. 7 is a diagram showing a configuration example of a signal readout circuit for three columns according to a third embodiment.
  • FIG. 12 is a diagram showing a configuration example of a signal readout circuit for one column according to a fourth embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of a signal readout circuit for one column according to the first embodiment.
  • FIG. 3 is a diagram showing a first example of waveforms of various parts during signal readout of the imaging device according
  • FIG. 12 is a diagram showing a configuration example of a signal readout circuit for one column according to a fifth embodiment.
  • FIG. 7 is a diagram showing an example of waveforms of various parts during signal readout according to the fifth embodiment.
  • FIG. 12 is a diagram showing a configuration example of a signal readout circuit for one column according to a sixth embodiment.
  • FIG. 9 is a diagram showing an example of waveforms of various parts during signal readout according to the sixth embodiment.
  • FIG. 12 is a diagram showing an example of the configuration of a signal readout circuit for one column according to a seventh embodiment.
  • FIG. 12 is a diagram showing a configuration example of a signal readout circuit for two columns according to an eighth embodiment.
  • FIG. 12 is a diagram showing an example of the configuration of a comparator applied to a signal readout circuit according to an eighth embodiment.
  • FIG. 12 is a diagram showing an example of waveforms of various parts during signal readout of the imaging device according to the eighth embodiment.
  • FIG. 12 is a diagram showing an example of waveforms of various parts during signal readout of an imaging device according to a comparative example of the eighth embodiment.
  • FIG. 12 is a diagram showing an example of the configuration of a signal readout circuit for one column according to a ninth embodiment.
  • 10 is a diagram showing an example of the configuration of a signal readout circuit for one column according to a tenth embodiment.
  • FIG. 12 is a perspective view showing a configuration example of an imaging device according to an eleventh embodiment.
  • FIG. 1 is a block diagram showing a schematic configuration example of a vehicle control system.
  • FIG. 3 is an explanatory diagram showing an example of an installation position of an imaging unit.
  • First embodiment (example in which a signal line clip transistor is connected via a signal line clip selection transistor electrically connected to a vertical signal line) 2.
  • Second embodiment an example in which a signal line clipping transistor and a signal line clipping selection transistor are provided in an upper layer chip in which pixels are provided, and a signal line clipping voltage setting section is provided in a lower layer chip) 3.
  • Third embodiment (example in which a driver that drives a signal line clip selection transistor and a driver that drives a signal line reset transistor are provided) 4.
  • Fourth embodiment (example in which a constant current transistor is connected in parallel to a series circuit of a signal line reset transistor and a diode-connected transistor) 5.
  • Fifth embodiment (example in which clipping the potential of a signal line and selecting a selected signal line are performed using a signal line clipping transistor) 6.
  • Sixth embodiment (example where an amplification transistor of an OB (Optical Black) pixel is used as a signal line clipping transistor and a selection transistor of an OB pixel is used as a signal line clipping selection transistor) 7.
  • Seventh embodiment (example where a resistance ladder circuit is used to set the clip level of a signal line and also to set the reset level of a signal line) 8.
  • FIG. 1 is a block diagram showing a configuration example of a camera to which an imaging device according to a first embodiment is applied.
  • a camera 100 includes an optical system 101, a solid-state imaging device 102, an imaging control section 103, an image processing section 104, a storage section 105, a display section 106, and an operation section 107.
  • the imaging control section 103, the image processing section 104, the storage section 105, the display section 106, and the operation section 107 are connected to each other via a bus 108.
  • the camera 100 may be used alone, or may be incorporated into a mobile terminal such as a smartphone, or may be incorporated into an authentication device or a monitoring device.
  • the optical system 101 makes light from a subject enter the solid-state imaging device 102 and forms an image of the subject on the light-receiving surface of the solid-state imaging device 102.
  • the optical system 101 can include, for example, a focus lens, a zoom lens, an aperture, and the like.
  • Optical system 101 may include multiple lenses such as a wide-angle lens, a standard lens, and a telephoto lens.
  • the solid-state imaging device 102 converts light from a subject into an electrical signal for each pixel, digitizes the electrical signal, and outputs the digital signal.
  • the solid-state imaging device 102 may be, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor or a CCD (Charge Coupled Device).
  • CMOS Complementary Metal Oxide Semiconductor
  • CCD Charge Coupled Device
  • the imaging control unit 103 controls imaging by the solid-state imaging device 102 based on commands from the operation unit 107. At this time, the imaging control unit 103 can control the exposure time, exposure amount, imaging timing, etc. of the solid-state imaging device 102.
  • the image processing unit 104 performs image processing based on the output from the solid-state imaging device 102.
  • Image processing includes, for example, gamma correction, white balance processing, sharpness processing, and gradation conversion processing.
  • the image processing unit 104 may include a processor that executes processing based on software.
  • the storage unit 105 stores captured images captured by the solid-state imaging device 102, and stores imaging parameters of the solid-state imaging device 102. Furthermore, the storage unit 105 can store a program for operating the camera 100 based on software.
  • the storage unit 105 may include a ROM (Read Only Memory), a RAM (Random Access Memory), and a memory card.
  • the display unit 106 displays captured images and various information that supports imaging operations.
  • the display unit 106 may be a liquid crystal display or an organic EL (Electro Luminescence) display.
  • the operation unit 107 provides a user interface for operating the camera 100.
  • the operation unit 107 may include, for example, buttons, dials, and switches provided on the camera 100.
  • the operation unit 107 may be configured with a touch panel together with the display unit 106.
  • FIG. 2 is a block diagram showing a configuration example of the solid-state imaging device according to the first embodiment.
  • the solid-state imaging device 102 includes a pixel array section 111, a vertical scanning circuit 112, a column readout circuit 113, a column signal processing section 114, a horizontal scanning circuit 115, a control circuit 116, and a signal line clip level setting circuit 117.
  • the pixel array section 111 includes a plurality of pixels 120.
  • the pixels 120 are arranged in a matrix along the row direction (also referred to as the horizontal direction) and the column direction (also referred to as the vertical direction).
  • Each pixel 120 can form a source follower with the column readout circuit 113 during signal readout.
  • Each pixel 120 is connected to a horizontal drive line 131 for each row and to a vertical signal line 132 for each column.
  • the horizontal drive line 131 drives each pixel 120 row by row when reading signals from each pixel 120.
  • the vertical signal line 132 transmits to the column signal processing unit 114 for each column a potential based on accumulated charges according to a current flowing when reading a signal from the pixel 120. Note that the vertical signal line 132 is an example of a signal line described in the claims.
  • the vertical scanning circuit 112 scans the pixels 120 to be read in the column direction.
  • the vertical scanning circuit 112 may be configured using vertical registers.
  • the column readout circuit 113 can form a source follower with each pixel 120 when reading signals from each pixel 120. At this time, the column readout circuit 113 can change the potential of the vertical signal line 132 based on the charge held in the pixel 120. Column readout circuit 113 can support capacitive load readout. The column readout circuit 113 may also support constant current readout. Further, the column read circuit 113 sets the potential of the vertical signal line 132 to the clip level during P-phase VSL settling for capacitive load read. This clip level can be set to a potential higher than the potential of the vertical signal line 132 when reading a signal from the pixel 120 when charge overflows from the photodiode to the floating diffusion. Further, the column readout circuit 113 may set the potential of the vertical signal line 132 to the clip level even during P-phase VSL settling of constant current readout.
  • the column signal processing unit 114 processes signals transmitted from each pixel 120 in the column direction. For example, the column signal processing unit 114 can perform correlated double sampling (CDS) processing based on signals transmitted from each pixel 120 in the column direction. Further, the column signal processing unit 114 can perform AD (Analog to Digital) conversion processing based on the signals transmitted in the column direction from each pixel 120, and output the image pickup signal Gout.
  • CDS correlated double sampling
  • AD Analog to Digital
  • the horizontal scanning circuit 115 scans the pixels 120 to be read in the row direction.
  • the horizontal scanning circuit 115 may be configured using a horizontal register.
  • the control circuit 116 controls the vertical scanning circuit 112, the column readout circuit 113, the column signal processing section 114, and the horizontal scanning circuit 115.
  • the control circuit 116 can control the scan timing in the column direction, the scan timing in the row direction, the operation timing of the column readout circuit 113, and the processing timing of the column signal processing section 114.
  • the signal line clip level setting circuit 117 sets the signal line clip voltage Vb used to generate the clip level of the potential of the vertical signal line 132.
  • the signal line clipping voltage Vb is supplied to the column readout circuit 113 and used to generate a clip level of the potential of the vertical signal line 132.
  • the signal line clip level setting circuit 117 may be used to generate a reset level of the potential of the vertical signal line 132.
  • FIG. 3 is a block diagram showing an example of a circuit configuration of a pixel provided in the solid-state imaging device according to the first embodiment.
  • a pixel 120 includes a photodiode 121, a transfer transistor 122, a reset transistor 123, an amplification transistor 124, a selection transistor 125, and a floating diffusion 126.
  • MOS Metal Oxide Semiconductor
  • the amplification transistor 124 and the selection transistor 125 are connected in series.
  • a cathode of the photodiode 121 is connected to a floating diffusion 126 via a transfer transistor 122.
  • the floating diffusion 126 is connected to the power supply Vdd via the reset transistor 123.
  • the power supply Vdd is connected to the vertical signal line 132 via a series circuit of an amplification transistor 124 and a selection transistor 125.
  • the gate of amplification transistor 124 is connected to floating diffusion 126 .
  • a transfer signal ⁇ TG is applied to the gate of the transfer transistor 122.
  • a pixel reset signal ⁇ PRT is applied to the gate of the reset transistor 123.
  • a selection signal ⁇ SEL is applied to the gate of the selection transistor 125.
  • the transfer signal ⁇ TG, pixel reset signal ⁇ PRT, and selection signal ⁇ SEL can be transmitted to each pixel 120 via the horizontal drive line 131 in FIG.
  • the transfer transistor 122 When the transfer transistor 122 is turned on, the charges accumulated in the photodiode 121 are transferred to the floating diffusion 126. Then, when the selection transistor 125 is turned on, the source potential of the amplification transistor 124 changes according to the potential of the floating diffusion 126. The source potential of the amplification transistor 124 is applied to the vertical signal line 132 via the selection transistor 125 and transmitted via the vertical signal line 132. Further, when the reset transistor 123 is turned on, the charges accumulated in the floating diffusion 126 are discharged.
  • FIG. 4 is a cross-sectional view showing an example of the configuration of a pixel array section provided in the solid-state imaging device according to the first embodiment. Note that FIG. 4 shows an example of a front-illuminated solid-state imaging device. Further, FIG. 4 shows a configuration example for three pixels.
  • a photodiode 232 is formed on a semiconductor substrate 231 for each pixel 120.
  • the material of the semiconductor substrate 231 may be Si, InGaAs, or InP.
  • a gate electrode 214 and a wiring layer 210 are formed on the semiconductor substrate 231.
  • Gate electrode 214 is formed on semiconductor substrate 231 with gate insulating film 213 interposed therebetween.
  • a sidewall 215 is formed on the sidewall of the gate electrode 214 .
  • the material of the gate electrode 214 for example, polycrystalline silicon into which impurities are introduced can be used.
  • the material of the gate insulating film 213, for example, a silicon oxide film can be used.
  • the gate electrode 214 can be used for a pixel transistor.
  • the pixel transistors include the transfer transistor 122, reset transistor 123, amplification transistor 124, and selection transistor 125 in FIG.
  • a wiring 216 is formed on the gate electrode 214.
  • FIG. 4 shows an example of three-layer wiring.
  • the wiring 216 is provided with an opening OP1 that allows light to enter the photodiode 232.
  • Gate electrode 214 and wiring 216 are insulated via insulating layer 217.
  • insulating layer 217 For example, a silicon oxide film can be used as the insulating layer 217.
  • metal such as Al or Cu can be used as the material of the wiring 216.
  • a color filter 218 is formed on the wiring layer 210 for each pixel 120.
  • a microlens 219 is formed on the color filter 218 for each pixel 120.
  • transparent resin such as acrylic or polycarbonate can be used.
  • a pigment may be added to the color filter 218 for coloring.
  • the color filter 218 can have a Bayer array, for example.
  • FIG. 5 is a cross-sectional view showing a modification of the pixel array section provided in the solid-state imaging device according to the first embodiment. Note that FIG. 5 shows an example of a back-illuminated solid-state imaging device. Further, FIG. 5 shows a configuration example for three pixels.
  • a photodiode 222 is formed in a semiconductor layer 221 for each pixel 120.
  • the material of the semiconductor layer 221 may be Si, InGaAs, or InP.
  • the semiconductor layer 221 can be formed, for example, by thinning a semiconductor substrate on which the photodiode 222 is formed from the back side.
  • a gate electrode 224 and a wiring layer 220 are formed on the semiconductor layer 221.
  • Gate electrode 224 is formed on semiconductor layer 221 with gate insulating film 223 interposed therebetween.
  • a sidewall 225 is formed on the sidewall of the gate electrode 224 .
  • the gate electrode 224 can be used for a pixel transistor.
  • the pixel transistors include the transfer transistor 122, reset transistor 123, amplification transistor 124, and selection transistor 125 in FIG.
  • a wiring 226 is formed on the gate electrode 224.
  • FIG. 5 shows an example of three-layer wiring. Gate electrode 224 and wiring 226 are insulated via insulating layer 227.
  • the semiconductor layer 221 is supported on a support substrate 230 with an insulating layer 227 interposed therebetween.
  • the support substrate 230 may be a glass substrate, a Si substrate, or a sapphire substrate.
  • a color filter 228 is formed for each pixel 120 on the back side of the semiconductor layer 221.
  • a microlens 229 is formed on the color filter 228 for each pixel 120.
  • the color filter 228 can have a Bayer array, for example.
  • FIG. 6 is a diagram showing a configuration example of a signal readout circuit for one column according to the first embodiment.
  • an amplification transistor 124 is connected to a vertical signal line 132 via a selection transistor 125. Further, a capacitor 133 is added to the vertical signal line 132. This capacitance 133 may be a parasitic capacitance of the vertical signal line 132 or a capacitive element connected to the vertical signal line 132.
  • a signal line reset transistor 141 is electrically connected to the vertical signal line 132.
  • the signal line reset transistor 141 can reset the potential VSL of the vertical signal line 132.
  • a MOS transistor can be used as the signal line reset transistor 141.
  • a signal line reset signal ⁇ RT is applied to the gate of the signal line reset transistor 141.
  • a diode-connected transistor 142 is connected in series to the signal line reset transistor 141.
  • a MOS transistor can be used as the diode-connected transistor 142.
  • the gate of diode-connected transistor 142 is connected to the drain of diode-connected transistor 142.
  • the source of diode-connected transistor 142 is grounded.
  • the source of diode-connected transistor 142 may be connected to a potential higher than ground potential.
  • the diode-connected transistor 142 can generate a voltage higher than 0V (for example, 0.5V), and can set the potential VSL of the vertical signal line 132 to a potential higher than 0V via the signal line reset transistor 141.
  • the diode-connected transistor 142 is an example of a signal line reset level generation section described in the claims.
  • a signal line clip transistor 146 is electrically connected to the vertical signal line 132.
  • the signal line clipping transistor 146 clips the potential VSL of the vertical signal line 132.
  • a MOS transistor can be used as the signal line clip transistor 146.
  • a signal line clipping voltage Vb is applied to the gate of the signal line clipping transistor 146.
  • Signal line clip transistor 146 can generate clip level Vcp based on signal line clip voltage Vb.
  • the signal line clipping voltage Vb can be lower than the reset level of the pixel 120.
  • a signal line clip selection transistor 147 is connected between the signal line clip transistor 146 and the vertical signal line 132.
  • the signal line clip selection transistor 147 applies the clip level Vcp generated by the signal line clip transistor 146 to the vertical signal line 132.
  • a plurality of clip levels Vcp may be provided and switchable.
  • a MOS transistor can be used as the signal line clip selection transistor 147.
  • a signal line clip selection signal ⁇ SUN is applied to the gate of the signal line clip selection transistor 147.
  • the resistance ladder circuit 155 generates the signal line clip voltage Vb in stages.
  • the resistance ladder circuit 155 includes voltage dividing resistors 151 to 154. Voltage dividing resistors 151 to 154 are connected in series with each other.
  • the selector 150 switches the divided voltages generated by the voltage dividing resistors 151 to 154, and inputs the divided voltage to the gate of the signal line clipping transistor 146 as the signal line clipping voltage Vb.
  • the selector 150 and the resistance ladder circuit 155 are examples of a signal line clip voltage setting section described in the claims.
  • FIG. 6 shows an example in which the signal line clipping voltage Vb can be switched to three levels, the number is not necessarily limited to three levels, and may be, for example, two levels or four or more levels.
  • the vertical signal line 132 is connected to an inverting input of a comparator 143 via a DC cut capacitor 144. At this time, the potential VSL of the vertical signal line 132 is applied to the inverting input of the comparator 143 via the DC cut capacitor 144.
  • a reference signal RAP is input to a non-inverting input of the comparator 143 via a DC cut capacitor 145. Reference signal RAP is, for example, a ramp signal. Further, the auto-zero signal AZ is input to the comparator 143.
  • the auto-zero control unit 148 inputs the auto-zero signal AZ to the comparator 143.
  • the autozero signal AZ activates autozero operation during the autozero period.
  • the auto-zero control unit 148 can control the charge accumulated in each DC cut capacitor 144 and 145 so that the non-inverting input and the inverting input of the comparator 143 are balanced.
  • the potential VSL of the vertical signal line 132 is set to a potential higher than 0V. Then, after the signal line reset transistor 141 is turned off, the selection transistor 125 and the signal line clip selection transistor 147 are turned on. At this time, when high-intensity light such as sunlight enters the pixel 120, the potential VSL of the vertical signal line 132 is clipped to the clip level Vcp by the signal line clip transistor 146 during P-phase VSL settling of capacitive load readout. be done.
  • the potential can be set higher than the potential of the vertical signal line 132 when reading signals from the pixel 120.
  • the comparator 143 compares the potential VSL of the vertical signal line 132 with the reference signal RAP, and outputs the comparison result COP.
  • the potential VSL of the vertical signal line 132 is clipped to the clip level Vcp during P-phase VSL settling for capacitive load readout, so sunspot phenomena can be prevented.
  • the potential VSL of the vertical signal line 132 is such that the electric charge corresponding to the pixel current IPX flowing to the vertical signal line 132 via the selection transistor 125 is accumulated in the capacitor 133.
  • the potential VSL of the vertical signal line 132 changes based on the charge accumulated in the capacitor 133.
  • the comparator 143 compares the potential VSL of the vertical signal line 132 with the reference signal RAP, and outputs the comparison result COP.
  • FIG. 7 is a diagram showing a first example of waveforms of each part during signal readout of the imaging device according to the first embodiment. Note that this figure shows the waveforms of various parts during signal readout when high-intensity light such as sunlight is incident on the pixel 120.
  • pixel reset/VSL reset is performed in capacitive load readout of the imaging device (K11).
  • the pixel reset signal ⁇ PRT rises (t11)
  • the reset transistor 123 is turned on
  • the floating diffusion 126 is reset.
  • the reset level of the floating diffusion 126 can be set to the power supply potential Vdd.
  • the signal line reset signal ⁇ RT rises (t11)
  • the signal line reset transistor 141 is turned on, and the vertical signal line 132 is reset.
  • the reset level of the vertical signal line 132 is set to a potential higher than 0V (for example, 0.5V) by the forward voltage VR of the diode-connected transistor 142.
  • 0V for example, 0.5V
  • the rising timing of the pixel reset signal ⁇ PRT and the rising timing of the signal line reset signal ⁇ RT do not necessarily have to be simultaneous, and may be shifted from each other.
  • the fall timing of the signal line reset signal ⁇ RT does not need to be later than the fall timing of the pixel reset signal ⁇ PRT, and is not particularly limited as long as it is before the rise of the selection signal ⁇ SEL.
  • P-phase VSL settling is performed (K12).
  • the signal line reset signal ⁇ RT falls, the selection signal ⁇ SEL rises (t12), and the selection transistor 125 is turned on.
  • the output of the resistance ladder circuit 155 is selected so that the signal line clipping voltage Vb is lower than the reset level of the pixel 120, and is applied to the gate of the signal line clipping transistor 146.
  • the signal line clip selection signal ⁇ SUN rises (t12)
  • the signal line clip selection transistor 147 turns on
  • the auto-zero signal AZ rises (t12), activating the auto-zero operation of the comparator 143.
  • the signal line clip selection signal ⁇ SUN falls (t14).
  • the potential VSL of the vertical signal line 132 is clipped to the clip level Vcp, and the non-inverting input and the inverting input of the comparator 143 are adjusted so as to be balanced when the potential VSL of the vertical signal line 132 is clipped. .
  • P-phase AD is performed (K13).
  • the ramp signal is supplied to the comparator 143 as the reference signal RAP.
  • the potential VSL of the vertical signal line 132 according to the clip level Vcp is compared with the reference signal RAP, and the timing when the level of the reference signal RAP matches the potential VSL of the vertical signal line 132 is the comparison result COP. is output as
  • the clip level Vcp set to the vertical signal line 132 is AD converted based on a counting operation until the level of the reference signal RAP matches the potential VSL of the vertical signal line 132.
  • transfer/VSL reset is performed (K14).
  • the transfer signal ⁇ TG rises (t15)
  • the transfer transistor 122 is turned on, and the charges accumulated in the photodiode 121 are transferred to the floating diffusion 126.
  • the signal line reset signal ⁇ RT rises (t15)
  • the signal line reset transistor 141 is turned on, and the vertical signal line 132 is reset.
  • the reset level of the vertical signal line 132 is set to a potential higher than 0V (for example, 0.5V) by the forward voltage VR of the diode-connected transistor 142.
  • the rising timing of the transfer signal ⁇ TG and the rising timing of the signal line reset signal ⁇ RT do not necessarily have to be simultaneous, and may be shifted from each other. Further, the fall timing of the signal line reset signal ⁇ RT does not need to be later than the fall timing of the transfer signal ⁇ TG, and is not particularly limited as long as it is before the rise of the selection signal ⁇ SEL.
  • D-phase VSL settling is performed (K15).
  • the signal line reset signal ⁇ RT falls, the selection signal ⁇ SEL rises (t16), and the selection transistor 125 is turned on.
  • a pixel current IPX corresponding to the signal level of the floating diffusion 126 flows to the vertical signal line 132 via the selection transistor 125.
  • charges corresponding to the pixel current IPX are accumulated in the capacitor 133, and the potential VSL of the vertical signal line 132 is set based on the charges accumulated in the capacitor 133.
  • D-phase AD is performed (K16).
  • the selection signal ⁇ SEL falls (t17), and the ramp signal is supplied to the comparator 143 as the reference signal RAP (t17-t18).
  • the comparator 143 the potential VSL of the vertical signal line 132 according to the signal level is compared with the reference signal RAP, and the timing when the level of the reference signal RAP matches the potential VSL of the vertical signal line 132 is determined as the comparison result COP.
  • the signal level read from the pixel 120 is AD converted based on a counting operation until the level of the reference signal RAP matches the potential VSL of the vertical signal line 132.
  • FIG. 8 is a diagram showing a second example of waveforms of each part during signal readout of the imaging device according to the first embodiment. Note that the same figure shows waveforms of various parts during signal readout when normal light is incident on the pixel 120.
  • the signal readout operation when normal light is incident on the pixel 120 is similar to the signal readout operation when high-intensity light such as sunlight is incident on the pixel 120.
  • charges do not overflow from the photodiode 121 to the floating diffusion 126 during P-phase VSL settling (K12).
  • the selection transistor 125 is turned on, a pixel current IPX corresponding to the reset level of the floating diffusion 126 flows to the vertical signal line 132 via the selection transistor 125 based on the source follower operation of the amplification transistor 124.
  • the signal line clip transistor 146 is electrically connected via the signal line clip selection transistor 147 connected to the vertical signal line 132.
  • the potential VSL of the vertical signal line 132 can be clipped without depending on the amount of incident light, making it possible to prevent sunspot phenomena and speeding up P-phase VSL settling.
  • the signal line clipping transistor 146 is electrically connected via the signal line clipping selection transistor 147 connected to the vertical signal line 132.
  • a signal line clipping transistor 146 and a signal line clipping selection transistor 147 are provided on the upper layer chip in which the pixel 120 is provided, and a resistance ladder circuit 155 and a selector 150 are provided on the lower layer chip.
  • FIG. 9 is a diagram showing a configuration example of a signal readout circuit for one column according to the second embodiment.
  • this signal readout circuit is similar to the circuit configuration of the signal readout circuit in FIG. However, this signal readout circuit is formed on a stacked chip.
  • This stacked chip includes an upper layer chip 161 and a lower layer chip 162.
  • Upper layer chip 161 is stacked on lower layer chip 162.
  • a pixel 120, a vertical signal line 132, a signal line clip transistor 146, and a signal line clip selection transistor 147 are formed on the upper layer chip 161.
  • the gate length and gate width of the signal line clip transistor 146 can be made equal to the gate length and gate width of the amplification transistor 124 of the pixel 120.
  • the gate length and gate width of the signal line clip selection transistor 147 can be made equal to the gate length and gate width of the selection transistor 125 of the pixel 120.
  • a signal line reset transistor 141, a diode-connected transistor 142, a comparator 143, a resistance ladder circuit 155, and a selector 150 are formed in the lower chip 162. At this time, the vertical signal line 132 can be wired from the upper layer chip 161 to the lower layer chip 162.
  • the signal line clip transistor 146 and the signal line clip selection transistor 147 are formed in the upper layer chip 161 on which the pixel 120 is formed. This makes it possible to equalize the characteristic variations of the pixel transistors provided in the pixel 120 and the characteristic variations of the signal line clip transistor 146 and the signal line clip selection transistor 147.
  • the signal line clipping transistor 146 is electrically connected via the signal line clipping selection transistor 147 connected to the vertical signal line 132.
  • a driver for driving the signal line clip selection transistor 147 and a driver for driving the signal line reset transistor 141 are provided in the peripheral circuit of the pixel 120.
  • FIG. 10 is a diagram showing a configuration example of a signal readout circuit for three columns according to the third embodiment.
  • a signal line reset transistor 141 a diode-connected transistor 142, a comparator 143, a signal line clip transistor 146, and a signal line clip selection transistor 147 are provided for each column.
  • the driver 161 drives the signal line clip selection transistor 147.
  • the driver 162 drives the signal line reset transistor 141.
  • Drivers 161 and 162 are provided in the peripheral circuit of pixel 120.
  • the driver 161 is shared by a plurality of signal line clip selection transistors 147 having different columns.
  • the driver 162 is shared by a plurality of signal line reset transistors 141 having different columns.
  • the resistance ladder circuit 155 and the selector 150 are shared by a plurality of signal line clip transistors 146 having different columns.
  • the driver 161 is shared by a plurality of signal line clip selection transistors 147 in different columns, and the driver 162 is shared by a plurality of signal line reset transistors 141 in different columns. . This makes it possible to prevent the sunspot phenomenon during capacitive load reading while suppressing an increase in the area occupied by the drivers 161 and 162.
  • the clipping operation of the potential VSL of the vertical signal line 132 during P-phase VSL settling is applied to capacitive load reading.
  • FIG. 11 is a diagram showing a configuration example of a signal readout circuit for one column according to the fourth embodiment.
  • this signal readout circuit has a sample hold circuit 201 and a constant current transistor 301 added to the signal readout circuit of the first embodiment described above.
  • the other configuration of the signal readout circuit of the fourth embodiment is similar to the configuration of the signal readout circuit of the first embodiment described above.
  • the sample and hold circuit 201 samples and holds the bias voltage Vbs that operates the constant current transistor 301, and applies it to the gate of the constant current transistor 301.
  • Sample and hold circuit 201 includes a transistor 211 and a capacitor 212.
  • Transistor 211 may be a MOS transistor.
  • a sample and hold signal ⁇ SH is applied to the gate of the transistor 211.
  • Capacitor 212 is connected between the source of transistor 211 and ground potential.
  • Constant current transistor 301 is electrically connected to the vertical signal line 132.
  • Constant current transistor 301 may be a MOS transistor.
  • the bias voltage Vbs is set to 0V and the sample hold signal ⁇ SH is set to high level.
  • the constant current transistor 301 is turned off, and no current flows through the constant current transistor 301.
  • the operation of the signal readout circuit at this time is similar to that in FIG. 7 or 8.
  • the transistor 211 In constant current reading, the transistor 211 is turned on and the bias voltage Vbs is sampled and held. Then, the transistor 211 is turned off, and the bias voltage Vbs sampled and held by the sample and hold circuit 201 is applied to the gate of the constant current transistor 301. In this case, the constant current transistor 301 is turned on, and a constant current flows through the constant current transistor 301.
  • FIG. 12 is a diagram showing an example of waveforms of various parts during constant current readout of the signal readout circuit according to the fourth embodiment. Note that this figure shows the waveforms of various parts during signal readout when high-intensity light such as sunlight is incident on the pixel 120.
  • the transistor 211 in constant current readout, the transistor 211 is turned on and the bias voltage Vbs is sampled and held in order to prevent horizontal scanning noise during AD conversion. Then, the transistor 211 is turned off, and the bias voltage Vbs sampled and held by the sample and hold circuit 201 is applied to the gate of the constant current transistor 301.
  • pixel reset is performed (K21).
  • the pixel reset signal ⁇ PRT rises (t21)
  • the reset transistor 123 is turned on
  • the floating diffusion 126 is reset.
  • the selection signal ⁇ SEL rises (t21)
  • the selection transistor 125 is turned on.
  • the potential VSL of the vertical signal line 132 is set based on the source follower operation when the power supply potential Vdd is applied to the gate of the amplification transistor 124.
  • P-phase VSL settling is performed (K22).
  • the pixel reset signal ⁇ PRT falls (t22), and the reset transistor 123 is turned off.
  • the potential VSL of the vertical signal line 132 changes based on the source follower operation when the reset level of the floating diffusion 126 is applied to the gate of the amplification transistor 124.
  • a signal line clipping voltage Vb set to be lower than the reset level of the pixel 120 is applied to the gate of the signal line clipping transistor 146.
  • the signal line clip selection signal ⁇ SUN rises (t23), the signal line clip selection transistor 147 turns on, and the auto-zero signal AZ rises (t23), activating the auto-zero operation of the comparator 143.
  • the signal line clip selection signal ⁇ SUN falls (t24).
  • the potential VSL of the vertical signal line 132 is clipped to the clip level Vcp, and the non-inverting input and the inverting input of the comparator 143 are adjusted so as to be balanced when the potential VSL of the vertical signal line 132 is clipped. .
  • P-phase AD is performed (K23).
  • the ramp signal is supplied to the comparator 143 as the reference signal RAP.
  • the potential VSL of the vertical signal line 132 according to the clip level Vcp is compared with the reference signal RAP, and the timing when the level of the reference signal RAP matches the potential VSL of the vertical signal line 132 is the comparison result COP. is output as
  • the clip level Vcp set to the vertical signal line 132 is AD converted based on a counting operation until the level of the reference signal RAP matches the potential VSL of the vertical signal line 132.
  • transfer is performed (K24).
  • the transfer signal ⁇ TG rises (t25)
  • the transfer transistor 122 is turned on, and the charges accumulated in the photodiode 121 are transferred to the floating diffusion 126.
  • the potential VSL of the vertical signal line 132 is set based on the source follower operation when the cathode potential of the photodiode 121 is applied to the gate of the amplification transistor 124.
  • D-phase VSL settling is performed (K25).
  • the transfer signal ⁇ TG falls (t25) and the transfer transistor 122 is turned off.
  • the potential VSL of the vertical signal line 132 is set based on the source follower operation when the signal level of the floating diffusion 126 is applied to the gate of the amplification transistor 124.
  • P-phase AD is performed (K26).
  • the ramp signal is supplied to the comparator 143 as the reference signal RAP (t27-t28).
  • the potential VSL of the vertical signal line 132 according to the signal level is compared with the reference signal RAP, and the timing when the level of the reference signal RAP matches the potential VSL of the vertical signal line 132 is determined as the comparison result COP.
  • the signal level read from the pixel 120 is AD converted based on a counting operation until the level of the reference signal RAP matches the potential VSL of the vertical signal line 132.
  • the constant current transistor 301 is connected in parallel to the series circuit of the signal line reset transistor 141 and the diode-connected transistor 142, and the vertical signal line 132 is Clip the potential VSL. This makes it possible to switch between constant current readout and capacitive load readout while preventing the sunspot phenomenon.
  • the signal line clip transistor 146 is electrically connected via the signal line clip selection transistor 147 connected to the vertical signal line 132.
  • a signal line clipping transistor 146 performs clipping of the potential VSL of the vertical signal line 132 and selection of the vertical signal line 132.
  • FIG. 13 is a diagram showing a configuration example of a signal readout circuit for one column according to the fifth embodiment.
  • this signal readout circuit has the signal line clip selection transistor 147 removed from the signal readout circuit of the first embodiment described above.
  • the rest of the configuration of the signal readout circuit of the fifth embodiment is similar to the configuration of the signal readout circuit of the first embodiment described above.
  • the signal line clipping transistor 146 is directly connected to the vertical signal line 132. At this time, the signal line clipping transistor 146 clips the potential VSL of the vertical signal line 132 and selects the vertical signal line 132 instead of the signal line clipping selection transistor 147.
  • FIG. 14 is a diagram showing an example of waveforms of various parts during constant current readout of the signal readout circuit according to the fifth embodiment. Note that this figure shows the waveforms of various parts during signal readout when high-intensity light such as sunlight is incident on the pixel 120.
  • the operation when the signal line clip selection transistor 147 is not present is the same as the operation when the signal line clip selection transistor 147 is present.
  • the signal line clipping voltage Vb changes from voltage Vb1 to voltage Vb2 based on the switching operation of the selector 150, and is applied to the gate of the signal line clipping transistor 146 (t12).
  • the signal line clipping voltage Vb transitions from the voltage Vb2 to the voltage Vb1, and is applied to the gate of the signal line clipping transistor 146 (t14).
  • Voltage Vb1 is set so that signal line clip transistor 146 is turned off.
  • Voltage Vb2 is set so that potential VSL of vertical signal line 132 clipped via signal line clipping transistor 146 matches clip level Vcp.
  • clipping of the potential VSL of the vertical signal line 132 and selection of the vertical signal line 132 are performed by the signal line clipping transistor 146.
  • the signal line clip selection transistor 147 can be omitted, and the circuit configuration can be simplified.
  • the signal line clipping transistor 146 is electrically connected via the signal line clipping selection transistor 147 connected to the vertical signal line 132.
  • the amplification transistor of the OB pixel is used as the signal line clipping transistor 146, and the selection transistor of the OB pixel is used as the signal line clipping selection transistor 147.
  • FIG. 15 is a diagram showing a configuration example of a signal readout circuit for one column according to the sixth embodiment.
  • this signal readout circuit is provided with an OB pixel 400 in place of the signal line clipping transistor 146 and the signal line clipping selection transistor 147 of the above-described first embodiment.
  • the other configuration of the signal readout circuit of the fourth embodiment is similar to the configuration of the signal readout circuit of the first embodiment described above.
  • the OB pixel 400 includes a photodiode 421, a transfer transistor 422, a reset transistor 423, an amplification transistor 424, a selection transistor 425, and a floating diffusion 426.
  • Photodiode 421 is covered with a light shielding film.
  • the amplification transistor 424 and the selection transistor 425 are connected in series.
  • a cathode of the photodiode 421 is connected to a floating diffusion 426 via a transfer transistor 422.
  • the power supply Vdd is connected to the vertical signal line 132 via a series circuit of an amplification transistor 424 and a selection transistor 425.
  • the gate of amplification transistor 424 is connected to floating diffusion 426 .
  • a transfer signal ⁇ TGB is applied to the gate of the transfer transistor 422.
  • a pixel reset signal ⁇ PRTS is applied to the gate of the reset transistor 423.
  • a signal line clipping voltage Vb is applied to the drain of the reset transistor 423.
  • a selection signal ⁇ SELS is applied to the gate of the selection transistor 425.
  • the transfer signal ⁇ TGB, the pixel reset signal ⁇ PRTS, and the selection signal ⁇ SELS can be transmitted to the OB pixel 400 via the horizontal drive line 131 in FIG.
  • FIG. 16 is a diagram showing an example of waveforms of various parts during constant current readout of the signal readout circuit according to the sixth embodiment. Note that this figure shows the waveforms of various parts during signal readout when high-intensity light such as sunlight is incident on the pixel 120.
  • the amplification transistor 424 of the OB pixel 400 is used as the signal line clipping transistor 146, and the selection transistor 425 of the OB pixel 400 is used as the signal line clipping selection transistor 147.
  • the capacitive load read operation in this case is similar to the capacitive load read operation in FIG.
  • the amplification transistor 424 of the OB pixel 400 is used as the signal line clip transistor 146, the signal line clip voltage Vb is applied to the gate of the amplification transistor 424.
  • the pixel reset signal ⁇ PRTS is set to high level (t11-t18), and the reset transistor 423 is turned on.
  • the transfer signal ⁇ TGB is set to a low level (t11-t18), and the transfer transistor 422 is turned off.
  • the selection signal ⁇ SELS rises (t12), and the selection transistor 425 is turned on. Further, the output of the resistance ladder circuit 155 is selected so that the signal line clip voltage Vb is lower than the reset level of the pixel 120 and is applied to the gate of the amplification transistor 424. Further, the auto-zero signal AZ rises (t12), and the auto-zero operation of the comparator 143 is activated. Then, after the auto-zero signal AZ falls, the selection signal ⁇ SELS falls (t14).
  • the potential VSL of the vertical signal line 132 is clipped to the clip level Vcp, and the non-inverting input and the inverting input of the comparator 143 are adjusted so as to be balanced when the potential VSL of the vertical signal line 132 is clipped. .
  • the transfer transistor 422, reset transistor 423, amplification transistor 424, and selection transistor 425 of the OB pixel 400 are operated in the same manner as the transfer transistor 122, reset transistor 123, amplification transistor 124, and selection transistor 125 of the pixel 120. Further, the output of the resistance ladder circuit 155 is selected so that the signal line clip voltage Vb is supplied as the power supply Vdd, and is applied to the drain of the reset transistor 423. At this time, the OB pixel 400 is shielded from light and no light enters it, so there is no need to clip the vertical signal line 132 during P-phase VLS settling.
  • the amplification transistor 424 of the OB pixel 400 is used as the signal line clipping transistor 146, and the selection transistor 425 of the OB pixel 400 is used as the signal line clipping selection transistor 147.
  • the diode-connected transistor 142 in order to set the reset level of the vertical signal line 132, is connected via the signal line reset transistor 141 electrically connected to the vertical signal line 132.
  • the resistance ladder circuit 155 is used to set the clip level Vcp of the vertical signal line 132 and also to set the reset level of the vertical signal line 132.
  • FIG. 17 is a diagram showing a configuration example of a signal readout circuit for one column according to the seventh embodiment.
  • this signal readout circuit is provided with a selector 500 in place of the diode-connected transistor 142 of the first embodiment described above.
  • the other configuration of the signal readout circuit of the seventh embodiment is similar to the configuration of the signal readout circuit of the first embodiment described above.
  • the selector 500 switches the divided voltages generated by the voltage dividing resistors 151 to 154 and applies the divided voltage to the source of the signal line reset transistor 141 as a reset voltage VRT.
  • Reset voltage VRT can be set to a voltage greater than 0V. Switching of selector 500 can be controlled separately from switching of selector 150.
  • the resistance ladder circuit 155 is used to set the clip level Vcp of the vertical signal line 132, and is also used to set the reset voltage VRT of the vertical signal line 132. This makes it possible to switch the reset voltage VRT of the vertical signal line 132 while suppressing an increase in circuit scale.
  • the signal read from the pixel 120 is detected based on the potential VSL of the vertical signal line 132 while clipping the potential VSL of the vertical signal line 132 during P-phase VSL settling.
  • edge detection is performed based on the comparison result of the potential of the vertical signal line based on load capacitance read from different columns.
  • FIG. 18 is a diagram showing a configuration example of a signal readout circuit for two columns according to the eighth embodiment.
  • this signal readout circuit includes a plurality of vertical signal lines 132-1 and 132-2, and comparators 143-1 and 143-2 in place of the comparator 143 of the first embodiment described above. Be prepared.
  • the other configuration of the signal readout circuit of the eighth embodiment is similar to the configuration of the signal readout circuit of the first embodiment described above, and although not shown, the signal line clip transistor 146 and A signal line clip selection transistor 147 may be included.
  • Pixels 120-1 and 120-2 are connected to each vertical signal line 132-1 and 132-2, respectively, and vertical signal lines 132-1 and 132-2 are connected to each comparator 143-1 and 143-2. 2 are connected together.
  • Each pixel 120-1 and 120-2 can be configured similarly to pixel 120 in FIG. 6.
  • Each pixel 120-1 and 120-2 is connected to vertical signal lines 132-1 and 132-2, respectively.
  • a diode-connected transistor 142 is connected to each vertical signal line 132-1 and 132-2 via a signal line reset transistor 141.
  • Each comparator 143-1 and 143-2 detects a difference between comparator inputs DVSL1 and DVSL2. At this time, the potentials VLS1 and VLS2 of the vertical signal lines 132-1 and 132-2 are outputted via the respective DC cut capacitors 144 and 145, thereby generating the respective comparator inputs DVSL1 and DVSL2. Then, if the difference between comparator inputs DVSL1 and DVSL2 after auto-zero of each comparator 143-1 and 143-2 is equal to or greater than a threshold value, it can be determined that an edge exists.
  • FIG. 19 is a diagram showing a configuration example of a comparator applied to the signal readout circuit according to the eighth embodiment.
  • the configuration of the comparator 143-1 in FIG. 18 will be taken as an example, but the comparator 143-2 can also be configured in the same way.
  • the comparator 143-1 includes a differential amplifier 501, a subsequent stage amplifier 502, and an inverter 503.
  • the rear amplifier 502 is connected to the rear of the differential amplifier 501
  • the inverter 503 is connected to the rear of the rear amplifier 502.
  • the differential amplifier 501 balances the comparator inputs DVSL1 and DVSL2 based on the auto-zero operation, and then outputs a voltage according to the difference between the comparator inputs DVSL1 and DVSL2.
  • Differential amplifier 501 includes PMOS transistors 511, 521, 551 and 561 and NMOS transistors 531, 541 and 571.
  • the PMOS transistor 511 and the NMOS transistor 531 are connected in series with each other.
  • PMOS transistor 521 and NMOS transistor 541 are connected in series with each other.
  • the sources of each PMOS transistor 511 and 521 are connected to power supply voltage VDDH, and the gate of each PMOS transistor 511 and 521 is connected to the drain of PMOS transistor 521. At this time, PMOS transistors 511 and 521 can constitute a current mirror.
  • a PMOS transistor 551 is connected between the gate and drain of the NMOS transistor 531, and a PMOS transistor 561 is connected between the gate and drain of the NMOS transistor 541.
  • the sources of each NMOS transistor 531 and 541 are grounded via NMOS transistor 571.
  • An auto-zero signal AZP is applied to the gate of each PMOS transistor 551 and 561, and a bias voltage BIAS is applied to the gate of the NMOS transistor 571.
  • NMOS transistor 571 can operate as a constant current source based on bias voltage BIAS.
  • Post-stage amplifier 502 amplifies the output of the differential amplifier 501.
  • Post-stage amplifier 502 includes a PMOS transistor 512, an NMOS transistor 522, and a switch 532.
  • the PMOS transistor 512 and the NMOS transistor 522 are connected in series with each other.
  • the source of the PMOS transistor 512 is connected to the power supply voltage VDDH, and the gate of the PMOS transistor 512 is connected to the drain of the PMOS transistor 511.
  • a switch 532 is connected between the gate and drain of the NMOS transistor 522, and the source of the NMOS transistor 522 is grounded. Switch 532 opens and closes based on auto-zero signal AZN.
  • the inverter 503 converts the output of the subsequent stage amplifier 502 into a logical value '0' or a logical value '1'.
  • Inverter 503 includes a PMOS transistor 513 and an NMOS transistor 523.
  • the PMOS transistor 513 and the NMOS transistor 523 are connected in series with each other.
  • the source of PMOS transistor 513 is connected to power supply voltage VDDL, and the source of NMOS transistor 523 is grounded.
  • Power supply voltage VDDL can be lower than power supply voltage VDDH.
  • the gate of PMOS transistor 513 and the gate of NMOS transistor 523 are connected to the drain of PMOS transistor 512.
  • each PMOS transistor 551 and 561 is turned on based on the auto-zero signal AZP, and the switch 532 is closed based on the auto-zero signal AZN. Note that the timing at which each PMOS transistor 551 and 561 turns off after being turned on can be made later than the timing at which the switch 532 opens after closing. At this time, current flows through each PMOS transistor 551 and 561 based on the current mirror operation of PMOS transistors 511 and 521. Then, charge is accumulated in each DC cut capacitor 144 and 145 so that the non-inverting input and the inverting input of comparator 143-1 are balanced.
  • FIG. 20 is a diagram showing an example of waveforms of each part during signal readout of the imaging device according to the eighth embodiment. In the figure, it is assumed that normal light is incident on the pixel 120-1, and high-intensity light such as sunlight is incident on the pixel 120-2.
  • the capacitive load readout operation is the same as in FIG. 8 for pixel 120-1, and the same as in FIG. 7 for pixel 120-2.
  • the potential VSL2 of the vertical signal line 132-2 is clipped during P-phase VSL settling (K12), so the potential of the vertical signal line 132-2 is Potential VSL2 is raised to a potential equivalent to potential VSL1 of vertical signal line 132-1.
  • the difference between the comparator inputs DVSL1 and DVSL2 corresponding to the difference between the potentials VSL1 and VSL2 of each vertical signal line 132-1 and 132-2 is substantially maintained, and erroneous edge determination is prevented.
  • FIG. 21 is a diagram illustrating an example of waveforms of various parts during signal readout of an imaging device according to a comparative example of the eighth embodiment.
  • the vertical signal line 132-2 is not clipped during P-phase VSL settling.
  • normal light is incident on the pixel 120-1, and high-intensity light such as sunlight is incident on the pixel 120-2.
  • the capacitive load readout operation is the same as in FIG. 8 for pixel 120-1, and the same as in FIG. 7 for pixel 120-2.
  • the signal line clip selection signal ⁇ SUN maintains a low level during P-phase VSL settling (K12).
  • the potential VSL2 of the vertical signal line 132-2 is not clipped, if normal light enters the pixel 120-1 and high-intensity light enters the pixel 120-2, each vertical signal line 132 during P-phase VSL settling -1 and 132-2 potentials VSL1 and VSL2 are opened.
  • the potentials VLS1 and VLS2 of each vertical signal line 132-1 and 132-2 are clipped in P-phase VSL settling, while the potentials of each comparator 143-1 and 143-2 are clipped. After auto-zero, detect the difference between comparator inputs DVSL1 and DVSL2. Thereby, even when high-intensity light such as sunlight is incident on the pixel 120-2, the edges of the object can be detected while reducing the influence of fixed pattern noise.
  • the clipping operation of the potential VLS of the vertical signal line 132 is applied to the capacitive load readout from the pixel 120 in which one photodiode 121 is provided for one amplification transistor 124.
  • the clipping operation of the potential VLS of the vertical signal line 132 is applied to capacitive load readout from a cell in which four photodiodes are provided for one amplification transistor 124.
  • FIG. 22 is a diagram showing a configuration example of a signal readout circuit for one column according to the ninth embodiment.
  • this signal readout circuit is provided with a cell 130 in place of the pixel 120 of the signal readout circuit of the first embodiment described above.
  • the rest of the configuration of the signal readout circuit of the ninth embodiment is similar to the configuration of the signal readout circuit of the first embodiment described above.
  • the cell 130 includes photodiodes 121-1 to 121-4 and transfer transistors 122-1 to 122-4 instead of the photodiode 121 and transfer transistor 122 of the first embodiment described above.
  • the other configuration of the cell 130 of the ninth embodiment is similar to the configuration of the pixel 120 of the first embodiment described above.
  • Each photodiode 121-1 to 121-4 can be arranged in two rows and two columns. Each of the photodiodes 121-1 to 121-4 is connected to the floating diffusion 126 via transfer transistors 122-1 to 122-4, respectively. Transfer signals ⁇ TG1 to ⁇ TG4 are applied to the gates of each of the transfer transistors 122-1 to 122-4. By controlling the application timing of the transfer signals ⁇ TG1 to ⁇ TG4, signals can be read out individually from each photodiode 121-1 to 121-4 to the vertical signal line 132.
  • the capacitive load reading operation from each photodiode 121-1 to 121-4 is similar to that in FIG. 7 or 8.
  • the vertical signal line 132 is used for capacitive load reading from the cell 130 in which four photodiodes 121-1 to 121-4 are provided for one amplification transistor 124.
  • a clipping operation of the potential VLS is applied.
  • the clipping operation of the potential VLS of the vertical signal line 132 is applied to the capacitive load reading from each pixel 120 connected to the vertical signal line 132.
  • the clipping operation of the potential VLS of the vertical signal line 132 is applied to the binning operation based on capacitive load readout from the pixel 120 connected to the vertical signal line 132.
  • FIG. 23 is a diagram showing a configuration example of a signal readout circuit for one column according to the tenth embodiment.
  • this signal readout circuit is provided with pixels 140 and 150 in place of the pixel 120 of the signal readout circuit of the first embodiment described above. Further, in this signal readout circuit, a binning line 134 is added to the signal readout circuit of the first embodiment described above. The rest of the configuration of the signal readout circuit of the tenth embodiment is similar to the configuration of the signal readout circuit of the first embodiment described above.
  • Each pixel 140 and 150 has a binning transistor 127 added to the pixel 120 of the first embodiment described above.
  • the other configurations of each pixel 140 and 150 in the tenth embodiment are similar to the configuration of the pixel 120 in the first embodiment described above.
  • a binning transistor 127 is connected between the floating diffusion 126 and the binning line 134 for each pixel 140 and 150.
  • Binning transistor 127 may be a MOS transistor.
  • Binning signals ⁇ BN1 and ⁇ BN2 are applied to the gate of the binning transistor 127 for each pixel 140 and 150.
  • Transfer signals ⁇ TG1 and ⁇ TG2 are applied to the gate of the transfer transistor 122 for each pixel 140 and 150.
  • Pixel reset signals ⁇ PRT1 and ⁇ PRT2 are applied to the gate of the reset transistor 123 for each pixel 140 and 150.
  • Selection signals ⁇ SEL1 and ⁇ SEL2 are applied to the gate of the selection transistor 125 for each pixel 140 and 150.
  • each binning signal ⁇ BN1 and ⁇ BN2 When reading signals from each pixel 140 and 150 individually, each binning signal ⁇ BN1 and ⁇ BN2 is set to low level, and the binning transistor 127 of each pixel 140 and 150 is turned off. When reading signals from each pixel 140 and 150 by binning, each binning signal ⁇ BN1 and ⁇ BN2 is set to a high level, and the binning transistor 127 of each pixel 140 and 150 is turned on.
  • the capacitive load readout operation from each pixel 140 and 150 is similar to that in FIG. At this time, in the binning readout, either one of the selection transistors 125 of each pixel 140 and 150 may be turned on, or both of the selection transistors 125 of each pixel 140 and 150 may be turned on.
  • the binning transistors 127 are provided in the pixels 140 and 150 connected to the vertical signal line 132. Thereby, capacitive load reading can be applied while reducing the number of times each frame is read, and power consumption can be reduced.
  • the signal line clip transistor 146 is electrically connected via the signal line clip selection transistor 147 connected to the vertical signal line 132 that transmits the signal read out from the pixel 120.
  • substrates on which a solid-state imaging device including a pixel array section in which pixels 120 are arranged in a matrix are formed are laminated.
  • FIG. 24 is a perspective view showing a configuration example of an imaging device according to the eleventh embodiment.
  • the solid-state imaging device 901 includes a support substrate 911 and a semiconductor substrate 912.
  • a semiconductor substrate 912 is stacked on a support substrate 911.
  • a pixel array section 913 and a peripheral circuit 914 are formed on the semiconductor substrate 912.
  • a column readout circuit 915 and a column ADC 916 are formed in the peripheral circuit 914.
  • the column readout circuit 915 and the column ADC 916 may be formed on both sides of the pixel array section 913 in the column direction.
  • the column readout circuit 915 can clip the potential of the vertical signal line during D-phase VSL settling and read out signals from each pixel 120 based on capacitive load readout.
  • the signal line reset transistor 141, diode-connected transistor 142, signal line clip transistor 146, and signal line clip selection transistor 147 shown in FIG. 6 may be formed in the column readout circuit 915.
  • the column ADC 916 can AD convert signals read out via the column readout circuit 915 for each column.
  • the solid-state imaging device 901 can constitute a back-illuminated image sensor.
  • the solid-state imaging device 902 includes semiconductor substrates 921 and 922.
  • a semiconductor substrate 922 is stacked on the semiconductor substrate 921.
  • a pixel array section 923 is formed on the semiconductor substrate 922.
  • a peripheral circuit 924 is formed on the semiconductor substrate 922 .
  • a column readout circuit 925 and a column ADC 926 are formed.
  • the column readout circuit 925 and the column ADC 926 may be formed to correspond to positions on both sides of the pixel array section 923 in the column direction.
  • the solid-state imaging device 902 can constitute a back-illuminated image sensor.
  • the substrates on which the solid-state imaging devices 901 and 902 are formed are laminated.
  • the semiconductor substrates 912 and 922 on which each pixel array section 913 and 923 are formed can be thinned, and a back-illuminated image sensor can be formed. can.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 25 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or shock mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or shock mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 26 is a diagram showing an example of the installation position of the imaging section 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 26 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object that is closest to the vehicle 12100 on its path and that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 12100, it is possible to extract the three-dimensional object as the preceding vehicle. can.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the above-described camera 100 can be applied to the imaging unit 12031.
  • the present technology can also have the following configuration.
  • a signal line whose potential changes based on the charge accumulated in accordance with the current flowing when reading signals from the pixel; a signal line reset transistor that resets the potential of the signal line; a signal line reset level generation unit that generates a reset level of the potential of the signal line; a signal line clipping transistor that clips the potential of the signal line;
  • An imaging device comprising: a signal line clipping voltage setting unit that sets a signal line clipping voltage used to generate a clipping level of the potential of the signal line.
  • the pixel is photodiode and a transfer transistor that transfers the charge accumulated in the photodiode to a floating diffusion; a reset transistor that resets the floating diffusion; an amplification transistor that outputs a signal according to the potential of the floating diffusion;
  • the imaging device according to (1) or (2) further comprising a selection transistor connected between the amplification transistor and the signal line.
  • the signal line reset level generation section includes a diode-connected transistor.
  • the gate length and gate width of the signal line clip transistor are equal to the gate length and gate width of the amplification transistor of the pixel,
  • the imaging device according to any one of (6) to (8), wherein the signal line is simultaneously driven by the signal line clip selection transistor and the amplification transistor of the pixel.
  • the imaging device according to any one of (6) to (9), further comprising a comparator that compares the potential of the signal line and a ramp signal.
  • the imaging device according to any one of (6) to (9), further comprising a comparator that compares the potentials of signal lines provided in different columns.
  • An imaging device according to claim 1. (16) In constant current reading using the constant current transistor, the constant current transistor is turned on; The imaging device according to (15), wherein the constant current transistor is turned off in capacitive load reading using the signal line reset level generation section. (17) The imaging device according to any one of (1) to (16), wherein the signal line clip voltage setting section generates a plurality of clip levels.
  • the signal line clipping voltage setting section includes: resistor ladder circuit, The imaging device according to any one of (1) to (17), and a first selector that switches the divided voltage generated by the resistance ladder circuit.
  • the signal line reset level generation section The imaging device according to (18), further comprising a second selector that switches the divided voltage generated by the resistance ladder circuit. (20) comprising a pixel array section in which the pixels are arranged in a matrix in a row direction and a column direction; The signal line is provided for each column, The imaging device according to any one of (1) to (19), wherein the signal line reset transistor and the signal line clip transistor are provided for each of the signal lines.

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Abstract

高輝度光の入射に基づく黒レベル出力を防止可能とする。　撮像装置は、画素からの信号読出し時に流れる電流に応じて蓄積された電荷に基づいて電位が変化する信号線と、信号線の電位をリセットする信号線リセットトランジスタと、信号線の電位のリセットレベルを生成する信号線リセットレベル生成部と、信号線の電位をクリップする信号線クリップトランジスタと、信号線の電位のクリップレベルの生成に用いられる信号線クリップ電圧を設定する信号線クリップ電圧設定部とを備える。信号線リセットレベル生成部は、ダイオード接続トランジスタでもよい。

Description

撮像装置
　本技術は、撮像装置に関する。詳しくは、本技術は、高輝度光の入射に基づく黒レベル出力を防止可能な撮像装置に関する。
　画素からの信号の読出し時にソースフォロワの負荷に容量を用いる容量負荷読出し方式が知られている。このような容量負荷読出し方式として、例えば、リセット部により出力線の電圧をリセットした後に定電流源により出力線に一定の電流を流すとともに、増幅トランジスタのソースを出力線に接続する撮像装置が提案されている（例えば、特許文献１参照）。
特開２０２１－４０２７０号公報
　しかしながら、上述の従来技術では、太陽光などの高輝度光が入射されると、フォトダイオードからフローティングディフュージョンに電荷がオーバーフローする。このため、Ｐ相レベル（リセットレベルとも言う）が低下し、Ｐ相レベルとＤ相レベル（信号レベルとも言う）との差がなくなることから、本来は白レベルであるにもかかわらず、黒レベルが出力される現象（太陽黒点現象と言う）があった。
　本技術はこのような状況に鑑みて生み出されたものであり、高輝度光の入射に基づく黒レベル出力を防止可能とすることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、画素からの信号読出し時に流れる電流に応じて蓄積された電荷に基づいて電位が変化する信号線と、前記信号線の電位をリセットする信号線リセットトランジスタと、前記信号線の電位のリセットレベルを生成する信号線リセットレベル生成部と、前記信号線の電位をクリップする信号線クリップトランジスタと、前記信号線の電位のクリップレベルの生成に用いられる信号線クリップ電圧を設定する信号線クリップ電圧設定部とを具備する撮像装置である。これにより、入射光量に依存することなく、信号線の電位がクリップされるという作用をもたらす。
　また、第１の側面において、前記信号線の電位は、前記信号線の寄生容量の電位でもよい。これにより、信号線に容量素子を付加することなく、容量負荷読出しが可能となるという作用をもたらす。
　また、第１の側面において、前記画素は、フォトダイオードと、前記フォトダイオードに蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンをリセットするリセットトランジスタと、前記フローティングディフュージョンの電位に応じた信号を出力する増幅トランジスタと、前記増幅トランジスタと前記信号線との間に接続された選択トランジスタとを備えてもよい。これにより、画素からの信号の読出し時に画素との間でソースフォロワが形成されるという作用をもたらす。
　また、第１の側面において、前記信号線リセットレベル生成部は、ダイオード接続トランジスタを備えてもよい。これにより、信号線のリセット時にダイオード接続トランジスタの順方向電圧に応じて信号線の電位が持ち上げられるという作用をもたらす。
　また、第１の側面において、前記信号線リセットトランジスタを駆動するドライバをさらに具備してもよい。これにより、信号線リセットトランジスタがオン／オフされるという作用をもたらす。
　また、第１の側面において、前記信号線と前記信号線クリップトランジスタとの間に接続された信号線クリップ選択トランジスタをさらに具備してもよい。これにより、信号線へのクリップレベルの印加が制御されるという作用をもたらす。
　また、第１の側面において、前記画素、前記信号線クリップトランジスタおよび前記信号線クリップ選択トランジスタが形成された第１チップと、前記第１チップが積層され、前記信号線リセットトランジスタ、前記信号線リセットレベル生成部および前記信号線クリップ電圧設定部が形成された第２チップとを備えてもよい。これにより、信号線クリップトランジスタおよび信号線クリップ選択トランジスタの特性と画素トランジスタの特性とのバラツキが低減されるという作用をもたらす。
　また、第１の側面において、前記信号線クリップトランジスタのゲート長およびゲート幅は、前記画素の増幅トランジスタのゲート長およびゲート幅と等しく、前記信号線クリップ選択トランジスタのゲート長およびゲート幅は、前記画素の選択トランジスタのゲート長およびゲート幅と等しくてもよい。これにより、信号線クリップトランジスタの特性と画素の増幅トランジスタの特性とが等しくなり、信号線クリップ選択トランジスタの特性と画素の選択トランジスタの特性とが等しくなるという作用をもたらす。
　また、第１の側面において、前記信号線は、前記信号線クリップ選択トランジスタおよび前記画素の増幅トランジスタにて同時に駆動されてもよい。これにより、信号線の駆動力が増大するという作用をもたらす。
　また、第１の側面において、前記信号線の電位とランプ信号とを比較するコンパレータをさらに具備してもよい。これにより、画素から読出された信号が信号線の電位に基づいて検出可能となるという作用をもたらす。
　また、第１の側面において、異なるカラムに設けられた信号線の電位を互いに比較するコンパレータをさらに具備してもよい。これにより、容量負荷読出しに基づいて、被写体のエッジが検出されるという作用をもたらす。
　また、第１の側面において、前記コンパレータの第１入力端子に接続された第１ＤＣカットコンデンサと、前記コンパレータの第２入力端子に接続された第２ＤＣカットコンデンサと、オートゼロ期間の前記コンパレータの第１入力および第２入力がバランスするように前記第１ＤＣカットコンデンサおよび前記第２ＤＣカットコンデンサに蓄積される電荷をそれぞれ制御するオートゼロ制御部とをさらに具備してもよい。これにより、固定パターンノイズが低減されるという作用をもたらす。
　また、第１の側面において、前記信号線クリップ選択トランジスタは、前記オートゼロ期間後にオフされてもよい。これにより、信号線がクリップされている時にコンパレータの非反転入力および反転入力がバランスするように調整されるという作用をもたらす。
　また、第１の側面において、前記信号線クリップ電圧は、前記画素のリセットレベルよりも低くてもよい。これにより、画素のリセットレベルが読出し可能となるという作用をもたらす。
　また、第１の側面において、前記信号線に電気的に接続可能であり、前記画素との間に形成されるソースフォロワに基づいて定電流を流す定電流トランジスタをさらに具備してもよい。これにより、容量負荷読出しを実施しないときは、定電流読出しが可能となるという作用をもたらす。
　また、第１の側面において、前記定電流トランジスタを用いた定電流読出しでは、前記定電流トランジスタはオンされ、前記信号線リセットレベル生成部を用いた容量負荷読出しでは、前記定電流トランジスタはオフされてもよい。これにより、容量負荷読出しと定電流読出しとが切替可能となるという作用をもたらす。
　また、第１の側面において、前記信号線クリップ電圧設定部は、複数のクリップレベルを生成してもよい。これにより、信号線のクリップレベルが調整されるという作用をもたらす。
　また、第１の側面において、前記信号線クリップ電圧設定部は、抵抗ラダー回路と、前記抵抗ラダー回路で生成された分圧電圧を切り替える第１セレクタとを備えてもよい。これにより、信号線のクリップレベルが切り替えられるという作用をもたらす。
　また、第１の側面において、前記信号線リセットレベル生成部は、前記抵抗ラダー回路で生成された分圧電圧を切り替える第２セレクタを備えてもよい。これにより、信号線のリセットレベルおよびクリップレベルが別個に切り替えられるという作用をもたらす。
　また、第１の側面において、前記画素がロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部を備え、前記信号線は前記カラムごとに設けられ、前記信号線リセットトランジスタおよび前記信号線クリップトランジスタは、前記信号線のそれぞれに設けられてもよい。これにより、信号線の電位が信号線ごとにリセットおよびクリップされるという作用をもたらす。
第１の実施の形態に係る撮像装置が適用されるカメラの構成例を示すブロック図である。 第１の実施の形態に係る固体撮像装置の構成例を示すブロック図である。 第１の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示すブロック図である。 第１の実施の形態に係る固体撮像装置に設けられた画素アレイ部の構成例を示す断面図である。 第１の実施の形態に係る固体撮像装置に設けられた画素アレイ部の変形例を示す断面図である。 第１の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。 第１の実施の形態に係る撮像装置の信号読出し時の各部の波形の第１の例を示す図である。 第１の実施の形態に係る撮像装置の信号読出し時の各部の波形の第２の例を示す図である。 第２の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。 第３の実施の形態に係る３カラム分の信号読出し回路の構成例を示す図である。 第４の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。 第４の実施の形態に係る信号読出し回路の定電流読出しにおける各部の波形の一例を示す図である。 第５の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。 第５の実施の形態に係る信号読出し時の各部の波形の一例を示す図である。 第６の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。 第６の実施の形態に係る信号読出し時の各部の波形の一例を示す図である。 第７の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。 第８の実施の形態に係る２カラム分の信号読出し回路の構成例を示す図である。 第８の実施の形態に係る信号読出し回路に適用されるコンパレータの構成例を示す図である。 第８の実施の形態に係る撮像装置の信号読出し時の各部の波形の一例を示す図である。 第８の実施の形態の比較例に係る撮像装置の信号読出し時の各部の波形の一例を示す図である。 第９の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。 第１０の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。 第１１の実施の形態に係る撮像装置の構成例を示す斜視図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（垂直信号線に電気的に接続された信号線クリップ選択トランジスタを介して信号線クリップトランジスタを接続した例）
　２．第２の実施の形態（画素が設けられた上層チップに信号線クリップトランジスタおよび信号線クリップ選択トランジスタを設けるとともに、信号線クリップ電圧設定部を下層チップに設けた例）
　３．第３の実施の形態（信号線クリップ選択トランジスタを駆動するドライバと、信号線リセットトランジスタを駆動するドライバとを設けた例）
　４．第４の実施の形態（信号線リセットトランジスタとダイオード接続トランジスタとの直列回路に並列に定電流トランジスタを接続した例）
　５．第５の実施の形態（信号線の電位のクリップおよび選択信号線の選択を信号線クリップトランジスタで実施した例）
　６．第６の実施の形態（ＯＢ（Optical Black）画素の増幅トランジスタを信号線クリップトランジスタとして用いるとともに、ＯＢ画素の選択トランジスタを信号線クリップ選択トランジスタとして用いた例）
　７．第７の実施の形態（抵抗ラダー回路を信号線のクリップレベルの設定に用いるとともに、信号線のリセットレベルの設定に用いた例）
　８．第８の実施の形態（信号線トランジスタとダイオード接続トランジスタとの直列回路を用いた容量負荷読出しをエッジ検出に適用した例）
　９．第９の実施の形態（信号線トランジスタとダイオード接続トランジスタとの直列回路を用いた容量負荷読出しを４個のフォトダイオードで増幅トランジスタが共有されるセルに適用した例）
　１０．第１０の実施の形態（信号線トランジスタとダイオード接続トランジスタとの直列回路を用いた容量負荷読出しをビニング読出しに適用した例）
　１１．第１１の実施の形態（固体撮像装置が形成される基板を積層化した例）
　１２．移動体への応用例
　＜１．第１の実施の形態＞
　図１は、第１の実施の形態に係る撮像装置が適用されるカメラの構成例を示すブロック図である。
　同図において、カメラ１００は、光学系１０１、固体撮像装置１０２、撮像制御部１０３、画像処理部１０４、記憶部１０５、表示部１０６および操作部１０７を備える。撮像制御部１０３、画像処理部１０４、記憶部１０５、表示部１０６および操作部１０７は、バス１０８を介して互いに接続されている。なお、カメラ１００は、単体としても用いられてもよいし、スマートフォンなどの携帯端末に組み込まれてもよいし、認証装置や監視装置に組み込まれてもよい。
　光学系１０１は、被写体からの光を固体撮像装置１０２に入射させ、被写像を固体撮像装置１０２の受光面に結像させる。光学系１０１は、例えば、フォーカスレンズ、ズームレンズおよび絞りなどを備えることができる。光学系１０１は、広角レンズ、標準レンズおよび望遠レンズなどの複数のレンズを備えてもよい。
　固体撮像装置１０２は、被写体からの光を画素ごとに電気信号に変換し、その電気信号をデジタル化して出力する。固体撮像装置１０２は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサでもよいし、ＣＣＤ(Charge Coupled Device)でもよい。
　撮像制御部１０３は、操作部１０７からの指令に基づいて固体撮像装置１０２による撮像を制御する。このとき、撮像制御部１０３は、固体撮像装置１０２の露光時間、露光量および撮像タイミングなどを制御することができる。
　画像処理部１０４は、固体撮像装置１０２からの出力に基づいて画像処理を実施する。画像処理は、例えば、ガンマ補正、ホワイトバランス処理、シャープネス処理、階調変換処理である。画像処理部１０４は、ソフトウェアに基づいて処理を実行するプロセッサを備えてもよい。
　記憶部１０５は、固体撮像装置１０２で撮像された撮像画像を記憶したり、固体撮像装置１０２の撮像パラメータなどを記憶したりする。また、記憶部１０５は、ソフトウェアに基づいてカメラ１００を動作させるプログラムを記憶することができる。記憶部１０５は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）およびメモリカードを含んでもよい。
　表示部１０６は、撮像画像を表示したり、撮像操作をサポートする各種情報を表示したりする。表示部１０６は、液晶ディスプレイでもよいし、有機ＥＬ（Electro Luminescence）ディスプレイでもよい。
　操作部１０７は、カメラ１００を操作するユーザインターフェースを提供する。操作部１０７は、例えば、カメラ１００に設けられたボタン、ダイヤルおよびスイッチを含んでもよい。操作部１０７は、表示部１０６とともにタッチパネルで構成してもよい。
　図２は、第１の実施の形態に係る固体撮像装置の構成例を示すブロック図である。
　同図において、固体撮像装置１０２は、画素アレイ部１１１、垂直走査回路１１２、カラム読出し回路１１３、カラム信号処理部１１４、水平走査回路１１５、制御回路１１６および信号線クリップレベル設定回路１１７を備える。
　画素アレイ部１１１は、複数の画素１２０を備える。画素１２０は、ロウ方向（水平方向とも言う）およびカラム方向（垂直方向とも言う）に沿ってマトリックス状に配列される。各画素１２０は、信号の読出し時にカラム読出し回路１１３との間でソースフォロワを構成することができる。各画素１２０は、ロウごとに水平駆動線１３１に接続され、カラムごとに垂直信号線１３２に接続される。水平駆動線１３１は、各画素１２０からの信号の読出し時に各画素１２０をロウごとに駆動する。垂直信号線１３２は、画素１２０からの信号読出し時に流れる電流に応じて蓄積された電荷に基づく電位をカラムごとにカラム信号処理部１１４に伝送する。なお、垂直信号線１３２は、特許請求の範囲に記載の信号線の一例である。
　垂直走査回路１１２は、読出し対象となる画素１２０をカラム方向に走査する。垂直走査回路１１２は、垂直レジスタを用いて構成してもよい。
　カラム読出し回路１１３は、各画素１２０からの信号の読出し時に、各画素１２０との間でソースフォロワを構成することができる。このとき、カラム読出し回路１１３は、画素１２０に保持された電荷に基づいて垂直信号線１３２の電位を変化させることができる。カラム読出し回路１１３は、容量負荷読出しに対応することができる。カラム読出し回路１１３は、定電流読出しにも対応してもよい。また、カラム読出し回路１１３は、容量負荷読出しのＰ相ＶＳＬセトリング時において、垂直信号線１３２の電位をクリップレベルに設定する。このクリップレベルは、フォトダイオードからフローティングディフュージョンに電荷がオーバーフローした場合の画素１２０からの信号の読出し時の垂直信号線１３２の電位よりも高い電位に設定することができる。また、カラム読出し回路１１３は、定電流読出しのＰ相ＶＳＬセトリング時においても、垂直信号線１３２の電位をクリップレベルに設定してもよい。
　カラム信号処理部１１４は、各画素１２０からカラム方向に伝送された信号を処理する。例えば、カラム信号処理部１１４は、各画素１２０からカラム方向に伝送された信号に基づいて、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理を実施することができる。また、カラム信号処理部１１４は、各画素１２０からカラム方向に伝送された信号に基づいて、ＡＤ（Analog to Digital）変換処理を実施し、撮像信号Ｇｏｕｔを出力することができる。
　水平走査回路１１５は、読出し対象となる画素１２０をロウ方向に走査する。水平走査回路１１５は、水平レジスタを用いて構成してもよい。
　制御回路１１６は、垂直走査回路１１２、カラム読出し回路１１３、カラム信号処理部１１４および水平走査回路１１５を制御する。例えば、制御回路１１６は、カラム方向の走査タイミング、ロウ方向の走査タイミング、カラム読出し回路１１３の動作タイミングおよびカラム信号処理部１１４の処理タイミングを制御することができる。
　信号線クリップレベル設定回路１１７は、垂直信号線１３２の電位のクリップレベルの生成に用いられる信号線クリップ電圧Ｖｂを設定する。信号線クリップ電圧Ｖｂは、カラム読出し回路１１３に供給され、垂直信号線１３２の電位のクリップレベルの生成に用いられる。信号線クリップレベル設定回路１１７は、垂直信号線１３２の電位のリセットレベルの生成に用いてもよい。
　図３は、第１の実施の形態に係る固体撮像装置に設けられた画素の回路構成例を示すブロック図である。
　同図において、画素１２０は、フォトダイオード１２１、転送トランジスタ１２２、リセットトランジスタ１２３、増幅トランジスタ１２４、選択トランジスタ１２５およびフローティングディフュージョン１２６を備える。転送トランジスタ１２２、リセットトランジスタ１２３、増幅トランジスタ１２４および選択トランジスタ１２５として、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いることができる。
　増幅トランジスタ１２４と選択トランジスタ１２５は、直列に接続されている。フォトダイオード１２１のカソードは、転送トランジスタ１２２を介してフローティングディフュージョン１２６に接続されている。また、フローティングディフュージョン１２６は、リセットトランジスタ１２３を介して電源Ｖｄｄに接続されている。また、電源Ｖｄｄは、増幅トランジスタ１２４と選択トランジスタ１２５の直列回路を介して垂直信号線１３２に接続されている。増幅トランジスタ１２４のゲートはフローティングディフュージョン１２６に接続されている。
　転送トランジスタ１２２のゲートには、転送信号ΦＴＧが印加される。リセットトランジスタ１２３のゲートには、画素リセット信号ΦＰＲＴが印加される。選択トランジスタ１２５のゲートには、選択信号ΦＳＥＬが印加される。転送信号ΦＴＧ、画素リセット信号ΦＰＲＴおよび選択信号ΦＳＥＬは、図２の水平駆動線１３１を介して各画素１２０に伝送することができる。
　転送トランジスタ１２２がオンすると、フォトダイオード１２１に蓄積された電荷がフローティングディフュージョン１２６に転送される。そして、選択トランジスタ１２５がオンすると、フローティングディフュージョン１２６の電位に応じて増幅トランジスタ１２４のソース電位が変化する。そして、増幅トランジスタ１２４のソース電位は、選択トランジスタ１２５を介して垂直信号線１３２に印加され、垂直信号線１３２を介して伝送される。また、リセットトランジスタ１２３がオンすると、フローティングディフュージョン１２６に蓄積された電荷が排出される。
　図４は、第１の実施の形態に係る固体撮像装置に設けられた画素アレイ部の構成例を示す断面図である。なお、図４では、表面照射型固体撮像装置の例を示す。また、図４では、３画素分の構成例を示した。
　同図において、半導体基板２３１には、画素１２０ごとにフォトダイオード２３２が形成されている。半導体基板２３１の材料は、Ｓｉでもよいし、ＩｎＧａＡｓでもよいし、ＩｎＰでもよい。
　半導体基板２３１上には、ゲート電極２１４および配線層２１０が形成される。ゲート電極２１４は、ゲート絶縁膜２１３を介して半導体基板２３１上に形成される。ゲート電極２１４の側壁には、サイドウォール２１５が形成される。ゲート電極２１４の材料は、例えば、不純物が導入された多結晶シリコンを用いることができる。ゲート絶縁膜２１３の材料は、例えば、シリコン酸化膜を用いることができる。サイドウォール２１５の材料は、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
　ゲート電極２１４は、画素トランジスタに用いることができる。画素トランジスタは、図３の転送トランジスタ１２２、リセットトランジスタ１２３、増幅トランジスタ１２４および選択トランジスタ１２５を含む。
　ゲート電極２１４上には、配線２１６が形成される。図４では、３層配線の例を示した。このとき、配線２１６には、光をフォトダイオード２３２に入射させる開口部ＯＰ１が設けられる。ゲート電極２１４および配線２１６は、絶縁層２１７を介して絶縁される。絶縁層２１７は、例えば、シリコン酸化膜を用いることができる。配線２１６の材料は、例えば、ＡｌまたはＣｕなどの金属を用いることができる。
　配線層２１０上には、画素１２０ごとにカラーフィルタ２１８が形成される。カラーフィルタ２１８上には、画素１２０ごとにマイクロレンズ２１９が形成されている。カラーフィルタ２１８およびマイクロレンズ２１９の材料は、例えば、アクリルまたはポリカーボネートなどの透明樹脂を用いることができる。カラーフィルタ２１８は、着色に顔料が添加されてもよい。カラーフィルタ２１８は、例えば、ベイヤ配列を構成することができる。
　図５は、第１の実施の形態に係る固体撮像装置に設けられた画素アレイ部の変形例を示す断面図である。なお、図５では、裏面照射型固体撮像装置の例を示す。また、図５では、３画素分の構成例を示した。
　同図において、半導体層２２１には、画素１２０ごとにフォトダイオード２２２が形成されている。半導体層２２１の材料は、Ｓｉでもよいし、ＩｎＧａＡｓでもよいし、ＩｎＰでもよい。半導体層２２１は、例えば、フォトダイオード２２２が表面側に形成された半導体基板を裏面側から薄膜化して形成することができる。
　半導体層２２１上には、ゲート電極２２４および配線層２２０が形成される。ゲート電極２２４は、ゲート絶縁膜２２３を介して半導体層２２１上に形成される。ゲート電極２２４の側壁には、サイドウォール２２５が形成される。
　ゲート電極２２４は、画素トランジスタに用いることができる。画素トランジスタは、図３の転送トランジスタ１２２、リセットトランジスタ１２３、増幅トランジスタ１２４および選択トランジスタ１２５を含む。
　ゲート電極２２４上には、配線２２６が形成される。図５では、３層配線の例を示した。ゲート電極２２４および配線２２６は、絶縁層２２７を介して絶縁される。半導体層２２１は、絶縁層２２７を介し、支持基板２３０上に支持される。支持基板２３０は、ガラス基板でもよいし、Ｓｉ基板でもよいし、サファイア基板でもよい。
　半導体層２２１の裏面側には、画素１２０ごとにカラーフィルタ２２８が形成される。カラーフィルタ２２８上には、画素１２０ごとにマイクロレンズ２２９が形成されている。カラーフィルタ２２８は、例えば、ベイヤ配列を構成することができる。
　図６は、第１の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。
　同図において、増幅トランジスタ１２４は、選択トランジスタ１２５を介して垂直信号線１３２に接続されている。また、垂直信号線１３２には、容量１３３が付加される。この容量１３３は、垂直信号線１３２の寄生容量でもよいし、垂直信号線１３２に接続された容量素子でもよい。
　また、垂直信号線１３２には、信号線リセットトランジスタ１４１が電気的に接続される。信号線リセットトランジスタ１４１は、垂直信号線１３２の電位ＶＳＬをリセットすることができる。信号線リセットトランジスタ１４１は、例えば、ＭＯＳトランジスタを用いることができる。信号線リセットトランジスタ１４１のゲートには、信号線リセット信号ΦＲＴが印加される。
　信号線リセットトランジスタ１４１には、ダイオード接続トランジスタ１４２が直列に接続される。ダイオード接続トランジスタ１４２は、例えば、ＭＯＳトランジスタを用いることができる。このとき、ダイオード接続トランジスタ１４２のゲートは、ダイオード接続トランジスタ１４２のドレインに接続される。ダイオード接続トランジスタ１４２のソースは接地される。ダイオード接続トランジスタ１４２のソースは、接地電位よりも高い電位に接続してもよい。ダイオード接続トランジスタ１４２は、０Ｖより高い電圧（例えば、０．５Ｖ）を生成し、信号線リセットトランジスタ１４１を介して垂直信号線１３２の電位ＶＳＬを０Ｖより高い電位に設定することができる。なお、ダイオード接続トランジスタ１４２は、特許請求の範囲に記載の信号線リセットレベル生成部の一例である。
　また、垂直信号線１３２には、信号線クリップトランジスタ１４６が電気的に接続される。信号線クリップトランジスタ１４６は、垂直信号線１３２の電位ＶＳＬをクリップする。信号線クリップトランジスタ１４６は、例えば、ＭＯＳトランジスタを用いることができる。信号線クリップトランジスタ１４６のゲートには、信号線クリップ電圧Ｖｂが印加される。信号線クリップトランジスタ１４６は、信号線クリップ電圧Ｖｂに基づいてクリップレベルＶｃｐを生成することができる。信号線クリップ電圧Ｖｂは、画素１２０のリセットレベルよりも低くすることができる。
　信号線クリップトランジスタ１４６と垂直信号線１３２との間には、信号線クリップ選択トランジスタ１４７が接続される。信号線クリップ選択トランジスタ１４７は、信号線クリップトランジスタ１４６で生成されたクリップレベルＶｃｐを垂直信号線１３２に印加する。クリップレベルＶｃｐは、複数設けて切替可能でもよい。信号線クリップ選択トランジスタ１４７は、例えば、ＭＯＳトランジスタを用いることができる。信号線クリップ選択トランジスタ１４７のゲートには、信号線クリップ選択信号ΦＳＵＮが印加される。
　抵抗ラダー回路１５５は、信号線クリップ電圧Ｖｂを段階的に生成する。抵抗ラダー回路１５５は、分圧抵抗１５１から１５４を備える。分圧抵抗１５１から１５４は互いに直列に接続される。セレクタ１５０は、分圧抵抗１５１から１５４で生成される分圧電圧を切り替え、その分圧電圧を信号線クリップ電圧Ｖｂとして信号線クリップトランジスタ１４６のゲートに入力する。なお、セレクタ１５０および抵抗ラダー回路１５５は、特許請求の範囲に記載の信号線クリップ電圧設定部の一例である。なお、図６では、信号線クリップ電圧Ｖｂを３段階に切り替え可能な例を示したが、必ずしも３段階に限定されることなく、例えば、２段階でもよいし、４段階以上でもよい。
　垂直信号線１３２は、ＤＣカットコンデンサ１４４を介してコンパレータ１４３の反転入力に接続される。このとき、コンパレータ１４３の反転入力には、ＤＣカットコンデンサ１４４を介して垂直信号線１３２の電位ＶＳＬが印加される。コンパレータ１４３の非反転入力には、ＤＣカットコンデンサ１４５を介して参照信号ＲＡＰが入力される。参照信号ＲＡＰは、例えば、ランプ信号である。また、コンパレータ１４３には、オートゼロ信号ＡＺが入力される。
　オートゼロ制御部１４８は、オートゼロ信号ＡＺをコンパレータ１４３に入力する。オートゼロ信号ＡＺは、オートゼロ期間にオートゼロ動作をアクティブ化する。このとき、オートゼロ制御部１４８は、コンパレータ１４３の非反転入力および反転入力がバランスするように各ＤＣカットコンデンサ１４４および１４５に蓄積される電荷を制御することができる。
　ここで、画素１２０からの信号の読出し前に、信号線リセットトランジスタ１４１がオンすることで、垂直信号線１３２の電位ＶＳＬが０Ｖより高い電位に設定される。そして、信号線リセットトランジスタ１４１がオフした後、選択トランジスタ１２５および信号線クリップ選択トランジスタ１４７がオンする。このとき、太陽光などの高輝度光が画素１２０に入射したときは、垂直信号線１３２の電位ＶＳＬは、容量負荷読出しのＰ相ＶＳＬセトリング時において、信号線クリップトランジスタ１４６によってクリップレベルＶｃｐにクリップされる。このため、フォトダイオード１２１からフローティングディフュージョン１２６に電荷がオーバーフローした場合においても、画素１２０からの信号の読出し時の垂直信号線１３２の電位よりも高い電位に設定することができる。そして、コンパレータ１４３において、垂直信号線１３２の電位ＶＳＬが参照信号ＲＡＰと比較され、その比較結果ＣＯＰが出力される。このとき、垂直信号線１３２の電位ＶＳＬは、容量負荷読出しのＰ相ＶＳＬセトリング時にクリップレベルＶｃｐにクリップされるので、太陽黒点現象を防止することができる。
　一方、通常光または低輝度光が画素１２０に入射したときは、垂直信号線１３２の電位ＶＳＬは、選択トランジスタ１２５を介して垂直信号線１３２に流れる画素電流ＩＰＸに応じた電荷が容量１３３に蓄積され、容量１３３に蓄積された電荷に基づいて垂直信号線１３２の電位ＶＳＬが変化する。そして、コンパレータ１４３において、垂直信号線１３２の電位ＶＳＬが参照信号ＲＡＰと比較され、その比較結果ＣＯＰが出力される。
　図７は、第１の実施の形態に係る撮像装置の信号読出し時の各部の波形の第１の例を示す図である。なお、同図では、太陽光などの高輝度光が画素１２０に入射したときの信号読出し時の各部の波形を示した。
　同図において、撮像装置の容量負荷読出しでは、画素リセット／ＶＳＬリセットが実施される（Ｋ１１）。このとき、画素リセット信号ΦＰＲＴが立ち上がり（ｔ１１）、リセットトランジスタ１２３がオンしてフローティングディフュージョン１２６がリセットされる。なお、フローティングディフュージョン１２６のリセットレベルは、電源電位Ｖｄｄに設定することができる。また、信号線リセット信号ΦＲＴが立ち上がり（ｔ１１）、信号線リセットトランジスタ１４１がオンして垂直信号線１３２がリセットされる。このとき、信号線リセットトランジスタ１４１がオンすると、信号線リセットトランジスタ１４１を介してダイオード接続トランジスタ１４２に電流が流れる。このため、垂直信号線１３２のリセットレベルは、ダイオード接続トランジスタ１４２の順方向電圧ＶＲだけ０Ｖより高い電位（例えば、０．５Ｖ）に設定される。なお、画素リセット信号ΦＰＲＴの立ち上がりタイミングと、信号線リセット信号ΦＲＴの立ち上がりタイミングは、必ずしも同時でなくてもよく、互いにずれていてもよい。また、信号線リセット信号ΦＲＴの立ち下がりタイミングは、画素リセット信号ΦＰＲＴの立ち下がりタイミングよりも遅い必要はなく、選択信号ΦＳＥＬの立ち上がり前なら特に限定されない。
　次に、Ｐ相ＶＳＬセトリングが実施される（Ｋ１２）。このとき、信号線リセット信号ΦＲＴが立ち下がるとともに、選択信号ΦＳＥＬが立ち上がり（ｔ１２）、選択トランジスタ１２５がオンする。また、信号線クリップ電圧Ｖｂが画素１２０のリセットレベルよりも低くなるように抵抗ラダー回路１５５の出力が選択され、信号線クリップトランジスタ１４６のゲートに印加される。さらに、信号線クリップ選択信号ΦＳＵＮが立ち上がり（ｔ１２）、信号線クリップ選択トランジスタ１４７がオンするとともに、オートゼロ信号ＡＺが立ち上がり（ｔ１２）、コンパレータ１４３のオートゼロ動作がアクティブ化される。そして、選択信号ΦＳＥＬが立ち下がった後（ｔ１３）、オートゼロ信号ＡＺが立ち下がり、オートゼロ信号ＡＺが立ち下がった後、信号線クリップ選択信号ΦＳＵＮが立ち下がる（ｔ１４）。このとき、垂直信号線１３２の電位ＶＳＬはクリップレベルＶｃｐにクリップされるとともに、垂直信号線１３２の電位ＶＳＬがクリップされている時にコンパレータ１４３の非反転入力および反転入力がバランスするように調整される。
　次に、Ｐ相ＡＤが実施される（Ｋ１３）。このとき、信号線クリップ選択信号ΦＳＵＮが立ち下がった後（ｔ１４）、参照信号ＲＡＰとしてランプ信号がコンパレータ１４３に供給される。そして、コンパレータ１４３において、クリップレベルＶｃｐに応じた垂直信号線１３２の電位ＶＳＬが参照信号ＲＡＰと比較され、参照信号ＲＡＰのレベルが垂直信号線１３２の電位ＶＳＬと一致したときのタイミングが比較結果ＣＯＰとして出力される。このとき、参照信号ＲＡＰのレベルが垂直信号線１３２の電位ＶＳＬと一致するまでのカウント動作に基づいて、垂直信号線１３２に設定されたクリップレベルＶｃｐがＡＤ変換される。
　次に、転送／ＶＳＬリセットが実施される（Ｋ１４）。このとき、転送信号ΦＴＧが立ち上がり（ｔ１５）、転送トランジスタ１２２がオンしてフォトダイオード１２１に蓄積された電荷がフローティングディフュージョン１２６に転送される。また、信号線リセット信号ΦＲＴが立ち上がり（ｔ１５）、信号線リセットトランジスタ１４１がオンして垂直信号線１３２がリセットされる。このとき、信号線リセットトランジスタ１４１がオンすると、信号線リセットトランジスタ１４１を介してダイオード接続トランジスタ１４２に電流が流れる。このため、垂直信号線１３２のリセットレベルは、ダイオード接続トランジスタ１４２の順方向電圧ＶＲだけ０Ｖより高い電位（例えば、０．５Ｖ）に設定される。なお、転送信号ΦＴＧの立ち上がりタイミングと、信号線リセット信号ΦＲＴの立ち上がりタイミングは、必ずしも同時でなくてもよく、互いにずれていてもよい。また、信号線リセット信号ΦＲＴの立ち下がりタイミングは、転送信号ΦＴＧの立ち下がりタイミングよりも遅い必要はなく、選択信号ΦＳＥＬの立ち上がり前なら特に限定されない。
　次に、Ｄ相ＶＳＬセトリングが実施される（Ｋ１５）。このとき、信号線リセット信号ΦＲＴが立ち下がるとともに、選択信号ΦＳＥＬが立ち上がり（ｔ１６）、選択トランジスタ１２５がオンする。そして、増幅トランジスタ１２４のソースフォロワ動作に基づいてフローティングディフュージョン１２６の信号レベルに応じた画素電流ＩＰＸが選択トランジスタ１２５を介して垂直信号線１３２に流れる。そして、その画素電流ＩＰＸに応じた電荷が容量１３３に蓄積され、容量１３３に蓄積された電荷に基づいて垂直信号線１３２の電位ＶＳＬが設定される。
　次に、Ｄ相ＡＤが実施される（Ｋ１６）。このとき、選択信号ΦＳＥＬが立ち下がるとともに（ｔ１７）、参照信号ＲＡＰとしてランプ信号がコンパレータ１４３に供給される（ｔ１７－ｔ１８）。そして、コンパレータ１４３において、信号レベルに応じた垂直信号線１３２の電位ＶＳＬが参照信号ＲＡＰと比較され、参照信号ＲＡＰのレベルが垂直信号線１３２の電位ＶＳＬと一致したときのタイミングが比較結果ＣＯＰとして出力される。このとき、参照信号ＲＡＰのレベルが垂直信号線１３２の電位ＶＳＬと一致するまでのカウント動作に基づいて、画素１２０から読出された信号レベルがＡＤ変換される。
　図８は、第１の実施の形態に係る撮像装置の信号読出し時の各部の波形の第２の例を示す図である。なお、同図では、通常光が画素１２０に入射したときの信号読出し時の各部の波形を示した。
　同図において、通常光が画素１２０に入射したときの信号読出し動作は、太陽光などの高輝度光が画素１２０に入射したときの信号読出し動作と同様である。ただし、通常光が画素１２０に入射したときの信号読出し動作では、Ｐ相ＶＳＬセトリング（Ｋ１２）において、フォトダイオード１２１からフローティングディフュージョン１２６に電荷がオーバーフローしない。このとき、選択トランジスタ１２５がオンすると、増幅トランジスタ１２４のソースフォロワ動作に基づいてフローティングディフュージョン１２６のリセットレベルに応じた画素電流ＩＰＸが選択トランジスタ１２５を介して垂直信号線１３２に流れる。そして、その画素電流ＩＰＸに応じた電荷が容量１３３に蓄積され、容量１３３に蓄積された電荷に基づいて垂直信号線１３２の電位ＶＳＬが設定される。このとき、信号線クリップ電圧Ｖｂは画素１２０のリセットレベルよりも低くなるように設定されるとともに、信号線クリップ選択トランジスタ１４７がオンする。このため、垂直信号線１３２は、増幅トランジスタ１２４にて駆動されている時に、信号線クリップトランジスタ１４６によっても駆動される。このため、信号線クリップトランジスタ１４６が設けられたＰ相ＶＳＬセトリングＶＳＬＢでは、信号線クリップトランジスタ１４６が設けられていないＰ相ＶＳＬセトリングＶＳＬＡに比べて、セトリング時間を短縮することができる。
　このように、上述の第１の実施の形態では、垂直信号線１３２に接続された信号線クリップ選択トランジスタ１４７を介して信号線クリップトランジスタ１４６を電気的に接続する。これにより、入射光量に依存することなく、垂直信号線１３２の電位ＶＳＬをクリップすることができ、太陽黒点現象を防止することが可能となるとともに、Ｐ相ＶＳＬセトリングを高速化することができる。
　また、画素１２０からの信号読出し時に垂直信号線１３２をリセットすることで、画素１２０からの信号読出し時に流れる画素電流ＩＰＸに応じた電荷を容量１３３に蓄積することができる。このため、画素１２０から読出された信号を検出するために、画素１２０から読出された信号に応じた定電流を垂直信号線１３２に流す必要がなくなり、画素１２０からの信号読出し時の消費電流を低減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、垂直信号線１３２に接続された信号線クリップ選択トランジスタ１４７を介して信号線クリップトランジスタ１４６を電気的に接続した。この第２の実施の形態では、画素１２０が設けられた上層チップに信号線クリップトランジスタ１４６および信号線クリップ選択トランジスタ１４７を設け、抵抗ラダー回路１５５およびセレクタ１５０を下層チップに設ける。
　図９は、第２の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。
　同図において、この信号読出し回路の回路構成は、図６の信号読出し回路の回路構成と同様である。ただし、この信号読出し回路は積層チップに形成される。この積層チップは、上層チップ１６１および下層チップ１６２を備える。上層チップ１６１は、下層チップ１６２上に積層される。
　上層チップ１６１には、画素１２０、垂直信号線１３２、信号線クリップトランジスタ１４６および信号線クリップ選択トランジスタ１４７が形成される。このとき、信号線クリップトランジスタ１４６のゲート長およびゲート幅は、画素１２０の増幅トランジスタ１２４のゲート長およびゲート幅と等しくすることができる。信号線クリップ選択トランジスタ１４７のゲート長およびゲート幅は、画素１２０の選択トランジスタ１２５のゲート長およびゲート幅と等しくすることができる。
　下層チップ１６２には、信号線リセットトランジスタ１４１、ダイオード接続トランジスタ１４２、コンパレータ１４３、抵抗ラダー回路１５５およびセレクタ１５０が形成される。このとき、垂直信号線１３２は、上層チップ１６１から下層チップ１６２にかけて配線することができる。
　このように、上述の第２の実施の形態では、画素１２０が形成された上層チップ１６１に信号線クリップトランジスタ１４６および信号線クリップ選択トランジスタ１４７を形成する。これにより、画素１２０に設けられた画素トランジスタの特性バラツキと、信号線クリップトランジスタ１４６および信号線クリップ選択トランジスタ１４７の特性バラツキとを等しくすることができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、垂直信号線１３２に接続された信号線クリップ選択トランジスタ１４７を介して信号線クリップトランジスタ１４６を電気的に接続した。この第３の実施の形態では、信号線クリップ選択トランジスタ１４７を駆動するドライバと、信号線リセットトランジスタ１４１を駆動するドライバとを画素１２０の周辺回路に設ける。
　図１０は、第３の実施の形態に係る３カラム分の信号読出し回路の構成例を示す図である。
　同図において、信号線リセットトランジスタ１４１、ダイオード接続トランジスタ１４２、コンパレータ１４３、信号線クリップトランジスタ１４６および信号線クリップ選択トランジスタ１４７は、それぞれカラムごとに設けられる。
　ドライバ１６１は、信号線クリップ選択トランジスタ１４７を駆動する。ドライバ１６２は、信号線リセットトランジスタ１４１を駆動する。ドライバ１６１および１６２は、画素１２０の周辺回路に設けられる。ドライバ１６１は、カラムが互いに異なる複数の信号線クリップ選択トランジスタ１４７で共有される。ドライバ１６２は、カラムが互いに異なる複数の信号線リセットトランジスタ１４１で共有される。抵抗ラダー回路１５５およびセレクタ１５０は、カラムが互いに異なる複数の信号線クリップトランジスタ１４６で共有される。
　このように、上述の第３の実施の形態では、カラムが互いに異なる複数の信号線クリップ選択トランジスタ１４７でドライバ１６１を共有し、カラムが互いに異なる複数の信号線リセットトランジスタ１４１でドライバ１６２を共有する。これにより、ドライバ１６１および１６２の専有面積の増大を抑制しつつ、容量負荷読出しにおける太陽黒点現象を防止することが可能となる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、Ｐ相ＶＳＬセトリングにおける垂直信号線１３２の電位ＶＳＬのクリップ動作を容量負荷読出しに適用した。この第４の実施の形態では、垂Ｐ相ＶＳＬセトリングにおける垂直信号線１３２の電位ＶＳＬのクリップ動作を実現しつつ、電流読出しと容量負荷読出しとを切替可能とする。
　図１１は、第４の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。
　同図において、この信号読出し回路は、上述の第１の実施の形態の信号読出し回路にサンプルホールド回路２０１および定電流トランジスタ３０１が追加されている。第４の実施の形態の信号読出し回路のそれ以外の構成は、上述の第１の実施の形態の信号読出し回路の構成と同様である。
　サンプルホールド回路２０１は、定電流トランジスタ３０１を動作させるバイアス電圧Ｖｂｓをサンプルホールドし、定電流トランジスタ３０１のゲートに印加する。サンプルホールド回路２０１は、トランジスタ２１１およびコンデンサ２１２を備える。トランジスタ２１１は、ＭＯＳトランジスタでもよい。トランジスタ２１１のゲートには、サンプルホールド信号ΦＳＨが印加される。コンデンサ２１２は、トランジスタ２１１のソースとグランド電位との間に接続される。
　定電流トランジスタ３０１は、垂直信号線１３２に電気的に接続される。定電流トランジスタ３０１は、ＭＯＳトランジスタでもよい。
　ここで、容量負荷読出しでは、バイアス電圧Ｖｂｓは０Ｖに設定され、サンプルホールド信号ΦＳＨはハイレベルに設定される。この場合、定電流トランジスタ３０１はオフされ、定電流トランジスタ３０１には電流は流れない。このときの信号読出し回路の動作は、図７または図８と同様である。
　定電流読出しでは、トランジスタ２１１がオンしてバイアス電圧Ｖｂｓがサンプルホールドされる。そして、トランジスタ２１１がオフし、サンプルホールド回路２０１にサンプルホールドされたバイアス電圧Ｖｂｓが定電流トランジスタ３０１のゲートに印加される。この場合、定電流トランジスタ３０１はオンされ、定電流トランジスタ３０１には定電流が流れる。
　図１２は、第４の実施の形態に係る信号読出し回路の定電流読出しにおける各部の波形の一例を示す図である。なお、同図では、太陽光などの高輝度光が画素１２０に入射したときの信号読出し時の各部の波形を示した。
　同図において、定電流読出しでは、ＡＤ変換時の横引きノイズを防止するため、トランジスタ２１１がオンしてバイアス電圧Ｖｂｓがサンプルホールドされる。そして、トランジスタ２１１がオフし、サンプルホールド回路２０１にサンプルホールドされたバイアス電圧Ｖｂｓが定電流トランジスタ３０１のゲートに印加される。
　次に、画素リセットが実施される（Ｋ２１）。このとき、画素リセット信号ΦＰＲＴが立ち上がり（ｔ２１）、リセットトランジスタ１２３がオンしてフローティングディフュージョン１２６がリセットされる。また、選択信号ΦＳＥＬが立ち上がり（ｔ２１）、選択トランジスタ１２５がオンする。このとき、電源電位Ｖｄｄが増幅トランジスタ１２４のゲートに印加された時のソースフォロワ動作に基づいて垂直信号線１３２の電位ＶＳＬが設定される。
　次に、Ｐ相ＶＳＬセトリングが実施される（Ｋ２２）。このとき、画素リセット信号ΦＰＲＴが立ち下がり（ｔ２２）、リセットトランジスタ１２３がオフする。そして、フローティングディフュージョン１２６のリセットレベルが増幅トランジスタ１２４のゲートに印加された時のソースフォロワ動作に基づいて垂直信号線１３２の電位ＶＳＬが変化する。また、画素１２０のリセットレベルよりも低くなるように設定された信号線クリップ電圧Ｖｂが信号線クリップトランジスタ１４６のゲートに印加される。さらに、信号線クリップ選択信号ΦＳＵＮが立ち上がり（ｔ２３）、信号線クリップ選択トランジスタ１４７がオンするとともに、オートゼロ信号ＡＺが立ち上がり（ｔ２３）、コンパレータ１４３のオートゼロ動作がアクティブ化される。そして、オートゼロ信号ＡＺが立ち下がった後、信号線クリップ選択信号ΦＳＵＮが立ち下がる（ｔ２４）。このとき、垂直信号線１３２の電位ＶＳＬはクリップレベルＶｃｐにクリップされるとともに、垂直信号線１３２の電位ＶＳＬがクリップされている時にコンパレータ１４３の非反転入力および反転入力がバランスするように調整される。
　次に、Ｐ相ＡＤが実施される（Ｋ２３）。このとき、参照信号ＲＡＰとしてランプ信号がコンパレータ１４３に供給される。そして、コンパレータ１４３において、クリップレベルＶｃｐに応じた垂直信号線１３２の電位ＶＳＬが参照信号ＲＡＰと比較され、参照信号ＲＡＰのレベルが垂直信号線１３２の電位ＶＳＬと一致したときのタイミングが比較結果ＣＯＰとして出力される。このとき、参照信号ＲＡＰのレベルが垂直信号線１３２の電位ＶＳＬと一致するまでのカウント動作に基づいて、垂直信号線１３２に設定されたクリップレベルＶｃｐがＡＤ変換される。
　次に、転送が実施される（Ｋ２４）。このとき、転送信号ΦＴＧが立ち上がり（ｔ２５）、転送トランジスタ１２２がオンしてフォトダイオード１２１に蓄積された電荷がフローティングディフュージョン１２６に転送される。また、フォトダイオード１２１のカソード電位が増幅トランジスタ１２４のゲートに印加された時のソースフォロワ動作に基づいて垂直信号線１３２の電位ＶＳＬが設定される。
　次に、Ｄ相ＶＳＬセトリングが実施される（Ｋ２５）。このとき、転送信号ΦＴＧが立ち下がり（ｔ２５）、転送トランジスタ１２２がオフする。そして、フローティングディフュージョン１２６の信号レベルが増幅トランジスタ１２４のゲートに印加された時のソースフォロワ動作に基づいて垂直信号線１３２の電位ＶＳＬが設定される。
　次に、Ｐ相ＡＤが実施される（Ｋ２６）。このとき、参照信号ＲＡＰとしてランプ信号がコンパレータ１４３に供給される（ｔ２７－ｔ２８）。そして、コンパレータ１４３において、信号レベルに応じた垂直信号線１３２の電位ＶＳＬが参照信号ＲＡＰと比較され、参照信号ＲＡＰのレベルが垂直信号線１３２の電位ＶＳＬと一致したときのタイミングが比較結果ＣＯＰとして出力される。このとき、参照信号ＲＡＰのレベルが垂直信号線１３２の電位ＶＳＬと一致するまでのカウント動作に基づいて、画素１２０から読出された信号レベルがＡＤ変換される。
　このように、上述の第４の実施の形態では、信号線リセットトランジスタ１４１とダイオード接続トランジスタ１４２との直列回路に並列に定電流トランジスタ３０１を接続するとともに、Ｐ相ＶＳＬセトリングにおける垂直信号線１３２の電位ＶＳＬをクリップする。これにより、太陽黒点現象を防止しつつ、定電流読出しと容量負荷読出しとを切り替えることが可能となる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、垂直信号線１３２に接続された信号線クリップ選択トランジスタ１４７を介して信号線クリップトランジスタ１４６を電気的に接続した。この第５の実施の形態では、垂直信号線１３２の電位ＶＳＬのクリップおよび垂直信号線１３２の選択を信号線クリップトランジスタ１４６で実施する。
　図１３は、第５の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。
　同図において、この信号読出し回路は、上述の第１の実施の形態の信号読出し回路から信号線クリップ選択トランジスタ１４７が除去されている。第５の実施の形態の信号読出し回路のそれ以外の構成は、上述の第１の実施の形態の信号読出し回路の構成と同様である。
　信号線クリップトランジスタ１４６は、垂直信号線１３２に直接接続される。このとき、信号線クリップトランジスタ１４６は、垂直信号線１３２の電位ＶＳＬのクリップを実施するとともに、信号線クリップ選択トランジスタ１４７の代わりに垂直信号線１３２の選択を実施する。
　図１４は、第５の実施の形態に係る信号読出し回路の定電流読出しにおける各部の波形の一例を示す図である。なお、同図では、太陽光などの高輝度光が画素１２０に入射したときの信号読出し時の各部の波形を示した。
　同図において、信号線クリップ選択トランジスタ１４７がないときの動作は、信号線クリップ選択トランジスタ１４７があるときの動作と同様である。ただし、Ｐ相ＶＳＬセトリング（Ｋ１２）において、セレクタ１５０の切替動作に基づいて、信号線クリップ電圧Ｖｂが電圧Ｖｂ１から電圧Ｖｂ２に遷移し、信号線クリップトランジスタ１４６のゲートに印加される（ｔ１２）。また、セレクタ１５０の切替動作に基づいて、信号線クリップ電圧Ｖｂが電圧Ｖｂ２から電圧Ｖｂ１に遷移し、信号線クリップトランジスタ１４６のゲートに印加される（ｔ１４）。電圧Ｖｂ１は、信号線クリップトランジスタ１４６がオフするように設定される。電圧Ｖｂ２は、信号線クリップトランジスタ１４６を介してクリップされた垂直信号線１３２の電位ＶＳＬがクリップレベルＶｃｐに一致するように設定される。
　このように、上述の第５の実施の形態では、垂直信号線１３２の電位ＶＳＬのクリップおよび垂直信号線１３２の選択を信号線クリップトランジスタ１４６で実施する。これにより、信号線クリップ選択トランジスタ１４７を省略することが可能となり、回路構成を簡易化することができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、垂直信号線１３２に接続された信号線クリップ選択トランジスタ１４７を介して信号線クリップトランジスタ１４６を電気的に接続した。この第６の実施の形態では、ＯＢ画素の増幅トランジスタを信号線クリップトランジスタ１４６として用いるとともに、ＯＢ画素の選択トランジスタを信号線クリップ選択トランジスタ１４７として用いる。
　図１５は、第６の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。
　同図において、この信号読出し回路は、上述の第１の実施の形態の信号線クリップトランジスタ１４６および信号線クリップ選択トランジスタ１４７に代えて、ＯＢ画素４００が設けられている。第４の実施の形態の信号読出し回路のそれ以外の構成は、上述の第１の実施の形態の信号読出し回路の構成と同様である。
　ＯＢ画素４００は、フォトダイオード４２１、転送トランジスタ４２２、リセットトランジスタ４２３、増幅トランジスタ４２４、選択トランジスタ４２５およびフローティングディフュージョン４２６を備える。フォトダイオード４２１は、遮光膜で覆われる。
　増幅トランジスタ４２４と選択トランジスタ４２５は、直列に接続されている。フォトダイオード４２１のカソードは、転送トランジスタ４２２を介してフローティングディフュージョン４２６に接続されている。また、電源Ｖｄｄは、増幅トランジスタ４２４と選択トランジスタ４２５の直列回路を介して垂直信号線１３２に接続されている。増幅トランジスタ４２４のゲートはフローティングディフュージョン４２６に接続されている。
　転送トランジスタ４２２のゲートには、転送信号ΦＴＧＢが印加される。リセットトランジスタ４２３のゲートには、画素リセット信号ΦＰＲＴＳが印加される。リセットトランジスタ４２３のドレインには、信号線クリップ電圧Ｖｂが印加される。選択トランジスタ４２５のゲートには、選択信号ΦＳＥＬＳが印加される。転送信号ΦＴＧＢ、画素リセット信号ΦＰＲＴＳおよび選択信号ΦＳＥＬＳは、図２の水平駆動線１３１を介してＯＢ画素４００に伝送することができる。
　図１６は、第６の実施の形態に係る信号読出し回路の定電流読出しにおける各部の波形の一例を示す図である。なお、同図では、太陽光などの高輝度光が画素１２０に入射したときの信号読出し時の各部の波形を示した。
　同図において、画素１２０から信号を読出すものとする。このとき、ＯＢ画素４００の増幅トランジスタ４２４を信号線クリップトランジスタ１４６として用いるとともに、ＯＢ画素４００の選択トランジスタ４２５を信号線クリップ選択トランジスタ１４７として用いる。この場合の容量負荷読出し動作は、図７の容量負荷読出し動作と同様である。ただし、ＯＢ画素４００の増幅トランジスタ４２４を信号線クリップトランジスタ１４６として用いるために、増幅トランジスタ４２４のゲートに信号線クリップ電圧Ｖｂが印加される。このとき、画素リセット信号ΦＰＲＴＳをハイレベルに設定し（ｔ１１－ｔ１８）、リセットトランジスタ４２３をオンする。また、転送信号ΦＴＧＢをロウレベルに設定し（ｔ１１－ｔ１８）、転送トランジスタ４２２をオフする。
　そして、Ｐ相ＶＳＬセトリング（Ｋ１２）において、信号線リセット信号ΦＲＴが立ち下がるとともに、選択信号ΦＳＥＬＳが立ち上がり（ｔ１２）、選択トランジスタ４２５がオンする。また、信号線クリップ電圧Ｖｂが画素１２０のリセットレベルよりも低くなるように抵抗ラダー回路１５５の出力が選択され、増幅トランジスタ４２４のゲートに印加される。さらに、オートゼロ信号ＡＺが立ち上がり（ｔ１２）、コンパレータ１４３のオートゼロ動作がアクティブ化される。そして、オートゼロ信号ＡＺが立ち下がった後、選択信号ΦＳＥＬＳが立ち下がる（ｔ１４）。このとき、垂直信号線１３２の電位ＶＳＬはクリップレベルＶｃｐにクリップされるとともに、垂直信号線１３２の電位ＶＳＬがクリップされている時にコンパレータ１４３の非反転入力および反転入力がバランスするように調整される。
　一方、ＯＢ画素４００から信号を読出すものとする。このとき、ＯＢ画素４００の転送トランジスタ４２２、リセットトランジスタ４２３、増幅トランジスタ４２４および選択トランジスタ４２５を画素１２０の転送トランジスタ１２２、リセットトランジスタ１２３、増幅トランジスタ１２４および選択トランジスタ１２５と同様に動作させる。また、信号線クリップ電圧Ｖｂが電源Ｖｄｄとして供給されるように抵抗ラダー回路１５５の出力が選択され、リセットトランジスタ４２３のドレインに印加される。このとき、ＯＢ画素４００は遮光され、光が入射しないので、Ｐ相ＶＬＳセトリングにおける垂直信号線１３２のクリップは不要である。
　このように、上述の第６の実施の形態では、ＯＢ画素４００の増幅トランジスタ４２４を信号線クリップトランジスタ１４６として用いるとともに、ＯＢ画素４００の選択トランジスタ４２５を信号線クリップ選択トランジスタ１４７として用いる。これにより、太陽黒点現象を防止するために、信号線クリップトランジスタ１４６および信号線クリップ選択トランジスタ１４７をＯＢ画素４００と別個に設ける必要がなくなり、回路構成を簡易化することができる。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、垂直信号線１３２のリセットレベルを設定するために、垂直信号線１３２に電気的に接続された信号線リセットトランジスタ１４１を介してダイオード接続トランジスタ１４２を接続した。この第７の実施の形態では、抵抗ラダー回路１５５を垂直信号線１３２のクリップレベルＶｃｐの設定に用いるとともに、垂直信号線１３２のリセットレベルの設定に用いる。
　図１７は、第７の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。
　同図において、この信号読出し回路は、上述の第１の実施の形態のダイオード接続トランジスタ１４２に代えて、セレクタ５００が設けられている。第７の実施の形態の信号読出し回路のそれ以外の構成は、上述の第１の実施の形態の信号読出し回路の構成と同様である。
　セレクタ５００は、分圧抵抗１５１から１５４で生成される分圧電圧を切り替え、その分圧電圧をリセット電圧ＶＲＴとして信号線リセットトランジスタ１４１のソースに印加する。リセット電圧ＶＲＴは、０Ｖより大きな電圧に設定することができる。セレクタ５００の切り替えは、セレクタ１５０の切り替えと別個に制御することができる。
　このように、上述の第７の実施の形態では、抵抗ラダー回路１５５を垂直信号線１３２のクリップレベルＶｃｐの設定に用いるとともに、垂直信号線１３２のリセット電圧ＶＲＴの設定に用いる。これにより、回路規模の増大を抑制しつつ、垂直信号線１３２のリセット電圧ＶＲＴを切り替えることが可能となる。
　＜８．第８の実施の形態＞
　上述の第１の実施の形態では、Ｐ相ＶＳＬセトリングにおいて垂直信号線１３２の電位ＶＳＬをクリップしつつ、垂直信号線１３２の電位ＶＳＬに基づいて画素１２０から読出された信号を検出した。この第８の実施の形態では、Ｐ相ＶＳＬセトリングにおいて垂直信号線の電位をクリップしつつ、異なるカラムからの負荷容量読出しに基づく垂直信号線の電位の比較結果に基づいてエッジ検出を実施する。
　図１８は、第８の実施の形態に係る２カラム分の信号読出し回路の構成例を示す図である。
　同図において、この信号読出し回路は、複数の垂直信号線１３２－１および１３２－２を備えるとともに、上述の第１の実施の形態のコンパレータ１４３に代えて、コンパレータ１４３－１および１４３－２を備える。第８の実施の形態の信号読出し回路のそれ以外の構成は、上述の第１の実施の形態の信号読出し回路の構成と同様であり、図示を省略しているが、信号線クリップトランジスタ１４６および信号線クリップ選択トランジスタ１４７を備えていても良い。
　各垂直信号線１３２－１および１３２－２には、画素１２０－１および１２０－２がそれぞれ接続されるとともに、各コンパレータ１４３－１および１４３－２には、垂直信号線１３２－１および１３２－２が共に接続される。
　各画素１２０－１および１２０－２は、図６の画素１２０と同様に構成することができる。各画素１２０－１および１２０－２は、垂直信号線１３２－１および１３２－２にそれぞれ接続される。また、各垂直信号線１３２－１および１３２－２には、信号線リセットトランジスタ１４１を介してダイオード接続トランジスタ１４２が接続される。
　各コンパレータ１４３－１および１４３－２は、コンパレータ入力ＤＶＳＬ１およびＤＶＳＬ２の差分を検出する。このとき、各ＤＣカットコンデンサ１４４および１４５を介して垂直信号線１３２－１および１３２－２の電位ＶＬＳ１およびＶＬＳ２が出力されることにより、各コンパレータ入力ＤＶＳＬ１およびＤＶＳＬ２が生成される。そして、各コンパレータ１４３－１および１４３－２のオートゼロ後にコンパレータ入力ＤＶＳＬ１およびＤＶＳＬ２の差分がしきい値以上の場合、エッジ有と判定することができる。
　図１９は、第８の実施の形態に係る信号読出し回路に適用されるコンパレータの構成例を示す図である。なお、以下の説明では、図１８のコンパレータ１４３－１の構成を例にとるが、コンパレータ１４３－２についても同様に構成することができる。
　同図において、コンパレータ１４３－１は、差動アンプ５０１、後段アンプ５０２およびインバータ５０３を備える。後段アンプ５０２は、差動アンプ５０１の後段に接続され、インバータ５０３は、後段アンプ５０２の後段に接続されている。
　差動アンプ５０１は、オートゼロ動作に基づいてコンパレータ入力ＤＶＳＬ１およびＤＶＳＬ２をバランスさせた上で、コンパレータ入力ＤＶＳＬ１およびＤＶＳＬ２の差分に応じた電圧を出力する。差動アンプ５０１は、ＰＭＯＳトランジスタ５１１、５２１、５５１および５６１と、ＮＭＯＳトランジスタ５３１、５４１および５７１とを備える。
　ＰＭＯＳトランジスタ５１１とＮＭＯＳトランジスタ５３１とは互いに直列に接続されている。ＰＭＯＳトランジスタ５２１とＮＭＯＳトランジスタ５４１とは互いに直列に接続されている。各ＰＭＯＳトランジスタ５１１および５２１のソースは、電源電圧ＶＤＤＨに接続され、各ＰＭＯＳトランジスタ５１１および５２１のゲートは、ＰＭＯＳトランジスタ５２１のドレインに接続されている。このとき、ＰＭＯＳトランジスタ５１１および５２１は、カレントミラーを構成することができる。
　ＮＭＯＳトランジスタ５３１のゲートとドレインとの間には、ＰＭＯＳトランジスタ５５１が接続され、ＮＭＯＳトランジスタ５４１のゲートとドレインとの間には、ＰＭＯＳトランジスタ５６１が接続されている。各ＮＭＯＳトランジスタ５３１および５４１のソースは、ＮＭＯＳトランジスタ５７１を介して接地されている。
　各ＰＭＯＳトランジスタ５５１および５６１のゲートには、オートゼロ信号ＡＺＰが印加され、ＮＭＯＳトランジスタ５７１のゲートには、バイアス電圧ＢＩＡＳが印加される。ＮＭＯＳトランジスタ５７１は、バイアス電圧ＢＩＡＳに基づいて定電流源として動作することができる。
　後段アンプ５０２は、差動アンプ５０１の出力を増幅する。後段アンプ５０２は、ＰＭＯＳトランジスタ５１２、ＮＭＯＳトランジスタ５２２およびスイッチ５３２を備える。
　ＰＭＯＳトランジスタ５１２とＮＭＯＳトランジスタ５２２とは互いに直列に接続されている。ＰＭＯＳトランジスタ５１２のソースは、電源電圧ＶＤＤＨに接続され、ＰＭＯＳトランジスタ５１２のゲートは、ＰＭＯＳトランジスタ５１１のドレインに接続されている。ＮＭＯＳトランジスタ５２２のゲートとドレインとの間には、スイッチ５３２が接続され、ＮＭＯＳトランジスタ５２２のソースは、接地されている。スイッチ５３２は、オートゼロ信号ＡＺＮに基づいて開閉する。
　インバータ５０３は、後段アンプ５０２の出力を論理値'０'または論理値'１'に変換する。インバータ５０３は、ＰＭＯＳトランジスタ５１３およびＮＭＯＳトランジスタ５２３を備える。
　ＰＭＯＳトランジスタ５１３とＮＭＯＳトランジスタ５２３とは互いに直列に接続されている。ＰＭＯＳトランジスタ５１３のソースは、電源電圧ＶＤＤＬに接続され、ＮＭＯＳトランジスタ５２３のソースは、接地されている。電源電圧ＶＤＤＬは、電源電圧ＶＤＤＨよりも低くすることができる。ＰＭＯＳトランジスタ５１３のゲートとＮＭＯＳトランジスタ５２３のゲートとは、ＰＭＯＳトランジスタ５１２のドレインに接続されている。
　オートゼロ期間において、オートゼロ信号ＡＺＰに基づいて各ＰＭＯＳトランジスタ５５１および５６１がオンし、オートゼロ信号ＡＺＮに基づいてスイッチ５３２が閉じる。なお、各ＰＭＯＳトランジスタ５５１および５６１がオンした後にオフするタイミングは、スイッチ５３２が閉じた後に開くタイミングより遅くすることができる。このとき、ＰＭＯＳトランジスタ５１１および５２１のカレントミラー動作に基づいて、各ＰＭＯＳトランジスタ５５１および５６１に電流が流れる。そして、コンパレータ１４３－１の非反転入力および反転入力がバランスするように各ＤＣカットコンデンサ１４４および１４５に電荷が蓄積される。
　図２０は、第８の実施の形態に係る撮像装置の信号読出し時の各部の波形の一例を示す図である。なお、同図では、画素１２０－１には、通常光が入射し、画素１２０－２には、太陽光などの高輝度光が入射したものとした。
　同図において、容量負荷読出し動作は、画素１２０－１では図８と同様であり、画素１２０－２では図７と同様である。このとき、画素１２０－２に高輝度光が入射している場合においても、Ｐ相ＶＳＬセトリング（Ｋ１２）において垂直信号線１３２－２の電位ＶＳＬ２がクリップされるため、垂直信号線１３２－２の電位ＶＳＬ２は、垂直信号線１３２－１の電位ＶＳＬ１と同等の電位まで持ち上げられる。このため、Ｄ相ＶＳＬセトリングにおいて各垂直信号線１３２－１および１３２－２の電位ＶＳＬ１およびＶＳＬ２の差分に応じたコンパレータ入力ＤＶＳＬ１およびＤＶＳＬ２の差分がほぼ維持され、エッジ誤判定が防止される。
　図２１は、第８の実施の形態の比較例に係る撮像装置の信号読出し時の各部の波形の一例を示す図である。なお、この比較例では、Ｐ相ＶＳＬセトリングにおいて垂直信号線１３２－２がクリップされないものとした。また、同図では、画素１２０－１には、通常光が入射し、画素１２０－２には、太陽光などの高輝度光が入射したものとした。
　同図において、容量負荷読出し動作は、画素１２０－１では図８と同様であり、画素１２０－２では図７と同様である。ただし、Ｐ相ＶＳＬセトリング（Ｋ１２）時に信号線クリップ選択信号ΦＳＵＮがロウレベルを維持するものする。このとき、垂直信号線１３２－２の電位ＶＳＬ２がクリップされないため、通常光が画素１２０－１に入射し、高輝度光が画素１２０－２に入射すると、Ｐ相ＶＳＬセトリング時に各垂直信号線１３２－１および１３２－２の電位ＶＳＬ１およびＶＳＬ２が開く。このため、Ｄ相ＶＳＬセトリングにおいて各垂直信号線１３２－１および１３２－２の電位ＶＳＬ１およびＶＳＬ２の差分がコンパレータ入力ＤＶＳＬ１およびＤＶＳＬ２の差分に反映されなくなり、エッジ誤判定を招く。
　このように、上述の第８の実施の形態では、Ｐ相ＶＳＬセトリングにおいて各垂直信号線１３２－１および１３２－２の電位ＶＬＳ１およびＶＬＳ２をクリップしつつ、各コンパレータ１４３－１および１４３－２のオートゼロ後にコンパレータ入力ＤＶＳＬ１およびＤＶＳＬ２の差分を検出する。これにより、太陽光などの高輝度光が画素１２０－２に入射した場合においても、固定パターンノイズの影響を軽減しつつ、被写体のエッジを検出することができる。
　＜９．第９の実施の形態＞
　上述の第１の実施の形態では、１つの増幅トランジスタ１２４に対して１つのフォトダイオード１２１が設けられた画素１２０からの容量負荷読出しに垂直信号線１３２の電位ＶＬＳのクリップ動作を適用した。この第９の実施の形態では、１つの増幅トランジスタ１２４に対して４つのフォトダイオードが設けられたセルからの容量負荷読出しに垂直信号線１３２の電位ＶＬＳのクリップ動作を適用する。
　図２２は、第９の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。
　同図において、この信号読出し回路は、上述の第１の実施の形態の信号読出し回路の画素１２０に代えて、セル１３０が設けられている。第９の実施の形態の信号読出し回路のそれ以外の構成は、上述の第１の実施の形態の信号読出し回路の構成と同様である。
　セル１３０は、上述の第１の実施の形態のフォトダイオード１２１および転送トランジスタ１２２に代えて、フォトダイオード１２１－１から１２１－４および転送トランジスタ１２２－１から１２２－４を備える。第９の実施の形態のセル１３０のそれ以外の構成は、上述の第１の実施の形態の画素１２０の構成と同様である。
　各フォトダイオード１２１－１から１２１－４は、２行×２列に配置することができる。各フォトダイオード１２１－１から１２１－４は、転送トランジスタ１２２－１から１２２－４をそれぞれ介し、フローティングディフュージョン１２６に接続されている。各転送トランジスタ１２２－１から１２２－４のゲートには、転送信号ΦＴＧ１～ΦＴＧ４が印加される。この転送信号ΦＴＧ１～ΦＴＧ４の印加タイミングを制御することにより、各フォトダイオード１２１－１から１２１－４から垂直信号線１３２に個別に信号を読出すことができる。各フォトダイオード１２１－１から１２１－４からの容量負荷読出し動作は、図７または図８と同様である。
　このように、上述の第９の実施の形態では、１つの増幅トランジスタ１２４に対して４つのフォトダイオード１２１－１から１２１－４が設けられたセル１３０からの容量負荷読出しに垂直信号線１３２の電位ＶＬＳのクリップ動作を適用する。これにより、画素領域の増大を抑制しつつ、画素数を増大させることが可能となるとともに、太陽黒点現象を防止しつつ、画素ごとに容量負荷読出しを適用することができる。
　なお、上述の第９の実施の形態では、１つの増幅トランジスタ１２４に対して４つのフォトダイオード１２１－１から１２１－４を共有した例を示したが、１つの増幅トランジスタ１２４に対して８つのフォトダイオードを共有してもよい。また、セル１３０が設けられた構成について、上述の第２の実施の形態から第８の実施の形態のいずれの構成を適用してもよい。
　＜１０．第１０の実施の形態＞
　上述の第１の実施の形態では、垂直信号線１３２に接続された各画素１２０からの容量負荷読出しに垂直信号線１３２の電位ＶＬＳのクリップ動作を適用した。この第１０の実施の形態では、垂直信号線１３２に接続された画素１２０からの容量負荷読出しに基づくビニング動作に垂直信号線１３２の電位ＶＬＳのクリップ動作を適用する。
　図２３は、第１０の実施の形態に係る１カラム分の信号読出し回路の構成例を示す図である。
　同図において、この信号読出し回路は、上述の第１の実施の形態の信号読出し回路の画素１２０に代えて、画素１４０および１５０が設けられている。また、この信号読出し回路は、上述の第１の実施の形態の信号読出し回路にビニング線１３４が追加されている。第１０の実施の形態の信号読出し回路のそれ以外の構成は、上述の第１の実施の形態の信号読出し回路の構成と同様である。
　各画素１４０および１５０は、上述の第１の実施の形態の画素１２０にビニングトランジスタ１２７が追加されている。第１０の実施の形態の各画素１４０および１５０のそれ以外の構成は、上述の第１の実施の形態の画素１２０の構成と同様である。
　ビニングトランジスタ１２７は、フローティングディフュージョン１２６とビニング線１３４との間に画素１４０および１５０ごとに接続される。ビニングトランジスタ１２７は、ＭＯＳトランジスタでもよい。ビニングトランジスタ１２７のゲートには、ビニング信号ΦＢＮ１およびΦＢＮ２が画素１４０および１５０ごとに印加される。転送トランジスタ１２２のゲートには、転送信号ΦＴＧ１およびΦＴＧ２が画素１４０および１５０ごとに印加される。リセットトランジスタ１２３のゲートには、画素リセット信号ΦＰＲＴ１およびΦＰＲＴ２が画素１４０および１５０ごとに印加される。選択トランジスタ１２５のゲートには、選択信号ΦＳＥＬ１およびΦＳＥＬ２が画素１４０および１５０ごとに印加される。
　各画素１４０および１５０から個別に信号を読出す場合、各ビニング信号ΦＢＮ１およびΦＢＮ２はロウレベルに設定され、各画素１４０および１５０のビニングトランジスタ１２７はオフされる。各画素１４０および１５０から信号をビニング読出しする場合、各ビニング信号ΦＢＮ１およびΦＢＮ２はハイレベルに設定され、各画素１４０および１５０のビニングトランジスタ１２７はオンされる。各画素１４０および１５０からの容量負荷読出し動作は、図７と同様である。このとき、ビニング読出しでは、各画素１４０および１５０の選択トランジスタ１２５のいずれか一方をオンさせてもよいし、各画素１４０および１５０の選択トランジスタ１２５の両方をオンさせてもよい。
　このように、上述の第１０の実施の形態では、垂直信号線１３２に接続された画素１４０および１５０にビニングトランジスタ１２７を設ける。これにより、各フレームの読出し回数を低減させつつ、容量負荷読出しを適用することができ、低消費電力化を図ることができる。
　なお、画素１４０および１５０が設けられた構成について、上述の第２の実施の形態から第９の実施の形態のいずれの構成を適用してもよい。
　＜１１．第１１の実施の形態＞
　上述の第１の実施の形態では、画素１２０から読出された信号を伝送する垂直信号線１３２に接続された信号線クリップ選択トランジスタ１４７を介して信号線クリップトランジスタ１４６を電気的に接続した。この第１２の実施の形態では、画素１２０がマトリックス状に配列された画素アレイ部が設けられた固体撮像装置が形成される基板を積層化する。
　図２４は、第１１の実施の形態に係る撮像装置の構成例を示す斜視図である。
　同図におけるａにおいて、固体撮像装置９０１は、支持基板９１１および半導体基板９１２を備える。半導体基板９１２は、支持基板９１１上に積層されている。半導体基板９１２には、画素アレイ部９１３および周辺回路９１４が形成される。周辺回路９１４には、カラム読出し回路９１５およびカラムＡＤＣ９１６が形成される。カラム読出し回路９１５およびカラムＡＤＣ９１６は、画素アレイ部９１３のカラム方向の両側に形成してもよい。
　画素アレイ部９１３には、ロウ方向およびカラム方向に沿ってマトリックス状に画素１２０が配列される。カラム読出し回路９１５は、Ｄ相ＶＳＬセトリングにおいて垂直信号線の電位をクリップし、容量負荷読出しに基づいて各画素１２０から信号を読出すことができる。カラム読出し回路９１５には、例えば、図６の信号線リセットトランジスタ１４１、ダイオード接続トランジスタ１４２、信号線クリップトランジスタ１４６および信号線クリップ選択トランジスタ１４７を形成してもよい。カラムＡＤＣ９１６は、カラム読出し回路９１５を介して読出された信号をカラムごとにＡＤ変換することができる。このとき、固体撮像装置９０１は、裏面照射型イメージセンサを構成することができる。
　同図におけるｂにおいて、固体撮像装置９０２は、半導体基板９２１および９２２を備える。半導体基板９２２は、半導体基板９２１上に積層されている。半導体基板９２２には、画素アレイ部９２３が形成される。半導体基板９２２には、周辺回路９２４が形成される。周辺回路９２４には、カラム読出し回路９２５およびカラムＡＤＣ９２６が形成される。カラム読出し回路９２５およびカラムＡＤＣ９２６は、画素アレイ部９２３のカラム方向の両側の位置に対応するように形成してもよい。このとき、固体撮像装置９０２は、裏面照射型イメージセンサを構成することができる。
　このように、上述の第１２の実施の形態では、各固体撮像装置９０１および９０２が形成される基板をそれぞれ積層化する。これにより、各画素アレイ部９１３および９２３を支持しつつ、各画素アレイ部９１３および９２３がそれぞれ形成される半導体基板９１２および９２２を薄膜化することができ、裏面照射型イメージセンサを形成することができる。
　＜１２．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であってもよいし、赤外線等の非可視光であってもよい。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２６は、撮像部１２０３１の設置位置の例を示す図である。
　図２６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、上述のカメラ１００は、撮像部１２０３１に適用することができる。車両制御システム１２０００に本開示に係る技術を適用することにより、消費電力の増大を抑制しつつ、撮影画像を得ることが可能となる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）画素からの信号読出し時に流れる電流に応じて蓄積された電荷に基づいて電位が変化する信号線と、
　前記信号線の電位をリセットする信号線リセットトランジスタと、
　前記信号線の電位のリセットレベルを生成する信号線リセットレベル生成部と、
　前記信号線の電位をクリップする信号線クリップトランジスタと、
　前記信号線の電位のクリップレベルの生成に用いられる信号線クリップ電圧を設定する信号線クリップ電圧設定部と
を具備する撮像装置。
（２）前記信号線の電位は、前記信号線の寄生容量の電位である
前記（１）記載の撮像装置。
（３）前記画素は、
　フォトダイオードと、
　前記フォトダイオードに蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、
　前記フローティングディフュージョンをリセットするリセットトランジスタと、
　前記フローティングディフュージョンの電位に応じた信号を出力する増幅トランジスタと、
　前記増幅トランジスタと前記信号線との間に接続された選択トランジスタと
を備える前記（１）または（２）記載の撮像装置。
（４）前記信号線リセットレベル生成部は、ダイオード接続トランジスタを備える
前記（１）から（３）のいずれかに記載の撮像装置。
（５）前記信号線リセットトランジスタを駆動するドライバをさらに具備する
前記（１）から（４）のいずれかに記載の撮像装置。
（６）前記信号線と前記信号線クリップトランジスタとの間に接続された信号線クリップ選択トランジスタをさらに具備する
前記（１）から（５）のいずれかに記載の撮像装置。
（７）前記画素、前記信号線クリップトランジスタおよび前記信号線クリップ選択トランジスタが形成された第１チップと、
　前記第１チップが積層され、前記信号線リセットトランジスタ、前記信号線リセットレベル生成部および前記信号線クリップ電圧設定部が形成された第２チップと
を備える
前記（６）記載の撮像装置。
（８）前記信号線クリップトランジスタのゲート長およびゲート幅は、前記画素の増幅トランジスタのゲート長およびゲート幅と等しく、
　前記信号線クリップ選択トランジスタのゲート長およびゲート幅は、前記画素の選択トランジスタのゲート長およびゲート幅と等しい
前記（６）または（７）に記載の撮像装置。
（９）前記信号線は、前記信号線クリップ選択トランジスタおよび前記画素の増幅トランジスタにて同時に駆動される
前記（６）から（８）のいずれかに記載の撮像装置。
（１０）前記信号線の電位とランプ信号とを比較するコンパレータを
さらに具備する前記（６）から（９）のいずれかに記載の撮像装置。
（１１）異なるカラムに設けられた信号線の電位を互いに比較するコンパレータを
さらに具備する前記（６）から（９）のいずれかに記載の撮像装置。
（１２）前記コンパレータの第１入力端子に接続された第１ＤＣカットコンデンサと、
　前記コンパレータの第２入力端子に接続された第２ＤＣカットコンデンサと、
　オートゼロ期間の前記コンパレータの第１入力および第２入力がバランスするように前記第１ＤＣカットコンデンサおよび前記第２ＤＣカットコンデンサに蓄積される電荷をそれぞれ制御するオートゼロ制御部と
をさらに具備する前記（６）から（１１）のいずれかに記載の撮像装置。
（１３）前記信号線クリップ選択トランジスタは、前記オートゼロ期間後にオフされる
前記（１２）記載の撮像装置。
（１４）前記信号線クリップ電圧は、前記画素のリセットレベルよりも低い
前記（１）から（１３）のいずれかに記載の撮像装置。
（１５）前記信号線に電気的に接続可能であり、前記画素との間に形成されるソースフォロワに基づいて定電流を流す定電流トランジスタを
さらに具備する前記（１）から（１４）のいずれかに記載の撮像装置。
（１６）前記定電流トランジスタを用いた定電流読出しでは、前記定電流トランジスタはオンされ、
　前記信号線リセットレベル生成部を用いた容量負荷読出しでは、前記定電流トランジスタはオフされる
前記（１５）記載の撮像装置。
（１７）前記信号線クリップ電圧設定部は、複数のクリップレベルを生成する
前記（１）から（１６）のいずれかに記載の撮像装置。
（１８）前記信号線クリップ電圧設定部は、
　抵抗ラダー回路と、
　前記抵抗ラダー回路で生成された分圧電圧を切り替える第１セレクタと
前記（１）から（１７）のいずれかに記載の撮像装置。
（１９）前記信号線リセットレベル生成部は、
　前記抵抗ラダー回路で生成された分圧電圧を切り替える第２セレクタを
備える前記（１８）記載の撮像装置。
（２０）前記画素がロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部を備え、
　前記信号線は前記カラムごとに設けられ、
　前記信号線リセットトランジスタおよび前記信号線クリップトランジスタは、前記信号線のそれぞれに設けられる
前記（１）から（１９）のいずれかに記載の撮像装置。
　１００　カメラ
　１０１　光学系
　１０２　固体撮像装置
　１０３　撮像制御部
　１０４　画像処理部
　１０５　記憶部
　１０６　表示部
　１０７　操作部
　１０８　バス
　１１１　画素アレイ部
　１１２　垂直走査回路
　１１３　カラム読出し回路
　１１４　カラム信号処理部
　１１５　水平走査回路
　１１６　制御回路
　１１７　信号線クリップレベル設定回路
　１２１　フォトダイオード
　１２２　転送トランジスタ
　１２３　リセットトランジスタ
　１２４　増幅トランジスタ
　１２５　選択トランジスタ
　１２６　フローティングディフュージョン
　１３１　水平駆動線
　１３２　垂直信号線
　１３３　容量
　１４１　信号線リセットトランジスタ
　１４２　ダイオード接続トランジスタ
　１４３　コンパレータ
　１４４、１４５　ＤＣカットコンデンサ
　１４６　信号線クリップトランジスタ
　１４７　信号線クリップ選択トランジスタ
　１４８　オートゼロ制御部
　１５０　セレクタ
　１５１から１５４　分圧抵抗
　１５５　抵抗ラダー回路

Claims (20)

  1. 　画素からの信号読出し時に流れる電流に応じて蓄積された電荷に基づいて電位が変化する信号線と、
    　前記信号線の電位をリセットする信号線リセットトランジスタと、
    　前記信号線の電位のリセットレベルを生成する信号線リセットレベル生成部と、
    　前記信号線の電位をクリップする信号線クリップトランジスタと、
    　前記信号線の電位のクリップレベルの生成に用いられる信号線クリップ電圧を設定する信号線クリップ電圧設定部と
    を具備する撮像装置。
  2. 　前記信号線の電位は、前記信号線の寄生容量の電位である
    請求項１記載の撮像装置。
  3. 　前記画素は、
    　フォトダイオードと、
    　前記フォトダイオードに蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、
    　前記フローティングディフュージョンをリセットするリセットトランジスタと、
    　前記フローティングディフュージョンの電位に応じた信号を出力する増幅トランジスタと、
    　前記増幅トランジスタと前記信号線との間に接続された選択トランジスタと
    を備える請求項１記載の撮像装置。
  4. 　前記信号線リセットレベル生成部は、ダイオード接続トランジスタを備える
    請求項１記載の撮像装置。
  5. 　前記信号線リセットトランジスタを駆動するドライバをさらに具備する
    請求項１記載の撮像装置。
  6. 　前記信号線と前記信号線クリップトランジスタとの間に接続された信号線クリップ選択トランジスタをさらに具備する
    請求項１記載の撮像装置。
  7. 　前記画素、前記信号線クリップトランジスタおよび前記信号線クリップ選択トランジスタが形成された第１チップと、
    　前記第１チップが積層され、前記信号線リセットトランジスタ、前記信号線リセットレベル生成部および前記信号線クリップ電圧設定部が形成された第２チップと
    を備える
    請求項６記載の撮像装置。
  8. 　前記信号線クリップトランジスタのゲート長およびゲート幅は、前記画素の増幅トランジスタのゲート長およびゲート幅と等しく、
    　前記信号線クリップ選択トランジスタのゲート長およびゲート幅は、前記画素の選択トランジスタのゲート長およびゲート幅と等しい
    請求項７記載の撮像装置。
  9. 　前記信号線は、前記信号線クリップ選択トランジスタおよび前記画素の増幅トランジスタにて同時に駆動される
    請求項７記載の撮像装置。
  10. 　前記信号線の電位とランプ信号とを比較するコンパレータを
    さらに具備する請求項６記載の撮像装置。
  11. 　異なるカラムに設けられた信号線の電位を互いに比較するコンパレータを
    さらに具備する請求項６記載の撮像装置。
  12. 　前記コンパレータの第１入力端子に接続された第１ＤＣカットコンデンサと、
    　前記コンパレータの第２入力端子に接続された第２ＤＣカットコンデンサと、
    　オートゼロ期間の前記コンパレータの第１入力および第２入力がバランスするように前記第１ＤＣカットコンデンサおよび前記第２ＤＣカットコンデンサに蓄積される電荷をそれぞれ制御するオートゼロ制御部と
    をさらに具備する請求項１０記載の撮像装置。
  13. 　前記信号線クリップ選択トランジスタは、前記オートゼロ期間後にオフされる
    請求項１２記載の撮像装置。
  14. 　前記信号線クリップ電圧は、前記画素のリセットレベルよりも低い
    請求項１記載の撮像装置。
  15. 　前記信号線に電気的に接続可能であり、前記画素との間に形成されるソースフォロワに基づいて定電流を流す定電流トランジスタを
    さらに具備する請求項１記載の撮像装置。
  16. 　前記定電流トランジスタを用いた定電流読出しでは、前記定電流トランジスタはオンされ、
    　前記信号線リセットレベル生成部を用いた容量負荷読出しでは、前記定電流トランジスタはオフされる
    請求項１５記載の撮像装置。
  17. 　前記信号線クリップ電圧設定部は、複数のクリップレベルを生成する
    請求項１記載の撮像装置。
  18. 　前記信号線クリップ電圧設定部は、
    　抵抗ラダー回路と、
    　前記抵抗ラダー回路で生成された分圧電圧を切り替える第１セレクタと
    を備える請求項１記載の撮像装置。
  19. 　前記信号線リセットレベル生成部は、
    　前記抵抗ラダー回路で生成された分圧電圧を切り替える第２セレクタを
    備える請求項１８記載の撮像装置。
  20. 　前記画素がロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部を備え、
    　前記信号線は前記カラムごとに設けられ、
    　前記信号線リセットトランジスタおよび前記信号線クリップトランジスタは、前記信号線のそれぞれに設けられる
    請求項１記載の撮像装置。
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