WO2024038746A1 - Semiconductor device - Google Patents

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克宗 白井
賢治 藤井
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ローム株式会社
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads

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Abstract

This semiconductor device comprises: a lead having a die pad portion; a semiconductor element mounted on the die pad portion; a semiconductor element mounted on the die pad portion; and wires joined in electrical communication with the second semiconductor element and the die pad portion. The die pad portion has a main surface facing a first thickness-direction side in the thickness direction. The main surface includes: a first region that is positioned on a first side in a first direction of the semiconductor element, and to which the wires are joined; and a first terminal edge that is positioned on the first side in the first direction of the first region, and that extends in a second direction. The die pad portion includes an opening portion that has an opening end on the main surface, and that is positioned between the first region and the first terminal edge.

Description

半導体装置semiconductor equipment
　本開示は、半導体装置に関する。 The present disclosure relates to a semiconductor device.
　半導体素子を備えた半導体装置は、様々な構成が提案されている。特許文献１には、ＱＦＮ（Quad Flat No-lead）タイプの半導体装置の一例が開示されている。同文献に開示された半導体装置は、半導体素子、第１リード、複数のボンディングワイヤ、および封止樹脂を備えている。半導体素子は、第１リードの搭載部主面に搭載され、第１ソース電極がボンディングワイヤによって搭載部主面に電気的に接続されている。 Various configurations of semiconductor devices including semiconductor elements have been proposed. Patent Document 1 discloses an example of a QFN (Quad Flat No-lead) type semiconductor device. The semiconductor device disclosed in this document includes a semiconductor element, a first lead, a plurality of bonding wires, and a sealing resin. The semiconductor element is mounted on the main surface of the mounting portion of the first lead, and the first source electrode is electrically connected to the main surface of the mounting portion by a bonding wire.
特開２０２０－１８８１７７号公報Japanese Patent Application Publication No. 2020-188177
　搭載部主面の外縁で封止樹脂８の剥離が発生した場合、剥離が進行して搭載部主面のボンディングワイヤが接合された位置まで広がると、ボンディングワイヤが剥離するおそれがある。 If peeling of the sealing resin 8 occurs at the outer edge of the main surface of the mounting portion, if the peeling progresses and spreads to the position where the bonding wire is bonded on the main surface of the mounting portion, there is a risk that the bonding wire will peel off.
　本開示は、従来より改良が施された半導体装置を提供することを一の課題とする。特に本開示は、上記した事情に鑑み、ダイパッド部に接合されたワイヤの剥離を抑制可能な半導体装置を提供することをその一の課題とする。 An object of the present disclosure is to provide a semiconductor device that is improved over the conventional semiconductor device. Particularly, in view of the above-mentioned circumstances, an object of the present disclosure is to provide a semiconductor device that can suppress peeling of a wire bonded to a die pad portion.
　本開示の一の側面によって提供される半導体装置は、ダイパッド部を有する第１リードと、前記ダイパッド部に搭載された第１半導体素子と、前記ダイパッド部に搭載された第２半導体素子と、前記第２半導体素子と前記ダイパッド部とに導通接合されたワイヤと、を備える。前記ダイパッド部は、前記厚さ方向の厚さ方向第１側を向くダイパッド主面を備える。前記ダイパッド主面は、前記第２半導体素子の、前記厚さ方向に直交する第１方向の第１方向第１側に位置し、かつ、前記ワイヤが接合された第１領域と、前記第１領域の前記第１方向第１側に位置し、かつ、前記厚さ方向および前記第１方向に直交する第２方向に延びる第１端縁と、を備える。前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第１領域と前記第１端縁との間に位置する第１開口部を備えている。 A semiconductor device provided by one aspect of the present disclosure includes a first lead having a die pad section, a first semiconductor element mounted on the die pad section, a second semiconductor element mounted on the die pad section, and a first lead having a die pad section. A wire conductively connected to a second semiconductor element and the die pad portion is provided. The die pad portion includes a die pad main surface facing a first thickness direction side in the thickness direction. The die pad main surface is located on a first side of the second semiconductor element in a first direction perpendicular to the thickness direction, and includes a first region to which the wire is bonded, and a first region of the second semiconductor element that is connected to the wire. a first edge located on a first side of the region in the first direction and extending in a second direction perpendicular to the thickness direction and the first direction. The die pad portion has an open end on the main surface of the die pad, and includes a first opening located between the first region and the first edge.
　上記構成によれば、ダイパッド部に接合されたワイヤの剥離を抑制することが可能である。 According to the above configuration, it is possible to suppress peeling of the wire bonded to the die pad portion.
　本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。 Other features and advantages of the present disclosure will become more apparent from the detailed description given below with reference to the accompanying drawings.
図１は、本開示の第１実施形態に係る半導体装置を示す斜視図である。FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present disclosure. 図２は、図１の半導体装置を示す平面図であり、封止樹脂を透過した図である。FIG. 2 is a plan view showing the semiconductor device of FIG. 1, and is a view through a sealing resin. 図３は、図１の半導体装置を示す底面図である。FIG. 3 is a bottom view showing the semiconductor device of FIG. 1. 図４は、図２のＩＶ－ＩＶ線に沿う断面図である。FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 2. 図５は、図２のＶ－Ｖ線に沿う断面図である。FIG. 5 is a sectional view taken along line VV in FIG. 2. 図６は、図２のＶＩ－ＶＩ線に沿う断面図である。FIG. 6 is a cross-sectional view taken along line VI-VI in FIG. 図７は、図２の部分拡大図である。FIG. 7 is a partially enlarged view of FIG. 2. 図８は、図２の部分拡大図である。FIG. 8 is a partially enlarged view of FIG. 2. 図９は、ダイパッド部を示す平面図である。FIG. 9 is a plan view showing the die pad section. 図１０は、第１実施形態の第１変形例に係る半導体装置のダイパッド部を示す平面図である。FIG. 10 is a plan view showing a die pad portion of a semiconductor device according to a first modification of the first embodiment. 図１１は、第１実施形態の第２変形例に係る半導体装置のダイパッド部を示す平面図である。FIG. 11 is a plan view showing a die pad portion of a semiconductor device according to a second modification of the first embodiment. 図１２は、第１実施形態の第３変形例に係る半導体装置のダイパッド部を示す平面図である。FIG. 12 is a plan view showing a die pad portion of a semiconductor device according to a third modification of the first embodiment. 図１３は、第１実施形態の第４変形例に係る半導体装置のダイパッド部を示す平面図である。FIG. 13 is a plan view showing a die pad portion of a semiconductor device according to a fourth modification of the first embodiment. 図１４は、第１実施形態の第５変形例に係る半導体装置のダイパッド部を示す平面図である。FIG. 14 is a plan view showing a die pad portion of a semiconductor device according to a fifth modification of the first embodiment. 図１５は、第１実施形態の第６変形例に係る半導体装置のダイパッド部を示す平面図である。FIG. 15 is a plan view showing a die pad portion of a semiconductor device according to a sixth modification of the first embodiment. 図１６は、第１実施形態の第７変形例に係る半導体装置のダイパッド部を示す平面図である。FIG. 16 is a plan view showing a die pad portion of a semiconductor device according to a seventh modification of the first embodiment. 図１７は、第１実施形態の第８変形例に係る半導体装置のダイパッド部を示す平面図である。FIG. 17 is a plan view showing a die pad portion of a semiconductor device according to an eighth modification of the first embodiment. 図１８は、第１実施形態の第９変形例に係る半導体装置のダイパッド部を示す平面図である。FIG. 18 is a plan view showing a die pad portion of a semiconductor device according to a ninth modification of the first embodiment. 図１９は、第２実施形態に係る半導体装置を示す断面図である。FIG. 19 is a cross-sectional view showing a semiconductor device according to the second embodiment. 図２０は、第３実施形態に係る半導体装置を示す平面図であり、封止樹脂を透過した図である。FIG. 20 is a plan view showing the semiconductor device according to the third embodiment, and is a view through the sealing resin. 図２１は、第３実施形態の第１変形例に係る半導体装置を示す平面図であり、封止樹脂を透過した図である。FIG. 21 is a plan view showing a semiconductor device according to a first modification of the third embodiment, and is a view through a sealing resin. 図２２は、第４実施形態に係る半導体装置を示す平面図であり、封止樹脂を透過した図である。FIG. 22 is a plan view showing the semiconductor device according to the fourth embodiment, and is a view through the sealing resin. 図２３は、第５実施形態に係る半導体装置を示す平面図であり、封止樹脂を透過した図である。FIG. 23 is a plan view showing the semiconductor device according to the fifth embodiment, and is a view through the sealing resin.
　以下、本開示の好ましい実施の形態を、添付図面を参照して具体的に説明する。 Hereinafter, preferred embodiments of the present disclosure will be specifically described with reference to the accompanying drawings.
　本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ上に位置していること」を含む。また、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。 In this disclosure, "a thing A is formed on a thing B" and "a thing A is formed on a thing B" mean "a thing A is formed on a thing B" unless otherwise specified. "It is formed directly on object B," and "It is formed on object B, with another object interposed between object A and object B." Similarly, "something A is placed on something B" and "something A is placed on something B" mean "something A is placed on something B" unless otherwise specified. This includes ``directly placed on object B'' and ``placed on object B with another object interposed between object A and object B.'' Similarly, "a certain object A is located on a certain object B" means, unless otherwise specified, "a certain object A is in contact with a certain object B, and a certain object A is located on a certain object B." ``The fact that a certain thing A is located on a certain thing B while another thing is interposed between the certain thing A and the certain thing B.'' In addition, "a certain object A overlaps a certain object B when viewed in a certain direction" means, unless otherwise specified, "a certain object A overlaps all of a certain object B" and "a certain object A overlaps with a certain object B". This includes "overlapping a part of something B."
　第１実施形態：
　図１～図９は、本開示に係る半導体装置の一例を示している。本実施形態の半導体装置Ａ１０は、リード１、リード２、複数のリード３、半導体素子６１，６２、複数のワイヤ７、および封止樹脂８を備えている。半導体装置Ａ１０は、たとえば電気自動車またはハイブリッド自動車などのインバータ装置のゲートドライバ回路に用いられている。半導体装置Ａ１０は、外部から入力される制御信号を増幅して、図示しないスイッチング素子に出力する。なお、半導体装置Ａ１０の用途や機能は限定されない。半導体装置Ａ１０のパッケージ形式は、ＱＦＮタイプである。ただし、半導体装置Ａ１０のパッケージ形式は、ＱＦＮタイプに限定されない。 First embodiment:
1 to 9 show an example of a semiconductor device according to the present disclosure. The semiconductor device A10 of this embodiment includes a lead 1, a lead 2, a plurality of leads 3, semiconductor elements 61 and 62, a plurality of wires 7, and a sealing resin 8. The semiconductor device A10 is used, for example, in a gate driver circuit of an inverter device such as an electric vehicle or a hybrid vehicle. The semiconductor device A10 amplifies a control signal input from the outside and outputs it to a switching element (not shown). Note that the use and function of the semiconductor device A10 are not limited. The package format of the semiconductor device A10 is a QFN type. However, the package format of the semiconductor device A10 is not limited to the QFN type.
　図１は、半導体装置Ａ１０を示す斜視図である。図２は、半導体装置Ａ１０を示す平面図である。図２においては、理解の便宜上、封止樹脂８を透過して、封止樹脂８の外形を想像線（二点鎖線）で示している。図３は、半導体装置Ａ１０を示す底面図である。図４は、図２のＩＶ－ＩＶ線に沿う断面図である。図５は、図２のＶ－Ｖ線に沿う断面図である。図６は、図２のＶＩ－ＶＩ線に沿う断面図である。図７は、図２の部分拡大図である。図８は、図２の部分拡大図である。図９は、リード１のダイパッド部１１（後述）を示す平面図である。 FIG. 1 is a perspective view showing the semiconductor device A10. FIG. 2 is a plan view showing the semiconductor device A10. In FIG. 2, for convenience of understanding, the outline of the sealing resin 8 is shown by an imaginary line (two-dot chain line) that is transmitted through the sealing resin 8. FIG. 3 is a bottom view showing the semiconductor device A10. FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 2. FIG. 5 is a sectional view taken along line VV in FIG. 2. FIG. 6 is a cross-sectional view taken along line VI-VI in FIG. FIG. 7 is a partially enlarged view of FIG. 2. FIG. 8 is a partially enlarged view of FIG. 2. FIG. 9 is a plan view showing the die pad portion 11 (described later) of the lead 1. As shown in FIG.
　半導体装置Ａ１０は、厚さ方向視(平面視)の形状が矩形状である。説明の便宜上、半導体装置Ａ１０の厚さ方向（平面視方向）を厚さ方向ｚとし、厚さ方向ｚに直交する半導体装置Ａ１０の一方の辺に沿う方向（図２および図３における左右方向）を第１方向ｘ、厚さ方向ｚおよび第１方向ｘに直交する方向（図２および図３における上下方向）を第２方向ｙとする。また、厚さ方向ｚの一方側（図４～図６における上側）を第１側ｚ１とし、他方側（図４～図６における下側）を第２側ｚ２とする。第１方向ｘの一方側（図１および図２における左側）を第１側ｘ１とし、他方側（図１および図２における右側）を第２側ｘ２とする。第２方向ｙの一方側（図２における上側）を第１側ｙ１とし、他方側（図２における下側）を第２側ｙ２とする。なお、半導体装置Ａ１０の形状および各寸法は限定されない。 The semiconductor device A10 has a rectangular shape when viewed in the thickness direction (planar view). For convenience of explanation, the thickness direction (planar view direction) of the semiconductor device A10 is defined as the thickness direction z, and the direction along one side of the semiconductor device A10 perpendicular to the thickness direction z (left-right direction in FIGS. 2 and 3). is the first direction x, and the thickness direction z and the direction perpendicular to the first direction x (vertical direction in FIGS. 2 and 3) is the second direction y. Further, one side in the thickness direction z (upper side in FIGS. 4 to 6) is referred to as a first side z1, and the other side (lower side in FIGS. 4 to 6) is referred to as a second side z2. One side (the left side in FIGS. 1 and 2) in the first direction x is defined as a first side x1, and the other side (the right side in FIGS. 1 and 2) is defined as a second side x2. One side (upper side in FIG. 2) of the second direction y is defined as a first side y1, and the other side (lower side in FIG. 2) is defined as a second side y2. Note that the shape and dimensions of the semiconductor device A10 are not limited.
　リード１、リード２、および複数のリード３（以下では、まとめて示す場合に、「リード１～３」と記載する場合がある）は、半導体素子６１，６２と、半導体装置Ａ１０が搭載される配線基板との導通経路を構成する部材である。なお、複数のリード３の一部には、半導体素子６１，６２に導通しないものも含まれている。リード１～３は、たとえば、金属板にエッチング処理または打ち抜き加工等を施すことにより形成されている。リード１～３は、金属からなり、好ましくはＣｕおよびＮｉのいずれか、またはこれらの合金や４２アロイなどからなる。本実施形態においては、リード１～３が、Ｃｕからなる場合を例に説明する。リード１～３の厚さは、たとえば０．０８～０．３ｍｍであり、本実施形態においては０．２ｍｍ程度である。 Lead 1, lead 2, and a plurality of leads 3 (hereinafter, when shown collectively, may be referred to as "leads 1 to 3") are mounted with semiconductor elements 61 and 62 and semiconductor device A10. This is a member that forms a conduction path with the wiring board. Note that some of the plurality of leads 3 include those that are not electrically connected to the semiconductor elements 61 and 62. The leads 1 to 3 are formed, for example, by etching or punching a metal plate. Leads 1 to 3 are made of metal, preferably Cu or Ni, or an alloy thereof, 42 alloy, or the like. In this embodiment, the case where leads 1 to 3 are made of Cu will be explained as an example. The thickness of the leads 1 to 3 is, for example, 0.08 to 0.3 mm, and in this embodiment is about 0.2 mm.
　図２に示すように、リード１は、半導体装置Ａ１０の第１方向ｘの第１側ｘ１寄りに配置され、第２方向ｙの全体に広がっている。リード２は、リード１から離間し、半導体装置Ａ１０の第１方向ｘの第２側ｘ２寄りに配置されている。各リード３は、リード１およびリード２から離間し、また、互いに離間して、半導体装置Ａ１０の第１方向ｘの両端部または第２方向ｙの両端部のいずれかに配置されている。厚さ方向ｚに視た寸法は、リード１がリード２より大きく、各リード３がリード２より大きい。 As shown in FIG. 2, the lead 1 is arranged closer to the first side x1 in the first direction x of the semiconductor device A10, and extends throughout the second direction y. The lead 2 is spaced apart from the lead 1 and is placed closer to the second side x2 in the first direction x of the semiconductor device A10. Each lead 3 is spaced apart from the lead 1 and the lead 2, and spaced apart from each other, and is arranged at either both ends in the first direction x or both ends in the second direction y of the semiconductor device A10. In terms of dimensions in the thickness direction z, lead 1 is larger than lead 2, and each lead 3 is larger than lead 2.
　リード１は、半導体素子６１，６２を支持し、ダイパッド部１１および複数の端子部１２を備えている。 The lead 1 supports the semiconductor elements 61 and 62 and includes a die pad portion 11 and a plurality of terminal portions 12.
　ダイパッド部１１は、半導体素子６１および半導体素子６２が搭載される。ダイパッド部１１は、半導体装置Ａ１０の第１方向ｘの第１側ｘ１寄りで、第２方向ｙの中央に位置し、厚さ方向ｚに視て略矩形状である。ダイパッド部１１は、主面１１１、裏面１１２、および裏面側凹部１１３を備えている。主面１１１および裏面１１２は、厚さ方向ｚにおいて互いに反対側を向いている。主面１１１は、厚さ方向ｚの第１側ｚ１を向いている。主面１１１は、半導体素子６１，６２が搭載される面である。主面１１１は、図９に示すように、端縁１１１ａを備えている。端縁１１１ａは、主面１１１の第１方向ｘの第１側ｘ１で第２方向ｙに延びる端縁である。裏面１１２は、厚さ方向ｚの第２側ｚ２を向いている。裏面１１２は、封止樹脂８から露出して、裏面端子になる。 A semiconductor element 61 and a semiconductor element 62 are mounted on the die pad section 11. The die pad portion 11 is located near the first side x1 in the first direction x of the semiconductor device A10, at the center in the second direction y, and has a substantially rectangular shape when viewed in the thickness direction z. The die pad portion 11 includes a main surface 111 , a back surface 112 , and a back-side recess 113 . The main surface 111 and the back surface 112 face opposite sides in the thickness direction z. The main surface 111 faces the first side z1 in the thickness direction z. The main surface 111 is a surface on which the semiconductor elements 61 and 62 are mounted. The main surface 111 has an edge 111a, as shown in FIG. The edge 111a is an edge extending in the second direction y on the first side x1 of the main surface 111 in the first direction x. The back surface 112 faces the second side z2 in the thickness direction z. The back surface 112 is exposed from the sealing resin 8 and becomes a back terminal.
　裏面側凹部１１３は、ダイパッド部１１の一部が裏面１１２から厚さ方向ｚの第１側ｚ１に凹んだ部分である。ダイパッド部１１のうち裏面側凹部１１３が位置する部分の厚さ（厚さ方向ｚの寸法）は、裏面１１２が位置する部分の厚さの半分程度である。裏面側凹部１１３は、たとえば厚さ方向ｚの第２側ｚ２からのハーフエッチング処理により形成される。図３に示すように、裏面側凹部１１３は、裏面１１２の周囲に配置されている。裏面側凹部１１３は、封止樹脂８から露出せず、封止樹脂８によって覆われている。これにより、リード１が封止樹脂８から厚さ方向ｚの第２側ｚ２に剥離することが抑制される。なお、ダイパッド部１１の形状は限定されない。たとえば、ダイパッド部１１は、裏面側凹部１１３を備えなくてもよい。 The back side recess 113 is a part where a part of the die pad part 11 is recessed from the back surface 112 toward the first side z1 in the thickness direction z. The thickness of the portion of the die pad portion 11 where the back side recess 113 is located (dimension in the thickness direction z) is approximately half the thickness of the portion where the back surface 112 is located. The back side recess 113 is formed, for example, by half-etching from the second side z2 in the thickness direction z. As shown in FIG. 3, the back surface side recess 113 is arranged around the back surface 112. The back side recess 113 is not exposed from the sealing resin 8 and is covered with the sealing resin 8. This prevents the lead 1 from peeling off from the sealing resin 8 toward the second side z2 in the thickness direction z. Note that the shape of the die pad portion 11 is not limited. For example, the die pad portion 11 does not need to include the back side recess 113.
　ダイパッド部１１は、開口部４を備えている。なお、図２、図８、および図９においては、理解の便宜上、開口部４に比較的細かいハッチングを付している。開口部４は、主面１１１に開口端を有する開口部であり、本実施形態では、主面１１１から厚さ方向ｚの第２側ｚ２に凹んだ凹部である。開口部４の深さ（厚さ方向ｚの寸法）は、ダイパッド部１１の厚さ（厚さ方向ｚにおける主面１１１と裏面１１２との距離）の半分程度である。開口部４は、たとえば厚さ方向ｚの第１側ｚ１からのハーフエッチング処理により形成される。開口部４は、図９に示すように、開口部４１～４５を含んでいる。 The die pad section 11 includes an opening 4. In addition, in FIG. 2, FIG. 8, and FIG. 9, for convenience of understanding, the opening 4 is provided with relatively fine hatching. The opening 4 is an opening having an open end on the main surface 111, and in this embodiment, is a recess recessed from the main surface 111 toward the second side z2 in the thickness direction z. The depth of the opening 4 (dimension in the thickness direction z) is approximately half the thickness of the die pad portion 11 (the distance between the main surface 111 and the back surface 112 in the thickness direction z). The opening 4 is formed, for example, by half etching from the first side z1 in the thickness direction z. The opening 4 includes openings 41 to 45, as shown in FIG.
　開口部４１は、第１方向ｘにおいて、図９において想像線（二点鎖線）で示す半導体素子６２と端縁１１１ａとの間に位置し、第２方向ｙに延びている。本実施形態では、厚さ方向ｚに視て、開口部４１の第２方向ｙにおける両端は、主面１１１の外縁より内側に位置する。開口部４２は、開口部４１の第２方向ｙの第１側ｙ１の端部につながり、第１方向ｘの第１側ｘ１に延びている。つまり、開口部４２は、開口部４１の第１方向ｘの第１側ｘ１に位置する。本実施形態では、厚さ方向ｚに視て、開口部４２の第１方向ｘにおける両端は、主面１１１の外縁より内側に位置する。図９において想像線（二点鎖線）で示す半導体素子６１は、第２方向ｙにおいて、開口部４２の第１側ｙ１に配置されている。開口部４のうち、開口部４１および開口部４２で構成される部分は、厚さ方向ｚに視てＬ字形状である。 The opening 41 is located in the first direction x between the semiconductor element 62 and the edge 111a shown by an imaginary line (two-dot chain line) in FIG. 9, and extends in the second direction y. In this embodiment, both ends of the opening 41 in the second direction y are located inside the outer edge of the main surface 111 when viewed in the thickness direction z. The opening 42 is connected to the end of the first side y1 in the second direction y of the opening 41 and extends to the first side x1 in the first direction x. That is, the opening 42 is located on the first side x1 of the opening 41 in the first direction x. In this embodiment, both ends of the opening 42 in the first direction x are located inside the outer edge of the main surface 111 when viewed in the thickness direction z. The semiconductor element 61 shown by an imaginary line (two-dot chain line) in FIG. 9 is arranged on the first side y1 of the opening 42 in the second direction y. A portion of the opening 4 that is constituted by the opening 41 and the opening 42 is L-shaped when viewed in the thickness direction z.
　開口部４３は、第１方向ｘにおいて、半導体素子６２と開口部４１との間に位置し、第２方向ｙに延びている。本実施形態では、厚さ方向ｚに視て、開口部４３の第２方向ｙにおける両端は、主面１１１の外縁より内側に位置する。開口部４４は、開口部４３の第２方向ｙの第１側ｙ１の端部につながり、第１方向ｘの第１側ｘ１に延びている。つまり、開口部４４は、開口部４３の第１方向ｘの第１側ｘ１に位置する。また、開口部４４は、第２方向ｙにおいて、半導体素子６１と開口部４２との間に位置する。本実施形態では、厚さ方向ｚに視て、開口部４４の第１方向ｘにおける両端は、主面１１１の外縁より内側に位置する。開口部４５は、開口部４３の第２方向ｙの第１側ｙ１の端部につながり、第２方向ｙの第１側ｙ１に延びている。つまり、開口部４５は、開口部４３の第２方向ｙの第１側ｙ１に位置する。本実施形態では、厚さ方向ｚに視て、開口部４５の第２方向ｙにおける両端は、主面１１１の外縁より内側に位置する。開口部４のうち、開口部４３、開口部４４、および開口部４５で構成される部分は、厚さ方向ｚに視てＴ字形状である。 The opening 43 is located between the semiconductor element 62 and the opening 41 in the first direction x, and extends in the second direction y. In this embodiment, both ends of the opening 43 in the second direction y are located inside the outer edge of the main surface 111 when viewed in the thickness direction z. The opening 44 is connected to the end of the first side y1 in the second direction y of the opening 43 and extends to the first side x1 in the first direction x. That is, the opening 44 is located on the first side x1 of the opening 43 in the first direction x. Furthermore, the opening 44 is located between the semiconductor element 61 and the opening 42 in the second direction y. In this embodiment, both ends of the opening 44 in the first direction x are located inside the outer edge of the main surface 111 when viewed in the thickness direction z. The opening 45 is connected to the end of the first side y1 in the second direction y of the opening 43 and extends to the first side y1 in the second direction y. That is, the opening 45 is located on the first side y1 of the opening 43 in the second direction y. In this embodiment, both ends of the opening 45 in the second direction y are located inside the outer edge of the main surface 111 when viewed in the thickness direction z. A portion of the opening 4 that is constituted by the opening 43, the opening 44, and the opening 45 is T-shaped when viewed in the thickness direction z.
　ダイパッド部１１の主面１１１は、図９に示すように、第１領域５１、第２領域５２、および第３領域５３を含んでいる。図９において、第１領域５１、第２領域５２、および第３領域５３は、想像線（二点鎖線）で示されており、比較的粗いハッチングが付されている。第１領域５１は、開口部４１および開口部４２と、開口部４３および開口部４４とによってはさまれた領域である。第１領域５１は、半導体素子６２の第１方向ｘの第１側ｘ１に位置し、図２に示すように、ワイヤ７（後述するワイヤ７３）が接合される領域である。第１領域５１には、めっき処理が施されていてもよい。当該めっき処理により形成されるめっき層は、たとえばＡｇを含む金属からなる。当該めっき層は、ワイヤ７３の接合強度を高めつつ、ワイヤ７３のワイヤボンディング時の衝撃からリード１を保護する。第２領域５２は、開口部４３および開口部４５の第１方向ｘの第２側ｘ２の領域である。第２領域５２は、図２に示すように、半導体素子６２が搭載される領域である。第３領域５３は、開口部４５の第１方向ｘの第１側ｘ１であり、かつ、開口部４４の第２方向ｙの第１側ｙ１の領域である。第３領域５３は、ダイパッド部１１の主面１１１の第１方向ｘにおける中心より第１側ｘ１に位置し、第２方向ｙにおける中心より第１側ｙ１に位置する。第３領域５３は、図２に示すように、半導体素子６１が搭載される領域である。 The main surface 111 of the die pad section 11 includes a first region 51, a second region 52, and a third region 53, as shown in FIG. In FIG. 9, the first region 51, the second region 52, and the third region 53 are shown by imaginary lines (two-dot chain lines), and are relatively roughly hatched. The first region 51 is a region sandwiched between the openings 41 and 42 and the openings 43 and 44. The first region 51 is located on the first side x1 of the semiconductor element 62 in the first direction x, and is a region to which the wire 7 (wire 73 described later) is bonded, as shown in FIG. The first region 51 may be subjected to plating treatment. The plating layer formed by the plating process is made of a metal containing Ag, for example. The plating layer protects the lead 1 from impact during wire bonding of the wire 73 while increasing the bonding strength of the wire 73. The second region 52 is a region on the second side x2 of the openings 43 and 45 in the first direction x. The second region 52 is a region where a semiconductor element 62 is mounted, as shown in FIG. The third region 53 is a region on the first side x1 of the opening 45 in the first direction x, and is a region on the first side y1 of the opening 44 in the second direction y. The third region 53 is located on the first side x1 from the center of the main surface 111 of the die pad portion 11 in the first direction x, and is located on the first side y1 from the center in the second direction y. The third area 53 is an area where the semiconductor element 61 is mounted, as shown in FIG.
　逆に言うと、第１領域５１、第２領域５２、および第３領域５３は、開口部４によって区画された領域である。開口部４３は、第１領域５１と第２領域５２とを区画している。開口部４４は、第１領域５１と第３領域５３とを区画している。開口部４５は、第２領域５２と第３領域５３とを区画している。なお、開口部４の形状および配置は上述したものに限定されず、第１領域５１、第２領域５２、および第３領域５３の形状および配置は上述したものに限定されない。 In other words, the first region 51, the second region 52, and the third region 53 are regions partitioned by the opening 4. The opening 43 partitions a first region 51 and a second region 52. The opening 44 partitions the first region 51 and the third region 53. The opening 45 partitions a second region 52 and a third region 53. Note that the shape and arrangement of the opening 4 are not limited to those described above, and the shapes and arrangement of the first region 51, second region 52, and third region 53 are not limited to those described above.
　複数の端子部１２は、半導体装置Ａ１０を配線基板に実装する際に、配線基板に接合される。各端子部１２は、ダイパッド部１１につながっており、厚さ方向ｚに視て略矩形状である。複数の端子部１２は、６個の端子部１２ａ、２個の端子部１２ｂ、８個の端子部１２ｃ、および端子部１２ｄ,１２ｅを含んでいる。６個の端子部１２ａは、ダイパッド部１１の第１方向ｘの第１側ｘ１につながり、第２方向ｙの第２側ｙ２寄りで第２方向ｙに沿って配列されている。当該６個の端子部１２ａは、第１方向ｘに視て開口部４（開口部４１）に重なっている。２個の端子部１２ｂは、ダイパッド部１１の第２方向ｙの第１側ｙ１につながり、第１方向ｘの第２側ｘ２寄りで第２方向ｙに沿って配列されている。８個の端子部１２ｃは、ダイパッド部１１の第２方向ｙの第２側ｙ２につながり、第１方向ｘに沿って配列されている。端子部１２ｄは、ダイパッド部１１の第１方向ｘの第１側ｘ１で第２方向ｙの第１側ｙ１の角につながっている。端子部１２ｅは、ダイパッド部１１の第１方向ｘの第１側ｘ１で第２方向ｙの第２側ｙ２の角につながっている。 The plurality of terminal portions 12 are bonded to the wiring board when the semiconductor device A10 is mounted on the wiring board. Each terminal portion 12 is connected to the die pad portion 11 and has a substantially rectangular shape when viewed in the thickness direction z. The plurality of terminal sections 12 include six terminal sections 12a, two terminal sections 12b, eight terminal sections 12c, and terminal sections 12d and 12e. The six terminal parts 12a are connected to the first side x1 of the die pad part 11 in the first direction x, and are arranged along the second direction y near the second side y2 in the second direction y. The six terminal portions 12a overlap the opening 4 (opening 41) when viewed in the first direction x. The two terminal portions 12b are connected to the first side y1 of the die pad portion 11 in the second direction y, and are arranged along the second direction y near the second side x2 in the first direction x. The eight terminal portions 12c are connected to the second side y2 of the die pad portion 11 in the second direction y, and are arranged along the first direction x. The terminal portion 12d is connected to a corner of the first side y1 in the second direction y at the first side x1 in the first direction x of the die pad portion 11. The terminal portion 12e is connected to a corner of the die pad portion 11 on the first side x1 in the first direction x and on the second side y2 in the second direction y.
　各端子部１２は、主面１２１、裏面１２２、および端面１２３を備えている。主面１２１および裏面１２２は、厚さ方向ｚにおいて互いに反対側を向いている。主面１２１は、厚さ方向ｚの第１側ｚ１を向いている。主面１２１とダイパッド部１１の主面１１１とは、面一になっている。裏面１２２は、厚さ方向ｚの第２側ｚ２を向いている。裏面１２２とダイパッド部１１の裏面１１２とは、図３に示すように離間しており、厚さ方向ｚでの位置が互いに同じ（あるいは略同じ）である。端面１２３は、主面１２１および裏面１２２に直交し、主面１２１および裏面１２２につながる面である。端子部１２ｄおよび端子部１２ｅはそれぞれ、２個の端面１２３を備えている。端面１２３は、製造工程における切断工程でのシンギュレーションにより形成される。端面１２３および裏面１２２は、封止樹脂８から露出してつながっており、端子になる（図５参照）。なお、端子部１２の形状、配置位置および個数は限定されない。 Each terminal portion 12 includes a main surface 121, a back surface 122, and an end surface 123. The main surface 121 and the back surface 122 face opposite to each other in the thickness direction z. The main surface 121 faces the first side z1 in the thickness direction z. The main surface 121 and the main surface 111 of the die pad portion 11 are flush with each other. The back surface 122 faces the second side z2 in the thickness direction z. The back surface 122 and the back surface 112 of the die pad portion 11 are spaced apart from each other as shown in FIG. 3, and are at the same (or substantially the same) position in the thickness direction z. The end surface 123 is a surface that is perpendicular to the main surface 121 and the back surface 122 and connected to the main surface 121 and the back surface 122. The terminal portion 12d and the terminal portion 12e each include two end surfaces 123. The end surface 123 is formed by singulation in the cutting process in the manufacturing process. The end surface 123 and the back surface 122 are exposed from the sealing resin 8 and connected, and become a terminal (see FIG. 5). Note that the shape, arrangement position, and number of terminal portions 12 are not limited.
　リード２は、リード１から第１方向ｘの第２側ｘ２に離間して配置されている。リード１のダイパッド部１１とリード２とは、第１方向ｘに並んで配置されている。リード２は、複数のワイヤ７（後述する複数のワイヤ７４）によって、半導体素子６２に導通接続している。リード２は、パッド部２１および複数の端子部２２を備えている。 The lead 2 is spaced apart from the lead 1 on the second side x2 in the first direction x. The die pad portion 11 of the lead 1 and the lead 2 are arranged side by side in the first direction x. The lead 2 is electrically connected to the semiconductor element 62 by a plurality of wires 7 (a plurality of wires 74 to be described later). The lead 2 includes a pad portion 21 and a plurality of terminal portions 22 .
　パッド部２１は、複数のワイヤ７４が接合される。パッド部２１は、主面２１１、裏面２１２、および貫通孔２１３を備えている。主面２１１および裏面２１２は、厚さ方向ｚにおいて互いに反対側を向いている。主面２１１は、厚さ方向ｚの第１側ｚ１を向いている。主面２１１は、複数のワイヤ７４が接合される面である。主面２１１は、図７に示すように、接合領域２１１ａおよび非接合領域２１１ｂを含んでいる。図７において、接合領域２１１ａおよび非接合領域２１１ｂは、想像線（二点鎖線）で示されている。接合領域２１１ａは、複数のワイヤ７４が接合される領域であり、主面２１１において、第２方向ｙの第２側ｙ２寄りに配置されている。非接合領域２１１ｂは、複数のワイヤ７４が接合されない領域であり、第２方向ｙにおいて、接合領域２１１ａに対して第１側ｙ１に配置されている。第２方向ｙにおける接合領域２１１ａの寸法Ｌ１は、第２方向ｙにおけるリード２の寸法Ｌ２の４０％以上６０％以下である。接合領域２１１ａには、めっき処理が施されていてもよい。当該めっき処理により形成されるめっき層は、たとえばＡｇを含む金属からなる。当該めっき層は、ワイヤ７４の接合強度を高めつつ、ワイヤ７４のワイヤボンディング時の衝撃からリード２を保護する。裏面２１２は、厚さ方向ｚの第２側ｚ２を向いている。裏面２１２は、封止樹脂８に覆われている。パッド部２１の厚さ（厚さ方向ｚの寸法）は、ダイパッド部１１の厚さの半分程度であり、ダイパッド部１１のうち裏面側凹部１１３が位置する部分の厚さと同程度である。パッド部２１は、たとえば厚さ方向ｚの第２側ｚ２からのハーフエッチング処理により形成される。 A plurality of wires 74 are bonded to the pad portion 21. The pad portion 21 includes a main surface 211, a back surface 212, and a through hole 213. The main surface 211 and the back surface 212 face opposite to each other in the thickness direction z. The main surface 211 faces the first side z1 in the thickness direction z. The main surface 211 is a surface to which the plurality of wires 74 are bonded. As shown in FIG. 7, the main surface 211 includes a bonding region 211a and a non-bonding region 211b. In FIG. 7, the bonded region 211a and the non-bonded region 211b are indicated by imaginary lines (two-dot chain lines). The bonding region 211a is a region where the plurality of wires 74 are bonded, and is disposed on the main surface 211 closer to the second side y2 in the second direction y. The non-bonded region 211b is a region where the plurality of wires 74 are not bonded, and is arranged on the first side y1 with respect to the bonded region 211a in the second direction y. The dimension L1 of the bonding region 211a in the second direction y is 40% or more and 60% or less of the dimension L2 of the lead 2 in the second direction y. The bonding region 211a may be subjected to plating treatment. The plating layer formed by the plating process is made of a metal containing Ag, for example. The plating layer protects the leads 2 from impact during wire bonding of the wires 74 while increasing the bonding strength of the wires 74. The back surface 212 faces the second side z2 in the thickness direction z. The back surface 212 is covered with the sealing resin 8. The thickness of the pad portion 21 (dimension in the thickness direction z) is approximately half the thickness of the die pad portion 11, and is approximately the same as the thickness of the portion of the die pad portion 11 where the backside recess 113 is located. The pad portion 21 is formed, for example, by half-etching from the second side z2 in the thickness direction z.
　貫通孔２１３は、パッド部２１を厚さ方向ｚに貫通する孔である。貫通孔２１３は、半導体装置Ａ１０の製造工程の封止樹脂８の形成工程において、封止樹脂８の材料がパッド部２１の裏面２１２側に充填されやすくする。本実施形態では、パッド部２１は、第２方向ｙに長い略矩形状の貫通孔２１３が第２方向ｙに４個配列されている。なお、貫通孔２１３の形状、数、および配置は限定されない。また、パッド部２１は貫通孔２１３を備えなくてもよい。 The through hole 213 is a hole that penetrates the pad portion 21 in the thickness direction z. The through hole 213 facilitates filling the back surface 212 side of the pad portion 21 with the material of the sealing resin 8 in the process of forming the sealing resin 8 in the manufacturing process of the semiconductor device A10. In this embodiment, the pad portion 21 has four substantially rectangular through holes 213 that are long in the second direction y and are arranged in the second direction y. Note that the shape, number, and arrangement of the through holes 213 are not limited. Further, the pad portion 21 does not need to include the through hole 213.
　複数の端子部２２は、半導体装置Ａ１０を配線基板に実装する際に、配線基板に接合される。各端子部２２は、パッド部２１の第１方向ｘの第２側ｘ２につながっており、厚さ方向ｚに視て略矩形状である。本実施形態では、１２個の端子部２２が、第２方向ｙに沿って等間隔で配列されている。 The plurality of terminal parts 22 are bonded to the wiring board when the semiconductor device A10 is mounted on the wiring board. Each terminal portion 22 is connected to the second side x2 of the pad portion 21 in the first direction x, and has a substantially rectangular shape when viewed in the thickness direction z. In this embodiment, twelve terminal parts 22 are arranged at equal intervals along the second direction y.
　各端子部２２は、主面２２１、裏面２２２、および端面２２３を備えている。主面２２１および裏面２２２は、厚さ方向ｚにおいて互いに反対側を向いている。主面２２１は、厚さ方向ｚの第１側ｚ１を向いている。主面２２１とパッド部２１の主面２１１とは、面一になっている。裏面２２２は、厚さ方向ｚの第２側ｚ２を向いている。本実施形態では、図３に示すように、リード２の端子部２２の裏面２２２と、ダイパッド部１１の裏面１１２との距離Ｌ３は十分大きく、たとえば半導体装置Ａ１０の第１方向ｘの寸法Ｌ４の３０％以上４０％以下である。なお、裏面２２２と裏面１１２との距離は、これに限定されない。端面２２３は、主面２２１および裏面２２２に直交し、主面２２１および裏面２２２につながる面である。端面２２３は、製造工程における切断工程でのシンギュレーションにより形成される。端面２２３および裏面２２２は、封止樹脂８から露出してつながっており、端子になる（図４および図５参照）。なお、端子部２２の形状、配置位置および個数は限定されない。 Each terminal portion 22 includes a main surface 221, a back surface 222, and an end surface 223. The main surface 221 and the back surface 222 face opposite to each other in the thickness direction z. The main surface 221 faces the first side z1 in the thickness direction z. The main surface 221 and the main surface 211 of the pad portion 21 are flush with each other. The back surface 222 faces the second side z2 in the thickness direction z. In this embodiment, as shown in FIG. 3, the distance L3 between the back surface 222 of the terminal section 22 of the lead 2 and the back surface 112 of the die pad section 11 is sufficiently large, and for example, the distance L3 in the first direction x of the semiconductor device A10 is It is 30% or more and 40% or less. Note that the distance between the back surface 222 and the back surface 112 is not limited to this. The end surface 223 is a surface that is perpendicular to the main surface 221 and the back surface 222 and connected to the main surface 221 and the back surface 222. The end surface 223 is formed by singulation in the cutting process in the manufacturing process. The end surface 223 and the back surface 222 are exposed from the sealing resin 8 and connected, and become terminals (see FIGS. 4 and 5). Note that the shape, arrangement position, and number of the terminal portions 22 are not limited.
　複数のリード３は、半導体素子６１，６２と、半導体装置Ａ１０が搭載される配線基板との導通経路を構成する。なお、複数のリード３には、半導体素子６１，６２に導通しないいわゆるダミーリードも含まれている。各リード３は、パッド部３１および端子部３２を備えている。 The plurality of leads 3 constitute a conduction path between the semiconductor elements 61 and 62 and the wiring board on which the semiconductor device A10 is mounted. Note that the plurality of leads 3 also include so-called dummy leads that are not electrically connected to the semiconductor elements 61 and 62. Each lead 3 includes a pad portion 31 and a terminal portion 32.
　パッド部３１は、ワイヤ７（後述するワイヤ７１）が接合されるための部位である。なお、パッド部３１は、ワイヤ７１が接合されている場合と接合されていない場合がある。パッド部３１は、主面３１１および裏面３１２を備えている。主面３１１および裏面３１２は、厚さ方向ｚにおいて互いに反対側を向いている。主面３１１は、厚さ方向ｚの第１側ｚ１を向いている。主面３１１は、ワイヤ７１が接合される面である。主面３１１には、めっき処理が施されていてもよい。当該めっき処理により形成されるめっき層は、たとえばＡｇを含む金属からなる。当該めっき層は、ワイヤ７１の接合強度を高めつつ、ワイヤ７１のワイヤボンディング時の衝撃からリード３を保護する。なお、ワイヤ７１が接合されるリード３にのみめっき層が形成されてもよい。裏面３１２は、厚さ方向ｚの第２側ｚ２を向いている。裏面３１２は、封止樹脂８に覆われている。パッド部３１の厚さ（厚さ方向ｚの寸法）は、ダイパッド部１１の厚さの半分程度であり、ダイパッド部１１のうち裏面側凹部１１３が位置する部分の厚さと同程度である。パッド部３１は、たとえば厚さ方向ｚの第２側ｚ２からのハーフエッチング処理により形成される。 The pad portion 31 is a portion to which the wire 7 (wire 71 to be described later) is bonded. Note that the pad portion 31 may or may not be joined to the wire 71. The pad portion 31 includes a main surface 311 and a back surface 312. The main surface 311 and the back surface 312 face opposite to each other in the thickness direction z. The main surface 311 faces the first side z1 in the thickness direction z. The main surface 311 is a surface to which the wire 71 is bonded. The main surface 311 may be subjected to plating treatment. The plating layer formed by the plating process is made of a metal containing Ag, for example. The plating layer protects the leads 3 from impact during wire bonding of the wires 71 while increasing the bonding strength of the wires 71. Note that the plating layer may be formed only on the lead 3 to which the wire 71 is bonded. The back surface 312 faces the second side z2 in the thickness direction z. The back surface 312 is covered with sealing resin 8. The thickness of the pad portion 31 (dimension in the thickness direction z) is approximately half the thickness of the die pad portion 11, and is approximately the same as the thickness of the portion of the die pad portion 11 where the backside recess 113 is located. The pad portion 31 is formed, for example, by half-etching from the second side z2 in the thickness direction z.
　端子部３２は、半導体装置Ａ１０を配線基板に実装する際に、配線基板に接合される。端子部３２は、パッド部３１につながっており、厚さ方向ｚに視て略矩形状である。端子部３２は、主面３２１、裏面３２２、および端面３２３を備えている。主面３２１および裏面３２２は、厚さ方向ｚにおいて互いに反対側を向いている。主面３２１は、厚さ方向ｚの第１側ｚ１を向いている。主面３２１とパッド部３１の主面３１１とは、面一になっている。ワイヤ７１は、端子部３２の主面３２１に接合されてもよい。裏面３２２は、厚さ方向ｚの第２側ｚ２を向いている。端面３２３は、主面３２１および裏面３２２に直交し、主面３２１および裏面３２２につながる面である。端面３２３は、製造工程における切断工程でのシンギュレーションにより形成される。端面３２３および裏面３２２は、封止樹脂８から露出してつながっており、端子になる（図４参照）。なお、端子部３２の形状は限定されない。 The terminal portion 32 is bonded to the wiring board when the semiconductor device A10 is mounted on the wiring board. The terminal portion 32 is connected to the pad portion 31 and has a substantially rectangular shape when viewed in the thickness direction z. The terminal portion 32 includes a main surface 321, a back surface 322, and an end surface 323. The main surface 321 and the back surface 322 face opposite to each other in the thickness direction z. The main surface 321 faces the first side z1 in the thickness direction z. The main surface 321 and the main surface 311 of the pad portion 31 are flush with each other. The wire 71 may be joined to the main surface 321 of the terminal portion 32. The back surface 322 faces the second side z2 in the thickness direction z. The end surface 323 is a surface that is perpendicular to the main surface 321 and the back surface 322 and connected to the main surface 321 and the back surface 322. The end surface 323 is formed by singulation in the cutting process in the manufacturing process. The end surface 323 and the back surface 322 are exposed from the sealing resin 8 and connected, and become a terminal (see FIG. 4). Note that the shape of the terminal portion 32 is not limited.
　複数のリード３は、図２に示すように、複数のリード３ａ、複数のリード３ｂ、リード３ｃ、リード３ｅ、一対のリード３ｆ、および一対のリード３ｇを含んでいる。 As shown in FIG. 2, the plurality of leads 3 include a plurality of leads 3a, a plurality of leads 3b, a lead 3c, a lead 3e, a pair of leads 3f, and a pair of leads 3g.
　本実施形態では、複数のリード３は、７個のリード３ａを含んでいる。なお、リード３ａの数は限定されない。複数のリード３ａは、半導体装置Ａ１０の第１方向ｘの第１側ｘ１の端部の第２方向ｙの第１側ｙ１寄りに配置されている。複数のリード３ａは、ダイパッド部１１の第１方向ｘの第１側ｘ１に、第２方向ｙにおいて端子部１２ａと端子部１２ｄとの間で第２方向ｙに沿って配列されている。また、本実施形態では、複数のリード３は、７個のリード３ｂを含んでいる。なお、リード３ｂの数は限定されない。複数のリード３ｂは、半導体装置Ａ１０の第２方向ｙの第１側ｙ１の端部の第１方向ｘの第１側ｘ１寄りに配置されている。複数のリード３ｂは、ダイパッド部１１の第２方向ｙの第１側ｙ１に、第１方向ｘにおいて端子部１２ｂと端子部１２ｄとの間で第１方向ｘに沿って配列されている。複数のリード３ａおよび複数のリード３ｂは、ワイヤ７１を介して半導体素子６１に導通できるように配置されている。本実施形態では、複数のリード３ａおよび複数のリード３ｂのほとんどは半導体素子６１に導通しているが、半導体素子６１に導通していないものも含まれている。なお、複数のリード３ａおよび複数のリード３ｂのいずれが半導体素子６１に導通するか、また、半導体素子６１のどの電極６１１（後述）に導通接続されているかは限定されない。図８に示すように、複数のリード３ａおよび複数のリード３ｂの各パッド部３１はいずれも、厚さ方向ｚに視て、半導体素子６１の中心である素子中心６１ｃに向けて延びている。 In this embodiment, the plurality of leads 3 include seven leads 3a. Note that the number of leads 3a is not limited. The plurality of leads 3a are arranged near the first side y1 in the second direction y at the end of the first side x1 in the first direction x of the semiconductor device A10. The plurality of leads 3a are arranged on the first side x1 of the die pad portion 11 in the first direction x, and along the second direction y between the terminal portions 12a and 12d in the second direction y. Further, in this embodiment, the plurality of leads 3 includes seven leads 3b. Note that the number of leads 3b is not limited. The plurality of leads 3b are arranged near the first side x1 in the first direction x at the end of the first side y1 in the second direction y of the semiconductor device A10. The plurality of leads 3b are arranged along the first direction x on the first side y1 of the die pad portion 11 in the second direction y between the terminal portions 12b and 12d. The plurality of leads 3a and the plurality of leads 3b are arranged so as to be electrically connected to the semiconductor element 61 via the wire 71. In this embodiment, most of the plurality of leads 3a and the plurality of leads 3b are electrically connected to the semiconductor element 61, but some are not electrically connected to the semiconductor element 61. Note that which of the plurality of leads 3a and the plurality of leads 3b is electrically connected to the semiconductor element 61, and which electrode 611 (described later) of the semiconductor element 61 is electrically connected is not limited. As shown in FIG. 8, each pad portion 31 of the plurality of leads 3a and the plurality of leads 3b extends toward the element center 61c, which is the center of the semiconductor element 61, when viewed in the thickness direction z.
　また、本実施形態では、複数のリード３は、１個のリード３ｃおよび１個のリード３ｅを含んでいる。なお、リード３ｃおよびリード３ｅの数は限定されない。リード３ｃは、ダイパッド部１１の第１方向ｘの第１側ｘ１に、第２方向ｙにおいて端子部１２ａと端子部１２ｅとの間に配置されている。リード３ｅは、ダイパッド部１１の第２方向ｙの第２側ｙ２に、第１方向ｘにおいて端子部１２ｃと端子部１２ｅとの間に配置されている。リード３ｃおよびリード３ｅは、いわゆるダミーリードである。 Furthermore, in this embodiment, the plurality of leads 3 include one lead 3c and one lead 3e. Note that the number of leads 3c and leads 3e is not limited. The lead 3c is arranged on the first side x1 of the die pad section 11 in the first direction x, between the terminal section 12a and the terminal section 12e in the second direction y. The lead 3e is arranged on the second side y2 of the die pad section 11 in the second direction y, between the terminal section 12c and the terminal section 12e in the first direction x. Leads 3c and 3e are so-called dummy leads.
　また、本実施形態では、複数のリード３は、一対のリード３ｆおよび一対のリード３ｇを含んでいる。一対のリード３ｇは、リード２の第２方向ｙの第１側ｙ１および第２側ｙ２にそれぞれ１個ずつ配置されている。一方のリード３ｇは半導体装置Ａ１０の第１方向ｘの第２側ｘ２で第２方向ｙの第１側ｙ１の角に配置され、他方のリード３ｇは半導体装置Ａ１０の第１方向ｘの第２側ｘ２で第２方向ｙの第２側ｙ２の角に配置されている。なお、複数のリード３は、リード３ｇを含んでいなくてもよい。一対のリード３ｆは、リード２の第２方向ｙの第１側ｙ１および第２側ｙ２にそれぞれ１個ずつ配置されている。各リード３ｆは、第２方向ｙにおいてリード２と各リード３ｇとの間にそれぞれ配置されている。なお、リード３ｆの数は限定されない。リード３ｆおよびリード３ｇは、いわゆるダミーリードである。 Furthermore, in this embodiment, the plurality of leads 3 include a pair of leads 3f and a pair of leads 3g. The pair of leads 3g are arranged one each on the first side y1 and the second side y2 of the lead 2 in the second direction y. One lead 3g is arranged at a corner of the first side y1 in the second direction y on the second side x2 in the first direction x of the semiconductor device A10, and the other lead 3g is arranged on the second side x2 in the first direction It is arranged at the corner of the second side y2 in the second direction y on the side x2. Note that the plurality of leads 3 may not include the lead 3g. The pair of leads 3f is arranged one each on the first side y1 and the second side y2 of the lead 2 in the second direction y. Each lead 3f is arranged between the lead 2 and each lead 3g in the second direction y. Note that the number of leads 3f is not limited. Lead 3f and lead 3g are so-called dummy leads.
　リード１～３のうち封止樹脂８から露出した面には、たとえばＳｎを含むめっき層が配置されてもよい。なお、めっき層の構成材料は限定されない。当該めっき層は、はんだ接合によって半導体装置Ａ１０を配線基板に表面実装させる際に、当該露出した面へのはんだの付着を良好なものにしつつ、はんだ接合に起因した当該露出した部分の浸食を防止する。なお、リード１～３の形状および配置は上記に限定されない。 A plating layer containing Sn, for example, may be disposed on the surfaces of the leads 1 to 3 exposed from the sealing resin 8. Note that the constituent material of the plating layer is not limited. When surface-mounting the semiconductor device A10 on a wiring board by soldering, the plating layer ensures good adhesion of solder to the exposed surface and prevents erosion of the exposed portion caused by soldering. do. Note that the shape and arrangement of the leads 1 to 3 are not limited to the above.
　半導体素子６１および半導体素子６２は、半導体装置Ａ１０の電気的機能を発揮する要素である。半導体素子６２は、スイッチング素子である。本実施形態では、半導体素子６２は、窒化ガリウム（ＧａＮ）を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）である。なお、半導体素子６２は、ＧａＮ以外の窒化物半導体が用いられてもよい。また、半導体素子６２は、ＩＧＢＴ（Insulated Gate BipolarTransistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、またはバイポーラトランジスタなどであってもよい。半導体素子６２は、素子主面６２ａ、素子裏面６２ｂ、複数の第１電極６２１、第２電極６２２、および複数の第３電極６２３を備えている。 The semiconductor element 61 and the semiconductor element 62 are elements that perform the electrical functions of the semiconductor device A10. The semiconductor element 62 is a switching element. In this embodiment, the semiconductor element 62 is a HEMT (High Electron Mobility Transistor) using gallium nitride (GaN). Note that the semiconductor element 62 may be made of a nitride semiconductor other than GaN. Furthermore, the semiconductor element 62 may be an IGBT (Insulated Gate Bipolar Transistor), a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), a bipolar transistor, or the like. The semiconductor element 62 includes an element main surface 62a, an element back surface 62b, a plurality of first electrodes 621, a second electrode 622, and a plurality of third electrodes 623.
　素子主面６２ａおよび素子裏面６２ｂは、厚さ方向ｚにおいて互いに反対側を向いている。素子主面６２ａは厚さ方向ｚの第１側ｚ１を向く面であり、素子裏面６２ｂは厚さ方向ｚの第２側ｚ２を向く面である。複数の第１電極６２１、第２電極６２２、および複数の第３電極６２３は、素子主面６２ａに配置されている。複数の第１電極６２１は、ソース電極であり、素子主面６２ａの第１方向ｘの第１側ｘ１寄りに第２方向ｙに沿って並んで配列されている。第２電極６２２は、ゲート電極であり、素子主面６２ａの第２方向ｙの第１側ｙ１寄りに配置されている。複数の第３電極６２３は、ドレイン電極であり、素子主面６２ａの第１方向ｘの第２側ｘ２寄りに第２方向ｙに沿って並んで配列されている。なお、素子主面６２ａには、その他の電極も配置されている。また、各電極６２１～６２３の配置のレイアウトは限定されない。 The element main surface 62a and the element back surface 62b face opposite to each other in the thickness direction z. The element main surface 62a is a surface facing the first side z1 in the thickness direction z, and the element back surface 62b is a surface facing the second side z2 in the thickness direction z. A plurality of first electrodes 621, a plurality of second electrodes 622, and a plurality of third electrodes 623 are arranged on the element main surface 62a. The plurality of first electrodes 621 are source electrodes, and are arranged side by side along the second direction y closer to the first side x1 in the first direction x of the element main surface 62a. The second electrode 622 is a gate electrode, and is arranged near the first side y1 in the second direction y of the element main surface 62a. The plurality of third electrodes 623 are drain electrodes, and are arranged side by side along the second direction y closer to the second side x2 of the first direction x of the element main surface 62a. Note that other electrodes are also arranged on the element main surface 62a. Furthermore, the layout of the electrodes 621 to 623 is not limited.
　半導体素子６２は、図４～図６に示すように、接合部材６５を介して、素子裏面６２ｂがダイパッド部１１の主面１１１に接合されている。本実施形態では、接合部材６５は、たとえばＡｇペーストである。なお、接合部材６５は、はんだまたは焼結銀接合材などの導電性接合材であってもよいし、絶縁性接合部材であってもよい。半導体素子６２は、図２および図９に示すように、主面１１１の第２領域５２、すなわち、開口部４３および開口部４４の第１方向ｘの第２側ｘ２側に配置されている。 As shown in FIGS. 4 to 6, the back surface 62b of the semiconductor element 62 is bonded to the main surface 111 of the die pad portion 11 via a bonding member 65. In this embodiment, the bonding member 65 is, for example, Ag paste. Note that the bonding member 65 may be a conductive bonding material such as solder or a sintered silver bonding material, or may be an insulating bonding member. As shown in FIGS. 2 and 9, the semiconductor element 62 is disposed on the second region 52 of the main surface 111, that is, on the second side x2 of the openings 43 and 44 in the first direction x.
　半導体素子６１は、半導体素子６２を駆動させる駆動素子である。半導体素子６１は、外部から入力される制御信号に基づいて駆動信号を生成し、半導体素子６２に出力する。また、半導体素子６１は、半導体素子６２から入力されるソースセンス信号などに基づいて、駆動信号の制御を行う。半導体素子６１は、素子主面６１ａ、素子裏面６１ｂ、および複数の電極６１１を備えている。 The semiconductor element 61 is a driving element that drives the semiconductor element 62. The semiconductor element 61 generates a drive signal based on a control signal input from the outside and outputs it to the semiconductor element 62. Further, the semiconductor element 61 controls the drive signal based on a source sense signal inputted from the semiconductor element 62 and the like. The semiconductor element 61 includes an element main surface 61a, an element back surface 61b, and a plurality of electrodes 611.
　素子主面６１ａおよび素子裏面６１ｂは、厚さ方向ｚにおいて互いに反対側を向いている。素子主面６１ａは厚さ方向ｚの第１側ｚ１を向く面であり、素子裏面６１ｂは厚さ方向ｚの第２側ｚ２を向く面である。複数の電極６１１は、素子主面６１ａに配置されている。なお、各電極６１１の機能および配置は限定されない。 The element main surface 61a and the element back surface 61b face opposite sides in the thickness direction z. The element main surface 61a is a surface facing the first side z1 in the thickness direction z, and the element back surface 61b is a surface facing the second side z2 in the thickness direction z. The plurality of electrodes 611 are arranged on the element main surface 61a. Note that the function and arrangement of each electrode 611 are not limited.
　半導体素子６１は、図４に示すように、接合部材６５を介して、素子裏面６１ｂがダイパッド部１１の主面１１１に接合されている。半導体素子６１は、図２および図９に示すように、主面１１１の第３領域５３、すなわち、開口部４５の第１方向ｘの第１側ｘ１であり、かつ、開口部４４の第２方向ｙの第１側ｙ１に配置されている。半導体素子６１は、第１方向ｘにおいて半導体素子６２に対して第１側ｘ１で、第２方向ｙにおいて半導体素子６２に対して第１側ｙ１に配置されている。厚さ方向ｚに視た半導体素子６１の中心である素子中心６１ｃは、ダイパッド部１１の主面１１１の第２方向ｙにおける中心より第１側ｙ１に位置し、かつ、主面１１１の第１方向ｘにおける中心より第１側ｘ１に位置している。 As shown in FIG. 4, the semiconductor element 61 has its back surface 61b bonded to the main surface 111 of the die pad portion 11 via a bonding member 65. As shown in FIGS. 2 and 9, the semiconductor element 61 is located on the third region 53 of the main surface 111, that is, on the first side x1 of the opening 45 in the first direction x, and on the second side of the opening 44. It is arranged on the first side y1 in the direction y. The semiconductor element 61 is arranged on a first side x1 with respect to the semiconductor element 62 in the first direction x, and on a first side y1 with respect to the semiconductor element 62 in the second direction y. The element center 61c, which is the center of the semiconductor element 61 as viewed in the thickness direction z, is located on the first side y1 from the center of the main surface 111 of the die pad portion 11 in the second direction y, and It is located on the first side x1 from the center in the direction x.
　複数のワイヤ７は、図２に示すように、リード１～３とともに、半導体素子６１および半導体素子６２が所定の機能を果たすための導通経路を構成している。各ワイヤ７の構成材料は、たとえばＣｕ，Ａｕ，Ａｇ，Ａｌ、または、これらのいずれかを含む合金などであり、限定されない。複数のワイヤ７は、それぞれ複数のワイヤ７１，７２，７３，７４を含んでいる。 As shown in FIG. 2, the plurality of wires 7, together with the leads 1 to 3, constitute a conduction path for the semiconductor element 61 and the semiconductor element 62 to perform a predetermined function. The constituent material of each wire 7 is, for example, Cu, Au, Ag, Al, or an alloy containing any of these, and is not limited. Each of the plurality of wires 7 includes a plurality of wires 71, 72, 73, and 74.
　複数のワイヤ７１は、図２および図８に示すように、半導体素子６１と複数のリード３との導通経路を構成する。各ワイヤ７１は、半導体素子６１のいずれかの電極６１１と、複数のリード３ａまたは複数のリード３ｂのいずれかのパッド部３１の主面３１１とに導通接合されている。これにより、半導体素子６１は、複数のリード３およびワイヤ７１を介して、外部から信号が入力され、また、外部に信号を出力できる。複数のリード３ａおよび複数のリード３ｂはいずれも、厚さ方向ｚに視てパッド部３１が半導体素子６１の素子中心６１ｃに向けて延びているので、各ワイヤ７１は、当該ワイヤ７１が接合されたリード３に隣接する他のリード３に、厚さ方向ｚに視て重ならないように形成できる。 The plurality of wires 71 constitute a conduction path between the semiconductor element 61 and the plurality of leads 3, as shown in FIGS. 2 and 8. Each wire 71 is electrically connected to one of the electrodes 611 of the semiconductor element 61 and the main surface 311 of one of the pad portions 31 of the plurality of leads 3a or the plurality of leads 3b. Thereby, the semiconductor element 61 can receive signals from the outside via the plurality of leads 3 and wires 71, and can also output signals to the outside. Since the pad portions 31 of the plurality of leads 3a and the plurality of leads 3b both extend toward the element center 61c of the semiconductor element 61 when viewed in the thickness direction z, each wire 71 is connected to the It can be formed on other leads 3 adjacent to one lead 3 so as not to overlap when viewed in the thickness direction z.
　複数のワイヤ７２は、図２および図８に示すように、半導体素子６１と半導体素子６２との導通経路を構成する。１本のワイヤ７２は、半導体素子６１のいずれかの電極６１１と、半導体素子６２の第２電極６２２とに導通接合されている。半導体素子６１は、当該ワイヤ７２を介して、第２電極６２２に駆動信号を出力する。その他のワイヤ７２は、半導体素子６１のいずれかの電極６１１と、半導体素子６２のいずれかの電極とに導通接合されている。半導体素子６１は、半導体素子６２の第１電極６２１（ソース電極）に接合されたワイヤ７２を介してソースセンス信号を入力される。また、半導体素子６１は、他のワイヤ７２を介して、半導体素子６２と信号の入出力を行う。 The plurality of wires 72 constitute a conduction path between the semiconductor element 61 and the semiconductor element 62, as shown in FIGS. 2 and 8. One wire 72 is electrically connected to one of the electrodes 611 of the semiconductor element 61 and the second electrode 622 of the semiconductor element 62. The semiconductor element 61 outputs a drive signal to the second electrode 622 via the wire 72 . The other wires 72 are electrically connected to one of the electrodes 611 of the semiconductor element 61 and one of the electrodes of the semiconductor element 62. A source sense signal is input to the semiconductor element 61 via a wire 72 connected to a first electrode 621 (source electrode) of the semiconductor element 62 . Further, the semiconductor element 61 inputs and outputs signals to and from the semiconductor element 62 via another wire 72 .
　複数のワイヤ７３は、図２および図８に示すように、半導体素子６２とダイパッド部１１との導通経路を構成する。各ワイヤ７３は、半導体素子６２のいずれかの第１電極６２１と、ダイパッド部１１の主面１１１とに導通接合されている。これにより、リード１は、半導体素子６２の第１電極６２１（ソース電極）に導通接続されて、ソース端子として機能する。本実施形態では、各ワイヤ７３は、主面１１１のうち第１領域５１に接合されている。 The plurality of wires 73 constitute a conduction path between the semiconductor element 62 and the die pad portion 11, as shown in FIGS. 2 and 8. Each wire 73 is electrically connected to one of the first electrodes 621 of the semiconductor element 62 and the main surface 111 of the die pad section 11 . Thereby, the lead 1 is electrically connected to the first electrode 621 (source electrode) of the semiconductor element 62 and functions as a source terminal. In this embodiment, each wire 73 is joined to the first region 51 of the main surface 111.
　複数のワイヤ７４は、図２および図７に示すように、半導体素子６２とリード２との導通経路を構成する。各ワイヤ７４は、半導体素子６２のいずれかの第３電極６２３と、リード２のパッド部２１の主面２１１とに導通接合されている。これにより、リード２は、半導体素子６２の第３電極６２３（ドレイン電極）に導通接続されて、ドレイン端子として機能する。本実施形態では、各ワイヤ７４は、主面２１１のうち接合領域２１１ａに接合されている。各ワイヤ７４はすべて、厚さ方向ｚに視て第１方向ｘに対して傾斜している。図７に示すように、各ワイヤ７４は、半導体素子６２に接合された接合部７４ａとリード２に接合された接合部７４ｂとを備えている。接合部７４ａは、接合部７４ｂより、第２方向ｙの第１側ｙ１に位置する。 The plurality of wires 74 constitute a conduction path between the semiconductor element 62 and the lead 2, as shown in FIGS. 2 and 7. Each wire 74 is electrically connected to one of the third electrodes 623 of the semiconductor element 62 and the main surface 211 of the pad portion 21 of the lead 2 . Thereby, the lead 2 is electrically connected to the third electrode 623 (drain electrode) of the semiconductor element 62 and functions as a drain terminal. In this embodiment, each wire 74 is joined to the joining region 211a of the main surface 211. All of the wires 74 are inclined with respect to the first direction x when viewed in the thickness direction z. As shown in FIG. 7, each wire 74 includes a bonding portion 74a bonded to the semiconductor element 62 and a bonding portion 74b bonded to the lead 2. As shown in FIG. The joint portion 74a is located on the first side y1 in the second direction y from the joint portion 74b.
　半導体装置Ａ１０の製造工程の封止樹脂８の形成工程において、封止樹脂８の材料は、図７の破線矢印８９に示すように、第２方向ｙの第１側ｙ１から第２側ｙ２に第２方向ｙに沿って流れる。したがって、各ワイヤ７４は、第２方向ｙの第２側ｙ２に湾曲している。また、各ワイヤ７４は厚さ方向ｚに視て第１方向ｘに対して傾斜しているので、封止樹脂８の材料によってワイヤ７４にかかる力は、ワイヤ７４に平行な方向の成分と直交する方向の成分とに分解される。いわゆるワイヤ流れに影響する直交する方向の成分は、ワイヤ７４が第２方向ｙに平行である場合と比較して小さくなるので、ワイヤ流れが抑制される。ワイヤ７４の第１方向ｘに対する傾斜角αが大きいほど、ワイヤ流れを抑制する効果がより期待できる。 In the process of forming the sealing resin 8 in the manufacturing process of the semiconductor device A10, the material of the sealing resin 8 is spread from the first side y1 to the second side y2 in the second direction y, as shown by the broken line arrow 89 in FIG. It flows along the second direction y. Therefore, each wire 74 is curved toward the second side y2 in the second direction y. Moreover, since each wire 74 is inclined with respect to the first direction x when viewed in the thickness direction z, the force applied to the wire 74 by the material of the sealing resin 8 is perpendicular to the component in the direction parallel to the wire 74. It is decomposed into components in the direction of The component in the orthogonal direction that affects the so-called wire flow is smaller than when the wire 74 is parallel to the second direction y, so the wire flow is suppressed. The larger the inclination angle α of the wire 74 with respect to the first direction x, the more effective the effect of suppressing wire flow can be expected.
　封止樹脂８は、リード１～３各々の一部と、半導体素子６１，６２、および複数のワイヤ７とを覆っている。封止樹脂８は、電気絶縁性を有する。封止樹脂８は、たとえば黒色のエポキシ樹脂を含む材料からなる。なお、封止樹脂８の材料は限定されない。 The sealing resin 8 covers a portion of each of the leads 1 to 3, the semiconductor elements 61 and 62, and the plurality of wires 7. The sealing resin 8 has electrical insulation properties. The sealing resin 8 is made of a material containing, for example, a black epoxy resin. Note that the material of the sealing resin 8 is not limited.
　封止樹脂８は、樹脂主面８１、樹脂裏面８２、および４個の樹脂側面８３を備えている。樹脂主面８１および樹脂裏面８２は、厚さ方向ｚにおいて互いに反対側を向いている。樹脂主面８１は厚さ方向ｚの第１側ｚ１を向く面であり、樹脂裏面８２は厚さ方向ｚの第２側ｚ２を向く面である。 The sealing resin 8 includes a resin main surface 81, a resin back surface 82, and four resin side surfaces 83. The main resin surface 81 and the resin back surface 82 face opposite sides in the thickness direction z. The main resin surface 81 is a surface facing the first side z1 in the thickness direction z, and the resin back surface 82 is a surface facing the second side z2 in the thickness direction z.
　４個の樹脂側面８３は、それぞれ、樹脂主面８１および樹脂裏面８２に直交し、樹脂主面８１および樹脂裏面８２をつなぐ面であり、第１方向ｘまたは第２方向ｙの外側を向く面である。各樹脂側面８３は、製造工程における切断工程でのシンギュレーションにより形成される。４個の樹脂側面８３は、第１樹脂側面８３１、第２樹脂側面８３２、第３樹脂側面８３３、および第４樹脂側面８３４を含んでいる。第１樹脂側面８３１および第２樹脂側面８３２は、第２方向ｙにおいて互いに反対側を向いている。第１樹脂側面８３１は、第２方向ｙの第１側ｙ１に配置されて第１側ｙ１を向く面であり、第２樹脂側面８３２は、第２方向ｙの第２側ｙ２に配置されて第２側ｙ２を向く面である。第３樹脂側面８３３および第４樹脂側面８３４は、第１方向ｘにおいて互いに反対側を向いている。第３樹脂側面８３３は、第１方向ｘの第１側ｘ１に配置されて第１側ｘ１を向く面であり、第４樹脂側面８３４は、第１方向ｘの第２側ｘ２に配置されて第２側ｘ２を向く面である。 The four resin side surfaces 83 are surfaces that are perpendicular to the resin main surface 81 and the resin back surface 82, connect the resin main surface 81 and the resin back surface 82, and face outward in the first direction x or the second direction y. It is. Each resin side surface 83 is formed by singulation in the cutting process in the manufacturing process. The four resin side surfaces 83 include a first resin side surface 831 , a second resin side surface 832 , a third resin side surface 833 , and a fourth resin side surface 834 . The first resin side surface 831 and the second resin side surface 832 face opposite to each other in the second direction y. The first resin side surface 831 is a surface disposed on the first side y1 in the second direction y and faces the first side y1, and the second resin side surface 832 is a surface disposed on the second side y2 in the second direction y. This is the surface facing the second side y2. The third resin side surface 833 and the fourth resin side surface 834 face opposite to each other in the first direction x. The third resin side surface 833 is a surface disposed on the first side x1 in the first direction x and faces the first side x1, and the fourth resin side surface 834 is a surface disposed on the second side x2 in the first direction x. This is the surface facing the second side x2.
　リード１の第１方向ｘの第１側ｘ１を向く各端面１２３と、各リード３ａおよびリード３ｃの端面３２３とは、第３樹脂側面８３３から露出し、第３樹脂側面８３３と互いに面一である。第３樹脂側面８３３から露出した各端面１２３および各端面３２３は、互いに離間して、第２方向ｙに沿って等間隔で配列されている。リード１の第２方向ｙの第１側ｙ１を向く各端面１２３と、各リード３ｂの端面３２３と、リード３ｇの第１側ｙ１を向く端面３２３とは、第１樹脂側面８３１から露出し、第１樹脂側面８３１と互いに面一である。第１樹脂側面８３１から露出した各端面１２３および各リード３ｂの端面３２３は、互いに離間して、第１方向ｘに沿って等間隔で配列されている。リード１の第２方向ｙの第２側ｙ２を向く各端面１２３と、リード３ｅの端面３２３と、リード３ｇの第２側ｙ２を向く端面３２３とは、第２樹脂側面８３２から露出し、第２樹脂側面８３２と互いに面一である。第２樹脂側面８３２から露出した各端面１２３および各リード３ｅの端面３２３は、互いに離間して、第１方向ｘに沿って等間隔で配列されている。リード２の各端子部２２の端面２２３と、各リード３ｆの端面３２３と、各リード３ｇの第２側ｘ２を向く端面３２３とは、第４樹脂側面８３４から露出し、第４樹脂側面８３４と互いに面一である。第４樹脂側面８３４から露出した各端面２２３および各端面３２３は、互いに離間して、第２方向ｙに沿って等間隔で配列されている。また、リード１のダイパッド部１１の裏面１１２および各端子部１２の裏面１２２と、リード２の各端子部２２の裏面２２２と、各リード３の端子部３２の裏面３２２とは、樹脂裏面８２から露出し、樹脂裏面８２と互いに面一である。 Each end surface 123 of the lead 1 facing the first side x1 in the first direction x and the end surface 323 of each lead 3a and lead 3c are exposed from the third resin side surface 833 and are flush with the third resin side surface 833. be. Each end surface 123 and each end surface 323 exposed from the third resin side surface 833 are spaced apart from each other and arranged at equal intervals along the second direction y. Each end surface 123 of the lead 1 facing the first side y1 in the second direction y, the end surface 323 of each lead 3b, and the end surface 323 of the lead 3g facing the first side y1 are exposed from the first resin side surface 831, It is flush with the first resin side surface 831. Each end surface 123 exposed from the first resin side surface 831 and the end surface 323 of each lead 3b are spaced apart from each other and arranged at equal intervals along the first direction x. Each end surface 123 of the lead 1 facing the second side y2 in the second direction y, the end surface 323 of the lead 3e, and the end surface 323 of the lead 3g facing the second side y2 are exposed from the second resin side surface 832 and It is flush with the two resin side surfaces 832. Each end surface 123 exposed from the second resin side surface 832 and the end surface 323 of each lead 3e are spaced apart from each other and arranged at equal intervals along the first direction x. The end surface 223 of each terminal portion 22 of the lead 2, the end surface 323 of each lead 3f, and the end surface 323 of each lead 3g facing the second side x2 are exposed from the fourth resin side surface 834 and are connected to the fourth resin side surface 834. They are on the same level as each other. Each end surface 223 and each end surface 323 exposed from the fourth resin side surface 834 are spaced apart from each other and arranged at equal intervals along the second direction y. Further, the back surface 112 of the die pad section 11 of the lead 1 and the back surface 122 of each terminal section 12, the back surface 222 of each terminal section 22 of the lead 2, and the back surface 322 of the terminal section 32 of each lead 3 are separated from the resin back surface 82. It is exposed and flush with the resin back surface 82.
　次に、半導体装置Ａ１０の作用効果について説明する。 Next, the effects of the semiconductor device A10 will be explained.
　本実施形態によると、半導体素子６１は、ダイパッド部１１の主面１１１の第２方向ｙにおける中心より第１側ｙ１にずれた位置に搭載されている。また、各リード３ａのパッド部３１はいずれも、厚さ方向ｚに視て素子中心６１ｃに向けて延びている。したがって、各リード３ａに接合されたワイヤ７１は、当該ワイヤ７１が接合されたリード３ａに隣接する他のリード３ａに、厚さ方向ｚに視て重ならないように形成できる。これにより、半導体装置Ａ１０は、各ワイヤ７１が、当該隣接する他のリード３ａに接触することを抑制できる。また、半導体素子６１は、ダイパッド部１１の主面１１１の第１方向ｘにおける中心より第１側ｘ１にずれた位置に搭載されている。また、各リード３ｂのパッド部３１はいずれも、厚さ方向ｚに視て素子中心６１ｃに向けて延びている。したがって、各リード３ｂに接合されたワイヤ７１は、当該ワイヤ７１が接合されたリード３ｂに隣接する他のリード３ｂに、厚さ方向ｚに視て重ならないように形成できる。これにより、半導体装置Ａ１０は、各ワイヤ７１が、当該隣接する他のリード３ｂに接触することを抑制できる。 According to this embodiment, the semiconductor element 61 is mounted at a position shifted toward the first side y1 from the center of the main surface 111 of the die pad portion 11 in the second direction y. Further, the pad portion 31 of each lead 3a extends toward the element center 61c when viewed in the thickness direction z. Therefore, the wire 71 bonded to each lead 3a can be formed so as not to overlap other leads 3a adjacent to the lead 3a to which the wire 71 is bonded when viewed in the thickness direction z. Thereby, the semiconductor device A10 can suppress each wire 71 from coming into contact with the other adjacent lead 3a. Furthermore, the semiconductor element 61 is mounted at a position shifted toward the first side x1 from the center of the main surface 111 of the die pad portion 11 in the first direction x. Further, the pad portion 31 of each lead 3b extends toward the element center 61c when viewed in the thickness direction z. Therefore, the wire 71 bonded to each lead 3b can be formed so as not to overlap other leads 3b adjacent to the lead 3b to which the wire 71 is bonded when viewed in the thickness direction z. Thereby, the semiconductor device A10 can suppress each wire 71 from coming into contact with the other adjacent lead 3b.
　また、本実施形態によると、各ワイヤ７４はいずれも、厚さ方向ｚに視て第１方向ｘに対して傾斜している。したがって、ワイヤ７４が第１方向ｘに平行な場合と比較して、半導体装置Ａ１０の製造工程の封止樹脂８の形成工程において、第２方向ｙに流れる封止樹脂８の材料が各ワイヤ７４に及ぼす力は小さくなる。これにより、各ワイヤ７４のワイヤ流れが抑制されるので、半導体装置Ａ１０は、ワイヤ流れによるワイヤ７４同士の接触が抑制される。また、本実施形態によると、各ワイヤ７４はいずれも、接合部７４ａが接合部７４ｂより第２方向ｙの第１側ｙ１に位置しており、第１方向ｘに対する傾斜方向が同じ（あるいは略同じ）である。したがって、各ワイヤ７４に生じるワイヤ流れが同様なので、半導体装置Ａ１０は、ワイヤ流れによるワイヤ７４同士の接触が抑制される。 Furthermore, according to the present embodiment, each wire 74 is inclined with respect to the first direction x when viewed in the thickness direction z. Therefore, compared to the case where the wires 74 are parallel to the first direction x, the material of the sealing resin 8 flowing in the second direction y is The force exerted on becomes smaller. This suppresses the wire flow of each wire 74, so that in the semiconductor device A10, contact between the wires 74 due to the wire flow is suppressed. Further, according to the present embodiment, the bonding portion 74a of each wire 74 is located on the first side y1 in the second direction y from the bonding portion 74b, and the inclination direction with respect to the first direction x is the same (or approximately same). Therefore, since the wire flow that occurs in each wire 74 is the same, in the semiconductor device A10, contact between the wires 74 due to wire flow is suppressed.
　また、本実施形態によると、ダイパッド部１１は、主面１１１から厚さ方向ｚの第２側ｚ２に凹んだ凹部である開口部４を備えている。開口部４は、第１方向ｘにおいて、ワイヤ７３が接合される第１領域５１と端縁１１１ａとの間に位置し、かつ、第２方向ｙに延びる開口部４１を含んでいる。開口部４１は、端縁１１１ａで発生した剥離の第１方向ｘの第２側ｘ２への進行を妨げる。開口部４１が剥離の第１領域５１への進行を妨げるので、半導体装置Ａ１０は、ワイヤ７３のダイパッド部１１からの剥離を抑制できる。また、本実施形態によると、開口部４は、開口部４１の第２方向ｙの第１側ｙ１の端部につながり、第１方向ｘの第１側ｘ１に延びる開口部４２を含んでいる。開口部４２は、端縁１１１ａで発生した剥離の第２方向ｙの第１側ｙ１への進行を妨げる。開口部４２が剥離の第１領域５１および第２領域５２への進行を妨げるので、半導体装置Ａ１０は、ワイヤ７３のダイパッド部１１からの剥離、および、半導体素子６１のダイパッド部１１からの剥離を抑制できる。 According to the present embodiment, the die pad portion 11 includes the opening 4, which is a recessed portion recessed from the main surface 111 toward the second side z2 in the thickness direction z. The opening 4 includes an opening 41 located between the first region 51 to which the wire 73 is bonded and the edge 111a in the first direction x, and extending in the second direction y. The opening 41 prevents the peeling generated at the edge 111a from progressing toward the second side x2 in the first direction x. Since the opening 41 prevents the separation from progressing to the first region 51, the semiconductor device A10 can suppress the separation of the wire 73 from the die pad portion 11. Further, according to the present embodiment, the opening 4 includes an opening 42 that is connected to the end of the first side y1 in the second direction y of the opening 41 and extends to the first side x1 in the first direction x. . The opening 42 prevents the peeling generated at the edge 111a from progressing toward the first side y1 in the second direction y. Since the opening 42 prevents the peeling from progressing to the first region 51 and the second region 52, the semiconductor device A10 prevents the peeling of the wire 73 from the die pad portion 11 and the peeling of the semiconductor element 61 from the die pad portion 11. It can be suppressed.
　また、本実施形態によると、開口部４は、第１方向ｘにおいて、半導体素子６２が搭載される第２領域５２と、ワイヤ７３が接合される第１領域５１との間に位置し、かつ、第２方向ｙに延びる開口部４３を含んでいる。製造工程において、ダイパッド部１１に半導体素子６２を接合する際に、溶融した接合部材６５が流れ出した場合でも、開口部４３は、溶融した接合部材６５が第１領域５１まで流れることを抑制できる。これにより、接合部材６５がワイヤ７３の接合を妨げることを抑制できる。また、開口部４３は、封止樹脂８のダイパッド部１１からの剥離の第１方向ｘの第１側ｘ１への進行を妨げるので、ワイヤ７３のダイパッド部１１からの剥離の抑制にも貢献できる。また、本実施形態によると、開口部４は、開口部４３の第２方向ｙの第１側ｙ１の端部につながり、第１方向ｘの第１側ｘ１に延びる開口部４４を含んでいる。製造工程において、ダイパッド部１１に半導体素子６１を接合する際に、溶融した接合部材６５が流れ出した場合でも、開口部４４は、溶融した接合部材６５が第１領域５１まで流れることを抑制できる。これにより、接合部材６５がワイヤ７３の接合を妨げることを抑制できる。また、開口部４４は、封止樹脂８のダイパッド部１１からの剥離の第２方向ｙの第２側ｙ２への進行を妨げるので、ワイヤ７３のダイパッド部１１からの剥離の抑制にも貢献できる。また、本実施形態によると、開口部４は、開口部４３の第２方向ｙの第１側ｙ１の端部につながり、第２方向ｙの第１側ｙ１に延びる開口部４５を含んでいる。開口部４５は、開口部４３と開口部４４との接続点における応力の集中を抑制し、また、封止樹脂８とダイパッド部１１との結合をより強固にする。また、開口部４３、開口部４４、および開口部４５は、第１領域５１、第２領域５２、および第３領域５３を区画して、半導体素子６１および半導体素子６２を搭載するための位置を明示する機能も有する。 Further, according to the present embodiment, the opening 4 is located between the second region 52 where the semiconductor element 62 is mounted and the first region 51 where the wire 73 is bonded in the first direction x, and , and includes an opening 43 extending in the second direction y. In the manufacturing process, even if the melted bonding member 65 flows out when bonding the semiconductor element 62 to the die pad portion 11, the opening 43 can suppress the melted bonding member 65 from flowing to the first region 51. This can prevent the joining member 65 from interfering with joining the wires 73. Further, since the opening 43 prevents the peeling of the sealing resin 8 from the die pad portion 11 from progressing toward the first side x1 in the first direction x, it can also contribute to suppressing the peeling of the wire 73 from the die pad portion 11. . Further, according to the present embodiment, the opening 4 includes an opening 44 that is connected to the end of the first side y1 in the second direction y of the opening 43 and extends to the first side x1 in the first direction x. . In the manufacturing process, even if the molten bonding member 65 flows out when the semiconductor element 61 is bonded to the die pad portion 11, the opening 44 can prevent the molten bonding member 65 from flowing to the first region 51. This can prevent the joining member 65 from interfering with joining the wires 73. Further, since the opening 44 prevents the peeling of the sealing resin 8 from the die pad portion 11 from progressing toward the second side y2 in the second direction y, it can also contribute to suppressing the peeling of the wire 73 from the die pad portion 11. . Further, according to the present embodiment, the opening 4 includes an opening 45 that is connected to the end of the first side y1 in the second direction y of the opening 43 and extends to the first side y1 in the second direction y. . The opening 45 suppresses the concentration of stress at the connection point between the opening 43 and the opening 44, and further strengthens the bond between the sealing resin 8 and the die pad portion 11. Further, the opening 43, the opening 44, and the opening 45 partition the first region 51, the second region 52, and the third region 53, and determine the positions for mounting the semiconductor element 61 and the semiconductor element 62. It also has the function of clarifying.
　また、本実施形態によると、開口部４の各端部は、ダイパッド部１１の主面１１１の外縁より内側に位置する。したがって、各端部が主面１１１の外縁まで延びている場合と比較して、ダイパッド部１１の強度を強くできる。また、本実施形態によると、開口部４は、主面１１１から厚さ方向ｚの第２側ｚ２に凹んだ凹部である。したがって、開口部４がダイパッド部１１を厚さ方向ｚに貫通している場合と比較して、ダイパッド部１１の強度を強くできる。 Furthermore, according to the present embodiment, each end of the opening 4 is located inside the outer edge of the main surface 111 of the die pad section 11. Therefore, the strength of the die pad portion 11 can be increased compared to the case where each end portion extends to the outer edge of the main surface 111. Further, according to the present embodiment, the opening 4 is a recessed portion recessed from the main surface 111 toward the second side z2 in the thickness direction z. Therefore, the strength of the die pad portion 11 can be increased compared to the case where the opening portion 4 penetrates the die pad portion 11 in the thickness direction z.
　また、本実施形態によると、ダイパッド部１１の裏面１１２とリード２の端子部２２の裏面２２２との距離は十分大きい。したがって、裏面１１２と裏面２２２とが絶縁破壊により導通することが抑制される。一方、リード２のパッド部２１の第１方向ｘの寸法は十分大きい。これにより、半導体素子６２とパッド部２１とを導通接続するワイヤ７４の長さを抑制できる。 Furthermore, according to the present embodiment, the distance between the back surface 112 of the die pad section 11 and the back surface 222 of the terminal section 22 of the lead 2 is sufficiently large. Therefore, conduction between the back surface 112 and the back surface 222 due to dielectric breakdown is suppressed. On the other hand, the dimension of the pad portion 21 of the lead 2 in the first direction x is sufficiently large. Thereby, the length of the wire 74 that electrically connects the semiconductor element 62 and the pad portion 21 can be suppressed.
　また、本実施形態によると、半導体装置Ａ１０は、ダミーリードであるリード３ｃ，３ｅ，３ｆ，３ｇを備えている。したがって、半導体装置Ａ１０は、リード３ｃ，３ｅ，３ｆ，３ｇを備えない場合と比較して、実装信頼性が高められている。また、本実施形態によると、リード１は、端子部１２ａ，１２ｂ，１２ｃを備えている。したがって、半導体装置Ａ１０は、端子部１２ａ，１２ｂ，１２ｃの代わりに、リード１から離間したリードを備える場合と比較して、放熱性が高められ、また、ダイパッド部１１を支える強度が向上している。 Furthermore, according to the present embodiment, the semiconductor device A10 includes leads 3c, 3e, 3f, and 3g that are dummy leads. Therefore, the semiconductor device A10 has improved mounting reliability compared to the case where the leads 3c, 3e, 3f, and 3g are not provided. Further, according to this embodiment, the lead 1 includes terminal portions 12a, 12b, and 12c. Therefore, in the semiconductor device A10, heat dissipation is enhanced and the strength supporting the die pad section 11 is improved, compared to the case where the terminal sections 12a, 12b, and 12c are replaced by leads spaced apart from the leads 1. There is.
　なお、本実施形態では、開口部４が開口部４１～４５をすべて含んでいる場合について説明したが、これに限られない。開口部４は、開口部４１～４５のいずれかを含んでいなくてもよい。また、ダイパッド部１１は、開口部４を備えていなくてもよい。また、本実施形態では、各ワイヤ７４がいずれも、厚さ方向ｚに視て第１方向ｘに対して傾斜している場合について説明したが、これに限られない。各ワイヤ７４は、厚さ方向ｚに視て第１方向ｘに平行（あるいは略平行）であってもよい。また、本実施形態では、各リード３ａおよび各リード３ｂのパッド部３１がいずれも厚さ方向ｚに視て素子中心６１ｃに向けて延びている場合について説明したが、これに限られない。各リード３ａのパッド部３１は、第１方向ｘの第２側ｘ２に延びていてもよい。また、各リード３ｂのパッド部３１は、第２方向ｙの第２側ｙ２に延びていてもよい。また、半導体装置Ａ１０のパッケージ形式、搭載される半導体素子６１，６２の種類および個数、ならびに、リード１～３の形状、数、および配置などは、特に限定されない。 Note that in this embodiment, a case has been described in which the opening 4 includes all of the openings 41 to 45, but the present invention is not limited to this. The opening 4 does not have to include any of the openings 41 to 45. Furthermore, the die pad section 11 does not need to include the opening 4. Further, in the present embodiment, a case has been described in which each wire 74 is inclined with respect to the first direction x when viewed in the thickness direction z, but the present invention is not limited to this. Each wire 74 may be parallel (or substantially parallel) to the first direction x when viewed in the thickness direction z. Further, in the present embodiment, a case has been described in which the pad portions 31 of each lead 3a and each lead 3b extend toward the element center 61c when viewed in the thickness direction z, but the present invention is not limited to this. The pad portion 31 of each lead 3a may extend to the second side x2 in the first direction x. Further, the pad portion 31 of each lead 3b may extend to the second side y2 in the second direction y. Further, the package format of the semiconductor device A10, the type and number of the semiconductor elements 61 and 62 mounted, the shape, number, and arrangement of the leads 1 to 3 are not particularly limited.
　また、本実施形態では、接合領域２１１ａが主面２１１の第２方向ｙの第２側ｙ２寄りに配置されている場合について説明したが、これに限られない。接合領域２１１ａは、主面２１１の第２方向ｙの第１側ｙ１寄りに配置されてもよい。この場合、ワイヤ７４の接合部７４ａは、接合部７４ｂより、第２方向ｙの第２側ｙ２に位置する。 Furthermore, in the present embodiment, a case has been described in which the bonding region 211a is arranged closer to the second side y2 in the second direction y of the main surface 211, but the present invention is not limited to this. The bonding region 211a may be arranged closer to the first side y1 of the main surface 211 in the second direction y. In this case, the joint portion 74a of the wire 74 is located on the second side y2 in the second direction y from the joint portion 74b.
　図１０～図１８は、第１実施形態にかかる半導体装置Ａ１０の変形例を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付して、重複する説明を省略する。 10 to 18 show modified examples of the semiconductor device A10 according to the first embodiment. In addition, in these figures, the same or similar elements as in the above embodiment are given the same reference numerals as in the above embodiment, and redundant explanation will be omitted.
　第１変形例：
　図１０は、第１実施形態の第１変形例にかかる半導体装置Ａ１１を説明するための図である。図１０は、半導体装置Ａ１１のダイパッド部１１を示す平面図であり、図９に対応する図である。半導体装置Ａ１１は、開口部４の構成が半導体装置Ａ１０と異なる。 First variant:
FIG. 10 is a diagram for explaining a semiconductor device A11 according to a first modification of the first embodiment. FIG. 10 is a plan view showing the die pad section 11 of the semiconductor device A11, and corresponds to FIG. The semiconductor device A11 is different from the semiconductor device A10 in the configuration of the opening 4.
　本変形例にかかる半導体装置Ａ１１の開口部４は、開口部４２および開口部４５を含んでいない。本変形例においても、開口部４が開口部４１を含んでいるので、端縁１１１ａで発生した剥離の第１領域５１への進行が妨げられ、ワイヤ７３のダイパッド部１１からの剥離が抑制される。また、開口部４が開口部４３および開口部４４を含んでいるので、溶融した接合部材６５の第１領域５１への流出を抑制でき、また、ワイヤ７３のダイパッド部１１からの剥離の抑制にも貢献できる。 The opening 4 of the semiconductor device A11 according to this modification does not include the opening 42 and the opening 45. Also in this modification, since the opening 4 includes the opening 41, the peeling generated at the edge 111a is prevented from progressing to the first region 51, and the peeling of the wire 73 from the die pad portion 11 is suppressed. Ru. Further, since the opening 4 includes the opening 43 and the opening 44, it is possible to suppress the melted bonding member 65 from flowing into the first region 51, and also to suppress the wire 73 from peeling off from the die pad section 11. can also contribute.
　第２変形例：
　図１１は、第１実施形態の第２変形例にかかる半導体装置Ａ１２を説明するための図である。図１１は、半導体装置Ａ１２のダイパッド部１１を示す平面図であり、図９に対応する図である。半導体装置Ａ１２は、開口部４の構成が半導体装置Ａ１０と異なる。 Second variant:
FIG. 11 is a diagram for explaining a semiconductor device A12 according to a second modification of the first embodiment. FIG. 11 is a plan view showing the die pad section 11 of the semiconductor device A12, and corresponds to FIG. 9. As shown in FIG. The semiconductor device A12 differs from the semiconductor device A10 in the configuration of the opening 4.
　本変形例にかかる半導体装置Ａ１２の開口部４は、開口部４３～４５を含んでいない。本変形例においても、開口部４が開口部４１，４２を含んでいるので、剥離の第１領域５１および第２領域５２への進行が妨げられ、ワイヤ７３および半導体素子６１のダイパッド部１１からの剥離が抑制される。 The opening 4 of the semiconductor device A12 according to this modification does not include the openings 43 to 45. Also in this modification, since the opening 4 includes the openings 41 and 42, the progress of peeling to the first region 51 and the second region 52 is prevented, and the separation from the wire 73 and the die pad portion 11 of the semiconductor element 61 is prevented. Peeling is suppressed.
　第３変形例：
　図１２は、第１実施形態の第３変形例にかかる半導体装置Ａ１３を説明するための図である。図１２は、半導体装置Ａ１３のダイパッド部１１を示す平面図であり、図９に対応する図である。半導体装置Ａ１３は、開口部４の構成が半導体装置Ａ１０と異なる。 Third variation:
FIG. 12 is a diagram for explaining a semiconductor device A13 according to a third modification of the first embodiment. FIG. 12 is a plan view showing the die pad section 11 of the semiconductor device A13, and corresponds to FIG. The semiconductor device A13 is different from the semiconductor device A10 in the configuration of the opening 4.
　本変形例にかかる半導体装置Ａ１３の開口部４は、開口部４１，４２を含んでいない。本変形例においても、開口部４が開口部４３，４４を含んでいるので、溶融した接合部材６５の第１領域５１への流出を抑制でき、また、ワイヤ７３のダイパッド部１１からの剥離の抑制にも貢献できる。また、開口部４が開口部４５を含んでいるので、開口部４３と開口部４４との接続点における応力の集中が抑制され、また、封止樹脂８とダイパッド部 １１との結合がより強固になる。また、開口部４３～４５によりダイパッド部１１の主面１１１が第１領域５１、第２領域５２、および第３領域５３に区画されるので、半導体素子６１および半導体素子６２を搭載するための位置が明確になる。 The opening 4 of the semiconductor device A13 according to this modification does not include the openings 41 and 42. Also in this modification, since the opening 4 includes the openings 43 and 44, it is possible to suppress the melted bonding member 65 from flowing out to the first region 51, and to prevent the wire 73 from peeling off from the die pad portion 11. It can also contribute to suppression. In addition, since the opening 4 includes the opening 45, concentration of stress at the connection point between the opening 43 and the opening 44 is suppressed, and the bonding between the sealing resin 8 and the die pad portion 11 becomes stronger. become. Further, since the main surface 111 of the die pad section 11 is divided into a first region 51, a second region 52, and a third region 53 by the openings 43 to 45, the positions for mounting the semiconductor element 61 and the semiconductor element 62 are determined. becomes clear.
　変形例１～３から理解されるように、開口部４は、開口部４１～４５をすべて含んでいる必要はない。開口部４は、開口部４１～４５のうち必要な部分だけを含んでいればよい。 As understood from Modifications 1 to 3, the opening 4 does not need to include all of the openings 41 to 45. The opening 4 only needs to include necessary portions of the openings 41 to 45.
　第４変形例：
　図１３は、第１実施形態の第４変形例にかかる半導体装置Ａ１４を説明するための図である。図１３は、半導体装置Ａ１４のダイパッド部１１を示す平面図であり、図９に対応する図である。半導体装置Ａ１４は、開口部４の構成が半導体装置Ａ１０と異なる。 Fourth variation:
FIG. 13 is a diagram for explaining a semiconductor device A14 according to a fourth modification of the first embodiment. FIG. 13 is a plan view showing the die pad section 11 of the semiconductor device A14, and corresponds to FIG. 9. The semiconductor device A14 is different from the semiconductor device A10 in the configuration of the opening 4.
　本変形例にかかる半導体装置Ａ１４の開口部４は、開口部４１および開口部４２がつながっておらず互いに離間しており、開口部４３、開口部４４、および開口部４５がつながっておらず互いに離間している。開口部４１～４５は、他とつながらず離間していても、それぞれが剥離の進行を妨げることができるし、また、溶融した接合部材６５の流れを妨げることができる。なお、剥離が離間した部分を通って進行したり、離間した部分から溶融した接合部材６５が流出するおそれがあるので、離間した部分の離間距離は小さい方が望ましいし、つながっているのがより望ましい。 In the opening 4 of the semiconductor device A14 according to this modification, the opening 41 and the opening 42 are not connected and are spaced apart from each other, and the opening 43, the opening 44, and the opening 45 are not connected and are separated from each other. They are separated. Even if the openings 41 to 45 are not connected to each other and are spaced apart, each of them can prevent the progress of peeling and can also prevent the flow of the molten bonding member 65. It should be noted that since there is a risk that peeling may progress through the separated portions or that the molten joining member 65 may flow out from the separated portions, it is desirable that the distance between the separated portions be small, and it is better that the separated portions are connected. desirable.
　第５変形例：
　図１４は、第１実施形態の第５変形例にかかる半導体装置Ａ１５を説明するための図である。図１４は、半導体装置Ａ１５のダイパッド部１１を示す平面図であり、図９に対応する図である。半導体装置Ａ１５は、開口部４の構成が半導体装置Ａ１０と異なる。 Fifth variation:
FIG. 14 is a diagram for explaining a semiconductor device A15 according to a fifth modification of the first embodiment. FIG. 14 is a plan view showing the die pad section 11 of the semiconductor device A15, and corresponds to FIG. The semiconductor device A15 is different from the semiconductor device A10 in the configuration of the opening 4.
　本変形例にかかる半導体装置Ａ１５の開口部４は、開口部４１～４５がそれぞれ、第１方向ｘまたは第２方向ｙに延びる形状ではなく、第１方向ｘまたは第２方向ｙに配列された複数の部位４ａからなる。各部位４ａは、厚さ方向ｚに視た形状がたとえば矩形状であり、主面１１１から厚さ方向ｚの第２側ｚ２に凹んだ凹部である。なお、各部位４ａの厚さ方向ｚに視た形状および大きさは限定されない。本変形例においても、開口部４１～４５はそれぞれ、半導体装置Ａ１０の開口部４１～４５と同様の機能を果たす。 The openings 4 of the semiconductor device A15 according to this modification are arranged in the first direction x or the second direction y instead of having the openings 41 to 45 extending in the first direction x or the second direction y, respectively. It consists of a plurality of parts 4a. Each portion 4a has, for example, a rectangular shape when viewed in the thickness direction z, and is a recessed portion recessed from the main surface 111 toward the second side z2 in the thickness direction z. Note that the shape and size of each portion 4a viewed in the thickness direction z are not limited. Also in this modification, the openings 41 to 45 each perform the same functions as the openings 41 to 45 of the semiconductor device A10.
　第６変形例：
　図１５は、第１実施形態の第６変形例にかかる半導体装置Ａ１６を説明するための図である。図１５は、半導体装置Ａ１６のダイパッド部１１を示す平面図であり、図９に対応する図である。半導体装置Ａ１６は、開口部４の構成が半導体装置Ａ１０と異なる。 Sixth variation:
FIG. 15 is a diagram for explaining a semiconductor device A16 according to a sixth modification of the first embodiment. FIG. 15 is a plan view showing the die pad section 11 of the semiconductor device A16, and corresponds to FIG. The semiconductor device A16 is different from the semiconductor device A10 in the configuration of the opening 4.
　本変形例にかかる半導体装置Ａ１３の開口部４は、開口部４１～４５がそれぞれ、第１方向ｘまたは第２方向ｙに延びる形状ではなく、複数の部位４ｂの集合体である。各部位４ｂは、厚さ方向ｚに視た形状がたとえば円形状であり、主面１１１から厚さ方向ｚの第２側ｚ２に凹んだ凹部である。なお、各部位４ａの厚さ方向ｚに視た形状および大きさは限定されない。本変形例においても、開口部４１～４５はそれぞれ、半導体装置Ａ１０の開口部４１～４５と同様の機能を果たす。 The opening 4 of the semiconductor device A13 according to this modification does not have a shape in which each of the openings 41 to 45 extends in the first direction x or the second direction y, but is an aggregate of a plurality of portions 4b. Each portion 4b has, for example, a circular shape when viewed in the thickness direction z, and is a recessed portion recessed from the main surface 111 toward the second side z2 in the thickness direction z. Note that the shape and size of each portion 4a viewed in the thickness direction z are not limited. Also in this modification, the openings 41 to 45 each perform the same functions as the openings 41 to 45 of the semiconductor device A10.
　第７変形例：
　図１６は、第１実施形態の第７変形例にかかる半導体装置Ａ１７を説明するための図である。図１６は、半導体装置Ａ１７のダイパッド部１１を示す平面図であり、図９に対応する図である。半導体装置Ａ１７は、開口部４の構成が半導体装置Ａ１０と異なる。 Seventh variation:
FIG. 16 is a diagram for explaining a semiconductor device A17 according to a seventh modification of the first embodiment. FIG. 16 is a plan view showing the die pad section 11 of the semiconductor device A17, and corresponds to FIG. The semiconductor device A17 is different from the semiconductor device A10 in the configuration of the opening 4.
　本変形例にかかる半導体装置Ａ１３の開口部４１は、第２方向ｙの第２側ｙ２の端部が主面１１１の外縁に達している。同様に、開口部４３の第２方向ｙの第２側ｙ２の端部、開口部４２の第１方向ｘの第１側ｘ１の端部、開口部４４の第１方向ｘの第１側ｘ１の端部、および開口部４５の第２方向ｙの第１側ｙ１の端部も主面１１１の外縁に達している。本変形例においても、開口部４１～４５はそれぞれ、半導体装置Ａ１０の開口部４１～４５と同様の機能を果たす。 The opening 41 of the semiconductor device A13 according to this modification has an end on the second side y2 in the second direction y reaching the outer edge of the main surface 111. Similarly, the end of the second side y2 of the opening 43 in the second direction y, the end of the first side x1 of the opening 42 in the first direction x, and the first side x1 of the opening 44 in the first direction x. and the end of the opening 45 on the first side y1 in the second direction y also reach the outer edge of the main surface 111. Also in this modification, the openings 41 to 45 each perform the same functions as the openings 41 to 45 of the semiconductor device A10.
　第８変形例：
　図１７は、第１実施形態の第８変形例にかかる半導体装置Ａ１８を説明するための図である。図１７は、半導体装置Ａ１８のダイパッド部１１を示す平面図であり、図９に対応する図である。半導体装置Ａ１８は、開口部４の構成が半導体装置Ａ１０と異なる。 Eighth modification:
FIG. 17 is a diagram for explaining a semiconductor device A18 according to an eighth modification of the first embodiment. FIG. 17 is a plan view showing the die pad section 11 of the semiconductor device A18, and corresponds to FIG. The semiconductor device A18 is different from the semiconductor device A10 in the configuration of the opening 4.
　本変形例にかかる半導体装置Ａ１８の開口部４は、開口部４６および開口部４７をさらに含んでいる。開口部４６は、開口部４１の第２方向ｙの第２側ｙ２の端部、および、開口部４３の第２方向ｙの第２側ｙ２の端部につながり、第１方向ｘに延びている。開口部４７は、開口部４２の第１方向ｘの第１側ｘ１の端部、および、開口部４４の第１方向ｘの第１側ｘ１の端部につながり、第２方向ｙに延びている。開口部４６は、剥離の第２方向ｙの第１側ｙ１への進行を妨げて、第１領域５１への進行を妨げる。また、開口部４７は、剥離の第１方向ｘの第２側ｘ２への進行を妨げて、第１領域５１への進行を妨げる。したがって、半導体装置Ａ１８は、ワイヤ７３のダイパッド部１１からの剥離をより抑制できる。 The opening 4 of the semiconductor device A18 according to this modification further includes an opening 46 and an opening 47. The opening 46 is connected to an end of the second side y2 in the second direction y of the opening 41 and an end of the second side y2 of the opening 43 in the second direction y, and extends in the first direction x. There is. The opening 47 is connected to an end of the opening 42 on the first side x1 in the first direction x and an end of the opening 44 on the first side x1 in the first direction x, and extends in the second direction y. There is. The opening 46 prevents the peeling from progressing in the second direction y toward the first side y1 and prevents the peeling from progressing toward the first region 51. Further, the opening 47 prevents the peeling from progressing in the first direction x toward the second side x2, and prevents the peeling from progressing toward the first region 51. Therefore, in the semiconductor device A18, separation of the wire 73 from the die pad portion 11 can be further suppressed.
　第９変形例：
　図１８は、第１実施形態の第９変形例にかかる半導体装置Ａ１９を説明するための図である。図１８は、半導体装置Ａ１９のダイパッド部１１を示す平面図であり、図９に対応する図である。半導体装置Ａ１９は、開口部４の構成が半導体装置Ａ１０と異なる。 Ninth modification:
FIG. 18 is a diagram for explaining a semiconductor device A19 according to a ninth modification of the first embodiment. FIG. 18 is a plan view showing the die pad section 11 of the semiconductor device A19, and corresponds to FIG. The semiconductor device A19 is different from the semiconductor device A10 in the configuration of the opening 4.
　本変形例にかかる半導体装置Ａ１９の開口部４１は、第１方向ｘにおいて開口部４４の第１方向ｘの第１側ｘ１の端部と同様の位置に配置されている。なお、開口部４１は開口部４４とつながってもよい。開口部４２は、開口部４１の第２方向ｙの第２側ｙ２の端部につながり、第１方向ｘの第２側ｘ２に延びている。なお、開口部４２は開口部４３とつながってもよい。本変形例においても、開口部４１は、半導体装置Ａ１０の開口部４１と同様の機能を果たす。一方、開口部４２は、剥離の第２方向ｙの第１側ｙ１への進行を妨げて、第１領域５１への進行を妨げる。したがって、半導体装置Ａ１９は、ワイヤ７３のダイパッド部１１からの剥離をより抑制できる。 The opening 41 of the semiconductor device A19 according to this modification is arranged at the same position in the first direction x as the end of the opening 44 on the first side x1 in the first direction x. Note that the opening 41 may be connected to the opening 44. The opening 42 is connected to the end of the second side y2 in the second direction y of the opening 41, and extends to the second side x2 in the first direction x. Note that the opening 42 may be connected to the opening 43. Also in this modification, the opening 41 performs the same function as the opening 41 of the semiconductor device A10. On the other hand, the opening 42 prevents the delamination from progressing toward the first side y1 in the second direction y, and prevents the delamination from progressing toward the first region 51. Therefore, in the semiconductor device A19, separation of the wire 73 from the die pad portion 11 can be further suppressed.
　図１９～図２３は、本開示の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。 19 to 23 show other embodiments of the present disclosure. In addition, in these figures, the same or similar elements as in the above embodiment are given the same reference numerals as in the above embodiment.
　第２実施形態：
　図１９は、本開示の第２実施形態に係る半導体装置Ａ２０を説明するための図である。図１９は、半導体装置Ａ２０を示す断面図であり、図５に対応する図である。本実施形態の半導体装置Ａ２０は、開口部４がダイパッド部１１を厚さ方向ｚに貫通している点で、第１実施形態と異なっている。本実施形態の他の部分の構成および動作は、第１実施形態と同様である。なお、上記の第１実施形態および各変形例の各部が任意に組み合わせられてもよい。本実施形態では、開口部４の開口部４１～４５はいずれも、ダイパッド部１１を厚さ方向ｚに貫通している。 Second embodiment:
FIG. 19 is a diagram for explaining a semiconductor device A20 according to a second embodiment of the present disclosure. FIG. 19 is a cross-sectional view showing the semiconductor device A20, and corresponds to FIG. 5. As shown in FIG. The semiconductor device A20 of this embodiment differs from the first embodiment in that the opening 4 penetrates the die pad portion 11 in the thickness direction z. The configuration and operation of other parts of this embodiment are similar to those of the first embodiment. Note that each part of the first embodiment and each modification example described above may be combined arbitrarily. In this embodiment, all of the openings 41 to 45 of the opening 4 penetrate the die pad portion 11 in the thickness direction z.
　本実施形態においても、開口部４１～４５はそれぞれ、剥離の進行を妨げ、また、溶融した接合部材６５の流出を妨げるので、半導体装置Ａ１０の開口部４１～４５と同様の機 能を果たす。これにより、半導体装置Ａ２０は、ワイヤ７３のダイパッド部１１からの剥離を抑制でき、また、接合部材６５がワイヤ７３の接合を妨げることを抑制できる。また、半導体装置Ａ２０は、半導体装置Ａ１０と共通する構成をとることにより、半導体装置Ａ１０と同等の効果を奏する。 Also in this embodiment, the openings 41 to 45 each prevent the progress of peeling and also prevent the melted bonding member 65 from flowing out, so they function similarly to the openings 41 to 45 of the semiconductor device A10. Thereby, the semiconductor device A20 can suppress separation of the wire 73 from the die pad portion 11, and can also suppress the bonding member 65 from interfering with the bonding of the wire 73. In addition, the semiconductor device A20 has the same configuration as the semiconductor device A10, and thus achieves the same effects as the semiconductor device A10.
　第３実施形態：
　図２０は、本開示の第３実施形態に係る半導体装置Ａ３０を説明するための図である。図２０は、半導体装置Ａ３０を示す平面図であり、図２に対応する図である。図２０においては、理解の便宜上、封止樹脂８を透過して、封止樹脂８の外形を想像線（二点鎖線）で示している。本実施形態の半導体装置Ａ３０は、リード２の形状が第１実施形態と異なっている。本実施形態の他の部分の構成および動作は、第１実施形態と同様である。なお、上記の第１～２実施形態および各変形例の各部が任意に組み合わせられてもよい。 Third embodiment:
FIG. 20 is a diagram for explaining a semiconductor device A30 according to a third embodiment of the present disclosure. FIG. 20 is a plan view showing the semiconductor device A30, and corresponds to FIG. 2. As shown in FIG. In FIG. 20, for convenience of understanding, the outer shape of the sealing resin 8 is shown by an imaginary line (two-dot chain line) that is transmitted through the sealing resin 8. In the semiconductor device A30 of this embodiment, the shape of the lead 2 is different from that of the first embodiment. The configuration and operation of other parts of this embodiment are similar to those of the first embodiment. Note that each part of the first to second embodiments and each modification example described above may be combined arbitrarily.
　本実施形態に係るリード２は、第１実施形態に係るリード２と比較して、第２方向ｙの寸法が大きく、１４個の端子部２２を備えている。半導体装置Ａ３０は、リード３ｆを備えておらず、第１実施形態においてリード３ｆが配置されていた位置まで、パッド部２１が第２方向ｙに広がっている。つまり、本実施形態に係るリード２は、第１実施形態におけるリード３ｆがリード２につながったものである。本実施形態では、パッド部２１の第２方向ｙの寸法が大きくなったことで、複数のワイヤ７４が、パッド部２１の主面２１１の第２方向ｙのより第２側ｙ２に接合されている。 The lead 2 according to the present embodiment has a larger dimension in the second direction y than the lead 2 according to the first embodiment, and includes 14 terminal parts 22. The semiconductor device A30 does not include the lead 3f, and the pad portion 21 extends in the second direction y to the position where the lead 3f was arranged in the first embodiment. In other words, the lead 2 according to this embodiment is the lead 3f in the first embodiment connected to the lead 2. In this embodiment, since the dimension of the pad section 21 in the second direction y is increased, the plurality of wires 74 are joined to the second side y2 of the main surface 211 of the pad section 21 in the second direction y. There is.
　本実施形態においても、各ワイヤ７４はいずれも、厚さ方向ｚに視て第１方向ｘに対して傾斜しているので、各ワイヤ７４のワイヤ流れが抑制され、半導体装置Ａ３０は、ワイヤ流れによるワイヤ７４同士の接触が抑制される。また、本実施形態においても、各ワイヤ７４はいずれも、第１方向ｘに対する傾斜方向が同じなので、各ワイヤ７４に生じるワイヤ流れが同様になり、半導体装置Ａ３０は、ワイヤ流れによるワイヤ７４同士の接触が抑制される。さらに、本実施形態によると、各ワイヤ７４の接合部７４ｂが、パッド部２１の主面２１１の第２方向ｙのより第２側ｙ２に接合されているので、各ワイヤ７４の第１方向ｘに対する傾斜角αが、第１実施形態の場合より大きくなる。これにより、ワイヤ流れに影響する成分が小さくなるので、半導体装置Ａ３０は、ワイヤ流れがより抑制される。また、半導体装置Ａ３０は、半導体装置Ａ１０と共通する構成をとることにより、半導体装置Ａ１０と同等の効果を奏する。 Also in this embodiment, since each wire 74 is inclined with respect to the first direction x when viewed in the thickness direction z, the wire flow of each wire 74 is suppressed, and the semiconductor device A30 is Contact between the wires 74 due to this is suppressed. Also in this embodiment, since each wire 74 has the same inclination direction with respect to the first direction Contact is suppressed. Further, according to the present embodiment, since the bonding portion 74b of each wire 74 is bonded to the second side y2 of the main surface 211 of the pad portion 21 in the second direction y, the bonding portion 74b of each wire 74 The inclination angle α with respect to the first embodiment is larger than that in the first embodiment. This reduces the component that affects the wire flow, so that the wire flow is further suppressed in the semiconductor device A30. Further, the semiconductor device A30 has the same configuration as the semiconductor device A10, and thus achieves the same effects as the semiconductor device A10.
　第１変形例：
　図２１は、第３実施形態の第１変形例にかかる半導体装置Ａ３１を説明するための図である。図２１は、半導体装置Ａ３１を示す平面図であり、図２に対応する図である。図２１においては、理解の便宜上、封止樹脂８を透過して、封止樹脂８の外形を想像線（二点鎖線）で示している。なお、図２１において、上記第３実施形態と同一または類似の要素には、上記実施形態と同一の符号を付して、重複する説明を省略する。半導体装置Ａ３１は、リード２の形状が半導体装置Ａ３０と異なる。 First variant:
FIG. 21 is a diagram for explaining a semiconductor device A31 according to a first modification of the third embodiment. FIG. 21 is a plan view showing the semiconductor device A31, and corresponds to FIG. 2. In FIG. 21, for convenience of understanding, the outer shape of the sealing resin 8 is shown by an imaginary line (two-dot chain line) that is transmitted through the sealing resin 8. In FIG. 21, the same or similar elements as in the third embodiment are given the same reference numerals as in the third embodiment, and redundant explanation will be omitted. The semiconductor device A31 is different from the semiconductor device A30 in the shape of the leads 2.
　本変形例にかかる半導体装置Ａ３１のリード２は、第３実施形態に係るリード２と比較して、第２方向ｙの寸法がさらに大きく、１６個の端子部２２を備えている。半導体装置Ａ３１は、リード３ｇを備えておらず、第３実施形態においてリード３ｇが配置されていた位置まで、パッド部２１が第２方向ｙに広がっている。つまり、本変形例に係るリード２は、第３実施形態におけるリード３ｇがリード２につながったものである。本変形例では、パッド部２１の第２方向ｙの寸法がさらに大きくなったことで、複数のワイヤ７４が、パッド部２１の主面２１１の第２方向ｙのより第２側ｙ２に接合されている。本変形例によると、各ワイヤ７４の第１方向ｘに対する傾斜角αが、第３実施形態の場合より大きくなる。これにより、ワイヤ流れに影響する成分が小さくなるので、半導体装置Ａ３１は、ワイヤ流れがより抑制される。 The lead 2 of the semiconductor device A31 according to this modification has a larger dimension in the second direction y than the lead 2 according to the third embodiment, and includes 16 terminal portions 22. The semiconductor device A31 does not include the lead 3g, and the pad portion 21 extends in the second direction y to the position where the lead 3g was arranged in the third embodiment. That is, in the lead 2 according to this modification, the lead 3g in the third embodiment is connected to the lead 2. In this modification, the dimension of the pad section 21 in the second direction y is further increased, so that the plurality of wires 74 are bonded to the second side y2 of the main surface 211 of the pad section 21 in the second direction y. ing. According to this modification, the inclination angle α of each wire 74 with respect to the first direction x is larger than that in the third embodiment. This reduces the component that affects the wire flow, so that the wire flow is further suppressed in the semiconductor device A31.
　第４実施形態：
　図２２は、本開示の第４実施形態に係る半導体装置Ａ４０を説明するための図である。図２２は、半導体装置Ａ４０を示す平面図であり、図２に対応する図である。図２２においては、理解の便宜上、封止樹脂８を透過して、封止樹脂８の外形を想像線（二点鎖線）で示している。本実施形態の半導体装置Ａ４０は、リード１の構成が第１実施形態と異なっている。本実施形態の他の部分の構成および動作は、第１実施形態と同様である。なお、上記の第１～３実施形態および各変形例の各部が任意に組み合わせられてもよい。 Fourth embodiment:
FIG. 22 is a diagram for explaining a semiconductor device A40 according to a fourth embodiment of the present disclosure. FIG. 22 is a plan view showing the semiconductor device A40, and corresponds to FIG. 2. In FIG. 22, for convenience of understanding, the outer shape of the sealing resin 8 is shown by an imaginary line (two-dot chain line) that is transmitted through the sealing resin 8. The semiconductor device A40 of this embodiment is different from the first embodiment in the structure of the lead 1. The configuration and operation of other parts of this embodiment are similar to those of the first embodiment. Note that each part of the first to third embodiments and each modification example described above may be combined arbitrarily.
　本実施形態に係るリード１は、端子部１２ａ、端子部１２ｂ、および端子部１２ｃを備えていない。半導体装置Ａ４０は、端子部１２ａの代わりにリード３ｃを備え、端子部１２ｂの代わりにリード３ｄを備え、端子部１２ｃの代わりにリード３ｅを備えている。リード３ｃ，３ｄ，３ｅは、他のリード３と同様の構成であり、ダイパッド部１１から離間している。各リード３ｃは、第２方向ｙにおいて複数のリード３ａに対して第２側ｙ２に配置されている。各リード３ｃにおいて、パッド部３１は第１方向ｘの第２側ｘ２に延びている。各リード３ｄは、第１方向ｘにおいて複数のリード３ｂに対して第２側ｘ２に配置されている。各リード３ｄにおいて、パッド部３１は第２方向ｙの第２側ｙ２に延びている。各リード３ｅは、第１方向ｘにおいて端子部１２ｅに対して第２側ｘ２に配置されている。各リード３ｅにおいて、パッド部３１は第２方向ｙの第１側ｙ１に延びている。リード３ｃ，３ｄ，３ｅは、いわゆるダミーリードである。 The lead 1 according to this embodiment does not include the terminal portion 12a, the terminal portion 12b, and the terminal portion 12c. The semiconductor device A40 includes a lead 3c in place of the terminal portion 12a, a lead 3d in place of the terminal portion 12b, and a lead 3e in place of the terminal portion 12c. The leads 3c, 3d, and 3e have the same configuration as the other leads 3, and are spaced apart from the die pad portion 11. Each lead 3c is arranged on the second side y2 with respect to the plurality of leads 3a in the second direction y. In each lead 3c, the pad portion 31 extends to the second side x2 in the first direction x. Each lead 3d is arranged on the second side x2 with respect to the plurality of leads 3b in the first direction x. In each lead 3d, the pad portion 31 extends to the second side y2 in the second direction y. Each lead 3e is arranged on the second side x2 with respect to the terminal portion 12e in the first direction x. In each lead 3e, the pad portion 31 extends to the first side y1 in the second direction y. Leads 3c, 3d, and 3e are so-called dummy leads.
　本実施形態においても、半導体装置Ａ４０は、半導体装置Ａ１０と共通する構成をとることにより、半導体装置Ａ１０と同等の効果を奏する。 Also in this embodiment, the semiconductor device A40 has the same configuration as the semiconductor device A10, and thus achieves the same effects as the semiconductor device A10.
　第５実施形態：
　図２３は、本開示の第５実施形態に係る半導体装置Ａ５０を説明するための図である。図２３は、半導体装置Ａ５０を示す平面図であり、図２に対応する図である。図２３においては、理解の便宜上、封止樹脂８を透過して、封止樹脂８の外形を想像線（二点鎖線）で示している。本実施形態の半導体装置Ａ５０は、複数のワイヤ７４がいずれも厚さ方向ｚに視て第１方向ｘに対して平行（あるいは略平行）である点で、第１実施形態と異なっている。本実施形態の他の部分の構成および動作は、第１実施形態と同様である。なお、上記の第１～４実施形態および各変形例の各部が任意に組み合わせられてもよい。 Fifth embodiment:
FIG. 23 is a diagram for explaining a semiconductor device A50 according to a fifth embodiment of the present disclosure. FIG. 23 is a plan view showing the semiconductor device A50, and corresponds to FIG. 2. In FIG. 23, for convenience of understanding, the outer shape of the sealing resin 8 is shown by an imaginary line (two-dot chain line) that is transmitted through the sealing resin 8. The semiconductor device A50 of this embodiment differs from the first embodiment in that the plurality of wires 74 are all parallel (or substantially parallel) to the first direction x when viewed in the thickness direction z. The configuration and operation of other parts of this embodiment are similar to those of the first embodiment. Note that each part of the above-described first to fourth embodiments and each modification may be arbitrarily combined.
　本実施形態では、各ワイヤ７４は、半導体素子６２に接合された接合部７４ａとリード２に接合された接合部７４ｂとが、第２方向ｙにおいて同様の位置にある。すなわち、複数のワイヤ７４はいずれも、厚さ方向ｚに視て第１方向ｘに対して平行（あるいは略平行）である。 In the present embodiment, in each wire 74, the bonding portion 74a bonded to the semiconductor element 62 and the bonding portion 74b bonded to the lead 2 are at the same position in the second direction y. That is, all of the plurality of wires 74 are parallel (or substantially parallel) to the first direction x when viewed in the thickness direction z.
　本実施形態によると、各ワイヤ７４は、厚さ方向ｚに視て第１方向ｘに対して平行（あるいは略平行）なので、第１方向ｘに対して傾斜している場合と比較して、ワイヤ長を短くできる。これにより、半導体装置Ａ５０は、ワイヤ７４の抵抗値を抑制できる。また、半導体装置Ａ５０は、半導体装置Ａ１０と共通する構成をとることにより、半導体装置Ａ１０と同等の効果を奏する。 According to the present embodiment, each wire 74 is parallel (or substantially parallel) to the first direction x when viewed in the thickness direction z, so compared to the case where it is inclined with respect to the first direction x, Wire length can be shortened. Thereby, the semiconductor device A50 can suppress the resistance value of the wire 74. In addition, the semiconductor device A50 has the same configuration as the semiconductor device A10, and thus achieves the same effects as the semiconductor device A10.
　上記第１～５実施形態においては、半導体素子６１が、半導体素子６２に対して第１方向ｘの第１側ｘ１で第２方向ｙの第１側ｙ１に位置しており、ダイパッド部１１の主面１１１の中心から第１方向ｘの第１側ｘ１で第２方向ｙの第１側ｙ１にずれた位置に配置されている場合について説明したが、これに限られない。たとえば、半導体素子６１は、半導体素子６２と第１方向ｘに並んで、半導体素子６２に対して第１側ｘ１に配置されてもよい。この場合、半導体素子６１は、第１方向ｘにおいてダイパッド部１１の主面１１１の中心から第１側ｘ１にずれ、第２方向ｙにおいて主面１１１の中心に配置される。この場合は、リード３ｂのパッド部３１は、厚さ方向ｚに視て半導体素子６１の中心である素子中心６１ｃに向けて延び、リード３ａのパッド部３１は、厚さ方向ｚに視てダイパッド部１１の主面１１１の中心に向けて延びるように形成される。また、半導体素子６１は、半導体素子６２と第２方向ｙに並んで、半導体素子６２に対して第１側ｙ１に配置されてもよい。この場合、半導体素子６１は、第２方向ｙにおいてダイパッド部１１の主面１１１の中心から第１側ｙ１にずれ、第１方向ｘにおいて主面１１１の中心に配置される。この場合は、リード３ａのパッド部３１は、厚さ方向ｚに視て半導体素子６１の中心である素子中心６１ｃに向けて延び、リード３ｂのパッド部３１は、厚さ方向ｚに視てダイパッド部１１の主面１１１の中心に向けて延びるように形成される。 In the first to fifth embodiments described above, the semiconductor element 61 is located on the first side x1 in the first direction x and the first side y1 in the second direction y with respect to the semiconductor element 62, and the semiconductor element 61 is located on the first side y1 in the second direction y. Although a case has been described in which the main surface 111 is disposed at a position shifted from the center of the main surface 111 on the first side x1 in the first direction x to the first side y1 in the second direction y, the present invention is not limited thereto. For example, the semiconductor element 61 may be arranged on the first side x1 with respect to the semiconductor element 62, in line with the semiconductor element 62 in the first direction x. In this case, the semiconductor element 61 is shifted from the center of the main surface 111 of the die pad section 11 toward the first side x1 in the first direction x, and is arranged at the center of the main surface 111 in the second direction y. In this case, the pad portion 31 of the lead 3b extends toward the element center 61c, which is the center of the semiconductor element 61 when viewed in the thickness direction z, and the pad portion 31 of the lead 3a extends toward the die pad when viewed in the thickness direction z. It is formed to extend toward the center of the main surface 111 of the portion 11 . Further, the semiconductor element 61 may be arranged on the first side y1 with respect to the semiconductor element 62, in line with the semiconductor element 62 in the second direction y. In this case, the semiconductor element 61 is shifted from the center of the main surface 111 of the die pad section 11 toward the first side y1 in the second direction y, and is arranged at the center of the main surface 111 in the first direction x. In this case, the pad portion 31 of the lead 3a extends toward the element center 61c, which is the center of the semiconductor element 61 when viewed in the thickness direction z, and the pad portion 31 of the lead 3b extends toward the die pad when viewed in the thickness direction z. It is formed to extend toward the center of the main surface 111 of the portion 11 .
　本開示に係る半導体装置は、先述した実施形態に限定されるものではない。本開示に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。本開示は、以下の付記に記載した実施形態を含む。 The semiconductor device according to the present disclosure is not limited to the embodiments described above. The specific configuration of each part of the semiconductor device according to the present disclosure can be changed in design in various ways. The present disclosure includes the embodiments described in the appendix below.
　付記１．
　ダイパッド部（１１）を有する第１リード（１）と、
　前記ダイパッド部に搭載された第１半導体素子（６１）と、
　前記ダイパッド部に搭載された第２半導体素子（６２）と、
　前記第２半導体素子と前記ダイパッド部とに導通接合されたワイヤ（７３）と、
を備え、
　前記ダイパッド部は、前記厚さ方向（ｚ）の厚さ方向第１側（ｚ１）を向くダイパッド主面（１１１）を備え、
　前記ダイパッド主面は、前記第２半導体素子の、前記厚さ方向に直交する第１方向（ｘ）の第１方向第１側（ｘ１）に位置し、かつ、前記ワイヤが接合された第１領域（５１）と、前記第１領域の前記第１方向第１側に位置し、かつ、前記厚さ方向および前記第１方向に直交する第２方向（ｙ）に延びる第１端縁（１１１ａ）と、を備え、
　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第１領域と前記第１端縁との間に位置する第１開口部（４１）を備えている、
半導体装置。
　付記２．
　前記第１開口部は、前記ダイパッド主面から凹む凹部である、
付記１に記載の半導体装置。
　付記３、第２実施形態、図１９．
　前記第１開口部は、前記ダイパッド部を前記厚さ方向に貫通している、
付記１に記載の半導体装置。
　付記４．
　前記第１開口部は、前記第２方向に延びている、
付記１ないし３のいずれかに記載の半導体装置。
　付記５．
　前記厚さ方向に視て、前記第１開口部の前記第２方向における両端は、前記ダイパッド主面の外縁より内側に位置する、
付記４に記載の半導体装置。
　付記６、第１実施形態第５変形例、図１４．
　前記第１開口部は、前記第２方向に配列された複数の部位（４ａ）からなる、
付記１ないし３のいずれかに記載の半導体装置。
　付記７．
　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第１開口部の前記第１方向第１側に位置する第２開口部（４２）を備え、
　前記第１半導体素子は、前記第２方向において、前記第２開口部の第２方向第１側に配置されている、付記１ないし６のいずれかに記載の半導体装置。
　付記８．
　前記第２開口部は、前記第１方向に延びている、
付記７に記載の半導体装置。
　付記８－１．
　前記厚さ方向に視て、前記第２開口部の前記第１方向における両端は、前記ダイパッド主面の外縁より内側に位置する、
付記８に記載の半導体装置。
　付記９．
　前記第２開口部は、前記第１開口部の前記第２方向第１側の端部につながっている、
付記８に記載の半導体装置。
　付記９－１．
　前記第２開口部は、前記第１方向に配列された複数の部位からなる、
付記７に記載の半導体装置。
　付記１０．
　前記ダイパッド主面は、前記第２半導体素子が搭載される第２領域（５２）を備え、
　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第１領域と前記第２領域とを区画する第３開口部（４３）を備えている、
付記７ないし９のいずれかに記載の半導体装置。
　付記１１．
　前記第３開口部は、前記第２方向に延びている、
付記１０に記載の半導体装置。
　付記１１－１．
　前記厚さ方向に視て、前記第３開口部の前記第２方向における両端は、前記ダイパッド主面の外縁より内側に位置する、
付記１１に記載の半導体装置。
　付記１１－２．
　前記第３開口部は、前記第２方向に配列された複数の部位からなる、
付記１０に記載の半導体装置。
　付記１２．
　前記ダイパッド主面は、前記第１半導体素子が搭載される第３領域（５３）を備え、
　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第１領域と前記第３領域とを区画する第４開口部（４４）を備えている、
付記１０または１１に記載の半導体装置。
　付記１２－１．
　前記第４開口部は、前記第１方向に延びている、
付記１２に記載の半導体装置。
　付記１２－２．
　前記厚さ方向に視て、前記第４開口部の前記第１方向における両端は、前記ダイパッド主面の外縁より内側に位置する、
付記１２－１に記載の半導体装置。
　付記１２－３．
　前記第４開口部は、前記第３開口部の前記第２方向の第２方向第１側の端部につながっている、
付記１２－１に記載の半導体装置。
　付記１２－４．
　前記第４開口部は、前記第１方向に配列された複数の部位からなる、
付記１２に記載の半導体装置。
　付記１３．
　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第３開口部の前記第２方向の第２方向第１側に位置する第５開口部（４５）を備えている、
付記１０ないし１２のいずれかに記載の半導体装置。
　付記１３－１．
　前記第５開口部は、前記第２方向に延びている、
付記１３に記載の半導体装置。
　付記１３－２．
　前記厚さ方向に視て、前記第５開口部の前記第２方向における両端は、前記ダイパッド主面の外縁より内側に位置する、
付記１３－１に記載の半導体装置。
　付記１３－３．
　前記第５開口部は、前記第３開口部の前記第２方向の第２方向第１側の端部につながっている、
付記１３－１に記載の半導体装置。
　付記１３－４．
　前記第５開口部は、前記第２方向に配列された複数の部位からなる、
付記１３に記載の半導体装置。
　付記１４、第１実施形態第８変形例、図１７．
　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第１開口部の前記第２方向の第２方向第２側の端部と前記第３開口部の前記第２方向第２側の端部との間に位置する第６開口部（４６）を備えている、
付記１０ないし１３のいずれかに記載の半導体装置。
　付記１５、第１実施形態第８変形例、図１７．
　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第２開口部の前記第１方向第１側の端部と前記第４開口部の前記第１方向第１側の端部との間に位置する第７開口部（４７）を備えている、
付記１２に記載の半導体装置。
　付記１６．
　前記第１リードは、前記ダイパッド部につながり、かつ、前記ダイパッド部の前記第１方向第１側で、前記第２方向に沿って配列された複数の第１端子部（１２ａ）を備えており、
　前記第１方向に視て、前記複数の第１端子部は前記第１開口部に重なっている、
付記１ないし１５のいずれかに記載の半導体装置。
　付記１６－１．
　前記第２半導体素子は、スイッチング素子であり、
　前記第１半導体素子は、前記第２半導体素子を駆動する駆動素子である、
付記１ないし１６のいずれかに記載の半導体装置。
　付記１６－２．
　前記第２半導体素子は、ＧａＮを含んでいる、
付記１ないし１６のいずれかに記載の半導体装置。 Additional note 1.
a first lead (1) having a die pad portion (11);
a first semiconductor element (61) mounted on the die pad section;
a second semiconductor element (62) mounted on the die pad section;
a wire (73) electrically connected to the second semiconductor element and the die pad portion;
Equipped with
The die pad portion includes a die pad main surface (111) facing a first thickness direction side (z1) in the thickness direction (z),
The die pad main surface is located on a first side (x1) of the second semiconductor element in a first direction (x) perpendicular to the thickness direction, and is located on a first side (x1) of the second semiconductor element to which the wire is bonded. a first edge (111a) located on the first side of the first region in the first direction and extending in a second direction (y) perpendicular to the thickness direction and the first direction; ) and,
The die pad portion has an open end on the main surface of the die pad, and includes a first opening (41) located between the first region and the first edge.
Semiconductor equipment.
Appendix 2.
the first opening is a recess recessed from the main surface of the die pad;
The semiconductor device according to supplementary note 1.
Appendix 3, Second Embodiment, Figure 19.
the first opening passes through the die pad section in the thickness direction;
The semiconductor device according to supplementary note 1.
Appendix 4.
the first opening extends in the second direction;
The semiconductor device according to any one of Supplementary Notes 1 to 3.
Appendix 5.
When viewed in the thickness direction, both ends of the first opening in the second direction are located inside an outer edge of the die pad main surface.
The semiconductor device according to appendix 4.
Supplementary Note 6, Fifth Modification of First Embodiment, FIG.
The first opening includes a plurality of parts (4a) arranged in the second direction.
The semiconductor device according to any one of Supplementary Notes 1 to 3.
Appendix 7.
The die pad portion has an open end on the main surface of the die pad, and includes a second opening (42) located on a first side of the first opening in the first direction,
7. The semiconductor device according to any one of appendices 1 to 6, wherein the first semiconductor element is disposed on a first side in the second direction of the second opening in the second direction.
Appendix 8.
The second opening extends in the first direction.
The semiconductor device according to appendix 7.
Appendix 8-1.
When viewed in the thickness direction, both ends of the second opening in the first direction are located inside an outer edge of the die pad main surface.
The semiconductor device according to appendix 8.
Appendix 9.
The second opening is connected to an end of the first opening on the first side in the second direction.
The semiconductor device according to appendix 8.
Appendix 9-1.
The second opening includes a plurality of parts arranged in the first direction.
The semiconductor device according to appendix 7.
Appendix 10.
The die pad main surface includes a second region (52) on which the second semiconductor element is mounted,
The die pad portion has an open end on the main surface of the die pad, and includes a third opening (43) that partitions the first region and the second region.
The semiconductor device according to any one of appendices 7 to 9.
Appendix 11.
The third opening extends in the second direction.
The semiconductor device according to appendix 10.
Appendix 11-1.
When viewed in the thickness direction, both ends of the third opening in the second direction are located inside an outer edge of the die pad main surface.
The semiconductor device according to appendix 11.
Appendix 11-2.
The third opening includes a plurality of parts arranged in the second direction.
The semiconductor device according to appendix 10.
Appendix 12.
The die pad main surface includes a third region (53) on which the first semiconductor element is mounted,
The die pad section has an open end on the main surface of the die pad, and includes a fourth opening (44) that partitions the first region and the third region.
The semiconductor device according to appendix 10 or 11.
Appendix 12-1.
The fourth opening extends in the first direction.
The semiconductor device according to appendix 12.
Appendix 12-2.
When viewed in the thickness direction, both ends of the fourth opening in the first direction are located inside an outer edge of the die pad main surface.
The semiconductor device according to Appendix 12-1.
Appendix 12-3.
the fourth opening is connected to an end of the third opening on the first side in the second direction;
The semiconductor device according to Appendix 12-1.
Appendix 12-4.
The fourth opening includes a plurality of parts arranged in the first direction.
The semiconductor device according to appendix 12.
Appendix 13.
The die pad portion has an open end on the main surface of the die pad, and includes a fifth opening (45) located on a first side in the second direction of the third opening.
The semiconductor device according to any one of appendices 10 to 12.
Appendix 13-1.
The fifth opening extends in the second direction.
The semiconductor device according to appendix 13.
Appendix 13-2.
When viewed in the thickness direction, both ends of the fifth opening in the second direction are located inside an outer edge of the die pad main surface.
The semiconductor device according to Appendix 13-1.
Appendix 13-3.
the fifth opening is connected to an end of the third opening on the first side in the second direction;
The semiconductor device according to Appendix 13-1.
Appendix 13-4.
The fifth opening includes a plurality of parts arranged in the second direction.
The semiconductor device according to appendix 13.
Supplementary Note 14, Eighth Modification of First Embodiment, FIG.
The die pad portion has an open end on the main surface of the die pad, and an end of the first opening on the second side in the second direction and an end on the second side of the third opening in the second direction. a sixth opening (46) located between the second end and the second end;
The semiconductor device according to any one of appendices 10 to 13.
Supplementary Note 15, Eighth Modification of the First Embodiment, FIG.
The die pad section has an open end on the main surface of the die pad, and an end of the second opening on the first side in the first direction and an end of the fourth opening on the first side in the first direction. a seventh opening (47) located between the
The semiconductor device according to appendix 12.
Appendix 16.
The first lead is connected to the die pad portion and includes a plurality of first terminal portions (12a) arranged along the second direction on a first side of the die pad portion in the first direction. ,
When viewed in the first direction, the plurality of first terminal parts overlap the first opening part,
The semiconductor device according to any one of Supplementary Notes 1 to 15.
Appendix 16-1.
The second semiconductor element is a switching element,
The first semiconductor element is a driving element that drives the second semiconductor element,
The semiconductor device according to any one of Supplementary Notes 1 to 16.
Appendix 16-2.
The second semiconductor element contains GaN.
The semiconductor device according to any one of Supplementary Notes 1 to 16.
Ａ１０～Ａ１９，Ａ２０，Ａ３０，Ａ３１，Ａ４０，Ａ５０：半導体装置
１：リード　　　１１：ダイパッド部
１１１：主面　　　１１１ａ：端縁
５１：第１領域　　　５２：第２領域
５３：第３領域　　　１１２：裏面
１１３：裏面側凹部　　　４，４１～４７：開口部
４ａ，４ｂ：部位
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ：端子部
１２１：主面　　　１２２：裏面
１２３：端面　　　２：リード
２１：パッド部　　　２１１：主面
２１１ａ：接合領域　　　２１１ｂ：非接合領域
２１２：裏面　　　２１３：貫通孔
２２：端子部　　　２２１：主面
２２２：裏面　　　２２３：端面
３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ：リード
３１：パッド部　　　３１１：主面
３１２：裏面　　　３２：端子部
３２１：主面　　　３２２：裏面
３２３：端面　　　６１：半導体素子
６１ａ：素子主面　　　６１ｂ：素子裏面
６１ｃ：素子中心　　　６１１：電極
６２：半導体素子　　　６２ａ：素子主面
６２ｂ：素子裏面　　　６２１：第１電極
６２２：第２電極　　　６２３：第３電極
６５：接合部材　　　７，７１～７４：ワイヤ
７４ａ，７４ｂ：接合部　　　８：封止樹脂
８１：樹脂主面　　　８２：樹脂裏面
８３：樹脂側面　　　８３１：第１樹脂側面
８３２：第２樹脂側面　　　８３３：第３樹脂側面
８３４：第４樹脂側面 A10 to A19, A20, A30, A31, A40, A50: Semiconductor device 1: Lead 11: Die pad portion 111: Main surface 111a: Edge 51: First region 52: Second region 53: Third region 112: Back surface 113 : Back side recess 4, 41 to 47: Openings 4a, 4b: Parts 12, 12a, 12b, 12c, 12d, 12e: Terminal section 121: Main surface 122: Back surface 123: End surface 2: Lead 21: Pad section 211: Main surface 211a: Bonding area 211b: Non-bonding area 212: Back surface 213: Through hole 22: Terminal portion 221: Main surface 222: Back surface 223: End surface 3, 3a, 3b, 3c, 3d, 3e, 3f, 3g: Lead 31 : Pad portion 311: Main surface 312: Back surface 32: Terminal portion 321: Main surface 322: Back surface 323: End surface 61: Semiconductor element 61a: Element main surface 61b: Element back surface 61c: Element center 611: Electrode 62: Semiconductor element 62a: Element principal surface 62b: Element back surface 621: First electrode 622: Second electrode 623: Third electrode 65: Bonding member 7, 71 to 74: Wires 74a, 74b: Bonding portion 8: Sealing resin 81: Resin principal surface 82 : Resin back side 83: Resin side surface 831: First resin side surface 832: Second resin side surface 833: Third resin side surface 834: Fourth resin side surface

Claims (16)

  1. 　ダイパッド部を有する第１リードと、
    　前記ダイパッド部に搭載された第１半導体素子と、
    　前記ダイパッド部に搭載された第２半導体素子と、
    　前記第２半導体素子と前記ダイパッド部とに導通接合されたワイヤと、
    を備え、
    　前記ダイパッド部は、前記厚さ方向の厚さ方向第１側を向くダイパッド主面を備え、
    　前記ダイパッド主面は、前記第２半導体素子の、前記厚さ方向に直交する第１方向の第１方向第１側に位置し、かつ、前記ワイヤが接合された第１領域と、前記第１領域の前記第１方向第１側に位置し、かつ、前記厚さ方向および前記第１方向に直交する第２方向に延びる第１端縁と、を備え、
    　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第１領域と前記第１端縁との間に位置する第１開口部を備えている、
    半導体装置。     a first lead having a die pad portion;
    a first semiconductor element mounted on the die pad section;
    a second semiconductor element mounted on the die pad section;
    a wire electrically connected to the second semiconductor element and the die pad portion;
    Equipped with
    The die pad portion includes a die pad main surface facing a first thickness direction side in the thickness direction,
    The die pad main surface is located on a first side of the second semiconductor element in a first direction perpendicular to the thickness direction, and includes a first region to which the wire is bonded, and a first region of the second semiconductor element that is connected to the wire. a first edge located on a first side of the region in the first direction and extending in a second direction perpendicular to the thickness direction and the first direction;
    The die pad portion has an open end on the main surface of the die pad, and a first opening located between the first region and the first edge.
    Semiconductor equipment.
  2. 　前記第１開口部は、前記ダイパッド主面から凹む凹部である、
    請求項１に記載の半導体装置。     the first opening is a recess recessed from the main surface of the die pad;
    The semiconductor device according to claim 1.
  3. 　前記第１開口部は、前記ダイパッド部を前記厚さ方向に貫通している、
    請求項１に記載の半導体装置。     the first opening passes through the die pad section in the thickness direction;
    The semiconductor device according to claim 1.
  4. 　前記第１開口部は、前記第２方向に延びている、
    請求項１ないし３のいずれかに記載の半導体装置。     the first opening extends in the second direction;
    A semiconductor device according to any one of claims 1 to 3.
  5. 　前記厚さ方向に視て、前記第１開口部の前記第２方向における両端は、前記ダイパッド主面の外縁より内側に位置する、
    請求項４に記載の半導体装置。     When viewed in the thickness direction, both ends of the first opening in the second direction are located inside an outer edge of the die pad main surface.
    The semiconductor device according to claim 4.
  6. 　前記第１開口部は、前記第２方向に配列された複数の部位からなる、
    請求項１ないし３のいずれかに記載の半導体装置。     The first opening includes a plurality of parts arranged in the second direction.
    A semiconductor device according to any one of claims 1 to 3.
  7. 　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第１開口部の前記第１方向第１側に位置する第２開口部を備え、
    　前記第１半導体素子は、前記第２方向において、前記第２開口部の第２方向第１側に配置されている、
    請求項１ないし６のいずれかに記載の半導体装置。     The die pad portion has an open end on the main surface of the die pad, and includes a second opening located on a first side of the first opening in the first direction,
    The first semiconductor element is disposed on a first side in the second direction of the second opening in the second direction.
    A semiconductor device according to any one of claims 1 to 6.
  8. 　前記第２開口部は、前記第１方向に延びている、
    請求項７に記載の半導体装置。     The second opening extends in the first direction.
    The semiconductor device according to claim 7.
  9. 　前記第２開口部は、前記第１開口部の前記第２方向第１側の端部につながっている、
    請求項８に記載の半導体装置。     The second opening is connected to an end of the first opening on the first side in the second direction.
    The semiconductor device according to claim 8.
  10. 　前記ダイパッド主面は、前記第２半導体素子が搭載される第２領域を備え、
    　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第１領域と前記第２領域とを区画する第３開口部を備えている、
    請求項７ないし９のいずれかに記載の半導体装置。     The die pad main surface includes a second region on which the second semiconductor element is mounted,
    The die pad portion has an open end on the main surface of the die pad, and includes a third opening that partitions the first region and the second region.
    A semiconductor device according to any one of claims 7 to 9.
  11. 　前記第３開口部は、前記第２方向に延びている、 請求項１０に記載の半導体装置。 The semiconductor device according to claim 10, wherein the third opening extends in the second direction.
  12. 　前記ダイパッド主面は、前記第１半導体素子が搭載される第３領域を備え、
    　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第１領域と前記第３領域とを区画する第４開口部を備えている、
    請求項１０または１１に記載の半導体装置。     The die pad main surface includes a third region on which the first semiconductor element is mounted,
    The die pad portion has an open end on the main surface of the die pad, and includes a fourth opening that partitions the first region and the third region.
    The semiconductor device according to claim 10 or 11.
  13. 　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第３開口部の前記第２方向の第２方向第１側に位置する第５開口部を備えている、
    請求項１０ないし１２のいずれかに記載の半導体装置。     The die pad portion has an open end on the main surface of the die pad, and includes a fifth opening located on a first side in the second direction of the third opening.
    A semiconductor device according to any one of claims 10 to 12.
  14. 　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第１開口部の前記第２方向の第２方向第２側の端部と前記第３開口部の前記第２方向第２側の端部との間に位置する第６開口部を備えている、
    請求項１０ないし１３のいずれかに記載の半導体装置。     The die pad portion has an open end on the main surface of the die pad, and an end of the first opening on the second side in the second direction and an end on the second side of the third opening in the second direction. a sixth opening located between the second end and the second end;
    A semiconductor device according to any one of claims 10 to 13.
  15. 　前記ダイパッド部は、前記ダイパッド主面に開口端を有し、かつ、前記第２開口部の前記第１方向第１側の端部と前記第４開口部の前記第１方向第１側の端部との間に位置する第７開口部を備えている、
    請求項１２に記載の半導体装置。     The die pad section has an open end on the main surface of the die pad, and an end of the second opening on the first side in the first direction and an end of the fourth opening on the first side in the first direction. a seventh opening located between the
    The semiconductor device according to claim 12.
  16. 　前記第１リードは、前記ダイパッド部につながり、かつ、前記ダイパッド部の前記第１方向第１側で、前記第２方向に沿って配列された複数の第１端子部を備えており、
    　前記第１方向に視て、前記複数の第１端子部は前記第１開口部に重なっている、
    請求項１ないし１５のいずれかに記載の半導体装置。     The first lead is connected to the die pad portion and includes a plurality of first terminal portions arranged along the second direction on a first side of the die pad portion in the first direction,
    When viewed in the first direction, the plurality of first terminal parts overlap the first opening part,
    A semiconductor device according to any one of claims 1 to 15.
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