WO2024034352A1 - 光検出素子、電子機器、及び、光検出素子の製造方法 - Google Patents

光検出素子、電子機器、及び、光検出素子の製造方法 Download PDF

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裕介 池田
連 日吉
裕嗣 高橋
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    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors

Definitions

  • Embodiments according to the present disclosure relate to a photodetection element, an electronic device, and a method for manufacturing a photodetection element.
  • the present disclosure provides a photodetection element, an electronic device, and a method for manufacturing a photodetection element that can improve detection sensitivity.
  • a light receiving section that generates a charge according to the amount of light received; a voltage conversion unit that acquires the charge generated in the light receiving unit via an input node, converts the charge into a voltage signal, and outputs the voltage signal from an output node; a signal amplification section that amplifies the voltage signal; a comparison unit that compares the voltage of the voltage signal amplified by the signal amplification unit and a predetermined voltage; Equipped with The voltage converter includes: an amplifier circuit connected between the input node and the output node; a feedback circuit connected between the input node and the output node; has A photodetecting element is provided in which the gate insulating film of at least one transistor included in the feedback circuit is thicker than the gate insulating film of the transistors included in the signal amplifying section and the comparing section.
  • the subthreshold slope of at least one transistor included in the feedback circuit may be higher than the subthreshold slope of the transistors included in the signal amplification section and the comparison section.
  • the amplification circuit includes: a second transistor connected between the output node and a first reference voltage node, and having a gate electrically connected to the input node; a current source connected between the output node and a second reference voltage node different from the first reference voltage node; has A gate insulating film of at least one transistor included in the feedback circuit may be thicker than a gate insulating film of the second transistor.
  • the amplification circuit includes: a second transistor connected between the output node and a first reference voltage node, and having a gate electrically connected to the input node; a current source connected between the output node and a second reference voltage node different from the first reference voltage node; has The subthreshold slope of at least one transistor included in the feedback circuit may be higher than the subthreshold slope of the second transistor.
  • the feedback circuit may include a first transistor connected between the input node and the third reference voltage node, and having a gate electrically connected to the output node.
  • the feedback circuit further includes a third transistor connected between the input node and the first transistor, The third transistor may amplify a voltage at a node between the first transistor and the third transistor and output the amplified voltage to the input node.
  • the amplification circuit includes: a second transistor connected between the output node and a first reference voltage node, and having a gate electrically connected to the input node; a current source connected between the output node and a second reference voltage node different from the first reference voltage node; has The channel length of the first transistor may be shorter than the channel length of the second transistor.
  • the length of the gate electrode of the first transistor in the channel length direction may be shorter than the length of the gate electrode of the second transistor in the channel length direction.
  • the first transistor includes a source extension extending from the source layer toward the drain layer and having a lower impurity concentration than the source layer; and a source extension extending from the drain layer toward the source layer. and at least one drain extension having an impurity concentration lower than that of the drain layer,
  • the source extension and the drain extension may be arranged to overlap a gate electrode of the first transistor when viewed from a direction substantially perpendicular to a substrate surface on which the first transistor is provided.
  • a gate insulating film of at least one transistor included in the feedback circuit may be thicker than a gate insulating film of the first transfer transistor.
  • a gate insulating film of at least one transistor included in the feedback circuit may be thicker than a gate insulating film of the second transfer transistor.
  • the amplification circuit includes: a second transistor connected between the output node and a first reference voltage node, and having a gate electrically connected to the input node; a current source connected between the output node and a second reference voltage node different from the first reference voltage node; has The gate insulating film of the second transistor may be thicker than the gate insulating film of the transistors included in the signal amplification section and the comparison section.
  • the substrate-side end of the gate insulating film of at least one transistor included in the feedback circuit may be located closer to the substrate than the substrate-side end of the gate insulating film of the transistor included in the amplifier circuit.
  • the amplification circuit includes: a second transistor connected between the output node and a first reference voltage node, and having a gate electrically connected to the input node; a current source connected between the output node and a second reference voltage node different from the first reference voltage node; has a first semiconductor chip on which the light receiving section, the feedback circuit, and the second transistor are arranged; a second semiconductor chip stacked with the first semiconductor chip and on which the current source, the signal amplification section, and the comparison section are arranged; It may further include.
  • the thickness of the gate insulating film of at least one transistor included in the feedback circuit may be 5 nm or more.
  • the threshold slope of at least one transistor included in the feedback circuit may be 100 mV/decade or more.
  • an electronic device including a photodetection element is provided.
  • the light receiving unit generates a charge according to the amount of received light; a voltage conversion unit that acquires the charge generated in the light receiving unit via an input node, converts the charge into a voltage signal, and outputs the voltage signal from an output node; a signal amplification section that amplifies the voltage signal; a comparison unit that compares the voltage of the voltage signal amplified by the signal amplification unit and a predetermined voltage; Equipped with The voltage converter includes: an amplifier circuit connected between the input node and the output node; a feedback circuit connected between the input node and the output node; has The method for manufacturing a photodetecting element, wherein the gate insulating film of at least one transistor included in the feedback circuit is thicker than the gate insulating film of the transistors included in the signal amplifying section and the comparing section, forming a gate insulating film of at least one transistor included in the feedback circuit using LOCOS (LOCal Oxidation of Silicon); A method for manufacturing a photodetecting element is provided.
  • LOCOS LOC
  • FIG. 1 is a block diagram illustrating an example of a system configuration of an imaging system to which the technology according to the present disclosure is applied.
  • FIG. 1 is a block diagram illustrating an example of the configuration of an imaging device according to a first configuration example of the present disclosure.
  • FIG. 2 is a block diagram showing an example of the configuration of a pixel array section.
  • FIG. 2 is a circuit diagram showing an example of a circuit configuration of a pixel.
  • FIG. 2 is a block diagram showing a first configuration example of an address event detection section.
  • FIG. 3 is a circuit diagram showing an example of the configuration of a current-voltage converter in the address event detector.
  • FIG. 2 is a circuit diagram showing an example of the configuration of a subtracter and a quantizer in an address event detection section.
  • FIG. 3 is a block diagram showing a second configuration example of an address event detection section.
  • FIG. 2 is a block diagram illustrating an example of the configuration of an imaging device according to a second configuration example of the present disclosure.
  • FIG. 2 is an exploded perspective view schematically showing a stacked chip structure of the imaging device.
  • FIG. 2 is a block diagram illustrating an example of a configuration of a column processing section of an imaging device according to a first configuration example.
  • FIG. 2 is a circuit diagram showing an example of a pixel configuration according to the first embodiment.
  • FIG. 2 is a top view showing an example of the arrangement of pixel configurations according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing an example of the configuration of a transistor according to the first embodiment.
  • FIG. 17A is a cross-sectional view showing a step following FIG. 17A.
  • FIG. 17B is a cross-sectional view showing a step following FIG. 17B.
  • FIG. 17C is a cross-sectional view showing a step following FIG. 17C.
  • FIG. 17D is a cross-sectional view showing a step following FIG. 17D.
  • FIG. 17E is a cross-sectional view showing a step following FIG.
  • FIG. 17E is a cross-sectional view showing a step following FIG. 17F.
  • FIG. 17G is a cross-sectional view showing a step following FIG. 17G.
  • FIG. 7 is a cross-sectional view illustrating an example of a method for manufacturing a transistor according to a modification of the first embodiment.
  • FIG. 18A is a cross-sectional view showing a step following FIG. 18A.
  • FIG. 18B is a cross-sectional view showing a step following FIG. 18B.
  • FIG. 18C is a cross-sectional view showing a step following FIG. 18C.
  • FIG. 18D is a cross-sectional view showing a step following FIG. 18D.
  • FIG. 18E is a cross-sectional view showing a step following FIG. 18E.
  • FIG. 18F is a cross-sectional view showing a step following FIG. 18F.
  • FIG. 18G is a cross-sectional view showing a step following FIG. 18G.
  • FIG. 18H is a cross-sectional view showing a step following FIG. 18H.
  • FIG. 7 is a diagram illustrating an example of a configuration of a pixel and a signal processing section according to a second embodiment.
  • FIG. 7 is a circuit diagram showing an example of a pixel configuration according to a third embodiment.
  • FIG. 7 is a top view showing an example of arrangement of pixel configurations according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing an example of the configuration of a transistor according to a fourth embodiment.
  • FIG. 7 is a top view showing an example of the arrangement of pixel configurations according to the fourth embodiment.
  • FIG. 7 is a cross-sectional view showing an example of the configuration of a transistor according to a fifth embodiment.
  • FIG. 7 is a top view showing an example of the arrangement of pixel configurations according to the fourth embodiment.
  • FIG. 7 is a cross-sectional view illustrating an example of a method for manufacturing a transistor according to a fifth embodiment.
  • FIG. 26A is a cross-sectional view showing a step following FIG. 26A.
  • FIG. 26B is a cross-sectional view showing a step following FIG. 26B.
  • FIG. 26C is a cross-sectional view showing a step following FIG. 26C.
  • FIG. 26D is a cross-sectional view showing a step following FIG.
  • FIG. 26E is a cross-sectional view showing a step following FIG. 26E.
  • FIG. 26F is a cross-sectional view showing a step following FIG. 26F.
  • FIG. 26G is a cross-sectional view showing a step subsequent to FIG. 26G.
  • FIG. 7 is a cross-sectional view illustrating an example of a method for manufacturing a transistor according to a modification of the fifth embodiment.
  • FIG. 27A is a cross-sectional view showing a step following FIG. 27A.
  • FIG. 27B is a cross-sectional view showing a step following FIG. 27B.
  • FIG. 27C is a cross-sectional view showing a step following FIG. 27C.
  • FIG. 27D is a cross-sectional view showing a step following FIG. 27D.
  • FIG. 27E is a cross-sectional view showing a step following FIG. 27E.
  • FIG. 27F is a cross-sectional view showing a step following FIG. 27F.
  • FIG. 27G is a cross-sectional view showing a step following FIG. 27G.
  • FIG. 27H is a cross-sectional view showing a step following FIG. 27H.
  • FIG. 7 is a cross-sectional view showing an example of the configuration of a transistor according to a sixth embodiment.
  • FIG. 7 is a top view showing an example of the arrangement of pixel structures according to the sixth embodiment.
  • FIG. 7 is a circuit diagram showing an example of a pixel configuration according to a seventh embodiment.
  • FIG. 7 is a circuit diagram showing an example of a pixel configuration according to an eighth embodiment.
  • FIG. 7 is a circuit diagram showing an example of a pixel configuration according to a ninth embodiment.
  • FIG. 7 is a circuit diagram showing an example of a pixel configuration according to a tenth embodiment.
  • FIG. 7 is a circuit diagram showing an example of a pixel configuration according to an eleventh embodiment.
  • FIG. 7 is a circuit diagram showing an example of a pixel configuration according to a twelfth embodiment.
  • 1 is a schematic diagram showing an example of the overall configuration of an electronic device.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 2 is an explanatory diagram showing an example of installation positions of an outside-vehicle information detection section and an imaging section.
  • FIG. 1 is a block diagram illustrating an example of the system configuration of an imaging system to which the technology according to the present disclosure is applied.
  • an imaging system 10 to which the technology according to the present disclosure is applied includes an imaging lens 11, an imaging device 20, a recording section 12, and a control section 13.
  • This imaging system 10 is an example of an electronic device according to the present disclosure, and examples of the electronic device include a camera system mounted on an industrial robot, a vehicle-mounted camera system, and the like.
  • the imaging lens 11 takes in incident light from a subject and forms an image on the imaging surface of the imaging device 20.
  • the imaging device 20 photoelectrically converts incident light taken in by the imaging lens 11 on a pixel-by-pixel basis to obtain imaging data.
  • this imaging device 20 an imaging device of the present disclosure, which will be described later, is used.
  • the imaging device 20 performs predetermined signal processing such as image recognition processing on the captured image data, and outputs the processing results and an address event detection signal (hereinafter simply referred to as "detection signal") to be described later. data indicating that there is) is output to the recording unit 12. A method of generating the address event detection signal will be described later.
  • the recording unit 12 stores data supplied from the imaging device 20 via the signal line 14.
  • the control unit 13 is configured by, for example, a microcomputer, and controls the imaging operation in the imaging device 20.
  • FIG. 2 is a block diagram illustrating an example of the configuration of an imaging device according to a first configuration example, which is used as the imaging device 20 in the imaging system 10 to which the technology according to the present disclosure is applied.
  • the imaging device 20 is an asynchronous imaging device called DVS, which includes a pixel array section 21, a driving section 22, an arbiter section (arbitration section ) 23, a column processing section 24, and a signal processing section 25.
  • DVS asynchronous imaging device
  • a plurality of pixels 30 are two-dimensionally arranged in a matrix (array) in the pixel array section 21.
  • Vertical signal lines VSL which will be described later, are wired for each pixel column in this matrix-like pixel arrangement.
  • Each of the plurality of pixels 30 generates an analog signal of a voltage according to the photocurrent as a pixel signal. Furthermore, each of the plurality of pixels 30 detects the presence or absence of an address event based on whether the amount of change in photocurrent exceeds a predetermined threshold. Then, when an address event occurs, the pixel 30 outputs a request to the arbiter section 23.
  • the driving unit 22 drives each of the plurality of pixels 30 and outputs the pixel signal generated by each pixel 30 to the column processing unit 24.
  • the arbiter unit 23 arbitrates requests from each of the plurality of pixels 30 and transmits a response to the pixel 30 based on the arbitration result.
  • the pixel 30 that has received the response from the arbiter section 23 supplies a detection signal (address event detection signal) indicating the detection result to the drive section 22 and the signal processing section 25 .
  • a detection signal address event detection signal
  • the column processing section 24 is composed of, for example, an analog-to-digital converter, and performs processing for converting analog pixel signals output from the pixels 30 of that column into digital signals for each pixel column of the pixel array section 21.
  • the column processing section 24 then supplies the digital signal after analog-to-digital conversion to the signal processing section 25.
  • the signal processing unit 25 performs predetermined signal processing such as CDS (Correlated Double Sampling) processing and image recognition processing on the digital signal supplied from the column processing unit 24. Then, the signal processing section 25 supplies data indicating the processing result and the detection signal supplied from the arbiter section 23 to the recording section 12 (see FIG. 1) via the signal line 14.
  • predetermined signal processing such as CDS (Correlated Double Sampling) processing and image recognition processing
  • FIG. 3 is a block diagram showing an example of the configuration of the pixel array section 21. As shown in FIG.
  • each of the plurality of pixels 30 has a light receiving section 31, a pixel signal generating section 32, and an address event detecting section 33. ing.
  • the light receiving section 31 photoelectrically converts incident light to generate a photocurrent. Then, the light receiving section 31 supplies the photocurrent generated by photoelectric conversion to either the pixel signal generating section 32 or the address event detecting section 33 under the control of the driving section 22 (see FIG. 2).
  • the pixel signal generating section 32 generates a voltage signal corresponding to the photocurrent supplied from the light receiving section 31 as a pixel signal SIG, and sends the generated pixel signal SIG to the column processing section 24 (see FIG. (see 2).
  • the address event detection unit 33 detects the presence or absence of an address event based on whether the amount of change in photocurrent from each of the light receiving units 31 exceeds a predetermined threshold.
  • the address event includes, for example, an on event indicating that the amount of change in photocurrent exceeds an upper threshold, and an off event indicating that the amount of change falls below a lower threshold.
  • the address event detection signal includes, for example, one bit indicating the detection result of an on event and one bit indicating the detection result of an off event. Note that the address event detection section 33 may be configured to detect only on events.
  • the address event detection section 33 When an address event occurs, the address event detection section 33 supplies a request to the arbiter section 23 (see FIG. 2) requesting transmission of an address event detection signal. Then, upon receiving a response to the request from the arbiter section 23, the address event detection section 33 supplies an address event detection signal to the drive section 22 and the signal processing section 25.
  • FIG. 4 is a circuit diagram showing an example of the circuit configuration of the pixel 30.
  • each of the plurality of pixels 30 includes a light receiving section 31, a pixel signal generating section 32, and an address event detecting section 33.
  • the light receiving section 31 includes a light receiving element (photoelectric conversion element) 311, a transfer transistor 312, and an OFG (Over Flow Gate) transistor 313.
  • a light receiving element photoelectric conversion element
  • a transfer transistor 312 As the transfer transistor 312 and the OFG transistor 313, for example, an N-type MOS (Metal Oxide Semiconductor) transistor is used. Transfer transistor 312 and OFG transistor 313 are connected in series with each other.
  • the light receiving element 311 is connected between the common connection node N1 of the transfer transistor 312 and the OFG transistor 313 and the ground, and photoelectrically converts the incident light to generate an amount of charge corresponding to the amount of the incident light. .
  • a transfer signal TRG is supplied to the gate electrode of the transfer transistor 312 from the drive section 22 shown in FIG.
  • the transfer transistor 312 supplies the charge photoelectrically converted by the light receiving element 311 to the pixel signal generation section 32 in response to the transfer signal TRG.
  • a control signal OFG is supplied from the drive section 22 to the gate electrode of the OFG transistor 313.
  • the OFG transistor 313 supplies the electrical signal generated by the light receiving element 311 to the address event detection section 33 in response to the control signal OFG.
  • the electrical signal supplied to the address event detection section 33 is a photocurrent made of electric charge.
  • the pixel signal generation section 32 has a configuration including a reset transistor 321, an amplification transistor 322, a selection transistor 323, and a floating diffusion layer 324.
  • a reset transistor 321, an amplification transistor 322, a selection transistor 323, and a floating diffusion layer 324 As the reset transistor 321, the amplification transistor 322, and the selection transistor 323, for example, N-type MOS transistors are used.
  • the pixel signal generation unit 32 is supplied with charge photoelectrically converted by the light receiving element 311 from the light receiving unit 31 by the transfer transistor 312. Charges supplied from the light receiving section 31 are accumulated in the floating diffusion layer 324.
  • the floating diffusion layer 324 generates a voltage signal whose voltage value corresponds to the amount of accumulated charge. That is, the floating diffusion layer 324 converts charge into voltage.
  • the reset transistor 321 is connected between the power supply line of the power supply voltage VDD and the floating diffusion layer 324.
  • a reset signal RST is supplied from the drive unit 22 to the gate electrode of the reset transistor 321 .
  • the reset transistor 321 initializes (resets) the amount of charge in the floating diffusion layer 324 in response to the reset signal RST.
  • the amplification transistor 322 is connected in series with the selection transistor 323 between the power supply line of the power supply voltage VDD and the vertical signal line VSL.
  • the amplification transistor 322 amplifies the voltage signal subjected to charge-voltage conversion in the floating diffusion layer 324.
  • a selection signal SEL is supplied from the driving section 22 to the gate electrode of the selection transistor 323.
  • the selection transistor 323 outputs the voltage signal amplified by the amplification transistor 322 as a pixel signal SIG to the column processing unit 24 (see FIG. 2) via the vertical signal line VSL.
  • the OFG transistor 313 is driven to supply a photocurrent to the address event detection section 33.
  • the driving section 22 When an address event is detected in a certain pixel 30, the driving section 22 turns off the OFG transistor 313 of that pixel 30 and stops supplying photocurrent to the address event detection section 33. Next, the driving unit 22 drives the transfer transistor 312 by supplying the transfer signal TRG to the transfer transistor 312, thereby transferring the charge photoelectrically converted by the light receiving element 311 to the floating diffusion layer 324.
  • the imaging device 20 having the pixel array unit 21 in which the pixels 30 having the above configuration are two-dimensionally arranged outputs only the pixel signal of the pixel 30 in which an address event has been detected to the column processing unit 24.
  • the power consumption of the imaging device 20 and the amount of image processing can be reduced compared to the case where pixel signals of all pixels are output regardless of the presence or absence of an address event.
  • the configuration of the pixel 30 illustrated here is one example, and the configuration is not limited to this example.
  • a pixel configuration that does not include the pixel signal generation section 32 may be used.
  • the OFG transistor 313 may be omitted in the light receiving section 31, and the transfer transistor 312 may have the function of the OFG transistor 313.
  • FIG. 5 is a block diagram showing a first configuration example of the address event detection section 33.
  • the address event detection section 33 according to this configuration example has a current-voltage conversion section 331, a buffer 332, a subtracter 333, a quantizer 334, and a transfer section 335.
  • the current-voltage conversion unit 331 converts the photocurrent from the light receiving unit 31 of the pixel 30 into a logarithmic voltage signal.
  • the current-voltage converter 331 supplies the converted voltage signal to the buffer 332.
  • the buffer 332 buffers the voltage signal supplied from the current-voltage converter 331 and supplies it to the subtracter 333 .
  • a row drive signal is supplied to the subtracter 333 from the drive unit 22.
  • Subtractor 333 reduces the level of the voltage signal supplied from buffer 332 according to the row drive signal.
  • the subtracter 333 then supplies the level-reduced voltage signal to the quantizer 334.
  • the quantizer 334 quantizes the voltage signal supplied from the subtracter 333 into a digital signal and outputs it to the transfer unit 335 as an address event detection signal.
  • the transfer unit 335 transfers the address event detection signal supplied from the quantizer 334 to the arbiter unit 23 and the like.
  • the transfer unit 335 supplies the arbiter unit 23 with a request for transmitting an address event detection signal when an address event is detected.
  • the transfer unit 335 receives a response to the request from the arbiter unit 23, it supplies an address event detection signal to the drive unit 22 and the signal processing unit 25.
  • FIG. 6 is a circuit diagram showing an example of the configuration of the current-voltage conversion section 331 in the address event detection section 33.
  • the current-voltage converter 331 according to this example has a circuit configuration including an N-type transistor 3311, a P-type transistor 3312, and an N-type transistor 3313.
  • MOS transistors are used as these transistors 3311 to 3313.
  • the N-type transistor 3311 is connected between the power supply line of the power supply voltage VDD and the signal input line 3314.
  • P-type transistor 3312 and N-type transistor 3313 are connected in series between the power supply line of power supply voltage VDD and the ground.
  • the common connection node N2 of the P-type transistor 3312 and the N-type transistor 3313 is connected to the gate electrode of the N-type transistor 3311 and the input terminal of the buffer 332 shown in FIG.
  • a predetermined bias voltage Vbias is applied to the gate electrode of the P-type transistor 3312.
  • the P-type transistor 3312 supplies a constant current to the N-type transistor 3313.
  • a photocurrent is input from the light receiving section 31 to the gate electrode of the N-type transistor 3313 through a signal input line 3314.
  • the drain electrodes of the N-type transistor 3311 and the N-type transistor 3313 are connected to the power supply side, and such a circuit is called a source follower. These two source followers connected in a loop convert the photocurrent from the light receiving section 31 into a logarithmic voltage signal.
  • FIG. 7 is a circuit diagram showing an example of the configuration of the subtracter 333 and the quantizer 334 in the address event detection section 33.
  • the subtracter 333 has a configuration including a capacitive element 3331, an inverter circuit 3332, a capacitive element 3333, and a switch element 3334.
  • Capacitive element 3333 is connected in parallel to inverter circuit 3332.
  • Switch element 3334 is connected between both ends of capacitive element 3333.
  • a row drive signal is supplied from the drive section 22 to the switch element 3334 as its opening/closing control signal.
  • the switch element 3334 opens and closes a path connecting both ends of the capacitive element 3333 in accordance with the row drive signal.
  • the inverter circuit 3332 inverts the polarity of the voltage signal input via the capacitive element 3331.
  • the charge Q2 accumulated in the capacitive element 3333 is expressed by the following equation (3), where the capacitance value of the capacitive element 3333 is C2, and the output voltage is Vout.
  • Q2 -C2 ⁇ Vout...(3)
  • Equation (5) represents the subtraction operation of the voltage signal, and the gain of the subtraction result is C1/C2. Since it is usually desired to maximize the gain, it is preferable to design C1 large and C2 small. On the other hand, if C2 is too small, kTC noise may increase and noise characteristics may deteriorate, so the reduction in the capacity of C2 is limited to a range where noise can be tolerated. Furthermore, since the address event detection unit 33 including the subtracter 333 is mounted for each pixel 30, the capacitor 3331 and the capacitor 3333 have area limitations. Taking these into consideration, the capacitance values C1 and C2 of the capacitive elements 3331 and 3333 are determined.
  • the quantizer 334 has a comparator 3341.
  • the comparator 3341 has the output signal of the inverter circuit 3332, ie, the voltage signal from the subtracter 430, as a non-inverting (+) input, and a predetermined threshold voltage Vth as an inverting (-) input.
  • the comparator 3341 compares the voltage signal from the subtracter 430 with a predetermined threshold voltage Vth, and outputs a signal indicating the comparison result to the transfer unit 335 as an address event detection signal.
  • FIG. 8 is a block diagram showing a second configuration example of the address event detection section 33.
  • the address event detection unit 33 includes a current-voltage conversion unit 331, a buffer 332, a subtracter 333, a quantizer 334, and a transfer unit 335, as well as a storage unit 336 and a transfer unit 335.
  • the configuration includes a control section 337.
  • the storage unit 336 is provided between the quantizer 334 and the transfer unit 335, and stores the output of the quantizer 334, that is, the comparison result of the comparator 3341, based on the sample signal supplied from the control unit 337. accumulate.
  • the storage unit 336 may be a sampling circuit such as a switch, plastic, or capacitor, or may be a digital memory circuit such as a latch or a flip-flop.
  • the control unit 337 supplies a predetermined threshold voltage Vth to the inverting (-) input terminal of the comparator 3341.
  • the threshold voltage Vth supplied from the control unit 337 to the comparator 3341 may have different voltage values on a time-division basis.
  • the control unit 337 controls the threshold voltage Vth1 corresponding to an on event indicating that the amount of change in photocurrent exceeds an upper threshold, and an off event indicating that the amount of change falls below a lower threshold.
  • one comparator 3341 can detect multiple types of address events.
  • the storage unit 336 stores a comparator using the threshold voltage Vth1 corresponding to the on-event during a period when the threshold voltage Vth2 corresponding to the off-event is supplied from the control unit 337 to the inverting (-) input terminal of the comparator 3341. 3341 comparison results may be accumulated.
  • the storage unit 336 may be located inside the pixel 30 or outside the pixel 30. Further, the storage unit 336 is not an essential component of the address event detection unit 33. That is, the storage unit 336 may not be provided.
  • Imaging device is an asynchronous imaging device that reads events using an asynchronous readout method.
  • the event readout method is not limited to an asynchronous readout method, but may be a synchronous readout method.
  • the imaging device to which the synchronous readout method is applied is a scanning imaging device, which is the same as a normal imaging device that captures images at a predetermined frame rate.
  • FIG. 9 is a block diagram illustrating an example of the configuration of an imaging device according to a second configuration example, that is, a scan-type imaging device, which is used as the imaging device 20 in the imaging system 10 to which the technology according to the present disclosure is applied. .
  • an imaging device 20 includes a pixel array section 21, a driving section 22, a signal processing section 25, a readout area selection section 27, and a signal generation section. 28.
  • the pixel array section 21 includes a plurality of pixels 30.
  • the plurality of pixels 30 output output signals in response to a selection signal from the readout area selection section 27.
  • Each of the plurality of pixels 30 may be configured to include a quantizer within the pixel, as shown in FIG. 7, for example.
  • the plurality of pixels 30 output output signals corresponding to the amount of change in light intensity.
  • the plurality of pixels 30 may be two-dimensionally arranged in a matrix, as shown in FIG.
  • the driving unit 22 drives each of the plurality of pixels 30 and outputs the pixel signal generated by each pixel 30 to the signal processing unit 25.
  • the driving section 22 and the signal processing section 25 are circuit sections for acquiring gradation information. Therefore, when acquiring only event information, the driving section 22 and the signal processing section 25 may be omitted.
  • the readout area selection section 27 selects a part of the plurality of pixels 30 included in the pixel array section 21. For example, the readout area selection unit 27 selects one or more of the rows included in the two-dimensional matrix structure corresponding to the pixel array unit 21. The readout area selection unit 27 sequentially selects one or more rows according to a preset cycle. Further, the readout area selection unit 27 may determine the selection area in response to a request from each pixel 30 of the pixel array unit 21.
  • the signal generation unit 28 Based on the output signal of the pixel selected by the readout area selection unit 27, the signal generation unit 28 generates an event signal corresponding to the active pixel that detected an event among the selected pixels.
  • An event is an event in which the intensity of light changes.
  • An active pixel is a pixel in which the amount of change in light intensity corresponding to the output signal exceeds or falls below a preset threshold.
  • the signal generation unit 28 compares the output signal of a pixel with a reference signal, detects an active pixel that outputs an output signal when it is larger or smaller than the reference signal, and generates an event signal corresponding to the active pixel. .
  • the signal generation section 28 can be configured to include, for example, a column selection circuit that arbitrates signals that enter the signal generation section 28. Furthermore, the signal generation unit 28 may be configured to output not only information on active pixels that have detected an event, but also information on inactive pixels that have not detected an event.
  • the signal generation unit 28 outputs address information and time stamp information (for example, (X, Y, T)) of the active pixel that detected the event through the output line 15.
  • address information and time stamp information for example, (X, Y, T)
  • the data output from the signal generation unit 28 may be not only address information and time stamp information, but also frame format information (for example, (0, 0, 1, 0, ...)). .
  • FIG. 10 is an exploded perspective view schematically showing the stacked chip structure of the imaging device 20. As shown in FIG.
  • a stacked chip structure is a structure in which at least two chips, a first chip, a light receiving chip 201, and a second chip, a detection chip 202, are stacked. It becomes.
  • each of the light receiving elements 311 is arranged on the light receiving chip 201, and all the elements other than the light receiving element 311 and the elements of other circuit parts of the pixel 30 are arranged on the detection chip. 202.
  • the light-receiving chip 201 and the detection chip 202 are electrically connected via a connection portion such as a via (VIA), a Cu--Cu junction, or a bump.
  • the light receiving element 311 is arranged on the light receiving chip 201, and elements other than the light receiving element 311 and elements of other circuit parts of the pixel 30 are arranged on the detection chip 202. It is not limited to.
  • each element of the light receiving section 31 is arranged on the light receiving chip 201, and elements other than the light receiving section 31 and elements of other circuit parts of the pixel 30 are arranged on the detection chip 202. It can be configured to do this.
  • each element of the light receiving section 31, the reset transistor 321, and the floating diffusion layer 324 of the pixel signal generating section 32 may be arranged in the light receiving chip 201, and the other elements may be arranged in the detection chip 202.
  • a part of the elements constituting the address event detection section 33 can be arranged in the light receiving chip 201 together with each element of the light receiving section 31.
  • FIG. 11 is a block diagram illustrating an example of the configuration of the column processing section 24 of the imaging device 20 according to the first configuration example.
  • the column processing section 24 according to this example has a configuration including a plurality of analog-to-digital converters (ADCs) 241 arranged for each pixel column of the pixel array section 21.
  • ADCs analog-to-digital converters
  • the analog-to-digital converters 241 are arranged in a one-to-one correspondence with the pixel columns of the pixel array section 21 , the configuration is not limited to this example.
  • the analog-to-digital converter 241 may be arranged in units of a plurality of pixel columns, and the analog-to-digital converter 241 may be used in a time-sharing manner among the plurality of pixel columns.
  • the analog-to-digital converter 241 converts the analog pixel signal SIG supplied via the vertical signal line VSL into a digital signal having a larger number of bits than the address event detection signal described above. For example, if the address event detection signal is 2 bits, the pixel signal is converted to a digital signal of 3 bits or more (16 bits, etc.). The analog-to-digital converter 241 supplies the digital signal generated by analog-to-digital conversion to the signal processing section 25.
  • FIG. 12 is a circuit diagram showing an example of the configuration of the pixel 30 according to the first embodiment.
  • FIG. 12 is a diagram showing the light receiving section 31 and the current-voltage converting section 331.
  • the current-voltage converter 331 includes an amplifier circuit AMPC and a feedback circuit FC.
  • the amplifier circuit AMPC is connected between an input node Nin and an output node Nout.
  • the amplifier circuit AMPC amplifies a signal input via the input node Nin and outputs the amplified signal to the output node Nout.
  • Amplification circuit AMPC includes a transistor MA1 and a current source 3315.
  • Transistor MA1 is connected between the output node Nout and power supply voltage VSS (ground).
  • the gate of transistor MA1 is electrically connected to input node Nin.
  • Current source 3315 is connected between power supply voltage VDD and output node Nout.
  • the feedback circuit FC is connected between the input node Nin and the output node Nout.
  • Feedback circuit FC operates according to the voltage of output node Nout. By providing the feedback loop of the feedback circuit FC, the input signal at the input node Nin can be logarithmically transformed and output to the output node Nout.
  • Feedback circuit FC includes a transistor ML1.
  • Transistor ML1 is connected between input node Nin and power supply voltage VDD. The gate of transistor ML1 is electrically connected to output node Nout.
  • Transistors ML1 and MA1 shown in FIG. 12 correspond to, for example, N-type transistors 3311 and 3313 shown in FIG. 6.
  • Current source 3315 shown in FIG. 12 corresponds to, for example, P-type transistor 3312 shown in FIG. 6.
  • FIG. 13 is a top view showing an example of the arrangement of the pixel 30 according to the first embodiment.
  • FIG. 13 shows the arrangement of the pixel 30 structure shown in FIG. 12.
  • the pixel 30 further includes an extraction electrode 315.
  • the extraction electrode 315 is connected between the light receiving element 311 and the source of the transistor ML1. A photocurrent is extracted via the extraction electrode 315.
  • the length of the gate electrode of the transistor ML1 in the channel length direction is, for example, approximately the same as the length of the gate electrode of the transistor MA1 in the channel length direction.
  • FIG. 14 is a cross-sectional view showing an example of the configuration of transistors ML1 and MA1 according to the first embodiment.
  • the upper part of FIG. 14 shows a cross-sectional view of the transistor MA1.
  • the lower part of FIG. 14 shows a cross-sectional view of the transistor ML1.
  • Transistors ML1 and MA1 are provided on the substrate surface S1 of the substrate S.
  • the substrate S is, for example, a semiconductor substrate such as a silicon (Si) substrate. Further, the substrate S is, for example, a P-type silicon substrate.
  • the transistor ML1 has a gate electrode 101a, a source layer 102a, a drain layer 103a, and a gate insulating film 104a.
  • Transistor MA1 includes a gate electrode 101b, a source layer 102b, a drain layer 103b, and a gate insulating film 104b.
  • the gate insulating film 104a of the transistor ML1 is thicker than the gate insulating film ab of the transistor MA1. Thereby, the subthreshold slope of transistor ML1 can be made higher than the subthreshold slope of transistor MA1. As a result, event detection sensitivity can be improved. Note that details of the subthreshold slope will be explained later with reference to FIG. 15.
  • FIG. 15 is a diagram showing an example of the transfer characteristics of the transistors ML1 and MA1 according to the first embodiment.
  • FIG. 15 is a graph showing the results of the simulation.
  • the vertical axis of the graph shown in FIG. 15 represents the drain current (Id), and the horizontal axis represents the gate-source voltage (Vgs).
  • the subthreshold slope is the change in voltage (Vgs) when the drain current (Id) increases by one order of magnitude in the IV curve shown in FIG.
  • the subthreshold slope Ss-th is expressed by the following equation (6) using the capacitance Cd of the depletion layer, the capacitance Cox of the gate insulating film (gate oxide film), and the thermal voltage kT/q. .
  • the subthreshold slope of transistor ML1 is larger than the subthreshold slope of transistor MA1.
  • the subthreshold slope of transistor ML1 is, for example, about 100 mV/decade or more.
  • the subthreshold slope of transistor MA1 is, for example, about 60 to about 100 mV/decade.
  • FIG. 16 is a diagram showing an example of the relationship between detection sensitivity and light amount in the pixel 30 according to the first embodiment.
  • the vertical axis of the graph in FIG. 16 indicates detection sensitivity (logarithmic sensitivity), and the horizontal axis indicates light amount. Further, FIG. 16 is a diagram showing the slope of the IV curve in FIG. 15.
  • the subthreshold slope of the transistor TL1 is, for example, 10 mV/decae or more.
  • the subthreshold slope of the transistor TL1 is approximately the same as that of the transistor TA1 (about 60 to about 100 mV/decade).
  • the detection sensitivity in the first embodiment is higher than the detection sensitivity in the comparative example.
  • the thickness of the gate insulating film of the transistor ML1 is, for example, 5 nm or more.
  • the threshold slope of transistor ML1 is, for example, 100 mV/decade or more.
  • FIGS. 17A to 17H are cross-sectional views showing an example of a method for manufacturing transistors ML1 and MA1 according to the first embodiment.
  • the left side of FIGS. 17A to 17H shows a method for manufacturing the transistor ML1, and the right side shows a method for manufacturing the transistor MA1.
  • a sacrificial oxide film 111 is formed on the substrate S. Thereafter, channel impurities are introduced into the substrate S by ion implantation, and the wafer is heat-treated to activate the impurities. As a result, a channel impurity layer (channel impurity implantation region) 112 is formed.
  • the channel impurity is, for example, a P-type impurity such as boron.
  • the sacrificial oxide film 111 is removed and an insulating film 113 is formed on the channel impurity layer 112.
  • the insulating film 113 is a relatively thick oxide film.
  • a resist 114 is formed in a region Ar on the insulating film 113.
  • the region Ar corresponds to the gate electrode region of the transistor ML1 shown in FIG. 13.
  • the insulating film 113 is removed using the resist 114 as a mask.
  • the insulating film 113 is removed by, for example, solution etching.
  • the resist 114 is removed. After that, an insulating film 115 is formed.
  • the insulating film 115 is an oxide film thinner than the insulating film 113. Note that the insulating film 113 is also thickened by the process shown in FIG. 17E.
  • Conductive layer 116 is, for example, a polysilicon layer.
  • the conductive layer 116 is processed. As a result, gate electrodes 101a and 101b of transistors ML1 and MA1 shown in FIG. 14 are formed. Further, the insulating film 113 corresponds to the gate insulating film 104a of the transistor ML1. The insulating film 115 corresponds to the gate insulating film 104b of the transistor MA1.
  • LDD Lightly-Doped Drain
  • conductive layer 116 gate electrode
  • sidewall insulating films 117 are formed on both sides of the conductive layer 116.
  • source impurities and drain impurities are introduced into the substrate S by ion implantation.
  • the source impurity and the drain impurity are, for example, N-type impurities such as phosphorus.
  • heat treatment is performed to activate impurities, and the LDD layer 118, source layers 102a and 102b, and drain layers 103a and 103b are formed.
  • the gate insulating film 104a of the transistor TL1 is thicker than the gate insulating film 104b of the transistor TA1. Thereby, the subthreshold slope of the transistor TL1 can be increased, and the event detection sensitivity can be improved.
  • the current-voltage converter 331 is provided with two transistors.
  • event detection sensitivity can be improved by increasing the number of transistors.
  • the exclusive area increases, making miniaturization difficult.
  • the first embodiment by adjusting the thickness of the gate insulating film, it is possible to improve event detection sensitivity while suppressing an increase in the number of transistors.
  • FIGS. 18A to 18H show a method for manufacturing the transistor ML1
  • the right side shows a method for manufacturing the transistor MA1.
  • the modification of the first embodiment differs from the first embodiment in the method of forming the gate insulating film 104a of the transistor ML1.
  • a sacrificial oxide film 111 is formed on the substrate S. Thereafter, channel impurities are introduced into the substrate S by ion implantation, and the wafer is heat-treated to activate the impurities. As a result, a channel impurity layer (channel impurity implantation region) 112 is formed.
  • the channel impurity is, for example, a P-type impurity such as boron.
  • the sacrificial oxide film 111 is removed and an insulating film 121 is formed on the channel impurity layer 112.
  • the insulating film 121 is a relatively thin oxide film.
  • a material layer 122 is formed on the insulating film 121.
  • the material layer 122 is, for example, a silicon nitride (SiN) layer.
  • the region Ar corresponds to the gate electrode region of the transistor ML1 shown in FIG. 13.
  • the insulating film 123 is an oxide film that is thicker than the insulating film 121.
  • the material layer 122 is removed.
  • Conductive layer 116 is, for example, a polysilicon layer.
  • the conductive layer 116 is processed.
  • gate electrodes 101a and 101b of transistors ML1 and MA1 shown in FIG. 14 are formed.
  • the insulating film 123 corresponds to the gate insulating film 104a of the transistor ML1.
  • the insulating film 121 corresponds to the gate insulating film 104b of the transistor MA1. Therefore, the insulating film 123, which is the gate insulating film 104a of the transistor ML1, is formed by LOCOS oxidation processing.
  • an LDD layer 118, source layers 102a and 102b, and drain layers 103a and 103b are formed. Note that the process shown in FIG. 18I is the same as the process shown in FIG. 17H.
  • the end of the insulating film 123 on the substrate S side is located closer to the substrate than the end of the insulating film 121 on the substrate S side. This is because the insulating film 123 is formed so as to sink into the substrate S by the LOCOS oxidation process.
  • the method for forming the gate insulating film 104a of the transistor ML1 may be changed. Also in this case, the same effects as in the first embodiment can be obtained.
  • FIG. 19 is a diagram showing an example of the configuration of the pixel 30 and the signal processing section 25 according to the second embodiment.
  • FIG. 19 corresponds to part of FIGS. 5 and 7.
  • the second embodiment differs from the first embodiment in that the pixel 30 is arranged separately on a plurality of substrates.
  • the imaging device 20 further includes a first semiconductor chip CH1 and a second semiconductor chip CH2.
  • the first semiconductor chip CH1 and the second semiconductor chip CH2 are electrically connected to each other using, for example, wiring coupling (Cu-Cu coupling) CCC.
  • the first semiconductor chip CH1 corresponds to the light receiving chip 201 shown in FIG. 10, for example.
  • the second semiconductor chip CH2 corresponds to the detection chip 202 shown in FIG. 10, for example.
  • the light receiving element 311 and the transistors ML1 and MA1 are arranged in the first semiconductor chip CH1.
  • the current source 3315 and the circuits subsequent to the buffer 332 are arranged in the second semiconductor chip CH2.
  • the subsequent circuit shown in FIG. 19 includes, for example, a buffer 332, a comparator 3341, a signal processing section 25, and the like. Note that the arrangement of the configurations of the pixels 30 between the first semiconductor chip CH1 and the second semiconductor chip CH2 is not limited to the example shown in FIG. 19.
  • the buffer 332 also functions as a buffer amplifier (signal amplification section). That is, buffer 332 amplifies the voltage signal.
  • a comparator (comparison unit) 3341 compares the voltage of the voltage signal amplified by the buffer 332 and a predetermined voltage. As described above, the comparator 3341 outputs a signal indicating the comparison result as an address event detection signal.
  • the thickness of the gate insulating film of transistor ML1 is assumed to be thickness Tox1.
  • the thickness of the gate insulating film of transistor MA1 is assumed to be thickness Tox2.
  • the thickness of the gate insulating film of the transistor constituting the subsequent circuit is defined as a thickness Tox0.
  • the gate insulating film of the transistor ML1 is thicker than the gate insulating film of the transistor included in the subsequent circuit (Tox1>Tox0). Generally, it is preferable that the gate insulating film of a transistor in a subsequent circuit is thin in order to increase speed and reduce power consumption. On the other hand, the gate insulating film of the transistor ML1 is preferably thick in order to improve event detection sensitivity.
  • the subthreshold slope of the transistor ML1 can be made higher than the subthreshold slope of the transistor included in the subsequent circuit. As a result, event detection sensitivity can be improved.
  • the configuration of the pixel 30 may be divided and arranged on a plurality of substrates. Also in this case, the same effects as in the first embodiment can be obtained.
  • the thickness Tox1 of the gate insulating film of the transistor ML1 may be thicker than the thickness Tox2 of the gate insulating film of the transistor MA1 as in the first embodiment (Tox1>Tox2), but it is approximately equal to the thickness Tx2. They may be the same (Tox1 ⁇ Tox2>Tox0). That is, the gate insulating film of the transistor MA1 may also be thicker than the gate insulating film of the transistor included in the subsequent circuit. In this case, the transistors ML1 and MA1 can be manufactured in the same process, and an increase in the number of processes can be suppressed.
  • FIG. 20 is a circuit diagram showing an example of the configuration of the pixel 30 according to the third embodiment.
  • the third embodiment differs from the first embodiment in that the pixel signal generating section 32 and the transistors TG0 and TG1 of the light receiving section 31 shown in FIG. 4 are provided.
  • the pixel 30 further includes a pixel signal generation section 32.
  • the light receiving section 31 further includes transistors TG0 and TG1.
  • transistors TG0 and TG1 each correspond to, for example, the transfer transistor 312 and OFG transistor 313 shown in FIG. 4.
  • the transistor TG0 is connected between the light receiving element 311 and the floating diffusion layer 324 of the pixel signal generating section 32.
  • the transistor TG0 transfers the charge generated by the light receiving element 311 to the floating diffusion layer (charge storage section) 324.
  • the transistor TG1 is connected between the light receiving element 311 and the input node Nin of the current-voltage converter 331. Transistor TG1 transfers the charge generated by light receiving element 311 to input node Nin.
  • the transistor TG0 When an event is detected, the transistor TG0 is turned off and the transistor TG1 is turned on. As a result, event detection is performed using the photocurrent generated in the light receiving element 311.
  • transistors TG0 and TG1 are turned off, and after a predetermined accumulation time has elapsed, transistor TG0 is turned on. Thereby, signal charges accumulated in the light receiving element 311 can be transferred to the floating diffusion layer 324.
  • each of the transistors RST, AMP, and SEL corresponds to, for example, the reset transistor 321, the amplification transistor 322, and the selection transistor 323 shown in FIG. 6.
  • the thicknesses of the gate insulating films of the transistors ML1 and MA1 are Tox1 and Tox2, respectively.
  • the thickness of the gate insulating film of the transistor included in the subsequent circuit is the thickness Tox0.
  • the thicknesses of the gate insulating films of the transistors AMP, SEL, RST, TG0, and TG1 are assumed to be Tox3, Tox4, Tox5, Tox6, and Tox7.
  • the gate insulating film of transistor ML1 is thicker than the gate insulating films of transistors TG0 and TG1.
  • the current gain can be improved by making the gate insulating films of the transistors MA1 and AMP relatively thin.
  • FIG. 21 is a top view showing an example of the arrangement of the pixel 30 according to the third embodiment.
  • the light-receiving element 311 is connected to the pixel signal generation section 32 and the current-voltage conversion section 331 (address event detection section 33) via transistors TG0 and TG1, respectively.
  • the pixel signal generating section 32 and the transistors TG0 and TG1 of the light receiving section 31 may be provided. Also in this case, the same effects as in the first embodiment can be obtained.
  • FIG. 22 is a cross-sectional view showing an example of the configuration of transistors ML1 and MA1 according to the fourth embodiment.
  • the channel length of the transistor ML1 is different from that in the first embodiment.
  • the channel length of transistor ML1 is shorter than the channel length of transistor MA1. More specifically, the length of the gate electrode 101a of the transistor ML1 in the channel length direction is shorter than the length of the gate electrode 101b of the transistor MA1 in the channel length direction. Thereby, the effective gate length L of the transistor ML1 can be shortened. As a result, the subthreshold slope of transistor ML1 can be increased due to the short channel effect, and event detection sensitivity can be improved.
  • the configuration of the transistor ML1 may be determined based on, for example, the following equation (9), which is the Brews equation, so as to obtain a short channel effect.
  • Lmin 0.4 ⁇ rj ⁇ d ⁇ (Ws+Wd) 2 ⁇ 1/3 ...(9)
  • Lmin indicates the minimum channel length.
  • rj indicates the depth of the source-drain impurity region junction.
  • d indicates the thickness of the gate insulating film in terms of silicon oxide film.
  • Ws indicates the length of the depletion layer extending from the source end.
  • Wd indicates the length of the depletion layer extending from the drain end.
  • FIG. 23 is a top view showing an example of the arrangement of the pixel 30 according to the fourth embodiment.
  • the gate electrode 101a of the transistor ML1 is smaller than the gate electrode 101b of the transistor MA1.
  • the relationship in channel length may be changed between the transistor MA1 and the transistor ML1. Also in this case, the same effects as in the first embodiment can be obtained.
  • FIG. 24 is a cross-sectional view showing an example of the configuration of transistors ML1 and MA1 according to the fifth embodiment.
  • the channel length of the transistor ML1 is different from that in the first embodiment.
  • the transistor ML1 has a drain extension (drain extension region) 103c in contact with the drain layer 103a.
  • the impurity concentration of the drain extension 103c is lower than the impurity concentration of the drain layer 103a.
  • the drain extension 103c extends below the gate electrode 101a (on the substrate S side) toward the opposing source layer 102a.
  • the effective gate length L of the transistor ML1 can be shortened by the drain extension 103c. As a result, the subthreshold slope of transistor ML1 can be increased due to the short channel effect, and event detection sensitivity can be improved.
  • FIG. 25 is a top view showing an example of the arrangement of the pixel 30 according to the fourth embodiment.
  • the drain extension 103c extends from the drain layer 103a. Further, the drain extension 103c is arranged so as to overlap the gate electrode 101a of the transistor ML1 when viewed from a direction substantially perpendicular to the substrate surface (substrate surface S1) on which the transistor ML1 is provided.
  • the gate electrode 101a of the transistor ML1 may have approximately the same size as the gate electrode 101b of the transistor MA1.
  • FIGS. 26A to 26H are cross-sectional views showing an example of a method for manufacturing transistors ML1 and MA1 according to the fifth embodiment.
  • the left side of FIGS. 26A to 26H shows a method for manufacturing the transistor ML1, and the right side shows a method for manufacturing the transistor MA1.
  • a sacrificial oxide film 111 is formed on the substrate S. Thereafter, channel impurities are introduced into the substrate S by ion implantation, drain impurities are introduced into the substrate S by ion implantation, and the wafer is heat-treated to activate the impurities. As a result, a channel impurity layer (channel impurity implantation region) 112 and a drain extension 103c are formed.
  • the channel impurity is, for example, a P-type impurity such as boron.
  • the drain impurity is, for example, an N-type impurity such as phosphorus.
  • FIGS. 26B to 26H steps similar to those in FIGS. 17B to 17H described in the first embodiment are performed.
  • the drain extension 103c is formed before the insulating film 113 is formed.
  • the drain impurity can be implanted with low energy, and the drain extension 103c can be formed relatively shallowly.
  • the drain extension 103c may be formed after the insulating film 113 is formed. Since the heat treatment time after the drain impurity ion implantation is short, the impurity diffuses less after the ion implantation, and the drain extension 103c may be formed relatively shallowly. By forming the drain extension 103c shallowly, variations in threshold voltage due to short channel effects can be suppressed.
  • the relationship in channel length may be changed between the transistor MA1 and the transistor ML1. Also in this case, the same effects as in the first embodiment can be obtained.
  • FIGS. 27A to 27I are cross-sectional views showing an example of a method for manufacturing transistors ML1 and MA1 according to a modification of the fifth embodiment.
  • the left side of FIGS. 27A to 27I shows a method for manufacturing transistor ML1, and the right side shows a method for manufacturing transistor MA1.
  • the modification of the fifth embodiment differs from the fifth embodiment in the method of forming the gate insulating film 101a of the transistor ML1.
  • the modification of the fifth embodiment is a combination of the fifth embodiment and the modification of the first embodiment.
  • a sacrificial oxide film 111 is formed on the substrate S. Thereafter, channel impurities are introduced into the substrate S by ion implantation, drain impurities are introduced into the substrate S by ion implantation, and the wafer is heat-treated to activate the impurities. As a result, a channel impurity layer (channel impurity implantation region) 112 and a drain extension 103c are formed.
  • the channel impurity is, for example, a P-type impurity such as boron.
  • the drain impurity is, for example, an N-type impurity such as phosphorus.
  • FIGS. 27B to 27I steps similar to those in FIGS. 18B to 18I described in the modification of the first embodiment are performed.
  • the drain extension 103c is formed before the insulating film 123 is formed.
  • the drain extension 103c may be formed after the insulating film 123 is formed.
  • FIG. 28 is a cross-sectional view showing an example of the configuration of transistors ML1 and MA1 according to the sixth embodiment.
  • the sixth embodiment differs from the fifth embodiment in that an extension (extension region) is provided in the source layer of the transistor ML1 instead of the drain layer.
  • the transistor ML1 has a source extension (source extension region) 102c in contact with the source layer 102a.
  • the impurity concentration of the source extension 102c is lower than the impurity concentration of the source layer 102a.
  • the source extension 102c extends below the gate electrode 101a (on the substrate S side) toward the opposing drain layer 103a.
  • the source extension 102c allows the effective gate length L of the transistor ML1 to be shortened. As a result, the subthreshold slope of transistor ML1 can be increased due to the short channel effect, and event detection sensitivity can be improved.
  • FIG. 29 is a top view showing an example of the arrangement of the pixel 30 according to the sixth embodiment.
  • the source extension 102c extends from the source layer 102a. Further, the source extension 102c is arranged so as to overlap the gate electrode 101a of the transistor ML1 when viewed from a direction substantially perpendicular to the substrate surface (substrate surface S1) on which the transistor ML1 is provided.
  • the gate electrode 101a of the transistor ML1 may have approximately the same size as the gate electrode 101b of the transistor MA1.
  • an extension may be provided in the source layer of the transistor ML1 instead of the drain layer. Also in this case, the same effects as in the fifth embodiment can be obtained.
  • FIG. 30 is a circuit diagram showing an example of the configuration of the pixel 30 according to the seventh embodiment.
  • the configuration of the current-voltage converter 331 is different from the first embodiment.
  • the feedback circuit FC further includes a transistor MB1.
  • Transistor MB1 is connected between input node Nin and transistor ML1.
  • Transistor MB1 is, for example, an N-type transistor.
  • Transistor MB1 is diode-connected.
  • the transistor MB1 amplifies the voltage at the node between the transistor ML1 and the transistor MB1 and outputs it to the input node Nin.
  • event detection sensitivity can be improved.
  • At least one gate insulating film of the transistors ML1 and MB1 is thicker than the gate insulating film of the transistor MA1.
  • the configuration of the current-voltage converter 331 may be different. Also in this case, the same effects as in the first embodiment can be obtained.
  • the seventh embodiment may be combined with the second embodiment.
  • the gate insulating film of at least one of the transistors ML1 and MB1 is thicker than the gate insulating film of the transistor included in the subsequent circuit.
  • the gate insulating film of the transistor MA1 may also be thicker than the gate insulating film of the transistor included in the subsequent circuit.
  • FIG. 31 is a circuit diagram showing an example of the configuration of the pixel 30 according to the eighth embodiment.
  • the eighth embodiment differs from the first embodiment in the configuration of the current-voltage converter 331.
  • the feedback circuit FC further includes a transistor MB2 compared to the seventh embodiment.
  • Transistor MB2 is connected between input node Nin and transistor MB1.
  • Transistor MB1 is, for example, an N-type transistor.
  • Transistor MB1 is diode-connected.
  • transistors MB1 and MB2 amplify the voltage at the node between transistor ML1 and transistor MB1 and output the amplified voltage to input node Nin.
  • event detection sensitivity can be improved.
  • a plurality of transistors may be connected between the input node Nin and the transistor ML1.
  • At least one gate insulating film of the transistors ML1, MB1, and MB2 is thicker than the gate insulating film of the transistor MA1.
  • the configuration of the current-voltage converter 331 may be different. Also in this case, the same effects as in the first embodiment can be obtained.
  • the second embodiment may be combined with the eighth embodiment.
  • the gate insulating film of at least one of the transistors ML1, MB1, and MB2 is thicker than the gate insulating film of the transistor included in the subsequent circuit.
  • the gate insulating film of the transistor MA1 may also be thicker than the gate insulating film of the transistor included in the subsequent circuit.
  • FIG. 32 is a circuit diagram showing an example of the configuration of the pixel 30 according to the ninth embodiment.
  • the ninth embodiment differs from the first embodiment in the configuration of the current-voltage converter 331.
  • the feedback circuit FC further includes a transistor ML2.
  • Amplification circuit AMPC further includes a transistor MA2.
  • Transistor ML2 is connected between input node Nin and transistor ML1.
  • Transistor ML2 is, for example, an N-type transistor.
  • the gate of transistor ML2 is connected to a node between transistor MA1 and transistor MA2.
  • Transistor MA2 is connected between the output node Nout and transistor MA1.
  • Transistor MA2 is, for example, an N-type transistor.
  • the gate of transistor MA2 is connected to a node between transistor ML1 and transistor ML2.
  • Transistors ML1 and MA2 constitute one logarithmic conversion circuit (logarithmic conversion section), and transistors ML2 and MA1 constitute one logarithmic conversion circuit.
  • the transistor ML2 amplifies the voltage at the node between the transistor ML1 and the transistor ML2 and outputs it to the input node Nin.
  • event detection sensitivity can be improved.
  • At least one gate insulating film of the transistors ML1 and ML2 is thicker than the gate insulating film of the transistors MA1 and MA2.
  • the configuration of the current-voltage converter 331 may be changed. Also in this case, the same effects as in the first embodiment can be obtained.
  • the second embodiment may be combined with the ninth embodiment.
  • the gate insulating film of at least one of the transistors ML1 and ML2 is thicker than the gate insulating film of the transistor included in the subsequent circuit.
  • the gate insulating films of the transistors MA1 and MA2 may also be thicker than the gate insulating films of transistors included in the subsequent circuit.
  • FIG. 33 is a circuit diagram showing an example of the configuration of the pixel 30 according to the tenth embodiment.
  • the eighth embodiment differs from the first embodiment in the configuration of the current-voltage converter 331.
  • the feedback circuit FC further includes a transistor ML3 compared to the ninth embodiment.
  • the amplifier circuit AMPC further includes a transistor MA3 compared to the ninth embodiment.
  • Transistor ML3 is connected between input node Nin and transistor ML2.
  • Transistor ML3 is, for example, an N-type transistor. The gate of transistor ML3 is connected to a node between transistor MA1 and transistor MA2.
  • transistor ML2 is connected to a node between transistor MA2 and transistor MA3.
  • Transistor MA3 is connected between output node Nout and transistor MA2.
  • Transistor MA3 is, for example, an N-type transistor.
  • the gate of transistor MA3 is connected to a node between transistor ML1 and transistor ML2.
  • transistor MA2 is connected to a node between transistor ML2 and transistor ML3.
  • a plurality of transistors may be connected between the input node Nin and the transistor ML1.
  • a plurality of transistors may be connected between the output node Nout and the transistor MA1.
  • Transistors ML1 and MA3 constitute one logarithmic conversion circuit (logarithmic conversion section), transistors ML2 and MA2 constitute one logarithmic conversion circuit, and transistors ML3 and MA1 constitute one logarithmic conversion circuit.
  • transistors ML2 and ML3 amplify the voltage at the node between transistor ML1 and transistor ML2, and output the amplified voltage to input node Nin.
  • transistors ML2, ML3, MA2, and MA3 event detection sensitivity can be improved.
  • At least one gate insulating film of transistors ML1, ML2, and ML3 is thicker than the gate insulating films of transistors MA1, MA2, and MA3.
  • the configuration of the current-voltage converter 331 may be different. Also in this case, the same effects as in the first embodiment can be obtained.
  • the second embodiment may be combined with the tenth embodiment.
  • the gate insulating film of at least one of the transistors ML1, ML2, and ML3 is thicker than the gate insulating film of the transistor included in the subsequent circuit.
  • the gate insulating films of the transistors MA1, MA2, and MA3 may also be thicker than the gate insulating films of transistors included in the subsequent circuit.
  • FIG. 34 is a circuit diagram showing an example of the configuration of the pixel 30 according to the eleventh embodiment.
  • the configuration of the current-voltage converter 331 is different from the first embodiment.
  • the current-voltage converter 331 further includes a buffer BF.
  • Buffer BF is connected between input node Nin and amplification node Namp.
  • Buffer BF includes a transistor MBF and a current source 3316.
  • Transistor MBF is connected between power supply voltage VDD and amplification node Namp.
  • the gate of transistor MBF is connected to input node Nin.
  • Transistor MBF is, for example, an N-type transistor.
  • a current source 3316 is connected between the amplification node Namp and ground. Current source 3316 supplies a bias current to transistor MBF.
  • the configuration of the current-voltage converter 331 may be different. Also in this case, the same effects as in the first embodiment can be obtained.
  • the second embodiment may be combined with the eleventh embodiment.
  • the gate insulating film of the transistor ML1 is thicker than the gate insulating film of the transistor included in the subsequent circuit.
  • the gate insulating films of the transistors MA1 and MBF may also be thicker than the gate insulating films of transistors included in the subsequent circuit.
  • FIG. 35 is a circuit diagram showing an example of the configuration of the pixel 30 according to the twelfth embodiment.
  • the twelfth embodiment differs from the first embodiment in the configuration of the current-voltage converter 331.
  • the feedback circuit FC in the twelfth embodiment is further provided with a transistor MB1 compared to the eleventh embodiment. Therefore, the twelfth embodiment is a combination of the eleventh embodiment and the seventh embodiment.
  • At least one gate insulating film of the transistors ML1 and MB1 is thicker than the gate insulating film of the transistor MA1.
  • the configuration of the current-voltage converter 331 may be different. Also in this case, the same effects as in the first embodiment can be obtained.
  • the second embodiment may be combined with the twelfth embodiment.
  • At least one gate insulating film of the transistors ML1 and MB1 is thicker than the gate insulating film of the transistor included in the subsequent circuit.
  • the gate insulating films of the transistors MA1 and MBF may also be thicker than the gate insulating films of transistors included in the subsequent circuit.
  • FIG. 36 is a block diagram showing a configuration example of a camera 2000 as an electronic device to which the present technology is applied.
  • the camera 2000 includes an optical section 2001 including a lens group, an imaging device 2002 to which the above-described imaging system 10 (hereinafter referred to as the imaging system 10, etc.) is applied, and a DSP (DSP) that is a camera signal processing circuit.
  • a Digital Signal Processor) circuit 2003 is provided.
  • the camera 2000 also includes a frame memory 2004, a display section 2005, a recording section 2006, an operation section 2007, and a power supply section 2008.
  • the DSP circuit 2003, frame memory 2004, display section 2005, recording section 2006, operation section 2007, and power supply section 2008 are interconnected via a bus line 2009.
  • the optical section 2001 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging device 2002.
  • the imaging device 2002 converts the amount of incident light that is imaged on the imaging surface by the optical section 2001 into an electrical signal for each pixel, and outputs the electric signal as a pixel signal.
  • the display unit 2005 is composed of a panel display device such as a liquid crystal panel or an organic EL panel, and displays moving images or still images captured by the imaging device 2002.
  • a recording unit 2006 records a moving image or a still image captured by the imaging device 2002 on a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 2007 issues operation commands regarding various functions of the camera 2000 under operation by the user.
  • a power supply unit 2008 appropriately supplies various power supplies that serve as operating power for the DSP circuit 2003, frame memory 2004, display unit 2005, recording unit 2006, and operation unit 2007 to these supply targets.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 37 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated as the functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 38 is a diagram showing an example of the installation position of the imaging section 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at, for example, the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield inside the vehicle.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 38 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. By determining the following, it is possible to extract, in particular, the closest three-dimensional object on the path of vehicle 12100, which is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as vehicle 12100, as the preceding vehicle. can. Furthermore, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging units 12031, 12101, 12102, 12103, 12104, 12105, etc. among the configurations described above.
  • the imaging system 10 of FIG. 1 can be applied to these imaging units.
  • the present technology can have the following configuration.
  • a light receiving section that generates a charge according to the amount of light received; a voltage conversion unit that acquires the charge generated in the light receiving unit via an input node, converts the charge into a voltage signal, and outputs the voltage signal from an output node; a signal amplification section that amplifies the voltage signal; a comparison unit that compares the voltage of the voltage signal amplified by the signal amplification unit and a predetermined voltage; Equipped with The voltage converter includes: an amplifier circuit connected between the input node and the output node; a feedback circuit connected between the input node and the output node; has A photodetecting element, wherein the gate insulating film of at least one transistor included in the feedback circuit is thicker than the gate insulating film of the transistors included in the signal amplifying section and the comparing section.
  • the photodetection element according to (1) wherein the subthreshold slope of at least one transistor included in the feedback circuit is higher than the subthreshold slope of the transistors included in the signal amplification section and the comparison section.
  • the amplification circuit includes: a second transistor connected between the output node and a first reference voltage node, and having a gate electrically connected to the input node; a current source connected between the output node and a second reference voltage node different from the first reference voltage node; has The photodetecting element according to (1) or (2), wherein the gate insulating film of at least one transistor included in the feedback circuit is thicker than the gate insulating film of the second transistor.
  • the amplification circuit includes: a second transistor connected between the output node and a first reference voltage node, and having a gate electrically connected to the input node; a current source connected between the output node and a second reference voltage node different from the first reference voltage node; has The photodetecting element according to any one of (1) to (3), wherein the subthreshold slope of at least one transistor included in the feedback circuit is higher than the subthreshold slope of the second transistor. (5) Any one of (1) to (4), wherein the feedback circuit includes a first transistor connected between the input node and a third reference voltage node, and whose gate is electrically connected to the output node.
  • the photodetecting element according to item (1).
  • the feedback circuit further includes a third transistor connected between the input node and the first transistor, The photodetecting element according to (5), wherein the third transistor amplifies a voltage at a node between the first transistor and the third transistor and outputs the amplified voltage to the input node.
  • the amplification circuit includes: a second transistor connected between the output node and a first reference voltage node, and having a gate electrically connected to the input node; a current source connected between the output node and a second reference voltage node different from the first reference voltage node; has The photodetecting element according to (5) or (6), wherein the first transistor has a channel length shorter than the second transistor.
  • the first transistor includes a source extension extending from the source layer toward the drain layer and having a lower impurity concentration than the source layer; and a source extension extending from the drain layer toward the source layer. and at least one drain extension having an impurity concentration lower than that of the drain layer,
  • (10) further comprising a first transfer transistor connected between the light receiving section and the input node and transferring the charge generated in the light receiving section to the input node,
  • the photodetecting element according to any one of (1) to (9), wherein the gate insulating film of at least one transistor included in the feedback circuit is thicker than the gate insulating film of the first transfer transistor.
  • (11) a charge storage section that stores charge; a second transfer transistor connected between the light receiving section and the charge accumulating section, and transferring the charge generated in the light receiving section to the charge accumulating section;
  • the photodetecting element according to (10), wherein the gate insulating film of at least one transistor included in the feedback circuit is thicker than the gate insulating film of the second transfer transistor.
  • the amplification circuit includes: a second transistor connected between the output node and a first reference voltage node, and having a gate electrically connected to the input node; a current source connected between the output node and a second reference voltage node different from the first reference voltage node; has The photodetecting element according to any one of (1) to (11), wherein the gate insulating film of the second transistor is thicker than the gate insulating film of the transistors included in the signal amplification section and the comparison section. (13) (1) A substrate-side end of the gate insulating film of at least one transistor included in the feedback circuit is located closer to the substrate than a substrate-side end of the gate insulating film of the transistor included in the amplifier circuit. The photodetecting element according to any one of (12) to (12).
  • the amplification circuit includes: a second transistor connected between the output node and a first reference voltage node, and having a gate electrically connected to the input node; a current source connected between the output node and a second reference voltage node different from the first reference voltage node; has a first semiconductor chip on which the light receiving section, the feedback circuit, and the second transistor are arranged; a second semiconductor chip stacked with the first semiconductor chip and on which the current source, the signal amplification section, and the comparison section are arranged;
  • a light receiving section that generates a charge according to the amount of light received; a voltage conversion unit that acquires the charge generated in the light receiving unit via an input node, converts the charge into a voltage signal, and outputs the voltage signal from an output node; a signal amplification section that amplifies the voltage signal; a comparison unit that compares the voltage of the voltage signal amplified by the signal amplification unit and a predetermined voltage; Equipped with The voltage converter includes: an amplifier circuit connected between the input node and the output node; a feedback circuit connected between the input node and the output node; has In the method of manufacturing a photodetecting element, the gate insulating film of at least one transistor included in the feedback circuit is thicker than the gate insulating film of the transistors included in the signal amplifying section and the comparing section, forming a gate insulating film of at least one transistor included in the feedback circuit using LOCOS (LOCal Oxidation of Silicon);
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Abstract

［課題］検出感度を向上させる。 ［解決手段］光検出素子は、受光量に応じた電荷を生成する受光部と、入力ノードを介して前記受光部で生成された電荷を取得し、電荷を電圧信号に変換し、前記電圧信号を出力ノードから出力する電圧変換部と、前記電圧信号を増幅する信号増幅部と、前記信号増幅部により増幅された前記電圧信号の電圧と、所定電圧と、を比較する比較部と、を備え、前記電圧変換部は、前記入力ノードと前記出力ノードとの間に接続される増幅回路と、前記入力ノードと前記出力ノードとの間に接続される帰還回路と、を有し、前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記信号増幅部及び前記比較部に含まれるトランジスタのゲート絶縁膜よりも厚い。

Description

光検出素子、電子機器、及び、光検出素子の製造方法
　本開示による実施形態は、光検出素子、電子機器、及び、光検出素子の製造方法に関する。
　撮像シーンの中で何らかのイベントが発生したときだけ、当該イベントによって生じる輝度レベルの変化した部分のデータを取得する撮像装置が知られている。この種の撮像装置は、ＥＶＳ（Event base Vision Sensor）と呼ばれることがある（特許文献１参照）。
米国特許出願公開第２０２１／２５０５２８号明細書
　しかしながら、ＥＶＳでは、高い検出感度が望まれる。
　そこで、本開示では、検出感度を向上させることができる光検出素子、電子機器、及び、光検出素子の製造方法を提供するものである。
　上記の課題を解決するために、本開示によれば、
　受光量に応じた電荷を生成する受光部と、
　入力ノードを介して前記受光部で生成された電荷を取得し、電荷を電圧信号に変換し、前記電圧信号を出力ノードから出力する電圧変換部と、
　前記電圧信号を増幅する信号増幅部と、
　前記信号増幅部により増幅された前記電圧信号の電圧と、所定電圧と、を比較する比較部と、
　を備え、
　前記電圧変換部は、
　前記入力ノードと前記出力ノードとの間に接続される増幅回路と、
　前記入力ノードと前記出力ノードとの間に接続される帰還回路と、
　を有し、
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記信号増幅部及び前記比較部に含まれるトランジスタのゲート絶縁膜よりも厚い、光検出素子が提供される。
　前記帰還回路に含まれる少なくとも１つのトランジスタのサブスレッショルドスロープは、前記信号増幅部及び前記比較部に含まれるトランジスタのサブスレッショルドスロープよりも高くてもよい。
　前記増幅回路は、
　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
　を有し、
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記第２トランジスタのゲート絶縁膜よりも厚くてもよい。
　前記増幅回路は、
　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
　を有し、
　前記帰還回路に含まれる少なくとも１つのトランジスタのサブスレッショルドスロープは、前記第２トランジスタのサブスレッショルドスロープよりも高くてもよい。
　前記帰還回路は、前記入力ノードと、第３基準電圧ノードと、の間に接続され、ゲートが前記出力ノードと電気的に接続される第１トランジスタを有してもよい。
　前記帰還回路は、前記入力ノードと、前記第１トランジスタと、の間に接続される第３トランジスタをさらに有し、
　前記第３トランジスタは、前記第１トランジスタと前記第３トランジスタとの間のノードの電圧を増幅して前記入力ノードに出力してもよい。
　前記増幅回路は、
　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
　を有し、
　前記第１トランジスタのチャネル長は、前記第２トランジスタのチャネル長よりも短くてもよい。
　前記第１トランジスタのゲート電極のチャネル長方向の長さは、前記第２トランジスタのゲート電極のチャネル長方向の長さよりも短くてもよい。
　前記第１トランジスタは、ソース層からドレイン層に向かって延伸するように設けられ、前記ソース層より低い不純物濃度を有するソースエクステンション、及び、前記ドレイン層から前記ソース層に向かって延伸するように設けられ、前記ドレイン層より低い不純物濃度を有するドレインエクステンションの少なくとも一方を有し、
　前記ソースエクステンション及び前記ドレインエクステンションは、前記第１トランジスタが設けられる基板面に略垂直な方向から見て、前記第１トランジスタのゲート電極と重なるように配置されてもよい。
　前記受光部と、前記入力ノードと、の間に接続され、前記受光部で生成された電荷を前記入力ノードに転送する第１転送トランジスタをさらに備え、
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記第１転送トランジスタのゲート絶縁膜よりも厚くてもよい。
　電荷を蓄積する電荷蓄積部と、
　前記受光部と、前記電荷蓄積部と、の間に接続され、前記受光部で生成された電荷を前記電荷蓄積部に転送する第２転送トランジスタと、
　をさらに備え、
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記第２転送トランジスタのゲート絶縁膜よりも厚くてもよい。
　前記増幅回路は、
　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
　を有し、
　前記第２トランジスタのゲート絶縁膜は、前記信号増幅部及び前記比較部に含まれるトランジスタのゲート絶縁膜よりも厚くてもよい。
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜の基板側の端部は、前記増幅回路に含まれるトランジスタのゲート絶縁膜の基板側の端部よりも基板側に位置してもよい。
　前記増幅回路は、
　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
　を有し、
　前記受光部、前記帰還回路、及び、前記第２トランジスタが配置される第１半導体チップと、
　前記第１半導体チップと積層され、前記電流源、前記信号増幅部、及び、前記比較部が配置される第２半導体チップと、
　をさらに備えてもよい。
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜の厚さは、５ｎｍ以上であってもよい。
　前記帰還回路に含まれる少なくとも１つのトランジスタのスレッショルドスロープは、１００ｍＶ／ｄｅｃａｄｅ以上であってもよい。
　本開示によれば、光検出素子を備える電子機器が提供される。
　本開示によれば、受光量に応じた電荷を生成する受光部と、
　入力ノードを介して前記受光部で生成された電荷を取得し、電荷を電圧信号に変換し、前記電圧信号を出力ノードから出力する電圧変換部と、
　前記電圧信号を増幅する信号増幅部と、
　前記信号増幅部により増幅された前記電圧信号の電圧と、所定電圧と、を比較する比較部と、
　を備え、
　前記電圧変換部は、
　前記入力ノードと前記出力ノードとの間に接続される増幅回路と、
　前記入力ノードと前記出力ノードとの間に接続される帰還回路と、
　を有し、
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記信号増幅部及び前記比較部に含まれるトランジスタのゲート絶縁膜よりも厚い、光検出素子の製造方法であって、
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜を、ＬＯＣＯＳ（LOCal Oxidation of Silicon）により形成する、
　ことを具備する、光検出素子の製造方法が提供される。
本開示に係る技術が適用される撮像システムのシステム構成の一例を示すブロック図である。 本開示の第１構成例に係る撮像装置の構成の一例を示すブロック図である。 画素アレイ部の構成の一例を示すブロック図である。 画素の回路構成の一例を示す回路図である。 アドレスイベント検出部の第１構成例を示すブロック図である。 アドレスイベント検出部における電流電圧変換部の構成の一例を示す回路図である。 アドレスイベント検出部における減算器及び量子化器の構成の一例を示す回路図である。 アドレスイベント検出部の第２構成例を示すブロック図である。 本開示の第２構成例に係る撮像装置の構成の一例を示すブロック図である。 撮像装置の積層型のチップ構造の概略を示す分解斜視図である。 第１構成例に係る撮像装置のカラム処理部の構成の一例を示すブロック図である。 第１実施形態による画素の構成の一例を示す回路図である。 第１実施形態による画素の構成の配置の一例を示す上面図である。 第１実施形態によるトランジスタの構成の一例を示す断面図である。 第１実施形態によるトランジスタの伝達特性の一例を示す図である。 第１実施形態による画素における検出感度と光量との関係の一例を示す図である。 第１実施形態によるトランジスタの製造方法の一例を示す断面図である。 図１７Ａに続く工程を示す断面図である。 図１７Ｂに続く工程を示す断面図である。 図１７Ｃに続く工程を示す断面図である。 図１７Ｄに続く工程を示す断面図である。 図１７Ｅに続く工程を示す断面図である。 図１７Ｆに続く工程を示す断面図である。 図１７Ｇに続く工程を示す断面図である。 第１実施形態の変形例によるトランジスタの製造方法の一例を示す断面図である。 図１８Ａに続く工程を示す断面図である。 図１８Ｂに続く工程を示す断面図である。 図１８Ｃに続く工程を示す断面図である。 図１８Ｄに続く工程を示す断面図である。 図１８Ｅに続く工程を示す断面図である。 図１８Ｆに続く工程を示す断面図である。 図１８Ｇに続く工程を示す断面図である。 図１８Ｈに続く工程を示す断面図である。 第２実施形態による画素及び信号処理部の構成の一例を示す図である。 第３実施形態による画素の構成の一例を示す回路図である。 第３実施形態による画素の構成の配置の一例を示す上面図である。 第４実施形態によるトランジスタの構成の一例を示す断面図である。 第４実施形態による画素の構成の配置の一例を示す上面図である。 第５実施形態によるトランジスタの構成の一例を示す断面図である。 第４実施形態による画素の構成の配置の一例を示す上面図である。 第５実施形態によるトランジスタの製造方法の一例を示す断面図である。 図２６Ａに続く工程を示す断面図である。 図２６Ｂに続く工程を示す断面図である。 図２６Ｃに続く工程を示す断面図である。 図２６Ｄに続く工程を示す断面図である。 図２６Ｅに続く工程を示す断面図である。 図２６Ｆに続く工程を示す断面図である。 図２６Ｇに続く工程を示す断面図である。 第５実施形態の変形例によるトランジスタの製造方法の一例を示す断面図である。 図２７Ａに続く工程を示す断面図である。 図２７Ｂに続く工程を示す断面図である。 図２７Ｃに続く工程を示す断面図である。 図２７Ｄに続く工程を示す断面図である。 図２７Ｅに続く工程を示す断面図である。 図２７Ｆに続く工程を示す断面図である。 図２７Ｇに続く工程を示す断面図である。 図２７Ｈに続く工程を示す断面図である。 第６実施形態によるトランジスタの構成の一例を示す断面図である。 第６実施形態による画素の構成の配置の一例を示す上面図である。 第７実施形態による画素の構成の一例を示す回路図である。 第８実施形態による画素の構成の一例を示す回路図である。 第９実施形態による画素の構成の一例を示す回路図である。 第１０実施形態による画素の構成の一例を示す回路図である。 第１１実施形態による画素の構成の一例を示す回路図である。 第１２実施形態による画素の構成の一例を示す回路図である。 電子機器の全体構成例を表す概略図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、図面を参照して、光検出素子、電子機器、及び、光検出素子の製造方法の実施形態について説明する。以下では、光検出素子、電子機器、及び、光検出素子の製造方法の主要な構成部分を中心に説明するが、光検出素子、電子機器、及び、光検出素子の製造方法には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　図１は、本開示に係る技術が適用される撮像システムのシステム構成の一例を示すブロック図である。
　図１に示すように、本開示に係る技術が適用される撮像システム１０は、撮像レンズ１１、撮像装置２０、記録部１２、及び、制御部１３を備える構成となっている。この撮像システム１０は、本開示の電子機器の一例であり、当該電子機器としては、産業用ロボットに搭載されるカメラシステムや、車載カメラシステムなどを例示することができる。
　上記の構成の撮像システム１０において、撮像レンズ１１は、被写体からの入射光を取り込んで撮像装置２０の撮像面上に結像する。撮像装置２０は、撮像レンズ１１によって取り込まれた入射光を画素単位で光電変換して撮像データを取得する。この撮像装置２０として、後述する本開示の撮像装置が用いられる。
　撮像装置２０は、撮像した画像データに対して、画像認識処理等の所定の信号処理を実行し、その処理結果と、後述するアドレスイベントの検出信号（以下、単に「検出信号」と記述する場合がある）とを示すデータを記録部１２に出力する。アドレスイベントの検出信号の生成方法については後述する。記録部１２は、信号線１４を介して撮像装置２０から供給されるデータを記憶する。制御部１３は、例えば、マイクロコンピュータによって構成され、撮像装置２０における撮像動作の制御を行う。
［第１構成例に係る撮像装置（アービタ方式）］
　図２は、本開示に係る技術が適用される撮像システム１０における撮像装置２０として用いられる、第１構成例に係る撮像装置の構成の一例を示すブロック図である。
　図２に示すように、本開示の撮像装置としての第１構成例に係る撮像装置２０は、ＤＶＳと呼ばれる非同期型の撮像装置であり、画素アレイ部２１、駆動部２２、アービタ部（調停部）２３、カラム処理部２４、及び、信号処理部２５を備える構成となっている。
　上記の構成の撮像装置２０において、画素アレイ部２１には、複数の画素３０が行列状（アレイ状）に２次元配列されている。この行列状の画素配列に対して、画素列毎に、後述する垂直信号線ＶＳＬが配線される。
　複数の画素３０のそれぞれは、光電流に応じた電圧のアナログ信号を画素信号として生成する。また、複数の画素３０のそれぞれは、光電流の変化量が所定の閾値を超えたか否かにより、アドレスイベントの有無を検出する。そして、アドレスイベントが生じた際に画素３０は、リクエストをアービタ部２３に出力する。
　駆動部２２は、複数の画素３０のそれぞれを駆動して、各画素３０で生成された画素信号をカラム処理部２４に出力させる。
　アービタ部２３は、複数の画素３０のそれぞれからのリクエストを調停し、調停結果に基づく応答を画素３０に送信する。アービタ部２３からの応答を受け取った画素３０は、検出結果を示す検出信号（アドレスイベントの検出信号）を駆動部２２及び信号処理部２５に供給する。画素３０からの検出信号の読出しについては、複数行読出しとすることも可能である。
　カラム処理部２４は、例えば、アナログ－デジタル変換器から成り、画素アレイ部２１の画素列毎に、その列の画素３０から出力されるアナログの画素信号をデジタル信号に変換する処理を行う。そして、カラム処理部２４は、アナログ－デジタル変換後のデジタル信号を信号処理部２５に供給する。
　信号処理部２５は、カラム処理部２４から供給されるデジタル信号に対して、ＣＤＳ（Correlated Double Sampling）処理や画像認識処理などの所定の信号処理を実行する。そして、信号処理部２５は、処理結果を示すデータと、アービタ部２３から供給される検出信号とを信号線１４を介して記録部１２（図１参照）に供給する。
［画素アレイ部の構成例］
　図３は、画素アレイ部２１の構成の一例を示すブロック図である。
　複数の画素３０が行列状に２次元配列されて成る画素アレイ部２１において、複数の画素３０のそれぞれは、受光部３１、画素信号生成部３２、及び、アドレスイベント検出部３３を有する構成となっている。
　上記の構成の画素３０において、受光部３１は、入射光を光電変換して光電流を生成する。そして、受光部３１は、駆動部２２（図２参照）の制御に従って、画素信号生成部３２及びアドレスイベント検出部３３のいずれかに、光電変換して生成した光電流を供給する。
　画素信号生成部３２は、受光部３１から供給される光電流に応じた電圧の信号を画素信号ＳＩＧとして生成し、この生成した画素信号ＳＩＧを垂直信号線ＶＳＬを介してカラム処理部２４（図２参照）に供給する。
　アドレスイベント検出部３３は、受光部３１のそれぞれからの光電流の変化量が所定の閾値を超えたか否かにより、アドレスイベントの有無を検出する。アドレスイベントは、例えば、光電流の変化量が上限の閾値を超えた旨を示すオンイベント、及び、その変化量が下限の閾値を下回った旨を示すオフイベントから成る。また、アドレスイベントの検出信号は、例えば、オンイベントの検出結果を示す１ビット、及び、オフイベントの検出結果を示す１ビットから成る。なお、アドレスイベント検出部３３については、オンイベントのみを検出する構成とすることもできる。
　アドレスイベントが発生した際に、アドレスイベント検出部３３は、アドレスイベントの検出信号の送信を要求するリクエストをアービタ部２３（図２参照）に供給する。そして、アドレスイベント検出部３３は、リクエストに対する応答をアービタ部２３から受け取ると、アドレスイベントの検出信号を駆動部２２及び信号処理部２５に供給する。
［画素の回路構成例］
　図４は、画素３０の回路構成の一例を示す回路図である。上述したように、複数の画素３０のそれぞれは、受光部３１、画素信号生成部３２、及び、アドレスイベント検出部３３を有する構成となっている。
　上記の構成の画素３０において、受光部３１は、受光素子（光電変換素子）３１１、転送トランジスタ３１２、及び、ＯＦＧ（Over Flow Gate）トランジスタ３１３を有する構成となっている。転送トランジスタ３１２及びＯＦＧトランジスタ３１３としては、例えば、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。転送トランジスタ３１２及びＯＦＧトランジスタ３１３は、互いに直列に接続されている。
　受光素子３１１は、転送トランジスタ３１２とＯＦＧトランジスタ３１３との共通接続ノードＮ1とグランドとの間に接続されており、入射光を光電変換して入射光の光量に応じた電荷量の電荷を生成する。
　転送トランジスタ３１２のゲート電極には、図２に示す駆動部２２から転送信号ＴＲＧが供給される。転送トランジスタ３１２は、転送信号ＴＲＧに応答して、受光素子３１１で光電変換された電荷を画素信号生成部３２に供給する。
　ＯＦＧトランジスタ３１３のゲート電極には、駆動部２２から制御信号ＯＦＧが供給される。ＯＦＧトランジスタ３１３は、制御信号ＯＦＧに応答して、受光素子３１１で生成された電気信号をアドレスイベント検出部３３に供給する。アドレスイベント検出部３３に供給される電気信号は、電荷からなる光電流である。
　画素信号生成部３２は、リセットトランジスタ３２１、増幅トランジスタ３２２、選択トランジスタ３２３、及び、浮遊拡散層３２４を有する構成となっている。リセットトランジスタ３２１、増幅トランジスタ３２２、及び、選択トランジスタ３２３としては、例えば、Ｎ型のＭＯＳトランジスタが用いられる。
　画素信号生成部３２には、受光部３１から転送トランジスタ３１２によって、受光素子３１１で光電変換された電荷が供給される。受光部３１から供給される電荷は、浮遊拡散層３２４に蓄積される。浮遊拡散層３２４は、蓄積した電荷の量に応じた電圧値の電圧信号を生成する。すなわち、浮遊拡散層３２４は、電荷を電圧に変換する。
　リセットトランジスタ３２１は、電源電圧ＶDDの電源ラインと浮遊拡散層３２４との間に接続されている。リセットトランジスタ３２１のゲート電極には、駆動部２２からリセット信号ＲＳＴが供給される。リセットトランジスタ３２１は、リセット信号ＲＳＴに応答して、浮遊拡散層３２４の電荷量を初期化（リセット）する。
　増幅トランジスタ３２２は、電源電圧ＶDDの電源ラインと垂直信号線ＶＳＬとの間に、選択トランジスタ３２３と直列に接続されている。増幅トランジスタ３２２は、浮遊拡散層３２４で電荷電圧変換された電圧信号を増幅する。
　選択トランジスタ３２３のゲート電極には、駆動部２２から選択信号ＳＥＬが供給される。選択トランジスタ３２３は、選択信号ＳＥＬに応答して、増幅トランジスタ３２２によって増幅された電圧信号を画素信号ＳＩＧとして垂直信号線ＶＳＬを介してカラム処理部２４（図２参照）へ出力する。
　上記の構成の画素３０が２次元配置されて成る画素アレイ部２１を有する撮像装置２０において、駆動部２２は、図１に示す制御部１３によりアドレスイベントの検出開始が指示されると、受光部３１のＯＦＧトランジスタ３１３に制御信号ＯＦＧを供給することによって当該ＯＦＧトランジスタ３１３を駆動してアドレスイベント検出部３３に光電流を供給させる。
　そして、ある画素３０においてアドレスイベントが検出されると、駆動部２２は、その画素３０のＯＦＧトランジスタ３１３をオフ状態にしてアドレスイベント検出部３３への光電流の供給を停止させる。次いで、駆動部２２は、転送トランジスタ３１２に転送信号ＴＲＧを供給することによって当該転送トランジスタ３１２を駆動して、受光素子３１１で光電変換された電荷を浮遊拡散層３２４に転送させる。
　このようにして、上記の構成の画素３０が２次元配置されて成る画素アレイ部２１を有する撮像装置２０は、アドレスイベントが検出された画素３０の画素信号のみをカラム処理部２４に出力する。これにより、アドレスイベントの有無に関わらず、全画素の画素信号を出力する場合と比較して、撮像装置２０の消費電力や、画像処理の処理量を低減することができる。
　尚、ここで例示した画素３０の構成は一例であって、この構成例に限定されるものではない。例えば、画素信号生成部３２を備えない画素構成とすることもできる。この画素構成の場合は、受光部３１において、ＯＦＧトランジスタ３１３を省略し、当該ＯＦＧトランジスタ３１３の機能を転送トランジスタ３１２に持たせるようにすればよい。
［アドレスイベント検出部の第１構成例］
　図５は、アドレスイベント検出部３３の第１構成例を示すブロック図である。図５に示すように、本構成例に係るアドレスイベント検出部３３は、電流電圧変換部３３１、バッファ３３２、減算器３３３、量子化器３３４、及び、転送部３３５を有する構成となっている。
　電流電圧変換部３３１は、画素３０の受光部３１からの光電流を、その対数の電圧信号に変換する。電流電圧変換部３３１は、変換した電圧信号をバッファ３３２に供給する。バッファ３３２は、電流電圧変換部３３１から供給される電圧信号をバッファリングし、減算器３３３に供給する。
　減算器３３３には、駆動部２２から行駆動信号が供給される。減算器３３３は、行駆動信号に従って、バッファ３３２から供給される電圧信号のレベルを低下させる。そして、減算器３３３は、レベル低下後の電圧信号を量子化器３３４に供給する。量子化器３３４は、減算器３３３から供給される電圧信号をデジタル信号に量子化してアドレスイベントの検出信号として転送部３３５に出力する。
　転送部３３５は、量子化器３３４から供給されるアドレスイベントの検出信号をアービタ部２３等に転送する。この転送部３３５は、アドレスイベントが検出された際に、アドレスイベントの検出信号の送信を要求するリクエストをアービタ部２３に供給する。そして、転送部３３５は、リクエストに対する応答をアービタ部２３から受け取ると、アドレスイベントの検出信号を駆動部２２及び信号処理部２５に供給する。
　続いて、アドレスイベント検出部３３における電流電圧変換部３３１、減算器３３３、及び、量子化器３３４の構成例について説明する。
（電流電圧変換部の構成例）
　図６は、アドレスイベント検出部３３における電流電圧変換部３３１の構成の一例を示す回路図である。図６に示すように、本例に係る電流電圧変換部３３１は、Ｎ型トランジスタ３３１１、Ｐ型トランジスタ３３１２、及び、Ｎ型トランジスタ３３１３を有する回路構成となっている。これらのトランジスタ３３１１～３３１３としては、例えば、ＭＯＳトランジスタが用いられる。
　Ｎ型トランジスタ３３１１は、電源電圧ＶDDの電源ラインと信号入力線３３１４との間に接続されている。Ｐ型トランジスタ３３１２及びＮ型トランジスタ３３１３は、電源電圧ＶDDの電源ラインとグランドとの間に直列に接続されている。そして、Ｐ型トランジスタ３３１２及びＮ型トランジスタ３３１３の共通接続ノードＮ2には、Ｎ型トランジスタ３３１１のゲート電極と、図５に示すバッファ３３２の入力端子とが接続されている。
　Ｐ型トランジスタ３３１２のゲート電極には、所定のバイアス電圧Ｖbiasが印加される。これにより、Ｐ型トランジスタ３３１２は、一定の電流をＮ型トランジスタ３３１３に供給する。Ｎ型トランジスタ３３１３のゲート電極には、信号入力線３３１４を通して、受光部３１から光電流が入力される。
　Ｎ型トランジスタ３３１１及びＮ型トランジスタ３３１３のドレイン電極は電源側に接続されており、このような回路はソースフォロワと呼ばれる。これらのループ状に接続された２つのソースフォロワにより、受光部３１からの光電流は、その対数の電圧信号に変換される。
（減算器及び量子化器の構成例）
　図７は、アドレスイベント検出部３３における減算器３３３及び量子化器３３４の構成の一例を示す回路図である。
　本例に係る減算器３３３は、容量素子３３３１、インバータ回路３３３２、容量素子３３３３、及び、スイッチ素子３３３４を有する構成となっている。
　容量素子３３３１の一端は、図５に示すバッファ３３２の出力端子に接続され、その他端は、インバータ回路３３３２の入力端子に接続されている。容量素子３３３３は、インバータ回路３３３２に対して並列に接続されている。スイッチ素子３３３４は、容量素子３３３３の両端間に接続されている。スイッチ素子３３３４にはその開閉制御信号として、駆動部２２から行駆動信号が供給される。スイッチ素子３３３４は、行駆動信号に応じて、容量素子３３３３の両端を接続する経路を開閉する。インバータ回路３３３２は、容量素子３３３１を介して入力される電圧信号の極性を反転する。
　上記の構成の減算器３３３において、スイッチ素子３３３４をオン（閉）状態とした際に、容量素子３３３１のバッファ３３２側の端子に電圧信号Ｖinitが入力され、その逆側の端子は仮想接地端子となる。この仮想接地端子の電位を、便宜上、ゼロとする。このとき、容量素子３３３１に蓄積されている電荷Ｑinitは、容量素子３３３１の容量値をＣ1とすると、次式（１）により表される。一方、容量素子３３３３の両端は、短絡されているため、その蓄積電荷はゼロとなる。
　　Ｑinit＝Ｃ1×Ｖinit　　　　　　　　　　　　　・・・（１） 
　次に、スイッチ素子３３３４がオフ（開）状態となり、容量素子３３３１のバッファ３３２側の端子の電圧が変化してＶafterになった場合を考えると、容量素子３３３１に蓄積される電荷Ｑafterは、次式（２）により表される。
　　Ｑafter＝Ｃ1×Ｖafter　　　　　　　　　　　　　・・・（２） 
　一方、容量素子３３３３に蓄積される電荷Ｑ2は、容量素子３３３３の容量値をＣ2とし、出力電圧をＶoutとすると、次式（３）により表される。
　　Ｑ2＝－Ｃ2×Ｖout　　　　　　　　　　　　　　・・・（３） 
　このとき、容量素子３３３１及び容量素子３３３３の総電荷量は変化しないため、次の式（４）が成立する。
　　Ｑinit＝Ｑafter＋Ｑ2　　　　　　　　　　　　　・・・（４） 
　式（４）に式（１）乃至式（３）を代入して変形すると、次式（５）が得られる。
　　Ｖout＝－（Ｃ1／Ｃ2）×（Ｖafter－Ｖinit） 　・・・（５） 
　式（５）は、電圧信号の減算動作を表し、減算結果の利得はＣ1／Ｃ2となる。通常、利得を最大化することが望まれるため、Ｃ1を大きく、Ｃ2を小さく設計することが好ましい。一方、Ｃ2が小さすぎると、ｋＴＣノイズが増大し、ノイズ特性が悪化するおそれがあるため、Ｃ2の容量削減は、ノイズを許容することができる範囲に制限される。また、画素３０毎に減算器３３３を含むアドレスイベント検出部３３が搭載されるため、容量素子３３３１や容量素子３３３３には、面積上の制約がある。これらを考慮して、容量素子３３３１，３３３３の容量値Ｃ1，Ｃ2が決定される。
　図７において、量子化器３３４は、コンパレータ３３４１を有する構成となっている。コンパレータ３３４１は、インバータ回路３３３２の出力信号、即ち、減算器４３０からの電圧信号を非反転（＋）入力とし、所定の閾値電圧Ｖthを反転（－）入力としている。そして、コンパレータ３３４１は、減算器４３０からの電圧信号と所定の閾値電圧Ｖthとを比較し、比較結果を示す信号をアドレスイベントの検出信号として転送部３３５に出力する。
［アドレスイベント検出部の第２構成例］
　図８は、アドレスイベント検出部３３の第２構成例を示すブロック図である。図８に示すように、本構成例に係るアドレスイベント検出部３３は、電流電圧変換部３３１、バッファ３３２、減算器３３３、量子化器３３４、及び、転送部３３５の他に、記憶部３３６及び制御部３３７を有する構成となっている。
　記憶部３３６は、量子化器３３４と転送部３３５との間に設けられており、制御部３３７から供給されるサンプル信号に基づいて、量子化器３３４の出力、即ち、コンパレータ３３４１の比較結果を蓄積する。記憶部３３６は、スイッチ、プラスチック、容量などのサンプリング回路であってもよいし、ラッチやフリップフロップなどのデジタルメモリ回路でもあってもよい。
　制御部３３７は、コンパレータ３３４１の反転（－）入力端子に対して所定の閾値電圧Ｖthを供給する。制御部３３７からコンパレータ３３４１に供給される閾値電圧Ｖthは、時分割で異なる電圧値であってもよい。例えば、制御部３３７は、光電流の変化量が上限の閾値を超えた旨を示すオンイベントに対応する閾値電圧Ｖth1、及び、その変化量が下限の閾値を下回った旨を示すオフイベントに対応する閾値電圧Ｖth2を異なるタイミングで供給することで、１つのコンパレータ３３４１で複数種類のアドレスイベントの検出が可能になる。
　記憶部３３６は、例えば、制御部３３７からコンパレータ３３４１の反転（－）入力端子に、オフイベントに対応する閾値電圧Ｖth2が供給されている期間に、オンイベントに対応する閾値電圧Ｖth1を用いたコンパレータ３３４１の比較結果を蓄積するようにしてもよい。尚、記憶部３３６は、画素３０の内部にあってもよいし、画素３０の外部にあってもよい。また、記憶部３３６は、アドレスイベント検出部３３の必須の構成要素ではない。すなわち、記憶部３３６は、無くてもよい。
［第２構成例に係る撮像装置（スキャン方式）］
　上述した第１構成例に係る撮像装置２０は、非同期型の読出し方式にてイベントを読み出す非同期型の撮像装置である。但し、イベントの読出し方式としては、非同期型の読出し方式に限られるものではなく、同期型の読出し方式であってもよい。同期型の読出し方式が適用される撮像装置は、所定のフレームレートで撮像を行う通常の撮像装置と同じ、スキャン方式の撮像装置である。
　図９は、本開示に係る技術が適用される撮像システム１０における撮像装置２０として用いられる、第２構成例に係る撮像装置、即ち、スキャン方式の撮像装置の構成の一例を示すブロック図である。
　図９に示すように、本開示の撮像装置としての第２構成例に係る撮像装置２０は、画素アレイ部２１、駆動部２２、信号処理部２５、読出し領域選択部２７、及び、信号生成部２８を備える構成となっている。
　画素アレイ部２１は、複数の画素３０を含む。複数の画素３０は、読出し領域選択部２７の選択信号に応答して出力信号を出力する。複数の画素３０のそれぞれについては、例えば図７に示すように、画素内に量子化器を持つ構成とすることもできる。複数の画素３０は、光の強度の変化量に対応する出力信号を出力する。複数の画素３０は、図９に示すように、行列状に２次元配置されていてもよい。
　駆動部２２は、複数の画素３０のそれぞれを駆動して、各画素３０で生成された画素信号を信号処理部２５に出力させる。尚、駆動部２２及び信号処理部２５については、階調情報を取得するための回路部である。従って、イベント情報のみを取得する場合は、駆動部２２及び信号処理部２５は無くてもよい。
　読出し領域選択部２７は、画素アレイ部２１に含まれる複数の画素３０のうちの一部を選択する。例えば、読出し領域選択部２７は、画素アレイ部２１に対応する２次元行列の構造に含まれる行のうちのいずれか１つもしくは複数の行を選択する。読出し領域選択部２７は、予め設定された周期に応じて１つもしくは複数の行を順次選択する。また、読出し領域選択部２７は、画素アレイ部２１の各画素３０からのリクエストに応じて選択領域を決定してもよい。
　信号生成部２８は、読出し領域選択部２７によって選択された画素の出力信号に基づいて、選択された画素のうちのイベントを検出した活性画素に対応するイベント信号を生成する。イベントは、光の強度が変化するイベントである。活性画素は、出力信号に対応する光の強度の変化量が予め設定された閾値を超える、又は、下回る画素である。例えば、信号生成部２８は、画素の出力信号を基準信号と比較し、基準信号よりも大きい又は小さい場合に出力信号を出力する活性画素を検出し、当該活性画素に対応するイベント信号を生成する。
　信号生成部２８については、例えば、信号生成部２８に入ってくる信号を調停するような列選択回路を含む構成とすることができる。また、信号生成部２８については、イベントを検出した活性画素の情報の出力のみならず、イベントを検出しない非活性画素の情報も出力する構成とすることができる。
　信号生成部２８からは、出力線１５を通して、イベントを検出した活性画素のアドレス情報及びタイムスタンプ情報（例えば、（Ｘ，Ｙ，Ｔ））が出力される。但し、信号生成部２８から出力されるデータについては、アドレス情報及びタイムスタンプ情報だけでなく、フレーム形式の情報（例えば、（０，０，１，０，・・・））であってもよい。
［チップ構造の構成例］
　上述した第１構成例又は第２構成例に係る撮像装置２０のチップ（半導体集積回路）構造としては、例えば、積層型のチップ構造を採ることができる。図１０は、撮像装置２０の積層型のチップ構造の概略を示す分解斜視図である。
　図１０に示すように、積層型のチップ構造、所謂、積層構造は、第１のチップである受光チップ２０１、及び、第２のチップである検出チップ２０２の少なくとも２つのチップが積層された構造となっている。そして、図４に示す画素３０の回路構成において、受光素子３１１のそれぞれが受光チップ２０１上に配置され、受光素子３１１以外の素子の全てや、画素３０の他の回路部分の素子などが検出チップ２０２上に配置される。受光チップ２０１と検出チップ２０２とは、ビア（ＶＩＡ）、Ｃｕ－Ｃｕ接合、バンプなどの接続部を介して電気的に接続される。
　尚、ここでは、受光素子３１１を受光チップ２０１に配置し、受光素子３１１以外の素子や画素３０の他の回路部分の素子などを検出チップ２０２に配置する構成例を例示したが、この構成例に限られるものではない。
　例えば、図４に示す画素３０の回路構成において、受光部３１の各素子を受光チップ２０１に配置し、受光部３１以外の素子や画素３０の他の回路部分の素子などを検出チップ２０２に配置する構成とすることができる。また、受光部３１の各素子、及び、画素信号生成部３２のリセットトランジスタ３２１、浮遊拡散層３２４を受光チップ２０１に配置し、それ以外の素子を検出チップ２０２に配置する構成とすることができる。更には、アドレスイベント検出部３３を構成する素子の一部を、受光部３１の各素子などと共に受光チップ２０１に配置する構成とすることができる。
［カラム処理部の構成例］
　図１１は、第１構成例に係る撮像装置２０のカラム処理部２４の構成の一例を示すブロック図である。図１１に示すように、本例に係るカラム処理部２４は、画素アレイ部２１の画素列毎に配置された複数のアナログ－デジタル変換器（ＡＤＣ）２４１を有する構成となっている。
　尚、ここでは、画素アレイ部２１の画素列に対して、１対１の対応関係でアナログ－デジタル変換器２４１を配置する構成例を例示したが、この構成例に限定されるものではない。例えば、複数の画素列を単位としてアナログ－デジタル変換器２４１を配置し、当該アナログ－デジタル変換器２４１を複数の画素列間で時分割で用いる構成とすることもできる。
　アナログ－デジタル変換器２４１は、垂直信号線ＶＳＬを介して供給されるアナログの画素信号ＳＩＧを、先述したアドレスイベントの検出信号よりもビット数の多いデジタル信号に変換する。例えば、アドレスイベントの検出信号を２ビットとすると、画素信号は、３ビット以上（１６ビットなど）のデジタル信号に変換される。アナログ－デジタル変換器２４１は、アナログ－デジタル変換で生成したデジタル信号を信号処理部２５に供給する。
＜第１実施形態＞
［画素の回路構成例］
　図１２は、第１実施形態による画素３０の構成の一例を示す回路図である。
　第１実施形態では、図４に示す画素信号生成部３２、並びに、受光部３１の転送トランジスタ３１２及びＯＦＧトランジスタ３１３は設けられない。また、図１２は、受光部３１及び電流電圧変換部３３１を示す図である。
　電流電圧変換部３３１は、増幅回路ＡＭＰＣと、帰還回路ＦＣと、を有する。
　増幅回路ＡＭＰＣは、入力ノードＮｉｎと、出力ノードＮｏｕｔと、の間に接続される。増幅回路ＡＭＰＣは、入力ノードＮｉｎを介して入力された信号を増幅して出力ノードＮｏｕｔに出力する。増幅回路ＡＭＰＣは、トランジスタＭＡ１と、電流源３３１５と、を有する。トランジスタＭＡ１は、出力ノードＮｏｕｔと、電源電圧ＶSS（グランド）と、の間に接続される。トランジスタＭＡ１のゲートは、入力ノードＮｉｎと電気的に接続される。電流源３３１５は、電源電圧ＶDDと、出力ノードＮｏｕｔと、の間に接続される。
　帰還回路ＦＣは、入力ノードＮｉｎと、出力ノードＮｏｕｔと、の間に接続される。帰還回路ＦＣは、出力ノードＮｏｕｔの電圧に応じて動作する。帰還回路ＦＣの帰還ループを設けることにより、入力ノードＮｉｎにおける入力信号を対数変換して出力ノードＮｏｕｔに出力することができる。帰還回路ＦＣは、トランジスタＭＬ１を有する。トランジスタＭＬ１は、入力ノードＮｉｎと、電源電圧ＶDDと、の間に接続される。トランジスタＭＬ１のゲートは、出力ノードＮｏｕｔと電気的に接続される。
　図１２に示すトランジスタＭＬ１、ＭＡ１のそれぞれは、例えば、図６に示すＮ型トランジスタ３３１１、３３１３に対応する。図１２に示す電流源３３１５は、例えば、図６に示すＰ型トランジスタ３３１２に対応する。
　図１３は、第１実施形態による画素３０の構成の配置の一例を示す上面図である。図１３は、図１２に示す画素３０の構成の配置を示す。
　画素３０は、取り出し電極３１５をさらに有する。取り出し電極３１５は、受光素子３１１と、トランジスタＭＬ１のソースと、の間に接続される。取り出し電極３１５を介して、光電流が取り出される。
　図１３に示す例では、トランジスタＭＬ１のゲート電極のチャネル長方向の長さは、例えば、トランジスタＭＡ１のゲート電極のチャネル長方向の長さとほぼ同じである。
　図１４は、第１実施形態によるトランジスタＭＬ１、ＭＡ１の構成の一例を示す断面図である。図１４の上段は、トランジスタＭＡ１の断面図を示す。図１４の下段は、トランジスタＭＬ１の断面図を示す。
　トランジスタＭＬ１、ＭＡ１は、基板Ｓの基板表面Ｓ１に設けられる。基板Ｓは、例えば、シリコン（Ｓｉ）基板などの半導体基板である。また、基板Ｓは、例えば、Ｐ型のシリコン基板である。
　トランジスタＭＬ１は、ゲート電極１０１ａと、ソース層１０２ａと、ドレイン層１０３ａと、ゲート絶縁膜１０４ａと、を有する。トランジスタＭＡ１は、ゲート電極１０１ｂと、ソース層１０２ｂと、ドレイン層１０３ｂと、ゲート絶縁膜１０４ｂと、を有する。
　トランジスタＭＬ１のゲート絶縁膜１０４ａは、トランジスタＭＡ１のゲート絶縁膜ａｂよりも厚い。これにより、トランジスタＭＬ１のサブスレッショルドスロープを、トランジスタＭＡ１のサブスレッショルドスロープよりも高くすることができる。この結果、イベント検出感度を向上させることができる。なお、サブスレッショルドスロープの詳細については、図１５を参照して、後で説明する。
　図１５は、第１実施形態によるトランジスタＭＬ１、ＭＡ１の伝達特性の一例を示す図である。図１５は、シミュレーションの結果を示すグラフである。図１５に示すグラフの縦軸は、ドレイン電流（Ｉｄ）を示し、横軸は、ゲート－ソース間電圧（Ｖｇｓ）を示す。
　サブスレッショルドスロープは、図１５に示すＩＶカーブにおいて、ドレイン電流（Ｉｄ）が一桁増加する際の電圧（Ｖｇｓ）の変化である。
　サブスレッショルドスロープＳs-thは、空乏層の静電容量Ｃｄ、ゲート絶縁膜（ゲート酸化膜）の静電容量Ｃｏｘ、及び、熱電圧ｋＴ／ｑを用いて、次式（６）により表される。
Figure JPOXMLDOC01-appb-M000001
　ゲート絶縁膜の静電容量Ｃｏｘと、ゲート絶縁膜の厚さＴｏｘと、の間には、Ｃｏｘ∝１／Ｔｏｘの関係がある。図１４に示すように、トランジスタＭＬ１のゲート絶縁膜を大きくすることにより、トランジスタＭＬ１のサブスレッショルドスロープを大きくすることができる。帰還回路ＦＣに含まれるトランジスタＭＬ１のサブスレッショルドスロープを大きくすることにより、イベント検出感度を向上させることができる。
　図１５に示す例では、トランジスタＭＬ１のサブスレッショルドスロープは、トランジスタＭＡ１のサブスレッショルドスロープよりも大きい。トランジスタＭＬ１のサブスレッショルドスロープは、例えば、約１００ｍＶ／ｄｅｃａｄｅ以上である。トランジスタＭＡ１のサブスレッショルドスロープは、例えば、約６０～約１００ｍＶ／ｄｅｃａｄｅである。
　図１６は、第１実施形態による画素３０における検出感度と光量との関係の一例を示す図である。図１６のグラフの縦軸は、検出感度（対数感度）を示し、横軸は、光量を示す。また、図１６は、図１５のＩＶカーブの傾きを示す図でもある。
　第１実施形態では、トランジスタＴＬ１のサブスレッショルドスロープは、例えば、１０ｍＶ／ｄｅｃａｅ以上である。一方、比較例では、トランジスタＴＬ１のサブスレッショルドスロープは、トランジスタＴＡ１のサブスレッショルドスロープと同程度（約６０～約１００ｍＶ／ｄｅｃａｄｅ）である。
　図１６に示すように、トランジスタＭＬ１が動作するゲート－ソース間電圧Ｖｇｓの弱反転領域において、第１実施形態における検出感度は、比較例における検出感度よりも高い。
　トランジスタＭＬ１のゲート絶縁膜の厚さは、例えば、５ｎｍ以上である。トランジスタＭＬ１のスレッショルドスロープは、例えば、１００ｍＶ／ｄｅｃａｄｅ以上である。
［製造方法］
　図１７Ａ～図１７Ｈは、第１実施形態によるトランジスタＭＬ１、ＭＡ１の製造方法の一例を示す断面図である。図１７Ａ～図１７Ｈの左側は、トランジスタＭＬ１の製造方法を示し、右側は、トランジスタＭＡ１の製造方法を示す。
　まず、図１７Ａに示すように、基板Ｓ上に犠牲酸化膜１１１を形成する。その後、チャネル不純物をイオン注入により基板Ｓ内に導入し、ウェハを熱処理して不純物を活性化させる。これにより、チャネル不純物層（チャネル不純物注入領域）１１２が形成される。チャネル不純物は、例えば、ボロン等のＰ型不純物である。
　次に、図１７Ｂに示すように、犠牲酸化膜１１１を除去し、チャネル不純物層１１２上に絶縁膜１１３を形成する。絶縁膜１１３は、比較的厚い酸化膜である。
　次に、図１７Ｃに示すように、絶縁膜１１３上の領域Ａｒに、レジスト１１４を形成する。領域Ａｒは、図１３に示すトランジスタＭＬ１のゲート電極の領域に対応する。
　次に、図１７Ｄに示すように、レジスト１１４をマスクとして、絶縁膜１１３を除去する。絶縁膜１１３は、例えば、溶液エッチングにより除去される。
　次に、図１７Ｅに示すように、レジスト１１４を除去する。その後、絶縁膜１１５を形成する。絶縁膜１１５は、絶縁膜１１３よりも薄い酸化膜である。なお、図１７Ｅに示す工程により、絶縁膜１１３も厚くなっている。
　次に、図１７Ｆに示すように、絶縁膜１１３、１１５上に導電層１１６を形成する。導電層１１６は、例えば、ポリシリコン層である。
　次に、図１７Ｇに示すように、導電層１１６を加工する。これにより、図１４に示すトランジスタＭＬ１、ＭＡ１のゲート電極１０１ａ、１０１ｂが形成される。また、絶縁膜１１３は、トランジスタＭＬ１のゲート絶縁膜１０４ａに対応する。絶縁膜１１５は、トランジスタＭＡ１のゲート絶縁膜１０４ｂに対応する。
　次に、図１７Ｈに示すように、導電層１１６（ゲート電極）をマスクとして、ＬＤＤ（Lightly-Doped Drain）不純物をイオン注入により基板Ｓ内に導入する。その後、導電層１１６の両側に側壁絶縁膜１１７を形成する。その後、側壁絶縁膜１１７をマスクとして、ソース不純物、ドレイン不純物をイオン注入により基板Ｓ内に導入する。ソース不純物及びドレイン不純物は、例えば、リン等のＮ型不純物である。その後、熱処理を行って不純物を活性化し、ＬＤＤ層１１８、ソース層１０２ａ、１０２ｂ、及び、ドレイン層１０３ａ、１０３ｂを形成する。
　以上のように、第１実施形態によれば、トランジスタＴＬ１のゲート絶縁膜１０４ａは、トランジスタＴＡ１のゲート絶縁膜１０４ｂよりも厚い。これにより、トランジスタＴＬ１のサブスレッショルドスロープを大きくすることができ、イベント検出感度を向上させることができる。
　第１実施形態では、図１２に示すように、電流電圧変換部３３１には、２つのトランジスタが設けられる。通常、トランジスタ数を増やすことにより、イベント検出感度を向上させることができる。しかし、トランジスタ数が増加すると、専有面積の増大によって、微細化が困難になってしまう。これに対して、第１実施形態では、ゲート絶縁膜の厚さの調整により、トランジスタ数の増加を抑制しつつ、イベント検出感度を向上させることができる。
＜第１実施形態の変形例＞
　図１８Ａ～図１８Ｉは、第１実施形態の変形例によるトランジスタＭＬ１、ＭＡ１の製造方法の一例を示す断面図である。図１８Ａ～図１８Ｈの左側は、トランジスタＭＬ１の製造方法を示し、右側は、トランジスタＭＡ１の製造方法を示す。
　第１実施形態の変形例は、第１実施形態と比較して、トランジスタＭＬ１のゲート絶縁膜１０４ａの形成方法が異なっている。
　まず、図１８Ａに示すように、基板Ｓ上に犠牲酸化膜１１１を形成する。その後、チャネル不純物をイオン注入により基板Ｓ内に導入し、ウェハを熱処理して不純物を活性化させる。これにより、チャネル不純物層（チャネル不純物注入領域）１１２が形成される。チャネル不純物は、例えば、ボロン等のＰ型不純物である。
　次に、図１８Ｂに示すように、犠牲酸化膜１１１を除去し、チャネル不純物層１１２上に絶縁膜１２１を形成する。絶縁膜１２１は、比較的薄い酸化膜である。
　次に、図１８Ｃに示すように、絶縁膜１２１上に材料層１２２を形成する。材料層１２２は、例えば、窒化シリコン（ＳｉＮ）層である。
　次に、図１８Ｄに示すように、領域Ａｒの材料層１２２を除去する。領域Ａｒは、図１３に示すトランジスタＭＬ１のゲート電極の領域に対応する。
　次に、図１８Ｅに示すように、ＬＯＣＯＳ（LOCal Oxidation of Silicon）酸化処理を行う。これにより、絶縁膜１２３が形成される。絶縁膜１２３は、絶縁膜１２１よりも厚い酸化膜である。
　次に、図１８Ｆに示すように、材料層１２２を除去する。
　次に、図１８Ｇに示すように、絶縁膜１２１、１２３上に導電層１１６を形成する。導電層１１６は、例えば、ポリシリコン層である。
　次に、図１８Ｈに示すように、導電層１１６を加工する。これにより、図１４に示すトランジスタＭＬ１、ＭＡ１のゲート電極１０１ａ、１０１ｂが形成される。また、絶縁膜１２３は、トランジスタＭＬ１のゲート絶縁膜１０４ａに対応する。絶縁膜１２１は、トランジスタＭＡ１のゲート絶縁膜１０４ｂに対応する。従って、トランジスタＭＬ１のゲート絶縁膜１０４ａである絶縁膜１２３は、ＬＯＣＯＳ酸化処理により形成される。
　次に、図１８Ｉに示すように、ＬＤＤ層１１８、ソース層１０２ａ、１０２ｂ、及び、ドレイン層１０３ａ、１０３ｂを形成する。なお、図１８Ｉに示す工程は、図１７Ｈに示す工程と同じである。
　また、図１８Ｈに示すように、絶縁膜１２３の基板Ｓ側の端部は、絶縁膜１２１の基板Ｓ側の端部よりも基板側に位置する。これは、ＬＯＣＯＳ酸化処理により、絶縁膜１２３が基板Ｓ内に潜り込むように形成されるためである。
　第１実施形態の変形例のように、トランジスタＭＬ１のゲート絶縁膜１０４ａの形成方法が変更されてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
＜第２実施形態＞
　図１９は、第２実施形態による画素３０及び信号処理部２５の構成の一例を示す図である。図１９は、図５及び図７の一部に対応する。
　第２実施形態は、画素３０の構成が複数の基板に分けて配置されている点で、第１実施形態とは異なっている。
　撮像装置２０は、第１半導体チップＣＨ１と、第２半導体チップＣＨ２と、をさらに有する。第１半導体チップＣＨ１及び第２半導体チップＣＨ２は、例えば、配線結合（Ｃｕ－Ｃｕ結合）ＣＣＣを用いて、互いに電気的に接続されている。
　第１半導体チップＣＨ１は、例えば、図１０に示す受光チップ２０１に対応する。第２半導体チップＣＨ２は、例えば、図１０に示す検出チップ２０２に対応する。
　図１９に示す例では、受光素子３１１及びトランジスタＭＬ１、ＭＡ１は、第１半導体チップＣＨ１に配置される。図１９に示す例では、電流源３３１５、及び、バッファ３３２以降の後段回路は、第２半導体チップＣＨ２に配置される。図１９に示す後段回路は、例えば、バッファ３３２、コンパレータ３３４１、及び、信号処理部２５等を含む。なお、第１半導体チップＣＨ１と、第２半導体チップＣＨ２と、の間における画素３０の構成の配置分けは、図１９に示す例に限られない。
　バッファ３３２は、バッファアンプ（信号増幅部）としても機能する。すなわち、バッファ３３２は、電圧信号を増幅する。
　コンパレータ（比較部）３３４１は、バッファ３３２により増幅された電圧信号の電圧と、所定電圧と、を比較する。上記のように、コンパレータ３３４１は、比較結果を示す信号をアドレスイベントの検出信号として出力する。
　ここで、トランジスタＭＬ１のゲート絶縁膜の厚さを、厚さＴｏｘ１とする。トランジスタＭＡ１のゲート絶縁膜の厚さを、厚さＴｏｘ２とする。後段回路を構成するトランジスタのゲート絶縁膜の厚さを、厚さＴｏｘ０とする。
　トランジスタＭＬ１のゲート絶縁膜は、後段回路に含まれるトランジスタのゲート絶縁よりも厚い（Ｔｏｘ１＞Ｔｏｘ０）。通常、後段回路のトランジスタのゲート絶縁膜は、高速化及び低消費電力化等のため、薄いことが好ましい。一方、トランジスタＭＬ１のゲート絶縁膜は、イベント検出感度のため、厚いことが好ましい。
　また、第２実施形態により、トランジスタＭＬ１のサブスレッショルドスロープを、後段回路に含まれるトランジスタのサブスレッショルドスロープよりも高くすることができる。この結果、イベント検出感度を向上させることができる。
　第２実施形態のように、画素３０の構成が複数の基板に分けて配置されてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
　なお、トランジスタＭＬ１のゲート絶縁膜の厚さＴｏｘ１は、第１実施形態のように、トランジスタＭＡ１のゲート絶縁膜の厚さＴｏｘ２よりも厚くてもよいが（Ｔｏｘ１＞Ｔｏｘ２）、厚さＴｘ２とほぼ同じであってもよい（Ｔｏｘ１≒Ｔｏｘ２＞Ｔｏｘ０）。すなわち、トランジスタＭＡ１のゲート絶縁膜も、後段回路に含まれるトランジスタのゲート絶縁膜より厚くてもよい。この場合、トランジスタＭＬ１、ＭＡ１を同じ工程で製造することができ、工程数の増加を抑制することができる。
＜第３実施形態＞
　図２０は、第３実施形態による画素３０の構成の一例を示す回路図である。第３実施形態は、図４に示す画素信号生成部３２、及び、受光部３１のトランジスタＴＧ０、ＴＧ１が設けられる点で、第１実施形態とは異なっている。
　画素３０は、画素信号生成部３２をさらに有する。
　受光部３１は、トランジスタＴＧ０、ＴＧ１をさらに有する。図２０に示す受光部３１において、トランジスタＴＧ０、ＴＧ１のそれぞれは、例えば、図４に示す転送トランジスタ３１２及びＯＦＧトランジスタ３１３に対応する。
　トランジスタＴＧ０は、受光素子３１１と、画素信号生成部３２の浮遊拡散層３２４と、の間に接続される。トランジスタＴＧ０は、受光素子３１１で生成された電荷を浮遊拡散層（電荷蓄積部）３２４に転送する。
　トランジスタＴＧ１は、受光素子３１１と、電流電圧変換部３３１の入力ノードＮｉｎと、の間に接続される。トランジスタＴＧ１は、受光素子３１１で生成された電荷を入力ノードＮｉｎに転送する。
　イベント検出時において、トランジスタＴＧ０はオフし、トランジスタＴＧ１はオンする。これにより、受光素子３１１で発生する光電流によるイベント検出が行われる。撮像時において、トランジスタＴＧ０、ＴＧ１はオフし、所定の蓄積時間経過後、トランジスタＴＧ０はオンする。これにより、受光素子３１１内に蓄積された信号電荷を、浮遊拡散層３２４に転送することができる。
　図２０に示す画素信号生成部３２において、トランジスタＲＳＴ、ＡＭＰ、ＳＥＬのそれぞれは、例えば、図６に示すリセットトランジスタ３２１、増幅トランジスタ３２２、及び、選択トランジスタ３２３に対応する。
　上記のように、トランジスタＭＬ１、ＭＡ１のそれぞれのゲート絶縁膜の厚さは、厚さＴｏｘ１、Ｔｏｘ２である。上記のように、後段回路に含まれるトランジスタのゲート絶縁膜の厚さは、厚さＴｏｘ０である。トランジスタＡＭＰ、ＳＥＬ、ＲＳＴ、ＴＧ０、ＴＧ１のそれぞれのゲート絶縁膜の厚さを、厚さＴｏｘ３、Ｔｏｘ４、Ｔｏｘ５、Ｔｏｘ６、Ｔｏｘ７とする。
　それぞれのトランジスタのゲート絶縁膜の厚さの関係は、例えば、次式（７）により表される。
　Ｔｏｘ１＞Ｔｏｘ２≒Ｔｏｘ３≒Ｔｏｘ４≒Ｔｏｘ５≒Ｔｏｘ６≒Ｔｏｘ７　・・・（７） 
　すなわち、トランジスタＭＬ１のゲート絶縁膜は、トランジスタＴＧ０、ＴＧ１のゲート絶縁膜よりも厚い。
　より詳細には、それぞれのトランジスタのゲート絶縁膜の厚さの関係は、例えば、次式（８）により表される。
　Ｔｏｘ１＞Ｔｏｘ４≒Ｔｏｘ５≒Ｔｏｘ６≒Ｔｏｘ７＞Ｔｏｘ２≒Ｔｏｘ３　・・・（８） 
　式（８）の場合、トランジスタＭＡ１、ＡＭＰのゲート絶縁膜が比較的薄くなることにより、電流利得（ゲイン）を向上させることができる。
　図２１は、第３実施形態による画素３０の構成の配置の一例を示す上面図である。
　図２１に示すように、受光素子３１１は、トランジスタＴＧ０、ＴＧ１のそれぞれを介して、画素信号生成部３２、及び、電流電圧変換部３３１（アドレスイベント検出部３３）と接続される。
　第３実施形態のように、画素信号生成部３２、及び、受光部３１のトランジスタＴＧ０、ＴＧ１が設けられてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
＜第４実施形態＞
　図２２は、第４実施形態によるトランジスタＭＬ１、ＭＡ１の構成の一例を示す断面図である。第４実施形態では、第１実施形態と比較して、トランジスタＭＬ１のチャネル長が異なっている。
　図２２に示すように、トランジスタＭＬ１のチャネル長は、トランジスタＭＡ１のチャネル長よりも短い。より詳細には、トランジスタＭＬ１のゲート電極１０１ａのチャネル長方向の長さは、トランジスタＭＡ１のゲート電極１０１ｂのチャネル長方向の長さよりも短い。これにより、トランジスタＭＬ１の実効ゲート長Ｌを短くすることができる。この結果、短チャネル効果により、トランジスタＭＬ１のサブスレッショルドスロープを大きくすることができ、イベント検出感度を向上させることができる。
　なお、トランジスタＭＬ１の構成は、短チャネル効果が得られるように、例えば、Ｂｒｅｗｓの式である次式（９）に基づいて決定されてもよい。
　Ｌｍｉｎ＝０．４×｛ｒｊ×ｄ×（Ｗｓ＋Ｗｄ）２｝１／３　・・・（９） 
　式（９）において、Ｌｍｉｎは、最小チャネル長を示す。ｒｊは、ソース－ドレイン不純物領域の接合の深さを示す。ｄは、酸化シリコン膜に換算したゲート絶縁膜厚さを示す。Ｗｓは、ソース端から延びる空乏層の長さを示す。Ｗｄは、ドレイン端から延びる空乏層の長さを示す。
　図２３は、第４実施形態による画素３０の構成の配置の一例を示す上面図である。
　図２３に示すように、トランジスタＭＬ１のゲート電極１０１ａは、トランジスタＭＡ１のゲート電極１０１ｂよりも小さい。
　第４実施形態のように、トランジスタＭＡ１と、トランジスタＭＬ１と、の間で、チャネル長の大小関係が変更されてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
＜第５実施形態＞
　図２４は、第５実施形態によるトランジスタＭＬ１、ＭＡ１の構成の一例を示す断面図である。第５実施形態では、第１実施形態と比較して、トランジスタＭＬ１のチャネル長が異なっている。
　トランジスタＭＬ１は、ドレイン層１０３ａに接するドレインエクステンション（ドレイン拡張領域）１０３ｃを有する。ドレインエクステンション１０３ｃの不純物濃度は、ドレイン層１０３ａの不純物濃度よりも低い。ドレインエクステンション１０３ｃは、ゲート電極１０１ａの下方（基板Ｓ側）において、対向するソース層１０２ａに向かって延伸する。ドレインエクステンション１０３ｃにより、トランジスタＭＬ１の実効ゲート長Ｌを短くすることができる。この結果、短チャネル効果により、トランジスタＭＬ１のサブスレッショルドスロープを大きくすることができ、イベント検出感度を向上させることができる。
　図２５は、第４実施形態による画素３０の構成の配置の一例を示す上面図である。
　ドレインエクステンション１０３ｃは、ドレイン層１０３ａから延伸する。また、ドレインエクステンション１０３ｃは、トランジスタＭＬ１が設けられる基板面（基板表面Ｓ１）に略垂直な方向から見て、トランジスタＭＬ１のゲート電極１０１ａと重なるように配置される。
　なお、図２５に示すように、トランジスタＭＬ１のゲート電極１０１ａは、トランジスタＭＡ１のゲート電極１０１ｂとほぼ同じ大きさであってもよい。
　図２６Ａ～図２６Ｈは、第５実施形態によるトランジスタＭＬ１、ＭＡ１の製造方法の一例を示す断面図である。図２６Ａ～図２６Ｈの左側は、トランジスタＭＬ１の製造方法を示し、右側は、トランジスタＭＡ１の製造方法を示す。
　まず、図２６Ａに示すように、基板Ｓ上に犠牲酸化膜１１１を形成する。その後、チャネル不純物をイオン注入により基板Ｓ内に導入し、ドレイン不純物をイオン注入により基板Ｓ内に導入し、ウェハを熱処理して不純物を活性化させる。これにより、チャネル不純物層（チャネル不純物注入領域）１１２及びドレインエクステンション１０３ｃが形成される。チャネル不純物は、例えば、ボロン等のＰ型不純物である。ドレイン不純物は、例えば、リン等のＮ型不純物である。
　その後、図２６Ｂ～図２６Ｈに示すように、第１実施形態において説明した図１７Ｂ～図１７Ｈと同様の工程が実行される。
　なお、第５実施形態では、図２６Ａに示すように、ドレインエクステンション１０３ｃの形成は、絶縁膜１１３の形成前に行われている。ドレイン不純物を低エネルギーで注入することができ、ドレインエクステンション１０３ｃを比較的浅く形成することができる場合がある。ドレインエクステンション１０３ｃを浅く形成することにより、短チャネル効果による閾値電圧のばらつきを抑制することができる。しかし、ドレインエクステンション１０３ｃの形成は、絶縁膜１１３の形成後に行われてもよい。ドレイン不純物のイオン注入後の熱処理時間が短いため、イオン注入後の不純物の拡散が少なく、ドレインエクステンション１０３ｃを比較的浅く形成することができる場合がある。ドレインエクステンション１０３ｃを浅く形成することにより、短チャネル効果による閾値電圧のばらつきを抑制することができる。
　第５実施形態のようにトランジスタＭＡ１と、トランジスタＭＬ１と、の間で、チャネル長の大小関係が変更されてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
＜第５実施形態の変形例＞
　図２７Ａ～図２７Ｉは、第５実施形態の変形例によるトランジスタＭＬ１、ＭＡ１の製造方法の一例を示す断面図である。図２７Ａ～図２７Ｉの左側は、トランジスタＭＬ１の製造方法を示し、右側は、トランジスタＭＡ１の製造方法を示す。
　第５実施形態の変形例では、第５実施形態と比較して、トランジスタＭＬ１のゲート絶縁膜１０１ａの形成方法が異なっている。第５実施形態の変形例は、第５実施形態と、第１実施形態の変形例との組み合わせである。
　まず、図２７Ａに示すように、基板Ｓ上に犠牲酸化膜１１１を形成する。その後、チャネル不純物をイオン注入により基板Ｓ内に導入し、ドレイン不純物をイオン注入により基板Ｓ内に導入し、ウェハを熱処理して不純物を活性化させる。これにより、チャネル不純物層（チャネル不純物注入領域）１１２及びドレインエクステンション１０３ｃが形成される。チャネル不純物は、例えば、ボロン等のＰ型不純物である。ドレイン不純物は、例えば、リン等のＮ型不純物である。
　その後、図２７Ｂ～図２７Ｉに示すように、第１実施形態の変形例において説明した図１８Ｂ～図１８Ｉと同様の工程が実行される。
　なお、第５実施形態の変形例では、図２７Ａに示すように、ドレインエクステンション１０３ｃの形成は、絶縁膜１２３の形成前に行われている。しかし、第５実施形態において説明したように、ドレインエクステンション１０３ｃの形成は、絶縁膜１２３の形成後に行われてもよい。
＜第６実施形態＞
　図２８は、第６実施形態によるトランジスタＭＬ１、ＭＡ１の構成の一例を示す断面図である。第６実施形態は、ドレイン層に代えて、トランジスタＭＬ１のソース層にエクステンション（拡張領域）が設けられる点で、第５実施形態とは異なっている。
　トランジスタＭＬ１は、ソース層１０２ａに接するソースエクステンション（ソース拡張領域）１０２ｃを有する。ソースエクステンション１０２ｃの不純物濃度は、ソース層１０２ａの不純物濃度よりも低い。ソースエクステンション１０２ｃは、ゲート電極１０１ａの下方（基板Ｓ側）において、対向するドレイン層１０３ａに向かって延伸する。ソースエクステンション１０２ｃにより、トランジスタＭＬ１の実効ゲート長Ｌを短くすることができる。この結果、短チャネル効果により、トランジスタＭＬ１のサブスレッショルドスロープを大きくすることができ、イベント検出感度を向上させることができる。
　図２９は、第６実施形態による画素３０の構成の配置の一例を示す上面図である。
　ソースエクステンション１０２ｃは、ソース層１０２ａから延伸する。また、ソースエクステンション１０２ｃは、トランジスタＭＬ１が設けられる基板面（基板表面Ｓ１）に略垂直な方向から見て、トランジスタＭＬ１のゲート電極１０１ａと重なるように配置される。
　なお、図２９に示すように、トランジスタＭＬ１のゲート電極１０１ａは、トランジスタＭＡ１のゲート電極１０１ｂとほぼ同じ大きさであってもよい。
　第６実施形態のように、ドレイン層に代えて、トランジスタＭＬ１のソース層にエクステンション（拡張領域）が設けられてもよい。この場合にも、第５実施形態と同様の効果を得ることができる。
＜第７実施形態＞
　図３０は、第７実施形態による画素３０の構成の一例を示す回路図である。第７実施形態では、第１実施形態と比較して、電流電圧変換部３３１の構成が異なっている。
　帰還回路ＦＣは、トランジスタＭＢ１をさらに有する。トランジスタＭＢ１は、入力ノードＮｉｎと、トランジスタＭＬ１と、の間に接続される。トランジスタＭＢ１は、例えば、Ｎ型トランジスタである。トランジスタＭＢ１は、ダイオード接続されている。
　トランジスタＭＢ１は、昇圧回路として、トランジスタＭＬ１と、トランジスタＭＢ１と、の間のノードの電圧を増幅して入力ノードＮｉｎに出力する。トランジスタＭＢ１を設けることにより、イベント検出感度を向上させることができる。
　また、トランジスタＭＬ１、ＭＢ１の少なくとも１つのゲート絶縁膜は、トランジスタＭＡ１のゲート絶縁膜の厚さよりも厚い。
　第７実施形態のように、電流電圧変換部３３１の構成が異なっていてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
　また、第７実施形態に、第２実施形態を組み合わせてもよい。この場合、トランジスタＭＬ１、ＭＢ１の少なくとも１つのゲート絶縁膜は、後段回路に含まれるトランジスタのゲート絶縁膜の厚さよりも厚い。なお、トランジスタＭＡ１のゲート絶縁膜も、後段回路に含まれるトランジスタのゲート絶縁膜より厚くてもよい。
＜第８実施形態＞
　図３１は、第８実施形態による画素３０の構成の一例を示す回路図である。第８実施形態では、第１実施形態と比較して、電流電圧変換部３３１の構成が異なっている。
　帰還回路ＦＣは、第７実施形態と比較して、トランジスタＭＢ２をさらに有する。トランジスタＭＢ２は、入力ノードＮｉｎと、トランジスタＭＢ１と、の間に接続される。トランジスタＭＢ１は、例えば、Ｎ型トランジスタである。トランジスタＭＢ１は、ダイオード接続されている。
　トランジスタＭＢ１、ＭＢ２は、昇圧回路として、トランジスタＭＬ１と、トランジスタＭＢ１と、の間のノードの電圧を増幅して入力ノードＮｉｎに出力する。トランジスタＭＢ１、ＭＢ２を設けることにより、イベント検出感度を向上させることができる。
　従って、入力ノードＮｉｎと、トランジスタＭＬ１と、の間に複数のトランジスタが接続されていてもよい。
　また、トランジスタＭＬ１、ＭＢ１、ＭＢ２の少なくとも１つのゲート絶縁膜は、トランジスタＭＡ１のゲート絶縁膜の厚さよりも厚い。
　第８実施形態のように、電流電圧変換部３３１の構成が異なっていてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
　また、第８実施形態に、第２実施形態を組み合わせてもよい。この場合、トランジスタＭＬ１、ＭＢ１、ＭＢ２の少なくとも１つのゲート絶縁膜は、後段回路に含まれるトランジスタのゲート絶縁膜の厚さよりも厚い。なお、トランジスタＭＡ１のゲート絶縁膜も、後段回路に含まれるトランジスタのゲート絶縁膜より厚くてもよい。
＜第９実施形態＞
　図３２は、第９実施形態による画素３０の構成の一例を示す回路図である。第９実施形態では、第１実施形態と比較して、電流電圧変換部３３１の構成が異なっている。
　帰還回路ＦＣは、トランジスタＭＬ２をさらに有する。増幅回路ＡＭＰＣは、トランジスタＭＡ２をさらに有する。
　トランジスタＭＬ２は、入力ノードＮｉｎと、トランジスタＭＬ１と、の間に接続される。トランジスタＭＬ２は、例えば、Ｎ型トランジスタである。トランジスタＭＬ２のゲートは、トランジスタＭＡ１と、トランジスタＭＡ２と、の間のノードに接続される。
　トランジスタＭＡ２は、出力ノードＮｏｕｔと、トランジスタＭＡ１と、の間に接続される。トランジスタＭＡ２は、例えば、Ｎ型トランジスタである。トランジスタＭＡ２のゲートは、トランジスタＭＬ１と、トランジスタＭＬ２と、の間のノードに接続される。
　トランジスタＭＬ１、ＭＡ２が１つの対数変換回路（対数変換部）を構成し、トランジスタＭＬ２、ＭＡ１が１つの対数変換回路を構成する。
　トランジスタＭＬ２は、昇圧回路として、トランジスタＭＬ１と、トランジスタＭＬ２と、の間のノードの電圧を増幅して入力ノードＮｉｎに出力する。トランジスタＭＬ２、ＭＡ２を設けることにより、イベント検出感度を向上させることができる。
　また、トランジスタＭＬ１、ＭＬ２の少なくとも一つのゲート絶縁膜は、トランジスタＭＡ１、ＭＡ２のゲート絶縁膜の厚さよりも厚い。
　第９実施形態のように、電流電圧変換部３３１の構成が変更されてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
　また、第９実施形態に、第２実施形態を組み合わせてもよい。この場合、トランジスタＭＬ１、ＭＬ２の少なくとも１つのゲート絶縁膜は、後段回路に含まれるトランジスタのゲート絶縁膜の厚さよりも厚い。なお、トランジスタＭＡ１、ＭＡ２のゲート絶縁膜も、後段回路に含まれるトランジスタのゲート絶縁膜より厚くてもよい。
＜第１０実施形態＞
　図３３は、第１０実施形態による画素３０の構成の一例を示す回路図である。第８実施形態では、第１実施形態と比較して、電流電圧変換部３３１の構成が異なっている。
　帰還回路ＦＣは、第９実施形態と比較して、トランジスタＭＬ３をさらに有する。増幅回路ＡＭＰＣは、第９実施形態と比較して、トランジスタＭＡ３をさらに有する。
　トランジスタＭＬ３は、入力ノードＮｉｎと、トランジスタＭＬ２と、の間に接続される。トランジスタＭＬ３は、例えば、Ｎ型トランジスタである。トランジスタＭＬ３のゲートは、トランジスタＭＡ１と、トランジスタＭＡ２と、の間のノードに接続される。
　なお、トランジスタＭＬ２のゲートは、トランジスタＭＡ２と、トランジスタＭＡ３と、の間のノードに接続される。
　トランジスタＭＡ３は、出力ノードＮｏｕｔと、トランジスタＭＡ２と、の間に接続される。トランジスタＭＡ３は、例えば、Ｎ型トランジスタである。トランジスタＭＡ３のゲートは、トランジスタＭＬ１と、トランジスタＭＬ２と、の間のノードに接続される。
　なお、トランジスタＭＡ２のゲートは、トランジスタＭＬ２と、トランジスタＭＬ３と、の間のノードに接続される。
　従って、入力ノードＮｉｎと、トランジスタＭＬ１と、の間に、複数のトランジスタが接続されていてもよい。出力ノードＮｏｕｔと、トランジスタＭＡ１と、の間に、複数のトランジスタが接続されていてもよい。
　トランジスタＭＬ１、ＭＡ３が１つの対数変換回路（対数変換部）を構成し、トランジスタＭＬ２、ＭＡ２が１つの対数変換回路を構成し、トランジスタＭＬ３、ＭＡ１が１つの対数変換回路を構成する。
　トランジスタＭＬ２、ＭＬ３は、昇圧回路として、トランジスタＭＬ１と、トランジスタＭＬ２と、の間のノードの電圧を増幅して入力ノードＮｉｎに出力する。トランジスタＭＬ２、ＭＬ３、ＭＡ２、ＭＡ３を設けることにより、イベント検出感度を向上させることができる。
　また、トランジスタＭＬ１、ＭＬ２、ＭＬ３の少なくとも１つのゲート絶縁膜は、トランジスタＭＡ１、ＭＡ２、ＭＡ３のゲート絶縁膜の厚さよりも厚い。
　第１０実施形態のように、電流電圧変換部３３１の構成が異なっていてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
　また、第１０実施形態に、第２実施形態を組み合わせてもよい。この場合、トランジスタＭＬ１、ＭＬ２、ＭＬ３の少なくとも１つのゲート絶縁膜は、後段回路に含まれるトランジスタのゲート絶縁膜の厚さよりも厚い。なお、トランジスタＭＡ１、ＭＡ２、ＭＡ３のゲート絶縁膜も、後段回路に含まれるトランジスタのゲート絶縁膜より厚くてもよい。
＜第１１実施形態＞
　図３４は、第１１実施形態による画素３０の構成の一例を示す回路図である。第１１実施形態では、第１実施形態と比較して、電流電圧変換部３３１の構成が異なっている。
　電流電圧変換部３３１は、バッファＢＦをさらに有する。バッファＢＦは、入力ノードＮｉｎと、増幅ノードＮａｍｐと、の間に接続される。
　バッファＢＦは、トランジスタＭＢＦと、電流源３３１６と、を有する。
　トランジスタＭＢＦは、電源電圧ＶDDと、増幅ノードＮａｍｐと、の間に接続される。トランジスタＭＢＦのゲートは、入力ノードＮｉｎに接続される。トランジスタＭＢＦは、例えば、Ｎ型トランジスタである。
　電流源３３１６は、増幅ノードＮａｍｐと、グランドと、の間に接続される。電流源３３１６は、トランジスタＭＢＦにバイアス電流を供給する。
　第１１実施形態のように、電流電圧変換部３３１の構成が異なっていてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
　また、第１１実施形態に、第２実施形態を組み合わせてもよい。この場合、トランジスタＭＬ１のゲート絶縁膜は、後段回路に含まれるトランジスタのゲート絶縁膜の厚さよりも厚い。なお、トランジスタＭＡ１、ＭＢＦのゲート絶縁膜も、後段回路に含まれるトランジスタのゲート絶縁膜より厚くてもよい。
＜第１２実施形態＞
　図３５は、第１２実施形態による画素３０の構成の一例を示す回路図である。第１２実施形態では、第１実施形態と比較して、電流電圧変換部３３１の構成が異なっている。
　第１２実施形態における帰還回路ＦＣは、第１１実施形態と比較して、トランジスタＭＢ１がさらに設けられている。従って、第１２実施形態は、第１１実施形態と第７実施形態との組み合わせである。
　また、トランジスタＭＬ１、ＭＢ１の少なくとも１つのゲート絶縁膜は、トランジスタＭＡ１のゲート絶縁膜の厚さよりも厚い。
　第１２実施形態のように、電流電圧変換部３３１の構成が異なっていてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
　また、第１２実施形態に、第２実施形態を組み合わせてもよい。トランジスタＭＬ１、ＭＢ１の少なくとも１つのゲート絶縁膜は、後段回路に含まれるトランジスタのゲート絶縁膜の厚さよりも厚い。なお、トランジスタＭＡ１、ＭＢＦのゲート絶縁膜も、後段回路に含まれるトランジスタのゲート絶縁膜より厚くてもよい。
　（電子機器への適用例）
　図３６は、本技術を適用した電子機器としてのカメラ２０００の構成例を示すブロック図である。
　カメラ２０００は、レンズ群などからなる光学部２００１、上述の撮像システム１０など（以下、撮像システム１０等という。）が適用される撮像装置（撮像デバイス）２００２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路２００３を備える。また、カメラ２０００は、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７、および電源部２００８も備える。ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７および電源部２００８は、バスライン２００９を介して相互に接続されている。
　光学部２００１は、被写体からの入射光（像光）を取り込んで撮像装置２００２の撮像面上に結像する。撮像装置２００２は、光学部２００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示部２００５は、例えば、液晶パネルや有機ＥＬパネル等のパネル型表示装置からなり、撮像装置２００２で撮像された動画または静止画を表示する。記録部２００６は、撮像装置２００２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部２００７は、ユーザによる操作の下に、カメラ２０００が持つ様々な機能について操作指令を発する。電源部２００８は、ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６および操作部２００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上述したように、撮像装置２００２として、上述した撮像システム１０等を用いることで、良好な画像の取得が期待できる。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３８は、撮像部１２０３１の設置位置の例を示す図である。
　図３８では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１，１２１０１，１２１０２，１２１０３，１２１０４，１２１０５等に適用され得る。具体的には、これらの撮像部に対して、例えば、図１の撮像システム１０を適用することができる。これらの撮像部に本開示に係る技術を適用することにより、より高感度な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
　なお、本技術は以下のような構成を取ることができる。
　（１）
　受光量に応じた電荷を生成する受光部と、
　入力ノードを介して前記受光部で生成された電荷を取得し、電荷を電圧信号に変換し、前記電圧信号を出力ノードから出力する電圧変換部と、
　前記電圧信号を増幅する信号増幅部と、
　前記信号増幅部により増幅された前記電圧信号の電圧と、所定電圧と、を比較する比較部と、
　を備え、
　前記電圧変換部は、
　前記入力ノードと前記出力ノードとの間に接続される増幅回路と、
　前記入力ノードと前記出力ノードとの間に接続される帰還回路と、
　を有し、
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記信号増幅部及び前記比較部に含まれるトランジスタのゲート絶縁膜よりも厚い、光検出素子。
　（２）
　前記帰還回路に含まれる少なくとも１つのトランジスタのサブスレッショルドスロープは、前記信号増幅部及び前記比較部に含まれるトランジスタのサブスレッショルドスロープよりも高い、（１）に記載の光検出素子。
　（３）
　前記増幅回路は、
　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
　を有し、
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記第２トランジスタのゲート絶縁膜よりも厚い、（１）又は（２）に記載の光検出素子。
　（４）
　前記増幅回路は、
　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
　を有し、
　前記帰還回路に含まれる少なくとも１つのトランジスタのサブスレッショルドスロープは、前記第２トランジスタのサブスレッショルドスロープよりも高い、（１）乃至（３）のいずれか一項に記載の光検出素子。
　（５）
　前記帰還回路は、前記入力ノードと、第３基準電圧ノードと、の間に接続され、ゲートが前記出力ノードと電気的に接続される第１トランジスタを有する、（１）乃至（４）のいずれか一項に記載の光検出素子。
　（６）
　前記帰還回路は、前記入力ノードと、前記第１トランジスタと、の間に接続される第３トランジスタをさらに有し、
　前記第３トランジスタは、前記第１トランジスタと前記第３トランジスタとの間のノードの電圧を増幅して前記入力ノードに出力する、（５）に記載の光検出素子。
　（７）
　前記増幅回路は、
　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
　を有し、
　前記第１トランジスタのチャネル長は、前記第２トランジスタのチャネル長よりも短い、（５）又は（６）に記載の光検出素子。
　（８）
　前記第１トランジスタのゲート電極のチャネル長方向の長さは、前記第２トランジスタのゲート電極のチャネル長方向の長さよりも短い、（７）に記載の光検出素子。
　（９）
　前記第１トランジスタは、ソース層からドレイン層に向かって延伸するように設けられ、前記ソース層より低い不純物濃度を有するソースエクステンション、及び、前記ドレイン層から前記ソース層に向かって延伸するように設けられ、前記ドレイン層より低い不純物濃度を有するドレインエクステンションの少なくとも一方を有し、
　前記ソースエクステンション及び前記ドレインエクステンションは、前記第１トランジスタが設けられる基板面に略垂直な方向から見て、前記第１トランジスタのゲート電極と重なるように配置される、（７）に記載の光検出素子。
　（１０）
　前記受光部と、前記入力ノードと、の間に接続され、前記受光部で生成された電荷を前記入力ノードに転送する第１転送トランジスタをさらに備え、
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記第１転送トランジスタのゲート絶縁膜よりも厚い、（１）乃至（９）のいずれか一項に記載の光検出素子。
　（１１）
　電荷を蓄積する電荷蓄積部と、
　前記受光部と、前記電荷蓄積部と、の間に接続され、前記受光部で生成された電荷を前記電荷蓄積部に転送する第２転送トランジスタと、
　をさらに備え、
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記第２転送トランジスタのゲート絶縁膜よりも厚い、（１０）に記載の光検出素子。
　（１２）
　前記増幅回路は、
　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
　を有し、
　前記第２トランジスタのゲート絶縁膜は、前記信号増幅部及び前記比較部に含まれるトランジスタのゲート絶縁膜よりも厚い、（１）乃至（１１）のいずれか一項に記載の光検出素子。
　（１３）
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜の基板側の端部は、前記増幅回路に含まれるトランジスタのゲート絶縁膜の基板側の端部よりも基板側に位置する、（１）乃至（１２）のいずれか一項に記載の光検出素子。
　（１４）
　前記増幅回路は、
　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
　を有し、
　前記受光部、前記帰還回路、及び、前記第２トランジスタが配置される第１半導体チップと、
　前記第１半導体チップと積層され、前記電流源、前記信号増幅部、及び、前記比較部が配置される第２半導体チップと、
　をさらに備える、（１）乃至（１３）のいずれか一項に記載の光検出素子。
　（１５）
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜の厚さは、５ｎｍ以上である、（１）乃至（１４）のいずれか一項に記載の光検出素子。
　（１６）
　前記帰還回路に含まれる少なくとも１つのトランジスタのスレッショルドスロープは、１００ｍＶ／ｄｅｃａｄｅ以上である、（１）乃至（１５）のいずれか一項に記載の光検出素子。
　（１７）
　（１）乃至（１６）のいずれか一項に記載の光検出素子を備える電子機器。
　（１８）
　受光量に応じた電荷を生成する受光部と、
　入力ノードを介して前記受光部で生成された電荷を取得し、電荷を電圧信号に変換し、前記電圧信号を出力ノードから出力する電圧変換部と、
　前記電圧信号を増幅する信号増幅部と、
　前記信号増幅部により増幅された前記電圧信号の電圧と、所定電圧と、を比較する比較部と、
　を備え、
　前記電圧変換部は、
　前記入力ノードと前記出力ノードとの間に接続される増幅回路と、
　前記入力ノードと前記出力ノードとの間に接続される帰還回路と、
　を有し、
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記信号増幅部及び前記比較部に含まれるトランジスタのゲート絶縁膜よりも厚い、光検出素子の製造方法であって、
　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜を、ＬＯＣＯＳ（LOCal Oxidation of Silicon）により形成する、
　ことを具備する、光検出素子の製造方法。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１０　撮像システム、１１　撮像レンズ、１２　記録部、１３　制御部、２０　撮像装置、２１　画素アレイ部、２２　駆動部、２３　アービタ部、２４　カラム処理部、２５　信号処理部、２７　読出し領域選択部、２８　信号生成部、３０　画素、３１　受光部、３２　画素信号生成部、３３　アドレスイベント検出部、１０１ａ～１０１ｂ　ゲート電極、１０２ｃ　ソースエクステンション、１０３ｃ　ドレインエクステンション、１０４ａ～１０４ｂ　ゲート絶縁膜、３１１　受光素子、３３３　減算器、３３４　量子化器、ＣＨ１　第１半導体チップ、ＣＨ２　第２半導体チップ、Ｓ　基板、Ｓ１　基板表面、ＭＬ１～ＭＬ３　トランジスタ、ＭＢ１～ＭＢ２　トランジスタ、ＭＡ１～ＭＡ３　トランジスタ、ＭＢＦ　トランジスタ、ＴＧ０～ＴＧ１　トランジスタ、Ｎｉｎ　入力ノード、Ｎｏｕｔ　出力ノード、Ｌ　実効ゲート長 

Claims (18)

  1. 　受光量に応じた電荷を生成する受光部と、
    　入力ノードを介して前記受光部で生成された電荷を取得し、電荷を電圧信号に変換し、前記電圧信号を出力ノードから出力する電圧変換部と、
    　前記電圧信号を増幅する信号増幅部と、
    　前記信号増幅部により増幅された前記電圧信号の電圧と、所定電圧と、を比較する比較部と、
    　を備え、
    　前記電圧変換部は、
    　前記入力ノードと前記出力ノードとの間に接続される増幅回路と、
    　前記入力ノードと前記出力ノードとの間に接続される帰還回路と、
    　を有し、
    　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記信号増幅部及び前記比較部に含まれるトランジスタのゲート絶縁膜よりも厚い、光検出素子。
  2. 　前記帰還回路に含まれる少なくとも１つのトランジスタのサブスレッショルドスロープは、前記信号増幅部及び前記比較部に含まれるトランジスタのサブスレッショルドスロープよりも高い、請求項１に記載の光検出素子。
  3. 　前記増幅回路は、
    　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
    　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
    　を有し、
    　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記第２トランジスタのゲート絶縁膜よりも厚い、請求項１に記載の光検出素子。
  4. 　前記増幅回路は、
    　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
    　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
    　を有し、
    　前記帰還回路に含まれる少なくとも１つのトランジスタのサブスレッショルドスロープは、前記第２トランジスタのサブスレッショルドスロープよりも高い、請求項１に記載の光検出素子。
  5. 　前記帰還回路は、前記入力ノードと、第３基準電圧ノードと、の間に接続され、ゲートが前記出力ノードと電気的に接続される第１トランジスタを有する、請求項１に記載の光検出素子。
  6. 　前記帰還回路は、前記入力ノードと、前記第１トランジスタと、の間に接続される第３トランジスタをさらに有し、
    　前記第３トランジスタは、前記第１トランジスタと前記第３トランジスタとの間のノードの電圧を増幅して前記入力ノードに出力する、請求項５に記載の光検出素子。
  7. 　前記増幅回路は、
    　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
    　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
    　を有し、
    　前記第１トランジスタのチャネル長は、前記第２トランジスタのチャネル長よりも短い、請求項５に記載の光検出素子。
  8. 　前記第１トランジスタのゲート電極のチャネル長方向の長さは、前記第２トランジスタのゲート電極のチャネル長方向の長さよりも短い、請求項７に記載の光検出素子。
  9. 　前記第１トランジスタは、ソース層からドレイン層に向かって延伸するように設けられ、前記ソース層より低い不純物濃度を有するソースエクステンション、及び、前記ドレイン層から前記ソース層に向かって延伸するように設けられ、前記ドレイン層より低い不純物濃度を有するドレインエクステンションの少なくとも一方を有し、
    　前記ソースエクステンション及び前記ドレインエクステンションは、前記第１トランジスタが設けられる基板面に略垂直な方向から見て、前記第１トランジスタのゲート電極と重なるように配置される、請求項７に記載の光検出素子。
  10. 　前記受光部と、前記入力ノードと、の間に接続され、前記受光部で生成された電荷を前記入力ノードに転送する第１転送トランジスタをさらに備え、
    　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記第１転送トランジスタのゲート絶縁膜よりも厚い、請求項１に記載の光検出素子。
  11. 　電荷を蓄積する電荷蓄積部と、
    　前記受光部と、前記電荷蓄積部と、の間に接続され、前記受光部で生成された電荷を前記電荷蓄積部に転送する第２転送トランジスタと、
    　をさらに備え、
    　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記第２転送トランジスタのゲート絶縁膜よりも厚い、請求項１０に記載の光検出素子。
  12. 　前記増幅回路は、
    　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
    　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
    　を有し、
    　前記第２トランジスタのゲート絶縁膜は、前記信号増幅部及び前記比較部に含まれるトランジスタのゲート絶縁膜よりも厚い、請求項１に記載の光検出素子。
  13. 　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜の基板側の端部は、前記増幅回路に含まれるトランジスタのゲート絶縁膜の基板側の端部よりも基板側に位置する、請求項１に記載の光検出素子。
  14. 　前記増幅回路は、
    　前記出力ノードと、第１基準電圧ノードと、の間に接続され、ゲートが前記入力ノードと電気的に接続される第２トランジスタと、
    　前記出力ノードと、前記第１基準電圧ノードとは異なる第２基準電圧ノードと、の間に接続される電流源と、
    　を有し、
    　前記受光部、前記帰還回路、及び、前記第２トランジスタが配置される第１半導体チップと、
    　前記第１半導体チップと積層され、前記電流源、前記信号増幅部、及び、前記比較部が配置される第２半導体チップと、
    　をさらに備える、請求項１に記載の光検出素子。
  15. 　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜の厚さは、５ｎｍ以上である、請求項１に記載の光検出素子。
  16. 　前記帰還回路に含まれる少なくとも１つのトランジスタのスレッショルドスロープは、１００ｍＶ／ｄｅｃａｄｅ以上である、請求項１に記載の光検出素子。
  17. 　請求項１に記載の光検出素子を備える電子機器。
  18. 　受光量に応じた電荷を生成する受光部と、
    　入力ノードを介して前記受光部で生成された電荷を取得し、電荷を電圧信号に変換し、前記電圧信号を出力ノードから出力する電圧変換部と、
    　前記電圧信号を増幅する信号増幅部と、
    　前記信号増幅部により増幅された前記電圧信号の電圧と、所定電圧と、を比較する比較部と、
    　を備え、
    　前記電圧変換部は、
    　前記入力ノードと前記出力ノードとの間に接続される増幅回路と、
    　前記入力ノードと前記出力ノードとの間に接続される帰還回路と、
    　を有し、
    　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜は、前記信号増幅部及び前記比較部に含まれるトランジスタのゲート絶縁膜よりも厚い、光検出素子の製造方法であって、
    　前記帰還回路に含まれる少なくとも１つのトランジスタのゲート絶縁膜を、ＬＯＣＯＳ（LOCal Oxidation of Silicon）により形成する、
    　ことを具備する、光検出素子の製造方法。
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