WO2024033737A1 - Touch panel and production method for touch panel - Google Patents
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Abstract
Provided is a low-cost touch panel. This touch panel comprises a transistor, a detection element, an interlayer insulation layer, a connection electrode, and conductive particles, and the detection element has a pair of electrodes. The interlayer insulation layer has an opening that reaches a source electrode, a drain electrode, or a gate electrode of the transistor. The connection electrode is provided so as to have a region located within the opening. One of the pair of electrodes of the detection element is provided so as to have a region overlapping the connection electrode, and the connection electrode and the one of the pair of electrodes of the detection element are electrically connected via the conductive particles. The conductive particles are provided between the connection electrode and the one of the pair of electrodes of the detection element so as to have a region located within the opening. Therefore, the connection electrode and the one of the pair of electrodes of the detection element are electrically connected via the conductive particles.
Description
本発明の一態様は、タッチパネル、及びその作製方法に関する。本発明の一態様は、表示装置、及びその作製方法に関する。本発明の一態様は、入力装置、及びその作製方法に関する。本発明の一態様は、半導体装置、及びその作製方法に関する。本発明の一態様は、電子機器に関する。
One embodiment of the present invention relates to a touch panel and a method for manufacturing the same. One embodiment of the present invention relates to a display device and a method for manufacturing the same. One embodiment of the present invention relates to an input device and a method for manufacturing the same. One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the same. One embodiment of the present invention relates to electronic equipment.
なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野として、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、又はそれらの作製方法を一例として挙げることができる。
Note that one embodiment of the present invention is not limited to the above technical field. The technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), and the like. An example of such a method is a method for driving the same or a method for producing the same.
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、又はフォトダイオード等）を含む回路、及び同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、及びパッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置であり、かつ、それぞれが半導体装置を有している場合がある。
Note that in this specification and the like, a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), and a device having the same circuit. It also refers to any device that can function by utilizing the characteristics of semiconductors. For example, an integrated circuit, a chip including an integrated circuit, and an electronic component containing a chip in a package are examples of semiconductor devices. Further, a storage device, a display device, a light emitting device, a lighting device, and an electronic device may themselves be semiconductor devices, and each may include a semiconductor device.
トランジスタを有する半導体装置は、電子機器に広く適用されている。例えば、表示装置において、トランジスタの占有面積を小さくすることで、画素サイズを縮小でき、高精細化を図ることができる。そのため、トランジスタの微細化が求められている。
Semiconductor devices having transistors are widely applied to electronic devices. For example, in a display device, by reducing the area occupied by a transistor, the pixel size can be reduced and higher definition can be achieved. Therefore, miniaturization of transistors is required.
高精細な表示装置が要求される機器として、例えば、仮想現実（ＶＲ：Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ）、拡張現実（ＡＲ：Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ）、代替現実（ＳＲ：Ｓｕｂｓｔｉｔｕｔｉｏｎａｌ Ｒｅａｌｉｔｙ）、及び複合現実（ＭＲ：Ｍｉｘｅｄ Ｒｅａｌｉｔｙ）向けの機器が、盛んに開発されている。
Examples of devices that require high-definition display devices include virtual reality (VR), augmented reality (AR), substitute reality (SR), and mixed reality (MR). Equipment for this purpose is being actively developed.
表示装置としては、例えば、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、又は発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を有する発光装置が開発されている。
As a display device, for example, a light emitting device having an organic EL (Electro Luminescence) element or a light emitting diode (LED) has been developed.
特許文献１には、有機ＥＬ素子を用いた、高精細な表示装置が開示されている。
Patent Document 1 discloses a high-definition display device using organic EL elements.
また、表示装置の一つとして、液晶素子（液晶デバイスともいう。）を備える液晶表示装置がある。例えば、画素電極をマトリクス状に配置し、画素電極の各々に接続するスイッチング素子としてトランジスタを用いたアクティブマトリクス型液晶表示装置がある。
Further, as one type of display device, there is a liquid crystal display device including a liquid crystal element (also referred to as a liquid crystal device). For example, there is an active matrix liquid crystal display device in which pixel electrodes are arranged in a matrix and transistors are used as switching elements connected to each pixel electrode.
例えば、画素電極の各々に接続するスイッチング素子としてチャネル形成領域に金属酸化物が含まれるトランジスタを用いる、アクティブマトリクス型液晶表示装置が知られている（特許文献２及び特許文献３）。
For example, an active matrix liquid crystal display device is known that uses a transistor whose channel formation region contains a metal oxide as a switching element connected to each pixel electrode (Patent Document 2 and Patent Document 3).
表示装置に表示以外の機能を持たせることにより、表示装置を高機能化、及び高付加価値化できる。例えば、上記表示装置にタッチセンサを搭載してタッチパネルとすることにより、表示装置の使用者はタッチ操作を行うことができる。これにより、表示装置の利便性を高めることができる。しかしながら、例えば表示装置にタッチセンサを搭載してタッチパネルとすると、タッチパネルではない表示装置より作製コストが高くなるため、価格が高くなる。そこで、例えばタッチパネルの作製歩留まりを高めて作製コストを低減し、タッチパネルを低価格で提供できるようにすることが好ましい。
By providing a display device with functions other than display, the display device can be made highly functional and have high added value. For example, by mounting a touch sensor on the display device to form a touch panel, a user of the display device can perform touch operations. Thereby, the convenience of the display device can be improved. However, for example, if a touch sensor is mounted on a display device to form a touch panel, the production cost will be higher than that of a display device that is not a touch panel, resulting in a higher price. Therefore, for example, it is preferable to increase the manufacturing yield of touch panels to reduce manufacturing costs, so that touch panels can be provided at low prices.
そこで、本発明の一態様は、低価格なタッチパネルを提供することを課題の１つとする。又は、本発明の一態様は、信頼性が高いタッチパネルを提供することを課題の１つとする。又は、本発明の一態様は、高速に駆動するタッチパネルを提供することを課題の１つとする。又は、本発明の一態様は、高精細な表示装置を有するタッチパネルを提供することを課題の１つとする。又は、本発明の一態様は、微細なサイズのトランジスタを有するタッチパネルを提供することを課題の１つとする。又は、本発明の一態様は、オン電流が大きいトランジスタを有するタッチパネルを提供することを課題の１つとする。又は、本発明の一態様は、電気特性の良好なタッチパネルを提供することを課題の１つとする。又は、本発明の一態様は、新規なタッチパネルを提供することを課題の１つとする。又は、本発明の一態様は、上記タッチパネルに設けられる表示装置を提供することを課題の１つとする。又は、本発明の一態様は、上記タッチパネルに設けられる半導体装置を提供することを課題の１つとする。
Therefore, one of the objects of one embodiment of the present invention is to provide a low-cost touch panel. Alternatively, an object of one embodiment of the present invention is to provide a highly reliable touch panel. Alternatively, an object of one embodiment of the present invention is to provide a touch panel that is driven at high speed. Alternatively, an object of one embodiment of the present invention is to provide a touch panel including a high-definition display device. Alternatively, an object of one embodiment of the present invention is to provide a touch panel including a microsized transistor. Alternatively, an object of one embodiment of the present invention is to provide a touch panel including a transistor with a large on-state current. Alternatively, an object of one embodiment of the present invention is to provide a touch panel with good electrical characteristics. Alternatively, one of the objects of one embodiment of the present invention is to provide a novel touch panel. Alternatively, one object of one embodiment of the present invention is to provide a display device provided in the touch panel. Alternatively, one object of one embodiment of the present invention is to provide a semiconductor device provided in the touch panel.
又は、本発明の一態様は、歩留まりが高いタッチパネルの作製方法を提供することを課題の１つとする。又は、本発明の一態様は、作製工程が簡略化されたタッチパネルの作製方法を提供することを課題の１つとする。又は、本発明の一態様は、低コストで量産性の高いタッチパネルの作製方法を提供することを課題の１つとする。又は、本発明の一態様は、信頼性が高いタッチパネルの作製方法を提供することを課題の１つとする。又は、本発明の一態様は、高速に駆動するタッチパネルの作製方法を提供することを課題の１つとする。又は、本発明の一態様は、高精細な表示装置を有するタッチパネルの作製方法を提供することを課題の１つとする。又は、本発明の一態様は、微細なサイズのトランジスタを有するタッチパネルの作製方法を提供することを課題の１つとする。又は、本発明の一態様は、オン電流が大きいトランジスタを有するタッチパネルの作製方法を提供することを課題の１つとする。又は、本発明の一態様は、電気特性の良好なタッチパネルの作製方法を提供することを課題の１つとする。又は、本発明の一態様は、新規なタッチパネルの作製方法を提供することを課題の１つとする。又は、本発明の一態様は、上記タッチパネルに設けられる表示装置の作製方法を提供することを課題の１つとする。又は、本発明の一態様は、上記タッチパネルに設けられる半導体装置の作製方法を提供することを課題の１つとする。
Alternatively, an object of one embodiment of the present invention is to provide a method for manufacturing a touch panel with high yield. Alternatively, an object of one embodiment of the present invention is to provide a method for manufacturing a touch panel in which the manufacturing process is simplified. Alternatively, an object of one embodiment of the present invention is to provide a method for manufacturing a touch panel at low cost and with high mass productivity. Alternatively, an object of one embodiment of the present invention is to provide a method for manufacturing a highly reliable touch panel. Alternatively, an object of one embodiment of the present invention is to provide a method for manufacturing a touch panel that drives at high speed. Alternatively, one object of one embodiment of the present invention is to provide a method for manufacturing a touch panel having a high-definition display device. Alternatively, an object of one embodiment of the present invention is to provide a method for manufacturing a touch panel having a microsized transistor. Alternatively, an object of one embodiment of the present invention is to provide a method for manufacturing a touch panel including a transistor with a large on-state current. Alternatively, an object of one embodiment of the present invention is to provide a method for manufacturing a touch panel with good electrical characteristics. Alternatively, one object of one embodiment of the present invention is to provide a method for manufacturing a novel touch panel. Alternatively, one object of one embodiment of the present invention is to provide a method for manufacturing a display device provided in the touch panel. Alternatively, an object of one embodiment of the present invention is to provide a method for manufacturing a semiconductor device provided in the above-described touch panel.
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項等の記載から抽出することが可能である。
Note that the description of these issues does not preclude the existence of other issues. Note that one embodiment of the present invention does not need to solve all of these problems. Note that problems other than these can be extracted from the description, drawings, claims, etc.
本発明の一態様は、第１のトランジスタと、検知素子と、第１の絶縁層と、第２の絶縁層と、導電性粒子と、を有し、第１のトランジスタは、第１の導電層と、第２の導電層と、第３の導電層と、第１の半導体層と、第３の絶縁層と、を有し、検知素子は、一対の電極を有し、第１の絶縁層は、第１の導電層上に設けられ、第２の導電層は、第１の絶縁層上に設けられ、第１の絶縁層は、第１の導電層に達する第１の開口を有し、第２の導電層は、第１の開口と重なる領域を有する第２の開口を有し、第１の半導体層は、第１の導電層と接する領域、及び第２の導電層と接する領域を有し、且つ第１の開口の内部、及び第２の開口の内部に位置する領域を有するように設けられ、第３の絶縁層は、第１の開口の内部、及び第２の開口の内部に位置する領域を有するように、第１の半導体層上、及び第１の絶縁層上に設けられ、第３の導電層は、第１の開口の内部に位置する領域、及び第２の開口の内部に位置する領域を有し、且つ第３の絶縁層を第１の半導体層との間に挟んで対向する領域を有するように設けられ、第２の絶縁層は、第３の導電層上、及び第１の絶縁層上に設けられ、第１乃至第３の絶縁層は、第１の導電層に達する第３の開口を有し、一対の電極の一方は、第３の開口と重なる領域を有し、第１の導電層と、一対の電極の一方と、は、導電性粒子を介して電気的に接続され、導電性粒子は、第３の開口の内部に位置する領域を有するように、第１の導電層と一対の電極の一方の間に設けられるタッチパネルである。
One embodiment of the present invention includes a first transistor, a sensing element, a first insulating layer, a second insulating layer, and conductive particles, and the first transistor includes a first conductive particle. The sensing element has a pair of electrodes, a second conductive layer, a third conductive layer, a first semiconductor layer, and a third insulating layer. a layer is provided on the first conductive layer, a second conductive layer is provided on the first insulating layer, and the first insulating layer has a first opening that reaches the first conductive layer. The second conductive layer has a second opening having a region overlapping with the first opening, and the first semiconductor layer has a region in contact with the first conductive layer and a region in contact with the second conductive layer. The third insulating layer has a region located inside the first opening and a region located inside the second opening. The third conductive layer is provided on the first semiconductor layer and the first insulating layer so as to have a region located inside the first opening, and a third conductive layer has a region located inside the first opening. The second insulating layer is provided so as to have a region located inside the opening of the third insulating layer and a region facing the first semiconductor layer with the third insulating layer sandwiched therebetween. The first to third insulating layers provided on the conductive layer and the first insulating layer have a third opening reaching the first conductive layer, and one of the pair of electrodes is provided on the third insulating layer. The first conductive layer has a region overlapping with the opening, the first conductive layer and one of the pair of electrodes are electrically connected via conductive particles, and the conductive particles are located inside the third opening. The touch panel is provided between a first conductive layer and one of a pair of electrodes so as to have an area.
又は、上記態様において、タッチパネルは、第４の導電層を有し、第４の導電層は、第１の導電層と接する領域を有し、且つ第３の開口の内部に位置する領域を有するように設けられてもよい。
Alternatively, in the above aspect, the touch panel has a fourth conductive layer, and the fourth conductive layer has a region in contact with the first conductive layer and a region located inside the third opening. It may be provided as follows.
又は、上記態様において、タッチパネルは、第２のトランジスタと、発光素子と、を有し、第２のトランジスタは、第５の導電層と、第６の導電層と、第７の導電層と、第２の半導体層と、第３の絶縁層と、を有し、発光素子は、画素電極と、画素電極上のＥＬ層と、ＥＬ層上の共通電極と、を有し、第１の絶縁層は、第５の導電層上に設けられ、第６の導電層は、第１の絶縁層上に設けられ、第１の絶縁層は、第５の導電層に達する第４の開口を有し、第６の導電層は、第４の開口と重なる領域を有する第５の開口を有し、第２の半導体層は、第５の導電層と接する領域、及び第６の導電層と接する領域を有し、且つ第４の開口の内部、及び第５の開口の内部に位置する領域を有するように設けられ、第３の絶縁層は、第４の開口の内部、及び第５の開口の内部に位置する領域を有するように、第２の半導体層上に設けられ、第７の導電層は、第４の開口の内部に位置する領域、及び第５の開口の内部に位置する領域を有し、且つ第３の絶縁層を第２の半導体層との間に挟んで対向する領域を有するように設けられ、第２の絶縁層は、第７の導電層上に設けられ、第１乃至第３の絶縁層は、第５の導電層に達する第６の開口を有し、画素電極は、第５の導電層と接する領域を有し、且つ第６の開口の内部に位置する領域を有するように、第４の導電層と同一の層に設けられてもよい。
Alternatively, in the above aspect, the touch panel includes a second transistor, a light emitting element, and the second transistor includes a fifth conductive layer, a sixth conductive layer, a seventh conductive layer, The light emitting element includes a second semiconductor layer and a third insulating layer, and the light emitting element includes a pixel electrode, an EL layer on the pixel electrode, and a common electrode on the EL layer. a layer is provided on the fifth conductive layer, a sixth conductive layer is provided on the first insulating layer, and the first insulating layer has a fourth opening that reaches the fifth conductive layer. The sixth conductive layer has a fifth opening having a region overlapping with the fourth opening, and the second semiconductor layer has a region in contact with the fifth conductive layer and a region in contact with the sixth conductive layer. The third insulating layer has a region located inside the fourth opening and a region located inside the fifth opening, and the third insulating layer has a region located inside the fourth opening and inside the fifth opening. The seventh conductive layer is provided on the second semiconductor layer so as to have a region located inside the fourth opening, and a region located inside the fifth opening. and a region facing the third insulating layer with the second semiconductor layer sandwiched therebetween, the second insulating layer is provided on the seventh conductive layer, and the second insulating layer is provided on the seventh conductive layer. The first to third insulating layers have a sixth opening reaching the fifth conductive layer, and the pixel electrode has a region in contact with the fifth conductive layer and is located inside the sixth opening. It may be provided in the same layer as the fourth conductive layer so as to have a region.
又は、本発明の一態様は、第１のトランジスタと、検知素子と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、第１の導電層と、導電性粒子と、を有し、第１のトランジスタは、第２の導電層と、第３の導電層と、第４の導電層と、第１の半導体層と、第４の絶縁層と、を有し、検知素子は、一対の電極を有し、第１の絶縁層は、第２の導電層上に設けられ、第３の導電層は、第１の絶縁層上に設けられ、第１の絶縁層は、第２の導電層に達する第１の開口を有し、第３の導電層は、第１の開口と重なる領域を有する第２の開口を有し、第１の半導体層は、第２の導電層と接する領域、及び第３の導電層と接する領域を有し、且つ第１の開口の内部、及び第２の開口の内部に位置する領域を有するように設けられ、第４の絶縁層は、第１の開口の内部、及び第２の開口の内部に位置する領域を有するように、第１の半導体層上、及び第１の絶縁層上に設けられ、第４の導電層は、第１の開口の内部に位置する領域、及び第２の開口の内部に位置する領域を有し、且つ第４の絶縁層を第１の半導体層との間に挟んで対向する領域を有するように設けられ、第２の絶縁層は、第４の導電層上、及び第１の絶縁層上に設けられ、第１の導電層は、第２の絶縁層上に設けられ、且つ第２の導電層と電気的に接続され、第３の絶縁層は、第１の導電層上に設けられ、第３の絶縁層は、第１の導電層に達する第３の開口を有し、一対の電極の一方は、第３の開口と重なる領域を有し、第１の導電層と、一対の電極の一方と、は、導電性粒子を介して電気的に接続され、導電性粒子は、第３の開口の内部に位置する領域を有するように、第１の導電層と一対の電極の一方の間に設けられるタッチパネルである。
Alternatively, one embodiment of the present invention provides a first transistor, a sensing element, a first insulating layer, a second insulating layer, a third insulating layer, a first conductive layer, and conductive particles. The first transistor includes a second conductive layer, a third conductive layer, a fourth conductive layer, a first semiconductor layer, and a fourth insulating layer. , the sensing element has a pair of electrodes, the first insulating layer is provided on the second conductive layer, the third conductive layer is provided on the first insulating layer, and the first insulating layer is provided on the first insulating layer. The layer has a first opening that reaches the second conductive layer, the third conductive layer has a second opening that has an area that overlaps the first opening, and the first semiconductor layer has a first opening that reaches the second conductive layer. The fourth conductive layer has a region in contact with the second conductive layer and a region in contact with the third conductive layer, and has a region located inside the first opening and inside the second opening. The insulating layer is provided on the first semiconductor layer and the first insulating layer so as to have a region located inside the first opening and inside the second opening, and the fourth conductive layer has a region located inside the first opening, a region located inside the second opening, and a region facing the first semiconductor layer with the fourth insulating layer sandwiched therebetween. the second insulating layer is provided on the fourth conductive layer and the first insulating layer; the first conductive layer is provided on the second insulating layer; the third insulating layer is electrically connected to the second conductive layer, the third insulating layer is provided on the first conductive layer, and the third insulating layer has a third opening reaching the first conductive layer; One of the pair of electrodes has a region that overlaps with the third opening, the first conductive layer and one of the pair of electrodes are electrically connected via conductive particles, and the conductive particles are , the touch panel is provided between the first conductive layer and one of the pair of electrodes so as to have a region located inside the third opening.
又は、上記態様において、タッチパネルは、第２のトランジスタと、発光素子と、を有し、第２のトランジスタは、第５の導電層と、第６の導電層と、第７の導電層と、第２の半導体層と、第４の絶縁層と、を有し、発光素子は、画素電極と、画素電極上のＥＬ層と、ＥＬ層上の共通電極と、を有し、第１の絶縁層は、第５の導電層上に設けられ、第６の導電層は、第１の絶縁層上に設けられ、第１の絶縁層は、第５の導電層に達する第４の開口を有し、第６の導電層は、第４の開口と重なる領域を有する第５の開口を有し、第２の半導体層は、第５の導電層と接する領域、及び第６の導電層と接する領域を有し、且つ第４の開口の内部、及び第５の開口の内部に位置する領域を有するように設けられ、第４の絶縁層は、第４の開口の内部、及び第５の開口の内部に位置する領域を有するように、第２の半導体層上に設けられ、第７の導電層は、第４の開口の内部に位置する領域、及び第５の開口の内部に位置する領域を有し、且つ第４の絶縁層を第２の半導体層との間に挟んで対向する領域を有するように設けられ、第２の絶縁層は、第７の導電層上に設けられ、画素電極は、第５の導電層と電気的に接続されるように、第１の導電層と同一の層に設けられ、第３の絶縁層は、画素電極の端部を覆うように設けられてもよい。
Alternatively, in the above aspect, the touch panel includes a second transistor, a light emitting element, and the second transistor includes a fifth conductive layer, a sixth conductive layer, a seventh conductive layer, The light emitting element includes a second semiconductor layer and a fourth insulating layer, and the light emitting element includes a pixel electrode, an EL layer on the pixel electrode, and a common electrode on the EL layer. a layer is provided on the fifth conductive layer, a sixth conductive layer is provided on the first insulating layer, and the first insulating layer has a fourth opening that reaches the fifth conductive layer. The sixth conductive layer has a fifth opening having a region overlapping with the fourth opening, and the second semiconductor layer has a region in contact with the fifth conductive layer and a region in contact with the sixth conductive layer. The fourth insulating layer has a region located inside the fourth opening and a region located inside the fifth opening. The seventh conductive layer is provided on the second semiconductor layer so as to have a region located inside the fourth opening, and a region located inside the fifth opening. and a region facing the fourth insulating layer sandwiched between the fourth insulating layer and the second semiconductor layer, the second insulating layer is provided on the seventh conductive layer, and the second insulating layer is provided on the seventh conductive layer, and the pixel The electrode is provided on the same layer as the first conductive layer so as to be electrically connected to the fifth conductive layer, and the third insulating layer is provided to cover an end of the pixel electrode. Good too.
又は、上記態様において、一対の電極の一方と、第１の導電層と、の間には、導電性粒子を含む接着層が設けられてもよい。
Alternatively, in the above embodiment, an adhesive layer containing conductive particles may be provided between one of the pair of electrodes and the first conductive layer.
又は、上記態様において、第１の半導体層、及び第２の半導体層は、金属酸化物を有し、金属酸化物は、インジウムと、亜鉛と、Ｍ（Ｍはアルミニウム、チタン、ガリウム、ゲルマニウム、スズ、イットリウム、ジルコニウム、ランタン、セリウム、ネオジム、及びハフニウムから選ばれた一種又は複数種）と、を有してもよい。
Alternatively, in the above aspect, the first semiconductor layer and the second semiconductor layer include a metal oxide, and the metal oxide includes indium, zinc, and M (M is aluminum, titanium, gallium, germanium, or one or more selected from tin, yttrium, zirconium, lanthanum, cerium, neodymium, and hafnium.
又は、本発明の一態様は、第１の基板上に第１の導電層を形成し、第１の導電層上に、第１の絶縁層を形成し、第１の絶縁層上に、導電膜を形成し、第１の絶縁層に、第１の導電層に達する第１の開口を、導電膜に、第１の開口と重なる領域を有する第２の開口を、それぞれ形成し、且つ導電膜を加工して、第２の導電層を形成し、第１の導電層と接する領域、及び第２の導電層と接する領域を有し、且つ第１の開口の内部、及び第２の開口の内部に位置する領域を有するように、第１の半導体層を形成し、第１の開口の内部、及び第２の開口の内部に位置する領域を有するように、第１の半導体層上、及び第１の絶縁層上に第２の絶縁層を形成し、第１の開口の内部、及び第２の開口の内部に位置する領域を有し、且つ第２の絶縁層を第１の半導体層との間に挟んで対向する領域を有するように第３の導電層を形成し、第３の導電層上、及び第１の絶縁層上に、第３の絶縁層を形成し、第１乃至第３の絶縁層に、第１の導電層に達する第３の開口を形成し、第２の基板上に、一対の電極を有する検知素子を形成し、第１の基板と、第２の基板と、を、導電性粒子を含む接着層を用いて、導電性粒子が第３の開口の内部に位置する領域を有し、且つ第１の導電層と検知素子の一方の電極が、導電性粒子を介して電気的に接続されるように貼り合わせるタッチパネルの作製方法である。
Alternatively, in one embodiment of the present invention, a first conductive layer is formed over a first substrate, a first insulating layer is formed over the first conductive layer, and a conductive layer is formed over the first insulating layer. forming a first opening reaching the first conductive layer in the first insulating layer and a second opening having a region overlapping the first opening in the conductive film; The film is processed to form a second conductive layer, which has a region in contact with the first conductive layer and a region in contact with the second conductive layer, and inside the first opening and inside the second opening. forming a first semiconductor layer to have a region located inside the first opening and a region located inside the second opening; and a second insulating layer is formed on the first insulating layer, and has a region located inside the first opening and inside the second opening, and the second insulating layer is formed on the first semiconductor layer. A third conductive layer is formed so as to have an opposing region sandwiched therebetween, a third insulating layer is formed on the third conductive layer and on the first insulating layer, and a third insulating layer is formed on the third conductive layer and on the first insulating layer. A third opening reaching the first conductive layer is formed in the third insulating layer, a sensing element having a pair of electrodes is formed on the second substrate, and the first substrate and the second a substrate, using an adhesive layer containing conductive particles, the first conductive layer and one electrode of the sensing element having a region in which the conductive particles are located inside the third opening; This is a method for producing a touch panel that is bonded together so that it is electrically connected via sexual particles.
又は、上記態様において、第３の開口の形成後に、第１の導電層と接する領域を有し、且つ第３の開口の内部に位置する領域を有するように、第４の導電層を形成してもよい。
Alternatively, in the above aspect, after forming the third opening, a fourth conductive layer is formed so as to have a region in contact with the first conductive layer and a region located inside the third opening. It's okay.
又は、上記態様において、第１の導電層の形成と並行して、第５の導電層を形成し、第５の導電層上に、第１の絶縁層を形成し、第１の開口、及び第２の開口の形成と並行して、第１の絶縁層に、第５の導電層に達する第４の開口を、導電膜に、第４の開口と重なる領域を有する第５の開口を、それぞれ形成し、導電膜を加工して、第６の導電層を形成し、第１の半導体層の形成と並行して、第５の導電層と接する領域、及び第６の導電層と接する領域を有し、且つ第４の開口の内部、及び第５の開口の内部に位置する領域を有するように、第２の半導体層を形成し、第４の開口の内部、及び第５の開口の内部に位置する領域を有するように、第２の半導体層上に第２の絶縁層を形成し、第３の導電層の形成と並行して、第４の開口の内部、及び第５の開口の内部に位置する領域を有し、且つ第２の絶縁層を第２の半導体層との間に挟んで対向する領域を有するように第７の導電層を形成し、第７の導電層上に、第３の絶縁層を形成し、第３の開口の形成と並行して、第１乃至第３の絶縁層に、第５の導電層に達する第６の開口を形成し、第４の導電層の形成と並行して、第５の導電層と接する領域を有し、且つ第６の開口の内部に位置する領域を有するように、画素電極を形成し、画素電極上にＥＬ層を、ＥＬ層上に共通電極をそれぞれ形成することにより、画素電極と、ＥＬ層と、共通電極と、を有する発光素子を形成してもよい。
Alternatively, in the above aspect, a fifth conductive layer is formed in parallel with the formation of the first conductive layer, a first insulating layer is formed on the fifth conductive layer, and the first opening is formed. In parallel with the formation of the second opening, a fourth opening reaching the fifth conductive layer is formed in the first insulating layer, a fifth opening having a region overlapping with the fourth opening is formed in the conductive film, A region in contact with the fifth conductive layer and a region in contact with the sixth conductive layer are formed in parallel with the formation of the first semiconductor layer. The second semiconductor layer is formed to have a region located inside the fourth opening and inside the fifth opening, and has a region inside the fourth opening and inside the fifth opening. A second insulating layer is formed on the second semiconductor layer so as to have a region located inside the fourth opening and a fifth opening in parallel with the formation of the third conductive layer. A seventh conductive layer is formed so as to have a region located inside the second semiconductor layer, and a region facing the second semiconductor layer with the second insulating layer sandwiched between the seventh conductive layer and the second semiconductor layer. A third insulating layer is formed, and in parallel with the formation of the third opening, a sixth opening reaching the fifth conductive layer is formed in the first to third insulating layers. In parallel with the formation of the conductive layer, a pixel electrode is formed so as to have a region in contact with the fifth conductive layer and a region located inside the sixth opening, and an EL layer is formed on the pixel electrode. , a light emitting element having a pixel electrode, an EL layer, and a common electrode may be formed by forming a common electrode on each of the EL layers.
本発明の一態様により、低価格なタッチパネルを提供できる。又は、本発明の一態様により、信頼性が高いタッチパネルを提供できる。又は、本発明の一態様により、高速に駆動するタッチパネルを提供できる。又は、本発明の一態様により、高精細な表示装置を有するタッチパネルを提供できる。又は、本発明の一態様により、微細なサイズのトランジスタを有するタッチパネルを提供できる。又は、本発明の一態様により、オン電流が大きいトランジスタを有するタッチパネルを提供できる。又は、本発明の一態様により、電気特性の良好なタッチパネルを提供できる。又は、本発明の一態様により、新規なタッチパネルを提供できる。又は、本発明の一態様により、上記タッチパネルに設けられる表示装置を提供できる。又は、本発明の一態様により、上記タッチパネルに設けられる半導体装置を提供できる。
According to one embodiment of the present invention, a low-cost touch panel can be provided. Alternatively, according to one embodiment of the present invention, a highly reliable touch panel can be provided. Alternatively, according to one embodiment of the present invention, a touch panel that is driven at high speed can be provided. Alternatively, according to one embodiment of the present invention, a touch panel including a high-definition display device can be provided. Alternatively, according to one embodiment of the present invention, a touch panel including microsized transistors can be provided. Alternatively, according to one embodiment of the present invention, a touch panel including a transistor with high on-state current can be provided. Alternatively, according to one embodiment of the present invention, a touch panel with good electrical characteristics can be provided. Alternatively, according to one embodiment of the present invention, a novel touch panel can be provided. Alternatively, according to one embodiment of the present invention, a display device provided in the touch panel can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device provided in the touch panel can be provided.
又は、本発明の一態様により、歩留まりが高いタッチパネルの作製方法を提供できる。又は、本発明の一態様により、作製工程が簡略化されたタッチパネルの作製方法を提供できる。又は、本発明の一態様により、低コストで量産性の高いタッチパネルの作製方法を提供できる。又は、本発明の一態様により、信頼性が高いタッチパネルの作製方法を提供できる。又は、本発明の一態様により、高速に駆動するタッチパネルの作製方法を提供できる。又は、本発明の一態様により、高精細な表示装置を有するタッチパネルの作製方法を提供できる。又は、本発明の一態様により、微細なサイズのトランジスタを有するタッチパネルの作製方法を提供できる。又は、本発明の一態様により、オン電流が大きいトランジスタを有するタッチパネルの作製方法を提供できる。又は、本発明の一態様により、電気特性の良好なタッチパネルの作製方法を提供できる。又は、本発明の一態様により、新規なタッチパネルの作製方法を提供できる。又は、本発明の一態様により、上記タッチパネルに設けられる表示装置の作製方法を提供できる。又は、本発明の一態様により、上記タッチパネルに設けられる半導体装置の作製方法を提供できる。
Alternatively, according to one embodiment of the present invention, a method for manufacturing a touch panel with high yield can be provided. Alternatively, according to one embodiment of the present invention, a method for manufacturing a touch panel with a simplified manufacturing process can be provided. Alternatively, one embodiment of the present invention can provide a method for manufacturing a touch panel at low cost and with high mass productivity. Alternatively, according to one embodiment of the present invention, a method for manufacturing a highly reliable touch panel can be provided. Alternatively, according to one embodiment of the present invention, a method for manufacturing a touch panel that drives at high speed can be provided. Alternatively, according to one embodiment of the present invention, a method for manufacturing a touch panel including a high-definition display device can be provided. Alternatively, according to one embodiment of the present invention, a method for manufacturing a touch panel including a microsized transistor can be provided. Alternatively, according to one embodiment of the present invention, a method for manufacturing a touch panel including a transistor with high on-state current can be provided. Alternatively, according to one embodiment of the present invention, a method for manufacturing a touch panel with good electrical characteristics can be provided. Alternatively, according to one embodiment of the present invention, a novel method for manufacturing a touch panel can be provided. Alternatively, one embodiment of the present invention can provide a method for manufacturing a display device provided in the touch panel. Alternatively, one embodiment of the present invention can provide a method for manufacturing a semiconductor device provided in the touch panel.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
Note that the description of these effects does not preclude the existence of other effects. One embodiment of the present invention does not necessarily need to have all of these effects. Effects other than these can be extracted from the description, drawings, and claims.
図１Ａ、及び図１Ｂは、タッチパネルの構成例を示す斜視図である。
図２Ａは、表示装置の構成例を示すブロック図である。図２Ｂは、画素の構成例を示す平面図である。図２Ｃ、及び図２Ｄは、画素の構成例を示す回路図である。
図３Ａ、図３Ｂ１、図３Ｂ２、図３Ｃ１、及び図３Ｃ２は、画素の構成例を示す回路図である。
図４Ａ、及び図４Ｂは、タッチパネルの構成例を示す平面図である。
図５Ａ、及び図５Ｂは、タッチパネルの構成例を示す平面図である。
図６は、タッチパネルの構成例を示す断面図である。
図７は、タッチパネルの構成例を示す断面図である。
図８Ａ、及び図８Ｂは、導電性粒子、及びその周辺の構成例を示す断面図である。
図９Ａ、及び図９Ｂは、導電性粒子、及びその周辺の構成例を示す断面図である。
図１０Ａは、トランジスタの構成例を示す平面図である。図１０Ｂは、トランジスタの構成例を示す断面図である。
図１１Ａ、及び図１１Ｂは、タッチパネルの構成例を示す平面図である。
図１２Ａ、及び図１２Ｂは、タッチパネルの構成例を示す平面図である。
図１３は、タッチパネルの構成例を示す断面図である。
図１４は、タッチパネルの構成例を示す断面図である。
図１５Ａ、及び図１５Ｂは、タッチパネルの構成例を示す平面図である。
図１６Ａ、及び図１６Ｂは、タッチパネルの構成例を示す平面図である。
図１７Ａ、及び図１７Ｂは、タッチパネルの構成例を示す平面図である。
図１８は、タッチパネルの構成例を示す断面図である。
図１９Ａ、及び図１９Ｂは、タッチパネルの構成例を示す平面図である。
図２０は、タッチパネルの構成例を示す平面図である。
図２１は、タッチパネルの構成例を示す断面図である。
図２２は、タッチパネルの構成例を示す断面図である。
図２３Ａ、及び図２３Ｂは、タッチパネルの構成例を示す平面図である。
図２４は、タッチパネルの構成例を示す平面図である。
図２５は、タッチパネルの構成例を示す断面図である。
図２６は、タッチパネルの構成例を示す断面図である。
図２７Ａ、及び図２７Ｂは、導電性粒子、及びその周辺の構成例を示す断面図である。
図２８Ａ、及び図２８Ｂは、タッチパネルの構成例を示す平面図である。
図２９は、タッチパネルの構成例を示す平面図である。
図３０は、タッチパネルの構成例を示す断面図である。
図３１は、タッチパネルの構成例を示す断面図である。
図３２Ａ、及び図３２Ｂは、タッチパネルの構成例を示す平面図である。
図３３は、タッチパネルの構成例を示す断面図である。
図３４は、タッチパネルの構成例を示す断面図である。
図３５Ａ、及び図３５Ｂは、入力装置の構成例を示す平面図である。図３５Ｃは、電極の構成例を示す平面図である。
図３６Ａは、タッチパネルの構成例を示すブロック図である。図３６Ｂは、タッチパネルの駆動方法の一例を示すタイミングチャートである。
図３７Ａ、及び図３７Ｂは、タッチパネルの構成例を示す斜視図である。
図３８Ａ、及び図３８Ｂは、タッチパネルの構成例を示す斜視図である。
図３９Ａ、及び図３９Ｂは、表示装置の構成例を示すブロック図である。
図４０は、タッチパネルの構成例を示す断面図である。
図４１は、タッチパネルの構成例を示す断面図である。
図４２は、タッチパネルの構成例を示す断面図である。
図４３は、タッチパネルの構成例を示す断面図である。
図４４は、タッチパネルの構成例を示す断面図である。
図４５は、タッチパネルの構成例を示す断面図である。
図４６は、タッチパネルの構成例を示す断面図である。
図４７Ａ乃至図４７Ｄは、タッチパネルの作製方法例を示す断面図である。
図４８Ａ乃至図４８Ｃは、タッチパネルの作製方法例を示す断面図である。
図４９Ａ、及び図４９Ｂは、タッチパネルの作製方法例を示す断面図である。
図５０Ａ、及び図５０Ｂは、タッチパネルの作製方法例を示す断面図である。
図５１Ａ、及び図５１Ｂは、タッチパネルの作製方法例を示す断面図である。
図５２Ａ乃至図５２Ｃは、タッチパネルの作製方法例を示す断面図である。
図５３Ａ乃至図５３Ｄは、タッチパネルの作製方法例を示す断面図である。
図５４Ａ乃至図５４Ｃは、タッチパネルの作製方法例を示す断面図である。
図５５Ａ、及び図５５Ｂは、タッチパネルの作製方法例を示す断面図である。
図５６Ａ、及び図５６Ｂは、タッチパネルの作製方法例を示す断面図である。
図５７Ａ、及び図５７Ｂは、タッチパネルの作製方法例を示す断面図である。
図５８Ａ乃至図５８Ｃは、タッチパネルの作製方法例を示す断面図である。
図５９Ａ、及び図５９Ｂは、タッチパネルの作製方法例を示す断面図である。
図６０Ａ、及び図６０Ｂは、タッチパネルの作製方法例を示す断面図である。
図６１Ａ乃至図６１Ｃは、トランジスタの構成例を示す平面図である。
図６２Ａは、トランジスタの構成例を示す平面図である。図６２Ｂは、トランジスタの構成例を示す断面図である。
図６３Ａは、トランジスタの構成例を示す平面図である。図６３Ｂは、トランジスタの構成例を示す断面図である。
図６４Ａは、トランジスタの構成例を示す平面図である。図６４Ｂ１乃至図６４Ｂ３は、トランジスタの構成例を示す断面図である。
図６５Ａ１、及び図６５Ａ２は、トランジスタの構成例を示す平面図である。図６５Ｂは、トランジスタの構成例を示す断面図である。
図６６Ａは、トランジスタの構成例を示す平面図である。図６６Ｂは、トランジスタの構成例を示す断面図である。
図６７Ａは、トランジスタの構成例を示す平面図である。図６７Ｂは、トランジスタの構成例を示す断面図である。
図６８Ａ１、及び図６８Ａ２は、トランジスタの構成例を示す平面図である。図６８Ｂは、トランジスタの構成例を示す断面図である。
図６９Ａは、トランジスタの構成例を示す平面図である。図６９Ｂは、トランジスタの構成例を示す断面図である。
図７０Ａは、トランジスタの構成例を示す平面図である。図７０Ｂ１、及び図７０Ｂ２は、トランジスタの構成例を示す断面図である。
図７１Ａ、及び図７１Ｂは、トランジスタの構成例を示す断面図である。
図７２Ａ、及び図７２Ｂは、トランジスタの構成例を示す断面図である。
図７３Ａ、及び図７３Ｂは、トランジスタの構成例を示す断面図である。
図７４Ａは、トランジスタの構成例を示す平面図である。図７４Ｂは、トランジスタの構成例を示す断面図である。
図７５Ａ、及び図７５Ｂは、トランジスタの構成例を示す平面図である。
図７６Ａは、トランジスタの構成例を示す平面図である。図７６Ｂは、トランジスタの構成例を示す断面図である。
図７７Ａは、トランジスタの構成例を示す平面図である。図７７Ｂは、トランジスタの構成例を示す断面図である。
図７８Ａ乃至図７８Ｇは、画素の構成例を示す平面図である。
図７９Ａ乃至図７９Ｉは、画素の構成例を示す平面図である。
図８０Ａ乃至図８０Ｄは、電子機器の一例を示す図である。
図８１Ａ乃至図８１Ｅは、電子機器の一例を示す図である。
図８２Ａ乃至図８２Ｇは、電子機器の一例を示す図である。 FIG. 1A and FIG. 1B are perspective views showing a configuration example of a touch panel.
FIG. 2A is a block diagram showing a configuration example of a display device. FIG. 2B is a plan view showing an example of a pixel configuration. FIGS. 2C and 2D are circuit diagrams showing examples of pixel configurations.
3A, FIG. 3B1, FIG. 3B2, FIG. 3C1, and FIG. 3C2 are circuit diagrams showing examples of pixel configurations.
FIG. 4A and FIG. 4B are plan views showing a configuration example of a touch panel.
FIG. 5A and FIG. 5B are plan views showing a configuration example of a touch panel.
FIG. 6 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 7 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 8A and FIG. 8B are cross-sectional views showing examples of the configuration of conductive particles and their surroundings.
FIG. 9A and FIG. 9B are cross-sectional views showing examples of configurations of conductive particles and their surroundings.
FIG. 10A is a plan view showing a configuration example of a transistor. FIG. 10B is a cross-sectional view showing a configuration example of a transistor.
FIG. 11A and FIG. 11B are plan views showing a configuration example of a touch panel.
FIG. 12A and FIG. 12B are plan views showing a configuration example of a touch panel.
FIG. 13 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 14 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 15A and FIG. 15B are plan views showing a configuration example of a touch panel.
FIG. 16A and FIG. 16B are plan views showing a configuration example of a touch panel.
17A and 17B are plan views showing a configuration example of a touch panel.
FIG. 18 is a cross-sectional view showing a configuration example of a touch panel.
19A and 19B are plan views showing a configuration example of a touch panel.
FIG. 20 is a plan view showing a configuration example of a touch panel.
FIG. 21 is a sectional view showing a configuration example of a touch panel.
FIG. 22 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 23A and FIG. 23B are plan views showing a configuration example of a touch panel.
FIG. 24 is a plan view showing a configuration example of a touch panel.
FIG. 25 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 26 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 27A and FIG. 27B are cross-sectional views showing an example of the configuration of conductive particles and their surroundings.
FIG. 28A and FIG. 28B are plan views showing a configuration example of a touch panel.
FIG. 29 is a plan view showing a configuration example of a touch panel.
FIG. 30 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 31 is a sectional view showing a configuration example of a touch panel.
FIG. 32A and FIG. 32B are plan views showing a configuration example of a touch panel.
FIG. 33 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 34 is a cross-sectional view showing a configuration example of a touch panel.
35A and 35B are plan views showing a configuration example of an input device. FIG. 35C is a plan view showing an example of the structure of the electrode.
FIG. 36A is a block diagram illustrating a configuration example of a touch panel. FIG. 36B is a timing chart illustrating an example of a touch panel driving method.
FIG. 37A and FIG. 37B are perspective views showing a configuration example of a touch panel.
FIG. 38A and FIG. 38B are perspective views showing a configuration example of a touch panel.
39A and 39B are block diagrams illustrating an example of the configuration of a display device.
FIG. 40 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 41 is a sectional view showing a configuration example of a touch panel.
FIG. 42 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 43 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 44 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 45 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 46 is a cross-sectional view showing a configuration example of a touch panel.
47A to 47D are cross-sectional views showing an example of a method for manufacturing a touch panel.
48A to 48C are cross-sectional views showing an example of a method for manufacturing a touch panel.
49A and 49B are cross-sectional views showing an example of a method for manufacturing a touch panel.
50A and 50B are cross-sectional views showing an example of a method for manufacturing a touch panel.
51A and 51B are cross-sectional views showing an example of a method for manufacturing a touch panel.
52A to 52C are cross-sectional views showing an example of a method for manufacturing a touch panel.
53A to 53D are cross-sectional views showing an example of a method for manufacturing a touch panel.
54A to 54C are cross-sectional views showing an example of a method for manufacturing a touch panel.
55A and 55B are cross-sectional views showing an example of a method for manufacturing a touch panel.
56A and 56B are cross-sectional views showing an example of a method for manufacturing a touch panel.
57A and 57B are cross-sectional views showing an example of a method for manufacturing a touch panel.
58A to 58C are cross-sectional views illustrating an example of a method for manufacturing a touch panel.
59A and 59B are cross-sectional views showing an example of a method for manufacturing a touch panel.
60A and 60B are cross-sectional views showing an example of a method for manufacturing a touch panel.
61A to 61C are plan views showing configuration examples of transistors.
FIG. 62A is a plan view showing a configuration example of a transistor. FIG. 62B is a cross-sectional view showing a configuration example of a transistor.
FIG. 63A is a plan view showing a configuration example of a transistor. FIG. 63B is a cross-sectional view showing a configuration example of a transistor.
FIG. 64A is a plan view showing a configuration example of a transistor. FIGS. 64B1 to 64B3 are cross-sectional views showing configuration examples of transistors.
FIGS. 65A1 and 65A2 are plan views showing configuration examples of transistors. FIG. 65B is a cross-sectional view illustrating a configuration example of a transistor.
FIG. 66A is a plan view showing a configuration example of a transistor. FIG. 66B is a cross-sectional view showing a configuration example of a transistor.
FIG. 67A is a plan view showing a configuration example of a transistor. FIG. 67B is a cross-sectional view showing a configuration example of a transistor.
FIGS. 68A1 and 68A2 are plan views showing configuration examples of transistors. FIG. 68B is a cross-sectional view illustrating a configuration example of a transistor.
FIG. 69A is a plan view showing a configuration example of a transistor. FIG. 69B is a cross-sectional view illustrating a configuration example of a transistor.
FIG. 70A is a plan view showing a configuration example of a transistor. FIG. 70B1 and FIG. 70B2 are cross-sectional views showing configuration examples of transistors.
FIG. 71A and FIG. 71B are cross-sectional views showing an example of the structure of a transistor.
FIG. 72A and FIG. 72B are cross-sectional views showing an example of the structure of a transistor.
FIG. 73A and FIG. 73B are cross-sectional views showing an example of the structure of a transistor.
FIG. 74A is a plan view showing a configuration example of a transistor. FIG. 74B is a cross-sectional view illustrating a configuration example of a transistor.
FIG. 75A and FIG. 75B are plan views showing a configuration example of a transistor.
FIG. 76A is a plan view showing a configuration example of a transistor. FIG. 76B is a cross-sectional view showing a configuration example of a transistor.
FIG. 77A is a plan view showing a configuration example of a transistor. FIG. 77B is a cross-sectional view showing a configuration example of a transistor.
78A to 78G are plan views showing examples of pixel configurations.
79A to 79I are plan views showing examples of pixel configurations.
80A to 80D are diagrams illustrating an example of an electronic device.
81A to 81E are diagrams illustrating an example of an electronic device.
82A to 82G are diagrams illustrating an example of an electronic device.
図２Ａは、表示装置の構成例を示すブロック図である。図２Ｂは、画素の構成例を示す平面図である。図２Ｃ、及び図２Ｄは、画素の構成例を示す回路図である。
図３Ａ、図３Ｂ１、図３Ｂ２、図３Ｃ１、及び図３Ｃ２は、画素の構成例を示す回路図である。
図４Ａ、及び図４Ｂは、タッチパネルの構成例を示す平面図である。
図５Ａ、及び図５Ｂは、タッチパネルの構成例を示す平面図である。
図６は、タッチパネルの構成例を示す断面図である。
図７は、タッチパネルの構成例を示す断面図である。
図８Ａ、及び図８Ｂは、導電性粒子、及びその周辺の構成例を示す断面図である。
図９Ａ、及び図９Ｂは、導電性粒子、及びその周辺の構成例を示す断面図である。
図１０Ａは、トランジスタの構成例を示す平面図である。図１０Ｂは、トランジスタの構成例を示す断面図である。
図１１Ａ、及び図１１Ｂは、タッチパネルの構成例を示す平面図である。
図１２Ａ、及び図１２Ｂは、タッチパネルの構成例を示す平面図である。
図１３は、タッチパネルの構成例を示す断面図である。
図１４は、タッチパネルの構成例を示す断面図である。
図１５Ａ、及び図１５Ｂは、タッチパネルの構成例を示す平面図である。
図１６Ａ、及び図１６Ｂは、タッチパネルの構成例を示す平面図である。
図１７Ａ、及び図１７Ｂは、タッチパネルの構成例を示す平面図である。
図１８は、タッチパネルの構成例を示す断面図である。
図１９Ａ、及び図１９Ｂは、タッチパネルの構成例を示す平面図である。
図２０は、タッチパネルの構成例を示す平面図である。
図２１は、タッチパネルの構成例を示す断面図である。
図２２は、タッチパネルの構成例を示す断面図である。
図２３Ａ、及び図２３Ｂは、タッチパネルの構成例を示す平面図である。
図２４は、タッチパネルの構成例を示す平面図である。
図２５は、タッチパネルの構成例を示す断面図である。
図２６は、タッチパネルの構成例を示す断面図である。
図２７Ａ、及び図２７Ｂは、導電性粒子、及びその周辺の構成例を示す断面図である。
図２８Ａ、及び図２８Ｂは、タッチパネルの構成例を示す平面図である。
図２９は、タッチパネルの構成例を示す平面図である。
図３０は、タッチパネルの構成例を示す断面図である。
図３１は、タッチパネルの構成例を示す断面図である。
図３２Ａ、及び図３２Ｂは、タッチパネルの構成例を示す平面図である。
図３３は、タッチパネルの構成例を示す断面図である。
図３４は、タッチパネルの構成例を示す断面図である。
図３５Ａ、及び図３５Ｂは、入力装置の構成例を示す平面図である。図３５Ｃは、電極の構成例を示す平面図である。
図３６Ａは、タッチパネルの構成例を示すブロック図である。図３６Ｂは、タッチパネルの駆動方法の一例を示すタイミングチャートである。
図３７Ａ、及び図３７Ｂは、タッチパネルの構成例を示す斜視図である。
図３８Ａ、及び図３８Ｂは、タッチパネルの構成例を示す斜視図である。
図３９Ａ、及び図３９Ｂは、表示装置の構成例を示すブロック図である。
図４０は、タッチパネルの構成例を示す断面図である。
図４１は、タッチパネルの構成例を示す断面図である。
図４２は、タッチパネルの構成例を示す断面図である。
図４３は、タッチパネルの構成例を示す断面図である。
図４４は、タッチパネルの構成例を示す断面図である。
図４５は、タッチパネルの構成例を示す断面図である。
図４６は、タッチパネルの構成例を示す断面図である。
図４７Ａ乃至図４７Ｄは、タッチパネルの作製方法例を示す断面図である。
図４８Ａ乃至図４８Ｃは、タッチパネルの作製方法例を示す断面図である。
図４９Ａ、及び図４９Ｂは、タッチパネルの作製方法例を示す断面図である。
図５０Ａ、及び図５０Ｂは、タッチパネルの作製方法例を示す断面図である。
図５１Ａ、及び図５１Ｂは、タッチパネルの作製方法例を示す断面図である。
図５２Ａ乃至図５２Ｃは、タッチパネルの作製方法例を示す断面図である。
図５３Ａ乃至図５３Ｄは、タッチパネルの作製方法例を示す断面図である。
図５４Ａ乃至図５４Ｃは、タッチパネルの作製方法例を示す断面図である。
図５５Ａ、及び図５５Ｂは、タッチパネルの作製方法例を示す断面図である。
図５６Ａ、及び図５６Ｂは、タッチパネルの作製方法例を示す断面図である。
図５７Ａ、及び図５７Ｂは、タッチパネルの作製方法例を示す断面図である。
図５８Ａ乃至図５８Ｃは、タッチパネルの作製方法例を示す断面図である。
図５９Ａ、及び図５９Ｂは、タッチパネルの作製方法例を示す断面図である。
図６０Ａ、及び図６０Ｂは、タッチパネルの作製方法例を示す断面図である。
図６１Ａ乃至図６１Ｃは、トランジスタの構成例を示す平面図である。
図６２Ａは、トランジスタの構成例を示す平面図である。図６２Ｂは、トランジスタの構成例を示す断面図である。
図６３Ａは、トランジスタの構成例を示す平面図である。図６３Ｂは、トランジスタの構成例を示す断面図である。
図６４Ａは、トランジスタの構成例を示す平面図である。図６４Ｂ１乃至図６４Ｂ３は、トランジスタの構成例を示す断面図である。
図６５Ａ１、及び図６５Ａ２は、トランジスタの構成例を示す平面図である。図６５Ｂは、トランジスタの構成例を示す断面図である。
図６６Ａは、トランジスタの構成例を示す平面図である。図６６Ｂは、トランジスタの構成例を示す断面図である。
図６７Ａは、トランジスタの構成例を示す平面図である。図６７Ｂは、トランジスタの構成例を示す断面図である。
図６８Ａ１、及び図６８Ａ２は、トランジスタの構成例を示す平面図である。図６８Ｂは、トランジスタの構成例を示す断面図である。
図６９Ａは、トランジスタの構成例を示す平面図である。図６９Ｂは、トランジスタの構成例を示す断面図である。
図７０Ａは、トランジスタの構成例を示す平面図である。図７０Ｂ１、及び図７０Ｂ２は、トランジスタの構成例を示す断面図である。
図７１Ａ、及び図７１Ｂは、トランジスタの構成例を示す断面図である。
図７２Ａ、及び図７２Ｂは、トランジスタの構成例を示す断面図である。
図７３Ａ、及び図７３Ｂは、トランジスタの構成例を示す断面図である。
図７４Ａは、トランジスタの構成例を示す平面図である。図７４Ｂは、トランジスタの構成例を示す断面図である。
図７５Ａ、及び図７５Ｂは、トランジスタの構成例を示す平面図である。
図７６Ａは、トランジスタの構成例を示す平面図である。図７６Ｂは、トランジスタの構成例を示す断面図である。
図７７Ａは、トランジスタの構成例を示す平面図である。図７７Ｂは、トランジスタの構成例を示す断面図である。
図７８Ａ乃至図７８Ｇは、画素の構成例を示す平面図である。
図７９Ａ乃至図７９Ｉは、画素の構成例を示す平面図である。
図８０Ａ乃至図８０Ｄは、電子機器の一例を示す図である。
図８１Ａ乃至図８１Ｅは、電子機器の一例を示す図である。
図８２Ａ乃至図８２Ｇは、電子機器の一例を示す図である。 FIG. 1A and FIG. 1B are perspective views showing a configuration example of a touch panel.
FIG. 2A is a block diagram showing a configuration example of a display device. FIG. 2B is a plan view showing an example of a pixel configuration. FIGS. 2C and 2D are circuit diagrams showing examples of pixel configurations.
3A, FIG. 3B1, FIG. 3B2, FIG. 3C1, and FIG. 3C2 are circuit diagrams showing examples of pixel configurations.
FIG. 4A and FIG. 4B are plan views showing a configuration example of a touch panel.
FIG. 5A and FIG. 5B are plan views showing a configuration example of a touch panel.
FIG. 6 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 7 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 8A and FIG. 8B are cross-sectional views showing examples of the configuration of conductive particles and their surroundings.
FIG. 9A and FIG. 9B are cross-sectional views showing examples of configurations of conductive particles and their surroundings.
FIG. 10A is a plan view showing a configuration example of a transistor. FIG. 10B is a cross-sectional view showing a configuration example of a transistor.
FIG. 11A and FIG. 11B are plan views showing a configuration example of a touch panel.
FIG. 12A and FIG. 12B are plan views showing a configuration example of a touch panel.
FIG. 13 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 14 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 15A and FIG. 15B are plan views showing a configuration example of a touch panel.
FIG. 16A and FIG. 16B are plan views showing a configuration example of a touch panel.
17A and 17B are plan views showing a configuration example of a touch panel.
FIG. 18 is a cross-sectional view showing a configuration example of a touch panel.
19A and 19B are plan views showing a configuration example of a touch panel.
FIG. 20 is a plan view showing a configuration example of a touch panel.
FIG. 21 is a sectional view showing a configuration example of a touch panel.
FIG. 22 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 23A and FIG. 23B are plan views showing a configuration example of a touch panel.
FIG. 24 is a plan view showing a configuration example of a touch panel.
FIG. 25 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 26 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 27A and FIG. 27B are cross-sectional views showing an example of the configuration of conductive particles and their surroundings.
FIG. 28A and FIG. 28B are plan views showing a configuration example of a touch panel.
FIG. 29 is a plan view showing a configuration example of a touch panel.
FIG. 30 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 31 is a sectional view showing a configuration example of a touch panel.
FIG. 32A and FIG. 32B are plan views showing a configuration example of a touch panel.
FIG. 33 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 34 is a cross-sectional view showing a configuration example of a touch panel.
35A and 35B are plan views showing a configuration example of an input device. FIG. 35C is a plan view showing an example of the structure of the electrode.
FIG. 36A is a block diagram illustrating a configuration example of a touch panel. FIG. 36B is a timing chart illustrating an example of a touch panel driving method.
FIG. 37A and FIG. 37B are perspective views showing a configuration example of a touch panel.
FIG. 38A and FIG. 38B are perspective views showing a configuration example of a touch panel.
39A and 39B are block diagrams illustrating an example of the configuration of a display device.
FIG. 40 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 41 is a sectional view showing a configuration example of a touch panel.
FIG. 42 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 43 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 44 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 45 is a cross-sectional view showing a configuration example of a touch panel.
FIG. 46 is a cross-sectional view showing a configuration example of a touch panel.
47A to 47D are cross-sectional views showing an example of a method for manufacturing a touch panel.
48A to 48C are cross-sectional views showing an example of a method for manufacturing a touch panel.
49A and 49B are cross-sectional views showing an example of a method for manufacturing a touch panel.
50A and 50B are cross-sectional views showing an example of a method for manufacturing a touch panel.
51A and 51B are cross-sectional views showing an example of a method for manufacturing a touch panel.
52A to 52C are cross-sectional views showing an example of a method for manufacturing a touch panel.
53A to 53D are cross-sectional views showing an example of a method for manufacturing a touch panel.
54A to 54C are cross-sectional views showing an example of a method for manufacturing a touch panel.
55A and 55B are cross-sectional views showing an example of a method for manufacturing a touch panel.
56A and 56B are cross-sectional views showing an example of a method for manufacturing a touch panel.
57A and 57B are cross-sectional views showing an example of a method for manufacturing a touch panel.
58A to 58C are cross-sectional views illustrating an example of a method for manufacturing a touch panel.
59A and 59B are cross-sectional views showing an example of a method for manufacturing a touch panel.
60A and 60B are cross-sectional views showing an example of a method for manufacturing a touch panel.
61A to 61C are plan views showing configuration examples of transistors.
FIG. 62A is a plan view showing a configuration example of a transistor. FIG. 62B is a cross-sectional view showing a configuration example of a transistor.
FIG. 63A is a plan view showing a configuration example of a transistor. FIG. 63B is a cross-sectional view showing a configuration example of a transistor.
FIG. 64A is a plan view showing a configuration example of a transistor. FIGS. 64B1 to 64B3 are cross-sectional views showing configuration examples of transistors.
FIGS. 65A1 and 65A2 are plan views showing configuration examples of transistors. FIG. 65B is a cross-sectional view illustrating a configuration example of a transistor.
FIG. 66A is a plan view showing a configuration example of a transistor. FIG. 66B is a cross-sectional view showing a configuration example of a transistor.
FIG. 67A is a plan view showing a configuration example of a transistor. FIG. 67B is a cross-sectional view showing a configuration example of a transistor.
FIGS. 68A1 and 68A2 are plan views showing configuration examples of transistors. FIG. 68B is a cross-sectional view illustrating a configuration example of a transistor.
FIG. 69A is a plan view showing a configuration example of a transistor. FIG. 69B is a cross-sectional view illustrating a configuration example of a transistor.
FIG. 70A is a plan view showing a configuration example of a transistor. FIG. 70B1 and FIG. 70B2 are cross-sectional views showing configuration examples of transistors.
FIG. 71A and FIG. 71B are cross-sectional views showing an example of the structure of a transistor.
FIG. 72A and FIG. 72B are cross-sectional views showing an example of the structure of a transistor.
FIG. 73A and FIG. 73B are cross-sectional views showing an example of the structure of a transistor.
FIG. 74A is a plan view showing a configuration example of a transistor. FIG. 74B is a cross-sectional view illustrating a configuration example of a transistor.
FIG. 75A and FIG. 75B are plan views showing a configuration example of a transistor.
FIG. 76A is a plan view showing a configuration example of a transistor. FIG. 76B is a cross-sectional view showing a configuration example of a transistor.
FIG. 77A is a plan view showing a configuration example of a transistor. FIG. 77B is a cross-sectional view showing a configuration example of a transistor.
78A to 78G are plan views showing examples of pixel configurations.
79A to 79I are plan views showing examples of pixel configurations.
80A to 80D are diagrams illustrating an example of an electronic device.
81A to 81E are diagrams illustrating an example of an electronic device.
82A to 82G are diagrams illustrating an example of an electronic device.
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
Embodiments will be described in detail using the drawings. However, those skilled in the art will easily understand that the present invention is not limited to the following description, and that the form and details thereof can be changed in various ways without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the contents described in the embodiments shown below.
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を示す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。さらに、同一の工程で形成できる複数の層には、互いに同一のハッチングパターンを付す場合がある。
In the configuration of the invention described below, the same parts or parts having similar functions are designated by the same reference numerals in different drawings, and repeated explanation thereof will be omitted. Furthermore, when similar functions are indicated, the hatching pattern may be the same and no particular reference numeral may be attached. Furthermore, a plurality of layers that can be formed in the same process may be provided with the same hatching pattern.
図面において示す各構成の、位置、大きさ、及び、範囲等は、理解の簡単のため、実際の位置、大きさ、及び、範囲等を表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び、範囲等に限定されない。
For ease of understanding, the position, size, range, etc. of each structure shown in the drawings may not represent the actual position, size, range, etc. Therefore, the disclosed invention is not necessarily limited to the position, size, range, etc. disclosed in the drawings.
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である場合がある。
Note that the words "film" and "layer" can be interchanged depending on the situation or circumstances. For example, it may be possible to change the term "conductive layer" to the term "conductive film." Or, for example, it may be possible to change the term "insulating film" to the term "insulating layer."
本明細書等において、島状とは、同一工程で形成された同一材料を用いた２以上の層が、物理的に分離されている状態であることを示す。例えば、島状の導電層とは、当該導電層と、隣接する導電層とが、物理的に分離されている状態であることを示す。
In this specification and the like, the term "island-like" refers to a state in which two or more layers made of the same material and formed in the same process are physically separated. For example, an island-shaped conductive layer indicates that the conductive layer and an adjacent conductive layer are physically separated.
また、本明細書等において「電極」及び「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」又は「配線」の用語は、複数の「電極」又は「配線」が一体となって形成されている場合等も含む。
Further, in this specification and the like, the terms "electrode" and "wiring" do not functionally limit these components. For example, an "electrode" may be used as part of a "wiring" and vice versa. Furthermore, the term "electrode" or "wiring" includes cases where a plurality of "electrodes" or "wirings" are formed integrally.
本明細書等では、発光波長が異なる発光素子で少なくとも発光層を作り分ける構造をＳＢＳ（Ｓｉｄｅ Ｂｙ Ｓｉｄｅ）構造という場合がある。ＳＢＳ構造は、発光素子ごとに材料及び構成を最適化できるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。
In this specification and the like, a structure in which at least light emitting layers are created separately for light emitting elements with different emission wavelengths is sometimes referred to as an SBS (Side By Side) structure. In the SBS structure, materials and configurations can be optimized for each light emitting element, which increases the degree of freedom in selecting materials and configurations, making it easier to improve brightness and reliability.
本明細書等において、発光素子（発光デバイスともいう。）は、一対の電極間にＥＬ層を有する。ＥＬ層は、少なくとも発光層を有する。ここで、ＥＬ層が有する層（機能層ともいう。）として、発光層、キャリア注入層（正孔注入層及び電子注入層）、キャリア輸送層（正孔輸送層及び電子輸送層）、及び、キャリアブロック層（正孔ブロック層及び電子ブロック層）等が挙げられる。なお、キャリア注入層、キャリア輸送層、及びキャリアブロック層は、それぞれ、断面形状、又は特性等によって明確に区別できない場合がある。また、１つの層が、キャリア注入層、キャリア輸送層、及びキャリアブロック層のうち２つ又は３つの機能を兼ねる場合がある。
In this specification and the like, a light emitting element (also referred to as a light emitting device) has an EL layer between a pair of electrodes. The EL layer has at least a light emitting layer. Here, the layers (also referred to as functional layers) included in the EL layer include a light emitting layer, a carrier injection layer (a hole injection layer and an electron injection layer), a carrier transport layer (a hole transport layer and an electron transport layer), and Examples include carrier block layers (hole block layers and electron block layers). Note that the carrier injection layer, carrier transport layer, and carrier block layer may not be clearly distinguishable depending on their respective cross-sectional shapes or characteristics. Moreover, one layer may serve as two or three functions among a carrier injection layer, a carrier transport layer, and a carrier block layer.
本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面又は被形成面に対して傾斜して設けられる形状のことを示す。例えば、傾斜した側面と基板面又は被形成面とがなす角（テーパ角ともいう。）が９０度未満である領域を有すると好ましい。なお、構造の側面、基板面、及び被形成面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、又は微細な凹凸を有する略平面状であってもよい。
In this specification and the like, a tapered shape refers to a shape in which at least a part of the side surface of a structure is inclined with respect to a substrate surface or a surface to be formed. For example, it is preferable to have a region where the angle between the inclined side surface and the substrate surface or the surface to be formed (also referred to as a taper angle) is less than 90 degrees. Note that the side surface of the structure, the substrate surface, and the surface to be formed do not necessarily have to be completely flat, and may be substantially planar with a minute curvature or substantially planar with minute irregularities.
本明細書等において、層の側面がテーパ形状を有する場合、特に断りがある場合を除き、当該層の側面のうち最も外側に位置する部分を、層の端部という。例えば、層の下面端部が上面端部より外側に位置する場合、特に断りがある場合を除き、層の下面端部を単に端部という。
In this specification and the like, when the side surface of a layer has a tapered shape, the outermost portion of the side surface of the layer is referred to as the end of the layer, unless otherwise specified. For example, when the bottom end of a layer is located outside the top end, the bottom end of the layer is simply referred to as an end unless otherwise specified.
また、本明細書等において、「上」、「下」、「左」、及び「右」等の配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
In addition, in this specification, etc., words indicating placement such as "upper", "lower", "left", and "right" are used to explain the positional relationship between constituent elements with reference to the drawings. It is used for convenience. Further, the positional relationship between the components changes as appropriate depending on the direction in which each component is depicted. Therefore, the words and phrases are not limited to those explained in the specification, and can be appropriately rephrased depending on the situation.
本明細書等において、平面視は上面視ということができる場合がある。また、平面図は上面図ということができる場合がある。
In this specification and the like, a plan view may be referred to as a top view. Further, the plan view may be called a top view.
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、及び酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう。）等に分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体という場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと言い換えることができる。なお、窒素を有する金属酸化物も金属酸化物と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）といってもよい。
In this specification and the like, metal oxide refers to a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is used for a semiconductor layer of a transistor, the metal oxide is sometimes referred to as an oxide semiconductor. That is, when it is described as an OS transistor, it can be paraphrased as a transistor including a metal oxide or an oxide semiconductor. Note that metal oxides containing nitrogen may also be collectively referred to as metal oxides. Furthermore, a metal oxide containing nitrogen may also be referred to as a metal oxynitride.
（実施の形態１）
本実施の形態では、本発明の一態様のタッチパネル、及びその作製方法等について、図面を用いて説明する。 (Embodiment 1)
In this embodiment, a touch panel of one embodiment of the present invention, a method for manufacturing the same, and the like will be described with reference to drawings.
本実施の形態では、本発明の一態様のタッチパネル、及びその作製方法等について、図面を用いて説明する。 (Embodiment 1)
In this embodiment, a touch panel of one embodiment of the present invention, a method for manufacturing the same, and the like will be described with reference to drawings.
本明細書等において、タッチパネルは、タッチセンサが搭載されている表示装置を示す。ここで、タッチパネルは、入出力装置の一態様である。また、タッチセンサは、入力装置の一態様である。
In this specification and the like, a touch panel refers to a display device equipped with a touch sensor. Here, the touch panel is one aspect of an input/output device. Further, a touch sensor is one aspect of an input device.
本発明の一態様のタッチパネルは、第１の基板、及び第２の基板を有する。第１の基板上には、トランジスタと、トランジスタ上の層間絶縁層と、層間絶縁層上の表示素子（表示デバイスともいう。）と、を有する。第２の基板下には、一対の電極を有する検知素子（検知デバイス、センサ素子、又はセンサデバイスともいう。）が設けられる。第１の基板と第２の基板は、接着層を用いて貼り合わされる。
A touch panel according to one embodiment of the present invention includes a first substrate and a second substrate. The first substrate includes a transistor, an interlayer insulating layer on the transistor, and a display element (also referred to as a display device) on the interlayer insulating layer. A sensing element (also referred to as a sensing device, sensor element, or sensor device) having a pair of electrodes is provided under the second substrate. The first substrate and the second substrate are bonded together using an adhesive layer.
本発明の一態様のタッチパネルには、検知素子の駆動を制御する機能を有する入力装置駆動回路（センサ駆動回路、又は検知素子駆動回路ともいう。）が設けられる。検知素子の一対の電極は、入力装置駆動回路に設けられるトランジスタが有するソース電極、ドレイン電極、又はゲート電極と電気的に接続される。ここで、入力装置駆動回路を外付けではなく内蔵し、入力装置駆動回路が有するトランジスタを、表示素子を含む画素に設けられるトランジスタと同一の工程で形成することで、本発明の一態様のタッチパネルの作製工程を簡略化できる。よって、本発明の一態様のタッチパネルは、低コスト且つ量産性が高い方法で作製できる。
A touch panel according to one embodiment of the present invention is provided with an input device drive circuit (also referred to as a sensor drive circuit or a detection element drive circuit) that has a function of controlling the drive of a detection element. A pair of electrodes of the sensing element are electrically connected to a source electrode, a drain electrode, or a gate electrode of a transistor provided in the input device drive circuit. Here, the touch panel of one embodiment of the present invention can be manufactured by incorporating the input device driver circuit instead of externally, and by forming the transistor included in the input device driver circuit in the same process as the transistor provided in the pixel including the display element. The manufacturing process can be simplified. Therefore, the touch panel of one embodiment of the present invention can be manufactured at low cost and with high mass productivity.
第１の基板上に設けられるトランジスタが有するソース電極、ドレイン電極、又はゲート電極と、第２の基板上に設けられる検知素子の一対の電極の一方又は他方と、を電気的に接続する方法として、導電性粒子を含ませた接着層を用いて、第１の基板と第２の基板を貼り合わせる方法が挙げられる。しかしながら、この方法では、導電性粒子の位置を正確に制御できない場合がある。これにより、例えば導電性粒子が、上記トランジスタのソース電極、ドレイン電極、又はゲート電極と、検知素子の一対の電極の一方又は他方と、のうち、一方又は双方と接さず、これらを互いに電気的に接続できない場合がある。
A method for electrically connecting a source electrode, a drain electrode, or a gate electrode of a transistor provided on a first substrate to one or the other of a pair of electrodes of a sensing element provided on a second substrate , a method of bonding a first substrate and a second substrate together using an adhesive layer containing conductive particles. However, with this method, it may not be possible to accurately control the position of the conductive particles. As a result, for example, the conductive particles do not come into contact with one or both of the source electrode, drain electrode, or gate electrode of the transistor and one or both of the pair of electrodes of the sensing element, and electrically connect them to each other. connection may not be possible.
そこで、本発明の一態様のタッチパネルでは、上記トランジスタのソース電極上、ドレイン電極上、及びゲート電極上に設けられる層間絶縁層に、上記ソース電極、ドレイン電極、又はゲート電極に達する開口を設ける。そして、当該開口を覆うように接続電極を設ける。これにより、接続電極は、上記ソース電極、ドレイン電極、又はゲート電極と接する領域を有し、且つ上記開口の内部に位置する領域を有するように設けられる。導電性粒子が当該開口の内部に位置する領域を有するように導電性粒子を接着層に含ませ、当該接着層を用いて第１の基板と第２の基板を貼り合わせることにより、当該導電性粒子が例えば上記ソース電極、ドレイン電極、又はゲート電極と、検知素子の一対の電極の一方又は他方と、の両方と接しやすくできる。これにより、上記ソース電極、ドレイン電極、又はゲート電極と、検知素子の一対の電極の一方又は他方と、を電気的に接続しやすくできる。以上により、本発明の一態様のタッチパネルは、歩留まりが高い方法で作製できるため、低価格化できる。また、上記ソース電極、ドレイン電極、又はゲート電極と、検知素子の一対の電極の一方又は他方と、が電気的に接続されないという不良の発生を抑制できるため、本発明の一態様のタッチパネルの信頼性を高めることができる。
Therefore, in the touch panel of one embodiment of the present invention, an opening reaching the source electrode, the drain electrode, or the gate electrode is provided in the interlayer insulating layer provided over the source electrode, the drain electrode, and the gate electrode of the transistor. Then, a connection electrode is provided to cover the opening. Thereby, the connection electrode is provided so as to have a region in contact with the source electrode, drain electrode, or gate electrode, and a region located inside the opening. The conductive particles are included in the adhesive layer so that the conductive particles have a region located inside the opening, and the first substrate and the second substrate are bonded together using the adhesive layer. For example, the particles can easily come into contact with both the source electrode, drain electrode, or gate electrode and one or the other of the pair of electrodes of the sensing element. This makes it easy to electrically connect the source electrode, drain electrode, or gate electrode to one or the other of the pair of electrodes of the sensing element. As described above, the touch panel of one embodiment of the present invention can be manufactured using a method with a high yield, and thus the price can be reduced. Further, since the occurrence of defects in which the source electrode, drain electrode, or gate electrode is not electrically connected to one or the other of the pair of electrodes of the sensing element can be suppressed, the touch panel of one embodiment of the present invention is reliable. You can increase your sexuality.
＜タッチパネルの構成例１＞
図１Ａは、タッチパネル１０の構成例を示す斜視図である。タッチパネル１０は、表示装置１１と、表示装置１１上の入力装置１２と、を有する。入力装置１２は、例えばタッチセンサとすることができる。 <Touch panel configuration example 1>
FIG. 1A is a perspective view showing a configuration example of thetouch panel 10. The touch panel 10 includes a display device 11 and an input device 12 on the display device 11. Input device 12 can be, for example, a touch sensor.
図１Ａは、タッチパネル１０の構成例を示す斜視図である。タッチパネル１０は、表示装置１１と、表示装置１１上の入力装置１２と、を有する。入力装置１２は、例えばタッチセンサとすることができる。 <Touch panel configuration example 1>
FIG. 1A is a perspective view showing a configuration example of the
表示装置１１は、基板１０１を有し、基板１０１上に表示部２０、走査線駆動回路１３、信号線駆動回路１４、及び入力装置駆動回路１５が設けられる。入力装置駆動回路１５には、回路１５ａ、及び回路１５ｂが含まれる。図１Ａでは、走査線駆動回路１３、信号線駆動回路１４、及び入力装置駆動回路１５が表示装置１１に内蔵される例を示している。なお、走査線駆動回路１３を構成する回路の一部を外付けしてもよく、信号線駆動回路１４を構成する回路の一部を外付けしてもよく、入力装置駆動回路１５を構成する回路の一部を外付けしてもよい。
The display device 11 has a substrate 101, and a display section 20, a scanning line drive circuit 13, a signal line drive circuit 14, and an input device drive circuit 15 are provided on the substrate 101. The input device drive circuit 15 includes a circuit 15a and a circuit 15b. FIG. 1A shows an example in which a scanning line drive circuit 13, a signal line drive circuit 14, and an input device drive circuit 15 are built into the display device 11. Note that a part of the circuit that constitutes the scanning line drive circuit 13 may be externally attached, a part of the circuit that constitutes the signal line drive circuit 14 may be externally attached, and a part of the circuit that constitutes the input device drive circuit 15 may be attached externally. Part of the circuit may be attached externally.
入力装置１２は、基板１５２、電極１２７、及び電極１２８を有する。電極１２７、及び電極１２８は、交差部１２６において、絶縁層（図示せず）を介して重なる。入力装置１２は、電極１２７及び電極１２８を一対の電極とする検知素子を有する。検知素子により、指又はスタイラス等の被検知体の、タッチパネル１０への近接又は接触を検知できる。入力装置１２は、例えば静電容量方式によりタッチ動作を検知でき、具体的には相互容量方式によりタッチ動作を検出できる。また、入力装置１２は、例えば自己容量方式によりタッチ動作を検出してもよい。さらに、入力装置１２は、例えば抵抗膜方式によりタッチ動作を検知してもよい。
The input device 12 has a substrate 152, an electrode 127, and an electrode 128. The electrode 127 and the electrode 128 overlap at the intersection 126 with an insulating layer (not shown) interposed therebetween. The input device 12 includes a sensing element having an electrode 127 and an electrode 128 as a pair of electrodes. The sensing element can detect proximity or contact of a detected object, such as a finger or a stylus, to the touch panel 10 . The input device 12 can detect a touch operation using a capacitance method, for example, and specifically can detect a touch operation using a mutual capacitance method. Further, the input device 12 may detect a touch operation using a self-capacitance method, for example. Further, the input device 12 may detect a touch operation using a resistive film method, for example.
入力装置１２が有する電極１２７及び電極１２８は、表示部２０と重なる領域を有する。表示部２０は、入力装置１２側に光を射出することにより、画像を表示する。以上より、電極１２７、及び電極１２８には、例えば可視光に対する透過性が高い材料を用いる。例えば、電極１２７、及び電極１２８には、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、Ｉｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）、Ｉｎ−Ｚｎ酸化物、又はＩｎ−Ｗ−Ｚｎ酸化物等を用いることができる。
The electrodes 127 and 128 of the input device 12 have regions that overlap with the display section 20 . The display unit 20 displays an image by emitting light to the input device 12 side. As described above, the electrode 127 and the electrode 128 are made of, for example, a material that is highly transparent to visible light. For example, In-Sn oxide (ITO), In-Sn-Si oxide (ITSO), In-Zn oxide, In-W-Zn oxide, or the like can be used for the electrode 127 and the electrode 128. can.
図１Ａにおいて、基板１５２を破線で示している。電極１２７は、配線１３７を介して回路１５ａと電気的に接続され、電極１２８は、配線１３８を介して回路１５ｂと電気的に接続される。
In FIG. 1A, substrate 152 is shown in broken lines. The electrode 127 is electrically connected to the circuit 15a via a wiring 137, and the electrode 128 is electrically connected to the circuit 15b via a wiring 138.
図１Ａに示す例では、電極１２７、電極１２８、配線１３７、及び配線１３８は、基板１５２下に設けられる。つまり、電極１２７、電極１２８、配線１３７、及び配線１３８は、基板１０１と基板１５２の間に設けられる。ここで、図１Ａでは、図の明瞭化のため、電極１２７の一部、及び電極１２８の一部を実線で示している。例えば、基板１０１の基板面及び基板１５２の基板面と垂直な実線とつながっている、基板１５２の基板面と平行な実線は、電極１２７、又は電極１２８に含まれるものとする。
In the example shown in FIG. 1A, the electrode 127, the electrode 128, the wiring 137, and the wiring 138 are provided under the substrate 152. That is, the electrode 127, the electrode 128, the wiring 137, and the wiring 138 are provided between the substrate 101 and the substrate 152. Here, in FIG. 1A, for clarity of illustration, a portion of the electrode 127 and a portion of the electrode 128 are shown with solid lines. For example, a solid line parallel to the substrate surface of the substrate 152 that is connected to a solid line perpendicular to the substrate surface of the substrate 101 and the substrate surface of the substrate 152 is included in the electrode 127 or the electrode 128.
走査線駆動回路１３、及び信号線駆動回路１４は、表示部２０の駆動を制御する機能を有する。走査線駆動回路１３、及び信号線駆動回路１４により、表示部２０に所望の画像を表示できる。
The scanning line drive circuit 13 and the signal line drive circuit 14 have a function of controlling the drive of the display section 20. A desired image can be displayed on the display section 20 by the scanning line drive circuit 13 and the signal line drive circuit 14.
入力装置駆動回路１５は、入力装置１２の駆動を制御する機能を有する。入力装置駆動回路１５は、例えば、入力装置１２におけるタッチ位置を検出する機能を有する。なお、入力装置駆動回路１５は、表示装置１１ではなく入力装置１２に設けられるとしてもよい。
The input device drive circuit 15 has a function of controlling the drive of the input device 12. The input device drive circuit 15 has a function of detecting a touch position on the input device 12, for example. Note that the input device drive circuit 15 may be provided in the input device 12 instead of the display device 11.
前述のように、入力装置駆動回路１５には、電極１２７と電気的に接続される回路１５ａ、及び電極１２８と電気的に接続される回路１５ｂが含まれる。回路１５ａ又は回路１５ｂの一方は、パルス電圧出力回路として機能し、回路１５ａ又は回路１５ｂの他方は、電流検出回路として機能する。以下では、回路１５ａがパルス電圧出力回路として機能し、回路１５ｂが電流検出回路として機能するとして、回路１５ａ及び回路１５ｂの機能等について説明する。
As described above, the input device drive circuit 15 includes the circuit 15a electrically connected to the electrode 127 and the circuit 15b electrically connected to the electrode 128. One of the circuits 15a and 15b functions as a pulse voltage output circuit, and the other of the circuits 15a and 15b functions as a current detection circuit. Below, the functions of the circuit 15a and the circuit 15b will be described assuming that the circuit 15a functions as a pulse voltage output circuit and the circuit 15b functions as a current detection circuit.
回路１５ａがパルス電圧出力回路として機能する場合、回路１５ａは、配線１３７にパルス電圧を印加する機能を有する。配線１３７にパルス電圧が印加されることで、電極１２７と電極１２８の間に電界が生じる。被検知体が入力装置１２に近接又は接触すると、当該被検知体により電界が遮蔽される。
When the circuit 15a functions as a pulse voltage output circuit, the circuit 15a has a function of applying a pulse voltage to the wiring 137. By applying a pulse voltage to the wiring 137, an electric field is generated between the electrode 127 and the electrode 128. When a detected object approaches or contacts the input device 12, the electric field is blocked by the detected object.
回路１５ｂが電流検出回路として機能する場合、回路１５ｂは、上記電界の遮蔽に伴う電流値の変化を検出する機能を有する。回路１５ｂが電流値の変化を検出することにより、回路１５ｂは例えば入力装置１２におけるタッチ位置を検出できる。
When the circuit 15b functions as a current detection circuit, the circuit 15b has a function of detecting a change in the current value due to the shielding of the electric field. By detecting a change in the current value, the circuit 15b can detect, for example, a touch position on the input device 12.
図１Ｂは、図１Ａに示す構成を、基板１０１と基板１５２を図１Ａより近づけて示している。図１Ｂでは、基板１０１、及び基板１５２を実線で示している。また、図１Ｂでは、表示部２０、走査線駆動回路１３、信号線駆動回路１４、入力装置駆動回路１５、電極１２７、及び電極１２８を破線で示している。なお、図の明瞭化のため、配線１３７、及び配線１３８は図１Ｂには示していない。
FIG. 1B shows the configuration shown in FIG. 1A with the substrate 101 and the substrate 152 closer together than in FIG. 1A. In FIG. 1B, the substrate 101 and the substrate 152 are shown by solid lines. Further, in FIG. 1B, the display section 20, the scanning line drive circuit 13, the signal line drive circuit 14, the input device drive circuit 15, the electrodes 127, and the electrodes 128 are shown by broken lines. Note that for clarity of illustration, the wiring 137 and the wiring 138 are not shown in FIG. 1B.
図２Ａは、表示装置１１の構成例を示すブロック図である。前述のように、表示装置１１は、基板１０１を有し、基板１０１上に表示部２０、走査線駆動回路１３、信号線駆動回路１４、及び入力装置駆動回路１５が設けられる。表示部２０には、画素２１がマトリクス状に配列される。
FIG. 2A is a block diagram showing a configuration example of the display device 11. As described above, the display device 11 has the substrate 101, and the display section 20, the scanning line drive circuit 13, the signal line drive circuit 14, and the input device drive circuit 15 are provided on the substrate 101. In the display section 20, pixels 21 are arranged in a matrix.
画素２１には表示素子が設けられる。表示装置１１は、表示素子を用いて表示部２０に画像を表示できる。
The pixel 21 is provided with a display element. The display device 11 can display images on the display section 20 using display elements.
画素２１は、走査線として機能する配線４１を介して走査線駆動回路１３と電気的に接続される。配線４１は、例えば上記マトリクスの行方向に延伸する。走査線駆動回路１３は、例えば画像データを書き込む画素２１を、行ごとに選択する機能を有する。走査線駆動回路１３は、例えば走査線に走査信号を出力することにより、画像データを書き込む画素２１を選択できる。
The pixels 21 are electrically connected to the scanning line drive circuit 13 via wiring 41 that functions as a scanning line. The wiring 41 extends, for example, in the row direction of the matrix. The scanning line drive circuit 13 has a function of selecting, for example, pixels 21 for writing image data on a row-by-row basis. The scanning line drive circuit 13 can select the pixel 21 into which image data is to be written, for example, by outputting a scanning signal to the scanning line.
また、画素２１は、信号線として機能する配線４３を介して信号線駆動回路１４と電気的に接続される。配線４３は、例えば上記マトリクスの列方向に延伸する。信号線駆動回路１４は、画像データを生成する機能を有する。画像データは信号（画像信号）として表され、配線４３を介して画素２１に供給される。信号線駆動回路１４は、例えば走査線駆動回路１３が選択している行に含まれる全ての画素２１に、画像データを書き込むことができる。
Furthermore, the pixel 21 is electrically connected to the signal line drive circuit 14 via a wiring 43 that functions as a signal line. The wiring 43 extends, for example, in the column direction of the matrix. The signal line drive circuit 14 has a function of generating image data. The image data is expressed as a signal (image signal) and is supplied to the pixel 21 via the wiring 43. The signal line drive circuit 14 can write image data to all pixels 21 included in the row selected by the scanning line drive circuit 13, for example.
図２Ｂは、画素２１の構成例を示す平面図である。画素２１は、複数の副画素２３を有する。図２Ｂでは、画素２１が、副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂを有する例を示している。ここで、図２Ｂに示す副画素の平面形状は、例えば光が射出される領域の平面形状に相当する。なお図２Ｂでは、副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂの開口率（サイズともいえる）を等しく又は概略等しく示すが、本発明の一態様はこれに限られない。副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂの開口率は、それぞれ適宜決定できる。副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂの開口率は、それぞれ異なっていてもよく、２つ以上が等しい又は概略等しくてもよい。
FIG. 2B is a plan view showing an example of the configuration of the pixel 21. Pixel 21 has a plurality of sub-pixels 23. FIG. 2B shows an example in which the pixel 21 includes a sub-pixel 23R, a sub-pixel 23G, and a sub-pixel 23B. Here, the planar shape of the subpixel shown in FIG. 2B corresponds to, for example, the planar shape of a region from which light is emitted. Note that in FIG. 2B, the subpixel 23R, the subpixel 23G, and the subpixel 23B have the same or approximately the same aperture ratio (also referred to as size); however, one embodiment of the present invention is not limited to this. The aperture ratios of the sub-pixel 23R, the sub-pixel 23G, and the sub-pixel 23B can be determined as appropriate. The aperture ratios of the sub-pixel 23R, the sub-pixel 23G, and the sub-pixel 23B may be different from each other, or two or more may be equal or approximately equal.
本明細書等において、例えば副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂに共通する事項を説明する場合には、これらを区別するアルファベットを省略し、副画素２３と記載する場合がある。アルファベットで区別する他の要素についても、これらに共通する事項を説明する場合には、アルファベットを省略した符号を用いて説明する場合がある。
In this specification and the like, when describing matters common to the sub-pixel 23R, the sub-pixel 23G, and the sub-pixel 23B, for example, the alphabet that distinguishes them may be omitted and the sub-pixel 23 may be written. Regarding other elements that are distinguished by alphabets, when explaining matters common to these elements, symbols omitting the alphabets may be used to explain them.
図２Ｂに示す画素２１には、副画素２３の配列法としてストライプ配列が適用されている。なお、副画素２３の配列法として、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、又はペンタイル配列等を適用してもよい。副画素の平面形状の一例、及び副画素の配列等は、実施の形態３を参照できる。
In the pixel 21 shown in FIG. 2B, a stripe arrangement is applied as the arrangement method of the sub-pixels 23. Note that as an arrangement method for the sub-pixels 23, an S stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, a pentile arrangement, or the like may be applied. Embodiment 3 can be referred to for an example of the planar shape of the sub-pixels, the arrangement of the sub-pixels, and the like.
副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂは、それぞれ異なる色の光を呈する。副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂとして、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３色の副画素、並びに黄色（Ｙ）、シアン（Ｃ）、及びマゼンタ（Ｍ）の３色の副画素等が挙げられる。また、画素２１に副画素２３を４個以上設けてもよい。例えば、画素２１に、Ｒ、Ｇ、Ｂ、及び白色（Ｗ）の４色の副画素を設けてもよい。以上、タッチパネル１０は、画素２１が異なる色の光を呈する副画素２３を複数有することにより、表示部２０にフルカラーの画像を表示できる。なお、画素２１に、Ｒ、Ｇ、Ｂ、及び赤外光（ＩＲ）の副画素を設けてもよい。
The sub-pixel 23R, the sub-pixel 23G, and the sub-pixel 23B each exhibit different colors of light. The subpixel 23R, the subpixel 23G, and the subpixel 23B are subpixels of three colors: red (R), green (G), and blue (B), and yellow (Y), cyan (C), and magenta ( M) three-color sub-pixels, etc. may be mentioned. Further, four or more sub-pixels 23 may be provided in the pixel 21. For example, the pixel 21 may be provided with sub-pixels of four colors: R, G, B, and white (W). As described above, the touch panel 10 can display a full-color image on the display section 20 because the pixels 21 have a plurality of sub-pixels 23 that emit light of different colors. Note that the pixel 21 may be provided with sub-pixels for R, G, B, and infrared light (IR).
図２Ｃは、副画素２３の構成例を示す回路図である。図２Ｃに示す副画素２３は、画素回路４０と、発光素子６１と、を有する。ここで、発光素子は、表示素子の一態様である。
FIG. 2C is a circuit diagram showing a configuration example of the sub-pixel 23. The subpixel 23 shown in FIG. 2C includes a pixel circuit 40 and a light emitting element 61. Here, the light emitting element is one embodiment of a display element.
画素回路４０は、トランジスタ５１、トランジスタ５２、及び容量５７を有する。つまり、画素回路４０は、２Ｔｒ１Ｃ型の画素回路である。
The pixel circuit 40 includes a transistor 51, a transistor 52, and a capacitor 57. In other words, the pixel circuit 40 is a 2Tr1C type pixel circuit.
トランジスタ５１のソース又はドレインの一方は、配線４３と電気的に接続される。トランジスタ５１のソース又はドレインの他方は、トランジスタ５２のゲートと電気的に接続される。トランジスタ５２のゲートは、容量５７の一方の電極と電気的に接続される。トランジスタ５１のゲートは、配線４１と電気的に接続される。
One of the source and drain of the transistor 51 is electrically connected to the wiring 43. The other of the source and drain of transistor 51 is electrically connected to the gate of transistor 52. The gate of transistor 52 is electrically connected to one electrode of capacitor 57. A gate of the transistor 51 is electrically connected to the wiring 41.
トランジスタ５２のソース又はドレインの一方は、配線４５と電気的に接続される。トランジスタ５２のソース又はドレインの他方は、容量５７の他方の電極と電気的に接続される。容量５７の他方の電極は、発光素子６１の一方の電極と電気的に接続される。発光素子６１の他方の電極は、配線４７と電気的に接続される。ここで、発光素子６１の一方の電極は、画素電極ともいう。また、配線４７は、例えば全ての副画素２３間で共有できることから、発光素子６１の他方の電極は、共通電極ともいうことができる。
One of the source and drain of the transistor 52 is electrically connected to the wiring 45. The other of the source and drain of the transistor 52 is electrically connected to the other electrode of the capacitor 57. The other electrode of the capacitor 57 is electrically connected to one electrode of the light emitting element 61. The other electrode of the light emitting element 61 is electrically connected to the wiring 47. Here, one electrode of the light emitting element 61 is also referred to as a pixel electrode. Further, since the wiring 47 can be shared among all the subpixels 23, for example, the other electrode of the light emitting element 61 can also be called a common electrode.
前述のように、配線４１は走査線として機能し、配線４３は信号線として機能する。また、配線４５、及び配線４７は電源線として機能する。例えば、配線４５に高電源電位が供給される場合は、配線４７には低電源電位が供給される。
As described above, the wiring 41 functions as a scanning line, and the wiring 43 functions as a signal line. Further, the wiring 45 and the wiring 47 function as power supply lines. For example, when the wiring 45 is supplied with a high power supply potential, the wiring 47 is supplied with a low power supply potential.
トランジスタ５１は、スイッチとしての機能を有し、選択トランジスタともいう。トランジスタ５１は、配線４１の電位に基づいて、配線４３とトランジスタ５２のゲートとの間の導通状態、及び非導通状態を制御する機能を有する。トランジスタ５１をオン状態とすることにより、画像データが画素回路４０に書き込まれ、トランジスタ５１をオフ状態とすることにより、書き込まれた画像データが保持される。
The transistor 51 has a function as a switch and is also called a selection transistor. The transistor 51 has a function of controlling the conduction state and non-conduction state between the wiring 43 and the gate of the transistor 52 based on the potential of the wiring 41. By turning on the transistor 51, image data is written into the pixel circuit 40, and by turning the transistor 51 off, the written image data is held.
トランジスタ５２は、発光素子６１に流れる電流量を制御する機能を有し、駆動トランジスタともいう。容量５７は、トランジスタ５２のゲート電位を保持する機能を有する。発光素子６１の発光輝度は、トランジスタ５２のゲートに供給される、画像データに対応する電位に応じて制御される。具体的には、配線４５に高電源電位が供給され、配線４７に低電源電位が供給される場合、トランジスタ５２のゲートの電位に応じて、配線４５から配線４７に流れる電流の大きさが制御され、これにより発光素子６１の発光輝度が制御される。
The transistor 52 has a function of controlling the amount of current flowing through the light emitting element 61, and is also referred to as a drive transistor. Capacitor 57 has a function of holding the gate potential of transistor 52. The light emission brightness of the light emitting element 61 is controlled according to a potential corresponding to image data, which is supplied to the gate of the transistor 52. Specifically, when a high power supply potential is supplied to the wiring 45 and a low power supply potential is supplied to the wiring 47, the magnitude of the current flowing from the wiring 45 to the wiring 47 is controlled according to the potential of the gate of the transistor 52. The luminance of the light emitting element 61 is thereby controlled.
トランジスタ５１、及びトランジスタ５２として、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、例えば非晶質シリコンを用いたトランジスタより、電界効果移動度が高い。よって、トランジスタ５１、及びトランジスタ５２として、ＯＳトランジスタを用いることにより、タッチパネル１０を高速に駆動させることができる。
It is preferable to use OS transistors as the transistors 51 and 52. An OS transistor has higher field effect mobility than a transistor using, for example, amorphous silicon. Therefore, by using OS transistors as the transistors 51 and 52, the touch panel 10 can be driven at high speed.
また、ＯＳトランジスタは、オフ状態におけるソース−ドレイン間のリーク電流（オフ電流ともいう。）が著しく小さい。よって、トランジスタ５１としてＯＳトランジスタを用いることにより、容量５７に蓄積した電荷を長期間保持できる。これにより、副画素２３に書き込まれた画像データを長期間保持できるため、リフレッシュ動作（副画素２３への画像データの再書き込み）の頻度を少なくできる。よって、タッチパネル１０の消費電力を低減できる。
Further, the OS transistor has a significantly small source-drain leakage current (also referred to as off-state current) in the off state. Therefore, by using an OS transistor as the transistor 51, the charges accumulated in the capacitor 57 can be held for a long period of time. Thereby, the image data written to the subpixel 23 can be retained for a long period of time, so that the frequency of refresh operations (rewriting of image data to the subpixel 23) can be reduced. Therefore, power consumption of the touch panel 10 can be reduced.
ここで、発光素子６１の発光輝度を高くする場合、発光素子６１に流す電流量を大きくする必要がある。そのためには、駆動トランジスタであるトランジスタ５２のソース−ドレイン間電圧を高くする必要がある。ＯＳトランジスタは、シリコンを用いたトランジスタ（Ｓｉトランジスタともいう。）と比較して、ソース−ドレイン間において耐圧が高いため、ＯＳトランジスタのソース−ドレイン間には高い電圧を印加できる。したがって、トランジスタ５２をＯＳトランジスタとすることで、発光素子６１に流れる電流量を大きくし、発光素子６１の発光輝度を高くできる。
Here, when increasing the luminance of the light emitting element 61, it is necessary to increase the amount of current flowing through the light emitting element 61. For this purpose, it is necessary to increase the source-drain voltage of the transistor 52, which is a driving transistor. Since an OS transistor has a higher breakdown voltage between the source and drain than a transistor using silicon (also referred to as a Si transistor), a high voltage can be applied between the source and drain of the OS transistor. Therefore, by using an OS transistor as the transistor 52, the amount of current flowing through the light emitting element 61 can be increased, and the luminance of the light emitting element 61 can be increased.
トランジスタが飽和領域で駆動する場合において、ＯＳトランジスタは、Ｓｉトランジスタよりも、ゲート−ソース間電圧の変化に対して、ソース−ドレイン間電流の変化を小さくできる。このため、トランジスタ５２としてＯＳトランジスタを適用することで、ゲート−ソース間電圧の変化により、ソース−ドレイン間に流れる電流を細かく定めることができる。よって、発光素子６１に流れる電流量を細かく制御できる。このため、副画素２３が射出する光の輝度を、細かく制御できる。したがって、副画素２３が表すことができる階調数を多くできる。
When a transistor is driven in a saturation region, an OS transistor can have a smaller change in source-drain current with respect to a change in gate-source voltage than a Si transistor. Therefore, by using an OS transistor as the transistor 52, the current flowing between the source and the drain can be precisely determined by changing the voltage between the gate and the source. Therefore, the amount of current flowing through the light emitting element 61 can be finely controlled. Therefore, the brightness of the light emitted by the subpixel 23 can be finely controlled. Therefore, the number of gradations that can be expressed by the subpixel 23 can be increased.
トランジスタが飽和領域で駆動するときに流れる電流の飽和特性において、ＯＳトランジスタは、ソース−ドレイン間電圧が徐々に高くなった場合においても、Ｓｉトランジスタよりも安定した電流（飽和電流）を流すことができる。そのため、ＯＳトランジスタをトランジスタ５２として用いることで、例えば、発光素子６１の電流−電圧特性に、発光素子６１毎にばらつきが生じた場合においても、発光素子６１に安定した電流を流すことができる。つまり、ＯＳトランジスタは、飽和領域で駆動する場合において、ソース−ドレイン間電圧を高くしても、ソース−ドレイン間電流がほぼ変化しないため、発光素子６１の発光輝度を安定させることができる。
Regarding the saturation characteristics of the current that flows when a transistor is driven in the saturation region, OS transistors are able to flow a more stable current (saturation current) than Si transistors even when the source-drain voltage gradually increases. can. Therefore, by using an OS transistor as the transistor 52, a stable current can be passed through the light emitting elements 61 even if, for example, the current-voltage characteristics of the light emitting elements 61 vary from one light emitting element 61 to another. That is, when the OS transistor is driven in the saturation region, the source-drain current does not substantially change even if the source-drain voltage is increased, so that the luminance of the light emitting element 61 can be stabilized.
上記のとおり、トランジスタ５２にＯＳトランジスタを用いることで、「黒浮きの抑制」、「発光輝度の上昇」、「多階調化」、及び「発光素子６１の発光輝度の、発光素子６１毎のばらつきの抑制」等を図ることができる。
As described above, by using an OS transistor for the transistor 52, it is possible to "suppress black floating," "increase luminance," "multi-gradation," and "change the luminance of the light emitting element 61 for each light emitting element 61." "Suppression of variation" can be achieved.
なお、図２Ｃでは、トランジスタ５１、及びトランジスタ５２をｎチャネル型トランジスタとしているが、トランジスタ５１及びトランジスタ５２の一方又は双方を、ｐチャネル型トランジスタとしてもよい。本明細書等に示す他のトランジスタについても同様である。
Note that although the transistor 51 and the transistor 52 are n-channel transistors in FIG. 2C, one or both of the transistor 51 and the transistor 52 may be a p-channel transistor. The same applies to other transistors shown in this specification and the like.
発光素子６１として、例えば、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、又はＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いることが好ましい。発光素子６１が有する発光物質として、例えば、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ ａｃｔｉｖａｔｅｄ ｄｅｌａｙｅｄ ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）、及び無機化合物（例えば量子ドット材料）が挙げられる。また、発光素子６１として、マイクロＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等のＬＥＤを用いることもできる。
As the light emitting element 61, it is preferable to use, for example, an OLED (Organic Light Emitting Diode) or a QLED (Quantum-dot Light Emitting Diode). Examples of the light-emitting substance included in the light-emitting element 61 include a substance that emits fluorescence (fluorescent material), a substance that emits phosphorescence (phosphorescent material), and a substance that exhibits thermally activated delayed fluorescence (thermally activated delayed fluorescence (TADF). ) materials), and inorganic compounds (e.g. quantum dot materials). Further, as the light emitting element 61, an LED such as a micro LED (Light Emitting Diode) can also be used.
図２Ｄは、副画素２３の構成例を示す回路図である。図２Ｄに示す副画素２３は、画素回路４０と、液晶素子６２と、を有する。ここで、液晶素子は、表示素子の一態様である。画素回路４０は、トランジスタ５１、及び容量５８を有する。
FIG. 2D is a circuit diagram showing a configuration example of the sub-pixel 23. The subpixel 23 shown in FIG. 2D includes a pixel circuit 40 and a liquid crystal element 62. Here, the liquid crystal element is one embodiment of a display element. The pixel circuit 40 includes a transistor 51 and a capacitor 58.
トランジスタ５１のソース又はドレインの一方は、配線４３と電気的に接続される。トランジスタ５１のソース又はドレインの他方は、液晶素子６２の一方の電極と電気的に接続される。液晶素子６２の一方の電極は、容量５８の一方の電極と電気的に接続される。トランジスタ５１のゲートは、配線４１と電気的に接続される。前述のように、配線４１は走査線として機能し、配線４３は信号線として機能する。
One of the source and drain of the transistor 51 is electrically connected to the wiring 43. The other of the source and drain of the transistor 51 is electrically connected to one electrode of the liquid crystal element 62. One electrode of the liquid crystal element 62 is electrically connected to one electrode of the capacitor 58. A gate of the transistor 51 is electrically connected to the wiring 41. As described above, the wiring 41 functions as a scanning line, and the wiring 43 functions as a signal line.
液晶素子６２の他方の電極、及び容量５８の他方の電極には、同一の電位が供給される。液晶素子６２の他方の電極、及び容量５８の他方の電極には、電源電位として定電位を供給でき、例えば接地電位を供給できる。ここで、液晶素子６２の一方の電極は、画素電極ともいう。また、液晶素子６２の他方の電極は、複数の副画素２３間で共有でき、例えば全ての副画素２３間で共有できる。よって、液晶素子６２の他方の電極は、共通電極ともいう。
The same potential is supplied to the other electrode of the liquid crystal element 62 and the other electrode of the capacitor 58. The other electrode of the liquid crystal element 62 and the other electrode of the capacitor 58 can be supplied with a constant potential as a power supply potential, for example, a ground potential. Here, one electrode of the liquid crystal element 62 is also referred to as a pixel electrode. Further, the other electrode of the liquid crystal element 62 can be shared among a plurality of subpixels 23, for example, among all the subpixels 23. Therefore, the other electrode of the liquid crystal element 62 is also called a common electrode.
図２Ｃに示す画素回路４０と同様に、トランジスタ５１は、スイッチとしての機能を有し、選択トランジスタともいう。トランジスタ５１は、配線４１の電位に基づいて、配線４３と液晶素子６２の画素電極との間の導通状態、及び非導通状態を制御する機能を有する。前述のように、トランジスタ５１をオン状態とすることにより、画像データが画素回路４０に書き込まれ、トランジスタ５１をオフ状態とすることにより、書き込まれた画像データが保持される。
Similar to the pixel circuit 40 shown in FIG. 2C, the transistor 51 has a function as a switch, and is also referred to as a selection transistor. The transistor 51 has a function of controlling the conductive state and non-conductive state between the wiring 43 and the pixel electrode of the liquid crystal element 62 based on the potential of the wiring 41. As described above, by turning on the transistor 51, image data is written into the pixel circuit 40, and by turning the transistor 51 off, the written image data is held.
容量５８は、液晶素子６２の一方の電極の電位を保持する機能を有する。液晶素子６２の一方の電極に供給される、画像データに対応する電位に応じて、液晶素子６２の配向状態が制御される。
The capacitor 58 has a function of holding the potential of one electrode of the liquid crystal element 62. The alignment state of the liquid crystal element 62 is controlled according to a potential corresponding to image data that is supplied to one electrode of the liquid crystal element 62.
前述のように、トランジスタ５１として、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、例えば非晶質シリコンを用いたトランジスタより、電界効果移動度が高い。よって、トランジスタ５１として、ＯＳトランジスタを用いることにより、タッチパネル１０を高速に駆動させることができる。
As described above, it is preferable to use an OS transistor as the transistor 51. An OS transistor has higher field effect mobility than a transistor using, for example, amorphous silicon. Therefore, by using an OS transistor as the transistor 51, the touch panel 10 can be driven at high speed.
また、前述のようにＯＳトランジスタは、オフ状態におけるソース−ドレイン間のリーク電流（オフ電流ともいう。）が著しく小さい。よって、トランジスタ５１としてＯＳトランジスタを用いることにより、容量５８に蓄積した電荷を長期間保持できる。これにより、副画素２３に書き込まれた画像データを長期間保持できるため、リフレッシュ動作（副画素２３への画像データの再書き込み）の頻度を少なくできる。よって、タッチパネル１０の消費電力を低減できる。
Further, as described above, the OS transistor has extremely small source-drain leakage current (also referred to as off-state current) in the off state. Therefore, by using an OS transistor as the transistor 51, the charges accumulated in the capacitor 58 can be held for a long period of time. Thereby, the image data written to the subpixel 23 can be retained for a long period of time, so that the frequency of refresh operations (rewriting of image data to the subpixel 23) can be reduced. Therefore, power consumption of the touch panel 10 can be reduced.
なお、図２Ｄでは、トランジスタ５１をｎチャネル型トランジスタとしているが、トランジスタ５１をｐチャネル型トランジスタとしてもよい。
Note that although the transistor 51 is an n-channel transistor in FIG. 2D, the transistor 51 may be a p-channel transistor.
表示装置１１は、液晶表示装置とすることができ、具体的には例えば透過型の液晶表示装置とすることができる。透過型の液晶表示装置は、偏光と液晶の光学的変調作用を利用して、光の透過又は非透過を制御する表示装置である。液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界、又は斜め方向の電界を含む）によって制御される。なお、表示装置１１を、反射型又は半透過型の液晶表示装置としてもよい。
The display device 11 can be a liquid crystal display device, and specifically can be a transmissive liquid crystal display device, for example. A transmissive liquid crystal display device is a display device that controls transmission or non-transmission of light by utilizing polarization and the optical modulation effect of liquid crystal. The optical modulation effect of a liquid crystal is controlled by an electric field (including a lateral electric field, a longitudinal electric field, or an oblique electric field) applied to the liquid crystal. Note that the display device 11 may be a reflective or transflective liquid crystal display device.
表示装置１１が有する液晶素子６２には、様々なモードを適用できる。例えば、垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、又はＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードを適用できる。ＶＡモードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、及びＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード等が挙げられる。また、液晶素子６２には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、又はゲストホストモード等を適用できる。
Various modes can be applied to the liquid crystal element 62 included in the display device 11. For example, a vertical alignment (VA) mode or a fringe field switching (FFS) mode can be applied. Examples of the VA mode include MVA (Multi-Domain Vertical Alignment) mode, PVA (Patterned Vertical Alignment) mode, and ASV (Advanced Super View) mode. The liquid crystal element 62 also has TN (Twisted Nematic) mode, IPS (In-Plane-Switching) mode, ASM (Axially Symmetrically aligned Micro-cell) mode, and OCB (Optically Cable) mode. ampensated Birefringence) mode, FLC (Ferroelectric Liquid Crystal) mode, AFLC (AntiFerroelectric Liquid Crystal) mode, ECB (Electrically Controlled Birefringence) mode, guest host mode, or the like can be applied.
液晶素子６２に用いることのできる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、高分子ネットワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、強誘電性液晶、及び反強誘電性液晶等が挙げられる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、又は等方相等を示す。また、液晶材料としては、ポジ型の液晶、又はネガ型の液晶のいずれを用いてもよく、適用するモード又は設計に応じて最適な液晶材料を用いればよい。
Liquid crystals that can be used for the liquid crystal element 62 include thermotropic liquid crystal, low molecular liquid crystal, polymer liquid crystal, polymer dispersed liquid crystal (PDLC), and polymer network liquid crystal (PNLC). quid Crystal ), ferroelectric liquid crystal, and antiferroelectric liquid crystal. These liquid crystal materials exhibit a cholesteric phase, a smectic phase, a cubic phase, a chiral nematic phase, an isotropic phase, etc. depending on the conditions. Further, as the liquid crystal material, either a positive type liquid crystal or a negative type liquid crystal may be used, and the optimum liquid crystal material may be used depending on the applied mode or design.
図３Ａは、図２Ｄに示す副画素２３の変形例であり、画素回路４０が容量５８を有さない例を示している。容量５８を設けなくても液晶素子６２の画素電極の電位を保持できるのであれば、図３Ａに示すように容量５８を省略できる。
FIG. 3A is a modification of the subpixel 23 shown in FIG. 2D, and shows an example in which the pixel circuit 40 does not have the capacitor 58. If the potential of the pixel electrode of the liquid crystal element 62 can be held without providing the capacitor 58, the capacitor 58 can be omitted as shown in FIG. 3A.
図３Ｂ１、及び図３Ｂ２は、図２Ｄに示す副画素２３の変形例である。図３Ｂ１では、液晶素子６２の他方の電極、及び容量５８の他方の電極が、配線１３７と電気的に接続される例を示している。図３Ｂ１に示すように、配線１３７は、配線４１と平行な方向に延伸する領域を有することができ、また配線４３と重なる領域を有することができる。ここで、図３Ｂ１に示す副画素２３を、副画素２３＿１とする。
3B1 and 3B2 are modified examples of the subpixel 23 shown in FIG. 2D. FIG. 3B1 shows an example in which the other electrode of the liquid crystal element 62 and the other electrode of the capacitor 58 are electrically connected to the wiring 137. As shown in FIG. 3B1, the wiring 137 can have a region extending in a direction parallel to the wiring 41, and can have a region overlapping with the wiring 43. Here, the subpixel 23 shown in FIG. 3B1 is referred to as a subpixel 23_1.
図３Ｂ２では、液晶素子６２の他方の電極、及び容量５８の他方の電極が、配線１３８と電気的に接続される例を示している。図３Ｂ２に示すように、配線１３８は、配線４３と平行な方向に延伸する領域を有することができ、また配線４１と重なる領域を有することができる。ここで、図３Ｂ２に示す副画素２３を、副画素２３＿２とする。
FIG. 3B2 shows an example in which the other electrode of the liquid crystal element 62 and the other electrode of the capacitor 58 are electrically connected to the wiring 138. As shown in FIG. 3B2, the wiring 138 can have a region extending in a direction parallel to the wiring 43, and can have a region overlapping with the wiring 41. Here, the subpixel 23 shown in FIG. 3B2 is referred to as a subpixel 23_2.
図１Ａに示すように、配線１３７は、検知素子が有する電極１２７と電気的に接続される。よって、副画素２３＿１では、液晶素子６２の他方の電極の電位、及び容量５８の他方の電極の電位が、電極１２７の電位と等しくなる。また、配線１３８は、検知素子が有する電極１２８と電気的に接続される。よって、副画素２３＿２では、液晶素子６２の他方の電極の電位、及び容量５８の他方の電極の電位が、電極１２８の電位と等しくなる。以上より、タッチパネル１０に、液晶素子６２の他方の電極、及び容量５８の他方の電極に電位を供給するための電源回路を設ける必要が無くなる。
As shown in FIG. 1A, the wiring 137 is electrically connected to the electrode 127 included in the sensing element. Therefore, in the subpixel 23_1, the potential of the other electrode of the liquid crystal element 62 and the potential of the other electrode of the capacitor 58 are equal to the potential of the electrode 127. Further, the wiring 138 is electrically connected to the electrode 128 included in the sensing element. Therefore, in the subpixel 23_2, the potential of the other electrode of the liquid crystal element 62 and the potential of the other electrode of the capacitor 58 are equal to the potential of the electrode 128. As described above, there is no need to provide the touch panel 10 with a power supply circuit for supplying a potential to the other electrode of the liquid crystal element 62 and the other electrode of the capacitor 58.
図３Ｂ１に示す副画素２３＿１、及び図３Ｂ２に示す副画素２３＿２は、１つの表示部２０に含めることができる。別言すると、表示部２０に設けられる副画素２３のうち、一部を副画素２３＿１とし、残りを副画素２３＿２とすることができる。例えば、表示部２０に設けられる副画素２３のうち、半分を副画素２３＿１とし、残りの半分を副画素２３＿２とすることができる。
The subpixel 23_1 shown in FIG. 3B1 and the subpixel 23_2 shown in FIG. 3B2 can be included in one display section 20. In other words, some of the sub-pixels 23 provided in the display section 20 can be used as the sub-pixels 23_1, and the rest can be used as the sub-pixels 23_2. For example, half of the sub-pixels 23 provided in the display section 20 can be used as the sub-pixels 23_1, and the remaining half can be used as the sub-pixels 23_2.
図３Ｃ１、及び図３Ｃ２は、それぞれ図３Ｂ１に示す副画素２３＿１、及び図３Ｂ２に示す副画素２３＿２の変形例であり、画素回路４０が容量５８を有さない例を示している。容量５８を設けなくても液晶素子６２の画素電極の電位を保持できるのであれば、図３Ｃ１、及び図３Ｃ２に示すように容量５８を省略できる。
3C1 and FIG. 3C2 are modified examples of the subpixel 23_1 shown in FIG. 3B1 and the subpixel 23_2 shown in FIG. 3B2, respectively, and show an example in which the pixel circuit 40 does not have the capacitor 58. If the potential of the pixel electrode of the liquid crystal element 62 can be held without providing the capacitor 58, the capacitor 58 can be omitted as shown in FIGS. 3C1 and 3C2.
図４Ａは、タッチパネル１０の一部の構成例を示す平面図であり、図１Ｂに示す一点鎖線Ａ１−Ａ２で表される部分を含む。図４Ａでは、電極１２８、配線１３８、及び入力装置駆動回路１５に設けられるトランジスタ２０１の構成例を示している。なお、図４Ａにおいて、基板及び絶縁層等の構成要素の一部を省略する。以降の平面図においても、特に明示のある場合を除いて基板及び絶縁層等の構成要素の一部を省略する。
FIG. 4A is a plan view showing a configuration example of a part of the touch panel 10, and includes a portion indicated by a dashed line A1-A2 shown in FIG. 1B. FIG. 4A shows a configuration example of the electrode 128, the wiring 138, and the transistor 201 provided in the input device drive circuit 15. Note that in FIG. 4A, some constituent elements such as a substrate and an insulating layer are omitted. Also in the subsequent plan views, some of the constituent elements such as the substrate and the insulating layer are omitted unless otherwise specified.
図４Ｂ、図５Ａ、及び図５Ｂはそれぞれ、図４Ａに示す構成要素の一部を省略した平面図である。図６は、図１Ｂ及び図４Ａに示す一点鎖線Ａ１−Ａ２、及び図１Ｂに示す一点鎖線Ｂ１−Ｂ２等の断面図である。
4B, 5A, and 5B are plan views with some of the components shown in FIG. 4A omitted. FIG. 6 is a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIGS. 1B and 4A, and the dashed-dotted line B1-B2 shown in FIG. 1B.
トランジスタ２０１は、基板１０１上に設けられる。図４Ａでは、トランジスタ２０１として、トランジスタ２０１＿１、及びトランジスタ２０１＿２の構成例を示している。トランジスタ２０１の構成例を示す以降の平面図においても、トランジスタ２０１として、トランジスタ２０１＿１、及びトランジスタ２０１＿２を示す。
Transistor 201 is provided on substrate 101. FIG. 4A shows a configuration example of a transistor 201_1 and a transistor 201_2 as the transistor 201. In subsequent plan views illustrating a configuration example of the transistor 201, a transistor 201_1 and a transistor 201_2 are illustrated as the transistor 201.
トランジスタ２０１は、導電層１１１と、導電層１１２と、半導体層１１３と、絶縁層１０５と、導電層１１５と、を有する。ここで、トランジスタ２０１＿１の導電層１１１、導電層１１２、半導体層１１３、及び導電層１１５を、それぞれ導電層１１１＿１、導電層１１２＿１、半導体層１１３＿１、及び導電層１１５＿１とする。また、トランジスタ２０１＿２の導電層１１１、導電層１１２、半導体層１１３、及び導電層１１５を、それぞれ導電層１１１＿２、導電層１１２＿２、半導体層１１３＿２、及び導電層１１５＿２とする。
The transistor 201 includes a conductive layer 111, a conductive layer 112, a semiconductor layer 113, an insulating layer 105, and a conductive layer 115. Here, the conductive layer 111, the conductive layer 112, the semiconductor layer 113, and the conductive layer 115 of the transistor 201_1 are respectively referred to as a conductive layer 111_1, a conductive layer 112_1, a semiconductor layer 113_1, and a conductive layer 115_1. Further, the conductive layer 111, the conductive layer 112, the semiconductor layer 113, and the conductive layer 115 of the transistor 201_2 are respectively referred to as a conductive layer 111_2, a conductive layer 112_2, a semiconductor layer 113_2, and a conductive layer 115_2.
導電層１１１は、トランジスタ２０１のソース電極又はドレイン電極の一方として機能する。導電層１１２は、トランジスタ２０１のソース電極又はドレイン電極の他方として機能する。絶縁層１０５は、トランジスタ２０１のゲート絶縁層として機能する。導電層１１５は、トランジスタ２０１のゲート電極として機能する。
The conductive layer 111 functions as either a source electrode or a drain electrode of the transistor 201. The conductive layer 112 functions as the other of the source electrode and the drain electrode of the transistor 201. The insulating layer 105 functions as a gate insulating layer of the transistor 201. The conductive layer 115 functions as a gate electrode of the transistor 201.
半導体層１１３のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体がチャネル形成領域として機能する。また、半導体層１１３のうち、ソース電極と接する領域はソース領域として機能し、ドレイン電極と接する領域はドレイン領域として機能する。
In the semiconductor layer 113, the entire region between the source electrode and the drain electrode that overlaps with the gate electrode via the gate insulating layer functions as a channel formation region. Further, in the semiconductor layer 113, a region in contact with the source electrode functions as a source region, and a region in contact with the drain electrode functions as a drain region.
基板１０１上に導電層１１１が設けられ、基板１０１上、及び導電層１１１上に絶縁層１０３が設けられ、絶縁層１０３上に導電層１１２が設けられる。絶縁層１０３は、層間絶縁層としての機能を有することができる。導電層１１１と導電層１１２は、絶縁層１０３を介して互いに重なる領域を有する。ここで、層間絶縁層として機能する絶縁層１０３の膜厚は、トランジスタ２０１のゲート絶縁層として機能する絶縁層１０５の膜厚より厚くすることができる。
A conductive layer 111 is provided over the substrate 101 , an insulating layer 103 is provided over the substrate 101 and the conductive layer 111 , and a conductive layer 112 is provided over the insulating layer 103 . The insulating layer 103 can function as an interlayer insulating layer. The conductive layer 111 and the conductive layer 112 have a region where they overlap with each other with the insulating layer 103 in between. Here, the thickness of the insulating layer 103 functioning as an interlayer insulating layer can be made thicker than the thickness of the insulating layer 105 functioning as a gate insulating layer of the transistor 201.
絶縁層１０３は、導電層１１１に達する開口１２１を有する。導電層１１２は、開口１２１に達する開口１２３を有する。つまり、開口１２３は、開口１２１と重なる領域を有する。また、開口１２３は、導電層１１１と重なる領域を有する。ここで、導電層１１２は、開口１２１の内部に設けないことが好ましい。つまり、導電層１１２は、絶縁層１０３の開口１２１側の側面と接しないことが好ましい。なお、トランジスタ２０１＿１に設けられる開口１２１、及び開口１２３をそれぞれ開口１２１＿１、及び開口１２３＿１とし、トランジスタ２０１＿２に設けられる開口１２１、及び開口１２３をそれぞれ開口１２１＿２、及び開口１２３＿２とする。
The insulating layer 103 has an opening 121 that reaches the conductive layer 111. Conductive layer 112 has an opening 123 that reaches opening 121 . That is, the opening 123 has a region that overlaps with the opening 121. Further, the opening 123 has a region overlapping with the conductive layer 111. Here, it is preferable that the conductive layer 112 is not provided inside the opening 121. In other words, it is preferable that the conductive layer 112 not be in contact with the side surface of the insulating layer 103 on the opening 121 side. Note that the opening 121 and the opening 123 provided in the transistor 201_1 are respectively referred to as an opening 121_1 and an opening 123_1, and the opening 121 and the opening 123 provided in the transistor 201_2 are referred to as an opening 121_2 and an opening 123_2, respectively.
図６では、導電層１１２の開口１２３側の端部が、絶縁層１０３の開口１２１側の端部と一致、又は概略一致する例を示している。開口１２３の平面形状は、開口１２１の平面形状と一致、又は概略一致するともいえる。なお、本明細書等において、導電層１１２の開口１２３側の端部、及び開口１２３の端部とは、導電層１１２の開口１２３側の下面端部を示す。導電層１１２の下面とは、絶縁層１０３側の面を示す。絶縁層１０３の開口１２１側の端部、及び開口１２１の端部とは、絶縁層１０３の開口１２１側の上面端部を示す。絶縁層１０３の上面とは、導電層１１２側の面を示す。また、開口１２３の平面形状とは、導電層１１２の開口１２３側の下面端部の平面形状を示す。開口１２１の平面形状とは、絶縁層１０３の開口１２１側の上面端部の平面形状を示す。
FIG. 6 shows an example in which the end of the conductive layer 112 on the opening 123 side matches or approximately matches the end of the insulating layer 103 on the opening 121 side. It can be said that the planar shape of the opening 123 matches or approximately matches the planar shape of the opening 121. Note that in this specification and the like, the end of the conductive layer 112 on the opening 123 side and the end of the opening 123 refer to the lower end of the conductive layer 112 on the opening 123 side. The lower surface of the conductive layer 112 refers to the surface on the insulating layer 103 side. The end of the insulating layer 103 on the opening 121 side and the end of the opening 121 refer to the end of the upper surface of the insulating layer 103 on the opening 121 side. The upper surface of the insulating layer 103 refers to the surface on the conductive layer 112 side. Further, the planar shape of the opening 123 refers to the planar shape of the lower end of the conductive layer 112 on the opening 123 side. The planar shape of the opening 121 refers to the planar shape of the upper end of the insulating layer 103 on the opening 121 side.
なお、端部が一致、又は概略一致するとは、端部が揃っている、又は概略揃っているともいえる。端部が揃っている、又は概略揃っている場合、及び、平面形状が一致又は概略一致している場合、平面視において、積層した層と層との間で少なくとも輪郭の一部が重なっているといえる。例えば、上層と下層とが、同一のマスクパターン、又は一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、又は、上層が下層の外側に位置することもあり、この場合も端部が概略揃っている、又は、平面形状が概略一致している、という。
Note that when the ends match or roughly match, it can also be said that the ends are aligned or roughly aligned. When the edges are aligned or approximately aligned, and when the planar shapes are aligned or approximately aligned, at least a portion of the outlines of the laminated layers overlap in plan view. It can be said. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. However, strictly speaking, the outlines do not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer, and in this case, the edges are roughly aligned, or the planar shape It is said that they roughly match.
開口１２１は、例えば、開口１２３の形成に用いたレジストマスクを用いて形成できる。具体的には、まず、基板１０１上に導電層１１１を形成した後、基板１０１上、及び導電層１１１上に絶縁層１０３と、絶縁層１０３上の後の工程で導電層１１２となる導電膜と、当該導電膜上のレジストマスクと、を形成する。そして、当該レジストマスクを用いて当該導電膜に開口１２３を形成した後に、当該レジストマスクを用いて絶縁層１０３に開口１２１を形成することにより、開口１２１の端部と開口１２３の端部を一致、又は概略一致させることができる。このような構成とすることにより、工程を簡略化できる。
The opening 121 can be formed using, for example, the resist mask used to form the opening 123. Specifically, first, a conductive layer 111 is formed on the substrate 101, an insulating layer 103 is formed on the substrate 101 and the conductive layer 111, and a conductive film that will become the conductive layer 112 in a later step is formed on the insulating layer 103. and a resist mask on the conductive film. Then, by forming an opening 123 in the conductive film using the resist mask, and then forming an opening 121 in the insulating layer 103 using the resist mask, the end of the opening 121 and the end of the opening 123 are aligned. , or approximately match. With such a configuration, the process can be simplified.
半導体層１１３は、開口１２１及び開口１２３の内部に位置する領域を有し、開口１２１及び開口１２３を覆うように設けられる。半導体層１１３は、導電層１１２の上面及び側面、絶縁層１０３の側面、並びに導電層１１１の上面の形状に沿った形状を有する。半導体層１１３は、例えば導電層１１２の上面及び側面、絶縁層１０３の側面、並びに導電層１１１の上面と接する領域を有する。
The semiconductor layer 113 has a region located inside the opening 121 and the opening 123, and is provided so as to cover the opening 121 and the opening 123. The semiconductor layer 113 has a shape that follows the top and side surfaces of the conductive layer 112 , the side surfaces of the insulating layer 103 , and the top surface of the conductive layer 111 . The semiconductor layer 113 has a region in contact with, for example, the top surface and side surfaces of the conductive layer 112, the side surfaces of the insulating layer 103, and the top surface of the conductive layer 111.
半導体層１１３は、導電層１１２の開口１２３側の端部を覆っていることが好ましい。例えば図６では、半導体層１１３の端部が導電層１１２上に位置する構成を示している。半導体層１１３の端部は、導電層１１２の上面に接するともいえる。
The semiconductor layer 113 preferably covers the end of the conductive layer 112 on the opening 123 side. For example, FIG. 6 shows a configuration in which the end of the semiconductor layer 113 is located on the conductive layer 112. It can also be said that the end of the semiconductor layer 113 is in contact with the upper surface of the conductive layer 112.
例えば図６では半導体層１１３を単層構造で示しているが、本発明の一態様はこれに限られない。半導体層１１３を２層以上の積層構造としてもよい。
For example, although the semiconductor layer 113 is shown to have a single-layer structure in FIG. 6, one embodiment of the present invention is not limited to this. The semiconductor layer 113 may have a stacked structure of two or more layers.
トランジスタ２０１のゲート絶縁層として機能する絶縁層１０５は、開口１２１及び開口１２３の内部に位置する領域を有し、開口１２１及び開口１２３を覆うように設けられる。絶縁層１０５は、半導体層１１３上、導電層１１２上、及び絶縁層１０３上に設けられる。絶縁層１０５は、半導体層１１３の上面及び側面、導電層１１２の上面及び側面、並びに絶縁層１０３の上面と接する領域を有することができる。絶縁層１０５は、絶縁層１０３の上面、導電層１１２の上面及び側面、並びに半導体層１１３の上面及び側面の形状に沿った形状を有する。
The insulating layer 105 functioning as a gate insulating layer of the transistor 201 has a region located inside the opening 121 and the opening 123, and is provided so as to cover the opening 121 and the opening 123. The insulating layer 105 is provided over the semiconductor layer 113, the conductive layer 112, and the insulating layer 103. The insulating layer 105 can have a region in contact with the top surface and side surfaces of the semiconductor layer 113, the top surface and side surfaces of the conductive layer 112, and the top surface of the insulating layer 103. The insulating layer 105 has a shape that follows the top surface of the insulating layer 103, the top surface and side surfaces of the conductive layer 112, and the top surface and side surfaces of the semiconductor layer 113.
トランジスタ２０１のゲート電極として機能する導電層１１５は、絶縁層１０５上に設けられ、絶縁層１０５の上面と接する領域を有することができる。導電層１１５は、絶縁層１０５を介して、半導体層１１３と重なる領域を有する。
The conductive layer 115 functioning as a gate electrode of the transistor 201 is provided over the insulating layer 105 and can have a region in contact with the top surface of the insulating layer 105. The conductive layer 115 has a region overlapping with the semiconductor layer 113 with the insulating layer 105 interposed therebetween.
例えば図６に示すように、導電層１１５は、開口１２１の内部に位置する領域、及び開口１２３の内部に位置する領域を有し、且つ絶縁層１０５を半導体層１１３との間に挟んで対向する領域を有するように設けられる。また、図６に示す例において、導電層１１５は、絶縁層１０５及び半導体層１１３を介して導電層１１１、及び導電層１１２と重なる領域を有する。また、導電層１１５は、半導体層１１３の全体を覆っている。このような構成とすることで、半導体層１１３全体にゲート電界をかけることができるため、トランジスタ２０１の電気特性を高めることができ、例えばトランジスタのオン電流を大きくできる。
For example, as shown in FIG. 6, the conductive layer 115 has a region located inside the opening 121 and a region located inside the opening 123, and is opposed to the semiconductor layer 113 with the insulating layer 105 sandwiched therebetween. It is provided so that it has an area where it can be used. Further, in the example illustrated in FIG. 6, the conductive layer 115 has a region overlapping with the conductive layer 111 and the conductive layer 112 with the insulating layer 105 and the semiconductor layer 113 interposed therebetween. Further, the conductive layer 115 covers the entire semiconductor layer 113. With this structure, a gate electric field can be applied to the entire semiconductor layer 113, so the electrical characteristics of the transistor 201 can be improved, and, for example, the on-state current of the transistor can be increased.
トランジスタ２０１は、半導体層１１３よりも上方にゲート電極を有する、いわゆるトップゲート型のトランジスタである。さらに、半導体層１１３の下面がソース電極及びドレイン電極と接する領域を有することから、ＴＧＢＣ（Ｔｏｐ Ｇａｔｅ Ｂｏｔｔｏｍ Ｃｏｎｔａｃｔ）型のトランジスタということができる。
The transistor 201 is a so-called top-gate transistor that has a gate electrode above the semiconductor layer 113. Furthermore, since the lower surface of the semiconductor layer 113 has a region in contact with the source electrode and the drain electrode, it can be called a TGBC (Top Gate Bottom Contact) transistor.
また、表示部２０には、基板１０１上にトランジスタ２０５が設けられる。トランジスタ２０５は、トランジスタ２０１の同様の構成とすることができ、同一の層に設けることができる。よって、トランジスタ２０５は、トランジスタ２０１と同一の工程で形成できる。
Further, in the display portion 20, a transistor 205 is provided on the substrate 101. Transistor 205 can have a similar structure to transistor 201 and can be provided in the same layer. Therefore, the transistor 205 can be formed in the same process as the transistor 201.
例えば、トランジスタ２０５の導電層１１１は、トランジスタ２０５のソース電極又はドレイン電極の一方として機能する。トランジスタ２０５の導電層１１２は、トランジスタ２０５のソース電極又はドレイン電極の他方として機能する。絶縁層１０５は、トランジスタ２０５のゲート絶縁層として機能する。トランジスタ２０５の導電層１１５は、トランジスタ２０５のゲート電極として機能する。ここで、トランジスタ２０５は、例えば図２Ｃに示すトランジスタ５２に相当する。なお、トランジスタ５１も、トランジスタ２０５の同様の構成とすることができ、同一の層に設けることができる。
For example, conductive layer 111 of transistor 205 functions as one of a source electrode or a drain electrode of transistor 205. The conductive layer 112 of the transistor 205 functions as the other of the source electrode and the drain electrode of the transistor 205. The insulating layer 105 functions as a gate insulating layer of the transistor 205. The conductive layer 115 of the transistor 205 functions as a gate electrode of the transistor 205. Here, the transistor 205 corresponds to, for example, the transistor 52 shown in FIG. 2C. Note that the transistor 51 can also have a similar structure to the transistor 205, and can be provided in the same layer.
入力装置駆動回路１５の少なくとも一部をタッチパネル１０に内蔵する場合、入力装置駆動回路１５に設けられるトランジスタ２０１を、表示部２０に設けられるトランジスタ２０５と同一の工程で形成できる。これにより、タッチパネル１０は作製工程を簡略化したタッチパネルとすることができる。よって、タッチパネル１０は、低コスト且つ量産性が高い方法で作製できる。なお、前述のように、入力装置駆動回路１５を構成する回路の一部を外付けしてもよい。例えば、入力装置駆動回路１５が有するトランジスタ、及び容量等のうち、電極１２７及び電極１２８のいずれとも電気的に接続されないトランジスタ、及び容量等を有する回路を外付けしてもよい。
When at least a portion of the input device drive circuit 15 is built into the touch panel 10, the transistor 201 provided in the input device drive circuit 15 can be formed in the same process as the transistor 205 provided in the display portion 20. Thereby, the touch panel 10 can be made into a touch panel with a simplified manufacturing process. Therefore, the touch panel 10 can be manufactured at low cost and with high mass productivity. Note that, as described above, a part of the circuit constituting the input device drive circuit 15 may be externally attached. For example, among the transistors, capacitors, etc. included in the input device drive circuit 15, a circuit having a transistor, capacitor, etc. that is not electrically connected to either the electrode 127 or the electrode 128 may be externally attached.
なお、走査線駆動回路１３の少なくとも一部をタッチパネル１０に内蔵する場合、走査線駆動回路１３に設けられるトランジスタを、トランジスタ２０５と同一の工程で形成できる。また、信号線駆動回路１４の少なくとも一部をタッチパネル１０に内蔵する場合、信号線駆動回路１４に設けられるトランジスタを、トランジスタ２０５と同一の工程で形成できる。以上により、タッチパネル１０の作製工程を簡略化し、タッチパネル１０を、低コスト且つ量産性が高い方法で作製できる。
Note that when at least part of the scanning line driver circuit 13 is built into the touch panel 10, the transistor provided in the scanning line driver circuit 13 can be formed in the same process as the transistor 205. Furthermore, when at least a portion of the signal line driver circuit 14 is built into the touch panel 10, the transistor provided in the signal line driver circuit 14 can be formed in the same process as the transistor 205. As described above, the manufacturing process of the touch panel 10 can be simplified, and the touch panel 10 can be manufactured at low cost and with high mass productivity.
トランジスタ２０１、及びトランジスタ２０５を覆うように、導電層１１５上、及び絶縁層１０３上に絶縁層２１８が設けられる。また、絶縁層２１８上に絶縁層２３５が設けられる。絶縁層２１８、及び絶縁層２３５は、層間絶縁層として機能する。表示部２０において、絶縁層２３５上には発光素子６１が設けられ、発光素子６１を覆うように保護層３３１が設けられる。
An insulating layer 218 is provided over the conductive layer 115 and the insulating layer 103 so as to cover the transistor 201 and the transistor 205. Further, an insulating layer 235 is provided over the insulating layer 218. The insulating layer 218 and the insulating layer 235 function as interlayer insulating layers. In the display section 20, a light emitting element 61 is provided on the insulating layer 235, and a protective layer 331 is provided so as to cover the light emitting element 61.
発光素子６１は、絶縁層２３５上の画素電極３１１と、画素電極３１１上の島状の層３１３と、島状の層３１３上の共通電極３１５と、を有する。層３１３は、少なくとも発光層を有する。なお、層３１３はＥＬ層ということができる。また、共通電極は対向電極ともいう。
The light emitting element 61 includes a pixel electrode 311 on the insulating layer 235, an island-shaped layer 313 on the pixel electrode 311, and a common electrode 315 on the island-shaped layer 313. Layer 313 has at least a light emitting layer. Note that the layer 313 can be called an EL layer. Further, the common electrode is also referred to as a counter electrode.
絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５は、トランジスタ２０５の導電層１１１に達する開口１２９を有する。開口１２９は、例えばエッチング法を用いて形成できる。開口１２９を覆うように、画素電極３１１が設けられる。画素電極３１１は、絶縁層２３５の上面及び側面、絶縁層２１８の側面、絶縁層１０５の側面、絶縁層１０３の側面、及び導電層１１１の上面に沿った形状を有する。画素電極３１１は、例えば絶縁層２３５の上面及び側面、絶縁層２１８の側面、絶縁層１０５の側面、絶縁層１０３の側面、及び導電層１１１の上面と接する領域を有する。画素電極３１１は、開口１２９の内部でトランジスタ２０５の導電層１１１と電気的に接続できる。
The insulating layer 103, the insulating layer 105, the insulating layer 218, and the insulating layer 235 have an opening 129 that reaches the conductive layer 111 of the transistor 205. The opening 129 can be formed using, for example, an etching method. A pixel electrode 311 is provided to cover the opening 129. The pixel electrode 311 has a shape along the top and side surfaces of the insulating layer 235, the side surfaces of the insulating layer 218, the side surfaces of the insulating layer 105, the side surfaces of the insulating layer 103, and the top surface of the conductive layer 111. The pixel electrode 311 has a region in contact with, for example, the top surface and side surfaces of the insulating layer 235, the side surface of the insulating layer 218, the side surface of the insulating layer 105, the side surface of the insulating layer 103, and the top surface of the conductive layer 111. The pixel electrode 311 can be electrically connected to the conductive layer 111 of the transistor 205 inside the opening 129.
画素電極３１１の端部を覆うように、絶縁層２３７を設けることができる。絶縁層２３７は、隔壁（土手、バンク、又はスペーサともいう。）として機能する。絶縁層２３７を設けることにより、画素電極３１１と共通電極３１５が接して発光素子６１がショートすることを抑制できる。なお、図６では、絶縁層２３７の断面が複数示されているが、タッチパネル１０を上面から見た場合、絶縁層２３７は、１つに繋がっている。つまり、タッチパネル１０は、例えば絶縁層２３７を１つ有する構成とすることができる。なお、タッチパネル１０は、互いに分離される複数の絶縁層２３７を有してもよい。絶縁層２３７を含む他の断面図でも同様である。
An insulating layer 237 can be provided to cover the end of the pixel electrode 311. The insulating layer 237 functions as a partition (also referred to as a bank, bank, or spacer). By providing the insulating layer 237, it is possible to prevent the pixel electrode 311 and the common electrode 315 from coming into contact with each other and causing a short circuit in the light emitting element 61. Note that although a plurality of cross sections of the insulating layer 237 are shown in FIG. 6, when the touch panel 10 is viewed from above, the insulating layer 237 is connected to one. That is, the touch panel 10 can be configured to include, for example, one insulating layer 237. Note that the touch panel 10 may include a plurality of insulating layers 237 that are separated from each other. The same applies to other cross-sectional views including the insulating layer 237.
画素電極３１１には、開口１２９を覆うように凹部が形成され、当該凹部には、絶縁層２３７が埋め込まれる。そして、画素電極３１１の端部及び開口１２９を覆う絶縁層２３７を形成した後に、ファインメタルマスク（ＦＭＭ）を用いて層３１３を形成できる。
A recess is formed in the pixel electrode 311 so as to cover the opening 129, and an insulating layer 237 is embedded in the recess. Then, after forming the insulating layer 237 covering the end of the pixel electrode 311 and the opening 129, the layer 313 can be formed using a fine metal mask (FMM).
図６では、発光素子６１として、発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂを示している。ここで、発光素子６１Ｒが有する画素電極３１１、及び層３１３をそれぞれ画素電極３１１Ｒ、及び層３１３Ｒとする。また、発光素子６１Ｇが有する画素電極３１１、及び層３１３をそれぞれ画素電極３１１Ｇ、及び層３１３Ｇとする。さらに、発光素子６１Ｂが有する画素電極３１１、及び層３１３をそれぞれ画素電極３１１Ｂ、及び層３１３Ｂとする。層３１３Ｒ上、層３１３Ｇ上、及び層３１３Ｂ上には、共通電極３１５が設けられる。共通電極３１５は、発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂで共有される。ここで、画素電極３１１Ｒと電気的に接続されるトランジスタ２０５をトランジスタ２０５Ｒとし、画素電極３１１Ｇと電気的に接続されるトランジスタ２０５をトランジスタ２０５Ｇとし、画素電極３１１Ｂと電気的に接続されるトランジスタ２０５をトランジスタ２０５Ｂとする。
In FIG. 6, the light emitting elements 61 are shown as a light emitting element 61R, a light emitting element 61G, and a light emitting element 61B. Here, the pixel electrode 311 and layer 313 included in the light emitting element 61R are referred to as a pixel electrode 311R and a layer 313R, respectively. Further, the pixel electrode 311 and layer 313 included in the light emitting element 61G are respectively referred to as a pixel electrode 311G and a layer 313G. Furthermore, the pixel electrode 311 and layer 313 included in the light emitting element 61B are referred to as a pixel electrode 311B and a layer 313B, respectively. A common electrode 315 is provided on the layer 313R, the layer 313G, and the layer 313B. The common electrode 315 is shared by the light emitting element 61R, the light emitting element 61G, and the light emitting element 61B. Here, the transistor 205 electrically connected to the pixel electrode 311R is referred to as a transistor 205R, the transistor 205 electrically connected to the pixel electrode 311G is referred to as a transistor 205G, and the transistor 205 electrically connected to the pixel electrode 311B is referred to as a transistor 205R. A transistor 205B is used.
層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、少なくとも発光層を有する。例えば、層３１３Ｒは、赤色の光を発する発光層を有し、層３１３Ｇは、緑色の光を発する発光層を有し、層３１３Ｂは、青色の光を発する発光層を有する。言い換えると、層３１３Ｒは、赤色の光を発する発光物質を有し、層３１３Ｇは、緑色の光を発する発光物質を有し、層３１３Ｂは、青色の光を発する発光物質を有する。以上により、発光素子６１Ｒは赤色の光を発することができ、発光素子６１Ｇは緑色の光を発することができ、発光素子６１Ｂは青色の光を発することができる。
The layer 313R, the layer 313G, and the layer 313B have at least a light emitting layer. For example, layer 313R has a light emitting layer that emits red light, layer 313G has a light emitting layer that emits green light, and layer 313B has a light emitting layer that emits blue light. In other words, the layer 313R has a luminescent material that emits red light, the layer 313G has a luminescent material that emits green light, and the layer 313B has a luminescent material that emits blue light. As described above, the light emitting element 61R can emit red light, the light emitting element 61G can emit green light, and the light emitting element 61B can emit blue light.
層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、それぞれ、正孔注入層、正孔輸送層、正孔ブロック層、電荷発生層、電子ブロック層、電子輸送層、及び電子注入層のうち１つ以上を有してもよい。
The layer 313R, the layer 313G, and the layer 313B each include one or more of a hole injection layer, a hole transport layer, a hole blocking layer, a charge generation layer, an electron block layer, an electron transport layer, and an electron injection layer. May have.
例えば、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、それぞれ、正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層をこの順で有してもよい。又は、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、それぞれ、電子注入層、電子輸送層、発光層、正孔輸送層、及び正孔注入層をこの順で有してもよい。また、正孔輸送層と発光層の間に電子ブロック層を有してもよく、電子輸送層と発光層の間に正孔ブロック層を有してもよい。
For example, the layer 313R, the layer 313G, and the layer 313B may each have a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in this order. Alternatively, the layer 313R, the layer 313G, and the layer 313B may each have an electron injection layer, an electron transport layer, a light emitting layer, a hole transport layer, and a hole injection layer in this order. Further, an electron blocking layer may be provided between the hole transport layer and the light emitting layer, or a hole blocking layer may be provided between the electron transport layer and the light emitting layer.
発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂには、シングル構造（発光ユニットを１つだけ有する構造）を適用してもよく、タンデム構造（発光ユニットを複数有する構造）を適用してもよい。発光ユニットは、少なくとも１層の発光層を有する。
A single structure (a structure having only one light emitting unit) or a tandem structure (a structure having multiple light emitting units) may be applied to the light emitting element 61R, the light emitting element 61G, and the light emitting element 61B. . The light emitting unit has at least one light emitting layer.
発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂにタンデム構造を適用する場合、層３１３Ｒは、赤色の光を発する発光ユニットを複数有する構造であり、層３１３Ｇは、緑色の光を発する発光ユニットを複数有する構造であり、層３１３Ｂは、青色の光を発する発光ユニットを複数有する構造であると好ましい。各発光ユニットの間には、電荷発生層を設けることが好ましい。例えば、発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂにタンデム構造を適用する場合、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、第１の発光ユニットと、第１の発光ユニット上の電荷発生層と、電荷発生層上の第２の発光ユニットと、を有することができる。
When a tandem structure is applied to the light emitting elements 61R, 61G, and 61B, the layer 313R has a structure including a plurality of light emitting units that emit red light, and the layer 313G has a structure that includes a plurality of light emitting units that emit green light. It is preferable that the layer 313B has a structure including a plurality of light emitting units that emit blue light. It is preferable to provide a charge generation layer between each light emitting unit. For example, when a tandem structure is applied to the light emitting element 61R, the light emitting element 61G, and the light emitting element 61B, the layer 313R, the layer 313G, and the layer 313B are the first light emitting unit and the charge generation layer on the first light emitting unit. and a second light emitting unit on the charge generation layer.
層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂはそれぞれ、例えばファインメタルマスクを用いた真空蒸着法により形成できる。ファインメタルマスクを用いた真空蒸着法では、ファインメタルマスクの開口よりも広い範囲に蒸着される場合が多い。よって、ファインメタルマスクの開口よりも広い範囲に層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂが形成されうる。また、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂの端部はそれぞれ、テーパ形状となる。ここで、画素電極３１１上だけでなく、絶縁層２３７上にも層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂが設けられてもよい。なお、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂの形成に、ファインメタルマスクを用いたスパッタリング法、又はインクジェット法を用いてもよい。
The layer 313R, the layer 313G, and the layer 313B can each be formed by, for example, a vacuum evaporation method using a fine metal mask. In the vacuum evaporation method using a fine metal mask, the vapor is often deposited over a wider area than the opening of the fine metal mask. Therefore, the layer 313R, the layer 313G, and the layer 313B can be formed in a wider range than the opening of the fine metal mask. Further, the end portions of the layer 313R, the layer 313G, and the layer 313B each have a tapered shape. Here, the layer 313R, the layer 313G, and the layer 313B may be provided not only on the pixel electrode 311 but also on the insulating layer 237. Note that a sputtering method using a fine metal mask or an inkjet method may be used to form the layers 313R, 313G, and 313B.
タッチパネル１０は、上面射出型（トップエミッション型）である。発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂが発する光は、基板１５２側に射出される。よって、基板１５２には、可視光に対する透過性が高い材料を用いることが好ましい。一方、基板１０１に用いる材料の透光性は問わない。
The touch panel 10 is of a top emission type (top emission type). Light emitted by the light emitting element 61R, the light emitting element 61G, and the light emitting element 61B is emitted toward the substrate 152 side. Therefore, it is preferable to use a material that has high transparency to visible light for the substrate 152. On the other hand, the light transmittance of the material used for the substrate 101 does not matter.
共通電極３１５には、可視光に対する透過性が高い材料を用いる。画素電極３１１Ｒ、画素電極３１１Ｇ、及び画素電極３１１Ｂにはそれぞれ、可視光を反射する材料を用いることが好ましい。画素電極３１１、及び共通電極３１５には、金属、合金、電気伝導性化合物、及びこれらの混合物等を適宜用いることができる。当該材料としては、具体的には、アルミニウム、マグネシウム、チタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ガリウム、亜鉛、インジウム、スズ、モリブデン、タンタル、タングステン、パラジウム、金、白金、銀、イットリウム、及びネオジム等の金属、並びにこれらを適宜組み合わせて含む合金が挙げられる。また、当該材料としては、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯともいう）、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、及びＩｎ−Ｗ−Ｚｎ酸化物等を挙げることができる。また、当該材料としては、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、並びに、銀とマグネシウムの合金、及び、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）等の銀を含む合金が挙げられる。その他、当該材料としては、上記例示のない元素周期表の第１族又は第２族に属する元素（例えば、リチウム、セシウム、カルシウム、ストロンチウム）、ユウロピウム、イッテルビウム等の希土類金属及びこれらを適宜組み合わせて含む合金、グラフェン等が挙げられる。
The common electrode 315 is made of a material that is highly transparent to visible light. It is preferable to use a material that reflects visible light for each of the pixel electrode 311R, the pixel electrode 311G, and the pixel electrode 311B. For the pixel electrode 311 and the common electrode 315, metals, alloys, electrically conductive compounds, mixtures thereof, and the like can be used as appropriate. Specifically, the materials include aluminum, magnesium, titanium, chromium, manganese, iron, cobalt, nickel, copper, gallium, zinc, indium, tin, molybdenum, tantalum, tungsten, palladium, gold, platinum, silver, Examples include metals such as yttrium and neodymium, and alloys containing appropriate combinations of these metals. In addition, such materials include indium tin oxide (In-Sn oxide, also referred to as ITO), In-Si-Sn oxide (also referred to as ITSO), indium zinc oxide (In-Zn oxide), and In-Si-Sn oxide (also referred to as ITSO). -W-Zn oxide, etc. can be mentioned. In addition, such materials include alloys containing aluminum (aluminum alloys) such as alloys of aluminum, nickel, and lanthanum (Al-Ni-La), alloys of silver and magnesium, and alloys of silver, palladium, and copper. (Ag-Pd-Cu, also referred to as APC) and the like are alloys containing silver. In addition, such materials include elements belonging to Group 1 or Group 2 of the periodic table of elements (for example, lithium, cesium, calcium, strontium), rare earth metals such as europium and ytterbium, and appropriate combinations of these. Examples include alloys containing carbon dioxide, graphene, and the like.
基板１５２の基板１０１側の面には、絶縁層１７２と、電極１２７と、絶縁層１２４と、電極１２８と、絶縁層１２５と、がこの順で設けられる。ここで、電極１２７と電極１２８を一対の電極とする検知素子を、検知素子１２０とする。電極１２７、及び電極１２８は、表示部２０の他、表示部２０以外の領域にも設けられる。図６では、表示部２０以外の領域に設けられる電極として、電極１２７及び電極１２８のうち電極１２８を示している。なお、絶縁層１２４は、検知素子１２０には含まれない。
An insulating layer 172, an electrode 127, an insulating layer 124, an electrode 128, and an insulating layer 125 are provided in this order on the surface of the substrate 152 on the substrate 101 side. Here, a sensing element having the electrode 127 and the electrode 128 as a pair of electrodes is referred to as a sensing element 120. The electrodes 127 and 128 are provided not only in the display section 20 but also in areas other than the display section 20 . In FIG. 6, the electrode 128 is shown among the electrode 127 and the electrode 128 as an electrode provided in a region other than the display section 20. Note that the insulating layer 124 is not included in the sensing element 120.
絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５は、トランジスタ２０１の導電層１１１に達する開口１３１を有する。開口１３１は、電極１２７、又は電極１２８と重なる領域を有する。図６では、電極１２８と重なる領域を有する開口１３１を示している。開口１３１は、例えばエッチング法を用いて形成できる。
The insulating layer 103, the insulating layer 105, the insulating layer 218, and the insulating layer 235 have an opening 131 that reaches the conductive layer 111 of the transistor 201. The opening 131 has a region that overlaps with the electrode 127 or the electrode 128. FIG. 6 shows an opening 131 having a region overlapping with the electrode 128. In FIG. The opening 131 can be formed using, for example, an etching method.
開口１３１を覆うように、導電層１６６が設けられる。導電層１６６は、絶縁層２３５の上面及び側面、絶縁層２１８の側面、絶縁層１０５の側面、絶縁層１０３の側面、及び導電層１１１の上面に沿った形状を有する。導電層１６６は、例えば絶縁層２３５の上面及び側面、絶縁層２１８の側面、絶縁層１０５の側面、絶縁層１０３の側面、及び導電層１１１の上面と接する領域を有する。導電層１６６は、開口１３１の内部でトランジスタ２０１の導電層１１１と電気的に接続できる。ここで、導電層１１１＿１に達する開口１３１を開口１３１＿１とし、導電層１１１＿２に達する開口１３１を開口１３１＿２とする。また、開口１３１＿１を覆うように設けられる導電層１６６を導電層１６６＿１とし、開口１３１＿２を覆うように設けられる導電層１６６を導電層１６６＿２とする。
A conductive layer 166 is provided to cover the opening 131. The conductive layer 166 has a shape along the top and side surfaces of the insulating layer 235, the side surfaces of the insulating layer 218, the side surfaces of the insulating layer 105, the side surfaces of the insulating layer 103, and the top surface of the conductive layer 111. The conductive layer 166 has a region in contact with, for example, the top surface and side surfaces of the insulating layer 235, the side surfaces of the insulating layer 218, the side surfaces of the insulating layer 105, the side surfaces of the insulating layer 103, and the top surface of the conductive layer 111. The conductive layer 166 can be electrically connected to the conductive layer 111 of the transistor 201 inside the opening 131. Here, the opening 131 that reaches the conductive layer 111_1 is referred to as an opening 131_1, and the opening 131 that reaches the conductive layer 111_2 is referred to as an opening 131_2. Furthermore, the conductive layer 166 provided to cover the opening 131_1 is referred to as a conductive layer 166_1, and the conductive layer 166 provided to cover the opening 131_2 is referred to as a conductive layer 166_2.
開口１３１は、開口１２９と同一の工程で形成できる。また、導電層１６６は、画素電極３１１と同一の層に設けることができる。よって、導電層１６６は、画素電極３１１と同一の材料を有することができ、また同一の工程で形成できる。例えば、導電層１６６と画素電極３１１は、同一の導電膜を加工することで形成できる。
The opening 131 can be formed in the same process as the opening 129. Further, the conductive layer 166 can be provided in the same layer as the pixel electrode 311. Therefore, the conductive layer 166 can have the same material as the pixel electrode 311, and can be formed in the same process. For example, the conductive layer 166 and the pixel electrode 311 can be formed by processing the same conductive film.
図４Ａでは、導電層１１１が第１の方向に延伸し、電極１２８が第１の方向と垂直な第２の方向に延伸する例を示している。ここで、座標軸に示す通り、第１の方向をＹ方向とし、第２の方向をＸ方向とする。なお、第１の方向をＸ方向とし、第２の方向をＹ方向としてもよい。また、Ｘ方向とＹ方向の両方に垂直な方向をＺ方向とする。Ｚ方向は、例えば基板１０１の上面に対して垂直な方向であり、高さ方向である。Ｘ方向、Ｙ方向、及びＺ方向の定義は、以降の図面においても同様の場合があり、また異なる場合がある。
FIG. 4A shows an example in which the conductive layer 111 extends in a first direction and the electrode 128 extends in a second direction perpendicular to the first direction. Here, as shown in the coordinate axes, the first direction is the Y direction, and the second direction is the X direction. Note that the first direction may be the X direction and the second direction may be the Y direction. Further, a direction perpendicular to both the X direction and the Y direction is defined as the Z direction. The Z direction is, for example, a direction perpendicular to the upper surface of the substrate 101, and is a height direction. The definitions of the X direction, Y direction, and Z direction may be the same or different in subsequent drawings.
基板１０１と基板１５２は、接着層１４２によって貼り合わされる。例えば、保護層３３１と絶縁層１２５が、接着層１４２によって貼り合わされる。接着層１４２として、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、又は嫌気型接着剤等の各種硬化型接着剤を用いることができる。これら接着剤として、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、及びＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、例えば接着シートを用いてもよい。
The substrate 101 and the substrate 152 are bonded together by an adhesive layer 142. For example, the protective layer 331 and the insulating layer 125 are bonded together using the adhesive layer 142. As the adhesive layer 142, various curable adhesives such as a photo-curable adhesive such as an ultraviolet curable adhesive, a reaction-curable adhesive, a thermosetting adhesive, or an anaerobic adhesive can be used. Examples of these adhesives include epoxy resin, acrylic resin, silicone resin, phenol resin, polyimide resin, imide resin, PVC (polyvinyl chloride) resin, PVB (polyvinyl butyral) resin, and EVA (ethylene vinyl acetate) resin. . In particular, materials with low moisture permeability such as epoxy resin are preferred. Furthermore, a two-liquid mixed type resin may be used. Alternatively, for example, an adhesive sheet may be used.
接着層１４２には、導電性粒子１６５が含まれる。これにより、基板１０１側に設けられる導電層１６６と、基板１５２側に設けられる電極１２８とを、導電性粒子１６５を介して電気的に接続できる。例えば、導電層１６６及び電極１２８が導電性粒子１６５と接する領域を有することにより、基板１０１側に設けられる導電層１６６と、基板１５２側に設けられる電極１２８とを電気的に接続できる。前述のように、導電層１６６は、トランジスタ２０１のソース電極又はドレイン電極の一方として機能する導電層１１１と電気的に接続される。以上より、導電層１１１と電極１２８は、導電層１６６及び導電性粒子１６５を介して電気的に接続される。よって、導電層１６６は、接続電極ともいう。ここで、導電層１６６＿１と電気的に接続される導電性粒子１６５、及び電極１２８を、それぞれ導電性粒子１６５＿１、及び電極１２８＿１とする。また、導電層１６６＿２と電気的に接続される導電性粒子１６５、及び電極１２８を、それぞれ導電性粒子１６５＿２、及び電極１２８＿２とする。
Adhesive layer 142 includes conductive particles 165 . Thereby, the conductive layer 166 provided on the substrate 101 side and the electrode 128 provided on the substrate 152 side can be electrically connected via the conductive particles 165. For example, by having a region where the conductive layer 166 and the electrode 128 are in contact with the conductive particles 165, the conductive layer 166 provided on the substrate 101 side and the electrode 128 provided on the substrate 152 side can be electrically connected. As described above, the conductive layer 166 is electrically connected to the conductive layer 111 that functions as one of the source electrode and the drain electrode of the transistor 201. As described above, the conductive layer 111 and the electrode 128 are electrically connected via the conductive layer 166 and the conductive particles 165. Therefore, the conductive layer 166 is also referred to as a connection electrode. Here, the conductive particles 165 and the electrode 128 that are electrically connected to the conductive layer 166_1 are referred to as a conductive particle 165_1 and an electrode 128_1, respectively. Furthermore, the conductive particles 165 and the electrode 128 that are electrically connected to the conductive layer 166_2 are referred to as a conductive particle 165_2 and an electrode 128_2, respectively.
図４Ａ、及び図６に示す例では、配線１３８は、導電層１１１、導電層１６６、及び導電性粒子１６５の少なくとも一部を含む。例えば、導電層１１１の導電層１１２、半導体層１１３、及び導電層１１５のいずれとも重ならない領域と、導電層１６６と、導電性粒子１６５と、を配線１３８とすることができる。ここで、導電層１１１＿１、導電層１６６＿１、及び導電性粒子１６５＿１の少なくとも一部を含む配線１３８を配線１３８＿１とする。また、導電層１１１＿２、導電層１６６＿２、及び導電性粒子１６５＿２の少なくとも一部を含む配線１３８を配線１３８＿２とする。
In the example shown in FIGS. 4A and 6, the wiring 138 includes at least a portion of the conductive layer 111, the conductive layer 166, and the conductive particles 165. For example, a region of the conductive layer 111 that does not overlap with any of the conductive layer 112, the semiconductor layer 113, and the conductive layer 115, the conductive layer 166, and the conductive particles 165 can be used as the wiring 138. Here, the wiring 138 including at least part of the conductive layer 111_1, the conductive layer 166_1, and the conductive particles 165_1 is referred to as a wiring 138_1. Further, the wiring 138 including at least part of the conductive layer 111_2, the conductive layer 166_2, and the conductive particles 165_2 is referred to as a wiring 138_2.
導電性粒子１６５として、有機樹脂又はシリカ等の粒子の表面を、金属材料で被覆したものを用いることができる。ここで、金属材料として例えばニッケル又は金を用いると、接触抵抗を低減できるため好ましい。また、ニッケルをさらに金で被覆する等、２種類以上の金属材料を層状に被覆させた粒子を導電性粒子１６５として用いることが好ましい。
As the conductive particles 165, particles of organic resin or silica whose surfaces are coated with a metal material can be used. Here, it is preferable to use, for example, nickel or gold as the metal material because contact resistance can be reduced. Further, it is preferable to use, as the conductive particles 165, particles coated with two or more types of metal materials in a layered manner, such as nickel further coated with gold.
ここで、導電性粒子１６５が開口１３１の内部に位置する領域を有するように、接着層１４２に導電性粒子１６５を含ませる。これにより、導電性粒子１６５は、開口１３１の内部に位置する領域を有するように、導電層１６６と電極１２８の間に設けられる。導電性粒子１６５を開口１３１の内部に設ける場合、導電性粒子１６５を開口１３１の外部に設ける場合より、例えば導電性粒子１６５が導電層１６６と接しなくなることを抑制できる。例えば、導電性粒子１６５を含む接着層１４２を用いて基板１０１と基板１５２を貼り合わせた直後において、開口１３１の近傍ではあるが導電層１６６と重ならない位置に導電性粒子１６５が設けられたとしても、開口１３１により形成される段差により導電性粒子１６５の位置がずれて開口１３１の内部に入る場合がある。これにより、導電性粒子１６５が導電層１６６と接しなくなることを抑制できる場合がある。
Here, the adhesive layer 142 includes the conductive particles 165 so that the conductive particles 165 have a region located inside the opening 131 . Accordingly, the conductive particles 165 are provided between the conductive layer 166 and the electrode 128 so as to have a region located inside the opening 131. When the conductive particles 165 are provided inside the opening 131, for example, the conductive particles 165 can be prevented from coming into contact with the conductive layer 166 more than when the conductive particles 165 are provided outside the opening 131. For example, suppose that immediately after bonding the substrate 101 and the substrate 152 together using the adhesive layer 142 containing the conductive particles 165, the conductive particles 165 are provided in the vicinity of the opening 131 but at a position that does not overlap with the conductive layer 166. However, due to the step formed by the opening 131, the position of the conductive particles 165 may shift and enter the inside of the opening 131. This may prevent the conductive particles 165 from coming into contact with the conductive layer 166.
以上により、導電性粒子１６５を、例えば導電層１６６と電極１２８の両方と接しやすくできる。これにより、導電層１６６と電極１２８を電気的に接続しやすくできる。ここで、トランジスタ２０１の導電層１１１及び導電層１１２は、どちらもトランジスタ２０１のソース電極又はドレイン電極として機能するが、導電層１１１に達するように開口１３１を形成すると、導電層１１２に達するように開口１３１を形成する場合より、絶縁層１０３の膜厚分だけ開口１３１を深くできる。よって、導電層１１１に達するように開口１３１を形成すると、導電層１１２に達するように開口１３１を形成する場合より、例えば開口１３１に入った導電性粒子１６５が開口１３１から出ることを抑制できる場合がある。
As described above, the conductive particles 165 can easily come into contact with both the conductive layer 166 and the electrode 128, for example. This facilitates electrical connection between the conductive layer 166 and the electrode 128. Here, the conductive layer 111 and the conductive layer 112 of the transistor 201 both function as a source electrode or a drain electrode of the transistor 201, but when the opening 131 is formed to reach the conductive layer 111, the opening 131 is formed to reach the conductive layer 112. The opening 131 can be made deeper by the thickness of the insulating layer 103 than when the opening 131 is formed. Therefore, if the opening 131 is formed so as to reach the conductive layer 111, the conductive particles 165 that have entered the opening 131 can be suppressed from exiting from the opening 131, for example, than when the opening 131 is formed so as to reach the conductive layer 112. There is.
また、タッチパネル１０は、導電層１６６を有さなくてもよい。この場合、導電性粒子１６５は、例えば開口１３１の内部において導電層１１１と接する領域を有することで、導電層１１１と、電極１２８と、を電気的に接続できる。
Further, the touch panel 10 does not need to have the conductive layer 166. In this case, the conductive particles 165 can electrically connect the conductive layer 111 and the electrode 128 by having a region in contact with the conductive layer 111 inside the opening 131, for example.
以上、電極１２８と、トランジスタ２０１の導電層１１１と、を電気的に接続する例を示したが、電極１２７と、トランジスタ２０１の導電層１１１と、も同様の方法で電気的に接続できる。具体的には、開口１３１の内部に位置する領域を有し、電極１２７と重なる領域を有する導電層１６６及び導電性粒子１６５を介して、電極１２７と、トランジスタ２０１の導電層１１１と、を電気的に接続できる。
Although the example in which the electrode 128 and the conductive layer 111 of the transistor 201 are electrically connected is shown above, the electrode 127 and the conductive layer 111 of the transistor 201 can also be electrically connected in a similar manner. Specifically, the electrode 127 and the conductive layer 111 of the transistor 201 are electrically connected through the conductive layer 166 and the conductive particles 165, which have a region located inside the opening 131 and overlap with the electrode 127. can be connected.
以上により、電極１２７と、トランジスタ２０１の導電層１１１と、を電気的に接続しやすくできる。また、電極１２８と、トランジスタ２０１の導電層１１１と、を電気的に接続しやすくできる。よって、タッチパネル１０は、歩留まりが高い方法で作製できるため、低価格化できる。また、トランジスタ２０１の導電層１１１と、電極１２７又は電極１２８と、が電気的に接続されないという不良の発生を抑制できるため、タッチパネル１０は、信頼性が高いタッチパネルとすることができる。
Through the above steps, the electrode 127 and the conductive layer 111 of the transistor 201 can be easily electrically connected. Further, the electrode 128 and the conductive layer 111 of the transistor 201 can be easily electrically connected. Therefore, the touch panel 10 can be manufactured using a method with a high yield, so that the price can be reduced. Further, since the occurrence of a defect in which the conductive layer 111 of the transistor 201 and the electrode 127 or the electrode 128 are not electrically connected can be suppressed, the touch panel 10 can be a highly reliable touch panel.
基板１５２の基板１０１側の面には、遮光層３１７を設けてもよい。この場合、遮光層３１７が設けられる部分が、非表示領域となる。つまり、表示部２０のうち、遮光層３１７が設けられない部分を表示領域とすることができる。
A light shielding layer 317 may be provided on the surface of the substrate 152 on the substrate 101 side. In this case, the portion where the light shielding layer 317 is provided becomes a non-display area. In other words, a portion of the display section 20 where the light shielding layer 317 is not provided can be used as a display area.
遮光層３１７は、隣り合う発光素子６１の間の領域と重なるように設けることができる。遮光層３１７を設けることで、例えば外光の映り込みを抑制し、表示部２０が表示される画像のコントラスト比を高めることができる。また、遮光層３１７を、電極１２７、及び電極１２８より基板１５２側に設けることで、タッチパネル１０のユーザに、電極１２７及び電極１２８等、タッチパネル１０の構成要素が視認されることを抑制できる。なお、遮光層３１７を設けない構成としてもよい。これにより、発光素子６１が発する光の取り出し効率を高めることができる。
The light shielding layer 317 can be provided so as to overlap the area between adjacent light emitting elements 61. By providing the light shielding layer 317, for example, reflection of external light can be suppressed and the contrast ratio of the image displayed on the display section 20 can be increased. Furthermore, by providing the light shielding layer 317 closer to the substrate 152 than the electrodes 127 and 128, it is possible to prevent the components of the touch panel 10, such as the electrodes 127 and 128, from being visible to the user of the touch panel 10. Note that a structure in which the light shielding layer 317 is not provided may be used. Thereby, the efficiency of extracting light emitted by the light emitting element 61 can be increased.
表示部２０の外部には、導電層１６６と電極１２７、及び導電層１６６と電極１２８を電気的に接続させるため、絶縁層２３７、保護層３３１、及び絶縁層１２５が設けられない部分が生じる。例えば、基板１５２の一面全体に絶縁層１２５を成膜した後、フォトリソグラフィ法及びエッチング法等を用いて絶縁層１２５の一部を除去することで、電極１２７の一部、及び電極１２８の一部を露出させることができる。
In order to electrically connect the conductive layer 166 and the electrode 127, and the conductive layer 166 and the electrode 128, there are parts outside the display section 20 where the insulating layer 237, the protective layer 331, and the insulating layer 125 are not provided. For example, after forming the insulating layer 125 on the entire surface of the substrate 152, part of the insulating layer 125 is removed using a photolithography method, an etching method, etc., so that a part of the electrode 127 and a part of the electrode 128 are removed. part can be exposed.
また、導電層１６６上に保護層３３１が成膜されないように、導電層１６６の上面をマスクで覆ってもよい。マスクは、例えば、メタルマスク（エリアメタルマスク）を用いてもよく、粘着性又は吸着性を有するテープ又はフィルムを用いてもよい。当該マスクを配置した状態で保護層３３１を形成し、その後、マスクを取り除くことで、保護層３３１を形成した後でも、導電層１６６が露出した状態を保つことができる。絶縁層１２５も、同様の方法で形成できる。
Further, the upper surface of the conductive layer 166 may be covered with a mask so that the protective layer 331 is not formed over the conductive layer 166. As the mask, for example, a metal mask (area metal mask) may be used, or a tape or film having adhesive or adhesion properties may be used. By forming the protective layer 331 with the mask disposed and then removing the mask, the conductive layer 166 can be kept exposed even after the protective layer 331 is formed. The insulating layer 125 can also be formed by a similar method.
以上より、タッチパネル１０は、表示部２０の外部において、導電層１６６と、電極１２７及び電極１２８と、の間に接着層１４２が設けられる領域を有する。なお、導電層１６６の下には導電層１１１が設けられることから、タッチパネル１０は、表示部２０の外部において、導電層１１１と電極１２７の間に接着層１４２が設けられる領域、及び導電層１１１と電極１２８の間に接着層１４２が設けられる領域を有するともいえる。また、タッチパネル１０は、絶縁層２３５と電極１２７の間に接着層１４２が設けられる領域を有し、絶縁層２３５と電極１２８の間に接着層１４２が設けられる領域を有する。さらに、タッチパネル１０は、絶縁層２３５と、絶縁層１２４と、の間に接着層１４２が設けられる領域を有する。なお、図６では、表示部２０以外の全ての領域に絶縁層２３７、保護層３３１、及び絶縁層１２５が設けられない例を示しているが、表示部２０以外の領域の一部に絶縁層２３７、保護層３３１、及び絶縁層１２５の少なくとも１つを設けてもよい。
As described above, the touch panel 10 has a region where the adhesive layer 142 is provided between the conductive layer 166 and the electrodes 127 and 128 outside the display section 20. Note that since the conductive layer 111 is provided under the conductive layer 166, the touch panel 10 has a region where the adhesive layer 142 is provided between the conductive layer 111 and the electrode 127, and a region where the conductive layer 111 is provided outside the display unit 20. It can also be said that there is a region where the adhesive layer 142 is provided between the electrode 128 and the electrode 128 . Furthermore, the touch panel 10 has a region where the adhesive layer 142 is provided between the insulating layer 235 and the electrode 127, and a region where the adhesive layer 142 is provided between the insulating layer 235 and the electrode 128. Furthermore, the touch panel 10 has a region where an adhesive layer 142 is provided between the insulating layer 235 and the insulating layer 124. Note that although FIG. 6 shows an example in which the insulating layer 237, the protective layer 331, and the insulating layer 125 are not provided in all areas other than the display part 20, 237, a protective layer 331, and an insulating layer 125.
走査線駆動回路１３、信号線駆動回路１４、及び入力装置駆動回路１５が有するトランジスタと、表示部２０が有するトランジスタは、同じ構造であってもよく、異なる構造であってもよい。走査線駆動回路１３、信号線駆動回路１４、及び入力装置駆動回路１５が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。
The transistors included in the scanning line drive circuit 13, the signal line drive circuit 14, and the input device drive circuit 15 and the transistors included in the display section 20 may have the same structure or may have different structures. The plurality of transistors included in the scanning line drive circuit 13, the signal line drive circuit 14, and the input device drive circuit 15 may all have the same structure, or may have two or more types.
図４Ｂは、図４Ａに示す要素から電極１２８＿１、及び電極１２８＿２を省略した構成例を示す平面図である。例えば図４Ｂに示すように、開口１３１＿１は複数設けることができ、それぞれに導電性粒子１６５＿１を設けることができる。同様に、開口１３１＿２は複数設けることができ、それぞれに導電性粒子１６５＿２を設けることができる。開口１３１＿１を複数設けることにより、開口１３１＿１の平面視における外周の長さの合計を長くできる。これにより、導電性粒子１６５＿１が開口１３１＿１の内部に入りやすくなる場合がある。同様に、開口１３１＿２を複数設けることにより、導電性粒子１６５＿２が開口１３１＿２の内部に入りやすくなる場合がある。
FIG. 4B is a plan view showing a configuration example in which the electrode 128_1 and the electrode 128_2 are omitted from the elements shown in FIG. 4A. For example, as shown in FIG. 4B, a plurality of openings 131_1 can be provided, and conductive particles 165_1 can be provided in each. Similarly, a plurality of openings 131_2 can be provided, and conductive particles 165_2 can be provided in each. By providing a plurality of openings 131_1, the total length of the outer circumference of the openings 131_1 in plan view can be increased. This may make it easier for the conductive particles 165_1 to enter the inside of the opening 131_1. Similarly, by providing a plurality of openings 131_2, the conductive particles 165_2 may easily enter the openings 131_2.
図５Ａは、図４Ｂに示す要素から導電性粒子１６５＿１、導電性粒子１６５＿２、導電層１６６＿１、導電層１６６＿２、開口１３１＿１、及び開口１３１＿２を省略した構成例を示す平面図である。図５Ｂは、図５Ａに示す要素から半導体層１１３＿１、及び半導体層１１３＿２を省略した構成例を示す平面図である。例えば図５Ｂに示すように、導電層１１２は、平面視において開口１２１の外周全体を覆う構成とすることができる。
FIG. 5A is a plan view showing a configuration example in which conductive particles 165_1, conductive particles 165_2, conductive layer 166_1, conductive layer 166_2, opening 131_1, and opening 131_2 are omitted from the elements shown in FIG. 4B. FIG. 5B is a plan view showing a configuration example in which the semiconductor layer 113_1 and the semiconductor layer 113_2 are omitted from the elements shown in FIG. 5A. For example, as shown in FIG. 5B, the conductive layer 112 can be configured to cover the entire outer periphery of the opening 121 in plan view.
図４Ａ、図４Ｂ、図５Ａ、及び図５Ｂでは、開口１２１、及び開口１２３の平面形状が円形である例を示している。また、図４Ａ、及び図４Ｂでは、開口１３１の平面形状が円形である例を示している。開口１２１、開口１２３、及び開口１３１の平面形状を円形とすることにより、開口１２１、開口１２３、及び開口１３１を形成する際の加工精度を高めることができ、微細なサイズの開口１２１、開口１２３、及び開口１３１を形成できる。なお、本明細書等において、円形とは真円に限定されない。例えば、開口１２１、開口１２３、及び開口１３１の平面形状を楕円形としてもよい。また、開口１２９の平面形状は、開口１３１の平面形状と同様に円形、又は楕円形とすることができる。さらに、図４Ａ、及び図４Ｂでは、導電性粒子１６５の平面形状を円形としているが、これに限られず例えば楕円形であってもよい。
4A, FIG. 4B, FIG. 5A, and FIG. 5B show examples in which the planar shapes of the openings 121 and 123 are circular. Moreover, FIGS. 4A and 4B show an example in which the planar shape of the opening 131 is circular. By making the planar shapes of the openings 121, 123, and 131 circular, it is possible to improve the processing accuracy when forming the openings 121, 123, and 131, and the openings 121, 123, which are minute in size. , and an opening 131 can be formed. Note that in this specification and the like, circular is not limited to a perfect circle. For example, the planar shapes of the openings 121, 123, and 131 may be oval. Further, the planar shape of the opening 129 can be circular or elliptical, similar to the planar shape of the opening 131. Further, in FIGS. 4A and 4B, the planar shape of the conductive particles 165 is circular, but is not limited to this, and may be, for example, elliptical.
図７は、図６に示す構成の変形例であり、表示素子として液晶素子６２を有する例を示している。液晶素子６２は、表示部２０の絶縁層２３５上に設けられる。また、トランジスタ２０５は、例えば図２Ｄに示すトランジスタ５１に相当する。
FIG. 7 is a modification of the configuration shown in FIG. 6, and shows an example including a liquid crystal element 62 as a display element. The liquid crystal element 62 is provided on the insulating layer 235 of the display section 20. Further, the transistor 205 corresponds to, for example, the transistor 51 shown in FIG. 2D.
液晶素子６２は、画素電極３１２、液晶３３５、及び共通電極３１６を有する。図７では、液晶素子６２としてＶＡモードを適用する例を示しており、画素電極３１２と共通電極３１６の間に液晶３３５が設けられる。ここで、ＶＡモードが適用された液晶素子を有する表示装置は、縦電界方式の液晶表示装置である。よって、図７に示す構成を有する表示装置１１は、縦電界方式の液晶表示装置である。
The liquid crystal element 62 has a pixel electrode 312, a liquid crystal 335, and a common electrode 316. FIG. 7 shows an example in which VA mode is applied to the liquid crystal element 62, and a liquid crystal 335 is provided between the pixel electrode 312 and the common electrode 316. Here, the display device having a liquid crystal element to which VA mode is applied is a vertical electric field type liquid crystal display device. Therefore, the display device 11 having the configuration shown in FIG. 7 is a vertical electric field type liquid crystal display device.
画素電極３１２は、液晶素子６２毎に分離して設けられ、共通電極３１６は、複数の液晶素子６２で共有される。なお、液晶素子６２としてＶＡモードを適用する場合、共通電極は対向電極ともいうことができる。
The pixel electrode 312 is provided separately for each liquid crystal element 62, and the common electrode 316 is shared by a plurality of liquid crystal elements 62. Note that when the VA mode is applied to the liquid crystal element 62, the common electrode can also be called a counter electrode.
図７に示す例では、開口１２９を覆うように、画素電極３１２が設けられる。画素電極３１２は、絶縁層２３５の上面及び側面、絶縁層２１８の側面、絶縁層１０５の側面、絶縁層１０３の側面、及び導電層１１１の上面に沿った形状を有する。画素電極３１２は、例えば絶縁層２３５の上面及び側面、絶縁層２１８の側面、絶縁層１０５の側面、絶縁層１０３の側面、及び導電層１１１の上面と接する領域を有する。画素電極３１２は、開口１２９の内部でトランジスタ２０５の導電層１１１と電気的に接続できる。
In the example shown in FIG. 7, a pixel electrode 312 is provided to cover the opening 129. The pixel electrode 312 has a shape along the top and side surfaces of the insulating layer 235 , the side surfaces of the insulating layer 218 , the side surfaces of the insulating layer 105 , the side surfaces of the insulating layer 103 , and the top surface of the conductive layer 111 . The pixel electrode 312 has a region in contact with, for example, the top surface and side surfaces of the insulating layer 235, the side surfaces of the insulating layer 218, the side surfaces of the insulating layer 105, the side surfaces of the insulating layer 103, and the top surface of the conductive layer 111. The pixel electrode 312 can be electrically connected to the conductive layer 111 of the transistor 205 inside the opening 129.
基板１５２の基板１０１側の面には、遮光層３１７及び着色層１８３（着色層１８３Ｒ、着色層１８３Ｇ、及び着色層１８３Ｂ）と、絶縁層１７２と、電極１２７と、絶縁層１２４と、電極１２８と、絶縁層１２５と、共通電極３１６と、絶縁層３３９と、がこの順で設けられる。
On the substrate 101 side surface of the substrate 152, a light shielding layer 317, a colored layer 183 (colored layer 183R, colored layer 183G, and colored layer 183B), an insulating layer 172, an electrode 127, an insulating layer 124, and an electrode 128 are provided. , the insulating layer 125, the common electrode 316, and the insulating layer 339 are provided in this order.
表示装置１１を透過型の液晶表示装置とする場合、例えば基板１０１の外側（基板１５２とは反対側）にバックライトを設けることができる。そして、バックライトが発し、液晶素子６２を透過した光を基板１５２側から取り出すことにより、表示部２０に画像を表示できる。よって、基板１０１、及び基板１５２には、透光性が高い材料を用いることが好ましい。また、画素電極３１２、及び共通電極３１６には、透光性が高い導電性材料、例えば可視光に対する透光性が高い導電性材料を用いることが好ましい。透光性が高い導電性材料として、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、及び酸化亜鉛等が挙げられる。また、ガリウムを添加した酸化亜鉛等の導電性酸化物を、透光性が高い導電性材料として用いることができる。さらに、透光性が高い導電性材料として、グラフェンを用いてもよい。グラフェンは、酸化グラフェンを還元することにより形成できる。例えば、酸化グラフェンに熱を加えることにより、グラフェンを形成できる。
When the display device 11 is a transmissive liquid crystal display device, a backlight can be provided, for example, on the outside of the substrate 101 (on the opposite side from the substrate 152). An image can be displayed on the display section 20 by extracting the light emitted by the backlight and transmitted through the liquid crystal element 62 from the substrate 152 side. Therefore, it is preferable to use a highly transparent material for the substrate 101 and the substrate 152. Further, for the pixel electrode 312 and the common electrode 316, it is preferable to use a conductive material with high light transmittance, for example, a conductive material with high light transmittance to visible light. Examples of conductive materials with high translucency include indium oxide, indium tin oxide, indium zinc oxide, and zinc oxide. Further, a conductive oxide such as zinc oxide to which gallium is added can be used as a conductive material with high translucency. Furthermore, graphene may be used as a highly transparent conductive material. Graphene can be formed by reducing graphene oxide. For example, graphene can be formed by applying heat to graphene oxide.
また、画素電極３１２、及び共通電極３１６として、透光性を有する程度に薄い、金属又は合金を用いることができる。例えば、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、若しくはチタン等の金属、又は当該金属を含む合金を用いることができる。又は、当該金属又は当該合金の窒化物等を用いてもよく、例えば窒化チタンを用いてもよい。また、上述した材料を含む導電層を２層以上積層してもよい。
Further, as the pixel electrode 312 and the common electrode 316, a metal or an alloy that is thin enough to have light transmittance can be used. For example, metals such as gold, silver, platinum, magnesium, nickel, tungsten, chromium, molybdenum, iron, cobalt, copper, palladium, or titanium, or alloys containing the metals can be used. Alternatively, a nitride of the metal or the alloy may be used, such as titanium nitride. Furthermore, two or more conductive layers containing the above-mentioned materials may be laminated.
なお、表示装置１１を、例えば反射型の液晶表示装置とする場合、画素電極３１２には、反射性が高い導電性材料、例えば可視光に対する反射性が高い導電性材料を用いることが好ましい。反射性が高い導電性材料として、アルミニウム、マグネシウム、チタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ガリウム、亜鉛、インジウム、スズ、モリブデン、タンタル、タングステン、パラジウム、金、白金、銀、イットリウム、及びネオジム等の金属、並びにこれらを適宜組み合わせて含む合金が挙げられる。また、反射性が高い導電性材料として、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、並びに、銀とマグネシウムの合金、及び銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）等の銀を含む合金が挙げられる。
Note that when the display device 11 is, for example, a reflective liquid crystal display device, it is preferable to use a conductive material with high reflectivity, for example, a conductive material with high reflectivity to visible light, for the pixel electrode 312. Highly reflective conductive materials include aluminum, magnesium, titanium, chromium, manganese, iron, cobalt, nickel, copper, gallium, zinc, indium, tin, molybdenum, tantalum, tungsten, palladium, gold, platinum, silver, and yttrium. , metals such as neodymium, and alloys containing these in appropriate combinations. In addition, as highly reflective conductive materials, alloys containing aluminum (aluminum alloys) such as alloys of aluminum, nickel, and lanthanum (Al-Ni-La), alloys of silver and magnesium, and alloys of silver and palladium are also used. Examples include alloys containing silver such as copper alloys (Ag-Pd-Cu, also referred to as APC).
基板１０１の外側（基板１５２とは反対側）には偏光板１３０ａが設けられ、基板１５２の外側（基板１０１とは反対側）には偏光板１３０ｂが設けられる。また、図示しないが、例えば偏光板１３０ａよりも外側（基板１０１とは反対側）に、バックライトを設けることができる。バックライトは、例えば白色の光を発する。なお、偏光板１３０ａ及び偏光板１３０ｂを設けなくてもよい。例えば、表示装置１１を反射型の液晶表示装置とし、画素電極３１２に可視光に対する反射性が高い導電性材料を用いる場合は、偏光板１３０ａを省略できる。
A polarizing plate 130a is provided on the outside of the substrate 101 (on the opposite side to the substrate 152), and a polarizing plate 130b is provided on the outside of the substrate 152 (on the opposite side to the substrate 101). Although not shown, a backlight can be provided, for example, outside the polarizing plate 130a (on the opposite side from the substrate 101). The backlight emits, for example, white light. Note that the polarizing plate 130a and the polarizing plate 130b may not be provided. For example, if the display device 11 is a reflective liquid crystal display device and the pixel electrode 312 is made of a conductive material that is highly reflective to visible light, the polarizing plate 130a can be omitted.
絶縁層３３９は、スペーサとして機能し、例えば液晶３３５は絶縁層３３９と重ならない構成とすることができる。絶縁層３３９は、基板１０１と基板１５２の間の距離を制御し、液晶３３５の厚さを制御する機能を有する。絶縁層３３９は、トランジスタ２０５と重ねて設けることにより、絶縁層３３９に起因する開口率の低下を抑制でき好ましい。
The insulating layer 339 functions as a spacer, and for example, the liquid crystal 335 can be configured not to overlap with the insulating layer 339. The insulating layer 339 has a function of controlling the distance between the substrate 101 and the substrate 152 and controlling the thickness of the liquid crystal 335. The insulating layer 339 is preferably provided overlapping the transistor 205 because a decrease in the aperture ratio due to the insulating layer 339 can be suppressed.
図７では、絶縁層３３９が画素電極３１２と重ならない例を示しているが、絶縁層３３９が画素電極３１２の一部と重なってもよい。例えば、開口１２９において、絶縁層３３９と画素電極３１２が重なってもよい。絶縁層３３９が画素電極３１２の一部と重なる領域では、画素電極３１２と共通電極３１６の間に絶縁層３３９が設けられる。
Although FIG. 7 shows an example in which the insulating layer 339 does not overlap with the pixel electrode 312, the insulating layer 339 may partially overlap with the pixel electrode 312. For example, the insulating layer 339 and the pixel electrode 312 may overlap in the opening 129. In a region where the insulating layer 339 overlaps a part of the pixel electrode 312, the insulating layer 339 is provided between the pixel electrode 312 and the common electrode 316.
画素電極３１２を覆うように配向層３３３を設け、共通電極３１６及び絶縁層３３９を覆うように配向層３３７を設けることができる。配向層３３３と配向層３３７を設ける場合、配向層３３３と配向層３３７の間に、液晶３３５が設けられる。液晶３３５は、配向層３３３と接する領域、及び配向層３３７と接する領域を有する。配向層３３７は、絶縁層３３９と重なる領域において、配向層３３３と接する領域を有することができる。
An alignment layer 333 can be provided to cover the pixel electrode 312, and an alignment layer 337 can be provided to cover the common electrode 316 and the insulating layer 339. When the alignment layer 333 and the alignment layer 337 are provided, the liquid crystal 335 is provided between the alignment layer 333 and the alignment layer 337. The liquid crystal 335 has a region in contact with the alignment layer 333 and a region in contact with the alignment layer 337. The alignment layer 337 can have a region in contact with the alignment layer 333 in a region overlapping with the insulating layer 339 .
配向層３３３、及び配向層３３７は、液晶３３５の配向を制御する機能を有する。なお、配向層３３３及び配向層３３７を設けなくてもよい。
The alignment layer 333 and the alignment layer 337 have a function of controlling the alignment of the liquid crystal 335. Note that the alignment layer 333 and the alignment layer 337 may not be provided.
着色層１８３は、特定の波長の光の透過率が、他の波長の光の透過率より高い。よって、着色層１８３は、特定の色の光を透過する機能を有する。例えば、着色層１８３Ｒは、赤色の光を透過する機能を有し、着色層１８３Ｇは、緑色の光を透過する機能を有し、着色層１８３Ｂは、青色の光を透過する機能を有する。以上より、表示装置１１に例えば着色層１８３Ｒ、着色層１８３Ｇ、及び着色層１８３Ｂを設けることで、表示部２０は例えば赤色の光、緑色の光、及び青色の光を射出する。よって、表示装置１１はフルカラー表示を行うことができる。
The colored layer 183 has a higher transmittance for light of a specific wavelength than for light of other wavelengths. Therefore, the colored layer 183 has a function of transmitting light of a specific color. For example, the colored layer 183R has a function of transmitting red light, the colored layer 183G has a function of transmitting green light, and the colored layer 183B has a function of transmitting blue light. As described above, by providing the display device 11 with, for example, the colored layer 183R, the colored layer 183G, and the colored layer 183B, the display section 20 emits, for example, red light, green light, and blue light. Therefore, the display device 11 can perform full color display.
また、上記光源として青色又は紫色の光を用い、着色層１８３に当該青色又は紫色の光を他の色（例えば赤色、又は緑色等）に変換する、色変換材料を適用する構成としてもよい。色変換材料としては、蛍光材料、燐光材料、又は量子ドットが分散された樹脂材料等を用いることができる。なおこのとき、着色層１８３を、バックライト側から色変換材料とカラーフィルタとの積層構造とすると好ましい。
Alternatively, blue or violet light may be used as the light source, and a color conversion material that converts the blue or violet light into another color (for example, red or green) may be applied to the colored layer 183. As the color conversion material, a fluorescent material, a phosphorescent material, a resin material in which quantum dots are dispersed, or the like can be used. At this time, it is preferable that the colored layer 183 has a laminated structure of a color conversion material and a color filter from the backlight side.
遮光層３１７は、絶縁層３３９と重なる領域を有するように設けられる。また、遮光層３１７は、開口１２９と重なる領域を有するように設けることができる。遮光層３１７を設けることで、例えば着色層１８３Ｒと重なる液晶素子６２を透過した光が、隣接する着色層１８３Ｇ、又は着色層１８３Ｂを透過することを抑制できる。また、遮光層３１７を設けることで、例えば外光の映り込みを抑制できる。以上により、表示部２０に表示される画像のコントラスト比を高めることができる。また、遮光層３１７を、電極１２７、及び電極１２８より基板１５２側に設けることで、タッチパネル１０の使用者に、電極１２７及び電極１２８等、タッチパネル１０の構成要素が視認されることを抑制できる。なお、遮光層３１７を設けない構成としてもよい。これにより、表示部２０に表示される画像の輝度を高めることができる。また、着色層１８３の端部は、遮光層３１７と接する領域を有することができる。これにより、着色層１８３と遮光層３１７を隙間なく設けることができる。
The light shielding layer 317 is provided so as to have a region overlapping with the insulating layer 339. Further, the light shielding layer 317 can be provided so as to have a region overlapping with the opening 129. By providing the light shielding layer 317, for example, light transmitted through the liquid crystal element 62 overlapping the colored layer 183R can be suppressed from being transmitted through the adjacent colored layer 183G or the colored layer 183B. Further, by providing the light shielding layer 317, for example, reflection of external light can be suppressed. With the above, the contrast ratio of the image displayed on the display section 20 can be increased. Further, by providing the light shielding layer 317 closer to the substrate 152 than the electrodes 127 and 128, it is possible to prevent the components of the touch panel 10, such as the electrodes 127 and 128, from being visible to the user of the touch panel 10. Note that a structure in which the light shielding layer 317 is not provided may be used. Thereby, the brightness of the image displayed on the display section 20 can be increased. Further, the end portion of the colored layer 183 can have a region in contact with the light shielding layer 317. Thereby, the colored layer 183 and the light shielding layer 317 can be provided without any gap.
絶縁層１７２は、例えば着色層１８３に含まれる成分が、電極１２７、電極１２８、及び液晶素子６２に拡散することを抑制する、オーバーコートとしての機能を有する。ここで、絶縁層１７２が平坦化されていると、絶縁層１７２上に電極１２７を形成しやすく好ましい。なお、絶縁層１７２は平坦化されていなくてもよい。絶縁層１７２は、例えば有機材料とすることができ、具体的には有機樹脂とすることができる。
The insulating layer 172 has a function as an overcoat that suppresses, for example, components contained in the colored layer 183 from diffusing into the electrodes 127, the electrodes 128, and the liquid crystal element 62. Here, it is preferable that the insulating layer 172 is planarized so that the electrode 127 can be easily formed on the insulating layer 172. Note that the insulating layer 172 does not need to be planarized. The insulating layer 172 can be made of, for example, an organic material, and specifically can be made of an organic resin.
また、絶縁層１２５が平坦化されていると、共通電極３１６も平坦化され、例えば配向層３３７との密着性を高くでき好ましい。なお、絶縁層１２５は平坦化されていなくてもよい。絶縁層１２５は、例えば有機材料とすることができ、具体的には有機樹脂とすることができる。
Furthermore, if the insulating layer 125 is planarized, the common electrode 316 is also planarized, and the adhesion with, for example, the alignment layer 337 can be increased, which is preferable. Note that the insulating layer 125 does not need to be planarized. The insulating layer 125 can be made of, for example, an organic material, and specifically can be made of an organic resin.
基板１０１と基板１５２は、接着層１４２によって貼り合わされる。例えば、絶縁層２３５と、電極１２８及び絶縁層１２４と、が接着層１４２によって貼り合わされる。ここで、接着層１４２は、液晶３３５とは重ならない構成とすることができ、例えば表示部２０とは重ならない構成とすることができる。
The substrate 101 and the substrate 152 are bonded together by an adhesive layer 142. For example, the insulating layer 235, the electrode 128, and the insulating layer 124 are bonded together using the adhesive layer 142. Here, the adhesive layer 142 can have a configuration in which it does not overlap with the liquid crystal 335, for example, it can have a configuration in which it does not overlap with the display section 20.
図７に示す例において、導電層１６６は、画素電極３１２と同一の層に設けることができる。よって、導電層１６６は、画素電極３１２と同一の材料を有することができ、また同一の工程で形成できる。例えば、導電層１６６と画素電極３１２は、同一の導電膜を加工することで形成できる。
In the example shown in FIG. 7, the conductive layer 166 can be provided in the same layer as the pixel electrode 312. Therefore, the conductive layer 166 can have the same material as the pixel electrode 312, and can be formed in the same process. For example, the conductive layer 166 and the pixel electrode 312 can be formed by processing the same conductive film.
基板１０１と基板１５２は、接着層１４２によって貼り合わされる。例えば、絶縁層２３５と、電極１２８及び絶縁層１２４と、が接着層１４２によって貼り合わされる。ここで、接着層１４２は、液晶３３５とは重ならない構成とすることができ、例えば表示部２０とは重ならない構成とすることができる。
The substrate 101 and the substrate 152 are bonded together by an adhesive layer 142. For example, the insulating layer 235, the electrode 128, and the insulating layer 124 are bonded together using the adhesive layer 142. Here, the adhesive layer 142 can have a configuration in which it does not overlap with the liquid crystal 335, for example, it can have a configuration in which it does not overlap with the display section 20.
表示部２０の外部には、導電層１６６と電極１２７、及び導電層１６６と電極１２８を電気的に接続させるため、絶縁層１２５が設けられない部分が生じる。図６に示す構成を有するタッチパネル１０と同様に、例えば基板１５２の一面全体に絶縁層１２５を成膜した後、フォトリソグラフィ法及びエッチング法等を用いて絶縁層１２５の一部を除去することで、電極１２７の一部、及び電極１２８の一部を露出させることができる。なお、図７では、表示部２０以外の全ての領域に絶縁層１２５が設けられない例を示しているが、表示部２０以外の領域の一部に絶縁層１２５を設けてもよい。
In order to electrically connect the conductive layer 166 and the electrode 127, and the conductive layer 166 and the electrode 128, there is a portion outside the display portion 20 where the insulating layer 125 is not provided. Similarly to the touch panel 10 having the configuration shown in FIG. 6, for example, after forming the insulating layer 125 on the entire surface of the substrate 152, a part of the insulating layer 125 is removed using a photolithography method, an etching method, etc. , a portion of electrode 127, and a portion of electrode 128 may be exposed. Note that although FIG. 7 shows an example in which the insulating layer 125 is not provided in all regions other than the display section 20, the insulating layer 125 may be provided in a part of the region other than the display section 20.
なお、例えば図２Ｄ、図３Ｂ１、及び図３Ｂ２に示す容量５８の一方の電極、及び容量５８の他方の電極は、それぞれ導電層１１１、導電層１１２、又は導電層１１５と同一の層に設けることができる。例えば、容量５８の一方の電極を導電層１１１と同一の層に設け、容量５８の他方の電極を導電層１１２と同一の層に設け、絶縁層１０３を容量５８の誘電体層とすることができる。ここで、容量５８の他方の電極、及び共通電極３１６は、例えば表示部２０の外部まで引き回される。そして、例えば表示部２０の外部において、トランジスタ２０１の導電層１１１と、電極１２８と、を電気的に接続する方法と同様の方法により、容量５８の他方の電極と、共通電極３１６と、を電気的に接続できる。つまり、例えば導電層１６６、及び導電性粒子１６５を用いて、容量５８の他方の電極と、共通電極３１６と、を電気的に接続できる。
Note that, for example, one electrode of the capacitor 58 and the other electrode of the capacitor 58 shown in FIGS. 2D, 3B1, and 3B2 may be provided in the same layer as the conductive layer 111, the conductive layer 112, or the conductive layer 115, respectively. Can be done. For example, one electrode of the capacitor 58 may be provided in the same layer as the conductive layer 111, the other electrode of the capacitor 58 may be provided in the same layer as the conductive layer 112, and the insulating layer 103 may be a dielectric layer of the capacitor 58. can. Here, the other electrode of the capacitor 58 and the common electrode 316 are routed to the outside of the display section 20, for example. Then, for example, outside the display section 20, the other electrode of the capacitor 58 and the common electrode 316 are electrically connected by a method similar to the method of electrically connecting the conductive layer 111 and the electrode 128 of the transistor 201. can be connected. That is, the other electrode of the capacitor 58 and the common electrode 316 can be electrically connected using the conductive layer 166 and the conductive particles 165, for example.
図８Ａ、及び図８Ｂは、図６に示す導電性粒子１６５、及びその周辺の構成例を示す拡大図である。図６では、便宜上、導電性粒子１６５の断面形状として、基板と垂直な向きに長軸を有する楕円形状に図示しているが、実際に多くの場合では、その断面形状が図８Ａに示すような円形、又は図８Ｂに示すような基板と平行な向きに長軸成分を有する楕円形状となる。
8A and 8B are enlarged views showing an example of the structure of the conductive particle 165 shown in FIG. 6 and its surroundings. In FIG. 6, for convenience, the cross-sectional shape of the conductive particles 165 is shown as an ellipse with the long axis perpendicular to the substrate, but in reality, in many cases, the cross-sectional shape is as shown in FIG. 8A. It has a circular shape, or an elliptical shape having a long axis component parallel to the substrate as shown in FIG. 8B.
図９Ａは、図８Ｂに示す構成の変形例であり、導電性粒子１６５が、開口１３１の内部において、導電層１６６の上面だけでなく導電層１６６の側面と接する領域を有する例を示している。図９Ｂは、図９Ａに示す構成の変形例であり、導電性粒子１６５が、開口１３１の内部において導電層１６６の上面と接しない例を示している。ここで、図９Ａでは、導電性粒子１６５が、開口１３１の外部において導電層１６６の上面と接しない例を示しているが、接する領域を有してもよい。また、図９Ｂでは、導電性粒子１６５が、開口１３１の外部において導電層１６６の上面と接する領域を有する例を示しているが、接しなくてもよい。図９Ａ、及び図９Ｂに示す例では、開口１３１の内部において導電性粒子１６５が導電層１６６の側面と接する領域を有することから、導電性粒子１６５が開口１３１にはまり込んでいるといえる。
FIG. 9A is a modification of the configuration shown in FIG. 8B, and shows an example in which the conductive particles 165 have a region in contact with not only the top surface of the conductive layer 166 but also the side surface of the conductive layer 166 inside the opening 131. . FIG. 9B is a modification of the configuration shown in FIG. 9A, and shows an example in which the conductive particles 165 do not contact the upper surface of the conductive layer 166 inside the opening 131. Here, although FIG. 9A shows an example in which the conductive particles 165 do not contact the top surface of the conductive layer 166 outside the opening 131, the conductive particles 165 may have a contact area. Further, although FIG. 9B shows an example in which the conductive particles 165 have a region that contacts the upper surface of the conductive layer 166 outside the opening 131, the conductive particles 165 do not need to contact the upper surface of the conductive layer 166. In the example shown in FIGS. 9A and 9B, it can be said that the conductive particles 165 fit into the opening 131 because the conductive particles 165 have a region in contact with the side surface of the conductive layer 166 inside the opening 131.
図８Ａ、図８Ｂ、図９Ａ、及び図９Ｂに示す導電性粒子１６５は、図７に示す導電性粒子１６５にも適用できる。また、図８Ａ、図８Ｂ、図９Ａ、及び図９Ｂに示す導電性粒子１６５は、以降に示す全ての導電性粒子１６５に適用できる。
The conductive particles 165 shown in FIGS. 8A, 8B, 9A, and 9B can also be applied to the conductive particles 165 shown in FIG. 7. Further, the conductive particles 165 shown in FIGS. 8A, 8B, 9A, and 9B can be applied to all the conductive particles 165 shown below.
ここで、トランジスタ２０１のチャネル長及びチャネル幅について、図１０Ａ及び図１０Ｂを用いて説明する。図１０Ａは、図６、及び図７に示すトランジスタ２０１、及びその周辺の構成例を示す平面図の拡大図である。図１０Ｂは、図１０Ａに示す一点鎖線Ａ１−Ａ２の断面図である。なお、例えばトランジスタ２０５においても、トランジスタ２０１をトランジスタ２０５と読み替えることにより、図１０Ａ、及び図１０Ｂに示す説明を適用できる。
Here, the channel length and channel width of the transistor 201 will be described with reference to FIGS. 10A and 10B. FIG. 10A is an enlarged plan view showing a configuration example of the transistor 201 shown in FIGS. 6 and 7 and its surroundings. FIG. 10B is a sectional view taken along the dashed line A1-A2 shown in FIG. 10A. Note that the description shown in FIGS. 10A and 10B can also be applied to the transistor 205, for example, by replacing the transistor 201 with the transistor 205.
図１０Ａ、及び図１０Ｂでは、導電層１１１が延伸する方向をＸ方向とし、Ｘ方向と垂直な方向をＹ方向、及びＺ方向とする。また、Ｚ方向を高さ方向とする。
In FIGS. 10A and 10B, the direction in which the conductive layer 111 extends is the X direction, and the directions perpendicular to the X direction are the Y direction and the Z direction. Further, the Z direction is the height direction.
半導体層１１３において、導電層１１１と接する領域はソース領域又はドレイン領域の一方として機能し、導電層１１２と接する領域はソース領域又はドレイン領域の他方として機能し、ソース領域とドレイン領域の間の領域はチャネル形成領域として機能する。
In the semiconductor layer 113, a region in contact with the conductive layer 111 functions as either a source region or a drain region, a region in contact with the conductive layer 112 functions as the other source region or a drain region, and a region between the source region and the drain region functions as a channel forming region.
トランジスタ２０１のチャネル長は、ソース領域とドレイン領域の間の距離となる。図１０Ｂでは、トランジスタ２０１のチャネル長Ｌ２０１を破線の両矢印で示している。チャネル長Ｌ２０１は、断面視において、半導体層１１３と導電層１１１が接する領域の端部と、半導体層１１３と導電層１１２が接する領域の端部との距離となる。
The channel length of transistor 201 is the distance between the source region and the drain region. In FIG. 10B, the channel length L201 of the transistor 201 is indicated by a broken double-headed arrow. The channel length L201 is the distance between the end of the region where the semiconductor layer 113 and the conductive layer 111 are in contact and the end of the region where the semiconductor layer 113 and the conductive layer 112 are in contact in a cross-sectional view.
ここで、トランジスタ２０１のチャネル長Ｌ２０１は、ＸＺ面から見た場合における絶縁層１０３の開口１２１側の側面の長さに相当する。つまり、チャネル長Ｌ２０１は、絶縁層１０３の膜厚Ｔ１０３、及び絶縁層１０３の開口１２１側の側面と絶縁層１０３の被形成面（ここでは、導電層１１１の上面）とのなす角θ１０３で決まり、トランジスタの作製に用いる露光装置の性能に影響されない。したがって、チャネル長Ｌ２０１を露光装置の限界解像度よりも小さくでき、微細なサイズのトランジスタを実現できる。例えば、チャネル長Ｌ２０１は、０．０１０μｍ以上３．０μｍ未満が好ましく、さらには０．０５０μｍ以上３．０μｍ未満が好ましく、さらには０．１０μｍ以上３．０μｍ未満が好ましく、さらには０．１５μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ未満が好ましく、さらには０．２０μｍ以上２．０μｍ未満が好ましく、さらには０．２０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。図１０Ｂでは、絶縁層１０３の膜厚Ｔ１０３を一点鎖線の両矢印で示している。
Here, the channel length L201 of the transistor 201 corresponds to the length of the side surface of the insulating layer 103 on the opening 121 side when viewed from the XZ plane. In other words, the channel length L201 is determined by the thickness T103 of the insulating layer 103 and the angle θ103 between the side surface of the insulating layer 103 on the opening 121 side and the surface on which the insulating layer 103 is formed (here, the top surface of the conductive layer 111). , which is not affected by the performance of the exposure equipment used to fabricate the transistor. Therefore, the channel length L201 can be made smaller than the limit resolution of the exposure apparatus, and a fine-sized transistor can be realized. For example, the channel length L201 is preferably 0.010 μm or more and less than 3.0 μm, more preferably 0.050 μm or more and less than 3.0 μm, further preferably 0.10 μm or more and less than 3.0 μm, and even more preferably 0.15 μm or more. It is preferably less than 3.0 μm, more preferably 0.20 μm or more and less than 3.0 μm, further preferably 0.20 μm or more and less than 2.5 μm, even more preferably 0.20 μm or more and less than 2.0 μm, and even more preferably 0.20 μm or more and less than 2.0 μm. It is preferably 20 μm or more and less than 1.5 μm, more preferably 0.30 μm or more and less than 1.5 μm, even more preferably 0.30 μm or more and less than 1.2 μm, and even more preferably 0.40 μm or more and less than 1.2 μm. The thickness is preferably 0.40 μm or more and 1.0 μm or less, more preferably 0.50 μm or more and 1.0 μm or less. In FIG. 10B, the film thickness T103 of the insulating layer 103 is indicated by a double-dotted chain arrow.
チャネル長Ｌ２０１を小さくすることにより、トランジスタ２０１のオン電流を大きくできる。よって、トランジスタ２０１が設けられる入力装置駆動回路１５を高速に駆動させることができる。
By reducing the channel length L201, the on-state current of the transistor 201 can be increased. Therefore, the input device drive circuit 15 provided with the transistor 201 can be driven at high speed.
なお、画素２１に設けられるトランジスタを、図１０Ａ、及び図１０Ｂに示す構成と同様の構成とすることにより、画素２１が有するトランジスタを微細化できるため、画素２１を微細化できる。これにより、タッチパネル１０が有する表示装置１１を、高精細な表示装置とすることができる。また、チャネル長を小さくすることにより、画素２１が有するトランジスタのオン電流を大きくできるため、タッチパネル１０を高速に駆動させることができる。
Note that by setting the transistor provided in the pixel 21 to have a structure similar to that shown in FIGS. 10A and 10B, the transistor included in the pixel 21 can be miniaturized, so that the pixel 21 can be miniaturized. Thereby, the display device 11 included in the touch panel 10 can be a high-definition display device. Further, by reducing the channel length, the on-state current of the transistor included in the pixel 21 can be increased, so that the touch panel 10 can be driven at high speed.
絶縁層１０３の膜厚Ｔ１０３及び角θ１０３を調整することにより、チャネル長Ｌ２０１を制御できる。
By adjusting the thickness T103 and angle θ103 of the insulating layer 103, the channel length L201 can be controlled.
絶縁層１０３の膜厚Ｔ１０３は、０．０１μｍ以上３．０μｍ未満が好ましく、さらには０．０５μｍ以上３．０μｍ未満が好ましく、さらには０．１０μｍ以上３．０μｍ未満が好ましく、さらには０．１５μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ未満が好ましく、さらには０．２０μｍ以上２．０μｍ未満が好ましく、さらには０．２０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。
The thickness T103 of the insulating layer 103 is preferably 0.01 μm or more and less than 3.0 μm, more preferably 0.05 μm or more and less than 3.0 μm, further preferably 0.10 μm or more and less than 3.0 μm, and even more preferably 0.01 μm or more and less than 3.0 μm. It is preferably 15 μm or more and less than 3.0 μm, more preferably 0.20 μm or more and less than 3.0 μm, even more preferably 0.20 μm or more and less than 2.5 μm, and even more preferably 0.20 μm or more and less than 2.0 μm. It is preferably 0.20 μm or more and less than 1.5 μm, more preferably 0.30 μm or more and less than 1.5 μm, even more preferably 0.30 μm or more and less than 1.2 μm, and even more preferably 0.40 μm or more and less than 1.2 μm. More preferably, the thickness is 0.40 μm or more and 1.0 μm or less, and even more preferably 0.50 μm or more and 1.0 μm or less.
絶縁層１０３の開口１２１側の側面は、テーパ形状であることが好ましい。絶縁層１０３の開口１２１側の側面と絶縁層１０３の被形成面（ここでは、導電層１１１の上面）とのなす角θ１０３は、９０度未満であることが好ましい。角θ１０３を小さくすることにより、絶縁層１０３上に設けられる層（例えば、半導体層１１３）の被覆性を高めることができる。しかしながら、角θ１０３を小さくすると、半導体層１１３と導電層１１１との接触面積が小さくなり、半導体層１１３と導電層１１１の接触抵抗が高くなってしまう場合がある。角θ１０３は４５度以上９０度未満が好ましく、さらには５０度以上９０度未満が好ましく、さらには５５度以上９０度未満が好ましく、さらには６０度以上９０度未満が好ましく、さらには６０度以上８５度以下が好ましく、さらには６５度以上８５度以下が好ましく、さらには６５度以上８０度以下が好ましく、さらには７０度以上８０度以下が好ましい。角θ１０３を前述の範囲とすることで、トランジスタ２０１のチャネル長を短くしつつ、導電層１１１及び絶縁層１０３上に形成される層（例えば、半導体層１１３）の被覆性を高めることができ、当該層に段切れ又は鬆等の不具合が発生することを抑制できる。また、半導体層１１３と導電層１１１の接触抵抗を低くできる。
The side surface of the insulating layer 103 on the opening 121 side preferably has a tapered shape. The angle θ103 between the side surface of the insulating layer 103 on the opening 121 side and the surface on which the insulating layer 103 is formed (here, the upper surface of the conductive layer 111) is preferably less than 90 degrees. By reducing the angle θ103, the coverage of a layer provided on the insulating layer 103 (for example, the semiconductor layer 113) can be improved. However, when the angle θ103 is made small, the contact area between the semiconductor layer 113 and the conductive layer 111 becomes small, and the contact resistance between the semiconductor layer 113 and the conductive layer 111 may become high. The angle θ103 is preferably 45 degrees or more and less than 90 degrees, more preferably 50 degrees or more and less than 90 degrees, further preferably 55 degrees or more and less than 90 degrees, even more preferably 60 degrees or more and less than 90 degrees, and even more preferably 60 degrees or more. The angle is preferably 85 degrees or less, more preferably 65 degrees or more and 85 degrees or less, further preferably 65 degrees or more and 80 degrees or less, and even more preferably 70 degrees or more and 80 degrees or less. By setting the angle θ103 within the above range, the channel length of the transistor 201 can be shortened, and the coverage of the layer (for example, the semiconductor layer 113) formed over the conductive layer 111 and the insulating layer 103 can be improved; It is possible to suppress the occurrence of problems such as breakage or gaps in the layer. Further, contact resistance between the semiconductor layer 113 and the conductive layer 111 can be reduced.
本明細書等において、段切れとは、層、膜、又は電極が、被形成面の形状（例えば段差等）に起因して分断されてしまう現象を示す。
In this specification and the like, "step breakage" refers to a phenomenon in which a layer, film, or electrode is separated due to the shape of the surface on which it is formed (for example, a step difference, etc.).
なお、例えば図１０Ｂでは、断面視において、絶縁層１０３の開口１２１側の側面の形状が直線である構成を示しているが、本発明の一態様はこれに限られない。断面視において、絶縁層１０３の開口１２１側の側面の形状は曲線であってもよく、また側面の形状が直線である領域と曲線である領域の双方を有してもよい。
Note that, for example, although FIG. 10B shows a configuration in which the shape of the side surface of the insulating layer 103 on the opening 121 side is a straight line in cross-sectional view, one embodiment of the present invention is not limited to this. In a cross-sectional view, the side surface of the insulating layer 103 on the opening 121 side may have a curved shape, or may have both a straight region and a curved region.
トランジスタ２０１のチャネル幅は、チャネル長方向と直交する方向における、ソース領域の幅、又はドレイン領域の幅となる。つまり、チャネル幅は、チャネル長方向と直交する方向における、半導体層１１３と導電層１１１が接する領域の幅、又は半導体層１１３と導電層１１２が接する領域の幅となる。ここでは、トランジスタ２０１のチャネル幅は、チャネル長方向と直交する方向における、半導体層１１３と導電層１１２が接する領域の幅として説明する。図１０Ａ及び図１０Ｂでは、トランジスタ２０１のチャネル幅Ｗ２０１を実線の両矢印で示している。チャネル幅Ｗ２０１は、平面視において、開口１２３側の導電層１１２の下面端部の長さとなる。
The channel width of the transistor 201 is the width of the source region or the width of the drain region in the direction perpendicular to the channel length direction. In other words, the channel width is the width of the region where the semiconductor layer 113 and the conductive layer 111 are in contact with each other, or the width of the region where the semiconductor layer 113 and the conductive layer 112 are in contact with each other in the direction perpendicular to the channel length direction. Here, the channel width of the transistor 201 will be described as the width of a region where the semiconductor layer 113 and the conductive layer 112 are in contact with each other in a direction perpendicular to the channel length direction. In FIGS. 10A and 10B, the channel width W201 of the transistor 201 is indicated by a solid double-headed arrow. The channel width W201 is the length of the lower end of the conductive layer 112 on the opening 123 side in plan view.
チャネル幅Ｗ２０１は、開口１２３の平面形状で決まる。図１０Ａ及び図１０Ｂでは、開口１２３の幅Ｄ１２３を二点鎖線の両矢印で示している。幅Ｄ１２３は、平面視において、開口１２３に外接する最小の矩形の短辺を示す。フォトリソグラフィ法を用いて開口１２３を形成する場合、開口１２３の幅Ｄ１２３は露光装置の限界解像度以上となる。幅Ｄ１２３は、例えば、０．２０μｍ以上５．０μｍ未満が好ましく、さらには０．２０μｍ以上４．５μｍ未満が好ましく、さらには０．２０μｍ以上４．０μｍ未満が好ましく、さらには０．２０μｍ以上３．５μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ未満が好ましく、さらには０．２０μｍ以上２．０μｍ未満が好ましく、さらには０．２０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．５μｍ未満が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。なお、開口１２３の平面形状が円形の場合、幅Ｄ１２３は開口１２３の直径に相当し、チャネル幅Ｗ２０１は平面視における開口１２３の外周の長さと等しくでき、“Ｄ１２３×π”と算出できる。
The channel width W201 is determined by the planar shape of the opening 123. In FIGS. 10A and 10B, the width D123 of the opening 123 is indicated by a double-dashed double arrow. The width D123 indicates the short side of the smallest rectangle circumscribing the opening 123 in plan view. When the opening 123 is formed using a photolithography method, the width D123 of the opening 123 is equal to or larger than the limit resolution of the exposure apparatus. The width D123 is, for example, preferably 0.20 μm or more and less than 5.0 μm, more preferably 0.20 μm or more and less than 4.5 μm, further preferably 0.20 μm or more and less than 4.0 μm, and even more preferably 0.20 μm or more and less than 4.0 μm. It is preferably less than .5 μm, more preferably 0.20 μm or more and less than 3.0 μm, further preferably 0.20 μm or more and less than 2.5 μm, even more preferably 0.20 μm or more and less than 2.0 μm, and even more preferably 0.20 μm. 1.5 μm or more is preferable, more preferably 0.30 μm or more and less than 1.5 μm, further preferably 0.30 μm or more and 1.2 μm or less, even more preferably 0.40 μm or more and 1.2 μm or less, and even more preferably 0.30 μm or more and less than 1.2 μm. The thickness is preferably .40 μm or more and 1.0 μm or less, and more preferably 0.50 μm or more and 1.0 μm or less. Note that when the planar shape of the opening 123 is circular, the width D123 corresponds to the diameter of the opening 123, and the channel width W201 can be equal to the length of the outer circumference of the opening 123 in plan view, and can be calculated as "D123×π".
＜タッチパネルの構成例２＞
以下では、図４Ａ、図６、及び図７等と一部の構成が異なるタッチパネルの構成例について説明する。なお、図４Ａ、図６、及び図７等と重複する部分は説明を省略する場合がある。 <Touch panel configuration example 2>
Below, an example of a configuration of a touch panel having a partially different configuration from FIG. 4A, FIG. 6, FIG. 7, etc. will be described. Note that explanations of parts that overlap with FIGS. 4A, 6, 7, etc. may be omitted.
以下では、図４Ａ、図６、及び図７等と一部の構成が異なるタッチパネルの構成例について説明する。なお、図４Ａ、図６、及び図７等と重複する部分は説明を省略する場合がある。 <Touch panel configuration example 2>
Below, an example of a configuration of a touch panel having a partially different configuration from FIG. 4A, FIG. 6, FIG. 7, etc. will be described. Note that explanations of parts that overlap with FIGS. 4A, 6, 7, etc. may be omitted.
図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３、及び図１４は、それぞれ図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６、及び図７に示す構成の変形例である。図１１Ａ、図１１Ｂ、図１３、及び図１４等では、導電層１１２に達するように、絶縁層１０５、絶縁層２１８、及び絶縁層２３５に開口１２９、及び開口１３１が設けられる例を示している。
11A, FIG. 11B, FIG. 12A, FIG. 12B, FIG. 13, and FIG. 14 are modifications of the configurations shown in FIGS. 4A, 4B, 5A, 5B, 6, and 7, respectively. 11A, FIG. 11B, FIG. 13, FIG. 14, etc., examples are shown in which openings 129 and 131 are provided in the insulating layer 105, the insulating layer 218, and the insulating layer 235 so as to reach the conductive layer 112. .
例えば図１３、及び図１４に示す例では、導電層１６６は、開口１３１の内部においてトランジスタ２０１の導電層１１２と接する領域を有するように設けられ、導電層１１２と、電極１２８と、が導電層１６６、及び導電性粒子１６５を介して電気的に接続される。また、図１３に示す例では、画素電極３１１は、開口１２９の内部においてトランジスタ２０５の導電層１１２と接する領域を有するように設けられる。さらに、図１４に示す例では、画素電極３１２は、開口１２９の内部においてトランジスタ２０５の導電層１１２と接する領域を有するように設けられる。なお、導電層１６６が設けられなくてもよい。この場合、導電性粒子１６５は、例えば開口１３１の内部において導電層１１２と接する領域を有することで、導電層１１２と、電極１２８と、を電気的に接続できる。
For example, in the examples shown in FIGS. 13 and 14, the conductive layer 166 is provided so as to have a region in contact with the conductive layer 112 of the transistor 201 inside the opening 131, and the conductive layer 112 and the electrode 128 are connected to the conductive layer 166. 166 , and electrically connected via conductive particles 165 . Further, in the example shown in FIG. 13, the pixel electrode 311 is provided so as to have a region inside the opening 129 in contact with the conductive layer 112 of the transistor 205. Furthermore, in the example shown in FIG. 14, the pixel electrode 312 is provided so as to have a region inside the opening 129 in contact with the conductive layer 112 of the transistor 205. Note that the conductive layer 166 may not be provided. In this case, the conductive particles 165 can electrically connect the conductive layer 112 and the electrode 128 by having a region in contact with the conductive layer 112 inside the opening 131, for example.
例えば図１３、及び図１４に示す例では、絶縁層１０３に開口１２９、及び開口１３１を形成する必要が無い。よって、開口１２９、及び開口１３１の形成の際に、絶縁層１０３をエッチングする必要が無い。したがって、開口１２９、及び開口１３１を容易に形成できる。
For example, in the examples shown in FIGS. 13 and 14, it is not necessary to form the openings 129 and 131 in the insulating layer 103. Therefore, there is no need to etch the insulating layer 103 when forming the openings 129 and 131. Therefore, the openings 129 and 131 can be easily formed.
なお、開口１３１は、トランジスタ２０１の導電層１１５に達するように絶縁層２１８、及び絶縁層２３５に設けられてもよい。この場合、導電層１６６は、例えば開口１３１の内部において導電層１１５と接する領域を有するように設けられ、導電層１１５と電極１２８が導電層１６６、及び導電性粒子１６５を介して電気的に接続される。この場合、開口１２９は、導電層１１２に達するように絶縁層１０５、絶縁層２１８、及び絶縁層２３５に設けることができる。なお、開口１２９を、導電層１１１に達するように絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５に設けてもよい。また、導電層１６６が設けられなくてもよい。この場合、導電性粒子１６５は、例えば開口１３１の内部において導電層１１５と接する領域を有することで、導電層１１５と、電極１２８と、を電気的に接続できる。
Note that the opening 131 may be provided in the insulating layer 218 and the insulating layer 235 so as to reach the conductive layer 115 of the transistor 201. In this case, the conductive layer 166 is provided to have a region in contact with the conductive layer 115 inside the opening 131, for example, and the conductive layer 115 and the electrode 128 are electrically connected via the conductive layer 166 and the conductive particles 165. be done. In this case, the opening 129 can be provided in the insulating layer 105, the insulating layer 218, and the insulating layer 235 so as to reach the conductive layer 112. Note that the opening 129 may be provided in the insulating layer 103, the insulating layer 105, the insulating layer 218, and the insulating layer 235 so as to reach the conductive layer 111. Further, the conductive layer 166 may not be provided. In this case, the conductive particles 165 can electrically connect the conductive layer 115 and the electrode 128 by having a region in contact with the conductive layer 115 inside the opening 131, for example.
図１５Ａは、図４Ａに示す構成の変形例であり、開口１２１、開口１２３、及び開口１３１の平面形状が正方形である例を示している。なお、開口１２１、開口１２３、及び開口１３１の平面形状は、長方形であってもよく、ひし型であってもよく、平行四辺形であってもよく、これら以外の四角形であってもよい。また、開口１２１、開口１２３、及び開口１３１の平面形状は、三角形であってもよく、五角形等の多角形であってもよい。
FIG. 15A is a modification of the configuration shown in FIG. 4A, and shows an example in which the planar shapes of opening 121, opening 123, and opening 131 are square. Note that the planar shapes of the openings 121, 123, and 131 may be rectangular, diamond-shaped, parallelogram, or other quadrangles. Further, the planar shapes of the openings 121, 123, and 131 may be triangular or polygonal such as a pentagon.
図１５Ｂは、図１５Ａに示す構成の変形例であり、開口１２１、開口１２３、及び開口１３１の平面形状が隅の丸い正方形である例を示している。なお、開口１２１、開口１２３、及び開口１３１の平面形状は、図１５Ａの上記説明で示した形状の頂点を丸くした形状とすることができる。
FIG. 15B is a modification of the configuration shown in FIG. 15A, and shows an example in which the planar shapes of the openings 121, 123, and 131 are squares with rounded corners. Note that the planar shapes of the openings 121, 123, and 131 can be the shapes shown in the above description of FIG. 15A with rounded vertices.
開口１２１、開口１２３、及び開口１３１を図１５Ａ、又は図１５Ｂに示す平面形状とする場合、開口１２１における絶縁層１０３の側面、開口１２３における導電層１１２の側面、並びに開口１３１における絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５の側面が、曲面ではなく平面である領域を有する。これにより、開口１２１の内部、及び開口１２３の内部において、半導体層１１３、絶縁層１０５、及び導電層１１５の被覆性を高めることができる。また、開口１３１の内部において、導電層１６６の被覆性を高めることができる。
When the opening 121, the opening 123, and the opening 131 have the planar shape shown in FIG. 15A or 15B, the side surface of the insulating layer 103 in the opening 121, the side surface of the conductive layer 112 in the opening 123, and the insulating layer 103 in the opening 131, The side surfaces of the insulating layer 105, the insulating layer 218, and the insulating layer 235 have regions that are not curved surfaces but flat surfaces. Thereby, coverage of the semiconductor layer 113, the insulating layer 105, and the conductive layer 115 inside the opening 121 and inside the opening 123 can be improved. Furthermore, coverage of the conductive layer 166 inside the opening 131 can be improved.
なお、図１５Ａ、及び図１５Ｂでは、開口１２１、開口１２３、及び開口１３１を全て同一の種類の形状としているが、例えば開口１３１の形状の種類を、開口１２１及び開口１２３の形状の種類と異ならせてもよい。また、図１５Ａ、及び図１５Ｂに示す例において、導電性粒子１６５の平面形状を円形としているが、導電性粒子１６５の平面形状は円形に限らない。例えば、導電性粒子１６５の平面形状が、開口１２１、開口１２３、及び開口１３１がとり得る形状と同一の種類の形状となる場合がある。
Note that in FIGS. 15A and 15B, the openings 121, 123, and 131 are all of the same shape, but for example, the shape of the opening 131 may be different from the shapes of the openings 121 and 123. You can also let Furthermore, in the examples shown in FIGS. 15A and 15B, the planar shape of the conductive particles 165 is circular, but the planar shape of the conductive particles 165 is not limited to a circle. For example, the planar shape of the conductive particles 165 may be the same type of shape that the openings 121, 123, and 131 can take.
図１５Ａを用いて説明した開口１２１、開口１２３、及び開口１３１の形状、並びに図１５Ｂを用いて説明した開口１２１、開口１２３、及び開口１３１の形状は、以降に示す全ての開口１２１、開口１２３、及び開口１３１に適用できる。
The shapes of the openings 121, 123, and 131 described using FIG. 15A and the shapes of the openings 121, 123, and 131 described using FIG. , and the opening 131.
図１６Ａは、タッチパネル１０の一部の構成例を示す平面図であり、図４Ａに示す構成の変形例である。図１６Ｂ、図１７Ａ、及び図１７Ｂはそれぞれ、図１６Ａに示す構成要素の一部を省略した平面図である。図１８は、図１Ｂ及び図１６Ａに示す一点鎖線Ａ１−Ａ２、並びに、図１Ｂに示す一点鎖線Ｂ１−Ｂ２等の断面図である。
FIG. 16A is a plan view showing a partial configuration example of the touch panel 10, and is a modification of the configuration shown in FIG. 4A. FIGS. 16B, 17A, and 17B are plan views with some of the components shown in FIG. 16A omitted. FIG. 18 is a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIGS. 1B and 16A, and the dashed-dotted line B1-B2 shown in FIG. 1B.
図１６Ａ、及び図１８では、絶縁層２３７が導電層１６６上に設けられる例を示している。絶縁層２３７は、具体的には、例えば導電層１６６の端部を覆うように設けられる。これにより、導電層１６６が他の導電層とショートすることを抑制できる。なお、図１６Ａに示す平面図では、絶縁層２３７を示している。
16A and 18 show an example in which the insulating layer 237 is provided over the conductive layer 166. Specifically, the insulating layer 237 is provided, for example, so as to cover the end portion of the conductive layer 166. This can prevent the conductive layer 166 from shorting with other conductive layers. Note that the insulating layer 237 is shown in the plan view shown in FIG. 16A.
絶縁層２３７には、導電層１６６に達し、電極１２７又は電極１２８と重なる領域を有する開口１３２が設けられ、導電性粒子１６５が開口１３２の内部に位置する領域を有するように設けられる。具体的には、導電性粒子１６５が開口１３２の内部に位置する領域を有するように、接着層１４２に導電性粒子１６５を含ませることで、導電性粒子１６５を、開口１３２の内部に位置する領域を有するように導電層１６６と、電極１２７又は電極１２８と、の間に設けることができる。例えば図１８では、開口１３２と重なる領域を有する電極として、電極１２７及び電極１２８のうち電極１２８を示している。また、例えば図１８では、導電層１６６と、電極１２８と、の間に設けられる導電性粒子１６５を示している。
The insulating layer 237 is provided with an opening 132 having a region that reaches the conductive layer 166 and overlaps with the electrode 127 or the electrode 128, and the conductive particles 165 are provided with a region located inside the opening 132. Specifically, by including the conductive particles 165 in the adhesive layer 142 so that the conductive particles 165 have a region located inside the opening 132, the conductive particles 165 are located inside the opening 132. It can be provided between the conductive layer 166 and the electrode 127 or the electrode 128 so as to have a region. For example, in FIG. 18, the electrode 128 is shown among the electrode 127 and the electrode 128 as an electrode having a region overlapping with the opening 132. Further, for example, FIG. 18 shows conductive particles 165 provided between the conductive layer 166 and the electrode 128.
開口１３２を有する絶縁層２３７を導電層１６６上に設けることにより、例えば導電性粒子１６５を含む接着層１４２を用いて基板１０１と基板１５２を貼り合わせた直後において、開口１３２の近傍ではあるが開口１３２の外部に導電性粒子１６５が設けられたとしても、開口１３２により形成される段差により導電性粒子１６５の位置がずれて開口１３２の内部に入る場合がある。よって、導電性粒子１６５が導電層１６６と接しなくなることを抑制できる場合がある。
By providing the insulating layer 237 having the opening 132 on the conductive layer 166, for example, immediately after the substrate 101 and the substrate 152 are bonded together using the adhesive layer 142 containing the conductive particles 165, the opening can be formed in the vicinity of the opening 132. Even if the conductive particles 165 are provided outside the opening 132, the position of the conductive particles 165 may shift due to the step formed by the opening 132 and enter the inside of the opening 132. Therefore, it may be possible to prevent the conductive particles 165 from coming into contact with the conductive layer 166.
以上により、図１６Ａ、及び図１８に示す構成を有するタッチパネル１０は、歩留まりが高い方法で作製できるため、低価格化できる。また、図１６Ａ、及び図１８に示す構成を有するタッチパネル１０は、信頼性を高めることができる。なお、導電層１６６＿１に達する開口１３２を開口１３２＿１とし、導電層１６６＿２に達する開口１３２を開口１３２＿２とする。
As described above, the touch panel 10 having the configuration shown in FIGS. 16A and 18 can be manufactured by a method with a high yield, and thus can be manufactured at a low price. Moreover, the touch panel 10 having the configuration shown in FIGS. 16A and 18 can improve reliability. Note that the opening 132 that reaches the conductive layer 166_1 is referred to as an opening 132_1, and the opening 132 that reaches the conductive layer 166_2 is referred to as an opening 132_2.
ここで、導電層１１１に達する開口１３１の内部には、絶縁層２３７を埋めることができる。これにより、貼り合わせ面の高低差の大きな凹凸を無くすことができるため、基板１０１と基板１５２の貼り合わせを容易に行うことができる場合がある。開口１３１の内部に導電性粒子１６５を設けず、例えば絶縁層２３７を埋める場合、電極１２８は開口１３１と重ならなくてよい。なお、開口１３１と重なる領域を有するように開口１３２を設けてもよい。
Here, the inside of the opening 131 reaching the conductive layer 111 can be filled with an insulating layer 237. As a result, it is possible to eliminate unevenness with a large height difference on the bonding surface, so that the substrate 101 and the substrate 152 may be bonded easily. When the conductive particles 165 are not provided inside the opening 131 and the insulating layer 237 is filled, for example, the electrode 128 does not need to overlap the opening 131. Note that the opening 132 may be provided so as to have a region overlapping with the opening 131.
図１６Ｂは、図１６Ａに示す要素から電極１２８＿１、及び電極１２８＿２を省略した構成例を示す平面図である。例えば図１６Ｂに示すように、開口１３２＿１は複数設けることができ、それぞれに導電性粒子１６５＿１を設けることができる。同様に、開口１３２＿２は複数設けることができ、それぞれに導電性粒子１６５＿２を設けることができる。開口１３２＿１を複数設けることにより、開口１３２＿１の平面視における外周の長さの合計を長くできる。これにより、導電性粒子１６５＿１が開口１３２＿１の内部に入りやすくなる場合がある。同様に、開口１３２＿２を複数設けることにより、導電性粒子１６５＿２が開口１３２＿２の内部に入りやすくなる場合がある。
FIG. 16B is a plan view showing a configuration example in which the electrode 128_1 and the electrode 128_2 are omitted from the elements shown in FIG. 16A. For example, as shown in FIG. 16B, a plurality of openings 132_1 can be provided, and conductive particles 165_1 can be provided in each. Similarly, a plurality of openings 132_2 can be provided, and conductive particles 165_2 can be provided in each. By providing a plurality of openings 132_1, the total length of the outer periphery of the openings 132_1 in plan view can be increased. This may make it easier for the conductive particles 165_1 to enter the opening 132_1. Similarly, by providing a plurality of openings 132_2, the conductive particles 165_2 may easily enter the openings 132_2.
図１６Ａ、及び図１６Ｂでは、開口１３２の平面形状が円形である例を示しているが、開口１３２の平面形状は、開口１３１がとり得る形状と同一の種類の形状とすることができる。
Although FIG. 16A and FIG. 16B show an example in which the planar shape of the opening 132 is circular, the planar shape of the opening 132 can be the same type of shape that the opening 131 can take.
図１７Ａは、図１６Ｂに示す要素から絶縁層２３７を省略した構成例を示す平面図である。図１７Ｂは、図１７Ａに示す要素から導電性粒子１６５、及び導電層１６６を省略した構成例を示す平面図である。例えば図１７Ａに示すように、導電層１６６＿１のＹ方向の長さと、導電層１６６＿２のＹ方向の長さと、は異ならせることができる。一方、例えば図１７Ｂに示すように、導電層１１１＿１のＹ方向の長さと、導電層１１１＿２のＹ方向の長さと、は等しくすることができる。
FIG. 17A is a plan view showing a configuration example in which the insulating layer 237 is omitted from the element shown in FIG. 16B. FIG. 17B is a plan view showing a configuration example in which the conductive particles 165 and the conductive layer 166 are omitted from the elements shown in FIG. 17A. For example, as shown in FIG. 17A, the length of the conductive layer 166_1 in the Y direction and the length of the conductive layer 166_2 in the Y direction can be made different. On the other hand, as shown in FIG. 17B, for example, the length of the conductive layer 111_1 in the Y direction and the length of the conductive layer 111_2 in the Y direction can be made equal.
図１９Ａは、図１Ｂに示すタッチパネル１０の一部の構成例を示す平面図であり、図４Ａに示す構成の変形例である。図１９Ｂ、及び図２０はそれぞれ、図１９Ａに示す構成要素の一部を省略した平面図である。図２１、及び図２２は、図１Ｂ及び図１９Ａに示す一点鎖線Ａ１−Ａ２、並びに、図１Ｂに示す一点鎖線Ｂ１−Ｂ２等の断面図である。図２１では、表示素子として発光素子６１が設けられる例を示している。図２２では、表示素子として液晶素子６２が設けられる例を示している。
FIG. 19A is a plan view showing a partial configuration example of the touch panel 10 shown in FIG. 1B, and is a modification of the configuration shown in FIG. 4A. 19B and 20 are plan views with some of the components shown in FIG. 19A omitted. 21 and 22 are cross-sectional views taken along the dashed-dotted line A1-A2 shown in FIGS. 1B and 19A, and the dashed-dotted line B1-B2 shown in FIG. 1B. FIG. 21 shows an example in which a light emitting element 61 is provided as a display element. FIG. 22 shows an example in which a liquid crystal element 62 is provided as a display element.
図１９Ａ、図２１、及び図２２では、導電層１６６が導電層１６６ａと、導電層１６６ａ上の導電層１６６ｂと、の積層構造である例を示している。例えば、導電層１６６ａには開口１３３が設けられ、開口１３３を有する導電層１６６ａを覆うように導電層１６６ｂを設けることができる。なお、導電層１６６＿１の一部である導電層１６６ａ、及び導電層１６６ｂをそれぞれ導電層１６６ａ＿１、及び導電層１６６ｂ＿１とし、導電層１６６＿２の一部である導電層１６６ａ、及び導電層１６６ｂをそれぞれ導電層１６６ａ＿２、及び導電層１６６ｂ＿２とする。また、導電層１６６ａ＿１に設けられる開口１３３を開口１３３＿１とし、導電層１６６ａ＿２に設けられる開口１３３を開口１３３＿２とする。
19A, FIG. 21, and FIG. 22 show examples in which the conductive layer 166 has a stacked structure of a conductive layer 166a and a conductive layer 166b over the conductive layer 166a. For example, an opening 133 can be provided in the conductive layer 166a, and a conductive layer 166b can be provided to cover the conductive layer 166a having the opening 133. Note that the conductive layer 166a and the conductive layer 166b which are part of the conductive layer 166_1 are respectively referred to as a conductive layer 166a_1 and the conductive layer 166b_1, and the conductive layer 166a and the conductive layer 166b which are part of the conductive layer 166_2 are respectively referred to as a conductive layer. 166a_2 and a conductive layer 166b_2. Furthermore, the opening 133 provided in the conductive layer 166a_1 is referred to as an opening 133_1, and the opening 133 provided in the conductive layer 166a_2 is referred to as an opening 133_2.
導電層１６６をこのような構成とすることにより、開口１３３と重なる領域における導電層１６６の膜厚を、それ以外の領域における導電層１６６の膜厚より薄くできる。つまり、導電層１６６は、開口１３３と重なる領域に凹部を有する。よって、導電性粒子１６５を、上記凹部に位置する領域を有するように設けることにより、導電性粒子１６５が、例えば導電層１６６又は電極１２８の少なくとも一方と接しなくなることを抑制できる場合がある。例えば、導電性粒子１６５を含む接着層１４２を用いて基板１０１と基板１５２を貼り合わせた直後において、上記凹部の近傍ではあるが導電層１６６又は電極１２８の少なくとも一方と接しない領域に導電性粒子１６５が設けられたとしても、上記凹部により形成される段差により導電性粒子１６５の位置がずれて上記凹部に入る場合がある。これにより、導電性粒子１６５が、例えば導電層１６６又は電極１２８の少なくとも一方と接しなくなることを抑制できる場合がある。以上により、図１９Ａ及び図２１に示す構成を有するタッチパネル１０、並びに、図１９Ａ及び図２２に示す構成を有するタッチパネル１０は、歩留まりが高い方法で作製できるため、低価格化できる。また、図１９Ａ及び図２１に示す構成を有するタッチパネル１０、並びに、図１９Ａ及び図２２に示す構成を有するタッチパネル１０は、信頼性を高めることができる。
By configuring the conductive layer 166 in this manner, the thickness of the conductive layer 166 in the region overlapping with the opening 133 can be made thinner than the thickness of the conductive layer 166 in other regions. That is, the conductive layer 166 has a recessed portion in a region overlapping with the opening 133. Therefore, by providing the conductive particles 165 so as to have a region located in the recess, it may be possible to prevent the conductive particles 165 from coming into contact with, for example, at least one of the conductive layer 166 or the electrode 128. For example, immediately after bonding the substrate 101 and the substrate 152 using the adhesive layer 142 containing the conductive particles 165, the conductive particles are placed in a region near the recess but not in contact with at least one of the conductive layer 166 or the electrode 128. Even if the conductive particles 165 are provided, the position of the conductive particles 165 may be shifted and enter the recess due to the step formed by the recess. This may prevent the conductive particles 165 from coming into contact with at least one of the conductive layer 166 and the electrode 128, for example. As described above, the touch panel 10 having the configuration shown in FIGS. 19A and 21 and the touch panel 10 having the configuration shown in FIGS. 19A and 22 can be manufactured by a method with a high yield, and therefore can be manufactured at low cost. Furthermore, the touch panel 10 having the configuration shown in FIGS. 19A and 21 and the touch panel 10 having the configuration shown in FIGS. 19A and 22 can improve reliability.
ここで、導電層１６６ａの膜厚が厚く、且つ導電層１６６ｂの膜厚が薄い、つまり導電層１６６ａと導電層１６６ｂの膜厚差が大きいほど、開口１３３を深くできるため、上記凹部を深くできる。これにより、例えば上記凹部に入った導電性粒子１６５が上記凹部から出ることを抑制でき好ましい。例えば、導電層１６６ｂの膜厚を、導電層１６６ａの膜厚以下とすることが好ましく、１／２以下とすることがより好ましい。なお、導電層１６６は、３層以上の積層構造とし、一部の層に開口１３３を設けてもよい。例えば、導電層１６６を３層積層構造とする場合、最上層にのみ開口１３３を設けてもよいし、最上層と、１つ下の層（最上層と最下層の間の層）と、に開口１３３を設けてもよい。ここで、導電層１６６を３層以上の積層構造とする場合であっても、開口１３３が深くなるように、導電層１６６の各層の膜厚を制御することが好ましい。
Here, the thicker the conductive layer 166a and the thinner the conductive layer 166b, that is, the larger the difference in thickness between the conductive layer 166a and the conductive layer 166b, the deeper the opening 133 can be, and therefore the deeper the recess can be. . This is preferable because, for example, the conductive particles 165 that have entered the recess can be prevented from coming out of the recess. For example, the thickness of the conductive layer 166b is preferably equal to or less than the thickness of the conductive layer 166a, and more preferably equal to or less than 1/2. Note that the conductive layer 166 may have a stacked structure of three or more layers, and the opening 133 may be provided in some layers. For example, when the conductive layer 166 has a three-layer stacked structure, the opening 133 may be provided only in the top layer, or in the top layer and the layer one layer below (the layer between the top layer and the bottom layer). An opening 133 may be provided. Here, even when the conductive layer 166 has a stacked structure of three or more layers, it is preferable to control the thickness of each layer of the conductive layer 166 so that the opening 133 becomes deep.
図２１に示す画素電極３１１Ｒ、画素電極３１１Ｇ、及び画素電極３１１Ｂは、前述のように導電層１６６と同一の層に設けることができる。よって、導電層１６６を、導電層１６６ａと、導電層１６６ａ上の導電層１６６ｂと、の積層構造とする場合、画素電極３１１Ｒは、画素電極３１１Ｒａと、画素電極３１１Ｒａ上の画素電極３１１Ｒｂと、の積層構造とすることができる。例えば、画素電極３１１Ｒｂが画素電極３１１Ｒａを覆う構成とすることができる。また、画素電極３１１Ｇは、画素電極３１１Ｇａと、画素電極３１１Ｇａ上の画素電極３１１Ｇｂと、の積層構造とすることができ、例えば画素電極３１１Ｇｂが画素電極３１１Ｇａを覆う構成とすることができる。さらに、画素電極３１１Ｂは、画素電極３１１Ｂａと、画素電極３１１Ｂａ上の画素電極３１１Ｂｂと、の積層構造とすることができ、例えば画素電極３１１Ｂｂが画素電極３１１Ｂａを覆う構成とすることができる。
The pixel electrode 311R, pixel electrode 311G, and pixel electrode 311B shown in FIG. 21 can be provided in the same layer as the conductive layer 166, as described above. Therefore, when the conductive layer 166 has a laminated structure of the conductive layer 166a and the conductive layer 166b on the conductive layer 166a, the pixel electrode 311R has the pixel electrode 311Ra and the pixel electrode 311Rb on the pixel electrode 311Ra. It can have a laminated structure. For example, the pixel electrode 311Rb may cover the pixel electrode 311Ra. Further, the pixel electrode 311G can have a stacked structure of the pixel electrode 311Ga and the pixel electrode 311Gb on the pixel electrode 311Ga, and for example, the pixel electrode 311Gb can cover the pixel electrode 311Ga. Further, the pixel electrode 311B can have a stacked structure of a pixel electrode 311Ba and a pixel electrode 311Bb on the pixel electrode 311Ba, and for example, the pixel electrode 311Bb can cover the pixel electrode 311Ba.
導電層１６６ａ、画素電極３１１Ｒａ、画素電極３１１Ｇａ、及び画素電極３１１Ｂａと、導電層１６６ｂ、画素電極３１１Ｒｂ、画素電極３１１Ｇｂ、及び画素電極３１１Ｂｂと、は同一の材料を用いてもよく、互いに異なる材料を用いてもよい。例えば、導電層１６６ａ、導電層１６６ｂ、画素電極３１１Ｒａ、画素電極３１１Ｒｂ、画素電極３１１Ｇａ、画素電極３１１Ｇｂ、画素電極３１１Ｂａ、及び画素電極３１１Ｂｂの全てに、可視光を反射する材料を用いることができる。又は、導電層１６６ａ、画素電極３１１Ｒａ、画素電極３１１Ｇａ、及び画素電極３１１Ｂａに、可視光を反射する材料を用い、導電層１６６ｂ、画素電極３１１Ｒｂ、画素電極３１１Ｇｂ、及び画素電極３１１Ｂｂに、可視光を透過する材料を用いることができる。
The conductive layer 166a, pixel electrode 311Ra, pixel electrode 311Ga, and pixel electrode 311Ba and the conductive layer 166b, pixel electrode 311Rb, pixel electrode 311Gb, and pixel electrode 311Bb may be made of the same material, or may be made of different materials. May be used. For example, a material that reflects visible light can be used for all of the conductive layer 166a, the conductive layer 166b, the pixel electrode 311Ra, the pixel electrode 311Rb, the pixel electrode 311Ga, the pixel electrode 311Gb, the pixel electrode 311Ba, and the pixel electrode 311Bb. Alternatively, a material that reflects visible light is used for the conductive layer 166a, the pixel electrode 311Ra, the pixel electrode 311Ga, and the pixel electrode 311Ba, and the visible light is used for the conductive layer 166b, the pixel electrode 311Rb, the pixel electrode 311Gb, and the pixel electrode 311Bb. Transparent materials can be used.
また、図２２に示す画素電極３１２は、前述のように導電層１６６と同一の層に設けることができる。よって、導電層１６６を、導電層１６６ａと、導電層１６６ａ上の導電層１６６ｂと、の積層構造とする場合、画素電極３１２は、画素電極３１２ａと、画素電極３１２ａ上の画素電極３１２ｂと、の積層構造とすることができる。例えば、画素電極３１２ｂが画素電極３１２ａを覆う構成とすることができる。
Further, the pixel electrode 312 shown in FIG. 22 can be provided in the same layer as the conductive layer 166 as described above. Therefore, when the conductive layer 166 has a laminated structure of the conductive layer 166a and the conductive layer 166b on the conductive layer 166a, the pixel electrode 312 has the pixel electrode 312a and the pixel electrode 312b on the pixel electrode 312a. It can have a laminated structure. For example, the pixel electrode 312b may cover the pixel electrode 312a.
導電層１６６ａ及び画素電極３１２ａと、導電層１６６ｂ及び画素電極３１２ｂと、は同一の材料を用いてもよく、互いに異なる材料を用いてもよい。
The conductive layer 166a and the pixel electrode 312a and the conductive layer 166b and the pixel electrode 312b may be made of the same material or different materials.
導電層１６６の凹部に導電性粒子１６５を設ける場合、開口１３１の内部には導電性粒子１６５を設けなくてよい。この場合、電極１２７及び電極１２８が開口１３１と重ならない構成とすることができる。なお、導電層１６６の凹部に導電性粒子１６５を設ける場合であっても、開口１３１と重なる領域を有するように電極１２７又は電極１２８を設け、開口１３１の内部に導電性粒子１６５を設けてもよい。
When the conductive particles 165 are provided in the recesses of the conductive layer 166, the conductive particles 165 do not need to be provided inside the openings 131. In this case, it is possible to configure the electrode 127 and the electrode 128 so that they do not overlap with the opening 131. Note that even when the conductive particles 165 are provided in the recesses of the conductive layer 166, the electrode 127 or the electrode 128 may be provided so as to have a region overlapping with the opening 131, and the conductive particle 165 may be provided inside the opening 131. good.
図１９Ｂは、図１９Ａに示す要素から電極１２８＿１、及び電極１２８＿２を省略した構成例を示す平面図である。例えば図１９Ｂに示すように、開口１３３＿１は複数設けることができ、それぞれに導電性粒子１６５＿１を設けることができる。同様に、開口１３３＿２は複数設けることができ、それぞれに導電性粒子１６５＿２を設けることができる。開口１３３＿１を複数設けることにより、開口１３３＿１の平面視における外周の長さの合計を長くできる。これにより、導電性粒子１６５＿１が開口１３３＿１の内部に入りやすくなる場合がある。同様に、開口１３３＿２を複数設けることにより、導電性粒子１６５＿２が開口１３３＿２の内部に入りやすくなる場合がある。
FIG. 19B is a plan view showing a configuration example in which the electrode 128_1 and the electrode 128_2 are omitted from the elements shown in FIG. 19A. For example, as shown in FIG. 19B, a plurality of openings 133_1 can be provided, and conductive particles 165_1 can be provided in each. Similarly, a plurality of openings 133_2 can be provided, and conductive particles 165_2 can be provided in each. By providing a plurality of openings 133_1, the total length of the outer circumference of the openings 133_1 in plan view can be increased. This may make it easier for the conductive particles 165_1 to enter the inside of the opening 133_1. Similarly, by providing a plurality of openings 133_2, the conductive particles 165_2 may easily enter the openings 133_2.
図２０は、図１９Ｂに示す要素から導電性粒子１６５、及び導電層１６６ｂを省略した構成例を示す平面図である。図１９Ａ、図１９Ｂ、及び図２０では、開口１３３の平面形状が円形である例を示しているが、開口１３３の平面形状は、開口１３１がとり得る形状と同一の種類の形状とすることができる。
FIG. 20 is a plan view showing a configuration example in which the conductive particles 165 and the conductive layer 166b are omitted from the elements shown in FIG. 19B. 19A, FIG. 19B, and FIG. 20 show examples in which the planar shape of the opening 133 is circular, but the planar shape of the opening 133 may be the same type of shape that the opening 131 can take. can.
図２３Ａは、図１Ｂに示すタッチパネル１０の一部の構成例を示す平面図であり、図４Ａに示す構成の変形例である。図２３Ｂ、及び図２４はそれぞれ、図２３Ａに示す構成要素の一部を省略した平面図である。図２５、及び図２６は、図１Ｂ及び図２３Ａに示す一点鎖線Ａ１−Ａ２、及び図１Ｂに示す一点鎖線Ｂ１−Ｂ２等の断面図である。図２５では、表示素子として発光素子６１が設けられる例を示している。図２６では、表示素子として液晶素子６２が設けられる例を示している。
FIG. 23A is a plan view showing a partial configuration example of the touch panel 10 shown in FIG. 1B, and is a modification of the configuration shown in FIG. 4A. 23B and 24 are respectively plan views with some of the components shown in FIG. 23A omitted. 25 and 26 are cross-sectional views taken along the dashed-dotted line A1-A2 shown in FIGS. 1B and 23A, and the dashed-dotted line B1-B2 shown in FIG. 1B. FIG. 25 shows an example in which a light emitting element 61 is provided as a display element. FIG. 26 shows an example in which a liquid crystal element 62 is provided as a display element.
図２３Ａ、図２５、及び図２６では、絶縁層２３５に達する開口１３４が導電層１６６に設けられる例を示している。なお、導電層１６６＿１に設けられる開口１３４を開口１３４＿１とし、導電層１６６＿２に設けられる開口１３４を開口１３４＿２とする。
23A, FIG. 25, and FIG. 26 show examples in which an opening 134 reaching the insulating layer 235 is provided in the conductive layer 166. Note that the opening 134 provided in the conductive layer 166_1 is referred to as an opening 134_1, and the opening 134 provided in the conductive layer 166_2 is referred to as an opening 134_2.
図２７Ａ、及び図２７Ｂは、図２５に示す導電性粒子１６５、及びその周辺の構成例を示す拡大図である。なお、図２７Ａ、及び図２７Ｂに示す構成は、図２６に示す構成を有するタッチパネルにも適用できる。図２７Ａ、及び図２７Ｂに示すように、導電性粒子１６５は、開口１３４の内部に位置する領域を有し、例えば導電層１６６の側面と接する領域を有するように設けられる。つまり、開口１３４にはまり込むように導電性粒子１６５が設けられる。具体的には、開口１３４にはまり込むように、接着層１４２に導電性粒子１６５を含ませることで、開口１３４にはまり込むように導電性粒子１６５を設けることができる。開口１３４にはまり込むように導電性粒子１６５を設けることにより、例えば導電性粒子１６５を含む接着層１４２を用いて基板１０１と基板１５２を貼り合わせた直後において、開口１３４の近傍ではあるが例えば電極１２８と接しない領域に導電性粒子１６５が設けられたとしても、開口１３４により形成される段差により導電性粒子１６５の位置がずれて開口１３４にはまり込む場合がある。これにより、導電性粒子１６５が、例えば電極１２８と接しなくなることを抑制できる場合がある。
27A and 27B are enlarged views showing an example of the structure of the conductive particle 165 shown in FIG. 25 and its surroundings. Note that the configurations shown in FIGS. 27A and 27B can also be applied to a touch panel having the configuration shown in FIG. 26. As shown in FIGS. 27A and 27B, the conductive particles 165 are provided to have a region located inside the opening 134 and, for example, to have a region in contact with the side surface of the conductive layer 166. That is, the conductive particles 165 are provided so as to fit into the openings 134. Specifically, the conductive particles 165 can be provided so as to fit into the opening 134 by including the conductive particles 165 in the adhesive layer 142 so as to fit into the opening 134 . By providing the conductive particles 165 so as to fit into the opening 134, for example, immediately after bonding the substrate 101 and the substrate 152 together using the adhesive layer 142 containing the conductive particles 165, for example, the electrode can be placed in the vicinity of the opening 134. Even if the conductive particles 165 are provided in a region not in contact with the conductive particles 128 , the position of the conductive particles 165 may shift due to the step formed by the opening 134 and may fit into the opening 134 . This may prevent the conductive particles 165 from coming into contact with the electrodes 128, for example.
以上により、図２３Ａ及び図２５等に示す構成を有するタッチパネル１０、並びに、図２３Ａ及び図２６等に示す構成を有するタッチパネル１０は、歩留まりが高い方法で作製できるため、低価格化できる。また、図２３Ａ及び図２５等に示す構成を有するタッチパネル１０、並びに、図２３Ａ及び図２６等に示す構成を有するタッチパネル１０は、信頼性を高めることができる。ここで、図２７Ａは、開口１３４において、導電性粒子１６５が絶縁層２３５と接する領域を有する例を示し、図２７Ｂは、開口１３４において、導電性粒子１６５が絶縁層２３５と接しない例を示している。なお、図２７Ａ、及び図２７Ｂでは、導電性粒子１６５が、開口１３４の外部において、導電層１６６の上面と接する領域を有する例を示しているが、接しなくてもよい。
As described above, the touch panel 10 having the configuration shown in FIG. 23A, FIG. 25, etc., and the touch panel 10 having the configuration shown in FIG. 23A, FIG. 26, etc. can be manufactured by a method with a high yield, and therefore can be manufactured at a low price. Furthermore, the touch panel 10 having the configuration shown in FIGS. 23A, 25, etc., and the touch panel 10 having the configuration shown in FIGS. 23A, 26, etc. can improve reliability. Here, FIG. 27A shows an example in which the conductive particles 165 have a region in contact with the insulating layer 235 in the opening 134, and FIG. 27B shows an example in which the conductive particles 165 do not contact the insulating layer 235 in the opening 134. ing. Note that although FIGS. 27A and 27B show an example in which the conductive particles 165 have a region that contacts the upper surface of the conductive layer 166 outside the opening 134, the conductive particles 165 do not need to contact the upper surface of the conductive layer 166.
導電層１６６の開口１３４に導電性粒子１６５を設ける場合、開口１３１の内部には導電性粒子１６５を設けなくてよい。この場合、電極１２７及び電極１２８が開口１３１と重ならない構成とすることができる。なお、開口１３４に導電性粒子１６５を設ける場合であっても、開口１３１と重なる領域を有するように電極１２７又は電極１２８を設け、開口１３１の内部に導電性粒子１６５を設けてもよい。
When the conductive particles 165 are provided in the openings 134 of the conductive layer 166, the conductive particles 165 do not need to be provided inside the openings 131. In this case, it is possible to configure the electrode 127 and the electrode 128 so that they do not overlap with the opening 131. Note that even when the conductive particles 165 are provided in the opening 134, the electrode 127 or the electrode 128 may be provided so as to have a region overlapping the opening 131, and the conductive particles 165 may be provided inside the opening 131.
図２３Ｂは、図２３Ａに示す要素から電極１２８＿１、及び電極１２８＿２を省略した構成例を示す平面図である。例えば図２３Ｂに示すように、開口１３４＿１は複数設けることができ、それぞれに導電性粒子１６５＿１を設けることができる。同様に、開口１３４＿２は複数設けることができ、それぞれに導電性粒子１６５＿２を設けることができる。開口１３４＿１を複数設けることにより、開口１３４＿１の平面視における外周の長さの合計を長くできる。これにより、導電性粒子１６５＿１が開口１３４＿１にはまり込みやすくなる場合がある。同様に、開口１３４＿２を複数設けることにより、導電性粒子１６５＿２が開口１３４＿２の内部にはまり込みやすくなる場合がある。
FIG. 23B is a plan view showing a configuration example in which the electrode 128_1 and the electrode 128_2 are omitted from the elements shown in FIG. 23A. For example, as shown in FIG. 23B, a plurality of openings 134_1 can be provided, and conductive particles 165_1 can be provided in each. Similarly, a plurality of openings 134_2 can be provided, and conductive particles 165_2 can be provided in each. By providing a plurality of openings 134_1, the total length of the outer periphery of the openings 134_1 in plan view can be increased. This may make it easier for the conductive particles 165_1 to fit into the opening 134_1. Similarly, by providing a plurality of openings 134_2, the conductive particles 165_2 may easily fit inside the openings 134_2.
また、前述のように、導電性粒子１６５は、開口１３４の内部において、導電層１６６の側面と接する領域を有するように設けることができる。よって、図２３Ｂに示すように、平面視において、導電性粒子１６５の面積は、開口１３４の面積より大きくできる。例えば、平面視において、導電性粒子１６５が、開口１３４の全体を覆うことができる。なお、例えば図９Ｂに示す構成では、平面視において、導電性粒子１６５の面積は、開口１３１の面積より大きくなる。例えば、平面視において、導電性粒子１６５が、開口１３１の全体を覆う。
Further, as described above, the conductive particles 165 can be provided inside the opening 134 so as to have a region in contact with the side surface of the conductive layer 166. Therefore, as shown in FIG. 23B, the area of the conductive particles 165 can be larger than the area of the opening 134 in plan view. For example, the conductive particles 165 can cover the entire opening 134 in plan view. Note that, for example, in the configuration shown in FIG. 9B, the area of the conductive particles 165 is larger than the area of the opening 131 in plan view. For example, the conductive particles 165 cover the entire opening 131 in plan view.
図２４は、図２３Ｂに示す要素から導電性粒子１６５を省略した構成例を示す平面図である。図２３Ａ、図２３Ｂ、及び図２４では、開口１３４の平面形状が円形である例を示しているが、開口１３４の平面形状は、開口１３１がとり得る形状と同一の種類の形状とすることができる。
FIG. 24 is a plan view showing a configuration example in which the conductive particles 165 are omitted from the elements shown in FIG. 23B. Although FIGS. 23A, 23B, and 24 show examples in which the planar shape of the opening 134 is circular, the planar shape of the opening 134 may be the same type of shape that the opening 131 can take. can.
図２８Ａ、図２８Ｂ、図２９、図３０、及び図３１は、それぞれ図２３Ａ、図２３Ｂ、図２４、図２５、及び図２６に示す構成の変形例であり、１つの開口１３４に複数の導電性粒子１６５がはまり込む例を示している。この場合、図２８Ａ、及び図２８Ｂに示すように、開口１３４は導電性粒子１６５と重ならない領域を有することができる。また、図２８Ａ、図２８Ｂ、及び図２９では、開口１３４の平面形状が長方形である例を示している。なお、開口１３４の平面形状は、例えば隅が丸い長方形であってもよい。他にも、開口１３４の表面形状は、開口１３１がとり得る形状と同一の種類の形状とすることができる。
28A, FIG. 28B, FIG. 29, FIG. 30, and FIG. 31 are modified examples of the configurations shown in FIGS. 23A, FIG. 23B, FIG. 24, FIG. 25, and FIG. An example in which a sexual particle 165 is stuck is shown. In this case, as shown in FIGS. 28A and 28B, the opening 134 can have a region that does not overlap with the conductive particles 165. Further, FIGS. 28A, 28B, and 29 show examples in which the opening 134 has a rectangular planar shape. Note that the planar shape of the opening 134 may be, for example, a rectangle with rounded corners. Alternatively, the surface shape of the opening 134 can be the same type of shape that the opening 131 can take.
図３２Ａ、図３２Ｂ、図３３、及び図３４は、それぞれ図４Ａ、図４Ｂ、図６、及び図７に示す構成の変形例であり、導電層１６６と重ならない領域に導電性粒子１６５ａが設けられる例を示している。図３３、及び図３４に示す例では、導電性粒子１６５ａは、電極１２８、及び絶縁層２３５と接する領域を有するが、導電層１６６とは接する領域を有さない。タッチパネル１０にこのような導電性粒子１６５ａが存在する場合であっても、タッチパネル１０を例えば誤動作なく駆動させることができる。
32A, 32B, 33, and 34 are modifications of the configurations shown in FIGS. 4A, 4B, 6, and 7, respectively, in which conductive particles 165a are provided in areas that do not overlap with the conductive layer 166. An example is shown below. In the examples shown in FIGS. 33 and 34, the conductive particles 165a have a region in contact with the electrode 128 and the insulating layer 235, but do not have a region in contact with the conductive layer 166. Even if such conductive particles 165a are present on the touch panel 10, the touch panel 10 can be driven without malfunction, for example.
＜入力装置の構成例＞
図３５Ａは、入力装置１２の構成例を示す平面図であり、電極１２７、及び電極１２８を示している。 <Example configuration of input device>
FIG. 35A is a plan view showing a configuration example of theinput device 12, and shows an electrode 127 and an electrode 128.
図３５Ａは、入力装置１２の構成例を示す平面図であり、電極１２７、及び電極１２８を示している。 <Example configuration of input device>
FIG. 35A is a plan view showing a configuration example of the
電極１２７と電極１２８は、互いに垂直な方向に延伸している。図３５Ａでは、電極１２７が延伸する方向をＸ方向、電極１２８が延伸する方向をＹ方向とする。電極１２７は、Ｙ方向に配列し、電極１２８は、Ｘ方向に配列する。
Electrode 127 and electrode 128 extend in directions perpendicular to each other. In FIG. 35A, the direction in which the electrode 127 extends is the X direction, and the direction in which the electrode 128 extends is the Y direction. Electrodes 127 are arranged in the Y direction, and electrodes 128 are arranged in the X direction.
電極１２７は、複数の配線Ｘを形成し、電極１２８は、複数の配線Ｙを形成する。図３５Ａでは、配線Ｘとして、配線Ｘ１乃至配線Ｘ６を示し、配線Ｙとして、配線Ｙ１乃至配線Ｙ６を示している。以下では、配線Ｘ１乃至配線Ｘ６に共通する事柄を説明する場合、単に配線Ｘと記載し、配線Ｙ１乃至配線Ｙ６に共通する事柄を説明する場合、単に配線Ｙと記載する。なお、配線Ｘの本数、及び配線Ｙの本数は一例であり、表示部２０のサイズ、及び要求される入力装置１２の配線密度等に応じて適宜設定できる。
The electrode 127 forms a plurality of wirings X, and the electrode 128 forms a plurality of wirings Y. In FIG. 35A, the wirings X are shown as the wirings X1 to X6, and the wirings Y are shown as the wirings Y1 to Y6. Hereinafter, when describing a matter common to the wirings X1 to X6, it will be simply written as wiring X, and when describing a matter common to wirings Y1 to Y6, it will simply be written as wiring Y. Note that the number of wires X and the number of wires Y are just examples, and can be set as appropriate depending on the size of the display section 20, the required wiring density of the input device 12, and the like.
配線Ｘは、Ｘ方向に細く長い部分と、菱形形状の部分とが交互に連結された形状を有する。配線Ｙは、Ｙ方向に細く長い部分と、菱形形状の部分とが交互に連結された形状を有する。配線ＸのＸ方向に細く長い部分と、配線ＹのＹ方向に細く長い部分と、が交差する。当該交差する部分が、交差部１２６となる。
The wiring X has a shape in which thin and long portions in the X direction and diamond-shaped portions are alternately connected. The wiring Y has a shape in which thin and long portions and diamond-shaped portions are alternately connected in the Y direction. A thin and long portion of the wiring X in the X direction and a thin and long portion of the wiring Y in the Y direction intersect. The intersecting part becomes the intersecting part 126.
上述の図６、図７、図１３、図１４、図１８、図２１、図２２、図２５、図２６、図３０、図３１、図３３、及び図３４では、入力装置１２が図３５Ａに示す構成である例を示している。
6, FIG. 7, FIG. 13, FIG. 14, FIG. 18, FIG. 21, FIG. 22, FIG. 25, FIG. 26, FIG. 30, FIG. 31, FIG. 33, and FIG. An example of the configuration shown is shown.
図３５Ｂは、図３５Ａに示す構成の変形例であり、菱形の電極１２７が、導電層１０６を介して電気的に接続される例を示している。図３５Ｂに示す例では、導電層１０６と、電極１２８のＹ方向に細く長い部分と、が交差する。当該交差する部分が、交差部１２６となる。
FIG. 35B is a modification of the configuration shown in FIG. 35A, and shows an example in which diamond-shaped electrodes 127 are electrically connected via the conductive layer 106. In the example shown in FIG. 35B, the conductive layer 106 and the thin and long portion of the electrode 128 in the Y direction intersect. The intersecting part becomes the intersecting part 126.
導電層１０６は、例えば図１Ａに示す表示部２０の、表示領域と重ならないように設けることができる。よって、タッチパネル１０が発光素子６１を有する場合、導電層１０６には発光素子６１が発する光に対する透過性が低い材料を用いることができる。また、タッチパネル１０が液晶素子６２を有する場合、導電層１０６にはバックライト等の光源が発する光に対する透過性が低い材料を用いることができる。導電層１０６には、例えば可視光に対する透過性が低い材料を用いることができる。導電層１０６に用いることができる材料として、例えば金属、及び合金が挙げられる。導電層１０６に用いることができる材料として、例えばアルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、及びタングステン等の金属、並びに、当該金属を主成分とする合金が挙げられる。導電層１０６は、これらの材料を含む膜を単層で、又は積層構造として用いることができる。このように、導電層１０６として、比較的低抵抗な金属又は合金を含む導電膜を用いることで、例えばタッチ動作の入力装置１２による検知感度を高めることができる。なお、導電層１０６として、電極１２７又は電極１２８に用いることができる材料、具体的には例えば可視光に対する透過性が高い材料を用いてもよい。
The conductive layer 106 can be provided, for example, so as not to overlap the display area of the display section 20 shown in FIG. 1A. Therefore, when the touch panel 10 includes the light emitting element 61, a material having low transparency to the light emitted by the light emitting element 61 can be used for the conductive layer 106. Further, when the touch panel 10 includes the liquid crystal element 62, a material having low transparency to light emitted from a light source such as a backlight can be used for the conductive layer 106. For example, a material with low transparency to visible light can be used for the conductive layer 106. Examples of materials that can be used for the conductive layer 106 include metals and alloys. Examples of materials that can be used for the conductive layer 106 include metals such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, and tungsten, and alloys containing the metals as main components. It will be done. For the conductive layer 106, a film containing these materials can be used as a single layer or as a stacked layer structure. In this way, by using a conductive film containing a relatively low-resistance metal or alloy as the conductive layer 106, the detection sensitivity of the input device 12 for, for example, a touch operation can be increased. Note that as the conductive layer 106, a material that can be used for the electrode 127 or the electrode 128, specifically, for example, a material that has high transparency to visible light, may be used.
図３５Ｂに示す例では、電極１２７と電極１２８を同一の層に設けることができる。よって、電極１２７と電極１２８は、同一の材料を有することができ、また同一の工程で形成できる。例えば、電極１２７と電極１２８は、同一の導電膜を加工することで形成できる。
In the example shown in FIG. 35B, electrode 127 and electrode 128 can be provided in the same layer. Therefore, electrode 127 and electrode 128 can have the same material and can be formed in the same process. For example, the electrode 127 and the electrode 128 can be formed by processing the same conductive film.
ここで、電極１２７及び電極１２８として、タッチパネル１０の使用者から視認されない程度に細く加工された導電膜を用いてもよい。例えば、このような導電膜を格子状（メッシュ状）に加工することで、表示装置１１の使用者が電極１２７及び電極１２８を視認しにくくなり好ましい。このとき、導電膜は３０ｎｍ以上１００μｍ以下、好ましくは５０ｎｍ以上５０μｍ以下、より好ましくは５０ｎｍ以上２０μｍ以下の幅である部分を有することが好ましい。特に、１０μｍ以下のパターン幅を有する導電膜は、使用者が視認することが極めて困難となるため好ましい。
Here, as the electrodes 127 and the electrodes 128, conductive films processed to be thin enough to be invisible to the user of the touch panel 10 may be used. For example, it is preferable to process such a conductive film into a grid shape (mesh shape) because it makes it difficult for the user of the display device 11 to visually recognize the electrodes 127 and 128. At this time, the conductive film preferably has a portion having a width of 30 nm or more and 100 μm or less, preferably 50 nm or more and 50 μm or less, and more preferably 50 nm or more and 20 μm or less. In particular, a conductive film having a pattern width of 10 μm or less is preferable because it is extremely difficult for the user to visually recognize the conductive film.
図３５Ｃは、電極１２８に格子状の導電膜を用いた場合の構成例を示す拡大図である。ここで、電極１２７も、図３５Ｃに示す構成と同様の構成とすることができる。電極１２７、及び電極１２８を、図３５Ｃに示すように格子状とすることで、電極１２７が有する導電膜、及び電極１２８が有する導電膜を、発光素子６１又は液晶素子６２と重ならないように設けることができる。よって、タッチパネル１０が発光素子６１を有する場合、電極１２７、及び電極１２８に発光素子６１が発する光に対する透過性が低い材料を用いることができる。また、タッチパネル１０が液晶素子６２を有する場合、電極１２７、及び電極１２８にバックライト等の光源が発する光に対する透過性が低い材料を用いることができる。図３５Ｃに示す電極１２７、及び電極１２８には、例えば可視光に対する透過性が低い材料を用いることができる。具体的には、金属又は合金等の、導電層１０６に用いることができる材料を用いることができる。
FIG. 35C is an enlarged view showing a configuration example in which a grid-shaped conductive film is used for the electrode 128. Here, the electrode 127 can also have a configuration similar to that shown in FIG. 35C. By forming the electrodes 127 and 128 in a lattice shape as shown in FIG. 35C, the conductive film of the electrode 127 and the conductive film of the electrode 128 are provided so as not to overlap with the light emitting element 61 or the liquid crystal element 62. be able to. Therefore, when the touch panel 10 includes the light emitting element 61, a material having low transparency to the light emitted by the light emitting element 61 can be used for the electrode 127 and the electrode 128. Furthermore, when the touch panel 10 includes the liquid crystal element 62, a material with low transparency to light emitted from a light source such as a backlight can be used for the electrodes 127 and 128. For example, a material with low transparency to visible light can be used for the electrode 127 and the electrode 128 shown in FIG. 35C. Specifically, materials that can be used for the conductive layer 106, such as metals or alloys, can be used.
図３６Ａは、入力装置１２の構成例を示すブロック図である。図３６Ａでは、入力装置１２が相互容量方式の入力装置である例を示している。図３６Ａには、入力装置駆動回路１５も示している。図３６Ａでは、電極１２７が配線Ｘ１乃至配線Ｘ６を形成し、電極１２８が配線Ｙ１乃至配線Ｙ６を形成する例を示している。電極１２７と電極１２８により、容量１４１が形成される。前述のように、電極１２７は、入力装置駆動回路１５が有する回路１５ａと電気的に接続され、電極１２８は、回路１５ｂと電気的に接続される。
FIG. 36A is a block diagram showing a configuration example of the input device 12. FIG. 36A shows an example in which the input device 12 is a mutual capacitance type input device. Input device drive circuit 15 is also shown in FIG. 36A. FIG. 36A shows an example in which the electrode 127 forms the wirings X1 to X6, and the electrode 128 forms the wirings Y1 to Y6. A capacitor 141 is formed by the electrode 127 and the electrode 128. As described above, the electrode 127 is electrically connected to the circuit 15a included in the input device drive circuit 15, and the electrode 128 is electrically connected to the circuit 15b.
回路１５ａは、前述のようにパルス電圧出力回路として機能し、配線Ｘ１乃至配線Ｘ６に順にパルス電圧を印加するための回路である。配線Ｘ１乃至配線Ｘ６にパルス電圧が印加されることで、容量１４１を形成する電極１２７と電極１２８の間に電界が生じる。電極１２７と電極１２８の間に生じる電界が例えば被検知体により遮蔽されることで容量１４１の容量値が変化することを利用して、被検知体の近接、又は接触を検出できる。
The circuit 15a functions as a pulse voltage output circuit as described above, and is a circuit for sequentially applying a pulse voltage to the wirings X1 to X6. By applying a pulse voltage to the wirings X1 to X6, an electric field is generated between the electrodes 127 and 128 that form the capacitor 141. Proximity or contact with the object to be detected can be detected by utilizing the fact that the capacitance value of the capacitor 141 changes when the electric field generated between the electrode 127 and the electrode 128 is blocked by the object to be detected, for example.
回路１５ｂは、前述のように電流検出回路として機能し、容量１４１の容量値の変化による、配線Ｙ１乃至配線Ｙ６のいずれかにおける電流値の変化を検出するための回路である。電流の検出は、例えば積分回路を用いて行うことができる。なお、前述のように、回路１５ａが電流検出回路として機能し、回路１５ｂがパルス電圧出力回路として機能してもよい。
The circuit 15b functions as a current detection circuit as described above, and is a circuit for detecting a change in the current value in any of the wirings Y1 to Y6 due to a change in the capacitance value of the capacitor 141. Detection of current can be performed using, for example, an integrating circuit. Note that, as described above, the circuit 15a may function as a current detection circuit, and the circuit 15b may function as a pulse voltage output circuit.
図３６Ｂは、図３６Ａに示す入力装置１２の駆動方法の一例を示すタイミングチャートである。図３６Ｂに示す例では、１フレーム期間で被検知体の位置検出を行うものとする。また図３６Ｂに示す例では、被検知体を検出しない場合（非タッチ）と被検知体を検出する場合（タッチ）との２つの場合について示している。なお、配線Ｙ１乃至配線Ｙ６については、検出される電流値に対応する電圧値を波形として示している。
FIG. 36B is a timing chart showing an example of a method for driving the input device 12 shown in FIG. 36A. In the example shown in FIG. 36B, it is assumed that the position of the detected object is detected in one frame period. Furthermore, the example shown in FIG. 36B shows two cases: a case where the detected object is not detected (non-touch) and a case where the detected object is detected (touched). Note that for the wirings Y1 to Y6, voltage values corresponding to detected current values are shown as waveforms.
図３６Ｂに示す例では、配線Ｘ１乃至配線Ｘ６には、順にパルス電圧が与えられ、当該パルス電圧にしたがって配線Ｙ１乃至配線Ｙ６での波形が変化する。被検知体の近接又は接触が無い場合には、配線Ｘ１乃至配線Ｘ６の電圧の変化に応じて配線Ｙ１乃至配線Ｙ６の波形が一様に変化する。一方、被検知体が近接又は接触する位置では、配線Ｙの電流値が減少するため、これに対応する電圧値の波形も変化する。
In the example shown in FIG. 36B, pulse voltages are sequentially applied to the wirings X1 to X6, and the waveforms at the wirings Y1 to Y6 change according to the pulse voltages. When there is no proximity or contact with the object to be detected, the waveforms of the wirings Y1 to Y6 uniformly change according to changes in the voltages of the wirings X1 to X6. On the other hand, since the current value of the wiring Y decreases at a position where the detected object approaches or contacts, the waveform of the voltage value corresponding to this decreases as well.
このように、回路１５ｂは、配線Ｙの電流値の変化を検出することにより、容量１４１の容量値の変化を検出できる。これにより、入力装置駆動回路１５は、被検知体の近接又は接触を検知できる。
In this way, the circuit 15b can detect a change in the capacitance value of the capacitor 141 by detecting a change in the current value of the wiring Y. Thereby, the input device drive circuit 15 can detect the proximity or contact of the object to be detected.
＜タッチパネルの構成例３＞
例えば図１Ａでは、走査線駆動回路１３、信号線駆動回路１４、回路１５ａ、及び回路１５ｂの全てがタッチパネル１０に内蔵される例を示しているが、本発明の一態様はこれに限らない。図３７Ａは、信号線駆動回路１４が外付けされる例を示している。 <Touch panel configuration example 3>
For example, although FIG. 1A shows an example in which the scanningline driver circuit 13, the signal line driver circuit 14, the circuit 15a, and the circuit 15b are all built into the touch panel 10, one embodiment of the present invention is not limited to this. FIG. 37A shows an example in which the signal line drive circuit 14 is externally attached.
例えば図１Ａでは、走査線駆動回路１３、信号線駆動回路１４、回路１５ａ、及び回路１５ｂの全てがタッチパネル１０に内蔵される例を示しているが、本発明の一態様はこれに限らない。図３７Ａは、信号線駆動回路１４が外付けされる例を示している。 <Touch panel configuration example 3>
For example, although FIG. 1A shows an example in which the scanning
図３７Ａに示す例において、表示装置１１は接続部１７を有し、接続部１７にはＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１６が電気的に接続される。信号線駆動回路１４は、例えばＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式によりＦＰＣ１６に実装される。信号線駆動回路１４は、例えば集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）とすることができる。
In the example shown in FIG. 37A, the display device 11 has a connecting portion 17, and an FPC (Flexible Printed Circuit) 16 is electrically connected to the connecting portion 17. The signal line drive circuit 14 is mounted on the FPC 16 using, for example, a COF (Chip On Film) method. The signal line drive circuit 14 can be, for example, an integrated circuit (IC).
接続部１７は、表示部２０に設けられる画素と電気的に接続される。つまり、画素と信号線駆動回路１４が、接続部１７を介して電気的に接続される。接続部１７は、例えば異方性の導電性を示す接続体を設けた構成とすることができる。
The connection section 17 is electrically connected to a pixel provided in the display section 20. In other words, the pixel and the signal line drive circuit 14 are electrically connected via the connection portion 17. The connecting portion 17 may be configured to include a connecting body exhibiting anisotropic conductivity, for example.
図３７Ｂは、回路１５ａが外付けされる例を示している。図３７Ｂに示す例において、表示装置１１は接続部１８ａを有し、接続部１８ａにはＦＰＣ１９ａが電気的に接続される。回路１５ａは、例えばＣＯＦ方式によりＦＰＣ１９ａに実装される。回路１５ａは、例えばＩＣとすることができる。なお、接続部１８ａは入力装置１２に設けられるとしてもよい。
FIG. 37B shows an example in which the circuit 15a is externally attached. In the example shown in FIG. 37B, the display device 11 has a connecting portion 18a, and an FPC 19a is electrically connected to the connecting portion 18a. The circuit 15a is mounted on the FPC 19a using the COF method, for example. The circuit 15a can be, for example, an IC. Note that the connection portion 18a may be provided in the input device 12.
接続部１８ａは、電極１２７と電気的に接続される。つまり、電極１２７と回路１５ａが、接続部１８ａを介して電気的に接続される。接続部１８ａは、例えば異方性の導電性を示す接続体を設けた構成とすることができる。
The connecting portion 18a is electrically connected to the electrode 127. That is, the electrode 127 and the circuit 15a are electrically connected via the connection portion 18a. The connecting portion 18a may be configured to include a connecting body exhibiting anisotropic conductivity, for example.
図３８Ａは、回路１５ｂが外付けされる例を示している。図３８Ａに示す例において、表示装置１１は接続部１８ｂを有し、接続部１８ｂにはＦＰＣ１９ｂが電気的に接続される。回路１５ｂは、例えばＣＯＦ方式によりＦＰＣ１９ｂに実装される。回路１５ｂは、例えばＩＣとすることができる。なお、接続部１８ｂは入力装置１２に設けられるとしてもよい。
FIG. 38A shows an example in which the circuit 15b is externally attached. In the example shown in FIG. 38A, the display device 11 has a connecting portion 18b, and an FPC 19b is electrically connected to the connecting portion 18b. The circuit 15b is mounted on the FPC 19b using the COF method, for example. The circuit 15b can be, for example, an IC. Note that the connection portion 18b may be provided in the input device 12.
接続部１８ｂは、電極１２８と電気的に接続される。つまり、電極１２８と回路１５ｂが、接続部１８ｂを介して電気的に接続される。接続部１８ｂは、例えば異方性の導電性を示す接続体を設けた構成とすることができる。
The connecting portion 18b is electrically connected to the electrode 128. That is, the electrode 128 and the circuit 15b are electrically connected via the connecting portion 18b. The connecting portion 18b can be configured to include a connecting body exhibiting anisotropic conductivity, for example.
図３８Ｂは、入力装置駆動回路１５が、回路１５ａ及び回路１５ｂを一体化したＩＣとして、ＣＯＦ方式によりＦＰＣ１９に実装される例を示している。図３８Ｂに示す例において、表示装置１１は接続部１８を有し、接続部１８にはＦＰＣ１９が電気的に接続される。なお、接続部１８は入力装置１２に設けられるとしてもよい。
FIG. 38B shows an example in which the input device drive circuit 15 is mounted on the FPC 19 using the COF method as an IC that integrates the circuit 15a and the circuit 15b. In the example shown in FIG. 38B, the display device 11 has a connecting portion 18, and an FPC 19 is electrically connected to the connecting portion 18. Note that the connection section 18 may be provided in the input device 12.
接続部１８は、電極１２７、及び電極１２８と電気的に接続される。つまり、電極１２７と入力装置駆動回路１５、及び電極１２８と入力装置駆動回路１５が、接続部１８を介して電気的に接続される。接続部１８は、例えば異方性の導電性を示す接続体を設けた構成とすることができる。
The connecting portion 18 is electrically connected to the electrode 127 and the electrode 128. That is, the electrode 127 and the input device drive circuit 15 and the electrode 128 and the input device drive circuit 15 are electrically connected via the connection portion 18. The connecting portion 18 can be configured to include a connecting body exhibiting anisotropic conductivity, for example.
なお、走査線駆動回路１３を外付けしてもよい。また、信号線駆動回路１４と、回路１５ａ及び回路１５ｂの一方又は双方と、を外付けしてもよい。さらに、走査線駆動回路１３、信号線駆動回路１４、及び入力装置駆動回路１５の全てを外付けしてもよい。
Note that the scanning line drive circuit 13 may be externally attached. Further, the signal line drive circuit 14 and one or both of the circuits 15a and 15b may be externally attached. Furthermore, all of the scanning line drive circuit 13, signal line drive circuit 14, and input device drive circuit 15 may be externally attached.
図６、図７、図１３、図１４、図１８、図２１、図２２、図２５、図２６、図３０、図３１、図３３、及び図３４では、電極１２８と電気的に接続される回路１５ｂが、タッチパネル１０に内蔵される例を示している。この場合、電極１２８と電気的に接続され、回路１５ｂに設けられるトランジスタ２０１が、基板１０１上に設けられる。一方、例えば図３８Ａに示すように回路１５ｂが外付けされる場合、トランジスタ２０１は基板１０１と重ならない位置に設けられる。この場合、例えばトランジスタ２０１が有するソース電極、ドレイン電極、又はゲート電極と電気的に接続される配線（引き回し配線ともいう）が、基板１０１上に設けられる。開口１３１は、当該引き回し配線に達するように設けられ、開口１３１の内部に位置する領域を有するように導電層１６６及び導電性粒子１６５が設けられる。これにより、トランジスタ２０１が有するソース電極、ドレイン電極、又はゲート電極と、電極１２８と、が電気的に接続される。回路１５ａが外付けされる場合も同様の方法により、回路１５ａに設けられるトランジスタ２０１が有するソース電極、ドレイン電極、又はゲート電極と、電極１２７と、が電気的に接続される。
6, FIG. 7, FIG. 13, FIG. 14, FIG. 18, FIG. 21, FIG. 22, FIG. 25, FIG. 26, FIG. 30, FIG. 31, FIG. 33, and FIG. An example is shown in which the circuit 15b is built into the touch panel 10. In this case, a transistor 201 electrically connected to the electrode 128 and provided in the circuit 15b is provided on the substrate 101. On the other hand, when the circuit 15b is externally attached as shown in FIG. 38A, for example, the transistor 201 is provided at a position that does not overlap the substrate 101. In this case, a wiring (also referred to as a routing wiring) that is electrically connected to, for example, a source electrode, a drain electrode, or a gate electrode of the transistor 201 is provided over the substrate 101. The opening 131 is provided to reach the wiring, and the conductive layer 166 and the conductive particles 165 are provided so as to have a region located inside the opening 131. As a result, the source electrode, drain electrode, or gate electrode of the transistor 201 and the electrode 128 are electrically connected. When the circuit 15a is externally attached, the source electrode, drain electrode, or gate electrode of the transistor 201 provided in the circuit 15a is electrically connected to the electrode 127 using a similar method.
なお、走査線駆動回路１３、信号線駆動回路１４、及び入力装置駆動回路１５（回路１５ａ、及び回路１５ｂ）のうち少なくとも１つの構成要素の一部をタッチパネル１０に内蔵し、残りの構成要素を外付けしてもよい。例えば、入力装置駆動回路１５が有するトランジスタのうち、電極１２７、又は電極１２８と電気的に接続されるトランジスタ２０１を内蔵し、他のトランジスタをＩＣとして外付けしてもよい。
Note that a part of at least one component of the scanning line drive circuit 13, the signal line drive circuit 14, and the input device drive circuit 15 (circuit 15a and circuit 15b) is built into the touch panel 10, and the remaining components are It may be attached externally. For example, among the transistors included in the input device driving circuit 15, the transistor 201 electrically connected to the electrode 127 or the electrode 128 may be built in, and other transistors may be externally attached as ICs.
図３９Ａは、図２Ａに示す構成の変形例であり、タッチパネル１０がデマルチプレクサ回路３１を有する例を示している。図３９Ａでは、タッチパネル１０がデマルチプレクサ回路３１を複数有する例を示しており、当該複数のデマルチプレクサ回路３１をまとめて、デマルチプレクサ回路群３０とする。
FIG. 39A is a modification of the configuration shown in FIG. 2A, and shows an example in which the touch panel 10 includes a demultiplexer circuit 31. FIG. 39A shows an example in which the touch panel 10 includes a plurality of demultiplexer circuits 31, and the plurality of demultiplexer circuits 31 are collectively referred to as a demultiplexer circuit group 30.
デマルチプレクサ回路３１の入力端子は、信号線駆動回路１４と電気的に接続される。デマルチプレクサ回路３１の出力端子は、配線４３を介して画素２１と電気的に接続される。ここで、デマルチプレクサ回路３１は、例えば入力端子を１つ有し、出力端子を２つ以上有する構成とすることができる。図３９Ａでは、デマルチプレクサ回路３１が出力端子を２つ有する例を示している。
An input terminal of the demultiplexer circuit 31 is electrically connected to the signal line drive circuit 14. The output terminal of the demultiplexer circuit 31 is electrically connected to the pixel 21 via a wiring 43. Here, the demultiplexer circuit 31 may have, for example, one input terminal and two or more output terminals. FIG. 39A shows an example in which the demultiplexer circuit 31 has two output terminals.
デマルチプレクサ回路３１は、信号線駆動回路１４が生成した画像データを、デマルチプレクサ回路３１の出力端子のいずれかから出力する機能を有する。タッチパネル１０にデマルチプレクサ回路３１を設けることにより、信号線駆動回路１４に接続される配線数を少なくできる。なお、デマルチプレクサ回路３１の出力端子のうち、画像データを出力する出力端子は、制御回路（図示せず）により決定できる。当該制御回路は、タッチパネル１０に内蔵してもよいし、例えばＩＣとして外付けしてもよい。
The demultiplexer circuit 31 has a function of outputting the image data generated by the signal line drive circuit 14 from one of the output terminals of the demultiplexer circuit 31. By providing the demultiplexer circuit 31 in the touch panel 10, the number of wires connected to the signal line drive circuit 14 can be reduced. Note that among the output terminals of the demultiplexer circuit 31, the output terminal that outputs image data can be determined by a control circuit (not shown). The control circuit may be built into the touch panel 10 or may be externally attached, for example, as an IC.
図３９Ｂは、図３９Ａに示す構成の変形例であり、信号線駆動回路１４が基板１０１の外側に設けられる、つまり信号線駆動回路１４が外付けされる例を示している。なお、信号線駆動回路１４だけでなく、デマルチプレクサ回路３１も、例えばＩＣとして外付けしてもよい。
FIG. 39B is a modification of the configuration shown in FIG. 39A, and shows an example in which the signal line drive circuit 14 is provided outside the substrate 101, that is, the signal line drive circuit 14 is externally attached. Note that not only the signal line drive circuit 14 but also the demultiplexer circuit 31 may be externally attached as, for example, an IC.
デマルチプレクサ回路３１が有するトランジスタは、図６、図７、図１３、図１４、図１８、図２１、図２２、図２５、図２６、図３０、図３１、図３３、及び図３４に示すトランジスタ２０１と同様の構成とすることができる。この場合、デマルチプレクサ回路３１が有するトランジスタを、トランジスタ２０１と同一の工程で形成できる。例えば、デマルチプレクサ回路３１が有するトランジスタと、トランジスタ２０１と、トランジスタ２０５と、を全て同様の構成とすることにより、これらのトランジスタを同一の工程で形成できる。以上により、タッチパネル１０の作製工程を簡略化し、タッチパネル１０を、低コスト且つ量産性が高い方法で作製できる。なお、デマルチプレクサ回路３１が有するトランジスタの構成が、走査線駆動回路１３、信号線駆動回路１４、入力装置駆動回路１５、又は表示部２０が有するトランジスタの構成と異なってもよい。
The transistors included in the demultiplexer circuit 31 are shown in FIGS. 6, 7, 13, 14, 18, 21, 22, 25, 26, 30, 31, 33, and 34. The structure can be similar to that of the transistor 201. In this case, the transistor included in the demultiplexer circuit 31 can be formed in the same process as the transistor 201. For example, by having the transistors included in the demultiplexer circuit 31, the transistors 201, and the transistors 205 all having the same structure, these transistors can be formed in the same process. As described above, the manufacturing process of the touch panel 10 can be simplified, and the touch panel 10 can be manufactured at low cost and with high mass productivity. Note that the configuration of the transistors included in the demultiplexer circuit 31 may be different from the configurations of transistors included in the scanning line drive circuit 13, the signal line drive circuit 14, the input device drive circuit 15, or the display section 20.
＜表示部の構成例＞
以下では、例えば図６、図７、図１３、及び図１４とは異なる構成の表示部２０を有するタッチパネル１０について説明する。 <Example of configuration of display section>
In the following, atouch panel 10 having a display section 20 having a different configuration from, for example, FIGS. 6, 7, 13, and 14 will be described.
以下では、例えば図６、図７、図１３、及び図１４とは異なる構成の表示部２０を有するタッチパネル１０について説明する。 <Example of configuration of display section>
In the following, a
図４０、及び図４１は、それぞれ図６、及び図１４に示す構成の変形例であり、例えばトランジスタ２０５の構成が異なる。
40 and 41 are modified examples of the configurations shown in FIGS. 6 and 14, respectively, and for example, the configuration of the transistor 205 is different.
図４０、及び図４１に示すトランジスタ２０５は、半導体層２１３と、ゲート絶縁層として機能する絶縁層１０５と、ゲート電極として機能する導電層２１５と、ソース電極又はドレイン電極の一方として機能する導電層２２２ａと、ソース電極又はドレイン電極の他方として機能する導電層２２２ｂと、を有する。また、トランジスタ２０１は、導電層２１１を有することができる。この場合、導電層２１５は第１のゲート電極として機能し、導電層２１１は第２のゲート電極として機能する。また、絶縁層１０５は第１のゲート絶縁層として機能し、絶縁層１０３は第２のゲート絶縁層として機能する。
The transistor 205 shown in FIGS. 40 and 41 includes a semiconductor layer 213, an insulating layer 105 that functions as a gate insulating layer, a conductive layer 215 that functions as a gate electrode, and a conductive layer that functions as either a source electrode or a drain electrode. 222a, and a conductive layer 222b functioning as the other of a source electrode and a drain electrode. Further, the transistor 201 can include a conductive layer 211. In this case, the conductive layer 215 functions as a first gate electrode, and the conductive layer 211 functions as a second gate electrode. Further, the insulating layer 105 functions as a first gate insulating layer, and the insulating layer 103 functions as a second gate insulating layer.
導電層２１１は基板１０１上に設けられ、絶縁層１０３は基板１０１上、及び導電層２１１上に設けられる。また、導電層２１１と重なる領域を有するように、絶縁層１０３上に半導体層２１３が設けられ、絶縁層１０３上、及び半導体層２１３上に絶縁層１０５が設けられる。また、導電層２１１、及び半導体層２１３と重なる領域を有するように、絶縁層１０５上に導電層２１５が設けられる。
The conductive layer 211 is provided on the substrate 101, and the insulating layer 103 is provided on the substrate 101 and the conductive layer 211. Further, a semiconductor layer 213 is provided over the insulating layer 103 so as to have a region overlapping with the conductive layer 211, and an insulating layer 105 is provided over the insulating layer 103 and the semiconductor layer 213. Further, a conductive layer 215 is provided over the insulating layer 105 so as to have a region overlapping with the conductive layer 211 and the semiconductor layer 213.
半導体層２１３は、チャネル形成領域２１３ｉと、一対の低抵抗領域２１３ｎと、を有する。ここで、絶縁層１０５に、一対の低抵抗領域２１３ｎの一方に達する第１の開口と、一対の低抵抗領域２１３ｎの他方に達する第２の開口と、が設けられる。第１の開口により、半導体層２１３と導電層２２２ａが電気的に接続され、第２の開口により、半導体層２１３と導電層２２２ｂが電気的に接続される。例えば、第１の開口の内部において、一対の低抵抗領域２１３ｎの一方と導電層２２２ａが接し、第２の開口の内部において、一対の低抵抗領域２１３ｎの他方と導電層２２２ｂが接する。
The semiconductor layer 213 has a channel forming region 213i and a pair of low resistance regions 213n. Here, the insulating layer 105 is provided with a first opening reaching one of the pair of low resistance regions 213n and a second opening reaching the other of the pair of low resistance regions 213n. The first opening electrically connects the semiconductor layer 213 and the conductive layer 222a, and the second opening electrically connects the semiconductor layer 213 and the conductive layer 222b. For example, inside the first opening, one of the pair of low resistance regions 213n contacts the conductive layer 222a, and inside the second opening, the other of the pair of low resistance regions 213n contacts the conductive layer 222b.
導電層２１１は、導電層１１１と同一の層に設けることができる。よって、導電層２１１は、導電層１１１と同一の材料を有することができ、また同一の工程で形成できる。例えば、導電層１１１と導電層２１１は、同一の導電膜を加工することで形成できる。また、半導体層２１３は、半導体層１１３と同一の層に設けることができる。よって、半導体層２１３は、半導体層１１３と同一の材料を有することができ、また同一の工程で形成できる。例えば、半導体層１１３と半導体層２１３は、同一の半導体膜を加工することで形成できる。さらに、導電層２１５、導電層２２２ａ、及び導電層２２２ｂは、導電層１１５と同一の層に設けることができる。よって、導電層２１５、導電層２２２ａ、及び導電層２２２ｂは、導電層１１５と同一の材料を有することができ、また同一の工程で形成できる。例えば、導電層１１５、導電層２１５、導電層２２２ａ、及び導電層２２２ｂは、同一の導電膜を加工することで形成できる。
The conductive layer 211 can be provided in the same layer as the conductive layer 111. Therefore, the conductive layer 211 can have the same material as the conductive layer 111, and can be formed in the same process. For example, the conductive layer 111 and the conductive layer 211 can be formed by processing the same conductive film. Further, the semiconductor layer 213 can be provided in the same layer as the semiconductor layer 113. Therefore, the semiconductor layer 213 can have the same material as the semiconductor layer 113, and can be formed in the same process. For example, the semiconductor layer 113 and the semiconductor layer 213 can be formed by processing the same semiconductor film. Further, the conductive layer 215, the conductive layer 222a, and the conductive layer 222b can be provided in the same layer as the conductive layer 115. Therefore, the conductive layer 215, the conductive layer 222a, and the conductive layer 222b can have the same material as the conductive layer 115, and can be formed in the same process. For example, the conductive layer 115, the conductive layer 215, the conductive layer 222a, and the conductive layer 222b can be formed by processing the same conductive film.
ここで、半導体層１１３と半導体層２１３は、異なる材料を有してもよい。例えば、半導体層１１３としてＬＴＰＳ等のシリコンを用い、半導体層２１３として金属酸化物を用いてもよい。半導体層１１３としてＬＴＰＳ等のシリコンを用いることで、トランジスタ２０１の電界効果移動度を高めることができる。よって、例えば入力装置駆動回路１５を高速に駆動させることができる。半導体層２１３として金属酸化物を用いることで、つまりトランジスタ２０５としてＯＳトランジスタを用いることで、トランジスタ２０５が設けられる画素に書き込まれた画像を長期間保持できる。よって、リフレッシュ動作の頻度を少なくでき、タッチパネル１０の消費電力を低減できる。また、タッチパネル１０が発光素子６１を有する場合、トランジスタ２０５としてＯＳトランジスタを用いることで前述ように「黒浮きの抑制」、「発光輝度の上昇」、「多階調化」、及び「発光素子６１の発光輝度の、発光素子６１毎のばらつきの抑制」等を図ることができる。ここで、半導体層１１３と半導体層２１３を異なる工程で形成することにより、半導体層１１３が有する材料と半導体層２１３が有する材料を異ならせることができる。
Here, the semiconductor layer 113 and the semiconductor layer 213 may have different materials. For example, silicon such as LTPS may be used as the semiconductor layer 113, and metal oxide may be used as the semiconductor layer 213. By using silicon such as LTPS as the semiconductor layer 113, the field effect mobility of the transistor 201 can be increased. Therefore, for example, the input device drive circuit 15 can be driven at high speed. By using a metal oxide as the semiconductor layer 213, that is, by using an OS transistor as the transistor 205, an image written in a pixel in which the transistor 205 is provided can be retained for a long period of time. Therefore, the frequency of refresh operations can be reduced, and the power consumption of the touch panel 10 can be reduced. Further, when the touch panel 10 has the light emitting element 61, by using an OS transistor as the transistor 205, "suppression of black floating", "increase in luminance", "multi-gradation", and "light emitting element 61" can be achieved as described above. It is possible to suppress variations in the luminance of light emitted from each light emitting element 61. Here, by forming the semiconductor layer 113 and the semiconductor layer 213 in different steps, the semiconductor layer 113 and the semiconductor layer 213 can have different materials.
トランジスタ２０５が導電層２１１を有する場合、トランジスタ２０５は、チャネル形成領域２１３ｉを２つのゲート電極で挟持する構成となる。この場合、２つのゲート電極を電気的に接続し、これらに同一の信号を供給することによりトランジスタ２０５を駆動してもよい。又は、２つのゲート電極のうち、一方にしきい値電圧を制御するための電位を与え、他方に駆動のための電位を与えることで、トランジスタ２０５のしきい値電圧を制御してもよい。
When the transistor 205 includes the conductive layer 211, the transistor 205 has a structure in which the channel formation region 213i is sandwiched between two gate electrodes. In this case, the transistor 205 may be driven by electrically connecting the two gate electrodes and supplying them with the same signal. Alternatively, the threshold voltage of the transistor 205 may be controlled by applying a potential for controlling the threshold voltage to one of the two gate electrodes and applying a driving potential to the other.
図４０、及び図４１に示すトランジスタ２０５と同様の構成のトランジスタを、走査線駆動回路１３、信号線駆動回路１４、入力装置駆動回路１５、及びデマルチプレクサ回路３１のうち少なくとも１つに設けてもよい。例えば、トランジスタ２０１を、図４０、及び図４１に示すトランジスタ２０５と同様の構成としてもよい。
A transistor having the same configuration as the transistor 205 shown in FIGS. 40 and 41 may be provided in at least one of the scanning line drive circuit 13, the signal line drive circuit 14, the input device drive circuit 15, and the demultiplexer circuit 31. good. For example, the transistor 201 may have the same structure as the transistor 205 shown in FIGS. 40 and 41.
図４２、及び図４３は、それぞれ図６、及び図７に示す構成の変形例であり、電極１２７と電極１２８が同じ層に設けられ、電極１２７と重なる領域を有する導電層１０６を介して電極１２８同士が電気的に接続される例を示している。つまり、図４２、及び図４３では、入力装置１２の構成が、図３５Ｂに示す構成に対応している。
42 and 43 show modified examples of the configurations shown in FIGS. 6 and 7, respectively, in which an electrode 127 and an electrode 128 are provided in the same layer, and the electrode 128 are electrically connected to each other. That is, in FIGS. 42 and 43, the configuration of the input device 12 corresponds to the configuration shown in FIG. 35B.
図４２、及び図４３に示す検知素子１２０において、絶縁層１２４には、導電層１０６に達する開口が設けられる。導電層１０６は、電極１２７を挟むように設けられる２つの電極１２８と当該開口を介して電気的に接続される。
In the sensing element 120 shown in FIGS. 42 and 43, the insulating layer 124 is provided with an opening that reaches the conductive layer 106. The conductive layer 106 is electrically connected to two electrodes 128 provided to sandwich an electrode 127 through the opening.
図４４は、図６に示す構成の変形例であり、発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂの代わりに発光素子６１Ｗが設けられ、且つ着色層１８３（着色層１８３Ｒ、着色層１８３Ｇ、及び着色層１８３Ｂ）が設けられる例を示している。ここで、図４４に示す構成を有するタッチパネル１０に設けられるトランジスタ２０５をトランジスタ２０５Ｗとする。
FIG. 44 shows a modification of the configuration shown in FIG. 6, in which a light emitting element 61W is provided in place of the light emitting element 61R, the light emitting element 61G, and the light emitting element 61B, and the colored layer 183 (the colored layer 183R, the colored layer 183G, and a colored layer 183B) are shown. Here, the transistor 205 provided in the touch panel 10 having the configuration shown in FIG. 44 is referred to as a transistor 205W.
図４４に示す表示部２０において、１つの発光素子６１Ｗが着色層１８３Ｒ、着色層１８３Ｇ、及び着色層１８３Ｂのうち１つと重なる領域を有する。なお、透過する光の波長が異なる着色層１８３を、発光素子６１Ｗの発光領域以外の領域で重ねてもよい。これにより、表示部２０に表示される画像のコントラスト比の低下を抑制しつつ、遮光層３１７を省略できる。
In the display section 20 shown in FIG. 44, one light emitting element 61W has a region overlapping with one of the colored layer 183R, the colored layer 183G, and the colored layer 183B. Note that the colored layers 183 whose transmitted light has different wavelengths may be overlapped in a region other than the light emitting region of the light emitting element 61W. Thereby, the light shielding layer 317 can be omitted while suppressing a decrease in the contrast ratio of the image displayed on the display unit 20.
発光素子６１Ｗは、画素電極３１１として画素電極３１１Ｗを有し、層３１３として層３１３Ｗを有する。発光層を有する層３１３Ｗは、例えば白色光を発することができる。また、例えば着色層１８３Ｒは赤色の光を透過し、着色層１８３Ｇは緑色の光を透過し、着色層１８３Ｂは青色の光を透過できる。以上により、表示部２０は、例えば赤色の光、緑色の光、及び青色の光を射出し、フルカラー表示を行うことができる。
The light emitting element 61W has a pixel electrode 311W as the pixel electrode 311, and a layer 313W as the layer 313. The layer 313W including a light emitting layer can emit white light, for example. Further, for example, the colored layer 183R can transmit red light, the colored layer 183G can transmit green light, and the colored layer 183B can transmit blue light. As described above, the display section 20 can emit, for example, red light, green light, and blue light to perform full-color display.
発光素子６１Ｗと着色層１８３との間の距離を短くすると、発光素子６１Ｗが発する光が着色層１８３を透過しないこと、及び隣接する着色層１８３に入射されることを抑制できる。よって、表示部２０に表示される画像のコントラスト比を高めることができる。したがって、着色層１８３は、例えば絶縁層１２５の基板１０１側の面に設けることが好ましい。ここで、絶縁層１２５が平坦化されていると、絶縁層１２５上に着色層１８３を形成しやすく好ましい。また、着色層１８３は、例えば保護層３３１の基板１５２側の面に設けてもよい。この場合、保護層３３１が平坦化されていると、着色層１８３が形成しやすく好ましい。例えば、保護層３３１に有機材料を用いると、保護層３３１を平坦化できる。なお、着色層１８３を、基板１５２の基板１０１側の面に設けてもよい。この場合、着色層１８３の端部は、遮光層３１７と接する領域を有することができる。
By shortening the distance between the light emitting element 61W and the colored layer 183, it is possible to prevent the light emitted by the light emitting element 61W from passing through the colored layer 183 and from entering the adjacent colored layer 183. Therefore, the contrast ratio of the image displayed on the display section 20 can be increased. Therefore, the colored layer 183 is preferably provided, for example, on the surface of the insulating layer 125 on the substrate 101 side. Here, it is preferable that the insulating layer 125 is planarized so that the colored layer 183 can be easily formed on the insulating layer 125. Furthermore, the colored layer 183 may be provided, for example, on the surface of the protective layer 331 on the substrate 152 side. In this case, it is preferable that the protective layer 331 is planarized so that the colored layer 183 can be easily formed. For example, if an organic material is used for the protective layer 331, the protective layer 331 can be planarized. Note that the colored layer 183 may be provided on the surface of the substrate 152 on the substrate 101 side. In this case, the end of the colored layer 183 can have a region in contact with the light-blocking layer 317.
図４４に示すように、層３１３Ｗは、発光素子６１Ｗ毎に分離されない一続きの層とすることができる。これにより、層３１３Ｗを発光素子６１Ｗ毎に分離する場合より、タッチパネル１０の作製工程を簡略化できる。なお、層３１３Ｗを発光素子６１Ｗ毎に分離してもよい。この場合、隣接する発光素子６１Ｗ間に、層３１３Ｗを介してリーク電流（横リーク電流、又はサイドリーク電流ともいう）が流れることを抑制できる。これにより、発光素子６１Ｗの意図しない発光（クロストークともいう）を抑制できるため、表示部２０に表示される画像のコントラストを高め、表示部２０に高品位の画像を表示できる。
As shown in FIG. 44, the layer 313W can be a continuous layer that is not separated for each light emitting element 61W. Thereby, the manufacturing process of the touch panel 10 can be simplified compared to the case where the layer 313W is separated for each light emitting element 61W. Note that the layer 313W may be separated for each light emitting element 61W. In this case, leakage current (also referred to as lateral leakage current or side leakage current) can be suppressed from flowing between adjacent light emitting elements 61W via layer 313W. Thereby, unintended light emission (also referred to as crosstalk) of the light emitting element 61W can be suppressed, so that the contrast of the image displayed on the display section 20 can be increased, and a high-quality image can be displayed on the display section 20.
図４５は、図６に示す構成の変形例であり、例えば発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂの構成が異なる。また、画素電極３１１Ｒ、画素電極３１１Ｇ、及び画素電極３１１Ｂの構成が、図６と異なる。さらに、絶縁層２３７を有さない点、層３１３が画素電極３１１の上面及び側面を覆う点、層３２８、絶縁層３２５、絶縁層３２７、及び共通層３１４を有する点が、図６と異なる。
FIG. 45 is a modification of the configuration shown in FIG. 6, and for example, the configurations of a light emitting element 61R, a light emitting element 61G, and a light emitting element 61B are different. Further, the configurations of the pixel electrode 311R, pixel electrode 311G, and pixel electrode 311B are different from those in FIG. 6. Furthermore, this embodiment differs from FIG. 6 in that it does not include the insulating layer 237, that the layer 313 covers the top and side surfaces of the pixel electrode 311, and that it includes a layer 328, an insulating layer 325, an insulating layer 327, and a common layer 314.
図４５に示すように、発光素子６１が有する画素電極３１１は、導電層３２４と、導電層３２４上の導電層３２６と、導電層３２６上の導電層３２９と、の積層構造を有する。ここで、画素電極３１１Ｒの導電層３２４、導電層３２６、及び導電層３２９をそれぞれ導電層３２４Ｒ、導電層３２６Ｒ、及び導電層３２９Ｒとする。また、画素電極３１１Ｇの導電層３２４、導電層３２６、及び導電層３２９をそれぞれ導電層３２４Ｇ、導電層３２６Ｇ、及び導電層３２９Ｇとする。さらに、画素電極３１１Ｂの導電層３２４、導電層３２６、及び導電層３２９をそれぞれ導電層３２４Ｂ、導電層３２６Ｂ、及び導電層３２９Ｂとする。
As shown in FIG. 45, the pixel electrode 311 of the light emitting element 61 has a stacked structure of a conductive layer 324, a conductive layer 326 on the conductive layer 324, and a conductive layer 329 on the conductive layer 326. Here, the conductive layer 324, the conductive layer 326, and the conductive layer 329 of the pixel electrode 311R are respectively referred to as a conductive layer 324R, a conductive layer 326R, and a conductive layer 329R. Further, the conductive layer 324, the conductive layer 326, and the conductive layer 329 of the pixel electrode 311G are respectively referred to as a conductive layer 324G, a conductive layer 326G, and a conductive layer 329G. Further, the conductive layer 324, the conductive layer 326, and the conductive layer 329 of the pixel electrode 311B are respectively referred to as a conductive layer 324B, a conductive layer 326B, and a conductive layer 329B.
導電層３２４は、絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５に設けられる開口１２９を介して、トランジスタ２０５の導電層１１１と電気的に接続される。ここで、導電層１６６は、導電層３２４と同一の層に設けることができる。よって、導電層１６６は、導電層３２４と同一の材料を有することができ、また同一の工程で形成できる。例えば、導電層１６６と導電層３２４は、同一の導電膜を加工することで形成できる。
The conductive layer 324 is electrically connected to the conductive layer 111 of the transistor 205 through openings 129 provided in the insulating layer 103 , the insulating layer 105 , the insulating layer 218 , and the insulating layer 235 . Here, the conductive layer 166 can be provided in the same layer as the conductive layer 324. Therefore, the conductive layer 166 can have the same material as the conductive layer 324, and can be formed in the same process. For example, the conductive layer 166 and the conductive layer 324 can be formed by processing the same conductive film.
導電層３２６の端部は、導電層３２４の端部、及び導電層３２９の端部より内側に位置する。つまり、導電層３２６の端部は、導電層３２４上に位置し、導電層３２６の上面及び側面は、導電層３２９で覆われる。
The end of the conductive layer 326 is located inside the end of the conductive layer 324 and the end of the conductive layer 329. That is, the ends of the conductive layer 326 are located on the conductive layer 324, and the top and side surfaces of the conductive layer 326 are covered with the conductive layer 329.
導電層３２４の可視光に対する透過性、及び反射性は特に限定されない。導電層３２４は、可視光に対して透過性を有する導電層、又は可視光に対して反射性を有する導電層を用いることができる。可視光に対して透過性を有する導電層として、例えば、酸化物導電層を用いることができる。具体的には、導電層３２４として、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）を好適に用いることができる。可視光に対して反射性を有する導電層として、例えば、アルミニウム、マグネシウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、銀、スズ、亜鉛、銀、白金、金、モリブデン、タンタル、若しくはタングステン等の金属、又はこれを主成分とする合金を用いることができる。導電層３２４に用いることができる合金として、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金、並びに、銀とマグネシウムの合金、及び銀とパラジウムと銅の合金（ＡＰＣ：Ａｇ−Ｐｄ−Ｃｕ）等の銀を含む合金が挙げられる。導電層３２４は、可視光に対して透過性を有する導電層と、当該導電層上の反射性を有する導電層との積層構造としてもよい。導電層３２４は、導電層３２４の被形成面（ここでは、絶縁層２３５）との密着性が高い材料を適用することが好ましい。これにより、導電層３２４の膜剥がれを抑制できる。
The transmittance and reflectivity of the conductive layer 324 to visible light are not particularly limited. For the conductive layer 324, a conductive layer that is transparent to visible light or a conductive layer that is reflective to visible light can be used. For example, an oxide conductive layer can be used as the conductive layer that is transparent to visible light. Specifically, In-Si-Sn oxide (ITSO) can be suitably used as the conductive layer 324. Examples of the conductive layer that reflects visible light include aluminum, magnesium, titanium, chromium, nickel, copper, yttrium, zirconium, silver, tin, zinc, silver, platinum, gold, molybdenum, tantalum, or tungsten. metal or an alloy containing this metal as a main component can be used. Examples of alloys that can be used for the conductive layer 324 include alloys containing aluminum, such as alloys of aluminum, nickel, and lanthanum (Al-Ni-La), alloys of silver and magnesium, and alloys of silver, palladium, and copper (Al-Ni-La); An alloy containing silver such as APC (Ag-Pd-Cu) can be mentioned. The conductive layer 324 may have a stacked structure of a conductive layer that is transparent to visible light and a conductive layer that is reflective over the conductive layer. For the conductive layer 324, it is preferable to use a material that has high adhesiveness to the surface on which the conductive layer 324 is formed (here, the insulating layer 235). Thereby, peeling of the conductive layer 324 can be suppressed.
導電層３２６は可視光に対して反射性を有する導電層を用いることができる。導電層３２６は、可視光に対して透過性を有する導電層と、当該導電層上の反射性を有する導電層との積層構造としてもよい。導電層３２６は、導電層３２４に適用できる材料を適用できる。具体的には、導電層３２６としてＩｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）と、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）上の銀とパラジウムと銅の合金（ＡＰＣ）の積層構造を好適に用いることができる。
As the conductive layer 326, a conductive layer that reflects visible light can be used. The conductive layer 326 may have a stacked structure of a conductive layer that is transparent to visible light and a conductive layer that is reflective over the conductive layer. For the conductive layer 326, a material that can be used for the conductive layer 324 can be used. Specifically, a laminated structure of In-Si-Sn oxide (ITSO) and an alloy of silver, palladium, and copper (APC) on In-Si-Sn oxide (ITSO) is preferably used as the conductive layer 326. be able to.
導電層３２９は、導電層３２４に適用できる材料を適用できる。導電層３２９は、例えば、可視光に対して透過性を有する導電層を用いることができる。具体的には、導電層３２９としてＩｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）を用いることができる。
For the conductive layer 329, any material that can be used for the conductive layer 324 can be used. For the conductive layer 329, for example, a conductive layer that is transparent to visible light can be used. Specifically, In-Si-Sn oxide (ITSO) can be used as the conductive layer 329.
導電層３２６に酸化されやすい材料を用いる場合、導電層３２９に酸化されにくい材料を用い、導電層３２９で導電層３２６を覆うことにより、導電層３２６が酸化されてしまうことを抑制できる。また、導電層３２６に含まれる金属成分が析出してしまうことを抑制できる。例えば、導電層３２６に銀を含む材料を用いる場合、導電層３２９にはＩｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）を好適に用いることができる。これにより、導電層３２６が酸化されることを抑制でき、銀の析出を抑制できる。
When a material that is easily oxidized is used for the conductive layer 326, a material that is not easily oxidized is used for the conductive layer 329, and the conductive layer 326 is covered with the conductive layer 329, so that oxidation of the conductive layer 326 can be suppressed. Furthermore, precipitation of metal components contained in the conductive layer 326 can be suppressed. For example, when a material containing silver is used for the conductive layer 326, In-Si-Sn oxide (ITSO) can be suitably used for the conductive layer 329. Thereby, oxidation of the conductive layer 326 can be suppressed, and silver precipitation can be suppressed.
導電層３２４Ｒ、導電層３２４Ｇ、及び導電層３２４Ｂには、開口１２９を覆うように凹部が形成される。当該凹部には、層３２８が埋め込まれている。
Recesses are formed in the conductive layer 324R, the conductive layer 324G, and the conductive layer 324B so as to cover the opening 129. A layer 328 is embedded in the recess.
層３２８は、導電層３２４Ｒ、導電層３２４Ｇ、及び導電層３２４Ｂの凹部を平坦化する機能を有する。導電層３２４Ｒ上、及び層３２８上には、導電層３２４Ｒと電気的に接続される導電層３２６Ｒが設けられる。また、導電層３２４Ｇ上、及び層３２８上には、導電層３２４Ｇと電気的に接続される導電層３２６Ｇが設けられる。さらに、導電層３２４Ｂ上、及び層３２８上には、導電層３２４Ｂと電気的に接続される導電層３２６Ｂが設けられる。以上より、導電層３２４Ｒ、導電層３２４Ｇ、及び導電層３２４Ｂの凹部と重なる領域も発光領域として機能し、画素の開口率を高めることができる。
The layer 328 has a function of flattening the recessed portions of the conductive layer 324R, the conductive layer 324G, and the conductive layer 324B. A conductive layer 326R that is electrically connected to the conductive layer 324R is provided on the conductive layer 324R and on the layer 328. Further, a conductive layer 326G electrically connected to the conductive layer 324G is provided over the conductive layer 324G and the layer 328. Furthermore, a conductive layer 326B that is electrically connected to the conductive layer 324B is provided over the conductive layer 324B and the layer 328. As described above, the regions of the conductive layer 324R, the conductive layer 324G, and the conductive layer 324B that overlap with the recesses also function as light-emitting regions, and the aperture ratio of the pixel can be increased.
層３２８は絶縁層であってもよく、導電層であってもよい。層３２８には、各種無機絶縁材料、有機絶縁材料、又は導電材料を適宜用いることができる。特に、層３２８は、絶縁材料を用いて形成されることが好ましく、有機絶縁材料を用いて形成されることが特に好ましい。
Layer 328 may be an insulating layer or a conductive layer. For the layer 328, various inorganic insulating materials, organic insulating materials, or conductive materials can be used as appropriate. In particular, layer 328 is preferably formed using an insulating material, and particularly preferably formed using an organic insulating material.
なお、層３２８を導電層とする場合、層３２８は画素電極の一部として機能できる。
Note that when the layer 328 is a conductive layer, the layer 328 can function as part of a pixel electrode.
層３２８は、図４５以外の図に示す表示部２０にも適用できる。例えば、画素電極３１１Ｒ、画素電極３１１Ｇ、及び画素電極３１１Ｂの凹部の少なくとも一部に、絶縁層２３７の代わりに層３２８を埋め込むことができる。また、例えば図２１、図２５、又は図３０に示す導電層１６６の凹部の少なくとも一部に、層３２８を埋め込むことができる。
The layer 328 can also be applied to the display section 20 shown in figures other than FIG. 45. For example, a layer 328 can be embedded instead of the insulating layer 237 in at least a portion of the recessed portions of the pixel electrode 311R, the pixel electrode 311G, and the pixel electrode 311B. Furthermore, the layer 328 can be embedded in at least a portion of the recessed portion of the conductive layer 166 shown in, for example, FIG. 21, FIG. 25, or FIG. 30.
図４５は、画素電極３１１の端部よりも層３１３の端部が外側に位置する例を示している。層３１３は、画素電極３１１の端部を覆うように形成される。このような構成とすることで、画素電極３１１の上面全体を発光領域とすることも可能となり、島状の層３１３の端部が画素電極３１１の端部よりも内側に位置する構成に比べて、開口率を高めることができる。また、画素電極３１１の側面を層３１３で覆うことにより、画素電極３１１と共通電極３１５とが接することを抑制できるため、発光素子６１のショートを抑制できる。
FIG. 45 shows an example in which the end of the layer 313 is located outside the end of the pixel electrode 311. The layer 313 is formed to cover the end of the pixel electrode 311. With such a configuration, the entire upper surface of the pixel electrode 311 can be used as a light emitting region, compared to a configuration in which the end of the island-shaped layer 313 is located inside the end of the pixel electrode 311. , the aperture ratio can be increased. Furthermore, by covering the side surface of the pixel electrode 311 with the layer 313, it is possible to prevent the pixel electrode 311 and the common electrode 315 from coming into contact with each other, thereby suppressing short-circuiting of the light emitting element 61.
画素電極３１１と層３１３との間には、絶縁層２３７が設けられていない。これにより、隣り合う発光素子６１の間の距離を小さくできる。したがって、表示部２０を高精細化、及び高解像度化できる。また、当該絶縁層を形成するためのマスクも不要となり、タッチパネルの作製コストを削減できる。
The insulating layer 237 is not provided between the pixel electrode 311 and the layer 313. Thereby, the distance between adjacent light emitting elements 61 can be reduced. Therefore, the display section 20 can have higher definition and resolution. Further, a mask for forming the insulating layer is not required, and the manufacturing cost of the touch panel can be reduced.
層３１３は、例えば、フォトリソグラフィ法、及びエッチング法を用いて形成できる。具体的には、副画素ごとに画素電極３１１を形成した後、複数の画素電極３１１にわたって層３１３となる膜を成膜する。続いて、層３１３となる膜上にマスク層を形成し、マスク層上にフォトリソグラフィ法を用いてレジストマスクを形成する。その後、マスク層、及び層３１３となる膜を、例えばエッチング法を用いて加工し、レジストマスクを除去する。例えば、マスク層を、第１のマスク層と、第１のマスク層上の第２のマスク層と、の２層構造とする。この場合、第２のマスク層上にレジストマスクを形成し、第２のマスク層を加工する。続いて、レジストマスクを除去する。その後、第２のマスク層を例えばハードマスクとして、第１のマスク層、及び層３１３となる膜を加工する。これにより、１つの画素電極３１１に対して１つの島状の層３１３を形成する。よって、層３１３が副画素ごとに分割され、副画素ごとに島状の層３１３を形成できる。例えば、層３１３となる膜の成膜から加工までの工程を３回行うことにより、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂを作り分けることができる。
The layer 313 can be formed using, for example, a photolithography method and an etching method. Specifically, after the pixel electrode 311 is formed for each subpixel, a film that will become the layer 313 is formed over the plurality of pixel electrodes 311. Subsequently, a mask layer is formed over the film that will become layer 313, and a resist mask is formed over the mask layer using a photolithography method. Thereafter, the mask layer and the film that will become the layer 313 are processed using, for example, an etching method, and the resist mask is removed. For example, the mask layer has a two-layer structure including a first mask layer and a second mask layer on the first mask layer. In this case, a resist mask is formed on the second mask layer, and the second mask layer is processed. Subsequently, the resist mask is removed. Thereafter, the first mask layer and the film that will become the layer 313 are processed using the second mask layer as a hard mask, for example. As a result, one island-shaped layer 313 is formed for one pixel electrode 311. Therefore, the layer 313 is divided into subpixels, and an island-shaped layer 313 can be formed for each subpixel. For example, the layers 313R, 313G, and 313B can be separately formed by performing the steps from forming the film to be processed to form the layer 313 three times.
本明細書等において、マスク層（犠牲層ともいう。）とは、少なくとも発光層（より具体的には、ＥＬ層を構成する層のうち、島状に加工される層）の上方に位置し、作製工程中において、当該発光層を保護する機能を有する層を示す。
In this specification, etc., a mask layer (also referred to as a sacrificial layer) is a layer located above at least a light emitting layer (more specifically, a layer that is processed into an island shape among the layers constituting the EL layer). , indicates a layer that has the function of protecting the light emitting layer during the manufacturing process.
ファインメタルマスクを用いずに島状の層３１３を形成することにより、微細なサイズの層３１３を形成できる。また、層３１３を発光素子６１ごとに島状に設けることで、隣接する発光素子６１間のリーク電流を抑制できる。これにより、意図しない発光に起因したクロストークを抑制でき、コントラストの極めて高い表示装置を有するタッチパネルを実現できる。特に、低輝度における電流効率の高い表示装置を有するタッチパネルを実現できる。
By forming the island-shaped layer 313 without using a fine metal mask, the layer 313 with a fine size can be formed. Further, by providing the layer 313 in an island shape for each light emitting element 61, leakage current between adjacent light emitting elements 61 can be suppressed. Thereby, crosstalk caused by unintended light emission can be suppressed, and a touch panel having a display device with extremely high contrast can be realized. In particular, a touch panel having a display device with high current efficiency at low brightness can be realized.
本明細書等において、メタルマスク、又はファインメタルマスク（ＦＭＭ）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスという場合がある。また、本明細書等において、メタルマスク、又はＦＭＭを用いることなく作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスという場合がある。
In this specification and the like, a device manufactured using a metal mask or a fine metal mask (FMM) is sometimes referred to as a device with an MM (metal mask) structure. Further, in this specification and the like, a device manufactured without using a metal mask or FMM is sometimes referred to as a device with an MML (metal maskless) structure.
ファインメタルマスクを用いずに島状の層３１３を形成する場合、層３１３の表面が、タッチパネルの作製工程中に露出する。よって、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、それぞれ、発光層上のキャリア輸送層を有することが好ましい。又は、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、それぞれ、発光層上のキャリアブロック層を有することが好ましい。又は、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、それぞれ、発光層上のキャリアブロック層と、キャリアブロック層上のキャリア輸送層と、を有することが好ましい。以上により、発光層が最表面に露出することを抑制し、発光層が受けるダメージを低減できる。これにより、発光素子６１の信頼性を高めることができる。
When forming the island-shaped layer 313 without using a fine metal mask, the surface of the layer 313 is exposed during the touch panel manufacturing process. Therefore, it is preferable that the layer 313R, the layer 313G, and the layer 313B each have a carrier transport layer on the light emitting layer. Alternatively, it is preferable that the layer 313R, the layer 313G, and the layer 313B each have a carrier block layer over the light-emitting layer. Alternatively, it is preferable that the layer 313R, the layer 313G, and the layer 313B each include a carrier block layer on the light emitting layer and a carrier transport layer on the carrier block layer. With the above, it is possible to prevent the light emitting layer from being exposed on the outermost surface and reduce damage to the light emitting layer. Thereby, the reliability of the light emitting element 61 can be improved.
また、発光素子６１をタンデム構造とする場合、例えば層３１３が第１の発光ユニットと、第１の発光ユニット上の電荷発生層と、電荷発生層上の第２の発光ユニットと、を有する場合、第２の発光ユニットの表面が、タッチパネルの作製工程中に露出する。よって、第２の発光ユニットは、発光層上のキャリア輸送層を有することが好ましい。又は、第２の発光ユニットは、発光層上のキャリアブロック層を有することが好ましい。又は、第２の発光ユニットは、発光層上のキャリアブロック層と、キャリアブロック層上のキャリア輸送層と、を有することが好ましい。以上により、発光層が最表面に露出することを抑制し、発光層が受けるダメージを低減できる。これにより、発光素子６１の信頼性を高めることができる。なお、発光ユニットを３つ以上有する場合は、最も上層に設けられる発光ユニットにおいて、発光層上のキャリア輸送層及びキャリアブロック層の一方又は双方を有することが好ましい。
Further, when the light emitting element 61 has a tandem structure, for example, when the layer 313 has a first light emitting unit, a charge generation layer on the first light emitting unit, and a second light emitting unit on the charge generation layer. , the surface of the second light emitting unit is exposed during the touch panel manufacturing process. Therefore, it is preferable that the second light emitting unit has a carrier transport layer on the light emitting layer. Alternatively, the second light emitting unit preferably has a carrier block layer on the light emitting layer. Alternatively, the second light emitting unit preferably has a carrier block layer on the light emitting layer and a carrier transport layer on the carrier block layer. With the above, it is possible to prevent the light emitting layer from being exposed on the outermost surface and reduce damage to the light emitting layer. Thereby, the reliability of the light emitting element 61 can be improved. Note that when there are three or more light-emitting units, it is preferable that the light-emitting unit provided in the uppermost layer has one or both of a carrier transport layer and a carrier block layer on the light-emitting layer.
層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂに含まれる化合物の耐熱温度は、それぞれ、１００℃以上１８０℃以下であることが好ましく、１２０℃以上１８０℃以下が好ましく、１４０℃以上１８０℃以下がより好ましい。例えば、これらの化合物のガラス転移点（Ｔｇ）は、それぞれ、１００℃以上１８０℃以下であることが好ましく、１２０℃以上１８０℃以下が好ましく、１４０℃以上１８０℃以下がより好ましい。これにより、工程中に加わる熱により層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂがダメージを受けて発光効率が低下すること、及び、寿命が短くなることを抑制できる。
The heat resistance temperature of the compounds contained in the layer 313R, the layer 313G, and the layer 313B is preferably 100°C or more and 180°C or less, preferably 120°C or more and 180°C or less, and more preferably 140°C or more and 180°C or less. . For example, the glass transition point (Tg) of each of these compounds is preferably 100°C or more and 180°C or less, preferably 120°C or more and 180°C or less, and more preferably 140°C or more and 180°C or less. Thereby, it is possible to prevent the layers 313R, 313G, and 313B from being damaged by heat applied during the process, resulting in a decrease in luminous efficiency and a shortening of the lifetime.
隣り合う発光素子６１の間の領域には、絶縁層３２５と、絶縁層３２５上の絶縁層３２７と、が設けられる。図４５では、絶縁層３２５及び絶縁層３２７の断面が複数示されているが、表示部２０を上面から見た場合、絶縁層３２５及び絶縁層３２７は、それぞれ１つに繋がっている。つまり、図４５に示す表示部２０は、例えば絶縁層３２５及び絶縁層３２７を１つずつ有する構成とすることができる。なお、図４５に示す表示部２０は、互いに分離された複数の絶縁層３２５を有してもよく、また互いに分離された複数の絶縁層３２７を有してもよい。
In the region between adjacent light emitting elements 61, an insulating layer 325 and an insulating layer 327 on the insulating layer 325 are provided. Although a plurality of cross sections of the insulating layer 325 and the insulating layer 327 are shown in FIG. 45, when the display section 20 is viewed from the top, the insulating layer 325 and the insulating layer 327 are each connected to one. That is, the display section 20 shown in FIG. 45 can have, for example, one insulating layer 325 and one insulating layer 327. Note that the display section 20 shown in FIG. 45 may have a plurality of insulating layers 325 separated from each other, or may have a plurality of insulating layers 327 separated from each other.
絶縁層３２５は、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂのそれぞれの側面と接する領域を有することが好ましい。絶縁層３２５が層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂと接する領域を有する構成とすることで、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂの膜剥がれを抑制できる。絶縁層３２５と層３１３Ｂ、層３１３Ｇ、及び層３１３Ｒとが密着することで、隣り合う層３１３が絶縁層３２５によって固定される、又は、接着される効果を奏する。これにより、発光素子６１の信頼性を高めることができる。また、発光素子６１の作製歩留まりを高めることができる。
The insulating layer 325 preferably has a region in contact with each side of the layer 313R, the layer 313G, and the layer 313B. With a structure in which the insulating layer 325 has a region in contact with the layer 313R, the layer 313G, and the layer 313B, peeling of the layer 313R, the layer 313G, and the layer 313B can be suppressed. When the insulating layer 325 and the layers 313B, 313G, and 313R are in close contact with each other, the adjacent layers 313 are fixed or bonded together by the insulating layer 325. Thereby, the reliability of the light emitting element 61 can be improved. Furthermore, the manufacturing yield of the light emitting element 61 can be increased.
絶縁層３２５は、保護層３３１に用いることができる材料を用いることができ、例えば無機材料を用いることができる。特に、保護層３３１として酸化アルミニウムを用いると、絶縁層３２５と層３１３のエッチング選択比を高めることができ、層３１３を保護できるため好ましい。
For the insulating layer 325, a material that can be used for the protective layer 331 can be used, and for example, an inorganic material can be used. In particular, it is preferable to use aluminum oxide as the protective layer 331 because the etching selectivity between the insulating layer 325 and the layer 313 can be increased and the layer 313 can be protected.
絶縁層３２５は、水及び酸素の少なくとも一方に対するバリア絶縁層としての機能を有することが好ましい。また、絶縁層３２５は、水及び酸素の少なくとも一方の拡散を抑制する機能を有することが好ましい。また、絶縁層３２５は、水及び酸素の少なくとも一方を捕獲、又は固着する（ゲッタリングともいう。）機能を有することが好ましい。なお、本明細書等において、バリア絶縁層とは、バリア性を有する絶縁層を示す。また、本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう。）を示す。
The insulating layer 325 preferably has a function as a barrier insulating layer against at least one of water and oxygen. Further, the insulating layer 325 preferably has a function of suppressing diffusion of at least one of water and oxygen. Further, the insulating layer 325 preferably has a function of capturing or fixing (also referred to as gettering) at least one of water and oxygen. Note that in this specification and the like, a barrier insulating layer refers to an insulating layer having barrier properties. Further, in this specification and the like, barrier property refers to a function of suppressing the diffusion of a corresponding substance (also referred to as low permeability).
絶縁層３２５が、バリア絶縁層としての機能、又はゲッタリング機能を有することで、外部から各発光素子に拡散しうる不純物（代表的には、水及び酸素の少なくとも一方）の侵入を抑制することが可能な構成となる。当該構成とすることで、信頼性の高い発光素子、さらには、信頼性の高いタッチパネルを提供できる。
The insulating layer 325 has a function as a barrier insulating layer or a gettering function, thereby suppressing the intrusion of impurities (typically, at least one of water and oxygen) that can diffuse into each light emitting element from the outside. This is a configuration that allows for With this configuration, a highly reliable light emitting element and further a highly reliable touch panel can be provided.
絶縁層３２７は、絶縁層３２５に形成された凹部を充填するように、絶縁層３２５上に設けられる。絶縁層３２７は、絶縁層３２５を介して、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂのそれぞれの上面の一部及び側面と重なる構成とすることができる。絶縁層３２７は、絶縁層３２５の側面の少なくとも一部を覆うことが好ましい。絶縁層３２５及び絶縁層３２７を設けることで、隣り合う島状の層の間を埋めることができるため、島状の層上に設ける層、例えば共通電極３１５の被形成面の凹凸を低減し、当該層の被覆性を高めることができる。したがって、段切れによる接続不良を抑制できる。また、段差によって共通電極３１５の膜厚が局所的に薄くなり、電気抵抗が上昇することを抑制できる。なお、絶縁層３２７の上面はより平坦性の高い形状を有することが好ましいが、凸部、凸曲面、凹曲面、又は凹部を有してもよい。
The insulating layer 327 is provided on the insulating layer 325 so as to fill the recess formed in the insulating layer 325. The insulating layer 327 can be configured to overlap with a part of the top surface and side surfaces of each of the layer 313R, the layer 313G, and the layer 313B with the insulating layer 325 interposed therebetween. Preferably, the insulating layer 327 covers at least a portion of the side surface of the insulating layer 325. By providing the insulating layer 325 and the insulating layer 327, the space between adjacent island-like layers can be filled, so that the unevenness of the surface on which a layer provided on the island-like layer, for example, the common electrode 315 is formed, can be reduced. The coverage of the layer can be improved. Therefore, connection failures due to disconnection can be suppressed. In addition, it is possible to suppress an increase in electrical resistance due to a local thinning of the common electrode 315 due to the step. Note that the upper surface of the insulating layer 327 preferably has a shape with higher flatness, but may have a convex portion, a convex curved surface, a concave curved surface, or a concave portion.
絶縁層３２７として、有機材料を有する絶縁層を好適に用いることができる。有機材料として、感光性の有機樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いることが好ましい。なお、本明細書等において、アクリル樹脂とは、ポリメタクリル酸エステル、又はメタクリル樹脂だけを示すものではなく、広義のアクリル系ポリマー全体を示す場合がある。なお、これら絶縁層３２７に用いることができる材料は、層３２８にも用いることができる。
As the insulating layer 327, an insulating layer containing an organic material can be suitably used. It is preferable to use a photosensitive organic resin as the organic material, and for example, it is preferable to use a photosensitive resin composition containing an acrylic resin. In addition, in this specification etc., acrylic resin does not refer only to polymethacrylic acid ester or methacrylic resin, but may refer to the entire acrylic polymer in a broad sense. Note that the materials that can be used for these insulating layers 327 can also be used for the layer 328.
発光素子６１Ｒが有する層３１３Ｒ上に、マスク層３１８Ｒが位置し、発光素子６１Ｇが有する層３１３Ｇ上に、マスク層３１８Ｇが位置し、発光素子６１Ｂが有する層３１３Ｂ上に、マスク層３１８Ｂが位置する。マスク層３１８は、発光領域を囲むように設けられる。言い換えると、マスク層３１８は、発光領域と重なる部分に開口を有する。マスク層３１８Ｒは、層３１３Ｒを形成する際に層３１３Ｒ上に設けたマスク層の一部が残存しているものである。同様に、マスク層３１８Ｇは層３１３Ｇを形成する際、マスク層３１８Ｂは層３１３Ｂを形成する際に、それぞれ設けたマスク層の一部が残存しているものである。このように、本発明の一態様のタッチパネルは、その作製時に層３１３を保護するために用いるマスク層が一部残存していてもよい。
A mask layer 318R is located on the layer 313R that the light emitting element 61R has, a mask layer 318G is located on the layer 313G that the light emitting element 61G has, and a mask layer 318B is located on the layer 313B that the light emitting element 61B has. . The mask layer 318 is provided so as to surround the light emitting region. In other words, the mask layer 318 has an opening in a portion overlapping with the light emitting region. The mask layer 318R is a portion of the mask layer provided on the layer 313R when forming the layer 313R. Similarly, a portion of the mask layer 318G and the mask layer 318B were formed when forming the layer 313G and 313B, respectively, and a portion thereof remains. In this way, in the touch panel of one embodiment of the present invention, a portion of the mask layer used to protect the layer 313 during manufacture may remain.
なお、図４５ではマスク層３１８を単層構造としているが、マスク層３１８を積層構造としてもよい。例えば、マスク層３１８を２層構造としてもよく、３層以上の積層構造としてもよい。また、層３１３となる膜を形成した後、マスク層として第１のマスク層と、第１のマスク層上の第２のマスク層と、を形成する場合がある。その後、これらのマスク層を用いて層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂを形成した後、第２のマスク層を除去し、その後に層３１３に達する開口を第１のマスク層に形成する場合がある。以上の場合、タッチパネル１０に残存するマスク層３１８は、単層構造となる。つまり、マスク層３１８に含まれる層の数が、タッチパネル１０の作製工程で形成するマスク層に含まれる層の数より少なくなる場合がある。
Note that although the mask layer 318 has a single layer structure in FIG. 45, the mask layer 318 may have a laminated structure. For example, the mask layer 318 may have a two-layer structure, or may have a stacked structure of three or more layers. Further, after forming a film to become the layer 313, a first mask layer and a second mask layer over the first mask layer may be formed as mask layers. Thereafter, after forming layers 313R, 313G, and 313B using these mask layers, the second mask layer may be removed, and then an opening reaching layer 313 may be formed in the first mask layer. be. In the above case, the mask layer 318 remaining on the touch panel 10 has a single layer structure. That is, the number of layers included in the mask layer 318 may be smaller than the number of layers included in the mask layer formed in the manufacturing process of the touch panel 10.
図４５に示す表示部２０において、層３１３Ｒ上、層３１３Ｇ上、層３１３Ｂ上、及び絶縁層３２７上に共通層３１４が設けられ、共通層３１４上に共通電極３１５が設けられる。共通層３１４は、共通電極３１５と同様に発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂで共有される。発光素子６１が共通層３１４を有する場合、層３１３と共通層３１４をまとめてＥＬ層ということができる。なお、ＥＬ層に共通層３１４を含めなくてもよい。
In the display portion 20 shown in FIG. 45, a common layer 314 is provided on the layer 313R, the layer 313G, the layer 313B, and the insulating layer 327, and the common electrode 315 is provided on the common layer 314. The common layer 314, like the common electrode 315, is shared by the light emitting element 61R, the light emitting element 61G, and the light emitting element 61B. When the light emitting element 61 has the common layer 314, the layer 313 and the common layer 314 can be collectively referred to as an EL layer. Note that the common layer 314 does not need to be included in the EL layer.
共通層３１４は、例えば、電子注入層、又は正孔注入層を有する。又は、共通層３１４は、電子輸送層と電子注入層とを積層して有していてもよく、正孔輸送層と正孔注入層とを積層して有してもよい。ここで、共通層３１４が有する層は、層３１３には設けない構成とすることができる。例えば、共通層３１４が電子注入層を有する場合は、層３１３は電子注入層を有さなくてもよい。また、共通層３１４が正孔注入層を有する場合は、層３１３は正孔注入層を有さなくてもよい。
The common layer 314 includes, for example, an electron injection layer or a hole injection layer. Alternatively, the common layer 314 may have an electron transport layer and an electron injection layer stacked together, or may have a hole transport layer and a hole injection layer stacked together. Here, the layer included in the common layer 314 can be configured so that the layer 313 is not provided. For example, if common layer 314 has an electron injection layer, layer 313 may not have an electron injection layer. Further, when the common layer 314 has a hole injection layer, the layer 313 does not need to have a hole injection layer.
タッチパネルに共通層３１４を設ける場合、共通電極３１５は、共通層３１４の成膜後、間にエッチング等の工程を挟まずに連続して成膜できる。例えば、真空中で共通層３１４を形成した後、基板１０１を大気中に取り出すことなく、真空中で共通電極３１５を形成できる。つまり、共通層３１４と、共通電極３１５と、は真空一貫で形成できる。これにより、タッチパネルに共通層３１４を設けない場合より、共通電極３１５の下面を清浄な面とすることができる。以上より、層３１３を形成後、層３１３の表面を例えば大気に暴露する場合は、タッチパネルに共通層３１４を設けることが好ましい。
When the common layer 314 is provided in the touch panel, the common electrode 315 can be formed continuously after the common layer 314 is formed, without intervening a process such as etching. For example, after forming the common layer 314 in vacuum, the common electrode 315 can be formed in vacuum without taking out the substrate 101 into the atmosphere. In other words, the common layer 314 and the common electrode 315 can be formed in vacuum. This allows the lower surface of the common electrode 315 to be a cleaner surface than when the common layer 314 is not provided on the touch panel. From the above, when the surface of the layer 313 is exposed to the atmosphere after forming the layer 313, it is preferable to provide the common layer 314 on the touch panel.
図４６は、図７に示す構成の変形例であり、共通電極３１６が基板１０１側に設けられる例を示している。
FIG. 46 is a modification of the configuration shown in FIG. 7, and shows an example in which the common electrode 316 is provided on the substrate 101 side.
図４６に示す例では、画素電極３１２上、及び絶縁層２３５上に絶縁層３３４が設けられ、絶縁層３３４上に共通電極３１６が設けられ、共通電極３１６上、及び絶縁層３３４上に配向層３３３が設けられる例を示している。共通電極３１６には、画素電極３１２と重なるようにスリット３１９が設けられる。絶縁層３３４は、画素電極３１２を覆うように設けられ、配向層３３３は、共通電極３１６を覆うように設けられる。
In the example shown in FIG. 46, an insulating layer 334 is provided on the pixel electrode 312 and the insulating layer 235, a common electrode 316 is provided on the insulating layer 334, and an alignment layer is provided on the common electrode 316 and the insulating layer 334. 333 is shown. A slit 319 is provided in the common electrode 316 so as to overlap with the pixel electrode 312 . The insulating layer 334 is provided to cover the pixel electrode 312, and the alignment layer 333 is provided to cover the common electrode 316.
図４６に示す液晶素子６２は、ＦＦＳモードが適用されている液晶素子である。ここで、ＦＦＳモードが適用された液晶素子を有する表示装置は、横電界方式の液晶表示装置である。よって、図４６に示す構成を有する表示装置１１は、横電界方式の液晶表示装置である。
The liquid crystal element 62 shown in FIG. 46 is a liquid crystal element to which the FFS mode is applied. Here, the display device having a liquid crystal element to which the FFS mode is applied is a transverse electric field type liquid crystal display device. Therefore, the display device 11 having the configuration shown in FIG. 46 is a transverse electric field type liquid crystal display device.
ここで、絶縁層３３４には、例えば絶縁層１０５に用いることができる材料と同様の材料を用いることができる。また、絶縁層３３４には、例えば絶縁層１０３に用いることができる材料と同様の材料を用いることができる。また、図４６に示す例では、電極１２８に起因して生じる電界、及び電極１２７に起因して生じる電界が液晶素子６２の駆動に影響を及ぼさないように、絶縁層１２５の膜厚を厚くすることが好ましい。
Here, for the insulating layer 334, a material similar to that which can be used for the insulating layer 105 can be used, for example. Further, for the insulating layer 334, the same material as that which can be used for the insulating layer 103 can be used, for example. In the example shown in FIG. 46, the thickness of the insulating layer 125 is increased so that the electric field caused by the electrode 128 and the electric field caused by the electrode 127 do not affect the driving of the liquid crystal element 62. It is preferable.
以上示した構成は、適宜組み合わせて実施できる。例えば、図６、図２１、図２５、図３０、又は図３３に示す構成を有するタッチパネル１０において、導電層１６６の一部と重なるように絶縁層２３７を設けることができる。例えば、図１３、又は図１４に示す構成を有するタッチパネル１０において、導電層１６６を２層以上の積層構造とすることができる。また、図４０、及び図４１に示すトランジスタ２０５の構成は、図１３、図１４、図１８、図２１、図２２、図２５、図２６、図３０、図３１、図３３、又は図３４に示すトランジスタ２０５にも適用できる。また、図４２、及び図４３に示す検知素子１２０の構成は、図１３、図１４、図１８、図２１、図２２、図２５、図２６、図３０、図３１、図３３、又は図３４に示す検知素子１２０にも適用できる。また、図４４、及び図４５に示す発光素子６１の構成は、図１８、図２１、図２５、図３０、又は図３３に示す発光素子６１にも適用できる。さらに、図４６に示す液晶素子６２の構成は、図１４、図２２、図２６、図３１、図３４、図４１、又は図４３に示す液晶素子６２にも適用できる。
The configurations shown above can be implemented in appropriate combinations. For example, in the touch panel 10 having the configuration shown in FIG. 6, FIG. 21, FIG. 25, FIG. 30, or FIG. 33, the insulating layer 237 can be provided so as to partially overlap the conductive layer 166. For example, in the touch panel 10 having the configuration shown in FIG. 13 or 14, the conductive layer 166 can have a laminated structure of two or more layers. Furthermore, the structure of the transistor 205 shown in FIGS. 40 and 41 is different from that shown in FIG. 13, FIG. 14, FIG. 18, FIG. The present invention can also be applied to the transistor 205 shown in FIG. Furthermore, the configuration of the detection element 120 shown in FIGS. 42 and 43 is as shown in FIG. 13, FIG. 14, FIG. 18, FIG. 21, FIG. It can also be applied to the sensing element 120 shown in FIG. Further, the configuration of the light emitting element 61 shown in FIGS. 44 and 45 can also be applied to the light emitting element 61 shown in FIG. 18, FIG. 21, FIG. 25, FIG. 30, or FIG. 33. Furthermore, the configuration of the liquid crystal element 62 shown in FIG. 46 can also be applied to the liquid crystal element 62 shown in FIG. 14, FIG. 22, FIG. 26, FIG. 31, FIG. 34, FIG. 41, or FIG.
＜タッチパネルの構成要素＞
以下では、本実施の形態のタッチパネルに含まれる構成要素について、説明する。 <Components of touch panel>
Below, components included in the touch panel of this embodiment will be explained.
以下では、本実施の形態のタッチパネルに含まれる構成要素について、説明する。 <Components of touch panel>
Below, components included in the touch panel of this embodiment will be explained.
〔半導体層１１３〕
半導体層１１３に用いることができる半導体材料は、特に限定されない。例えば、単体半導体、又は化合物半導体を用いることができる。単体半導体として、例えば、シリコン又はゲルマニウムを用いることができる。化合物半導体として、例えば、ヒ化ガリウム、及びシリコンゲルマニウムが挙げられる。化合物半導体として、半導体特性を有する有機物、又は半導体特性を有する金属酸化物を用いることができる。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。 [Semiconductor layer 113]
The semiconductor material that can be used for thesemiconductor layer 113 is not particularly limited. For example, an elemental semiconductor or a compound semiconductor can be used. For example, silicon or germanium can be used as the single semiconductor. Examples of compound semiconductors include gallium arsenide and silicon germanium. As the compound semiconductor, an organic substance having semiconductor properties or a metal oxide having semiconductor properties can be used. Note that these semiconductor materials may contain impurities as dopants.
半導体層１１３に用いることができる半導体材料は、特に限定されない。例えば、単体半導体、又は化合物半導体を用いることができる。単体半導体として、例えば、シリコン又はゲルマニウムを用いることができる。化合物半導体として、例えば、ヒ化ガリウム、及びシリコンゲルマニウムが挙げられる。化合物半導体として、半導体特性を有する有機物、又は半導体特性を有する金属酸化物を用いることができる。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。 [Semiconductor layer 113]
The semiconductor material that can be used for the
半導体層１１３に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、又は結晶性を有する半導体（単結晶性半導体、多結晶半導体、微結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
The crystallinity of the semiconductor material used for the semiconductor layer 113 is not particularly limited, and may be an amorphous semiconductor or a semiconductor with crystallinity (single-crystalline semiconductor, polycrystalline semiconductor, microcrystalline semiconductor, or semiconductor partially having a crystalline region). ) may be used. It is preferable to use a semiconductor having crystallinity because deterioration of transistor characteristics can be suppressed.
半導体層１１３は、シリコンを用いることができる。シリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコン等が挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）が挙げられる。
Silicon can be used for the semiconductor layer 113. Examples of silicon include single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon. Examples of polycrystalline silicon include low temperature polysilicon (LTPS).
半導体層１１３に非晶質シリコンを用いたトランジスタは、大型のガラス基板上に形成でき、低コストで作製できる。半導体層１１３に多結晶シリコンを用いたトランジスタは、電界効果移動度が高く、高速駆動が可能である。また、半導体層１１３に微結晶シリコンを用いたトランジスタは、非晶質シリコンを用いたトランジスタより電界効果移動度が高く、高速駆動が可能である。
A transistor using amorphous silicon for the semiconductor layer 113 can be formed over a large glass substrate and can be manufactured at low cost. A transistor using polycrystalline silicon for the semiconductor layer 113 has high field effect mobility and can be driven at high speed. Further, a transistor using microcrystalline silicon for the semiconductor layer 113 has higher field effect mobility than a transistor using amorphous silicon, and can be driven at high speed.
半導体層１１３は、金属酸化物（酸化物半導体）を有することが好ましい。半導体層１１３に用いることができる金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。金属酸化物は、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二又は三を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、及びマグネシウムから選ばれた一種又は複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種又は複数種であることが好ましい。
The semiconductor layer 113 preferably includes a metal oxide (oxide semiconductor). Examples of metal oxides that can be used for the semiconductor layer 113 include indium oxide, gallium oxide, and zinc oxide. It is preferable that the metal oxide contains at least indium (In) or zinc (Zn). Moreover, it is preferable that the metal oxide has two or three selected from indium, element M, and zinc. In addition, element M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, cobalt, and magnesium. In particular, the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
半導体層１１３は、例えば、酸化インジウム、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物、ＩＴＺＯ（登録商標）とも記す）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物、ＩＧＴＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物）、インジウムスズガリウム酸化物（Ｉｎ−Ｓｎ−Ｇａ酸化物）、又はインジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯ、又はＩＡＧＺＯとも記す）等を用いることができる。又は、シリコンを含むインジウムスズ酸化物等を用いることができる。又は、アモルファス構造を有する上記酸化物を用いることができる。例えば、アモルファス構造を有するインジウム酸化物、又はアモルファス構造を有するインジウムスズ酸化物等を用いることができる。
The semiconductor layer 113 is made of, for example, indium oxide, indium zinc oxide (In-Zn oxide), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), or indium aluminum zinc oxide. (In-Al-Zn oxide, also referred to as IAZO), indium tin zinc oxide (In-Sn-Zn oxide, also referred to as ITZO (registered trademark)), indium titanium zinc oxide (In-Ti-Zn oxide) ), indium gallium tin oxide (In-Ga-Zn oxide, also written as IGZO), indium gallium tin oxide (In-Ga-Sn oxide, also written as IGTO), indium gallium tin zinc oxide (In- Ga-Sn-Zn oxide), indium tin gallium oxide (In-Sn-Ga oxide), or indium gallium aluminum zinc oxide (also referred to as In-Ga-Al-Zn oxide, IGAZO, or IAGZO), etc. can be used. Alternatively, indium tin oxide containing silicon or the like can be used. Alternatively, the above oxide having an amorphous structure can be used. For example, indium oxide having an amorphous structure, indium tin oxide having an amorphous structure, or the like can be used.
元素Ｍは、特に、ガリウム、アルミニウム、イットリウム、及びスズから選ばれた一種又は複数種であることが好ましい。特に、元素Ｍは、ガリウムが好ましい。
In particular, the element M is preferably one or more selected from gallium, aluminum, yttrium, and tin. In particular, element M is preferably gallium.
ここで、半導体層１１３が有する金属酸化物の組成は、トランジスタ２０１の電気的特性、及び信頼性に大きく影響する。
Here, the composition of the metal oxide included in the semiconductor layer 113 greatly affects the electrical characteristics and reliability of the transistor 201.
例えば、金属酸化物のインジウムの含有率を高くすることにより、オン電流の大きいトランジスタを実現できる。
For example, by increasing the indium content of the metal oxide, a transistor with a large on-current can be realized.
半導体層１１３にＩｎ−Ｚｎ酸化物を用いる場合、インジウムの原子数比が亜鉛の原子数比以上である金属酸化物を適用することが好ましい。例えば、金属元素の原子数比が、Ｉｎ：Ｚｎ＝１：１、Ｉｎ：Ｚｎ＝２：１、Ｉｎ：Ｚｎ＝３：１、Ｉｎ：Ｚｎ＝４：１、Ｉｎ：Ｚｎ＝５：１、Ｉｎ：Ｚｎ＝７：１、Ｉｎ：Ｚｎ＝１０：１、又はこれらの近傍の金属酸化物を用いることができる。
When using In--Zn oxide for the semiconductor layer 113, it is preferable to use a metal oxide in which the atomic ratio of indium is greater than or equal to the atomic ratio of zinc. For example, the atomic ratio of the metal elements is In:Zn=1:1, In:Zn=2:1, In:Zn=3:1, In:Zn=4:1, In:Zn=5:1, In:Zn=7:1, In:Zn=10:1, or a metal oxide in the vicinity thereof can be used.
半導体層１１３にＩｎ−Ｓｎ酸化物を用いる場合、インジウムの原子数比がスズの原子数比以上である金属酸化物を適用することが好ましい。例えば、金属元素の原子数比が、Ｉｎ：Ｓｎ＝１：１、Ｉｎ：Ｓｎ＝２：１、Ｉｎ：Ｓｎ＝３：１、Ｉｎ：Ｓｎ＝４：１、Ｉｎ：Ｓｎ＝５：１、Ｉｎ：Ｓｎ＝７：１、Ｉｎ：Ｓｎ＝１０：１、又はこれらの近傍の金属酸化物を用いることができる。
When using In--Sn oxide for the semiconductor layer 113, it is preferable to use a metal oxide in which the atomic ratio of indium is greater than or equal to the atomic ratio of tin. For example, the atomic ratio of the metal elements is In:Sn=1:1, In:Sn=2:1, In:Sn=3:1, In:Sn=4:1, In:Sn=5:1, In:Sn=7:1, In:Sn=10:1, or a metal oxide in the vicinity thereof can be used.
半導体層１１３にＩｎ−Ｍ−Ｚｎ酸化物を用いる場合、金属元素の原子数に対するインジウムの原子数比が、元素Ｍの原子数比よりも高い金属酸化物を適用できる。さらには、亜鉛の原子数比が、元素Ｍの原子数比よりも高い金属酸化物を用いることが、より好ましい。例えば、半導体層１１３は、金属元素の原子数比が、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：３、Ｉｎ：Ｍ：Ｚｎ＝１０：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：７、Ｉｎ：Ｍ：Ｚｎ＝１０：１：８、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、Ｉｎ：Ｍ：Ｚｎ＝１０：１：１０、Ｉｎ：Ｍ：Ｚｎ＝２０：１：１０、Ｉｎ：Ｍ：Ｚｎ＝４０：１：１０、又はこれらの近傍の金属酸化物を用いることができる。
When using an In-M-Zn oxide for the semiconductor layer 113, a metal oxide in which the atomic ratio of indium to the number of atoms of the metal element is higher than the atomic ratio of the element M can be used. Furthermore, it is more preferable to use a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of element M. For example, in the semiconductor layer 113, the atomic ratio of metal elements is In:M:Zn=2:1:3, In:M:Zn=3:1:2, and In:M:Zn=4:2:3. , In:M:Zn=4:2:4.1, In:M:Zn=5:1:3, In:M:Zn=5:1:6, In:M:Zn=5:1:7 , In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=10:1:3, In:M:Zn=10:1:6, In :M:Zn=10:1:7, In:M:Zn=10:1:8, In:M:Zn=5:2:5, In:M:Zn=10:1:10, In:M :Zn=20:1:10, In:M:Zn=40:1:10, or metal oxides in the vicinity thereof can be used.
なお、元素Ｍとして複数の金属元素を有する場合は、当該金属元素の原子数比の合計を、元素Ｍの原子数比とすることができる。例えば、元素Ｍとしてガリウムとアルミニウムを有するＩｎ−Ｇａ−Ａｌ−Ｚｎ酸化物の場合、ガリウムの原子数比とアルミニウムの原子数比の合計を元素Ｍの原子数比とすることができる。また、インジウム、元素Ｍ、及び亜鉛の原子数比が前述の範囲であることが好ましい。
Note that when the element M includes a plurality of metal elements, the sum of the atomic ratios of the metal elements can be the atomic ratio of the element M. For example, in the case of an In-Ga-Al-Zn oxide having gallium and aluminum as the element M, the atomic ratio of the element M can be the sum of the atomic ratio of gallium and the atomic ratio of aluminum. Moreover, it is preferable that the atomic ratio of indium, element M, and zinc is within the above-mentioned range.
金属酸化物に含有される金属元素の原子数に対するインジウムの原子数の割合が、３０原子％以上１００原子％以下、好ましくは３０原子％以上９５原子％以下、より好ましくは３５原子％以上９５原子％以下、より好ましくは３５原子％以上９０原子％以下、より好ましくは４０原子％以上９０原子％以下、より好ましくは４５原子％以上９０原子％以下、より好ましくは５０原子％以上８０原子％以下、より好ましくは６０原子％以上８０原子％以下、より好ましくは７０原子％以上８０原子％以下である金属酸化物を用いることが好ましい。例えば、半導体層１１３にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、インジウム、元素Ｍ、及び亜鉛の原子数の合計に対する、インジウムの原子数の割合が前述の範囲であることが好ましい。
The ratio of the number of indium atoms to the number of atoms of the metal element contained in the metal oxide is 30 atom % or more and 100 atom % or less, preferably 30 atom % or more and 95 atom % or less, more preferably 35 atom % or more and 95 atom %. % or less, more preferably 35 atom % or more and 90 atom % or less, more preferably 40 atom % or more and 90 atom % or less, more preferably 45 atom % or more and 90 atom % or less, more preferably 50 atom % or more and 80 atom % or less. It is preferable to use a metal oxide whose content is more preferably 60 atom % or more and 80 atom % or less, more preferably 70 atom % or more and 80 atom % or less. For example, when using In-Ga-Zn oxide for the semiconductor layer 113, it is preferable that the ratio of the number of indium atoms to the total number of atoms of indium, element M, and zinc is within the above range.
本明細書等において、含有される金属元素の原子数に対するインジウムの原子数の割合を、インジウムの含有率と記す場合がある。他の金属元素においても同様である。
In this specification and the like, the ratio of the number of indium atoms to the number of atoms of the metal element contained is sometimes referred to as the indium content rate. The same applies to other metal elements.
金属酸化物のインジウムの含有率を高くすることにより、オン電流の大きいトランジスタとすることができる。当該トランジスタを高いオン電流が求められるトランジスタに適用することにより、優れた電気特性を有するタッチパネルとすることができる。
By increasing the indium content of the metal oxide, a transistor with a large on-current can be obtained. By applying the transistor to a transistor that requires a high on-current, a touch panel with excellent electrical characteristics can be obtained.
金属酸化物の組成の分析は、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、又は誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−Ａｔｏｍｉｃ Ｅｍｉｓｓｉｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。又は、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られた含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が、実際の含有率より低くなる場合がある。
For example, the analysis of the composition of metal oxides, for example, the energy distributed X -ray optical method (EDX: ENERGY DISPERSIVE X -RAY SPECTROSCOPY), X -ray optical electron division of light (XPS: X -Ray PhotoelECTRON SPECTROSCOP). Y), guidance bond plasma mass analysis method (ICP-MS: Inductively Coupled Plasma-Mass Spectrometry), or Inductively Coupled Plasma-Atomic Emis (ICP-AES) sion Spectrometry) can be used. Alternatively, analysis may be performed by combining two or more of these methods. Note that for elements with low content rates, the actual content rate and the content rate obtained by analysis may differ due to the influence of analysis accuracy. For example, when the content of element M is low, the content of element M obtained by analysis may be lower than the actual content.
本明細書等において、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。例えば、原子数比がＩｎ：Ｍ：Ｚｎ＝４：２：３又はその近傍の組成と記載する場合、インジウムの原子数比を４としたとき、Ｍの原子数比が１以上３以下であり、亜鉛の原子数比が２以上４以下である場合を含む。また、原子数比がＩｎ：Ｍ：Ｚｎ＝５：１：６又はその近傍の組成と記載する場合、インジウムの原子数比を５としたときに、Ｍの原子数比が０．１より大きく２以下であり、亜鉛の原子数比が５以上７以下である場合を含む。また、原子数比がＩｎ：Ｍ：Ｚｎ＝１：１：１又はその近傍の組成と記載する場合、インジウムの原子数比を１としたときに、Ｍの原子数比が０．１より大きく２以下であり、亜鉛の原子数比が０．１より大きく２以下である場合を含む。
In this specification and the like, a nearby composition includes a range of ±30% of a desired atomic ratio. For example, when describing a composition with an atomic ratio of In:M:Zn=4:2:3 or around it, when the atomic ratio of indium is 4, the atomic ratio of M is 1 or more and 3 or less. , including cases where the atomic ratio of zinc is 2 or more and 4 or less. In addition, when describing a composition with an atomic ratio of In:M:Zn=5:1:6 or its vicinity, when the atomic ratio of indium is 5, the atomic ratio of M is greater than 0.1. 2 or less, including cases where the atomic ratio of zinc is 5 or more and 7 or less. Also, when describing a composition with an atomic ratio of In:M:Zn=1:1:1 or around it, when the atomic ratio of indium is 1, the atomic ratio of M is greater than 0.1. 2 or less, including cases where the atomic ratio of zinc is greater than 0.1 and 2 or less.
金属酸化物の形成は、スパッタリング法、又は原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、ターゲットの原子数比と、当該金属酸化物の原子数比が異なる場合がある。特に、亜鉛は、ターゲットの原子数比よりも金属酸化物の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０％以上９０％以下程度となる場合がある。
A sputtering method or an atomic layer deposition (ALD) method can be suitably used to form the metal oxide. Note that when a metal oxide is formed by a sputtering method, the atomic ratio of the target and the atomic ratio of the metal oxide may be different. In particular, for zinc, the atomic ratio of the metal oxide may be smaller than the atomic ratio of the target. Specifically, the atomic ratio of zinc contained in the target may be about 40% or more and 90% or less.
ここで、トランジスタの信頼性について、説明する。トランジスタの信頼性を評価する指標の１つとして、ゲートに電界を印加した状態で保持する、ＧＢＴ（Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験がある。その中でも、ソース電位及びドレイン電位に対して、ゲートに正の電位（正バイアス）を与えた状態で、高温下で保持する試験をＰＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）試験、ゲートに負の電位（負バイアス）を与えた状態で、高温下で保持する試験をＮＢＴＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）試験という。また、光を照射した状態で行うＰＢＴＳ試験及びＮＢＴＳ試験をそれぞれ、ＰＢＴＩＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｓｔｒｅｓｓ）試験、ＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｓｔｒｅｓｓ）試験という。
Here, the reliability of the transistor will be explained. One of the indicators for evaluating the reliability of a transistor is a GBT (Gate Bias Temperature) stress test in which an electric field is applied to the gate and maintained. Among them, the PBTS (Positive Bias Temperature Stress) test is a test in which a positive potential (positive bias) is applied to the gate with respect to the source potential and drain potential, and the test is held at high temperature. A test in which the sample is held under high temperature while applying a bias is called a NBTS (Negative Bias Temperature Stress) test. In addition, the PBTS test and NBTS test conducted under light irradiation are respectively PBTIS (Positive Bias Temperature Illumination Stress) test and NBTIS (Negative Bias Temperature I) test. This is called the Illumination Stress test.
ｎ型のトランジスタにおいては、トランジスタをオン状態（電流を流す状態）とする際にゲートに正の電位が与えられるため、ＰＢＴＳ試験でのしきい値電圧の変動量が、トランジスタの信頼性の指標として着目すべき重要な項目の１つとなる。
In an n-type transistor, a positive potential is applied to the gate when the transistor is turned on (state where current flows), so the amount of variation in threshold voltage in the PBTS test is an indicator of the reliability of the transistor. This is one of the important items to pay attention to.
半導体層１１３にガリウムを含まない、又はガリウムの含有率の低い金属酸化物を用いることにより、正バイアス印加に対する信頼性が高いトランジスタとすることができる。つまり、ＰＢＴＳ試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。また、ガリウムを含む金属酸化物を用いる場合は、インジウムの含有率よりも、ガリウムの含有率を低くすることが好ましい。これにより、信頼性の高いトランジスタを実現できる。
By using a metal oxide that does not contain gallium or has a low gallium content for the semiconductor layer 113, the transistor can have high reliability with respect to application of a positive bias. In other words, a transistor with a small threshold voltage variation in the PBTS test can be obtained. Further, when using a metal oxide containing gallium, it is preferable that the gallium content is lower than the indium content. This makes it possible to realize a highly reliable transistor.
ＰＢＴＳ試験でのしきい値電圧の変動の１つの要因として、半導体層とゲート絶縁層の界面、又は界面近傍における欠陥準位が挙げられる。欠陥準位密度が大きいほど、ＰＢＴＳ試験での劣化が顕著になる。半導体層の、ゲート絶縁層と接する領域におけるガリウムの含有率を低くすることにより、当該欠陥準位の生成を抑制できる。
One of the factors that causes the threshold voltage to fluctuate in the PBTS test is the defect level at or near the interface between the semiconductor layer and the gate insulating layer. The greater the defect level density, the more significant the deterioration in the PBTS test. By lowering the gallium content in the region of the semiconductor layer that is in contact with the gate insulating layer, generation of the defect level can be suppressed.
ガリウムを含まない、又はガリウムの含有率の低い金属酸化物を半導体層に用いることによりＰＢＴＳ試験でのしきい値電圧の変動を抑制できる理由として、例えば、以下のようなことが考えられる。金属酸化物に含まれるガリウムは、他の金属元素（例えば、インジウム又は亜鉛）と比較して、酸素を誘引しやすい性質を有する。そのため、ガリウムを多く含む金属酸化物と、ゲート絶縁層との界面において、ガリウムがゲート絶縁層中の余剰酸素と結合することにより、キャリア（ここでは電子）トラップサイトを生じさせやすくなると推察される。そのため、ゲートに正の電位を与えた際に、半導体層とゲート絶縁層との界面にキャリアがトラップされることにより、しきい値電圧が変動することが考えられる。
Possible reasons for suppressing threshold voltage fluctuations in the PBTS test by using a metal oxide that does not contain gallium or has a low gallium content in the semiconductor layer are as follows, for example. Gallium contained in metal oxides has a property of attracting oxygen more easily than other metal elements (for example, indium or zinc). Therefore, it is presumed that at the interface between the metal oxide containing a large amount of gallium and the gate insulating layer, gallium combines with excess oxygen in the gate insulating layer, making it easier to generate carrier (electron in this case) trap sites. . Therefore, when a positive potential is applied to the gate, carriers are trapped at the interface between the semiconductor layer and the gate insulating layer, which may cause the threshold voltage to fluctuate.
より具体的には、半導体層１１３にＩｎ−Ｇａ−Ｚｎ酸化物を用いた場合、インジウムの原子数比が、ガリウムの原子数比よりも高い金属酸化物を、半導体層１１３に適用できる。また、亜鉛の原子数比が、ガリウムの原子数比よりも高い金属酸化物を用いることが、より好ましい。言い換えると、金属元素の原子数比が、Ｉｎ＞Ｇａ、且つＺｎ＞Ｇａを満たす金属酸化物を、半導体層１１３に適用することが好ましい。
More specifically, when an In-Ga-Zn oxide is used for the semiconductor layer 113, a metal oxide in which the atomic ratio of indium is higher than the atomic ratio of gallium can be applied to the semiconductor layer 113. Further, it is more preferable to use a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of gallium. In other words, it is preferable to use a metal oxide in which the atomic ratio of metal elements satisfies In>Ga and Zn>Ga for the semiconductor layer 113.
例えば、半導体層１１３は、金属元素の原子数比が、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：１：７、Ｉｎ：Ｇａ：Ｚｎ＝５：１：８、Ｉｎ：Ｇａ：Ｚｎ＝６：１：６、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：６、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：７、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：８、Ｉｎ：Ｇａ：Ｚｎ＝５：２：５、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：１０、Ｉｎ：Ｇａ：Ｚｎ＝２０：１：１０、Ｉｎ：Ｇａ：Ｚｎ＝４０：１：１０、又はこれらの近傍の金属酸化物を用いることができる。
For example, in the semiconductor layer 113, the atomic ratio of metal elements is In:Ga:Zn=2:1:3, In:Ga:Zn=3:1:2, and In:Ga:Zn=4:2:3. , In:Ga:Zn=4:2:4.1, In:Ga:Zn=5:1:3, In:Ga:Zn=5:1:6, In:Ga:Zn=5:1:7 , In:Ga:Zn=5:1:8, In:Ga:Zn=6:1:6, In:Ga:Zn=10:1:3, In:Ga:Zn=10:1:6, In :Ga:Zn=10:1:7, In:Ga:Zn=10:1:8, In:Ga:Zn=5:2:5, In:Ga:Zn=10:1:10, In:Ga :Zn=20:1:10, In:Ga:Zn=40:1:10, or metal oxides in the vicinity of these can be used.
半導体層１１３は、含有される金属元素の原子数に対するガリウムの原子数の割合が、０原子％より高く５０原子％以下、好ましくは０．１原子％以上４０原子％以下、より好ましくは０．１原子％以上３５原子％以下、より好ましくは０．１原子％以上３０原子％以下、より好ましくは０．１原子％以上２５原子％以下、より好ましくは０．１原子％以上２０原子％以下、より好ましくは０．１原子％以上１５原子％以下、より好ましくは０．１原子％以上１０原子％以下である金属酸化物を用いることが好ましい。半導体層中のガリウムの含有率を低くすることにより、ＰＢＴＳ試験に対する耐性の高いトランジスタとすることができる。なお、金属酸化物にガリウムを含有させることにより、金属酸化物に酸素欠損（ＶＯ：Ｏｘｙｇｅｎ Ｖａｃａｎｃｙ）が生じにくくなる等の効果を奏する。
In the semiconductor layer 113, the ratio of the number of gallium atoms to the number of atoms of the metal element contained is greater than 0 atom % and less than 50 atom %, preferably 0.1 atom % or more and less than 40 atom %, more preferably 0.1 atom % or more and less than 40 atom %. 1 atomic % or more and 35 atomic % or less, more preferably 0.1 atomic % or more and 30 atomic % or less, more preferably 0.1 atomic % or more and 25 atomic % or less, more preferably 0.1 atomic % or more and 20 atomic % or less , more preferably 0.1 atomic % or more and 15 atomic % or less, more preferably 0.1 atomic % or more and 10 atomic % or less. By lowering the gallium content in the semiconductor layer, a transistor with high resistance to the PBTS test can be obtained. Note that by including gallium in the metal oxide, there are effects such as making it difficult for oxygen vacancies (V O ) to occur in the metal oxide.
半導体層１１３に、ガリウムを含まない金属酸化物を適用してもよい。例えば、Ｉｎ−Ｚｎ酸化物を半導体層１１３に適用できる。このとき、金属酸化物に含まれる金属元素の原子数に対するインジウムの原子数比を高くすることにより、トランジスタの電界効果移動度を高めることができる。一方、金属酸化物に含まれる金属元素の原子数に対する亜鉛の原子数比を高くすることにより、結晶性の高い金属酸化物となるため、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。また、半導体層１１３には、酸化インジウム等の、ガリウム及び亜鉛を含まない金属酸化物を適用してもよい。ガリウムを含まない金属酸化物を用いることにより、特に、ＰＢＴＳ試験におけるしきい値電圧の変動を極めて小さなものとすることができる。
A metal oxide that does not contain gallium may be used for the semiconductor layer 113. For example, In--Zn oxide can be applied to the semiconductor layer 113. At this time, the field effect mobility of the transistor can be increased by increasing the ratio of the number of atoms of indium to the number of atoms of the metal element contained in the metal oxide. On the other hand, by increasing the atomic ratio of zinc to the number of atoms of the metal elements contained in the metal oxide, the metal oxide becomes highly crystalline, which suppresses fluctuations in the electrical characteristics of the transistor and increases reliability. be able to. Further, a metal oxide that does not contain gallium or zinc, such as indium oxide, may be used for the semiconductor layer 113. By using metal oxides that do not contain gallium, it is possible to make threshold voltage fluctuations extremely small, especially in PBTS tests.
例えば、半導体層１１３に、インジウムと亜鉛を含む酸化物を用いることができる。このとき、金属元素の原子数比が、例えばＩｎ：Ｚｎ＝２：３、Ｉｎ：Ｚｎ＝４：１、又はこれらの近傍の金属酸化物を用いることができる。
For example, an oxide containing indium and zinc can be used for the semiconductor layer 113. At this time, metal oxides in which the atomic ratio of the metal elements is, for example, In:Zn=2:3, In:Zn=4:1, or in the vicinity thereof can be used.
なお、代表的にガリウムを挙げて説明したが、ガリウムに代えて元素Ｍを用いた場合にも適用できる。半導体層１１３には、インジウムの原子数比が元素Ｍの原子数比よりも高い金属酸化物を適用することが好ましい。また、亜鉛の原子数比が元素Ｍの原子数比よりも高い金属酸化物を適用することが好ましい。
Although the explanation has been given using gallium as a representative example, the present invention can also be applied to the case where element M is used instead of gallium. It is preferable to use a metal oxide in which the atomic ratio of indium is higher than the atomic ratio of the element M to the semiconductor layer 113. Further, it is preferable to use a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of element M.
半導体層１１３に元素Ｍの含有率が低い金属酸化物を適用することにより、正バイアス印加に対する信頼性が高いトランジスタとすることができる。当該トランジスタを正バイアス印加に対する高い信頼性が求められるトランジスタに適用することにより、高い信頼性を有するタッチパネルとすることができる。
By using a metal oxide with a low content of element M for the semiconductor layer 113, a transistor with high reliability against application of a positive bias can be obtained. By applying the transistor to a transistor that requires high reliability with respect to application of a positive bias, a highly reliable touch panel can be obtained.
続いて、光に対するトランジスタの信頼性について、説明する。
Next, the reliability of transistors against light will be explained.
トランジスタに光が入射することにより、トランジスタの電気特性が変動してしまう場合がある。特に、光が入射しうる領域に適用されるトランジスタは、光照射下での電気特性の変動が小さく、光に対する信頼性が高いことが好ましい。光に対する信頼性は、例えば、ＮＢＴＩＳ試験でのしきい値電圧の変動量により評価できる。
When light enters a transistor, the electrical characteristics of the transistor may change. In particular, it is preferable that a transistor applied to a region where light can enter has small fluctuations in electrical characteristics under light irradiation and high reliability against light. Reliability against light can be evaluated, for example, by the amount of variation in threshold voltage in an NBTIS test.
金属酸化物の元素Ｍの含有率を高くすることにより、光に対する信頼性の高いトランジスタとすることができる。つまり、ＮＢＴＩＳ試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。具体的には、元素Ｍの原子数比がインジウムの原子数比以上である金属酸化物はバンドギャップがより大きくなり、トランジスタのＮＢＴＩＳ試験でのしきい値電圧の変動量を小さくできる。半導体層１１３が有する金属酸化物のバンドギャップは、２．０ｅＶ以上が好ましく、さらには２．５ｅＶ以上が好ましく、さらには３．０ｅＶ以上が好ましく、さらには３．２ｅＶ以上が好ましく、さらには３．３ｅＶ以上が好ましく、さらには３．４ｅＶ以上が好ましく、さらには３．５ｅＶ以上が好ましい。
By increasing the content of element M in the metal oxide, a transistor with high reliability against light can be obtained. In other words, a transistor whose threshold voltage fluctuates in the NBTIS test can be small. Specifically, a metal oxide in which the atomic ratio of the element M is greater than or equal to the atomic ratio of indium has a larger band gap, and the amount of variation in threshold voltage in the NBTIS test of a transistor can be reduced. The band gap of the metal oxide of the semiconductor layer 113 is preferably 2.0 eV or more, more preferably 2.5 eV or more, further preferably 3.0 eV or more, further preferably 3.2 eV or more, and even more preferably 3.0 eV or more. .3 eV or more is preferable, more preferably 3.4 eV or more, and still more preferably 3.5 eV or more.
例えば、半導体層１１３は、金属元素の原子数比が、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、又はこれらの近傍の金属酸化物を用いることができる。
For example, in the semiconductor layer 113, the atomic ratio of metal elements is In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3. :2, In:M:Zn=1:3:3, In:M:Zn=1:3:4, or metal oxides in the vicinity thereof can be used.
半導体層１１３は、特に、含有される金属元素の原子数に対する元素Ｍの原子数の割合が、２０原子％以上７０原子％以下、好ましくは３０原子％以上７０原子％以下、より好ましくは３０原子％以上６０原子％以下、より好ましくは４０原子％以上６０原子％以下、より好ましくは５０原子％以上６０原子％以下である金属酸化物を好適に用いることができる。
In particular, the semiconductor layer 113 is such that the ratio of the number of atoms of the element M to the number of atoms of the metal element contained is 20 atom % or more and 70 atom % or less, preferably 30 atom % or more and 70 atom % or less, and more preferably 30 atom %. % or more and 60 atomic % or less, more preferably 40 atomic % or more and 60 atomic % or less, and more preferably 50 atomic % or more and 60 atomic % or less.
半導体層１１３にＩｎ−Ｇａ−Ｚｎ酸化物を用いた場合、金属元素の原子数に対するインジウムの原子数比が、ガリウムの原子数比以下の金属酸化物を適用できる。例えば、金属元素の原子数比が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、又はこれらの近傍の金属酸化物を用いることができる。
When an In-Ga-Zn oxide is used for the semiconductor layer 113, a metal oxide in which the atomic ratio of indium to the number of atoms of the metal element is equal to or lower than the atomic ratio of gallium can be used. For example, the atomic ratio of the metal elements is In:Ga:Zn=1:1:1, In:Ga:Zn=1:1:1.2, In:Ga:Zn=1:3:2, In: Ga:Zn=1:3:3, In:Ga:Zn=1:3:4, or metal oxides in the vicinity thereof can be used.
半導体層１１３は、特に、含有される金属元素の原子数に対するガリウムの原子数の割合が、２０原子％以上６０原子％以下、好ましくは２０原子％以上５０原子％以下、より好ましくは３０原子％以上５０原子％以下、より好ましくは４０原子％以上６０原子％以下、より好ましくは５０原子％以上６０原子％以下である金属酸化物を好適に用いることができる。
In particular, in the semiconductor layer 113, the ratio of the number of gallium atoms to the number of atoms of the metal element contained is 20 atom % or more and 60 atom % or less, preferably 20 atom % or more and 50 atom % or less, and more preferably 30 atom %. Metal oxides having a content of at least 40 at % and no more than 60 at %, more preferably at least 50 at % and no more than 60 at % can be suitably used.
半導体層１１３に元素Ｍの含有率が高い金属酸化物を適用することにより、光に対する信頼性が高いトランジスタとすることができる。当該トランジスタを光に対する高い信頼性が求められるトランジスタに適用することにより、高い信頼性を有するタッチパネルとすることができる。
By using a metal oxide with a high content of element M for the semiconductor layer 113, a transistor with high reliability against light can be obtained. By applying the transistor to a transistor that requires high reliability with respect to light, a highly reliable touch panel can be obtained.
前述したように、半導体層１１３に適用する金属酸化物の組成により、トランジスタの電気特性、及び信頼性が異なる。したがって、トランジスタに求められる電気特性、及び信頼性に応じて金属酸化物の組成を異ならせることにより、優れた電気特性と高い信頼性を両立したタッチパネルとすることができる。
As described above, the electrical characteristics and reliability of the transistor vary depending on the composition of the metal oxide applied to the semiconductor layer 113. Therefore, by varying the composition of the metal oxide depending on the electrical properties and reliability required of the transistor, a touch panel that has both excellent electrical properties and high reliability can be obtained.
半導体層１１３は、２以上の金属酸化物層を有する積層構造としてもよい。半導体層１１３が有する２以上の金属酸化物層は、組成が互いに同じ、又は概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、作製コストを削減できる。
The semiconductor layer 113 may have a stacked structure including two or more metal oxide layers. The two or more metal oxide layers included in the semiconductor layer 113 may have the same or approximately the same composition. By forming a stacked structure of metal oxide layers having the same composition, for example, the same sputtering target can be used to form the layers, thereby reducing manufacturing costs.
半導体層１１３が有する２以上の金属酸化物層は、組成が互いに異なってもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］又はその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］又ははその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。また、元素Ｍとして、ガリウム又はアルミニウムを用いることが特に好ましい。例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯ（登録商標）の中から選ばれるいずれか一と、の積層構造等を用いてもよい。
The two or more metal oxide layers included in the semiconductor layer 113 may have different compositions. For example, a first metal oxide layer having a composition of In:M:Zn=1:3:4 [atomic ratio] or a composition close to that, and In:M:Zn provided on the first metal oxide layer. A laminated structure with a second metal oxide layer having an atomic ratio of 1:1:1 or a composition close to 1:1:1 can be suitably used. Further, as the element M, it is particularly preferable to use gallium or aluminum. For example, using a laminated structure of one selected from indium oxide, indium gallium oxide, and IGZO and one selected from IAZO, IAGZO, and ITZO (registered trademark), etc. Good too.
半導体層１１３は、結晶性を有する金属酸化物層を用いることが好ましい。例えば、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）構造、多結晶構造、又は微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造等を有する金属酸化物層を用いることができる。結晶性を有する金属酸化物層を半導体層１１３に用いることにより、半導体層１１３中の欠陥準位密度を低減でき、信頼性の高いタッチパネルを実現できる。
As the semiconductor layer 113, a metal oxide layer having crystallinity is preferably used. For example, a metal oxide layer having a CAAC (c-axis aligned crystal) structure, a polycrystalline structure, a microcrystalline (NC: nano-crystal) structure, or the like can be used. By using a crystalline metal oxide layer for the semiconductor layer 113, the density of defect levels in the semiconductor layer 113 can be reduced, and a highly reliable touch panel can be realized.
半導体層１１３に用いる金属酸化物層の結晶性が高いほど、半導体層１１３中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物層を用いることで、大きな電流を流すことができるトランジスタを実現できる。
The higher the crystallinity of the metal oxide layer used for the semiconductor layer 113, the more the defect level density in the semiconductor layer 113 can be reduced. On the other hand, by using a metal oxide layer with low crystallinity, a transistor that can flow a large current can be realized.
金属酸化物層をスパッタリング法により形成する場合、形成時の基板温度（ステージ温度）が高いほど、結晶性の高い金属酸化物層を形成できる。また、形成時に用いる成膜ガス全体に対する酸素ガスの流量の割合（酸素流量比ともいう。）が高いほど、結晶性の高い金属酸化物層を形成できる。
When forming a metal oxide layer by sputtering, the higher the substrate temperature (stage temperature) during formation, the more crystalline the metal oxide layer can be formed. Furthermore, the higher the ratio of the flow rate of oxygen gas to the entire film-forming gas used during formation (also referred to as oxygen flow rate ratio), the more crystalline the metal oxide layer can be formed.
半導体層１１３は、結晶性が異なる２以上の金属酸化物層の積層構造としてもよい。例えば、第１の金属酸化物層と、当該第１の金属酸化物層上に設けられる第２の金属酸化物層と、の積層構造とし、第２の金属酸化物層は、第１の金属酸化物層より結晶性が高い領域を有する構成とすることができる。又は、第２の金属酸化物層は、第１の金属酸化物層より結晶性が低い領域を有する構成とすることができる。半導体層１１３が有する２以上の金属酸化物層は、組成が互いに同じ、又は概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、作製コストを削減できる。例えば、同じスパッタリングターゲットを用いて、酸素流量比を異ならせることにより、結晶性が異なる２以上の金属酸化物層の積層構造を形成できる。なお、半導体層１１３が有する２以上の金属酸化物層は、組成が互いに異なってもよい。
The semiconductor layer 113 may have a stacked structure of two or more metal oxide layers having different crystallinity. For example, the layered structure includes a first metal oxide layer and a second metal oxide layer provided on the first metal oxide layer, and the second metal oxide layer The structure can include a region having higher crystallinity than the oxide layer. Alternatively, the second metal oxide layer can have a region having lower crystallinity than the first metal oxide layer. The two or more metal oxide layers included in the semiconductor layer 113 may have the same or approximately the same composition. By forming a stacked structure of metal oxide layers having the same composition, for example, the same sputtering target can be used to form the layers, thereby reducing manufacturing costs. For example, by using the same sputtering target and varying the oxygen flow rate ratio, a stacked structure of two or more metal oxide layers with different crystallinities can be formed. Note that the two or more metal oxide layers included in the semiconductor layer 113 may have different compositions.
半導体層１１３の厚さは、３ｎｍ以上１００ｎｍ以下が好ましく、さらには５ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上４０ｎｍ以下が好ましく、さらには２５ｎｍ以上４０ｎｍ以下が好ましい。
The thickness of the semiconductor layer 113 is preferably 3 nm or more and 100 nm or less, more preferably 5 nm or more and 100 nm or less, further preferably 10 nm or more and 100 nm or less, further preferably 10 nm or more and 70 nm or less, and even more preferably 15 nm or more and 70 nm or less. , more preferably 15 nm or more and 50 nm or less, further preferably 20 nm or more and 50 nm or less, further preferably 20 nm or more and 40 nm or less, and even more preferably 25 nm or more and 40 nm or less.
半導体層１１３の形成時の基板温度は、室温（２５℃）以上２００℃以下が好ましく、室温以上１３０℃以下がより好ましい。基板温度を前述の範囲とすることで、大面積のガラス基板を用いる場合に、基板の撓み又は歪みを抑制できる。
The substrate temperature during formation of the semiconductor layer 113 is preferably from room temperature (25° C.) to 200° C., more preferably from room temperature to 130° C. By setting the substrate temperature within the above range, when a large-area glass substrate is used, deflection or distortion of the substrate can be suppressed.
ここで、半導体層１１３中に形成されうる酸素欠損について、説明する。
Here, oxygen vacancies that may be formed in the semiconductor layer 113 will be described.
半導体層１１３に酸化物半導体を用いる場合、酸化物半導体に含まれる水素が金属原子と結合する酸素と反応して水になり、酸化物半導体中に酸素欠損（ＶＯ）が形成される場合がある。さらに、酸素欠損に水素が入った欠陥（以下、ＶＯＨと記す）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、又は電界等のストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
When an oxide semiconductor is used for the semiconductor layer 113, hydrogen contained in the oxide semiconductor reacts with oxygen bonded to metal atoms to become water, and oxygen vacancies (V O ) may be formed in the oxide semiconductor. be. Furthermore, a defect in which hydrogen is present in an oxygen vacancy (hereinafter referred to as V OH ) functions as a donor, and electrons, which are carriers, may be generated. Further, a portion of hydrogen may combine with oxygen that is bonded to a metal atom to generate electrons, which are carriers. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normally-on characteristics. Further, since hydrogen in an oxide semiconductor is easily moved by stress such as heat or an electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate.
ＶＯＨは、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
V OH can function as a donor for the oxide semiconductor. However, it is difficult to quantitatively evaluate the defect. Therefore, in oxide semiconductors, evaluation is sometimes made based on carrier concentration rather than donor concentration. Therefore, in this specification and the like, a carrier concentration assuming a state in which no electric field is applied is sometimes used instead of a donor concentration as a parameter of an oxide semiconductor. That is, the "carrier concentration" described in this specification and the like can sometimes be translated into "donor concentration."
以上より、半導体層１１３に酸化物半導体を用いる場合、半導体層１１３中のＶＯＨをできる限り低減し、高純度真性又は実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水、及び水素等の不純物を除去すること（脱水、又は脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損（ＶＯ）を修復することが重要である。ＶＯＨ等の不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与できる。なお、酸化物半導体に酸素を供給して酸素欠損（ＶＯ）を修復することを、加酸素化処理と記す場合がある。
As described above, when an oxide semiconductor is used for the semiconductor layer 113, it is preferable to reduce V OH in the semiconductor layer 113 as much as possible to make the semiconductor layer 113 highly pure or substantially pure. In this way, in order to obtain an oxide semiconductor with sufficiently reduced V O H, impurities such as water and hydrogen in the oxide semiconductor must be removed (sometimes referred to as dehydration or dehydrogenation treatment). ), it is important to supply oxygen to the oxide semiconductor to repair oxygen vacancies (V O ). By using an oxide semiconductor in which impurities such as V OH are sufficiently reduced for a channel formation region of a transistor, stable electrical characteristics can be provided. Note that supplying oxygen to an oxide semiconductor to repair oxygen vacancies (V O ) may be referred to as oxygenation treatment.
半導体層１１３に酸化物半導体を用いる場合、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
When an oxide semiconductor is used for the semiconductor layer 113, the carrier concentration of the oxide semiconductor in a region functioning as a channel formation region is preferably 1×10 18 cm −3 or less, and less than 1×10 17 cm −3 . More preferably, it is less than 1×10 16 cm −3 , even more preferably less than 1×10 13 cm −3 , even more preferably less than 1×10 12 cm −3 . Note that the lower limit of the carrier concentration of the oxide semiconductor in the region functioning as a channel formation region is not particularly limited, but can be set to 1×10 −9 cm −3 , for example.
半導体層１１３は、半導体として機能する層状物質を有してもよい。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合又はイオン結合によって形成される層が、ファンデルワールス力のような、共有結合又はイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、且つ２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供できる。
The semiconductor layer 113 may include a layered material that functions as a semiconductor. A layered material is a general term for a group of materials having a layered crystal structure. A layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are laminated via bonds that are weaker than covalent bonds or ionic bonds, such as van der Waals forces. A layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity. By using a material that functions as a semiconductor and has high two-dimensional electrical conductivity for the channel formation region, a transistor with a large on-state current can be provided.
上記層状物質として、例えば、グラフェン、シリセン、及びカルコゲン化物等が挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、及び１３族カルコゲナイド等が挙げられる。トランジスタの半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、及びセレン化ジルコニウム（代表的にはＺｒＳｅ２）等が挙げられる。
Examples of the layered materials include graphene, silicene, and chalcogenides. A chalcogenide is a compound containing chalcogen (an element belonging to Group 16). Furthermore, examples of the chalcogenide include transition metal chalcogenides, group 13 chalcogenides, and the like. Specifically, transition metal chalcogenides that can be used as semiconductor layers of transistors include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), and molybdenum tellurium (typically MoTe 2 ) . ), tungsten sulfide (typically WS 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ), hafnium selenide (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenide (typically ZrSe 2 ).
〔絶縁層１０３〕
絶縁層１０３は、無機絶縁材料又は有機絶縁材料を用いることができる。絶縁層１０３は、無機絶縁材料と有機絶縁材料の積層構造としてもよい。 [Insulating layer 103]
For the insulatinglayer 103, an inorganic insulating material or an organic insulating material can be used. The insulating layer 103 may have a laminated structure of an inorganic insulating material and an organic insulating material.
絶縁層１０３は、無機絶縁材料又は有機絶縁材料を用いることができる。絶縁層１０３は、無機絶縁材料と有機絶縁材料の積層構造としてもよい。 [Insulating layer 103]
For the insulating
絶縁層１０３は、無機絶縁材料を好適に用いることができる。無機絶縁材料として、酸化物、酸化窒化物、窒化酸化物、及び窒化物の一又は複数を用いることができる。絶縁層１０３は、例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウム、酸化ジルコニウム、酸化ガリウム、酸化タンタル、酸化マグネシウム、酸化ランタン、酸化セリウム、酸化ネオジム、窒化シリコン、窒化酸化シリコン、及び窒化アルミニウムの一又は複数を用いることができる。
For the insulating layer 103, an inorganic insulating material can be suitably used. As the inorganic insulating material, one or more of oxides, oxynitrides, nitrided oxides, and nitrides can be used. The insulating layer 103 is made of, for example, silicon oxide, silicon oxynitride, aluminum oxide, hafnium oxide, yttrium oxide, zirconium oxide, gallium oxide, tantalum oxide, magnesium oxide, lanthanum oxide, cerium oxide, neodymium oxide, silicon nitride, silicon nitride oxide. , and aluminum nitride may be used.
なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を示す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を示す。例えば、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を示し、窒化酸化シリコンとは、その組成として酸素よりも窒素の含有量が多い材料を示す。
Note that in this specification and the like, oxynitride refers to a material whose composition contains more oxygen than nitrogen. A nitrided oxide refers to a material whose composition contains more nitrogen than oxygen. For example, silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen, and silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
酸素及び窒素の含有量の分析は、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、又はＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いることができる。目的の元素の含有率が高い（例えば、０．５ａｔｏｍｉｃ％以上、又は１ａｔｏｍｉｃ％以上）場合は、ＸＰＳが適している。一方、目的の元素の含有率が低い（例えば１ａｔｏｍｉｃ％以下、又は０．５ａｔｏｍｉｃ％以下）場合には、ＳＩＭＳが適している。元素の含有量を比較する際には、ＳＩＭＳとＸＰＳの両方の分析手法を用いた複合解析を行うことがより好ましい。
The content of oxygen and nitrogen can be analyzed using, for example, secondary ion mass spectrometry (SIMS) or X-ray photoelectron spectroscopy (XPS). When the content of the target element is high (for example, 0.5 atomic % or more, or 1 atomic % or more), XPS is suitable. On the other hand, when the content of the target element is low (for example, 1 atomic % or less, or 0.5 atomic % or less), SIMS is suitable. When comparing the contents of elements, it is more preferable to perform a combined analysis using both SIMS and XPS analysis techniques.
絶縁層１０３を２層以上の積層構造としてもよい。例えば図６、及び図７では、絶縁層１０３が、絶縁層１０３ａと、絶縁層１０３ａ上の絶縁層１０３ｂとの積層構造を有する構成を示している。絶縁層１０３ａ及び絶縁層１０３ｂはそれぞれ、前述の絶縁層１０３に用いることができる材料を用いることができる。なお、絶縁層１０３ａと絶縁層１０３ｂで同じ材料を用いてもよく、異なる材料を用いてもよい。なお、絶縁層１０３ａを２層以上の積層構造としてもよい。絶縁層１０３ｂを２層以上の積層構造としてもよい。
The insulating layer 103 may have a laminated structure of two or more layers. For example, FIGS. 6 and 7 show a structure in which the insulating layer 103 has a stacked structure of an insulating layer 103a and an insulating layer 103b on the insulating layer 103a. The insulating layer 103a and the insulating layer 103b can each use a material that can be used for the above-described insulating layer 103. Note that the same material or different materials may be used for the insulating layer 103a and the insulating layer 103b. Note that the insulating layer 103a may have a stacked structure of two or more layers. The insulating layer 103b may have a laminated structure of two or more layers.
絶縁層１０３ａの膜厚は、絶縁層１０３ｂの膜厚より厚い構成とすることができる。絶縁層１０３ａの成膜速度（成膜レートともいう。）は速いことが好ましく、例えば絶縁層１０３ｂの成膜速度より速いことが好ましい。特に、絶縁層１０３ａの膜厚が厚い場合は、絶縁層１０３ａの成膜速度が速いことが好ましい。絶縁層１０３ａの成膜速度を速くすることにより、生産性を高めることができる。例えば、絶縁層１０３ａの形成時のパワーを高くすると、成膜速度を速くできる。
The thickness of the insulating layer 103a can be configured to be thicker than the thickness of the insulating layer 103b. The film formation rate (also referred to as film formation rate) of the insulating layer 103a is preferably fast, for example, preferably faster than the film formation rate of the insulating layer 103b. In particular, when the insulating layer 103a is thick, it is preferable that the film formation rate of the insulating layer 103a is fast. By increasing the deposition rate of the insulating layer 103a, productivity can be increased. For example, by increasing the power when forming the insulating layer 103a, the deposition rate can be increased.
絶縁層１０３ａは、応力が小さいことが好ましい。絶縁層１０３ａの膜厚を厚くすると、絶縁層１０３ａの応力が大きくなり、基板の反りが発生する場合がある。絶縁層１０３ａの応力を小さくすることにより、基板の反り等の、応力に起因する工程中の問題の発生を抑制できる。
It is preferable that the insulating layer 103a has low stress. When the thickness of the insulating layer 103a is increased, stress in the insulating layer 103a increases, which may cause the substrate to warp. By reducing the stress in the insulating layer 103a, it is possible to suppress the occurrence of problems during the process due to stress, such as warping of the substrate.
絶縁層１０３ｂは、絶縁層１０３ａからガスが脱離することを抑制するブロッキング層として機能する。絶縁層１０３ｂは、ガスを拡散しづらい材料を用いることが好ましい。絶縁層１０３ｂは、絶縁層１０３ａより膜密度が高い領域を有することが好ましい。絶縁層１０３ｂの膜密度を高くすることで、ブロッキング性を高めることができる。絶縁層１０３ｂは、例えば、絶縁層１０３ａより窒素の含有量が多い材料を用いることができる。絶縁層１０３ｂの窒素の含有量を多くすることで、ブロッキング性を高めることができる。
The insulating layer 103b functions as a blocking layer that suppresses desorption of gas from the insulating layer 103a. The insulating layer 103b is preferably made of a material that does not easily diffuse gas. The insulating layer 103b preferably has a region with a higher film density than the insulating layer 103a. Blocking properties can be improved by increasing the film density of the insulating layer 103b. For example, a material containing more nitrogen than the insulating layer 103a can be used for the insulating layer 103b. Blocking properties can be improved by increasing the nitrogen content of the insulating layer 103b.
絶縁層１０３ｂは、絶縁層１０３ａからガスが脱離することを抑制するブロッキング層として機能する膜厚であればよく、絶縁層１０３ａの膜厚より薄い構成とすることができる。絶縁層１０３ｂの成膜速度は遅いことが好ましく、例えば絶縁層１０３ａの成膜速度より遅いことが好ましい。絶縁層１０３ｂの成膜速度を遅くすることにより、絶縁層１０３ｂの膜密度が高くなり、ブロッキング性を高めることができる。また、絶縁層１０３ｂの成膜時の基板温度を高くすることで、絶縁層１０３ｂの膜密度が高くなり、ブロッキング性を高めることができる。
The insulating layer 103b may have a thickness that functions as a blocking layer that suppresses desorption of gas from the insulating layer 103a, and may be thinner than the insulating layer 103a. The deposition rate of the insulating layer 103b is preferably slow, for example, preferably slower than the deposition rate of the insulating layer 103a. By slowing down the deposition rate of the insulating layer 103b, the film density of the insulating layer 103b can be increased, and blocking properties can be improved. Furthermore, by increasing the substrate temperature during the formation of the insulating layer 103b, the film density of the insulating layer 103b increases, and blocking properties can be improved.
膜密度の評価は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、又はＸ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）を用いることができる。また、膜密度の違いは、断面の透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像で評価できる場合がある。ＴＥＭ観察において、膜密度が高いと透過電子（ＴＥ）像が濃く（暗く）、膜密度が低いと透過電子（ＴＥ）像が淡く（明るく）なる。したがって、透過電子（ＴＥ）像において、絶縁層１０３ａと比較して、絶縁層１０３ｂは濃い（暗い）像となる場合がある。なお、絶縁層１０３ａと絶縁層１０３ｂに同じ材料を適用する場合であっても、膜密度が異なるため、断面のＴＥＭ像において、これらの境界をコントラストの違いとして観察できる場合がある。
The film density can be evaluated using, for example, Rutherford Backscattering Spectrometry (RBS) or X-Ray Reflection (XRR). Further, the difference in film density may be evaluated using a cross-sectional transmission electron microscopy (TEM) image. In TEM observation, when the film density is high, the transmission electron (TE) image becomes dense (dark), and when the film density is low, the transmission electron (TE) image becomes pale (bright). Therefore, in a transmission electron (TE) image, the insulating layer 103b may appear darker (darker) than the insulating layer 103a. Note that even when the same material is applied to the insulating layer 103a and the insulating layer 103b, the film density is different, so in a cross-sectional TEM image, the boundary between these may be observed as a difference in contrast.
絶縁層１０３ｂは、絶縁層１０３ａより膜中の水素濃度が低い領域を有する場合がある。絶縁層１０３ａ及び絶縁層１０３ｂの水素濃度の違いは、例えば、二次イオン質量分析法（ＳＩＭＳ）で評価できる。
The insulating layer 103b may have a region where the hydrogen concentration in the film is lower than that of the insulating layer 103a. The difference in hydrogen concentration between the insulating layer 103a and the insulating layer 103b can be evaluated by, for example, secondary ion mass spectrometry (SIMS).
ここで、半導体層１１３に金属酸化物を用いる構成を例に挙げて、絶縁層１０３について具体的に説明する。
Here, the insulating layer 103 will be specifically described using a structure in which a metal oxide is used for the semiconductor layer 113 as an example.
半導体層１１３に酸化物半導体を用いる場合、絶縁層１０３ａ及び絶縁層１０３ｂはそれぞれ、無機絶縁材料を好適に用いることができる。
When an oxide semiconductor is used for the semiconductor layer 113, an inorganic insulating material can be preferably used for each of the insulating layer 103a and the insulating layer 103b.
絶縁層１０３ａは、酸化物又は酸化窒化物を用いることが好ましい。絶縁層１０３ａには、加熱により酸素を放出する膜を用いることが好ましい。絶縁層１０３ａは、例えば、酸化シリコン又は酸化窒化シリコンを好適に用いることができる。
The insulating layer 103a is preferably made of oxide or oxynitride. It is preferable to use a film that releases oxygen when heated for the insulating layer 103a. For example, silicon oxide or silicon oxynitride can be suitably used for the insulating layer 103a.
絶縁層１０３ａが酸素を放出することで、絶縁層１０３ａから半導体層１１３に酸素を供給できる。絶縁層１０３ａから半導体層１１３、特に半導体層１１３のチャネル形成領域に酸素を供給することで、半導体層１１３中の酸素欠損（ＶＯ）及びＶＯＨを低減できる。よって、タッチパネル１０が有するトランジスタを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。絶縁層１０３ａは、酸素の拡散係数が高いことが好ましい。絶縁層１０３ａの酸素の拡散係数を高くすることで、絶縁層１０３ａ中を酸素が拡散しやすくなり、効率よく絶縁層１０３ａから半導体層１１３に酸素を供給できる。なお、半導体層１１３に酸素を供給する処理は、他に、酸素を含む雰囲気での加熱処理、及び酸素を含む雰囲気下におけるプラズマ処理等がある。
Since the insulating layer 103a releases oxygen, oxygen can be supplied from the insulating layer 103a to the semiconductor layer 113. By supplying oxygen from the insulating layer 103a to the semiconductor layer 113, particularly the channel formation region of the semiconductor layer 113, oxygen vacancies (V O ) and V OH in the semiconductor layer 113 can be reduced. Therefore, the transistor included in the touch panel 10 can be a transistor that exhibits good electrical characteristics and is highly reliable. The insulating layer 103a preferably has a high oxygen diffusion coefficient. By increasing the oxygen diffusion coefficient of the insulating layer 103a, oxygen can be easily diffused in the insulating layer 103a, and oxygen can be efficiently supplied from the insulating layer 103a to the semiconductor layer 113. Note that other treatments for supplying oxygen to the semiconductor layer 113 include heat treatment in an atmosphere containing oxygen, plasma treatment in an atmosphere containing oxygen, and the like.
絶縁層１０３ａは、自身からの不純物（例えば、水及び水素）の放出が少ないことが好ましい。絶縁層１０３ａからの不純物の放出を少なくすることにより、不純物が半導体層１１３に拡散することが抑制される。よって、タッチパネル１０が有するトランジスタを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。
The insulating layer 103a preferably releases little impurity (eg, water and hydrogen) from itself. By reducing the release of impurities from the insulating layer 103a, diffusion of impurities into the semiconductor layer 113 is suppressed. Therefore, the transistor included in the touch panel 10 can be a transistor that exhibits good electrical characteristics and is highly reliable.
絶縁層１０３ａには、例えば、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いた酸化シリコン又は酸化窒化シリコンを好適に用いることができる。この場合、原料ガスは、シリコンを含むガスと、酸素を含むガスとの混合ガスを用いることが好ましい。シリコンを含むガスとして、例えば、シラン、ジシラン、トリシラン、又はフッ化シランのいずれか一又は複数を用いることができる。酸素を含むガスとして、例えば、酸素（Ｏ２）、オゾン（Ｏ３）、一酸化二窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）、又は二酸化窒素（ＮＯ２）のいずれか一又は複数を用いることができる。なお、絶縁層１０３ａの形成時のパワーを高くすることにより、絶縁層１０３ａから放出される不純物（例えば、水及び水素）の量を少なくできる。
For example, silicon oxide or silicon oxynitride using a plasma enhanced chemical vapor deposition (PECVD) method can be suitably used for the insulating layer 103a. In this case, it is preferable to use a mixed gas of a gas containing silicon and a gas containing oxygen as the raw material gas. As the gas containing silicon, for example, one or more of silane, disilane, trisilane, and fluorinated silane can be used. As a gas containing oxygen, for example, one or more of oxygen (O 2 ), ozone (O 3 ), dinitrogen monoxide (N 2 O), nitrogen monoxide (NO), or nitrogen dioxide (NO 2 ). can be used. Note that by increasing the power during formation of the insulating layer 103a, the amount of impurities (for example, water and hydrogen) released from the insulating layer 103a can be reduced.
絶縁層１０３ｂは、酸素を透過しづらいことが好ましい。絶縁層１０３ｂは、絶縁層１０３ａから酸素が脱離することを抑制するブロッキング層として機能する。さらに、絶縁層１０３ｂは、水素を透過しづらいことが好ましい。絶縁層１０３ｂは、トランジスタの外から絶縁層１０３を介して半導体層１１３へ水素が拡散することを抑制するブロッキング層として機能する。絶縁層１０３ｂの膜密度は高いことが好ましい。絶縁層１０３ｂの膜密度を高くすることで、酸素及び水素のブロッキング性を高めることができる。絶縁層１０３ｂの膜密度は、絶縁層１０３ａの膜密度より高いことが好ましい。絶縁層１０３ａに酸化シリコン又は酸化窒化シリコンを用いる場合、絶縁層１０３ｂは、例えば、窒化シリコン、窒化酸化シリコン、又は酸化アルミニウムを好適に用いることができる。絶縁層１０３ｂは、例えば、絶縁層１０３ａより窒素の含有量が多い領域を有することが好ましい。絶縁層１０３ｂは、例えば、絶縁層１０３ａより窒素の含有量が多い材料を用いることができる。絶縁層１０３ｂは、窒化物又は窒化酸化物を用いることが好ましい。絶縁層１０３ｂは、例えば、窒化シリコン又は窒化酸化シリコンを好適に用いることができる。
It is preferable that the insulating layer 103b is difficult to transmit oxygen. The insulating layer 103b functions as a blocking layer that suppresses desorption of oxygen from the insulating layer 103a. Further, it is preferable that the insulating layer 103b is difficult to transmit hydrogen. The insulating layer 103b functions as a blocking layer that suppresses hydrogen from diffusing from outside the transistor to the semiconductor layer 113 through the insulating layer 103. It is preferable that the film density of the insulating layer 103b is high. By increasing the film density of the insulating layer 103b, oxygen and hydrogen blocking properties can be improved. The film density of the insulating layer 103b is preferably higher than that of the insulating layer 103a. When silicon oxide or silicon oxynitride is used for the insulating layer 103a, silicon nitride, silicon nitride oxide, or aluminum oxide can be preferably used for the insulating layer 103b, for example. For example, the insulating layer 103b preferably has a region containing more nitrogen than the insulating layer 103a. For example, a material containing more nitrogen than the insulating layer 103a can be used for the insulating layer 103b. It is preferable to use nitride or nitride oxide for the insulating layer 103b. For example, silicon nitride or silicon nitride oxide can be suitably used for the insulating layer 103b.
絶縁層１０３ａに含まれる酸素が、絶縁層１０３ａの半導体層１１３と接しない領域（例えば、絶縁層１０３ａの上面）から上方へ拡散すると、絶縁層１０３ａから半導体層１１３へ供給される酸素の量が少なくなってしまう場合がある。絶縁層１０３ａ上に絶縁層１０３ｂを設けることにより、絶縁層１０３ａに含まれる酸素が、絶縁層１０３ａの半導体層１１３と接しない領域から拡散することを抑制できる。したがって、絶縁層１０３ａから半導体層１１３へ供給される酸素の量が増え、半導体層１１３中の酸素欠損（ＶＯ）及びＶＯＨを低減できる。したがって、タッチパネル１０が有するトランジスタを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。
When oxygen contained in the insulating layer 103a diffuses upward from a region of the insulating layer 103a that is not in contact with the semiconductor layer 113 (for example, the top surface of the insulating layer 103a), the amount of oxygen supplied from the insulating layer 103a to the semiconductor layer 113 increases. It may become less. By providing the insulating layer 103b over the insulating layer 103a, oxygen contained in the insulating layer 103a can be suppressed from diffusing from a region of the insulating layer 103a that is not in contact with the semiconductor layer 113. Therefore, the amount of oxygen supplied from the insulating layer 103a to the semiconductor layer 113 increases, and oxygen vacancies (V O ) and V O H in the semiconductor layer 113 can be reduced. Therefore, the transistor included in the touch panel 10 can exhibit good electrical characteristics and be highly reliable.
絶縁層１０３ａに含まれる酸素によって、導電層１１２が酸化され、抵抗が高くなってしまう場合がある。また、絶縁層１０３ａに含まれる酸素によって導電層１１２が酸化されることにより、絶縁層１０３ａから半導体層１１３に供給される酸素の量が少なくなってしまう場合がある。絶縁層１０３ａ上に絶縁層１０３ｂを設けることにより、導電層１１２が酸化され、抵抗が高くなることを抑制できる。それとともに、絶縁層１０３ａから半導体層１１３へ供給される酸素の量が増え、半導体層１１３中の酸素欠損（ＶＯ）及びＶＯＨを低減できる。よって、タッチパネル１０が有するトランジスタを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。
Oxygen contained in the insulating layer 103a may oxidize the conductive layer 112, resulting in increased resistance. Further, when the conductive layer 112 is oxidized by oxygen contained in the insulating layer 103a, the amount of oxygen supplied from the insulating layer 103a to the semiconductor layer 113 may decrease. By providing the insulating layer 103b over the insulating layer 103a, oxidation of the conductive layer 112 and increase in resistance can be suppressed. At the same time, the amount of oxygen supplied from the insulating layer 103a to the semiconductor layer 113 increases, and oxygen vacancies (V O ) and V O H in the semiconductor layer 113 can be reduced. Therefore, the transistor included in the touch panel 10 can be a transistor that exhibits good electrical characteristics and is highly reliable.
半導体層１１３に水素が拡散すると、酸化物半導体に含まれる酸素原子と反応して水になり、酸素欠損（ＶＯ）が形成される場合がある。さらに、ＶＯＨが形成され、キャリア濃度が高くなってしまう場合がある。絶縁層１０３ａ上に絶縁層１０３ｂを設けることにより、半導体層１１３中の酸素欠損（ＶＯ）及びＶＯＨを低減できる。よって、タッチパネル１０が有するトランジスタを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。
When hydrogen diffuses into the semiconductor layer 113, it reacts with oxygen atoms contained in the oxide semiconductor to become water, and oxygen vacancies (V O ) may be formed. Furthermore, V OH may be formed and the carrier concentration may become high. By providing the insulating layer 103b over the insulating layer 103a, oxygen vacancies (V O ) and V O H in the semiconductor layer 113 can be reduced. Therefore, the transistor included in the touch panel 10 can be a transistor that exhibits good electrical characteristics and is highly reliable.
絶縁層１０３ｂは、酸素及び水素のブロッキング層として機能する膜厚であることが好ましい。絶縁層１０３ｂの膜厚が薄いと、ブロッキング層としての機能が低くなってしまう場合がある。一方、絶縁層１０３ｂの膜厚が厚いと、絶縁層１０３ａと接する半導体層１１３の領域が狭くなり、絶縁層１０３ａから半導体層１１３へ供給される酸素の量が少なくなってしまう場合がある。絶縁層１０３ｂの膜厚は、絶縁層１０３ａの膜厚より薄くてもよい。絶縁層１０３ｂの膜厚は、５ｎｍ以上１００ｎｍ以下が好ましく、さらには５ｎｍ以上７０ｎｍ以下が好ましく、さらには１０ｎｍ以上７０ｎｍ以下が好ましく、さらには１０ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上４０ｎｍ以下が好ましい。絶縁層１０３ｂの膜厚を前述の範囲とすることで、半導体層１１３中、特にチャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨを低減できる。よって、タッチパネル１０が有するトランジスタを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。
The insulating layer 103b preferably has a thickness that functions as an oxygen and hydrogen blocking layer. If the insulating layer 103b is thin, its function as a blocking layer may be reduced. On the other hand, if the insulating layer 103b is thick, the area of the semiconductor layer 113 in contact with the insulating layer 103a becomes narrow, and the amount of oxygen supplied from the insulating layer 103a to the semiconductor layer 113 may decrease. The thickness of the insulating layer 103b may be thinner than the thickness of the insulating layer 103a. The thickness of the insulating layer 103b is preferably 5 nm or more and 100 nm or less, more preferably 5 nm or more and 70 nm or less, further preferably 10 nm or more and 70 nm or less, further preferably 10 nm or more and 50 nm or less, and even more preferably 20 nm or more and 50 nm or less. , and more preferably 20 nm or more and 40 nm or less. By setting the thickness of the insulating layer 103b within the above range, oxygen vacancies (V O ) and V O H in the semiconductor layer 113, particularly in the channel formation region, can be reduced. Therefore, the transistor included in the touch panel 10 can be a transistor that exhibits good electrical characteristics and is highly reliable.
絶縁層１０３ｂは、自身からの不純物（例えば、水及び水素）の放出が少ないことが好ましい。絶縁層１０３ｂからの不純物の放出を少なくすることにより、不純物が半導体層１１３に拡散することが抑制される。よって、タッチパネル１０が有するトランジスタを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。
The insulating layer 103b preferably releases little impurity (eg, water and hydrogen) from itself. By reducing the release of impurities from the insulating layer 103b, diffusion of impurities into the semiconductor layer 113 is suppressed. Therefore, the transistor included in the touch panel 10 can be a transistor that exhibits good electrical characteristics and is highly reliable.
トランジスタ２０１において、半導体層１１３の絶縁層１０３と接する領域がチャネル形成領域として機能できる。つまり、チャネル形成領域に選択的に酸素が供給され、酸素欠損（ＶＯ）及びＶＯＨを低減できる。したがって、タッチパネル１０が有するトランジスタを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。
In the transistor 201, a region of the semiconductor layer 113 in contact with the insulating layer 103 can function as a channel formation region. That is, oxygen is selectively supplied to the channel forming region, and oxygen vacancies (V O ) and V O H can be reduced. Therefore, the transistor included in the touch panel 10 can exhibit good electrical characteristics and be highly reliable.
〔導電層１１１、導電層１１２、及び導電層１１５〕
ソース電極又はドレイン電極として機能する導電層１１１及び導電層１１２、並びにゲート電極として機能する導電層１１５は、クロム、銅、アルミニウム、マグネシウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルト、モリブデン、及びニオブの一又は複数、若しくは前述した金属の一又は複数を成分とする合金を用いてそれぞれ形成できる。導電層１１１、導電層１１２、及び導電層１１５は、銅、銀、金、又はアルミニウムの一又は複数を含む、低抵抗な導電性材料を好適に用いることができる。特に、銅又はアルミニウムは量産性に優れるため好ましい。 [Conductive layer 111, conductive layer 112, and conductive layer 115]
The conductive layers 111 and 112 that function as a source electrode or a drain electrode, and the conductive layer 115 that functions as a gate electrode include chromium, copper, aluminum, magnesium, gold, silver, zinc, molybdenum, tantalum, titanium, tungsten, and manganese. , nickel, iron, cobalt, molybdenum, and niobium, or an alloy containing one or more of the aforementioned metals. For the conductive layer 111, the conductive layer 112, and the conductive layer 115, a low-resistance conductive material containing one or more of copper, silver, gold, or aluminum can be suitably used. In particular, copper or aluminum is preferable because it is excellent in mass productivity.
ソース電極又はドレイン電極として機能する導電層１１１及び導電層１１２、並びにゲート電極として機能する導電層１１５は、クロム、銅、アルミニウム、マグネシウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルト、モリブデン、及びニオブの一又は複数、若しくは前述した金属の一又は複数を成分とする合金を用いてそれぞれ形成できる。導電層１１１、導電層１１２、及び導電層１１５は、銅、銀、金、又はアルミニウムの一又は複数を含む、低抵抗な導電性材料を好適に用いることができる。特に、銅又はアルミニウムは量産性に優れるため好ましい。 [
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導電層１１１、導電層１１２、及び導電層１１５は、金属酸化物（酸化物導電体ともいう。）を用いることができる。酸化物導電体（ＯＣ：Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）として、例えば、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）、及びＩｎ−Ｇａ−Ｚｎ酸化物が挙げられる。
A metal oxide (also referred to as an oxide conductor) can be used for the conductive layer 111, the conductive layer 112, and the conductive layer 115. As the oxide conductor (OC), for example, In-Sn oxide (ITO), In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide. , In-Zn oxide, In-Sn-Si oxide (ITSO), and In-Ga-Zn oxide.
ここで、酸化物導電体（ＯＣ）について説明を行う。例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
Here, the oxide conductor (OC) will be explained. For example, when oxygen vacancies are formed in a metal oxide having semiconductor properties and hydrogen is added to the oxygen vacancies, a donor level is formed near the conduction band. As a result, the metal oxide becomes highly conductive and becomes a conductor. A metal oxide that has been made into a conductor can be called an oxide conductor.
導電層１１１、導電層１１２、及び導電層１１５は、前述の酸化物導電体（金属酸化物）を含む導電層と、金属又は合金を含む導電層の積層構造としてもよい。金属又は合金を含む導電層を用いることで、配線抵抗を小さくできる。
The conductive layer 111, the conductive layer 112, and the conductive layer 115 may have a stacked structure of a conductive layer containing the aforementioned oxide conductor (metal oxide) and a conductive layer containing a metal or an alloy. By using a conductive layer containing metal or an alloy, wiring resistance can be reduced.
導電層１１１、導電層１１２、及び導電層１１５には、Ｃｕ−Ｘ合金（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、又はＴｉ）を用いてもよい。Ｃｕ−Ｘ合金を用いることで、ウエットエッチングプロセスで加工できるため、作製コストを抑制することが可能となる。
A Cu-X alloy (X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti) may be used for the conductive layer 111, the conductive layer 112, and the conductive layer 115. By using the Cu-X alloy, it can be processed by a wet etching process, making it possible to suppress manufacturing costs.
なお、導電層１１１、導電層１１２、及び導電層１１５で互いに同じ材料を用いてもよく、互いに異なる材料を用いてもよい。
Note that the conductive layer 111, the conductive layer 112, and the conductive layer 115 may use the same material or different materials.
ここで、半導体層１１３に金属酸化物を用いる構成を例に挙げて、導電層１１１、及び導電層１１２について具体的に説明する。
Here, the conductive layer 111 and the conductive layer 112 will be specifically described using a structure in which a metal oxide is used for the semiconductor layer 113 as an example.
半導体層１１３に酸化物半導体を用いる場合、半導体層１１３に含まれる酸素によって導電層１１１及び導電層１１２が酸化され、抵抗が高くなってしまう場合がある。絶縁層１０３ａに含まれる酸素によって、導電層１１１及び導電層１１２が酸化され、抵抗が高くなってしまう場合がある。また、半導体層１１３に含まれる酸素によって導電層１１１及び導電層１１２が酸化されることにより、半導体層１１３中の酸素欠損（ＶＯ）が増加してしまう場合がある。絶縁層１０３ａに含まれる酸素によって導電層１１１及び導電層１１２が酸化されることにより、絶縁層１０３ａから半導体層１１３に供給される酸素の量が少なくなってしまう場合がある。
When an oxide semiconductor is used for the semiconductor layer 113, the conductive layer 111 and the conductive layer 112 may be oxidized by oxygen contained in the semiconductor layer 113, resulting in increased resistance. Oxygen contained in the insulating layer 103a may oxidize the conductive layer 111 and the conductive layer 112, resulting in increased resistance. Further, when the conductive layer 111 and the conductive layer 112 are oxidized by oxygen contained in the semiconductor layer 113, oxygen vacancies (V O ) in the semiconductor layer 113 may increase. When the conductive layer 111 and the conductive layer 112 are oxidized by oxygen contained in the insulating layer 103a, the amount of oxygen supplied from the insulating layer 103a to the semiconductor layer 113 may decrease.
導電層１１１及び導電層１１２はそれぞれ、酸化されにくい材料を用いることが好ましい。導電層１１１及び導電層１１２はそれぞれ、酸化物導電体を用いることが好ましい。例えば、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、又はＩｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）を好適に用いることができる。導電層１１１及び導電層１１２はそれぞれ、窒化物導電体を用いてもよい。窒化物導電体として、窒化タンタル、及び窒化チタンが挙げられる。導電層１１１及び導電層１１２は、前述の材料の積層構造を有してもよい。
It is preferable that the conductive layer 111 and the conductive layer 112 are each made of a material that is not easily oxidized. It is preferable to use an oxide conductor for each of the conductive layer 111 and the conductive layer 112. For example, In-Sn oxide (ITO) or In-Sn-Si oxide (ITSO) can be suitably used. A nitride conductor may be used for each of the conductive layer 111 and the conductive layer 112. Examples of nitride conductors include tantalum nitride and titanium nitride. The conductive layer 111 and the conductive layer 112 may have a laminated structure of the above-described materials.
導電層１１１及び導電層１１２に酸化されにくい材料を用いることにより、半導体層１１３に含まれる酸素又は絶縁層１０３ａに含まれる酸素によって酸化され、抵抗が高くなることを抑制できる。また、半導体層１１３中の酸素欠損（ＶＯ）の増加が抑制されるとともに、絶縁層１０３ａから半導体層１１３に供給される酸素の量を増やすことができる。したがって、半導体層１１３中の酸素欠損（ＶＯ）及びＶＯＨを低減できる。よって、タッチパネル１０が有するトランジスタを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。なお、導電層１１１と導電層１１２で同じ材料を用いてもよく、異なる材料を用いてもよい。
By using a material that is not easily oxidized for the conductive layer 111 and the conductive layer 112, increase in resistance due to oxidation by oxygen contained in the semiconductor layer 113 or oxygen contained in the insulating layer 103a can be suppressed. Furthermore, an increase in oxygen vacancies (V O ) in the semiconductor layer 113 can be suppressed, and the amount of oxygen supplied from the insulating layer 103a to the semiconductor layer 113 can be increased. Therefore, oxygen vacancies (V O ) and V O H in the semiconductor layer 113 can be reduced. Therefore, the transistor included in the touch panel 10 can be a transistor that exhibits good electrical characteristics and is highly reliable. Note that the conductive layer 111 and the conductive layer 112 may use the same material or different materials.
〔絶縁層１０５〕
ゲート絶縁層として機能する絶縁層１０５は、欠陥密度が低いことが好ましい。絶縁層１０５の欠陥密度が低いことにより、良好な電気特性を示すトランジスタとすることができる。さらに、絶縁層１０５は、絶縁耐圧が高いことが好ましい。絶縁層１０５の絶縁耐圧が高いことにより、タッチパネル１０が有するトランジスタを、信頼性の高いトランジスタとすることができる。 [Insulating layer 105]
The insulatinglayer 105 that functions as a gate insulating layer preferably has a low defect density. Since the defect density of the insulating layer 105 is low, the transistor can exhibit good electrical characteristics. Furthermore, it is preferable that the insulating layer 105 has a high dielectric strength voltage. Since the insulating layer 105 has a high dielectric strength voltage, the transistor included in the touch panel 10 can be a highly reliable transistor.
ゲート絶縁層として機能する絶縁層１０５は、欠陥密度が低いことが好ましい。絶縁層１０５の欠陥密度が低いことにより、良好な電気特性を示すトランジスタとすることができる。さらに、絶縁層１０５は、絶縁耐圧が高いことが好ましい。絶縁層１０５の絶縁耐圧が高いことにより、タッチパネル１０が有するトランジスタを、信頼性の高いトランジスタとすることができる。 [Insulating layer 105]
The insulating
絶縁層１０５は、例えば、絶縁性を有する酸化物、酸化窒化物、窒化酸化物、及び窒化物の一又は複数を用いることができる。絶縁層１０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、及びＧａ−Ｚｎ酸化物の一又は複数を用いることができる。絶縁層１０５は、単層でもよく、積層であってもよい。絶縁層１０５は、例えば、酸化物と窒化物の積層構造としてもよい。
For the insulating layer 105, for example, one or more of an oxide, an oxynitride, a nitride oxide, and a nitride having insulating properties can be used. The insulating layer 105 is made of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, One or more of yttrium oxynitride and Ga-Zn oxide can be used. The insulating layer 105 may be a single layer or a laminated layer. The insulating layer 105 may have a stacked structure of oxide and nitride, for example.
なお、微細なトランジスタにおいて、ゲート絶縁層の膜厚が薄くなると、リーク電流が大きくなってしまう場合がある。ゲート絶縁層に、比誘電率の高い材料（ｈｉｇｈ−ｋ材料ともいう。）を用いることで物理膜厚を保ちながら、トランジスタ駆動時の低電圧化が可能となる。ｈｉｇｈ−ｋ材料として、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びにシリコン及びハフニウムを有する窒化物が挙げられる。
Note that in a fine transistor, when the thickness of the gate insulating layer becomes thinner, leakage current may increase. By using a material with a high dielectric constant (also referred to as a high-k material) for the gate insulating layer, it is possible to lower the voltage when driving the transistor while maintaining the physical film thickness. As high-k materials, gallium oxide, hafnium oxide, zirconium oxide, oxides with aluminum and hafnium, oxynitrides with aluminum and hafnium, oxides with silicon and hafnium, oxynitrides with silicon and hafnium, and Mention may be made of nitrides with silicon and hafnium.
絶縁層１０５は、自身からの不純物（例えば、水、及び水素）の放出が少ないことが好ましい。絶縁層１０５からの不純物の放出が少ないことにより、不純物が半導体層１１３に拡散することが抑制される。よって、タッチパネル１０が有するトランジスタを、良好な電気特性を示し、且つ信頼性の高いトランジスタとすることができる。
The insulating layer 105 preferably releases little impurity (eg, water and hydrogen) from itself. Since the amount of impurities released from the insulating layer 105 is small, diffusion of impurities into the semiconductor layer 113 is suppressed. Therefore, the transistor included in the touch panel 10 can be a transistor that exhibits good electrical characteristics and is highly reliable.
絶縁層１０５は半導体層１１３上に形成されるため、半導体層１１３へのダメージが少ない条件で形成された膜であることが好ましい。例えば、成膜速度が十分に遅い条件、具体的には絶縁層１０３ｂより成膜速度が遅い条件で形成することが好ましい。例えば、ＰＥＣＶＤ法により絶縁層１０５を形成する場合、低電力の条件で形成することにより、半導体層１１３に与えるダメージを小さくできる。
Since the insulating layer 105 is formed over the semiconductor layer 113, the film is preferably formed under conditions that cause less damage to the semiconductor layer 113. For example, it is preferable to form the film under conditions where the film formation rate is sufficiently slow, specifically, under conditions where the film formation rate is slower than that of the insulating layer 103b. For example, when the insulating layer 105 is formed by PECVD, damage to the semiconductor layer 113 can be reduced by forming the insulating layer 105 under low power conditions.
ここで、半導体層１１３に金属酸化物を用いる構成を例に挙げて、絶縁層１０５について具体的に説明する。
Here, the insulating layer 105 will be specifically described using a structure in which a metal oxide is used for the semiconductor layer 113 as an example.
半導体層１１３との界面特性を向上させるため、絶縁層１０５には酸化物を用いることが好ましい。絶縁層１０５は、例えば、酸化シリコン、及び酸化窒化シリコンの一以上を好適に用いることができる。また、絶縁層１０５には、加熱により酸素を放出する膜を用いるとより好ましい。
In order to improve the interface characteristics with the semiconductor layer 113, it is preferable to use an oxide for the insulating layer 105. For the insulating layer 105, for example, one or more of silicon oxide and silicon oxynitride can be suitably used. Further, it is more preferable to use a film that releases oxygen when heated for the insulating layer 105.
なお、絶縁層１０５を積層構造としてもよい。絶縁層１０５は、半導体層１１３と接する側の酸化物膜と、導電層１１５と接する側の窒化物膜との積層構造とすることができる。当該酸化物膜として、例えば、酸化シリコン、及び酸化窒化シリコンの一以上を好適に用いることができる。当該窒化物膜として、窒化シリコンを好適に用いることができる。絶縁層１０５を積層構造とする場合、絶縁層１０５の少なくとも半導体層１１３と接する側は酸化物を用いると、半導体層１１３との界面特性を向上でき好ましい。
Note that the insulating layer 105 may have a stacked structure. The insulating layer 105 can have a stacked structure of an oxide film in contact with the semiconductor layer 113 and a nitride film in contact with the conductive layer 115. As the oxide film, for example, one or more of silicon oxide and silicon oxynitride can be suitably used. Silicon nitride can be suitably used as the nitride film. When the insulating layer 105 has a layered structure, it is preferable to use an oxide on at least the side of the insulating layer 105 that is in contact with the semiconductor layer 113 because the interface characteristics with the semiconductor layer 113 can be improved.
〔基板１０１〕
例えば基板１０１の材質に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコン、又は炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、石英基板、サファイア基板、セラミック基板、又は有機樹脂基板を、基板１０１として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。さらに、プリント基板を、基板１０１として用いてもよい。なお、半導体基板、及び絶縁性基板の形状は円形であってもよく、角形であってもよい。 [Substrate 101]
For example, there are no major restrictions on the material of thesubstrate 101, but it must have at least enough heat resistance to withstand subsequent heat treatment. For example, a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, or an organic resin substrate, It may also be used as the substrate 101. Further, a substrate on which a semiconductor element is provided may be used as the substrate 101. Furthermore, a printed circuit board may be used as the substrate 101. Note that the shapes of the semiconductor substrate and the insulating substrate may be circular or square.
例えば基板１０１の材質に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコン、又は炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、石英基板、サファイア基板、セラミック基板、又は有機樹脂基板を、基板１０１として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。さらに、プリント基板を、基板１０１として用いてもよい。なお、半導体基板、及び絶縁性基板の形状は円形であってもよく、角形であってもよい。 [Substrate 101]
For example, there are no major restrictions on the material of the
基板１０１として、可撓性基板を用い、可撓性基板上に直接、例えばトランジスタ２０１を形成してもよい。又は、基板１０１とトランジスタ２０１等の間に剥離層を設けてもよい。剥離層は、その上にタッチパネルを一部或いは全部完成させた後、基板１０１より分離し、他の基板に転載することに用いることができる。その際、例えばトランジスタ２０１を耐熱性の劣る基板、又は可撓性の基板にも転載できる。
A flexible substrate may be used as the substrate 101, and the transistor 201, for example, may be formed directly on the flexible substrate. Alternatively, a release layer may be provided between the substrate 101, the transistor 201, and the like. The release layer can be used to separate from the substrate 101 and transfer it to another substrate after a part or all of the touch panel is completed thereon. In this case, for example, the transistor 201 can be transferred to a substrate with poor heat resistance or a flexible substrate.
〔絶縁層２１８〕
絶縁層２１８には、不純物が拡散しにくい材料を用いることが好ましい。これにより、絶縁層２１８は、不純物が外部からトランジスタに拡散することを抑制するブロッキング層として機能する。不純物として、例えば、水及び水素が挙げられる。絶縁層２１８を設けることにより、タッチパネルの信頼性を高めることができる。 [Insulating layer 218]
For the insulatinglayer 218, it is preferable to use a material in which impurities are difficult to diffuse. Thus, the insulating layer 218 functions as a blocking layer that suppresses impurities from diffusing into the transistor from the outside. Examples of impurities include water and hydrogen. By providing the insulating layer 218, the reliability of the touch panel can be improved.
絶縁層２１８には、不純物が拡散しにくい材料を用いることが好ましい。これにより、絶縁層２１８は、不純物が外部からトランジスタに拡散することを抑制するブロッキング層として機能する。不純物として、例えば、水及び水素が挙げられる。絶縁層２１８を設けることにより、タッチパネルの信頼性を高めることができる。 [Insulating layer 218]
For the insulating
絶縁層２１８は、無機材料を有する絶縁層、又は有機材料を有する絶縁層とすることができる。絶縁層２１８は、例えば、酸化物又は窒化物等の無機材料を好適に用いることができる。より具体的には、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、及びハフニウムアルミネートの一又は複数を用いることができる。例えば、窒化酸化シリコンは自身からの不純物（例えば、水及び水素）の放出が少なく、また、トランジスタより上側からトランジスタへ不純物が拡散することを抑制するブロッキング層として機能できるため、絶縁層２１８として好適に用いることができる。有機材料として、例えば、アクリル樹脂、及びポリイミド樹脂の一又は複数を用いることができる。有機材料は感光性の材料を用いてもよい。また、上述の絶縁膜を２以上積層して用いてもよい。絶縁層２１８は、無機材料を有する絶縁層と、有機材料を有する絶縁層との積層構造としてもよい。
The insulating layer 218 can be an insulating layer with an inorganic material or an insulating layer with an organic material. For example, an inorganic material such as an oxide or a nitride can be suitably used for the insulating layer 218. More specifically, one or more of silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, and hafnium aluminate can be used. For example, silicon nitride oxide is suitable for the insulating layer 218 because it releases less impurity (e.g., water and hydrogen) from itself and can function as a blocking layer that suppresses impurity diffusion from above the transistor to the transistor. It can be used for. As the organic material, for example, one or more of acrylic resin and polyimide resin can be used. A photosensitive material may be used as the organic material. Further, two or more of the above-mentioned insulating films may be stacked and used. The insulating layer 218 may have a stacked structure of an insulating layer containing an inorganic material and an insulating layer containing an organic material.
〔絶縁層２３５〕
絶縁層２３５は、トランジスタ２０１、及びトランジスタ２０５等に起因する凹凸を小さくする機能を有する。本明細書等において、絶縁層２３５を平坦化層と記す場合がある。 [Insulating layer 235]
The insulatinglayer 235 has a function of reducing unevenness caused by the transistor 201, the transistor 205, and the like. In this specification and the like, the insulating layer 235 is sometimes referred to as a planarization layer.
絶縁層２３５は、トランジスタ２０１、及びトランジスタ２０５等に起因する凹凸を小さくする機能を有する。本明細書等において、絶縁層２３５を平坦化層と記す場合がある。 [Insulating layer 235]
The insulating
絶縁層２３５には、有機材料を有する絶縁層を好適に用いることができる。有機材料として、感光性の有機樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いることが好ましい。なお、本明細書等において、アクリル樹脂とは、ポリメタクリル酸エステル、又はメタクリル樹脂だけを示すものではなく、広義のアクリル系ポリマー全体を示す場合がある。
As the insulating layer 235, an insulating layer containing an organic material can be suitably used. It is preferable to use a photosensitive organic resin as the organic material, and for example, it is preferable to use a photosensitive resin composition containing an acrylic resin. In addition, in this specification etc., acrylic resin does not refer only to polymethacrylic acid ester or methacrylic resin, but may refer to the entire acrylic polymer in a broad sense.
絶縁層２３５は、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等を用いてもよい。また、絶縁層２３５は、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラル、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、又はアルコール可溶性のポリアミド樹脂等の有機材料を用いてもよい。また、感光性の樹脂としてフォトレジストを用いてもよい。感光性の有機樹脂として、ポジ型の材料及びネガ型の材料のどちらを用いてもよい。
The insulating layer 235 may be made of acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimide amide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, precursors of these resins, etc. good. Further, the insulating layer 235 may be made of an organic material such as polyvinyl alcohol (PVA), polyvinyl butyral, polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin. Furthermore, a photoresist may be used as the photosensitive resin. As the photosensitive organic resin, either a positive type material or a negative type material may be used.
絶縁層２３５を、有機絶縁層と、無機絶縁層との積層構造にしてもよい。例えば、絶縁層２３５を、有機絶縁層と、当該有機絶縁層上の無機絶縁層との積層構造とすることができる。絶縁層２３５の最表面に無機絶縁層を設けることにより、当該無機絶縁層をエッチング保護層として機能させることができる。これにより、画素電極３１１又は画素電極３１２を形成する際に絶縁層２３５の一部がエッチングされ、絶縁層２３５の平坦性が低くなってしまうことを抑制できる。
The insulating layer 235 may have a stacked structure of an organic insulating layer and an inorganic insulating layer. For example, the insulating layer 235 can have a stacked structure of an organic insulating layer and an inorganic insulating layer on the organic insulating layer. By providing an inorganic insulating layer on the outermost surface of the insulating layer 235, the inorganic insulating layer can function as an etching protection layer. This can prevent part of the insulating layer 235 from being etched when forming the pixel electrode 311 or the pixel electrode 312, and thereby reducing the flatness of the insulating layer 235.
発光素子６１又は液晶素子６２の被形成面である絶縁層２３５の上面の平坦性が低い場合、例えば、共通電極３１６の段切れによる接続不良が発生する場合がある。また、絶縁層２３５の上面の平坦性が低い場合、共通電極３１６の膜厚が局所的に薄くなり、電気抵抗が上昇する場合がある。さらに、絶縁層２３５の上面の平坦性が低い場合、絶縁層２３５上に形成される層の加工精度が低くなる場合がある。絶縁層２３５の上面を平坦にすることにより、例えば絶縁層２３５上に設けられる発光素子６１又は液晶素子６２の加工精度が高まり、精細度の高い表示装置を有するタッチパネルを実現できる。また、共通電極３１６の段切れによる接続不良が発生すること、及び共通電極３１６の膜厚が局所的に薄くなり電気抵抗が上昇することを抑制でき、表示品質の高い表示装置を有するタッチパネルを実現できる。
If the flatness of the upper surface of the insulating layer 235, which is the surface on which the light emitting element 61 or the liquid crystal element 62 is formed, is low, for example, a connection failure may occur due to a break in the common electrode 316. Furthermore, if the top surface of the insulating layer 235 has low flatness, the thickness of the common electrode 316 may locally become thinner, and the electrical resistance may increase. Furthermore, if the flatness of the upper surface of the insulating layer 235 is low, the processing accuracy of a layer formed on the insulating layer 235 may be reduced. By making the upper surface of the insulating layer 235 flat, for example, the processing accuracy of the light emitting element 61 or the liquid crystal element 62 provided on the insulating layer 235 is increased, and a touch panel having a display device with high definition can be realized. In addition, it is possible to suppress the occurrence of connection failures due to disconnections in the common electrode 316 and the increase in electrical resistance due to local thinning of the film thickness of the common electrode 316, thereby realizing a touch panel having a display device with high display quality. can.
なお、画素電極３１１又は画素電極３１２を形成する際に絶縁層２３５の一部が除去される場合がある。絶縁層２３５は、画素電極３１１又は画素電極３１２と重ならない領域に凹部を有してもよい。
Note that part of the insulating layer 235 may be removed when forming the pixel electrode 311 or the pixel electrode 312. The insulating layer 235 may have a recessed portion in a region that does not overlap with the pixel electrode 311 or the pixel electrode 312.
〔絶縁層２３７〕
絶縁層２３７は、有機材料を有する絶縁層とすることができ、例えば絶縁層２３５に用いることができる材料を用いることができる。また、絶縁層２３７は、無機材料を有する絶縁層とすることができ、例えば絶縁層２１８に用いることができる材料を用いることができる。さらに、絶縁層２３７は、無機材料を有する絶縁層と、有機材料を有する絶縁層との積層構造としてもよい。 [Insulating layer 237]
The insulatinglayer 237 can be an insulating layer containing an organic material, and for example, a material that can be used for the insulating layer 235 can be used. Further, the insulating layer 237 can be an insulating layer containing an inorganic material, and for example, a material that can be used for the insulating layer 218 can be used. Furthermore, the insulating layer 237 may have a stacked structure of an insulating layer containing an inorganic material and an insulating layer containing an organic material.
絶縁層２３７は、有機材料を有する絶縁層とすることができ、例えば絶縁層２３５に用いることができる材料を用いることができる。また、絶縁層２３７は、無機材料を有する絶縁層とすることができ、例えば絶縁層２１８に用いることができる材料を用いることができる。さらに、絶縁層２３７は、無機材料を有する絶縁層と、有機材料を有する絶縁層との積層構造としてもよい。 [Insulating layer 237]
The insulating
〔絶縁層１２４〕
絶縁層１２４は、絶縁層１０５に用いることができる材料と同様の材料を用いることができる。例えば、絶縁層１２４は、絶縁性を有する酸化物、酸化窒化物、窒化酸化物、及び窒化物の一又は複数を用いることができる。また、絶縁層１２４に、絶縁層１０３に用いることができる材料と同様の材料を用いてもよい。 [Insulating layer 124]
For the insulatinglayer 124, the same material as that for the insulating layer 105 can be used. For example, the insulating layer 124 can use one or more of an oxide, an oxynitride, a nitride oxide, and a nitride that have insulating properties. Further, the same material as the material that can be used for the insulating layer 103 may be used for the insulating layer 124.
絶縁層１２４は、絶縁層１０５に用いることができる材料と同様の材料を用いることができる。例えば、絶縁層１２４は、絶縁性を有する酸化物、酸化窒化物、窒化酸化物、及び窒化物の一又は複数を用いることができる。また、絶縁層１２４に、絶縁層１０３に用いることができる材料と同様の材料を用いてもよい。 [Insulating layer 124]
For the insulating
〔絶縁層１２５〕
絶縁層１２５は、有機材料を有する絶縁層とすることができ、例えば絶縁層２３５に用いることができる材料を用いることができる。なお、絶縁層１２５は、無機材料を有する絶縁層としてもよい。この場合、絶縁層１２５は、例えば絶縁層２１８に用いることができる材料を用いることができる。また、絶縁層１２５は、無機材料を有する絶縁層と、有機材料を有する絶縁層との積層構造としてもよい。 [Insulating layer 125]
The insulatinglayer 125 can be an insulating layer containing an organic material, and for example, a material that can be used for the insulating layer 235 can be used. Note that the insulating layer 125 may be an insulating layer containing an inorganic material. In this case, the insulating layer 125 can be made of a material that can be used for the insulating layer 218, for example. Further, the insulating layer 125 may have a stacked structure of an insulating layer containing an inorganic material and an insulating layer containing an organic material.
絶縁層１２５は、有機材料を有する絶縁層とすることができ、例えば絶縁層２３５に用いることができる材料を用いることができる。なお、絶縁層１２５は、無機材料を有する絶縁層としてもよい。この場合、絶縁層１２５は、例えば絶縁層２１８に用いることができる材料を用いることができる。また、絶縁層１２５は、無機材料を有する絶縁層と、有機材料を有する絶縁層との積層構造としてもよい。 [Insulating layer 125]
The insulating
〔絶縁層１７２〕
絶縁層１７２は、絶縁層１０３に用いることができる材料と同様の材料を用いることができ、例えば絶縁層１０３ａに用いることができる材料と同様の材料を用いることができる。例えば、絶縁層１７２は、無機絶縁材料又は有機絶縁材料を用いることができる。また絶縁層１７２は、無機絶縁材料と有機絶縁材料の積層構造としてもよい。 [Insulating layer 172]
The insulatinglayer 172 can use the same material as the insulating layer 103, for example, the same material as the insulating layer 103a. For example, the insulating layer 172 can be made of an inorganic insulating material or an organic insulating material. Further, the insulating layer 172 may have a laminated structure of an inorganic insulating material and an organic insulating material.
絶縁層１７２は、絶縁層１０３に用いることができる材料と同様の材料を用いることができ、例えば絶縁層１０３ａに用いることができる材料と同様の材料を用いることができる。例えば、絶縁層１７２は、無機絶縁材料又は有機絶縁材料を用いることができる。また絶縁層１７２は、無機絶縁材料と有機絶縁材料の積層構造としてもよい。 [Insulating layer 172]
The insulating
〔接着層１４２〕
接着層１４２として、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、又は嫌気型接着剤等の各種硬化型接着剤を用いることができる。これら接着剤として、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、及びＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、例えば接着シートを用いてもよい。 [Adhesive layer 142]
As theadhesive layer 142, various curable adhesives such as a photo-curable adhesive such as an ultraviolet curable adhesive, a reaction-curable adhesive, a thermosetting adhesive, or an anaerobic adhesive can be used. Examples of these adhesives include epoxy resin, acrylic resin, silicone resin, phenol resin, polyimide resin, imide resin, PVC (polyvinyl chloride) resin, PVB (polyvinyl butyral) resin, and EVA (ethylene vinyl acetate) resin. . In particular, materials with low moisture permeability such as epoxy resin are preferred. Furthermore, a two-liquid mixed type resin may be used. Alternatively, for example, an adhesive sheet may be used.
接着層１４２として、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、又は嫌気型接着剤等の各種硬化型接着剤を用いることができる。これら接着剤として、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、及びＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、例えば接着シートを用いてもよい。 [Adhesive layer 142]
As the
〔基板１５２〕
基板１５２には、ガラス、石英、セラミックス、サファイア、樹脂、金属、合金、又は半導体等を用いることができる。また、基板１５２に可撓性を有する材料を用いると、タッチパネルの可撓性を高めることができる。また、基板１５２として偏光板を用いてもよい。さらに、基板１５２として、貼り合わせフィルム、又は基材フィルムを用いてもよい。 [Substrate 152]
For thesubstrate 152, glass, quartz, ceramics, sapphire, resin, metal, alloy, semiconductor, or the like can be used. Furthermore, if a flexible material is used for the substrate 152, the flexibility of the touch panel can be increased. Further, a polarizing plate may be used as the substrate 152. Furthermore, as the substrate 152, a bonded film or a base film may be used.
基板１５２には、ガラス、石英、セラミックス、サファイア、樹脂、金属、合金、又は半導体等を用いることができる。また、基板１５２に可撓性を有する材料を用いると、タッチパネルの可撓性を高めることができる。また、基板１５２として偏光板を用いてもよい。さらに、基板１５２として、貼り合わせフィルム、又は基材フィルムを用いてもよい。 [Substrate 152]
For the
基板１５２として、ポリエチレンテレフタレート（ＰＥＴ）若しくはポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂（ナイロン、又はアラミド等）、ポリシロキサン樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリウレタン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、ポリプロピレン樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ＡＢＳ樹脂、又はセルロースナノファイバー等を用いることができる。基板１５２に、可撓性を有する程度の厚さのガラスを用いてもよい。
As the substrate 152, polyester resin such as polyethylene terephthalate (PET) or polyethylene naphthalate (PEN), polyacrylonitrile resin, acrylic resin, polyimide resin, polymethyl methacrylate resin, polycarbonate (PC) resin, polyether sulfone (PES) resin, Polyamide resin (nylon, aramid, etc.), polysiloxane resin, cycloolefin resin, polystyrene resin, polyamideimide resin, polyurethane resin, polyvinyl chloride resin, polyvinylidene chloride resin, polypropylene resin, polytetrafluoroethylene (PTFE) resin, ABS resin, cellulose nanofiber, or the like can be used. The substrate 152 may be made of glass having a thickness that is flexible.
基板としてフィルムを用いる場合、フィルムが吸水することで、タッチパネルにしわが発生する等の形状変化が生じる恐れがある。そのため、基板には、吸水率の低いフィルムを用いることが好ましい。例えば、吸水率が１％以下のフィルムを用いることが好ましく、０．１％以下のフィルムを用いることがより好ましく、０．０１％以下のフィルムを用いることがさらに好ましい。
When a film is used as the substrate, water absorption by the film may cause changes in shape such as wrinkles on the touch panel. Therefore, it is preferable to use a film with low water absorption for the substrate. For example, it is preferable to use a film with a water absorption rate of 1% or less, more preferably a film with a water absorption rate of 0.1% or less, and even more preferably a film with a water absorption rate of 0.01% or less.
基板１５２の外側には各種光学部材を配置できる。光学部材として、偏光板（例えば円偏光板）、位相差板、光拡散層（例えば拡散フィルム）、反射防止層、及び集光フィルム等が挙げられる。また、基板１５２の外側には、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に伴う傷の発生を抑制するハードコート膜、又は衝撃吸収層等、表面保護層を配置してもよい。例えば、表面保護層として、ガラス層又はシリカ層（ＳｉＯｘ層）を設けることで、表面汚染及び傷の発生を抑制でき、好ましい。また、表面保護層として、ＤＬＣ（ダイヤモンドライクカーボン）、酸化アルミニウム（ＡｌＯｘ）、ポリエステル系材料、又はポリカーボネート系材料等を用いてもよい。なお、表面保護層には、可視光に対する透過率が高い材料を用いることが好ましい。また、表面保護層には、硬度が高い材料を用いることが好ましい。
Various optical members can be arranged outside the substrate 152. Examples of optical members include polarizing plates (for example, circularly polarizing plates), retardation plates, light diffusion layers (for example, diffusion films), antireflection layers, light-condensing films, and the like. In addition, on the outside of the substrate 152, a surface layer such as an antistatic film to suppress the adhesion of dust, a water-repellent film to prevent dirt from adhering, a hard coat film to suppress the occurrence of scratches due to use, or a shock absorption layer, etc. A protective layer may also be provided. For example, it is preferable to provide a glass layer or a silica layer (SiO x layer) as the surface protective layer because it can suppress surface contamination and scratches. Further, as the surface protective layer, DLC (diamond-like carbon), aluminum oxide (AlO x ), a polyester material, a polycarbonate material, or the like may be used. Note that it is preferable to use a material with high transmittance to visible light for the surface protective layer. Moreover, it is preferable to use a material with high hardness for the surface protective layer.
タッチパネルに円偏光板を重ねる場合、タッチパネルが有する基板には、光学等方性の高い基板を用いることが好ましい。光学等方性が高い基板は、複屈折が小さい（複屈折量が小さい）ともいえる。
When a circularly polarizing plate is stacked on a touch panel, it is preferable to use a substrate with high optical isotropy as the substrate included in the touch panel. It can be said that a substrate with high optical isotropy has low birefringence (low amount of birefringence).
光学等方性が高い基板のリタデーション（位相差）値の絶対値は、３０ｎｍ以下が好ましく、２０ｎｍ以下がより好ましく、１０ｎｍ以下がさらに好ましい。
The absolute value of the retardation (phase difference) value of the substrate with high optical isotropy is preferably 30 nm or less, more preferably 20 nm or less, and even more preferably 10 nm or less.
光学等方性が高いフィルムとして、トリアセチルセルロース（ＴＡＣ、又はセルローストリアセテートともいう。）フィルム、シクロオレフィンポリマー（ＣＯＰ）フィルム、シクロオレフィンコポリマー（ＣＯＣ）フィルム、及びアクリルフィルム等が挙げられる。
Examples of films with high optical isotropy include triacetyl cellulose (TAC, also referred to as cellulose triacetate) film, cycloolefin polymer (COP) film, cycloolefin copolymer (COC) film, and acrylic film.
〔遮光層３１７〕
遮光層３１７に用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、及び複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。また、遮光層３１７を、着色層の材料を含む層が複数積層された構成とすることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む層と、他の色の光を透過する着色層に用いる材料を含む層との積層構造を、遮光層３１７に用いることができる。 [Light blocking layer 317]
Examples of materials that can be used for thelight shielding layer 317 include carbon black, titanium black, metals, metal oxides, and composite oxides containing solid solutions of multiple metal oxides. Further, the light shielding layer 317 can also have a structure in which a plurality of layers containing the material of the colored layer are laminated. For example, the light-blocking layer 317 can have a stacked structure of a layer containing a material used for a colored layer that transmits light of a certain color and a layer containing a material used for a colored layer that transmits light of another color.
遮光層３１７に用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、及び複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。また、遮光層３１７を、着色層の材料を含む層が複数積層された構成とすることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む層と、他の色の光を透過する着色層に用いる材料を含む層との積層構造を、遮光層３１７に用いることができる。 [Light blocking layer 317]
Examples of materials that can be used for the
以上が構成要素についての説明である。
The above is an explanation of the constituent elements.
＜タッチパネルの作製方法例１＞
以下では、本発明の一態様のタッチパネルの作製方法について、図面を参照して説明する。ここでは、図６に示す構成を有するタッチパネル１０の作製方法を例に挙げて説明する。 <Touch panel manufacturing method example 1>
A method for manufacturing a touch panel according to one embodiment of the present invention will be described below with reference to the drawings. Here, a method for manufacturing thetouch panel 10 having the configuration shown in FIG. 6 will be described as an example.
以下では、本発明の一態様のタッチパネルの作製方法について、図面を参照して説明する。ここでは、図６に示す構成を有するタッチパネル１０の作製方法を例に挙げて説明する。 <Touch panel manufacturing method example 1>
A method for manufacturing a touch panel according to one embodiment of the present invention will be described below with reference to the drawings. Here, a method for manufacturing the
なお、タッチパネルを構成する薄膜（絶縁膜、半導体膜、及び導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又はＡＬＤ法等を用いて形成できる。ＣＶＤ法は、ＰＥＣＶＤ法、及び熱ＣＶＤ法等がある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法がある。
Note that the thin films (insulating film, semiconductor film, conductive film, etc.) constituting the touch panel can be formed using a sputtering method, a chemical vapor deposition (CVD) method, a vacuum evaporation method, or a pulsed laser deposition (PLD) method. ) method, ALD method, or the like. Examples of the CVD method include a PECVD method and a thermal CVD method. Furthermore, one of the thermal CVD methods is a metal organic chemical vapor deposition (MOCVD) method.
また、タッチパネルを構成する薄膜（絶縁膜、半導体膜、及び導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、又はナイフコート等の方法により形成できる場合がある。
The thin films that make up the touch panel (insulating film, semiconductor film, conductive film, etc.) can be applied by spin coating, dip coating, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife coating, slit coating, roll coating, curtain coating. Alternatively, it may be formed by a method such as knife coating.
上記薄膜は、例えばフォトリソグラフィ法によりレジストマスクを形成した後、レジストマスクによるパターンに合わせて薄膜をエッチングすることにより加工できる。又は、ナノインプリント法、サンドブラスト法、又はリフトオフ法等により薄膜を加工してもよい。また、メタルマスク等の遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。また、感光性を有する薄膜は、露光及び現像を行うことにより加工できる。つまり、感光性を有する薄膜は、フォトリソグラフィ法により加工できる。
The thin film can be processed by, for example, forming a resist mask by photolithography, and then etching the thin film in accordance with a pattern formed by the resist mask. Alternatively, the thin film may be processed by a nanoimprint method, a sandblasting method, a lift-off method, or the like. Alternatively, an island-shaped thin film may be directly formed by a film forming method using a shielding mask such as a metal mask. Further, a photosensitive thin film can be processed by exposure and development. In other words, a photosensitive thin film can be processed by photolithography.
フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、又はこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、又はＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）光、又はＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線、又は電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム等のビームを走査することにより露光を行う場合には、フォトマスクは不要である。
In the photolithography method, the light used for exposure can be, for example, i-line (wavelength: 365 nm), g-line (wavelength: 436 nm), h-line (wavelength: 405 nm), or a mixture of these. In addition, ultraviolet rays, KrF laser light, ArF laser light, etc. can also be used. Alternatively, exposure may be performed using immersion exposure technology. Further, as the light used for exposure, extreme ultraviolet (EUV) light or X-rays may be used. Furthermore, an electron beam can be used instead of the light used for exposure. It is preferable to use extreme ultraviolet light, X-rays, or electron beams because extremely fine processing becomes possible. Note that when exposure is performed by scanning a beam such as an electron beam, a photomask is not necessary.
薄膜のエッチングには、ドライエッチング法、又はウェットエッチング法等を用いることができる。
A dry etching method, a wet etching method, or the like can be used for etching the thin film.
〔導電層１１１の形成〕
図６に示す構成を有するタッチパネル１０を作製するには、まず、基板１０１上に、後の工程で導電層１１１となる導電膜を形成する。当該導電膜の形成は、例えば、スパッタリング法を好適に用いることができる。当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を加工することにより、基板１０１上に、ソース電極又はドレイン電極の一方として機能する島状の導電層１１１を形成する（図４７Ａ）。当該導電膜の加工は、ウェットエッチング法及びドライエッチング法の一方又は双方を用いればよい。 [Formation of conductive layer 111]
To manufacture thetouch panel 10 having the configuration shown in FIG. 6, first, a conductive film that will become the conductive layer 111 in a later step is formed on the substrate 101. For example, a sputtering method can be suitably used to form the conductive film. After forming a resist mask on the conductive film by a photolithography process, the conductive film is processed to form an island-shaped conductive layer 111 functioning as either a source electrode or a drain electrode on the substrate 101 ( Figure 47A). The conductive film may be processed using one or both of a wet etching method and a dry etching method.
図６に示す構成を有するタッチパネル１０を作製するには、まず、基板１０１上に、後の工程で導電層１１１となる導電膜を形成する。当該導電膜の形成は、例えば、スパッタリング法を好適に用いることができる。当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を加工することにより、基板１０１上に、ソース電極又はドレイン電極の一方として機能する島状の導電層１１１を形成する（図４７Ａ）。当該導電膜の加工は、ウェットエッチング法及びドライエッチング法の一方又は双方を用いればよい。 [Formation of conductive layer 111]
To manufacture the
〔絶縁層１０３ａ及び絶縁層１０３ｂの形成〕
続いて、基板１０１及び導電層１１１上に、絶縁層１０３ａ、及び絶縁層１０３ｂを形成する（図４７Ｂ）。絶縁層１０３ａ及び絶縁層１０３ｂの形成は、例えば、ＰＥＣＶＤ法を好適に用いることができる。絶縁層１０３ａを形成した後、絶縁層１０３ａの表面を大気に曝すことなく、真空中で連続して絶縁層１０３ｂを形成することが好ましい。絶縁層１０３ａ及び絶縁層１０３ｂを連続して形成することで、絶縁層１０３ａの表面に大気由来の不純物が付着することを抑制できる。当該不純物として、例えば、水、及び有機物が挙げられる。 [Formation of insulatinglayer 103a and insulating layer 103b]
Subsequently, an insulatinglayer 103a and an insulating layer 103b are formed on the substrate 101 and the conductive layer 111 (FIG. 47B). For example, the PECVD method can be suitably used to form the insulating layer 103a and the insulating layer 103b. After forming the insulating layer 103a, it is preferable to continuously form the insulating layer 103b in a vacuum without exposing the surface of the insulating layer 103a to the atmosphere. By continuously forming the insulating layer 103a and the insulating layer 103b, attachment of impurities derived from the atmosphere to the surface of the insulating layer 103a can be suppressed. Examples of such impurities include water and organic substances.
続いて、基板１０１及び導電層１１１上に、絶縁層１０３ａ、及び絶縁層１０３ｂを形成する（図４７Ｂ）。絶縁層１０３ａ及び絶縁層１０３ｂの形成は、例えば、ＰＥＣＶＤ法を好適に用いることができる。絶縁層１０３ａを形成した後、絶縁層１０３ａの表面を大気に曝すことなく、真空中で連続して絶縁層１０３ｂを形成することが好ましい。絶縁層１０３ａ及び絶縁層１０３ｂを連続して形成することで、絶縁層１０３ａの表面に大気由来の不純物が付着することを抑制できる。当該不純物として、例えば、水、及び有機物が挙げられる。 [Formation of insulating
Subsequently, an insulating
絶縁層１０３ａ及び絶縁層１０３ｂの形成時の基板温度はそれぞれ、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。絶縁層１０３ａ及び絶縁層１０３ｂの形成時の基板温度をこのような範囲とすることで、自身からの不純物（例えば、水及び水素）の放出を少なくでき、不純物が後の工程で形成する半導体層１１３に拡散することを抑制できる。したがって、良好な電気特性を示し、且つ信頼性の高いトランジスタを作製できる。
The substrate temperature during the formation of the insulating layer 103a and the insulating layer 103b is preferably 180°C or more and 450°C or less, more preferably 200°C or more and 450°C or less, further preferably 250°C or more and 450°C or less, and even more preferably 300°C or more and 450°C or less. It is preferably 300°C or more and 450°C or less, more preferably 300°C or more and 400°C or less, and even more preferably 350°C or more and 400°C or less. By setting the substrate temperature at the time of forming the insulating layer 103a and the insulating layer 103b within this range, it is possible to reduce the release of impurities (for example, water and hydrogen) from the substrate itself, and the impurities can be absorbed into the semiconductor layer formed in a later step. 113 can be suppressed. Therefore, a transistor with good electrical characteristics and high reliability can be manufactured.
前述のように、絶縁層１０３ａ、及び絶縁層１０３ｂは、半導体層１１３より先に形成される。よって、絶縁層１０３ａ及び絶縁層１０３ｂの形成時に加わる熱によって、半導体層１１３から酸素が脱離することを懸念する必要はない。
As described above, the insulating layer 103a and the insulating layer 103b are formed before the semiconductor layer 113. Therefore, there is no need to be concerned about oxygen being desorbed from the semiconductor layer 113 due to heat applied during formation of the insulating layers 103a and 103b.
絶縁層１０３ａ、及び絶縁層１０３ｂを形成した後に、加熱処理を行ってもよい。加熱処理を行うことで、絶縁層１０３ａ及び絶縁層１０３ｂの表面及び膜中から、水及び水素を脱離させることができる。
Heat treatment may be performed after forming the insulating layer 103a and the insulating layer 103b. By performing the heat treatment, water and hydrogen can be released from the surfaces and insides of the insulating layers 103a and 103b.
加熱処理の温度は、１５０℃以上基板の歪み点未満が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。加熱処理は、貴ガス、窒素、又は酸素の一以上を含む雰囲気で行うことができる。窒素を含む雰囲気、又は酸素を含む雰囲気として、乾燥空気（ＣＤＡ：Ｃｌｅａｎ Ｄｒｙ Ａｉｒ）を用いてもよい。なお、当該雰囲気において、水素、及び水等の含有量が極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。水素及び水等の含有量が極力少ない雰囲気を用いることで、絶縁層１０３ａ、及び絶縁層１０３ｂに水素、及び水等が取り込まれることを可能な限り防ぐことができる。加熱処理は、オーブン、又は急速加熱（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等を用いて行うことができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮できる。
The temperature of the heat treatment is preferably 150°C or higher and lower than the strain point of the substrate, more preferably 200°C or higher and 450°C or lower, further preferably 250°C or higher and 450°C or lower, and even more preferably 300°C or higher and 450°C or lower. Further, the temperature is preferably 300°C or more and 400°C or less, and even more preferably 350°C or more and 400°C or less. The heat treatment can be performed in an atmosphere containing one or more of noble gas, nitrogen, or oxygen. Dry air (CDA: Clean Dry Air) may be used as the atmosphere containing nitrogen or the atmosphere containing oxygen. Note that in the atmosphere, it is preferable that the content of hydrogen, water, etc. is as low as possible. As the atmosphere, it is preferable to use a high-purity gas having a dew point of -60°C or lower, preferably -100°C or lower. By using an atmosphere containing as little hydrogen, water, and the like as possible, it is possible to prevent hydrogen, water, and the like from being taken into the insulating layer 103a and the insulating layer 103b as much as possible. The heat treatment can be performed using an oven, a rapid thermal annealing (RTA) device, or the like. By using an RTA device, the heat treatment time can be shortened.
〔導電膜１１２ｆの形成〕
続いて、絶縁層１０３ｂ上に、後の工程で導電層１１２となる導電膜１１２ｆを形成する（図４７Ｃ）。導電膜１１２ｆの形成は、例えば、スパッタリング法を好適に用いることができる。 [Formation ofconductive film 112f]
Subsequently, aconductive film 112f that will become the conductive layer 112 in a later step is formed on the insulating layer 103b (FIG. 47C). For example, a sputtering method can be suitably used to form the conductive film 112f.
続いて、絶縁層１０３ｂ上に、後の工程で導電層１１２となる導電膜１１２ｆを形成する（図４７Ｃ）。導電膜１１２ｆの形成は、例えば、スパッタリング法を好適に用いることができる。 [Formation of
Subsequently, a
〔開口１２１、及び開口１２３の形成〕
続いて、導電層１１１と重なる領域のうち一部の領域の導電膜１１２ｆを除去し、開口１２３を有する導電層１１２Ａを形成する（図４７Ｄ）。開口１２３の形成は、例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いることができ、ウェットエッチング法を好適に用いることができる。 [Formation ofopening 121 and opening 123]
Subsequently, theconductive film 112f in a part of the region overlapping with the conductive layer 111 is removed to form a conductive layer 112A having an opening 123 (FIG. 47D). For forming the opening 123, for example, one or both of a wet etching method and a dry etching method can be used, and the wet etching method can be preferably used.
続いて、導電層１１１と重なる領域のうち一部の領域の導電膜１１２ｆを除去し、開口１２３を有する導電層１１２Ａを形成する（図４７Ｄ）。開口１２３の形成は、例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いることができ、ウェットエッチング法を好適に用いることができる。 [Formation of
Subsequently, the
続いて、導電層１１１と重なる領域のうち一部の領域の絶縁層１０３（絶縁層１０３ａ、及び絶縁層１０３ｂ）を除去する。これにより、絶縁層１０３に、導電層１１１に達する開口１２１を形成する（図４７Ｄ）。開口１２１の形成は、例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いることができ、ドライエッチング法を好適に用いることができる。
Subsequently, part of the insulating layer 103 (insulating layer 103a and insulating layer 103b) in a region overlapping with the conductive layer 111 is removed. As a result, an opening 121 reaching the conductive layer 111 is formed in the insulating layer 103 (FIG. 47D). For forming the opening 121, for example, one or both of a wet etching method and a dry etching method can be used, and the dry etching method can be preferably used.
開口１２３は、例えば、開口１２１の形成に用いたレジストマスクを用いて形成できる。具体的には、導電膜１１２ｆ上にレジストマスクを形成し、当該レジストマスクを用いて導電膜１１２ｆを除去して開口１２３を形成し、当該レジストマスクを用いて絶縁層１０３を除去して開口１２１を形成できる。これにより、開口１２１を、開口１２３と重なる領域を有するように形成できる。なお、開口１２３の幅を当該レジストマスクの幅よりも大きく加工することにより、開口１２３の幅が開口１２１の幅より大きいトランジスタ２０１を作製できる。ここで、例えば開口１２３の幅が開口１２１の幅と異なるトランジスタ２０１を作製する場合、開口１２１は、開口１２３の形成に用いたレジストマスクと異なるレジストマスクを用いて形成してもよい。
The opening 123 can be formed using, for example, the resist mask used to form the opening 121. Specifically, a resist mask is formed on the conductive film 112f, the conductive film 112f is removed using the resist mask to form the opening 123, and the insulating layer 103 is removed using the resist mask to form the opening 121. can be formed. Thereby, the opening 121 can be formed to have a region overlapping with the opening 123. Note that by processing the width of the opening 123 to be larger than the width of the resist mask, the transistor 201 in which the width of the opening 123 is larger than the width of the opening 121 can be manufactured. Here, for example, when manufacturing the transistor 201 in which the width of the opening 123 is different from the width of the opening 121, the opening 121 may be formed using a resist mask different from the resist mask used to form the opening 123.
〔導電層１１２の形成〕
続いて、導電層１１２Ａを所望の形状に加工し、導電層１１２を形成する（図４８Ａ）。導電層１１２の形成は、例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いることができ、ウェットエッチング法を好適に用いることができる。 [Formation of conductive layer 112]
Subsequently, theconductive layer 112A is processed into a desired shape to form the conductive layer 112 (FIG. 48A). For forming the conductive layer 112, for example, one or both of a wet etching method and a dry etching method can be used, and the wet etching method can be preferably used.
続いて、導電層１１２Ａを所望の形状に加工し、導電層１１２を形成する（図４８Ａ）。導電層１１２の形成は、例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いることができ、ウェットエッチング法を好適に用いることができる。 [Formation of conductive layer 112]
Subsequently, the
〔半導体層１１３の形成〕
続いて、開口１２１及び開口１２３を覆うように、半導体層１１３となる半導体膜１１３ｆを形成する（図４８Ｂ）。半導体膜１１３ｆは、導電層１１２の上面及び側面、絶縁層１０３の上面及び側面、並びに導電層１１１の上面と接する領域を有し、且つ開口１２１の内部、及び開口１２３の内部に位置する領域を有するように設けることができる。 [Formation of semiconductor layer 113]
Subsequently, asemiconductor film 113f that will become the semiconductor layer 113 is formed so as to cover the openings 121 and 123 (FIG. 48B). The semiconductor film 113f has a region in contact with the top surface and side surfaces of the conductive layer 112, the top surface and side surfaces of the insulating layer 103, and the top surface of the conductive layer 111, and has a region located inside the opening 121 and inside the opening 123. It can be provided to have.
続いて、開口１２１及び開口１２３を覆うように、半導体層１１３となる半導体膜１１３ｆを形成する（図４８Ｂ）。半導体膜１１３ｆは、導電層１１２の上面及び側面、絶縁層１０３の上面及び側面、並びに導電層１１１の上面と接する領域を有し、且つ開口１２１の内部、及び開口１２３の内部に位置する領域を有するように設けることができる。 [Formation of semiconductor layer 113]
Subsequently, a
半導体膜１１３ｆは、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。
The semiconductor film 113f is preferably formed by a sputtering method using a metal oxide target.
半導体膜１１３ｆは、可能な限り欠陥の少ない緻密な膜とすることが好ましい。また、半導体膜１１３ｆは、可能な限り水素元素を含む不純物が低減され、高純度な膜であることが好ましい。特に、半導体膜１１３ｆとして、結晶性を有する金属酸化物膜を用いることが好ましい。
The semiconductor film 113f is preferably a dense film with as few defects as possible. Further, it is preferable that the semiconductor film 113f is a highly pure film in which impurities containing hydrogen elements are reduced as much as possible. In particular, it is preferable to use a metal oxide film having crystallinity as the semiconductor film 113f.
半導体膜１１３ｆを形成する際に、酸素ガスを用いることが好ましい。半導体膜１１３ｆの形成時に酸素ガスを用いることで、絶縁層１０３中に好適に酸素を供給できる。例えば、絶縁層１０３ａに酸化物を用いる場合、半導体膜１１３ｆの形成時に酸素ガスを用いることで、絶縁層１０３ａ中に好適に酸素を供給できる。
It is preferable to use oxygen gas when forming the semiconductor film 113f. By using oxygen gas when forming the semiconductor film 113f, oxygen can be suitably supplied into the insulating layer 103. For example, when an oxide is used for the insulating layer 103a, oxygen gas can be suitably supplied into the insulating layer 103a by using oxygen gas when forming the semiconductor film 113f.
絶縁層１０３ａに酸素を供給することにより、後の工程で半導体層１１３に酸素が供給され、半導体層１１３中の酸素欠損（ＶＯ）及びＶＯＨを低減できる。
By supplying oxygen to the insulating layer 103a, oxygen is supplied to the semiconductor layer 113 in a later step, and oxygen vacancies (V O ) and V O H in the semiconductor layer 113 can be reduced.
半導体膜１１３ｆを成膜する際に、酸素ガスと、不活性ガス（例えば、ヘリウムガス、アルゴンガス、又はキセノンガス等）とを混合させてもよい。なお、半導体膜１１３ｆを成膜する際の成膜ガス全体に占める酸素ガスの割合（酸素流量比）が高いほど、半導体膜１１３ｆの結晶性を高めることができ、信頼性の高いトランジスタとすることができる。一方、酸素流量比が低いほど、半導体膜１１３ｆの結晶性が低くなり、オン電流の大きいトランジスタとすることができる。
When forming the semiconductor film 113f, oxygen gas and an inert gas (for example, helium gas, argon gas, or xenon gas) may be mixed. Note that the higher the proportion of oxygen gas in the entire deposition gas (oxygen flow rate ratio) when depositing the semiconductor film 113f, the higher the crystallinity of the semiconductor film 113f, which makes the transistor more reliable. Can be done. On the other hand, the lower the oxygen flow rate ratio, the lower the crystallinity of the semiconductor film 113f, and the transistor can have a larger on-current.
半導体膜１１３ｆを形成する際の基板温度が高いほど、結晶性が高く、緻密な半導体膜１１３ｆとすることができる。一方、基板温度が低いほど、結晶性が低く、電気伝導性の高い半導体膜１１３ｆとすることができる。
The higher the substrate temperature when forming the semiconductor film 113f, the higher the crystallinity and the denser the semiconductor film 113f. On the other hand, the lower the substrate temperature, the lower the crystallinity and the higher the electrical conductivity of the semiconductor film 113f.
半導体膜１１３ｆの形成時の基板温度は、室温以上２５０℃以下、好ましくは室温以上２００℃以下、より好ましくは室温以上１４０℃以下とすればよい。例えば、基板温度を、室温以上１４０℃未満とすると、生産性が高くなり好ましい。また、基板温度を室温とする、又は基板を加熱しない状態で、半導体膜１１３ｆを成膜することにより、結晶性を低くできる。
The substrate temperature during formation of the semiconductor film 113f may be higher than room temperature and lower than 250°C, preferably higher than room temperature and lower than 200°C, more preferably higher than room temperature and lower than 140°C. For example, it is preferable to set the substrate temperature at room temperature or higher and lower than 140° C., since this increases productivity. Further, crystallinity can be lowered by forming the semiconductor film 113f with the substrate temperature at room temperature or without heating the substrate.
半導体膜１１３ｆを成膜する前に、絶縁層１０３の表面に吸着した水、水素、及び有機物等を脱離させるための処理、及び絶縁層１０３中に酸素を供給する処理のうち、少なくとも一方を行うことが好ましい。例えば、減圧雰囲気にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。又は、酸素を含む雰囲気におけるプラズマ処理を行ってもよい。又は、一酸化二窒素（Ｎ２Ｏ）等の酸化性気体を含む雰囲気におけるプラズマ処理により、絶縁層１０３に酸素を供給してもよい。一酸化二窒素ガスを含むプラズマ処理を行うと、絶縁層１０３の表面の有機物を好適に除去しつつ、酸素を供給できる。このような処理の後、絶縁層１０３の表面を大気に暴露することなく、連続して半導体膜１１３ｆを成膜することが好ましい。
Before forming the semiconductor film 113f, at least one of a process for removing water, hydrogen, organic substances, etc. adsorbed on the surface of the insulating layer 103 and a process for supplying oxygen into the insulating layer 103 is performed. It is preferable to do so. For example, the heat treatment can be performed at a temperature of 70° C. or higher and 200° C. or lower in a reduced pressure atmosphere. Alternatively, plasma treatment may be performed in an atmosphere containing oxygen. Alternatively, oxygen may be supplied to the insulating layer 103 by plasma treatment in an atmosphere containing an oxidizing gas such as dinitrogen monoxide (N 2 O). By performing plasma treatment containing dinitrogen monoxide gas, oxygen can be supplied while suitably removing organic substances on the surface of the insulating layer 103. After such treatment, it is preferable to continuously form the semiconductor film 113f without exposing the surface of the insulating layer 103 to the atmosphere.
なお、半導体層１１３を積層構造とする場合には、先に形成する金属酸化物膜を成膜した後に、その表面を大気に曝すことなく連続して、次の金属酸化物膜を成膜することが好ましい。
Note that when the semiconductor layer 113 has a layered structure, after the first metal oxide film is formed, the next metal oxide film is formed continuously without exposing the surface to the atmosphere. It is preferable.
続いて、半導体膜１１３ｆを島状に加工する。これにより、導電層１１２の上面及び側面、絶縁層１０３の側面、並びに導電層１１１の上面と接する領域を有し、且つ開口１２１の内部、及び開口１２３の内部に位置する領域を有するように、半導体層１１３を形成する（図４８Ｃ）。
Subsequently, the semiconductor film 113f is processed into an island shape. As a result, it has a region in contact with the upper surface and side surface of the conductive layer 112, the side surface of the insulating layer 103, and the upper surface of the conductive layer 111, and has a region located inside the opening 121 and the inside of the opening 123. A semiconductor layer 113 is formed (FIG. 48C).
半導体層１１３の形成は、例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いることができ、ウェットエッチング法を好適に用いることができる。このとき、半導体層１１３と重ならない領域の導電層１１２の一部がエッチングされ、薄くなる場合がある。同様に、半導体層１１３及び導電層１１２のいずれとも重ならない領域の絶縁層１０３の一部がエッチングされ、膜厚が薄くなる場合がある。例えば、絶縁層１０３のうち、絶縁層１０３ｂがエッチングにより消失し、絶縁層１０３ａの表面が露出する場合もある。なお、絶縁層１０３ｂに半導体膜１１３ｆとのエッチング選択比が高い材料を用いることで、絶縁層１０３ｂの膜厚が薄くなることを抑制できる。
For forming the semiconductor layer 113, for example, one or both of a wet etching method and a dry etching method can be used, and the wet etching method can be preferably used. At this time, a portion of the conductive layer 112 in a region that does not overlap with the semiconductor layer 113 may be etched and become thinner. Similarly, a portion of the insulating layer 103 in a region that does not overlap with either the semiconductor layer 113 or the conductive layer 112 may be etched and the film thickness may become thinner. For example, the insulating layer 103b of the insulating layer 103 may be removed by etching, and the surface of the insulating layer 103a may be exposed. Note that by using a material having a high etching selectivity with respect to the semiconductor film 113f for the insulating layer 103b, the thickness of the insulating layer 103b can be prevented from becoming thin.
半導体膜１１３ｆの成膜後、又は半導体膜１１３ｆを半導体層１１３に加工した後に、加熱処理を行うことが好ましい。加熱処理により、半導体膜１１３ｆ若しくは半導体層１１３中に含まれる、又は半導体膜１１３ｆ若しくは半導体層１１３の表面に吸着した、水素及び水を除去できる。また、加熱処理により、半導体膜１１３ｆ又は半導体層１１３の膜質が向上する場合があり、例えば半導体膜１１３ｆ又は半導体層１１３の欠陥が低減し、また半導体膜１１３ｆ又は半導体層１１３の結晶性が向上する場合がある。
Heat treatment is preferably performed after the semiconductor film 113f is formed or after the semiconductor film 113f is processed into the semiconductor layer 113. Hydrogen and water contained in the semiconductor film 113f or the semiconductor layer 113 or adsorbed on the surface of the semiconductor film 113f or the semiconductor layer 113 can be removed by the heat treatment. In addition, heat treatment may improve the film quality of the semiconductor film 113f or the semiconductor layer 113, for example, reduce defects in the semiconductor film 113f or the semiconductor layer 113, and improve the crystallinity of the semiconductor film 113f or the semiconductor layer 113. There are cases.
加熱処理により、絶縁層１０３ａから半導体膜１１３ｆ、又は半導体層１１３に酸素を供給することもできる。このとき、半導体層１１３に加工する前に加熱処理を行うことがより好ましい。加熱処理については、前述の記載を参照できるため、詳細な説明は省略する。
Oxygen can also be supplied from the insulating layer 103a to the semiconductor film 113f or the semiconductor layer 113 by heat treatment. At this time, it is more preferable to perform heat treatment before processing into the semiconductor layer 113. Regarding the heat treatment, the above description can be referred to, so a detailed explanation will be omitted.
なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、成膜工程等の、後の工程での高温下の処理で、当該加熱処理と兼ねることができる場合もある。
Note that the heat treatment may not be performed if it is unnecessary. Further, the heat treatment may not be performed here, but may also serve as the heat treatment performed in a later step. Further, in some cases, a treatment at a high temperature in a later process such as a film forming process can also serve as the heat treatment.
〔絶縁層１０５の形成〕
続いて、半導体層１１３上、導電層１１２上、及び絶縁層１０３上に、絶縁層１０５を形成する。具体的には、半導体層１１３、導電層１１２、及び絶縁層１０３を覆って、絶縁層１０５を形成する（図４９Ａ）。絶縁層１０５は、開口１２１及び開口１２３の内部に位置する領域を有し、開口１２１及び開口１２３を覆うように形成される。絶縁層１０５の形成は、ＰＥＣＶＤ法を好適に用いることができる。 [Formation of insulating layer 105]
Subsequently, an insulatinglayer 105 is formed over the semiconductor layer 113, the conductive layer 112, and the insulating layer 103. Specifically, the insulating layer 105 is formed to cover the semiconductor layer 113, the conductive layer 112, and the insulating layer 103 (FIG. 49A). The insulating layer 105 has a region located inside the opening 121 and the opening 123, and is formed to cover the opening 121 and the opening 123. The PECVD method can be suitably used to form the insulating layer 105.
続いて、半導体層１１３上、導電層１１２上、及び絶縁層１０３上に、絶縁層１０５を形成する。具体的には、半導体層１１３、導電層１１２、及び絶縁層１０３を覆って、絶縁層１０５を形成する（図４９Ａ）。絶縁層１０５は、開口１２１及び開口１２３の内部に位置する領域を有し、開口１２１及び開口１２３を覆うように形成される。絶縁層１０５の形成は、ＰＥＣＶＤ法を好適に用いることができる。 [Formation of insulating layer 105]
Subsequently, an insulating
半導体層１１３に金属酸化物を用いる場合、絶縁層１０５は、酸素が拡散することを抑制するバリア膜として機能することが好ましい。絶縁層１０５が酸素の拡散を抑制する機能を有することにより、酸素が絶縁層１０５より上側から、後の工程で形成する導電層１１５へ拡散することが抑制され、導電層１１５の酸化を抑制できる。その結果、良好な電気特性を示し、且つ信頼性の高いトランジスタを作製できる。
When a metal oxide is used for the semiconductor layer 113, the insulating layer 105 preferably functions as a barrier film that suppresses diffusion of oxygen. Since the insulating layer 105 has a function of suppressing oxygen diffusion, oxygen is prevented from diffusing from above the insulating layer 105 to the conductive layer 115 to be formed in a later step, and oxidation of the conductive layer 115 can be suppressed. . As a result, a transistor with good electrical characteristics and high reliability can be manufactured.
ゲート絶縁層として機能する絶縁層１０５の形成時の温度を高くすることにより、欠陥の少ない絶縁層とすることができる。しかしながら、絶縁層１０５の形成時の温度が高いと半導体層１１３から酸素が脱離し、半導体層１１３中の酸素欠損（ＶＯ）及びＶＯＨが増加してしまう場合がある。絶縁層１０５の形成時の基板温度は、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましい。絶縁層１０５の形成時の基板温度を前述の範囲とすることで、絶縁層１０５の欠陥を少なくするとともに、半導体層１１３から酸素が脱離することを抑制できる。したがって、良好な電気特性を示し、且つ信頼性の高いトランジスタを作製できる。
By increasing the temperature during formation of the insulating layer 105 that functions as a gate insulating layer, the insulating layer can have fewer defects. However, if the temperature at the time of forming the insulating layer 105 is high, oxygen is released from the semiconductor layer 113, and oxygen vacancies (V O ) and V O H in the semiconductor layer 113 may increase. The substrate temperature during formation of the insulating layer 105 is preferably 180°C or more and 450°C or less, more preferably 200°C or more and 450°C or less, further preferably 250°C or more and 450°C or less, and even more preferably 300°C or more and 450°C or less. is preferable, and more preferably 300°C or more and 400°C or less. By setting the substrate temperature during the formation of the insulating layer 105 within the above range, defects in the insulating layer 105 can be reduced, and desorption of oxygen from the semiconductor layer 113 can be suppressed. Therefore, a transistor with good electrical characteristics and high reliability can be manufactured.
絶縁層１０５を形成する前に、半導体層１１３の表面に対してプラズマ処理を行なってもよい。当該プラズマ処理により、半導体層１１３の表面に吸着する水等の不純物を低減できる。そのため、半導体層１１３と絶縁層１０５との界面における不純物を低減でき、信頼性の高いトランジスタを実現できる。特に、半導体層１１３の形成から、絶縁層１０５の形成までの間に半導体層１１３の表面が大気に曝される場合には好適である。プラズマ処理は、例えば、酸素、オゾン、窒素、一酸化二窒素、又はアルゴン等の雰囲気で行うことができる。また、プラズマ処理と絶縁層１０５の成膜とは、大気に曝すことなく連続して行われることが好ましい。
Before forming the insulating layer 105, the surface of the semiconductor layer 113 may be subjected to plasma treatment. Through the plasma treatment, impurities such as water adsorbed on the surface of the semiconductor layer 113 can be reduced. Therefore, impurities at the interface between the semiconductor layer 113 and the insulating layer 105 can be reduced, and a highly reliable transistor can be realized. This is particularly suitable when the surface of the semiconductor layer 113 is exposed to the atmosphere between the formation of the semiconductor layer 113 and the formation of the insulating layer 105. Plasma treatment can be performed, for example, in an atmosphere of oxygen, ozone, nitrogen, dinitrogen monoxide, argon, or the like. Further, it is preferable that the plasma treatment and the formation of the insulating layer 105 are performed continuously without exposure to the atmosphere.
〔導電層１１５の形成〕
続いて、絶縁層１０５上に、後の工程で導電層１１５となる導電膜を形成する。当該導電膜の形成は、例えば、スパッタリング法を好適に用いることができる。当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いて加工することにより、ゲート電極として機能する島状の導電層１１５を、半導体層１１３と重なる領域を有するように、絶縁層１０５上に形成できる（図４９Ｂ）。導電層１１５は、開口１２１の内部に位置する領域、及び開口１２３の内部に位置する領域を有し、且つ絶縁層１０５を半導体層１１３との間に挟んで対向する領域を有するように形成される。 [Formation of conductive layer 115]
Subsequently, a conductive film that will become aconductive layer 115 in a later step is formed over the insulating layer 105. For example, a sputtering method can be suitably used to form the conductive film. After forming a resist mask on the conductive film by a photolithography process, the conductive film is processed using, for example, one or both of a wet etching method and a dry etching method to form an island-shaped conductive layer that functions as a gate electrode. 115 can be formed on the insulating layer 105 with a region overlapping the semiconductor layer 113 (FIG. 49B). The conductive layer 115 is formed to have a region located inside the opening 121 and a region located inside the opening 123, and a region facing the semiconductor layer 113 with the insulating layer 105 sandwiched therebetween. Ru.
続いて、絶縁層１０５上に、後の工程で導電層１１５となる導電膜を形成する。当該導電膜の形成は、例えば、スパッタリング法を好適に用いることができる。当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いて加工することにより、ゲート電極として機能する島状の導電層１１５を、半導体層１１３と重なる領域を有するように、絶縁層１０５上に形成できる（図４９Ｂ）。導電層１１５は、開口１２１の内部に位置する領域、及び開口１２３の内部に位置する領域を有し、且つ絶縁層１０５を半導体層１１３との間に挟んで対向する領域を有するように形成される。 [Formation of conductive layer 115]
Subsequently, a conductive film that will become a
以上により、トランジスタ２０１、及びトランジスタ２０５を形成できる。
Through the above steps, the transistor 201 and the transistor 205 can be formed.
〔絶縁層２１８、及び絶縁層２３５の形成〕
続いて、トランジスタ２０１、及びトランジスタ２０５を覆うように絶縁層２１８を形成し、絶縁層２１８上に絶縁層２３５を形成する。具体的には、導電層１１５上、及び絶縁層１０５上に絶縁層２１８を形成し、絶縁層２１８上に絶縁層２３５を形成する（図５０Ａ）。前述のように、例えば絶縁層２１８には無機材料を用い、絶縁層２３５には有機材料を用いることができる。この場合、絶縁層２１８の形成は、例えばＣＶＤ法、スパッタリング法、ＰＬＤ法、又はＡＬＤ法を用いることができる。また、絶縁層２３５の形成は、例えばスピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、又はナイフコート等を用いることができる。 [Formation of insulatinglayer 218 and insulating layer 235]
Subsequently, an insulatinglayer 218 is formed to cover the transistors 201 and 205, and an insulating layer 235 is formed over the insulating layer 218. Specifically, an insulating layer 218 is formed over the conductive layer 115 and the insulating layer 105, and an insulating layer 235 is formed over the insulating layer 218 (FIG. 50A). As described above, for example, an inorganic material can be used for the insulating layer 218 and an organic material can be used for the insulating layer 235. In this case, the insulating layer 218 can be formed using, for example, a CVD method, a sputtering method, a PLD method, or an ALD method. Further, the insulating layer 235 can be formed using, for example, spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife, slit coating, roll coating, curtain coating, knife coating, or the like.
続いて、トランジスタ２０１、及びトランジスタ２０５を覆うように絶縁層２１８を形成し、絶縁層２１８上に絶縁層２３５を形成する。具体的には、導電層１１５上、及び絶縁層１０５上に絶縁層２１８を形成し、絶縁層２１８上に絶縁層２３５を形成する（図５０Ａ）。前述のように、例えば絶縁層２１８には無機材料を用い、絶縁層２３５には有機材料を用いることができる。この場合、絶縁層２１８の形成は、例えばＣＶＤ法、スパッタリング法、ＰＬＤ法、又はＡＬＤ法を用いることができる。また、絶縁層２３５の形成は、例えばスピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、又はナイフコート等を用いることができる。 [Formation of insulating
Subsequently, an insulating
〔開口１２９、及び開口１３１の形成〕
続いて、トランジスタ２０１の導電層１１１と重なる領域のうち一部の領域の絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５を除去する。これにより、絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５に、トランジスタ２０１の導電層１１１に達する開口１３１を形成する。また、トランジスタ２０５の導電層１１１と重なる領域のうち一部の領域の絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５を除去する。これにより、絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５に、トランジスタ２０５の導電層１１１に達する開口１２９を形成する（図５０Ｂ）。開口１３１、及び開口１２９の形成は、例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いることができ、ドライエッチング法を好適に用いることができる。ここで、開口１３１と開口１２９は、並行して形成できる。 [Formation ofopening 129 and opening 131]
Subsequently, the insulatinglayer 103, the insulating layer 105, the insulating layer 218, and the insulating layer 235 in some regions of the region overlapping with the conductive layer 111 of the transistor 201 are removed. As a result, openings 131 reaching the conductive layer 111 of the transistor 201 are formed in the insulating layer 103, the insulating layer 105, the insulating layer 218, and the insulating layer 235. In addition, part of the insulating layer 103, the insulating layer 105, the insulating layer 218, and the insulating layer 235 in a region overlapping with the conductive layer 111 of the transistor 205 is removed. As a result, openings 129 reaching the conductive layer 111 of the transistor 205 are formed in the insulating layer 103, the insulating layer 105, the insulating layer 218, and the insulating layer 235 (FIG. 50B). For forming the openings 131 and 129, for example, one or both of a wet etching method and a dry etching method can be used, and a dry etching method can be preferably used. Here, the opening 131 and the opening 129 can be formed in parallel.
続いて、トランジスタ２０１の導電層１１１と重なる領域のうち一部の領域の絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５を除去する。これにより、絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５に、トランジスタ２０１の導電層１１１に達する開口１３１を形成する。また、トランジスタ２０５の導電層１１１と重なる領域のうち一部の領域の絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５を除去する。これにより、絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５に、トランジスタ２０５の導電層１１１に達する開口１２９を形成する（図５０Ｂ）。開口１３１、及び開口１２９の形成は、例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いることができ、ドライエッチング法を好適に用いることができる。ここで、開口１３１と開口１２９は、並行して形成できる。 [Formation of
Subsequently, the insulating
なお、開口１２９、及び開口１３１は、導電層１１２に達するように絶縁層１０５、絶縁層２１８、及び絶縁層２３５に形成してもよい。また、開口１２９を、トランジスタ２０５の導電層１１１に達するように絶縁層１０３、絶縁層１０５、絶縁層２１８、及び絶縁層２３５に形成し、開口１３１を、トランジスタ２０１の導電層１１５に達するように絶縁層２１８、及び絶縁層２３５に形成してもよい。さらに、開口１２９を、トランジスタ２０５の導電層１１２に達するように絶縁層１０５、絶縁層２１８、及び絶縁層２３５に形成し、開口１３１を、トランジスタ２０１の導電層１１５に達するように絶縁層２１８、及び絶縁層２３５に形成してもよい。
Note that the opening 129 and the opening 131 may be formed in the insulating layer 105, the insulating layer 218, and the insulating layer 235 so as to reach the conductive layer 112. Further, an opening 129 is formed in the insulating layer 103 , an insulating layer 105 , an insulating layer 218 , and an insulating layer 235 so as to reach the conductive layer 111 of the transistor 205 , and an opening 131 is formed so as to reach the conductive layer 115 of the transistor 201 . It may be formed in the insulating layer 218 and the insulating layer 235. Furthermore, an opening 129 is formed in the insulating layer 105 , an insulating layer 218 , and an insulating layer 235 so as to reach the conductive layer 112 of the transistor 205 , an opening 131 is formed in the insulating layer 218 , and the insulating layer 235 so as to reach the conductive layer 115 of the transistor 201 . and may be formed on the insulating layer 235.
〔導電層１６６、及び画素電極３１１の形成〕
続いて、開口１３１及び開口１２９を覆うように、後の工程で導電層１６６及び画素電極３１１となる導電膜を形成する。当該導電膜の形成は、例えば、スパッタリング法又は真空蒸着法を好適に用いることができる。当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いて加工することにより、島状の導電層１６６、及び島状の画素電極３１１を形成できる（図５１Ａ）。導電層１６６は、絶縁層２３５の上面及び側面、絶縁層２１８の側面、絶縁層１０５の側面、絶縁層１０３の側面、及びトランジスタ２０１の導電層１１１の上面と接する領域を有し、且つ開口１３１の内部に位置する領域を有するように形成される。また、画素電極３１１は、絶縁層２３５の上面及び側面、絶縁層２１８の側面、絶縁層１０５の側面、絶縁層１０３の側面、及びトランジスタ２０５の導電層１１１の上面と接する領域を有し、且つ開口１２９の内部に位置する領域を有するように形成される。 [Formation ofconductive layer 166 and pixel electrode 311]
Subsequently, a conductive film that will become theconductive layer 166 and the pixel electrode 311 in a later step is formed so as to cover the openings 131 and 129. For forming the conductive film, for example, a sputtering method or a vacuum evaporation method can be suitably used. After forming a resist mask on the conductive film by a photolithography process, the conductive film is processed using, for example, one or both of a wet etching method and a dry etching method to form an island-shaped conductive layer 166 and an island-shaped conductive layer 166. A pixel electrode 311 can be formed (FIG. 51A). The conductive layer 166 has a region in contact with the top surface and side surfaces of the insulating layer 235, the side surfaces of the insulating layer 218, the side surfaces of the insulating layer 105, the side surfaces of the insulating layer 103, and the top surface of the conductive layer 111 of the transistor 201, and has an opening 131. It is formed to have a region located inside the. Further, the pixel electrode 311 has a region in contact with the top surface and side surfaces of the insulating layer 235, the side surfaces of the insulating layer 218, the side surfaces of the insulating layer 105, the side surfaces of the insulating layer 103, and the top surface of the conductive layer 111 of the transistor 205, and It is formed to have a region located inside the opening 129.
続いて、開口１３１及び開口１２９を覆うように、後の工程で導電層１６６及び画素電極３１１となる導電膜を形成する。当該導電膜の形成は、例えば、スパッタリング法又は真空蒸着法を好適に用いることができる。当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いて加工することにより、島状の導電層１６６、及び島状の画素電極３１１を形成できる（図５１Ａ）。導電層１６６は、絶縁層２３５の上面及び側面、絶縁層２１８の側面、絶縁層１０５の側面、絶縁層１０３の側面、及びトランジスタ２０１の導電層１１１の上面と接する領域を有し、且つ開口１３１の内部に位置する領域を有するように形成される。また、画素電極３１１は、絶縁層２３５の上面及び側面、絶縁層２１８の側面、絶縁層１０５の側面、絶縁層１０３の側面、及びトランジスタ２０５の導電層１１１の上面と接する領域を有し、且つ開口１２９の内部に位置する領域を有するように形成される。 [Formation of
Subsequently, a conductive film that will become the
なお、開口１３１をトランジスタ２０１の導電層１１２に達するように形成した場合は、導電層１６６は、絶縁層２３５の上面及び側面、絶縁層２１８の側面、絶縁層１０５の側面、及びトランジスタ２０１の導電層１１２の上面と接する領域を有するように形成される。また、開口１２９をトランジスタ２０５の導電層１１２に達するように形成した場合は、画素電極３１１は、絶縁層２３５の上面及び側面、絶縁層２１８の側面、絶縁層１０５の側面、及びトランジスタ２０５の導電層１１２の上面と接する領域を有するように形成される。また、開口１３１をトランジスタ２０１の導電層１１５に達するように形成した場合は、導電層１６６は、絶縁層２３５の上面及び側面、絶縁層２１８の側面、及びトランジスタ２０１の導電層１１５の上面と接する領域を有するように形成される。さらに、開口１２９をトランジスタ２０５の導電層１１５に達するように形成した場合は、画素電極３１１は、絶縁層２３５の上面及び側面、絶縁層２１８の側面、及びトランジスタ２０５の導電層１１５の上面と接する領域を有するように形成される。
Note that when the opening 131 is formed to reach the conductive layer 112 of the transistor 201, the conductive layer 166 covers the top and side surfaces of the insulating layer 235, the side surfaces of the insulating layer 218, the side surfaces of the insulating layer 105, and the conductive layer 112 of the transistor 201. It is formed to have a region in contact with the upper surface of layer 112. In addition, when the opening 129 is formed to reach the conductive layer 112 of the transistor 205, the pixel electrode 311 is formed on the upper surface and side surfaces of the insulating layer 235, the side surface of the insulating layer 218, the side surface of the insulating layer 105, and the conductive layer 112 of the transistor 205. It is formed to have a region in contact with the upper surface of layer 112. Further, when the opening 131 is formed to reach the conductive layer 115 of the transistor 201, the conductive layer 166 is in contact with the top and side surfaces of the insulating layer 235, the side surfaces of the insulating layer 218, and the top surface of the conductive layer 115 of the transistor 201. It is formed to have a region. Furthermore, when the opening 129 is formed to reach the conductive layer 115 of the transistor 205, the pixel electrode 311 is in contact with the top and side surfaces of the insulating layer 235, the side surfaces of the insulating layer 218, and the top surface of the conductive layer 115 of the transistor 205. It is formed to have a region.
〔絶縁層２３７の形成〕
続いて、画素電極３１１Ｒ上、画素電極３１１Ｇ上、画素電極３１１Ｂ上、及び絶縁層２３５上に、絶縁層２３７を形成する（図５１Ｂ）。前述のように、絶縁層２３７には、有機材料、又は無機材料を用いることができる。絶縁層２３７として有機材料を用いる場合は、絶縁層２３７の形成は、例えばスピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、又はナイフコート等を用いることができる。絶縁層２３７として無機材料を用いる場合は、絶縁層２３７の形成は、例えばＣＶＤ法、スパッタリング法、ＰＬＤ法、又はＡＬＤ法を用いることができる。 [Formation of insulating layer 237]
Subsequently, an insulatinglayer 237 is formed on the pixel electrode 311R, the pixel electrode 311G, the pixel electrode 311B, and the insulating layer 235 (FIG. 51B). As described above, the insulating layer 237 can be made of an organic material or an inorganic material. When using an organic material as the insulating layer 237, the insulating layer 237 can be formed by, for example, spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife, slit coating, roll coating, curtain coating, or A knife coat or the like can be used. When an inorganic material is used as the insulating layer 237, the insulating layer 237 can be formed using, for example, a CVD method, a sputtering method, a PLD method, or an ALD method.
続いて、画素電極３１１Ｒ上、画素電極３１１Ｇ上、画素電極３１１Ｂ上、及び絶縁層２３５上に、絶縁層２３７を形成する（図５１Ｂ）。前述のように、絶縁層２３７には、有機材料、又は無機材料を用いることができる。絶縁層２３７として有機材料を用いる場合は、絶縁層２３７の形成は、例えばスピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、又はナイフコート等を用いることができる。絶縁層２３７として無機材料を用いる場合は、絶縁層２３７の形成は、例えばＣＶＤ法、スパッタリング法、ＰＬＤ法、又はＡＬＤ法を用いることができる。 [Formation of insulating layer 237]
Subsequently, an insulating
続いて、絶縁層２３７の一部を除去する。例えば、ウェットエッチング法及びドライエッチング法の一方又は双方を用いて、絶縁層２３７の一部を除去する。以上により、画素電極３１１Ｒ、画素電極３１１Ｇ、及び画素電極３１１Ｂの端部を覆うように絶縁層２３７が形成される。
Subsequently, a portion of the insulating layer 237 is removed. For example, a portion of the insulating layer 237 is removed using one or both of a wet etching method and a dry etching method. As described above, the insulating layer 237 is formed so as to cover the ends of the pixel electrode 311R, the pixel electrode 311G, and the pixel electrode 311B.
〔層３１３の形成〕
続いて、画素電極３１１Ｒ上に層３１３Ｒを、画素電極３１１Ｇ上に層３１３Ｇを、画素電極３１１Ｂ上に層３１３Ｂをそれぞれ形成する（図５１Ｂ）。例えば、ファインメタルマスクを用いた真空蒸着法により、層３１３Ｒが有する発光材料と、層３１３Ｇが有する発光材料と、層３１３Ｂが有する発光材料と、を塗り分けること。これにより、互いに異なる色の光を発する層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂをそれぞれ形成できる。なお、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂの形成に、ファインメタルマスクを用いたスパッタリング法、又はインクジェット法を用いてもよい。 [Formation of layer 313]
Subsequently, alayer 313R is formed on the pixel electrode 311R, a layer 313G is formed on the pixel electrode 311G, and a layer 313B is formed on the pixel electrode 311B (FIG. 51B). For example, the luminescent material of the layer 313R, the luminescent material of the layer 313G, and the luminescent material of the layer 313B are separately coated by a vacuum evaporation method using a fine metal mask. Thereby, the layer 313R, layer 313G, and layer 313B that emit light of different colors can be formed, respectively. Note that a sputtering method using a fine metal mask or an inkjet method may be used to form the layers 313R, 313G, and 313B.
続いて、画素電極３１１Ｒ上に層３１３Ｒを、画素電極３１１Ｇ上に層３１３Ｇを、画素電極３１１Ｂ上に層３１３Ｂをそれぞれ形成する（図５１Ｂ）。例えば、ファインメタルマスクを用いた真空蒸着法により、層３１３Ｒが有する発光材料と、層３１３Ｇが有する発光材料と、層３１３Ｂが有する発光材料と、を塗り分けること。これにより、互いに異なる色の光を発する層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂをそれぞれ形成できる。なお、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂの形成に、ファインメタルマスクを用いたスパッタリング法、又はインクジェット法を用いてもよい。 [Formation of layer 313]
Subsequently, a
〔共通電極３１５、及び保護層３３１の形成〕
続いて、層３１３Ｒ上、層３１３Ｇ上、層３１３Ｂ上、及び絶縁層２３７上に共通電極３１５を形成し、共通電極３１５上に保護層３３１を形成する（図５１Ｂ）。共通電極３１５は、スパッタリング法、又は真空蒸着法等の方法で形成できる。保護層３３１は、真空蒸着法、スパッタリング法、ＣＶＤ法、又はＡＬＤ法等の方法で形成できる。 [Formation ofcommon electrode 315 and protective layer 331]
Subsequently, acommon electrode 315 is formed over the layer 313R, the layer 313G, the layer 313B, and the insulating layer 237, and a protective layer 331 is formed over the common electrode 315 (FIG. 51B). The common electrode 315 can be formed by a sputtering method, a vacuum evaporation method, or the like. The protective layer 331 can be formed by a method such as a vacuum evaporation method, a sputtering method, a CVD method, or an ALD method.
続いて、層３１３Ｒ上、層３１３Ｇ上、層３１３Ｂ上、及び絶縁層２３７上に共通電極３１５を形成し、共通電極３１５上に保護層３３１を形成する（図５１Ｂ）。共通電極３１５は、スパッタリング法、又は真空蒸着法等の方法で形成できる。保護層３３１は、真空蒸着法、スパッタリング法、ＣＶＤ法、又はＡＬＤ法等の方法で形成できる。 [Formation of
Subsequently, a
以上により、発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂを形成できる。
Through the above steps, the light emitting element 61R, the light emitting element 61G, and the light emitting element 61B can be formed.
〔遮光層３１７の形成〕
続いて、基板１５２上に遮光層３１７を形成する（図５２Ａ）。遮光層３１７は、例えばスピンコート法、又はインクジェット法を用いて形成できる。 [Formation of light shielding layer 317]
Subsequently, alight shielding layer 317 is formed on the substrate 152 (FIG. 52A). The light shielding layer 317 can be formed using, for example, a spin coating method or an inkjet method.
続いて、基板１５２上に遮光層３１７を形成する（図５２Ａ）。遮光層３１７は、例えばスピンコート法、又はインクジェット法を用いて形成できる。 [Formation of light shielding layer 317]
Subsequently, a
〔絶縁層１７２の形成〕
続いて、遮光層３１７上、及び基板１５２上に絶縁層１７２を形成する（図５２Ａ）。絶縁層１７２の形成は、例えばＰＥＣＶＤ法を好適に用いることができる。 [Formation of insulating layer 172]
Subsequently, an insulatinglayer 172 is formed on the light shielding layer 317 and on the substrate 152 (FIG. 52A). For example, the PECVD method can be suitably used to form the insulating layer 172.
続いて、遮光層３１７上、及び基板１５２上に絶縁層１７２を形成する（図５２Ａ）。絶縁層１７２の形成は、例えばＰＥＣＶＤ法を好適に用いることができる。 [Formation of insulating layer 172]
Subsequently, an insulating
〔検知素子１２０の形成〕
続いて、絶縁層１７２上に、後の工程で電極１２７となる導電膜を形成する。当該導電膜の形成は、例えばスパッタリング法を好適に用いることができる。例えば、当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を加工することにより、絶縁層１７２上に電極１２７を形成する（図５２Ａ）。当該導電膜の加工は、ウェットエッチング法及びドライエッチング法の一方又は双方を用いればよい。 [Formation of sensing element 120]
Subsequently, a conductive film that will become theelectrode 127 in a later step is formed on the insulating layer 172. For example, a sputtering method can be suitably used to form the conductive film. For example, after forming a resist mask on the conductive film by a photolithography process, the conductive film is processed to form the electrode 127 on the insulating layer 172 (FIG. 52A). The conductive film may be processed using one or both of a wet etching method and a dry etching method.
続いて、絶縁層１７２上に、後の工程で電極１２７となる導電膜を形成する。当該導電膜の形成は、例えばスパッタリング法を好適に用いることができる。例えば、当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を加工することにより、絶縁層１７２上に電極１２７を形成する（図５２Ａ）。当該導電膜の加工は、ウェットエッチング法及びドライエッチング法の一方又は双方を用いればよい。 [Formation of sensing element 120]
Subsequently, a conductive film that will become the
続いて、電極１２７上、及び絶縁層１７２上に、絶縁層１２４を形成する。具体的には、電極１２７上、及び絶縁層１７２を覆って、絶縁層１２４を形成する（図５２Ｂ）。絶縁層１２４の形成は、ＰＥＣＶＤ法を好適に用いることができる。
Subsequently, the insulating layer 124 is formed on the electrode 127 and the insulating layer 172. Specifically, the insulating layer 124 is formed over the electrode 127 and covering the insulating layer 172 (FIG. 52B). The PECVD method can be suitably used to form the insulating layer 124.
続いて、絶縁層１２４上に、後の工程で電極１２８となる導電膜を形成する。当該導電膜の形成は、例えば、スパッタリング法を好適に用いることができる。例えば、当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を加工することにより、絶縁層１２４上に電極１２８を形成する（図５２Ｂ）。当該導電膜の加工は、ウェットエッチング法及びドライエッチング法の一方又は双方を用いればよい。
Subsequently, a conductive film that will become an electrode 128 in a later step is formed on the insulating layer 124. For example, a sputtering method can be suitably used to form the conductive film. For example, after forming a resist mask on the conductive film by a photolithography process, the conductive film is processed to form the electrode 128 on the insulating layer 124 (FIG. 52B). The conductive film may be processed using one or both of a wet etching method and a dry etching method.
以上により、基板１５２上に、一対の電極である電極１２７及び電極１２８を有する検知素子１２０が形成される。
Through the above steps, the sensing element 120 having the electrode 127 and the electrode 128, which are a pair of electrodes, is formed on the substrate 152.
〔絶縁層１２５の形成〕
続いて、電極１２８上に絶縁層１２５を形成する（図５２Ｃ）。絶縁層１２５の形成は、例えばＰＥＣＶＤ法を好適に用いることができる。 [Formation of insulating layer 125]
Subsequently, an insulatinglayer 125 is formed on the electrode 128 (FIG. 52C). For example, the PECVD method can be suitably used to form the insulating layer 125.
続いて、電極１２８上に絶縁層１２５を形成する（図５２Ｃ）。絶縁層１２５の形成は、例えばＰＥＣＶＤ法を好適に用いることができる。 [Formation of insulating layer 125]
Subsequently, an insulating
絶縁層１２５は、例えば上記方法を用いて基板１５２の一面全体に形成した後、フォトリソグラフィ法及びエッチング法等を用いて一部を除去する。これにより、電極１２８の一部を露出させる。また、図５２Ｃには示していないが、電極１２７の一部を露出させる。以上により、電極１２７の一部、及び電極１２８の一部と重なるように、絶縁層１２５が形成される。
The insulating layer 125 is formed on the entire surface of the substrate 152 using, for example, the method described above, and then a portion is removed using a photolithography method, an etching method, or the like. This exposes a portion of the electrode 128. Further, although not shown in FIG. 52C, a part of the electrode 127 is exposed. Through the above steps, the insulating layer 125 is formed so as to overlap part of the electrode 127 and part of the electrode 128.
〔基板１０１と基板１５２の貼合せ〕
続いて、基板１０１と基板１５２を、導電性粒子１６５を含む接着層１４２を用いて貼り合わせる。具体的には、基板１０１上の保護層３３１、絶縁層２３５、及び導電層１６６と、基板１５２上の絶縁層１２５、電極１２８、及び絶縁層１２４を、導電性粒子１６５を含む接着層１４２を用いて貼り合わせる。接着層１４２は、スクリーン印刷法、又はディスペンス法等により形成できる。 [Lamination ofsubstrate 101 and substrate 152]
Subsequently, thesubstrate 101 and the substrate 152 are bonded together using an adhesive layer 142 containing conductive particles 165. Specifically, the protective layer 331, the insulating layer 235, and the conductive layer 166 on the substrate 101, the insulating layer 125, the electrode 128, and the insulating layer 124 on the substrate 152, and the adhesive layer 142 containing the conductive particles 165. Paste together using The adhesive layer 142 can be formed by a screen printing method, a dispensing method, or the like.
続いて、基板１０１と基板１５２を、導電性粒子１６５を含む接着層１４２を用いて貼り合わせる。具体的には、基板１０１上の保護層３３１、絶縁層２３５、及び導電層１６６と、基板１５２上の絶縁層１２５、電極１２８、及び絶縁層１２４を、導電性粒子１６５を含む接着層１４２を用いて貼り合わせる。接着層１４２は、スクリーン印刷法、又はディスペンス法等により形成できる。 [Lamination of
Subsequently, the
ここで、導電性粒子１６５が開口１３１の内部に位置する領域を有し、且つ導電層１６６と電極１２８が導電性粒子１６５を介して電気的に接続されるように、接着層１４２に導電性粒子１６５を含ませ、基板１０１と基板１５２を貼り合わせる。これにより、導電性粒子１６５は、開口１３１の内部に位置する領域を有するように、導電層１６６と電極１２８の間に設けられる。導電性粒子１６５を開口１３１の内部に設ける場合、導電性粒子１６５を開口１３１の外部に設ける場合より、例えば導電性粒子１６５が導電層１６６と接しなくなることを抑制できる。例えば、導電性粒子１６５を含む接着層１４２を用いて基板１０１と基板１５２を貼り合わせた直後において、開口１３１の近傍ではあるが導電層１６６と重ならない位置に導電性粒子１６５が設けられたとしても、開口１３１により形成される段差により導電性粒子１６５の位置がずれて開口１３１の内部に入る場合がある。これにより、導電性粒子１６５が導電層１６６と接しなくなることを抑制できる場合がある。以上により、導電性粒子１６５を、例えば導電層１６６と電極１２８の両方と接しやすくできる。これにより、導電層１６６と電極１２８を電気的に接続しやすくできる。なお、電極１２７も電極１２８と同様に、開口１３１の内部に位置する領域を有する導電性粒子１６５を介して導電層１６６と電気的に接続できる。
Here, the adhesive layer 142 has a conductive layer so that the conductive particle 165 has a region located inside the opening 131 and the conductive layer 166 and the electrode 128 are electrically connected via the conductive particle 165. The substrate 101 and the substrate 152 are bonded together with the particles 165 included therein. Accordingly, the conductive particles 165 are provided between the conductive layer 166 and the electrode 128 so as to have a region located inside the opening 131. When the conductive particles 165 are provided inside the opening 131, for example, the conductive particles 165 can be prevented from coming into contact with the conductive layer 166 more than when the conductive particles 165 are provided outside the opening 131. For example, suppose that immediately after bonding the substrate 101 and the substrate 152 together using the adhesive layer 142 containing the conductive particles 165, the conductive particles 165 are provided in the vicinity of the opening 131 but at a position that does not overlap with the conductive layer 166. However, due to the step formed by the opening 131, the position of the conductive particles 165 may shift and enter the inside of the opening 131. Thereby, it may be possible to prevent the conductive particles 165 from coming into contact with the conductive layer 166. As described above, the conductive particles 165 can easily come into contact with both the conductive layer 166 and the electrode 128, for example. This facilitates electrical connection between the conductive layer 166 and the electrode 128. Note that, like the electrode 128, the electrode 127 can also be electrically connected to the conductive layer 166 via the conductive particles 165 having a region located inside the opening 131.
前述のように、導電層１６６は導電層１１１と電気的に接続される。以上より、導電層１１１と電極１２８が、導電性粒子１６５を介して電気的に接続される。
As described above, conductive layer 166 is electrically connected to conductive layer 111. As described above, the conductive layer 111 and the electrode 128 are electrically connected via the conductive particles 165.
以上の工程により、図６に示す構成を有するタッチパネル１０を作製できる。上記作製方法では、例えば入力装置駆動回路１５に設けられるトランジスタ２０１を、表示部２０に設けられるトランジスタ２０５と同一の工程で形成できる。よって、タッチパネル１０の上記作製方法は、作製工程が簡略化された方法である。よって、上記作製方法は、低コスト且つ量産性が高い方法である。
Through the above steps, the touch panel 10 having the configuration shown in FIG. 6 can be manufactured. In the above manufacturing method, for example, the transistor 201 provided in the input device driver circuit 15 can be formed in the same process as the transistor 205 provided in the display portion 20. Therefore, the above method for manufacturing the touch panel 10 is a method in which the manufacturing process is simplified. Therefore, the above manufacturing method is a method that is low cost and has high mass productivity.
また、上記作製方法では、電極１２７又は電極１２８と、トランジスタ２０１のソース電極、ドレイン電極、又はゲート電極と、を電気的に接続しやすくできる。よって、上記作製方法により、高い歩留まりでタッチパネル１０を作製できる。
Further, in the above manufacturing method, the electrode 127 or the electrode 128 can be easily electrically connected to the source electrode, drain electrode, or gate electrode of the transistor 201. Therefore, by the above manufacturing method, the touch panel 10 can be manufactured with high yield.
＜タッチパネルの作製方法例２＞
以下では、図７に示す構成を有するタッチパネル１０の作製方法例を説明する。なお、前述の＜タッチパネルの作製方法例１＞と重複する部分については適宜説明を省略し、相違する部分について主に説明する。 <Touch panel manufacturing method example 2>
An example of a method for manufacturing thetouch panel 10 having the configuration shown in FIG. 7 will be described below. Note that the description of the parts that overlap with the above-mentioned <Touch Panel Manufacturing Method Example 1> will be omitted as appropriate, and the different parts will be mainly described.
以下では、図７に示す構成を有するタッチパネル１０の作製方法例を説明する。なお、前述の＜タッチパネルの作製方法例１＞と重複する部分については適宜説明を省略し、相違する部分について主に説明する。 <Touch panel manufacturing method example 2>
An example of a method for manufacturing the
まず、図４７Ａ乃至図５０Ｂに示す工程と同様の工程を行う。図５３Ａ、図５３Ｂ、図５３Ｃ、図５３Ｄ、図５４Ａ、図５４Ｂ、図５４Ｃ、図５５Ａ、図５５Ｂ、図５６Ａ、及び図５６Ｂは、それぞれ図４７Ａ、図４７Ｂ、図４７Ｃ、図４７Ｄ、図４８Ａ、図４８Ｂ、図４８Ｃ、図４９Ａ、図４９Ｂ、図５０Ａ、及び図５０Ｂに示す工程に対応する。
First, steps similar to those shown in FIGS. 47A to 50B are performed. 53A, 53B, 53C, 53D, 54A, 54B, 54C, 55A, 55B, 56A, and 56B are respectively 47A, 47B, 47C, 47D, and 48A , corresponds to the steps shown in FIGS. 48B, 48C, 49A, 49B, 50A, and 50B.
続いて、島状の導電層１６６、及び画素電極３１２を形成する（図５７Ａ）。導電層１６６、及び画素電極３１２は、それぞれ図５１Ａに示す導電層１６６、及び画素電極３１１と同様の方法で形成できる。
Subsequently, an island-shaped conductive layer 166 and a pixel electrode 312 are formed (FIG. 57A). The conductive layer 166 and the pixel electrode 312 can be formed in the same manner as the conductive layer 166 and the pixel electrode 311 shown in FIG. 51A, respectively.
〔配向層３３３の形成〕
続いて、画素電極３１２を覆うように、配向層３３３を形成する（図５７Ｂ）。配向層３３３は、樹脂等の薄膜を成膜した後に、ラビング処理を行うことにより形成できる。 [Formation of alignment layer 333]
Subsequently, analignment layer 333 is formed to cover the pixel electrode 312 (FIG. 57B). The alignment layer 333 can be formed by forming a thin film of resin or the like and then performing a rubbing process.
続いて、画素電極３１２を覆うように、配向層３３３を形成する（図５７Ｂ）。配向層３３３は、樹脂等の薄膜を成膜した後に、ラビング処理を行うことにより形成できる。 [Formation of alignment layer 333]
Subsequently, an
配向層３３３は、例えば基板１０１上の一面全体に形成した後、フォトリソグラフィ法及びエッチング法等を用いてその一部を除去する。これにより、導電層１６６の表面を露出させる。
The alignment layer 333 is formed, for example, on the entire surface of the substrate 101, and then a portion thereof is removed using a photolithography method, an etching method, or the like. This exposes the surface of the conductive layer 166.
〔遮光層３１７、及び着色層１８３の形成〕
続いて、基板１５２上に、遮光層３１７、及び着色層１８３（着色層１８３Ｒ、着色層１８３Ｇ、及び着色層１８３Ｂ）を形成する（図５８Ａ）。遮光層３１７、及び着色層１８３は、例えばスピンコート法、又はインクジェット法を用いて形成できる。 [Formation oflight shielding layer 317 and colored layer 183]
Subsequently, alight shielding layer 317 and colored layers 183 (colored layer 183R, colored layer 183G, and colored layer 183B) are formed on the substrate 152 (FIG. 58A). The light shielding layer 317 and the colored layer 183 can be formed using, for example, a spin coating method or an inkjet method.
続いて、基板１５２上に、遮光層３１７、及び着色層１８３（着色層１８３Ｒ、着色層１８３Ｇ、及び着色層１８３Ｂ）を形成する（図５８Ａ）。遮光層３１７、及び着色層１８３は、例えばスピンコート法、又はインクジェット法を用いて形成できる。 [Formation of
Subsequently, a
〔絶縁層１７２の形成〕
続いて、遮光層３１７上、着色層１８３上、及び基板１５２上に、絶縁層１７２を形成する（図５８Ａ）。絶縁層１７２の形成は、例えばＰＥＣＶＤ法を好適に用いることができる。 [Formation of insulating layer 172]
Subsequently, an insulatinglayer 172 is formed on the light shielding layer 317, the colored layer 183, and the substrate 152 (FIG. 58A). For example, the PECVD method can be suitably used to form the insulating layer 172.
続いて、遮光層３１７上、着色層１８３上、及び基板１５２上に、絶縁層１７２を形成する（図５８Ａ）。絶縁層１７２の形成は、例えばＰＥＣＶＤ法を好適に用いることができる。 [Formation of insulating layer 172]
Subsequently, an insulating
続いて、図５２Ａ、及び図５２Ｂに示す方法と同様の方法により、検知素子１２０を形成する（図５８Ａ、及び図５８Ｂ）。その後、図５２Ｃに示す方法と同様の方法により、絶縁層１２５を形成する（図５８Ｃ）。
Subsequently, the sensing element 120 is formed by a method similar to that shown in FIGS. 52A and 52B (FIGS. 58A and 58B). Thereafter, an insulating layer 125 is formed by a method similar to that shown in FIG. 52C (FIG. 58C).
〔共通電極３１６の形成〕
続いて、絶縁層１２５上に、共通電極３１６を形成する（図５８Ｃ）。共通電極３１６は、スパッタリング法、又は真空蒸着法等の方法で形成できる。 [Formation of common electrode 316]
Subsequently, acommon electrode 316 is formed on the insulating layer 125 (FIG. 58C). The common electrode 316 can be formed by a sputtering method, a vacuum evaporation method, or the like.
続いて、絶縁層１２５上に、共通電極３１６を形成する（図５８Ｃ）。共通電極３１６は、スパッタリング法、又は真空蒸着法等の方法で形成できる。 [Formation of common electrode 316]
Subsequently, a
〔絶縁層３３９の形成〕
続いて、共通電極３１６上に、スペーサとして機能する絶縁層３３９を形成する（図５８Ｃ）。絶縁層３３９は、例えば乾式散布法、又は湿式散布法を用いて形成できる。 [Formation of insulating layer 339]
Subsequently, an insulatinglayer 339 functioning as a spacer is formed on the common electrode 316 (FIG. 58C). The insulating layer 339 can be formed using, for example, a dry spreading method or a wet spreading method.
続いて、共通電極３１６上に、スペーサとして機能する絶縁層３３９を形成する（図５８Ｃ）。絶縁層３３９は、例えば乾式散布法、又は湿式散布法を用いて形成できる。 [Formation of insulating layer 339]
Subsequently, an insulating
〔配向層３３７の形成〕
続いて、絶縁層３３９を覆うように、配向層３３７を形成する（図５８Ｃ）。配向層３３７は、配向層３３３と同様の方法で形成できる。 [Formation of alignment layer 337]
Subsequently, analignment layer 337 is formed to cover the insulating layer 339 (FIG. 58C). Orientation layer 337 can be formed in the same manner as orientation layer 333.
続いて、絶縁層３３９を覆うように、配向層３３７を形成する（図５８Ｃ）。配向層３３７は、配向層３３３と同様の方法で形成できる。 [Formation of alignment layer 337]
Subsequently, an
〔基板１０１と基板１５２の貼合せ〕
続いて、基板１０１と基板１５２を、導電性粒子１６５を含む接着層１４２を用いて貼り合わせる。具体的には、基板１０１上の絶縁層２３５、及び導電層１６６と、基板１５２上の電極１２８、及び絶縁層１２４を、導電性粒子１６５を含む接着層１４２を用いて貼り合わせる。基板１０１と基板１５２の貼合せは、＜タッチパネルの作製方法例１＞で示した方法と同様の方法で行うことができる。 [Lamination ofsubstrate 101 and substrate 152]
Subsequently, thesubstrate 101 and the substrate 152 are bonded together using an adhesive layer 142 containing conductive particles 165. Specifically, the insulating layer 235 and the conductive layer 166 on the substrate 101 and the electrode 128 and the insulating layer 124 on the substrate 152 are bonded together using the adhesive layer 142 containing the conductive particles 165. The substrate 101 and the substrate 152 can be bonded together by a method similar to the method shown in <Touch panel manufacturing method example 1>.
続いて、基板１０１と基板１５２を、導電性粒子１６５を含む接着層１４２を用いて貼り合わせる。具体的には、基板１０１上の絶縁層２３５、及び導電層１６６と、基板１５２上の電極１２８、及び絶縁層１２４を、導電性粒子１６５を含む接着層１４２を用いて貼り合わせる。基板１０１と基板１５２の貼合せは、＜タッチパネルの作製方法例１＞で示した方法と同様の方法で行うことができる。 [Lamination of
Subsequently, the
また、図５７Ｂに示す配向層３３３と、図５８Ｃに示す配向層３３７と、の間に液晶３３５を配置する。液晶３３５は、例えば液晶注入法、又は液晶滴下法により配置できる。液晶注入法を用いる場合は、導電性粒子１６５を含む接着層１４２を用いて基板１０１と基板１５２を貼り合わせた後、液晶３３５を配向層３３３と配向層３３７の間に注入する。液晶滴下法を用いる場合は、まず、図５７Ｂに示す絶縁層２３５上及び導電層１６６上、又は図５８Ｃに示す電極１２８上及び絶縁層１２４上に、導電性粒子１６５を含む接着層１４２を描画する。次に、接着層１４２で囲まれた領域に液晶３３５を滴下させる。その後、基板１０１と基板１５２を貼り合わせる。
Furthermore, liquid crystal 335 is disposed between alignment layer 333 shown in FIG. 57B and alignment layer 337 shown in FIG. 58C. The liquid crystal 335 can be placed, for example, by a liquid crystal injection method or a liquid crystal dropping method. When using the liquid crystal injection method, the substrate 101 and the substrate 152 are bonded together using the adhesive layer 142 containing the conductive particles 165, and then the liquid crystal 335 is injected between the alignment layer 333 and the alignment layer 337. When using the liquid crystal dropping method, first, an adhesive layer 142 containing conductive particles 165 is drawn on the insulating layer 235 and the conductive layer 166 shown in FIG. 57B, or on the electrode 128 and the insulating layer 124 shown in FIG. 58C. do. Next, liquid crystal 335 is dropped into the area surrounded by adhesive layer 142. After that, the substrate 101 and the substrate 152 are bonded together.
以上の工程により、図７に示す構成を有するタッチパネル１０を作製できる。
Through the above steps, the touch panel 10 having the configuration shown in FIG. 7 can be manufactured.
＜タッチパネルの作製方法例３＞
以下では、前述の＜タッチパネルの作製方法例１＞に示す作製方法とは異なる作製方法について説明する。なお、＜タッチパネルの作製方法例１＞と重複する部分については適宜説明を省略し、相違する部分について主に説明する。 <Touch panel manufacturing method example 3>
Below, a manufacturing method different from the manufacturing method shown in <Touch Panel Manufacturing Method Example 1> will be described. Note that descriptions of parts that overlap with <Example 1 of manufacturing method of touch panel> will be omitted as appropriate, and parts that are different will be mainly described.
以下では、前述の＜タッチパネルの作製方法例１＞に示す作製方法とは異なる作製方法について説明する。なお、＜タッチパネルの作製方法例１＞と重複する部分については適宜説明を省略し、相違する部分について主に説明する。 <Touch panel manufacturing method example 3>
Below, a manufacturing method different from the manufacturing method shown in <Touch Panel Manufacturing Method Example 1> will be described. Note that descriptions of parts that overlap with <Example 1 of manufacturing method of touch panel> will be omitted as appropriate, and parts that are different will be mainly described.
図５９Ａ、及び図５９Ｂは、図６に示す構成を有するタッチパネル１０の作製方法例を説明する図である。
59A and 59B are diagrams illustrating an example of a method for manufacturing the touch panel 10 having the configuration shown in FIG. 6.
まず、＜タッチパネルの作製方法例１＞と同様に、導電膜１１２ｆの形成まで行う。導電膜１１２ｆの形成までは、図４７Ａ乃至図４７Ｃに係る説明を参照できるため、詳細な説明は省略する。
First, in the same manner as <Touch panel manufacturing method example 1>, steps up to the formation of the conductive film 112f are performed. Up to the formation of the conductive film 112f, the explanation related to FIGS. 47A to 47C can be referred to, so detailed explanation will be omitted.
続いて、導電膜１１２ｆを加工し、導電層１１２Ｂを形成する（図５９Ａ）。ここで、導電層１１２Ｂには、開口１２３を形成しなくてもよい。導電層１１２Ｂの形成は、例えばウェットエッチング法及びドライエッチング法の一方又は双方を用いることができ、ウェットエッチング法を好適に用いることができる。
Subsequently, the conductive film 112f is processed to form a conductive layer 112B (FIG. 59A). Here, the opening 123 does not need to be formed in the conductive layer 112B. For forming the conductive layer 112B, for example, one or both of a wet etching method and a dry etching method can be used, and the wet etching method can be preferably used.
続いて、導電層１１１と重なる領域のうち一部の領域の導電層１１２Ｂを除去し、開口１２３を有する導電層１１２を形成する（図５９Ｂ）。
Subsequently, part of the conductive layer 112B overlapping with the conductive layer 111 is removed to form a conductive layer 112 having an opening 123 (FIG. 59B).
続いて、導電層１１１と重なる領域のうち一部の領域の絶縁層１０３（絶縁層１０３ａ、及び絶縁層１０３ｂ）を除去する。これにより、絶縁層１０３に開口１２１を形成する（図５９Ｂ）。
Subsequently, part of the insulating layer 103 (insulating layer 103a and insulating layer 103b) in a region overlapping with the conductive layer 111 is removed. This forms an opening 121 in the insulating layer 103 (FIG. 59B).
開口１２１及び開口１２３の形成はそれぞれ、＜タッチパネルの作製方法例１＞の記載を参照できるため、詳細な説明は省略する。
For the formation of the opening 121 and the opening 123, the description in <Touch panel manufacturing method example 1> can be referred to, so detailed description thereof will be omitted.
続いて、開口１２１及び開口１２３を覆うように、半導体層１１３となる半導体膜１１３ｆを形成する（図４８Ｂ）。半導体膜１１３ｆの形成以降は、前述の＜タッチパネルの作製方法例１＞の記載を参照できるため、詳細な説明は省略する。
Subsequently, a semiconductor film 113f that will become the semiconductor layer 113 is formed so as to cover the openings 121 and 123 (FIG. 48B). After the formation of the semiconductor film 113f, the description in the above-mentioned <Touch panel manufacturing method example 1> can be referred to, and detailed description thereof will be omitted.
以上の工程により、図６に示す構成を有するタッチパネル１０を作製できる。
Through the above steps, the touch panel 10 having the configuration shown in FIG. 6 can be manufactured.
＜タッチパネルの作製方法例４＞
以下では、前述の＜タッチパネルの作製方法例２＞に示す作製方法とは異なる作製方法について説明する。なお、前述と重複する部分については適宜説明を省略し、相違する部分について主に説明する。 <Touch panel manufacturing method example 4>
Below, a manufacturing method different from the manufacturing method shown in <Touch Panel Manufacturing Method Example 2> will be described. Note that the description of parts that overlap with those described above will be omitted as appropriate, and the parts that are different will be mainly described.
以下では、前述の＜タッチパネルの作製方法例２＞に示す作製方法とは異なる作製方法について説明する。なお、前述と重複する部分については適宜説明を省略し、相違する部分について主に説明する。 <Touch panel manufacturing method example 4>
Below, a manufacturing method different from the manufacturing method shown in <Touch Panel Manufacturing Method Example 2> will be described. Note that the description of parts that overlap with those described above will be omitted as appropriate, and the parts that are different will be mainly described.
図６０Ａ、及び図６０Ｂは、図７に示す構成を有するタッチパネル１０の作製方法例を説明する図である。
60A and 60B are diagrams illustrating an example of a method for manufacturing the touch panel 10 having the configuration shown in FIG. 7.
まず、＜タッチパネルの作製方法例２＞と同様に、導電膜１１２ｆの形成まで行う。続いて、図５９Ａに示す方法と同様の方法により、導電層１１２Ｂを形成する（図６０Ａ）。続いて、図５９Ｂに示す方法と同様の方法により、開口１２３を有する導電層１１２を形成する。その後、絶縁層１０３に開口１２１を形成する（図６０Ｂ）。
First, in the same manner as <Touch panel manufacturing method example 2>, steps up to the formation of the conductive film 112f are performed. Subsequently, a conductive layer 112B is formed by a method similar to that shown in FIG. 59A (FIG. 60A). Subsequently, a conductive layer 112 having an opening 123 is formed by a method similar to that shown in FIG. 59B. After that, an opening 121 is formed in the insulating layer 103 (FIG. 60B).
続いて、開口１２１及び開口１２３を覆うように、半導体層１１３となる半導体膜１１３ｆを形成する（図５４Ｂ）。半導体膜１１３ｆの形成以降は、前述の＜タッチパネルの作製方法例２＞の記載を参照できるため、詳細な説明は省略する。
Subsequently, a semiconductor film 113f that will become the semiconductor layer 113 is formed to cover the openings 121 and 123 (FIG. 54B). After the formation of the semiconductor film 113f, the description in the above-mentioned <Touch panel manufacturing method example 2> can be referred to, and detailed description thereof will be omitted.
以上の工程により、図７に示す構成を有するタッチパネル１０を作製できる。
Through the above steps, the touch panel 10 having the configuration shown in FIG. 7 can be manufactured.
本実施の形態で示される複数の構成例は、適宜組み合わせることができる。また、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
The plurality of configuration examples shown in this embodiment can be combined as appropriate. Further, this embodiment can be combined with other embodiments as appropriate.
（実施の形態２）
本実施の形態では、本発明の一態様のタッチパネルが有するトランジスタについて、図面を用いて説明する。具体的には、実施の形態１に示したトランジスタとは異なる構成例を、図面を用いて説明する。 (Embodiment 2)
In this embodiment, a transistor included in a touch panel of one embodiment of the present invention will be described with reference to drawings. Specifically, an example of a structure different from that of the transistor shown inEmbodiment 1 will be described with reference to the drawings.
本実施の形態では、本発明の一態様のタッチパネルが有するトランジスタについて、図面を用いて説明する。具体的には、実施の形態１に示したトランジスタとは異なる構成例を、図面を用いて説明する。 (Embodiment 2)
In this embodiment, a transistor included in a touch panel of one embodiment of the present invention will be described with reference to drawings. Specifically, an example of a structure different from that of the transistor shown in
本実施の形態で構成を説明するトランジスタは、トランジスタ５０とする。トランジスタ５０は、実施の形態１に示すトランジスタ２０１、及びトランジスタ２０５等、本発明の一態様のタッチパネルが有するトランジスタに適用できる。
The transistor whose structure will be described in this embodiment is a transistor 50. The transistor 50 can be applied to a transistor included in the touch panel of one embodiment of the present invention, such as the transistor 201 and the transistor 205 described in Embodiment 1.
図１０Ａに示すトランジスタでは、平面視において、導電層１１２の開口１２３から見てＹ方向の端部、及び−Ｙ方向の端部の両方が、導電層１１１と重なる領域を有している。つまり、導電層１１２の開口１２３から見てＹ方向の端部は、導電層１１１の開口１２３から見てＹ方向の端部より内側に位置し、導電層１１２の開口１２３から見て−Ｙ方向の端部は、導電層１１１の開口１２３から見て−Ｙ方向の端部より内側に位置しているが、本発明の一態様はこれに限らない。図６１Ａは、平面視において、導電層１１２の開口１２３から見て−Ｙ方向の端部が、導電層１１１と重ならない例を示している。つまり、図６１Ａに示す例では、導電層１１２の開口１２３から見て−Ｙ方向の端部は、導電層１１１の開口１２３から見て−Ｙ方向の端部より外側に位置する。
In the transistor illustrated in FIG. 10A, both an end in the Y direction and an end in the -Y direction when viewed from the opening 123 of the conductive layer 112 have regions overlapping with the conductive layer 111. That is, the end of the conductive layer 112 in the Y direction when viewed from the opening 123 is located inside the end of the conductive layer 111 in the Y direction when viewed from the opening 123, and the end in the -Y direction when viewed from the opening 123 of the conductive layer 112. Although the end portion of the conductive layer 111 is located inside the end portion in the −Y direction when viewed from the opening 123 of the conductive layer 111, one embodiment of the present invention is not limited thereto. FIG. 61A shows an example in which the end of the conductive layer 112 in the −Y direction when viewed from the opening 123 does not overlap with the conductive layer 111 in plan view. That is, in the example shown in FIG. 61A, the end of the conductive layer 112 in the −Y direction when viewed from the opening 123 is located outside the end of the conductive layer 111 in the −Y direction when viewed from the opening 123.
図６１Ｂは、平面視において、導電層１１２の開口１２３から見てＹ方向の端部が、導電層１１１と重ならない例を示している。つまり、図６１Ｂに示す例では、導電層１１２の開口１２３から見てＹ方向の端部は、導電層１１１の開口１２３から見てＹ方向の端部より外側に位置する。
FIG. 61B shows an example in which the end of the conductive layer 112 in the Y direction when viewed from the opening 123 does not overlap with the conductive layer 111 in plan view. That is, in the example shown in FIG. 61B, the end of the conductive layer 112 in the Y direction when viewed from the opening 123 is located outside the end of the conductive layer 111 in the Y direction when viewed from the opening 123.
本実施の形態では、導電層１１１が延伸する方向をＸ方向とし、Ｘ方向と垂直な方向をＹ方向、及びＺ方向とする。また、Ｚ方向を高さ方向とする。
In this embodiment, the direction in which the conductive layer 111 extends is the X direction, and the directions perpendicular to the X direction are the Y direction and the Z direction. Further, the Z direction is the height direction.
図６１Ｃは、平面視において、導電層１１２の開口１２３から見てＹ方向の端部、及び−Ｙ方向の端部の両方が、導電層１１１と重ならない例を示している。つまり、図６１Ｃに示す例では、導電層１１２の開口１２３から見てＹ方向の端部は、導電層１１１の開口１２３から見てＹ方向の端部より外側に位置する。また、導電層１１２の開口１２３から見て−Ｙ方向の端部は、導電層１１１の開口１２３から見て−Ｙ方向の端部より外側に位置する。
FIG. 61C shows an example in which both the end portion of the conductive layer 112 in the Y direction and the end portion in the −Y direction when viewed from the opening 123 of the conductive layer 112 do not overlap with the conductive layer 111. That is, in the example shown in FIG. 61C, the end of the conductive layer 112 in the Y direction when viewed from the opening 123 is located outside the end of the conductive layer 111 in the Y direction when viewed from the opening 123. Furthermore, the end of the conductive layer 112 in the -Y direction when viewed from the opening 123 is located outside the end of the conductive layer 111 in the -Y direction when viewed from the opening 123.
図６１Ａ乃至図６１Ｃに示すトランジスタ５０の断面構成例は、図１０Ｂを参照できる。
For an example of the cross-sectional structure of the transistor 50 shown in FIGS. 61A to 61C, refer to FIG. 10B.
図６２Ａは、図１０Ａに示す構成の変形例であり、図６２Ｂは、図６２Ａに示す一点鎖線Ｃ１−Ｃ２の断面図である。図６２Ａ、及び図６２Ｂでは、Ｘ方向において、導電層１１５の端部が半導体層１１３の端部より内側、つまり開口１２３側に位置する例を示している。図６２Ａ、及び図６２Ｂに示す例では、半導体層１１３は導電層１１５と重ならない領域を有する。このような構成により、導電層１１５と導電層１１２が重なる領域の面積を小さくできる。よって、寄生容量を小さくできる。
62A is a modification of the configuration shown in FIG. 10A, and FIG. 62B is a cross-sectional view taken along the dashed line C1-C2 shown in FIG. 62A. 62A and 62B show an example in which the end of the conductive layer 115 is located inside the end of the semiconductor layer 113, that is, on the opening 123 side in the X direction. In the examples shown in FIGS. 62A and 62B, the semiconductor layer 113 has a region that does not overlap with the conductive layer 115. With such a structure, the area of the region where the conductive layer 115 and the conductive layer 112 overlap can be reduced. Therefore, parasitic capacitance can be reduced.
図６３Ａは、図６２Ａに示す構成の変形例であり、図６３Ｂは、図６３Ａに示す一点鎖線Ｃ１−Ｃ２の断面図である。図６３Ａ、及び図６３Ｂでは、Ｘ方向において、導電層１１５の端部が導電層１１２の開口１２３側の端部より内側に位置する例を示している。図６３Ａ、及び図６３Ｂに示す例では、開口１２１、及び開口１２３は、導電層１１５と重ならない領域を有する。このような構成により、導電層１１５と導電層１１２が重なる領域の面積をさらに小さくできる。よって、寄生容量をさらに小さくできる。
63A is a modification of the configuration shown in FIG. 62A, and FIG. 63B is a cross-sectional view taken along the dashed line C1-C2 shown in FIG. 63A. 63A and 63B show an example in which the end of the conductive layer 115 is located inside the end of the conductive layer 112 on the opening 123 side in the X direction. In the examples shown in FIGS. 63A and 63B, the openings 121 and 123 have regions that do not overlap with the conductive layer 115. With such a configuration, the area of the region where the conductive layer 115 and the conductive layer 112 overlap can be further reduced. Therefore, parasitic capacitance can be further reduced.
図６４Ａは、図１０Ａに示す構成の変形例であり、図６４Ｂ１は、図６４Ａに示す一点鎖線Ｃ１−Ｃ２の断面図である。図６４Ａ、及び図６４Ｂ１では、導電層１１１と導電層１１２が重なる領域において、Ｘ方向における導電層１１５の端部が導電層１１２の端部より外側に位置する例を示している。図６４Ａ、及び図６４Ｂ１に示す例では、導電層１１５が、導電層１１１と導電層１１２が重なる領域の全体を覆う。このような構成により、例えば導電層１１５をフォトリソグラフィ法及びエッチング法を用いて形成する場合、フォトマスクの位置合わせ精度を低くできる。よって、トランジスタ５０を容易に作製できる。
FIG. 64A is a modification of the configuration shown in FIG. 10A, and FIG. 64B1 is a cross-sectional view taken along the dashed line C1-C2 shown in FIG. 64A. 64A and FIG. 64B1 show an example in which the end of the conductive layer 115 in the X direction is located outside the end of the conductive layer 112 in a region where the conductive layer 111 and the conductive layer 112 overlap. In the examples shown in FIGS. 64A and 64B1, the conductive layer 115 covers the entire region where the conductive layers 111 and 112 overlap. With such a configuration, for example, when the conductive layer 115 is formed using a photolithography method and an etching method, the alignment accuracy of the photomask can be reduced. Therefore, the transistor 50 can be easily manufactured.
図６４Ｂ２は、図６４Ｂ１に示す構成の変形例であり、絶縁層１０５の上面端部が導電層１１５の下面端部と一致、又は概略一致する例を示している。例えば導電層１１５をフォトリソグラフィ法及びエッチング法を用いて形成する場合、導電層１１５と絶縁層１０５のエッチング選択比が低いと、図６４Ｂ２に示す構成が形成される場合がある。
FIG. 64B2 is a modification of the configuration shown in FIG. 64B1, and shows an example in which the top end of the insulating layer 105 matches or approximately matches the bottom end of the conductive layer 115. For example, when the conductive layer 115 is formed using a photolithography method and an etching method, if the etching selectivity between the conductive layer 115 and the insulating layer 105 is low, the structure shown in FIG. 64B2 may be formed.
図６４Ｂ３は、図６４Ｂ２に示す構成の変形例であり、導電層１１５の下面端部が絶縁層１０５の上面端部より内側、つまり導電層１１２側に位置する例を示している。例えば、導電層１１５のＸ方向におけるエッチング速度が、絶縁層１０５のＸ方向におけるエッチング速度より速い場合、図６４Ｂ３に示す構成が形成される場合がある。
FIG. 64B3 is a modification of the configuration shown in FIG. 64B2, and shows an example in which the lower end of the conductive layer 115 is located inside the upper end of the insulating layer 105, that is, on the conductive layer 112 side. For example, when the etching rate of the conductive layer 115 in the X direction is faster than the etching rate of the insulating layer 105 in the X direction, the structure shown in FIG. 64B3 may be formed.
なお、図６４Ｂ２、及び図６４Ｂ３に示す構成の平面図は、図６４Ａを参照できる。
Note that FIG. 64A can be referred to for a plan view of the configuration shown in FIGS. 64B2 and 64B3.
図６５Ａ１は、図１０Ａに示す構成の変形例であり、平面視において、導電層１１２が開口１２１の外周の一部を覆い、全体は覆わない例を示している。図６５Ａ２は、図６５Ａ１に示す構成の変形例であり、平面視において、導電層１１２の端部が開口１２１の外周の一点で接する例を示している。図６５Ａ２に示す例では、平面視において開口１２１が円形であり、且つ導電層１１２のＹ方向に延伸する端部の一方が、開口１２１の接線となる。図６５Ｂは、図６５Ａ１、及び図６５Ａ２に示す一点鎖線Ｃ１−Ｃ２の断面図である。
FIG. 65A1 is a modification of the configuration shown in FIG. 10A, and shows an example in which the conductive layer 112 covers part of the outer periphery of the opening 121, but does not cover the entirety, in plan view. FIG. 65A2 is a modification of the configuration shown in FIG. 65A1, and shows an example in which the end of the conductive layer 112 contacts the outer periphery of the opening 121 at one point in plan view. In the example shown in FIG. 65A2, the opening 121 is circular in plan view, and one of the ends of the conductive layer 112 extending in the Y direction is a tangent to the opening 121. FIG. 65B is a sectional view taken along the dashed line C1-C2 shown in FIGS. 65A1 and 65A2.
図６５Ａ１、図６５Ａ２、及び図６５Ｂに示す例では、導電層１１２と導電層１１５が重なる領域の面積を小さくできる。これにより、寄生容量を小さくできる。一方、図１０Ａ、及び図１０Ｂ等に示す例では、ソース領域又はドレイン領域の他方の幅を大きくできる。
In the examples shown in FIGS. 65A1, 65A2, and 65B, the area of the region where the conductive layer 112 and the conductive layer 115 overlap can be reduced. This allows the parasitic capacitance to be reduced. On the other hand, in the examples shown in FIGS. 10A, 10B, etc., the width of the other of the source region and the drain region can be increased.
図６６Ａは、図６５Ａ１、及び図６５Ａ２に示す構成の変形例であり、平面視において、導電層１１２が開口１２１を覆わず、また導電層１１２が開口１２１と接しない例を示している。図６６Ｂは、図６６Ａに示す一点鎖線Ｃ１−Ｃ２の断面図である。
FIG. 66A is a modification of the configuration shown in FIGS. 65A1 and 65A2, and shows an example in which the conductive layer 112 does not cover the opening 121 and the conductive layer 112 does not contact the opening 121 in plan view. FIG. 66B is a sectional view taken along the dashed line C1-C2 shown in FIG. 66A.
図６６Ａ、及び図６６Ｂに示す例では、導電層１１２と導電層１１５が重なる領域の面積をさらに小さくできる。これにより、寄生容量をさらに小さくできる。
In the examples shown in FIGS. 66A and 66B, the area of the region where the conductive layer 112 and the conductive layer 115 overlap can be further reduced. This allows the parasitic capacitance to be further reduced.
図６７Ａは、図１０Ａに示す構成の変形例であり、導電層１１１が開口１２１の全体とは重ならず、一部と重なる例を示している。図６７Ｂは、図６７Ａに示す一点鎖線Ｃ１−Ｃ２の断面図である。図６７Ａ、及び図６７Ｂに示す例では、開口１２１において、半導体層１１３が導電層１１１と重ならない領域を有する。
FIG. 67A is a modification of the configuration shown in FIG. 10A, and shows an example in which the conductive layer 111 does not overlap with the entire opening 121 but partially overlaps with it. FIG. 67B is a sectional view taken along the dashed line C1-C2 shown in FIG. 67A. In the example shown in FIGS. 67A and 67B, the semiconductor layer 113 has a region in the opening 121 that does not overlap with the conductive layer 111.
図６７Ａ、及び図６７Ｂに示す例では、例えば導電層１１１と導電層１１５の間に形成される寄生容量を小さくできる。一方、図１０Ａ、及び図１０Ｂ等に示す例では、ソース領域又はドレイン領域の一方の幅を大きくできる。
In the examples shown in FIGS. 67A and 67B, for example, the parasitic capacitance formed between the conductive layer 111 and the conductive layer 115 can be reduced. On the other hand, in the examples shown in FIGS. 10A and 10B, the width of one of the source region and the drain region can be increased.
図６８Ａ１は、図６７Ａに示す構成の変形例であり、平面視において、導電層１１２が開口１２１の外周の一部を覆い、全体は覆わない例を示している。図６８Ａ２は、図６８Ａ１に示す構成の変形例であり、平面視において、導電層１１２の端部が開口１２１の外周の一点で接する例を示している。図６８Ａ２に示す例では、平面視において開口１２１が円形であり、且つ導電層１１２のＹ方向に延伸する端部の一方が、開口１２１の接線となる。図６８Ｂは、図６８Ａ１、及び図６８Ａ２に示す一点鎖線Ｃ１−Ｃ２の断面図である。
FIG. 68A1 is a modification of the configuration shown in FIG. 67A, and shows an example in which the conductive layer 112 covers part of the outer periphery of the opening 121, but does not cover the entirety, in plan view. FIG. 68A2 is a modification of the configuration shown in FIG. 68A1, and shows an example in which the end of the conductive layer 112 contacts the opening 121 at one point on the outer periphery in plan view. In the example shown in FIG. 68A2, the opening 121 is circular in plan view, and one of the ends of the conductive layer 112 extending in the Y direction is a tangent to the opening 121. FIG. 68B is a sectional view taken along the dashed line C1-C2 shown in FIGS. 68A1 and 68A2.
図６８Ａ１、図６８Ａ２、及び図６８Ｂに示す例では、導電層１１２と導電層１１５が重なる領域の面積を小さくできる。これにより、寄生容量を小さくできる。一方、図６７Ａ、及び図６７Ｂ等に示す例では、ソース領域又はドレイン領域の他方の幅を大きくできる。
In the examples shown in FIGS. 68A1, 68A2, and 68B, the area of the region where the conductive layer 112 and the conductive layer 115 overlap can be reduced. This allows the parasitic capacitance to be reduced. On the other hand, in the examples shown in FIGS. 67A, 67B, etc., the width of the other source region or drain region can be increased.
図６９Ａは、図６８Ａ１、及び図６８Ａ２に示す構成の変形例であり、導電層１１２が開口１２１と重ならない例を示している。図６９Ｂは、図６９Ａに示す一点鎖線Ｃ１−Ｃ２の断面図である。
FIG. 69A is a modification of the configuration shown in FIGS. 68A1 and 68A2, and shows an example in which the conductive layer 112 does not overlap with the opening 121. FIG. 69B is a cross-sectional view taken along the dashed line C1-C2 shown in FIG. 69A.
図６９Ａ、及び図６９Ｂに示す例では、導電層１１２と導電層１１５が重なる領域の面積をさらに小さくできる。これにより、寄生容量をさらに小さくできる。
In the examples shown in FIGS. 69A and 69B, the area of the region where the conductive layer 112 and the conductive layer 115 overlap can be further reduced. This allows the parasitic capacitance to be further reduced.
図７０Ａは、図１０Ａに示す構成の変形例であり、開口１２１の平面形状と開口１２３の平面形状が一致しない例を示している。図７０Ａに示す例では、開口１２３の平面形状を、開口１２１より半径が大きい円形としている。なお、開口１２１の平面形状、又は開口１２３の平面形状の一方又は双方を円形としなくてもよい。具体的には、開口１２１の平面形状、又は開口１２３の平面形状の一方又は双方を、隅の丸い矩形等の上述した形状とすることができる。図７０Ｂ１は、図７０Ａに示す一点鎖線Ｃ１−Ｃ２の断面図である。
FIG. 70A is a modification of the configuration shown in FIG. 10A, and shows an example in which the planar shape of the opening 121 and the planar shape of the opening 123 do not match. In the example shown in FIG. 70A, the planar shape of the opening 123 is a circle with a radius larger than that of the opening 121. In the example shown in FIG. Note that one or both of the planar shape of the opening 121 and the planar shape of the opening 123 may not be circular. Specifically, one or both of the planar shape of the opening 121 and the planar shape of the opening 123 can be made into the above-mentioned shape such as a rectangular shape with rounded corners. FIG. 70B1 is a cross-sectional view taken along the dashed line C1-C2 shown in FIG. 70A.
例えば、開口１２１と開口１２３を異なる工程で形成する場合、開口１２１、及び開口１２３が図７０Ａ、及び図７０Ｂ１に示す形状となる場合がある。また、開口１２１と開口１２３を同一の工程で形成する場合であっても、例えばＸ方向、及びＹ方向における導電層１１２のエッチング速度が、Ｘ方向、及びＹ方向における絶縁層１０３のエッチング速度と異なる場合は、開口１２１、及び開口１２３が図７０Ａ、及び図７０Ｂ１に示す形状となる場合がある。例えば、Ｘ方向、及びＹ方向における導電層１１２のエッチング速度が、Ｘ方向、及びＹ方向における絶縁層１０３のエッチング速度より速い場合は、開口１２１と開口１２３を同一の工程で形成する場合であっても、開口１２１、及び開口１２３が図７０Ａ、及び図７０Ｂ１に示す形状となる場合がある。
For example, when the opening 121 and the opening 123 are formed in different steps, the opening 121 and the opening 123 may have the shapes shown in FIG. 70A and FIG. 70B1. Furthermore, even if the opening 121 and the opening 123 are formed in the same process, the etching rate of the conductive layer 112 in the X direction and the Y direction may be different from the etching rate of the insulating layer 103 in the X direction and the Y direction, for example. If they are different, the openings 121 and 123 may have the shapes shown in FIG. 70A and FIG. 70B1. For example, if the etching rate of the conductive layer 112 in the X and Y directions is faster than the etching rate of the insulating layer 103 in the X and Y directions, the openings 121 and 123 may not be formed in the same process. However, the opening 121 and the opening 123 may have the shapes shown in FIG. 70A and FIG. 70B1.
図７０Ｂ２は、図７０Ｂ１に示す構成の変形例であり、半導体層１１３の上面が導電層１１２と接する領域を有する例を示している。例えば、絶縁層１０３に開口１２１を形成した後に半導体層１１３を形成し、その後に導電層１１２となる膜を成膜して当該膜に開口１２３を形成することにより、図７０Ｂ２に示す構成を形成できる。
FIG. 70B2 is a modification of the configuration shown in FIG. 70B1, and shows an example in which the upper surface of the semiconductor layer 113 has a region in contact with the conductive layer 112. For example, the structure shown in FIG. 70B2 is formed by forming the semiconductor layer 113 after forming the opening 121 in the insulating layer 103, and then forming a film that will become the conductive layer 112 and forming the opening 123 in the film. can.
前述のように、トランジスタ５０のチャネル幅は、平面視における開口１２３の外周の長さと等しくできる。よって、例えば開口１２３の面積が開口１２１の面積より大きい場合、トランジスタ５０のチャネル幅を長くできる場合がある。一方、例えば開口１２３の面積が開口１２１の面積と等しい場合、トランジスタ５０を微細化できる場合がある。
As described above, the channel width of the transistor 50 can be equal to the length of the outer periphery of the opening 123 in plan view. Therefore, for example, when the area of the opening 123 is larger than the area of the opening 121, the channel width of the transistor 50 can be increased in some cases. On the other hand, for example, if the area of the opening 123 is equal to the area of the opening 121, the transistor 50 may be miniaturized in some cases.
図７１Ａは、図７０Ｂ１に示すトランジスタ５０、及びその周辺の構成例を示す拡大図であり、図７１Ｂは、図７０Ｂ２に示すトランジスタ５０、及びその周辺の構成例を示す拡大図である。図７１Ａ、及び図７１Ｂに示すように、絶縁層１０３ａの開口１２１側の側面がテーパ部１６１ａを有し、絶縁層１０３ｂの開口１２１側の側面がテーパ部１６１ｂを有するものとする。
71A is an enlarged view showing an example of the configuration of the transistor 50 shown in FIG. 70B1 and its surroundings, and FIG. 71B is an enlarged view showing an example of the structure of the transistor 50 shown in FIG. 70B2 and its surroundings. As shown in FIGS. 71A and 71B, the side surface of the insulating layer 103a on the opening 121 side has a tapered part 161a, and the side surface of the insulating layer 103b on the opening 121 side has a tapered part 161b.
図７１Ａ、及び図７１Ｂに示すように、絶縁層１０３ａの開口１２１側の上面端部と絶縁層１０３ｂの開口１２１側の下面端部は、一致又は概略一致させることができる。また、テーパ部１６１ａのテーパ角とテーパ部１６１ｂのテーパ角を、等しくすること、又は概略等しくすることができる。ここで、導電層１１２の開口１２３側の側面のテーパ角は、テーパ部１６１ａ及びテーパ部１６１ｂのテーパ角より大きくてもよく、小さくてもよい。また、導電層１１２の開口１２３側の側面のテーパ角が、テーパ部１６１ａ及びテーパ部１６１ｂのテーパ角と等しく、又は概略等しくてもよい。
As shown in FIGS. 71A and 71B, the upper end of the insulating layer 103a on the opening 121 side and the lower end of the insulating layer 103b on the opening 121 side can be made to coincide or approximately coincide. Further, the taper angle of the tapered portion 161a and the taper angle of the tapered portion 161b can be made equal or approximately equal. Here, the taper angle of the side surface of the conductive layer 112 on the opening 123 side may be larger or smaller than the taper angles of the tapered portions 161a and 161b. Further, the taper angle of the side surface of the conductive layer 112 on the opening 123 side may be equal to or approximately equal to the taper angles of the tapered portions 161a and 161b.
図７２Ａ、及び図７２Ｂは、それぞれ図７１Ａ、及び図７１Ｂに示す構成の変形例であり、テーパ部１６１ａのテーパ角とテーパ部１６１ｂのテーパ角が異なる例を示している。図７２Ａ、及び図７２Ｂでは、テーパ部１６１ｂを絶縁層１０３ａ側に伸ばした直線を破線で示している。例えば、絶縁層１０３ａの材料と絶縁層１０３ｂの材料が異なり、これにより絶縁層１０３ａの加工性と絶縁層１０３ｂの加工性が異なる場合、テーパ部１６１ａのテーパ角とテーパ部１６１ｂのテーパ角が異なる場合がある。
72A and 72B are modifications of the configurations shown in FIGS. 71A and 71B, respectively, and show examples in which the taper angle of the tapered portion 161a and the taper angle of the tapered portion 161b are different. In FIGS. 72A and 72B, a straight line extending the tapered portion 161b toward the insulating layer 103a is shown by a broken line. For example, if the material of the insulating layer 103a and the material of the insulating layer 103b are different, and therefore the workability of the insulating layer 103a and the workability of the insulating layer 103b are different, the taper angle of the tapered portion 161a and the taper angle of the tapered portion 161b are different. There are cases.
図７２Ａ、及び図７２Ｂでは、テーパ部１６１ａのテーパ角がテーパ部１６１ｂのテーパ角より小さい例を示している。テーパ部１６１ａのテーパ角はテーパ部１６１ｂのテーパ角より大きくてもよい。ここで、導電層１１２の開口１２３側の側面のテーパ角は、テーパ部１６１ａのテーパ角より大きくても小さくてもよく、またテーパ部１６１ｂのテーパ角より大きくても小さくてもよい。さらに、導電層１１２の開口１２３側の側面のテーパ角は、テーパ部１６１ａのテーパ角と等しく、又は概略等しくてもよく、テーパ部１６１ｂのテーパ角と等しく、又は概略等しくてもよい。
72A and 72B show an example in which the taper angle of the tapered portion 161a is smaller than the taper angle of the tapered portion 161b. The taper angle of the tapered portion 161a may be larger than the taper angle of the tapered portion 161b. Here, the taper angle of the side surface of the conductive layer 112 on the opening 123 side may be larger or smaller than the taper angle of the tapered portion 161a, and may be larger or smaller than the taper angle of the tapered portion 161b. Furthermore, the taper angle of the side surface of the conductive layer 112 on the opening 123 side may be equal to or approximately equal to the taper angle of the tapered portion 161a, and may be equal to or approximately equal to the taper angle of the tapered portion 161b.
図７３Ａ、及び図７３Ｂは、それぞれ図７１Ａ、及び図７１Ｂに示す構成の変形例であり、絶縁層１０３ａの上面端部と絶縁層１０３ｂの下面端部が一致しない例、具体的には絶縁層１０３ｂの開口１２１側の端部が絶縁層１０３ａの開口１２１側の端部より外側に位置する例を示している。図７３Ａ、及び図７３Ｂでは、絶縁層１０３ａに設けられる開口１２１を開口１２１ａとし、絶縁層１０３ｂに設けられる開口１２１を開口１２１ｂとしている。
73A and 73B are modified examples of the configurations shown in FIGS. 71A and 71B, respectively, in which the upper surface edge of the insulating layer 103a and the lower surface edge of the insulating layer 103b do not match, specifically, the insulating layer An example is shown in which the end of the insulating layer 103b on the opening 121 side is located outside the end of the insulating layer 103a on the opening 121 side. In FIGS. 73A and 73B, the opening 121 provided in the insulating layer 103a is referred to as an opening 121a, and the opening 121 provided in the insulating layer 103b is referred to as an opening 121b.
例えば、絶縁層１０３ａのＸ方向におけるエッチング速度と、絶縁層１０３ｂのＸ方向におけるエッチング速度と、が異なる場合、絶縁層１０３ａの上面端部と絶縁層１０３ｂの下面端部が一致しない場合がある。具体的には、絶縁層１０３ｂのＸ方向におけるエッチング速度が、絶縁層１０３ａのＸ方向におけるエッチング速度より速い場合、図７３Ａ、及び図７３Ｂに示す構成が形成される場合がある。ここで、テーパ部１６１ａのテーパ角とテーパ部１６１ｂのテーパ角は等しく、又は概略等しくてもよいし、異なってもよい。また、導電層１１２の開口１２３側の側面のテーパ角は、テーパ部１６１ａのテーパ角より大きくても小さくてもよく、またテーパ部１６１ｂのテーパ角より大きくても小さくてもよい。さらに、導電層１１２の開口１２３側の側面のテーパ角は、テーパ部１６１ａのテーパ角と等しく、又は概略等しくてもよく、テーパ部１６１ｂのテーパ角と等しく、又は概略等しくてもよい。
For example, if the etching rate of the insulating layer 103a in the X direction is different from the etching rate of the insulating layer 103b in the X direction, the top end of the insulating layer 103a and the bottom end of the insulating layer 103b may not match. Specifically, when the etching rate of the insulating layer 103b in the X direction is faster than the etching rate of the insulating layer 103a in the X direction, the structures shown in FIGS. 73A and 73B may be formed. Here, the taper angle of the tapered portion 161a and the taper angle of the tapered portion 161b may be equal or approximately equal, or may be different. Further, the taper angle of the side surface of the conductive layer 112 on the opening 123 side may be larger or smaller than the taper angle of the tapered portion 161a, and may be larger or smaller than the taper angle of the tapered portion 161b. Furthermore, the taper angle of the side surface of the conductive layer 112 on the opening 123 side may be equal to or approximately equal to the taper angle of the tapered portion 161a, and may be equal to or approximately equal to the taper angle of the tapered portion 161b.
図７１Ａ乃至図７３Ｂを用いて説明した、テーパ部１６１ａ、テーパ部１６１ｂ、及び導電層１１２の側面のテーパ角、並びに、絶縁層１０３ａ、絶縁層１０３ｂ、及び導電層１１２の端部の位置関係等については、本明細書等に示す全ての構成に適用できる。
The taper angles of the side surfaces of the tapered portion 161a, the tapered portion 161b, and the conductive layer 112, and the positional relationship between the ends of the insulating layer 103a, the insulating layer 103b, and the conductive layer 112, etc., explained using FIGS. 71A to 73B. can be applied to all configurations shown in this specification etc.
図７４Ａは、図１０Ａに示す構成の変形例であり、半導体層１１３が、導電層１１２の開口１２３に面しない端部を超えてＸ方向に延伸する例を示している。図７４Ｂは、図７４Ａに示す一点鎖線Ｃ１−Ｃ２の断面図である。
FIG. 74A is a modification of the configuration shown in FIG. 10A, and shows an example in which the semiconductor layer 113 extends in the X direction beyond the end of the conductive layer 112 that does not face the opening 123. FIG. 74B is a sectional view taken along the dashed line C1-C2 shown in FIG. 74A.
図７４Ｂに示す例では、ＸＺ面から見た場合に、半導体層１１３は、導電層１１２の、開口１２３に面しない端部を覆う。また、半導体層１１３は、絶縁層１０３の上面と接する領域を有することができる。
In the example shown in FIG. 74B, the semiconductor layer 113 covers the end of the conductive layer 112 that does not face the opening 123 when viewed from the XZ plane. Further, the semiconductor layer 113 can have a region in contact with the upper surface of the insulating layer 103.
図７５Ａは、図１０Ａに示す構成の変形例であり、Ｙ方向において、半導体層１１３の端部が、導電層１１２の端部より外側、且つ導電層１１１の端部より内側に位置する例を示す。図７５Ａに示す例では、Ｙ方向において、半導体層１１３の端部は、導電層１１１と重なるが導電層１１２とは重ならない。
FIG. 75A is a modification of the configuration shown in FIG. 10A, in which the end of the semiconductor layer 113 is located outside the end of the conductive layer 112 and inside the end of the conductive layer 111 in the Y direction. show. In the example shown in FIG. 75A, the end of the semiconductor layer 113 overlaps with the conductive layer 111 but does not overlap with the conductive layer 112 in the Y direction.
図７５Ｂは、図１０Ａに示す構成の変形例であり、Ｙ方向において、半導体層１１３の端部が、導電層１１２の端部、及び導電層１１１の端部より外側に位置する例を示す。図７５Ｂに示す例では、Ｙ方向において、半導体層１１３の端部は、導電層１１１、及び導電層１１２のいずれとも重ならない。
FIG. 75B is a modification of the configuration shown in FIG. 10A, and shows an example in which the end of the semiconductor layer 113 is located outside the end of the conductive layer 112 and the conductive layer 111 in the Y direction. In the example shown in FIG. 75B, the end of the semiconductor layer 113 does not overlap with either the conductive layer 111 or the conductive layer 112 in the Y direction.
図７５Ａ及び図７５Ｂに示すトランジスタ５０の断面構成例は、図１０Ｂを参照できる。
For an example of the cross-sectional structure of the transistor 50 shown in FIGS. 75A and 75B, refer to FIG. 10B.
図７６Ａは、トランジスタ５０が開口１２１、及び開口１２３をそれぞれ２つ有し、これらがＸ方向に配列される例を示している。図７６Ｂは、図７６Ａに示す一点鎖線Ｃ１−Ｃ２の断面図である。ここで、１つのトランジスタ５０が開口１２１、及び開口１２３をそれぞれ複数有する構成の説明において、Ｘ方向を行方向といい、Ｙ方向を列方向という場合がある。
FIG. 76A shows an example in which the transistor 50 has two openings 121 and two openings 123, and these are arranged in the X direction. FIG. 76B is a sectional view taken along the dashed line C1-C2 shown in FIG. 76A. Here, in the description of the configuration in which one transistor 50 has a plurality of openings 121 and a plurality of openings 123, the X direction may be referred to as a row direction, and the Y direction may be referred to as a column direction.
図７６Ａ、及び図７６Ｂでは、２つの開口１２１をそれぞれ開口１２１［１］、及び開口１２１［２］と記載して区別し、２つの開口１２３をそれぞれ開口１２３［１］、及び開口１２３［２］と記載して区別している。また、図７６Ａ、及び図７６Ｂでは、開口１２１［１］及び開口１２３［１］の内部と、開口１２１［２］及び開口１２３［２］の内部と、に異なる半導体層１１３が設けられる例を示しており、これら２つの半導体層１１３をそれぞれ半導体層１１３［１］、及び半導体層１１３［２］と記載して区別している。以降の図面でも同様の記載をする場合がある。
In FIGS. 76A and 76B, the two openings 121 are described as opening 121[1] and opening 121[2] to distinguish them, and the two openings 123 are respectively described as opening 123[1] and opening 123[2]. ] to distinguish them. Further, FIGS. 76A and 76B show an example in which different semiconductor layers 113 are provided inside the opening 121[1] and the opening 123[1] and inside the opening 121[2] and the opening 123[2]. These two semiconductor layers 113 are distinguished by being described as a semiconductor layer 113[1] and a semiconductor layer 113[2], respectively. Similar descriptions may be made in subsequent drawings as well.
トランジスタ５０に設けられる開口１２１、及び開口１２３の個数を多くすることにより、平面視における開口１２１、及び開口１２３の外周の合計を長くできる場合がある。前述のように、トランジスタ５０のチャネル幅は、例えば平面視における開口１２３の外周の長さと等しくできる。よって、トランジスタ５０に開口１２１、及び開口１２３を複数設けることにより、トランジスタ５０のチャネル幅を長くできる場合がある。一方、トランジスタ５０に設けられる開口１２１、及び開口１２３の個数を少なくすることにより、トランジスタ５０を容易に作製し、またトランジスタ５０を微細化できる場合がある。
By increasing the number of openings 121 and openings 123 provided in the transistor 50, the total circumference of the openings 121 and openings 123 in plan view can be increased in some cases. As described above, the channel width of the transistor 50 can be equal to, for example, the length of the outer periphery of the opening 123 in plan view. Therefore, by providing a plurality of openings 121 and a plurality of openings 123 in the transistor 50, the channel width of the transistor 50 can be increased in some cases. On the other hand, by reducing the number of openings 121 and 123 provided in the transistor 50, the transistor 50 can be easily manufactured and the transistor 50 can be miniaturized in some cases.
図７７Ａは、図７６Ａに示す構成の変形例であり、開口１２１［１］及び開口１２３［１］の内部に設けられる半導体層１１３と、開口１２１［２］及び開口１２３［２］の内部に設けられる半導体層１１３と、が共通する例を示している。つまり、図７７Ａは、トランジスタ５０が開口１２１、及び開口１２３をそれぞれ２つ有し、且つ半導体層１１３を１つ有する例を示している。図７７Ｂは、図７７Ａに示す一点鎖線Ｃ１−Ｃ２の断面図である。
FIG. 77A shows a modification of the configuration shown in FIG. 76A, in which the semiconductor layer 113 is provided inside the opening 121[1] and the opening 123[1], and the semiconductor layer 113 is provided inside the opening 121[2] and the opening 123[2]. An example is shown in which the provided semiconductor layer 113 is common. That is, FIG. 77A shows an example in which the transistor 50 has two openings 121 and two openings 123, and one semiconductor layer 113. FIG. 77B is a cross-sectional view taken along the dashed line C1-C2 shown in FIG. 77A.
図７７Ａ、及び図７７Ｂに示す構成では、例えば半導体層１１３をフォトリソグラフィ法及びエッチング法を用いて形成する場合、フォトマスクの位置合わせ精度を低くできる。よって、トランジスタ５０を容易に作製できる。一方、図７６Ａ、及び図７６Ｂに示す構成では、半導体層１１３の表面積を小さくできるため、半導体層１１３への不純物の混入を抑制できる場合がある。
In the configurations shown in FIGS. 77A and 77B, for example, when the semiconductor layer 113 is formed using a photolithography method and an etching method, the alignment accuracy of the photomask can be lowered. Therefore, the transistor 50 can be easily manufactured. On the other hand, in the structures shown in FIGS. 76A and 76B, the surface area of the semiconductor layer 113 can be reduced, so that it is possible to suppress the incorporation of impurities into the semiconductor layer 113 in some cases.
なお、図７６Ａ、又は図７７Ａに示すトランジスタ５０は、開口１２１、及び開口１２３をそれぞれ３個以上有してもよい。また、複数の開口１２１、及び開口１２３が、Ｘ方向に配列されなくてもよく、例えばＹ方向に配列されてもよく、ジグザグに配列されてもよい。
Note that the transistor 50 shown in FIG. 76A or FIG. 77A may have three or more openings 121 and three or more openings 123. Further, the plurality of openings 121 and the plurality of openings 123 do not have to be arranged in the X direction, but may be arranged in the Y direction, for example, or in a zigzag pattern.
本実施の形態で示される複数の構成例は、適宜組み合わせることができる。また、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
The plurality of configuration examples shown in this embodiment can be combined as appropriate. Further, this embodiment can be combined with other embodiments as appropriate.
（実施の形態３）
本実施の形態では、本発明の一態様のタッチパネルが有する画素の構成例について、図７８Ａ乃至図７８Ｇ、及び図７９Ａ乃至図７９Ｉを用いて説明する。 (Embodiment 3)
In this embodiment, a configuration example of a pixel included in a touch panel according to one embodiment of the present invention will be described with reference to FIGS. 78A to 78G and FIGS. 79A to 79I.
本実施の形態では、本発明の一態様のタッチパネルが有する画素の構成例について、図７８Ａ乃至図７８Ｇ、及び図７９Ａ乃至図７９Ｉを用いて説明する。 (Embodiment 3)
In this embodiment, a configuration example of a pixel included in a touch panel according to one embodiment of the present invention will be described with reference to FIGS. 78A to 78G and FIGS. 79A to 79I.
画素が有する副画素の配列に特に限定はなく、様々な方法を適用できる。副画素の配列として、例えば、ストライプ配列、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、及びペンタイル配列等が挙げられる。
There are no particular limitations on the arrangement of subpixels included in a pixel, and various methods can be applied. Examples of the sub-pixel arrangement include a stripe arrangement, an S-stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, and a pentile arrangement.
本実施の形態で図に示す副画素の平面形状は、表示領域（又は受光領域）の平面形状に相当する。
The planar shape of the subpixel shown in the figures in this embodiment corresponds to the planar shape of the display area (or light-receiving area).
なお、副画素の平面形状として、例えば、三角形、四角形（長方形、及び正方形を含む）、五角形等の多角形、これら多角形の角が丸い形状、楕円形、又は円形等が挙げられる。
Note that the planar shape of the subpixel includes, for example, polygons such as triangles, quadrilaterals (including rectangles and squares), and pentagons, shapes with rounded corners of these polygons, ellipses, circles, and the like.
副画素を構成する回路レイアウトは、図に示す副画素の範囲に限定されず、その外側に配置されていてもよい。
The circuit layout constituting the sub-pixel is not limited to the range of the sub-pixel shown in the figure, and may be arranged outside of the range of the sub-pixel.
図７８Ａに示す画素２１には、Ｓストライプ配列が適用されている。図７８Ａに示す画素２１は、副画素２３ａ、副画素２３ｂ、及び副画素２３ｃの３種類の副画素で構成される。
The S stripe arrangement is applied to the pixel 21 shown in FIG. 78A. The pixel 21 shown in FIG. 78A is composed of three types of subpixels: a subpixel 23a, a subpixel 23b, and a subpixel 23c.
図７８Ｂに示す画素２１は、角が丸い略台形又は略三角形の平面形状を有する副画素２３ａ及び副画素２３ｂと、角が丸い略四角形又は略六角形の平面形状を有する副画素２３ｃと、を有する。また、副画素２３ｂは、副画素２３ａよりも表示面積が広い。このように、各副画素の形状及びサイズはそれぞれ独立に決定できる。
The pixel 21 shown in FIG. 78B includes a sub-pixel 23a and a sub-pixel 23b having a substantially trapezoidal or substantially triangular planar shape with rounded corners, and a subpixel 23c having a substantially quadrangular or substantially hexagonal planar shape with rounded corners. have Further, the subpixel 23b has a larger display area than the subpixel 23a. In this way, the shape and size of each subpixel can be determined independently.
図７８Ｃに示す画素２１ａ、及び画素２１ｂには、ペンタイル配列が適用されている。図７８Ｃでは、副画素２３ａ及び副画素２３ｂを有する画素２１ａと、副画素２３ｂ及び副画素２３ｃを有する画素２１ｂと、が交互に配置されている例を示す。
A pen tile array is applied to the pixel 21a and the pixel 21b shown in FIG. 78C. FIG. 78C shows an example in which a pixel 21a having a subpixel 23a and a subpixel 23b and a pixel 21b having a subpixel 23b and a subpixel 23c are arranged alternately.
図７８Ｄ乃至図７８Ｆに示す画素２１ａ、及び画素２１ｂは、デルタ配列が適用されている。画素２１ａは上の行（１行目）に、２つの副画素（副画素２３ａ、及び副画素２３ｂ）を有し、下の行（２行目）に、１つの副画素（副画素２３ｃ）を有する。画素２１ｂは上の行（１行目）に、１つの副画素（副画素２３ｃ）を有し、下の行（２行目）に、２つの副画素（副画素２３ａ、副画素２３ｂ）を有する。
A delta arrangement is applied to the pixels 21a and 21b shown in FIGS. 78D to 78F. The pixel 21a has two sub-pixels (sub-pixel 23a and sub-pixel 23b) in the upper row (first row), and one sub-pixel (sub-pixel 23c) in the lower row (second row). has. The pixel 21b has one subpixel (subpixel 23c) in the top row (first row), and two subpixels (subpixel 23a, subpixel 23b) in the bottom row (second row). have
図７８Ｄは、各副画素が、角が丸い略四角形の平面形状を有する例であり、図７８Ｅは、各副画素が、円形の平面形状を有する例であり、図７８Ｆは、各副画素が、角が丸い略六角形の平面形状を有する例である。
FIG. 78D shows an example in which each subpixel has a substantially rectangular planar shape with rounded corners, FIG. 78E shows an example in which each subpixel has a circular planar shape, and FIG. 78F shows an example in which each subpixel has a substantially rectangular planar shape with rounded corners. , is an example having a substantially hexagonal planar shape with rounded corners.
図７８Ｆでは、各副画素が、最密に配列した六角形の領域の内側に配置されている。各副画素は、その１つの副画素に着目したとき、６つの副画素に囲まれるように、配置されている。また、同じ色の光を呈する副画素が隣り合わないように設けられる。例えば、副画素２３ａに着目したとき、これを囲むように３つの副画素２３ｂと３つの副画素２３ｃが、交互に配置されるように、それぞれの副画素が設けられる。
In FIG. 78F, each sub-pixel is arranged inside a hexagonal area that is most densely arranged. Each subpixel is arranged so as to be surrounded by six subpixels when focusing on that one subpixel. Furthermore, subpixels that exhibit light of the same color are provided so that they are not adjacent to each other. For example, when focusing on the sub-pixel 23a, three sub-pixels 23b and three sub-pixels 23c are provided so as to surround it and are arranged alternately.
図７８Ｇは、各色の副画素がジグザグに配置されている例である。具体的には、平面視において、列方向に並ぶ２つの副画素（例えば、副画素２３ａと副画素２３ｂ、又は、副画素２３ｂと副画素２３ｃ）の上辺の位置がずれている。
FIG. 78G is an example in which sub-pixels of each color are arranged in a zigzag pattern. Specifically, in plan view, the positions of the upper sides of two subpixels arranged in the column direction (for example, the subpixel 23a and the subpixel 23b, or the subpixel 23b and the subpixel 23c) are shifted.
図７８Ａ乃至図７８Ｇに示す各画素において、例えば、副画素２３ａを赤色の光を呈する副画素Ｒとし、副画素２３ｂを緑色の光を呈する副画素Ｇとし、副画素２３ｃを青色の光を呈する副画素Ｂとすることが好ましい。なお、副画素の構成はこれに限られず、副画素が呈する色とその並び順は適宜決定できる。例えば、副画素２３ｂを赤色の光を呈する副画素Ｒとし、副画素２３ａを緑色の光を呈する副画素Ｇとしてもよい。
In each pixel shown in FIGS. 78A to 78G, for example, the subpixel 23a is a subpixel R that emits red light, the subpixel 23b is a subpixel G that emits green light, and the subpixel 23c is a subpixel that emits blue light. It is preferable to use subpixel B. Note that the configuration of the sub-pixels is not limited to this, and the colors exhibited by the sub-pixels and the order in which they are arranged can be determined as appropriate. For example, the subpixel 23b may be a subpixel R that emits red light, and the subpixel 23a may be a subpixel G that emits green light.
フォトリソグラフィ法では、加工するパターンが微細になるほど、光の回折の影響を無視できなくなるため、露光によりフォトマスクのパターンを転写する際に忠実性が損なわれ、レジストマスクを所望の形状に加工することが困難になる。そのため、フォトマスクのパターンが矩形であっても、角が丸まったパターンが形成されやすい。したがって、副画素の平面形状が、多角形の角が丸い形状、楕円形、又は円形等になることがある。
In the photolithography method, as the pattern to be processed becomes finer, the effect of light diffraction cannot be ignored, so the fidelity is lost when the pattern on the photomask is transferred by exposure, making it difficult to process the resist mask into the desired shape. things become difficult. Therefore, even if the photomask pattern is rectangular, a pattern with rounded corners is likely to be formed. Therefore, the planar shape of the subpixel may be a polygon with rounded corners, an ellipse, a circle, or the like.
なお、副画素の平面形状を所望の形状とするために、設計パターンと、転写パターンとが、一致するように、あらかじめマスクパターンを補正する技術（ＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ：光近接効果補正）技術）を用いてもよい。具体的には、ＯＰＣ技術では、例えばマスクパターン上の図形コーナー部に補正用のパターンを追加する。
In order to make the planar shape of the sub-pixel a desired shape, a technique (OPC (Optical Proximity Correction) technique) is used to correct the mask pattern in advance so that the design pattern and the transferred pattern match. ) may be used. Specifically, in the OPC technique, for example, a correction pattern is added to a graphic corner portion on a mask pattern.
図７９Ａ乃至図７９Ｉに示すように、画素は副画素を４種類有する構成とすることができる。
As shown in FIGS. 79A to 79I, a pixel can have a configuration including four types of subpixels.
図７９Ａ乃至図７９Ｃに示す画素２１は、ストライプ配列が適用されている。
A stripe arrangement is applied to the pixels 21 shown in FIGS. 79A to 79C.
図７９Ａは、各副画素が、長方形の平面形状を有する例であり、図７９Ｂは、各副画素が、２つの半円と長方形をつなげた平面形状を有する例であり、図７９Ｃは、各副画素が、楕円形の平面形状を有する例である。
79A is an example in which each subpixel has a rectangular planar shape, FIG. 79B is an example in which each subpixel has a planar shape in which two semicircles and a rectangle are connected, and FIG. 79C is an example in which each subpixel has a rectangular planar shape. This is an example in which the subpixel has an elliptical planar shape.
図７９Ｄ乃至図７９Ｆに示す画素２１は、マトリクス配列が適用されている。
A matrix arrangement is applied to the pixels 21 shown in FIGS. 79D to 79F.
図７９Ｄは、各副画素が、正方形の平面形状を有する例であり、図７９Ｅは、各副画素が、角が丸い略正方形の平面形状を有する例であり、図７９Ｆは、各副画素が、円形の平面形状を有する例である。
FIG. 79D shows an example in which each subpixel has a square planar shape, FIG. 79E shows an example in which each subpixel has a substantially square planar shape with rounded corners, and FIG. 79F shows an example in which each subpixel has a substantially square planar shape with rounded corners. , is an example having a circular planar shape.
図７９Ｇ、及び図７９Ｈでは、１つの画素２１が、２行３列で構成されている例を示す。
79G and 79H show an example in which one pixel 21 is arranged in two rows and three columns.
図７９Ｇに示す画素２１は、上の行（１行目）に、３つの副画素（副画素２３ａ、副画素２３ｂ、及び副画素２３ｃ）を有し、下の行（２行目）に、１つの副画素（副画素２３ｄ）を有する。言い換えると、画素２１は、左の列（１列目）に、副画素２３ａを有し、中央の列（２列目）に副画素２３ｂを有し、右の列（３列目）に副画素２３ｃを有し、さらに、この３列にわたって、副画素２３ｄを有する。
The pixel 21 shown in FIG. 79G has three subpixels (subpixel 23a, subpixel 23b, and subpixel 23c) in the top row (first row), and has three subpixels (subpixel 23a, subpixel 23b, and subpixel 23c) in the bottom row (second row). It has one subpixel (subpixel 23d). In other words, the pixel 21 has a subpixel 23a in the left column (first column), a subpixel 23b in the center column (second column), and a subpixel 23b in the right column (third column). It has a pixel 23c, and further has sub-pixels 23d across these three columns.
図７９Ｈに示す画素２１は、上の行（１行目）に、３つの副画素（副画素２３ａ、副画素２３ｂ、及び副画素２３ｃ）を有し、下の行（２行目）に、３つの副画素２３ｄを有する。言い換えると、画素２１は、左の列（１列目）に、副画素２３ａ及び副画素２３ｄを有し、中央の列（２列目）に副画素２３ｂ及び副画素２３ｄを有し、右の列（３列目）に副画素２３ｃ及び副画素２３ｄを有する。図７９Ｈに示すように、上の行と下の行との副画素の配置を揃える構成とすることで、例えば作製プロセスで生じうるゴミを効率良く除去することが可能となる。したがって、表示品位の高い表示装置を有するタッチパネルを提供できる。
The pixel 21 shown in FIG. 79H has three subpixels (subpixel 23a, subpixel 23b, and subpixel 23c) in the top row (first row), and has three subpixels (subpixel 23a, subpixel 23b, and subpixel 23c) in the bottom row (second row). It has three sub-pixels 23d. In other words, the pixel 21 has a subpixel 23a and a subpixel 23d in the left column (first column), a subpixel 23b and a subpixel 23d in the center column (second column), and a subpixel 23b and a subpixel 23d in the center column (second column). The column (third column) has a sub-pixel 23c and a sub-pixel 23d. As shown in FIG. 79H, by aligning the arrangement of the subpixels in the upper row and the lower row, it becomes possible to efficiently remove dust that may occur during the manufacturing process, for example. Therefore, a touch panel having a display device with high display quality can be provided.
図７９Ｉでは、１つの画素２１が、３行２列で構成されている例を示す。
FIG. 79I shows an example in which one pixel 21 is arranged in three rows and two columns.
図７９Ｉに示す画素２１は、上の行（１行目）に、副画素２３ａを有し、中央の行（２行目）に、副画素２３ｂを有し、１行目から２行目にわたって副画素２３ｃを有し、下の行（３行目）に、１つの副画素（副画素２３ｄ）を有する。言い換えると、画素２１は、左の列（１列目）に、副画素２３ａ、及び副画素２３ｂを有し、右の列（２列目）に副画素２３ｃを有し、さらに、この２列にわたって、副画素２３ｄを有する。
The pixel 21 shown in FIG. 79I has a subpixel 23a in the upper row (first row), a subpixel 23b in the middle row (second row), and extends from the first row to the second row. It has a subpixel 23c, and one subpixel (subpixel 23d) in the lower row (third row). In other words, the pixel 21 has a subpixel 23a and a subpixel 23b in the left column (first column), a subpixel 23c in the right column (second column), and furthermore, A sub-pixel 23d is provided throughout the area.
図７９Ａ乃至図７９Ｉに示す画素２１は、副画素２３ａ、副画素２３ｂ、副画素２３ｃ、及び副画素２３ｄの４つの副画素で構成される。
The pixel 21 shown in FIGS. 79A to 79I is composed of four sub-pixels: a sub-pixel 23a, a sub-pixel 23b, a sub-pixel 23c, and a sub-pixel 23d.
副画素２３ａ、副画素２３ｂ、副画素２３ｃ、及び副画素２３ｄは、それぞれ異なる色の光を射出する構成とすることができる。副画素２３ａ、副画素２３ｂ、副画素２３ｃ、及び副画素２３ｄとして、Ｒ、Ｇ、Ｂ、白色（Ｗ）の４色の副画素、Ｒ、Ｇ、Ｂ、Ｙの４色の副画素、又は、Ｒ、Ｇ、Ｂ、赤外光（ＩＲ）の副画素等が挙げられる。
The sub-pixel 23a, the sub-pixel 23b, the sub-pixel 23c, and the sub-pixel 23d can be configured to emit light of different colors, respectively. The subpixel 23a, subpixel 23b, subpixel 23c, and subpixel 23d are subpixels of four colors R, G, B, and white (W), subpixels of four colors R, G, B, and Y, or , R, G, B, and infrared light (IR) sub-pixels.
図７９Ａ乃至図７９Ｉに示す各画素２１において、例えば、副画素２３ａを赤色の光を呈する副画素Ｒとし、副画素２３ｂを緑色の光を呈する副画素Ｇとし、副画素２３ｃを青色の光を呈する副画素Ｂとし、副画素２３ｄを白色の光を呈する副画素Ｗ、黄色の光を呈する副画素Ｙ、又は近赤外光を呈する副画素ＩＲのいずれかとすることが好ましい。このような構成とする場合、図７９Ｇ及び図７９Ｈに示す画素２１では、Ｒ、Ｇ、Ｂのレイアウトがストライプ配列となるため、表示品位を高めることができる。また、図７９Ｉに示す画素２１では、Ｒ、Ｇ、ＢのレイアウトがいわゆるＳストライプ配列となるため、表示品位を高めることができる。
In each pixel 21 shown in FIGS. 79A to 79I, for example, the subpixel 23a is a subpixel R that emits red light, the subpixel 23b is a subpixel G that emits green light, and the subpixel 23c is a subpixel that emits blue light. Preferably, the subpixel 23d is a subpixel B that emits white light, a subpixel Y that emits yellow light, or a subpixel IR that emits near infrared light. In the case of such a configuration, in the pixel 21 shown in FIGS. 79G and 79H, the R, G, and B layouts are in a striped arrangement, so that display quality can be improved. Furthermore, in the pixel 21 shown in FIG. 79I, the layout of R, G, and B is a so-called S stripe arrangement, so that display quality can be improved.
以上のように、本発明の一態様のタッチパネルは、表示素子を有する副画素からなる構成の画素について、様々なレイアウトを適用できる。
As described above, in the touch panel of one embodiment of the present invention, various layouts can be applied to pixels configured of subpixels having display elements.
本実施の形態で示される複数の構成例は、適宜組み合わせることができる。また、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
The plurality of configuration examples shown in this embodiment can be combined as appropriate. Further, this embodiment can be combined with other embodiments as appropriate.
（実施の形態４）
本実施の形態では、本発明の一態様の電子機器について説明する。 (Embodiment 4)
In this embodiment, an electronic device that is one embodiment of the present invention will be described.
本実施の形態では、本発明の一態様の電子機器について説明する。 (Embodiment 4)
In this embodiment, an electronic device that is one embodiment of the present invention will be described.
本実施の形態の電子機器は、表示部に本発明の一態様のタッチパネルを有する。電子機器としては、例えば、テレビジョン装置、デスクトップ型若しくはノート型のパーソナルコンピュータ、コンピュータ用等のモニタ、デジタルサイネージ、パチンコ機等の大型ゲーム機等の比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、等が挙げられる。
The electronic device of this embodiment includes the touch panel of one embodiment of the present invention in the display portion. Examples of electronic devices include television devices, desktop or notebook personal computers, computer monitors, digital signage, large game machines such as pachinko machines, and other electronic devices with relatively large screens, as well as digital devices. Examples include cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, sound reproduction devices, and the like.
特に、本発明の一態様のタッチパネルが有する表示装置は、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器としては、例えば、腕時計型及びブレスレット型の情報端末機（ウェアラブル機器）、並びに、ヘッドマウントディスプレイ等のＶＲ向け機器、メガネ型のＡＲ向け機器、及び、ＭＲ向け機器等、頭部に装着可能なウェアラブル機器等が挙げられる。
In particular, the display device included in the touch panel of one embodiment of the present invention can improve definition, and therefore can be suitably used for electronic devices having a relatively small display portion. Examples of such electronic devices include wristwatch- and bracelet-type information terminals (wearable devices), VR devices such as head-mounted displays, glasses-type AR devices, MR devices, etc. Examples include wearable devices that can be attached to the body.
本発明の一態様のタッチパネルが有する表示装置は、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、又は８Ｋ（画素数７６８０×４３２０）等の極めて高い解像度を有していることが好ましい。特に４Ｋ、８Ｋ、又はそれ以上の解像度とすることが好ましい。また、本発明の一態様のタッチパネルが有する表示装置における画素密度（精細度）は、１００ｐｐｉ以上が好ましく、３００ｐｐｉ以上が好ましく、５００ｐｐｉ以上がより好ましく、１０００ｐｐｉ以上がより好ましく、２０００ｐｐｉ以上がより好ましく、３０００ｐｐｉ以上がより好ましく、５０００ｐｐｉ以上がより好ましく、７０００ｐｐｉ以上がさらに好ましい。このように高い解像度及び高い精細度の一方又は双方を有する表示装置をタッチパネルに設けることで、臨場感及び奥行き感等をより高めることが可能となる。また、本発明の一態様のタッチパネルが有する表示装置の画面比率（アスペクト比）については、特に限定はない。例えば、本発明の一態様のタッチパネルが有する表示装置は、１：１（正方形）、４：３、１６：９、及び１６：１０等様々な画面比率に対応できる。
The display device included in the touch panel of one embodiment of the present invention is HD (number of pixels 1280 x 720), FHD (number of pixels 1920 x 1080), WQHD (number of pixels 2560 x 1440), WQXGA (number of pixels 2560 x 1600), and 4K. It is preferable to have an extremely high resolution such as (number of pixels 3840×2160) or 8K (number of pixels 7680×4320). In particular, it is preferable to set the resolution to 4K, 8K, or higher. Further, the pixel density (definition) of the display device included in the touch panel of one embodiment of the present invention is preferably 100 ppi or more, preferably 300 ppi or more, more preferably 500 ppi or more, more preferably 1000 ppi or more, more preferably 2000 ppi or more, It is more preferably 3000 ppi or more, more preferably 5000 ppi or more, even more preferably 7000 ppi or more. By providing a touch panel with a display device having one or both of high resolution and high definition in this way, it is possible to further enhance the sense of presence, depth, and the like. Further, there is no particular limitation on the screen ratio (aspect ratio) of the display device included in the touch panel of one embodiment of the present invention. For example, the display device included in the touch panel of one embodiment of the present invention can support various screen ratios, such as 1:1 (square), 4:3, 16:9, and 16:10.
本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を検知、検出、又は測定する機能を含むもの）を有してもよい。
The electronic device of this embodiment includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage). , power, radiation, flow rate, humidity, tilt, vibration, odor, or infrared rays).
本実施の形態の電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、及びテキスト画像等）を表示部に表示する機能、カレンダー、日付又は時刻等を表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラム又はデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有してもよい。また、電子機器に例えばカメラを設け、静止画又は動画を撮影し、記録媒体（外部又はカメラに内蔵）に保存する機能、及び撮影した画像を表示部に表示する機能等を有してもよい。
The electronic device of this embodiment has various functions. For example, functions that display various information (still images, videos, text images, etc.) on the display, functions that display a calendar, date or time, etc., functions that control processing using various software (programs), wireless communication. It can have a function, a function of reading and processing a program or data recorded on a recording medium, and the like. Note that the functions of the electronic device are not limited to these, and can have various functions. The electronic device may have multiple display units. In addition, the electronic device may be equipped with a camera, for example, and have the function of taking still images or videos and storing them in a recording medium (external or built into the camera), and the function of displaying the taken images on a display unit. .
図８０Ａ乃至図８０Ｄを用いて、頭部に装着可能なウェアラブル機器の一例を説明する。これらウェアラブル機器は、ＡＲのコンテンツを表示する機能、ＶＲのコンテンツを表示する機能、ＳＲのコンテンツを表示する機能、ＭＲのコンテンツを表示する機能のうち少なくとも一つを有する。電子機器が、ＡＲ、ＶＲ、ＳＲ、及びＭＲ等の少なくとも一つのコンテンツを表示する機能を有することで、使用者の没入感を高めることが可能となる。
An example of a wearable device that can be worn on the head will be described using FIGS. 80A to 80D. These wearable devices have at least one of a function of displaying AR content, a function of displaying VR content, a function of displaying SR content, and a function of displaying MR content. When an electronic device has a function of displaying at least one content such as AR, VR, SR, and MR, it becomes possible to enhance the user's sense of immersion.
図８０Ａに示す電子機器７００Ａ、及び、図８０Ｂに示す電子機器７００Ｂは、それぞれ、一対の表示パネル７５１と、一対の筐体７２１と、通信部（図示しない）と、一対の装着部７２３と、制御部（図示しない）と、撮像部（図示しない）と、一対の光学部材７５３と、フレーム７５７と、一対の鼻パッド７５８と、を有する。
An electronic device 700A shown in FIG. 80A and an electronic device 700B shown in FIG. 80B each include a pair of display panels 751, a pair of casings 721, a communication section (not shown), and a pair of mounting sections 723. It has a control section (not shown), an imaging section (not shown), a pair of optical members 753, a frame 757, and a pair of nose pads 758.
電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、光学部材７５３の表示領域７５６に、表示パネル７５１で表示した画像を投影できる。光学部材７５３は透光性を有するため、使用者は光学部材７５３を通して視認される透過像に重ねて、表示領域に表示された画像を見ることができる。したがって、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ＡＲ表示が可能な電子機器である。
The electronic device 700A and the electronic device 700B can each project an image displayed on the display panel 751 onto the display area 756 of the optical member 753. Since the optical member 753 has translucency, the user can see the image displayed in the display area superimposed on the transmitted image visually recognized through the optical member 753. Therefore, the electronic device 700A and the electronic device 700B are each electronic devices capable of AR display.
表示パネル７５１、及び表示領域７５６等には、本発明の一態様のタッチパネルを適用できる。したがって、低価格な電子機器とすることができる。また、極めて精細度の高い表示が可能な電子機器とすることができる。
A touch panel of one embodiment of the present invention can be applied to the display panel 751, the display area 756, and the like. Therefore, it is possible to obtain a low-cost electronic device. Further, it is possible to provide an electronic device capable of displaying extremely high definition.
電子機器７００Ａ、及び、電子機器７００Ｂには、撮像部として、前方を撮像することのできるカメラが設けられていてもよい。また、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ジャイロセンサ等の加速度センサを備えることで、使用者の頭部の向きを検知して、その向きに応じた画像を表示領域７５６に表示することもできる。
The electronic device 700A and the electronic device 700B may be provided with a camera capable of capturing an image of the front as an imaging unit. Furthermore, each of the electronic devices 700A and 700B is equipped with an acceleration sensor such as a gyro sensor to detect the direction of the user's head and display an image corresponding to the direction in the display area 756. You can also.
通信部は無線通信機を有し、当該無線通信機により例えば映像信号を供給できる。なお、無線通信機に代えて、又は無線通信機に加えて、映像信号及び電源電位が供給されるケーブルを接続可能なコネクタを備えていてもよい。
The communication unit has a wireless communication device, and can supply, for example, a video signal by the wireless communication device. Note that instead of or in addition to the wireless communication device, a connector to which a cable to which a video signal and a power supply potential are supplied may be connected may be provided.
電子機器７００Ａ、及び、電子機器７００Ｂには、バッテリが設けられており、無線及び有線の一方又は双方によって充電できる。
The electronic device 700A and the electronic device 700B are provided with batteries, and can be charged wirelessly and/or by wire.
図８０Ｃに示す電子機器８００Ａ、及び、図８０Ｄに示す電子機器８００Ｂは、それぞれ、一対の表示部８２０と、筐体８２１と、通信部８２２と、一対の装着部８２３と、制御部８２４と、一対の撮像部８２５と、一対のレンズ８３２と、を有する。
Electronic device 800A shown in FIG. 80C and electronic device 800B shown in FIG. It has a pair of imaging units 825 and a pair of lenses 832.
表示部８２０には、本発明の一態様のタッチパネルを適用できる。したがって、低価格な電子機器とすることができる。また、極めて精細度の高い表示が可能な電子機器とすることができ、使用者に高い没入感を感じさせることができる。
A touch panel of one embodiment of the present invention can be applied to the display portion 820. Therefore, it is possible to obtain a low-cost electronic device. Further, it is possible to provide an electronic device that is capable of extremely high-definition display, and it is possible to provide the user with a highly immersive feeling.
表示部８２０は、筐体８２１の内部の、レンズ８３２を通して視認できる位置に設けられる。また、一対の表示部８２０に異なる画像を表示させることで、視差を用いた３次元表示を行うこともできる。
The display unit 820 is provided inside the housing 821 at a position where it can be viewed through the lens 832. Furthermore, by displaying different images on the pair of display units 820, three-dimensional display using parallax can be performed.
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、ＶＲ向けの電子機器ということができる。電子機器８００Ａ又は電子機器８００Ｂを装着した使用者は、レンズ８３２を通して、表示部８２０に表示される画像を視認できる。
The electronic device 800A and the electronic device 800B can each be said to be an electronic device for VR. A user wearing the electronic device 800A or the electronic device 800B can view the image displayed on the display unit 820 through the lens 832.
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、レンズ８３２及び表示部８２０が、使用者の目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ８３２と表示部８２０との距離を変えることで、ピントを調整する機構を有していることが好ましい。
The electronic device 800A and the electronic device 800B each have a mechanism that can adjust the left and right positions of the lens 832 and the display unit 820 so that they are in optimal positions according to the position of the user's eyes. It is preferable that you do so. Further, it is preferable to have a mechanism for adjusting the focus by changing the distance between the lens 832 and the display section 820.
装着部８２３により、使用者は電子機器８００Ａ又は電子機器８００Ｂを頭部に装着できる。なお、例えば図８０Ｃにおいては、メガネのつる（テンプルともいう。）のような形状として例示しているがこれに限られない。装着部８２３は、使用者が装着できればよく、例えば、ヘルメット型又はバンド型の形状としてもよい。
The mounting portion 823 allows the user to wear the electronic device 800A or the electronic device 800B on the head. Note that, for example, in FIG. 80C, the shape is illustrated as a temple of glasses, but the shape is not limited to this. The mounting portion 823 only needs to be worn by the user, and may have a helmet-shaped or band-shaped shape, for example.
撮像部８２５は、外部の情報を取得する機能を有する。撮像部８２５が取得したデータは、表示部８２０に出力できる。撮像部８２５には、イメージセンサを用いることができる。また、望遠、及び広角等の複数の画角に対応可能なように複数のカメラを設けてもよい。
The imaging unit 825 has a function of acquiring external information. The data acquired by the imaging unit 825 can be output to the display unit 820. An image sensor can be used for the imaging unit 825. Further, a plurality of cameras may be provided so as to be able to handle a plurality of angles of view such as telephoto and wide angle.
なお、ここでは撮像部８２５を有する例を示したが、対象物の距離を測定することのできる測距センサ（以下、検知部ともいう。）を設ければよい。すなわち、撮像部８２５は、検知部の一態様である。検知部としては、例えばイメージセンサ、又は、ライダー（ＬＩＤＡＲ：Ｌｉｇｈｔ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｒａｎｇｉｎｇ）等の距離画像センサを用いることができる。カメラによって得られた画像と、距離画像センサによって得られた画像とを用いることにより、より多くの情報を取得し、より高精度なジェスチャー操作を可能とすることができる。
Note that although an example including the imaging unit 825 is shown here, a distance measurement sensor (hereinafter also referred to as a detection unit) that can measure the distance to an object may be provided. That is, the imaging unit 825 is one aspect of a detection unit. As the detection unit, for example, an image sensor or a distance image sensor such as LIDAR (Light Detection and Ranging) can be used. By using the image obtained by the camera and the image obtained by the distance image sensor, more information can be obtained and more precise gesture operations can be performed.
電子機器８００Ａは、骨伝導イヤフォンとして機能する振動機構を有してもよい。例えば、表示部８２０、筐体８２１、及び装着部８２３のいずれか一又は複数に、当該振動機構を有する構成を適用できる。これにより、別途、ヘッドフォン、イヤフォン、又はスピーカ等の音響機器を必要とせず、電子機器８００Ａを装着しただけで映像と音声を楽しむことができる。
The electronic device 800A may have a vibration mechanism that functions as a bone conduction earphone. For example, a configuration having the vibration mechanism can be applied to one or more of the display section 820, the housing 821, and the mounting section 823. As a result, it is possible to enjoy video and audio simply by wearing the electronic device 800A without requiring additional audio equipment such as headphones, earphones, or speakers.
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、入力端子を有してもよい。入力端子には例えば映像出力機器からの映像信号、及び電子機器内に設けられるバッテリを充電するための電力等を供給するケーブルを接続できる。
The electronic device 800A and the electronic device 800B may each have an input terminal. A cable for supplying, for example, a video signal from a video output device and power for charging a battery provided in the electronic device can be connected to the input terminal.
本発明の一態様の電子機器は、イヤフォン７５０と無線通信を行う機能を有してもよい。イヤフォン７５０は、通信部（図示しない）を有し、無線通信機能を有する。イヤフォン７５０は、無線通信機能により、電子機器から情報（例えば音声データ）を受信できる。例えば、図８０Ａに示す電子機器７００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。また、例えば、図８０Ｃに示す電子機器８００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。
An electronic device according to one embodiment of the present invention may have a function of wirelessly communicating with the earphone 750. Earphone 750 includes a communication section (not shown) and has a wireless communication function. Earphone 750 can receive information (for example, audio data) from an electronic device using a wireless communication function. For example, electronic device 700A shown in FIG. 80A has a function of transmitting information to earphone 750 using a wireless communication function. Further, for example, electronic device 800A shown in FIG. 80C has a function of transmitting information to earphone 750 using a wireless communication function.
電子機器がイヤフォン部を有してもよい。図８０Ｂに示す電子機器７００Ｂは、イヤフォン部７２７を有する。例えば、イヤフォン部７２７と制御部とは、互いに有線接続される構成とすることができる。イヤフォン部７２７と制御部とをつなぐ配線の一部は、筐体７２１又は装着部７２３の内部に配置されていてもよい。
The electronic device may include an earphone section. Electronic device 700B shown in FIG. 80B includes earphone section 727. For example, the earphone section 727 and the control section can be configured to be connected to each other by wire. A portion of the wiring connecting the earphone section 727 and the control section may be arranged inside the housing 721 or the mounting section 723.
同様に、図８０Ｄに示す電子機器８００Ｂは、イヤフォン部８２７を有する。例えば、イヤフォン部８２７と制御部８２４とは、互いに有線接続される構成とすることができる。イヤフォン部８２７と制御部８２４とをつなぐ配線の一部は、筐体８２１又は装着部８２３の内部に配置されていてもよい。また、イヤフォン部８２７と装着部８２３とがマグネットを有してもよい。これにより、イヤフォン部８２７を装着部８２３に磁力によって固定でき、収納が容易となり好ましい。
Similarly, electronic device 800B shown in FIG. 80D includes an earphone section 827. For example, the earphone section 827 and the control section 824 can be configured to be connected to each other by wire. A portion of the wiring connecting the earphone section 827 and the control section 824 may be arranged inside the housing 821 or the mounting section 823. Further, the earphone section 827 and the mounting section 823 may include magnets. This is preferable because the earphone section 827 can be fixed to the mounting section 823 by magnetic force, making it easy to store.
なお、電子機器は、イヤフォン又はヘッドフォン等を接続できる音声出力端子を有してもよい。また、電子機器は、音声入力端子及び音声入力機構の一方又は双方を有してもよい。音声入力機構としては、例えば、マイク等の集音装置を用いることができる。電子機器が音声入力機構を有することで、電子機器に、いわゆるヘッドセットとしての機能を付与してもよい。
Note that the electronic device may have an audio output terminal to which earphones, headphones, or the like can be connected. Further, the electronic device may have one or both of an audio input terminal and an audio input mechanism. As the audio input mechanism, for example, a sound collection device such as a microphone can be used. By providing the electronic device with a voice input mechanism, the electronic device may be provided with a function as a so-called headset.
このように、本発明の一態様の電子機器としては、メガネ型（電子機器７００Ａ、及び、電子機器７００Ｂ等）と、ゴーグル型（電子機器８００Ａ、及び、電子機器８００Ｂ等）と、のどちらも好適である。
As described above, the electronic devices of one embodiment of the present invention include both glasses type (electronic device 700A and electronic device 700B, etc.) and goggle type (electronic device 800A and electronic device 800B, etc.). suitable.
本発明の一態様の電子機器は、有線又は無線によって、イヤフォンに情報を送信できる。
The electronic device according to one embodiment of the present invention can transmit information to the earphones by wire or wirelessly.
図８１Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
Electronic device 6500 shown in FIG. 81A is a portable information terminal that can be used as a smartphone.
電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。
The electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and the like.
表示部６５０２に、本発明の一態様のタッチパネルを適用できる。したがって、低価格な電子機器とすることができる。
A touch panel of one embodiment of the present invention can be applied to the display portion 6502. Therefore, it is possible to obtain a low-cost electronic device.
図８１Ｂにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
FIG. 81B shows an example of a television device. A television device 7100 has a display section 7000 built into a housing 7101. Here, a configuration in which a casing 7101 is supported by a stand 7103 is shown.
表示部７０００に、本発明の一態様のタッチパネルを適用できる。したがって、低価格なテレビジョン装置とすることができる。
A touch panel of one embodiment of the present invention can be applied to the display portion 7000. Therefore, it is possible to obtain a low-cost television device.
図８１Ｂに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、及び、別体のリモコン操作機７１１１により行うことができる。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有してもよい。リモコン操作機７１１１が備える操作キー又はタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作できる。
The television device 7100 shown in FIG. 81B can be operated using an operation switch included in the housing 7101 and a separate remote controller 7111. The remote control device 7111 may have a display unit that displays information output from the remote control device 7111. Using operation keys or a touch panel included in the remote controller 7111, the channel and volume can be controlled, and the video displayed on the display section 7000 can be controlled.
なお、テレビジョン装置７１００は、受信機及びモデム等を備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、或いは受信者同士等）の情報通信を行うことも可能である。
Note that the television device 7100 is configured to include a receiver, a modem, and the like. The receiver can receive general television broadcasts. Also, by connecting to a wired or wireless communication network via a modem, information communication can be carried out in one direction (from the sender to the receiver) or in both directions (between the sender and the receiver, or between the receivers, etc.). is also possible.
図８１Ｃに、ノート型パーソナルコンピュータの一例を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、及び外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
FIG. 81C shows an example of a notebook personal computer. The notebook personal computer 7200 includes a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like. A display unit 7000 is incorporated into the housing 7211.
表示部７０００に、本発明の一態様のタッチパネルを適用できる。したがって、低価格なノート型パーソナルコンピュータとすることができる。
A touch panel of one embodiment of the present invention can be applied to the display portion 7000. Therefore, it is possible to obtain a low-cost notebook personal computer.
図８１Ｄ及び図８１Ｅに、デジタルサイネージの一例を示す。
An example of digital signage is shown in FIGS. 81D and 81E.
図８１Ｄに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、又は操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
Digital signage 7300 shown in FIG. 81D includes a housing 7301, a display portion 7000, a speaker 7303, and the like. Furthermore, it can have an LED lamp, an operation key (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like.
図８１Ｅは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
FIG. 81E shows a digital signage 7400 attached to a cylindrical pillar 7401. Digital signage 7400 has a display section 7000 provided along the curved surface of pillar 7401.
図８１Ｄ及び図８１Ｅにおいて、表示部７０００に、本発明の一態様のタッチパネルを適用できる。したがって、低価格なデジタルサイネージとすることができる。
In FIGS. 81D and 81E, a touch panel of one embodiment of the present invention can be applied to the display portion 7000. Therefore, low-cost digital signage can be achieved.
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
The wider the display section 7000 is, the more information that can be provided at once can be increased. Furthermore, the wider the display section 7000 is, the easier it is to attract people's attention, and for example, the effectiveness of advertising can be increased.
表示部７０００にタッチパネルを適用することで、表示部７０００に画像又は動画を表示するだけでなく、使用者が直感的に操作でき、好ましい。また、路線情報若しくは交通情報等の情報を提供するための用途に用いる場合には、直感的な操作により使いやすさを高めることができる。
By applying a touch panel to the display section 7000, not only images or videos can be displayed on the display section 7000, but also the user can operate the display section 7000 intuitively, which is preferable. Further, when used for providing information such as route information or traffic information, the ease of use can be improved by intuitive operation.
図８１Ｄ及び図８１Ｅに示すように、デジタルサイネージ７３００又はデジタルサイネージ７４００は、使用者が所持するスマートフォン等の情報端末機７３１１又は情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１又は情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１又は情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
As shown in FIGS. 81D and 81E, it is preferable that the digital signage 7300 or the digital signage 7400 be able to cooperate with an information terminal 7311 or an information terminal 7411 such as a smartphone owned by the user through wireless communication. For example, advertisement information displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411. Furthermore, by operating the information terminal 7311 or the information terminal 7411, the display on the display unit 7000 can be switched.
デジタルサイネージ７３００又はデジタルサイネージ７４００に、情報端末機７３１１又は情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数の使用者が同時にゲームに参加し、楽しむことができる。
It is also possible to cause the digital signage 7300 or the digital signage 7400 to execute a game using the screen of the information terminal 7311 or the information terminal 7411 as an operation means (controller). This allows an unspecified number of users to participate in and enjoy the game at the same time.
図８２Ａ乃至図８２Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を検知、検出、又は測定する機能を含むもの）、マイクロフォン９００８、等を有する。表示部９００１には、本発明の一態様のタッチパネルを適用できる。したがって、低価格な電子機器とすることができる。
The electronic device shown in FIGS. 82A to 82G includes a housing 9000, a display section 9001, a speaker 9003, an operation key 9005 (including a power switch or an operation switch), a connection terminal 9006, and a sensor 9007 (force, displacement, position, speed). , acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, tilt, vibration, odor, or infrared rays. , detection, or measurement), a microphone 9008, and the like. A touch panel of one embodiment of the present invention can be applied to the display portion 9001. Therefore, it is possible to obtain a low-cost electronic device.
図８２Ａ乃至図８２Ｇに示す電子機器の詳細について、以下説明を行う。
Details of the electronic device shown in FIGS. 82A to 82G will be described below.
図８２Ａは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、及びセンサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字及び画像情報をその複数の面に表示できる。図８２Ａでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例としては、電子メール、ＳＮＳ、又は電話等の着信の通知、電子メール又はＳＮＳ等の題名、送信者名、日時、時刻、バッテリの残量、及び電波強度等がある。又は、情報９０５１が表示されている位置にはアイコン９０５０等を表示してもよい。
FIG. 82A is a perspective view showing a portable information terminal 9101. The mobile information terminal 9101 can be used as a smartphone, for example. Note that the mobile information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like. Furthermore, the mobile information terminal 9101 can display text and image information on multiple surfaces thereof. FIG. 82A shows an example in which three icons 9050 are displayed. Further, information 9051 indicated by a dashed rectangle can also be displayed on another surface of the display section 9001. Examples of the information 9051 include notification of incoming e-mail, SNS, or telephone calls, the title of the e-mail or SNS, sender's name, date and time, remaining battery level, and radio wave strength. Alternatively, an icon 9050 or the like may be displayed at the position where the information 9051 is displayed.
図８２Ｂは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
FIG. 82B is a perspective view showing the portable information terminal 9102. The mobile information terminal 9102 has a function of displaying information on three or more sides of the display unit 9001. Here, an example is shown in which information 9052, information 9053, and information 9054 are displayed on different surfaces. For example, the user can check the information 9053 displayed at a position visible from above the mobile information terminal 9102 while storing the mobile information terminal 9102 in the chest pocket of clothes. The user can check the display without taking out the mobile information terminal 9102 from his pocket and determine, for example, whether or not to receive a call.
図８２Ｃは、タブレット端末９１０３を示す斜視図である。タブレット端末９１０３は、一例として、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲーム等の種々のアプリケーションの実行が可能である。タブレット端末９１０３は、筐体９０００の正面に表示部９００１、カメラ９００２、マイクロフォン９００８、スピーカ９００３を有し、筐体９０００の左側面には操作用のボタンとしての操作キー９００５、底面には接続端子９００６を有する。
FIG. 82C is a perspective view showing the tablet terminal 9103. The tablet terminal 9103 is capable of executing various applications such as mobile phone calls, e-mail, text viewing and creation, music playback, Internet communication, and computer games, for example. The tablet terminal 9103 has a display section 9001, a camera 9002, a microphone 9008, and a speaker 9003 on the front of the housing 9000, an operation key 9005 as an operation button on the left side of the housing 9000, and a connection terminal on the bottom. 9006.
図８２Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、及び、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
FIG. 82D is a perspective view showing a wristwatch-type mobile information terminal 9200. The mobile information terminal 9200 can be used, for example, as a smart watch (registered trademark). Further, the display portion 9001 is provided with a curved display surface, and can perform display along the curved display surface. Further, the mobile information terminal 9200 can also make a hands-free call by communicating with a headset capable of wireless communication, for example. Furthermore, the mobile information terminal 9200 can also perform data transmission and charging with other information terminals through the connection terminal 9006. Note that the charging operation may be performed by wireless power supply.
図８２Ｅ乃至図８２Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図８２Ｅは携帯情報端末９２０１を展開した状態、図８２Ｇは折り畳んだ状態、図８２Ｆは図８２Ｅと図８２Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。
82E to 82G are perspective views showing a foldable portable information terminal 9201. Further, FIG. 82E is a perspective view of the portable information terminal 9201 in an expanded state, FIG. 82G is a folded state, and FIG. 82F is a perspective view of a state in the middle of changing from one of FIGS. 82E and 82G to the other. The portable information terminal 9201 has excellent portability in the folded state, and has excellent display visibility due to its wide seamless display area in the unfolded state. A display portion 9001 included in a mobile information terminal 9201 is supported by three casings 9000 connected by hinges 9055. For example, the display portion 9001 can be bent with a radius of curvature of 0.1 mm or more and 150 mm or less.
本実施の形態で示される複数の構成例は、適宜組み合わせることができる。また、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
The plurality of configuration examples shown in this embodiment can be combined as appropriate. Further, this embodiment can be combined with other embodiments as appropriate.
１０：タッチパネル、１１：表示装置、１２：入力装置、１３：走査線駆動回路、１４：信号線駆動回路、１５ａ：回路、１５ｂ：回路、１５：入力装置駆動回路、１６：ＦＰＣ、１７：接続部、１８ａ：接続部、１８ｂ：接続部、１８：接続部、１９ａ：ＦＰＣ、１９ｂ：ＦＰＣ、１９：ＦＰＣ、２０：表示部、２１ａ：画素、２１ｂ：画素、２１：画素、２３＿１：副画素、２３＿２：副画素、２３ａ：副画素、２３Ｂ：副画素、２３ｂ：副画素、２３ｃ：副画素、２３ｄ：副画素、２３Ｇ：副画素、２３Ｒ：副画素、２３：副画素、３０：デマルチプレクサ回路群、３１：デマルチプレクサ回路、４０：画素回路、４１：配線、４３：配線、４５：配線、４７：配線、５０：トランジスタ、５１：トランジスタ、５２：トランジスタ、５７：容量、５８：容量、６１Ｂ：発光素子、６１Ｇ：発光素子、６１Ｒ：発光素子、６１Ｗ：発光素子、６１：発光素子、６２：液晶素子、１０１：基板、１０３ａ：絶縁層、１０３ｂ：絶縁層、１０３：絶縁層、１０５：絶縁層、１０６：導電層、１１１＿１：導電層、１１１＿２：導電層、１１１：導電層、１１２＿１：導電層、１１２＿２：導電層、１１２Ａ：導電層、１１２Ｂ：導電層、１１２ｆ：導電膜、１１２：導電層、１１３［１］：半導体層、１１３［２］：半導体層、１１３＿１：半導体層、１１３＿２：半導体層、１１３ｆ：半導体膜、１１３：半導体層、１１５＿１：導電層、１１５＿２：導電層、１１５：導電層、１２０：検知素子、１２１［１］：開口、１２１［２］：開口、１２１＿１：開口、１２１＿２：開口、１２１ａ：開口、１２１ｂ：開口、１２１：開口、１２３［１］：開口、１２３［２］：開口、１２３＿１：開口、１２３＿２：開口、１２３：開口、１２４：絶縁層、１２５：絶縁層、１２６：交差部、１２７：電極、１２８＿１：電極、１２８＿２：電極、１２８：電極、１２９：開口、１３０ａ：偏光板、１３０ｂ：偏光板、１３１＿１：開口、１３１＿２：開口、１３１：開口、１３２＿１：開口、１３２＿２：開口、１３２：開口、１３３＿１：開口、１３３＿２：開口、１３３：開口、１３４＿１：開口、１３４＿２：開口、１３４：開口、１３７：配線、１３８＿１：配線、１３８＿２：配線、１３８：配線、１４１：容量、１４２：接着層、１５２：基板、１６１ａ：テーパ部、１６１ｂ：テーパ部、１６５＿１：導電性粒子、１６５＿２：導電性粒子、１６５ａ：導電性粒子、１６５：導電性粒子、１６６＿１：導電層、１６６＿２：導電層、１６６ａ：導電層、１６６ａ＿１：導電層、１６６ａ＿２：導電層、１６６ｂ：導電層、１６６ｂ＿１：導電層、１６６ｂ＿２：導電層、１６６：導電層、１７２：絶縁層、１８３Ｂ：着色層、１８３Ｇ：着色層、１８３Ｒ：着色層、１８３：着色層、２０１＿１：トランジスタ、２０１＿２：トランジスタ、２０１：トランジスタ、２０５Ｂ：トランジスタ、２０５Ｇ：トランジスタ、２０５Ｒ：トランジスタ、２０５Ｗ：トランジスタ、２０５：トランジスタ、２１１：導電層、２１３ｉ：チャネル形成領域、２１３ｎ：低抵抗領域、２１３：半導体層、２１５：導電層、２１８：絶縁層、２２２ａ：導電層、２２２ｂ：導電層、２３５：絶縁層、２３７：絶縁層、３１１Ｂ：画素電極、３１１Ｂａ：画素電極、３１１Ｂｂ：画素電極、３１１Ｇ：画素電極、３１１Ｇａ：画素電極、３１１Ｇｂ：画素電極、３１１Ｒ：画素電極、３１１Ｒａ：画素電極、３１１Ｒｂ：画素電極、３１１Ｗ：画素電極、３１１：画素電極、３１２ａ：画素電極、３１２ｂ：画素電極、３１２：画素電極、３１３Ｂ：層、３１３Ｇ：層、３１３Ｒ：層、３１３Ｗ：層、３１３：層、３１４：共通層、３１５：共通電極、３１６：共通電極、３１７：遮光層、３１８Ｂ：マスク層、３１８Ｇ：マスク層、３１８Ｒ：マスク層、３１８：マスク層、３１９：スリット、３２４Ｂ：導電層、３２４Ｇ：導電層、３２４Ｒ：導電層、３２４：導電層、３２５：絶縁層、３２６Ｂ：導電層、３２６Ｇ：導電層、３２６Ｒ：導電層、３２６：導電層、３２７：絶縁層、３２８：層、３２９Ｂ：導電層、３２９Ｇ：導電層、３２９Ｒ：導電層、３２９：導電層、３３１：保護層、３３３：配向層、３３４：絶縁層、３３５：液晶、３３７：配向層、３３９：絶縁層、７００Ａ：電子機器、７００Ｂ：電子機器、７２１：筐体、７２３：装着部、７２７：イヤフォン部、７５０：イヤフォン、７５１：表示パネル、７５３：光学部材、７５６：表示領域、７５７：フレーム、７５８：鼻パッド、８００Ａ：電子機器、８００Ｂ：電子機器、８２０：表示部、８２１：筐体、８２２：通信部、８２３：装着部、８２４：制御部、８２５：撮像部、８２７：イヤフォン部、８３２：レンズ、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、７０００：表示部、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型パーソナルコンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、９０００：筐体、９００１：表示部、９００２：カメラ、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５０：アイコン、９０５１：情報、９０５２：情報、９０５３：情報、９０５４：情報、９０５５：ヒンジ、９１０１：携帯情報端末、９１０２：携帯情報端末、９１０３：タブレット端末、９２００：携帯情報端末、９２０１：携帯情報端末
10: touch panel, 11: display device, 12: input device, 13: scanning line drive circuit, 14: signal line drive circuit, 15a: circuit, 15b: circuit, 15: input device drive circuit, 16: FPC, 17: connection part, 18a: connection part, 18b: connection part, 18: connection part, 19a: FPC, 19b: FPC, 19: FPC, 20: display part, 21a: pixel, 21b: pixel, 21: pixel, 23_1: subpixel , 23_2: subpixel, 23a: subpixel, 23B: subpixel, 23b: subpixel, 23c: subpixel, 23d: subpixel, 23G: subpixel, 23R: subpixel, 23: subpixel, 30: demultiplexer Circuit group, 31: Demultiplexer circuit, 40: Pixel circuit, 41: Wiring, 43: Wiring, 45: Wiring, 47: Wiring, 50: Transistor, 51: Transistor, 52: Transistor, 57: Capacitor, 58: Capacitor, 61B: Light emitting element, 61G: Light emitting element, 61R: Light emitting element, 61W: Light emitting element, 61: Light emitting element, 62: Liquid crystal element, 101: Substrate, 103a: Insulating layer, 103b: Insulating layer, 103: Insulating layer, 105 : insulating layer, 106: conductive layer, 111_1: conductive layer, 111_2: conductive layer, 111: conductive layer, 112_1: conductive layer, 112_2: conductive layer, 112A: conductive layer, 112B: conductive layer, 112f: conductive film, 112 : conductive layer, 113[1]: semiconductor layer, 113[2]: semiconductor layer, 113_1: semiconductor layer, 113_2: semiconductor layer, 113f: semiconductor film, 113: semiconductor layer, 115_1: conductive layer, 115_2: conductive layer, 115: conductive layer, 120: sensing element, 121[1]: opening, 121[2]: opening, 121_1: opening, 121_2: opening, 121a: opening, 121b: opening, 121: opening, 123[1]: opening , 123[2]: opening, 123_1: opening, 123_2: opening, 123: opening, 124: insulating layer, 125: insulating layer, 126: intersection, 127: electrode, 128_1: electrode, 128_2: electrode, 128: electrode , 129: aperture, 130a: polarizing plate, 130b: polarizing plate, 131_1: aperture, 131_2: aperture, 131: aperture, 132_1: aperture, 132_2: aperture, 132: aperture, 133_1: aperture, 133_2: aperture, 133: aperture , 134_1: opening, 134_2: opening, 134: opening, 137: wiring, 138_1: wiring, 138_2: wiring, 138: wiring, 141: capacitance, 142: adhesive layer, 152: substrate, 161a: tapered part, 161b: taper part, 165_1: conductive particles, 165_2: conductive particles, 165a: conductive particles, 165: conductive particles, 166_1: conductive layer, 166_2: conductive layer, 166a: conductive layer, 166a_1: conductive layer, 166a_2: conductive layer , 166b: conductive layer, 166b_1: conductive layer, 166b_2: conductive layer, 166: conductive layer, 172: insulating layer, 183B: colored layer, 183G: colored layer, 183R: colored layer, 183: colored layer, 201_1: transistor, 201_2: transistor, 201: transistor, 205B: transistor, 205G: transistor, 205R: transistor, 205W: transistor, 205: transistor, 211: conductive layer, 213i: channel formation region, 213n: low resistance region, 213: semiconductor layer, 215: conductive layer, 218: insulating layer, 222a: conductive layer, 222b: conductive layer, 235: insulating layer, 237: insulating layer, 311B: pixel electrode, 311Ba: pixel electrode, 311Bb: pixel electrode, 311G: pixel electrode, 311Ga: pixel electrode, 311Gb: pixel electrode, 311R: pixel electrode, 311Ra: pixel electrode, 311Rb: pixel electrode, 311W: pixel electrode, 311: pixel electrode, 312a: pixel electrode, 312b: pixel electrode, 312: pixel electrode, 313B: layer, 313G: layer, 313R: layer, 313W: layer, 313: layer, 314: common layer, 315: common electrode, 316: common electrode, 317: light shielding layer, 318B: mask layer, 318G: mask layer, 318R: mask layer, 318: mask layer, 319: slit, 324B: conductive layer, 324G: conductive layer, 324R: conductive layer, 324: conductive layer, 325: insulating layer, 326B: conductive layer, 326G: conductive layer, 326R : conductive layer, 326: conductive layer, 327: insulating layer, 328: layer, 329B: conductive layer, 329G: conductive layer, 329R: conductive layer, 329: conductive layer, 331: protective layer, 333: alignment layer, 334: Insulating layer, 335: Liquid crystal, 337: Alignment layer, 339: Insulating layer, 700A: Electronic device, 700B: Electronic device, 721: Housing, 723: Mounting section, 727: Earphone section, 750: Earphone, 751: Display panel , 753: optical member, 756: display area, 757: frame, 758: nose pad, 800A: electronic device, 800B: electronic device, 820: display section, 821: housing, 822: communication section, 823: mounting section, 824: Control unit, 825: Imaging unit, 827: Earphone unit, 832: Lens, 6500: Electronic device, 6501: Housing, 6502: Display unit, 6503: Power button, 6504: Button, 6505: Speaker, 6506: Microphone , 6507: Camera, 6508: Light source, 7000: Display unit, 7100: Television device, 7101: Housing, 7103: Stand, 7111: Remote control device, 7200: Notebook personal computer, 7211: Housing, 7212: Keyboard , 7213: Pointing device, 7214: External connection port, 7300: Digital signage, 7301: Housing, 7303: Speaker, 7311: Information terminal, 7400: Digital signage, 7401: Pillar, 7411: Information terminal, 9000: Housing body, 9001: display, 9002: camera, 9003: speaker, 9005: operation key, 9006: connection terminal, 9007: sensor, 9008: microphone, 9050: icon, 9051: information, 9052: information, 9053: information, 9054 : information, 9055: hinge, 9101: mobile information terminal, 9102: mobile information terminal, 9103: tablet terminal, 9200: mobile information terminal, 9201: mobile information terminal
Claims (12)
- 第１のトランジスタと、検知素子と、第１の絶縁層と、第２の絶縁層と、導電性粒子と、を有し、
前記第１のトランジスタは、第１の導電層と、第２の導電層と、第３の導電層と、第１の半導体層と、第３の絶縁層と、を有し、
前記検知素子は、一対の電極を有し、
前記第１の絶縁層は、前記第１の導電層上に設けられ、
前記第２の導電層は、前記第１の絶縁層上に設けられ、
前記第１の絶縁層は、前記第１の導電層に達する第１の開口を有し、
前記第２の導電層は、前記第１の開口と重なる領域を有する第２の開口を有し、
前記第１の半導体層は、前記第１の導電層と接する領域、及び前記第２の導電層と接する領域を有し、且つ前記第１の開口の内部、及び前記第２の開口の内部に位置する領域を有するように設けられ、
前記第３の絶縁層は、前記第１の開口の内部、及び前記第２の開口の内部に位置する領域を有するように、前記第１の半導体層上、及び前記第１の絶縁層上に設けられ、
前記第３の導電層は、前記第１の開口の内部に位置する領域、及び前記第２の開口の内部に位置する領域を有し、且つ前記第３の絶縁層を前記第１の半導体層との間に挟んで対向する領域を有するように設けられ、
前記第２の絶縁層は、前記第３の導電層上、及び前記第１の絶縁層上に設けられ、
前記第１乃至第３の絶縁層は、前記第１の導電層に達する第３の開口を有し、
前記一対の電極の一方は、前記第３の開口と重なる領域を有し、
前記第１の導電層と、前記一対の電極の一方と、は、前記導電性粒子を介して電気的に接続され、
前記導電性粒子は、前記第３の開口の内部に位置する領域を有するように、前記第１の導電層と前記一対の電極の一方の間に設けられるタッチパネル。 comprising a first transistor, a sensing element, a first insulating layer, a second insulating layer, and conductive particles,
The first transistor includes a first conductive layer, a second conductive layer, a third conductive layer, a first semiconductor layer, and a third insulating layer,
The sensing element has a pair of electrodes,
the first insulating layer is provided on the first conductive layer,
the second conductive layer is provided on the first insulating layer,
the first insulating layer has a first opening that reaches the first conductive layer;
The second conductive layer has a second opening having a region overlapping with the first opening,
The first semiconductor layer has a region in contact with the first conductive layer and a region in contact with the second conductive layer, and inside the first opening and inside the second opening. provided with a region in which it is located;
The third insulating layer is formed on the first semiconductor layer and the first insulating layer so as to have a region located inside the first opening and inside the second opening. provided,
The third conductive layer has a region located inside the first opening and a region located inside the second opening, and the third insulating layer is connected to the first semiconductor layer. provided so as to have opposing areas sandwiched between the
the second insulating layer is provided on the third conductive layer and on the first insulating layer,
The first to third insulating layers have third openings that reach the first conductive layer,
One of the pair of electrodes has a region that overlaps with the third opening,
The first conductive layer and one of the pair of electrodes are electrically connected via the conductive particles,
The touch panel is provided between the first conductive layer and one of the pair of electrodes, such that the conductive particles have a region located inside the third opening. - 請求項１において、
前記タッチパネルは、第４の導電層を有し、
前記第４の導電層は、前記第１の導電層と接する領域を有し、且つ前記第３の開口の内部に位置する領域を有するように設けられるタッチパネル。 In claim 1,
The touch panel has a fourth conductive layer,
The fourth conductive layer is a touch panel provided so as to have a region in contact with the first conductive layer and a region located inside the third opening. - 請求項２において、
前記タッチパネルは、第２のトランジスタと、発光素子と、を有し、
前記第２のトランジスタは、第５の導電層と、第６の導電層と、第７の導電層と、第２の半導体層と、前記第３の絶縁層と、を有し、
前記発光素子は、画素電極と、前記画素電極上のＥＬ層と、前記ＥＬ層上の共通電極と、を有し、
前記第１の絶縁層は、前記第５の導電層上に設けられ、
前記第６の導電層は、前記第１の絶縁層上に設けられ、
前記第１の絶縁層は、前記第５の導電層に達する第４の開口を有し、
前記第６の導電層は、前記第４の開口と重なる領域を有する第５の開口を有し、
前記第２の半導体層は、前記第５の導電層と接する領域、及び前記第６の導電層と接する領域を有し、且つ前記第４の開口の内部、及び前記第５の開口の内部に位置する領域を有するように設けられ、
前記第３の絶縁層は、前記第４の開口の内部、及び前記第５の開口の内部に位置する領域を有するように、前記第２の半導体層上に設けられ、
前記第７の導電層は、前記第４の開口の内部に位置する領域、及び前記第５の開口の内部に位置する領域を有し、且つ前記第３の絶縁層を前記第２の半導体層との間に挟んで対向する領域を有するように設けられ、
前記第２の絶縁層は、前記第７の導電層上に設けられ、
前記第１乃至第３の絶縁層は、前記第５の導電層に達する第６の開口を有し、
前記画素電極は、前記第５の導電層と接する領域を有し、且つ前記第６の開口の内部に位置する領域を有するように、前記第４の導電層と同一の層に設けられるタッチパネル。 In claim 2,
The touch panel includes a second transistor and a light emitting element,
The second transistor includes a fifth conductive layer, a sixth conductive layer, a seventh conductive layer, a second semiconductor layer, and the third insulating layer,
The light emitting element has a pixel electrode, an EL layer on the pixel electrode, and a common electrode on the EL layer,
the first insulating layer is provided on the fifth conductive layer,
the sixth conductive layer is provided on the first insulating layer,
the first insulating layer has a fourth opening that reaches the fifth conductive layer;
The sixth conductive layer has a fifth opening having a region overlapping with the fourth opening,
The second semiconductor layer has a region in contact with the fifth conductive layer and a region in contact with the sixth conductive layer, and inside the fourth opening and inside the fifth opening. provided with a region in which it is located;
The third insulating layer is provided on the second semiconductor layer so as to have a region located inside the fourth opening and inside the fifth opening,
The seventh conductive layer has a region located inside the fourth opening and a region located inside the fifth opening, and the third insulating layer is connected to the second semiconductor layer. provided so as to have opposing areas sandwiched between the
the second insulating layer is provided on the seventh conductive layer,
The first to third insulating layers have a sixth opening reaching the fifth conductive layer,
The pixel electrode is provided on the same layer as the fourth conductive layer so that the pixel electrode has a region in contact with the fifth conductive layer and a region located inside the sixth opening. - 請求項１において、
前記一対の電極の一方と、前記第１の導電層と、の間には、前記導電性粒子を含む接着層が設けられるタッチパネル。 In claim 1,
A touch panel in which an adhesive layer containing the conductive particles is provided between one of the pair of electrodes and the first conductive layer. - 第１のトランジスタと、検知素子と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、第１の導電層と、導電性粒子と、を有し、
前記第１のトランジスタは、第２の導電層と、第３の導電層と、第４の導電層と、第１の半導体層と、第４の絶縁層と、を有し、
前記検知素子は、一対の電極を有し、
前記第１の絶縁層は、前記第２の導電層上に設けられ、
前記第３の導電層は、前記第１の絶縁層上に設けられ、
前記第１の絶縁層は、前記第２の導電層に達する第１の開口を有し、
前記第３の導電層は、前記第１の開口と重なる領域を有する第２の開口を有し、
前記第１の半導体層は、前記第２の導電層と接する領域、及び前記第３の導電層と接する領域を有し、且つ前記第１の開口の内部、及び前記第２の開口の内部に位置する領域を有するように設けられ、
前記第４の絶縁層は、前記第１の開口の内部、及び前記第２の開口の内部に位置する領域を有するように、前記第１の半導体層上、及び前記第１の絶縁層上に設けられ、
前記第４の導電層は、前記第１の開口の内部に位置する領域、及び前記第２の開口の内部に位置する領域を有し、且つ前記第４の絶縁層を前記第１の半導体層との間に挟んで対向する領域を有するように設けられ、
前記第２の絶縁層は、前記第４の導電層上、及び前記第１の絶縁層上に設けられ、
前記第１の導電層は、前記第２の絶縁層上に設けられ、且つ前記第２の導電層と電気的に接続され、
前記第３の絶縁層は、前記第１の導電層上に設けられ、
前記第３の絶縁層は、前記第１の導電層に達する第３の開口を有し、
前記一対の電極の一方は、前記第３の開口と重なる領域を有し、
前記第１の導電層と、前記一対の電極の一方と、は、前記導電性粒子を介して電気的に接続され、
前記導電性粒子は、前記第３の開口の内部に位置する領域を有するように、前記第１の導電層と前記一対の電極の一方の間に設けられるタッチパネル。 comprising a first transistor, a sensing element, a first insulating layer, a second insulating layer, a third insulating layer, a first conductive layer, and conductive particles,
The first transistor includes a second conductive layer, a third conductive layer, a fourth conductive layer, a first semiconductor layer, and a fourth insulating layer,
The sensing element has a pair of electrodes,
the first insulating layer is provided on the second conductive layer,
the third conductive layer is provided on the first insulating layer,
the first insulating layer has a first opening that reaches the second conductive layer;
The third conductive layer has a second opening having a region overlapping with the first opening,
The first semiconductor layer has a region in contact with the second conductive layer and a region in contact with the third conductive layer, and has a region inside the first opening and inside the second opening. provided with a region in which it is located;
The fourth insulating layer is formed on the first semiconductor layer and the first insulating layer so as to have a region located inside the first opening and inside the second opening. provided,
The fourth conductive layer has a region located inside the first opening and a region located inside the second opening, and the fourth insulating layer is connected to the first semiconductor layer. provided so as to have opposing areas sandwiched between the
the second insulating layer is provided on the fourth conductive layer and on the first insulating layer,
The first conductive layer is provided on the second insulating layer and is electrically connected to the second conductive layer,
the third insulating layer is provided on the first conductive layer,
the third insulating layer has a third opening reaching the first conductive layer;
One of the pair of electrodes has a region that overlaps with the third opening,
The first conductive layer and one of the pair of electrodes are electrically connected via the conductive particles,
The touch panel is provided between the first conductive layer and one of the pair of electrodes, such that the conductive particles have a region located inside the third opening. - 請求項５において、
前記タッチパネルは、第２のトランジスタと、発光素子と、を有し、
前記第２のトランジスタは、第５の導電層と、第６の導電層と、第７の導電層と、第２の半導体層と、前記第４の絶縁層と、を有し、
前記発光素子は、画素電極と、前記画素電極上のＥＬ層と、前記ＥＬ層上の共通電極と、を有し、
前記第１の絶縁層は、前記第５の導電層上に設けられ、
前記第６の導電層は、前記第１の絶縁層上に設けられ、
前記第１の絶縁層は、前記第５の導電層に達する第４の開口を有し、
前記第６の導電層は、前記第４の開口と重なる領域を有する第５の開口を有し、
前記第２の半導体層は、前記第５の導電層と接する領域、及び前記第６の導電層と接する領域を有し、且つ前記第４の開口の内部、及び前記第５の開口の内部に位置する領域を有するように設けられ、
前記第４の絶縁層は、前記第４の開口の内部、及び前記第５の開口の内部に位置する領域を有するように、前記第２の半導体層上に設けられ、
前記第７の導電層は、前記第４の開口の内部に位置する領域、及び前記第５の開口の内部に位置する領域を有し、且つ前記第４の絶縁層を前記第２の半導体層との間に挟んで対向する領域を有するように設けられ、
前記第２の絶縁層は、前記第７の導電層上に設けられ、
前記画素電極は、前記第５の導電層と電気的に接続されるように、前記第１の導電層と同一の層に設けられ、
前記第３の絶縁層は、前記画素電極の端部を覆うように設けられるタッチパネル。 In claim 5,
The touch panel includes a second transistor and a light emitting element,
The second transistor includes a fifth conductive layer, a sixth conductive layer, a seventh conductive layer, a second semiconductor layer, and the fourth insulating layer,
The light emitting element has a pixel electrode, an EL layer on the pixel electrode, and a common electrode on the EL layer,
the first insulating layer is provided on the fifth conductive layer,
the sixth conductive layer is provided on the first insulating layer,
the first insulating layer has a fourth opening that reaches the fifth conductive layer;
The sixth conductive layer has a fifth opening having a region overlapping with the fourth opening,
The second semiconductor layer has a region in contact with the fifth conductive layer and a region in contact with the sixth conductive layer, and inside the fourth opening and inside the fifth opening. provided with a region in which it is located;
The fourth insulating layer is provided on the second semiconductor layer so as to have a region located inside the fourth opening and inside the fifth opening,
The seventh conductive layer has a region located inside the fourth opening and a region located inside the fifth opening, and connects the fourth insulating layer to the second semiconductor layer. provided so as to have opposing areas sandwiched between the
the second insulating layer is provided on the seventh conductive layer,
The pixel electrode is provided in the same layer as the first conductive layer so as to be electrically connected to the fifth conductive layer,
In the touch panel, the third insulating layer is provided so as to cover an end of the pixel electrode. - 請求項５において、
前記一対の電極の一方と、前記第１の導電層と、の間には、前記導電性粒子を含む接着層が設けられるタッチパネル。 In claim 5,
A touch panel in which an adhesive layer containing the conductive particles is provided between one of the pair of electrodes and the first conductive layer. - 請求項１、２、４、５、又は７のいずれか一項において、
前記第１の半導体層は、金属酸化物を有し、
前記金属酸化物は、インジウムと、亜鉛と、Ｍ（Ｍはアルミニウム、チタン、ガリウム、ゲルマニウム、スズ、イットリウム、ジルコニウム、ランタン、セリウム、ネオジム、及びハフニウムから選ばれた一種又は複数種）と、を有するタッチパネル。 In any one of claims 1, 2, 4, 5, or 7,
The first semiconductor layer includes a metal oxide,
The metal oxide contains indium, zinc, and M (M is one or more selected from aluminum, titanium, gallium, germanium, tin, yttrium, zirconium, lanthanum, cerium, neodymium, and hafnium). Has a touch panel. - 請求項３又は６において、
前記第１の半導体層、及び前記第２の半導体層は、金属酸化物を有し、
前記金属酸化物は、インジウムと、亜鉛と、Ｍ（Ｍはアルミニウム、チタン、ガリウム、ゲルマニウム、スズ、イットリウム、ジルコニウム、ランタン、セリウム、ネオジム、及びハフニウムから選ばれた一種又は複数種）と、を有するタッチパネル。 In claim 3 or 6,
The first semiconductor layer and the second semiconductor layer include a metal oxide,
The metal oxide contains indium, zinc, and M (M is one or more selected from aluminum, titanium, gallium, germanium, tin, yttrium, zirconium, lanthanum, cerium, neodymium, and hafnium). Has a touch panel. - 第１の基板上に第１の導電層を形成し、
前記第１の導電層上に、第１の絶縁層を形成し、
前記第１の絶縁層上に、導電膜を形成し、
前記第１の絶縁層に、前記第１の導電層に達する第１の開口を、前記導電膜に、前記第１の開口と重なる領域を有する第２の開口を、それぞれ形成し、且つ前記導電膜を加工して、第２の導電層を形成し、
前記第１の導電層と接する領域、及び前記第２の導電層と接する領域を有し、且つ前記第１の開口の内部、及び前記第２の開口の内部に位置する領域を有するように、第１の半導体層を形成し、
前記第１の開口の内部、及び前記第２の開口の内部に位置する領域を有するように、前記第１の半導体層上、及び前記第１の絶縁層上に第２の絶縁層を形成し、
前記第１の開口の内部、及び前記第２の開口の内部に位置する領域を有し、且つ前記第２の絶縁層を前記第１の半導体層との間に挟んで対向する領域を有するように第３の導電層を形成し、
前記第３の導電層上、及び前記第１の絶縁層上に、第３の絶縁層を形成し、
前記第１乃至第３の絶縁層に、前記第１の導電層に達する第３の開口を形成し、
第２の基板上に、一対の電極を有する検知素子を形成し、
前記第１の基板と、前記第２の基板と、を、導電性粒子を含む接着層を用いて、前記導電性粒子が前記第３の開口の内部に位置する領域を有し、且つ前記第１の導電層と前記検知素子の一方の電極が、前記導電性粒子を介して電気的に接続されるように貼り合わせるタッチパネルの作製方法。 forming a first conductive layer on the first substrate;
forming a first insulating layer on the first conductive layer;
forming a conductive film on the first insulating layer;
A first opening reaching the first conductive layer is formed in the first insulating layer, and a second opening having a region overlapping with the first opening is formed in the conductive film, and processing the membrane to form a second conductive layer;
having a region in contact with the first conductive layer and a region in contact with the second conductive layer, and a region located inside the first opening and inside the second opening; forming a first semiconductor layer;
A second insulating layer is formed on the first semiconductor layer and on the first insulating layer so as to have a region located inside the first opening and inside the second opening. ,
It has a region located inside the first opening and the second opening, and has a region facing the first semiconductor layer with the second insulating layer sandwiched therebetween. forming a third conductive layer on;
forming a third insulating layer on the third conductive layer and on the first insulating layer;
forming a third opening in the first to third insulating layers that reaches the first conductive layer;
forming a sensing element having a pair of electrodes on the second substrate;
The first substrate and the second substrate are bonded using an adhesive layer containing conductive particles, the conductive particles have a region located inside the third opening, and the conductive particles are located inside the third opening. A method for producing a touch panel, wherein one conductive layer and one electrode of the sensing element are bonded together so that they are electrically connected via the conductive particles. - 請求項１０において、
前記第３の開口の形成後に、前記第１の導電層と接する領域を有し、且つ前記第３の開口の内部に位置する領域を有するように、第４の導電層を形成するタッチパネルの作製方法。 In claim 10,
After forming the third opening, manufacturing a touch panel in which a fourth conductive layer is formed so as to have a region in contact with the first conductive layer and a region located inside the third opening. Method. - 請求項１１において、
前記第１の導電層の形成と並行して、第５の導電層を形成し、
前記第５の導電層上に、前記第１の絶縁層を形成し、
前記第１の開口、及び前記第２の開口の形成と並行して、前記第１の絶縁層に、前記第５の導電層に達する第４の開口を、前記導電膜に、前記第４の開口と重なる領域を有する第５の開口を、それぞれ形成し、
前記導電膜を加工して、第６の導電層を形成し、
前記第１の半導体層の形成と並行して、前記第５の導電層と接する領域、及び前記第６の導電層と接する領域を有し、且つ前記第４の開口の内部、及び前記第５の開口の内部に位置する領域を有するように、第２の半導体層を形成し、
前記第４の開口の内部、及び前記第５の開口の内部に位置する領域を有するように、前記第２の半導体層上に前記第２の絶縁層を形成し、
前記第３の導電層の形成と並行して、前記第４の開口の内部、及び前記第５の開口の内部に位置する領域を有し、且つ前記第２の絶縁層を前記第２の半導体層との間に挟んで対向する領域を有するように第７の導電層を形成し、
前記第７の導電層上に、前記第３の絶縁層を形成し、
前記第３の開口の形成と並行して、前記第１乃至第３の絶縁層に、前記第５の導電層に達する第６の開口を形成し、
前記第４の導電層の形成と並行して、前記第５の導電層と接する領域を有し、且つ前記第６の開口の内部に位置する領域を有するように、画素電極を形成し、
前記画素電極上にＥＬ層を、前記ＥＬ層上に共通電極をそれぞれ形成することにより、前記画素電極と、前記ＥＬ層と、前記共通電極と、を有する発光素子を形成するタッチパネルの作製方法。 In claim 11,
forming a fifth conductive layer in parallel with the formation of the first conductive layer;
forming the first insulating layer on the fifth conductive layer;
In parallel with the formation of the first opening and the second opening, a fourth opening reaching the fifth conductive layer is formed in the first insulating layer, and a fourth opening is formed in the conductive film, reaching the fifth conductive layer. each forming a fifth opening having a region overlapping with the opening;
processing the conductive film to form a sixth conductive layer;
In parallel with the formation of the first semiconductor layer, the semiconductor layer has a region in contact with the fifth conductive layer and a region in contact with the sixth conductive layer, and has a region inside the fourth opening and a region in contact with the fifth conductive layer. forming a second semiconductor layer so as to have a region located inside the opening;
forming the second insulating layer on the second semiconductor layer so as to have a region located inside the fourth opening and inside the fifth opening;
In parallel with the formation of the third conductive layer, the second insulating layer has a region located inside the fourth opening and the fifth opening, and the second insulating layer is formed on the second semiconductor layer. forming a seventh conductive layer so as to have an opposing region sandwiched between the seventh conductive layer and the seventh conductive layer;
forming the third insulating layer on the seventh conductive layer;
In parallel with the formation of the third opening, a sixth opening reaching the fifth conductive layer is formed in the first to third insulating layers,
In parallel with the formation of the fourth conductive layer, forming a pixel electrode so as to have a region in contact with the fifth conductive layer and a region located inside the sixth opening,
A method for manufacturing a touch panel, wherein a light emitting element having the pixel electrode, the EL layer, and the common electrode is formed by forming an EL layer on the pixel electrode and a common electrode on the EL layer.
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012103658A (en) * | 2010-11-08 | 2012-05-31 | Samsung Mobile Display Co Ltd | Touch screen panel integrated liquid crystal display device |
| JP2012195574A (en) * | 2011-03-03 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | Semiconductor storage device and manufacturing method for the same |
| JP2015228210A (en) * | 2014-05-02 | 2015-12-17 | 株式会社半導体エネルギー研究所 | Touch sensor and touch panel |
| JP2017168764A (en) * | 2016-03-18 | 2017-09-21 | 株式会社ジャパンディスプレイ | Semiconductor device |
| JP2017182146A (en) * | 2016-03-28 | 2017-10-05 | 株式会社ジャパンディスプレイ | Sensor and display device with sensor |
| WO2019031579A1 (en) * | 2017-08-10 | 2019-02-14 | 株式会社ジャパンディスプレイ | Display device |
| KR20210085202A (en) * | 2019-12-30 | 2021-07-08 | 엘지디스플레이 주식회사 | Touch display device and the method of driving the same |
-
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- 2023-07-27 WO PCT/IB2023/057607 patent/WO2024033737A1/en unknown
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012103658A (en) * | 2010-11-08 | 2012-05-31 | Samsung Mobile Display Co Ltd | Touch screen panel integrated liquid crystal display device |
| JP2012195574A (en) * | 2011-03-03 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | Semiconductor storage device and manufacturing method for the same |
| JP2015228210A (en) * | 2014-05-02 | 2015-12-17 | 株式会社半導体エネルギー研究所 | Touch sensor and touch panel |
| JP2017168764A (en) * | 2016-03-18 | 2017-09-21 | 株式会社ジャパンディスプレイ | Semiconductor device |
| JP2017182146A (en) * | 2016-03-28 | 2017-10-05 | 株式会社ジャパンディスプレイ | Sensor and display device with sensor |
| WO2019031579A1 (en) * | 2017-08-10 | 2019-02-14 | 株式会社ジャパンディスプレイ | Display device |
| KR20210085202A (en) * | 2019-12-30 | 2021-07-08 | 엘지디스플레이 주식회사 | Touch display device and the method of driving the same |
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