WO2024033735A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2024033735A1
WO2024033735A1 PCT/IB2023/057604 IB2023057604W WO2024033735A1 WO 2024033735 A1 WO2024033735 A1 WO 2024033735A1 IB 2023057604 W IB2023057604 W IB 2023057604W WO 2024033735 A1 WO2024033735 A1 WO 2024033735A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
insulating layer
conductive layer
transistor
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/IB2023/057604
Other languages
English (en)
French (fr)
Inventor
神長正美
中田昌孝
島行徳
土橋正佳
肥塚純一
黒崎大輔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to US19/100,705 priority Critical patent/US20250351674A1/en
Priority to CN202380058213.7A priority patent/CN119678670A/zh
Priority to KR1020257005930A priority patent/KR20250048717A/ko
Priority to DE112023003384.6T priority patent/DE112023003384T5/de
Priority to JP2024540067A priority patent/JPWO2024033735A1/ja
Publication of WO2024033735A1 publication Critical patent/WO2024033735A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/02—Details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the same.
  • One embodiment of the present invention relates to a transistor and a method for manufacturing the same.
  • One embodiment of the present invention relates to a display device including a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), and the like.
  • An example of this is a method for driving the same or a method for producing the same.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, etc. It also refers to any device that can function by utilizing the characteristics of semiconductors.
  • an integrated circuit, a chip including an integrated circuit, and an electronic component containing a chip in a package are examples of semiconductor devices.
  • a storage device, a display device, a light emitting device, a lighting device, and an electronic device may themselves be semiconductor devices, and each may include a semiconductor device.
  • Semiconductor devices having transistors are widely applied to electronic devices. For example, in a display device, by reducing the area occupied by a transistor, the pixel size can be reduced and the definition can be increased. Therefore, miniaturized transistors are required.
  • Examples of devices that require high-definition display devices include virtual reality (VR), augmented reality (AR), substitute reality (SR), and mixed reality (MR). ) devices are being actively developed.
  • VR virtual reality
  • AR augmented reality
  • SR substitute reality
  • MR mixed reality
  • a display device for example, a light emitting device having an organic EL (Electro Luminescence) element or a light emitting diode (LED) has been developed.
  • organic EL Electro Luminescence
  • LED light emitting diode
  • Patent Document 1 discloses a high-definition display device using organic EL elements.
  • An object of one embodiment of the present invention is to provide a semiconductor device having a microsized transistor. Another object of the present invention is to provide a semiconductor device having a transistor with a short channel length. Another object of the present invention is to provide a semiconductor device having a transistor with a large on-state current. Another object of the present invention is to provide a semiconductor device having a highly reliable transistor. Another object of the present invention is to provide a semiconductor device having a transistor with good electrical characteristics. Alternatively, one of the objects is to provide a semiconductor device that occupies a small area. Alternatively, an object of one embodiment of the present invention is to provide a semiconductor device with high performance. Alternatively, one of the objects is to provide a semiconductor device with low power consumption. Alternatively, one of the challenges is to provide a highly reliable semiconductor device. Alternatively, one of the challenges is to provide a semiconductor device with high productivity. Alternatively, one of the challenges is to provide a new semiconductor device.
  • One embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, and a first insulating layer.
  • the first transistor includes a first conductive layer, a second conductive layer, a first semiconductor layer, a second insulating layer on the first semiconductor layer, and a third insulating layer on the second insulating layer.
  • the first insulating layer is sandwiched between the first conductive layer and the second conductive layer.
  • the first insulating layer and the second conductive layer have openings that reach the first conductive layer.
  • the first semiconductor layer contacts the top surface of the first conductive layer, the side surface of the first insulating layer, and the side surface of the second conductive layer at the opening.
  • the first semiconductor layer has a region that overlaps with the third conductive layer via the second insulating layer.
  • the second transistor includes a second semiconductor layer on the first insulating layer, a third insulating layer on the second semiconductor layer, a second insulating layer on the third insulating layer, and a second insulating layer on the third insulating layer. and a fourth conductive layer on the insulating layer.
  • the end of the second semiconductor layer coincides with or approximately coincides with the end of the third insulating layer.
  • the second insulating layer contacts the top and side surfaces of the third insulating layer and the side surfaces of the second semiconductor layer.
  • the second semiconductor layer has a region that overlaps with the fourth conductive layer via the second insulating layer and the third insulating layer.
  • the fourth insulating layer is in contact with the lower surface of the second conductive layer.
  • the end of the second semiconductor layer is in contact with the top surface of the fourth insulating layer. It is preferable that the end of the fourth insulating layer be in contact with the top surface of the first insulating layer.
  • the second insulating layer is in contact with the top and side surfaces of the fourth insulating layer.
  • the fourth insulating layer is in contact with the top and side surfaces of the second conductive layer.
  • One embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, and a first insulating layer.
  • the first transistor includes a first conductive layer, a second conductive layer, a first semiconductor layer, a second insulating layer on the first semiconductor layer, and a third insulating layer on the second insulating layer.
  • the first insulating layer is sandwiched between the first conductive layer and the second conductive layer.
  • the first insulating layer and the second conductive layer have a first opening that reaches the first conductive layer.
  • the first semiconductor layer contacts the top surface of the first conductive layer, the side surface of the first insulating layer, and the side surface of the second conductive layer at the first opening.
  • the first semiconductor layer has a region that overlaps with the third conductive layer via the second insulating layer.
  • the second transistor includes a fourth conductive layer, a fifth conductive layer, a second semiconductor layer, a third insulating layer on the second semiconductor layer, and a second insulating layer on the third insulating layer. and a sixth conductive layer on the second insulating layer.
  • the first insulating layer is sandwiched between the fourth conductive layer and the fifth conductive layer.
  • the first insulating layer and the fifth conductive layer have a second opening that reaches the fourth conductive layer.
  • the second semiconductor layer contacts the top surface of the fourth conductive layer, the side surface of the first insulating layer, and the side surface of the fifth conductive layer at the second opening.
  • the end of the second semiconductor layer coincides with or approximately coincides with the end of the third insulating layer.
  • the second semiconductor layer has a region that overlaps with the sixth conductive layer via the second insulating layer and the third insulating layer.
  • the first semiconductor layer and the second semiconductor layer each contain a metal oxide.
  • the first semiconductor layer and the second semiconductor layer have different materials.
  • the first semiconductor layer and the second semiconductor layer have the same material.
  • the second transistor preferably has a seventh conductive layer.
  • the seventh conductive layer has a region overlapping with the second semiconductor layer with the first insulating layer interposed therebetween.
  • the first conductive layer and the seventh conductive layer have the same material.
  • the second transistor preferably has a seventh conductive layer.
  • the seventh conductive layer is preferably provided between the first insulating layer and the fourth insulating layer.
  • the second conductive layer and the seventh conductive layer have the same material.
  • a semiconductor device having a microsized transistor can be provided.
  • a semiconductor device including a transistor with a short channel length can be provided.
  • a semiconductor device including a transistor with a large on-state current can be provided.
  • a semiconductor device having a highly reliable transistor can be provided.
  • a semiconductor device including a transistor with good electrical characteristics can be provided.
  • a semiconductor device that occupies a small area can be provided.
  • one embodiment of the present invention can provide a semiconductor device with high performance.
  • a semiconductor device with low power consumption can be provided.
  • a highly reliable semiconductor device can be provided.
  • a highly productive semiconductor device can be provided.
  • a new semiconductor device can be provided.
  • FIG. 1A is a top view showing an example of a semiconductor device.
  • 1B and 1C are cross-sectional views showing an example of a semiconductor device.
  • FIG. 2 is a perspective view showing an example of a semiconductor device.
  • 3A and 3B are perspective views showing the configuration of a semiconductor device.
  • 4A and 4B are perspective views showing the configuration of a semiconductor device.
  • FIG. 5A is a top view showing an example of a semiconductor device.
  • FIG. 5B is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 6A is a top view showing an example of a semiconductor device.
  • 6B and 6C are cross-sectional views showing an example of a semiconductor device.
  • 7A to 7C are cross-sectional views showing an example of a semiconductor device.
  • 8A to 8C are cross-sectional views showing an example of a semiconductor device.
  • 9A and 9B are cross-sectional views showing an example of a semiconductor device.
  • 10A and 10B are cross-sectional views showing an example of a semiconductor device.
  • 11A and 11B are cross-sectional views showing an example of a semiconductor device.
  • 12A and 12B are cross-sectional views showing an example of a semiconductor device.
  • FIG. 13 is a cross-sectional view showing an example of a semiconductor device.
  • 14A and 14B are cross-sectional views showing an example of a semiconductor device.
  • 15A and 15B are cross-sectional views showing an example of a semiconductor device.
  • 16A and 16B are cross-sectional views showing an example of a semiconductor device.
  • FIG. 17A and 17B are cross-sectional views showing an example of a semiconductor device.
  • FIG. 18 is a cross-sectional view showing an example of a semiconductor device.
  • 19A and 19B are cross-sectional views showing an example of a semiconductor device.
  • 20A and 20B are cross-sectional views showing an example of a semiconductor device.
  • 21A and 21B are cross-sectional views showing an example of a semiconductor device.
  • FIG. 22 is a cross-sectional view showing an example of a semiconductor device.
  • 23A and 23B are cross-sectional views showing an example of a semiconductor device.
  • FIG. 24A is a top view showing an example of a semiconductor device.
  • 24B and 24C are cross-sectional views showing an example of a semiconductor device.
  • FIG. 24A is a top view showing an example of a semiconductor device.
  • FIG. 25 is a cross-sectional view showing an example of a semiconductor device.
  • 26A and 26B are cross-sectional views showing an example of a semiconductor device.
  • FIG. 27A is a top view showing an example of a semiconductor device.
  • FIG. 27B is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 28 is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 29A is a top view showing an example of a semiconductor device.
  • 29B and 29C are cross-sectional views showing an example of a semiconductor device.
  • 30A to 30E are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 31A to 31D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 32A to 32D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 33A to 33C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 34A to 34D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 35A to 35D are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 36A to 36D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 37A to 37D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 38A to 38C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 39A to 39D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 40A to 40D are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 41A to 41D are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 42A to 42D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 43A to 43C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 44A and 44B are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 45A is a perspective view showing an example of a display device.
  • FIG. 45B is a block diagram of the display device.
  • FIG. 45A is a perspective view showing an example of a display device.
  • FIG. 45B is a block diagram of the display device.
  • FIG. 45A is a perspective view showing an example of a display
  • FIG. 46A is a circuit diagram of a latch circuit.
  • FIG. 46B is a circuit diagram of an inverter circuit.
  • 47A and 47B are circuit diagrams of pixel circuits.
  • FIG. 47C is a cross-sectional view showing an example of a pixel circuit.
  • FIG. 48 is a cross-sectional view showing an example of a display device.
  • FIG. 49 is a cross-sectional view showing an example of a display device.
  • FIG. 50 is a cross-sectional view showing an example of a display device.
  • 51A to 51C are cross-sectional views showing an example of a display device.
  • FIG. 52 is a cross-sectional view showing an example of a display device.
  • FIG. 53 is a cross-sectional view showing an example of a display device.
  • 54 is a cross-sectional view showing an example of a display device.
  • 55A to 55F are cross-sectional views illustrating an example of a method for manufacturing a display device.
  • 56A to 56D are diagrams illustrating an example of an electronic device.
  • 57A to 57F are diagrams illustrating an example of an electronic device.
  • 58A to 58G are diagrams illustrating an example of an electronic device.
  • 59A and 59B are diagrams showing Id-Vg characteristics of the transistor according to the example.
  • FIG. 60 is a diagram showing the reliability of the transistor according to the example.
  • ordinal numbers such as “first” and “second” are used for convenience, and do not limit the number of components or the order of the components (for example, the order of steps or the order of lamination). It's not something you do. Further, the ordinal number attached to a constituent element in a certain part of this specification may not match the ordinal number attached to the constituent element in another part of this specification or in the claims.
  • film and “layer” can be interchanged depending on the situation or circumstances.
  • conductive layer can be changed to the term “conductive film.”
  • insulating film can be changed to the term “insulating layer.”
  • a transistor is a type of semiconductor element, and can achieve the function of amplifying current or voltage, and the switching operation of controlling conduction or non-conduction.
  • Transistors in this specification include IGFETs (Insulated Gate Field Effect Transistors) and thin film transistors (TFTs).
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes cases where a plurality of “electrodes” or “wirings” are formed integrally.
  • electrically connected includes a case where it is connected via "something that has some kind of electrical effect.”
  • something that has some kind of electrical effect is not particularly limited as long as it enables the transmission and reception of electrical signals between connected objects.
  • something that has some kind of electrical action includes electrodes or wiring, switching elements such as transistors, resistance elements, coils, capacitive elements, and other elements with various functions.
  • off-state current refers to leakage current between a source and a drain when a transistor is in an off state (also referred to as a non-conducting state or a cutoff state).
  • an off state is a state in which the voltage between the gate and source, V gs , is lower than the threshold voltage V th for n-channel transistors (higher than V th for p-channel transistors). means.
  • the upper surface shapes roughly match means that at least a portion of the outlines of the stacked layers overlap. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. However, strictly speaking, the contours may not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer, and in this case, the upper surface shape may be said to be "approximately the same”. Furthermore, when the top surface shapes match or roughly match, it can also be said that the ends are aligned or roughly aligned.
  • a tapered shape refers to a shape in which at least a part of the side surface of the structure is inclined with respect to the substrate surface or the surface to be formed.
  • a region where the angle between the inclined side surface and the substrate surface or the surface to be formed also referred to as a taper angle
  • the side surface of the structure, the substrate surface, and the surface to be formed do not necessarily have to be completely flat, and may be substantially planar with a minute curvature or substantially planar with minute irregularities.
  • a device manufactured using a metal mask or FMM fine metal mask, high-definition metal mask
  • a device with a MM (metal mask) structure is sometimes referred to as a device with an MML (metal maskless) structure.
  • SBS Side By Side
  • materials and configurations can be optimized for each light emitting element, which increases the degree of freedom in selecting materials and configurations, making it easier to improve brightness and reliability.
  • holes or electrons are sometimes referred to as “carriers.”
  • a hole injection layer or an electron injection layer is called a “carrier injection layer”
  • a hole transport layer or an electron transport layer is called a “carrier transport layer”
  • a hole blocking layer or an electron blocking layer is called a “carrier injection layer.”
  • the carrier injection layer, carrier transport layer, and carrier block layer described above may not be clearly distinguishable depending on their respective cross-sectional shapes or characteristics.
  • one layer may serve as two or three functions among a carrier injection layer, a carrier transport layer, and a carrier block layer.
  • a light emitting element has an EL layer between a pair of electrodes.
  • the EL layer has at least a light emitting layer.
  • the layers (also referred to as functional layers) included in the EL layer include a light emitting layer, a carrier injection layer (a hole injection layer and an electron injection layer), a carrier transport layer (a hole transport layer and an electron transport layer), and a carrier Block layers (hole block layer and electron block layer) and the like can be mentioned.
  • a light receiving element also referred to as a light receiving device
  • one of a pair of electrodes is sometimes referred to as a pixel electrode, and the other is sometimes referred to as a common electrode.
  • the sacrificial layer (which may also be called a mask layer) refers to at least the layer above the light-emitting layer (more specifically, the layer that is processed into an island shape among the layers constituting the EL layer). It has the function of protecting the light emitting layer during the manufacturing process.
  • step breakage refers to a phenomenon in which a layer, film, or electrode is separated due to the shape of the surface on which it is formed (for example, a step difference).
  • FIG. 1A A top view (also referred to as a plan view) of the semiconductor device 10 is shown in FIG. 1A.
  • FIG. 1B shows a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 1A
  • FIG. 1C shows cross-sectional views taken along the dashed-dotted line B1-B2 and B3-B4.
  • a perspective view of the semiconductor device 10 is shown in FIG.
  • Excerpted perspective views of some components of the semiconductor device 10 are shown in FIGS. 3A to 4B. Note that in FIG. 1A, some of the constituent elements (such as an insulating layer) of the semiconductor device 10 are omitted. Regarding the top view of the semiconductor device, some of the components will be omitted in the subsequent drawings as well as in FIG. 1A.
  • the insulating layer is transparent and the outline is shown by a broken line.
  • the semiconductor device 10 includes a transistor 100 and a transistor 200.
  • the transistor 100 and the transistor 200 have different structures and can be formed using some common steps. Further, the transistor 100 and the transistor 200 have different gate insulating layer thicknesses. Furthermore, the materials used for the semiconductor layers of the transistor 100 and the transistor 200 can be different.
  • FIG. 5 shows an enlarged view of the transistor 100 shown in FIG. 1B.
  • the transistor 100 includes a conductive layer 112a, a semiconductor layer 108, a conductive layer 112b, an insulating layer 106, and a conductive layer 104.
  • Each layer constituting the transistor 100 may have a single layer structure or a laminated structure.
  • the conductive layer 112a is provided on the substrate 102.
  • the conductive layer 112a functions as one of a source electrode and a drain electrode of the transistor 100.
  • An insulating layer 110 is provided on the conductive layer 112a.
  • the insulating layer 110 is provided to cover the top and side surfaces of the conductive layer 112a.
  • An insulating layer 120 is provided on the insulating layer 110.
  • the insulating layer 110 has a laminated structure.
  • FIG. 1B and the like illustrate an example in which the insulating layer 110 has a stacked structure of an insulating layer 110a, an insulating layer 110b over the insulating layer 110a, and an insulating layer 110c over the insulating layer 110b.
  • the insulating layer 110a is located on the conductive layer 112a.
  • the insulating layer 110a is provided to cover the top and side surfaces of the conductive layer 112a.
  • An insulating layer 110b is provided on the insulating layer 110a, and an insulating layer 110c is provided on the insulating layer 110b. Further, an insulating layer 120 is provided on the insulating layer 110c. An opening 141 reaching the conductive layer 112a is provided in the insulating layer 110 and the insulating layer 120.
  • the conductive layer 112b is located on the insulating layer 120.
  • An opening 143 overlapping with the opening 141 is provided in the conductive layer 112b. Note that in FIG. 3B, the opening 141 is shown by a broken line.
  • the conductive layer 112b functions as the other of the source electrode and the drain electrode of the transistor 100.
  • the conductive layer 112b has a region overlapping with the conductive layer 112a with the insulating layer 110 and the insulating layer 120 interposed therebetween.
  • the insulating layer 110 and the insulating layer 120 are sandwiched between the conductive layer 112a and the conductive layer 112b.
  • the top surface shapes of the openings 141 and 143 are not particularly limited.
  • the opening 141 and the opening 143 can each have a polygonal shape such as a circle, an ellipse, a triangle, a quadrilateral (including a rectangle, a rhombus, and a square), a pentagon, or a shape with rounded corners of these polygons.
  • the polygon may be either a concave polygon (a polygon in which at least one interior angle is greater than 180 degrees) or a convex polygon (a polygon in which all interior angles are less than or equal to 180 degrees).
  • the top surface shapes of the opening 141 and the opening 143 are each circular. By making the upper surface shape of the opening circular, it is possible to improve the processing accuracy when forming the opening, and it is possible to form an opening with a minute size. Note that in this specification and the like, circular is not limited to a perfect circle.
  • the top shape refers to the shape in plan view.
  • the top surface shape of the opening 141 refers to the shape of the top surface end portion of the insulating layer sandwiched between the conductive layer 112a and the conductive layer 112b on the opening 141 side.
  • the top surface shape of the opening 141 refers to the shape of the top surface end portion of the insulating layer 120 on the opening 141 side.
  • the top surface shape of the opening 143 refers to the shape of the bottom surface end portion of the conductive layer 112b on the opening 143 side.
  • the top surface shape of the opening 141 and the top surface shape of the opening 143 can be made to match or approximately match each other.
  • the lower surface of the conductive layer 112b refers to the surface on the insulating layer 120 side.
  • the upper surface of the insulating layer 120 refers to the surface on the conductive layer 112b side.
  • the top surface shape of the opening 141 and the top surface shape of the opening 143 do not have to match each other. Furthermore, when the top surfaces of the openings 141 and 143 are circular, the openings 141 and 143 may or may not be concentric.
  • the semiconductor layer 108 is in contact with the top surface of the conductive layer 112a, the side surface of the insulating layer 110, the side surface of the insulating layer 120, and the top surface and side surfaces of the conductive layer 112b.
  • the semiconductor layer 108 is provided to cover the openings 141 and 143.
  • the semiconductor layer 108 is provided in contact with the side surface of the insulating layer 110 and the insulating layer 120 on the opening 141 side, and the end of the conductive layer 112b on the opening 143 side (which can also be called a part of the upper surface and the side surface on the opening 143 side).
  • the semiconductor layer 108 contacts the conductive layer 112a at the opening 141.
  • FIG. 1B and the like show an example in which the end of the semiconductor layer 108 is in contact with the upper surface of the conductive layer 112b, the present invention is not limited to this.
  • the semiconductor layer 108 may cover the end of the conductive layer 112b, and the end of the semiconductor layer 108 may be in contact with the upper surface of the insulating layer 120.
  • the insulating layer 106 is located on the semiconductor layer 108 and the conductive layer 112b.
  • the insulating layer 106 is provided to cover the openings 141 and 143 with the semiconductor layer 108 interposed therebetween. A portion of the insulating layer 106 functions as a gate insulating layer of the transistor 100.
  • the conductive layer 104 is located on the insulating layer 106.
  • the conductive layer 104 overlaps with the semiconductor layer 108 with the insulating layer 106 in between.
  • the conductive layer 104 functions as a gate electrode of the transistor.
  • the transistor 100 is a so-called top-gate transistor that has a gate electrode above the semiconductor layer 108. Furthermore, since the lower surface of the semiconductor layer 108 is in contact with the source electrode and the drain electrode, it can be called a TGBC (Top Gate Bottom Contact) transistor.
  • the source electrode and the drain electrode are located at different heights with respect to the surface of the substrate 102, which is the surface on which they are formed, and the drain current flows in a direction perpendicular or approximately perpendicular to the surface of the substrate 102. flows. In the transistor 100, the drain current can also be said to flow in the vertical direction or approximately in the vertical direction. Therefore, the transistor 100 can be called a vertical channel transistor or a VFET (Vertical Field Effect Transistor).
  • the channel length of the transistor 100 can be controlled by the thickness of the insulating layer (here, the insulating layer 110 and the insulating layer 120) provided between the conductive layer 112a and the conductive layer 112b. Therefore, a transistor having a channel length shorter than the resolution limit of an exposure apparatus used for manufacturing the transistor can be manufactured with high precision. Furthermore, variations in characteristics among the plurality of transistors 100 are also reduced. Therefore, the operation of the semiconductor device including the transistor 100 is stabilized, and reliability can be improved. Furthermore, when characteristic variations are reduced, the degree of freedom in circuit design increases, and the operating voltage of the semiconductor device can be lowered. Therefore, power consumption of the semiconductor device can be reduced.
  • the transistor 100 can have a source electrode, a semiconductor layer, and a drain electrode overlapping each other, the occupied area can be significantly reduced compared to a so-called planar transistor in which the semiconductor layers are arranged in a plane.
  • the conductive layer 112a, the conductive layer 112b, and the conductive layer 104 can each function as wiring, and the transistor 100 can be provided in a region where these wirings overlap. That is, in a circuit including the transistor 100 and the wiring, the area occupied by the transistor 100 and the wiring can be reduced. Therefore, the area occupied by the circuit can be reduced, and a compact semiconductor device can be achieved.
  • the semiconductor device of one embodiment of the present invention when the semiconductor device of one embodiment of the present invention is applied to a pixel circuit of a display device, the area occupied by the pixel circuit can be reduced, and a high-definition display device can be obtained. Further, for example, when the semiconductor device of one embodiment of the present invention is applied to a driver circuit of a display device (for example, one or both of a gate line driver circuit and a source line driver circuit), the area occupied by the driver circuit can be reduced. Therefore, a display device with a narrow frame can be obtained.
  • a driver circuit of a display device for example, one or both of a gate line driver circuit and a source line driver circuit
  • FIG. 1B and the like show an example in which the semiconductor layer 108, the insulating layer 106, and the conductive layer 104 cover the openings 141 and 143, one embodiment of the present invention is not limited to this.
  • a structure may be adopted in which a step is formed by the insulating layer 110, the insulating layer 120, the conductive layer 112b, and the conductive layer 112a, and the semiconductor layer 108, the insulating layer 106, and the conductive layer 104 are provided along the step.
  • the transistor 200 includes a semiconductor layer 208, an insulating layer 105, an insulating layer 106, and a conductive layer 204. Transistor 200 may further include a conductive layer 202.
  • the conductive layer 202 has a region that overlaps with the semiconductor layer 208 with the insulating layer 110 and the insulating layer 120 interposed therebetween.
  • Each layer configuring the transistor 200 may have a single layer structure or a stacked layer structure.
  • a conductive layer 202 is provided on the substrate 102.
  • the conductive layer 202 functions as a back gate electrode of the transistor 200.
  • the same material as the conductive layer 112a can be used for the conductive layer 202.
  • the conductive layer 202 can be formed in the same process as the conductive layer 112a.
  • the conductive layer 112a and the conductive layer 202 can be formed by forming a conductive film to be the conductive layer 112a and the conductive layer 202, and processing the conductive film.
  • An insulating layer 110 is provided on the conductive layer 202, and an insulating layer 120 is provided on the insulating layer 110. Parts of the insulating layer 110 and the insulating layer 120 function as a back gate insulating layer of the transistor 200. Note that the conductive layer 202 does not need to be provided.
  • a semiconductor layer 208 is provided on the insulating layer 120.
  • the semiconductor layer 208 has a region that overlaps with the conductive layer 202 with the insulating layer 110 and the insulating layer 120 interposed therebetween.
  • the semiconductor layer 208 can be formed in a different process from that of the semiconductor layer 108.
  • the semiconductor layer 208 can use a different material from the semiconductor layer 108. Materials used for the semiconductor layer 108 and the semiconductor layer 208 can be selected depending on the electrical characteristics and reliability required for the transistor 100 and the transistor 200, respectively. Note that the same material as the semiconductor layer 108 may be used for the semiconductor layer 208.
  • An insulating layer 105 is provided on the semiconductor layer 208, and an insulating layer 106 is provided on the insulating layer 105. Parts of the insulating layer 105 and the insulating layer 106 function as a gate insulating layer of the transistor 200. Further, the insulating layer 105 and the insulating layer 106 have an opening 147a and an opening 147b that reach the semiconductor layer 208.
  • the gate insulating layer of the transistor 200 has a stacked structure of an insulating layer 105 and an insulating layer 106.
  • the gate insulating layer of the transistor 100 has a single-layer structure including the insulating layer 106.
  • the gate insulating layers of the transistor 100 and the transistor 200 can have different thicknesses. Specifically, the thickness of the gate insulating layer of the transistor 200 can be made thicker than the thickness of the gate insulating layer of the transistor 100.
  • a conductive layer 204, a conductive layer 212a, and a conductive layer 212b are provided on the insulating layer 106.
  • the same material as the conductive layer 104 can be used for the conductive layer 204, the conductive layer 212a, and the conductive layer 212b.
  • the conductive layer 204, the conductive layer 212a, and the conductive layer 212b can be formed in the same process as the conductive layer 104.
  • the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b are formed. can be formed.
  • the conductive layer 204 has a region that overlaps with the semiconductor layer 208 via the insulating layer 105 and the insulating layer 106, and functions as a gate electrode of the transistor 200.
  • the end of the conductive layer 204 is located inside the end of the insulating layer 106. It can also be said that the end of the conductive layer 204 is in contact with the upper surface of the insulating layer 106. It can also be said that the insulating layer 105 and the insulating layer 106 have a portion that protrudes outward from the end portion of the conductive layer 204 at least on the semiconductor layer 208.
  • the conductive layer 212a and the conductive layer 212b are provided so as to partially cover the opening 147a and the opening 147b, and are in contact with the semiconductor layer 208 at the opening 147a and the opening 147b.
  • the conductive layer 212a functions as one of a source electrode and a drain electrode of the transistor 200, and the conductive layer 212b functions as the other.
  • the entire region between the source electrode and the drain electrode that overlaps with the gate electrode via the gate insulating layer functions as a channel formation region.
  • the semiconductor layer 208 has a pair of regions 208L sandwiching a channel formation region, and a pair of regions 208D outside the regions 208L.
  • the region 208D can also be referred to as a region with higher carrier concentration than the channel forming region, a region with lower resistance, or an n-type region.
  • a region in contact with the conductive layer 212a and a region 208D adjacent to the region function as one of a source region and a drain region.
  • a region in contact with the conductive layer 212b and a region 208D adjacent to the region function as the other of the source region and the drain region.
  • the region 208L is also referred to as a region with the same or lower resistance, a region with the same or higher carrier concentration, a region with the same or higher oxygen defect density, and a region with the same or higher impurity concentration than the channel forming region. Can be done. Further, the region 208L is also referred to as a region with the same or higher resistance, a region with the same or lower carrier concentration, a region with the same or lower oxygen defect density, and a region with the same or lower impurity concentration than the region 208D. be able to.
  • the region 208L functions as a buffer region for relaxing the drain electric field. Since the region 208L is a region that does not overlap with the conductive layer 204, a channel is hardly formed even when a gate voltage is applied to the conductive layer 204. It is preferable that the carrier concentration of the region 208L is higher than that of the channel forming region. Thereby, the region 208L can function as an LDD (Lightly Doped Drain) region. By providing the region 208L functioning as an LDD region between the channel formation region and the region 208D, the transistor 200 having a high drain breakdown voltage can be realized.
  • LDD Lightly Doped Drain
  • the carrier concentration in the semiconductor layer 208 has a distribution such that it is lowest in the channel forming region and increases in the order of the region 208L and the region 208D.
  • the carrier concentration in the channel formation region can be kept extremely low even if, for example, impurities such as hydrogen diffuse from the region 208D during the manufacturing process. Can be done.
  • the carrier concentration in the region 208L may not be uniform, and may have a gradient such that the carrier concentration decreases from the region 208D side to the channel forming region.
  • the hydrogen concentration and the oxygen vacancy concentration in the region 208L may have a gradient such that the concentration decreases from the region 208D side to the channel forming region side.
  • the region 208L and the region 208D can be formed by adding an impurity element to the semiconductor layer 208 using these conductive layers as a mask.
  • the region 208L is a region of the semiconductor layer 208 that overlaps with the insulating layer 105 and the insulating layer 106 but does not overlap with the conductive layer 204.
  • the region 208D is a region of the semiconductor layer 208 that does not overlap with any of the insulating layer 105, the insulating layer 106, and the conductive layer 204.
  • some ends of the conductive layer 212a and the conductive layer 212b are located inside the openings 147a and 147b, as shown in FIGS. 1B and 1C. In other words, it is preferable that some end portions of the conductive layer 212a and the conductive layer 212b are in contact with the semiconductor layer 208 in the opening 147a and the opening 147b. Thereby, the region in contact with the conductive layer 212a and one of the pair of regions 208D can be made adjacent to each other, and similarly the region in contact with the conductive layer 212b and the other of the pair of regions 208D can be made to be adjacent to each other.
  • top surface shapes of the openings 147a and 147b are not particularly limited.
  • the upper surface shape of the opening 147a and the opening 147b can be a shape that can be applied to the opening 141 and the opening 143.
  • FIG. 1A and the like show a configuration in which the top surface shapes of the openings 147a and 147b are different from the top surface shapes of the openings 141 and 143, one embodiment of the present invention is not limited to this.
  • the upper surface shapes of the opening 147a and the opening 147b may be the same as the upper surface shapes of the opening 141 and the opening 143.
  • the region 208L and the region 208D are regions containing impurity elements.
  • impurity element one or more of hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, arsenic, aluminum, magnesium, silicon, and noble gas can be used.
  • noble gases include helium, neon, argon, krypton, and xenon. It is particularly preferable to use one or more of boron, phosphorus, aluminum, magnesium, and silicon as the impurity element.
  • the impurity element may be supplied to the semiconductor layer 108 via the insulating layer 106 using the conductive layer 104 as a mask.
  • a region 108L is formed in a region of the semiconductor layer 108 that does not overlap with the conductive layer 104.
  • a region of the semiconductor layer 108 in contact with the conductive layer 112b functions as a source region or a drain region.
  • the region 108L is formed in a part of the source region or drain region. Note that the concentration of the impurity element in the region 108L may be different from the concentration of the impurity element in the region 208L.
  • the region 108L may not be formed.
  • the conductive layer 104 extends to cover the end of the semiconductor layer 108, the entire semiconductor layer 108 is masked by the conductive layer 104, so impurity elements are not supplied to the semiconductor layer 108, and the region 108L is formed. Not done.
  • the conductive layer 204 may be electrically connected to the conductive layer 202 through the openings 149 provided in the insulating layer 106, the insulating layer 120, and the insulating layer 110. Accordingly, the same potential can be applied to the conductive layer 204 and the conductive layer 202. By applying the same potential to the conductive layer 204 and the conductive layer 202, the current that can flow when the transistor 200 is in the on state can be increased.
  • top surface shape of the opening 149 is not particularly limited.
  • the top surface shape of the opening 149 can be a shape that can be applied to the opening 141 and the opening 143.
  • the top surface shape of the opening 149 may be the same as the top surface shape of one or more of the openings 141, 143, 147a, and 147b, or may be different from any of them.
  • the conductive layer 204 and the conductive layer 202 protrude outward from the end of the semiconductor layer 208 in the channel width direction of the transistor 200.
  • the entire semiconductor layer 208 in the channel width direction is covered with the conductive layer 204 and the conductive layer 202 via the insulating layer 105, the insulating layer 106, the insulating layer 110, and the insulating layer 120.
  • the configuration will be as follows. With this configuration, the semiconductor layer 208 can be electrically surrounded by an electric field generated by the pair of gate electrodes. At this time, it is particularly preferable to apply the same potential to the conductive layer 204 and the conductive layer 202. Accordingly, an electric field for inducing a channel in the semiconductor layer 208 can be effectively applied, so that the on-state current of the transistor 200 can be increased. Therefore, the transistor 200 can also be miniaturized.
  • the conductive layer 204 and the conductive layer 202 may not be connected. At this time, a constant potential may be applied to one of the pair of gate electrodes, and a signal for driving the transistor 200 may be applied to the other. At this time, the threshold voltage when the transistor 200 is driven by the other gate electrode can also be controlled by the potential applied to one gate electrode.
  • the conductive layer 202 may be electrically connected to the conductive layer 212a or the conductive layer 212b. At this time, a structure may be adopted in which the conductive layer 212a or 212b and the conductive layer 202 are electrically connected through openings provided in the insulating layer 106, the insulating layer 120, and the insulating layer 110.
  • the transistor 200 is a planar transistor in which a semiconductor layer 208 is arranged in a plane. Further, the transistor is a so-called top-gate transistor that has a gate electrode above the semiconductor layer 208. For example, by adding an impurity element to the semiconductor layer 208 using the conductive layer 204 functioning as a gate electrode as a mask, the region 208D functioning as a source region and a drain region can be formed in a self-aligned manner.
  • the transistor 200 can be a TGSA (Top Gate Self-Aligned) transistor.
  • the channel length of the transistor 200 can be controlled by the length of the conductive layer 204. Therefore, the channel length of the transistor 200 has a value greater than or equal to the resolution limit of an exposure apparatus used for manufacturing the transistor. In other words, the channel length of the transistor 200 can be made longer than the channel length of the transistor 100. By increasing the channel length, a transistor with high saturation can be obtained.
  • the transistor 100 with a short channel length and the transistor 200 with a long channel length can be formed on the same substrate by using some steps in common. For example, by applying the transistor 100 to a transistor that requires a large on-current and applying the transistor 200 to a transistor that requires a high saturation property, a high-performance semiconductor device can be obtained.
  • the gate insulating layer of the transistor 200 can be made thicker than the gate insulating layer of the transistor 100.
  • the gate breakdown voltage of the transistor can be increased.
  • the on-state current of the transistor can be increased and the operation speed can be increased.
  • the transistor 200 with a high gate breakdown voltage and the transistor 100 with a large on-state current and high operating speed can be manufactured over the same substrate. For example, by applying the transistor 200 to a transistor to which a high voltage is applied and applying the transistor 100 to a transistor that requires high-speed operation, a semiconductor device that achieves both high-speed operation and high reliability can be obtained.
  • the materials used for the semiconductor layer 108 and the semiconductor layer 208 can be made different.
  • the material used for the semiconductor layer can be appropriately selected depending on the electrical characteristics and reliability required of the transistor.
  • An insulating layer 195 is provided to cover the transistor 100 and the transistor 200.
  • the insulating layer 195 functions as a protective layer for the transistor 100 and the transistor 200.
  • FIGS. 5A and 5B are enlarged views of the transistor 100 shown in FIG. 1A
  • FIG. 5B is an enlarged view of the transistor 100 shown in FIG. 1B.
  • the region in contact with the conductive layer 112a functions as one of the source region and the drain region
  • the region in contact with the conductive layer 112b functions as the other of the source region and the drain region
  • the region between the source region and the drain region functions as a channel forming region.
  • the channel length of the transistor 100 is the distance between the source region and the drain region.
  • the channel length L100 of the transistor 100 is indicated by a dashed double-headed arrow.
  • the channel length L100 can be said to be the shortest distance between a region of the semiconductor layer 108 in contact with the conductive layer 112a and a region in contact with the conductive layer 112b in a cross-sectional view.
  • the channel length L100 of the transistor 100 corresponds to the length of the side surface on the opening 141 side of the insulating layer sandwiched between the conductive layer 112a and the conductive layer 112b in a cross-sectional view.
  • the channel length L100 is determined by the thickness Tins of the insulating layer sandwiched between the conductive layer 112a and the conductive layer 112b (here, the sum of the thicknesses of the insulating layer 110 and the insulating layer 120), and the opening 141 of these insulating layers. It is determined by the angle ⁇ ins between the side surface and the surface to be formed (here, the upper surface of the conductive layer 112a).
  • the channel length L100 can be set to a value smaller than the limit resolution of the exposure apparatus, and a fine-sized transistor can be realized. Specifically, it is possible to realize a transistor with an extremely short channel length, which could not be realized with conventional exposure equipment for mass production of flat panel displays (for example, minimum line width of about 2 ⁇ m or 1.5 ⁇ m). Further, it is also possible to realize a transistor with a channel length of less than 10 nm without using extremely expensive exposure equipment used in cutting-edge LSI technology.
  • Channel length L100 is, for example, 5 nm or more, 7 nm or more, or 10 nm or more, and less than 3 ⁇ m, 2.5 ⁇ m or less, 2 ⁇ m or less, 1.5 ⁇ m or less, 1.2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 300 nm or less, It can be 200 nm or less, 100 nm or less, 50 nm or less, 30 nm or less, or 20 nm or less.
  • the channel length L100 can be set to 100 nm or more and 1 ⁇ m or less.
  • the on-current of the transistor 100 can be increased.
  • the transistor 100 By using the transistor 100, a circuit that can operate at high speed can be manufactured. Furthermore, it becomes possible to reduce the area occupied by the circuit. Therefore, the semiconductor device can be made small. For example, when the semiconductor device of one embodiment of the present invention is applied to a large-sized display device or a high-definition display device, even if the number of wires increases, signal delay in each wire can be reduced, and display unevenness can be reduced. can be suppressed. Furthermore, since the area occupied by the circuit can be reduced, the frame of the display device can be made narrower.
  • the channel length L100 can be controlled.
  • the film thickness Tins is indicated by a double-dotted chain arrow.
  • the film thickness Tins is, for example, 10 nm or more, 50 nm or more, 100 nm or more, 150 nm or more, 200 nm or more, 300 nm or more, 400 nm or more, or 500 nm or more, and less than 3.0 ⁇ m, 2.5 ⁇ m or less, 2.0 ⁇ m or less. , 1.5 ⁇ m or less, 1.2 ⁇ m or less, or 1.0 ⁇ m or less.
  • the side surfaces of the insulating layer 110 and the insulating layer 120 on the opening 141 side have a tapered shape.
  • the angle ⁇ ins between the side surfaces of the insulating layer 110 and the insulating layer 120 on the opening 141 side and the surface on which the insulating layer 110 is formed is preferably less than 90 degrees.
  • the coverage of layers (eg, semiconductor layer 108) provided on these insulating layers can be improved.
  • the smaller the angle ⁇ ins the longer the channel length L100 can be, and the larger the angle ⁇ ins, the shorter the channel length L100 can be.
  • the angle ⁇ ins is, for example, 30 degrees or more, 35 degrees or more, 40 degrees or more, 45 degrees or more, 50 degrees or more, 55 degrees or more, 60 degrees or more, 65 degrees or more, or 70 degrees or more, but less than 90 degrees, It can be 85 degrees or less, or 80 degrees or less.
  • the angle ⁇ ins may be 75 degrees or less, 70 degrees or less, 65 degrees or less, or 60 degrees or less.
  • FIG. 5B and the like show a configuration in which the shapes of the side surfaces of the insulating layer 110 and the insulating layer 120 on the opening 141 side are straight in a cross-sectional view
  • one embodiment of the present invention is not limited to this.
  • the shape of the side surface of the insulating layer 110 and the insulating layer 120 on the opening 141 side may be a curved line, or the side surface may have both a straight region and a curved region.
  • the width D143 of the opening 143 is indicated by a two-dot chain double-headed arrow.
  • FIG. 5A shows an example in which the top surfaces of the openings 141 and 143 are circular.
  • the width D143 corresponds to the diameter of the circle
  • the channel width W100 of the transistor 100 corresponds to the circumference of the circle. That is, the channel width W100 is ⁇ D143.
  • the top surfaces of the openings 141 and 143 are circular, a transistor with a smaller channel width W100 can be realized compared to other shapes.
  • the diameter of the opening 141 and the diameter of the opening 143 may be different from each other. Further, the inner diameter of the opening 141 and the inner diameter of the opening 143 may each change in the depth direction.
  • the diameter of the opening for example, three average values of the diameter at the highest position of the insulating layer 110 and the insulating layer 120 in cross-sectional view, the diameter at the lowest position, and the diameter at the intermediate point thereof can be used.
  • the diameter of the opening for example, any one of the diameter at the highest position of the insulating layer 110 and the insulating layer 120 in cross-sectional view, the diameter at the lowest position, or the diameter at the intermediate point thereof is used. Good too.
  • the width D143 of the opening 143 is equal to or larger than the limit resolution of the exposure device.
  • the width D143 is, for example, 200 nm or more, 300 nm or more, 400 nm or more, or 500 nm or more, and less than 5.0 ⁇ m, 4.5 ⁇ m or less, 4.0 ⁇ m or less, 3.5 ⁇ m or less, 3.0 ⁇ m or less, 2. It can be 5 ⁇ m or less, 2.0 ⁇ m or less, 1.5 ⁇ m or less, or 1.0 ⁇ m or less.
  • the film thickness T100 of the gate insulating layer is the shortest distance between the conductive layer 104 and the semiconductor layer 108 in a cross-sectional view. Since the insulating layer 106 is provided so as to cover the openings 141 and 143 via the semiconductor layer 108, the thickness T100 of the gate insulating layer may vary depending on the angle ⁇ ins and the method of forming the insulating layer 106. It is preferable to adjust the angle ⁇ ins and the formation conditions of the insulating layer 106 so as to obtain the desired film thickness T100.
  • FIGS. 6A to 6C are a top view of transistor 200
  • FIG. 6B is an enlarged view of transistor 200 shown in FIG. 1B
  • FIG. 6C is an enlarged view of transistor 200 shown in FIG. 1C.
  • FIG. 7A shows an enlarged view of region P indicated by the dashed line in FIG. 6B.
  • the end of the semiconductor layer 208 coincides with or approximately coincides with the end of the insulating layer 105.
  • a semiconductor film that becomes the semiconductor layer 208, an insulating film that becomes the insulating layer 105 on the semiconductor film, and a resist mask on the insulating film are formed, and the resist mask is used to form the insulating film and the semiconductor film.
  • the end of the semiconductor layer 208 and the end of the insulating layer 105 can be made to match or approximately match. With such a configuration, the process can be simplified.
  • the ends match or roughly match, it can also be said that the ends are aligned or roughly aligned.
  • the ends match or approximately match, it can be said that at least a portion of the outlines of the stacked layers overlap in plan view. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern.
  • the outlines do not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer, and in this case, the edges are said to be roughly aligned.
  • the end of the semiconductor layer 208 does not have to coincide with the end of the insulating layer 105.
  • the end of the semiconductor layer 208 may be located inside the end of the insulating layer 105.
  • the end of the semiconductor layer 208 may be located outside the end of the insulating layer 105.
  • the shape of the side surface of the semiconductor layer 208 does not have to be a straight line in a cross-sectional view.
  • the side surface of the semiconductor layer 208 may have a curved shape.
  • a pair of regions 208D function as a source region and a drain region, and a region between the source region and the drain region functions as a channel formation region.
  • the channel formation region has a region that overlaps with the conductive layer 204 with the insulating layer 106 interposed therebetween.
  • the channel length of the transistor 200 is the length of the region where the semiconductor layer 208 and the conductive layer 204 overlap between the pair of regions 208D.
  • the channel length L200 of the transistor 200 is indicated by a dashed double-headed arrow.
  • the channel length L200 of the transistor 200 is determined by the length of the conductive layer 204, and has a value greater than or equal to the resolution limit of an exposure apparatus used for manufacturing the transistor.
  • the channel length L200 can be 1.5 ⁇ m or more. By increasing the channel length, a transistor with high saturation can be obtained.
  • the channel width of the transistor 200 is the width of the region where the semiconductor layer 208 and the conductive layer 204 overlap in the direction perpendicular to the channel length direction.
  • the channel width W200 of the transistor 200 is indicated by a double-dotted chain arrow.
  • the channel length L100 of the transistor 100 can be set to a value smaller than the limit resolution of the exposure apparatus, and the channel length L200 of the transistor 200 can be set to a value greater than or equal to the limit resolution of the exposure apparatus.
  • the transistor 100 by applying the transistor 100 to a transistor that requires a large on-current and applying the transistor 200 to a transistor that requires a high saturation property, it is possible to obtain a high-performance semiconductor device 10 that takes advantage of the advantages of each transistor. can.
  • the conductive layer 204 that functions as a gate electrode, and the insulating layer 105 and the insulating layer 106 sandwiched between the semiconductor layer 208 function as gate insulating layers.
  • the film thickness T200 of the gate insulating layer is the shortest distance between the conductive layer 204 and the semiconductor layer 208 in a cross-sectional view.
  • the film thickness T200 of the gate insulating layer is indicated by a solid double-headed arrow.
  • the transistor 100 and the transistor 200 which have different structures, can be formed over the substrate 102 by using some steps in common. It can also be said that the transistor 100 and the transistor 200, which have different channel lengths and gate insulating layer thicknesses, can be formed using some common steps.
  • the conductive layer 112a and the conductive layer 202 can be formed in the same process.
  • a portion of the insulating layer 106 functions as a gate insulating layer of the transistor 100, and another portion of the insulating layer 106 functions as a gate insulating layer of the transistor 200.
  • the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b can be formed in the same process. Therefore, the productivity of the semiconductor device 10 can be increased and the manufacturing cost can be reduced.
  • the film thickness may be different between a region of the semiconductor layer 208 that overlaps with the insulating layer 106 and the insulating layer 105 and a region that does not overlap.
  • the film thickness of the region of the semiconductor layer 208 that does not overlap with the insulating layer 106 and the insulating layer 105 becomes thinner than the film thickness of the region that overlaps. There are cases.
  • FIG. 8A shows that when forming the openings 147a and 147b, part of the semiconductor layer 208 is removed, and the film thickness of the region of the semiconductor layer 208 that does not overlap with the insulating layer 106 and the insulating layer 105 becomes thinner than the film thickness of the region that overlaps. There are cases.
  • the film thickness may be different between a region of the semiconductor layer 208 that overlaps with any of the insulating layer 106, the insulating layer 105, the conductive layer 212a, and the conductive layer 212b, and a region that does not overlap with any of these. .
  • a region of the semiconductor layer 208 that does not overlap with any of the insulating layer 106, the insulating layer 105, the conductive layer 212a, and the conductive layer 212b is removed.
  • the film thickness may be thinner than the film thickness in the region overlapping any of these. Alternatively, as shown in FIG.
  • the film thickness may be different in regions that do not overlap with each other.
  • semiconductor layer 108 and the semiconductor layer 208 are not particularly limited.
  • a semiconductor made of a single element or a compound semiconductor can be used.
  • semiconductors made of simple elements include silicon and germanium.
  • compound semiconductors include gallium arsenide and silicon germanium.
  • Other examples of compound semiconductors include organic semiconductors, nitride semiconductors, and oxide semiconductors. Note that these semiconductor materials may contain impurities as dopants.
  • the crystallinity of the semiconductor material used for the semiconductor layer 108 and the semiconductor layer 208 is not particularly limited, and may be an amorphous semiconductor, a single crystal semiconductor, or a semiconductor having crystallinity other than single crystal (microcrystalline semiconductor, polycrystalline semiconductor, or (a semiconductor partially having a crystalline region) may be used. It is preferable to use a single crystal semiconductor or a semiconductor having crystallinity because deterioration of transistor characteristics can be suppressed.
  • the semiconductor layer 108 and the semiconductor layer 208 each contain a metal oxide (also referred to as an oxide semiconductor) that exhibits semiconductor characteristics.
  • a metal oxide also referred to as an oxide semiconductor
  • the band gap of the metal oxide used for the semiconductor layer 108 and the semiconductor layer 208 is preferably 2.0 eV or more, and more preferably 2.5 eV or more.
  • metal oxides examples include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide contains at least indium or zinc.
  • the metal oxide has two or three selected from indium, element M, and zinc.
  • the element M is a metal element or a metalloid element that has a high bonding energy with oxygen, for example, a metal element or a metalloid element that has a higher bonding energy with oxygen than indium.
  • the element M includes aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, and calcium. , strontium, barium, boron, silicon, germanium, and antimony.
  • the element M included in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and further gallium. preferable. Note that in this specification and the like, metal elements and metalloid elements may be collectively referred to as "metal elements," and the "metal elements" described in this specification and the like may include semimetal elements.
  • the semiconductor layer 108 and the semiconductor layer 208 are made of, for example, indium zinc oxide (In-Zn oxide), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), or indium gallium oxide.
  • In-Ga oxide indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide), gallium zinc oxide (Ga-Zn oxide, (also written as GZO), aluminum zinc oxide (also written as Al-Zn oxide, AZO), indium aluminum zinc oxide (also written as In-Al-Zn oxide, IAZO), indium tin zinc oxide (In-Sn- Indium gallium tin Zinc oxide (In-Ga-Sn-Zn oxide, also written as IGZTO), indium gallium aluminum zinc oxide (In-Ga-Al-Zn oxide, IGAZO, IGZAO, or IAGZO), etc. can be used. can.
  • the field effect mobility of the transistor can be increased. Furthermore, a transistor with a large on-state current can be realized.
  • the metal oxide may contain one or more metal elements having a large periodic number in the periodic table of elements.
  • metal elements with large period numbers include metal elements belonging to the fifth period and metal elements belonging to the sixth period.
  • the metal element examples include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Note that lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
  • the metal oxide may contain one or more nonmetallic elements.
  • the metal oxide contains a nonmetallic element, the carrier concentration increases, the band gap decreases, or the like, and the field-effect mobility of the transistor can be improved in some cases.
  • nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. Therefore, fluctuations in the electrical characteristics of the transistor are suppressed, and reliability can be improved.
  • the electrical characteristics and reliability of the transistor vary depending on the composition of the metal oxide applied to the semiconductor layer 108 and the semiconductor layer 208. Therefore, by varying the composition of the metal oxide depending on the electrical characteristics and reliability required of the transistor, a semiconductor device that has both excellent electrical characteristics and high reliability can be obtained.
  • the analysis of the composition of metal oxides for example, the energy distributed X -ray division method (EDX: ENERGY DISPERSIVE X -RAY SPECTROMETRY, XPS: XPS: X -Ray PhotoElECTRON SPECTRON SPECTROMETR. Y), guidance bond plasma mass analysis method (ICP-MS: Inductively Coupled Plasma-Mass Spectrometry), or Inductively Coupled Plasma-Atomic Emis (ICP-AES) sion Spectrometry) can be used.
  • ICP-MS Inductively Coupled Plasma-Mass Spectrometry
  • ICP-AES Inductively Coupled Plasma-Atomic Emis
  • sion Spectrometry can be used.
  • analysis may be performed by combining two or more of these methods. Note that for elements with low content rates, the actual content rate and the content rate obtained by analysis may differ due to the influence of analysis accuracy. For example, when the content of element M is low, the content of element M obtained by analysis may be
  • the atomic ratio of In in the In-M-Zn oxide is preferably equal to or higher than the atomic ratio of the element M.
  • the nearby composition includes a range of ⁇ 30% of the desired atomic ratio
  • the atomic ratio of In in the In-M-Zn oxide may be less than the atomic ratio of element M.
  • the element M includes a plurality of metal elements
  • the sum of the ratios of the number of atoms of the metal elements can be taken as the ratio of the number of atoms of the element M.
  • the ratio of the number of indium atoms to the sum of the number of atoms of all metal elements contained is sometimes referred to as the indium content rate. The same applies to other metal elements.
  • a sputtering method or an atomic layer deposition (ALD) method can be suitably used to form the metal oxide.
  • the composition of the metal oxide after film formation may be different from the composition of the target.
  • the content of zinc in the metal oxide after film formation may be reduced to about 50% compared to the target.
  • the semiconductor layer 108 and the semiconductor layer 208 may have a stacked structure having two or more metal oxide layers.
  • the two or more metal oxide layers included in the semiconductor layer 108 and the semiconductor layer 208 may have the same or approximately the same composition.
  • the same sputtering target can be used to form the layers, thereby reducing manufacturing costs.
  • the two or more metal oxide layers included in the semiconductor layer 108 and the semiconductor layer 208 may have different compositions.
  • a first metal oxide layer having a composition of In:M:Zn 1:3:4 [atomic ratio] or a composition close to that, and In:M:Zn provided on the first metal oxide layer.
  • a laminated structure with a second metal oxide layer having an atomic ratio of 1:1:1 or a composition close to this can be suitably used.
  • the element M it is particularly preferable to use gallium, aluminum, or tin.
  • a laminated structure of one selected from indium oxide, indium gallium oxide, and IGZO and one selected from IAZO, IAGZO, and ITZO (registered trademark) may be used. good.
  • the semiconductor layer 108 and the semiconductor layer 208 have a metal oxide layer having crystallinity.
  • a metal oxide having crystallinity examples include a CAAC (c-axis aligned crystal) structure, a polycrystalline structure, and a microcrystalline (NC: nano-crystal) structure.
  • the semiconductor layer 108 and the semiconductor layer 208 may each have a stacked structure of two or more metal oxide layers having different crystallinity.
  • the layered structure includes a first metal oxide layer and a second metal oxide layer provided on the first metal oxide layer, and the second metal oxide layer
  • the structure can include a region having higher crystallinity than the oxide layer.
  • the second metal oxide layer may have a region having lower crystallinity than the first metal oxide layer.
  • the first metal oxide layer and the second metal oxide layer may have different compositions from each other, or may have the same or approximately the same composition.
  • the thickness of the semiconductor layer 108 and the semiconductor layer 208 is preferably 3 nm or more and 200 nm or less, preferably 3 nm or more and 100 nm or less, more preferably 5 nm or more and 100 nm or less, further preferably 10 nm or more and 100 nm or less, and even more preferably 10 nm or more and 70 nm or less.
  • the following is preferable, more preferably 15 nm or more and 70 nm or less, further preferably 15 nm or more and 50 nm or less, and even more preferably 20 nm or more and 50 nm or less.
  • the film thicknesses of the semiconductor layer 108 and the semiconductor layer 208 may be the same or different.
  • V O oxygen vacancies
  • a defect in which hydrogen is present in an oxygen vacancy (hereinafter referred to as V OH ) functions as a donor, and electrons, which are carriers, may be generated.
  • a portion of hydrogen may combine with oxygen that is bonded to a metal atom to generate electrons, which are carriers. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normally-on characteristics. Further, since hydrogen in an oxide semiconductor is easily moved by stress such as heat or an electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate.
  • V OH in the semiconductor layer 108 and the semiconductor layer 208 it is preferable to reduce V OH in the semiconductor layer 108 and the semiconductor layer 208 as much as possible to make the semiconductor layer 108 and the semiconductor layer 208 highly pure or substantially pure.
  • impurities such as water and hydrogen in the oxide semiconductor are removed (sometimes referred to as dehydration or dehydrogenation treatment). Therefore, it is important to supply oxygen to the oxide semiconductor to repair oxygen vacancies.
  • an oxide semiconductor in which impurities such as V OH are sufficiently reduced for a channel formation region of a transistor stable electrical characteristics can be provided. Note that supplying oxygen to an oxide semiconductor to repair oxygen vacancies is sometimes referred to as oxygenation treatment.
  • the carrier concentration of the oxide semiconductor in a region functioning as a channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, and 1 ⁇ 10 17 cm It is more preferably less than ⁇ 3 , even more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , even more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , and even more preferably less than 1 ⁇ 10 12 cm ⁇ 3. It is even more preferable.
  • the lower limit of the carrier concentration of the oxide semiconductor in the region functioning as a channel formation region is not particularly limited, but can be set to 1 ⁇ 10 ⁇ 9 cm ⁇ 3 , for example.
  • a transistor using an oxide semiconductor (hereinafter referred to as an OS transistor) has extremely high field effect mobility compared to a transistor using amorphous silicon. Further, the OS transistor has a significantly small off-state current, and can hold charge accumulated in a capacitor connected in series with the OS transistor for a long period of time. Further, by applying an OS transistor, power consumption of the semiconductor device can be reduced.
  • OS transistors Since OS transistors have small fluctuations in electrical characteristics due to radiation irradiation, that is, have high resistance to radiation, they can be suitably used even in environments where radiation may be incident. It can also be said that OS transistors have high reliability against radiation.
  • an OS transistor can be suitably used in a pixel circuit of an X-ray flat panel detector.
  • OS transistors can be suitably used in semiconductor devices used in outer space. Radiation includes electromagnetic radiation (eg, x-rays, and gamma rays), and particle radiation (eg, alpha, beta, proton, and neutron radiation).
  • Examples of silicon that can be used for the semiconductor layer 108 and the semiconductor layer 208 include single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon.
  • Examples of polycrystalline silicon include low temperature polysilicon (LTPS).
  • a transistor in which amorphous silicon is used for the semiconductor layer 108 and the semiconductor layer 208 can be formed over a large glass substrate, and can be manufactured at low cost.
  • a transistor in which polycrystalline silicon is used for the semiconductor layer 108 and the semiconductor layer 208 has high field effect mobility and can operate at high speed.
  • a transistor using microcrystalline silicon for the semiconductor layer 108 and the semiconductor layer 208 has higher field effect mobility than a transistor using amorphous silicon, and can operate at high speed.
  • the semiconductor layer 108 and the semiconductor layer 208 may include a layered material that functions as a semiconductor.
  • a layered material is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are stacked via bonds weaker than covalent bonds or ionic bonds, such as van der Waals bonds.
  • a layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity. By using a material that functions as a semiconductor and has high two-dimensional electrical conductivity for the channel formation region, a transistor with high on-state current can be provided.
  • Examples of the layered material include graphene, silicene, and chalcogenide.
  • a chalcogenide is a compound containing chalcogen (an element belonging to Group 16).
  • examples of chalcogenides include transition metal chalcogenides, group 13 chalcogenides, and the like.
  • transition metal chalcogenides that can be used as semiconductor layers of transistors include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), and molybdenum tellurium (typically MoTe 2 ) .
  • tungsten sulfide typically WS 2
  • tungsten selenide typically WSe 2
  • tungsten tellurium typically WTe 2
  • hafnium sulfide typically HfS 2
  • hafnium selenide typically HfSe 2
  • zirconium sulfide typically ZrS 2
  • zirconium selenide typically ZrSe 2
  • the semiconductor layer 108 and the semiconductor layer 208 are formed in different steps. Accordingly, different materials can be used for the semiconductor layer 108 and the semiconductor layer 208.
  • the electrical characteristics and reliability of the transistor vary depending on the material applied to the semiconductor layer.
  • the indium content of the first metal oxide is lower than the indium content of the second metal oxide.
  • the content can be higher than the content of Thereby, the on-state current of the transistor 100 can be increased.
  • saturation in the Id-Vd characteristics of the transistor 200 can be improved.
  • the first metal oxide is an In-Ga-Zn oxide with an atomic ratio of 4:2:3 or its vicinity
  • the second metal oxide is an In-Ga-Zn oxide with an atomic ratio of 1.
  • In-Ga-Zn oxide can be used.
  • an In-Zn oxide with an atomic ratio of 1:1 or around 1:1 is used as the first metal oxide
  • an In-Zn oxide with an atomic ratio of 1:1:1 or around 1:1 is used as the second metal oxide.
  • In-Ga-Zn oxide can be used.
  • an In-Zn oxide with an atomic ratio of 4:1 or around 4:1 is used as the first metal oxide
  • an In-Zn oxide with an atomic ratio of 1:1:1 or around 1:1:1 is used as the second metal oxide.
  • In-Ga-Zn oxide can be used.
  • the transistor 100 can be suitably used in a driver circuit that requires a large on-current (for example, one or both of a gate line driver circuit and a source line driver circuit). can.
  • the transistor 200 can be suitably used in a pixel circuit that requires high saturation.
  • a transistor hereinafter also referred to as a drive transistor
  • the transistor 200 can be suitably used as a drive transistor.
  • the indium content of the second metal oxide may be higher than the indium content of the first metal oxide. Thereby, the on-state current of the transistor 200 can be increased. The saturation of the Id-Vd characteristics of the transistor 100 can be improved.
  • the difference in indium content between the semiconductor layer 108 and the semiconductor layer 208 can be confirmed by, for example, EDX.
  • EDX allows calculation of the ratio of the number of atoms for each element constituting the metal oxide. By comparing the ratio (content rate) of the number of indium atoms to the calculated sum of the numbers of atoms of all metal elements between the semiconductor layer 108 and the semiconductor layer 208, the difference in the content rate of indium can be confirmed. Furthermore, in EDX, the count number (detected value) of characteristic X-rays corresponds to the proportion of elements constituting the metal oxide. Therefore, the difference in the indium content can be confirmed by the height of the indium peak in the semiconductor layer 108 and the semiconductor layer 208.
  • the count number of characteristic X-rays originating from the indium of the semiconductor layer 208 is equal to the characteristic It will be higher than the line count.
  • the peak of a certain element refers to the point where the count number of the element reaches a maximum value in the spectrum where the horizontal axis shows the energy of the characteristic X-ray and the vertical axis shows the count number of the characteristic X-ray.
  • the difference in content may be confirmed using the count number at the energy of characteristic X-rays unique to the element. For example, for indium, the count number at 3.287 keV (In-L ⁇ ) can be used.
  • the content rate of indium has been explained here as an example, the same applies to the content rate of other elements.
  • the count number at 9.243 keV can be used for gallium
  • the count number at 9.243 keV can be used for zinc
  • Counts at .632 keV can be used.
  • the semiconductor layer 108 and the semiconductor layer 208 are not limited in composition, and metal oxides that differ in one or more of film thickness, crystallinity, carrier concentration, and film quality can also be used.
  • the semiconductor layer 108 and the semiconductor layer 208 may have different compositions and may have different film thicknesses.
  • the semiconductor layer 108 and the semiconductor layer 208 may have the same composition but different film thicknesses.
  • one of the semiconductor layer 108 and the semiconductor layer 208 may have a single layer structure, and the other may have a stacked structure.
  • an inorganic insulating film for each layer constituting the insulating layer 110.
  • the inorganic insulating film include an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film.
  • oxide insulating films include silicon oxide film, aluminum oxide film, magnesium oxide film, gallium oxide film, germanium oxide film, yttrium oxide film, zirconium oxide film, lanthanum oxide film, neodymium oxide film, hafnium oxide film, and tantalum oxide film.
  • nitride insulating film examples include a silicon nitride film and an aluminum nitride film.
  • the oxynitride insulating film examples include a silicon oxynitride film, an aluminum oxynitride film, a gallium oxynitride film, a yttrium oxynitride film, and a hafnium oxynitride film.
  • the nitride oxide insulating film include a silicon nitride oxide film and an aluminum nitride oxide film.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen.
  • a nitrided oxide refers to a material whose composition contains more nitrogen than oxygen.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • composition analysis for example, the secondary -ion mass spectrometry (SECONDARY ION MASS SPECTROMETRY), X -ray optical electron division of light (XPS), Auger Electronic Divide Light (AUGER ELECTRON SPECTROMETRY), or Nelgium distributed X -ray spectroscope method (EDX) can be used.
  • XPS X -ray optical electron division of light
  • AUGER ELECTRON SPECTROMETRY Auger Electronic Divide Light
  • EDX Nelgium distributed X -ray spectroscope method
  • SIMS can be suitably used. It is more preferable to use a plurality of analysis techniques for composition analysis. For example, it is more preferable to perform a combined analysis using both SIMS and XPS.
  • the insulating layer 110 has a portion in contact with the semiconductor layer 108.
  • an oxide or an oxynitride is used for at least a portion of the insulating layer 110 in contact with the semiconductor layer 108 in order to improve the interface characteristics between the semiconductor layer 108 and the insulating layer 110. It is preferable.
  • oxide or oxynitride is preferably used in a portion of the insulating layer 110 that is in contact with the channel formation region of the semiconductor layer 108.
  • the channel forming region is a high resistance region with low carrier concentration.
  • the channel forming region can be said to be i-type (intrinsic) or substantially i-type.
  • the insulating layer 110b preferably has a region with a higher oxygen content than at least one of the insulating layer 110a and the insulating layer 110c. In particular, it is preferable that the insulating layer 110b has a region with a higher oxygen content than each of the insulating layer 110a and the insulating layer 110c.
  • the insulating layer 110b It is preferable to use one or more of the above-mentioned oxide insulating film and oxynitride insulating film for the insulating layer 110b. Specifically, it is preferable to use one or both of a silicon oxide film and a silicon oxynitride film for the insulating layer 110b. By increasing the oxygen content of the insulating layer 110b, it becomes easy to form an i-type region in a region of the semiconductor layer 108 that is in contact with the insulating layer 110b and in the vicinity thereof.
  • the insulating layer 110b releases oxygen due to heat applied during the manufacturing process of the transistor 100, so that oxygen can be supplied to the semiconductor layer 108.
  • oxygen vacancies V O
  • V OH oxygen vacancies
  • oxygen can be supplied to the insulating layer 110b by performing heat treatment in an atmosphere containing oxygen or plasma treatment in an atmosphere containing oxygen.
  • oxygen may be supplied by forming an oxide film on the upper surface of the insulating layer 110b in an oxygen atmosphere by a sputtering method. After that, the oxide film may be removed.
  • the insulating layer 110b is preferably formed by a film forming method such as a sputtering method or a plasma enhanced chemical vapor deposition (PECVD) method.
  • a film forming method such as a sputtering method or a plasma enhanced chemical vapor deposition (PECVD) method.
  • PECVD plasma enhanced chemical vapor deposition
  • the channel length L100 of the transistor 100 can be made extremely small.
  • the influence of oxygen vacancies (V O ) and V O H in the channel forming region on the electrical characteristics and reliability becomes particularly large.
  • increase in oxygen vacancies (V O ) and V OH can be suppressed at least in the region of the semiconductor layer 108 that is in contact with the insulating layer 110b. Therefore, a transistor with a short channel length and good electrical characteristics and high reliability can be realized.
  • oxygen contained in the insulating layer 110b can be confined by sandwiching the insulating layer 110b above and below between the insulating layer 110a and the insulating layer 110c, in which oxygen is difficult to diffuse. Thereby, oxygen can be effectively supplied to the semiconductor layer 108.
  • oxide insulating film it is preferable to use one or more of the aforementioned oxide insulating film, nitride insulating film, oxynitride insulating film, and nitride oxide insulating film for the insulating layer 110a and the insulating layer 110c. It is preferable to use one or more of a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, an aluminum oxynitride film, an aluminum nitride film, a hafnium oxide film, and a hafnium aluminate film.
  • the silicon nitride film and the silicon nitride oxide film each release a small amount of impurities (for example, water and hydrogen) from themselves, and have characteristics that make it difficult for oxygen and hydrogen to pass through. It can be suitably used for the layer 110c.
  • the insulating layer 110a and the insulating layer 110c may be made of the same material or different materials.
  • the conductive layer 202, the conductive layer 112a, and the conductive layer 112b may be oxidized by the oxygen contained in the insulating layer 110b, resulting in increased resistance.
  • the insulating layer 110a between the insulating layer 110b and the conductive layer 112a oxidation of the conductive layer 112a and increase in resistance can be suppressed.
  • the insulating layer 110a between the insulating layer 110b and the conductive layer 202 oxidation of the conductive layer 202 and increase in resistance can be suppressed.
  • the insulating layer 110c between the insulating layer 110b and the conductive layer 112b, it is possible to suppress the conductive layer 112b from being oxidized and increasing its resistance. At the same time, the amount of oxygen supplied from the insulating layer 110b to the semiconductor layer 108 increases, and oxygen vacancies in the semiconductor layer 108 can be reduced.
  • the thickness of the insulating layer 110a and the insulating layer 110c is preferably 5 nm or more and 150 nm or less, more preferably 5 nm or more and 100 nm or less, more preferably 5 nm or more and 70 nm or less, further preferably 10 nm or more and 70 nm or less, and even more preferably 10 nm or more and 50 nm or less.
  • the following is preferable, and more preferably 20 nm or more and 50 nm or less.
  • a silicon nitride film for the insulating layer 110a and the insulating layer 110c it is preferable to use a silicon nitride film for the insulating layer 110a and the insulating layer 110c, and to use a silicon oxynitride film for the insulating layer 110a.
  • the insulating layer 110 may have a single layer structure, or may have a laminated structure of two layers, three layers, or five or more layers. It is preferable that the insulating layer 110 has at least an insulating layer 110b.
  • Insulating layer 120 For the insulating layer 120, a material that can be used for the insulating layer 110 can be used.
  • the insulating layer 120 in contact with the semiconductor layer 208 is preferably an insulating layer containing oxygen.
  • a material that can be used for the insulating layer 110b can be suitably used.
  • silicon oxide or silicon oxynitride can be suitably used for the insulating layer 120.
  • the insulating layer 120 has a single-layer structure in this embodiment, one embodiment of the present invention is not limited to this.
  • the insulating layer 120 may have a laminated structure of two or more layers. Alternatively, a configuration may be adopted in which the insulating layer 120 is not provided.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 202, the conductive layer 204, conductive layer 212a, conductive layer 212b may each have a single layer structure or a stacked structure of two or more layers.
  • Examples of materials that can be used for the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 202, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b include chromium, copper, aluminum, gold, silver, and zinc. , tantalum, titanium, tungsten, manganese, nickel, iron, cobalt, molybdenum, ruthenium, and niobium, and alloys containing one or more of the aforementioned metals.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 202, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b each contain a low resistance material containing one or more of copper, silver, gold, and aluminum. Any conductive material can be suitably used. In particular, copper or aluminum is preferable because it is excellent in mass productivity.
  • a metal oxide (also referred to as an oxide conductor) having conductivity is used for each of the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 202, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b.
  • oxide conductors include indium oxide, zinc oxide, In-Sn oxide (ITO), In-Zn oxide, In-W oxide, In-W-Zn oxide, In -Ti oxide, In-Ti-Sn oxide, In-Sn-Si oxide (ITO containing silicon, also referred to as ITSO), zinc oxide added with gallium, and In-Ga-Zn oxide.
  • conductive oxides containing indium are preferred because they have high conductivity.
  • an oxide conductor When oxygen vacancies are formed in a metal oxide having semiconductor properties and hydrogen is added to the oxygen vacancies, a donor level is formed near the conduction band. As a result, the metal oxide becomes highly conductive and becomes a conductor. A metal oxide that has been made into a conductor can be called an oxide conductor.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 202, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b are respectively a conductive film containing the above-mentioned oxide conductor (metal oxide) and a metal or It may also have a laminated structure with a conductive film containing an alloy. By using a conductive film containing metal or an alloy, wiring resistance can be reduced.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 202, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b are each made of a Cu-X alloy film (X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti) may also be applied.
  • X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti
  • X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti
  • the same material may be used for all of the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 202, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b, or a different material may be used for at least one. good.
  • the conductive layer 112a and the conductive layer 112b each have a region in contact with the semiconductor layer 108.
  • an oxide semiconductor for example, aluminum
  • an insulating layer may be formed between the conductive layer 112a or 112b and the semiconductor layer 108. Oxides (eg, aluminum oxide) may form and prevent these conductions. Therefore, for the conductive layers 112a and 112b, it is preferable to use a conductive material that is not easily oxidized or a conductive material that maintains low electrical resistance even when oxidized.
  • the conductive layer 112a and the conductive layer 112b include, for example, titanium, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium, ruthenium oxide, ruthenium nitride, strontium and ruthenium. It is preferable to use one or more of oxides containing lanthanum and nickel. These are preferable because they are conductive materials that are difficult to oxidize or whose electrical resistance remains low even when oxidized.
  • the aforementioned oxide conductor can be used for the conductive layer 112a and the conductive layer 112b, respectively. Specifically, it includes indium oxide, zinc oxide, ITO, In-Zn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, and silicon. One or more of In-Sn oxide and gallium-doped zinc oxide can be used.
  • a nitride conductor may be used for each of the conductive layer 112a and the conductive layer 112b.
  • one or more of tantalum nitride and titanium nitride can be used.
  • the conductive layer 112a and the conductive layer 112b may each have a laminated structure.
  • at least the side in contact with the semiconductor layer 108 is preferably made of a conductive material that is not easily oxidized or a conductive material that maintains low electrical resistance even when oxidized.
  • the conductive layer 112a can have a stacked structure of an aluminum film and a titanium film on the aluminum film. The titanium film has a region in contact with the semiconductor layer 108.
  • the conductive layer 112a can have a stacked structure of a first titanium film, an aluminum film on the first titanium film, and a second titanium film on the aluminum film. The second titanium film has a region in contact with the semiconductor layer 108.
  • the insulating layer 105 and the insulating layer 106 may each have a single layer structure or a laminated structure of two or more layers. It is preferable that the insulating layer 105 and the insulating layer 106 each include one or more inorganic insulating films. Examples of the inorganic insulating film include an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film.
  • the insulating layer 105 and the insulating layer 106 can each use a material that can be used for the insulating layer 110.
  • the insulating layer 105 has a region in contact with the semiconductor layer 208.
  • the insulating layer 106 has a region in contact with the semiconductor layer 108 and the semiconductor layer 208.
  • an oxide semiconductor is used for the semiconductor layer 108 and the semiconductor layer 208
  • at least the film in contact with the semiconductor layer 108 or the semiconductor layer 208 among the films forming the insulating layer 105 and the insulating layer 106 contains the above-mentioned oxide insulating film and oxide semiconductor. It is preferable to use one of the nitride insulating films. Further, it is more preferable to use a film that releases oxygen when heated for the insulating layer 105 and the insulating layer 106.
  • the insulating layer 105 has a single layer structure, it is preferable to use a silicon oxide film or a silicon oxynitride film for the insulating layer 106. The same applies to the insulating layer 106.
  • the insulating layer 106 may have a laminated structure of an oxide insulating film or an oxynitride insulating film on the side in contact with the semiconductor layer 108 and a nitride insulating film or nitride oxide insulating film on the side in contact with the conductive layer 104 and the conductive layer 204. can.
  • the insulating layer 105 can have a stacked-layer structure of an oxide insulating film or an oxynitride insulating film on a side in contact with the semiconductor layer 208 and a nitride insulating film or a nitride-oxide insulating film on a side in contact with the insulating layer 106.
  • a silicon oxide film or a silicon oxynitride film is preferably used as the oxide insulating film or the oxynitride insulating film. It is preferable to use a silicon nitride film or a silicon nitride oxide film as the nitride insulating film or the nitride oxide insulating film.
  • a silicon nitride film and a silicon nitride oxide film are suitable for the insulating layer 105 and the insulating layer 106 because they release only a small amount of impurities (for example, water and hydrogen) and are difficult for oxygen and hydrogen to pass through. It can be used for. Diffusion of impurities from the insulating layer 105 and the insulating layer 106 to the semiconductor layer 108 and the semiconductor layer 208 is suppressed, so that the electrical characteristics of the transistor can be improved and reliability can be improved.
  • a material with a high dielectric constant also referred to as a high-k material
  • high-k materials include gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, and silicon and hafnium. oxides with silicon, oxynitrides with silicon and hafnium, and nitrides with silicon and hafnium.
  • the insulating layer 195 that functions as a protective layer for the transistors 100 and 200 is preferably made of a material in which impurities are difficult to diffuse. By providing the insulating layer 195, diffusion of impurities into the transistor from the outside can be effectively suppressed, and the reliability of the display device can be improved. Examples of impurities include water and hydrogen.
  • the insulating layer 195 can be an insulating layer containing an inorganic material or an insulating layer containing an organic material.
  • an inorganic material such as an oxide, an oxynitride, a nitride oxide, or a nitride can be suitably used. More specifically, one or more of silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, and hafnium aluminate can be used.
  • the organic material for example, one or more of acrylic resin and polyimide resin can be used. A photosensitive material may be used as the organic material. Further, two or more of the above-mentioned insulating films may be stacked and used.
  • the insulating layer 195 may have a stacked structure of an insulating layer containing an inorganic material and an insulating layer containing an organic material.
  • Substrate 102 There are no major restrictions on the material of the substrate 102, but it must have at least enough heat resistance to withstand subsequent heat treatment.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, or an organic resin substrate, It may also be used as the substrate 102.
  • the substrate 102 may be provided with a semiconductor element. Note that the shapes of the semiconductor substrate and the insulating substrate may be circular or square.
  • a flexible substrate may be used as the substrate 102, and the transistor 100 and the like may be formed directly on the flexible substrate.
  • a release layer may be provided between the substrate 102 and the transistor 100 or the like.
  • FIGS. 9A and 9B Cross-sectional views of a semiconductor device 10A that is one embodiment of the present invention are shown in FIGS. 9A and 9B.
  • FIG. 1A is a sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 1A
  • FIG. 9B is a sectional view taken along the dashed-dotted line B1-B2 and dashed-dotted line B3-B4 shown in FIG. 1A.
  • the semiconductor device 10A includes a transistor 100A and a transistor 200A.
  • the transistor 100A mainly differs from the transistor 100 shown in FIG. 1B and the like in that it does not include the insulating layer 120.
  • the transistor 200A differs from the transistor 200 shown in FIG. 1B etc. mainly in that the insulating layer 120 has an island shape.
  • island-like refers to a state in which two or more layers formed in the same process and using the same material are physically separated.
  • the conductive layer 112b is provided in contact with the insulating layer 110 (here, the insulating layer 110c).
  • the semiconductor layer 108 is in contact with the top surface of the conductive layer 112a, the side surfaces of the insulating layer 110, and the top surface and side surfaces of the conductive layer 112b.
  • FIG. 10A An enlarged view of the transistor 100A shown in FIG. 9A is shown in FIG. 10A.
  • a region of the semiconductor layer 108 that is in contact with the insulating layer 110 functions as a channel formation region.
  • the channel length L100 of the transistor 100A is indicated by a dashed double-headed arrow.
  • the channel length L100 of the transistor 100A is determined by the thickness Tins of the insulating layer in contact with the channel formation region (in this case, the thickness of the insulating layer 110), the side surface of the insulating layer on the opening 141 side, and the formation surface ( Here, it is determined by the angle ⁇ ins formed by the upper surface of the conductive layer 112a. It is preferable that the film thickness Tins and the angle ⁇ ins are each within the above-mentioned ranges.
  • the region of the semiconductor layer 108 in contact with the insulating layer 110a and the region in contact with the insulating layer 110c has a higher carrier concentration than the channel formation region and is a low resistance region (hereinafter also referred to as a low resistance region). It may be.
  • a region of the semiconductor layer 108 in contact with the insulating layer 110a can be a low-resistance region.
  • the semiconductor layer 108 can have a low resistance region between a region in contact with the conductive layer 112a (one of a source region and a drain region) and a channel formation region.
  • a region of the semiconductor layer 108 in contact with the insulating layer 110c can be a low-resistance region.
  • the semiconductor layer 108 can have a low resistance region between a region in contact with the conductive layer 112b (the other of the source region and the drain region) and a channel formation region.
  • the low resistance region can function as a buffer region to relax the drain electric field. Note that these low resistance regions may function as a source region or a drain region.
  • a high electric field is less likely to be generated near the drain region, suppressing the generation of hot carriers and suppressing deterioration of the transistor.
  • the conductive layer 112a functions as a drain electrode and the conductive layer 112b functions as a source electrode
  • a high electric field is generated near the drain region by making the region of the semiconductor layer 108 in contact with the insulating layer 110a a low resistance region. This makes it possible to suppress the generation of hot carriers and suppress deterioration of the transistor.
  • the conductive layer 112a functions as a source electrode and the conductive layer 112b functions as a drain electrode, by making the region of the semiconductor layer 108 in contact with the insulating layer 110c a low resistance region, a high electric field is unlikely to be generated near the drain region. , generation of hot carriers can be suppressed, and deterioration of the transistor can be suppressed.
  • FIG. 10B shows a configuration in which a region of the semiconductor layer 108 in contact with the insulating layer 110b functions as a channel formation region.
  • the channel length L100 of the transistor 100A is determined by the thickness Tins of the insulating layer in contact with the channel formation region (in this case, the thickness of the insulating layer 110b), the side surface of the insulating layer 110b on the opening 141 side, and the formation surface ( Here, it is determined by the angle ⁇ ins formed by the upper surface of the insulating layer 110a.
  • the film thickness Tins is preferably within the above-mentioned range.
  • the angle ⁇ ins is preferably within the range of the angle ⁇ ins described above.
  • FIGS. 11A and 11B An enlarged view of the transistor 200A shown in FIGS. 9A and 9B is shown in FIGS. 11A and 11B.
  • FIG. 12A shows an enlarged view of region P indicated by the dashed line in FIG. 11A.
  • the semiconductor layer 208 is provided over the insulating layer 120.
  • the insulating layer 120 is preferably provided at least in a region of the semiconductor layer 208 that is in contact with a channel formation region. Alternatively, it is preferable that the entire lower surface of the semiconductor layer 208 be in contact with the insulating layer 120. It can also be said that the end of the semiconductor layer 208 is in contact with the upper surface of the insulating layer 120. Note that the entire lower surface of the semiconductor layer 208 does not need to be in contact with the insulating layer 120. An end of the semiconductor layer 108 may be in contact with the upper surface of the insulating layer 110.
  • the insulating layer 120 releases oxygen due to heat applied during the manufacturing process of the transistor 200, so that oxygen can be supplied to the semiconductor layer 208.
  • oxygen can be supplied to the semiconductor layer 208.
  • the conductive layer 112b may be oxidized by oxygen released from the insulating layer 120, and the resistance of the conductive layer 112b may increase.
  • the film thickness may be different between a region of the insulating layer 110 (here, the insulating layer 110c) that overlaps with the insulating layer 120 and a region that does not overlap.
  • the insulating layer 120 when forming the insulating layer 120, part of the insulating layer 110c is removed, and the thickness of the region of the insulating layer 110c that does not overlap with the insulating layer 120 may be thinner than the thickness of the region that overlaps.
  • Configuration Example 2 Note that the configuration of the insulating layer 120 shown in Configuration Example 2 can also be applied to other configuration examples.
  • FIG. 9A and the like illustrate a structure in which the insulating layer 110a, the insulating layer 110c, and the insulating layer 120 each have a single-layer structure
  • one embodiment of the present invention is not limited to this.
  • the insulating layer 110a, the insulating layer 110c, and the insulating layer 120 may each have a laminated structure.
  • the insulating layer 110a has a stacked structure of the insulating layer 110a_1 and the insulating layer 110a_2 on the insulating layer 110a_1, and the insulating layer 110c has the insulating layer 110c_1 and the insulating layer 110c_1 on the insulating layer 110c_1.
  • the main difference from the above-described transistor 100A is that it has a stacked structure with the layer 110c_2.
  • the insulating layer 110a_1 and the insulating layer 110a_2 can each use a material that can be used for the insulating layer 110a.
  • a silicon nitride film or a silicon nitride oxide film can be suitably used for the insulating layer 110a_1 and the insulating layer 110a_2, respectively.
  • the insulating layer 110c_1 and the insulating layer 110c_2 can each use a material that can be used for the insulating layer 110c.
  • a silicon nitride film or a silicon nitride oxide film can be suitably used for the insulating layer 110c_1 and the insulating layer 110c_2, respectively.
  • the region of the semiconductor layer 108 in contact with the insulating layer 110a_1 can be made into a low resistance region.
  • the semiconductor layer 108 can have a low resistance region between a region in contact with the conductive layer 112a (one of a source region and a drain region) and a channel formation region.
  • a region of the semiconductor layer 108 in contact with the insulating layer 110c_2 can be a low-resistance region.
  • the semiconductor layer 108 can have a low resistance region between a region in contact with the conductive layer 112b (the other of the source region and the drain region) and a channel formation region.
  • the low resistance region can function as a buffer region to relax the drain electric field. Note that these low resistance regions may function as a source region or a drain region.
  • a high electric field is less likely to be generated near the drain region, suppressing the generation of hot carriers and suppressing deterioration of the transistor.
  • the conductive layer 112a functions as a drain electrode and the conductive layer 112b functions as a source electrode
  • a high electric field is generated near the drain region by making the region of the semiconductor layer 108 in contact with the insulating layer 110a_1 a low resistance region. This makes it possible to suppress the generation of hot carriers and suppress deterioration of the transistor.
  • the conductive layer 112a functions as a source electrode and the conductive layer 112b functions as a drain electrode, by making the region of the semiconductor layer 108 in contact with the insulating layer 110c_2 a low resistance region, a high electric field is unlikely to be generated near the drain region. , generation of hot carriers can be suppressed, and deterioration of the transistor can be suppressed.
  • a region of the semiconductor layer 108 in contact with the insulating layer 110a_1 functions as a source region or a drain region
  • the electric field of the gate electrode applied to the channel formation region can be made more uniform.
  • the insulating layer 110a_2 releases a small amount of impurities from itself and is difficult for impurities to pass through.
  • impurities in the insulating layer 110a_1 can suppress hydrogen from diffusing into the channel formation region of the semiconductor layer 108 and its vicinity through the insulating layer 110a_2 and the insulating layer 110b, exhibiting good electrical characteristics and improving reliability. It can be made into a high-performance transistor.
  • the insulating layer 110a_1 has a region containing more hydrogen than the insulating layer 110a_2.
  • SIMS secondary ion mass spectrometry
  • the amount of hydrogen released can be adjusted by changing the film formation conditions for the insulating layer 110a_1 and the insulating layer 110a_2. Specifically, for the insulating layer 110a_1 and the insulating layer 110a_2, the deposition power (deposition power density), deposition pressure, deposition gas type, deposition gas flow rate ratio, deposition temperature, and substrate and electrode during formation are determined. Any one or more of the distances between the two may be made different from each other. For example, by making the film-forming power density of the insulating layer 110a_1 lower than the film-forming power density of the insulating layer 110a_2, the hydrogen content in the insulating layer 110a_1 can be made higher than the hydrogen content in the insulating layer 110a_2. can do. Thereby, it is possible to increase the amount of hydrogen released from the insulating layer 110a_1 due to the heat applied to the insulating layer 110a_1.
  • the film forming gas used to form the insulating layer 110a_1 preferably has a higher hydrogen content than the film forming gas used to form the insulating layer 110a_2.
  • the flow rate of ammonia gas with respect to the entire deposition gas used for forming the insulating layer 110a_1 is The ratio (hereinafter also referred to as ammonia flow rate ratio) is preferably higher than the ammonia flow rate ratio of the film forming gas used to form the insulating layer 110a_2.
  • the hydrogen content in the insulating layer 110a_1 can be increased. Further, the amount of hydrogen released from the insulating layer 110a_1 due to the heat applied to the insulating layer 110a_1 can be increased.
  • the film density of the insulating layer 110a_2 is preferably higher than that of the insulating layer 110a_1. Thereby, impurities contained in the insulating layer 110a_1 can suppress hydrogen from diffusing into the channel formation region of the semiconductor layer 108 and its vicinity through the insulating layer 110a_2 and the insulating layer 110b.
  • the film density can be evaluated using, for example, Rutherford Backscattering Spectrometry (RBS) or X-Ray Reflection (XRR). Differences in film density may be evaluated using a cross-sectional transmission electron microscopy (TEM) image.
  • the insulating layer 110a_2 may appear darker (darker) than the insulating layer 110a_1. Note that even when the same material is applied to the insulating layer 110a_1 and the insulating layer 110a_2, the film density is different, so in a cross-sectional TEM image, the boundary between these can sometimes be observed as a difference in contrast.
  • the insulating layer 110c_1 releases a small amount of impurities from itself and is difficult for impurities to pass through. As a result, it is possible to suppress the impurities in the insulating layer 110c_2 from diffusing into the channel formation region of the semiconductor layer 108 and the vicinity thereof through the insulating layer 110c_1 and the insulating layer 110b, and exhibit good electrical characteristics and high reliability. It can be a transistor.
  • the film density of the insulating layer 110c_1 is preferably higher than the film density of the insulating layer 110c_2.
  • the description regarding the insulating layer 110a_2 can be referred to.
  • the insulating layer 110 is shown here as having a five-layer stacked structure, one embodiment of the present invention is not limited to this.
  • the insulating layer 110 may have a laminated structure of two layers, three layers, four layers, six or more layers, or may have a single layer structure.
  • the insulating layer 120 has a stacked structure of an insulating layer 120_1 and an insulating layer 120_2 on the insulating layer 120_1, and the insulating layer 110a has a stacked structure including an insulating layer 110a_1 and an insulating layer 110a_1.
  • the transistor 200A is mainly different from the above-described transistor 200A in that it has a stacked structure with the upper insulating layer 110a_2, and that the insulating layer 110c has a stacked structure of an insulating layer 110c_1 and an insulating layer 110c_2 on the insulating layer 110c_1.
  • the above description can be referred to, so a detailed description will be omitted.
  • Materials that can be used for the insulating layer 120 can be used for each of the insulating layer 120_1 and the insulating layer 120_2.
  • the insulating layer 120_1 releases a small amount of impurities (for example, water and hydrogen) from itself and is difficult for impurities to pass through.
  • impurities contained in the insulating layer 110 can suppress hydrogen from diffusing into the channel formation region of the semiconductor layer 208 and its vicinity through the insulating layer 120_1, and exhibit good electrical characteristics and high reliability. It can be a transistor.
  • a layer that releases impurities for example, the insulating layer 110c_2
  • a material that can be used for the insulating layer 110a and the insulating layer 110c can be suitably used.
  • silicon nitride can be suitably used for the insulating layer 120_1.
  • the insulating layer 120_2 having a region in contact with the channel formation region of the semiconductor layer 208 is preferably an insulating layer containing oxygen.
  • a material that can be used for the insulating layer 110b can be suitably used.
  • silicon oxide or silicon oxynitride can be suitably used for the insulating layer 120_2.
  • the insulating layer 120 is shown here as having a two-layer stacked structure, one embodiment of the present invention is not limited to this.
  • the insulating layer 120 may have a laminated structure of three or more layers, or may have a single layer structure.
  • Configuration Example 3 the configuration of the insulating layer 110 shown in Configuration Example 3 can also be applied to other configuration examples.
  • the configuration of the insulating layer 120 can be applied to other configuration examples.
  • FIGS. 15A and 15B Cross-sectional views of a semiconductor device 10B, which is one embodiment of the present invention, are shown in FIGS. 15A and 15B.
  • FIG. 1A is a sectional view taken along the dashed-dot line A1-A2 shown in FIG. 1A
  • FIG. 15B is a sectional view taken along the dashed-dotted line B1-B2 and the dashed-dotted line B3-B4 shown in FIG. 1A.
  • the semiconductor device 10B includes a transistor 100A and a transistor 200C.
  • the transistor 200C mainly differs from the transistor 200A shown in FIG. 9A and the like in that the end of the insulating layer 120 coincides with or approximately coincides with the end of the semiconductor layer 208 and the end of the insulating layer 105.
  • FIGS. 16A and 16B An enlarged view of the transistor 200C shown in FIGS. 15A and 15B is shown in FIGS. 16A and 16B.
  • the ends of the insulating layer 120, the ends of the semiconductor layer 208, and the ends of the insulating layer 105 match or approximately match each other.
  • the ends of the insulating layer 120 and the ends of the semiconductor layer 208 are The portions and the ends of the insulating layer 105 may coincide or approximately coincide with each other. With such a configuration, the process can be simplified.
  • transistor 100A the above description can be referred to, so a detailed explanation will be omitted.
  • Configuration Example 4 Note that the configuration of the insulating layer 120 shown in Configuration Example 4 can also be applied to other configuration examples.
  • FIGS. 17A and 17B Cross-sectional views of a semiconductor device 10C, which is one embodiment of the present invention, are shown in FIGS. 17A and 17B.
  • FIG. 1A is a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 1A
  • FIG. 17B is a cross-sectional view taken along the dashed-dot line B1-B2 and the dashed-dotted line B3-B4 shown in FIG. 1A.
  • the semiconductor device 10C includes a transistor 100C and a transistor 200.
  • the transistor 100C mainly differs from the transistor 100 shown in FIG. 1B and the like in that an insulating layer 120 is provided between the semiconductor layer 108 and the conductive layer 112b.
  • FIG. 18 shows an enlarged view of the transistor 100C shown in FIG. 17A.
  • the insulating layer 120 is in contact with the upper surface of the insulating layer 110 (here, the insulating layer 110c) and the upper surface and side surfaces of the conductive layer 112b.
  • the opening 143 is provided in the conductive layer 112b and the insulating layer 120.
  • a portion of the conductive film and the insulating film can be removed to provide the opening 143.
  • the opening provided in the insulating layer 120 and the opening provided in the conductive layer 112b may be formed in separate steps.
  • transistor 200 the above description can be referred to, so a detailed explanation will be omitted.
  • Configuration Example 5 Note that the configuration of the insulating layer 120 shown in Configuration Example 5 can also be applied to other configuration examples.
  • FIGS. 19A and 19B Cross-sectional views of a semiconductor device 10D, which is one embodiment of the present invention, are shown in FIGS. 19A and 19B.
  • FIG. 1A is a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 1A
  • FIG. 19B is a cross-sectional view taken along the dashed-dot line B1-B2 and the dashed-dotted line B3-B4 shown in FIG. 1A.
  • the semiconductor device 10D includes a transistor 100A and a transistor 200D.
  • the transistor 200D mainly differs from the transistor 200C shown in FIG. 15A and the like in that a conductive layer 202 is provided between an insulating layer 110 and an insulating layer 120.
  • a conductive layer 202 is provided on the insulating layer 110.
  • the same material as the conductive layer 112b can be used for the conductive layer 202.
  • the conductive layer 202 can be formed in the same process as the conductive layer 112b.
  • An insulating layer 120 is provided on the conductive layer 202.
  • the insulating layer 120 is provided to cover part of the upper surface and side surfaces of the conductive layer 202.
  • part of the insulating layer 120 functions as a back gate insulating layer.
  • the drain current (hereinafter also referred to as cutoff current) that flows when the gate voltage is 0V may increase.
  • cutoff current By suppressing a shift in the threshold voltage of the transistor 200H, the transistor can have a small cutoff current. Note that a small cutoff current is sometimes referred to as normally off.
  • the insulating layer 120 has a laminated structure.
  • 19A and 19B show an example in which the insulating layer 120 has a stacked structure of an insulating layer 120_1 and an insulating layer 120_2 over the insulating layer 120_1.
  • the insulating layer 120_1 provided in contact with the conductive layer 202 is preferably made of a material in which the metal elements contained in the conductive layer 202 are difficult to diffuse. Thereby, the metal element contained in the conductive layer 202 can be suppressed from diffusing into the channel formation region of the semiconductor layer 208 and its vicinity.
  • a material that can be used for the insulating layer 110a and the insulating layer 110c can be suitably used.
  • silicon nitride can be suitably used for the insulating layer 120_1.
  • the insulating layer 120_2 having a region in contact with the channel formation region of the semiconductor layer 208 is preferably an insulating layer containing oxygen. Regarding the insulating layer 120_2, the above description can be referred to.
  • transistor 100A the above description can be referred to, so a detailed explanation will be omitted.
  • Configuration Example 6 the configuration of the conductive layer 202 shown in Configuration Example 6 can also be applied to other configuration examples.
  • the configuration of the insulating layer 120 can also be applied to other configuration examples.
  • FIGS. 20A and 20B Cross-sectional views of a semiconductor device 10E, which is one embodiment of the present invention, are shown in FIGS. 20A and 20B.
  • FIG. 1A For a top view of the semiconductor device 10E, refer to FIG. 1A.
  • 20A is a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 1A
  • FIG. 20B is a cross-sectional view taken along the dashed-dot line B1-B2 and the dashed-dotted line B3-B4 shown in FIG. 1A.
  • the semiconductor device 10E includes a transistor 100A and a transistor 200E.
  • the transistor 200E mainly differs from the transistor 200D shown in FIG. 19A and the like in that the insulating layer 120 has a portion that protrudes outward from the ends of the insulating layer 105 and the semiconductor layer 208.
  • the insulating layer 106 is in contact with the top and side surfaces of the insulating layer 105, the semiconductor layer 208, and the top and side surfaces of the insulating layer 120.
  • the insulating layer 105 and the semiconductor layer 208 may be formed so that the insulating layer 120 has a portion that protrudes outward from the ends of the insulating layer 105 and the semiconductor layer 208.
  • transistor 100A the above description can be referred to, so a detailed explanation will be omitted.
  • Configuration Example 7 Note that the configuration of the insulating layer 120 shown in Configuration Example 7 can also be applied to other configuration examples.
  • FIGS. 21A and 21B Cross-sectional views of a semiconductor device 10F, which is one embodiment of the present invention, are shown in FIGS. 21A and 21B.
  • FIG. 1A is a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 1A
  • FIG. 21B is a cross-sectional view taken along the dashed-dotted line B1-B2 and the dashed-dotted line B3-B4 shown in FIG. 1A.
  • the semiconductor device 10F includes a transistor 100D and a transistor 200F.
  • the semiconductor device 10F differs from the semiconductor device 10A shown in FIG. 9A etc. mainly in that the transistor 100D has an insulating layer 105 and the transistor 200F does not have an insulating layer 105.
  • FIG. 22 shows an enlarged view of the transistor 100D shown in FIG. 21A.
  • Insulating layer 105 is provided on semiconductor layer 108.
  • An insulating layer 106 is provided on the insulating layer 105.
  • the end of the semiconductor layer 108 coincides with or approximately coincides with the end of the insulating layer 105.
  • a semiconductor film that becomes the semiconductor layer 108, an insulating film that becomes the insulating layer 105 on the semiconductor film, and a resist mask on the insulating film are formed, and the resist mask is used to form the insulating film and the semiconductor film.
  • the end of the semiconductor layer 108 and the end of the insulating layer 105 can be made to match or approximately match.
  • the insulating layer 106 is provided to cover the semiconductor layer 108 and the insulating layer 105. In the transistor 100D, the insulating layer 106 is in contact with the top and side surfaces of the insulating layer 105, the semiconductor layer 108, and the conductive layer 112b.
  • the end of the semiconductor layer 108 does not have to coincide with the end of the insulating layer 105.
  • the end of the semiconductor layer 108 may be located inside the end of the insulating layer 105.
  • the end of the semiconductor layer 108 may be located outside the end of the insulating layer 105.
  • the shape of the side surface of the semiconductor layer 108 does not have to be a straight line.
  • the side surface of the semiconductor layer 208 may have a curved shape.
  • the conductive layer 104 that functions as a gate electrode of the transistor 100D, and the insulating layer 105 and the insulating layer 106 sandwiched between the semiconductor layer 108 function as gate insulating layers.
  • the film thickness T100 of the gate insulating layer is the shortest distance between the conductive layer 104 and the semiconductor layer 108 in a cross-sectional view. Since the insulating layer 105 and the insulating layer 106 are provided so as to cover the opening 141 and the opening 143 via the semiconductor layer 108, the film thickness T100 of the gate insulating layer is determined by the angle ⁇ ins and the method of forming the insulating layer 105 and the insulating layer 106. may be different. It is preferable to adjust the angle ⁇ ins and the formation conditions of the insulating layer 105 and the insulating layer 106 so as to obtain the desired film thickness T100.
  • FIGS. 23A and 23B show enlarged views of the transistor 200F shown in FIGS. 21A and 21B.
  • Insulating layer 106 is provided on semiconductor layer 208.
  • a conductive layer 204 is provided on the insulating layer 106.
  • the insulating layer 106 has an opening 147a and an opening 147b that reach the semiconductor layer 208, and a conductive layer 212a and a conductive layer 212b are provided to cover the opening 147a and the opening 147b.
  • the conductive layer 204 that functions as a gate electrode of the transistor 200F and the insulating layer 106 sandwiched between the semiconductor layer 208 function as a gate insulating layer.
  • the film thickness T200 of the gate insulating layer is the shortest distance between the conductive layer 204 and the semiconductor layer 208 in a cross-sectional view.
  • the gate insulating layer of the transistor 100D has a stacked structure of an insulating layer 105 and an insulating layer 106.
  • the gate insulating layer of the transistor 200F has a single layer structure of the insulating layer 106. With this structure, the thickness of the gate insulating layer of the transistor 100D can be made thicker than the thickness of the gate insulating layer of the transistor 200F. Thereby, the gate breakdown voltage of the transistor 100D can be increased. The on-state current of the transistor 200F can be increased and the operating speed can be increased.
  • Configuration Example 8 Note that the configurations of the insulating layer 105 and the insulating layer 106 shown in Configuration Example 8 can also be applied to other configuration examples.
  • FIG. 24A A top view of a semiconductor device 10G, which is one embodiment of the present invention, is shown in FIG. 24A.
  • FIG. 24B shows a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 24A
  • FIG. 24C shows cross-sectional views taken along the dashed-dotted line B1-B2 and B3-B4.
  • the semiconductor device 10G includes a transistor 100E and a transistor 200G.
  • the semiconductor device 10G mainly differs from the semiconductor device 10A shown in FIG. 9A and the like in that it includes a conductive layer 103 and an insulating layer 107.
  • FIG. 25 shows an enlarged view of the transistor 100E shown in FIG. 24B.
  • the transistor 100E includes a conductive layer 103 and an insulating layer 107 between a conductive layer 112a and an insulating layer 110.
  • the insulating layer 107 is located on the conductive layer 112a.
  • the insulating layer 107 is provided to cover the top and side surfaces of the conductive layer 112a.
  • the conductive layer 103 is located on the insulating layer 107.
  • the conductive layer 112a and the conductive layer 103 are electrically insulated from each other by the insulating layer 107.
  • An opening 148 reaching the insulating layer 107 is provided in the conductive layer 103 in a region overlapping with the conductive layer 112a.
  • the insulating layer 110 is provided on the insulating layer 107 and the conductive layer 103.
  • the insulating layer 110 is provided to cover the top and side surfaces of the conductive layer 103 and the top surface of the insulating layer 107.
  • An opening 141 reaching the conductive layer 112a is provided in the insulating layer 110 and the insulating layer 107.
  • the insulating layer 110a is located on the insulating layer 107 and the conductive layer 103.
  • the insulating layer 110a is provided to cover the top and side surfaces of the conductive layer 103. Further, the insulating layer 110a is provided so as to partially cover the opening 148. The insulating layer 110a contacts the insulating layer 107 at the opening 148.
  • the top surface shape of the opening 148 is not particularly limited.
  • the top surface shape of the opening 148 can be a shape that can be applied to the opening 141 and the opening 143.
  • each of the openings 141, 143, and 148 preferably has a circular top surface shape.
  • the upper surface shape of the opening 148 refers to the shape of the upper surface end portion or the lower surface end portion of the conductive layer 103 on the opening 148 side.
  • the openings 141 and 148 When the top surfaces of the openings 141 and 148 are circular, it is preferable that the openings 141 and 148 have concentric circles. Thereby, the shortest distance between the semiconductor layer 108 and the conductive layer 103 in a cross-sectional view can be made equal on the left and right sides of the opening 141. Further, the opening 141 and the opening 148 may not be concentric.
  • the semiconductor layer 108 includes a layer that overlaps with the conductive layer 104 via the insulating layer 106 and overlaps with the conductive layer 103 via a portion of the insulating layer 110 (in particular, the insulating layer 110a and the insulating layer 110b). A region exists. In other words, the semiconductor layer 108 includes a region sandwiched between the conductive layer 104 via the insulating layer 106 and the conductive layer 103 via a part of the insulating layer 110 (in particular, the insulating layer 110a and the insulating layer 110b). exists.
  • the conductive layer 103 functions as a back gate electrode of the transistor 100E. Further, part of the insulating layer 110 functions as a back gate insulating layer of the transistor 100.
  • a material that can be used for the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 202, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b can be used. Note that the conductive layer 103 does not need to be provided.
  • the back gate electrode in the transistor 100E By providing the back gate electrode in the transistor 100E, the potential on the back channel side of the semiconductor layer 108 is fixed, and the saturation in the Id-Vd characteristic of the transistor 100E can be increased.
  • the transistor 100E Since the transistor 100E has a back gate electrode, the potential on the back channel side of the semiconductor layer 108 can be fixed, and a shift in the threshold voltage can be suppressed. By suppressing a shift in the threshold voltage of the transistor 100E, the transistor can have a small cutoff current.
  • a material that can be used for the insulating layer 110 can be used.
  • the insulating layer 107 in contact with the conductive layer 112a, the conductive layer 103, and the conductive layer 202 is preferably an insulating layer containing nitrogen.
  • a material that can be used for the insulating layer 110a and the insulating layer 110c can be suitably used.
  • silicon nitride can be suitably used for the insulating layer 107.
  • the insulating layer 107 has a single-layer structure in this embodiment, one embodiment of the present invention is not limited to this.
  • the insulating layer 107 may have a laminated structure of two or more layers.
  • the conductive layer 103 may be electrically connected to the conductive layer 112a. For example, by providing an opening in a region of the insulating layer 107 that overlaps with the conductive layer 112a and providing the conductive layer 103 so as to cover the opening, a structure can be obtained in which the conductive layer 103 and the conductive layer 112a are in contact with each other. By electrically connecting the conductive layer 112a that functions as a source or drain electrode and the conductive layer 103 that functions as a back gate electrode, the source or drain electrode and the gate electrode can be made to have the same potential. For example, when the conductive layer 112a functions as a source electrode, shift in the threshold voltage of the transistor 100E can be suppressed. Further, reliability of the transistor 100E can be improved. Note that the conductive layer 103 may be formed in contact with the upper surface of the conductive layer 112a without providing the insulating layer 107.
  • the conductive layer 103 may be electrically connected to the conductive layer 112b.
  • the conductive layer 103 may be electrically connected to the conductive layer 112b. For example, by providing an opening in a region of the insulating layer 110 that overlaps with the conductive layer 103 and providing the conductive layer 112b to cover the opening, a structure can be obtained in which the conductive layer 103 and the conductive layer 112b are in contact with each other.
  • the conductive layer 103 may be electrically connected to the conductive layer 104.
  • the conductive layer 104 By electrically connecting the conductive layer 104 that functions as a gate electrode and the conductive layer 103 that functions as a back gate electrode, the back gate electrode and the gate electrode can be made to have the same potential, and the on-current of the transistor 100E is reduced. It can be made larger.
  • the thickness T103 of the conductive layer 103 is preferably at least 0.5 times the channel length L100, more preferably at least 1.0 times, even more preferably over 1.0 times, and at most 2.0 times. It is preferably 1.5 times or less, and even more preferably 1.2 times or less. Thereby, a region in the semiconductor layer 108 that overlaps with the conductive layer 104 via the insulating layer 106 and overlaps with the conductive layer 103 via the insulating layer 110 and the insulating layer 120 can be made sufficiently wide. Therefore, the potential on the back channel side of the semiconductor layer 108 can be controlled more reliably.
  • the film thickness T103 of the conductive layer 103 may be larger than the film thickness Tins. Thereby, the potential on the back channel side of the semiconductor layer 108 can be fixed in a wide range between the source region and the drain region in the semiconductor layer 108.
  • the transistor 100E has a region in which the conductive layer 103, the insulating layer 110, the semiconductor layer 108, the insulating layer 106, and the conductive layer 104 overlap in this order in one direction without any other layer in between.
  • This direction includes a direction perpendicular to the channel length L100.
  • the thickness T103 of the conductive layer 103 can be made larger than the sum of the thickness of the portion of the semiconductor layer 108 that is in contact with the conductive layer 112a inside the opening 141 and the thickness of the insulating layer 106 that is in contact with that portion.
  • the distance L11 which is the shortest distance between the conductive layer 103 and the semiconductor layer 108 in a cross-sectional view, is preferably shorter than the channel length L100, more preferably 0.5 times or less, and even more preferably 0.1 times or less. The closer the distance between the conductive layer 103 and the semiconductor layer 108 is, the higher the saturation of the Id-Vd characteristics of the transistor 100 can be.
  • the shortest distance between the conductive layer 103 and the semiconductor layer 108 may differ on the left and right sides of the opening 141. At this time, it is preferable that the distance L11 satisfies the above range on at least one of the left and right sides of the opening 141, and it is more preferable that the distance L11 is within the above range on both sides.
  • the shortest distance between the conductive layer 103 and the semiconductor layer 108 on the left side of the opening 141 is preferably 50% or more and 150% or less, more preferably 30% or more and 130% or less, of the shortest distance on the right side of the opening 141. It is preferable, and more preferably 10% or more and 110% or less.
  • the insulating layer 107 is provided on the conductive layer 202, the insulating layer 110 is provided on the insulating layer 107, and the insulating layer 120 is provided on the insulating layer 110. Parts of the insulating layer 107, the insulating layer 110, and the insulating layer 120 function as a back gate insulating layer of the transistor 200G.
  • FIGS. 24B and 24C show a structure in which the insulating layer 107 is provided over the conductive layer 202, one embodiment of the present invention is not limited to this. As shown in FIGS. 26A and 26B, the conductive layer 202 may be provided between the insulating layer 107 and the insulating layer 110.
  • a conductive layer 202 is provided on the insulating layer 107, and an insulating layer 110 is provided on the conductive layer 202.
  • the insulating layer 110 is in contact with the top and side surfaces of the conductive layer 202.
  • the same material as the conductive layer 103 can be used for the conductive layer 202.
  • the conductive layer 202 can be formed in the same process as the conductive layer 103.
  • the conductive layer 202 and the conductive layer 103 can be formed by forming a conductive film to be the conductive layer 202 and the conductive layer 103 and processing the conductive film.
  • Configuration Example 9 Note that the configurations of the conductive layer 103 and the insulating layer 107 shown in Configuration Example 9 can also be applied to other configuration examples.
  • FIG. 27A A top view of a semiconductor device 10H that is one embodiment of the present invention is shown in FIG. 27A.
  • FIG. 27B shows a cross-sectional view taken along the dashed line A1-A2 shown in FIG. 27A.
  • FIG. 9B a cross-sectional view taken along the dashed-dotted line B1-B2 and the dashed-dotted line B3-B4.
  • the semiconductor device 10H includes a transistor 100A and a transistor 200H.
  • the semiconductor device 10H differs from the semiconductor device 10A shown in FIG. 9A etc. mainly in that the configurations of a conductive layer 212a and a conductive layer 212b are different.
  • FIG. 28 shows an enlarged view of the transistor 200H shown in FIGS. 27A and 27B.
  • the conductive layer 212a and the conductive layer 212b are provided to cover the openings 147a and 147b provided in the insulating layer 106 and the insulating layer 195.
  • the conductive layer 212a and the conductive layer 212b are formed in a different process from the conductive layer 104 and the conductive layer 204.
  • the conductive layer 212a and the conductive layer 212b may be made of the same material as the conductive layer 104 and the conductive layer 204, or may be made of a different material.
  • the conductive layer 204 is formed on the insulating layer 106
  • the insulating layer 195 is formed on the conductive layer 204
  • the openings 147a and 147b are formed in the insulating layer 106 and the insulating layer 195
  • the openings 147a and 147b are covered.
  • the conductive layer 212a and the conductive layer 212b can be formed in this manner.
  • a region 208D is provided in a region of the semiconductor layer 208 that does not overlap with the conductive layer 204.
  • the region 208D can be formed by adding an impurity element to the semiconductor layer 208 using the conductive layer 204 as a mask.
  • the impurity element is added to a region of the semiconductor layer 208 that does not overlap with the conductive layer 204 via the insulating layer 106.
  • the opening 147a and the opening 147b are provided in a region overlapping the region 208D, and the conductive layer 212a and the conductive layer 212b are in contact with the region 208D at the opening 147a and the opening 147b.
  • the upper surface shapes of the openings 147a and 147b are not particularly limited.
  • the impurity element When adding an impurity element to the semiconductor layer 208 to form the region 208D, the impurity element may be supplied to the semiconductor layer 108 through the insulating layer 106 using the conductive layer 104 as a mask. As a result, a region 108L is formed in a region of the semiconductor layer 108 that does not overlap with the conductive layer 104.
  • transistor 100A the above description can be referred to, so a detailed explanation will be omitted.
  • Configuration Example 10 Note that the configuration of the conductive layer 212a and the conductive layer 212b shown in Configuration Example 10 can also be applied to other configuration examples.
  • a semiconductor device having one of the transistors 100 to 100E, which are VFETs, and one of the transistors 200 to 200H, which are planar type.
  • the aspect is not limited to this. Any two or more of the transistors 100 to 100E and the transistors 200 to 200H can be combined.
  • a semiconductor device may include two or more transistors 100 to 100E, which are VFETs.
  • FIG. 29A A top view of a semiconductor device 10J that is one embodiment of the present invention is shown in FIG. 29A.
  • FIG. 29B shows a cross-sectional view taken along the dashed-dotted line A3-A4 shown in FIG. 29A
  • FIG. 29C shows cross-sectional views taken along the dashed-dotted line B1-B2 and the dashed-dotted line B5-B6.
  • the semiconductor device 10J includes a transistor 100A and a transistor 100F.
  • the semiconductor device 10J mainly differs from the semiconductor device 10A shown in FIG. 9A etc. in that it includes a transistor 100F, which is a VFET, instead of the planar transistor 200A.
  • the transistor 100A shown in FIGS. 29B and 29C has the same configuration as the transistor 100A shown in FIGS. 9A and 9B, except that it does not have the region 108L. Note that the transistor 100A may have a structure including the region 108L.
  • the transistor 100F includes a conductive layer 112aF, an insulating layer 110, a semiconductor layer 108F, a conductive layer 112bF, an insulating layer 106, and a conductive layer 104F.
  • Transistor 100F corresponds to transistor 100D shown in FIGS. 21A and 21B.
  • the conductive layer 112aF, the conductive layer 112bF, the conductive layer 104F, the semiconductor layer 108F, the opening 141F, and the opening 143F of the transistor 100F are the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the semiconductor layer 108, the opening 141, and the opening 143 of the transistor 100D.
  • 29B and 29C show a structure in which the transistor 100F does not have the region 108L. Note that the transistor 100F may have a structure including the region 108L.
  • the transistor 100A and the transistor 100F can be formed using some steps in common. Specifically, the conductive layer 112a and the conductive layer 112aF can be formed in the same process. The conductive layer 112b and the conductive layer 112bF can be formed in the same process. The conductive layer 104 and the conductive layer 104F can be formed in the same process.
  • the semiconductor layer 108 and the semiconductor layer 108F are formed in different steps. This allows different materials to be used for the semiconductor layer 108 and the semiconductor layer 108F.
  • the indium content of the first metal oxide is lower than the indium content of the second metal oxide.
  • the content can be higher than the content of Thereby, the on-state current of the transistor 100A can be increased.
  • the saturation in the Id-Vd characteristics of the transistor 100F can be improved.
  • the indium content of the second metal oxide may be higher than the indium content of the first metal oxide. Thereby, the on-state current of the transistor 100F can be increased.
  • the saturation of the Id-Vd characteristic of the transistor 100A can be improved.
  • the same material may be used for the semiconductor layer 108 and the semiconductor layer 108F.
  • the semiconductor layer 108 and the semiconductor layer 108F may differ in one or more of the film thickness, crystallinity, carrier concentration, and film quality.
  • One of the semiconductor layer 108 and the semiconductor layer 108F may have a single layer structure, and the other may have a laminated structure.
  • the gate insulating layer of the transistor 100F has a stacked structure of an insulating layer 105 and an insulating layer 106.
  • the gate insulating layer of the transistor 100A has a single layer structure of the insulating layer 106.
  • the thicknesses of the gate insulating layers of the transistor 100A and the transistor 100F can be made different.
  • the thickness of the gate insulating layer of the transistor 100F can be made thicker than the thickness of the gate insulating layer of the transistor 100A.
  • the gate breakdown voltage of the transistor 100F can be increased.
  • the on-state current of the transistor 100A can be increased and the operating speed can be increased.
  • the channel length of the transistor 100A and the transistor 100F are the same.
  • the channel lengths of the channels match or approximately match.
  • the channel width of the transistor 100A and the channel width of the transistor 100F can be made to match or approximately match. Note that the channel widths of the transistor 100A and the transistor 100F may be made different by making one or both of the upper surface shape and size of the opening 143 and the opening 143F different.
  • Embodiment 2 In this embodiment, a method for manufacturing a semiconductor device according to one embodiment of the present invention will be described with reference to FIGS. 30 to 44. Note that regarding the materials and forming methods of each element, descriptions of the same parts as those previously described in Embodiment 1 may be omitted.
  • Thin films (insulating films, semiconductor films, conductive films, etc.) constituting semiconductor devices can be formed using sputtering, chemical vapor deposition (CVD), vacuum evaporation, and pulsed laser deposition (PLD). ) method, ALD method, or the like.
  • the CVD method includes a PECVD method, a thermal CVD method, and the like.
  • one of the thermal CVD methods is a metal organic chemical vapor deposition (MOCVD) method.
  • Thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be manufactured using spin coating, dip coating, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, and curtain coating. It can be formed by a wet film forming method such as coating or knife coating.
  • a photolithography method or the like can be used when processing the thin film that constitutes the semiconductor device.
  • the thin film may be processed by a nanoimprint method, a sandblasting method, a lift-off method, or the like.
  • an island-shaped thin film may be directly formed by a film forming method using a shielding mask such as a metal mask.
  • One method is to form a resist mask on a thin film to be processed, process the thin film by etching or the like, and then remove the resist mask.
  • the other method is to form a photosensitive thin film and then process the thin film into a desired shape by exposing and developing the film.
  • the light used for exposure can be, for example, i-line (wavelength: 365 nm), g-line (wavelength: 436 nm), h-line (wavelength: 405 nm), or a mixture of these.
  • ultraviolet rays, KrF laser light, ArF laser light, etc. can also be used.
  • exposure may be performed using immersion exposure technology.
  • extreme ultraviolet (EUV) light or X-rays may be used.
  • an electron beam can be used instead of the light used for exposure. It is preferable to use extreme ultraviolet light, X-rays, or electron beams because extremely fine processing becomes possible. Note that when exposure is performed by scanning a beam such as an electron beam, a photomask is not necessary.
  • a dry etching method, wet etching method, sandblasting method, etc. can be used for etching the thin film.
  • FIGS. 30A to 33C is a diagram illustrating a method for manufacturing the semiconductor device 10A. Each figure shows a cross-sectional view taken along the dashed line A1-A2.
  • the conductive layer 112a and the conductive layer 202 are formed on the substrate 102, and the insulating film 110af, which becomes the insulating layer 110a, and the insulating film 110bf, which becomes the insulating layer 110b, are formed on the conductive layer 112a and the conductive layer 202.
  • Figure 30A the insulating film 110af, which becomes the insulating layer 110a, and the insulating film 110bf, which becomes the insulating layer 110b, are formed on the conductive layer 112a and the conductive layer 202.
  • a sputtering method can be suitably used to form the conductive films that will become the conductive layer 112a and the conductive layer 202.
  • the conductive layer 112a and the conductive layer 202 can be formed by processing the conductive film.
  • a sputtering method or a PECVD method can be suitably used to form the insulating film 110af and the insulating film 110bf.
  • a sputtering method or a PECVD method can be suitably used to form the insulating film 110af and the insulating film 110bf.
  • attachment of impurities derived from the atmosphere to the surface of the insulating film 110af can be suppressed. Examples of such impurities include water and organic substances.
  • the substrate temperature during the formation of the insulating film 110af and the insulating film 110bf is preferably 180° C. or more and 450° C. or less, more preferably 200° C. or more and 450° C. or less, further preferably 250° C. or more and 450° C. or less, and even more preferably 300° C. or more and 450° C. or less. It is preferably 300°C or more and 450°C or less, more preferably 300°C or more and 400°C or less, and even more preferably 350°C or more and 400°C or less.
  • the substrate temperature at the time of forming the insulating film 110af and the insulating film 110bf within the above-mentioned range, it is possible to reduce the release of impurities (for example, water and hydrogen) from themselves, and the impurities are diffused into the semiconductor layer 108. This can be suppressed. Therefore, a transistor exhibiting good electrical characteristics and high reliability can be obtained.
  • impurities for example, water and hydrogen
  • oxygen may be supplied to the insulating film 110bf.
  • a method for supplying oxygen for example, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or a plasma treatment can be used.
  • the plasma treatment an apparatus that turns oxygen gas into plasma using high-frequency power can be suitably used. Examples of devices that turn gas into plasma using high-frequency power include PECVD devices, plasma etching devices, and plasma ashing devices.
  • the plasma treatment is preferably performed in an atmosphere containing oxygen. For example, it is preferable to perform the plasma treatment in an atmosphere containing one or more of oxygen, dinitrogen monoxide (N 2 O), nitrogen dioxide (NO 2 ), carbon monoxide, and carbon dioxide.
  • the plasma treatment may be performed continuously in a vacuum without exposing the surface of the insulating film 110bf to the atmosphere.
  • a PECVD apparatus is used to form the insulating film 110bf, it is preferable to perform the plasma treatment using the PECVD apparatus. Thereby, productivity can be increased.
  • a metal oxide layer 180 on the insulating film 110bf (FIG. 30B).
  • oxygen can be supplied to the insulating film 110bf.
  • the conductivity of the metal oxide layer 180 does not matter.
  • the metal oxide layer 180 at least one of an insulating film, a semiconductor film, and a conductive film can be used.
  • the metal oxide layer 180 for example, aluminum oxide, hafnium oxide, hafnium aluminate, indium oxide, indium tin oxide (ITO), or silicon-containing indium tin oxide (ITSO) can be used.
  • the metal oxide layer 180 it is preferable to use an oxide material containing one or more of the same elements as the semiconductor layer 108 and the semiconductor layer 208. In particular, it is preferable to use an oxide semiconductor material that can be used for the semiconductor layer 108 and the semiconductor layer 208.
  • the oxygen flow rate ratio or oxygen partial pressure is, for example, 50% or more and 100% or less, preferably 65% or more and 100% or less, more preferably 80% or more and 100% or less, and still more preferably 90% or more and 100% or less. In particular, it is preferable that the oxygen flow rate ratio be 100% and the oxygen partial pressure as close to 100% as possible.
  • oxygen is supplied to the insulating film 110bf and oxygen is desorbed from the insulating film 110bf when forming the metal oxide layer 180.
  • oxygen is supplied to the insulating film 110bf and oxygen is desorbed from the insulating film 110bf when forming the metal oxide layer 180.
  • a large amount of oxygen can be confined in the insulating film 110bf.
  • a large amount of oxygen can be supplied to the semiconductor layer 108 through later heat treatment.
  • oxygen vacancies and V OH in the semiconductor layer 108 can be reduced, and a transistor with good electrical characteristics and high reliability can be obtained.
  • heat treatment may be performed. By performing heat treatment after forming the metal oxide layer 180, oxygen can be effectively supplied from the metal oxide layer 180 to the insulating film 110bf.
  • the temperature of the heat treatment is preferably 150°C or higher and lower than the strain point of the substrate, more preferably 200°C or higher and 450°C or lower, further preferably 250°C or higher and 450°C or lower, and even more preferably 300°C or higher and 450°C or lower. Further, the temperature is preferably 300°C or more and 400°C or less, and even more preferably 350°C or more and 400°C or less.
  • the heat treatment can be performed in an atmosphere containing one or more of noble gases, nitrogen, or oxygen. Dry air (CDA: Clean Dry Air) may be used as the atmosphere containing nitrogen or the atmosphere containing oxygen. Note that it is preferable that the content of hydrogen, water, etc. in the atmosphere is as low as possible.
  • the atmosphere it is preferable to use a high-purity gas having a dew point of -60°C or lower, preferably -100°C or lower.
  • a high-purity gas having a dew point of -60°C or lower, preferably -100°C or lower.
  • oxygen may be further supplied to the insulating film 110bf via the metal oxide layer 180.
  • a method for supplying oxygen for example, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or a plasma treatment can be used.
  • the plasma treatment the above description can be referred to, so a detailed explanation will be omitted.
  • the metal oxide layer 180 is removed.
  • a wet etching method can be suitably used. By using the wet etching method, it is possible to suppress etching of the insulating film 110bf when removing the metal oxide layer 180. Thereby, the thickness of the insulating film 110bf can be suppressed from becoming thinner, and the thickness of the insulating layer 110a can be made uniform.
  • the process for supplying oxygen to the insulating film 110bf is not limited to the above-mentioned method.
  • oxygen radicals, oxygen atoms, oxygen atom ions, oxygen molecular ions, etc. are supplied to the insulating film 110bf by ion doping, ion implantation, plasma treatment, or the like.
  • oxygen may be supplied to the insulating film 110bf through the film.
  • the film is removed after supplying oxygen.
  • a conductive film or a semiconductor film containing one or more of indium, zinc, gallium, tin, aluminum, chromium, tantalum, titanium, molybdenum, nickel, iron, cobalt, or tungsten is used as the film for suppressing the above-mentioned oxygen desorption. be able to.
  • an insulating film 110cf that becomes the insulating layer 110c and an insulating film 120f that becomes the insulating layer 120 are formed on the insulating film 110bf (FIG. 30C).
  • a sputtering method or a PECVD method can be suitably used to form the insulating film 110cf and the insulating film 120f.
  • a sputtering method or a PECVD method can be suitably used to form the insulating film 110cf and the insulating film 120f.
  • attachment of impurities derived from the atmosphere to the surface of the insulating film 110cf can be suppressed.
  • the insulating film 120f is processed to form the insulating layer 120 (FIG. 30D).
  • the insulating layer 120 is provided in a region where the semiconductor layer 208 is provided.
  • a dry etching method can be suitably used to form the insulating layer 120.
  • a conductive film 112bf which becomes the conductive layer 112b, is formed on the insulating film 110cf and the insulating layer 120 (FIG. 30E).
  • a sputtering method can be suitably used to form the conductive film 112bf.
  • the conductive film 112bf is processed to form a conductive layer 112B (FIG. 31A).
  • the conductive layer 112B will later become the conductive layer 112b.
  • a wet etching method can be suitably used to form the conductive layer 112B.
  • a portion of the conductive layer 112B is removed to form a conductive layer 112b having an opening 143.
  • a wet etching method can be suitably used to form the conductive layer 112b.
  • the insulating film 110af, the insulating film 110bf, and the insulating film 110cf are removed to form the insulating layer 110 having the opening 141 (FIG. 31B).
  • the opening 141 is provided in a region overlapping with the opening 143.
  • the conductive layer 112a is exposed.
  • a dry etching method can be suitably used to form the insulating layer 110.
  • the opening 141 can be formed using, for example, the resist mask used to form the opening 143. Specifically, a resist mask is formed on the conductive layer 112B, a part of the conductive layer 112B is removed using the resist mask to form an opening 143, and the insulating film 110af and the insulating film are removed using the resist mask. 110bf and a portion of the insulating film 110cf can be removed to form the opening 141.
  • the opening 141 may be formed using a resist mask different from the resist mask used to form the opening 143.
  • the opening 141 when forming the opening 141 or after forming the opening 141, a part of the conductive layer 112a in a region overlapping with the opening 141 may be removed.
  • the thickness of the region of the conductive layer 112a in contact with the lower surface of the semiconductor layer 108 thinner than the thickness of the region not in contact with the semiconductor layer 108, the electric field of the gate electrode applied to the channel formation region near the conductive layer 112a is strengthened. Therefore, the on-state current of the transistor can be increased.
  • a metal oxide film 208f that will become the semiconductor layer 208 is formed, an insulating film 105f that will become the insulating layer 105 is formed on the metal oxide film 208f, and a resist mask 159a is formed on the insulating film 105f (FIG. 31C). ).
  • the resist mask 159a is provided in a region overlapping with the insulating layer 120. It is preferable that the end portion of the resist mask 159a be provided on the insulating layer 120.
  • the metal oxide film 208f is provided in contact with the top surface and side surfaces of the conductive layer 112b, the top surface and side surfaces of the insulating layer 120, the top surface and side surfaces of the insulating layer 110, and the top surface of the conductive layer 112a.
  • the metal oxide film 208f is preferably formed by a sputtering method using a metal oxide target.
  • the metal oxide film 208f is preferably formed by an ALD method.
  • the metal oxide film 208f is preferably a dense film with as few defects as possible. Further, it is preferable that the metal oxide film 208f is a highly pure film in which impurities containing hydrogen elements are reduced as much as possible. In particular, it is preferable to use a crystalline metal oxide film as the metal oxide film 208f.
  • oxygen gas when forming the metal oxide film 208f.
  • oxygen gas when forming the metal oxide film 208f oxygen can be suitably supplied into the insulating layer 110 and the insulating layer 120.
  • oxygen gas when an oxide or an oxynitride is used for the insulating layer 110b and the insulating layer 120, oxygen can be suitably supplied into the insulating layer 110b.
  • oxygen vacancies and V O H in the semiconductor layer 108 can be reduced.
  • oxygen vacancies and V O H in the semiconductor layer 208 can be reduced.
  • oxygen gas and an inert gas for example, helium gas, argon gas, xenon gas, etc.
  • an inert gas for example, helium gas, argon gas, xenon gas, etc.
  • the lower the oxygen flow rate ratio or the oxygen partial pressure the lower the crystallinity of the metal oxide film, and the transistor can have a larger on-current.
  • a stacked structure of two or more metal oxide layers having different crystallinity can be formed.
  • the substrate temperature during formation of the metal oxide film 208f is preferably from room temperature to 250°C, more preferably from room temperature to 200°C, and even more preferably from room temperature to 140°C.
  • a film forming method such as a thermal ALD method or PEALD (Plasma Enhanced ALD).
  • the thermal ALD method is preferable because it shows extremely high step coverage.
  • the PEALD method is preferable because it shows high step coverage and also enables low-temperature film formation.
  • the metal oxide film can be formed, for example, by an ALD method using a precursor containing a constituent metal element and an oxidizing agent.
  • three precursors can be used: a precursor containing indium, a precursor containing gallium, and a precursor containing zinc.
  • a precursor containing indium a precursor containing gallium
  • a precursor containing zinc a precursor containing zinc
  • two precursors may be used, one containing indium and the other containing gallium and zinc.
  • precursors containing indium include triethyl indium, tris(2,2,6,6-tetramethyl-3,5-heptanedioic acid) indium, cyclopentadienyl indium, indium (III) chloride, and (3 -(dimethylamino)propyl)dimethylindium.
  • precursors containing gallium include trimethyl gallium, triethyl gallium, tris(dimethylamide) gallium(III), gallium(III) acetylacetonate, tris(2,2,6,6-tetramethyl-3,5-heptane)
  • examples include gallium (dioate), dimethylchlorogallium, diethylchlorogallium, and gallium (III) chloride.
  • precursors containing zinc include dimethylzinc, diethylzinc, bis(2,2,6,6-tetramethyl-3,5-heptanedioic acid)zinc, and zinc chloride.
  • oxidizing agent examples include ozone, oxygen, and water.
  • one or more of the type of source gas, the flow rate ratio of the source gas, the time for flowing the source gas, and the order of flowing the source gas may be adjusted. By adjusting these, it is also possible to form a film whose composition changes continuously. Furthermore, it becomes possible to successively form films having different compositions.
  • the semiconductor layer 208 has a stacked structure, after the first metal oxide film is formed, the next metal oxide film is formed continuously without exposing the surface to the atmosphere. It is preferable.
  • treatment is performed to remove water, hydrogen, organic substances, etc. adsorbed on the surfaces of the insulating layers 110 and 120, and oxygen is added to the insulating layers 110 and 120. It is preferable to perform at least one of the processes for supplying.
  • the heat treatment can be performed at a temperature of 70° C. or higher and 200° C. or lower in a reduced pressure atmosphere.
  • plasma treatment may be performed in an atmosphere containing oxygen.
  • oxygen may be supplied to the insulating layer 110 and the insulating layer 120 by plasma treatment in an atmosphere containing an oxidizing gas such as dinitrogen monoxide (N 2 O).
  • oxygen can be supplied while suitably removing organic substances on the surfaces of the insulating layer 110 and the insulating layer 120. After such treatment, it is preferable to continuously form the metal oxide film 208f without exposing the surfaces of the insulating layer 110 and the insulating layer 120 to the atmosphere.
  • the insulating film 105f and the metal oxide film 208f are processed into an island shape to form the insulating layer 105A and the semiconductor layer 208.
  • a dry etching method can be suitably used to form the insulating layer 105A
  • a wet etching method can be suitably used to form the semiconductor layer 208.
  • different methods or the same method may be used to form the insulating layer 105A and the semiconductor layer 208.
  • the end of the semiconductor layer 208 and the end of the insulating layer 105 can be made to coincide or approximately coincide. Note that as shown in FIGS. 7B and 7C, the end of the semiconductor layer 208 does not have to coincide with the end of the insulating layer 105.
  • the transistor 200C shown in FIG. 15A etc. can be formed.
  • oxygen can also be supplied from the insulating layer 110b and the insulating layer 120 to the metal oxide film 208f or the semiconductor layer 208.
  • the area of the region where the insulating layer 120 and the metal oxide film 208f are in contact can be increased, and oxygen can be effectively supplied from the insulating layer 120 to the metal oxide film 208f.
  • the above description can be referred to, so a detailed explanation will be omitted.
  • the heat treatment does not need to be performed. Further, the heat treatment may not be performed here, but may also serve as the heat treatment performed in a later step. Further, a treatment at a high temperature in a later step (for example, a film formation step) may also serve as the heat treatment.
  • the semiconductor layer 208 and the insulating layer 105A are formed after the openings 141 and 143 are formed, one embodiment of the present invention is not limited to this.
  • the openings 141 and 143 may be formed after the semiconductor layer 208 and the insulating layer 105A are formed.
  • a metal oxide film 108f that will become the semiconductor layer 108 is formed so as to cover the openings 141 and 143, and a resist mask 159b is formed on the metal oxide film 108f (FIG. 32A).
  • the resist mask 159b is provided to cover at least the openings 141 and 143.
  • the metal oxide film 108f is provided in contact with the top surface and side surfaces of the conductive layer 112b, the top surface and side surfaces of the insulating layer 105A, the top surface and side surfaces of the insulating layer 110, and the top surface of the conductive layer 112a.
  • oxygen gas when forming the metal oxide film 108f.
  • oxygen gas when forming the metal oxide film 108f, oxygen can be suitably supplied into the insulating layer 110 and the insulating layer 105A.
  • oxygen gas when an oxide or an oxynitride is used for the insulating layer 110b and the insulating layer 105A, oxygen can be suitably supplied into the insulating layer 110b and the insulating layer 105A.
  • oxygen vacancies and V O H in the semiconductor layer 108 can be reduced.
  • oxygen vacancies and V OH in the semiconductor layer 208 can be reduced.
  • the description regarding the formation of the metal oxide film 208f can be referred to.
  • the metal oxide film 108f is processed into an island shape to form the semiconductor layer 108.
  • a wet etching method can be suitably used to form the semiconductor layer 108.
  • Oxygen can also be supplied from the insulating layer 110b to the metal oxide film 108f or the semiconductor layer 108 by heat treatment. At this time, it is more preferable to perform heat treatment after forming the metal oxide film 108f and before processing it into the semiconductor layer 108. Regarding the heat treatment, the above description can be referred to.
  • the heat treatment does not need to be performed. Further, the heat treatment may not be performed here, but may also serve as the heat treatment to be performed in a later step. Further, a treatment at a high temperature in a later step (for example, a film forming step) may also serve as the heat treatment.
  • an insulating film 106f that will become the insulating layer 106 is formed to cover the semiconductor layer 108, the semiconductor layer 208, the conductive layer 112b, the insulating layer 105A, the insulating layer 120, and the insulating layer 110 (FIG. 32C).
  • a PECVD method or an ALD method can be suitably used to form the insulating film 106f.
  • the insulating layer 106 When an oxide semiconductor is used for the semiconductor layer 108, the insulating layer 106 preferably functions as a barrier film that suppresses diffusion of oxygen. Since the insulating layer 106 has a function of suppressing oxygen diffusion, oxygen is suppressed from diffusing into the conductive layer 104 from above the insulating layer 106, and oxidation of the conductive layer 104 can be suppressed. As a result, a transistor exhibiting good electrical characteristics and high reliability can be obtained.
  • a barrier film refers to a film that has barrier properties.
  • an insulating layer having barrier properties can be called a barrier insulating layer.
  • barrier property refers to one of the functions of suppressing the diffusion of the corresponding substance (also referred to as low permeability) and the function of capturing or fixing the corresponding substance (also referred to as gettering). or both.
  • the insulating layer can have fewer defects. However, if the temperature during formation of the insulating film 106f is high, oxygen may be desorbed from the semiconductor layer 108 and the semiconductor layer 208, and oxygen vacancies and V O H in the semiconductor layer 108 and the semiconductor layer 208 may increase. .
  • the substrate temperature during formation of the insulating film 106f is preferably 180°C or more and 450°C or less, more preferably 200°C or more and 450°C or less, further preferably 250°C or more and 450°C or less, and even more preferably 300°C or more and 450°C or less.
  • the substrate temperature during formation of the insulating film 106f is preferable, and more preferably 300°C or more and 400°C or less.
  • plasma treatment may be performed on the semiconductor layer 108, the side surface of the semiconductor layer 208, and the surface of the insulating layer 105A.
  • impurities such as water adsorbed on the semiconductor layer 108, the side surfaces of the semiconductor layer 208, and the surface of the insulating layer 105A can be reduced. Therefore, impurities at the interface between the semiconductor layer 108 and the insulating layer 106, the interface between the semiconductor layer 208 and the insulating layer 106, and the interface between the insulating layer 105A and the insulating layer 106 can be reduced, and a highly reliable transistor can be realized.
  • Plasma treatment can be performed, for example, in an atmosphere of oxygen, ozone, nitrogen, dinitrogen monoxide, argon, or the like. Further, it is preferable that the plasma treatment and the formation of the insulating film 106f are performed continuously without exposure to the atmosphere.
  • the insulating film 106f and the insulating layer 105A are processed to form the insulating layer 106 and the insulating layer 105 (FIG. 32D).
  • the insulating layer 106 and the insulating layer 105 are provided with an opening 147a and an opening 147b that reach the semiconductor layer 208.
  • a dry etching method can be suitably used to form the insulating layer 106 and the insulating layer 105.
  • a conductive film 104f which becomes the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b, is formed on the insulating layer 106 (FIG. 33A).
  • the conductive film 104f is provided to cover the opening 147a and the opening 147b.
  • a sputtering method or an ALD method can be suitably used to form the conductive film 104f.
  • the conductive film 104f is processed to form the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b (FIG. 33B).
  • a region 208D is formed in a region of the semiconductor layer 208 that does not overlap with any of the conductive layer 204, the conductive layer 212a, the conductive layer 212b, and the insulating layer 106, and the conductive layer 204, the conductive layer 212a, and the conductive layer 212b are A region 208L is formed in a region that does not overlap with any of them and overlaps with the insulating layer 106 (FIG. 33C).
  • the impurity supply conditions in consideration of the material and thickness of the conductive layer 204 serving as a mask so that impurities are not supplied to the region of the semiconductor layer 208 overlapping with the conductive layer 204 as much as possible. .
  • a channel formation region with a sufficiently reduced impurity concentration can be formed in a region of the semiconductor layer 208 overlapping with the conductive layer 204.
  • impurities may be supplied to the semiconductor layer 108 using the conductive layer 104 as a mask.
  • a region 108L is formed in a region of the semiconductor layer 108 that does not overlap with the conductive layer 104 and overlaps with the insulating layer 106.
  • a plasma ion doping method or an ion implantation method can be suitably used. These methods allow the concentration profile in the depth direction to be controlled with high precision by adjusting the ion acceleration voltage, dose amount, and the like. Productivity can be increased by using the plasma ion doping method. Further, by using an ion implantation method using mass separation, the purity of the supplied impurity can be increased.
  • the impurity concentration at the surface of the semiconductor layer 208 or a portion close to the surface is highest.
  • a gas containing the impurity element described above can be used as the raw material used for supplying the impurity.
  • a gas containing the impurity element described above can be used.
  • B 2 H 6 gas or BF 3 gas can be used.
  • PH 3 gas can typically be used.
  • a mixed gas obtained by diluting these source gases with a noble gas may be used.
  • raw materials used for supplying impurities include CH 4 , N 2 , NH 3 , AlH 3 , AlCl 3 , SiH 4 , Si 2 H 6 , F 2 , HF, H 2 , (C 5 H 5 ) 2 Mg, and noble gases can be used. Note that the raw material is not limited to gas, and solid or liquid may be heated and vaporized before use.
  • Addition of impurities can be controlled by setting conditions such as accelerating voltage and dose amount, taking into consideration the composition, density, thickness, etc. of the insulating layer 106 and the semiconductor layer 208.
  • the acceleration voltage can be set in a range of, for example, 5 kV or more and 100 kV or less, preferably 7 kV or more and 70 kV or less, and more preferably 10 kV or more and 50 kV or less.
  • the dose amount is, for example, 1 ⁇ 10 13 ions/cm 2 or more and 1 ⁇ 10 17 ions/cm 2 or less, preferably 1 ⁇ 10 14 ions/cm 2 or more and 5 ⁇ 10 16 ions/cm 2 or less, more preferably 1 It can be in the range of ⁇ 10 15 ions/cm 2 or more and 3 ⁇ 10 16 ions/cm 2 or less.
  • the acceleration voltage can be in the range of, for example, 10 kV or more and 100 kV or less, preferably 30 kV or more and 90 kV or less, and more preferably 40 kV or more and 80 kV or less.
  • the dose amount is, for example, 1 ⁇ 10 13 ions/cm 2 or more and 1 ⁇ 10 17 ions/cm 2 or less, preferably 1 ⁇ 10 14 ions/cm 2 or more and 5 ⁇ 10 16 ions/cm 2 or less, more preferably 1 It can be in the range of ⁇ 10 15 ions/cm 2 or more and 3 ⁇ 10 16 ions/cm 2 or less.
  • the impurity supply method is not limited to this, and for example, plasma treatment or treatment using thermal diffusion by heating may be used.
  • impurities can be added by generating plasma in a gas atmosphere containing the impurity to be added and performing plasma processing.
  • a dry etching device As the device for generating the plasma, a dry etching device, an ashing device, a plasma CVD device, a high-density plasma CVD device, etc. can be used.
  • hydrogen can be supplied as an impurity to the semiconductor layer 208 in a region that does not overlap with the conductive layer 204 by performing plasma treatment in an atmosphere containing hydrogen gas using a plasma CVD apparatus.
  • a plasma CVD apparatus for supplying impurities and forming the insulating layer 195, the supply of impurities and the formation of the insulating layer 195 can be performed continuously in the apparatus, and productivity can be improved.
  • an insulating layer 195 is formed to cover the conductive layer 104, the conductive layer 204, the conductive layer 212a, the conductive layer 212b, the insulating layer 106, and the semiconductor layer 208 (FIGS. 9A and 9B).
  • the PECVD method can be preferably used to form the insulating layer 195.
  • the film formation temperature of the insulating layer 195 is too high, there is a risk that impurities contained in the regions 108L, 208L, and 208D will diffuse into the peripheral portions of the semiconductor layer 108 and the semiconductor layer 208, including the channel formation region. Furthermore, the electrical resistance of the regions 108L, 208L, and 208D may increase. Therefore, the temperature at which the insulating layer 195 is formed may be determined in consideration of the diffusion of impurities.
  • the film-forming temperature of the insulating layer 195 is, for example, preferably 150°C or more and 400°C or less, preferably 180°C or more and 360°C or less, and more preferably 200°C or more and 250°C or less.
  • heat treatment may be performed.
  • the heat treatment may lower the resistance of the regions 108L, 208L, and 208D.
  • impurities can be appropriately diffused, and regions 108L, 208L, and 208D having ideal impurity concentration gradients can be formed.
  • the above description can be referred to, so a detailed explanation will be omitted. Note that if the temperature of the heat treatment is too high (for example, 500° C. or higher), impurities may diffuse into the channel formation region, leading to deterioration of the electrical characteristics and reliability of the transistor.
  • the heat treatment does not need to be performed. Further, the heat treatment may not be performed here, but may also serve as the heat treatment performed in a later step. Further, if there is a treatment at a high temperature in a later step (for example, a film forming step), it may also be used as the heat treatment.
  • the semiconductor device 10A can be manufactured.
  • FIGS. 34A to 36D is a diagram illustrating a method for manufacturing the semiconductor device 10C. Each figure shows a cross-sectional view taken along the dashed line A1-A2.
  • oxygen may be supplied to the insulating film 110bf.
  • the description in ⁇ Manufacturing method example 1> can be referred to, so a detailed explanation will be omitted.
  • an insulating film 110cf that becomes the insulating layer 110c is formed on the insulating film 110bf.
  • a conductive film 112bf which becomes the conductive layer 112b, is formed on the insulating film 110cf (FIG. 34A).
  • the conductive film 112bf is processed to form a conductive layer 112B (FIG. 34B).
  • an insulating film 120f that will become the insulating layer 120 is formed on the conductive layer 112B and the insulating film 110cf (FIG. 34C).
  • the insulating film 120f and part of the conductive layer 112B are removed to form the insulating layer 120 and the conductive layer 112b having the opening 143, and the insulating film 110af, the insulating film 110bf, and part of the insulating film 110cf are removed. Then, the insulating layer 110 having an opening 141 is formed (FIG. 34D).
  • a metal oxide film 208f that will become the semiconductor layer 208 is formed, an insulating film 105f that will become the insulating layer 105 is formed on the metal oxide film 208f, and a resist mask 159a is formed on the insulating film 105f (FIG. 35A). ).
  • the insulating film 105f and the metal oxide film 208f are processed into an island shape to form the insulating layer 105A and the semiconductor layer 208.
  • a metal oxide film 108f that will become the semiconductor layer 108 is formed so as to cover the openings 141 and 143, and a resist mask 159b is formed on the metal oxide film 108f (FIG. 35C).
  • the metal oxide film 108f is provided in contact with the side surface of the conductive layer 112b, the top surface and side surfaces of the insulating layer 120, the top surface and side surfaces of the insulating layer 110, and the top surface of the conductive layer 112a.
  • the metal oxide film 108f is processed into an island shape to form the semiconductor layer 108.
  • the insulating film 120f is processed into an island shape, and the insulating layer 120 is may be formed.
  • an insulating film 106f that will become the insulating layer 106 is formed to cover the semiconductor layer 108, the semiconductor layer 208, the conductive layer 112b, the insulating layer 105A, the insulating layer 120, and the insulating layer 110 (FIG. 36A).
  • the insulating film 106f and the insulating layer 105A are processed to form the insulating layer 106 and the insulating layer 105 (FIG. 36B).
  • a conductive film to be the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b is processed on the insulating layer 106, and by processing the conductive film, the conductive layer 104, the conductive layer 204, and the conductive layer 212b are processed.
  • Form layer 212a and conductive layer 212b (FIG. 36C).
  • impurities are supplied to the semiconductor layer 208 using the conductive layer 204, the conductive layer 212a, and the conductive layer 212b as masks, thereby forming a region 208D and a region 208L (FIG. 36D).
  • an insulating layer 195 is formed to cover the conductive layer 104, the conductive layer 204, the conductive layer 212a, the conductive layer 212b, the insulating layer 106, and the semiconductor layer 208 (FIGS. 17A and 17B).
  • the semiconductor device 10C can be manufactured.
  • FIGS. 37A to 38C is a diagram illustrating a method for manufacturing the semiconductor device 10B. Each figure shows a cross-sectional view taken along the dashed line A1-A2.
  • the insulating film 105f, the metal oxide film 208f, and the insulating film 120f are processed into island shapes to form the insulating layer 105A, the semiconductor layer 208, and the insulating layer 105.
  • a metal oxide film 108f that will become the semiconductor layer 108 is formed so as to cover the openings 141 and 143, and a resist mask 159b is formed on the metal oxide film 108f (FIG. 37B).
  • the metal oxide film 108f is provided in contact with the side surface of the conductive layer 112b, the top surface and side surfaces of the insulating layer 110, and the top surface of the conductive layer 112a.
  • the metal oxide film 108f is processed into an island shape to form the semiconductor layer 108.
  • an insulating film 106f that will become the insulating layer 106 is formed to cover the semiconductor layer 108, the semiconductor layer 208, the conductive layer 112b, the insulating layer 105A, the insulating layer 120, and the insulating layer 110 (FIG. 37D).
  • the insulating film 106f and the insulating layer 105A are processed to form the insulating layer 106 and the insulating layer 105 (FIG. 38A).
  • a conductive film to be the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b is processed on the insulating layer 106, and by processing the conductive film, the conductive layer 104, the conductive layer 204, and the conductive layer 212b are processed.
  • Form layer 212a and conductive layer 212b (FIG. 38B).
  • impurities are supplied to the semiconductor layer 208 using the conductive layer 204, the conductive layer 212a, and the conductive layer 212b as masks, thereby forming a region 208D and a region 208L (FIG. 38C).
  • an insulating layer 195 is formed to cover the conductive layer 104, the conductive layer 204, the conductive layer 212a, the conductive layer 212b, the insulating layer 106, and the semiconductor layer 208 (FIGS. 15A and 15B).
  • the semiconductor device 10B can be manufactured.
  • FIGS. 39A to 41D is a diagram illustrating a method for manufacturing the semiconductor device 10D. Each figure shows a cross-sectional view taken along the dashed line A1-A2.
  • a conductive layer 112a is formed on the substrate 102, and an insulating film 110af, which becomes the insulating layer 110a, and an insulating film 110bf, which becomes the insulating layer 110b, are formed on the conductive layer 112a (FIG. 39A).
  • oxygen may be supplied to the insulating film 110bf.
  • the description in ⁇ Manufacturing method example 1> can be referred to, so a detailed explanation will be omitted.
  • an insulating film 110cf that becomes the insulating layer 110c is formed on the insulating film 110bf.
  • a conductive film 112bf that becomes the conductive layer 112b and the conductive layer 202 is formed on the insulating film 110cf (FIG. 39B).
  • the conductive film 112bf is processed to form the conductive layer 112B and the conductive layer 202 (FIG. 39C).
  • an insulating film 120f which will become the insulating layer 120, is formed on the conductive layer 112B, the conductive layer 202, and the insulating film 110cf (FIG. 39D).
  • an insulating film 120f an insulating film 120_1f that becomes the insulating layer 120_1 and an insulating film 120_2f that becomes the insulating layer 120_2 are formed.
  • the insulating film 120f and part of the conductive layer 112B are removed to form the insulating layer 120 and the conductive layer 112b having the opening 143, and the insulating film 110af, the insulating film 110bf, and part of the insulating film 110cf are removed. Then, an insulating layer 110 having an opening 141 is formed (FIG. 40A).
  • a metal oxide film 208f that will become the semiconductor layer 208 is formed, an insulating film 105f that will become the insulating layer 105 is formed on the metal oxide film 208f, and a resist mask 159a is formed on the insulating film 105f (FIG. 40B). ).
  • the insulating film 105f, the metal oxide film 208f, and the insulating film 120f are processed into island shapes to form the insulating layer 105A, the semiconductor layer 208, and the insulating layer 120.
  • the insulating film 120f is processed into an island shape, and the insulating layer 120 is may be formed. Furthermore, the insulating layer 120 may not be formed using the resist mask 159a.
  • a metal oxide film 108f that will become the semiconductor layer 108 is formed so as to cover the openings 141 and 143, and a resist mask 159b is formed on the metal oxide film 108f (FIG. 40D).
  • the metal oxide film 108f is provided in contact with the top surface and side surfaces of the conductive layer 112b, the top surface and side surfaces of the insulating layer 110, and the top surface of the conductive layer 112a.
  • the metal oxide film 108f is processed into an island shape to form the semiconductor layer 108.
  • an insulating film 106f that will become the insulating layer 106 is formed to cover the semiconductor layer 108, the semiconductor layer 208, the conductive layer 112b, the insulating layer 105A, the insulating layer 120, and the insulating layer 110 (FIG. 41A).
  • the insulating film 106f and the insulating layer 105A are processed to form the insulating layer 106 and the insulating layer 105 (FIG. 41B).
  • a conductive film to be the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b is processed on the insulating layer 106, and by processing the conductive film, the conductive layer 104, the conductive layer 204, and the conductive layer 212b are processed.
  • Form layer 212a and conductive layer 212b (FIG. 41C).
  • impurities are supplied to the semiconductor layer 208, thereby forming a region 208D and a region 208L (FIG. 41D).
  • an insulating layer 195 is formed to cover the conductive layer 104, the conductive layer 204, the conductive layer 212a, the conductive layer 212b, the insulating layer 106, and the semiconductor layer 208 (FIGS. 19A and 19B).
  • the semiconductor device 10D can be manufactured.
  • FIGS. 42A to 44B is a diagram illustrating a method for manufacturing the semiconductor device 10J. Each figure shows a cross-sectional view taken along the dashed line A3-A4.
  • a conductive layer 112a and a conductive layer 112aF are formed on the substrate 102, and an insulating film 110af, which becomes the insulating layer 110a, and an insulating film 110bf, which becomes the insulating layer 110b, are formed on the conductive layer 112a and the conductive layer 112aF.
  • Figure 42A ).
  • oxygen may be supplied to the insulating film 110bf.
  • the description in ⁇ Manufacturing method example 1> can be referred to, so a detailed explanation will be omitted.
  • an insulating film 110cf that becomes the insulating layer 110c is formed on the insulating film 110bf.
  • a conductive film 112bf which becomes the conductive layer 112b and the conductive layer 112bF, is formed on the insulating film 110cf (FIG. 42B).
  • the conductive film 112bf is processed to form a conductive layer 112B and a conductive layer 112BF (FIG. 42C).
  • parts of the conductive layer 112B and the conductive layer 112bF are removed to form a conductive layer 112B having an opening 143 and a conductive layer 112bF having an opening 143F, and parts of the insulating film 110af, the insulating film 110bf, and the insulating film 110cf are removed.
  • the insulating layer 110 having an opening 141 and an opening 141F is formed by removing the portion (FIG. 42D).
  • a metal oxide film 208f that will become the semiconductor layer 108F is formed, an insulating film 105f that will become the insulating layer 105 is formed on the metal oxide film 208f, and a resist mask 159c is formed on the insulating film 105f (FIG. 43A). ).
  • the insulating film 105f and the metal oxide film 208f are processed into an island shape to form the insulating layer 105 and the semiconductor layer 108F.
  • a metal oxide film 108f that will become the semiconductor layer 108 is formed to cover the openings 141 and 141F, and a resist mask 159b is formed on the metal oxide film 108f (FIG. 43C).
  • the metal oxide film 108f is provided in contact with the top surface and side surfaces of the conductive layer 112b, the top surface and side surfaces of the insulating layer 110, and the top surface of the conductive layer 112a.
  • the metal oxide film 108f is processed into an island shape to form the semiconductor layer 108.
  • the insulating layer 106 is formed to cover the semiconductor layer 108, the semiconductor layer 108F, the conductive layer 112b, the conductive layer 112bF, the insulating layer 105, and the insulating layer 110 (FIG. 44A).
  • a conductive film that will become the conductive layer 104 and the conductive layer 104F is processed on the insulating layer 106, and the conductive layer 104 and the conductive layer 104F are formed by processing the conductive film (FIG. 44B).
  • an insulating layer 195 is formed to cover the conductive layer 104, the conductive layer 104F, and the insulating layer 106 (FIGS. 29B and 29C).
  • the semiconductor device 10J can be manufactured.
  • the display device of this embodiment can be a high-resolution display device or a large-sized display device. Therefore, the display device of this embodiment can be used, for example, on relatively large screens such as television devices, desktop or notebook personal computers, computer monitors, digital signage, and large game machines such as pachinko machines.
  • the present invention can be used in display units of digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and sound reproduction devices.
  • the display device of this embodiment can be a high-definition display device. Therefore, the display device of this embodiment can be used, for example, in a display unit of an information terminal (wearable device) such as a wristwatch type or a bracelet type, as well as a device for VR such as a head mounted display (HMD), and glasses. It can be used in the display section of wearable devices that can be worn on the head, such as AR devices.
  • an information terminal such as a wristwatch type or a bracelet type
  • VR head mounted display (HMD)
  • AR devices head mounted display
  • a semiconductor device of one embodiment of the present invention can be used for a display device or a module including the display device.
  • a module having the display device a module in which a connector such as a flexible printed circuit board (hereinafter referred to as FPC) or TCP (Tape Carrier Package) is attached to the display device, or a COG (Chip On Glass) method.
  • FPC flexible printed circuit board
  • TCP Transmission Carrier Package
  • COG Chip On Glass
  • Another example is a module in which an integrated circuit (IC) is mounted using a COF (Chip On Film) method or the like.
  • FIG. 45A shows a perspective view of the display device 50A.
  • the display device 50A has a configuration in which a substrate 152 and a substrate 151 are bonded together.
  • the substrate 152 is indicated by a broken line.
  • the display device 50A includes a display section 162, a connection section 140, a peripheral circuit section 164, wiring 165, and the like.
  • FIG. 45A shows an example in which an IC 173 and an FPC 172 are mounted on the display device 50A. Therefore, the configuration shown in FIG. 45A can also be called a display module including the display device 50A, an IC, and an FPC.
  • the connecting section 140 is provided outside the display section 162.
  • the connecting portion 140 can be provided along one side or a plurality of sides of the display portion 162.
  • the connecting portion 140 may be singular or plural.
  • FIG. 45A shows an example in which connection parts 140 are provided so as to surround the four sides of the display part.
  • the connection part 140 the common electrode of the display element and the conductive layer are electrically connected, and a potential can be supplied to the common electrode.
  • the peripheral circuit section 164 includes, for example, a scanning line drive circuit (also referred to as a gate driver). Furthermore, the peripheral circuit section 164 may include both a scanning line drive circuit and a signal line drive circuit (also referred to as a source driver).
  • a scanning line drive circuit also referred to as a gate driver
  • the peripheral circuit section 164 may include both a scanning line drive circuit and a signal line drive circuit (also referred to as a source driver).
  • the wiring 165 has a function of supplying signals and power to the display section 162 and the peripheral circuit section 164.
  • the signal and power are input to the wiring 165 from the outside via the FPC 172 or input to the wiring 165 from the IC 173.
  • FIG. 45A shows an example in which the IC 173 is provided on the substrate 151 by a COG method, a COF method, or the like.
  • a COG method a COG method
  • COF method a COF method
  • an IC having one or both of a scanning line drive circuit and a signal line drive circuit can be applied to the IC 173.
  • the display device 50A and the display module may have a configuration in which no IC is provided.
  • the IC may be mounted on the FPC using a COF method or the like.
  • the semiconductor device of one embodiment of the present invention can be applied to one or both of the display portion 162 and the peripheral circuit portion 164 of the display device 50A, for example.
  • the display section 162 is an area for displaying images in the display device 50A, and has a plurality of periodically arranged pixels 210.
  • FIG. 45A shows an enlarged view of one pixel 210.
  • the arrangement of pixels in the display device of this embodiment is not particularly limited, and various methods can be applied.
  • Examples of pixel arrays include stripe array, S-stripe array, matrix array, delta array, Bayer array, and pentile array.
  • the pixel 210 shown in FIG. 45A includes a pixel 230R that emits red light, a pixel 230G that emits green light, and a pixel 230B that emits blue light. Pixel 230R, pixel 230G, and pixel 230B each function as a subpixel.
  • the pixel 230R, the pixel 230G, and the pixel 230B each include a display element and a circuit that controls driving of the display element.
  • Various elements can be used as the display element, such as liquid crystal elements and light emitting elements.
  • a display element using a shutter method or optical interference method MEMS (Micro Electro Mechanical Systems) element, a microcapsule method, an electrophoresis method, an electrowetting method, an electronic powder fluid (registered trademark) method, etc. may be used. You can also do it.
  • a QLED (Quantum-dot LED) using a light source and a color conversion technology using a quantum dot material may be used.
  • Examples of display devices using liquid crystal elements include transmissive liquid crystal display devices, reflective liquid crystal display devices, and transflective liquid crystal display devices.
  • the light-emitting element examples include self-emitting light-emitting elements such as LEDs (Light Emitting Diodes), OLEDs (Organic LEDs), and semiconductor lasers.
  • LEDs Light Emitting Diodes
  • OLEDs Organic LEDs
  • semiconductor lasers As the LED, for example, a mini LED, a micro LED, etc. can be used.
  • Examples of the light-emitting substance included in the light-emitting element include a substance that emits fluorescence (fluorescent material), a substance that emits phosphorescence (phosphorescent material), and a substance that exhibits thermally activated delayed fluorescence (thermally activated delayed fluorescence (TADF)). materials), and inorganic compounds (quantum dot materials, etc.).
  • the emitted light color of the light emitting element can be infrared, red, green, blue, cyan, magenta, yellow, white, or the like. Furthermore, color purity can be increased by providing a microcavity structure to the light emitting element.
  • one electrode functions as an anode and the other electrode functions as a cathode.
  • FIG. 45B is a block diagram illustrating the display device 50A.
  • the display device 50A includes a display section 162 and a peripheral circuit section 164.
  • the display section 162 has a plurality of pixels 230 arranged periodically.
  • the peripheral circuit section includes a first drive circuit section 231 and a second drive circuit section 232.
  • the circuit included in the first drive circuit section 231 functions as, for example, a scanning line drive circuit.
  • the circuit included in the second drive circuit section 232 functions as, for example, a signal line drive circuit. Note that some kind of circuit may be provided at a position facing the first drive circuit section 231 with the display section 162 in between. Some kind of circuit may be provided at a position facing the second drive circuit section 232 with the display section 162 in between.
  • peripheral circuit section 164 Various circuits such as a shift register circuit, a level shifter circuit, an inverter circuit, a latch circuit, an analog switch circuit, a demultiplexer circuit, a logic circuit, etc. can be used for the peripheral circuit section 164.
  • transistors, capacitive elements, and the like can be used for the peripheral circuit section 164.
  • the transistor included in the peripheral circuit portion 164 may be formed in the same process as the transistor included in the pixel 230.
  • the display device 50A is arranged substantially parallel to the wirings 236 whose potentials are controlled by a circuit included in the first drive circuit section 231, and the second drive circuit section 231.
  • a wiring 238 whose potential is controlled by a circuit included in the circuit portion 232.
  • FIG. 45B shows an example in which a wiring 236 and a wiring 238 are connected to the pixel 230.
  • the wiring 236 and the wiring 238 are just an example, and the wiring connected to the pixel 230 is not limited to the wiring 236 and the wiring 238.
  • FIG. 46A is a circuit diagram showing a configuration example of latch circuit LAT.
  • the latch circuit LAT shown in FIG. 46A includes a transistor Tr31, a transistor Tr33, a transistor Tr35, a transistor Tr36, a capacitor C31, and an inverter circuit INV.
  • a node N is a node where one of the source or drain of the transistor Tr33, the gate of the transistor Tr35, and one electrode of the capacitor C31 are electrically connected.
  • the transistor Tr33 when a high potential signal is input to the terminal SMP, the transistor Tr33 is turned on. As a result, the potential of the node N becomes a potential corresponding to the potential of the terminal ROUT, and data corresponding to the signal input from the terminal ROUT to the latch circuit LAT is written to the latch circuit LAT. After writing data into the latch circuit LAT, when the potential of the terminal SMP is set to a low potential, the transistor Tr33 is turned off. As a result, the potential of node N is held, and the data written in latch circuit LAT is held.
  • the latch circuit LAT when the potential of the node N is a low potential, data with a value of "0" is held in the latch circuit LAT, and when the potential of the node N is a high potential, the latch circuit LAT holds data with a value of "0". It can be assumed that data with a value of "1" is held in the LAT.
  • the transistor Tr33 it is preferable to use a transistor with a small off-state current as the transistor Tr33.
  • an OS transistor can be suitably used as the transistor Tr33. This allows the latch circuit LAT to hold data for a long period of time. Therefore, the frequency of rewriting data to the latch circuit LAT can be reduced.
  • writing data such that a signal input from the terminal SP2 is output to the terminal LIN to the latch circuit LAT is sometimes simply referred to as "writing data to the latch circuit LAT.” That is, for example, writing data with a value of "1" to the latch circuit LAT may be simply referred to as “writing data to the latch circuit LAT.”
  • a semiconductor device can be suitably used for the latch circuit LAT.
  • the transistor 100 or the transistor 200 shown in FIG. 1B or the like can be applied to one or more of the transistor Tr31, the transistor Tr33, the transistor Tr35, and the transistor Tr36.
  • the inverter circuit INV includes a transistor Tr41, a transistor Tr43, a transistor Tr45, a transistor Tr47, and a capacitor C41.
  • all the transistors included in the latch circuit LAT can be transistors of the same polarity. It can be a transistor. Thereby, for example, in addition to the transistor Tr33, the transistor Tr31, the transistor Tr35, the transistor Tr36, the transistor Tr41, the transistor Tr43, the transistor Tr45, and the transistor Tr47 can be used as OS transistors. Therefore, all the transistors included in the latch circuit LAT can be manufactured in the same process.
  • a semiconductor device can be suitably used in the inverter circuit INV.
  • the transistor 100 or the transistor 200 shown in FIG. 1B or the like can be applied to one or more of the transistor Tr41, the transistor Tr43, the transistor Tr45, and the transistor Tr47.
  • the occupied area can be reduced and a display device with a narrow frame can be obtained.
  • one or more of the transistors 100 to 100F can be suitably used as transistors that require a large on-current.
  • one or more of the transistors 200 to 200H can be suitably used as transistors that require high saturation properties. Thereby, a display device with high performance can be obtained.
  • Pixel 230 has pixel circuit 51 and light emitting device 61.
  • the pixel circuit 51 shown in FIG. 47A is a 2Tr1C type pixel circuit having a transistor 52A, a transistor 52B, and a capacitor 53.
  • One of the source and drain of the transistor 52A is electrically connected to the gate of the transistor 52B and one terminal of the capacitor 53, and the other of the source and drain is electrically connected to the wiring SL.
  • a gate of the transistor 52A is electrically connected to the wiring GL.
  • One of the source and drain of the transistor 52B and the other terminal of the capacitor 53 are electrically connected to the anode of the light emitting device 61.
  • the other of the source and drain of the transistor 52B is electrically connected to the wiring ANO.
  • the cathode of the light emitting device 61 is electrically connected to the wiring VCOM.
  • the wiring GL corresponds to the wiring 236, and the wiring SL corresponds to the wiring 238.
  • the wiring VCOM is a wiring that provides a potential for supplying current to the light emitting device 61.
  • the transistor 52A has a function of controlling the conducting state or non-conducting state between the wiring SL and the gate of the transistor 52B based on the potential of the wiring GL. For example, VDD is supplied to the wiring ANO, and VSS is supplied to the wiring VCOM.
  • the transistor 52B has a function of controlling the amount of current flowing to the light emitting device 61.
  • Capacitor 53 has a function of holding the gate potential of transistor 52B. The intensity of the light emitted by the light emitting device 61 is controlled according to the image signal supplied to the gate of the transistor 52B.
  • a back gate may be provided in some or all of the transistors included in the pixel circuit 51.
  • the pixel circuit 51 shown in FIG. 47A has a configuration in which the transistor 52B has a back gate, and the back gate is electrically connected to one of the source and drain of the transistor 52B. Note that the back gate electrode of the transistor 52B may be electrically connected to the gate of the transistor 52B.
  • the aforementioned semiconductor device can be suitably used for the pixel circuit 51.
  • the transistor 100 shown in FIG. 1B or the like can be used as the transistor 52A, and the transistor 200 can be used as the transistor 52B.
  • the pixel 230 includes a pixel circuit 51A and a light emitting device 61.
  • the pixel circuit 51A shown in FIG. 47B mainly differs from the pixel circuit 51 shown in FIG. 47A in that it includes a transistor 52C.
  • the pixel circuit 51A is a 3Tr1C type pixel circuit including a transistor 52A, a transistor 52B, a transistor 52C, and a capacitor 53.
  • One of the source and drain of the transistor 52C is electrically connected to one of the source and drain of the transistor 52B.
  • the other of the source and drain of the transistor 52C is electrically connected to the wiring V0.
  • a reference potential is supplied to the wiring V0.
  • the transistor 52C has a function of controlling the conducting state or non-conducting state between one of the source and drain of the transistor 52B and the wiring V0 based on the potential of the wiring GL.
  • the reference potential of the wiring V0 applied via the transistor 52C can suppress variations in the gate-source potential of the transistor 52B.
  • the wiring V0 can function as a monitor line for outputting the current flowing through the transistor 52B or the current flowing through the light emitting device 61 to the outside.
  • the current output to the wiring V0 is converted into a voltage by the source follower circuit, and can be output to the outside. Alternatively, it can be converted into a digital signal by an AD converter and output to the outside.
  • the aforementioned semiconductor device can be suitably used for the pixel circuit 51A.
  • the transistor 100A shown in FIG. 9A or the like can be used as the transistor 52A and the transistor 52C, and the transistor 200A can be used as the transistor 52B.
  • the pixel circuit that can be applied to the display device of one embodiment of the present invention is not particularly limited.
  • FIG. 47C is a cross-sectional view of the pixel circuit 51A.
  • FIG. 47C shows a configuration in which the semiconductor device 10A shown in FIG. 9A etc. is applied to the pixel circuit 51A. Specifically, a configuration is shown in which a transistor 100A is applied to the transistor 52A and the transistor 52C, and a transistor 200A is applied to the transistor 52B.
  • the transistor 52B which functions as a drive transistor to control the current flowing to the light emitting device 61, has higher saturation than the transistor 52A, which functions as a selection transistor to control the selection state of the pixel 230.
  • the transistor 200A with a long channel length as the transistor 52B, a highly reliable display device can be obtained.
  • the transistor 100A to the transistor 52A and the transistor 52C, the area occupied by the pixel circuit 51A can be reduced, and a high-definition display device can be obtained.
  • the transistor 100A may also be applied to the transistor 52B.
  • the transistor 100A with a short channel length as the transistor 52B a display device with high brightness can be obtained. Further, the area occupied by the pixel circuit 51A can be reduced, and a high-definition display device can be achieved.
  • the transistor 52A includes a conductive layer 112a, a semiconductor layer 108, a conductive layer 112b, an insulating layer 106, and a conductive layer 104.
  • the transistor 52C includes a conductive layer 112aC, a semiconductor layer 108C, a conductive layer 112bC, an insulating layer 106, and a conductive layer 104C.
  • the conductive layer 112aC, the semiconductor layer 108C, the conductive layer 112bC, and the conductive layer 104C of the transistor 52C correspond to the conductive layer 112a, the semiconductor layer 108, the conductive layer 112b, and the conductive layer 104 of the transistor 100A illustrated in FIG. 9A and the like.
  • the transistor 52B includes a semiconductor layer 208, an insulating layer 105, an insulating layer 106, a conductive layer 204, a conductive layer 202, an insulating layer 110, and an insulating layer 120.
  • the conductive layer 212a is electrically connected to the conductive layer 202 via the opening 139 provided in the insulating layer 120 and the insulating layer 110. Furthermore, the conductive layer 212a is electrically connected to the conductive layer 112bC. Note that FIG. 47C omits the electrical connection between the transistor 52A and the transistor 52B. For example, a first opening reaching the conductive layer 112b and a second opening reaching the conductive layer 204 are provided in the insulating layer 195. By providing a first wiring on the insulating layer 195 so as to cover the first opening and the second opening, the conductive layer 112b and the conductive layer 204 are electrically connected via the first wiring. be able to.
  • the capacitor 53 is omitted.
  • the capacitor 53 can be formed, for example, in a region where the insulating layer 106 is sandwiched between the conductive layer 204 and the conductive layer 112bC. Note that the configuration of the capacitor 53 is not particularly limited.
  • An insulating layer 195 is provided to cover the transistors 52A, 52B, 52C, and the capacitor 53, and an insulating layer 235 is provided to cover the insulating layer 195.
  • a light emitting device 61 can be provided on the insulating layer 235.
  • FIG. 47C shows the pixel electrode 111 functioning as one electrode of the light emitting device 61.
  • the pixel electrode 111 is electrically connected to the conductive layer 112bC through an opening 135 provided in the insulating layer 106, the insulating layer 195, and the insulating layer 235.
  • the above description can be referred to, so a detailed description thereof will be omitted.
  • the insulating layer 235 has a function of reducing unevenness caused by the transistors 52A, 52B, and 52C, and making the surface on which the light-emitting device 61 is formed more flat. Note that in this specification and the like, the insulating layer 235 is sometimes referred to as a planarization layer.
  • the insulating layer 235 is preferably an organic insulating film.
  • materials that can be used for the organic insulating film include acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimide amide resin, siloxane resin, benzocyclobutene resin, phenol resin, and precursors of these resins.
  • the insulating layer 235 may have a stacked structure of an organic insulating film and an inorganic insulating film.
  • the outermost layer of the insulating layer 235 preferably functions as an etching protection layer. Thereby, formation of a recess in the insulating layer 235 can be suppressed when forming the pixel electrode 111. Alternatively, a recess may be provided in the insulating layer 235 when the pixel electrode 111 is formed.
  • the insulating layer 235 may have a laminated structure of an organic insulating layer and an inorganic insulating layer.
  • the insulating layer 235 can have a stacked structure of an organic insulating layer and an inorganic insulating layer on the organic insulating layer.
  • an inorganic insulating layer on the outermost surface of the insulating layer 235, it can function as an etching protection layer. This can prevent a portion of the insulating layer 235 from being etched when forming the pixel electrode 111 and reducing the flatness of the insulating layer 235.
  • the display device of one embodiment of the present invention is a top emission type display device that emits light in the opposite direction to the substrate on which the light-emitting device is formed, and a display device that emits light in the opposite direction to the substrate on which the light-emitting device is formed. It may be either a bottom emission type (bottom emission type) or a double emission type (dual emission type) that emits light on both sides.
  • FIG. 48A shows a part of the area including the FPC 172, a part of the peripheral circuit part 164, a part of the display part 162, a part of the connection part 140, and a part of the area including the end of the display device 50A.
  • An example of a cross section when each is cut is shown.
  • a display device 50A shown in FIG. 48A includes transistors 205D, 205R, 205G, 205B, a light emitting element 130R, a light emitting element 130G, a light emitting element 130B, etc. between a substrate 151 and a substrate 152.
  • the light emitting element 130R is a display element included in the pixel 230R that emits red light
  • the light emitting element 130G is a display element included in the pixel 230G that emits green light
  • the light emitting element 130B is a display element included in the pixel 230B that emits blue light. This is a display element possessed by
  • the SBS structure is applied to the display device 50A.
  • materials and configurations can be optimized for each light emitting element, which increases the degree of freedom in selecting materials and configurations, making it easier to improve brightness and reliability.
  • the display device 50A is a top emission type.
  • a transistor or the like can be placed overlapping the light-emitting region of the light-emitting element, so the aperture ratio of the pixel can be increased compared to the bottom-emission type.
  • the transistor 205D, the transistor 205R, the transistor 205G, and the transistor 205B are all formed on the substrate 151. These transistors can be manufactured using some steps in common.
  • One or more of the transistors 100 to 100F and the transistors 200 to 200H described above can be applied to any one or more of the transistors 205D, 205R, 205G, and 205B.
  • the transistors 200 to 200H with high saturation properties are preferably used as the transistors 205R, 205G, and 205B that function as driving transistors for the light emitting elements 130R, 130G, and 130B. It can be used for. This makes it possible to provide a highly reliable display device.
  • the transistors 100 to 100F described above in the peripheral circuit portion 164 a display device that operates at high speed can be obtained. Furthermore, the area occupied by the peripheral circuit section 164 can be reduced, and the frame can be made narrower.
  • the transistor provided in the peripheral circuit portion 164 may require a larger on-state current. It is preferable to use a transistor with a short channel length in the peripheral circuit section 164.
  • the peripheral circuit section 164 can suitably use one or more of the transistors 100 to 100F described above. By using one or more of the transistors 100 to 100F in the peripheral circuit portion 164, the occupied area can be reduced and a display device with a narrow frame can be obtained. Further, as the transistor provided in the display portion 162, one or more of the above-described transistors 200 to 200H can be suitably used. FIG.
  • transistor 48 shows a configuration in which the above-described transistor 100A is applied to the transistor 205D, and the transistor 200A is applied to the transistor 205R, the transistor 205G, and the transistor 205B. Note that one or more of the transistors 100 to 100F may be used in the display portion 162, and one or more of the transistors 200 to 200G may be used in the peripheral circuit portion 164.
  • the transistor included in the display device of this embodiment is not limited to the transistor included in the semiconductor device of one embodiment of the present invention.
  • a transistor included in the semiconductor device of one embodiment of the present invention and a transistor having another structure may be included in combination.
  • the display device of this embodiment may include, for example, one or more of a planar transistor, a staggered transistor, and an inverted staggered transistor.
  • the transistor included in the display device of this embodiment may be either a top gate type or a bottom gate type.
  • gates may be provided above and below the semiconductor layer in which the channel is formed.
  • An OS transistor can be suitably used as the transistor 205D, the transistor 205R, the transistor 205G, and the transistor 205B.
  • the display device of this embodiment may include a transistor using silicon for a channel formation region (Si transistor).
  • silicon include single crystal silicon, polycrystalline silicon, and amorphous silicon.
  • a transistor having LTPS in a semiconductor layer hereinafter also referred to as an LTPS transistor
  • LTPS transistors have high field effect mobility and good frequency characteristics.
  • the OS transistor When the transistor operates in the saturation region, the OS transistor can make the change in the source-drain current smaller than the Si transistor with respect to the change in the gate-source voltage. Therefore, by applying an OS transistor as a drive transistor included in a pixel circuit, the current flowing between the source and drain can be precisely determined by changing the voltage between the gate and source, thereby controlling the amount of current flowing to the light emitting element. can be controlled. Therefore, the number of gradations in the pixel circuit can be increased.
  • OS transistors are able to flow a more stable current (saturation current) than Si transistors even when the source-drain voltage gradually increases. can. Therefore, by using the OS transistor as a drive transistor, a stable current can be passed through the light emitting element even if, for example, there are variations in the current-voltage characteristics of the light emitting element. That is, when the OS transistor operates in the saturation region, the source-drain current does not substantially change even if the source-drain voltage changes, so that the luminance of the light emitting element can be stabilized.
  • the transistors included in the peripheral circuit section 164 and the transistors included in the display section 162 may have the same structure or may have different structures.
  • the plurality of transistors included in the peripheral circuit section 164 may all have the same structure, or may have two or more types.
  • the plurality of transistors included in the display section 162 may all have the same structure, or may have two or more types.
  • All of the transistors included in the display section 162 may be OS transistors, all of the transistors included in the display section 162 may be Si transistors, or some of the transistors included in the display section 162 may be OS transistors and the rest may be Si transistors. good.
  • a display device with low power consumption and high driving ability can be realized.
  • a configuration in which an LTPS transistor and an OS transistor are combined is sometimes referred to as an LTPO.
  • all of the transistors of the peripheral circuit section 164 may be OS transistors, all of the transistors of the peripheral circuit section 164 may be Si transistors, some of the transistors of the peripheral circuit section 164 are OS transistors, and the remaining may be a Si transistor.
  • An insulating layer 195 is provided to cover the transistor 205D, the transistor 205R, the transistor 205G, and the transistor 205B, and an insulating layer 235 is provided over the insulating layer 195.
  • a light emitting element 130R, a light emitting element 130G, and a light emitting element 130B are provided on the insulating layer 235.
  • the light emitting element 130R includes a pixel electrode 111R on the insulating layer 235, an EL layer 113R on the pixel electrode 111R, and a common electrode 115 on the EL layer 113R.
  • the light emitting element 130R shown in FIG. 48 emits red light (R).
  • the EL layer 113R has a light emitting layer that emits red light.
  • the light emitting element 130G includes a pixel electrode 111G on the insulating layer 235, an EL layer 113G on the pixel electrode 111G, and a common electrode 115 on the EL layer 113G.
  • a light emitting element 130G shown in FIG. 48 emits green light (G).
  • the EL layer 113G has a light emitting layer that emits green light.
  • the light emitting element 130B includes a pixel electrode 111B on an insulating layer 235, an EL layer 113B on the pixel electrode 111B, and a common electrode 115 on the EL layer 113B.
  • the light emitting element 130B shown in FIG. 48 emits blue light (B).
  • the EL layer 113B has a light emitting layer that emits blue light.
  • the EL layers 113R, 113G, and 113B are all shown to have the same thickness, but the thickness is not limited to this.
  • the thicknesses of the EL layers 113R, 113G, and 113B may be different.
  • the pixel electrode 111R is electrically connected to the conductive layer 112b of the transistor 205R through openings provided in the insulating layer 195 and the insulating layer 235.
  • the pixel electrode 111G is electrically connected to the conductive layer 112b of the transistor 205G
  • the pixel electrode 111B is electrically connected to the conductive layer 112b of the transistor 205B.
  • the ends of each of the pixel electrodes 111R, 111G, and 111B are covered with an insulating layer 237.
  • the insulating layer 237 functions as a partition (also referred to as a bank, bank, or spacer).
  • the insulating layer 237 can be provided in a single layer structure or a laminated structure using one or both of an inorganic insulating material and an organic insulating material. For example, a material that can be used for the insulating layer 235 can be used for the insulating layer 237.
  • the insulating layer 237 can electrically insulate the pixel electrode and the common electrode. Further, the insulating layer 237 can electrically insulate adjacent light emitting elements from each other.
  • the common electrode 115 is a continuous film provided in common to the light emitting elements 130R, 130G, and 130B.
  • a common electrode 115 that the plurality of light emitting elements have in common is electrically connected to a conductive layer 123 provided in the connection portion 140. It is preferable to use a conductive layer formed of the same material and in the same process as the pixel electrodes 111R, 111G, and 111B for the conductive layer 123.
  • a conductive film that transmits visible light is used for the light extraction side of the pixel electrode and the common electrode. Further, it is preferable to use a conductive film that reflects visible light for the electrode on the side from which light is not extracted.
  • a conductive film that transmits visible light may also be used for the electrode on the side from which light is not extracted.
  • the material for forming the pair of electrodes of the light emitting element metals, alloys, electrically conductive compounds, mixtures thereof, and the like can be used as appropriate.
  • the materials include aluminum, magnesium, titanium, chromium, manganese, iron, cobalt, nickel, copper, gallium, zinc, indium, tin, molybdenum, tantalum, tungsten, palladium, gold, platinum, silver, and yttrium. , metals such as neodymium, and alloys containing these in appropriate combinations.
  • such materials include indium tin oxide (In-Sn oxide, also referred to as ITO), In-Si-Sn oxide (also referred to as ITSO), indium zinc oxide (In-Zn oxide), and In- Examples include W--Zn oxide.
  • such materials include alloys containing aluminum (aluminum alloys) such as alloys of aluminum, nickel, and lanthanum (Al-Ni-La), alloys of silver and magnesium, and alloys of silver, palladium, and copper ( Examples include alloys containing silver such as Ag-Pd-Cu (also referred to as APC).
  • such materials include elements belonging to Group 1 or Group 2 of the Periodic Table of Elements not listed above (e.g., lithium, cesium, calcium, strontium), rare earth metals such as europium, ytterbium, and appropriate combinations of these. Examples include alloys and graphene.
  • a micro optical resonator (microcavity) structure is applied to the light emitting element. Therefore, one of the pair of electrodes included in the light emitting element is preferably an electrode that is transparent and reflective to visible light (semi-transparent/semi-reflective electrode), and the other is an electrode that is reflective to visible light ( A reflective electrode) is preferable. Since the light emitting element has a microcavity structure, the light emitted from the light emitting layer can resonate between both electrodes, and the light emitted from the light emitting element can be intensified.
  • the light transmittance of the transparent electrode is 40% or more.
  • an electrode having a transmittance of visible light (light with a wavelength of 400 nm or more and less than 750 nm) of 40% or more as the transparent electrode of the light emitting element.
  • the visible light reflectance of the semi-transparent/semi-reflective electrode is 10% or more and 95% or less, preferably 30% or more and 80% or less.
  • the visible light reflectance of the reflective electrode is 40% or more and 100% or less, preferably 70% or more and 100% or less.
  • the resistivity of these electrodes is preferably 1 ⁇ 10 ⁇ 2 ⁇ cm or less.
  • the EL layers 113R, 113G, and 113B are each provided in an island shape.
  • the ends of adjacent EL layers 113R and EL layers 113G overlap, the ends of adjacent EL layers 113G and EL layers 113B overlap, and the ends of adjacent EL layers 113G and EL layers 113B overlap, respectively.
  • the end of the EL layer 113R and the end of the EL layer 113B overlap.
  • the ends of adjacent EL layers may overlap each other, as shown in FIG. 48, but the invention is not limited to this. That is, adjacent EL layers do not overlap and may be spaced apart from each other. Furthermore, in the display device, there may be both a portion where adjacent EL layers overlap and a portion where adjacent EL layers do not overlap and are separated.
  • Each of the EL layers 113R, 113G, and 113B has at least a light emitting layer.
  • the light-emitting layer has one or more types of light-emitting substances.
  • the luminescent substance a substance exhibiting a luminescent color such as blue, violet, blue-violet, green, yellow-green, yellow, orange, or red is appropriately used.
  • a substance that emits near-infrared light can also be used as the light-emitting substance.
  • Examples of light-emitting substances include fluorescent materials, phosphorescent materials, TADF materials, quantum dot materials, and the like.
  • the light emitting layer may contain one or more types of organic compounds (host material, assist material, etc.) in addition to the light emitting substance (guest material).
  • organic compounds host material, assist material, etc.
  • one or more types of organic compounds one or both of a substance with high hole transport properties (hole transport material) and a substance with high electron transport property (electron transport material) can be used.
  • a bipolar substance a substance with high electron transporting properties and hole transporting properties
  • a TADF material may be used as one or more kinds of organic compounds.
  • the light-emitting layer preferably includes, for example, a phosphorescent material and a hole-transporting material and an electron-transporting material that are a combination that tends to form an exciplex.
  • ExTET Exciplex-Triplet Energy Transfer
  • a combination that forms an exciplex that emits light that overlaps with the wavelength of the lowest energy absorption band of the light-emitting substance energy transfer becomes smoother and luminescence can be efficiently obtained.
  • high efficiency, low voltage drive, and long life of the light emitting element can be achieved at the same time.
  • the EL layer includes a layer containing a substance with high hole injection properties (hole injection layer), a layer containing a hole transporting material (hole transport layer), and a substance with high electron blocking properties.
  • hole injection layer a layer containing a substance with high hole injection properties
  • hole transport layer a layer containing a hole transporting material
  • hole blocking layer a layer containing a substance with high electron blocking property
  • the EL layer may include one or both of a bipolar material and a TADF material.
  • the light-emitting element can use either a low-molecular compound or a high-molecular compound, and may also contain an inorganic compound.
  • the layers constituting the light emitting element can be formed by a method such as a vapor deposition method (including a vacuum vapor deposition method), a transfer method, a printing method, an inkjet method, a coating method, or the like.
  • a single structure (a structure having only one light emitting unit) or a tandem structure (a structure having a plurality of light emitting units) may be applied to the light emitting element.
  • the light emitting unit has at least one light emitting layer.
  • the tandem structure is a structure in which a plurality of light emitting units are connected in series via a charge generation layer.
  • the charge generation layer has a function of injecting electrons into one of the two light emitting units and injecting holes into the other when a voltage is applied between the pair of electrodes.
  • the EL layer 113R has a structure that has a plurality of light emitting units that emit red light
  • the EL layer 113G has a structure that has a plurality of light emitting units that emit green light.
  • the EL layer 113B preferably has a structure including a plurality of light emitting units that emit blue light.
  • a protective layer 131 is provided on the light emitting elements 130R, 130G, and 130B.
  • the protective layer 131 and the substrate 152 are bonded together via an adhesive layer 142.
  • a light shielding layer 117 is provided on the substrate 152.
  • a solid sealing structure or a hollow sealing structure can be applied to seal the light emitting element.
  • the space between substrate 152 and substrate 151 is filled with adhesive layer 142, and a solid sealing structure is applied.
  • the space may be filled with an inert gas (such as nitrogen or argon) and a hollow sealing structure may be applied.
  • the adhesive layer 142 may be provided so as not to overlap the light emitting element.
  • the space may be filled with a resin different from that of the adhesive layer 142 provided in a frame shape.
  • the protective layer 131 is provided at least on the display section 162, and is preferably provided so as to cover the entire display section 162. It is preferable that the protective layer 131 is provided so as to cover not only the display section 162 but also the connection section 140 and the peripheral circuit section 164. Moreover, it is preferable that the protective layer 131 is provided up to the end of the display device 50A. On the other hand, in the connecting portion 168, there is a portion where the protective layer 131 is not provided in order to electrically connect the FPC 172 and the conductive layer 166.
  • the reliability of the light emitting elements can be improved.
  • the protective layer 131 may have a single layer structure or a laminated structure of two or more layers. Furthermore, the conductivity of the protective layer 131 does not matter. As the protective layer 131, at least one of an insulating film, a semiconductor film, and a conductive film can be used.
  • the protective layer 131 includes an inorganic film, it prevents the common electrode 115 from being oxidized, prevents impurities (moisture, oxygen, etc.) from entering the light emitting element, suppresses deterioration of the light emitting element, and improves the performance of the display device. Reliability can be increased.
  • an inorganic insulating film such as an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film can be used. Specific examples of these inorganic insulating films are as described above.
  • the protective layer 131 preferably includes a nitride insulating film or a nitride oxide insulating film, and more preferably a nitride insulating film.
  • an inorganic film containing ITO, In-Zn oxide, Ga-Zn oxide, Al-Zn oxide, IGZO, or the like can also be used. It is preferable that the inorganic film has a high resistance, and specifically, it is preferable that the inorganic film has a higher resistance than the common electrode 115.
  • the inorganic film may further contain nitrogen.
  • the protective layer 131 When emitting light from the light emitting element is extracted through the protective layer 131, the protective layer 131 preferably has high transparency to visible light.
  • the protective layer 131 preferably has high transparency to visible light.
  • ITO, IGZO, and aluminum oxide are preferable because they are inorganic materials with high transparency to visible light.
  • the protective layer 131 for example, a stacked structure of an aluminum oxide film and a silicon nitride film on the aluminum oxide film, or a stacked structure of an aluminum oxide film and an IGZO film on the aluminum oxide film can be used. .
  • the laminated structure it is possible to suppress impurities (water, oxygen, etc.) from entering the EL layer side.
  • the protective layer 131 may include an organic film.
  • the protective layer 131 may include both an organic film and an inorganic film.
  • Examples of the organic film that can be used for the protective layer 131 include an organic insulating film that can be used for the insulating layer 235.
  • a connecting portion 168 is provided in a region of the substrate 151 where the substrate 152 does not overlap.
  • the wiring 165 is electrically connected to the FPC 172 via the conductive layer 166 and the connection layer 242.
  • the conductive layer 166 has a single-layer structure of a conductive layer obtained by processing the same conductive film as the pixel electrode 111R, the pixel electrode 111G, and the pixel electrode 111B.
  • the conductive layer 166 is exposed on the upper surface of the connection portion 168. Thereby, the connection portion 168 and the FPC 172 can be electrically connected via the connection layer 242.
  • the wiring 165 is electrically connected to a transistor included in the peripheral circuit section 164.
  • FIG. 48 shows a structure in which the conductive layer 112b of the transistor 205D is extended and functions as the wiring 165. Note that the configuration of the wiring 165 is not limited to this.
  • the display device 50A is a top emission type. Light emitted by the light emitting element is emitted to the substrate 152 side.
  • the substrate 152 is preferably made of a material that is highly transparent to visible light.
  • the pixel electrode 111R, the pixel electrode 111G, and the pixel electrode 111B include a material that reflects visible light, and the counter electrode (common electrode 115) includes a material that transmits visible light.
  • the light shielding layer 117 can be provided between adjacent light emitting elements, at the connection portion 140, the peripheral circuit portion 164, and the like.
  • a colored layer such as a color filter may be provided on the surface of the substrate 152 on the substrate 151 side or on the protective layer 131. By providing a color filter overlapping the light emitting element, the color purity of light emitted from the pixel can be increased.
  • optical members can be arranged on the outside of the substrate 152 (the surface opposite to the substrate 151).
  • the optical member include a polarizing plate, a retardation plate, a light diffusion layer (such as a diffusion film), an antireflection layer, and a light collecting film.
  • surface protection is provided such as an antistatic film that suppresses the adhesion of dust, a water-repellent film that prevents dirt from adhering, a hard coat film that suppresses the occurrence of scratches due to use, and a shock absorption layer. Layers may be arranged.
  • a glass layer or a silica layer (SiO x layer) as the surface protective layer, since surface contamination and scratches can be suppressed.
  • the surface protective layer DLC (diamond-like carbon), aluminum oxide (AlO x ), polyester material, polycarbonate material, or the like may be used. Note that it is preferable to use a material with high transmittance to visible light for the surface protective layer. Moreover, it is preferable to use a material with high hardness for the surface protective layer.
  • the substrate 151 and the substrate 152 glass, quartz, ceramics, sapphire, resin, metal, alloy, semiconductor, etc. can be used, respectively.
  • a material that transmits the light is used for the substrate on the side from which the light from the light emitting element is extracted. If a flexible material is used for the substrate 151 and the substrate 152, the flexibility of the display device can be increased and a flexible display can be realized. Further, a polarizing plate may be used as at least one of the substrate 151 and the substrate 152.
  • the substrate 151 and the substrate 152 are made of polyester resin such as polyethylene terephthalate (PET) or polyethylene naphthalate (PEN), polyacrylonitrile resin, acrylic resin, polyimide resin, polymethyl methacrylate resin, polycarbonate (PC) resin, or polyether sulfone, respectively.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyacrylonitrile resin
  • acrylic resin acrylic resin
  • polyimide resin polymethyl methacrylate resin
  • PC polycarbonate
  • PC polyether sulfone
  • PS polyamide resin
  • polysiloxane resin polysiloxane resin
  • cycloolefin resin polystyrene resin
  • polyamideimide resin polyurethane resin
  • polyvinyl chloride resin polyvinylidene chloride resin
  • polypropylene resin polytetrafluoroethylene (PTFE) resin
  • PTFE polytetrafluoroethylene
  • ABS resin cellulose
  • a substrate with high optical isotropy has small birefringence (it can also be said that the amount of birefringence is small).
  • films with high optical isotropy include triacetyl cellulose (TAC, also referred to as cellulose triacetate) film, cycloolefin polymer (COP) film, cycloolefin copolymer (COC) film, and acrylic film.
  • various curable adhesives such as a photo-curable adhesive such as an ultraviolet curable adhesive, a reaction-curable adhesive, a thermosetting adhesive, and an anaerobic adhesive can be used.
  • these adhesives include epoxy resin, acrylic resin, silicone resin, phenol resin, polyimide resin, imide resin, PVC (polyvinyl chloride) resin, PVB (polyvinyl butyral) resin, EVA (ethylene vinyl acetate) resin, and the like.
  • materials with low moisture permeability such as epoxy resin are preferred.
  • a two-liquid mixed type resin may be used.
  • an adhesive sheet or the like may be used.
  • connection layer 242 an anisotropic conductive film (ACF), anisotropic conductive paste (ACP), or the like can be used.
  • ACF anisotropic conductive film
  • ACP anisotropic conductive paste
  • the display device 50B shown in FIG. 49 differs from the display device 50A mainly in that a light emitting element having a common EL layer 113 and a colored layer (color filter, etc.) are used for each color subpixel. . Note that in the following description of the display device, description of parts similar to those of the display device described above may be omitted.
  • a display device 50B shown in FIG. 49 includes transistors 205D, 205R, 205G, 205B, light emitting elements 130R, 130G, 130B, a colored layer 132R that transmits red light, and a colored layer 132R that transmits green light, between a substrate 151 and a substrate 152.
  • the light emitting element 130R includes a pixel electrode 111R, an EL layer 113 on the pixel electrode 111R, and a common electrode 115 on the EL layer 113.
  • the light emitted from the light emitting element 130R is extracted as red light to the outside of the display device 50B via the colored layer 132R.
  • the light emitting element 130G includes a pixel electrode 111G, an EL layer 113 on the pixel electrode 111G, and a common electrode 115 on the EL layer 113.
  • the light emitted from the light emitting element 130G is extracted as green light to the outside of the display device 50B via the colored layer 132G.
  • the light emitting element 130B has a pixel electrode 111B, an EL layer 113 on the pixel electrode 111B, and a common electrode 115 on the EL layer 113.
  • the light emitted from the light emitting element 130B is extracted as blue light to the outside of the display device 50B via the colored layer 132B.
  • the light emitting elements 130R, 130G, and 130B each share an EL layer 113 and a common electrode 115.
  • a configuration in which a common EL layer 113 is provided for subpixels of each color can reduce the number of manufacturing steps, compared to a configuration in which different EL layers are provided for subpixels of each color.
  • light emitting elements 130R, 130G, and 130B shown in FIG. 49 emit white light.
  • the white light emitted by the light emitting elements 130R, 130G, and 130B passes through the colored layers 132R, 132G, and 132B, so that light of a desired color can be obtained.
  • the light emitting element that emits white light includes two or more light emitting layers.
  • the light-emitting layers may be selected such that the emission colors of the two light-emitting layers are complementary colors. For example, by making the light emitting color of the first light emitting layer and the light emitting color of the second light emitting layer complementary, it is possible to obtain a configuration in which the light emitting element as a whole emits white light.
  • the light emitting element as a whole may be configured to emit white light by combining the emitted light colors of the three or more light emitting layers.
  • the EL layer 113 preferably has, for example, a light-emitting layer containing a light-emitting substance that emits blue light and a light-emitting layer containing a light-emitting substance that emits visible light with a longer wavelength than blue light.
  • the EL layer 113 preferably includes, for example, a light-emitting layer that emits yellow light and a light-emitting layer that emits blue light.
  • the EL layer 113 preferably includes, for example, a light-emitting layer that emits red light, a light-emitting layer that emits green light, and a light-emitting layer that emits blue light.
  • a tandem structure for the light emitting element that emits white light has a two-stage tandem structure having a light emitting unit that emits yellow light and a light emitting unit that emits blue light, and a light emitting unit that emits red and green light, and a light emitting unit that emits blue light.
  • a three-stage tandem structure, etc. which has a light-emitting unit that emits light of , a light-emitting unit that emits yellow, yellow-green, or green light, a light-emitting unit that emits red light, and a light-emitting unit that emits blue light, etc., is applied. can do.
  • the number of stacked layers and the order of colors of the light emitting units are: a two-tiered structure of B and Y, a two-tiered structure of B and the light-emitting unit X, a three-tiered structure of B, Y, and B, B, X
  • the three-layer structure of B is listed, and the order of the number and color of the light emitting layers in the light emitting unit X is, from the anode side, a two-layer structure of R and Y, a two-layer structure of R and G, and a two-layer structure of G and R
  • the structure may be a three-layer structure of G, R, and G, or a three-layer structure of R, G, and R. Further, another layer may be provided between the two light emitting layers.
  • the light emitting elements 130R, 130G, and 130B shown in FIG. 49 emit blue light.
  • the EL layer 113 has one or more light emitting layers that emit blue light.
  • the blue light emitted by the light emitting element 130B can be extracted.
  • a color conversion layer is provided between the light emitting element 130R or 130G and the substrate 152, so that the light emitting element 130R or 130G can be The blue light emitted can be converted to longer wavelength light and red or green light can be extracted.
  • a colored layer 132R is provided between the color conversion layer and the substrate 152 on the light emitting element 130R, and a colored layer 132G is provided between the color conversion layer and the substrate 152 on the light emitting element 130G.
  • a part of the light emitted by the light emitting element may be transmitted as is without being converted by the color conversion layer.
  • the colored layer absorbs light of a color other than the desired color, thereby increasing the color purity of the light exhibited by the subpixel.
  • the display device 50C shown in FIG. 50 is mainly different from the display device 50B in that it is a bottom emission type display device.
  • the light emitted by the light emitting element is emitted to the substrate 151 side. It is preferable to use a material that has high transparency to visible light for the substrate 151. On the other hand, the light transmittance of the material used for the substrate 152 does not matter.
  • a light shielding layer 117 is formed between the substrate 151 and the transistor.
  • a light shielding layer 117 is provided on a substrate 151, an insulating layer 153 is provided on the light blocking layer 117, and a transistor 205D, a transistor 205R (not shown), a transistor 205G, a transistor 205B, etc. are provided on the insulating layer 153.
  • a colored layer 132R (not shown), a colored layer 132G, and a colored layer 132B are provided on the insulating layer 195, and an insulating layer 235 is provided on the colored layer 132R (not shown), the colored layer 132G, and the colored layer 132B. provided.
  • the light emitting element 130G overlapping the colored layer 132G includes a pixel electrode 111G, an EL layer 113, and a common electrode 115.
  • the light emitting element 130B that overlaps the colored layer 132B includes a pixel electrode 111B, an EL layer 113, and a common electrode 115.
  • the pixel electrodes 111G and 111B are each made of a material that is highly transparent to visible light. It is preferable to use a material that reflects visible light for the common electrode 115. In a bottom emission type display device, a metal or the like with low resistivity can be used for the common electrode 115, so it is possible to suppress a voltage drop caused by the resistance of the common electrode 115, and achieve high display quality.
  • the display device 50D shown in FIG. 51A is mainly different from the display device 50A in that it includes a light receiving element 130S.
  • the display device 50D has a light emitting element and a light receiving element in the pixel.
  • the organic EL element and the organic photodiode can be formed on the same substrate. Therefore, an organic photodiode can be built into a display device using an organic EL element.
  • the display unit 162 has one or both of an imaging function and a sensing function. For example, in addition to displaying an image using all the subpixels of the display device 50D, some subpixels provide light as a light source, some other subpixels perform light detection, and the remaining subpixels You can also display images.
  • the display device 50D it is not necessary to provide a light receiving section and a light source separately from the display device 50D, and the number of parts of the electronic device can be reduced. For example, there is no need to separately provide a biometric authentication device provided in the electronic device or a capacitive touch panel for scrolling or the like. Therefore, by using the display device 50D, it is possible to provide an electronic device with reduced manufacturing cost.
  • the display device 50D can capture an image using the light receiving element.
  • an image sensor can be used to capture images for personal authentication using a fingerprint, a palm print, an iris, a pulse shape (including a vein shape and an artery shape), a face, or the like.
  • the light receiving element can be used as a touch sensor (also referred to as a direct touch sensor) or a non-contact sensor (also referred to as a hover sensor, a hover touch sensor, a touchless sensor), or the like.
  • a touch sensor can detect a target object (such as a finger, hand, or pen) when the display device and the target object (finger, hand, pen, etc.) come into direct contact.
  • a non-contact sensor can detect an object even if the object does not come into contact with the display device.
  • the light receiving element 130S includes a pixel electrode 111S on an insulating layer 235, a functional layer 113S on the pixel electrode 111S, and a common electrode 115 on the functional layer 113S.
  • Light Lin enters the functional layer 113S from outside the display device 50D.
  • the pixel electrode 111S is electrically connected to the conductive layer 112b of the transistor 205S through openings provided in the insulating layer 195 and the insulating layer 235.
  • the end of the pixel electrode 111S is covered with an insulating layer 237.
  • the common electrode 115 is a continuous film provided in common to the light receiving element 130S, the light emitting element 130R (not shown), the light emitting element 130G, and the light emitting element 130B.
  • a common electrode 115 that the light emitting element and the light receiving element have in common is electrically connected to the conductive layer 123 provided in the connection part 140.
  • the functional layer 113S has at least an active layer (also referred to as a photoelectric conversion layer).
  • the active layer includes a semiconductor.
  • the semiconductor include inorganic semiconductors such as silicon, and organic semiconductors containing organic compounds.
  • an organic semiconductor is used as the semiconductor included in the active layer.
  • the light-emitting layer and the active layer can be formed by the same method (eg, vacuum evaporation method), and a common manufacturing apparatus can be used, which is preferable.
  • the functional layer 113S includes a layer containing a substance with high hole transport properties, a substance with high electron transport properties, a bipolar substance (substance with high electron transport properties and high hole transport properties), etc. as a layer other than the active layer. You may further have it.
  • the layer is not limited to the above, and may further include a layer containing a substance with high hole injection property, a hole blocking material, a substance with high electron injection property, an electron blocking material, or the like.
  • materials that can be used in the above-mentioned light-emitting element can be used, for example.
  • the light-receiving element can be made of either a low-molecular compound or a high-molecular compound, and may also contain an inorganic compound.
  • the layers constituting the light-receiving element can be formed by a method such as a vapor deposition method (including a vacuum vapor deposition method), a transfer method, a printing method, an inkjet method, a coating method, or the like.
  • the display device 50D shown in FIGS. 51B and 51C has a layer 353 having a light receiving element, a circuit layer 355, and a layer 357 having a light emitting element between the substrate 151 and the substrate 152.
  • the layer 353 includes, for example, the light receiving element 130S.
  • the layer 357 includes, for example, light emitting elements 130R, 130G, and 130B.
  • the circuit layer 355 has a circuit that drives the light receiving element and a circuit that drives the light emitting element.
  • the circuit layer 355 includes, for example, transistors 205R, 205G, and 205B.
  • the circuit layer 355 may include one or more of a switch, a capacitor, a resistor, a wiring, a terminal, and the like.
  • FIG. 51B is an example in which the light receiving element 130S is used as a touch sensor. As shown in FIG. 51B, when the finger 352 in contact with the display device 50D reflects the light emitted by the light emitting element in the layer 357, the light receiving element in the layer 353 detects the reflected light. Thereby, it is possible to detect that the finger 352 has touched the display device 50D.
  • FIG. 51C is an example in which the light receiving element 130S is used as a non-contact sensor. As shown in FIG. 51C, the light emitted by the light emitting element in the layer 357 is reflected by the finger 352 that is close to (that is, not in contact with) the display device 50D, and the light receiving element in the layer 353 reflects the light. Detect light.
  • a display device 50E shown in FIG. 52 is an example of a display device to which an MML (metal maskless) structure is applied. That is, the display device 50E has a light emitting element manufactured without using a fine metal mask. Note that the laminated structure from the substrate 151 to the insulating layer 235 and the laminated structure from the protective layer 131 to the substrate 152 are the same as those of the display device 50A, so their explanation will be omitted.
  • light emitting elements 130R, 130G, and 130B are provided on an insulating layer 235.
  • the light emitting element 130R includes a conductive layer 124R on the insulating layer 235, a conductive layer 126R on the conductive layer 124R, a layer 133R on the conductive layer 126R, a common layer 114 on the layer 133R, and a common electrode on the common layer 114. 115.
  • the light emitting element 130R shown in FIG. 52 emits red light (R).
  • Layer 133R has a light emitting layer that emits red light.
  • the layer 133R and the common layer 114 can be collectively called an EL layer.
  • one or both of the conductive layer 124R and the conductive layer 126R can be called a pixel electrode.
  • the light emitting element 130G includes a conductive layer 124G on the insulating layer 235, a conductive layer 126G on the conductive layer 124G, a layer 133G on the conductive layer 126G, a common layer 114 on the layer 133G, and a common electrode on the common layer 114. 115.
  • the light emitting element 130G shown in FIG. 52 emits green light (G).
  • Layer 133G has a light emitting layer that emits green light.
  • the layer 133G and the common layer 114 can be collectively called an EL layer.
  • one or both of the conductive layer 124G and the conductive layer 126G can be called a pixel electrode.
  • the light emitting element 130B includes a conductive layer 124B on the insulating layer 235, a conductive layer 126B on the conductive layer 124B, a layer 133B on the conductive layer 126B, a common layer 114 on the layer 133B, and a common electrode on the common layer 114. 115.
  • the light emitting element 130B shown in FIG. 52 emits blue light (B).
  • Layer 133B has a light emitting layer that emits blue light.
  • the layer 133B and the common layer 114 can be collectively called an EL layer.
  • one or both of the conductive layer 124B and the conductive layer 126B can be called a pixel electrode.
  • a layer provided in an island shape for each light emitting element is referred to as a layer 133B, a layer 133G, or a layer 133R
  • a layer shared by a plurality of light emitting elements is referred to as a layer 133B, a layer 133G, or a layer 133R. It is indicated as a common layer 114.
  • the layers 133R, 133G, and 133B may be referred to as an island-shaped EL layer, an island-shaped EL layer, or the like, without including the common layer 114.
  • the layer 133R, the layer 133G, and the layer 133B are spaced apart from each other.
  • the EL layer in an island shape for each light emitting element, leakage current between adjacent light emitting elements can be suppressed. Thereby, unintended light emission due to crosstalk can be prevented, and a display device with extremely high contrast can be realized.
  • the layers 133R, 133G, and 133B are all shown to have the same thickness, but the thickness is not limited to this. The thicknesses of the layers 133R, 133G, and 133B may be different.
  • the conductive layer 124R is electrically connected to the conductive layer 112b of the transistor 205R through openings provided in the insulating layer 195 and the insulating layer 235.
  • the conductive layer 124G is electrically connected to the conductive layer 112b of the transistor 205G
  • the conductive layer 124B is electrically connected to the conductive layer 112b of the transistor 205B.
  • the conductive layers 124R, 124G, and 124B are formed to cover the opening provided in the insulating layer 235.
  • a layer 128 is embedded in each of the recesses of the conductive layers 124R, 124G, and 124B.
  • the layer 128 has a function of flattening the recessed portions of the conductive layers 124R, 124G, and 124B.
  • conductive layers 126R, 126G, 126B are provided which are electrically connected to the conductive layers 124R, 124G, 124B. Therefore, the regions overlapping with the recesses of the conductive layers 124R, 124G, and 124B can also be used as light emitting regions, and the aperture ratio of the pixel can be increased. It is preferable to use a conductive layer that functions as a reflective electrode for the conductive layer 124R and the conductive layer 126R.
  • the layer 128 may be an insulating layer or a conductive layer.
  • various inorganic insulating materials, organic insulating materials, and conductive materials can be used as appropriate.
  • layer 128 is preferably formed using an insulating material, and particularly preferably formed using an organic insulating material.
  • an organic insulating material that can be used for the above-described insulating layer 237 can be applied to the layer 128.
  • FIG. 52 shows an example in which the upper surface of the layer 128 has a flat portion
  • the shape of the layer 128 is not particularly limited.
  • the top surface of layer 128 can have at least one of a convex curve, a concave curve, and a flat surface.
  • the height of the top surface of the layer 128 and the height of the top surface of the conductive layer 124R may match or approximately match, or may be different from each other.
  • the height of the top surface of layer 128 may be lower or higher than the height of the top surface of conductive layer 124R.
  • the end of the conductive layer 126R may be aligned with the end of the conductive layer 124R, or may cover the side surface of the end of the conductive layer 124R. It is preferable that each end of the conductive layer 124R and the conductive layer 126R has a tapered shape. Specifically, it is preferable that each end of the conductive layer 124R and the conductive layer 126R has a tapered shape with a taper angle of less than 90 degrees. When the end of the pixel electrode has a tapered shape, the layer 133R provided along the side surface of the pixel electrode also has a tapered shape. By tapering the side surfaces of the pixel electrode, it is possible to improve the coverage of the EL layer provided along the side surfaces of the pixel electrode.
  • the conductive layers 124G, 126G and the conductive layers 124B, 126B are the same as the conductive layers 124R, 126R, so a detailed explanation will be omitted.
  • the top and side surfaces of the conductive layer 126R are covered with a layer 133R.
  • the top and side surfaces of conductive layer 126G are covered by layer 133G
  • the top and side surfaces of conductive layer 126B are covered by layer 133B. Therefore, the entire region where the conductive layers 126R, 126G, and 126B are provided can be used as the light emitting region of the light emitting elements 130R, 130G, and 130B, so that the aperture ratio of the pixel can be increased.
  • a portion of the upper surface and side surfaces of each of the layers 133R, 133G, and 133B are covered with insulating layers 125 and 127.
  • a common layer 114 is provided on the layer 133R, layer 133G, layer 133B, and insulating layers 125 and 127, and a common electrode 115 is provided on the common layer 114.
  • the common layer 114 and the common electrode 115 are each a continuous film provided in common to a plurality of light emitting elements.
  • the insulating layer 237 shown in FIG. 48 and the like is not provided between the conductive layer 126R and the layer 133R.
  • the display device 50E is not provided with an insulating layer (also referred to as a partition, bank, spacer, etc.) that is in contact with the pixel electrode and covers the upper end of the pixel electrode. Therefore, the interval between adjacent light emitting elements can be made extremely narrow. Therefore, a high-definition or high-resolution display device can be achieved. Further, a mask for forming the insulating layer is not required, and the manufacturing cost of the display device can be reduced.
  • the layer 133R, the layer 133G, and the layer 133B each have a light emitting layer. It is preferable that the layer 133R, the layer 133G, and the layer 133B each include a light emitting layer and a carrier transport layer (an electron transport layer or a hole transport layer) on the light emitting layer. Alternatively, each of the layers 133R, 133G, and 133B preferably includes a light-emitting layer and a carrier block layer (hole block layer or electron block layer) on the light-emitting layer.
  • each of the layers 133R, 133G, and 133B preferably includes a light-emitting layer, a carrier block layer on the light-emitting layer, and a carrier transport layer on the carrier block layer. Since the surfaces of the layer 133R, layer 133G, and layer 133B are exposed during the manufacturing process of the display device, by providing one or both of the carrier transport layer and the carrier block layer on the light emitting layer, the light emitting layer is placed on the outermost surface. Exposure can be suppressed and damage to the light emitting layer can be reduced. Thereby, the reliability of the light emitting element can be improved.
  • the common layer 114 includes, for example, an electron injection layer or a hole injection layer.
  • the common layer 114 may have an electron transport layer and an electron injection layer stacked together, or may have a hole transport layer and a hole injection layer stacked together.
  • the common layer 114 is shared by the light emitting elements 130R, 130G, and 130B.
  • each of the layers 133R, 133G, and 133B are covered with an insulating layer 125.
  • the insulating layer 127 covers each side surface of the layer 133R, layer 133G, and layer 133B with the insulating layer 125 interposed therebetween.
  • the common layer 114 or the common electrode 115
  • the pixel electrode By covering the side surfaces (and part of the top surface) of the layers 133R, 133G, and 133B with at least one of the insulating layer 125 and the insulating layer 127, the common layer 114 (or the common electrode 115) , the pixel electrode, and the side surfaces of the layers 133R, 133G, and 133B, thereby suppressing short-circuiting of the light emitting element. Thereby, the reliability of the light emitting element can be improved.
  • the insulating layer 125 is in contact with each side surface of the layer 133R, layer 133G, and layer 133B. With the structure in which the insulating layer 125 is in contact with the layers 133R, 133G, and 133B, peeling of the layers 133R, 133G, and 133B can be prevented, and the reliability of the light-emitting element can be improved.
  • the insulating layer 127 is provided on the insulating layer 125 so as to fill the recessed portion of the insulating layer 125.
  • the insulating layer 127 covers at least a portion of the side surface of the insulating layer 125.
  • the space between adjacent island-like layers can be filled, so that the surface on which layers (for example, carrier injection layer, common electrode, etc.) to be provided on the island-like layer are formed can be It is possible to reduce unevenness with large height differences and make the surface more flat. Therefore, coverage of the carrier injection layer, the common electrode, etc. can be improved.
  • layers for example, carrier injection layer, common electrode, etc.
  • the common layer 114 and the common electrode 115 are provided on the layer 133R, the layer 133G, the layer 133B, the insulating layer 125, and the insulating layer 127.
  • the stage before providing the insulating layer 125 and the insulating layer 127 there are a region where the pixel electrode and the island-shaped EL layer are provided, a region where the pixel electrode and the island-like EL layer are not provided (a region between the light emitting elements), There is a step caused by this.
  • the step can be flattened, and the coverage of the common layer 114 and the common electrode 115 can be improved. Therefore, connection failures due to disconnection can be suppressed. Further, it is possible to suppress the common electrode 115 from becoming locally thin due to the step difference, thereby preventing an increase in electrical resistance.
  • the upper surface of the insulating layer 127 has a shape with higher flatness.
  • the upper surface of the insulating layer 127 may have at least one of a flat surface, a convex curved surface, and a concave curved surface.
  • the upper surface of the insulating layer 127 preferably has a convex curved shape with high flatness.
  • the insulating layer 125 can be an insulating layer containing an inorganic material.
  • an inorganic insulating film such as an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film can be used. Specific examples of these inorganic insulating films are as described above.
  • the insulating layer 125 may have a single layer structure or a laminated structure. In particular, aluminum oxide is preferable because it has a high etching selectivity with respect to the EL layer and has a function of protecting the EL layer in forming an insulating layer 127 to be described later.
  • the insulating layer 125 has fewer pinholes and has an excellent function of protecting the EL layer. can be formed.
  • the insulating layer 125 may have a stacked structure of a film formed by an ALD method and a film formed by a sputtering method.
  • the insulating layer 125 may have a laminated structure of, for example, an aluminum oxide film formed by an ALD method and a silicon nitride film formed by a sputtering method.
  • the insulating layer 125 preferably has a function as a barrier insulating layer against at least one of water and oxygen. Further, the insulating layer 125 preferably has a function of suppressing diffusion of at least one of water and oxygen. Furthermore, the insulating layer 125 preferably has a function of capturing or fixing (also referred to as gettering) at least one of water and oxygen.
  • the insulating layer 125 has a function as a barrier insulating layer or a gettering function, thereby suppressing the intrusion of impurities (typically, at least one of water and oxygen) that can diffuse into each light emitting element from the outside.
  • impurities typically, at least one of water and oxygen
  • the insulating layer 125 preferably has a low impurity concentration. This can prevent impurities from entering the EL layer from the insulating layer 125 and deteriorating the EL layer. Furthermore, by lowering the impurity concentration in the insulating layer 125, barrier properties against at least one of water and oxygen can be improved. For example, it is desirable that the insulating layer 125 has sufficiently low hydrogen concentration and carbon concentration, preferably both.
  • the insulating layer 127 provided on the insulating layer 125 has a function of flattening unevenness with a large height difference in the insulating layer 125 formed between adjacent light emitting elements. In other words, the presence of the insulating layer 127 has the effect of improving the flatness of the surface on which the common electrode 115 is formed.
  • an insulating layer containing an organic material can be suitably used. It is preferable to use a photosensitive organic resin as the organic material, and for example, it is preferable to use a photosensitive resin composition containing an acrylic resin. Note that in this specification and the like, acrylic resin does not refer only to polymethacrylic acid ester or methacrylic resin, but may refer to the entire acrylic polymer in a broad sense.
  • the insulating layer 127 may be made of acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimide amide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, precursors of these resins, etc. good. Further, as the insulating layer 127, an organic material such as polyvinyl alcohol (PVA), polyvinyl butyral, polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin may be used. Furthermore, a photoresist may be used as the photosensitive resin. As the photosensitive organic resin, either a positive type material or a negative type material may be used.
  • a material that absorbs visible light may be used for the insulating layer 127. Since the insulating layer 127 absorbs light emitted from the light emitting element, light leakage from the light emitting element to an adjacent light emitting element via the insulating layer 127 (stray light) can be suppressed. Thereby, the display quality of the display device can be improved. Furthermore, since display quality can be improved without using a polarizing plate in the display device, a lightweight and thin display device can be realized.
  • Materials that absorb visible light include materials that contain pigments such as black, materials that contain dyes, resin materials that have light-absorbing properties (for example, polyimide, etc.), and resin materials that can be used for color filters (color filter materials).
  • pigments such as black
  • resin materials that contain dyes for example, polyimide, etc.
  • resin materials that can be used for color filters color filter materials.
  • by mixing color filter materials of three or more colors it is possible to form a black or nearly black resin layer.
  • a display device 50F shown in FIG. 53 differs from a display device 50E mainly in that a colored layer (such as a color filter) is used for each color subpixel.
  • a colored layer such as a color filter
  • a display device 50F shown in FIG. 53 includes transistors 205D, 205R, 205G, 205B, light emitting elements 130R, 130G, 130B, a colored layer 132R that transmits red light, and a colored layer 132R that transmits green light between a substrate 151 and a substrate 152.
  • the light emitted from the light emitting element 130R is extracted as red light to the outside of the display device 50F via the colored layer 132R.
  • the light emitted from the light emitting element 130G is extracted as green light to the outside of the display device 50F via the colored layer 132G.
  • the light emitted from the light emitting element 130B is extracted as blue light to the outside of the display device 50F via the colored layer 132B.
  • the light emitting elements 130R, 130G, and 130B each have a layer 133. These three layers 133 are formed using the same process and the same material. Furthermore, these three layers 133 are spaced apart from each other. By providing the EL layer in an island shape for each light emitting element, leakage current between adjacent light emitting elements can be suppressed. Thereby, unintended light emission due to crosstalk can be prevented, and a display device with extremely high contrast can be realized.
  • light emitting elements 130R, 130G, and 130B shown in FIG. 53 emit white light.
  • the white light emitted by the light emitting elements 130R, 130G, and 130B passes through the colored layers 132R, 132G, and 132B, so that light of a desired color can be obtained.
  • the light emitting elements 130R, 130G, and 130B shown in FIG. 53 emit blue light.
  • the layer 133 has one or more light emitting layers that emit blue light.
  • the blue light emitted by the light emitting element 130B can be extracted.
  • a color conversion layer is provided between the light emitting element 130R or 130G and the substrate 152, so that the light emitting element 130R or 130G can be The blue light emitted can be converted to longer wavelength light and red or green light can be extracted.
  • a colored layer 132R is provided between the color conversion layer and the substrate 152 on the light emitting element 130R, and a colored layer 132G is provided between the color conversion layer and the substrate 152 on the light emitting element 130G.
  • the colored layer absorbs light of a color other than the desired color, thereby increasing the color purity of the light exhibited by the subpixel.
  • the display device 50G shown in FIG. 54 is mainly different from the display device 50F in that it is a bottom emission type display device.
  • the light emitted by the light emitting element is emitted to the substrate 151 side. It is preferable to use a material that has high transparency to visible light for the substrate 151. On the other hand, the light transmittance of the material used for the substrate 152 does not matter.
  • a light shielding layer 117 is formed between the substrate 151 and the transistor.
  • a light shielding layer 117 is provided on a substrate 151, an insulating layer 153 is provided on the light blocking layer 117, and a transistor 205D, a transistor 205R (not shown), a transistor 205G, a transistor 205B, etc. are provided on the insulating layer 153.
  • a colored layer 132R (not shown), a colored layer 132G, and a colored layer 132B are provided on the insulating layer 195, and an insulating layer 235 is provided on the colored layer 132R (not shown), the colored layer 132G, and the colored layer 132B. provided.
  • the light emitting element 130G overlapping the colored layer 132G includes a conductive layer 124G, a conductive layer 126G, an EL layer 113, a common layer 114, and a common electrode 115.
  • the light emitting element 130B that overlaps the colored layer 132B includes a conductive layer 124B, a conductive layer 126B, an EL layer 113, a common layer 114, and a common electrode 115.
  • the conductive layers 124G, 124B, 126G, and 126B are each made of a material that is highly transparent to visible light. It is preferable to use a material that reflects visible light for the common electrode 115. In a bottom emission type display device, a metal or the like with low resistivity can be used for the common electrode 115, so it is possible to suppress a voltage drop caused by the resistance of the common electrode 115, and achieve high display quality.
  • FIG. 55 shows a cross-sectional view of three light emitting elements included in the display section 162 and the connection section 140 in each step.
  • a vacuum process such as a vapor deposition method, and a solution process such as a spin coating method or an inkjet method can be used to manufacture a light emitting element.
  • the vapor deposition method include physical vapor deposition methods (PVD method) such as sputtering method, ion plating method, ion beam vapor deposition method, molecular beam vapor deposition method, and vacuum vapor deposition method, and chemical vapor deposition method (CVD method).
  • PVD method physical vapor deposition methods
  • CVD method chemical vapor deposition method
  • the functional layers (hole injection layer, hole transport layer, hole block layer, light emitting layer, electron block layer, electron transport layer, electron injection layer, charge generation layer, etc.) included in the EL layer are formed using the vapor deposition method ( vacuum evaporation method, etc.), coating method (dip coating method, die coating method, bar coating method, spin coating method, spray coating method, etc.), printing method (inkjet method, screen (stencil printing) method, offset (lithographic printing) method, It can be formed by a method such as a flexo (letterpress printing) method, a gravure method, or a microcontact method.
  • the island-like layer (layer containing a light-emitting layer) manufactured by the method for manufacturing a display device described below is not formed using a fine metal mask, but is formed by forming a light-emitting layer over one surface and then It is formed by processing using a lithography method. Therefore, it is possible to realize a high-definition display device or a display device with a high aperture ratio, which has been difficult to realize up to now. Furthermore, since the light-emitting layer can be made separately for each color, a display device with extremely brightness, high contrast, and high display quality can be realized. Furthermore, by providing a sacrificial layer over the light-emitting layer, damage to the light-emitting layer during the manufacturing process of a display device can be reduced, and reliability of the light-emitting element can be improved.
  • a display device is composed of three types of light-emitting elements: a light-emitting element that emits blue light, a light-emitting element that emits green light, and a light-emitting element that emits red light
  • the film formation of the light-emitting layer and the photolithography By repeating the processing three times, three types of island-shaped light emitting layers can be formed.
  • pixel electrodes 111R, 111G, 111B and a conductive layer 123 are formed on a substrate 151 on which transistors 205R, 205G, 205B, etc. (not shown) are provided. ( Figure 55A).
  • a sputtering method or a vacuum evaporation method can be used to form the conductive film that will become the pixel electrode.
  • the pixel electrodes 111R, 111G, and 111B and the conductive layer 123 can be formed by forming a resist mask on the conductive film by a photolithography process and then processing the conductive film.
  • a wet etching method and a dry etching method can be used for processing the conductive film.
  • Film 133Bf which will later become a layer 133B, is formed on the pixel electrodes 111R, 111G, and 111B (FIG. 55A).
  • Film 133Bf (later layer 133B) includes a light-emitting layer that emits blue light.
  • an example will be described in which an island-shaped EL layer of a light-emitting element that emits blue light is first formed, and then an island-shaped EL layer of a light-emitting element that emits light of another color is formed. show.
  • the pixel electrodes of the light emitting elements of the second and subsequent colors may be damaged by the previous step. As a result, the driving voltage of the light-emitting elements of the second and subsequent colors may become higher.
  • the display device of one embodiment of the present invention it is preferable to manufacture the display device from an island-shaped EL layer of a light-emitting element that emits light with the shortest wavelength (for example, a blue light-emitting element).
  • the island-shaped EL layers be produced in the order of blue, green, and red, or in the order of blue, red, and green.
  • the state of the interface between the pixel electrode and the EL layer in the blue light emitting element can be maintained in good condition, and the driving voltage of the blue light emitting element can be prevented from increasing. Furthermore, the life of the blue light emitting element can be extended and its reliability can be improved. Note that red and green light emitting elements are less affected by increases in driving voltage than blue light emitting elements, so the driving voltage of the entire display device can be lowered and reliability can be increased.
  • the order in which the island-shaped EL layers are produced is not limited to the above, and may be, for example, in the order of red, green, and blue.
  • the film 133Bf is not formed on the conductive layer 123.
  • the film 133Bf can be formed only in a desired region.
  • a light emitting element can be manufactured through a relatively simple process.
  • the heat resistance temperature of each compound contained in the film 133Bf is preferably 100°C or more and 180°C or less, preferably 120°C or more and 180°C or less, and more preferably 140°C or more and 180°C or less.
  • the reliability of the light emitting element can be improved.
  • the upper limit of the temperature that can be applied in the manufacturing process of a display device can be increased. Therefore, the range of selection of materials and forming methods used in the display device can be expanded, and yield and reliability can be improved.
  • the heat-resistant temperature can be, for example, any one of the glass transition point, softening point, melting point, thermal decomposition temperature, and 5% weight loss temperature, preferably the lowest temperature among these.
  • the film 133Bf can be formed by, for example, a vapor deposition method, specifically, a vacuum vapor deposition method. Further, the film 133Bf may be formed by a method such as a transfer method, a printing method, an inkjet method, or a coating method.
  • a sacrificial layer 118B is formed on the film 133Bf and the conductive layer 123 (FIG. 55A).
  • the sacrificial layer 118B can be formed by forming a resist mask on the film to be the sacrificial layer 118B by a photolithography process and then processing the film.
  • the sacrificial layer 118B is preferably provided so as to cover each end of the pixel electrodes 111R, 111G, and 111B.
  • the end of the layer 133B to be formed in a later step is located outside the end of the pixel electrode 111B. Since the entire upper surface of the pixel electrode 111B can be used as a light emitting region, the aperture ratio of the pixel can be increased. Further, since the end of the layer 133B may be damaged in a step after forming the layer 133B, it is preferable to be located outside the end of the pixel electrode 111B, that is, not to use it as a light emitting region. Thereby, variations in characteristics of the light emitting elements can be suppressed and reliability can be improved.
  • each step after forming the layer 133B can be performed without exposing the pixel electrode 111B. If the end of the pixel electrode 111B is exposed, corrosion may occur during an etching process or the like. By suppressing corrosion of the pixel electrode 111B, the yield and characteristics of the light emitting element can be improved.
  • the sacrificial layer 118B is also provided at a position overlapping the conductive layer 123. This can prevent the conductive layer 123 from being damaged during the manufacturing process of the display device.
  • a film with high resistance to the processing conditions of the film 133Bf specifically, a film with a high etching selectivity with respect to the film 133Bf is used.
  • the sacrificial layer 118B is formed at a temperature lower than the allowable temperature limit of each compound included in the film 133Bf.
  • the substrate temperature when forming the sacrificial layer 118B is typically 200°C or lower, preferably 150°C or lower, more preferably 120°C or lower, more preferably 100°C or lower, and even more preferably 80°C or lower. be.
  • the heat resistant temperature of the compound included in the film 133Bf is high because the temperature at which the sacrificial layer 118B is formed can be increased.
  • the substrate temperature when forming the sacrificial layer 118B can be set to 100° C. or higher, 120° C. or higher, or 140° C. or higher.
  • a sputtering method for example, a sputtering method, an ALD method (including a thermal ALD method and a PEALD method), a CVD method, or a vacuum evaporation method can be used.
  • the film may be formed using the wet film forming method described above.
  • the sacrificial layer 118B (if the sacrificial layer 118B has a layered structure, the layer provided in contact with the film 133Bf) is preferably formed using a formation method that causes less damage to the film 133Bf. For example, it is preferable to use an ALD method or a vacuum evaporation method rather than a sputtering method.
  • the sacrificial layer 118B can be processed by a wet etching method or a dry etching method.
  • the sacrificial layer 118B is preferably processed by anisotropic etching.
  • the wet etching method By using the wet etching method, it is possible to reduce damage to the film 133Bf when processing the sacrificial layer 118B, compared to when using the dry etching method.
  • a developer for example, a developer, a tetramethylammonium hydroxide (TMAH) aqueous solution, dilute hydrofluoric acid, oxalic acid, phosphoric acid, acetic acid, nitric acid, or a mixed solution containing two or more of these can be used.
  • TMAH tetramethylammonium hydroxide
  • a mixed acid chemical solution containing water, phosphoric acid, dilute hydrofluoric acid, and nitric acid may be used.
  • the chemical solution used in the wet etching process may be alkaline or acidic.
  • the sacrificial layer 118B for example, one or more of a metal film, an alloy film, a metal oxide film, a semiconductor film, an inorganic insulating film, and an organic insulating film can be used.
  • the sacrificial layer 118B includes, for example, a metal material such as gold, silver, platinum, magnesium, nickel, tungsten, chromium, molybdenum, iron, cobalt, copper, palladium, titanium, aluminum, yttrium, zirconium, and tantalum, or the metal. Alloy materials including materials can be used.
  • the sacrificial layer 118B includes In-Ga-Zn oxide, indium oxide, In-Zn oxide, In-Sn oxide, indium titanium oxide (In-Ti oxide), and indium tin zinc oxide (In-Sn -Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide), and indium tin oxide containing silicon. objects can be used.
  • the element M is aluminum, silicon, boron, yttrium, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten
  • M is aluminum, silicon, boron, yttrium, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten
  • a semiconductor material such as silicon or germanium can be used as a material that is highly compatible with semiconductor manufacturing processes.
  • oxides or nitrides of the above semiconductor materials can be used.
  • a nonmetallic material such as carbon or a compound thereof can be used.
  • metals such as titanium, tantalum, tungsten, chromium, and aluminum, or alloys containing one or more of these may be used.
  • oxides containing the above metals, such as titanium oxide or chromium oxide, or nitrides, such as titanium nitride, chromium nitride, or tantalum nitride, can be used.
  • Various inorganic insulating films that can be used for the protective layer 131 can be used as the sacrificial layer 118B.
  • an oxide insulating film is preferable because it has higher adhesion to the film 133Bf than a nitride insulating film.
  • an inorganic insulating material such as aluminum oxide, hafnium oxide, silicon oxide, etc. can be used for the sacrificial layer 118B.
  • an aluminum oxide film can be formed using, for example, an ALD method. It is preferable to use the ALD method because damage to the underlying layer (particularly the film 133Bf) can be reduced.
  • an inorganic insulating film for example, an aluminum oxide film
  • an inorganic film for example, an In-Ga-Zn oxide film, a silicon film, or a tungsten film
  • the same inorganic insulating film can be used for both the sacrificial layer 118B and the insulating layer 125 that will be formed later.
  • an aluminum oxide film formed using an ALD method can be used for both the sacrificial layer 118B and the insulating layer 125.
  • the same film forming conditions may be applied to the sacrificial layer 118B and the insulating layer 125, or different film forming conditions may be applied to the sacrificial layer 118B and the insulating layer 125.
  • the sacrificial layer 118B can be an insulating layer with high barrier properties against at least one of water and oxygen.
  • the sacrificial layer 118B is a layer that will be mostly or completely removed in a later step, it is preferably easy to process. Therefore, the sacrificial layer 118B is preferably formed under conditions where the substrate temperature during film formation is lower than that of the insulating layer 125.
  • An organic material may be used for the sacrificial layer 118B.
  • a material that can be dissolved in a solvent that is chemically stable for at least the film located at the top of the film 133Bf may be used.
  • materials that dissolve in water or alcohol can be suitably used.
  • the material be dissolved in a solvent such as water or alcohol, applied by a wet film forming method, and then heat treated to evaporate the solvent. At this time, by performing heat treatment under a reduced pressure atmosphere, the solvent can be removed at low temperature and in a short time, so thermal damage to the film 133Bf can be reduced, which is preferable.
  • the sacrificial layer 118B is made of an organic resin such as polyvinyl alcohol (PVA), polyvinyl butyral, polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, alcohol-soluble polyamide resin, or fluororesin such as perfluoropolymer. may also be used.
  • PVA polyvinyl alcohol
  • polyvinyl butyral polyvinylpyrrolidone
  • polyethylene glycol polyglycerin
  • pullulan polyethylene glycol
  • polyglycerin polyglycerin
  • pullulan polyethylene glycol
  • pullulan polyglycerin
  • water-soluble cellulose water-soluble cellulose
  • alcohol-soluble polyamide resin or fluororesin such as perfluoropolymer.
  • an organic film e.g., PVA film
  • an inorganic film e.g., silicon nitride film
  • part of the sacrificial film may remain as a sacrificial layer.
  • the film 133Bf is processed to form a layer 133B (FIG. 55B).
  • the laminated structure of the layer 133B and the sacrificial layer 118B remains on the pixel electrode 111B. Further, the pixel electrode 111R and the pixel electrode 111G are exposed. Further, in a region corresponding to the connection portion 140, the sacrificial layer 118B remains on the conductive layer 123.
  • the processing of the film 133Bf is preferably performed by anisotropic etching.
  • anisotropic dry etching is preferred.
  • wet etching may be used.
  • the layer 133R is formed to include a light emitting layer that emits red light
  • the layer 133G is formed to include a light emitting layer that emits green light.
  • Materials that can be used for the sacrificial layer 118B can be used for the sacrificial layers 118R and 118G, and the same material or different materials may be used for both.
  • the side surfaces of the layers 133B, 133G, and 133R are preferably perpendicular or approximately perpendicular to the surface on which they are formed.
  • the angle between the surface to be formed and these side surfaces be 60 degrees or more and 90 degrees or less.
  • the distance between two adjacent layers 133B, 133G, and 133R formed using the photolithography method is 8 ⁇ m or less, 5 ⁇ m or less, 3 ⁇ m or less, 2 ⁇ m or less, or 1 ⁇ m or less. It can be narrowed down to Here, the distance can be defined as, for example, the distance between two adjacent opposing ends of the layer 133B, the layer 133G, and the layer 133R. In this way, by narrowing the distance between the island-shaped EL layers, a display device with high definition and a large aperture ratio can be provided.
  • an insulating film 125f that will later become the insulating layer 125 is formed so as to cover the pixel electrode, the layer 133B, the layer 133G, the layer 133R, the sacrificial layer 118B, the sacrificial layer 118G, and the sacrificial layer 118R, and on the insulating film 125f.
  • An insulating layer 127 is formed (FIG. 55D).
  • the insulating film 125f it is preferable to form an insulating film having a thickness of 3 nm or more, 5 nm or more, or 10 nm or more, and 200 nm or less, 150 nm or less, 100 nm or less, or 50 nm or less.
  • the insulating film 125f is preferably formed using, for example, an ALD method. It is preferable to use the ALD method because damage to the film can be reduced and a film with high coverage can be formed. As the insulating film 125f, it is preferable to form an aluminum oxide film using, for example, an ALD method.
  • the insulating film 125f may be formed using a sputtering method, a CVD method, or a PECVD method, which has a faster deposition rate than the ALD method. Thereby, a highly reliable display device can be manufactured with high productivity.
  • the insulating film that becomes the insulating layer 127 is preferably formed by the above-mentioned wet film forming method (for example, spin coating) using, for example, a photosensitive resin composition containing an acrylic resin.
  • a photosensitive resin composition containing an acrylic resin After film formation, it is preferable to perform heat treatment (also referred to as pre-baking) to remove the solvent contained in the insulating film.
  • heat treatment also referred to as pre-baking
  • a part of the insulating film is exposed to light by irradiating visible light or ultraviolet rays.
  • development is performed to remove the exposed area of the insulating film.
  • heat treatment also referred to as post-bake
  • the insulating layer 127 shown in FIG. 55D can be formed.
  • the shape of the insulating layer 127 is not limited to the shape shown in FIG. 55D.
  • the upper surface of the insulating layer 127 may have one or more of a convex curved surface, a concave curved surface, and a flat surface.
  • the insulating layer 127 may cover the side surface of at least one end of the insulating layer 125, the sacrificial layer 118B, the sacrificial layer 118G, and the sacrificial layer 118R.
  • etching is performed using the insulating layer 127 as a mask to remove the insulating film 125f and parts of the sacrificial layers 118B, 118G, and 118R.
  • openings are formed in each of the sacrificial layers 118B, 118G, and 118R, and the upper surfaces of the layers 133B, 133G, 133R, and conductive layer 123 are exposed.
  • a portion of the sacrificial layers 118B, 118G, and 118R may remain at positions overlapping with the insulating layer 127 and the insulating layer 125 (see sacrificial layers 119B, 119G, and 119R).
  • the etching process can be performed by dry etching or wet etching. Note that it is preferable if the insulating film 125f is formed using the same material as the sacrificial layers 118B, 118G, and 118R because the etching process can be performed at once.
  • the portions divided into the common layer 114 and the common electrode 115 are created between each light emitting element. It is possible to suppress the occurrence of connection failures caused by , and increases in electrical resistance caused by locally thinner parts. Thereby, the display device of one embodiment of the present invention can improve display quality.
  • the common layer 114 and the common electrode 115 are formed in this order on the insulating layer 127, layer 133B, layer 133G, and layer 133R (FIG. 55F).
  • the common layer 114 can be formed by a method such as a vapor deposition method (including a vacuum vapor deposition method), a transfer method, a printing method, an inkjet method, a coating method, or the like.
  • the common electrode 115 for example, a sputtering method or a vacuum evaporation method can be used. Alternatively, a film formed by vapor deposition and a film formed by sputtering may be stacked.
  • the island-shaped layer 133B, the island-shaped layer 133G, and the island-shaped layer 133R are not formed using a fine metal mask. Since it is formed by depositing a film over one surface and processing the film, it is possible to form an island-like layer with a uniform thickness. Then, a high-definition display device or a display device with a high aperture ratio can be realized. Furthermore, even if the definition or aperture ratio is high and the distance between subpixels is extremely short, it is possible to suppress the layers 133B, 133G, and 133R from coming into contact with each other in adjacent subpixels. Therefore, generation of leakage current between subpixels can be suppressed. Thereby, unintended light emission due to crosstalk can be prevented, and a display device with extremely high contrast can be realized.
  • the display device of one embodiment of the present invention can achieve both high definition and high display quality.
  • the electronic device of this embodiment includes the display device of one embodiment of the present invention in the display portion.
  • the display device of one embodiment of the present invention can easily achieve high definition and high resolution. Therefore, it can be used in display units of various electronic devices.
  • Examples of electronic devices include electronic devices with relatively large screens such as television sets, desktop or notebook personal computers, computer monitors, digital signage, large game machines such as pachinko machines, and digital cameras. , digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, sound reproduction devices, and the like.
  • the display device of one embodiment of the present invention can improve definition, so it can be suitably used for electronic devices having a relatively small display portion.
  • electronic devices include wristwatch-type and bracelet-type information terminals (wearable devices), VR devices such as head-mounted displays, glasses-type AR devices, MR devices, and other head-mounted devices. Examples include wearable devices that can be attached to the device.
  • the display device of one embodiment of the present invention includes HD (number of pixels 1280 x 720), FHD (number of pixels 1920 x 1080), WQHD (number of pixels 2560 x 1440), WQXGA (number of pixels 2560 x 1600), and 4K (number of pixels It is preferable to have an extremely high resolution such as 3840 ⁇ 2160) or 8K (pixel count 7680 ⁇ 4320). In particular, it is preferable to set the resolution to 4K, 8K, or higher.
  • the pixel density (definition) in the display device of one embodiment of the present invention is preferably 100 ppi or more, preferably 300 ppi or more, more preferably 500 ppi or more, more preferably 1000 ppi or more, more preferably 2000 ppi or more, and 3000 ppi or more. More preferably, it is 5000 ppi or more, and even more preferably 7000 ppi or more.
  • the screen ratio (aspect ratio) of the display device of one embodiment of the present invention is not particularly limited.
  • the display device can support various screen ratios such as 1:1 (square), 4:3, 16:9, and 16:10.
  • the electronic device of this embodiment includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage). , power, radiation, flow rate, humidity, tilt, vibration, odor, or infrared radiation).
  • the electronic device of this embodiment can have various functions. For example, functions that display various information (still images, videos, text images, etc.) on the display, touch panel functions, calendars, functions that display date or time, etc., functions that execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, etc.
  • FIGS. 56A to 56D An example of a wearable device that can be worn on the head will be described with reference to FIGS. 56A to 56D.
  • These wearable devices have at least one of a function of displaying AR content, a function of displaying VR content, a function of displaying SR content, and a function of displaying MR content.
  • an electronic device has a function of displaying at least one content such as AR, VR, SR, and MR, it becomes possible to enhance the user's immersive feeling.
  • the electronic device 700A shown in FIG. 56A and the electronic device 700B shown in FIG. 56B each include a pair of display panels 751, a pair of casings 721, a communication section (not shown), and a pair of mounting sections 723. It has a control section (not shown), an imaging section (not shown), a pair of optical members 753, a frame 757, and a pair of nose pads 758.
  • a display device of one embodiment of the present invention can be applied to the display panel 751. Therefore, an electronic device capable of extremely high definition display can be achieved.
  • the electronic device 700A and the electronic device 700B can each project the image displayed on the display panel 751 onto the display area 756 of the optical member 753. Since the optical member 753 has translucency, the user can see the image displayed in the display area superimposed on the transmitted image visually recognized through the optical member 753. Therefore, the electronic device 700A and the electronic device 700B are each electronic devices capable of AR display.
  • the electronic device 700A and the electronic device 700B may be provided with a camera capable of capturing an image of the front as an imaging unit. Further, the electronic device 700A and the electronic device 700B are each equipped with an acceleration sensor such as a gyro sensor to detect the direction of the user's head and display an image corresponding to the direction in the display area 756. You can also.
  • an acceleration sensor such as a gyro sensor to detect the direction of the user's head and display an image corresponding to the direction in the display area 756. You can also.
  • the communication unit has a wireless communication device, and can supply video signals and the like through the wireless communication device.
  • a connector to which a cable to which a video signal and a power supply potential are supplied may be connected may be provided.
  • the electronic device 700A and the electronic device 700B are provided with batteries (not shown), and can be charged wirelessly and/or by wire.
  • the housing 721 may be provided with a touch sensor module.
  • the touch sensor module has a function of detecting that the outer surface of the housing 721 is touched.
  • the touch sensor module can detect a user's tap operation, slide operation, etc., and execute various processes. For example, a tap operation can be used to pause or restart a video, and a slide operation can be used to fast forward or rewind. Further, by providing a touch sensor module in each of the two housings 721, the range of operations can be expanded.
  • touch sensors can be applied as the touch sensor module.
  • various methods such as a capacitance method, a resistive film method, an infrared method, an electromagnetic induction method, a surface acoustic wave method, an optical method, etc. can be adopted.
  • a photoelectric conversion element When using an optical touch sensor, a photoelectric conversion element can be used as the light receiving element.
  • the active layer of the photoelectric conversion element one or both of an inorganic semiconductor and an organic semiconductor can be used.
  • the electronic device 800A shown in FIG. 56C and the electronic device 800B shown in FIG. 56D each include a pair of display sections 820, a housing 821, a communication section 822, a pair of mounting sections 823, a control section 824, It has a pair of imaging units 825 and a pair of lenses 832. Note that the display section 820, communication section 822, and imaging section 825 are omitted in FIG. 56D.
  • a display device of one embodiment of the present invention can be applied to the display portion 820. Therefore, an electronic device capable of extremely high definition display can be achieved. This allows the user to feel highly immersive.
  • the display section 820 is provided inside the housing 821 at a position where it can be viewed through the lens 832. Furthermore, by displaying different images on the pair of display units 820, three-dimensional display using parallax can be performed.
  • the electronic device 800A and the electronic device 800B can each be said to be an electronic device for VR.
  • a user wearing the electronic device 800A or the electronic device 800B can view the image displayed on the display unit 820 through the lens 832.
  • the electronic device 800A and the electronic device 800B each have a mechanism that can adjust the left and right positions of the lens 832 and the display unit 820 so that they are in optimal positions according to the position of the user's eyes. It is preferable that you do so. Further, it is preferable to have a mechanism for adjusting the focus by changing the distance between the lens 832 and the display section 820.
  • the mounting portion 823 allows the user to wear the electronic device 800A or the electronic device 800B on the head.
  • the shape is illustrated as a temple (also referred to as a temple) of glasses, but the shape is not limited to this.
  • the mounting portion 823 only needs to be able to be worn by the user, and may have a helmet-shaped or band-shaped shape, for example.
  • the imaging unit 825 has a function of acquiring external information.
  • the data acquired by the imaging unit 825 can be output to the display unit 820.
  • An image sensor can be used for the imaging unit 825.
  • a plurality of cameras may be provided so as to be able to handle a plurality of angles of view such as telephoto and wide angle.
  • a distance measuring sensor (hereinafter also referred to as a detection unit) that can measure the distance to an object may be provided. That is, the imaging unit 825 is one aspect of a detection unit.
  • the detection unit for example, an image sensor or a distance image sensor such as LIDAR (Light Detection and Ranging) can be used. By using the image obtained by the camera and the image obtained by the distance image sensor, more information can be obtained and more precise gesture operations can be performed.
  • LIDAR Light Detection and Ranging
  • the electronic device 800A may have a vibration mechanism that functions as a bone conduction earphone.
  • a configuration having the vibration mechanism can be applied to one or more of the display section 820, the housing 821, and the mounting section 823.
  • the user can enjoy video and audio simply by wearing the electronic device 800A without requiring additional audio equipment such as headphones, earphones, or speakers.
  • the electronic device 800A and the electronic device 800B may each have an input terminal.
  • a cable for supplying a video signal from a video output device or the like and power for charging a battery provided in the electronic device can be connected to the input terminal.
  • An electronic device may have a function of wirelessly communicating with the earphone 750.
  • Earphone 750 includes a communication section (not shown) and has a wireless communication function.
  • Earphone 750 can receive information (eg, audio data) from an electronic device using a wireless communication function.
  • electronic device 700A shown in FIG. 56A has a function of transmitting information to earphone 750 using a wireless communication function.
  • electronic device 800A shown in FIG. 56C has a function of transmitting information to earphone 750 using a wireless communication function.
  • the electronic device may have an earphone section.
  • Electronic device 700B shown in FIG. 56B has an earphone section 727.
  • the earphone section 727 and the control section can be configured to be connected to each other by wire.
  • a portion of the wiring connecting the earphone section 727 and the control section may be arranged inside the housing 721 or the mounting section 723.
  • the electronic device 800B shown in FIG. 56D has an earphone section 827.
  • the earphone section 827 and the control section 824 can be configured to be connected to each other by wire.
  • a part of the wiring connecting the earphone section 827 and the control section 824 may be arranged inside the housing 821 or the mounting section 823.
  • the earphone section 827 and the mounting section 823 may include magnets. Thereby, the earphone part 827 can be fixed to the mounting part 823 by magnetic force, which is preferable because storage becomes easy.
  • the electronic device may have an audio output terminal to which earphones, headphones, or the like can be connected. Further, the electronic device may have one or both of an audio input terminal and an audio input mechanism.
  • the audio input mechanism for example, a sound collection device such as a microphone can be used.
  • the electronic device may be provided with a function as a so-called headset.
  • both glasses type (electronic device 700A and electronic device 700B, etc.) and goggle type (electronic device 800A and electronic device 800B, etc.) are suitable for the electronic device of one embodiment of the present invention. It is.
  • An electronic device can transmit information to earphones by wire or wirelessly.
  • An electronic device 6500 shown in FIG. 57A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and the like.
  • the display section 6502 has a touch panel function.
  • a display device of one embodiment of the present invention can be applied to the display portion 6502.
  • FIG. 57B is a schematic cross-sectional view including the end of the housing 6501 on the microphone 6506 side.
  • a light-transmitting protective member 6510 is provided on the display surface side of the housing 6501, and a display panel 6511, an optical member 6512, a touch sensor panel 6513, and a print are placed in a space surrounded by the housing 6501 and the protective member 6510.
  • a board 6517, a battery 6518, and the like are arranged.
  • a display panel 6511, an optical member 6512, and a touch sensor panel 6513 are fixed to the protective member 6510 with an adhesive layer (not shown).
  • a part of the display panel 6511 is folded back, and an FPC 6515 is connected to the folded part.
  • An IC6516 is mounted on the FPC6515.
  • the FPC 6515 is connected to a terminal provided on a printed circuit board 6517.
  • a flexible display of one embodiment of the present invention can be applied to the display panel 6511. Therefore, extremely lightweight electronic equipment can be realized. Furthermore, since the display panel 6511 is extremely thin, a large-capacity battery 6518 can be mounted while suppressing the thickness of the electronic device. Moreover, by folding back a part of the display panel 6511 and arranging the connection part with the FPC 6515 on the back side of the pixel part, an electronic device with a narrow frame can be realized.
  • a television device 7100 has a display section 7000 built into a housing 7101. Here, a configuration in which a casing 7101 is supported by a stand 7103 is shown.
  • a display device of one embodiment of the present invention can be applied to the display portion 7000.
  • the television device 7100 shown in FIG. 57C can be operated using an operation switch included in the housing 7101 and a separate remote controller 7111.
  • the display section 7000 may include a touch sensor, and the television device 7100 may be operated by touching the display section 7000 with a finger or the like.
  • the remote control device 7111 may have a display unit that displays information output from the remote control device 7111. Using operation keys or a touch panel included in the remote controller 7111, the channel and volume can be controlled, and the video displayed on the display section 7000 can be controlled.
  • the television device 7100 is configured to include a receiver, a modem, and the like.
  • the receiver can receive general television broadcasts. Also, by connecting to a wired or wireless communication network via a modem, information can be communicated in one direction (from the sender to the receiver) or in both directions (between the sender and the receiver, or between the receivers, etc.). is also possible.
  • FIG. 57D shows an example of a notebook personal computer.
  • the notebook personal computer 7200 includes a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like.
  • a display unit 7000 is incorporated into the housing 7211.
  • a display device of one embodiment of the present invention can be applied to the display portion 7000.
  • FIGS. 57E and 57F An example of digital signage is shown in FIGS. 57E and 57F.
  • the digital signage 7300 shown in FIG. 57E includes a housing 7301, a display section 7000, a speaker 7303, and the like. Furthermore, it can have an LED lamp, an operation key (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like.
  • FIG. 57F shows a digital signage 7400 attached to a cylindrical pillar 7401.
  • Digital signage 7400 has a display section 7000 provided along the curved surface of pillar 7401.
  • the display device of one embodiment of the present invention can be applied to the display portion 7000.
  • the wider the display section 7000 is, the more information that can be provided at once can be increased. Furthermore, the wider the display section 7000 is, the easier it is to attract people's attention, and for example, the effectiveness of advertising can be increased.
  • a touch panel By applying a touch panel to the display section 7000, not only images or videos can be displayed on the display section 7000, but also the user can operate it intuitively, which is preferable. Further, when used for providing information such as route information or traffic information, usability can be improved by intuitive operation.
  • the digital signage 7300 or the digital signage 7400 can cooperate with an information terminal 7311 or an information terminal 7411 such as a smartphone owned by the user by wireless communication.
  • advertisement information displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411.
  • the display on the display unit 7000 can be switched.
  • the digital signage 7300 or the digital signage 7400 can execute a game using the screen of the information terminal 7311 or the information terminal 7411 as an operation means (controller). This allows an unspecified number of users to participate in and enjoy the game at the same time.
  • the electronic device shown in FIGS. 58A to 58G includes a housing 9000, a display section 9001, a speaker 9003, an operation key 9005 (including a power switch or an operation switch), a connection terminal 9006, and a sensor 9007 (force, displacement, position, speed). , acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, tilt, vibration, odor, or infrared rays. , detection, or measurement), a microphone 9008, and the like.
  • the display device of one embodiment of the present invention can be applied to the display portion 9001.
  • the electronic devices shown in FIGS. 58A to 58G have various functions. For example, functions that display various information (still images, videos, text images, etc.) on the display, touch panel functions, calendars, functions that display date or time, etc., functions that control processing using various software (programs), It can have a wireless communication function, a function of reading and processing a program or data recorded on a recording medium, and the like. Note that the functions of the electronic device are not limited to these, and can have various functions.
  • the electronic device may have multiple display units.
  • the electronic device may be equipped with a camera, etc., and may have the function of taking still images or videos and saving them on a recording medium (external or built-in to the camera), the function of displaying the taken images on a display unit, etc. .
  • FIGS. 58A to 58G The details of the electronic device shown in FIGS. 58A to 58G will be described below.
  • FIG. 58A is a perspective view showing the mobile information terminal 9101.
  • the mobile information terminal 9101 can be used as, for example, a smartphone.
  • the mobile information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like.
  • the mobile information terminal 9101 can display text and image information on multiple surfaces thereof.
  • FIG. 58A shows an example in which three icons 9050 are displayed.
  • information 9051 indicated by a dashed rectangle can also be displayed on another surface of the display section 9001. Examples of the information 9051 include notification of incoming e-mail, SNS, telephone, etc., title of e-mail or SNS, sender's name, date and time, remaining battery level, radio wave strength, and the like.
  • an icon 9050 or the like may be displayed at the position where the information 9051 is displayed.
  • FIG. 58B is a perspective view showing the mobile information terminal 9102.
  • the mobile information terminal 9102 has a function of displaying information on three or more sides of the display unit 9001.
  • information 9052, information 9053, and information 9054 are displayed on different surfaces.
  • the user can check the information 9053 displayed at a position visible from above the mobile information terminal 9102 while storing the mobile information terminal 9102 in the chest pocket of clothes. The user can check the display without taking out the mobile information terminal 9102 from his pocket and determine, for example, whether to accept a call.
  • FIG. 58C is a perspective view showing the tablet terminal 9103.
  • the tablet terminal 9103 is capable of executing various applications such as mobile phone calls, e-mail, text viewing and creation, music playback, Internet communication, and computer games, for example.
  • the tablet terminal 9103 has a display section 9001, a camera 9002, a microphone 9008, and a speaker 9003 on the front of the housing 9000, an operation key 9005 as an operation button on the side of the housing 9000, and a connection terminal 9006 on the bottom. has.
  • FIG. 58D is a perspective view showing a wristwatch-type mobile information terminal 9200.
  • the mobile information terminal 9200 can be used, for example, as a smart watch (registered trademark).
  • the display portion 9001 is provided with a curved display surface, and can perform display along the curved display surface.
  • the mobile information terminal 9200 can also make a hands-free call by mutually communicating with a headset capable of wireless communication, for example.
  • the mobile information terminal 9200 can also perform data transmission and charging with other information terminals through the connection terminal 9006. Note that the charging operation may be performed by wireless power supply.
  • FIGS. 58E to 58G are perspective views showing a foldable portable information terminal 9201. Further, FIG. 58E is a perspective view of the portable information terminal 9201 in an expanded state, FIG. 58G is a folded state, and FIG. 58F is a perspective view of a state in the middle of changing from one of FIGS. 58E and 58G to the other.
  • the portable information terminal 9201 has excellent portability in the folded state, and has excellent display visibility due to its wide seamless display area in the unfolded state.
  • a display portion 9001 included in a mobile information terminal 9201 is supported by three casings 9000 connected by hinges 9055. For example, the display portion 9001 can be bent with a radius of curvature of 0.1 mm or more and 150 mm or less.
  • a sample including a semiconductor device of one embodiment of the present invention was manufactured.
  • the configuration of the sample reference can be made to the description of the semiconductor device shown in FIGS. 13, 14A, and 14B.
  • a glass substrate with a size of 600 mm x 720 mm was used as the substrate 102.
  • the configuration of the transistor 100B will be explained.
  • the conductive layer 112a a laminated structure of a copper film with a thickness of about 300 nm and an In-Sn-Si oxide (ITSO) film with a thickness of about 100 nm on the copper film was used.
  • the conductive layer 112b an In-Sn-Si oxide (ITSO) film with a thickness of about 100 nm was used.
  • the semiconductor layer 108 a first metal oxide film with a thickness of about 16 nm was used.
  • the insulating layer 106 a silicon oxynitride film with a thickness of about 50 nm was used.
  • the insulating layer 106 functions as a gate insulating layer of the transistor 100B.
  • a laminated structure was used in which a titanium film with a thickness of about 50 nm, an aluminum film with a thickness of about 200 nm, and a titanium film with a thickness of about 50 nm were formed in this order.
  • a silicon nitride film with a thickness of about 70 nm is used as the insulating layer 110a_1, a silicon nitride film with a thickness of about 100 nm is used as the insulating layer 110a_2, a silicon oxynitride film with a thickness of about 500 nm is used as the insulating layer 110b, and a silicon nitride film with a thickness of about 500 nm is used as the insulating layer 110c_1.
  • a silicon nitride film with a thickness of about 50 nm was used, and a silicon nitride film with a thickness of about 100 nm was used as the insulating layer 110c_2.
  • the upper surface shapes of the openings 141 and 143 were circular.
  • the configuration of the transistor 200B will be explained.
  • the conductive layer 202 a laminated structure of a copper film with a thickness of about 300 nm and an In-Sn-Si oxide (ITSO) film with a thickness of about 100 nm on the copper film was used.
  • the conductive layer 202 was formed in the same process as the conductive layer 112a.
  • the structure of the insulating layer 110 is as described above.
  • a silicon nitride film with a thickness of about 60 nm was used as the insulating layer 120_1 of the insulating layer 120, and a silicon oxynitride film with a thickness of about 50 nm was used as the insulating layer 120_2.
  • the insulating layer 120 was formed in a region where the semiconductor layer 208 is provided.
  • a second metal oxide film with a thickness of about 20 nm was used as the semiconductor layer 208.
  • the semiconductor layer 208 was formed using a different material and in a different process from the semiconductor layer 108. That is, the composition of the first metal oxide film used for the semiconductor layer 108 and the composition of the second metal oxide film used for the semiconductor layer 208 were made different.
  • As the insulating layer 105 a silicon oxynitride film with a thickness of about 40 nm was used.
  • the structure of the insulating layer 106 is as described above.
  • the insulating layer 105 and the insulating layer 106 function as a gate insulating layer of the transistor 200B.
  • the thickness of the gate insulating layer of transistor 200B was made thicker than the thickness of the gate insulating layer of transistor 100B.
  • the conductive layer 204, the conductive layer 212a, and the conductive layer 212b a laminated structure in which a titanium film with a thickness of about 50 nm, an aluminum film with a thickness of about 200 nm, and a titanium film with a thickness of about 50 nm were formed in this order was used.
  • the conductive layer 204, the conductive layer 212a, and the conductive layer 212b were formed in the same process as the conductive layer 104.
  • a region 208L and a region 208D were formed by supplying an impurity element (here, boron) to the semiconductor layer 208 using the conductive layer 204 as a mask.
  • insulating layer 195 As the insulating layer 195, a silicon nitride oxide film with a thickness of about 300 nm was used. A polyimide film with a thickness of about 1.5 ⁇ m was formed on the insulating layer 195.
  • the Id-Vg characteristics of the transistor were measured by applying a voltage to the gate electrode (hereinafter also referred to as gate voltage (Vg or Vgs)) from -10V to +10V in steps of 0.1V. Further, the voltage applied to the source electrode (hereinafter also referred to as source voltage (Vs)) is 0V (comm), and the voltage applied to the drain electrode (hereinafter also referred to as drain voltage (Vd or Vds)) is 0.1V and It was set to 5.1V.
  • the back gate electrode conductive layer 202 is electrically connected to the source electrode (GND), and a gate voltage (Vg) is applied to the gate electrode (conductive layer 204) to obtain Id-Vd characteristics. It was measured.
  • a transistor 100B with a channel width W100 of approximately 6.3 ⁇ m (width D143 of the opening 143 is 2.0 ⁇ m) and a transistor 200B with a channel length L200 of 6.0 ⁇ m and a channel width W200 of 3.0 ⁇ m were measured.
  • Channel length L100 of transistor 100B was approximately 0.5 ⁇ m. The number of measurements was 10 within the plane of the 600 mm x 720 mm substrate for each of the transistor 100B and the transistor 200B.
  • the Id-Vg characteristics of the transistor 100B are shown in FIG. 59A, and the Id-Vg characteristics of the transistor 200B are shown in FIG. 59B.
  • the horizontal axis shows the gate voltage (Vg)
  • the left vertical axis shows the drain current (Id)
  • the right vertical axis shows field effect movement when the drain voltage (Vd) is 5.1V. degree ( ⁇ FE).
  • 59A and 59B each show the Id-Vg characteristics of 10 transistors in an overlapping manner.
  • the transistor 100B which is a VFET
  • the transistor 200B which is a TGSA type transistor, which are formed on the same glass substrate using some steps in common. I was able to confirm that Furthermore, it was confirmed that the field effect mobility of the transistor 100B was higher than that of the transistor 200B.
  • GBT Gate Bias Temperature
  • PBTS Positive Bias Temperature Stress
  • NBTIS Negative Bias Temperature Illumination Stress
  • the substrate on which the transistor was formed was held at 60° C., a voltage of 0.1 V was applied to the source and drain of the transistor, and a voltage of 10 V was applied to the gate, and this state was held for 1 hour.
  • the test environment was dark.
  • the substrate on which the transistor is formed is held at 60°C, irradiated with 5000lx white LED light, and a voltage of 0V is applied to the source and drain of the transistor, and -10V to the gate. It was held for 1 hour. White LED light was irradiated from the glass substrate side.
  • Figure 60 shows the amount of variation in threshold voltage before and after the PBTS test and before and after the NBTIS test.
  • the horizontal axis shows the conditions of the transistor, and the vertical axis shows the amount of variation in threshold voltage ( ⁇ Vth).
  • the channel length and channel width are shown similarly to FIGS. 59A and 59B.
  • the amount of variation in threshold voltage was small in each of the transistor 100B and the transistor 200B, and it was confirmed that the reliability was high.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

低い消費電力と高い性能が両立した半導体装置を提供する。 第１及び第２のトランジスタ、並びに第１の絶縁層を有する半導体装置とする。第１のトランジスタは、第１乃至第３の導電層、第１の半導体層、及び第２の絶縁層を有する。第１の絶縁層は、第１の導電層と第２の導電層に挟持される。第１の絶縁層及び第２の導電層は、第１の導電層に達す る開口を有する。第１の半導体層は、開口において、第１の導電層の上面、第１の絶縁層の側面及び第２の導電層の側面と接する。第１の半導体層は、第２の絶縁層を介して、第３の導電層と重なる領域を有する。第２のトランジスタは、第２の半導体層、第２及び第３の絶縁層、並びに第４の導電層を有する。第２の半導体層の端部は、第３の絶縁層の端部と一致または概略一致する。第２の半導体層は、第２の絶縁層及び第３の絶縁層を介して、第４の導電層と重なる領域を有する。

Description

半導体装置
　本発明の一態様は、半導体装置、及びその作製方法に関する。本発明の一態様は、トランジスタ、及びその作製方法に関する。本発明の一態様は、半導体装置を有する表示装置に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野として、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、またはそれらの製造方法を一例として挙げることができる。
　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置であり、かつ、それぞれが半導体装置を有している場合がある。
　トランジスタを有する半導体装置は、電子機器に広く適用されている。例えば、表示装置において、トランジスタの占有面積を小さくすることで、画素サイズを縮小でき、精細度を高めることができる。そのため、微細なトランジスタが求められている。
　高精細な表示装置が要求される機器として、例えば、仮想現実（ＶＲ：Ｖｉｒｔｕａｌ　Ｒｅａｌｉｔｙ）、拡張現実（ＡＲ：Ａｕｇｍｅｎｔｅｄ　Ｒｅａｌｉｔｙ）、代替現実（ＳＲ：Ｓｕｂｓｔｉｔｕｔｉｏｎａｌ　Ｒｅａｌｉｔｙ）、及び、複合現実（ＭＲ：Ｍｉｘｅｄ　Ｒｅａｌｉｔｙ）向けの機器が、盛んに開発されている。
　表示装置として、例えば、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、または発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を有する発光装置が開発されている。
　特許文献１には、有機ＥＬ素子を用いた、高精細な表示装置が開示されている。
国際公開第２０１６／０３８５０８号
　本発明の一態様は、微細なサイズのトランジスタを有する半導体装置を提供することを課題の一とする。または、チャネル長の短いトランジスタを有する半導体装置を提供することを課題の一とする。または、オン電流の大きいトランジスタを有する半導体装置を提供することを課題の一とする。または、信頼性の高いトランジスタを有する半導体装置を提供することを課題の一とする。または、電気特性が良好なトランジスタを有する半導体装置を提供することを課題の一とする。または、占有面積の小さい半導体装置を提供することを課題の一とする。または、本発明の一態様は、性能の高い半導体装置を提供することを課題の一とする。または、消費電力の低い半導体装置を提供することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、生産性の高い半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第１の絶縁層と、を有する半導体装置である。第１のトランジスタは、第１の導電層と、第２の導電層と、第１の半導体層と、第１の半導体層上の第２の絶縁層と、第２の絶縁層上の第３の導電層と、を有する。第１の絶縁層は、第１の導電層と第２の導電層に挟持される。第１の絶縁層及び第２の導電層は、第１の導電層に達する開口を有する。第１の半導体層は、開口において、第１の導電層の上面、第１の絶縁層の側面、及び第２の導電層の側面と接する。第１の半導体層は、第２の絶縁層を介して、第３の導電層と重なる領域を有する。第２のトランジスタは、第１の絶縁層上の第２の半導体層と、第２の半導体層上の第３の絶縁層と、第３の絶縁層上の第２の絶縁層と、第２の絶縁層上の第４の導電層と、を有する。第２の半導体層の端部は、第３の絶縁層の端部と一致または概略一致する。第２の絶縁層は、第３の絶縁層の上面及び側面、及び第２の半導体層の側面と接する。第２の半導体層は、第２の絶縁層及び第３の絶縁層を介して、第４の導電層と重なる領域を有する。
　前述の半導体装置において、第１の絶縁層と第２の半導体層との間に、第４の絶縁層を有することが好ましい。第４の絶縁層は、第２の導電層の下面と接することが好ましい。
　前述の半導体装置において、第１の絶縁層と第２の半導体層との間に、島状の第４の絶縁層を有することが好ましい。第２の半導体層の端部は、第４の絶縁層の上面と接することが好ましい。第４の絶縁層の端部は、第１の絶縁層の上面と接することが好ましい。第２の絶縁層は、第４の絶縁層の上面及び側面と接することが好ましい。
　前述の半導体装置において、第１の絶縁層と第２の半導体層との間に、第４の絶縁層を有することが好ましい。第４の絶縁層は、第２の導電層の上面及び側面と接することが好ましい。
　本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第１の絶縁層と、を有する半導体装置である。第１のトランジスタは、第１の導電層と、第２の導電層と、第１の半導体層と、第１の半導体層上の第２の絶縁層と、第２の絶縁層上の第３の導電層と、を有する。第１の絶縁層は、第１の導電層と第２の導電層に挟持される。第１の絶縁層及び第２の導電層は、第１の導電層に達する第１の開口を有する。第１の半導体層は、第１の開口において、第１の導電層の上面、第１の絶縁層の側面、及び第２の導電層の側面と接する。第１の半導体層は、第２の絶縁層を介して、第３の導電層と重なる領域を有する。第２のトランジスタは、第４の導電層と、第５の導電層と、第２の半導体層と、第２の半導体層上の第３の絶縁層と、第３の絶縁層上の第２の絶縁層と、第２の絶縁層上の第６の導電層と、を有する。第１の絶縁層は、第４の導電層と第５の導電層に挟持される。第１の絶縁層及び第５の導電層は、第４の導電層に達する第２の開口を有する。第２の半導体層は、第２の開口において、第４の導電層の上面、第１の絶縁層の側面、及び第５の導電層の側面と接する。第２の半導体層の端部は、第３の絶縁層の端部と一致または概略一致する。第２の半導体層は、第２の絶縁層及び第３の絶縁層を介して、第６の導電層と重なる領域を有する。
　前述の半導体装置において、第１の半導体層及び第２の半導体層はそれぞれ、金属酸化物を有することが好ましい。
　前述の半導体装置において、第１の半導体層と第２の半導体層は、異なる材料を有することが好ましい。
　前述の半導体装置において、第１の半導体層と第２の半導体層は、同じ材料を有することが好ましい。
　前述の半導体装置において、第２のトランジスタは、第７の導電層を有することが好ましい。第７の導電層は、第１の絶縁層を介して、第２の半導体層と重なる領域を有することが好ましい。
　前述の半導体装置において、第１の導電層と第７の導電層は、同じ材料を有することが好ましい。
　前述の半導体装置において、第２のトランジスタは、第７の導電層を有することが好ましい。第７の導電層は、第１の絶縁層と第４の絶縁層との間に設けられることが好ましい。
　前述の半導体装置において、第２の導電層と第７の導電層は、同じ材料を有することが好ましい。
　本発明の一態様により、微細なサイズのトランジスタを有する半導体装置を提供できる。または、チャネル長の短いトランジスタを有する半導体装置を提供できる。または、オン電流の大きいトランジスタを有する半導体装置を提供できる。または、信頼性の高いトランジスタを有する半導体装置を提供できる。または、電気特性が良好なトランジスタを有する半導体装置を提供できる。または、占有面積の小さい半導体装置を提供できる。または、本発明の一態様は、性能の高い半導体装置を提供できる。または、消費電力の低い半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。または、生産性の高い半導体装置を提供できる。または、新規な半導体装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
図１Ａは、半導体装置の一例を示す上面図である。図１Ｂ及び図１Ｃは、半導体装置の一例を示す断面図である。
図２は、半導体装置の一例を示す斜視図である。
図３Ａ及び図３Ｂは、半導体装置の構成を示す斜視図である。
図４Ａ及び図４Ｂは、半導体装置の構成を示す斜視図である。
図５Ａは、半導体装置の一例を示す上面図である。図５Ｂは、半導体装置の一例を示す断面図である。
図６Ａは、半導体装置の一例を示す上面図である。図６Ｂ及び図６Ｃは、半導体装置の一例を示す断面図である。
図７Ａ乃至図７Ｃは、半導体装置の一例を示す断面図である。
図８Ａ乃至図８Ｃは、半導体装置の一例を示す断面図である。
図９Ａ及び図９Ｂは、半導体装置の一例を示す断面図である。
図１０Ａ及び図１０Ｂは、半導体装置の一例を示す断面図である。
図１１Ａ及び図１１Ｂは、半導体装置の一例を示す断面図である。
図１２Ａ及び図１２Ｂは、半導体装置の一例を示す断面図である。
図１３は、半導体装置の一例を示す断面図である。
図１４Ａ及び図１４Ｂは、半導体装置の一例を示す断面図である。
図１５Ａ及び図１５Ｂは、半導体装置の一例を示す断面図である。
図１６Ａ及び図１６Ｂは、半導体装置の一例を示す断面図である。
図１７Ａ及び図１７Ｂは、半導体装置の一例を示す断面図である。
図１８は、半導体装置の一例を示す断面図である。
図１９Ａ及び図１９Ｂは、半導体装置の一例を示す断面図である。
図２０Ａ及び図２０Ｂは、半導体装置の一例を示す断面図である。
図２１Ａ及び図２１Ｂは、半導体装置の一例を示す断面図である。
図２２は、半導体装置の一例を示す断面図である。
図２３Ａ及び図２３Ｂは、半導体装置の一例を示す断面図である。
図２４Ａは、半導体装置の一例を示す上面図である。図２４Ｂ及び図２４Ｃは、半導体装置の一例を示す断面図である。
図２５は、半導体装置の一例を示す断面図である。
図２６Ａ及び図２６Ｂは、半導体装置の一例を示す断面図である。
図２７Ａは、半導体装置の一例を示す上面図である。図２７Ｂは、半導体装置の一例を示す断面図である。
図２８は、半導体装置の一例を示す断面図である。
図２９Ａは、半導体装置の一例を示す上面図である。図２９Ｂ及び図２９Ｃは、半導体装置の一例を示す断面図である。
図３０Ａ乃至図３０Ｅは、半導体装置の作製方法の一例を示す断面図である。
図３１Ａ乃至図３１Ｄは、半導体装置の作製方法の一例を示す断面図である。
図３２Ａ乃至図３２Ｄは、半導体装置の作製方法の一例を示す断面図である。
図３３Ａ乃至図３３Ｃは、半導体装置の作製方法の一例を示す断面図である。
図３４Ａ乃至図３４Ｄは、半導体装置の作製方法の一例を示す断面図である。
図３５Ａ乃至図３５Ｄは、半導体装置の作製方法の一例を示す断面図である。
図３６Ａ乃至図３６Ｄは、半導体装置の作製方法の一例を示す断面図である。
図３７Ａ乃至図３７Ｄは、半導体装置の作製方法の一例を示す断面図である。
図３８Ａ乃至図３８Ｃは、半導体装置の作製方法の一例を示す断面図である。
図３９Ａ乃至図３９Ｄは、半導体装置の作製方法の一例を示す断面図である。
図４０Ａ乃至図４０Ｄは、半導体装置の作製方法の一例を示す断面図である。
図４１Ａ乃至図４１Ｄは、半導体装置の作製方法の一例を示す断面図である。
図４２Ａ乃至図４２Ｄは、半導体装置の作製方法の一例を示す断面図である。
図４３Ａ乃至図４３Ｃは、半導体装置の作製方法の一例を示す断面図である。
図４４Ａ及び図４４Ｂは、半導体装置の作製方法の一例を示す断面図である。
図４５Ａは、表示装置の一例を示す斜視図である。図４５Ｂは、表示装置のブロック図である。
図４６Ａは、ラッチ回路の回路図である。図４６Ｂは、インバータ回路の回路図である。
図４７Ａ及び図４７Ｂは、画素回路の回路図である。図４７Ｃは、画素回路の一例を示す断面図である。
図４８は、表示装置の一例を示す断面図である。
図４９は、表示装置の一例を示す断面図である。
図５０は、表示装置の一例を示す断面図である。
図５１Ａ乃至図５１Ｃは、表示装置の一例を示す断面図である。
図５２は、表示装置の一例を示す断面図である。
図５３は、表示装置の一例を示す断面図である。
図５４は、表示装置の一例を示す断面図である。
図５５Ａ乃至図５５Ｆは、表示装置の作製方法の一例を示す断面図である。
図５６Ａ乃至図５６Ｄは、電子機器の一例を示す図である。
図５７Ａ乃至図５７Ｆは、電子機器の一例を示す図である。
図５８Ａ乃至図５８Ｇは、電子機器の一例を示す図である。
図５９Ａ及び図５９Ｂは、実施例に係るトランジスタのＩｄ−Ｖｇ特性を示す図である。
図６０は、実施例に係るトランジスタの信頼性を示す図である。
　実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　図面において示す各構成の、位置、大きさ、及び、範囲などは、理解の簡単のため、実際の位置、大きさ、及び、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び、範囲などに限定されない。
　なお、本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、または、構成要素の順序（例えば、工程順、または積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、または特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。
　なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。
　トランジスタは半導体素子の一種であり、電流または電圧を増幅する機能、及び、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む。
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。
　本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極または配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
　本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのソース−ドレイン間のリーク電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という場合がある。また、上面形状が一致または概略一致している場合、端部が揃っている、または概略揃っているということもできる。
　なお、本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられる形状のことを指す。例えば、傾斜した側面と基板面または被形成面とがなす角（テーパ角ともいう）が９０度未満である領域を有すると好ましい。なお、構造の側面、基板面、及び被形成面は、必ずしも完全に平坦である必要はなく、微小な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
　本明細書等において、メタルマスク、またはＦＭＭ（ファインメタルマスク、高精細なメタルマスク）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスと呼称する場合がある。また、本明細書等において、メタルマスク、またはＦＭＭを用いずに作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスと呼称する場合がある。
　本明細書等では、発光波長が異なる発光素子（発光デバイスともいう）で発光層を作り分ける構造をＳＢＳ（Ｓｉｄｅ　Ｂｙ　Ｓｉｄｅ）構造と呼ぶ場合がある。ＳＢＳ構造は、発光素子ごとに材料及び構成を最適化することができるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。
　本明細書等において、正孔または電子を、「キャリア」といって示す場合がある。具体的には、正孔注入層または電子注入層を「キャリア注入層」といい、正孔輸送層または電子輸送層を「キャリア輸送層」といい、正孔ブロック層または電子ブロック層を「キャリアブロック層」という場合がある。なお、上述のキャリア注入層、キャリア輸送層、及びキャリアブロック層は、それぞれ、断面形状、または特性などによって明確に区別できない場合がある。また、１つの層が、キャリア注入層、キャリア輸送層、及びキャリアブロック層のうち２つまたは３つの機能を兼ねる場合がある。
　本明細書等において、発光素子は、一対の電極間にＥＬ層を有する。ＥＬ層は、少なくとも発光層を有する。ここで、ＥＬ層が有する層（機能層ともいう）として、発光層、キャリア注入層（正孔注入層及び電子注入層）、キャリア輸送層（正孔輸送層及び電子輸送層）、及び、キャリアブロック層（正孔ブロック層及び電子ブロック層）などが挙げられる。本明細書等において、受光素子（受光デバイスともいう）は、一対の電極間に少なくとも光電変換層として機能する活性層を有する。本明細書等では、一対の電極の一方を画素電極と記し、他方を共通電極と記すことがある。
　本明細書等において、犠牲層（マスク層と呼称してもよい）とは、少なくとも発光層（より具体的には、ＥＬ層を構成する層のうち、島状に加工される層）の上方に位置し、製造工程中において、当該発光層を保護する機能を有する。
　本明細書等において、段切れとは、層、膜、または電極が、被形成面の形状（例えば段差など）に起因して分断されてしまう現象を示す。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置について、図１乃至図２５を用いて説明する。
＜構成例１＞
　本発明の一態様である半導体装置について、説明する。半導体装置１０の上面図（平面図ともいう）を、図１Ａに示す。図１Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１Ｂに示し、一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図を図１Ｃに示す。半導体装置１０の斜視図を、図２に示す。半導体装置１０の一部の構成要素を抜粋した斜視図を、図３Ａ乃至図４Ｂに示す。なお、図１Ａ、において、半導体装置１０の構成要素の一部（絶縁層等）を省略している。半導体装置の上面図については、以降の図面においても図１Ａと同様に、構成要素の一部を省略する。また、図２乃至図４Ｂにおいて、絶縁層を透過させ、輪郭を破線で示している。
　半導体装置１０は、トランジスタ１００と、トランジスタ２００と、を有する。トランジスタ１００とトランジスタ２００は異なる構造を有し、一部の工程を共通にして形成することができる。また、トランジスタ１００とトランジスタ２００は、ゲート絶縁層の膜厚が異なる。さらに、トランジスタ１００とトランジスタ２００の半導体層に用いる材料を異ならせることができる。
　図１Ｂに示すトランジスタ１００の拡大図を、図５に示す。トランジスタ１００は、導電層１１２ａと、半導体層１０８と、導電層１１２ｂと、絶縁層１０６と、導電層１０４と、を有する。トランジスタ１００を構成する各層は、単層構造であってもよく、積層構造であってもよい。
　導電層１１２ａは、基板１０２上に設けられる。導電層１１２ａは、トランジスタ１００のソース電極及びドレイン電極の一方として機能する。
　導電層１１２ａ上に、絶縁層１１０が設けられる。絶縁層１１０は、導電層１１２ａの上面及び側面を覆うように設けられる。絶縁層１１０上に、絶縁層１２０が設けられる。
　絶縁層１１０は、積層構造を有することが好ましい。図１Ｂ等では、絶縁層１１０が、絶縁層１１０ａと、絶縁層１１０ａ上の絶縁層１１０ｂと、絶縁層１１０ｂ上の絶縁層１１０ｃと、の積層構造を有する例を示している。
　絶縁層１１０ａは、導電層１１２ａ上に位置する。絶縁層１１０ａは、導電層１１２ａの上面及び側面を覆うように設けられる。
　絶縁層１１０ａ上に絶縁層１１０ｂが設けられ、絶縁層１１０ｂ上に絶縁層１１０ｃが設けられる。さらに、絶縁層１１０ｃ上に絶縁層１２０が設けられる。絶縁層１１０及び絶縁層１２０には、導電層１１２ａに達する開口１４１が設けられる。
　導電層１１２ｂは、絶縁層１２０上に位置する。導電層１１２ｂには、開口１４１と重なる開口１４３が設けられる。なお、図３Ｂでは、開口１４１を破線で示している。導電層１１２ｂは、トランジスタ１００のソース電極及びドレイン電極の他方として機能する。導電層１１２ｂは、絶縁層１１０及び絶縁層１２０を介して、導電層１１２ａと重なる領域を有する。絶縁層１１０及び絶縁層１２０は、導電層１１２ａと導電層１１２ｂに挟持される。
　開口１４１及び開口１４３の上面形状は特に限定されない。開口１４１及び開口１４３はそれぞれ、例えば、円形、楕円形、三角形、四角形（長方形、菱形、正方形を含む）、五角形などの多角形、またはこれら多角形の角が丸い形状とすることができる。なお、多角形は、凹多角形（少なくとも一つの内角が１８０度を超える多角形）及び凸多角形（全ての内角が１８０度以下である多角形）のどちらであってもよい。図１Ａ等に示すように、開口１４１及び開口１４３の上面形状はそれぞれ、円形であることが好ましい。開口の上面形状を円形とすることにより、開口を形成する際の加工精度を高めることができ、微細なサイズの開口を形成することができる。なお、本明細書等において、円形とは真円に限定されない。
　本明細書等において、上面形状とは、平面視における形状を指す。例えば、開口１４１の上面形状とは、導電層１１２ａと導電層１１２ｂに挟持される絶縁層の開口１４１側の上面端部の形状を指す。例えば、図１Ｂ等に示す構成においては、開口１４１の上面形状とは、絶縁層１２０の開口１４１側の上面端部の形状を指す。また、開口１４３の上面形状とは、導電層１１２ｂの開口１４３側の下面端部の形状を指す。
　図１Ａに示すように、開口１４１の上面形状と開口１４３の上面形状とは互いに一致、または概略一致させることができる。このとき、図１Ｂ、図１Ｃ及び図５に示すように、導電層１１２ｂの開口１４３側の下面端部は、絶縁層１２０の開口１４１側の上面端部と一致、または概略一致することが好ましい。導電層１１２ｂの下面とは、絶縁層１２０側の面を指す。絶縁層１２０の上面とは、導電層１１２ｂ側の面を指す。
　なお、開口１４１の上面形状と開口１４３の上面形状とは互いに一致しなくてもよい。また、開口１４１と開口１４３の上面形状が円形であるとき、開口１４１と開口１４３は同心円状であってもよく、同心円状でなくてもよい。
　半導体層１０８は、導電層１１２ａの上面、絶縁層１１０の側面、絶縁層１２０の側面、並びに導電層１１２ｂの上面及び側面と接する。半導体層１０８は、開口１４１及び開口１４３を覆うように設けられる。半導体層１０８は、絶縁層１１０及び絶縁層１２０における開口１４１側の側面、及び導電層１１２ｂにおける開口１４３側の端部（上面の一部と開口１４３側の側面ともいえる）に接して設けられる。半導体層１０８は、開口１４１において導電層１１２ａと接する。
　図１Ｂ等では、半導体層１０８の端部が、導電層１１２ｂの上面に接している例を示すが、本発明はこれに限られない。半導体層１０８が導電層１１２ｂの端部を覆い、半導体層１０８の端部が絶縁層１２０の上面に接してもよい。
　絶縁層１０６は、半導体層１０８及び導電層１１２ｂ上に位置する。絶縁層１０６は、半導体層１０８を介して開口１４１及び開口１４３を覆うように設けられる。絶縁層１０６の一部は、トランジスタ１００のゲート絶縁層として機能する。
　導電層１０４は、絶縁層１０６上に位置する。導電層１０４は、絶縁層１０６を介して半導体層１０８と重なる。導電層１０４は、トランジスタのゲート電極として機能する。
　トランジスタ１００は、半導体層１０８よりも上方にゲート電極を有する、いわゆるトップゲート型のトランジスタである。さらに、半導体層１０８の下面がソース電極及びドレイン電極と接することから、ＴＧＢＣ（Ｔｏｐ　Ｇａｔｅ　Ｂｏｔｔｏｍ　Ｃｏｎｔａｃｔ）型のトランジスタということができる。また、トランジスタ１００は、被形成面である基板１０２の表面に対してソース電極とドレイン電極とが異なる高さに位置し、基板１０２の表面に対して垂直方向、または概略垂直方向にドレイン電流が流れる。トランジスタ１００において、縦方向、または概略縦方向にドレイン電流が流れるということもできる。そのため、トランジスタ１００は、縦チャネル型トランジスタ、またはＶＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）ということができる。
　トランジスタ１００は、導電層１１２ａと導電層１１２ｂの間に設けられる絶縁層（ここでは、絶縁層１１０及び絶縁層１２０）の膜厚でチャネル長を制御することができる。したがって、トランジスタの作製に用いる露光装置の限界解像度よりも短いチャネル長を有するトランジスタを精度高く作製できる。また、複数のトランジスタ１００間の特性ばらつきも低減される。よって、トランジスタ１００を含む半導体装置の動作が安定し、信頼性を高めることができる。また、特性ばらつきが減ると、回路設計の自由度が高くなり、半導体装置の動作電圧を低くすることができる。よって、半導体装置の消費電力を低減できる。
　トランジスタ１００は、ソース電極、半導体層、及びドレイン電極を、重ねて設けることができるため、半導体層を平面状に配置した、いわゆるプレーナ型のトランジスタと比較して、占有面積を大幅に縮小できる。
　導電層１１２ａ、導電層１１２ｂ、及び導電層１０４はそれぞれ、配線として機能することができ、トランジスタ１００はこれらの配線が重なる領域に設けることができる。つまり、トランジスタ１００及び配線を有する回路において、トランジスタ１００及び配線の占有面積を縮小することができる。したがって、回路の占有面積を縮小することができ、小型の半導体装置とすることができる。
　例えば、本発明の一態様の半導体装置を表示装置の画素回路に適用する場合、画素回路の占有面積を縮小することができ、高精細の表示装置とすることができる。また、例えば、本発明の一態様の半導体装置を表示装置の駆動回路（例えば、ゲート線駆動回路及びソース線駆動回路の一方または双方）に適用する場合、駆動回路の占有面積を縮小することができ、狭額縁の表示装置とすることができる。
　なお、図１Ｂ等では、半導体層１０８、絶縁層１０６及び導電層１０４が開口１４１及び開口１４３を覆う例を示しているが、本発明の一態様はこれに限られない。絶縁層１１０、絶縁層１２０及び導電層１１２ｂと、導電層１１２ａとによって段差が形成され、当該段差に沿って半導体層１０８、絶縁層１０６及び導電層１０４が設けられる構成としてもよい。
　トランジスタ２００は、半導体層２０８と、絶縁層１０５と、絶縁層１０６と、導電層２０４と、を有する。トランジスタ２００は、さらに導電層２０２を有してもよい。導電層２０２は、絶縁層１１０及び絶縁層１２０を介して、半導体層２０８と重なる領域を有する。トランジスタ２００を構成する各層は、単層構造であってもよく、積層構造であってもよい。
　導電層２０２は、基板１０２上に設けられる。導電層２０２は、トランジスタ２００のバックゲート電極として機能する。導電層２０２は、導電層１１２ａと同じ材料を用いることができる。導電層２０２は、導電層１１２ａと同じ工程で形成することができる。例えば、導電層１１２ａ及び導電層２０２となる導電膜を形成し、当該導電膜を加工することにより、導電層１１２ａ及び導電層２０２を形成することができる。
　導電層２０２上に絶縁層１１０が設けられ、絶縁層１１０上に絶縁層１２０が設けられる。絶縁層１１０及び絶縁層１２０の一部は、トランジスタ２００のバックゲート絶縁層として機能する。なお、導電層２０２を設けなくてもよい。
　絶縁層１２０上に半導体層２０８が設けられる。半導体層２０８は、絶縁層１１０及び絶縁層１２０を介して、導電層２０２と重なる領域を有する。半導体層２０８は、半導体層１０８と異なる工程で形成することができる。半導体層２０８は、半導体層１０８と異なる材料を用いることができる。トランジスタ１００とトランジスタ２００それぞれに求められる電気特性、及び信頼性に応じて、半導体層１０８及び半導体層２０８に用いる材料を選択することができる。なお、半導体層２０８に、半導体層１０８と同じ材料を用いてもよい。
　半導体層２０８上に、絶縁層１０５が設けられ、絶縁層１０５上に絶縁層１０６が設けられる。絶縁層１０５及び絶縁層１０６の一部は、トランジスタ２００のゲート絶縁層として機能する。また、絶縁層１０５及び絶縁層１０６は、半導体層２０８に達する開口１４７ａ及び開口１４７ｂを有する。
　図１Ｂ等に示すように、トランジスタ２００のゲート絶縁層は、絶縁層１０５と絶縁層１０６の積層構造を有する。一方、トランジスタ１００のゲート絶縁層は、絶縁層１０６の単層構造を有する。このような構成とすることにより、トランジスタ１００とトランジスタ２００のゲート絶縁層の膜厚を異ならせることができる。具体的には、トランジスタ２００のゲート絶縁層の膜厚を、トランジスタ１００のゲート絶縁層の膜厚より厚くすることができる。
　絶縁層１０６上に、導電層２０４、導電層２１２ａ及び導電層２１２ｂが設けられる。導電層２０４、導電層２１２ａ及び導電層２１２ｂは、導電層１０４と同じ材料を用いることができる。導電層２０４、導電層２１２ａ及び導電層２１２ｂは、導電層１０４と同じ工程で形成することができる。例えば、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂとなる導電膜を形成し、当該導電膜を加工することにより、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂを形成することができる。
　導電層２０４は、絶縁層１０５及び絶縁層１０６を介して半導体層２０８と重なる領域を有し、トランジスタ２００のゲート電極として機能する。導電層２０４の端部は、絶縁層１０６の端部よりも内側に位置する。導電層２０４の端部は、絶縁層１０６の上面と接するとも言える。また、絶縁層１０５及び絶縁層１０６は、少なくとも半導体層２０８上において、導電層２０４の端部よりも外側に突出した部分を有するとも言える。
　導電層２１２ａ及び導電層２１２ｂは、開口１４７ａ及び開口１４７ｂの一部を覆うように設けられ、開口１４７ａ及び開口１４７ｂにおいて半導体層２０８と接する。導電層２１２ａは、トランジスタ２００のソース電極及びドレイン電極の一方として機能し、導電層２１２ｂは他方として機能する。
　半導体層２０８のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体がチャネル形成領域として機能する。半導体層２０８は、チャネル形成領域を挟む一対の領域２０８Ｌと、その外側に一対の領域２０８Ｄを有する。
　領域２０８Ｄは、チャネル形成領域よりもキャリア濃度の高い領域、低抵抗な領域、またはｎ型である領域ともいうことができる。半導体層２０８のうち、導電層２１２ａと接する領域、及び当該領域に隣接する領域２０８Ｄは、ソース領域及びドレイン領域の一方として機能する。半導体層２０８のうち、導電層２１２ｂと接する領域、及び当該領域に隣接する領域２０８Ｄは、ソース領域及びドレイン領域の他方として機能する。
　領域２０８Ｌは、チャネル形成領域と比較して、抵抗が同程度または低い領域、キャリア濃度が同程度または高い領域、酸素欠陥密度が同程度または高い領域、不純物濃度が同程度または高い領域ともいうことができる。さらに、領域２０８Ｌは、領域２０８Ｄと比較して、抵抗が同程度または高い領域、キャリア濃度が同程度または低い領域、酸素欠陥密度が同程度または低い領域、不純物濃度が同程度または低い領域ともいうことができる。
　領域２０８Ｌは、ドレイン電界を緩和するためのバッファ領域として機能する。領域２０８Ｌは、導電層２０４とは重畳しない領域であるため、導電層２０４にゲート電圧が与えられた場合にもチャネルはほとんど形成されない領域である。領域２０８Ｌは、キャリア濃度がチャネル形成領域よりも高いことが好ましい。これにより、領域２０８ＬをＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域として機能させることができる。チャネル形成領域と領域２０８Ｄとの間に、ＬＤＤ領域として機能する領域２０８Ｌを設けることにより、高いドレイン耐圧を有するトランジスタ２００を実現することができる。
　半導体層２０８におけるキャリア濃度は、チャネル形成領域が最も低く、領域２０８Ｌ、領域２０８Ｄの順に高くなるような分布を有していることが好ましい。チャネル形成領域と領域２０８Ｄとの間に領域２０８Ｌが設けられることで、例えば作製工程中に領域２０８Ｄから水素などの不純物が拡散する場合であっても、チャネル形成領域のキャリア濃度を極めて低く保つことができる。
　なお、領域２０８Ｌ中のキャリア濃度は均一でなくてもよく、領域２０８Ｄ側からチャネル形成領域にかけてキャリア濃度が小さくなるような勾配を有している場合がある。例えば、領域２０８Ｌ中の水素濃度または酸素欠損の濃度のいずれか一方、または両方が、領域２０８Ｄ側からチャネル形成領域側にかけて濃度が小さくなるような勾配を有してもよい。
　例えば、導電層２０４、導電層２１２ａ及び導電層２１２ｂを形成した後に、これらの導電層をマスクに不純物元素を半導体層２０８に添加することにより、領域２０８Ｌ及び領域２０８Ｄを形成することができる。領域２０８Ｌは、半導体層２０８のうち、絶縁層１０５及び絶縁層１０６と重なり、且つ導電層２０４とは重ならない領域である。領域２０８Ｄは、半導体層２０８のうち、絶縁層１０５、絶縁層１０６及び導電層２０４のいずれとも重ならない領域である。
　導電層２１２ａ及び導電層２１２ｂの一部の端部は、図１Ｂ及び図１Ｃに示すように、開口１４７ａ及び開口１４７ｂの内側に位置することが好ましい。言い換えると、開口１４７ａ及び開口１４７ｂにおいて、導電層２１２ａ及び導電層２１２ｂの一部の端部が、半導体層２０８と接することが好ましい。これにより、導電層２１２ａと接する領域と一対の領域２０８Ｄの一方を隣接させ、同様に導電層２１２ｂと接する領域と一対の領域２０８Ｄの他方を隣接させることができる。
　なお、開口１４７ａ及び開口１４７ｂの上面形状は特に限定されない。開口１４７ａ及び開口１４７ｂの上面形状は、開口１４１及び開口１４３に適用できる形状とすることができる。図１Ａ等では、開口１４７ａ及び開口１４７ｂの上面形状が、開口１４１及び開口１４３の上面形状と異なる構成を示しているが、本発明の一態様はこれに限られない。開口１４７ａ及び開口１４７ｂの上面形状が、開口１４１及び開口１４３の上面形状と同じであってもよい。
　領域２０８Ｌ及び領域２０８Ｄは、不純物元素を含む領域である。当該不純物元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、ヒ素、アルミニウム、マグネシウム、シリコン、及び貴ガスの一または複数を用いることができる。なお、貴ガスの代表例として、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンがある。不純物元素として、特に、ホウ素、リン、アルミニウム、マグネシウム、及びシリコンの一または複数を用いることが好ましい。
　不純物元素を半導体層２０８に添加して領域２０８Ｌ及び領域２０８Ｄを形成する際、当該不純物元素が、導電層１０４をマスクとして、絶縁層１０６を介して半導体層１０８に供給されてもよい。これにより、半導体層１０８の導電層１０４と重ならない領域に、領域１０８Ｌが形成される。なお、トランジスタ１００において、半導体層１０８の導電層１１２ｂと接する領域は、ソース領域またはドレイン領域として機能する。領域１０８Ｌは、当該ソース領域またはドレイン領域の一部に形成される。なお、領域１０８Ｌの不純物元素の濃度は、領域２０８Ｌの不純物元素の濃度とは異なってもよい。また、領域１０８Ｌは形成されなくてもよい。例えば、導電層１０４が、半導体層１０８の端部まで延伸して覆う場合、半導体層１０８の全体が導電層１０４でマスクされるため、不純物元素が半導体層１０８に供給されず、領域１０８Ｌが形成されない。
　図１Ｃに示すように、導電層２０４は、絶縁層１０６、絶縁層１２０、及び絶縁層１１０に設けられた開口１４９を介して、導電層２０２と電気的に接続されてもよい。これにより、導電層２０４と導電層２０２には、同じ電位を与えることができる。導電層２０４と導電層２０２に同じ電位を与えることにより、トランジスタ２００がオン状態のときに流すことのできる電流を大きくすることができる。
　なお、開口１４９の上面形状は特に限定されない。開口１４９の上面形状は、開口１４１及び開口１４３に適用できる形状とすることができる。開口１４９の上面形状は、開口１４１、開口１４３、開口１４７ａ及び開口１４７ｂのいずれか一以上の上面形状と同じであってもよく、いずれとも異なってもよい。
　図１Ａ及び図１Ｃに示すように、トランジスタ２００のチャネル幅方向において、導電層２０４及び導電層２０２が、半導体層２０８の端部よりも外側に突出していることが好ましい。このとき、図１Ｃに示すように、半導体層２０８のチャネル幅方向の全体が、絶縁層１０５及び絶縁層１０６と、絶縁層１１０及び絶縁層１２０を介して、導電層２０４と導電層２０２に覆われた構成となる。このような構成とすることで、半導体層２０８を一対のゲート電極によって生じる電界で、電気的に取り囲むことができる。このとき特に、導電層２０４と導電層２０２に同じ電位を与えることが好ましい。これにより、半導体層２０８にチャネルを誘起させるための電界を効果的に印加できるため、トランジスタ２００のオン電流を増大させることができる。そのため、トランジスタ２００を微細にすることも可能となる。
　なお、導電層２０４と導電層２０２とを接続しない構成としてもよい。このとき、一対のゲート電極の一方に定電位を与え、他方にトランジスタ２００を駆動するための信号を与えてもよい。このとき、一方のゲート電極に与える電位により、トランジスタ２００を他方のゲート電極で駆動する際のしきい値電圧を制御することもできる。
　導電層２０２は、導電層２１２ａまたは導電層２１２ｂと電気的に接続されてもよい。このとき、絶縁層１０６、絶縁層１２０、及び絶縁層１１０に設けられた開口を介して、導電層２１２ａまたは導電層２１２ｂと、導電層２０２とが電気的に接続する構成とすればよい。
　トランジスタ２００は、半導体層２０８を平面状に配置した、プレーナ型のトランジスタである。また、半導体層２０８よりも上方にゲート電極を有する、いわゆるトップゲート型のトランジスタである。例えば、ゲート電極として機能する導電層２０４をマスクに不純物元素を半導体層２０８に添加することにより、自己整合的にソース領域及びドレイン領域として機能する領域２０８Ｄを形成することができる。トランジスタ２００は、ＴＧＳＡ（Ｔｏｐ　Ｇａｔｅ　Ｓｅｌｆ−Ａｌｉｇｎｅｄ）型のトランジスタということができる。
　トランジスタ２００は、導電層２０４の長さでチャネル長を制御することができる。したがって、トランジスタ２００のチャネル長は、トランジスタの作製に用いる露光装置の限界解像度以上の値となる。つまり、トランジスタ１００のチャネル長より、トランジスタ２００のチャネル長を長くすることができる。チャネル長を長くすることにより、飽和性の高いトランジスタとすることができる。
　なお、本明細書等において、トランジスタのＩｄ−Ｖｄ特性における、飽和領域の電流の変化が小さいことを、「飽和性が高い」と表現する場合がある。
　チャネル長の短いトランジスタ１００と、チャネル長の長いトランジスタ２００を、一部の工程を共通にして同じ基板上に形成することができる。例えば、大きいオン電流が求められるトランジスタにトランジスタ１００を適用し、高い飽和性を求められるトランジスタにトランジスタ２００を適用することにより、高い性能の半導体装置とすることができる。
　前述したように、トランジスタ１００のゲート絶縁層の膜厚より、トランジスタ２００のゲート絶縁層の膜厚を厚くすることができる。ゲート絶縁層の膜厚を厚くすることにより、トランジスタのゲート耐圧を高めることができる。一方、ゲート絶縁層の膜厚を薄くすることにより、トランジスタのオン電流を大きく、かつ動作速度を速めることができる。つまり、ゲート耐圧が高いトランジスタ２００と、オン電流が大きく、かつ動作速度が速いトランジスタ１００を、同じ基板上に作製することができる。例えば、高い電圧が印加されるトランジスタにトランジスタ２００を適用し、高速動作が必要とされるトランジスタにトランジスタ１００を適用することにより、高速動作と高い信頼性が両立した半導体装置とすることができる。
　さらに、半導体層１０８と半導体層２０８に用いる材料を異ならせることができる。トランジスタに求められる電気特性、及び信頼性に応じて、トランジスタの構造、及びゲート絶縁層の膜厚に加え、半導体層に用いる材料も適宜選択することができる。
　トランジスタ１００及びトランジスタ２００を覆うように、絶縁層１９５が設けられる。絶縁層１９５は、トランジスタ１００及びトランジスタ２００の保護層として機能する。
　トランジスタ１００及びトランジスタ２００の詳細な構成について、説明する。
　まず、トランジスタ１００の詳細な構成について、図５Ａ及び図５Ｂを用いて説明する。図５Ａは、図１Ａに示すトランジスタ１００の拡大図であり、図５Ｂは、図１Ｂに示すトランジスタ１００の拡大図である。
　半導体層１０８において、導電層１１２ａと接する領域はソース領域及びドレイン領域の一方として機能し、導電層１１２ｂと接する領域はソース領域及びドレイン領域の他方として機能し、ソース領域とドレイン領域の間の領域はチャネル形成領域として機能する。
　トランジスタ１００のチャネル長は、ソース領域とドレイン領域の間の距離となる。図５Ｂでは、トランジスタ１００のチャネル長Ｌ１００を破線の両矢印で示している。チャネル長Ｌ１００は、断面視において、半導体層１０８における導電層１１２ａと接する領域と、導電層１１２ｂと接する領域と、の最短距離ということができる。
　トランジスタ１００のチャネル長Ｌ１００は、断面視における、導電層１１２ａと導電層１１２ｂに挟持される絶縁層の開口１４１側の側面の長さに相当する。つまり、チャネル長Ｌ１００は、導電層１１２ａと導電層１１２ｂに挟持される絶縁層の膜厚Ｔｉｎｓ（ここでは、絶縁層１１０及び絶縁層１２０の膜厚の和）、及びこれらの絶縁層の開口１４１側の側面と被形成面（ここでは、導電層１１２ａの上面）とのなす角の角度θｉｎｓで決まる。したがって、例えば、チャネル長Ｌ１００を露光装置の限界解像度よりも小さな値とすることができ、微細なサイズのトランジスタを実現することができる。具体的には、従来のフラットパネルディスプレイの量産用の露光装置（例えば、最小線幅２μｍまたは１．５μｍ程度）では実現できなかった、極めて短いチャネル長のトランジスタを実現することができる。また、最先端のＬＳＩ技術で用いられる極めて高額な露光装置を用いることなく、チャネル長が１０ｎｍ未満のトランジスタを実現することもできる。
　チャネル長Ｌ１００は、例えば、５ｎｍ以上、７ｎｍ以上、または１０ｎｍ以上であって、３μｍ未満、２．５μｍ以下、２μｍ以下、１．５μｍ以下、１．２μｍ以下、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、または２０ｎｍ以下とすることができる。例えば、チャネル長Ｌ１００を、１００ｎｍ以上１μｍ以下とすることもできる。
　チャネル長Ｌ１００を短くすることにより、トランジスタ１００のオン電流を大きくすることができる。トランジスタ１００を用いることにより、高速動作が可能な回路を作製することができる。さらには回路の占有面積を縮小することが可能となる。したがって、小型の半導体装置とすることができる。例えば、本発明の一態様の半導体装置を大型の表示装置、または高精細な表示装置に適用する際、配線数が増加した場合においても、各配線における信号遅延を低減することができ、表示ムラを抑制することができる。また、回路の占有面積を縮小できるため、表示装置の額縁を狭くすることができる。
　膜厚Ｔｉｎｓ及び角度θｉｎｓを調整することにより、チャネル長Ｌ１００を制御することができる。なお、図５Ｂでは、膜厚Ｔｉｎｓを一点鎖線の両矢印で示している。
　膜厚Ｔｉｎｓは、例えば、１０ｎｍ以上、５０ｎｍ以上、１００ｎｍ以上、１５０ｎｍ以上、２００ｎｍ以上、３００ｎｍ以上、４００ｎｍ以上、または、５００ｎｍ以上であって、３．０μｍ未満、２．５μｍ以下、２．０μｍ以下、１．５μｍ以下、１．２μｍ以下、１．０μｍ以下とすることができる。
　絶縁層１１０及び絶縁層１２０の開口１４１側の側面は、テーパ形状であることが好ましい。絶縁層１１０及び絶縁層１２０の開口１４１側の側面と絶縁層１１０の被形成面（ここでは、導電層１１２ａの上面）とのなす角度θｉｎｓは、９０度未満であることが好ましい。角度θｉｎｓを小さくすることにより、これらの絶縁層上に設けられる層（例えば、半導体層１０８）の被覆性を高めることができる。また、角度θｉｎｓが小さいほど、チャネル長Ｌ１００を長くすることができ、角度θｉｎｓが大きいほど、チャネル長Ｌ１００を短くすることができる。
　角度θｉｎｓは、例えば、３０度以上、３５度以上、４０度以上、４５度以上、５０度以上、５５度以上、６０度以上、６５度以上、または７０度以上であって、９０度未満、８５度以下、または８０度以下とすることができる。角度θｉｎｓは、７５度以下、７０度以下、６５度以下、または６０度以下としてもよい。
　なお、図５Ｂ等では、断面視において、絶縁層１１０及び絶縁層１２０の開口１４１側の側面の形状が直線である構成を示しているが、本発明の一態様はこれに限られない。断面視において、絶縁層１１０及び絶縁層１２０の開口１４１側の側面の形状は曲線であってもよく、また側面の形状が直線である領域と曲線である領域の双方を有してもよい。
　図５Ａ及び図５Ｂでは、開口１４３の幅Ｄ１４３を二点鎖線の両矢印で示している。図５Ａでは、開口１４１及び開口１４３の上面形状が円形である例を示す。このとき、幅Ｄ１４３は当該円の直径に相当し、トランジスタ１００のチャネル幅Ｗ１００は当該円の円周の長さとなる。すなわち、チャネル幅Ｗ１００は、π×Ｄ１４３となる。このように、開口１４１及び開口１４３の上面形状が円形であると、他の形状に比べて、チャネル幅Ｗ１００の小さいトランジスタを実現できる。
　なお、開口１４１の径と開口１４３の径は互いに異なる場合がある。また、開口１４１の内径及び開口１４３の内径は、それぞれ、深さ方向で変化する場合がある。開口の径として、例えば、断面視における絶縁層１１０及び絶縁層１２０の最も高い位置の径、最も低い位置の径、及びこれらの中間点の位置の径の３つの平均値を用いることができる。または、開口の径として、例えば、断面視における絶縁層１１０及び絶縁層１２０の最も高い位置の径、最も低い位置の径、またはこれらの中間点の位置の径の、いずれかの径を用いてもよい。
　フォトリソグラフィ法を用いて開口１４３を形成する場合、開口１４３の幅Ｄ１４３は露光装置の限界解像度以上となる。幅Ｄ１４３は、例えば、２００ｎｍ以上、３００ｎｍ以上、４００ｎｍ以上、または、５００ｎｍ以上であって、５．０μｍ未満、４．５μｍ以下、４．０μｍ以下、３．５μｍ以下、３．０μｍ以下、２．５μｍ以下、２．０μｍ以下、１．５μｍ以下、または１．０μｍ以下とすることができる。
　続いて、トランジスタ１００のゲート絶縁層の膜厚について、図５Ｂを用いて説明する。ゲート電極として機能する導電層１０４と、半導体層１０８に挟持される絶縁層１０６は、ゲート絶縁層として機能する。当該ゲート絶縁層の膜厚Ｔ１００は、断面視における導電層１０４と半導体層１０８との最短距離となる。絶縁層１０６は、半導体層１０８を介して開口１４１及び開口１４３を覆うように設けられるため、角度θｉｎｓ、及び絶縁層１０６の形成方法によってゲート絶縁層の膜厚Ｔ１００が異なる場合がある。所望の膜厚Ｔ１００となるように、角度θｉｎｓ、及び絶縁層１０６の形成条件を調整することが好ましい。
　続いて、トランジスタ２００の詳細な構成について、図６Ａ乃至図６Ｃを用いて説明する。図６Ａは、トランジスタ２００の上面図であり、図６Ｂは、図１Ｂに示すトランジスタ２００の拡大図であり、図６Ｃは、図１Ｃに示すトランジスタ２００の拡大図である。
　図６Ｂの一点鎖線で示す領域Ｐの拡大図を、図７Ａに示す。半導体層２０８の端部は、絶縁層１０５の端部と一致、または概略一致する。例えば、半導体層２０８となる半導体膜と、当該半導体膜上の絶縁層１０５となる絶縁膜と、当該絶縁膜上のレジストマスクを形成し、当該レジストマスクを用いて当該絶縁膜及び当該半導体膜を加工することにより、半導体層２０８の端部と絶縁層１０５の端部を一致または概略一致させることができる。このような構成とすることにより、工程を簡略にすることができる。
　なお、端部が一致、または概略一致するとは、端部が揃っている、又は概略揃っているともいえる。端部が一致、または概略一致する場合、平面視において、積層した層と層との間で少なくとも輪郭の一部が重なっているといえる。例えば、上層と下層とが、同一のマスクパターン、又は一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、又は、上層が下層の外側に位置することもあり、この場合も端部が概略揃っているという。
　図７Ｂに示すように、半導体層２０８の端部は、絶縁層１０５の端部と一致しなくてもよい。例えば、絶縁層１０５の形成にドライエッチング法を用い、半導体層２０８の形成にウェットエッチング法を用いる場合、半導体層２０８の端部が、絶縁層１０５の端部より内側に位置する場合がある。または、半導体層２０８の端部が、絶縁層１０５の端部より外側に位置してもよい。なお、断面視において、半導体層２０８の側面の形状が直線でなくてもよい。図７Ｃに示すように、半導体層２０８の側面の形状は曲線であってもよい。
　半導体層２０８において、一対の領域２０８Ｄはソース領域及びドレイン領域として機能し、ソース領域とドレイン領域の間の領域はチャネル形成領域として機能する。チャネル形成領域は、絶縁層１０６を介して導電層２０４と重なる領域を有する。
　トランジスタ２００のチャネル長は、一対の領域２０８Ｄの間において、半導体層２０８と導電層２０４が重なる領域の長さとなる。図６Ａ及び図６Ｂは、トランジスタ２００のチャネル長Ｌ２００を破線の両矢印で示している。トランジスタ２００のチャネル長Ｌ２００は、導電層２０４の長さで決まり、トランジスタの作製に用いる露光装置の限界解像度以上の値となる。例えば、チャネル長Ｌ２００を、１．５μｍ以上とすることができる。チャネル長を長くすることにより、飽和性の高いトランジスタとすることができる。
　トランジスタ２００のチャネル幅は、チャネル長方向と直交する方向における、半導体層２０８と導電層２０４の重なる領域の幅となる。図６Ａ及び図６Ｃは、トランジスタ２００のチャネル幅Ｗ２００を一点鎖線の両矢印で示している。
　前述したように、トランジスタ１００のチャネル長Ｌ１００は露光装置の限界解像度よりも小さな値とすることができ、トランジスタ２００のチャネル長Ｌ２００は露光装置の限界解像度以上の値とすることができる。例えば、大きいオン電流が求められるトランジスタにトランジスタ１００を適用し、高い飽和性が求められるトランジスタにトランジスタ２００を適用することにより、それぞれのトランジスタの利点を活かした高い性能の半導体装置１０とすることができる。
　続いて、トランジスタ２００のゲート絶縁層の膜厚について、図６Ｂ及び図６Ｃを用いて説明する。ゲート電極として機能する導電層２０４と、半導体層２０８に挟持される絶縁層１０５及び絶縁層１０６は、ゲート絶縁層として機能する。当該ゲート絶縁層の膜厚Ｔ２００は、断面視における導電層２０４と半導体層２０８との最短距離となる。図６Ｂ及び図６Ｃでは、ゲート絶縁層の膜厚Ｔ２００を実線の両矢印で示している。
　本発明の一態様である半導体装置１０は、基板１０２上に、構造が異なるトランジスタ１００とトランジスタ２００を一部の工程を共通にして形成することができる。チャネル長及びゲート絶縁層の膜厚が異なるトランジスタ１００とトランジスタ２００を一部の工程を共通にして形成することができるともいえる。具体的には、導電層１１２ａ及び導電層２０２は、同じ工程で形成することができる。絶縁層１０６の一部はトランジスタ１００のゲート絶縁層として機能し、絶縁層１０６の他の一部はトランジスタ２００のゲート絶縁層として機能する。導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂは、同じ工程で形成することができる。したがって、半導体装置１０の生産性を高め、製造コストを低くすることができる。
　なお、図６Ｂ等では、半導体層２０８の膜厚が場所によらず均一である例を示すが、本発明の一態様はこれに限られない。図８Ａに示すように、半導体層２０８の絶縁層１０６及び絶縁層１０５と重なる領域と、重ならない領域で膜厚が異なってもよい。例えば、開口１４７ａ及び開口１４７ｂの形成の際、半導体層２０８の一部が除去され、半導体層２０８の絶縁層１０６及び絶縁層１０５と重ならない領域の膜厚が、重なる領域の膜厚より薄くなる場合がある。または、図８Ｂに示すように、半導体層２０８の絶縁層１０６、絶縁層１０５、導電層２１２ａ及び導電層２１２ｂのいずれかと重なる領域と、これらのいずれとも重ならない領域で膜厚が異なってもよい。例えば、導電層２１２ａ及び導電層２１２ｂの形成の際、半導体層２０８の一部が除去され、半導体層２０８の絶縁層１０６、絶縁層１０５、導電層２１２ａ及び導電層２１２ｂのいずれとも重ならない領域の膜厚が、これらのいずれかと重なる領域の膜厚より薄くなる場合がある。または、図８Ｃに示すように、半導体層２０８の絶縁層１０６及び絶縁層１０５と重なる領域と、絶縁層１０６、絶縁層１０５、導電層２１２ａ及び導電層２１２ｂのいずれかと重なる領域と、これらのいずれとも重ならない領域で膜厚が異なってもよい。
　以下では、本実施の形態の半導体装置に含まれる構成要素について、説明する。
［半導体層１０８、半導体層２０８］
　半導体層１０８及び半導体層２０８に用いる半導体材料は、特に限定されない。例えば、単体元素よりなる半導体、または化合物半導体を用いることができる。単体元素よりなる半導体として、例えば、シリコン、及びゲルマニウムが挙げられる。化合物半導体として、例えば、ヒ化ガリウム、及びシリコンゲルマニウムが挙げられる。その他、化合物半導体として、例えば、有機半導体、窒化物半導体、及び酸化物半導体が挙げられる。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。
　半導体層１０８及び半導体層２０８に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、単結晶性半導体、または単結晶以外の結晶性を有する半導体（微結晶半導体、多結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。単結晶半導体または結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
　半導体層１０８及び半導体層２０８はそれぞれ、半導体特性を示す金属酸化物（酸化物半導体ともいう）を有することが好ましい。
　半導体層１０８及び半導体層２０８に用いる金属酸化物のバンドギャップはそれぞれ、２．０ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。
　半導体層１０８及び半導体層２０８に用いることができる金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素または半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素または半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種または複数種であることがより好ましく、ガリウムがさらに好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。
　半導体層１０８及び半導体層２０８は、例えば、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物、ＩＴＺＯ（登録商標）とも記す）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯ、ＩＧＺＡＯ、またはＩＡＧＺＯとも記す）などを用いることができる。または、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などを用いることができる。
　金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。また、オン電流の大きいトランジスタを実現できる。
　なお、金属酸化物は、インジウムに代えて、または、インジウムに加えて、元素周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。
　金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、キャリア濃度の増加、または、バンドギャップの縮小などが生じ、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。
　金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　金属酸化物に含まれる全ての金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、金属酸化物に酸素欠損が形成されることを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　半導体層１０８及び半導体層２０８に適用する金属酸化物の組成により、トランジスタの電気特性、及び信頼性が異なる。したがって、トランジスタに求められる電気特性、及び信頼性に応じて金属酸化物の組成を異ならせることにより、優れた電気特性と高い信頼性を両立した半導体装置とすることができる。
　金属酸化物の組成の分析は、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、または誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。または、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られた含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が実際の含有率より低くなる、定量が困難となる、または検出されない場合がある。
　金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は元素Ｍの原子数比以上であることが好ましい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、及び、これらの近傍の組成が挙げられる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。金属酸化物中のインジウムの原子数比を大きくすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
　Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は元素Ｍの原子数比未満であってもよい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、及びこれらの近傍の組成が挙げられる。金属酸化物中のＭの原子数の割合を大きくすることで、酸素欠損の生成を抑制することができる。
　なお、元素Ｍとして複数の金属元素を有する場合は、当該金属元素の原子数の割合の和を、元素Ｍの原子数の割合とすることができる。
　本明細書等において、含有される全ての金属元素の原子数の和に対するインジウムの原子数の割合を、インジウムの含有率と記す場合がある。他の金属元素においても同様である。
　金属酸化物の形成には、スパッタリング法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、成膜後の金属酸化物の組成はターゲットの組成と異なる場合がある。特に亜鉛は、成膜後の金属酸化物における含有率が、ターゲットと比較して５０％程度にまで減少する場合がある。
　半導体層１０８及び半導体層２０８は、２以上の金属酸化物層を有する積層構造としてもよい。半導体層１０８及び半導体層２０８が有する２以上の金属酸化物層は、組成が互いに同じ、または概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、製造コストを削減できる。
　半導体層１０８及び半導体層２０８が有する２以上の金属酸化物層は、組成が互いに異なってもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。また、元素Ｍとして、ガリウム、アルミニウム、またはスズを用いることが特に好ましい。例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯ（登録商標）の中から選ばれるいずれか一と、の積層構造を用いてもよい。
　半導体層１０８及び半導体層２０８は、結晶性を有する金属酸化物層を有することが好ましい。結晶性を有する金属酸化物の構造として、例えば、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、多結晶構造、及び、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造が挙げられる。結晶性を有する金属酸化物層を半導体層１０８に用いることにより、半導体層１０８中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。
　半導体層１０８及び半導体層２０８に用いる金属酸化物層の結晶性が高いほど、半導体層１０８中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物層を用いることで、大きな電流を流すことができるトランジスタを実現することができる。
　金属酸化物層をスパッタリング法により形成する場合、形成時の基板温度（ステージ温度）が高いほど、結晶性の高い金属酸化物層を形成することができる。また、形成時に用いる成膜ガス全体に対する酸素ガスの流量の割合（以下、酸素流量比ともいう）、または処理室内の酸素分圧が高いほど、結晶性の高い金属酸化物層を形成することができる。
　半導体層１０８及び半導体層２０８はそれぞれ、結晶性が異なる２以上の金属酸化物層の積層構造としてもよい。例えば、第１の金属酸化物層と、当該第１の金属酸化物層上に設けられる第２の金属酸化物層と、の積層構造とし、第２の金属酸化物層は、第１の金属酸化物層より結晶性が高い領域を有する構成とすることができる。または、第２の金属酸化物層は、第１の金属酸化物層より結晶性が低い領域を有する構成とすることができる。このとき、第１の金属酸化物層と第２の金属酸化物層は、互いに異なる組成であってもよく、同じまたは概略同じ組成であってもよい。
　半導体層１０８及び半導体層２０８の膜厚はそれぞれ、３ｎｍ以上２００ｎｍ以下が好ましく、３ｎｍ以上１００ｎｍ以下が好ましく、さらには５ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上５０ｎｍ以下が好ましい。半導体層１０８と半導体層２０８の膜厚は同じであってもよく、異なってもよい。
　半導体層１０８及び半導体層２０８に酸化物半導体を用いる場合、酸化物半導体に含まれる水素が金属原子と結合する酸素と反応して水になり、酸化物半導体中に酸素欠損（ＶＯ）が形成される場合がある。さらに、酸素欠損に水素が入った欠陥（以下、ＶＯＨと記す）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　半導体層１０８及び半導体層２０８に酸化物半導体を用いる場合、半導体層１０８中及び半導体層２０８中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を修復することが重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。なお、酸化物半導体に酸素を供給して酸素欠損を修復することを、加酸素化処理と記す場合がある。
　半導体層１０８及び半導体層２０８に酸化物半導体を用いる場合、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタと記す）は、非晶質シリコンを用いたトランジスタと比較して電界効果移動度が極めて高い。また、ＯＳトランジスタは、オフ電流が著しく小さく、当該トランジスタと直列に接続された容量に蓄積した電荷を長期間に亘って保持することが可能である。また、ＯＳトランジスタを適用することで、半導体装置の消費電力を低減することができる。
　ＯＳトランジスタは、放射線照射による電気特性の変動が小さい、つまり放射線に対する耐性が高いため、放射線が入射しうる環境においても好適に用いることができる。ＯＳトランジスタは、放射線に対する信頼性が高いともいえる。例えば、Ｘ線のフラットパネルディテクタの画素回路に、ＯＳトランジスタを好適に用いることができる。また、ＯＳトランジスタは、宇宙空間で使用する半導体装置に好適に用いることができる。放射線として、電磁放射線（例えば、Ｘ線、及びガンマ線）、及び粒子放射線（例えば、アルファ線、ベータ線、陽子線、及び中性子線）が挙げられる。
　半導体層１０８及び半導体層２０８に用いることができるシリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）が挙げられる。
　半導体層１０８及び半導体層２０８に非晶質シリコンを用いたトランジスタは、大型のガラス基板上に形成でき、低コストで作製することができる。半導体層１０８及び半導体層２０８に多結晶シリコンを用いたトランジスタは、電界効果移動度が高く、高速動作が可能である。また、半導体層１０８及び半導体層２０８に微結晶シリコンを用いたトランジスタは、非晶質シリコンを用いたトランジスタより電界効果移動度が高く、高速動作が可能である。
　半導体層１０８及び半導体層２０８は、半導体として機能する層状物質を有してもよい。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス結合のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　上記層状物質として、例えば、グラフェン、シリセン、カルコゲン化物などが挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。トランジスタの半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
　半導体層１０８と半導体層２０８は異なる工程で形成される。これにより、半導体層１０８と半導体層２０８に用いる材料を異ならせることができる。
　前述したように、半導体層に適用する材料により、トランジスタの電気特性、及び信頼性が異なる。例えば、半導体層１０８に第１の金属酸化物を用い、半導体層２０８に第２の金属酸化物を用いる場合、第１の金属酸化物のインジウムの含有率を、第２の金属酸化物のインジウムの含有率より高くすることができる。これにより、トランジスタ１００のオン電流を大きくすることができる。また、トランジスタ２００のＩｄ−Ｖｄ特性における飽和性を高めることができる。より具体的には、第１の金属酸化物に、原子数比が４：２：３またはその近傍のＩｎ−Ｇａ−Ｚｎ酸化物を用い、第２の金属酸化物に、原子数比が１：１：１またはその近傍のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。または、第１の金属酸化物に、原子数比が１：１またはその近傍のＩｎ−Ｚｎ酸化物を用い、第２の金属酸化物に、原子数比が１：１：１またはその近傍のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。または、第１の金属酸化物に、原子数比が４：１またはその近傍のＩｎ−Ｚｎ酸化物を用い、第２の金属酸化物に、原子数比が１：１：１またはその近傍のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
　本発明の一態様の半導体装置を表示装置に適用する場合、トランジスタ１００を大きいオン電流が求められる駆動回路（例えば、ゲート線駆動回路及びソース線駆動回路の一方または双方）に好適に用いることができる。トランジスタ２００を高い飽和性が求められる画素回路に好適に用いることができる。例えば、発光デバイスを有する表示装置の画素回路において、発光デバイスに流れる電流を制御する機能を有するトランジスタ（以下、駆動トランジスタともいう）は高い飽和性が求められる。駆動トランジスタに、トランジスタ２００を好適に用いることができる。
　第２の金属酸化物のインジウムの含有率を、第１の金属酸化物のインジウムの含有率より高くしてもよい。これにより、トランジスタ２００のオン電流を大きくすることができる。トランジスタ１００のＩｄ−Ｖｄ特性における飽和性を高めることができる。
　トランジスタ１００とトランジスタ２００に求められる電気特性、及び信頼性に応じて、それぞれのチャネル長、及び半導体層に用いる材料を調整することにより、優れた電気特性と高い信頼性を両立した半導体装置とすることができる。
　半導体層１０８と半導体層２０８のインジウムの含有率の違いは、例えば、ＥＤＸで確認することができる。ＥＤＸでは、金属酸化物を構成する元素毎に原子数の割合を算出することができる。算出された全ての金属元素の原子数の和に対するインジウムの原子数の割合（含有率）を半導体層１０８と半導体層２０８で比較することにより、インジウムの含有率の違いを確認できる。また、ＥＤＸにおいて、特性Ｘ線のカウント数（検出値）は、金属酸化物を構成する元素の割合に対応する。したがって、半導体層１０８と半導体層２０８のインジウムのピークの高さで、インジウムの含有率の違いを確認することができる。例えば、半導体層２０８のインジウムの含有率が、半導体層１０８のインジウムの含有率より高い場合、半導体層２０８のインジウムに由来する特性Ｘ線のカウント数は、半導体層１０８のインジウムに由来する特性Ｘ線のカウント数より高くなる。なお、ＥＤＸにおいて、ある元素のピークとは、横軸に特性Ｘ線のエネルギーを示し、縦軸に特性Ｘ線のカウント数を示すスペクトルにおいて、当該元素のカウント数が極大値となる点を指す。または、当該元素固有の特性Ｘ線のエネルギーにおけるカウント数を用いて含有率の違いを確認してもよい。例えば、インジウムは３．２８７ｋｅＶ（Ｉｎ−Ｌα）でのカウント数を用いることができる。
　ここではインジウムの含有率を例に挙げて説明したが、他の元素の含有率についても同様である。なお、元素固有の特性Ｘ線のエネルギーにおけるカウント数を用いて含有率の違いを確認する場合、例えば、ガリウムは９．２４３ｋｅＶ（Ｇａ−Ｋα）でのカウント数を用いることができ、亜鉛は８．６３２ｋｅＶ（Ｚｎ−Ｋα）でのカウント数を用いることができる。
　なお、半導体層１０８と半導体層２０８は組成に限られず、膜厚、結晶性、キャリア濃度及び膜質のうち、一以上が異なる金属酸化物を用いることもできる。例えば、半導体層１０８と半導体層２０８で、組成を異ならせるとともに、膜厚を異ならせてもよい。例えば、半導体層１０８と半導体層２０８で、組成を同じにし、膜厚を異ならせてもよい。さらに、半導体層１０８及び半導体層２０８の一方を単層構造とし、他方を積層構造としてもよい。
［絶縁層１１０］
　絶縁層１１０を構成する各層には、無機絶縁膜を用いることが好ましい。無機絶縁膜として、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜が挙げられる。酸化絶縁膜として、例えば、酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、酸化タンタル膜、酸化セリウム膜、ガリウム亜鉛酸化物膜、及び、ハフニウムアルミネート膜が挙げられる。窒化絶縁膜として、例えば、窒化シリコン膜、及び窒化アルミニウム膜が挙げられる。酸化窒化絶縁膜として、例えば、酸化窒化シリコン膜、酸化窒化アルミニウム膜、酸化窒化ガリウム膜、酸化窒化イットリウム膜、及び、酸化窒化ハフニウム膜が挙げられる。窒化酸化絶縁膜として、例えば、窒化酸化シリコン膜、及び窒化酸化アルミニウム膜が挙げられる。
　なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として酸素よりも窒素の含有量が多い材料を示す。
　組成の分析は、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ）、オージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはエネルギー分散型Ｘ線分光法（ＥＤＸ）を用いることができる。例えば、目的の元素の含有率が高い（例えば、０．５ａｔｏｍｉｃ％以上、または１ａｔｏｍｉｃ％以上）場合は、ＸＰＳを好適に用いることができる。一方、目的の元素の含有率が低い（例えば０．５ａｔｏｍｉｃ％未満、または１ａｔｏｍｉｃ％未満）場合には、ＳＩＭＳを好適に用いることができる。組成の分析は、複数の分析手法を用いることがより好ましい。例えば、ＳＩＭＳとＸＰＳの両方を用いた複合解析を行うことがより好ましい。
　絶縁層１１０は、半導体層１０８と接する部分を有する。半導体層１０８に酸化物半導体を用いる場合、半導体層１０８と絶縁層１１０との界面特性を向上させるため、絶縁層１１０の半導体層１０８と接する部分の少なくとも一部に酸化物または酸化窒化物を用いることが好ましい。具体的には、絶縁層１１０における半導体層１０８のチャネル形成領域と接する部分に酸化物または酸化窒化物を用いることが好ましい。チャネル形成領域は、キャリア濃度が低い高抵抗領域である。チャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。
　絶縁層１１０ｂには、酸素を含む層を用いることが好ましい。絶縁層１１０ｂは、絶縁層１１０ａ、及び絶縁層１１０ｃの少なくともいずれか一つと比べて、酸素の含有量が多い領域を有することが好ましい。特に、絶縁層１１０ｂは、絶縁層１１０ａ、及び絶縁層１１０ｃのそれぞれと比べて、酸素の含有量が多い領域を有することが好ましい。
　絶縁層１１０ｂには、前述の酸化絶縁膜及び酸化窒化絶縁膜のいずれか一つまたは複数を用いることが好ましい。具体的には、絶縁層１１０ｂには、酸化シリコン膜及び酸化窒化シリコン膜の一方または双方を用いることが好ましい。絶縁層１１０ｂの酸素の含有量を多くすることにより、半導体層１０８における絶縁層１１０ｂと接する領域とその近傍に、ｉ型の領域を形成することが容易となる。
　絶縁層１１０ｂには、加熱により酸素を放出する膜を用いるとより好ましい。トランジスタ１００の作製工程中に加わる熱により、絶縁層１１０ｂが酸素を放出することで、半導体層１０８に酸素を供給することができる。絶縁層１１０ｂから半導体層１０８、特に半導体層１０８のチャネル形成領域に酸素を供給することで、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨの低減を図ることができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　例えば、酸素を含む雰囲気下における加熱処理、または、酸素を含む雰囲気下におけるプラズマ処理を行うことで、絶縁層１１０ｂに酸素を供給することができる。また、絶縁層１１０ｂの上面に、スパッタリング法により、酸素雰囲気下で酸化物膜を成膜することで酸素を供給してもよい。その後、当該酸化物膜を除去してもよい。
　絶縁層１１０ｂは、スパッタリング法、またはプラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などの成膜方法で形成することが好ましい。特に、スパッタリング法を用い、成膜ガスに水素を含むガスを用いない成膜方法で成膜することで、水素の含有量の極めて少ない膜とすることができる。そのため、半導体層１０８に水素が供給されることを抑制し、トランジスタ１００の電気特性の安定化を図ることができる。
　前述したように、トランジスタ１００のチャネル長Ｌ１００を極めて小さくすることができる。チャネル長Ｌ１００が短い場合、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨの電気特性及び信頼性への影響が特に大きくなる。絶縁層１１０ｂから半導体層１０８に酸素を供給することにより、少なくとも半導体層１０８の絶縁層１１０ｂと接する領域に酸素欠損（ＶＯ）及びＶＯＨが増加することを抑制できる。したがって、良好な電気特性及び高い信頼性を有するチャネル長の短いトランジスタを実現することができる。
　絶縁層１１０ａ及び絶縁層１１０ｃには、それぞれ、酸素が拡散しにくい膜を用いることが好ましい。これにより、絶縁層１１０ｂに含まれる酸素が、加熱により絶縁層１１０ａを介して基板１０２側に透過すること、及び、絶縁層１１０ｃを介して絶縁層１０６側に透過することを防ぐことができる。言い換えると、酸素が拡散しにくい絶縁層１１０ａ、及び絶縁層１１０ｃで絶縁層１１０ｂの上下を挟持することで、絶縁層１１０ｂに含まれる酸素を閉じ込めることができる。これにより、半導体層１０８に効果的に酸素を供給することができる。
　絶縁層１１０ａ及び絶縁層１１０ｃには、それぞれ、水素が拡散しにくい膜を用いることが好ましい。これにより、トランジスタの外から絶縁層１１０ａ、絶縁層１１０ｃを介して、半導体層１０８に水素が拡散することを抑制できる。
　絶縁層１１０ａ及び絶縁層１１０ｃには、それぞれ、前述の酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜のいずれか一つまたは複数を用いることが好ましく、窒化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム膜、及びハフニウムアルミネート膜のいずれか一つまたは複数を用いることが好ましい。特に、窒化シリコン膜、及び窒化酸化シリコン膜は、それぞれ、自身から放出される不純物（例えば、水及び水素）の量が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁層１１０ａ及び絶縁層１１０ｃに好適に用いることができる。なお、絶縁層１１０ａ、及び絶縁層１１０ｃは、互いに同じ材料を用いてもよく、異なる材料を用いてもよい。
　ここで、絶縁層１１０ｂに含まれる酸素によって、導電層２０２、導電層１１２ａ、及び導電層１１２ｂが酸化され、抵抗が高くなってしまう場合がある。絶縁層１１０ｂと導電層１１２ａとの間に絶縁層１１０ａを設けることにより、導電層１１２ａが酸化され、抵抗が高くなることを抑制できる。同様に、絶縁層１１０ｂと導電層２０２との間に絶縁層１１０ａを設けることにより、導電層２０２が酸化され、抵抗が高くなることを抑制できる。また、絶縁層１１０ｂと導電層１１２ｂとの間に絶縁層１１０ｃを設けることにより、導電層１１２ｂが酸化され、抵抗が高くなることを抑制できる。それとともに、絶縁層１１０ｂから半導体層１０８へ供給される酸素の量が増え、半導体層１０８中の酸素欠損を低減することができる。
　絶縁層１１０ａ及び絶縁層１１０ｃの膜厚はそれぞれ、５ｎｍ以上１５０ｎｍ以下が好ましく、５ｎｍ以上１００ｎｍ以下がより好ましく、５ｎｍ以上７０ｎｍ以下がより好ましく、さらには１０ｎｍ以上７０ｎｍ以下が好ましく、さらには１０ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上５０ｎｍ以下が好ましい。絶縁層１１０ａ及び絶縁層１１０ｃの膜厚を前述の範囲とすることで、半導体層１０８中、特にチャネル形成領域の酸素欠損を低減することができる。
　例えば、絶縁層１１０ａ及び絶縁層１１０ｃに、窒化シリコン膜を用い、絶縁層１１０ａに、酸化窒化シリコン膜を用いることが好ましい。
　なお、本実施の形態では絶縁層１１０が４層の積層構造である構成を示しているが、本発明の一態様はこれに限られない。絶縁層１１０は単層構造でもよく、２層、３層または５層以上の積層構造であってもよい。絶縁層１１０は、少なくとも絶縁層１１０ｂを有することが好ましい。
［絶縁層１２０］
　絶縁層１２０は、絶縁層１１０に用いることができる材料を用いることができる。半導体層２０８と接する絶縁層１２０は、酸素を含む絶縁層を用いることが好ましい。絶縁層１２０は、絶縁層１１０ｂに用いることができる材料を好適に用いることができる。絶縁層１２０は、例えば、酸化シリコンまたは酸化窒化シリコンを好適に用いることができる。
　なお、本実施の形態では絶縁層１２０を単層構造で示しているが、本発明の一態様はこれに限られない。絶縁層１２０を２層以上の積層構造としてもよい。または、絶縁層１２０を設けない構成としてもよい。
［導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２、導電層２０４、導電層２１２ａ、導電層２１２ｂ］
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２、導電層２０４、導電層２１２ａ及び導電層２１２ｂは、それぞれ、単層構造でもよく、２層以上の積層構造であってもよい。導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２、導電層２０４、導電層２１２ａ及び導電層２１２ｂに用いることができる材料として、それぞれ、例えば、クロム、銅、アルミニウム、金、銀、亜鉛、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルト、モリブデン、ルテニウム、及びニオブの一または複数、並びに前述した金属の一または複数を成分とする合金が挙げられる。導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２、導電層２０４、導電層２１２ａ及び導電層２１２ｂには、それぞれ、銅、銀、金、及びアルミニウムのうち一または複数を含む、低抵抗な導電材料を好適に用いることができる。特に、銅またはアルミニウムは量産性に優れるため好ましい。
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２、導電層２０４、導電層２１２ａ及び導電層２１２ｂには、それぞれ、導電性を有する金属酸化物（酸化物導電体ともいう）を用いることができる。酸化物導電体（ＯＣ：Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）として、例えば、酸化インジウム、酸化亜鉛、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物（シリコンを含むＩＴＯ、ＩＴＳＯともいう）、ガリウムを添加した酸化亜鉛、及びＩｎ−Ｇａ−Ｚｎ酸化物が挙げられる。特にインジウムを含む導電性酸化物は、導電性が高いため好ましい。
　半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２、導電層２０４、導電層２１２ａ及び導電層２１２ｂは、それぞれ、前述の酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜と、の積層構造としてもよい。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２、導電層２０４、導電層２１２ａ及び導電層２１２ｂは、それぞれ、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウェットエッチング法を用いて加工できるため、製造コストを抑制できる。
　なお、導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２、導電層２０４、導電層２１２ａ及び導電層２１２ｂの全てに同じ材料を用いてもよく、少なくとも一つに異なる材料を用いてもよい。
　なお、本明細書等において、異なる材料とは、構成元素が異なる材料、または構成元素が同じで組成が異なる材料をいう。
　導電層１１２ａ及び導電層１１２ｂは、それぞれ、半導体層１０８と接する領域を有する。半導体層１０８として酸化物半導体を用いる場合、導電層１１２ａまたは導電層１１２ｂに酸化されやすい金属（例えば、アルミニウム）を用いると、導電層１１２ａまたは導電層１１２ｂと半導体層１０８との間に絶縁性の酸化物（例えば、酸化アルミニウム）が形成され、これらの導通を妨げる恐れがある。そのため、導電層１１２ａ及び導電層１１２ｂには、酸化されにくい導電材料、または酸化されても電気抵抗が低く保たれる導電材料を用いることが好ましい。
　導電層１１２ａ及び導電層１１２ｂには、それぞれ、例えば、チタン、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物の一または複数を用いることが好ましい。これらは、酸化されにくい導電材料、または酸化されても電気抵抗が低く保たれる導電材料であるため、好ましい。
　導電層１１２ａ及び導電層１１２ｂには、それぞれ、前述の酸化物導電体を用いることができる。具体的には、酸化インジウム、酸化亜鉛、ＩＴＯ、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、シリコンを含むＩｎ−Ｓｎ酸化物、及びガリウムを添加した酸化亜鉛の一または複数を用いることができる。
　導電層１１２ａ及び導電層１１２ｂには、それぞれ、窒化物導電体を用いてもよい。例えば、窒化タンタル、及び窒化チタンの一または複数を用いることができる。
　導電層１１２ａ及び導電層１１２ｂはそれぞれ、積層構造としてもよい。積層構造とする場合、少なくとも半導体層１０８と接する側は、酸化されにくい導電材料、または酸化されても電気抵抗が低く保たれる導電材料を用いることが好ましい。例えば、導電層１１２ａは、アルミニウム膜と、当該アルミニウム膜上のチタン膜との積層構造とすることができる。当該チタン膜は、半導体層１０８と接する領域を有する。また、導電層１１２ａは、第１のチタン膜と、第１のチタン膜上のアルミニウム膜と、当該アルミニウム膜上の第２のチタン膜との積層構造とすることができる。第２のチタン膜は、半導体層１０８と接する領域を有する。
［絶縁層１０５、絶縁層１０６］
　絶縁層１０５及び絶縁層１０６はそれぞれ、単層構造でもよく、２層以上の積層構造であってもよい。絶縁層１０５及び絶縁層１０６はそれぞれ、１層以上の無機絶縁膜を有することが好ましい。無機絶縁膜として、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜が挙げられる。絶縁層１０５及び絶縁層１０６はそれぞれ、絶縁層１１０に用いることができる材料を用いることができる。
　絶縁層１０５は、半導体層２０８と接する領域を有する。絶縁層１０６は、半導体層１０８及び半導体層２０８と接する領域を有する。半導体層１０８及び半導体層２０８に酸化物半導体を用いる場合、絶縁層１０５及び絶縁層１０６を構成する膜のうち、少なくとも半導体層１０８または半導体層２０８と接する膜には、前述の酸化絶縁膜及び酸化窒化絶縁膜のいずれかを用いることが好ましい。また、絶縁層１０５及び絶縁層１０６には、加熱により酸素を放出する膜を用いるとより好ましい。
　具体的には、絶縁層１０５が単層構造の場合、絶縁層１０６には、酸化シリコン膜または酸化窒化シリコン膜を用いることが好ましい。絶縁層１０６も同様である。
　絶縁層１０６は、半導体層１０８と接する側の酸化絶縁膜または酸化窒化絶縁膜と、導電層１０４及び導電層２０４と接する側の窒化絶縁膜または窒化酸化絶縁膜と、の積層構造とすることができる。絶縁層１０５は、半導体層２０８と接する側の酸化絶縁膜または酸化窒化絶縁膜と、絶縁層１０６と接する側の窒化絶縁膜または窒化酸化絶縁膜と、の積層構造とすることができる。当該酸化絶縁膜または酸化窒化絶縁膜として、例えば、酸化シリコン膜または酸化窒化シリコン膜を用いることが好ましい。当該窒化絶縁膜または窒化酸化絶縁膜として、窒化シリコン膜または窒化酸化シリコン膜を用いることが好ましい。
　窒化シリコン膜、及び、窒化酸化シリコン膜は自身から放出される不純物（例えば、水及び水素）の量が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁層１０５及び絶縁層１０６として好適に用いることができる。不純物が絶縁層１０５及び絶縁層１０６から半導体層１０８及び半導体層２０８に拡散することが抑制されることで、トランジスタの電気特性を良好とし、かつ信頼性を高めることができる。
　なお、微細なトランジスタにおいて、ゲート絶縁層の膜厚が薄くなると、リーク電流が大きくなってしまう場合がある。ゲート絶縁層に、比誘電率の高い材料（ｈｉｇｈ−ｋ材料ともいう）を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。絶縁層１０５及び絶縁層１０６に用いることができるｈｉｇｈ−ｋ材料として、例えば、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物が挙げられる。
［絶縁層１９５］
　トランジスタ１００及びトランジスタ２００の保護層として機能する絶縁層１９５は、不純物が拡散しにくい材料を用いることが好ましい。絶縁層１９５を設けることにより、トランジスタに外部から不純物が拡散することを効果的に抑制でき、表示装置の信頼性を高めることができる。不純物として、例えば、水及び水素が挙げられる。
　絶縁層１９５は、無機材料を有する絶縁層、または有機材料を有する絶縁層とすることができる。絶縁層１９５は、例えば、酸化物、酸化窒化物、窒化酸化物または窒化物の無機材料を好適に用いることができる。より具体的には、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、及びハフニウムアルミネートの一または複数を用いることができる。有機材料として、例えば、アクリル樹脂、及びポリイミド樹脂の一または複数を用いることができる。有機材料は感光性の材料を用いてもよい。また、上述の絶縁膜を２以上積層して用いてもよい。絶縁層１９５は、無機材料を有する絶縁層と、有機材料を有する絶縁層との積層構造としてもよい。
［基板１０２］
　基板１０２の材質に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコン、または炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、石英基板、サファイア基板、セラミック基板、または有機樹脂基板を、基板１０２として用いてもよい。また、基板１０２には、半導体素子が設けられていてもよい。なお、半導体基板、及び絶縁性基板の形状は円形であってもよく、角形であってもよい。
　基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００等を形成してもよい。または、基板１０２とトランジスタ１００等の間に剥離層を設けてもよい。剥離層を設けることにより、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載することができる。その際、トランジスタ１００等を耐熱性の劣る基板、または可撓性基板にも転載できる。
　以下では、前述の構成例１と一部の構成が異なる半導体装置及びトランジスタの構成例について、説明する。なお、以下では、前述の構成例１と重複する部分は説明を省略する場合がある。また、以下で示す図面において、前述の構成例１と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。
＜構成例２＞
　本発明の一態様である半導体装置１０Ａの断面図を、図９Ａ及び図９Ｂに示す。半導体装置１０Ａの上面図は、図１Ａを参照できる。図９Ａは、図１Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図であり、図９Ｂは、図１Ａに示す一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図である。
　半導体装置１０Ａは、トランジスタ１００Ａと、トランジスタ２００Ａと、を有する。トランジスタ１００Ａは、絶縁層１２０を有さない点で、図１Ｂ等に示すトランジスタ１００と主に異なる。トランジスタ２００Ａは、絶縁層１２０が島状である点で、図１Ｂ等に示すトランジスタ２００と主に異なる。
　なお、本明細書等において、島状とは、同一工程で形成され、同一材料を用いた２以上の層が、物理的に分離されている状態であることを示す。
　トランジスタ１００Ａにおいて、導電層１１２ｂは絶縁層１１０（ここでは、絶縁層１１０ｃ）に接して設けられる。半導体層１０８は、導電層１１２ａの上面、絶縁層１１０の側面、並びに導電層１１２ｂの上面及び側面と接する。
　図９Ａに示すトランジスタ１００Ａの拡大図を、図１０Ａに示す。半導体層１０８のうち、絶縁層１１０と接する領域はチャネル形成領域として機能する。図１０Ａでは、トランジスタ１００Ａのチャネル長Ｌ１００を破線の両矢印で示している。トランジスタ１００Ａのチャネル長Ｌ１００は、断面視における、チャネル形成領域と接する絶縁層の膜厚Ｔｉｎｓ（ここでは、絶縁層１１０の膜厚）、及び当該絶縁層の開口１４１側の側面と被形成面（ここでは、導電層１１２ａの上面）とのなす角の角度θｉｎｓで決まる。膜厚Ｔｉｎｓ及び角度θｉｎｓはそれぞれ、前述の範囲とすることが好ましい。
　なお、半導体層１０８の絶縁層１１０ａと接する領域、及び、絶縁層１１０ｃと接する領域の少なくとも一つは、チャネル形成領域よりもキャリア濃度が高く、低抵抗な領域（以下、低抵抗領域とも記す）であってもよい。絶縁層１１０ａに不純物（例えば、水または水素）を放出する材料を用いることで、半導体層１０８の絶縁層１１０ａと接する領域を低抵抗領域とすることができる。半導体層１０８は、導電層１１２ａと接する領域（ソース領域及びドレイン領域の一方）とチャネル形成領域との間に、低抵抗領域を有する構成とすることができる。同様に、絶縁層１１０ｃに不純物を放出する材料を用いることで、半導体層１０８の絶縁層１１０ｃと接する領域を低抵抗領域とすることができる。半導体層１０８は、導電層１１２ｂと接する領域（ソース領域及びドレイン領域の他方）とチャネル形成領域との間に、低抵抗領域を有する構成とすることができる。低抵抗領域は、ドレイン電界を緩和するためのバッファ領域として機能することができる。なお、これらの低抵抗領域が、ソース領域またはドレイン領域として機能してもよい。
　ドレイン領域とチャネル形成領域との間に低抵抗領域を設けることにより、ドレイン領域近傍に高い電界が生じにくくなり、ホットキャリアの発生を抑制し、トランジスタの劣化を抑制することができる。例えば、導電層１１２ａがドレイン電極として機能し、導電層１１２ｂがソース電極として機能する場合、半導体層１０８の絶縁層１１０ａと接する領域を低抵抗領域とすることにより、ドレイン領域近傍に高い電界が生じにくくなり、ホットキャリアの発生を抑制し、トランジスタの劣化を抑制することができる。導電層１１２ａがソース電極として機能し、導電層１１２ｂがドレイン電極として機能する場合、半導体層１０８の絶縁層１１０ｃと接する領域を低抵抗領域とすることにより、ドレイン領域近傍に高い電界が生じにくくなり、ホットキャリアの発生を抑制し、トランジスタの劣化を抑制することができる。
　絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれに、不純物（例えば、水または水素）を放出する材料を用いてもよい。図１０Ｂは、半導体層１０８のうち、絶縁層１１０ｂと接する領域がチャネル形成領域として機能する構成を示している。トランジスタ１００Ａのチャネル長Ｌ１００は、断面視における、チャネル形成領域と接する絶縁層の膜厚Ｔｉｎｓ（ここでは、絶縁層１１０ｂの膜厚）、及び絶縁層１１０ｂの開口１４１側の側面と被形成面（ここでは、絶縁層１１０ａの上面）とのなす角の角度θｉｎｓで決まる。膜厚Ｔｉｎｓは、前述の範囲とすることが好ましい。角度θｉｎｓは、前述の角度θｉｎｓの範囲とすることが好ましい。
　図９Ａ及び図９Ｂに示すトランジスタ２００Ａの拡大図を、図１１Ａ及び図１１Ｂに示す。図１１Ａの一点鎖線で示す領域Ｐの拡大図を、図１２Ａに示す。トランジスタ２００Ａにおいて、半導体層２０８は、絶縁層１２０上に設けられる。絶縁層１２０は、少なくとも半導体層２０８のチャネル形成領域と接する領域に設けられることが好ましい。または、半導体層２０８の下面の全体が絶縁層１２０に接することが好ましい。半導体層２０８の端部は、絶縁層１２０の上面と接するとも言える。なお、半導体層２０８の下面の全体が絶縁層１２０に接しなくてもよい。半導体層１０８の端部が、絶縁層１１０の上面と接してもよい。
　ここで、半導体層２０８と接する絶縁層１２０は、加熱により酸素を放出する膜を用いるとより好ましい。トランジスタ２００の作製工程中に加わる熱により、絶縁層１２０が酸素を放出することで、半導体層２０８に酸素を供給することができる。絶縁層１２０から半導体層２０８、特に半導体層２０８のチャネル形成領域に酸素を供給することで、半導体層２０８中の酸素欠損の低減を図ることができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。しかしながら、絶縁層１２０が導電層１１２ｂと接する領域を有する場合、絶縁層１２０から放出された酸素によって導電層１１２ｂが酸化され、導電層１１２ｂの抵抗が高くなってしまう恐れがある。絶縁層１２０が導電層１１２ｂと接する領域を有さない構成とすることにより、導電層１１２ｂの抵抗が高くなることを抑制できる。
　なお、図１２Ａ等では、絶縁層１１０の膜厚が場所によらず均一である例を示すが、本発明の一態様はこれに限られない。図１２Ｂに示すように、絶縁層１１０（ここでは、絶縁層１１０ｃ）の絶縁層１２０と重なる領域と、重ならない領域で膜厚が異なってもよい。例えば、絶縁層１２０の形成の際、絶縁層１１０ｃの一部が除去され、絶縁層１１０ｃの絶縁層１２０と重ならない領域の膜厚が、重なる領域の膜厚より薄くなる場合がある。なお、絶縁層１２０の形成において、絶縁層１１０ｃに選択比の高い材料を用いることが好ましい。これにより、絶縁層１１０ｃの膜厚が薄くなることを抑制できる。
　なお、構成例２で示した絶縁層１２０の構成は、他の構成例にも適用できる。
＜構成例３＞
　図９（Ａ）等では、絶縁層１１０ａ、絶縁層１１０ｃ及び絶縁層１２０がそれぞれ単層構造である構成を示しているが、本発明の一態様はこれに限られない。絶縁層１１０ａ、絶縁層１１０ｃ及び絶縁層１２０がそれぞれ積層構造であってもよい。
　図１３に示すトランジスタ１００Ｂは、絶縁層１１０ａが、絶縁層１１０ａ＿１と、絶縁層１１０ａ＿１上の絶縁層１１０ａ＿２との積層構造を有する点、絶縁層１１０ｃが、絶縁層１１０ｃ＿１と、絶縁層１１０ｃ＿１上の絶縁層１１０ｃ＿２との積層構造を有する点で、前述のトランジスタ１００Ａと主に異なる。
　絶縁層１１０ａ＿１及び絶縁層１１０ａ＿２はそれぞれ、絶縁層１１０ａに用いることができる材料を用いることができる。絶縁層１１０ａ＿１及び絶縁層１１０ａ＿２はそれぞれ、例えば、窒化シリコン膜または窒化酸化シリコン膜を好適に用いることができる。
　絶縁層１１０ｃ＿１及び絶縁層１１０ｃ＿２はそれぞれ、絶縁層１１０ｃに用いることができる材料を用いることができる。絶縁層１１０ｃ＿１及び絶縁層１１０ｃ＿２はそれぞれ、例えば、窒化シリコン膜または窒化酸化シリコン膜を好適に用いることができる。
　絶縁層１１０ａ＿１に不純物（例えば、水または水素）を放出する材料を用いることで、半導体層１０８の絶縁層１１０ａ＿１と接する領域を低抵抗領域とすることができる。半導体層１０８は、導電層１１２ａと接する領域（ソース領域及びドレイン領域の一方）とチャネル形成領域との間に、低抵抗領域を有する構成とすることができる。同様に、絶縁層１１０ｃ＿２に不純物を放出する材料を用いることで、半導体層１０８の絶縁層１１０ｃ＿２と接する領域を低抵抗領域とすることができる。半導体層１０８は、導電層１１２ｂと接する領域（ソース領域及びドレイン領域の他方）とチャネル形成領域との間に、低抵抗領域を有する構成とすることができる。低抵抗領域は、ドレイン電界を緩和するためのバッファ領域として機能することができる。なお、これらの低抵抗領域が、ソース領域またはドレイン領域として機能してもよい。
　ドレイン領域とチャネル形成領域との間に低抵抗領域を設けることにより、ドレイン領域近傍に高い電界が生じにくくなり、ホットキャリアの発生を抑制し、トランジスタの劣化を抑制することができる。例えば、導電層１１２ａがドレイン電極として機能し、導電層１１２ｂがソース電極として機能する場合、半導体層１０８の絶縁層１１０ａ＿１と接する領域を低抵抗領域とすることにより、ドレイン領域近傍に高い電界が生じにくくなり、ホットキャリアの発生を抑制し、トランジスタの劣化を抑制することができる。導電層１１２ａがソース電極として機能し、導電層１１２ｂがドレイン電極として機能する場合、半導体層１０８の絶縁層１１０ｃ＿２と接する領域を低抵抗領域とすることにより、ドレイン領域近傍に高い電界が生じにくくなり、ホットキャリアの発生を抑制し、トランジスタの劣化を抑制することができる。
　半導体層１０８の絶縁層１１０ａ＿１と接する領域がソース領域またはドレイン領域として機能する場合、半導体層１０８のソース領域からゲート電極までの距離と、ドレイン領域からゲート電極までの距離をより均一にすることができる。これにより、チャネル形成領域にかかるゲート電極の電界をより均一にすることができる。
　絶縁層１１０ａ＿２は、自身から放出される不純物の量が少なく、かつ不純物が透過しにくいことが好ましい。これにより、絶縁層１１０ａ＿１の不純物が絶縁層１１０ａ＿２及び絶縁層１１０ｂを介して、半導体層１０８のチャネル形成領域及びその近傍に水素が拡散することを抑制でき、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁層１１０ａ＿１は、絶縁層１１０ａ＿２より水素の含有量が多い領域を有することが好ましい。絶縁層１１０ａの水素の含有量の分析には、例えば、二次イオン質量分析法（ＳＩＭＳ）を用いることができる。
　絶縁層１１０ａ＿１と絶縁層１１０ａ＿２で、成膜条件を異ならせることで、放出される水素の量を調整することができる。具体的には、絶縁層１１０ａ＿１と絶縁層１１０ａ＿２で、形成時の成膜電力（成膜電力密度）、成膜圧力、成膜ガス種、成膜ガス流量比、成膜温度、及び基板と電極との間の距離のいずれか一または複数を互いに異ならせればよい。例えば、絶縁層１１０ａ＿１の成膜電力密度を、絶縁層１１０ａ＿２の成膜電力密度よりも小さくすることで、絶縁層１１０ａ＿１中の水素の含有量を、絶縁層１１０ａ＿２中の水素の含有量よりも多くすることができる。これにより、絶縁層１１０ａ＿１に加わる熱により自身から放出される水素の量を多くすることができる。
　絶縁層１１０ａ＿１の形成に用いる成膜ガスは、絶縁層１１０ａ＿２の形成に用いる成膜ガスより水素の含有量が多いことが好ましい。具体的には、絶縁層１１０ａ＿１及び絶縁層１１０ａ＿２のそれぞれにＰＥＣＶＤ法を用いて窒化シリコン膜または窒化酸化シリコン膜を形成する場合、絶縁層１１０ａ＿１の形成に用いる成膜ガス全体に対するアンモニアガスの流量の割合（以下、アンモニア流量比ともいう）は、絶縁層１１０ａ＿２の形成に用いる成膜ガスのアンモニア流量比より高いことが好ましい。アンモニア流量比が高い条件で絶縁層１１０ａ＿１を形成することにより、絶縁層１１０ａ＿１中の水素の含有量を多くすることができる。また、絶縁層１１０ａ＿１に加わる熱により自身から放出される水素の量を多くすることができる。
　絶縁層１１０ａ＿２の膜密度は、絶縁層１１０ａ＿１の膜密度より高いことが好ましい。これにより、絶縁層１１０ａ＿１に含まれる不純物が、絶縁層１１０ａ＿２及び絶縁層１１０ｂを介して、半導体層１０８のチャネル形成領域及びその近傍に水素が拡散することを抑制できる。膜密度の評価は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ　Ｒｅｆｌｅｃｔｉｏｎ）を用いることができる。膜密度の違いは、断面の透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）像で評価できる場合がある。ＴＥＭ観察において、膜密度が高いと透過電子（ＴＥ）像が濃く（暗く）、膜密度が低いと透過電子（ＴＥ）像が淡く（明るく）なる。したがって、透過電子（ＴＥ）像において、絶縁層１１０ａ＿１と比較して、絶縁層１１０ａ＿２は濃い（暗い）像となる場合がある。なお、絶縁層１１０ａ＿１と絶縁層１１０ａ＿２に同じ材料を適用する場合であっても、膜密度が異なるため、断面のＴＥＭ像において、これらの境界をコントラストの違いとして観察することができる場合がある。
　絶縁層１１０ｃ＿１は、自身から放出される不純物の量が少なく、かつ不純物が透過しにくいことが好ましい。これにより、絶縁層１１０ｃ＿２の不純物が絶縁層１１０ｃ＿１及び絶縁層１１０ｂを介して、半導体層１０８のチャネル形成領域及びその近傍に拡散することを抑制でき、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。絶縁層１１０ｃ＿１の膜密度は、絶縁層１１０ｃ＿２の膜密度より高いことが好ましい。絶縁層１１０ｃ＿１については、絶縁層１１０ａ＿２に係る記載を参照できる。
　なお、ここでは絶縁層１１０を５層の積層構造で示しているが、本発明の一態様はこれに限られない。絶縁層１１０を２層、３層、４層、または６層以上の積層構造としてもよく、単層構造としてもよい。
　図１４Ａ及び図１４Ｂに示すトランジスタ２００Ｂは、絶縁層１２０が、絶縁層１２０＿１と、絶縁層１２０＿１上の絶縁層１２０＿２との積層構造を有する点、絶縁層１１０ａが、絶縁層１１０ａ＿１と、絶縁層１１０ａ＿１上の絶縁層１１０ａ＿２との積層構造を有する点、絶縁層１１０ｃが、絶縁層１１０ｃ＿１と、絶縁層１１０ｃ＿１上の絶縁層１１０ｃ＿２との積層構造を有する点で、前述のトランジスタ２００Ａと主に異なる。
　絶縁層１１０ａ＿１、絶縁層１１０ａ＿２、絶縁層１１０ｃ＿１、及び絶縁層１１０ｃ＿２については、前述の記載を参照できるため、詳細な説明は省略する。
　絶縁層１２０＿１及び絶縁層１２０＿２はそれぞれ、絶縁層１２０に用いることができる材料を用いることができる。
　絶縁層１２０＿１は、自身から放出される不純物（例えば、水及び水素）の量が少なく、かつ不純物が透過しにくいことが好ましい。これにより、絶縁層１１０に含まれる不純物が絶縁層１２０＿１を介して、半導体層２０８のチャネル形成領域及びその近傍に水素が拡散することを抑制でき、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。特に、絶縁層１１０に不純物を放出する層（例えば、絶縁層１１０ｃ＿２）を設ける場合は、絶縁層１２０＿１を設けることが好ましい。絶縁層１２０＿１は、絶縁層１１０ａ及び絶縁層１１０ｃに用いることができる材料を好適に用いることができる。絶縁層１２０＿１は、例えば、窒化シリコンを好適に用いることができる。
　半導体層２０８のチャネル形成領域と接する領域を有する絶縁層１２０＿２は、酸素を含む絶縁層を用いることが好ましい。絶縁層１２０＿２は、絶縁層１１０ｂに用いることができる材料を好適に用いることができる。絶縁層１２０＿２は、例えば、酸化シリコンまたは酸化窒化シリコンを好適に用いることができる。
　なお、ここでは絶縁層１２０を２層の積層構造で示しているが、本発明の一態様はこれに限られない。絶縁層１２０を３層以上の積層構造としてもよく、単層構造としてもよい。
　なお、構成例３で示した絶縁層１１０の構成は、他の構成例にも適用できる。同様に、絶縁層１２０の構成は、他の構成例にも適用できる。
＜構成例４＞
　本発明の一態様である半導体装置１０Ｂの断面図を、図１５Ａ及び図１５Ｂに示す。半導体装置１０Ｂの上面図は、図１Ａを参照できる。図１５Ａは、図１Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図であり、図１５Ｂは、図１Ａに示す一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図である。
　半導体装置１０Ｂは、トランジスタ１００Ａと、トランジスタ２００Ｃと、を有する。トランジスタ２００Ｃは、絶縁層１２０の端部が、半導体層２０８の端部、及び絶縁層１０５の端部と一致、または概略一致する点で、図９Ａ等に示すトランジスタ２００Ａと主に異なる。
　図１５Ａ及び図１５Ｂに示すトランジスタ２００Ｃの拡大図を、図１６Ａ及び図１６Ｂに示す。絶縁層１２０の端部、半導体層２０８の端部、及び絶縁層１０５の端部は互いに一致、または概略一致する。例えば、絶縁層１２０となる第１の絶縁膜と、第１の絶縁膜上の半導体層２０８となる半導体膜と、当該半導体膜上の絶縁層１０５となる第２の絶縁膜と、第２の絶縁膜上のレジストマスクを形成し、当該レジストマスクを用いて第２の絶縁膜、当該半導体膜、及び第１の絶縁膜を加工することにより、絶縁層１２０の端部、半導体層２０８の端部、及び絶縁層１０５の端部を互いに一致、または概略一致させることができる。このような構成とすることにより、工程を簡略にすることができる。
　トランジスタ１００Ａについては、前述の記載を参照できるため、詳細な説明は省略する。
　なお、構成例４で示した絶縁層１２０の構成は、他の構成例にも適用できる。
＜構成例５＞
　本発明の一態様である半導体装置１０Ｃの断面図を、図１７Ａ及び図１７Ｂに示す。半導体装置１０Ｃの上面図は、図１Ａを参照できる。図１７Ａは、図１Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図であり、図１７Ｂは、図１Ａに示す一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図である。
　半導体装置１０Ｃは、トランジスタ１００Ｃと、トランジスタ２００と、を有する。トランジスタ１００Ｃは、絶縁層１２０が半導体層１０８と導電層１１２ｂの間に設けられる点で、図１Ｂ等に示すトランジスタ１００と主に異なる。
　図１７Ａに示すトランジスタ１００Ｃの拡大図を、図１８に示す。絶縁層１２０は、絶縁層１１０（ここでは、絶縁層１１０ｃ）の上面、導電層１１２ｂの上面及び側面と接する。開口１４３は、導電層１１２ｂ及び絶縁層１２０に設けられる。例えば、導電層１１２ｂとなる導電膜、及び絶縁層１２０となる絶縁膜を形成した後に、当該導電膜及び当該絶縁膜の一部を除去し、開口１４３を設けることができる。なお、絶縁層１２０に設けられる開口と、導電層１１２ｂに設けられる開口を別の工程で形成してもよい。
　トランジスタ２００については、前述の記載を参照できるため、詳細な説明は省略する。
　なお、構成例５で示した絶縁層１２０の構成は、他の構成例にも適用できる。
＜構成例６＞
　本発明の一態様である半導体装置１０Ｄの断面図を、図１９Ａ及び図１９Ｂに示す。半導体装置１０Ｄの上面図は、図１Ａを参照できる。図１９Ａは、図１Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図であり、図１９Ｂは、図１Ａに示す一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図である。
　半導体装置１０Ｄは、トランジスタ１００Ａと、トランジスタ２００Ｄと、を有する。トランジスタ２００Ｄは、導電層２０２が絶縁層１１０と絶縁層１２０の間に設けられる点で、図１５Ａ等に示すトランジスタ２００Ｃと主に異なる。
　トランジスタ２００Ｄにおいて、絶縁層１１０上に導電層２０２が設けられる。導電層２０２は、導電層１１２ｂと同じ材料を用いることができる。導電層２０２は、導電層１１２ｂと同じ工程で形成することができる。
　導電層２０２上に絶縁層１２０が設けられる。絶縁層１２０は、導電層２０２の上面及び側面の一部を覆うように設けられる。トランジスタ２００Ｈにおいて、絶縁層１２０の一部がバックゲート絶縁層として機能する。導電層２０２を絶縁層１１０と絶縁層１２０の間に設けることにより、トランジスタ２００Ｈのバックゲート絶縁層の膜厚を薄くすることができる。これにより、バックゲート電極の電界を強めることができる。また、トランジスタ２００ＨのＩｄ−Ｖｄ特性における飽和性を高めることができる。また、しきい値電圧がシフトすることを抑制できる。ここで、トランジスタのしきい値電圧がシフトすると、ゲート電圧が０Ｖ時に流れるドレイン電流（以下、カットオフ電流とも記す）が大きくなってしまう場合がある。トランジスタ２００Ｈのしきい値電圧がシフトすることを抑制することにより、カットオフ電流が小さいトランジスタとすることができる。なお、カットオフ電流が小さいことをノーマリオフと記す場合がある。
　絶縁層１２０は積層構造を有することが好ましい。図１９Ａ及び図１９Ｂは、絶縁層１２０が、絶縁層１２０＿１と、絶縁層１２０＿１上の絶縁層１２０＿２との積層構造を有する例を示している。
　導電層２０２に接して設けられる絶縁層１２０＿１は、導電層２０２に含まれる金属元素が拡散しにくい材料を用いることが好ましい。これにより、導電層２０２に含まれる金属元素が、半導体層２０８のチャネル形成領域及びその近傍に拡散することを抑制できる。絶縁層１２０＿１は、絶縁層１１０ａ及び絶縁層１１０ｃに用いることができる材料を好適に用いることができる。絶縁層１２０＿１は、例えば、窒化シリコンを好適に用いることができる。
　半導体層２０８のチャネル形成領域と接する領域を有する絶縁層１２０＿２は、酸素を含む絶縁層を用いることが好ましい。絶縁層１２０＿２については、前述の記載を参照できる。
　トランジスタ１００Ａについては、前述の記載を参照できるため、詳細な説明は省略する。
　なお、構成例６で示した導電層２０２の構成は、他の構成例にも適用できる。絶縁層１２０の構成は、他の構成例にも適用できる。
＜構成例７＞
　本発明の一態様である半導体装置１０Ｅの断面図を、図２０Ａ及び図２０Ｂに示す。半導体装置１０Ｅの上面図は、図１Ａを参照できる。図２０Ａは、図１Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図であり、図２０Ｂは、図１Ａに示す一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図である。
　半導体装置１０Ｅは、トランジスタ１００Ａと、トランジスタ２００Ｅと、を有する。トランジスタ２００Ｅは、絶縁層１２０が、絶縁層１０５及び半導体層２０８の端部よりも外側に突出した部分を有する点で、図１９Ａ等に示すトランジスタ２００Ｄと主に異なる。
　トランジスタ２００Ｄにおいて、絶縁層１０６は、絶縁層１０５の上面及び側面、半導体層２０８の側面、並びに絶縁層１２０の上面及び側面と接する。例えば、絶縁層１２０を形成した後に、絶縁層１２０が絶縁層１０５及び半導体層２０８の端部よりも外側に突出した部分を有するように、絶縁層１０５及び半導体層２０８を形成すればよい。
　トランジスタ１００Ａについては、前述の記載を参照できるため、詳細な説明は省略する。
　なお、構成例７で示した絶縁層１２０の構成は、他の構成例にも適用できる。
＜構成例８＞
　本発明の一態様である半導体装置１０Ｆの断面図を、図２１Ａ及び図２１Ｂに示す。半導体装置１０Ｆの上面図は、図１Ａを参照できる。図２１Ａは、図１Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図であり、図２１Ｂは、図１Ａに示す一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図である。
　半導体装置１０Ｆは、トランジスタ１００Ｄと、トランジスタ２００Ｆと、を有する。半導体装置１０Ｆは、トランジスタ１００Ｄが絶縁層１０５を有する点、トランジスタ２００Ｆが絶縁層１０５を有さない点で、図９Ａ等に示す半導体装置１０Ａと主に異なる。
　図２１Ａに示すトランジスタ１００Ｄの拡大図を、図２２に示す。絶縁層１０５は、半導体層１０８上に設けられる。絶縁層１０５上に、絶縁層１０６が設けられる。半導体層１０８の端部は、絶縁層１０５の端部と一致、または概略一致する。例えば、半導体層１０８となる半導体膜と、当該半導体膜上の絶縁層１０５となる絶縁膜と、当該絶縁膜上のレジストマスクを形成し、当該レジストマスクを用いて当該絶縁膜及び当該半導体膜を加工することにより、半導体層１０８の端部と絶縁層１０５の端部を一致または概略一致させることができる。絶縁層１０６は、半導体層１０８及び絶縁層１０５を覆って設けられる。トランジスタ１００Ｄにおいて、絶縁層１０６は、絶縁層１０５の上面及び側面、半導体層１０８の側面、並びに導電層１１２ｂの上面及び側面と接する。
　半導体層１０８の端部は、絶縁層１０５の端部と一致しなくてもよい。例えば、絶縁層１０５の形成にドライエッチング法を用い、半導体層１０８の形成にウェットエッチング法を用いる場合、半導体層１０８の端部が、絶縁層１０５の端部より内側に位置する場合がある。または、半導体層１０８の端部が、絶縁層１０５の端部より外側に位置してもよい。なお、断面視において、半導体層１０８の側面の形状が直線でなくてもよい。半導体層２０８の側面の形状は曲線であってもよい。
　トランジスタ１００Ｄのゲート電極として機能する導電層１０４と、半導体層１０８に挟持される絶縁層１０５及び絶縁層１０６は、ゲート絶縁層として機能する。当該ゲート絶縁層の膜厚Ｔ１００は、断面視における導電層１０４と半導体層１０８との最短距離となる。絶縁層１０５及び絶縁層１０６は、半導体層１０８を介して開口１４１及び開口１４３を覆うように設けられるため、角度θｉｎｓ、並びに絶縁層１０５及び絶縁層１０６の形成方法によってゲート絶縁層の膜厚Ｔ１００が異なる場合がある。所望の膜厚Ｔ１００となるように、角度θｉｎｓ、並びに絶縁層１０５及び絶縁層１０６の形成条件を調整することが好ましい。
　図２１Ａ及び図２１Ｂに示すトランジスタ２００Ｆの拡大図を、図２３Ａ及び図２３Ｂに示す。絶縁層１０６は、半導体層２０８上に設けられる。絶縁層１０６上に導電層２０４が設けられる。絶縁層１０６は、半導体層２０８に達する開口１４７ａ及び開口１４７ｂを有し、開口１４７ａ及び開口１４７ｂを覆うように、導電層２１２ａ及び導電層２１２ｂが設けられる。
　トランジスタ２００Ｆのゲート電極として機能する導電層２０４と、半導体層２０８に挟持される絶縁層１０６は、ゲート絶縁層として機能する。当該ゲート絶縁層の膜厚Ｔ２００は、断面視における導電層２０４と半導体層２０８との最短距離となる。
　図２１Ａ等に示すように、トランジスタ１００Ｄのゲート絶縁層は、絶縁層１０５と絶縁層１０６の積層構造を有する。一方、トランジスタ２００Ｆのゲート絶縁層は、絶縁層１０６の単層構造を有する。このような構成とすることにより、トランジスタ１００Ｄのゲート絶縁層の膜厚を、トランジスタ２００Ｆのゲート絶縁層の膜厚より厚くすることができる。これにより、トランジスタ１００Ｄのゲート耐圧を高めることができる。トランジスタ２００Ｆのオン電流を大きく、かつ動作速度を速めることができる。
　なお、構成例８で示した絶縁層１０５及び絶縁層１０６の構成は、他の構成例にも適用できる。
＜構成例９＞
　本発明の一態様である半導体装置１０Ｇの上面図を、図２４Ａに示す。図２４Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図２４Ｂに示し、一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図を図２４Ｃに示す。
　半導体装置１０Ｇは、トランジスタ１００Ｅと、トランジスタ２００Ｇと、を有する。半導体装置１０Ｇは、導電層１０３及び絶縁層１０７を有する点で、図９Ａ等に示す半導体装置１０Ａと主に異なる。
　図２４Ｂに示すトランジスタ１００Ｅの拡大図を、図２５に示す。トランジスタ１００Ｅは、導電層１１２ａと絶縁層１１０との間に、導電層１０３及び絶縁層１０７を有する。
　絶縁層１０７は、導電層１１２ａ上に位置する。絶縁層１０７は、導電層１１２ａの上面及び側面を覆うように設けられる。
　導電層１０３は、絶縁層１０７上に位置する。導電層１１２ａと導電層１０３とは、絶縁層１０７によって互いに電気的に絶縁される。導電層１０３には、導電層１１２ａと重なる領域に絶縁層１０７に達する開口１４８が設けられる。
　絶縁層１１０は、絶縁層１０７及び導電層１０３上に設けられる。絶縁層１１０は、導電層１０３の上面及び側面、並びに絶縁層１０７の上面を覆うように設けられる。絶縁層１１０及び絶縁層１０７には、導電層１１２ａに達する開口１４１が設けられる。
　絶縁層１１０ａは、絶縁層１０７及び導電層１０３上に位置する。絶縁層１１０ａは、導電層１０３の上面及び側面を覆うように設けられる。また、絶縁層１１０ａは、開口１４８の一部を覆うように設けられる。絶縁層１１０ａは、開口１４８において、絶縁層１０７と接する。
　開口１４８の上面形状は特に限定されない。開口１４８の上面形状は、開口１４１及び開口１４３に適用できる形状とすることができる。図２４Ａに示すように、開口１４１、開口１４３及び開口１４８の上面形状はそれぞれ、円形であることが好ましい。開口の上面形状を円形とすることにより、開口を形成する際の加工精度を高めることができ、微細なサイズの開口を形成することができる。
　本明細書等において、開口１４８の上面形状とは、導電層１０３の開口１４８側の上面端部の形状または下面端部の形状を指す。
　開口１４１と開口１４８の上面形状が円形であるとき、開口１４１と開口１４８は同心円状であることが好ましい。これにより、断面視における半導体層１０８と導電層１０３との間の最短距離を開口１４１の左右で等しくできる。また、開口１４１と開口１４８は同心円状とならない場合もある。
　トランジスタ１００において、半導体層１０８には、絶縁層１０６を介して導電層１０４と重なり、かつ、絶縁層１１０の一部（特に、絶縁層１１０ａ、及び絶縁層１１０ｂ）を介して導電層１０３と重なる領域が存在する。言い換えると、半導体層１０８には、絶縁層１０６を介して導電層１０４と、絶縁層１１０の一部（特に、絶縁層１１０ａ、及び絶縁層１１０ｂ）を介して導電層１０３と、に挟まれる領域が存在する。
　導電層１０３は、トランジスタ１００Ｅのバックゲート電極として機能する。また、絶縁層１１０の一部は、トランジスタ１００のバックゲート絶縁層として機能する。導電層１０３は、導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２、導電層２０４、導電層２１２ａ、導電層２１２ｂに用いることができる材料を用いることができる。なお、導電層１０３を設けなくてもよい。
　トランジスタ１００Ｅにバックゲート電極を設けることで、半導体層１０８のバックチャネル側の電位が固定され、トランジスタ１００ＥのＩｄ−Ｖｄ特性における飽和性を高めることができる。
　トランジスタ１００Ｅは、バックゲート電極を有するため、半導体層１０８のバックチャネル側の電位を固定でき、しきい値電圧がシフトすることを抑制できる。トランジスタ１００Ｅのしきい値電圧がシフトすることを抑制することにより、カットオフ電流が小さいトランジスタとすることができる。
　絶縁層１０７は、絶縁層１１０に用いることができる材料を用いることができる。導電層１１２ａ、導電層１０３及び導電層２０２と接する絶縁層１０７は、窒素を含む絶縁層を用いることが好ましい。絶縁層１０７は、絶縁層１１０ａ及び絶縁層１１０ｃに用いることができる材料を好適に用いることができる。絶縁層１０７は、例えば、窒化シリコンを好適に用いることができる。なお、本実施の形態では絶縁層１０７を単層構造で示しているが、本発明の一態様はこれに限られない。絶縁層１０７を２層以上の積層構造としてもよい。
　導電層１０３が、導電層１１２ａと電気的に接続される構成としてもよい。例えば、絶縁層１０７の導電層１１２ａと重なる領域に開口を設け、当該開口を覆うように導電層１０３を設けることにより、導電層１０３と導電層１１２ａが接する構成とすることができる。ソース電極またはドレイン電極として機能する導電層１１２ａと、バックゲート電極として機能する導電層１０３が電気的に接続されることにより、ソース電極またはドレイン電極と、ゲート電極を同電位にすることができる。例えば、導電層１１２ａがソース電極として機能する場合、トランジスタ１００Ｅのしきい値電圧がシフトすることを抑制できる。また、トランジスタ１００Ｅの信頼性を高めることができる。なお、絶縁層１０７を設けず、導電層１１２ａの上面に接して導電層１０３を形成してもよい。
　導電層１０３が、導電層１１２ｂと電気的に接続される構成としてもよい。例えば、絶縁層１１０の導電層１０３と重なる領域に開口を設け、当該開口を覆うように導電層１１２ｂを設けることにより、導電層１０３と導電層１１２ｂが接する構成とすることができる。
　導電層１０３が、導電層１０４と電気的に接続される構成としてもよい。例えば、絶縁層１０６及び絶縁層１１０の導電層１０３と重なる領域に開口を設け、当該開口を覆うように導電層１０４を設けることにより、導電層１０３と導電層１０４が接する構成とすることができる。ゲート電極として機能する導電層１０４と、バックゲート電極として機能する導電層１０３が電気的に接続されることにより、バックゲート電極とゲート電極を同電位にすることができ、トランジスタ１００Ｅのオン電流を大きくすることができる。
　導電層１０３の膜厚Ｔ１０３は、チャネル長Ｌ１００の０．５倍以上が好ましく、さらには１．０倍以上が好ましく、さらには１．０倍を超えることが好ましく、かつ２．０倍以下が好ましく、さらには１．５倍以下が好ましく、さらには１．２倍以下が好ましい。これにより、半導体層１０８における、絶縁層１０６を介して導電層１０４と重なり、かつ、絶縁層１１０及び絶縁層１２０を介して導電層１０３と重なる領域を十分に広くすることができる。したがって、半導体層１０８のバックチャネル側の電位をより確実に制御することができる。
　導電層１０３の膜厚Ｔ１０３は、膜厚Ｔｉｎｓより大きくてもよい。これにより、半導体層１０８におけるソース領域とドレイン領域の間の広い範囲で、半導体層１０８のバックチャネル側の電位を固定することができる。
　トランジスタ１００Ｅは、導電層１０３、絶縁層１１０、半導体層１０８、絶縁層１０６、及び導電層１０４が、間に他の層を含まず、一方向にこの順で重なっている領域を有する。当該方向として、チャネル長Ｌ１００に垂直な方向が挙げられる。当該領域を広くすることで、半導体層１０８のバックチャネル側の電位をより確実に制御することができる。
　導電層１０３の膜厚Ｔ１０３は、半導体層１０８における開口１４１の内側で導電層１１２ａと接する部分の膜厚と、当該部分に接する絶縁層１０６の膜厚との和よりも大きくすることができる。
　断面視における導電層１０３と半導体層１０８との最短距離である距離Ｌ１１は、チャネル長Ｌ１００よりも短いことが好ましく、さらには０．５倍以下が好ましく、さらには０．１倍以下が好ましい。導電層１０３と半導体層１０８の距離が近いほど、トランジスタ１００のＩｄ−Ｖｄ特性における飽和性を高めることができる。
　なお、断面視において、開口１４１の左右で、導電層１０３と半導体層１０８との最短距離が異なる場合がある。このとき、開口１４１の左右の少なくとも一方で、距離Ｌ１１が上記の範囲を満たすことが好ましく、双方において距離Ｌ１１が前述の範囲であることがより好ましい。任意の断面において、開口１４１の左側における導電層１０３と半導体層１０８との最短距離は、開口１４１の右側における当該最短距離の５０％以上１５０％以下が好ましく、さらには３０％以上１３０％以下が好ましく、さらには１０％以上１１０％以下が好ましい。
　トランジスタ２００Ｇにおいて、導電層２０２上に絶縁層１０７が設けられ、絶縁層１０７上に絶縁層１１０が設けられ、絶縁層１１０上に絶縁層１２０が設けられる。絶縁層１０７、絶縁層１１０及び絶縁層１２０の一部は、トランジスタ２００Ｇのバックゲート絶縁層として機能する。
　図２４Ｂ及び図２４Ｃは、導電層２０２上に絶縁層１０７が設けられる構成を示したが、本発明の一態様はこれに限られない。図２６Ａ及び図２６Ｂに示すように、導電層２０２が、絶縁層１０７と絶縁層１１０の間に設けられる構成としてもよい。
　絶縁層１０７上に導電層２０２が設けられ、導電層２０２上に絶縁層１１０が設けられる。絶縁層１１０は、導電層２０２の上面及び側面と接する。
　導電層２０２は、導電層１０３と同じ材料を用いることができる。導電層２０２は、導電層１０３と同じ工程で形成することができる。例えば、導電層２０２及び導電層１０３となる導電膜を形成し、当該導電膜を加工することにより、導電層２０２及び導電層１０３を形成することができる。
　なお、構成例９で示した導電層１０３及び絶縁層１０７の構成は、他の構成例にも適用できる。
＜構成例１０＞
　本発明の一態様である半導体装置１０Ｈの上面図を、図２７Ａに示す。図２７Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図２７Ｂに示す。一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図は、図９Ｂを参照できる。
　半導体装置１０Ｈは、トランジスタ１００Ａと、トランジスタ２００Ｈと、を有する。半導体装置１０Ｈは、導電層２１２ａ及び導電層２１２ｂの構成が異なる点で、図９Ａ等に示す半導体装置１０Ａと主に異なる。
　図２７Ａ及び図２７Ｂに示すトランジスタ２００Ｈの拡大図を、図２８に示す。トランジスタ２００Ｈにおいて、導電層２１２ａ及び導電層２１２ｂは、絶縁層１０６及び絶縁層１９５に設けられる開口１４７ａ及び開口１４７ｂを覆うように設けられる。導電層２１２ａ及び導電層２１２ｂは、導電層１０４及び導電層２０４と異なる工程で形成される。なお、導電層２１２ａ及び導電層２１２ｂは、導電層１０４及び導電層２０４と同じ材料を用いてもよく、異なる材料を用いてもよい。
　例えば、絶縁層１０６上に導電層２０４を形成し、導電層２０４上に絶縁層１９５を形成し、絶縁層１０６及び絶縁層１９５に開口１４７ａ及び開口１４７ｂを形成し、開口１４７ａ及び開口１４７ｂを覆うように導電層２１２ａ及び導電層２１２ｂを形成することができる。導電層２１２ａ及び導電層２１２ｂと、導電層２０４で異なる面に設けることにより、レイアウトの自由度を高めことができる。
　半導体層２０８の導電層２０４と重ならない領域に、領域２０８Ｄが設けられる。例えば、導電層２０４を形成した後に、導電層２０４をマスクに不純物元素を半導体層２０８に添加することにより、領域２０８Ｄを形成することができる。当該不純物元素は、絶縁層１０６を介して、半導体層２０８の導電層２０４と重ならない領域に添加される。開口１４７ａ及び開口１４７ｂは領域２０８Ｄと重なる領域に設けられ、開口１４７ａ及び開口１４７ｂにおいて、導電層２１２ａ及び導電層２１２ｂが領域２０８Ｄと接する。なお、開口１４７ａ及び開口１４７ｂの上面形状は特に限定されない。
　不純物元素を半導体層２０８に添加して領域２０８Ｄを形成する際、当該不純物元素が、導電層１０４をマスクとして、絶縁層１０６を介して半導体層１０８に供給されてもよい。これにより、半導体層１０８の導電層１０４と重ならない領域に、領域１０８Ｌが形成される。
　トランジスタ１００Ａについては、前述の記載を参照できるため、詳細な説明は省略する。
　なお、構成例１０で示した導電層２１２ａ及び導電層２１２ｂの構成は、他の構成例にも適用できる。
　前述の構成例１乃至構成例１０では、ＶＦＥＴであるトランジスタ１００乃至トランジスタ１００Ｅの一と、プレーナ型のトランジスタ２００乃至トランジスタ２００Ｈの一と、を有する半導体装置に例を挙げたが、本発明の一態様はこれに限られない。トランジスタ１００乃至トランジスタ１００Ｅ、及びトランジスタ２００乃至トランジスタ２００Ｈのいずれか２以上を組み合わせることができる。例えば、ＶＦＥＴであるトランジスタ１００乃至トランジスタ１００Ｅの２以上を有する半導体装置とすることができる。
＜構成例１１＞
　本発明の一態様である半導体装置１０Ｊの上面図を、図２９Ａに示す。図２９Ａに示す一点鎖線Ａ３−Ａ４における切断面の断面図を図２９Ｂに示し、一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ５−Ｂ６における切断面の断面図を図２９Ｃに示す。
　半導体装置１０Ｊは、トランジスタ１００Ａと、トランジスタ１００Ｆと、を有する。半導体装置１０Ｊは、プレーナ型のトランジスタ２００Ａに代わり、ＶＦＥＴであるトランジスタ１００Ｆを有する点で、図９Ａ等に示す半導体装置１０Ａと主に異なる。
　図２９Ｂ及び図２９Ｃに示すトランジスタ１００Ａは、領域１０８Ｌを有さない点以外は、図９Ａ及び図９Ｂに示すトランジスタ１００Ａと同様の構成である。なお、トランジスタ１００Ａが領域１０８Ｌを有する構成としてもよい。
　トランジスタ１００Ｆは、導電層１１２ａＦと、絶縁層１１０と、半導体層１０８Ｆと、導電層１１２ｂＦと、絶縁層１０６と、導電層１０４Ｆと、を有する。トランジスタ１００Ｆは、図２１Ａ及び図２１Ｂに示すトランジスタ１００Ｄに相当する。トランジスタ１００Ｆの導電層１１２ａＦ、導電層１１２ｂＦ、導電層１０４Ｆ、半導体層１０８Ｆ、開口１４１Ｆ及び開口１４３Ｆは、トランジスタ１００Ｄの導電層１１２ａ、導電層１１２ｂ、導電層１０４、半導体層１０８、開口１４１及び開口１４３に係る記載を参照できる。図２９Ｂ及び図２９Ｃでは、トランジスタ１００Ｆが領域１０８Ｌを有さない構成を示している。なお、トランジスタ１００Ｆが領域１０８Ｌを有する構成としてもよい。
　トランジスタ１００Ａとトランジスタ１００Ｆは、一部の工程を共通にして形成することができる。具体的には、導電層１１２ａと導電層１１２ａＦは、同じ工程で形成することができる。導電層１１２ｂと導電層１１２ｂＦは、同じ工程で形成することができる。導電層１０４と導電層１０４Ｆは、同じ工程で形成することができる。
　半導体層１０８と半導体層１０８Ｆは異なる工程で形成される。これにより、半導体層１０８と半導体層１０８Ｆに用いる材料を異ならせることができる。例えば、半導体層１０８に第１の金属酸化物を用い、半導体層１０８Ｆに第２の金属酸化物を用いる場合、第１の金属酸化物のインジウムの含有率を、第２の金属酸化物のインジウムの含有率より高くすることができる。これにより、トランジスタ１００Ａのオン電流を大きくすることができる。トランジスタ１００ＦのＩｄ−Ｖｄ特性における飽和性を高めることができる。または、第２の金属酸化物のインジウムの含有率を、第１の金属酸化物のインジウムの含有率より高くしてもよい。これにより、トランジスタ１００Ｆのオン電流を大きくすることができる。トランジスタ１００ＡのＩｄ−Ｖｄ特性における飽和性を高めることができる。なお、半導体層１０８と半導体層１０８Ｆに同じ材料を用いてもよい。また、半導体層１０８と半導体層１０８Ｆで膜厚、結晶性、キャリア濃度及び膜質のうち、一以上が異なってもよい。半導体層１０８及び半導体層１０８Ｆの一方を単層構造とし、他方を積層構造としてもよい。
　図２９Ａ等に示すように、トランジスタ１００Ｆのゲート絶縁層は、絶縁層１０５と絶縁層１０６の積層構造を有する。一方、トランジスタ１００Ａのゲート絶縁層は、絶縁層１０６の単層構造を有する。このような構成とすることにより、トランジスタ１００Ａとトランジスタ１００Ｆのゲート絶縁層の膜厚を異ならせることができる。具体的には、トランジスタ１００Ｆのゲート絶縁層の膜厚を、トランジスタ１００Ａのゲート絶縁層の膜厚より厚くすることができる。これにより、トランジスタ１００Ｆのゲート耐圧を高めることができる。トランジスタ１００Ａのオン電流を大きく、かつ動作速度を速めることができる。
　トランジスタ１００Ａにおいて導電層１１２ａと導電層１１２ｂに挟持される絶縁層１１０と、トランジスタ１００Ｆにおいて導電層１１２ａＦと導電層１１２ｂＦに挟持される絶縁層１１０は共通するため、トランジスタ１００Ａのチャネル長と、トランジスタ１００Ｆのチャネル長は一致、または概略一致する。また、開口１４３及び開口１４３Ｆの上面形状及び大きさを同じにすることにより、トランジスタ１００Ａのチャネル幅と、トランジスタ１００Ｆのチャネル幅を一致、または概略一致させることができる。なお、開口１４３及び開口１４３Ｆの上面形状及び大きさの一方または双方を異ならせることにより、トランジスタ１００Ａとトランジスタ１００Ｆでチャネル幅を異ならせてもよい。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
　本実施の形態では、本発明の一態様の半導体装置の作製方法について、図３０乃至図４４を用いて説明する。なお、各要素の材料及び形成方法について、先に実施の形態１で説明した部分と同様の部分については説明を省略することがある。
　半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法等を用いて形成することができる。ＣＶＤ法には、ＰＥＣＶＤ法、及び、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
　半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート、またはナイフコート等の湿式の成膜方法により形成することができる。
　半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いることができる。または、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
　フォトリソグラフィ法として、代表的には以下の２つの方法がある。１つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう１つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
　フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）光、またはＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
　薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
＜作製方法例１＞
　以下では、図９Ａ等に示した半導体装置１０Ａを例に挙げて、作製方法を説明する。
　図３０Ａ乃至図３３Ｃに示す各図は、半導体装置１０Ａの作製方法を説明する図である。各図は一点鎖線Ａ１−Ａ２における切断面の断面図を示している。
　まず、基板１０２上に、導電層１１２ａ及び導電層２０２を形成し、導電層１１２ａ及び導電層２０２上に、絶縁層１１０ａとなる絶縁膜１１０ａｆ、及び絶縁層１１０ｂとなる絶縁膜１１０ｂｆを形成する（図３０Ａ）。
　導電層１１２ａ及び導電層２０２となる導電膜の形成は、例えば、スパッタリング法を好適に用いることができる。導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を加工することにより、導電層１１２ａ及び導電層２０２を形成することができる。
　絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成には、例えば、スパッタリング法またはＰＥＣＶＤ法を好適に用いることができる。絶縁膜１１０ａｆを形成した後、絶縁膜１１０ａｆの表面を大気に曝すことなく、真空中で連続して絶縁膜１１０ｂｆを形成することが好ましい。絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆを連続して形成することで、絶縁膜１１０ａｆの表面に大気由来の不純物が付着することを抑制できる。当該不純物として、例えば、水、及び有機物が挙げられる。
　絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成時の基板温度はそれぞれ、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成時の基板温度を前述の範囲とすることで、自身からの不純物（例えば、水及び水素）の放出を少なくすることができ、不純物が半導体層１０８に拡散することを抑制することができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁膜１１０ｂｆを形成した後、絶縁膜１１０ｂｆに酸素を供給してもよい。酸素の供給方法として、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理を用いることができる。プラズマ処理として、酸素ガスを高周波電力によってプラズマ化させる装置を好適に用いることができる。ガスを高周波電力によってプラズマ化させる装置として、例えば、ＰＥＣＶＤ装置、プラズマエッチング装置及びプラズマアッシング装置が挙げられる。プラズマ処理は、酸素を含む雰囲気で行うことが好ましい。例えば、酸素、一酸化二窒素（Ｎ２Ｏ）、二酸化窒素（ＮＯ２）、一酸化炭素、及び二酸化炭素の一以上を含む雰囲気で、プラズマ処理を行うことが好ましい。
　なお、絶縁膜１１０ｂｆの表面を大気に曝すことなく、真空中で連続して当該プラズマ処理を行ってもよい。例えば、絶縁膜１１０ｂｆの形成にＰＥＣＶＤ装置を用いる場合、当該ＰＥＣＶＤ装置で当該プラズマ処理を行うことが好ましい。これにより、生産性を高めることができる。
　続いて、絶縁膜１１０ｂｆ上に、金属酸化物層１８０を形成することが好ましい（図３０Ｂ）。金属酸化物層１８０を形成することで、絶縁膜１１０ｂｆに酸素を供給することができる。
　金属酸化物層１８０の導電性は問わない。金属酸化物層１８０として、絶縁膜、半導体膜、及び導電膜の少なくとも一種を用いることができる。金属酸化物層１８０として、例えば、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネート、インジウム酸化物、インジウムスズ酸化物（ＩＴＯ）、またはシリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）を用いることができる。
　金属酸化物層１８０として、半導体層１０８及び半導体層２０８と同一の元素を一以上含む酸化物材料を用いることが好ましい。特に、半導体層１０８及び半導体層２０８に適用可能な酸化物半導体材料を用いることが好ましい。
　金属酸化物層１８０の形成時に、成膜装置の処理室内に導入する成膜ガスの酸素流量比、または処理室内の酸素分圧が高いほど、絶縁膜１１０ａｆ中に供給される酸素の量を増やすことができる。酸素流量比または酸素分圧は、例えば５０％以上１００％以下、好ましくは６５％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下とする。特に、酸素流量比を１００％とし、酸素分圧を１００％にできるだけ近づけることが好ましい。
　このように、酸素を含む雰囲気でスパッタリング法により金属酸化物層１８０を形成することにより、金属酸化物層１８０の形成時に、絶縁膜１１０ｂｆへ酸素を供給するとともに、絶縁膜１１０ｂｆから酸素が脱離することを防ぐことができる。その結果、絶縁膜１１０ｂｆに多くの酸素を閉じ込めることができる。そして、後の加熱処理によって、半導体層１０８に多くの酸素を供給することができる。その結果、半導体層１０８中の酸素欠損及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　金属酸化物層１８０を形成した後、加熱処理を行ってもよい。金属酸化物層１８０を形成した後に加熱処理を行うことで、金属酸化物層１８０から絶縁膜１１０ｂｆに効果的に酸素を供給することができる。
　加熱処理の温度は、１５０℃以上基板の歪み点未満が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。加熱処理は、貴ガス、窒素または酸素の一以上を含む雰囲気で行うことができる。窒素を含む雰囲気、または酸素を含む雰囲気として、乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を用いてもよい。なお、当該雰囲気における水素、水などの含有量が極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。水素、水などの含有量が極力少ない雰囲気を用いることで、絶縁膜１１０ｂｆに水素、水などが取り込まれることを可能な限り防ぐことができる。加熱処理は、オーブン、急速加熱（ＲＴＡ：Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮できる。
　金属酸化物層１８０を形成した後、または前述の加熱処理の後に、さらに、金属酸化物層１８０を介して絶縁膜１１０ｂｆに酸素を供給してもよい。酸素の供給方法として、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理を用いることができる。プラズマ処理については、前述の記載を参照できるため、詳細な説明は省略する。
　続いて、金属酸化物層１８０を除去する。金属酸化物層１８０の除去方法に特に限定は無いが、ウェットエッチング法を好適に用いることができる。ウェットエッチング法を用いることで、金属酸化物層１８０の除去の際に、絶縁膜１１０ｂｆがエッチングされることを抑制できる。これにより、絶縁膜１１０ｂｆの膜厚が薄くなることを抑制でき、絶縁層１１０ａの膜厚を均一にすることができる。
　絶縁膜１１０ｂｆに対して酸素を供給する処理は、前述の方法に限定されない。例えば、絶縁膜１１０ｂｆに対してイオンドーピング法、イオン注入法、プラズマ処理等により、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等を供給する。また、絶縁膜１１０ｂｆ上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜１１０ｂｆに酸素を供給してもよい。該膜は、酸素を供給した後に除去することが好ましい。上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、スズ、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、またはタングステンの１以上を有する導電膜あるいは半導体膜を用いることができる。
　続いて、絶縁膜１１０ｂｆ上に、絶縁層１１０ｃとなる絶縁膜１１０ｃｆ、及び絶縁層１２０となる絶縁膜１２０ｆを形成する（図３０Ｃ）。
　絶縁膜１１０ｃｆ及び絶縁膜１２０ｆの形成には、例えば、スパッタリング法またはＰＥＣＶＤ法を好適に用いることができる。絶縁膜１１０ｃｆを形成した後、絶縁膜１１０ｃｆの表面を大気に曝すことなく、真空中で連続して絶縁膜１２０ｆを形成することが好ましい。絶縁膜１１０ｃｆ及び絶縁膜１２０ｆを連続して形成することで、絶縁膜１１０ｃｆの表面に大気由来の不純物が付着することを抑制できる。
　続いて、絶縁膜１２０ｆを加工し、絶縁層１２０を形成する（図３０Ｄ）。絶縁層１２０は、半導体層２０８が設けられる領域に設けられる。絶縁層１２０の形成は、ドライエッチング法を好適に用いることができる。
　なお、絶縁膜１２０ｆを加工しないことにより、図１Ｂ等に示すトランジスタ１００及びトランジスタ２００を形成することができる。
　続いて、絶縁膜１１０ｃｆ及び絶縁層１２０上に、導電層１１２ｂとなる導電膜１１２ｂｆを形成する（図３０Ｅ）。導電膜１１２ｂｆの形成には、例えば、スパッタリング法を好適に用いることができる。
　続いて、導電膜１１２ｂｆを加工し、導電層１１２Ｂを形成する（図３１Ａ）。導電層１１２Ｂは、後に導電層１１２ｂとなる。導電層１１２Ｂの形成は、例えば、ウェットエッチング法を好適に用いることができる。
　続いて、導電層１１２Ｂの一部を除去し、開口１４３を有する導電層１１２ｂを形成する。導電層１１２ｂの形成は、ウェットエッチング法を好適に用いることができる。
　続いて、絶縁膜１１０ａｆ、絶縁膜１１０ｂｆ、及び絶縁膜１１０ｃｆの一部を除去し、開口１４１を有する絶縁層１１０を形成する（図３１Ｂ）。開口１４１は、開口１４３と重なる領域に設けられる。開口１４１の形成により導電層１１２ａが露出する。絶縁層１１０の形成は、ドライエッチング法を好適に用いることができる。
　開口１４１は、例えば、開口１４３の形成に用いたレジストマスクを用いて形成することができる。具体的には、導電層１１２Ｂ上にレジストマスクを形成し、当該レジストマスクを用いて導電層１１２Ｂの一部を除去して開口１４３を形成し、当該レジストマスクを用いて絶縁膜１１０ａｆ、絶縁膜１１０ｂｆ、及び絶縁膜１１０ｃｆの一部を除去して開口１４１を形成することができる。開口１４１は、開口１４３の形成に用いたレジストマスクと異なるレジストマスクを用いて形成してもよい。
　なお、開口１４１を形成する際、または開口１４１を形成した後に、開口１４１と重なる領域の導電層１１２ａの一部を除去してもよい。導電層１１２ａの半導体層１０８の下面と接する領域の膜厚が、半導体層１０８と接しない領域の膜厚より薄くなることにより、導電層１１２ａ近傍のチャネル形成領域にかかるゲート電極の電界を強くすることができ、トランジスタのオン電流を大きくすることができる。
　続いて、半導体層２０８となる金属酸化物膜２０８ｆを形成し、金属酸化物膜２０８ｆ上に絶縁層１０５となる絶縁膜１０５ｆを形成し、絶縁膜１０５ｆ上にレジストマスク１５９ａを形成する（図３１Ｃ）。レジストマスク１５９ａは、絶縁層１２０と重なる領域に設けられる。レジストマスク１５９ａの端部が、絶縁層１２０上に設けられることが好ましい。金属酸化物膜２０８ｆは、導電層１１２ｂの上面及び側面、絶縁層１２０の上面及び側面、絶縁層１１０の上面及び側面、並びに導電層１１２ａの上面に接して設けられる。
　金属酸化物膜２０８ｆは、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。または、金属酸化物膜２０８ｆは、ＡＬＤ法により形成することが好ましい。
　金属酸化物膜２０８ｆは、可能な限り欠陥の少ない緻密な膜とすることが好ましい。また、金属酸化物膜２０８ｆは、可能な限り水素元素を含む不純物が低減され、高純度な膜であることが好ましい。特に、金属酸化物膜２０８ｆとして、結晶性を有する金属酸化物膜を用いることが好ましい。
　金属酸化物膜２０８ｆを形成する際に、酸素ガスを用いることが好ましい。金属酸化物膜２０８ｆの形成時に酸素ガスを用いることで、絶縁層１１０及び絶縁層１２０中に好適に酸素を供給することができる。例えば、絶縁層１１０ｂ及び絶縁層１２０に酸化物または酸化窒化物を用いる場合、絶縁層１１０ｂ中に好適に酸素を供給することができる。
　絶縁層１１０ｂに酸素を供給することにより、後の工程で半導体層１０８に酸素が供給され、半導体層１０８中の酸素欠損及びＶＯＨを低減できる。同様に、絶縁層１２０に酸素を供給することにより、後の工程で半導体層２０８に酸素が供給され、半導体層２０８中の酸素欠損及びＶＯＨを低減できる。
　金属酸化物膜２０８ｆを形成する際に、酸素ガスと、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）と、を混合させてもよい。なお、金属酸化物膜を形成する際の成膜ガスの酸素流量比、または処理室内の酸素分圧が高いほど、金属酸化物膜の結晶性を高めることができ、信頼性の高いトランジスタを実現できる。一方、酸素流量比または酸素分圧が低いほど、金属酸化物膜の結晶性が低くなり、オン電流が大きいトランジスタとすることができる。例えば、酸素流量比または酸素分圧を異ならせることにより、結晶性が異なる２以上の金属酸化物層の積層構造を形成することができる。
　金属酸化物膜を形成する際の基板温度が高いほど、結晶性が高く、緻密な金属酸化物膜とすることができる。一方、基板温度が低いほど、結晶性が低く、電気伝導性の高い金属酸化物膜とすることができる。
　金属酸化物膜２０８ｆの形成時の基板温度は、室温以上２５０℃以下が好ましく、室温以上２００℃以下がより好ましく、室温以上１４０℃以下がさらに好ましい。例えば、基板温度を、室温以上１４０℃以下とすると、生産性が高くなり好ましい。また、基板温度を室温とする、または基板を加熱しない状態で、金属酸化物膜を形成することにより、結晶性を低くすることができる。
　金属酸化物膜２０８ｆの形成にＡＬＤ法を用いる場合、熱ＡＬＤ法、またはＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）等の成膜方法を用いることが好ましい。熱ＡＬＤ法は、極めて高い段差被覆性を示すため好ましい。ＰＥＡＬＤ法は、高い段差被覆性を示すことに加え、低温成膜が可能であるため好ましい。
　金属酸化物膜は、例えば、構成する金属元素を含むプリカーサと、酸化剤と、を用いてＡＬＤ法により形成することができる。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を形成する場合には、インジウムを含むプリカーサ、ガリウムを含むプリカーサ、及び亜鉛を含むプリカーサの、３つのプリカーサを用いることができる。または、インジウムを含むプリカーサと、ガリウム及び亜鉛を含むプリカーサの２つのプリカーサを用いてもよい。
　インジウムを含むプリカーサとして、例えば、トリエチルインジウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、塩化インジウム（ＩＩＩ）、及び、（３−（ジメチルアミノ）プロピル）ジメチルインジウムが挙げられる。
　ガリウムを含むプリカーサとして、例えば、トリメチルガリウム、トリエチルガリウム、トリス（ジメチルアミド）ガリウム（ＩＩＩ）、ガリウム（ＩＩＩ）アセチルアセトナート、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）ガリウム、ジメチルクロロガリウム、ジエチルクロロガリウム、及び、塩化ガリウム（ＩＩＩ）が挙げられる。
　亜鉛を含むプリカーサとして、例えば、ジメチル亜鉛、ジエチル亜鉛、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）亜鉛、及び、塩化亜鉛が挙げられる。
　酸化剤として、例えば、オゾン、酸素、及び、水が挙げられる。
　得られる膜の組成を制御する方法として、原料ガスの種類、原料ガスの流量比、原料ガスを流す時間、及び原料ガスを流す順番の一または複数を調整することが挙げられる。これらを調整することで、組成が連続して変化する膜を形成することもできる。また、組成の異なる膜を連続して成膜することも可能となる。
　なお、半導体層２０８を積層構造とする場合には、先に形成する金属酸化物膜を成膜した後に、その表面を大気に曝すことなく連続して、次の金属酸化物膜を成膜することが好ましい。
　金属酸化物膜２０８ｆを成膜する前に、絶縁層１１０及び絶縁層１２０の表面に吸着した水、水素、及び有機物等を脱離させるための処理、及び絶縁層１１０及び絶縁層１２０中に酸素を供給する処理のうち、少なくとも一方を行うことが好ましい。例えば、減圧雰囲気にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。または、酸素を含む雰囲気におけるプラズマ処理を行ってもよい。または、一酸化二窒素（Ｎ２Ｏ）などの酸化性気体を含む雰囲気におけるプラズマ処理により、絶縁層１１０及び絶縁層１２０に酸素を供給してもよい。一酸化二窒素ガスを含むプラズマ処理を行うと、絶縁層１１０及び絶縁層１２０の表面の有機物を好適に除去しつつ、酸素を供給することができる。このような処理の後、絶縁層１１０及び絶縁層１２０の表面を大気に暴露することなく、連続して金属酸化物膜２０８ｆを成膜することが好ましい。
　続いて、レジストマスク１５９ａをマスクに、絶縁膜１０５ｆ及び金属酸化物膜２０８ｆを島状に加工し、絶縁層１０５Ａ及び半導体層２０８を形成する。例えば、絶縁層１０５Ａの形成にドライエッチング法を好適に用いることができ、半導体層２０８の形成にウェットエッチング法を好適に用いることができる。なお、絶縁層１０５Ａ及び半導体層２０８の形成に異なる方法を用いてもよく、同じ方法を用いてもよい。
　絶縁層１０５Ａ及び半導体層２０８を同じ工程で形成することにより、半導体層２０８の端部と、絶縁層１０５の端部を一致、または概略一致させることができる。なお、図７Ｂ及び図７Ｃに示すように、半導体層２０８の端部は、絶縁層１０５の端部と一致しなくてもよい。
　なお、絶縁層１０５Ａ及び半導体層２０８の形成とともに、レジストマスク１５９ａと重ならない領域の絶縁層１２０を除去することにより、図１５Ａ等に示すトランジスタ２００Ｃを形成することができる。
　続いて、レジストマスク１５９ａを除去する（図３１Ｄ）。
　金属酸化物膜２０８ｆの成膜後、絶縁膜１２０ｆの成膜後、または金属酸化物膜２０８ｆを半導体層２０８に加工した後に、加熱処理を行うことが好ましい。加熱処理により、金属酸化物膜２０８ｆまたは半導体層２０８中に含まれる、または表面に吸着した水素または水を除去することができる。また、加熱処理により、金属酸化物膜２０８ｆまたは半導体層２０８の膜質が向上する（例えば、欠陥が低減する、または結晶性が向上する）場合がある。
　加熱処理により、絶縁層１１０ｂ及び絶縁層１２０から金属酸化物膜２０８ｆ、または半導体層２０８に酸素を供給することもできる。このとき、金属酸化物膜２０８ｆを形成した後、半導体層２０８に加工する前に加熱処理を行うことがより好ましい。これにより、絶縁層１２０と金属酸化物膜２０８ｆが接する領域の面積を大きくすることができ、絶縁層１２０から金属酸化物膜２０８ｆへ効果的に酸素を供給することができる。加熱処理については、前述の記載を参照できるため、詳細な説明は省略する。
　なお、当該加熱処理は行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程）が、当該加熱処理を兼ねられる場合もある。
　なお、ここでは、開口１４１及び開口１４３を形成した後に、半導体層２０８及び絶縁層１０５Ａを形成する例を示したが、本発明の一態様はこれに限られない。半導体層２０８及び絶縁層１０５Ａを形成した後に、開口１４１及び開口１４３を形成してもよい。
　続いて、開口１４１及び開口１４３を覆うように、半導体層１０８となる金属酸化物膜１０８ｆを形成し、金属酸化物膜１０８ｆ上にレジストマスク１５９ｂを形成する（図３２Ａ）。レジストマスク１５９ｂは、少なくとも開口１４１及び開口１４３を覆うように設けられる。金属酸化物膜１０８ｆは、導電層１１２ｂの上面及び側面、絶縁層１０５Ａの上面及び側面、絶縁層１１０の上面及び側面、並びに導電層１１２ａの上面に接して設けられる。
　金属酸化物膜１０８ｆを形成する際に、酸素ガスを用いることが好ましい。金属酸化物膜１０８ｆの形成時に酸素ガスを用いることで、絶縁層１１０及び絶縁層１０５Ａ中に好適に酸素を供給することができる。例えば、絶縁層１１０ｂ及び絶縁層１０５Ａに酸化物または酸化窒化物を用いる場合、絶縁層１１０ｂ及び絶縁層１０５Ａ中に好適に酸素を供給することができる。
　絶縁層１１０ｂに酸素を供給することにより、後の工程で半導体層１０８に酸素が供給され、半導体層１０８中の酸素欠損及びＶＯＨを低減できる。同様に、絶縁層１０５Ａに酸素を供給することにより、後の工程で半導体層２０８に酸素が供給され、半導体層２０８中の酸素欠損及びＶＯＨを低減できる。金属酸化物膜１０８ｆの形成は、金属酸化物膜２０８ｆの形成に係る記載を参照できる。
　続いて、レジストマスク１５９ｂをマスクに、金属酸化物膜１０８ｆを島状に加工し、半導体層１０８を形成する。半導体層１０８の形成は、ウェットエッチング法を好適に用いることができる。
　続いて、レジストマスク１５９ｂを除去する（図３２Ｂ）。
　金属酸化物膜１０８ｆの成膜後、または金属酸化物膜１０８ｆを半導体層１０８に加工した後に、加熱処理を行うことが好ましい。加熱処理により、金属酸化物膜１０８ｆまたは半導体層１０８中に含まれる、または表面に吸着した水素または水を除去することができる。また、加熱処理により、金属酸化物膜１０８ｆまたは半導体層１０８の膜質が向上する（例えば、欠陥が低減する、または結晶性が向上する）場合がある。
　加熱処理により、絶縁層１１０ｂから金属酸化物膜１０８ｆ、または半導体層１０８に酸素を供給することもできる。このとき、金属酸化物膜１０８ｆを形成した後、半導体層１０８に加工する前に加熱処理を行うことがより好ましい。加熱処理については、前述の記載を参照できる。
　なお、当該加熱処理は行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程）が、当該加熱処理を兼ねられる場合もある。
　続いて、半導体層１０８、半導体層２０８、導電層１１２ｂ、絶縁層１０５Ａ、絶縁層１２０及び絶縁層１１０を覆って、絶縁層１０６となる絶縁膜１０６ｆを形成する（図３２Ｃ）。絶縁膜１０６ｆの形成には、例えば、ＰＥＣＶＤ法またはＡＬＤ法を好適に用いることができる。
　半導体層１０８に酸化物半導体を用いる場合、絶縁層１０６は、酸素が拡散することを抑制するバリア膜として機能することが好ましい。絶縁層１０６が酸素の拡散を抑制する機能を有することにより、酸素が絶縁層１０６より上側から導電層１０４へ拡散することが抑制され、導電層１０４が酸化されることを抑制できる。その結果、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　なお、本明細書等において、バリア膜とは、バリア性を有する膜のことを示す。例えば、バリア性を有する絶縁層を、バリア絶縁層ということができる。本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）、及び、対応する物質を、捕獲、または固着する（ゲッタリングともいう）機能の一方または双方を指すものとする。
　ゲート絶縁層として機能する絶縁層１０６となる絶縁膜１０６ｆの形成時の温度を高くすることにより、欠陥の少ない絶縁層とすることができる。しかしながら、絶縁膜１０６ｆの形成時の温度が高いと半導体層１０８及び半導体層２０８から酸素が脱離し、半導体層１０８中及び半導体層２０８中の酸素欠損及びＶＯＨが増加してしまう場合がある。絶縁膜１０６ｆの形成時の基板温度は、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましい。絶縁膜１０６ｆの形成時の基板温度を前述の範囲とすることで、絶縁層１０６の欠陥を少なくするとともに、半導体層１０８及び半導体層２０８から酸素が脱離することを抑制できる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁膜１０６ｆを形成する前に、半導体層１０８、半導体層２０８の側面、絶縁層１０５Ａの表面に対してプラズマ処理を行ってもよい。当該プラズマ処理により、半導体層１０８、半導体層２０８の側面、絶縁層１０５Ａの表面に吸着する水などの不純物を低減することができる。そのため、半導体層１０８と絶縁層１０６との界面、半導体層２０８と絶縁層１０６との界面、絶縁層１０５Ａと絶縁層１０６との界面における不純物を低減でき、信頼性の高いトランジスタを実現できる。特に、半導体層１０８の形成から、絶縁層１０６の形成までの間に半導体層１０８の表面が大気に曝される場合に好適である。プラズマ処理は、例えば、酸素、オゾン、窒素、一酸化二窒素、アルゴンなどの雰囲気で行うことができる。また、プラズマ処理と絶縁膜１０６ｆの成膜とは、大気に曝すことなく連続して行われることが好ましい。
　続いて、絶縁膜１０６ｆ及び絶縁層１０５Ａを加工し、絶縁層１０６及び絶縁層１０５を形成する（図３２Ｄ）。絶縁層１０６及び絶縁層１０５には、半導体層２０８に達する開口１４７ａ及び開口１４７ｂが設けられる。絶縁層１０６及び絶縁層１０５の形成は、ドライエッチング法を好適に用いることができる。
　続いて、絶縁層１０６上に、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂとなる導電膜１０４ｆを形成する（図３３Ａ）。導電膜１０４ｆは、開口１４７ａ及び開口１４７ｂを覆うように設けられる。導電膜１０４ｆの形成には、例えば、スパッタリング法またはＡＬＤ法を好適に用いることができる。
　続いて、導電膜１０４ｆを加工し、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂを形成する（図３３Ｂ）。
　続いて、導電層２０４、導電層２１２ａ及び導電層２１２ｂをマスクとして、半導体層２０８に不純物を供給（添加、または注入ともいう）する。これにより、半導体層２０８の、導電層２０４、導電層２１２ａ、導電層２１２ｂ及び絶縁層１０６のいずれとも重ならない領域に、領域２０８Ｄが形成され、導電層２０４、導電層２１２ａ、及び導電層２１２ｂのいずれとも重ならず、かつ絶縁層１０６と重なる領域に、領域２０８Ｌが形成される（図３３Ｃ）。このとき、半導体層２０８の導電層２０４と重なる領域に、不純物ができるだけ供給されないように、マスクとなる導電層２０４の材料及び厚さを考慮して、不純物の供給の条件を決定することが好ましい。これにより、半導体層２０８の導電層２０４と重なる領域に、不純物濃度が十分に低減されたチャネル形成領域を形成することができる。半導体層１０８も同様に、導電層１０４をマスクとして不純物が供給されてもよい。半導体層１０８の、導電層１０４と重ならず、かつ絶縁層１０６と重なる領域に、領域１０８Ｌが形成される。
　不純物の供給は、プラズマイオンドーピング法、またはイオン注入法を好適に用いることができる。これらの方法は、深さ方向の濃度プロファイルを、イオンの加速電圧とドーズ量等により、高い精度で制御することができる。プラズマイオンドーピング法を用いることで、生産性を高めることができる。また質量分離を用いたイオン注入法を用いることで、供給される不純物の純度を高めることができる。
　不純物の供給において、半導体層２０８の表面、または当該表面に近い部分の不純物濃度が最も高くなるように、供給の条件を調整することが好ましい。
　不純物の供給に用いる原料は、例えば、前述の不純物元素を含むガスを用いることができる。ホウ素を供給する場合、代表的にはＢ２Ｈ６ガス、またはＢＦ３ガスの一以上を用いることができる。またリンを供給する場合には、代表的にはＰＨ３ガスを用いることができる。また、これらの原料ガスを貴ガスで希釈した混合ガスを用いてもよい。
　不純物の供給に用いる原料として、例えば、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２、（Ｃ５Ｈ５）２Ｍｇ、及び貴ガスを用いることができる。なお、原料は気体に限られず、固体または液体を加熱し、気化させて用いてもよい。
　不純物の添加は、絶縁層１０６及び半導体層２０８の組成、密度、及び厚さなどを考慮して、加速電圧及びドーズ量などの条件を設定することで制御することができる。
　例えば、イオン注入法またはプラズマイオンドーピング法でホウ素の添加を行う場合、加速電圧は例えば５ｋＶ以上１００ｋＶ以下、好ましくは７ｋＶ以上７０ｋＶ以下、より好ましくは１０ｋＶ以上５０ｋＶ以下の範囲とすることができる。またドーズ量は、例えば１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下、より好ましくは１×１０１５ｉｏｎｓ／ｃｍ２以上、３×１０１６ｉｏｎｓ／ｃｍ２以下の範囲とすることができる。
　イオン注入法またはプラズマイオンドーピング法でリンの添加を行う場合、加速電圧は、例えば１０ｋＶ以上１００ｋＶ以下、好ましくは３０ｋＶ以上９０ｋＶ以下、より好ましくは４０ｋＶ以上８０ｋＶ以下の範囲とすることができる。またドーズ量は、例えば１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下、より好ましくは１×１０１５ｉｏｎｓ／ｃｍ２以上３×１０１６ｉｏｎｓ／ｃｍ２以下の範囲とすることができる。
　なお、不純物の供給方法はこれに限られず、例えば、プラズマ処理、または加熱による熱拡散を利用した処理などを用いてもよい。プラズマ処理法の場合、添加する不純物を含むガス雰囲気にてプラズマを発生させて、プラズマ処理を行うことによって、不純物を添加することができる。上記プラズマを発生させる装置として、ドライエッチング装置、アッシング装置、プラズマＣＶＤ装置、高密度プラズマＣＶＤ装置等を用いることができる。
　例えば、プラズマＣＶＤ装置を用いて、水素ガスを含む雰囲気でプラズマ処理を行うことにより、導電層２０４と重ならない領域の半導体層２０８に、不純物として水素を供給することができる。また、不純物の供給、及び絶縁層１９５の形成にプラズマＣＶＤ装置を用いることで、不純物の供給と絶縁層１９５の形成を装置内で連続して行うことができ、生産性を高めることができる。
　続いて、導電層１０４、導電層２０４、導電層２１２ａ、導電層２１２ｂ、絶縁層１０６及び半導体層２０８を覆って、絶縁層１９５を形成する（図９Ａ及び図９Ｂ）。絶縁層１９５の形成は、ＰＥＣＶＤ法を好適に用いることができる。
　絶縁層１９５の成膜温度が高すぎると、領域１０８Ｌ、領域２０８Ｌ及び領域２０８Ｄに含まれる不純物が、半導体層１０８及び半導体層２０８のチャネル形成領域を含む周辺部に拡散する恐れがある。また、領域１０８Ｌ、領域２０８Ｌ及び領域２０８Ｄの電気抵抗が上昇してしまう恐れがある。そのため、絶縁層１９５の成膜温度は、不純物の拡散を考慮して決定すればよい。
　絶縁層１９５の成膜温度は、例えば、１５０℃以上４００℃以下、好ましくは１８０℃以上３６０℃以下、より好ましくは２００℃以上２５０℃以下とすることが好ましい。絶縁層１９５を低温で成膜することにより、チャネル長の短いトランジスタであっても、良好な電気特性を付与することができる。
　絶縁層１９５の形成後、加熱処理を行ってもよい。当該加熱処理により、領域１０８Ｌ、領域２０８Ｌ及び領域２０８Ｄの抵抗を、より低くすることができる場合がある。例えば、加熱処理を行うことにより、不純物が適度に拡散し、理想的な不純物の濃度勾配を有する領域１０８Ｌ、領域２０８Ｌ及び領域２０８Ｄが形成されうる。加熱処理については、前述の記載を参照できるため、詳細な説明は省略する。なお、加熱処理の温度が高すぎる（例えば、５００℃以上）と、不純物がチャネル形成領域にまで拡散し、トランジスタの電気特性及び信頼性の悪化を招く恐れがある。
　なお、当該加熱処理は行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程など）がある場合には、当該加熱処理と兼ねることができる場合もある。
　以上の工程により、半導体装置１０Ａを作製することができる。
＜作製方法例２＞
　図１７Ａ等に示した半導体装置１０Ｃを例に挙げて、作製方法を説明する。
　図３４Ａ乃至図３６Ｄに示す各図は、半導体装置１０Ｃの作製方法を説明する図である。各図は一点鎖線Ａ１−Ａ２における切断面の断面図を示している。
　まず、＜作製方法例１＞と同様に、絶縁膜１１０ｂｆの形成まで行う。絶縁膜１１０ｂｆの形成までは、図３０Ａに係る説明を参照できるため、詳細な説明は省略する。
　続いて、絶縁膜１１０ｂｆに酸素を供給してもよい。酸素の供給方法については、＜作製方法例１＞の記載を参照できるため、詳細な説明は省略する。
　続いて、絶縁膜１１０ｂｆ上に、絶縁層１１０ｃとなる絶縁膜１１０ｃｆを形成する。
　続いて、絶縁膜１１０ｃｆ上に、導電層１１２ｂとなる導電膜１１２ｂｆを形成する（図３４Ａ）。
　続いて、導電膜１１２ｂｆを加工し、導電層１１２Ｂを形成する（図３４Ｂ）。
　続いて、導電層１１２Ｂ及び絶縁膜１１０ｃｆ上に、絶縁層１２０となる絶縁膜１２０ｆを形成する（図３４Ｃ）。
　絶縁膜１１０ｃｆの形成から絶縁層１２０の形成までは、＜作製方法例１＞の記載を参照できるため、詳細な説明は省略する。
　続いて、絶縁膜１２０ｆ及び導電層１１２Ｂの一部を除去して開口１４３を有する絶縁層１２０及び導電層１１２ｂを形成し、絶縁膜１１０ａｆ、絶縁膜１１０ｂｆ、及び絶縁膜１１０ｃｆの一部を除去して開口１４１を有する絶縁層１１０を形成する（図３４Ｄ）。
　続いて、半導体層２０８となる金属酸化物膜２０８ｆを形成し、金属酸化物膜２０８ｆ上に絶縁層１０５となる絶縁膜１０５ｆを形成し、絶縁膜１０５ｆ上にレジストマスク１５９ａを形成する（図３５Ａ）。
　続いて、レジストマスク１５９ａをマスクに、絶縁膜１０５ｆ及び金属酸化物膜２０８ｆを島状に加工し、絶縁層１０５Ａ及び半導体層２０８を形成する。
　続いて、レジストマスク１５９ａを除去する（図３５Ｂ）。
　続いて、開口１４１及び開口１４３を覆うように、半導体層１０８となる金属酸化物膜１０８ｆを形成し、金属酸化物膜１０８ｆ上にレジストマスク１５９ｂを形成する（図３５Ｃ）。金属酸化物膜１０８ｆは、導電層１１２ｂの側面、絶縁層１２０の上面及び側面、絶縁層１１０の上面及び側面、並びに導電層１１２ａの上面に接して設けられる。
　続いて、レジストマスク１５９ｂをマスクに、金属酸化物膜１０８ｆを島状に加工し、半導体層１０８を形成する。
　続いて、レジストマスク１５９ｂを除去する（図３５Ｄ）。
　なお、図９Ａ等に示すトランジスタ２００Ａを作製する場合は、絶縁膜１２０ｆを形成した後であって、金属酸化物膜１０８ｆを形成する前に絶縁膜１２０ｆを島状に加工し、絶縁層１２０を形成してもよい。
　続いて、半導体層１０８、半導体層２０８、導電層１１２ｂ、絶縁層１０５Ａ、絶縁層１２０及び絶縁層１１０を覆って、絶縁層１０６となる絶縁膜１０６ｆを形成する（図３６Ａ）。
　続いて、絶縁膜１０６ｆ及び絶縁層１０５Ａを加工し、絶縁層１０６及び絶縁層１０５を形成する（図３６Ｂ）。
　続いて、絶縁層１０６上に、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂとなる導電膜を加工し、当該導電膜を加工することにより、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂを形成する（図３６Ｃ）。
　続いて、導電層２０４、導電層２１２ａ及び導電層２１２ｂをマスクとして、半導体層２０８に不純物を供給し、これにより領域２０８Ｄ、及び領域２０８Ｌを形成する（図３６Ｄ。
　続いて、導電層１０４、導電層２０４、導電層２１２ａ、導電層２１２ｂ、絶縁層１０６及び半導体層２０８を覆って、絶縁層１９５を形成する（図１７Ａ及び図１７Ｂ）。
　以上の工程により、半導体装置１０Ｃを作製することができる。
＜作製方法例３＞
　図１５Ａ等に示した半導体装置１０Ｂを例に挙げて、作製方法を説明する。
　図３７Ａ乃至図３８Ｃに示す各図は、半導体装置１０Ｂの作製方法を説明する図である。各図は一点鎖線Ａ１−Ａ２における切断面の断面図を示している。
　まず、＜作製方法例２＞と同様に、絶縁膜１０５ｆ上のレジストマスク１５９ａの形成まで行う。絶縁膜１２０ｆの形成までは、図３４Ａ乃至図３５Ａに係る説明を参照できるため、詳細な説明は省略する。
　続いて、レジストマスク１５９ａをマスクに、絶縁膜１０５ｆ、金属酸化物膜２０８ｆ及び絶縁膜１２０ｆを島状に加工し、絶縁層１０５Ａ、半導体層２０８及び絶縁層１０５を形成する。
　続いて、レジストマスク１５９ａを除去する（図３７Ａ）。
　続いて、開口１４１及び開口１４３を覆うように、半導体層１０８となる金属酸化物膜１０８ｆを形成し、金属酸化物膜１０８ｆ上にレジストマスク１５９ｂを形成する（図３７Ｂ）。金属酸化物膜１０８ｆは、導電層１１２ｂの側面、絶縁層１１０の上面及び側面、並びに導電層１１２ａの上面に接して設けられる。
　続いて、レジストマスク１５９ｂをマスクに、金属酸化物膜１０８ｆを島状に加工し、半導体層１０８を形成する。
　続いて、レジストマスク１５９ｂを除去する（図３７Ｃ）。
　続いて、半導体層１０８、半導体層２０８、導電層１１２ｂ、絶縁層１０５Ａ、絶縁層１２０及び絶縁層１１０を覆って、絶縁層１０６となる絶縁膜１０６ｆを形成する（図３７Ｄ）。
　続いて、絶縁膜１０６ｆ及び絶縁層１０５Ａを加工し、絶縁層１０６及び絶縁層１０５を形成する（図３８Ａ）。
　続いて、絶縁層１０６上に、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂとなる導電膜を加工し、当該導電膜を加工することにより、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂを形成する（図３８Ｂ）。
　続いて、導電層２０４、導電層２１２ａ及び導電層２１２ｂをマスクとして、半導体層２０８に不純物を供給し、これにより領域２０８Ｄ、及び領域２０８Ｌを形成する（図３８Ｃ。
　続いて、導電層１０４、導電層２０４、導電層２１２ａ、導電層２１２ｂ、絶縁層１０６及び半導体層２０８を覆って、絶縁層１９５を形成する（図１５Ａ及び図１５Ｂ）。
　以上の工程により、半導体装置１０Ｂを作製することができる。
＜作製方法例４＞
　図１９Ａ等に示した半導体装置１０Ｄを例に挙げて、作製方法を説明する。
　図３９Ａ乃至図４１Ｄに示す各図は、半導体装置１０Ｄの作製方法を説明する図である。各図は一点鎖線Ａ１−Ａ２における切断面の断面図を示している。
　まず、基板１０２上に、導電層１１２ａを形成し、導電層１１２ａ上に、絶縁層１１０ａとなる絶縁膜１１０ａｆ、及び絶縁層１１０ｂとなる絶縁膜１１０ｂｆを形成する（図３９Ａ）。
　続いて、絶縁膜１１０ｂｆに酸素を供給してもよい。酸素の供給方法については、＜作製方法例１＞の記載を参照できるため、詳細な説明は省略する。
　続いて、絶縁膜１１０ｂｆ上に、絶縁層１１０ｃとなる絶縁膜１１０ｃｆを形成する。
　続いて、絶縁膜１１０ｃｆ上に、導電層１１２ｂ及び導電層２０２となる導電膜１１２ｂｆを形成する（図３９Ｂ）。
　続いて、導電膜１１２ｂｆを加工し、導電層１１２Ｂ及び導電層２０２を形成する（図３９Ｃ）。
　続いて、導電層１１２Ｂ、導電層２０２及び絶縁膜１１０ｃｆ上に、絶縁層１２０となる絶縁膜１２０ｆを形成する（図３９Ｄ）。ここでは、絶縁膜１２０ｆとして、絶縁層１２０＿１となる絶縁膜１２０＿１ｆ、及び絶縁層１２０＿２となる絶縁膜１２０＿２ｆを形成する。
　続いて、絶縁膜１２０ｆ及び導電層１１２Ｂの一部を除去して開口１４３を有する絶縁層１２０及び導電層１１２ｂを形成し、絶縁膜１１０ａｆ、絶縁膜１１０ｂｆ、及び絶縁膜１１０ｃｆの一部を除去して開口１４１を有する絶縁層１１０を形成する（図４０Ａ）。
　続いて、半導体層２０８となる金属酸化物膜２０８ｆを形成し、金属酸化物膜２０８ｆ上に絶縁層１０５となる絶縁膜１０５ｆを形成し、絶縁膜１０５ｆ上にレジストマスク１５９ａを形成する（図４０Ｂ）。
　続いて、レジストマスク１５９ａをマスクに、絶縁膜１０５ｆ、金属酸化物膜２０８ｆ及び絶縁膜１２０ｆを島状に加工し、絶縁層１０５Ａ、半導体層２０８及び絶縁層１２０を形成する。
　続いて、レジストマスク１５９ａを除去する（図４０Ｃ）。
　なお、図２０Ａ等に示すトランジスタ２００Ｅを作製する場合は、絶縁膜１２０ｆを形成した後であって、金属酸化物膜１０８ｆを形成する前に絶縁膜１２０ｆを島状に加工し、絶縁層１２０を形成してもよい。さらに、レジストマスク１５９ａを用いて絶縁層１２０を形成しなければよい。
　続いて、開口１４１及び開口１４３を覆うように、半導体層１０８となる金属酸化物膜１０８ｆを形成し、金属酸化物膜１０８ｆ上にレジストマスク１５９ｂを形成する（図４０Ｄ）。金属酸化物膜１０８ｆは、導電層１１２ｂの上面及び側面、絶縁層１１０の上面及び側面、並びに導電層１１２ａの上面に接して設けられる。
　続いて、レジストマスク１５９ｂをマスクに、金属酸化物膜１０８ｆを島状に加工し、半導体層１０８を形成する。
　続いて、レジストマスク１５９ｂを除去する。
　続いて、半導体層１０８、半導体層２０８、導電層１１２ｂ、絶縁層１０５Ａ、絶縁層１２０及び絶縁層１１０を覆って、絶縁層１０６となる絶縁膜１０６ｆを形成する（図４１Ａ）。
　続いて、絶縁膜１０６ｆ及び絶縁層１０５Ａを加工し、絶縁層１０６及び絶縁層１０５を形成する（図４１Ｂ）。
　続いて、絶縁層１０６上に、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂとなる導電膜を加工し、当該導電膜を加工することにより、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂを形成する（図４１Ｃ）。
　続いて、導電層２０４、導電層２１２ａ及び導電層２１２ｂをマスクとして、半導体層２０８に不純物を供給し、これにより領域２０８Ｄ、及び領域２０８Ｌを形成する（図４１Ｄ。
　続いて、導電層１０４、導電層２０４、導電層２１２ａ、導電層２１２ｂ、絶縁層１０６及び半導体層２０８を覆って、絶縁層１９５を形成する（図１９Ａ及び図１９Ｂ）。
　以上の工程により、半導体装置１０Ｄを作製することができる。
＜作製方法例５＞
　図２９Ｂ等に示した半導体装置１０Ｊを例に挙げて、作製方法を説明する。
　図４２Ａ乃至図４４Ｂに示す各図は、半導体装置１０Ｊの作製方法を説明する図である。各図は一点鎖線Ａ３−Ａ４における切断面の断面図を示している。
　まず、基板１０２上に、導電層１１２ａ及び導電層１１２ａＦを形成し、導電層１１２ａ及び導電層１１２ａＦ上に、絶縁層１１０ａとなる絶縁膜１１０ａｆ、及び絶縁層１１０ｂとなる絶縁膜１１０ｂｆを形成する（図４２Ａ）。
　続いて、絶縁膜１１０ｂｆに酸素を供給してもよい。酸素の供給方法については、＜作製方法例１＞の記載を参照できるため、詳細な説明は省略する。
　続いて、絶縁膜１１０ｂｆ上に、絶縁層１１０ｃとなる絶縁膜１１０ｃｆを形成する。
　続いて、絶縁膜１１０ｃｆ上に、導電層１１２ｂ及び導電層１１２ｂＦとなる導電膜１１２ｂｆを形成する（図４２Ｂ）。
　続いて、導電膜１１２ｂｆを加工し、導電層１１２Ｂ及び導電層１１２ＢＦを形成する（図４２Ｃ）。
　続いて、導電層１１２Ｂ及び導電層１１２ｂＦの一部を除去して開口１４３を有する導電層１１２Ｂ及び開口１４３Ｆを有する導電層１１２ｂＦを形成し、絶縁膜１１０ａｆ、絶縁膜１１０ｂｆ、及び絶縁膜１１０ｃｆの一部を除去して開口１４１及び開口１４１Ｆを有する絶縁層１１０を形成する（図４２Ｄ）。
　続いて、半導体層１０８Ｆとなる金属酸化物膜２０８ｆを形成し、金属酸化物膜２０８ｆ上に絶縁層１０５となる絶縁膜１０５ｆを形成し、絶縁膜１０５ｆ上にレジストマスク１５９ｃを形成する（図４３Ａ）。
　続いて、レジストマスク１５９ｃをマスクに、絶縁膜１０５ｆ及び金属酸化物膜２０８ｆを島状に加工し、絶縁層１０５及び半導体層１０８Ｆを形成する。
　続いて、レジストマスク１５９ｃを除去する（図４３Ｂ）。
　続いて、開口１４１及び開口１４１Ｆを覆うように、半導体層１０８となる金属酸化物膜１０８ｆを形成し、金属酸化物膜１０８ｆ上にレジストマスク１５９ｂを形成する（図４３Ｃ）。金属酸化物膜１０８ｆは、導電層１１２ｂの上面及び側面、絶縁層１１０の上面及び側面、並びに導電層１１２ａの上面に接して設けられる。
　続いて、レジストマスク１５９ｂをマスクに、金属酸化物膜１０８ｆを島状に加工し、半導体層１０８を形成する。
　続いて、レジストマスク１５９ｂを除去する。
　続いて、半導体層１０８、半導体層１０８Ｆ、導電層１１２ｂ、導電層１１２ｂＦ、絶縁層１０５、及び絶縁層１１０を覆って、絶縁層１０６を形成する（図４４Ａ）。
　続いて、絶縁層１０６上に、導電層１０４及び導電層１０４Ｆとなる導電膜を加工し、当該導電膜を加工することにより、導電層１０４及び導電層１０４Ｆを形成する（図４４Ｂ）。
　続いて、導電層１０４、導電層１０４Ｆ及び絶縁層１０６を覆って、絶縁層１９５を形成する（図２９Ｂ及び図２９Ｃ）。
　以上の工程により、半導体装置１０Ｊを作製することができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、本発明の一態様の半導体装置を用いることができる表示装置について、図４５乃至図５５を用いて説明する。
　本実施の形態の表示装置は、高解像度の表示装置または大型な表示装置とすることができる。したがって、本実施の形態の表示装置は、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、及び、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、及び、音響再生装置の表示部に用いることができる。
　本実施の形態の表示装置は、高精細な表示装置とすることができる。したがって、本実施の形態の表示装置は、例えば、腕時計型、及び、ブレスレット型などの情報端末機（ウェアラブル機器）の表示部、並びに、ヘッドマウントディスプレイ（ＨＭＤ）などのＶＲ向け機器、及び、メガネ型のＡＲ向け機器などの頭部に装着可能なウェアラブル機器の表示部に用いることができる。
　本発明の一態様の半導体装置は、表示装置、または、当該表示装置を有するモジュールに用いることができる。当該表示装置を有するモジュールとして、当該表示装置にフレキシブルプリント回路基板（Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ、以下、ＦＰＣと記す）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）等のコネクタが取り付けられたモジュール、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式もしくはＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）方式等により集積回路（ＩＣ）が実装されたモジュール等が挙げられる。
　図４５Ａに、表示装置５０Ａの斜視図を示す。
　表示装置５０Ａは、基板１５２と基板１５１とが貼り合わされた構成を有する。図４５Ａでは、基板１５２を破線で示している。
　表示装置５０Ａは、表示部１６２、接続部１４０、周辺回路部１６４、配線１６５等を有する。図４５Ａでは表示装置５０ＡにＩＣ１７３及びＦＰＣ１７２が実装されている例を示している。そのため、図４５Ａに示す構成は、表示装置５０Ａと、ＩＣと、ＦＰＣと、を有する表示モジュールということもできる。
　接続部１４０は、表示部１６２の外側に設けられる。接続部１４０は、表示部１６２の一辺または複数の辺に沿って設けることができる。接続部１４０は、単数であっても複数であってもよい。図４５Ａでは、表示部の四辺を囲むように接続部１４０が設けられる例を示す。接続部１４０では、表示素子の共通電極と、導電層が電気的に接続されており、共通電極に電位を供給することができる。
　周辺回路部１６４は、例えば走査線駆動回路（ゲートドライバともいう）を有する。また、周辺回路部１６４は、走査線駆動回路及び信号線駆動回路（ソースドライバともいう）の双方を有してもよい。
　配線１６５は、表示部１６２及び周辺回路部１６４に信号及び電力を供給する機能を有する。当該信号及び電力は、ＦＰＣ１７２を介して外部から配線１６５に入力される、またはＩＣ１７３から配線１６５に入力される。
　図４５Ａでは、ＣＯＧ方式またはＣＯＦ方式等により、基板１５１にＩＣ１７３が設けられる例を示す。ＩＣ１７３には、例えば、走査線駆動回路及び信号線駆動回路のうち一方または双方を有するＩＣを適用できる。なお、表示装置５０Ａ及び表示モジュールは、ＩＣを設けない構成としてもよい。また、ＩＣを、ＣＯＦ方式等により、ＦＰＣに実装してもよい。
　本発明の一態様の半導体装置は、例えば、表示装置５０Ａの表示部１６２及び周辺回路部１６４の一方または双方に適用することができる。
　表示部１６２は、表示装置５０Ａにおける画像を表示する領域であり、周期的に配列された複数の画素２１０を有する。図４５Ａには、１つの画素２１０の拡大図を示している。
　本実施の形態の表示装置における画素の配列に特に限定はなく、様々な方法を適用することができる。画素の配列として、例えば、ストライプ配列、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、及びペンタイル配列が挙げられる。
　図４５Ａに示す画素２１０は、赤色の光を呈する画素２３０Ｒ、緑色の光を呈する画素２３０Ｇ、及び、青色の光を呈する画素２３０Ｂを有する。画素２３０Ｒ、画素２３０Ｇ、及び画素２３０Ｂはそれぞれ、副画素として機能する。
　画素２３０Ｒ、画素２３０Ｇ、及び画素２３０Ｂは、それぞれ、表示素子と、当該表示素子の駆動を制御する回路と、を有する。
　表示素子として、様々な素子を用いることができ、例えば、液晶素子及び発光素子が挙げられる。その他、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。また、光源と、量子ドット材料による色変換技術と、を用いたＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　ＬＥＤ）を用いてもよい。
　液晶素子を用いた表示装置として、例えば、透過型の液晶表示装置、反射型の液晶表示装置、及び、半透過型の液晶表示装置が挙げられる。
　発光素子として、例えば、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ　ＬＥＤ）、半導体レーザなどの、自発光型の発光素子が挙げられる。ＬＥＤとして、例えば、ミニＬＥＤ、マイクロＬＥＤなどを用いることができる。
　発光素子が有する発光物質として、例えば、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ　ａｃｔｉｖａｔｅｄ　ｄｅｌａｙｅｄ　ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）、及び、無機化合物（量子ドット材料等）が挙げられる。
　発光素子の発光色は、赤外、赤、緑、青、シアン、マゼンタ、黄、または白などとすることができる。また、発光素子にマイクロキャビティ構造を付与することにより色純度を高めることができる。
　発光素子が有する一対の電極のうち、一方の電極は陽極として機能し、他方の電極は陰極として機能する。
　本実施の形態では、主に、表示素子として発光素子を用いる場合を例に挙げて説明する。
　図４５Ｂは、表示装置５０Ａを説明するブロック図である。表示装置５０Ａは、表示部１６２、及び周辺回路部１６４を有する。表示部１６２は、周期的に配列された複数の画素２３０を有する。周辺回路部は、第１駆動回路部２３１、および第２駆動回路部２３２を有する。
　第１駆動回路部２３１に含まれる回路は、例えば、走査線駆動回路として機能する。第２駆動回路部２３２に含まれる回路は、例えば信号線駆動回路として機能する。なお、表示部１６２を挟んで第１駆動回路部２３１と向き合う位置に、何らかの回路を設けてもよい。表示部１６２を挟んで第２駆動回路部２３２と向き合う位置に、何らかの回路を設けてもよい。
　周辺回路部１６４には、シフトレジスタ回路、レベルシフタ回路、インバータ回路、ラッチ回路、アナログスイッチ回路、デマルチプレクサ回路、論理回路等の様々な回路を用いることができる。周辺回路部１６４には、トランジスタおよび容量素子等を用いることができる。周辺回路部１６４が有するトランジスタを、画素２３０に含まれるトランジスタと同じ工程で形成してもよい。
　表示装置５０Ａは、各々が略平行に配設され、且つ、第１駆動回路部２３１に含まれる回路によって電位が制御される配線２３６と、各々が略平行に配設され、且つ、第２駆動回路部２３２に含まれる回路によって電位が制御される配線２３８と、を有する。なお、図４５Ｂでは、画素２３０に配線２３６と配線２３８が接続している例を示している。ただし、配線２３６と配線２３８は一例であり、画素２３０と接続する配線は、配線２３６と配線２３８に限らない。
＜周辺回路部の構成例＞
　周辺回路部に用いることができる回路として、ラッチ回路を例に挙げて構成例を説明する。
　図４６Ａは、ラッチ回路ＬＡＴの構成例を示す回路図である。図４６Ａに示すラッチ回路ＬＡＴは、トランジスタＴｒ３１と、トランジスタＴｒ３３と、トランジスタＴｒ３５と、トランジスタＴｒ３６と、容量Ｃ３１と、インバータ回路ＩＮＶと、を有する。図４６Ａにおいて、トランジスタＴｒ３３のソース又はドレインの一方と、トランジスタＴｒ３５のゲートと、容量Ｃ３１の一方の電極と、が電気的に接続されるノードをノードＮとする。
　図４６Ａに示すラッチ回路ＬＡＴにおいて、端子ＳＭＰに高電位の信号を入力すると、トランジスタＴｒ３３がオン状態となる。これにより、ノードＮの電位が、端子ＲＯＵＴの電位に対応する電位となり、端子ＲＯＵＴからラッチ回路ＬＡＴに入力される信号に対応するデータが、ラッチ回路ＬＡＴに書き込まれる。ラッチ回路ＬＡＴにデータを書き込んだ後、端子ＳＭＰの電位を低電位とすると、トランジスタＴｒ３３がオフ状態となる。これにより、ノードＮの電位が保持され、ラッチ回路ＬＡＴに書き込まれたデータが保持される。具体的には、例えばノードＮの電位が低電位である場合は、ラッチ回路ＬＡＴに値が“０”のデータが保持されているとし、ノードＮの電位が高電位である場合は、ラッチ回路ＬＡＴに値が“１”のデータが保持されているとすることができる。
　トランジスタＴｒ３３は、オフ電流が小さいトランジスタを用いることが好ましい。トランジスタＴｒ３３は、ＯＳトランジスタを好適に用いることができる。これにより、ラッチ回路ＬＡＴはデータを長期間保持することができる。よって、ラッチ回路ＬＡＴへのデータの再書き込みの頻度を低くすることができる。
　本明細書等において、端子ＳＰ２から入力される信号が端子ＬＩＮに出力されるようなデータをラッチ回路ＬＡＴに書き込むことを、単に「ラッチ回路ＬＡＴにデータを書き込む。」という場合がある。つまり、例えば値が“１”のデータをラッチ回路ＬＡＴに書き込むことを、単に「ラッチ回路ＬＡＴにデータを書き込む。」という場合がある。
　ラッチ回路ＬＡＴに、本発明の一態様に係る半導体装置を好適に用いることができる。例えば、トランジスタＴｒ３１、トランジスタＴｒ３３、トランジスタＴｒ３５及びトランジスタＴｒ３６の一または複数に、図１Ｂ等に示すトランジスタ１００またはトランジスタ２００を適用することができる。
　インバータ回路ＩＮＶの構成例を、図４６Ｂに示す。インバータ回路ＩＮＶは、トランジスタＴｒ４１と、トランジスタＴｒ４３と、トランジスタＴｒ４５と、トランジスタＴｒ４７と、容量Ｃ４１と、を有する。
　ラッチ回路ＬＡＴを図４６Ａに示す構成とし、インバータ回路ＩＮＶを図４６Ｂに示す構成とすることにより、ラッチ回路ＬＡＴが有するトランジスタを、全て同一の極性のトランジスタとすることができ、例えば、ｎチャネル型トランジスタとすることができる。これにより、例えばトランジスタＴｒ３３の他、トランジスタＴｒ３１、トランジスタＴｒ３５、トランジスタＴｒ３６、トランジスタＴｒ４１、トランジスタＴｒ４３、トランジスタＴｒ４５、及びトランジスタＴｒ４７を、ＯＳトランジスタとすることができる。よって、ラッチ回路ＬＡＴが有するトランジスタを全て同じ工程で作製することができる。
　インバータ回路ＩＮＶに、本発明の一態様に係る半導体装置を好適に用いることができる。例えば、トランジスタＴｒ４１、トランジスタＴｒ４３、トランジスタＴｒ４５、及びトランジスタＴｒ４７の一または複数に、図１Ｂ等に示すトランジスタ１００またはトランジスタ２００を適用することができる。
　トランジスタ１００乃至トランジスタ１００Ｆの一種または複数種を用いることにより、占有面積を縮小することができ、狭額縁の表示装置とすることができる。また、大きいオン電流が求められるトランジスタにトランジスタ１００乃至トランジスタ１００Ｆの一種または複数種を好適に用いることができる。さらに、高い飽和性を求められるトランジスタにトランジスタ２００乃至トランジスタ２００Ｈの一種または複数種を好適に用いることができる。これにより、高い性能の表示装置とすることができる。
＜画素回路の構成例＞
　画素２３０の構成例を、図４７Ａに示す。画素２３０は、画素回路５１および発光デバイス６１を有する。
　図４７Ａに示す画素回路５１は、トランジスタ５２Ａ、トランジスタ５２Ｂ、および容量５３を有する２Ｔｒ１Ｃ型の画素回路である。
　トランジスタ５２Ａのソース及びドレインの一方は、トランジスタ５２Ｂのゲート及び容量５３の一方の端子と電気的に接続され、ソース及びドレインの他方は、配線ＳＬと電気的に接続される。トランジスタ５２Ａのゲートは、配線ＧＬと電気的に接続される。トランジスタ５２Ｂのソース及びドレインの一方、及び容量５３の他方の端子は、発光デバイス６１のアノードと電気的に接続される。トランジスタ５２Ｂのソース及びドレインの他方は、配線ＡＮＯと電気的に接続される。発光デバイス６１のカソードは、配線ＶＣＯＭと電気的に接続される。
　配線ＧＬは配線２３６に相当し、配線ＳＬは配線２３８に相当する。配線ＶＣＯＭは、発光デバイス６１に電流を供給するための電位を与える配線である。トランジスタ５２Ａは、配線ＧＬの電位に基づいて、配線ＳＬとトランジスタ５２Ｂのゲート間の導通状態または非導通状態を制御する機能を有する。例えば、配線ＡＮＯにはＶＤＤが供給され、配線ＶＣＯＭにはＶＳＳが供給される。
　トランジスタ５２Ｂは発光デバイス６１に流れる電流量を制御する機能を有する。容量５３は、トランジスタ５２Ｂのゲート電位を保持する機能を有する。発光デバイス６１が射出する光の強度は、トランジスタ５２Ｂのゲートに供給される画像信号に応じて制御される。
　画素回路５１に含まれるトランジスタの一部または全部にバックゲートを設けてもよい。図４７Ａに示す画素回路５１は、トランジスタ５２Ｂがバックゲートを有し、当該バックゲートがトランジスタ５２Ｂのソース及びドレインの一方と電気的に接続される構成を示している。なお、トランジスタ５２Ｂのバックゲート電極が、トランジスタ５２Ｂのゲートと電気的に接続される構成としてもよい。
　画素回路５１に、前述の半導体装置を好適に用いることができる。例えば、トランジスタ５２Ａに図１Ｂ等に示すトランジスタ１００を用い、トランジスタ５２Ｂにトランジスタ２００を用いることができる。
　図４７Ａに示す画素２３０と異なる構成例を、図４７Ｂに示す。画素２３０は、画素回路５１Ａ及び発光デバイス６１を有する。
　図４７Ｂに示す画素回路５１Ａは、トランジスタ５２Ｃを有する点で、図４７Ａに示す画素回路５１と主に異なる。画素回路５１Ａは、トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃ、及び容量５３を有する３Ｔｒ１Ｃ型の画素回路である。
　トランジスタ５２Ｃのソース及びドレインの一方は、トランジスタ５２Ｂのソース及びドレインの一方と電気的に接続される。トランジスタ５２Ｃのソース及びドレインの他方は、配線Ｖ０と電気的に接続される。例えば、配線Ｖ０には基準電位が供給される。
　トランジスタ５２Ｃは、配線ＧＬの電位に基づいて、トランジスタ５２Ｂのソース及びドレインの一方と配線Ｖ０間の導通状態または非導通状態を制御する機能を有する。トランジスタ５２Ｃを介して与えられる配線Ｖ０の基準電位によって、トランジスタ５２Ｂのゲート−ソース間電位のばらつきを抑制できる。
　配線Ｖ０を用いて、画素パラメータの設定に用いることのできる電流値を取得できる。具体的には、配線Ｖ０は、トランジスタ５２Ｂに流れる電流、または発光デバイス６１に流れる電流を、外部に出力するためのモニタ線として機能させることができる。配線Ｖ０に出力された電流は、ソースフォロア回路により電圧に変換され、外部に出力することができる。または、ＡＤコンバータによりデジタル信号に変換され、外部に出力することができる。
　画素回路５１Ａに、前述の半導体装置を好適に用いることができる。例えば、トランジスタ５２Ａ及びトランジスタ５２Ｃに図９Ａ等に示すトランジスタ１００Ａを用い、トランジスタ５２Ｂにトランジスタ２００Ａを用いることができる。
　なお、本発明の一態様の表示装置に適用できる画素回路は、特に限定されない。
　画素回路５１Ａの構成例を、図４７Ｃに示す。図４７Ｃは、画素回路５１Ａの断面図である。
　図４７Ｃは、画素回路５１Ａに図９Ａ等に示す半導体装置１０Ａを適用した構成を示している。具体的には、トランジスタ５２Ａ及びトランジスタ５２Ｃに、トランジスタ１００Ａを適用し、トランジスタ５２Ｂに、トランジスタ２００Ａを適用した構成を示している。
　画素２３０の選択状態を制御するための選択トランジスタとして機能するトランジスタ５２Ａと比較して、発光デバイス６１に流れる電流を制御する駆動トランジスタとして機能するトランジスタ５２Ｂは、飽和性が高いことが好ましい。トランジスタ５２Ｂにチャネル長の長いトランジスタ２００Ａを適用することで、信頼性の高い表示装置とすることができる。また、トランジスタ５２Ａ及びトランジスタ５２Ｃにトランジスタ１００Ａを適用することで、画素回路５１Ａの占有面積を縮小することができ、高精細の表示装置とすることができる。
　なお、トランジスタ５２Ｂにもトランジスタ１００Ａを適用してもよい。トランジスタ５２Ｂにチャネル長の短いトランジスタ１００Ａを適用することにより、輝度の高い表示装置とすることができる。また、画素回路５１Ａの占有面積を縮小することができ、高精細の表示装置とすることができる。
　トランジスタ５２Ａは、導電層１１２ａと、半導体層１０８と、導電層１１２ｂと、絶縁層１０６と、導電層１０４と、を有する。トランジスタ５２Ｃは、導電層１１２ａＣと、半導体層１０８Ｃと、導電層１１２ｂＣと、絶縁層１０６と、導電層１０４Ｃと、を有する。トランジスタ５２Ｃの導電層１１２ａＣ、半導体層１０８Ｃ、導電層１１２ｂＣ及び導電層１０４Ｃは、図９Ａ等に示すトランジスタ１００Ａの導電層１１２ａ、半導体層１０８、導電層１１２ｂ及び導電層１０４に相当する。トランジスタ５２Ｂは、半導体層２０８と、絶縁層１０５と、絶縁層１０６と、導電層２０４と、導電層２０２と、絶縁層１１０と、絶縁層１２０と、を有する。
　導電層２１２ａは、絶縁層１２０及び絶縁層１１０に設けられる開口１３９を介して、導電層２０２と電気的に接続される。また、導電層２１２ａは、導電層１１２ｂＣと電気的に接続される。なお、図４７Ｃは、トランジスタ５２Ａとトランジスタ５２Ｂの電気的な接続を省略している。例えば、絶縁層１９５に、導電層１１２ｂに達する第１の開口と、導電層２０４に達する第２の開口と、を設ける。絶縁層１９５上に、第１の開口及び第２の開口を覆うように第１の配線を設けることにより、第１の配線を介して、導電層１１２ｂと、導電層２０４を電気的に接続させることができる。
　図４７Ｃは、容量５３を省略している。容量５３は、例えば、導電層２０４と、導電層１１２ｂＣとの間に絶縁層１０６が挟持される領域に形成することができる。なお、容量５３の構成は特に限定されない。
　トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃ及び容量５３を覆うように絶縁層１９５が設けられ、絶縁層１９５を覆うように絶縁層２３５が設けられる。絶縁層２３５上に発光デバイス６１を設けることができる。図４７Ｃは、発光デバイス６１の一方の電極として機能する画素電極１１１を示している。画素電極１１１は、絶縁層１０６、絶縁層１９５及び絶縁層２３５に設けられた開口１３５を介して、導電層１１２ｂＣと電気的に接続される。絶縁層１９５は、前述の記載を参照できるため、詳細な説明は省略する。絶縁層２３５は、トランジスタ５２Ａ、トランジスタ５２Ｂ、及びトランジスタ５２Ｃに起因する凹凸を小さくし、発光デバイス６１の被形成面をより平坦にする機能を有する。なお、本明細書等において、絶縁層２３５を平坦化層と記す場合がある。
　絶縁層２３５は、有機絶縁膜が好適である。有機絶縁膜に用いることができる材料として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等が挙げられる。また、絶縁層２３５を、有機絶縁膜と、無機絶縁膜との積層構造にしてもよい。絶縁層２３５の最表層は、エッチング保護層としての機能を有することが好ましい。これにより、画素電極１１１の形成時に、絶縁層２３５に凹部が形成されることを抑制することができる。または、絶縁層２３５には、画素電極１１１の形成時に、凹部が設けられてもよい。
　絶縁層２３５を、有機絶縁層と、無機絶縁層との積層構造にしてもよい。例えば、絶縁層２３５を、有機絶縁層と、当該有機絶縁層上の無機絶縁層との積層構造とすることができる。絶縁層２３５の最表面に無機絶縁層を設けることにより、エッチング保護層として機能させることができる。これにより、画素電極１１１を形成する際に絶縁層２３５の一部がエッチングされ、絶縁層２３５の平坦性が低くなってしまうことを抑制できる。
　本発明の一態様の表示装置は、発光デバイスが形成されている基板とは反対方向に光を射出する上面射出型（トップエミッション型）、発光デバイスが形成されている基板側に光を射出する下面射出型（ボトムエミッション型）、両面に光を射出する両面射出型（デュアルエミッション型）のいずれであってもよい。
＜表示装置の構成例１＞
　図４８Ａに、表示装置５０Ａの、ＦＰＣ１７２を含む領域の一部、周辺回路部１６４の一部、表示部１６２の一部、接続部１４０の一部、及び、端部を含む領域の一部をそれぞれ切断したときの断面の一例を示す。
　図４８Ａに示す表示装置５０Ａは、基板１５１と基板１５２の間に、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂ、発光素子１３０Ｒ、発光素子１３０Ｇ、発光素子１３０Ｂ等を有する。発光素子１３０Ｒは、赤色の光を呈する画素２３０Ｒが有する表示素子であり、発光素子１３０Ｇは、緑色の光を呈する画素２３０Ｇが有する表示素子であり、発光素子１３０Ｂは、青色の光を呈する画素２３０Ｂが有する表示素子である。
　表示装置５０Ａには、ＳＢＳ構造が適用されている。ＳＢＳ構造は、発光素子ごとに材料及び構成を最適化することができるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。
　表示装置５０Ａは、トップエミッション型である。トップエミッション型は、トランジスタ等を発光素子の発光領域と重ねて配置できるため、ボトムエミッション型に比べて画素の開口率を高めることができる。
　トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂは、いずれも基板１５１上に形成されている。これらのトランジスタは、一部の工程を共通して作製することができる。
　トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂのいずれか一以上に、前述のトランジスタ１００乃至トランジスタ１００Ｆ、トランジスタ２００乃至トランジスタ２００Ｈの一種または複数種を適用することができる。例えば、表示部１６２において、発光素子１３０Ｒ、発光素子１３０Ｇ及び発光素子１３０Ｂの駆動トランジスタとして機能するトランジスタ２０５Ｒ、トランジスタ２０５Ｇ及びトランジスタ２０５Ｂに、飽和性の高いトランジスタ２００乃至トランジスタ２００Ｈの一種または複数種を好適に用いることができる。これにより、信頼性の高い表示装置とすることができる。周辺回路部１６４に、前述のトランジスタ１００乃至トランジスタ１００Ｆの一種または複数種を用いることで、高速に動作する表示装置とすることができる。さらに、周辺回路部１６４の占有面積を小さくでき、額縁を狭くすることができる。
　表示部１６２に設けられるトランジスタと比較して、周辺回路部１６４に設けられるトランジスタは大きいオン電流が必要とされる場合がある。周辺回路部１６４には、チャネル長の短いトランジスタを用いることが好ましい。例えば、周辺回路部１６４には、前述のトランジスタ１００乃至トランジスタ１００Ｆの一種または複数種を好適に用いることができる。周辺回路部１６４にトランジスタ１００乃至トランジスタ１００Ｆの一種または複数種を用いることにより、占有面積を縮小することができ、狭額縁の表示装置とすることができる。また、表示部１６２に設けられるトランジスタは、前述のトランジスタ２００乃至トランジスタ２００Ｈの一種または複数種を好適に用いることができる。図４８は、トランジスタ２０５Ｄに、前述のトランジスタ１００Ａを適用し、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂにトランジスタ２００Ａと適用した構成を示している。なお、表示部１６２にトランジスタ１００乃至トランジスタ１００Ｆの一種または複数種を用いてもよく、周辺回路部１６４にトランジスタ２００乃至トランジスタ２００Ｇの一種または複数種を用いてもよい。
　なお、本実施の形態の表示装置が有するトランジスタは、本発明の一態様の半導体装置が有するトランジスタのみに限定されない。例えば、本発明の一態様の半導体装置が有するトランジスタと、他の構造のトランジスタと、を組み合わせて有してもよい。本実施の形態の表示装置は、例えば、プレーナ型のトランジスタ、スタガ型のトランジスタ、逆スタガ型のトランジスタのいずれか一以上を有してもよい。本実施の形態の表示装置が有するトランジスタは、トップゲート型またはボトムゲート型のいずれとしてもよい。または、チャネルが形成される半導体層の上下にゲートが設けられていてもよい。
　トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂには、ＯＳトランジスタを好適に用いることができる。
　本実施の形態の表示装置は、シリコンをチャネル形成領域に用いたトランジスタ（Ｓｉトランジスタ）を有してもよい。シリコンとして、単結晶シリコン、多結晶シリコン、及び非晶質シリコンが挙げられる。特に、半導体層にＬＴＰＳを有するトランジスタ（以下、ＬＴＰＳトランジスタともいう）を用いることができる。ＬＴＰＳトランジスタは、電界効果移動度が高く、周波数特性が良好である。
　画素回路に含まれる発光素子の発光輝度を高くする場合、発光素子に流す電流量を大きくする必要がある。そのためには、画素回路に含まれている駆動トランジスタのソース−ドレイン間電圧を高くする必要がある。ＯＳトランジスタは、Ｓｉトランジスタと比較して、ソース−ドレイン間において耐圧が高いため、ＯＳトランジスタのソース−ドレイン間には高い電圧を印加することができる。したがって、画素回路に含まれる駆動トランジスタをＯＳトランジスタとすることで、発光素子に流れる電流量を大きくし、発光素子の発光輝度を高くすることができる。
　トランジスタが飽和領域で動作する場合において、ＯＳトランジスタは、Ｓｉトランジスタよりも、ゲート−ソース間電圧の変化に対して、ソース−ドレイン間電流の変化を小さくすることができる。このため、画素回路に含まれる駆動トランジスタとしてＯＳトランジスタを適用することによって、ゲート−ソース間電圧の変化によって、ソース−ドレイン間に流れる電流を細かく定めることができるため、発光素子に流れる電流量を制御することができる。このため、画素回路における階調数を多くすることができる。
　トランジスタが飽和領域で動作するときに流れる電流の飽和性において、ＯＳトランジスタは、ソース−ドレイン間電圧が徐々に高くなった場合においても、Ｓｉトランジスタよりも安定した電流（飽和電流）を流すことができる。そのため、ＯＳトランジスタを駆動トランジスタとして用いることで、例えば、発光素子の電流−電圧特性にばらつきが生じた場合においても、発光素子に安定した電流を流すことができる。つまり、ＯＳトランジスタは、飽和領域で動作する場合において、ソース−ドレイン間電圧を変化させても、ソース−ドレイン間電流がほぼ変化しないため、発光素子の発光輝度を安定させることができる。
　周辺回路部１６４が有するトランジスタと、表示部１６２が有するトランジスタは、同じ構造であってもよく、異なる構造であってもよい。周辺回路部１６４が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。同様に、表示部１６２が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。
　表示部１６２が有するトランジスタの全てをＯＳトランジスタとしてもよく、表示部１６２が有するトランジスタの全てをＳｉトランジスタとしてもよく、表示部１６２が有するトランジスタの一部をＯＳトランジスタとし、残りをＳｉトランジスタとしてもよい。
　例えば、表示部１６２にＬＴＰＳトランジスタとＯＳトランジスタとの双方を用いることで、消費電力が低く、駆動能力の高い表示装置を実現することができる。また、ＬＴＰＳトランジスタと、ＯＳトランジスタとを、組み合わせる構成をＬＴＰＯと呼称する場合がある。周辺回路部１６４も同様に、トランジスタの全てをＯＳトランジスタとしてもよく、周辺回路部１６４が有するトランジスタの全てをＳｉトランジスタとしてもよく、周辺回路部１６４が有するトランジスタの一部をＯＳトランジスタとし、残りをＳｉトランジスタとしてもよい。
　トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂを覆うように、絶縁層１９５が設けられ、絶縁層１９５上に絶縁層２３５が設けられる。
　絶縁層２３５上に、発光素子１３０Ｒ、発光素子１３０Ｇ、及び発光素子１３０Ｂが設けられる。
　発光素子１３０Ｒは、絶縁層２３５上の画素電極１１１Ｒと、画素電極１１１Ｒ上のＥＬ層１１３Ｒと、ＥＬ層１１３Ｒ上の共通電極１１５と、を有する。図４８に示す発光素子１３０Ｒは、赤色の光（Ｒ）を発する。ＥＬ層１１３Ｒは、赤色の光を発する発光層を有する。
　発光素子１３０Ｇは、絶縁層２３５上の画素電極１１１Ｇと、画素電極１１１Ｇ上のＥＬ層１１３Ｇと、ＥＬ層１１３Ｇ上の共通電極１１５と、を有する。図４８に示す発光素子１３０Ｇは、緑色の光（Ｇ）を発する。ＥＬ層１１３Ｇは、緑色の光を発する発光層を有する。
　発光素子１３０Ｂは、絶縁層２３５上の画素電極１１１Ｂと、画素電極１１１Ｂ上のＥＬ層１１３Ｂと、ＥＬ層１１３Ｂ上の共通電極１１５と、を有する。図４８に示す発光素子１３０Ｂは、青色の光（Ｂ）を発する。ＥＬ層１１３Ｂは、青色の光を発する発光層を有する。
　なお、図４８では、ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂを全て同じ膜厚で示すが、これに限られない。ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂのそれぞれの膜厚は異なってもよい。例えば、ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂの膜厚を、それぞれが発する光を強める光路長になるように設定することが好ましい。これにより、マイクロキャビティ構造を実現し、各発光素子から射出される光の色純度を高めることができる。
　画素電極１１１Ｒは、絶縁層１９５及び絶縁層２３５に設けられた開口を介して、トランジスタ２０５Ｒが有する導電層１１２ｂと電気的に接続されている。同様に、画素電極１１１Ｇは、トランジスタ２０５Ｇが有する導電層１１２ｂと電気的に接続され、画素電極１１１Ｂは、トランジスタ２０５Ｂが有する導電層１１２ｂと電気的に接続されている。
　画素電極１１１Ｒ、１１１Ｇ、１１１Ｂのそれぞれの端部は、絶縁層２３７によって覆われている。絶縁層２３７は、隔壁（土手、バンク、スペーサともいう）として機能する。絶縁層２３７は、無機絶縁材料及び有機絶縁材料の一方または双方を用いて、単層構造または積層構造で設けることができる。絶縁層２３７には、例えば、絶縁層２３５に用いることができる材料を適用できる。絶縁層２３７により、画素電極と共通電極とを電気的に絶縁することができる。また、絶縁層２３７により、隣接する発光素子同士を電気的に絶縁することができる。
　共通電極１１５は、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂに共通して設けられる一続きの膜である。複数の発光素子が共通して有する共通電極１１５は、接続部１４０に設けられた導電層１２３と電気的に接続される。導電層１２３には、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂと同じ材料及び同じ工程で形成された導電層を用いることが好ましい。
　本発明の一態様の表示装置において、画素電極と共通電極のうち、光を取り出す側の電極には、可視光を透過する導電膜を用いる。また、光を取り出さない側の電極には、可視光を反射する導電膜を用いることが好ましい。
　光を取り出さない側の電極にも可視光を透過する導電膜を用いてもよい。この場合、反射層と、ＥＬ層との間に当該電極を配置することが好ましい。つまり、ＥＬ層の発光は、当該反射層によって反射されて、表示装置から取り出されてもよい。
　発光素子の一対の電極を形成する材料として、金属、合金、電気伝導性化合物、及びこれらの混合物などを適宜用いることができる。当該材料として、具体的には、アルミニウム、マグネシウム、チタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ガリウム、亜鉛、インジウム、スズ、モリブデン、タンタル、タングステン、パラジウム、金、白金、銀、イットリウム、ネオジムなどの金属、及びこれらを適宜組み合わせて含む合金が挙げられる。また、当該材料として、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯともいう）、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、及びＩｎ−Ｗ−Ｚｎ酸化物などを挙げることができる。また、当該材料として、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、並びに、銀とマグネシウムの合金、及び、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）等の銀を含む合金が挙げられる。その他、当該材料として、上記例示のない元素周期表の第１族または第２族に属する元素（例えば、リチウム、セシウム、カルシウム、ストロンチウム）、ユウロピウム、イッテルビウムなどの希土類金属及びこれらを適宜組み合わせて含む合金、グラフェン等が挙げられる。
　発光素子には、微小光共振器（マイクロキャビティ）構造が適用されていることが好ましい。したがって、発光素子が有する一対の電極の一方は、可視光に対する透過性及び反射性を有する電極（半透過・半反射電極）であることが好ましく、他方は、可視光に対する反射性を有する電極（反射電極）であることが好ましい。発光素子がマイクロキャビティ構造を有することで、発光層から得られる発光を両電極間で共振させ、発光素子から射出される光を強めることができる。
　透明電極の光の透過率は、４０％以上とする。例えば、発光素子の透明電極には、可視光（波長４００ｎｍ以上７５０ｎｍ未満の光）の透過率が４０％以上である電極を用いることが好ましい。半透過・半反射電極の可視光の反射率は、１０％以上９５％以下、好ましくは３０％以上８０％以下とする。反射電極の可視光の反射率は、４０％以上１００％以下、好ましくは７０％以上１００％以下とする。また、これらの電極の抵抗率は、１×１０−２Ωｃｍ以下が好ましい。
　ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂは、それぞれ、島状に設けられる。図４８では、隣り合うＥＬ層１１３Ｒの端部とＥＬ層１１３Ｇの端部とが重なっており、隣り合うＥＬ層１１３Ｇの端部とＥＬ層１１３Ｂの端部とが重なっており、隣り合うＥＬ層１１３Ｒの端部とＥＬ層１１３Ｂの端部とが重なっている。ファインメタルマスクを用いて島状のＥＬ層を成膜する場合、図４８に示すように、隣り合うＥＬ層の端部同士が重なることがあるが、これに限られない。つまり、隣り合うＥＬ層同士は重ならず、互いに離隔されていてもよい。また、表示装置において、隣り合うＥＬ層同士が重なっている部分と、隣り合うＥＬ層同士が重ならず離隔されている部分と、の双方が存在してもよい。
　ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂは、それぞれ、少なくとも発光層を有する。発光層は、１種または複数種の発光物質を有する。発光物質として、青色、紫色、青紫色、緑色、黄緑色、黄色、橙色、または赤色などの発光色を呈する物質を適宜用いる。また、発光物質として、近赤外光を発する物質を用いることもできる。
　発光物質として、蛍光材料、燐光材料、ＴＡＤＦ材料、及び量子ドット材料などが挙げられる。
　発光層は、発光物質（ゲスト材料）に加えて、１種または複数種の有機化合物（ホスト材料、アシスト材料等）を有してもよい。１種または複数種の有機化合物として、正孔輸送性の高い物質（正孔輸送性材料）及び電子輸送性の高い物質（電子輸送性材料）の一方または双方を用いることができる。また、１種または複数種の有機化合物として、バイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）、またはＴＡＤＦ材料を用いてもよい。
　発光層は、例えば、燐光材料と、励起錯体を形成しやすい組み合わせである正孔輸送性材料及び電子輸送性材料と、を有することが好ましい。このような構成とすることにより、励起錯体から発光物質（燐光材料）へのエネルギー移動であるＥｘＴＥＴ（Ｅｘｃｉｐｌｅｘ−Ｔｒｉｐｌｅｔ　Ｅｎｅｒｇｙ　Ｔｒａｎｓｆｅｒ）を用いた発光を効率よく得ることができる。発光物質の最も低エネルギー側の吸収帯の波長と重なるような発光を呈する励起錯体を形成するような組み合わせを選択することで、エネルギー移動がスムーズとなり、効率よく発光を得ることができる。この構成により、発光素子の高効率、低電圧駆動、長寿命を同時に実現できる。
　ＥＬ層は、発光層の他に、正孔注入性の高い物質を含む層（正孔注入層）、正孔輸送性材料を含む層（正孔輸送層）、電子ブロック性の高い物質を含む層（電子ブロック層）、電子注入性の高い物質を含む層（電子注入層）、電子輸送性材料を含む層（電子輸送層）、及び、正孔ブロック性の高い物質を含む層（正孔ブロック層）のうち一つまたは複数を有することができる。その他、ＥＬ層は、バイポーラ性材料及びＴＡＤＦ材料の一方または双方を含んでいてもよい。
　発光素子には低分子化合物及び高分子化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。発光素子を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
　発光素子には、シングル構造（発光ユニットを１つだけ有する構造）を適用してもよく、タンデム構造（発光ユニットを複数有する構造）を適用してもよい。発光ユニットは、少なくとも１層の発光層を有する。タンデム構造は、複数の発光ユニットが電荷発生層を介して直列に接続された構成である。電荷発生層は、一対の電極間に電圧を印加したときに、２つの発光ユニットの一方に電子を注入し、他方に正孔を注入する機能を有する。タンデム構造とすることで、高輝度発光が可能な発光素子とすることができる。また、タンデム構造は、シングル構造と比べて、同じ輝度を得るために必要な電流を小さくすることができるため、信頼性を高めることができる。なお、タンデム構造をスタック構造と呼んでもよい。
　図４８において、タンデム構造の発光素子を用いる場合、ＥＬ層１１３Ｒは、赤色の光を発する発光ユニットを複数有する構造であり、ＥＬ層１１３Ｇは、緑色の光を発する発光ユニットを複数有する構造であり、ＥＬ層１１３Ｂは、青色の光を発する発光ユニットを複数有する構造であると好ましい。
　発光素子１３０Ｒ、１３０Ｇ、１３０Ｂ上には保護層１３１が設けられる。保護層１３１と基板１５２は接着層１４２を介して接着されている。基板１５２には、遮光層１１７が設けられる。発光素子の封止には、例えば、固体封止構造または中空封止構造が適用できる。図４８では、基板１５２と基板１５１との間の空間が、接着層１４２で充填されており、固体封止構造が適用されている。または、当該空間を不活性ガス（窒素またはアルゴンなど）で充填し、中空封止構造を適用してもよい。このとき、接着層１４２は、発光素子と重ならないように設けられていてもよい。また、当該空間を、枠状に設けられた接着層１４２とは異なる樹脂で充填してもよい。
　保護層１３１は、少なくとも表示部１６２に設けられており、表示部１６２全体を覆うように設けられることが好ましい。保護層１３１は、表示部１６２だけでなく、接続部１４０及び周辺回路部１６４を覆うように設けられることが好ましい。また、保護層１３１は、表示装置５０Ａの端部にまで設けられることが好ましい。一方で、接続部１６８には、ＦＰＣ１７２と導電層１６６とを電気的に接続させるため、保護層１３１が設けられていない部分が生じる。
　発光素子１３０Ｒ、発光素子１３０Ｇ、及び発光素子１３０Ｂ上に保護層１３１を設けることで、発光素子の信頼性を高めることができる。
　保護層１３１は単層構造でもよく、２層以上の積層構造であってもよい。また、保護層１３１の導電性は問わない。保護層１３１として、絶縁膜、半導体膜、及び、導電膜の少なくとも一種を用いることができる。
　保護層１３１が無機膜を有することで、共通電極１１５の酸化を防止する、発光素子に不純物（水分及び酸素等）が入り込むことを抑制する、等、発光素子の劣化を抑制し、表示装置の信頼性を高めることができる。
　保護層１３１には、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜等の無機絶縁膜を用いることができる。これらの無機絶縁膜の具体例は、前述の通りである。特に、保護層１３１は、窒化絶縁膜または窒化酸化絶縁膜を有することが好ましく、窒化絶縁膜を有することがより好ましい。
　保護層１３１には、ＩＴＯ、Ｉｎ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、またはＩＧＺＯ等を含む無機膜を用いることもできる。当該無機膜は、高抵抗であることが好ましく、具体的には、共通電極１１５よりも高抵抗であることが好ましい。当該無機膜は、さらに窒素を含んでいてもよい。
　発光素子の発光を、保護層１３１を介して取り出す場合、保護層１３１は、可視光に対する透過性が高いことが好ましい。例えば、ＩＴＯ、ＩＧＺＯ、及び、酸化アルミニウムは、それぞれ、可視光に対する透過性が高い無機材料であるため、好ましい。
　保護層１３１として、例えば、酸化アルミニウム膜と、酸化アルミニウム膜上の窒化シリコン膜と、の積層構造、または、酸化アルミニウム膜と、酸化アルミニウム膜上のＩＧＺＯ膜と、の積層構造を用いることができる。当該積層構造を用いることで、不純物（水及び酸素等）がＥＬ層側に入り込むことを抑制できる。
　さらに、保護層１３１は、有機膜を有してもよい。例えば、保護層１３１は、有機膜と無機膜の双方を有してもよい。保護層１３１に用いることができる有機膜として、例えば、絶縁層２３５に用いることができる有機絶縁膜などが挙げられる。
　基板１５１の、基板１５２が重ならない領域には、接続部１６８が設けられる。接続部１６８では、配線１６５が、導電層１６６、及び接続層２４２を介してＦＰＣ１７２と電気的に接続されている。導電層１６６は、画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂと同一の導電膜を加工して得られた導電層の単層構造である例を示す。接続部１６８の上面では、導電層１６６が露出している。これにより、接続部１６８とＦＰＣ１７２とを接続層２４２を介して電気的に接続することができる。
　配線１６５は、周辺回路部１６４が有するトランジスタと電気的に接続される。図４８は、トランジスタ２０５Ｄが有する導電層１１２ｂが延伸し、配線１６５として機能する構成を示している。なお、配線１６５の構成は、これに限定されない。
　表示装置５０Ａは、トップエミッション型である。発光素子が発する光は、基板１５２側に射出される。基板１５２には、可視光に対する透過性が高い材料を用いることが好ましい。画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂは可視光を反射する材料を含み、対向電極（共通電極１１５）は可視光を透過する材料を含む。
　基板１５２の基板１５１側の面には、遮光層１１７を設けることが好ましい。遮光層１１７は、隣り合う発光素子の間、接続部１４０、及び、周辺回路部１６４などに設けることができる。
　基板１５２の基板１５１側の面、または、保護層１３１上に、カラーフィルタなどの着色層を設けてもよい。発光素子に重ねてカラーフィルタを設けると、画素から射出される光の色純度を高めることができる。
　基板１５２の外側（基板１５１とは反対側の面）には各種光学部材を配置することができる。光学部材として、例えば、偏光板、位相差板、光拡散層（拡散フィルムなど）、反射防止層、及び集光フィルムが挙げられる。また、基板１５２の外側には、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に伴う傷の発生を抑制するハードコート膜、衝撃吸収層等の表面保護層を配置してもよい。例えば、表面保護層として、ガラス層またはシリカ層（ＳｉＯｘ層）を設けることで、表面汚染及び傷の発生を抑制することができ、好ましい。また、表面保護層として、ＤＬＣ（ダイヤモンドライクカーボン）、酸化アルミニウム（ＡｌＯｘ）、ポリエステル系材料、またはポリカーボネート系材料などを用いてもよい。なお、表面保護層には、可視光に対する透過率が高い材料を用いることが好ましい。また、表面保護層には、硬度が高い材料を用いることが好ましい。
　基板１５１及び基板１５２として、それぞれ、ガラス、石英、セラミックス、サファイア、樹脂、金属、合金、半導体などを用いることができる。発光素子からの光を取り出す側の基板には、該光を透過する材料を用いる。基板１５１及び基板１５２に可撓性を有する材料を用いると、表示装置の可撓性を高め、フレキシブルディスプレイを実現することができる。また、基板１５１及び基板１５２の少なくとも一方として偏光板を用いてもよい。
　基板１５１及び基板１５２として、それぞれ、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂（ナイロン、アラミド等）、ポリシロキサン樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリウレタン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、ポリプロピレン樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ＡＢＳ樹脂、セルロースナノファイバー等を用いることができる。基板１５１及び基板１５２の少なくとも一方に、可撓性を有する程度の厚さのガラスを用いてもよい。
　なお、表示装置に円偏光板を重ねる場合、表示装置が有する基板には、光学等方性の高い基板を用いることが好ましい。光学等方性が高い基板は、複屈折が小さい（複屈折量が小さい、ともいえる）。光学等方性が高いフィルムとして、トリアセチルセルロース（ＴＡＣ、セルローストリアセテートともいう）フィルム、シクロオレフィンポリマー（ＣＯＰ）フィルム、シクロオレフィンコポリマー（ＣＯＣ）フィルム、及びアクリルフィルム等が挙げられる。
　接着層１４２として、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。これら接着剤としてエポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラール）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。
　接続層２４２として、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｐａｓｔｅ）などを用いることができる。
＜表示装置の構成例２＞
　図４９に示す表示装置５０Ｂは、各色の副画素に、共通のＥＬ層１１３を有する発光素子と、着色層（カラーフィルタなど）と、が用いられている点で、表示装置５０Ａと主に異なる。なお、以降の表示装置の説明では、先に説明した表示装置と同様の部分については説明を省略することがある。
　図４９に示す表示装置５０Ｂは、基板１５１と基板１５２の間に、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂ、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂ、赤色の光を透過する着色層１３２Ｒ、緑色の光を透過する着色層１３２Ｇ、及び、青色の光を透過する着色層１３２Ｂ等を有する。
　発光素子１３０Ｒは、画素電極１１１Ｒと、画素電極１１１Ｒ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１１５と、を有する。発光素子１３０Ｒの発光は、着色層１３２Ｒを介して表示装置５０Ｂの外部に赤色の光として取り出される。
　発光素子１３０Ｇは、画素電極１１１Ｇと、画素電極１１１Ｇ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１１５と、を有する。発光素子１３０Ｇの発光は、着色層１３２Ｇを介して表示装置５０Ｂの外部に緑色の光として取り出される。
　発光素子１３０Ｂは、画素電極１１１Ｂと、画素電極１１１Ｂ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１１５と、を有する。発光素子１３０Ｂの発光は、着色層１３２Ｂを介して表示装置５０Ｂの外部に青色の光として取り出される。
　発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、ＥＬ層１１３と、共通電極１１５と、をそれぞれ共有して有する。各色の副画素に共通のＥＬ層１１３を設ける構成は、各色の副画素にそれぞれ異なるＥＬ層を設ける構成に比べて、作製工程数の削減が可能である。
　例えば、図４９に示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、白色の光を発する。発光素子１３０Ｒ、１３０Ｇ、１３０Ｂが発する白色の光が、着色層１３２Ｒ、１３２Ｇ、１３２Ｂを透過することで、所望の色の光を得ることができる。
　白色の光を発する発光素子は、２つ以上の発光層を含むことが好ましい。２つの発光層を用いて白色発光を得る場合、２つの発光層の発光色が補色の関係となるような発光層を選択すればよい。例えば、第１の発光層の発光色と第２の発光層の発光色を補色の関係になるようにすることで、発光素子全体として白色発光する構成を得ることができる。また、３つ以上の発光層を用いて白色発光を得る場合、３つ以上の発光層の発光色が合わさることで、発光素子全体として白色発光する構成とすればよい。
　ＥＬ層１１３は、例えば、青色の光を発する発光物質を有する発光層、及び、青色よりも長波長の可視光を発する発光物質を有する発光層を有することが好ましい。ＥＬ層１１３は、例えば、黄色の光を発する発光層、及び、青色の光を発する発光層を有することが好ましい。または、ＥＬ層１１３は、例えば、赤色の光を発する発光層、緑色の光を発する発光層、及び、青色の光を発する発光層を有することが好ましい。
　白色の光を発する発光素子には、タンデム構造を用いることが好ましい。具体的には、黄色の光を発する発光ユニットと、青色の光を発する発光ユニットとを有する２段タンデム構造、赤色と緑色の光を発する発光ユニットと、青色の光を発する発光ユニットとを有する２段タンデム構造、青色の光を発する発光ユニットと、黄色、黄緑色、または緑色の光を発する発光ユニットと、青色の光を発する発光ユニットとをこの順で有する３段タンデム構造、または、青色の光を発する発光ユニットと、黄色、黄緑色、または緑色の光と、赤色の光とを発する発光ユニットと、青色の光を発する発光ユニットと、をこの順で有する３段タンデム構造などを適用することができる。例えば、発光ユニットの積層数と色の順番として、陽極側から、Ｂ、Ｙの２段構造、Ｂと発光ユニットＸとの２段構造、Ｂ、Ｙ、Ｂの３段構造、Ｂ、Ｘ、Ｂの３段構造が挙げられ、発光ユニットＸにおける発光層の積層数と色の順番として、陽極側から、Ｒ、Ｙの２層構造、Ｒ、Ｇの２層構造、Ｇ、Ｒの２層構造、Ｇ、Ｒ、Ｇの３層構造、または、Ｒ、Ｇ、Ｒの３層構造などとすることができる。また、２つの発光層の間に他の層が設けられていてもよい。
　または、例えば、図４９に示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、青色の光を発する。このとき、ＥＬ層１１３は、青色の光を発する発光層を１層以上有する。青色の光を呈する画素２３０Ｂにおいては、発光素子１３０Ｂが発する青色の光を取り出すことができる。また、赤色の光を呈する画素２３０Ｒ及び緑色の光を呈する画素２３０Ｇにおいては、発光素子１３０Ｒまたは発光素子１３０Ｇと、基板１５２との間に、色変換層を設けることで、発光素子１３０Ｒまたは１３０Ｇが発する青色の光をより長波長の光に変換し、赤色または緑色の光を取り出すことができる。さらに、発光素子１３０Ｒ上には、色変換層と基板１５２との間に着色層１３２Ｒを設け、発光素子１３０Ｇ上には、色変換層と基板１５２との間に着色層１３２Ｇを設けることが好ましい。発光素子が発する光の一部は、色変換層で変換されずにそのまま透過してしまうことがある。色変換層を透過した光を、着色層を介して取り出すことで、所望の色の光以外を着色層で吸収し、副画素が呈する光の色純度を高めることができる。
＜表示装置の構成例３＞
　図５０に示す表示装置５０Ｃは、ボトムエミッション型の表示装置である点で、表示装置５０Ｂと主に相違する。
　発光素子が発する光は、基板１５１側に射出される。基板１５１には、可視光に対する透過性が高い材料を用いることが好ましい。一方、基板１５２に用いる材料の透光性は問わない。
　基板１５１とトランジスタとの間には、遮光層１１７を形成することが好ましい。図５０では、基板１５１上に遮光層１１７が設けられ、遮光層１１７上に絶縁層１５３が設けられ、絶縁層１５３上にトランジスタ２０５Ｄ、トランジスタ２０５Ｒ（図示しない）、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂなどが設けられる例を示す。また、絶縁層１９５上に、着色層１３２Ｒ（図示しない）、着色層１３２Ｇ、及び着色層１３２Ｂが設けられ、着色層１３２Ｒ（図示しない）、着色層１３２Ｇ、及び着色層１３２Ｂ上に絶縁層２３５が設けられる。
　着色層１３２Ｇと重なる発光素子１３０Ｇは、画素電極１１１Ｇと、ＥＬ層１１３と、共通電極１１５と、を有する。
　着色層１３２Ｂと重なる発光素子１３０Ｂは、画素電極１１１Ｂと、ＥＬ層１１３と、共通電極１１５と、を有する。
　画素電極１１１Ｇ、１１１Ｂには、それぞれ、可視光に対する透過性が高い材料を用いる。共通電極１１５には可視光を反射する材料を用いることが好ましい。ボトムエミッション型の表示装置では、共通電極１１５に抵抗率の低い金属等を用いることができるため、共通電極１１５の抵抗に起因する電圧降下が生じることを抑制でき、高い表示品位を実現できる。
＜表示装置の構成例４＞
　図５１Ａに示す表示装置５０Ｄは、受光素子１３０Ｓを有する点で、表示装置５０Ａと主に相違する。
　表示装置５０Ｄは、画素に、発光素子と受光素子を有する。表示装置５０Ｄにおいて、発光素子として有機ＥＬ素子を用い、受光素子として有機フォトダイオードを用いることが好ましい。有機ＥＬ素子及び有機フォトダイオードは、同じ基板上に形成することができる。したがって、有機ＥＬ素子を用いた表示装置に有機フォトダイオードを内蔵することができる。
　画素に、発光素子及び受光素子を有する表示装置５０Ｄでは、画素が受光機能を有するため、画像を表示しながら、対象物の接触または近接を検出することができる。したがって、表示部１６２は、画像表示機能に加えて、撮像機能及びセンシング機能の一方または双方を有する。例えば、表示装置５０Ｄが有する副画素全てで画像を表示するだけでなく、一部の副画素は、光源としての光を呈し、他の一部の副画素で光検出を行い、残りの副画素で画像を表示することもできる。
　したがって、表示装置５０Ｄと別に受光部及び光源を設けなくてもよく、電子機器の部品点数を削減することができる。例えば、電子機器に設けられる生体認証装置、またはスクロールなどを行うための静電容量方式のタッチパネルなどを別途設ける必要がない。したがって、表示装置５０Ｄを用いることで、製造コストが低減された電子機器を提供することができる。
　受光素子をイメージセンサに用いる場合、表示装置５０Ｄは、受光素子を用いて、画像を撮像することができる。例えば、イメージセンサを用いて、指紋、掌紋、虹彩、脈形状（静脈形状、動脈形状を含む）、または顔などを用いた個人認証のための撮像を行うことができる。
　受光素子は、タッチセンサ（ダイレクトタッチセンサともいう）または非接触センサ（ホバーセンサ、ホバータッチセンサ、タッチレスセンサともいう）などに用いることができる。タッチセンサは、表示装置と、対象物（指、手、またはペンなど）とが、直接接することで、対象物を検出できる。また、非接触センサは、対象物が表示装置に接触しなくても、当該対象物を検出することができる。
　受光素子１３０Ｓは、絶縁層２３５上の画素電極１１１Ｓと、画素電極１１１Ｓ上の機能層１１３Ｓと、機能層１１３Ｓ上の共通電極１１５と、を有する。機能層１１３Ｓには、表示装置５０Ｄの外部から光Ｌｉｎが入射する。
　画素電極１１１Ｓは、絶縁層１９５及び絶縁層２３５に設けられた開口を介して、トランジスタ２０５Ｓが有する導電層１１２ｂと電気的に接続されている。
　画素電極１１１Ｓの端部は、絶縁層２３７によって覆われている。
　共通電極１１５は、受光素子１３０Ｓ、発光素子１３０Ｒ（図示しない）、発光素子１３０Ｇ、及び、発光素子１３０Ｂに共通して設けられる一続きの膜である。発光素子と受光素子とが共通して有する共通電極１１５は、接続部１４０に設けられた導電層１２３と電気的に接続される。
　機能層１１３Ｓは、少なくとも活性層（光電変換層ともいう）を有する。活性層は、半導体を含む。当該半導体として、シリコンなどの無機半導体、及び、有機化合物を含む有機半導体が挙げられる。本実施の形態では、活性層が有する半導体として、有機半導体を用いる例を示す。有機半導体を用いることで、発光層と、活性層と、を同じ方法（例えば、真空蒸着法）で形成することができ、製造装置を共通にできるため好ましい。
　機能層１１３Ｓは、活性層以外の層として、正孔輸送性の高い物質、電子輸送性の高い物質、またはバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）等を含む層をさらに有してもよい。また、上記に限られず、正孔注入性の高い物質、正孔ブロック材料、電子注入性の高い物質、または電子ブロック材料などを含む層をさらに有してもよい。受光素子が有する活性層以外の層には、例えば、上述の発光素子に用いることができる材料を用いることができる。
　受光素子には低分子化合物及び高分子化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。受光素子を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
　図５１Ｂ及び図５１Ｃに示す表示装置５０Ｄは、基板１５１と基板１５２との間に、受光素子を有する層３５３、回路層３５５、及び、発光素子を有する層３５７を有する。
　層３５３は、例えば、受光素子１３０Ｓを有する。層３５７は、例えば、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂを有する。
　回路層３５５は、受光素子を駆動する回路、及び、発光素子を駆動する回路を有する。回路層３５５は、例えば、トランジスタ２０５Ｒ、２０５Ｇ、２０５Ｂを有する。その他、回路層３５５には、スイッチ、容量、抵抗、配線、及び端子などのうち一つまたは複数を設けることができる。
　図５１Ｂは、受光素子１３０Ｓをタッチセンサに用いる例である。図５１Ｂに示すように、層３５７において発光素子が発した光を、表示装置５０Ｄに接触した指３５２が反射することで、層３５３における受光素子がその反射光を検出する。これにより、表示装置５０Ｄに指３５２が接触したことを検出することができる。
　図５１Ｃは、受光素子１３０Ｓを非接触センサに用いる例である。図５１Ｃに示すように、層３５７において発光素子が発した光を、表示装置５０Ｄに近接している（つまり、接触していない）指３５２が反射することで、層３５３における受光素子がその反射光を検出する。
＜表示装置の構成例５＞
　図５２に示す表示装置５０Ｅは、ＭＭＬ（メタルマスクレス）構造が適用された表示装置の一例である。つまり、表示装置５０Ｅは、ファインメタルマスクを用いずに作製された発光素子を有する。なお、基板１５１から絶縁層２３５までの積層構造、及び保護層１３１から基板１５２までの積層構造は、表示装置５０Ａと同様のため、説明を省略する。
　図５２において、絶縁層２３５上に、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂが設けられる。
　発光素子１３０Ｒは、絶縁層２３５上の導電層１２４Ｒと、導電層１２４Ｒ上の導電層１２６Ｒと、導電層１２６Ｒ上の層１３３Ｒと、層１３３Ｒ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。図５２に示す発光素子１３０Ｒは、赤色の光（Ｒ）を発する。層１３３Ｒは、赤色の光を発する発光層を有する。発光素子１３０Ｒにおいて、層１３３Ｒ、及び、共通層１１４をまとめてＥＬ層と呼ぶことができる。また、導電層１２４Ｒ及び導電層１２６Ｒのうち一方または双方を画素電極と呼ぶことができる。
　発光素子１３０Ｇは、絶縁層２３５上の導電層１２４Ｇと、導電層１２４Ｇ上の導電層１２６Ｇと、導電層１２６Ｇ上の層１３３Ｇと、層１３３Ｇ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。図５２に示す発光素子１３０Ｇは、緑色の光（Ｇ）を発する。層１３３Ｇは、緑色の光を発する発光層を有する。発光素子１３０Ｇにおいて、層１３３Ｇ、及び、共通層１１４をまとめてＥＬ層と呼ぶことができる。また、導電層１２４Ｇ及び導電層１２６Ｇのうち一方または双方を画素電極と呼ぶことができる。
　発光素子１３０Ｂは、絶縁層２３５上の導電層１２４Ｂと、導電層１２４Ｂ上の導電層１２６Ｂと、導電層１２６Ｂ上の層１３３Ｂと、層１３３Ｂ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。図５２に示す発光素子１３０Ｂは、青色の光（Ｂ）を発する。層１３３Ｂは、青色の光を発する発光層を有する。発光素子１３０Ｂにおいて、層１３３Ｂ、及び、共通層１１４をまとめてＥＬ層と呼ぶことができる。また、導電層１２４Ｂ及び導電層１２６Ｂのうち一方または双方を画素電極と呼ぶことができる。
　本明細書等では、発光素子が有するＥＬ層のうち、発光素子ごとに島状に設けられた層を層１３３Ｂ、層１３３Ｇ、または層１３３Ｒと示し、複数の発光素子が共有して有する層を共通層１１４と示す。なお、本明細書等において、共通層１１４を含めず、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂを指して、島状のＥＬ層、島状に形成されたＥＬ層などと呼ぶ場合もある。
　層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、互いに離隔されている。ＥＬ層を発光素子ごとに島状に設けることで、隣接する発光素子間のリーク電流を抑制することができる。これにより、クロストークに起因した意図しない発光を防ぐことができ、コントラストの極めて高い表示装置を実現できる。
　なお、図５２では、層１３３Ｒ、１３３Ｇ、１３３Ｂを全て同じ膜厚で示すが、これに限られない。層１３３Ｒ、１３３Ｇ、１３３Ｂのそれぞれの膜厚は異なってもよい。
　導電層１２４Ｒは、絶縁層１９５及び絶縁層２３５に設けられた開口を介して、トランジスタ２０５Ｒが有する導電層１１２ｂと電気的に接続されている。同様に、導電層１２４Ｇは、トランジスタ２０５Ｇが有する導電層１１２ｂと電気的に接続され、導電層１２４Ｂは、トランジスタ２０５Ｂが有する導電層１１２ｂと電気的に接続されている。
　導電層１２４Ｒ、１２４Ｇ、１２４Ｂは、絶縁層２３５に設けられた開口を覆うように形成される。導電層１２４Ｒ、１２４Ｇ、１２４Ｂの凹部には、それぞれ、層１２８が埋め込まれている。
　層１２８は、導電層１２４Ｒ、１２４Ｇ、１２４Ｂの凹部を平坦化する機能を有する。導電層１２４Ｒ、１２４Ｇ、１２４Ｂ及び層１２８上には、導電層１２４Ｒ、１２４Ｇ、１２４Ｂと電気的に接続される導電層１２６Ｒ、１２６Ｇ、１２６Ｂが設けられる。したがって、導電層１２４Ｒ、１２４Ｇ、１２４Ｂの凹部と重なる領域も発光領域として使用でき、画素の開口率を高めることができる。導電層１２４Ｒ及び導電層１２６Ｒに反射電極として機能する導電層を用いることが好ましい。
　層１２８は、絶縁層であってもよく、導電層であってもよい。層１２８には、各種無機絶縁材料、有機絶縁材料、及び導電材料を適宜用いることができる。特に、層１２８は、絶縁材料を用いて形成されることが好ましく、有機絶縁材料を用いて形成されることが特に好ましい。層１２８には、例えば前述の絶縁層２３７に用いることができる有機絶縁材料を適用することができる。
　図５２では、層１２８の上面が平坦部を有する例を示すが、層１２８の形状は、特に限定されない。層１２８の上面は、凸曲面、凹曲面、及び平面の少なくとも一つを有することができる。
　層１２８の上面の高さと、導電層１２４Ｒの上面の高さとは一致または概略一致してもよく、互いに異なってもよい。例えば、層１２８の上面の高さは、導電層１２４Ｒの上面の高さより低くてもよく、高くてもよい。
　導電層１２６Ｒの端部は、導電層１２４Ｒの端部と揃っていてもよく、導電層１２４Ｒの端部の側面を覆っていてもよい。導電層１２４Ｒ及び導電層１２６Ｒのそれぞれの端部は、テーパ形状を有することが好ましい。具体的には、導電層１２４Ｒ及び導電層１２６Ｒのそれぞれの端部はテーパ角９０度未満のテーパ形状を有することが好ましい。画素電極の端部がテーパ形状を有する場合、画素電極の側面に沿って設けられる層１３３Ｒも、テーパ形状を有する。画素電極の側面をテーパ形状とすることで、画素電極の側面に沿って設けられるＥＬ層の被覆性を良好にすることができる。
　導電層１２４Ｇ、１２６Ｇ、及び、導電層１２４Ｂ、１２６Ｂについては、導電層１２４Ｒ、１２６Ｒと同様であるため詳細な説明は省略する。
　導電層１２６Ｒの上面及び側面は、層１３３Ｒによって覆われている。同様に、導電層１２６Ｇの上面及び側面は、層１３３Ｇによって覆われており、導電層１２６Ｂの上面及び側面は、層１３３Ｂによって覆われている。したがって、導電層１２６Ｒ、１２６Ｇ、１２６Ｂが設けられる領域全体を、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂの発光領域として用いることができるため、画素の開口率を高めることができる。
　層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂそれぞれの上面の一部及び側面は、絶縁層１２５、１２７によって覆われている。層１３３Ｒ、層１３３Ｇ、層１３３Ｂ、及び、絶縁層１２５、１２７上に、共通層１１４が設けられ、共通層１１４上に共通電極１１５が設けられる。共通層１１４及び共通電極１１５は、それぞれ、複数の発光素子に共通して設けられるひと続きの膜である。
　図５２において、導電層１２６Ｒと層１３３Ｒとの間には、図４８等に示す絶縁層２３７が設けられていない。つまり、表示装置５０Ｅには、画素電極に接し、かつ、画素電極の上面端部を覆う絶縁層（隔壁、バンク、スペーサなどともいう）が設けられていない。そのため、隣り合う発光素子の間隔を極めて狭くすることができる。したがって、高精細、または、高解像度の表示装置とすることができる。また、当該絶縁層を形成するためのマスクも不要となり、表示装置の製造コストを削減することができる。
　前述の通り、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層を有する。層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層と、発光層上のキャリア輸送層（電子輸送層または正孔輸送層）と、を有することが好ましい。または、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層と、発光層上のキャリアブロック層（正孔ブロック層または電子ブロック層）と、を有することが好ましい。または、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層と、発光層上のキャリアブロック層と、キャリアブロック層上のキャリア輸送層と、を有することが好ましい。層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂの表面は、表示装置の作製工程中に露出するため、キャリア輸送層及びキャリアブロック層の一方または双方を発光層上に設けることで、発光層が最表面に露出することを抑制し、発光層が受けるダメージを低減することができる。これにより、発光素子の信頼性を高めることができる。
　共通層１１４は、例えば電子注入層、または正孔注入層を有する。または、共通層１１４は、電子輸送層と電子注入層とを積層して有してもよく、正孔輸送層と正孔注入層とを積層して有してもよい。共通層１１４は、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂで共有されている。
　層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂのそれぞれの側面は、絶縁層１２５によって覆われている。絶縁層１２７は、絶縁層１２５を介して、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂのそれぞれの側面を覆っている。
　層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂの側面（さらには、上面の一部）が、絶縁層１２５及び絶縁層１２７の少なくとも一方によって覆われていることで、共通層１１４（または共通電極１１５）が、画素電極、及び、層１３３Ｒ、１３３Ｇ、１３３Ｂの側面と接することを抑制し、発光素子のショートを抑制することができる。これにより、発光素子の信頼性を高めることができる。
　絶縁層１２５は、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂのそれぞれの側面と接することが好ましい。絶縁層１２５が層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂと接する構成とすることで、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂの膜剥がれを防止でき、発光素子の信頼性を高めることができる。
　絶縁層１２７は、絶縁層１２５の凹部を充填するように、絶縁層１２５上に設けられる。絶縁層１２７は、絶縁層１２５の側面の少なくとも一部を覆うことが好ましい。
　絶縁層１２５及び絶縁層１２７を設けることで、隣り合う島状の層の間を埋めることができるため、島状の層上に設ける層（例えばキャリア注入層、及び共通電極など）の被形成面の高低差の大きな凹凸を低減し、より平坦にすることができる。したがって、キャリア注入層及び共通電極などの被覆性を高めることができる。
　共通層１１４及び共通電極１１５は、層１３３Ｒ、層１３３Ｇ、層１３３Ｂ、絶縁層１２５、及び絶縁層１２７上に設けられる。絶縁層１２５及び絶縁層１２７を設ける前の段階では、画素電極及び島状のＥＬ層が設けられる領域と、画素電極及び島状のＥＬ層が設けられない領域（発光素子間の領域）と、に起因する段差が生じている。本発明の一態様の表示装置は、絶縁層１２５及び絶縁層１２７を有することで当該段差を平坦化させることができ、共通層１１４及び共通電極１１５の被覆性を向上させることができる。したがって、段切れによる接続不良を抑制することができる。また、段差によって共通電極１１５が局所的に薄膜化して電気抵抗が上昇することを抑制することができる。
　絶縁層１２７の上面はより平坦性の高い形状を有することが好ましい。絶縁層１２７の上面は、平面、凸曲面、及び、凹曲面のうち、少なくとも一つを有してもよい。例えば、絶縁層１２７の上面は、平坦性の高い凸曲面形状を有することが好ましい。
　絶縁層１２５は、無機材料を有する絶縁層とすることができる。絶縁層１２５には、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜等の無機絶縁膜を用いることができる。これらの無機絶縁膜の具体例は、前述の通りである。絶縁層１２５は単層構造であってもよく積層構造であってもよい。特に、酸化アルミニウムは、エッチングにおいて、ＥＬ層との選択比が高く、後述する絶縁層１２７の形成において、ＥＬ層を保護する機能を有するため、好ましい。特にＡＬＤ法により形成した酸化アルミニウム膜、酸化ハフニウム膜、または酸化シリコン膜等の無機絶縁膜を絶縁層１２５に適用することで、ピンホールが少なく、ＥＬ層を保護する機能に優れた絶縁層１２５を形成することができる。また、絶縁層１２５は、ＡＬＤ法により形成した膜と、スパッタリング法により形成した膜と、の積層構造としてもよい。絶縁層１２５は、例えば、ＡＬＤ法によって形成された酸化アルミニウム膜と、スパッタリング法によって形成された窒化シリコン膜と、の積層構造であってもよい。
　絶縁層１２５は、水及び酸素の少なくとも一方に対するバリア絶縁層としての機能を有することが好ましい。また、絶縁層１２５は、水及び酸素の少なくとも一方の拡散を抑制する機能を有することが好ましい。また、絶縁層１２５は、水及び酸素の少なくとも一方を捕獲、または固着する（ゲッタリングともいう）機能を有することが好ましい。
　絶縁層１２５が、バリア絶縁層としての機能、またはゲッタリング機能を有することで、外部から各発光素子に拡散しうる不純物（代表的には、水及び酸素の少なくとも一方）の侵入を抑制することが可能な構成となる。当該構成とすることで、信頼性の高い発光素子、さらには、信頼性の高い表示装置を提供することができる。
　絶縁層１２５は、不純物濃度が低いことが好ましい。これにより、絶縁層１２５からＥＬ層に不純物が混入し、ＥＬ層が劣化することを抑制することができる。また、絶縁層１２５において、不純物濃度を低くすることで、水及び酸素の少なくとも一方に対するバリア性を高めることができる。例えば、絶縁層１２５は、水素濃度及び炭素濃度の一方、好ましくは双方が十分に低いことが望ましい。
　絶縁層１２５上に設けられる絶縁層１２７は、隣接する発光素子間に形成された絶縁層１２５の高低差の大きな凹凸を平坦化する機能を有する。言い換えると、絶縁層１２７を有することで共通電極１１５を形成する面の平坦性を向上させる効果を奏する。
　絶縁層１２７として、有機材料を有する絶縁層を好適に用いることができる。有機材料として、感光性の有機樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いることが好ましい。なお、本明細書などにおいて、アクリル樹脂とは、ポリメタクリル酸エステル、またはメタクリル樹脂だけを指すものではなく、広義のアクリル系ポリマー全体を指す場合がある。
　絶縁層１２７として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等を用いてもよい。また、絶縁層１２７として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂等の有機材料を用いてもよい。また、感光性の樹脂としてフォトレジストを用いてもよい。感光性の有機樹脂として、ポジ型の材料及びネガ型の材料のどちらを用いてもよい。
　絶縁層１２７には可視光を吸収する材料を用いてもよい。絶縁層１２７が発光素子からの発光を吸収することで、発光素子から絶縁層１２７を介して隣接する発光素子に光が漏れること（迷光）を抑制することができる。これにより、表示装置の表示品位を高めることができる。また、表示装置に偏光板を用いなくても、表示品位を高めることができるため、軽量かつ薄型の表示装置を実現することができる。
　可視光を吸収する材料として、黒色などの顔料を含む材料、染料を含む材料、光吸収性を有する樹脂材料（例えばポリイミドなど）、及び、カラーフィルタに用いることのできる樹脂材料（カラーフィルタ材料）が挙げられる。特に、２色、または３色以上のカラーフィルタ材料を積層または混合した樹脂材料を用いると、可視光の遮蔽効果を高めることができるため好ましい。特に３色以上のカラーフィルタ材料を混合させることで、黒色または黒色近傍の樹脂層とすることが可能となる。
＜表示装置の構成例６＞
　図５３に示す表示装置５０Ｆは、各色の副画素に着色層（カラーフィルタなど）が用いられている点で、表示装置５０Ｅと主に異なる。
　図５３に示す表示装置５０Ｆは、基板１５１と基板１５２の間に、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂ、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂ、赤色の光を透過する着色層１３２Ｒ、緑色の光を透過する着色層１３２Ｇ、及び、青色の光を透過する着色層１３２Ｂ等を有する。
　発光素子１３０Ｒの発光は、着色層１３２Ｒを介して表示装置５０Ｆの外部に赤色の光として取り出される。同様に、発光素子１３０Ｇの発光は、着色層１３２Ｇを介して表示装置５０Ｆの外部に緑色の光として取り出される。発光素子１３０Ｂの発光は、着色層１３２Ｂを介して表示装置５０Ｆの外部に青色の光として取り出される。
　発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、それぞれ、層１３３を有する。これら３つの層１３３は、同一の工程、同一の材料で形成される。また、これら３つの層１３３は、互いに離隔されている。ＥＬ層を発光素子ごとに島状に設けることで、隣接する発光素子間のリーク電流を抑制することができる。これにより、クロストークに起因した意図しない発光を防ぐことができ、コントラストの極めて高い表示装置を実現できる。
　例えば、図５３に示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、白色の光を発する。発光素子１３０Ｒ、１３０Ｇ、１３０Ｂが発する白色の光が、着色層１３２Ｒ、１３２Ｇ、１３２Ｂを透過することで、所望の色の光を得ることができる。
　または、例えば、図５３に示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、青色の光を発する。このとき、層１３３は、青色の光を発する発光層を１層以上有する。青色の光を呈する画素２３０Ｂにおいては、発光素子１３０Ｂが発する青色の光を取り出すことができる。また、赤色の光を呈する画素２３０Ｒ及び緑色の光を呈する画素２３０Ｇにおいては、発光素子１３０Ｒまたは発光素子１３０Ｇと、基板１５２との間に、色変換層を設けることで、発光素子１３０Ｒまたは１３０Ｇが発する青色の光をより長波長の光に変換し、赤色または緑色の光を取り出すことができる。さらに、発光素子１３０Ｒ上には、色変換層と基板１５２との間に着色層１３２Ｒを設け、発光素子１３０Ｇ上には、色変換層と基板１５２との間に着色層１３２Ｇを設けることが好ましい。色変換層を透過した光を、着色層を介して取り出すことで、所望の色の光以外を着色層で吸収し、副画素が呈する光の色純度を高めることができる。
＜表示装置の構成例７＞
　図５４に示す表示装置５０Ｇは、ボトムエミッション型の表示装置である点で、表示装置５０Ｆと主に相違する。
　発光素子が発する光は、基板１５１側に射出される。基板１５１には、可視光に対する透過性が高い材料を用いることが好ましい。一方、基板１５２に用いる材料の透光性は問わない。
　基板１５１とトランジスタとの間には、遮光層１１７を形成することが好ましい。図５４では、基板１５１上に遮光層１１７が設けられ、遮光層１１７上に絶縁層１５３が設けられ、絶縁層１５３上にトランジスタ２０５Ｄ、トランジスタ２０５Ｒ（図示しない）、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂなどが設けられる例を示す。また、絶縁層１９５上に、着色層１３２Ｒ（図示しない）、着色層１３２Ｇ、及び着色層１３２Ｂが設けられ、着色層１３２Ｒ（図示しない）、着色層１３２Ｇ、及び着色層１３２Ｂ上に絶縁層２３５が設けられる。
　着色層１３２Ｇと重なる発光素子１３０Ｇは、導電層１２４Ｇと、導電層１２６Ｇと、ＥＬ層１１３と、共通層１１４と、共通電極１１５と、を有する。
　着色層１３２Ｂと重なる発光素子１３０Ｂは、導電層１２４Ｂと、導電層１２６Ｂと、ＥＬ層１１３と、共通層１１４と、共通電極１１５と、を有する。
　導電層１２４Ｇ、１２４Ｂ、１２６Ｇ、１２６Ｂには、それぞれ、可視光に対する透過性が高い材料を用いる。共通電極１１５には可視光を反射する材料を用いることが好ましい。ボトムエミッション型の表示装置では、共通電極１１５に抵抗率の低い金属等を用いることができるため、共通電極１１５の抵抗に起因する電圧降下が生じることを抑制でき、高い表示品位を実現できる。
＜表示装置の作製方法例＞
　以下では、ＭＭＬ（メタルマスクレス）構造が適用された表示装置の作製方法について図５５を用いて説明する。ここでは、ファインメタルマスクを用いずに発光素子を作製する工程について詳述する。図５５には、各工程における、表示部１６２が有する３つの発光素子と接続部１４０との断面図を示す。
　発光素子の作製には、蒸着法などの真空プロセス、及び、スピンコート法、インクジェット法などの溶液プロセスを用いることができる。蒸着法として、スパッタリング法、イオンプレーティング法、イオンビーム蒸着法、分子線蒸着法、真空蒸着法などの物理蒸着法（ＰＶＤ法）、及び、化学蒸着法（ＣＶＤ法）等が挙げられる。特にＥＬ層に含まれる機能層（正孔注入層、正孔輸送層、正孔ブロック層、発光層、電子ブロック層、電子輸送層、電子注入層、電荷発生層など）については、蒸着法（真空蒸着法等）、塗布法（ディップコート法、ダイコート法、バーコート法、スピンコート法、スプレーコート法等）、印刷法（インクジェット法、スクリーン（孔版印刷）法、オフセット（平版印刷）法、フレキソ（凸版印刷）法、グラビア法、または、マイクロコンタクト法等）などの方法により形成することができる。
　以下で説明する表示装置の作製方法で作製される島状の層（発光層を含む層）は、ファインメタルマスクを用いて形成されるのではなく、発光層を一面に成膜した後、フォトリソグラフィ法を用いて加工することで形成される。したがって、これまで実現が困難であった高精細な表示装置または高開口率の表示装置を実現することができる。さらに、発光層を各色で作り分けることができるため、極めて鮮やかでコントラストが高く、表示品位の高い表示装置を実現できる。また、発光層上に犠牲層を設けることで、表示装置の作製工程中に発光層が受けるダメージを低減し、発光素子の信頼性を高めることができる。
　例えば、表示装置が、青色の光を発する発光素子、緑色の光を発する発光素子、及び赤色の光を発する発光素子の３種類で構成される場合、発光層の成膜、及び、フォトリソグラフィによる加工を３回繰り返すことで、３種類の島状の発光層を形成することができる。
　まず、トランジスタ２０５Ｒ、２０５Ｇ、２０５Ｂ等（図示しない）が設けられた基板１５１上に、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂ、及び導電層１２３を形成する。（図５５Ａ）。
　画素電極となる導電膜の形成には、例えば、スパッタリング法または真空蒸着法を用いることができる。当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該導電膜を加工することにより、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂ、及び導電層１２３を形成することができる。当該導電膜の加工には、ウェットエッチング法及びドライエッチング法の一方または双方を用いることができる。
　続いて、後に層１３３Ｂとなる膜１３３Ｂｆを、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂ上に形成する（図５５Ａ）。膜１３３Ｂｆ（後の層１３３Ｂ）は、青色の光を発する発光層を含む。
　なお、本実施の形態では、まず、青色の光を発する発光素子が有する島状のＥＬ層を形成した後、他の色の光を発する発光素子が有する島状のＥＬ層を形成する例を示す。
　島状のＥＬ層を形成する工程において、形成順が２番目以降の色の発光素子における画素電極は、先の工程によりダメージを受けることがある。これにより、２番目以降に形成した色の発光素子の駆動電圧は高くなることがある。
　そこで、本発明の一態様の表示装置を作製する際には、最も短波長の光を発する発光素子（例えば、青色の発光素子）の島状のＥＬ層から作製することが好ましい。例えば、島状のＥＬ層の作製順を、青色、緑色、赤色の順、または、青色、赤色、緑色の順にすることが好ましい。
　これにより、青色の発光素子において画素電極とＥＬ層の界面の状態を良好に保ち、青色の発光素子の駆動電圧が高くなることを抑制できる。また、青色の発光素子の寿命を長くし、信頼性を高めることができる。なお、赤色及び緑色の発光素子は、青色の発光素子に比べて、駆動電圧の上昇等の影響が小さいため、表示装置全体として、駆動電圧を低くでき、信頼性を高くすることができる。
　なお、島状のＥＬ層の作製順は上記に限定されず、例えば、赤色、緑色、青色の順としてもよい。
　図５５Ａに示すように、導電層１２３上には、膜１３３Ｂｆを形成していない。例えば、エリアマスクを用いることで、膜１３３Ｂｆを所望の領域にのみ成膜することができる。エリアマスクを用いた成膜工程と、レジストマスクを用いた加工工程と、を採用することで、比較的簡単なプロセスにて発光素子を作製することができる。
　膜１３３Ｂｆに含まれる化合物の耐熱温度は、それぞれ、１００℃以上１８０℃以下であることが好ましく、１２０℃以上１８０℃以下が好ましく、１４０℃以上１８０℃以下がより好ましい。これにより、発光素子の信頼性を高めることができる。また、表示装置の作製工程においてかけられる温度の上限を高めることができる。したがって、表示装置に用いる材料及び形成方法の選択の幅を広げることができ、歩留まりの向上及び信頼性の向上が可能となる。
　耐熱温度として、例えば、ガラス転移点、軟化点、融点、熱分解温度、及び、５％重量減少温度のうちいずれかの温度、好ましくはこれらのうち最も低い温度とすることができる。
　膜１３３Ｂｆは、例えば、蒸着法、具体的には真空蒸着法により形成することができる。また、膜１３３Ｂｆは、転写法、印刷法、インクジェット法、または塗布法等の方法で形成してもよい。
　続いて、膜１３３Ｂｆ上、及び導電層１２３上に、犠牲層１１８Ｂを形成する（図５５Ａ）。犠牲層１１８Ｂとなる膜上にフォトリソグラフィ工程によりレジストマスクを形成した後、当該膜を加工することにより、犠牲層１１８Ｂを形成することができる。
　膜１３３Ｂｆ上に犠牲層１１８Ｂを設けることで、表示装置の作製工程中に膜１３３Ｂｆが受けるダメージを低減し、発光素子の信頼性を高めることができる。
　犠牲層１１８Ｂは、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂのそれぞれの端部を覆うように設けることが好ましい。これにより、後の工程で形成される層１３３Ｂの端部は、画素電極１１１Ｂの端部よりも外側に位置することとなる。画素電極１１１Ｂの上面全体を発光領域として用いることが可能となるため、画素の開口率を高くすることができる。また、層１３３Ｂの端部は、層１３３Ｂ形成後の工程で、ダメージを受ける可能性があるため、画素電極１１１Ｂの端部よりも外側に位置する、つまり、発光領域として用いないことが好ましい。これにより、発光素子の特性のばらつきを抑制することができ、信頼性を高めることができる。
　層１３３Ｂが画素電極１１１Ｂの上面及び側面を覆うことにより、層１３３Ｂ形成後の各工程を、画素電極１１１Ｂが露出していない状態で行うことができる。画素電極１１１Ｂの端部が露出していると、エッチング工程などにおいて腐食が生じる場合がある。画素電極１１１Ｂの腐食を抑制することで、発光素子の歩留まり及び特性を向上させることができる。
　犠牲層１１８Ｂを、導電層１２３と重なる位置にも設けることが好ましい。これにより、導電層１２３が表示装置の作製工程中にダメージを受けることを抑制できる。
　犠牲層１１８Ｂには、膜１３３Ｂｆの加工条件に対する耐性の高い膜、具体的には、膜１３３Ｂｆとのエッチングの選択比が大きい膜を用いる。
　犠牲層１１８Ｂは、膜１３３Ｂｆに含まれる各化合物の耐熱温度よりも低い温度で形成する。犠牲層１１８Ｂを形成する際の基板温度は、それぞれ、代表的には、２００℃以下、好ましくは１５０℃以下、より好ましくは１２０℃以下、より好ましくは１００℃以下、さらに好ましくは８０℃以下である。
　膜１３３Ｂｆに含まれる化合物の耐熱温度が高いと、犠牲層１１８Ｂの成膜温度を高くでき好ましい。例えば、犠牲層１１８Ｂを形成する際の基板温度を１００℃以上、１２０℃以上、または１４０℃以上とすることもできる。無機絶縁膜は、成膜温度が高いほど緻密でバリア性の高い膜とすることができる。したがって、このような温度で犠牲層を成膜することで、膜１３３Ｂｆが受けるダメージをより低減でき、発光素子の信頼性を高めることができる。
　なお、膜１３３Ｂｆ上に形成する他の各層（例えば絶縁膜１２５ｆ）の成膜温度についても、上記と同様のことがいえる。
　犠牲層１１８Ｂの形成には、例えば、スパッタリング法、ＡＬＤ法（熱ＡＬＤ法、ＰＥＡＬＤ法を含む）、ＣＶＤ法、真空蒸着法を用いることができる。また、前述の湿式の成膜方法を用いて形成してもよい。
　犠牲層１１８Ｂ（犠牲層１１８Ｂが積層構造の場合は、膜１３３Ｂｆに接して設けられる層）は、膜１３３Ｂｆへのダメージが少ない形成方法を用いて形成されることが好ましい。例えば、スパッタリング法よりも、ＡＬＤ法または真空蒸着法を用いることが好ましい。
　犠牲層１１８Ｂは、ウェットエッチング法またはドライエッチング法により加工することができる。犠牲層１１８Ｂの加工は、異方性エッチングにより行うことが好ましい。
　ウェットエッチング法を用いることで、ドライエッチング法を用いる場合に比べて、犠牲層１１８Ｂの加工時に、膜１３３Ｂｆに加わるダメージを低減することができる。ウェットエッチング法を用いる場合、例えば、現像液、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、希フッ酸、シュウ酸、リン酸、酢酸、硝酸、またはこれらの２以上を含む混合溶液等を用いることが好ましい。また、ウェットエッチング法を用いる場合、水、リン酸、希フッ酸、及び硝酸を含む混酸系薬液を用いてもよい。なお、ウェットエッチング処理に用いる薬液は、アルカリ性であってもよく、酸性であってもよい。
　犠牲層１１８Ｂとして、例えば、金属膜、合金膜、金属酸化物膜、半導体膜、無機絶縁膜、及び、有機絶縁膜のうち一種または複数種を用いることができる。
　犠牲層１１８Ｂには、例えば、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、チタン、アルミニウム、イットリウム、ジルコニウム、及びタンタル等の金属材料、または該金属材料を含む合金材料を用いることができる。
　犠牲層１１８Ｂには、Ｉｎ−Ｇａ−Ｚｎ酸化物、酸化インジウム、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ酸化物、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物）、シリコンを含むインジウムスズ酸化物等の金属酸化物を用いることができる。
　なお、上記ガリウムに代えて元素Ｍ（Ｍは、アルミニウム、シリコン、ホウ素、イットリウム、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種または複数種）を用いてもよい。
　例えば、半導体の製造プロセスと親和性の高い材料として、シリコンまたはゲルマニウムなどの半導体材料を用いることができる。または、上記半導体材料の酸化物または窒化物を用いることができる。または、炭素などの非金属材料、またはその化合物を用いることができる。または、チタン、タンタル、タングステン、クロム、アルミニウムなどの金属、またはこれらの一以上を含む合金が挙げられる。または、酸化チタンもしくは酸化クロムなどの上記金属を含む酸化物、または窒化チタン、窒化クロム、もしくは窒化タンタルなどの窒化物を用いることができる。
　犠牲層１１８Ｂとして、保護層１３１に用いることができる各種無機絶縁膜を用いることができる。特に、酸化絶縁膜は、窒化絶縁膜に比べて膜１３３Ｂｆとの密着性が高く好ましい。例えば、犠牲層１１８Ｂには、酸化アルミニウム、酸化ハフニウム、酸化シリコン等の無機絶縁材料を用いることができる。犠牲層１１８Ｂとして、例えば、ＡＬＤ法を用いて、酸化アルミニウム膜を形成することができる。ＡＬＤ法を用いることで、下地（特に膜１３３Ｂｆ）へのダメージを低減できるため好ましい。
　例えば、犠牲層１１８Ｂとして、ＡＬＤ法を用いて形成した無機絶縁膜（例えば、酸化アルミニウム膜）と、スパッタリング法を用いて形成した無機膜（例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物膜、シリコン膜、またはタングステン膜）と、の積層構造を用いることができる。
　なお、犠牲層１１８Ｂと、後に形成する絶縁層１２５との双方に、同じ無機絶縁膜を用いることができる。例えば、犠牲層１１８Ｂと絶縁層１２５との双方に、ＡＬＤ法を用いて形成した酸化アルミニウム膜を用いることができる。ここで、犠牲層１１８Ｂと、絶縁層１２５とで、同じ成膜条件を適用してもよく、互いに異なる成膜条件を適用してもよい。例えば、犠牲層１１８Ｂを、絶縁層１２５と同様の条件で成膜することで、犠牲層１１８Ｂを、水及び酸素の少なくとも一方に対するバリア性の高い絶縁層とすることができる。一方で、犠牲層１１８Ｂは後の工程で大部分または全部を除去する層であるため、加工が容易であることが好ましい。そのため、犠牲層１１８Ｂは、絶縁層１２５と比べて、成膜時の基板温度が低い条件で成膜することが好ましい。
　犠牲層１１８Ｂに、有機材料を用いてもよい。例えば、有機材料として、少なくとも膜１３３Ｂｆの最上部に位置する膜に対して化学的に安定な溶媒に溶解しうる材料を用いてもよい。特に、水またはアルコールに溶解する材料を好適に用いることができる。このような材料の成膜の際には、水またはアルコール等の溶媒に溶解させた状態で、湿式の成膜方法で塗布した後に、溶媒を蒸発させるための加熱処理を行うことが好ましい。このとき、減圧雰囲気下での加熱処理を行うことで、低温且つ短時間で溶媒を除去できるため、膜１３３Ｂｆへの熱的なダメージを低減することができ、好ましい。
　犠牲層１１８Ｂには、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、アルコール可溶性のポリアミド樹脂、または、パーフルオロポリマーなどのフッ素樹脂等の有機樹脂を用いてもよい。
　例えば、犠牲層１１８Ｂとして、蒸着法または上記湿式の成膜方法のいずれかを用いて形成した有機膜（例えば、ＰＶＡ膜）と、スパッタリング法を用いて形成した無機膜（例えば、窒化シリコン膜）と、の積層構造を用いることができる。
　なお、本発明の一態様の表示装置には、犠牲膜の一部が犠牲層として残存する場合がある。
　続いて、犠牲層１１８Ｂをハードマスクに用いて、膜１３３Ｂｆを加工して、層１３３Ｂを形成する（図５５Ｂ）。
　これにより、図５５Ｂに示すように、画素電極１１１Ｂ上に、層１３３Ｂ、及び、犠牲層１１８Ｂの積層構造が残存する。また、画素電極１１１Ｒ及び画素電極１１１Ｇは露出する。また、接続部１４０に相当する領域では、導電層１２３上に犠牲層１１８Ｂが残存する。
　膜１３３Ｂｆの加工は、異方性エッチングにより行うことが好ましい。特に、異方性のドライエッチングが好ましい。または、ウェットエッチングを用いてもよい。
　その後、膜１３３Ｂｆの形成工程、犠牲層１１８Ｂの形成工程、及び、層１３３Ｂの形成工程と同様の工程を、少なくとも発光材料を変えて、２回繰り返すことで、画素電極１１１Ｒ上に、層１３３Ｒ、及び、犠牲層１１８Ｒの積層構造を形成し、画素電極１１１Ｇ上に、層１３３Ｇ、及び、犠牲層１１８Ｇの積層構造を形成する（図５５Ｃ）。具体的には、層１３３Ｒは、赤色の光を発する発光層を含むように形成し、層１３３Ｇは、緑色の光を発する発光層を含むように形成する。犠牲層１１８Ｒ、１１８Ｇには、犠牲層１１８Ｂに用いることができる材料を適用することができ、いずれも同一の材料を用いてもよく、互いに異なる材料を用いてもよい。
　なお、層１３３Ｂ、層１３３Ｇ、層１３３Ｒの側面は、それぞれ、被形成面に対して垂直または概略垂直であることが好ましい。例えば、被形成面と、これらの側面との成す角度を、６０度以上９０度以下とすることが好ましい。
　上記のように、フォトリソグラフィ法を用いて形成した層１３３Ｂ、層１３３Ｇ、及び層１３３Ｒのうち隣接する２つの間の距離は、８μｍ以下、５μｍ以下、３μｍ以下、２μｍ以下、または、１μｍ以下にまで狭めることができる。ここで、当該距離とは、例えば、層１３３Ｂ、層１３３Ｇ、及び層１３３Ｒのうち、隣接する２つの対向する端部の間の距離で規定することができる。このように、島状のＥＬ層の間の距離を狭めることで、高い精細度と、大きな開口率を有する表示装置を提供することができる。
　続いて、画素電極、層１３３Ｂ、層１３３Ｇ、層１３３Ｒ、犠牲層１１８Ｂ、犠牲層１１８Ｇ、及び犠牲層１１８Ｒを覆うように、後に絶縁層１２５となる絶縁膜１２５ｆを形成し、絶縁膜１２５ｆ上に絶縁層１２７を形成する（図５５Ｄ）。
　絶縁膜１２５ｆとして、３ｎｍ以上、５ｎｍ以上、または、１０ｎｍ以上、かつ、２００ｎｍ以下、１５０ｎｍ以下、１００ｎｍ以下、または、５０ｎｍ以下の膜厚の絶縁膜を形成することが好ましい。
　絶縁膜１２５ｆは、例えば、ＡＬＤ法を用いて形成することが好ましい。ＡＬＤ法を用いることで、成膜ダメージを小さくすることができ、また、被覆性の高い膜を成膜可能なため好ましい。絶縁膜１２５ｆとして、例えば、ＡＬＤ法を用いて、酸化アルミニウム膜を形成することが好ましい。
　そのほか、絶縁膜１２５ｆは、ＡＬＤ法よりも成膜速度が速いスパッタリング法、ＣＶＤ法、または、ＰＥＣＶＤ法を用いて形成してもよい。これにより、信頼性の高い表示装置を生産性高く作製することができる。
　絶縁層１２７となる絶縁膜は、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いて、前述の湿式の成膜方法（例えばスピンコート）で形成することが好ましい。成膜後には、加熱処理（プリベークともいう）を行うことで、当該絶縁膜中に含まれる溶媒を除去することが好ましい。続いて、可視光線または紫外線を当該絶縁膜の一部に照射し、絶縁膜の一部を感光させる。続いて、現像を行って、絶縁膜の露光させた領域を除去する。続いて、加熱処理（ポストベークともいう）を行う。これにより、図５５Ｄに示す絶縁層１２７を形成できる。なお、絶縁層１２７の形状は図５５Ｄに示す形状に限定されない。例えば、絶縁層１２７の上面は、凸曲面、凹曲面、及び平面のうち一つまたは複数を有することができる。また、絶縁層１２７は、絶縁層１２５、犠牲層１１８Ｂ、犠牲層１１８Ｇ、及び、犠牲層１１８Ｒのうち少なくとも一つの端部の側面を覆っていてもよい。
　続いて、図５５Ｅに示すように、絶縁層１２７をマスクとして、エッチング処理を行って、絶縁膜１２５ｆ、及び、犠牲層１１８Ｂ、１１８Ｇ、１１８Ｒの一部を除去する。これにより、犠牲層１１８Ｂ、１１８Ｇ、１１８Ｒそれぞれに開口が形成され、層１３３Ｂ、層１３３Ｇ、層１３３Ｒ、及び導電層１２３の上面が露出する。なお、絶縁層１２７及び絶縁層１２５と重なる位置に犠牲層１１８Ｂ、１１８Ｇ、１１８Ｒの一部が残存することがある（犠牲層１１９Ｂ、１１９Ｇ、１１９Ｒ参照）。
　エッチング処理は、ドライエッチングまたはウェットエッチングによって行うことができる。なお、絶縁膜１２５ｆを、犠牲層１１８Ｂ、１１８Ｇ、１１８Ｒと同様の材料を用いて成膜していた場合、エッチング処理を一括で行うことができるため、好ましい。
　上記のように、絶縁層１２７、絶縁層１２５、犠牲層１１８Ｂ、犠牲層１１８Ｇ、及び、犠牲層１１８Ｒを設けることにより、各発光素子間において、共通層１１４及び共通電極１１５に、分断された箇所に起因する接続不良、及び局所的に膜厚が薄い箇所に起因する電気抵抗の上昇が発生することを抑制できる。これにより、本発明の一態様の表示装置は、表示品位を向上させることができる。
　続いて、絶縁層１２７、層１３３Ｂ、層１３３Ｇ、及び、層１３３Ｒ上に、共通層１１４、共通電極１１５をこの順で形成する（図５５Ｆ）。
　共通層１１４は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
　共通電極１１５の形成には、例えば、スパッタリング法または真空蒸着法を用いることができる。または、蒸着法で形成した膜と、スパッタリング法で形成した膜を積層させてもよい。
　以上のように、本発明の一態様の表示装置の作製方法では、島状の層１３３Ｂ、島状の層１３３Ｇ、及び島状の層１３３Ｒは、ファインメタルマスクを用いて形成されるのではなく、膜を一面に成膜し、当該膜を加工することにより形成されるため、島状の層を均一の厚さで形成することができる。そして、高精細な表示装置または高開口率の表示装置を実現することができる。また、精細度または開口率が高く、副画素間の距離が極めて短くても、隣接する副画素において、層１３３Ｂ、層１３３Ｇ、及び、層１３３Ｒが互いに接することを抑制できる。したがって、副画素間にリーク電流が発生することを抑制することができる。これにより、クロストークに起因した意図しない発光を防ぐことができ、コントラストの極めて高い表示装置を実現できる。
　隣り合う島状のＥＬ層の間に、端部にテーパ形状を有する絶縁層１２７を設けることで、共通電極１１５の形成時に段切れが生じることを抑制し、また、共通電極１１５に局所的に膜厚が薄い箇所が形成されることを防ぐことができる。これにより、共通層１１４及び共通電極１１５において、分断された箇所に起因する接続不良、及び局所的に膜厚が薄い箇所に起因する電気抵抗の上昇が発生することを抑制できる。したがって、本発明の一態様の表示装置は、高精細化と高い表示品位の両立が可能となる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、本発明の一態様の電子機器について、図５６乃至図５８を用いて説明する。
　本実施の形態の電子機器は、表示部に本発明の一態様の表示装置を有する。本発明の一態様の表示装置は、高精細化及び高解像度化が容易である。したがって、様々な電子機器の表示部に用いることができる。
　電子機器として、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　特に、本発明の一態様の表示装置は、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器として、例えば、腕時計型及びブレスレット型の情報端末機（ウェアラブル機器）、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、メガネ型のＡＲ向け機器、及び、ＭＲ向け機器など、頭部に装着可能なウェアラブル機器等が挙げられる。
　本発明の一態様の表示装置は、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）といった極めて高い解像度を有していることが好ましい。特に４Ｋ、８Ｋ、またはそれ以上の解像度とすることが好ましい。また、本発明の一態様の表示装置における画素密度（精細度）は、１００ｐｐｉ以上が好ましく、３００ｐｐｉ以上が好ましく、５００ｐｐｉ以上がより好ましく、１０００ｐｐｉ以上がより好ましく、２０００ｐｐｉ以上がより好ましく、３０００ｐｐｉ以上がより好ましく、５０００ｐｐｉ以上がより好ましく、７０００ｐｐｉ以上がさらに好ましい。このように高い解像度及び高い精細度の一方または双方を有する表示装置を用いることで、臨場感及び奥行き感などをより高めることが可能となる。また、本発明の一態様の表示装置の画面比率（アスペクト比）は、特に限定されない。例えば、表示装置は、１：１（正方形）、４：３、１６：９、１６：１０など様々な画面比率に対応することができる。
　本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）を有してもよい。
　本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
　図５６Ａ乃至図５６Ｄを用いて、頭部に装着可能なウェアラブル機器の一例を説明する。これらウェアラブル機器は、ＡＲのコンテンツを表示する機能、ＶＲのコンテンツを表示する機能、ＳＲのコンテンツを表示する機能、ＭＲのコンテンツを表示する機能のうち少なくとも一つを有する。電子機器が、ＡＲ、ＶＲ、ＳＲ、及びＭＲなどの少なくとも一つのコンテンツを表示する機能を有することで、使用者の没入感を高めることが可能となる。
　図５６Ａに示す電子機器７００Ａ、及び、図５６Ｂに示す電子機器７００Ｂは、それぞれ、一対の表示パネル７５１と、一対の筐体７２１と、通信部（図示しない）と、一対の装着部７２３と、制御部（図示しない）と、撮像部（図示しない）と、一対の光学部材７５３と、フレーム７５７と、一対の鼻パッド７５８と、を有する。
　表示パネル７５１には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。
　電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、光学部材７５３の表示領域７５６に、表示パネル７５１で表示した画像を投影することができる。光学部材７５３は透光性を有するため、使用者は光学部材７５３を通して視認される透過像に重ねて、表示領域に表示された画像を見ることができる。したがって、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ＡＲ表示が可能な電子機器である。
　電子機器７００Ａ、及び、電子機器７００Ｂには、撮像部として、前方を撮像することのできるカメラが設けられていてもよい。また、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ジャイロセンサなどの加速度センサを備えることで、使用者の頭部の向きを検知して、その向きに応じた画像を表示領域７５６に表示することもできる。
　通信部は無線通信機を有し、当該無線通信機により映像信号等を供給することができる。なお、無線通信機に代えて、または無線通信機に加えて、映像信号及び電源電位が供給されるケーブルを接続可能なコネクタを備えていてもよい。
　電子機器７００Ａ、及び、電子機器７００Ｂには、バッテリ（図示せず）が設けられており、無線及び有線の一方または双方によって充電することができる。
　筐体７２１には、タッチセンサモジュールが設けられていてもよい。タッチセンサモジュールは、筐体７２１の外側の面がタッチされることを検出する機能を有する。タッチセンサモジュールにより、使用者のタップ操作またはスライド操作などを検出し、様々な処理を実行することができる。例えば、タップ操作によって動画の一時停止または再開などの処理を実行することが可能となり、スライド操作により、早送りまたは早戻しの処理を実行することなどが可能となる。また、２つの筐体７２１のそれぞれにタッチセンサモジュールを設けることで、操作の幅を広げることができる。
　タッチセンサモジュールとして、様々なタッチセンサを適用することができる。例えば、静電容量方式、抵抗膜方式、赤外線方式、電磁誘導方式、表面弾性波方式、光学方式等、種々の方式を採用することができる。特に、静電容量方式または光学方式のセンサを、タッチセンサモジュールに適用することが好ましい。
　光学方式のタッチセンサを用いる場合には、受光素子として、光電変換素子を用いることができる。光電変換素子の活性層には、無機半導体及び有機半導体の一方または双方を用いることができる。
　図５６Ｃに示す電子機器８００Ａ、及び、図５６Ｄに示す電子機器８００Ｂは、それぞれ、一対の表示部８２０と、筐体８２１と、通信部８２２と、一対の装着部８２３と、制御部８２４と、一対の撮像部８２５と、一対のレンズ８３２と、を有する。なお、図５６Ｄでは表示部８２０、通信部８２２及び撮像部８２５を省略している。
　表示部８２０には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。これにより、使用者に高い没入感を感じさせることができる。
　表示部８２０は、筐体８２１の内部の、レンズ８３２を通して視認できる位置に設けられる。また、一対の表示部８２０に異なる画像を表示させることで、視差を用いた３次元表示を行うこともできる。
　電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、ＶＲ向けの電子機器ということができる。電子機器８００Ａまたは電子機器８００Ｂを装着した使用者は、レンズ８３２を通して、表示部８２０に表示される画像を視認することができる。
　電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、レンズ８３２及び表示部８２０が、使用者の目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ８３２と表示部８２０との距離を変えることで、ピントを調整する機構を有していることが好ましい。
　装着部８２３により、使用者は電子機器８００Ａまたは電子機器８００Ｂを頭部に装着することができる。なお、図５６Ｃなどにおいては、メガネのつる（テンプルともいう）のような形状として例示しているがこれに限定されない。装着部８２３は、使用者が装着できればよく、例えば、ヘルメット型またはバンド型の形状としてもよい。
　撮像部８２５は、外部の情報を取得する機能を有する。撮像部８２５が取得したデータは、表示部８２０に出力することができる。撮像部８２５には、イメージセンサを用いることができる。また、望遠、広角などの複数の画角に対応可能なように複数のカメラを設けてもよい。
　なお、ここでは撮像部８２５を有する例を示したが、対象物の距離を測定することのできる測距センサ（以下、検知部ともよぶ）を設ければよい。すなわち、撮像部８２５は、検知部の一態様である。検知部として、例えばイメージセンサ、または、ライダー（ＬＩＤＡＲ：Ｌｉｇｈｔ　Ｄｅｔｅｃｔｉｏｎ　ａｎｄ　Ｒａｎｇｉｎｇ）などの距離画像センサを用いることができる。カメラによって得られた画像と、距離画像センサによって得られた画像とを用いることにより、より多くの情報を取得し、より高精度なジェスチャー操作を可能とすることができる。
　電子機器８００Ａは、骨伝導イヤフォンとして機能する振動機構を有してもよい。例えば、表示部８２０、筐体８２１、及び装着部８２３のいずれか一または複数に、当該振動機構を有する構成を適用することができる。これにより、別途、ヘッドフォン、イヤフォン、またはスピーカなどの音響機器を必要とせず、電子機器８００Ａを装着しただけで映像と音声を楽しむことができる。
　電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、入力端子を有してもよい。入力端子には映像出力機器等からの映像信号、及び、電子機器内に設けられるバッテリを充電するための電力等を供給するケーブルを接続することができる。
　本発明の一態様の電子機器は、イヤフォン７５０と無線通信を行う機能を有してもよい。イヤフォン７５０は、通信部（図示しない）を有し、無線通信機能を有する。イヤフォン７５０は、無線通信機能により、電子機器から情報（例えば音声データ）を受信することができる。例えば、図５６Ａに示す電子機器７００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。また、例えば、図５６Ｃに示す電子機器８００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。
　電子機器がイヤフォン部を有してもよい。図５６Ｂに示す電子機器７００Ｂは、イヤフォン部７２７を有する。例えば、イヤフォン部７２７と制御部とは、互いに有線接続されている構成とすることができる。イヤフォン部７２７と制御部とをつなぐ配線の一部は、筐体７２１または装着部７２３の内部に配置されていてもよい。
　同様に、図５６Ｄに示す電子機器８００Ｂは、イヤフォン部８２７を有する。例えば、イヤフォン部８２７と制御部８２４とは、互いに有線接続されている構成とすることができる。イヤフォン部８２７と制御部８２４とをつなぐ配線の一部は、筐体８２１または装着部８２３の内部に配置されていてもよい。また、イヤフォン部８２７と装着部８２３とがマグネットを有してもよい。これにより、イヤフォン部８２７を装着部８２３に磁力によって固定することができ、収納が容易となり好ましい。
　なお、電子機器は、イヤフォンまたはヘッドフォンなどを接続することができる音声出力端子を有してもよい。また、電子機器は、音声入力端子及び音声入力機構の一方または双方を有してもよい。音声入力機構として、例えば、マイクなどの集音装置を用いることができる。電子機器が音声入力機構を有することで、電子機器に、いわゆるヘッドセットとしての機能を付与してもよい。
　このように、本発明の一態様の電子機器として、メガネ型（電子機器７００Ａ、及び、電子機器７００Ｂなど）と、ゴーグル型（電子機器８００Ａ、及び、電子機器８００Ｂなど）と、のどちらも好適である。
　本発明の一態様の電子機器は、有線または無線によって、イヤフォンに情報を送信することができる。
　図５７Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
　電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
　表示部６５０２に、本発明の一態様の表示装置を適用することができる。
　図５７Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
　筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリ６５１８等が配置されている。
　保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない）により固定されている。
　表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
　表示パネル６５１１には本発明の一態様のフレキシブルディスプレイを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
　図５７Ｃにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
　表示部７０００に、本発明の一態様の表示装置を適用することができる。
　図５７Ｃに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、及び、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有してもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
　なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間など）の情報通信を行うことも可能である。
　図５７Ｄに、ノート型パーソナルコンピュータの一例を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
　表示部７０００に、本発明の一態様の表示装置を適用することができる。
　図５７Ｅ及び図５７Ｆに、デジタルサイネージの一例を示す。
　図５７Ｅに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
　図５７Ｆは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
　図５７Ｅ及び図５７Ｆにおいて、表示部７０００に、本発明の一態様の表示装置を適用することができる。
　表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
　表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
　図５７Ｅ及び図５７Ｆに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、使用者が所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
　デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数の使用者が同時にゲームに参加し、楽しむことができる。
　図５８Ａ乃至図５８Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）、マイクロフォン９００８、等を有する。
　図５８Ａ乃至図５８Ｇにおいて、表示部９００１に、本発明の一態様の表示装置を適用することができる。
　図５８Ａ乃至図５８Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有してもよい。また、電子機器にカメラ等を設け、静止画または動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有してもよい。
　図５８Ａ乃至図５８Ｇに示す電子機器の詳細について、以下説明を行う。
　図５８Ａは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字及び画像情報をその複数の面に表示することができる。図５８Ａでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例として、電子メール、ＳＮＳ、電話などの着信の通知、電子メールまたはＳＮＳなどの題名、送信者名、日時、時刻、バッテリの残量、電波強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
　図５８Ｂは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
　図５８Ｃは、タブレット端末９１０３を示す斜視図である。タブレット端末９１０３は、一例として、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲーム等の種々のアプリケーションの実行が可能である。タブレット端末９１０３は、筐体９０００の正面に表示部９００１、カメラ９００２、マイクロフォン９００８、スピーカ９００３を有し、筐体９０００の側面には操作用のボタンとしての操作キー９００５、底面には接続端子９００６を有する。
　図５８Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、及び、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
　図５８Ｅ乃至図５８Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図５８Ｅは携帯情報端末９２０１を展開した状態、図５８Ｇは折り畳んだ状態、図５８Ｆは図５８Ｅと図５８Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
　本実施例ではトランジスタを作製し、その電気特性を評価した。
　本実施例では、本発明の一態様の半導体装置を含む試料を作製した。試料の構成は、図１３、図１４Ａ及び図１４Ｂに示す半導体装置に係る記載を参照できる。具体的には、ＶＦＥＴであるトランジスタ１００Ｂ、及びＴＧＳＡ型トランジスタであるトランジスタ２００Ｂを有する試料を作製した。
＜試料の作製＞
　基板１０２として、サイズが６００ｍｍ×７２０ｍｍのガラス基板を用いた。
　トランジスタ１００Ｂの構成について説明する。導電層１１２ａとして、厚さ約３００ｎｍの銅膜と、当該銅膜上の厚さ約１００ｎｍのＩｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）膜との積層構造を用いた。導電層１１２ｂとして、厚さ約１００ｎｍのＩｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）膜を用いた。半導体層１０８として、厚さ約１６ｎｍの第１の金属酸化物膜を用いた。絶縁層１０６として、厚さ約５０ｎｍの酸化窒化シリコン膜を用いた。絶縁層１０６は、トランジスタ１００Ｂのゲート絶縁層として機能する。導電層１０４として、厚さ約５０ｎｍのチタン膜と、厚さ約２００ｎｍのアルミニウム膜と、厚さ約５０ｎｍのチタン膜とをこの順に形成した積層構造を用いた。
　絶縁層１１０の構成について説明する。絶縁層１１０ａ＿１として厚さ約７０ｎｍの窒化シリコン膜を用い、絶縁層１１０ａ＿２として厚さ約１００ｎｍの窒化シリコン膜を用い、絶縁層１１０ｂとして厚さ約５００ｎｍの酸化窒化シリコン膜を用い、絶縁層１１０ｃ＿１として厚さ約５０ｎｍの窒化シリコン膜を用い、絶縁層１１０ｃ＿２として厚さ約１００ｎｍの窒化シリコン膜を用いた。開口１４１及び開口１４３の上面形状は、円形とした。
　トランジスタ２００Ｂの構成について説明する。導電層２０２として、厚さ約３００ｎｍの銅膜と、当該銅膜上の厚さ約１００ｎｍのＩｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）膜との積層構造を用いた。導電層２０２は、導電層１１２ａと同じ工程で形成した。絶縁層１１０の構成は前述の通りである。絶縁層１２０の絶縁層１２０＿１として厚さ約６０ｎｍの窒化シリコン膜と、絶縁層１２０＿２として厚さ約５０ｎｍの酸化窒化シリコン膜を用いた。絶縁層１２０は、半導体層２０８が設けられる領域に形成した。半導体層２０８として、厚さ約２０ｎｍの第２の金属酸化物膜を用いた。半導体層２０８は、半導体層１０８と異なる材料を用いて、異なる工程で形成した。つまり、半導体層１０８に用いた第１の金属酸化物膜の組成と、半導体層２０８に用いた第２の金属酸化物膜の組成を異ならせた。絶縁層１０５として、厚さ約４０ｎｍの酸化窒化シリコン膜を用いた。絶縁層１０６の構成は、前述の通りである。絶縁層１０５及び絶縁層１０６は、トランジスタ２００Ｂのゲート絶縁層として機能する。つまり、トランジスタ２００Ｂのゲート絶縁層の膜厚を、トランジスタ１００Ｂのゲート絶縁層の膜厚より厚くした。導電層２０４、導電層２１２ａ及び導電層２１２ｂとして、厚さ約５０ｎｍのチタン膜と、厚さ約２００ｎｍのアルミニウム膜と、厚さ約５０ｎｍのチタン膜とをこの順に形成した積層構造を用いた。導電層２０４、導電層２１２ａ及び導電層２１２ｂは、導電層１０４と同じ工程で形成した。導電層２０４をマスクに不純物元素（ここでは、ホウ素）を半導体層２０８に供給することにより、領域２０８Ｌ及び領域２０８Ｄを形成した。
　絶縁層１９５として、厚さ約３００ｎｍの窒化酸化シリコン膜を用いた。絶縁層１９５上に、厚さ約１．５μｍのポリイミド膜を形成した。
＜Ｉｄ−Ｖｇ特性＞
　続いて、上記の試料について、トランジスタ１００Ｂ及びトランジスタ２００ＢのＩｄ−Ｖｇ特性を測定した。
　トランジスタのＩｄ−Ｖｇ特性の測定は、ゲート電極に印加する電圧（以下、ゲート電圧（ＶｇまたはＶｇｓ）ともいう）を、−１０Ｖから＋１０Ｖまで０．１Ｖ刻みで印加した。また、ソース電極に印加する電圧（以下、ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極に印加する電圧（以下、ドレイン電圧（ＶｄまたはＶｄｓ）ともいう）を０．１Ｖ及び５．１Ｖとした。トランジスタ２００において、バックゲート電極（導電層２０２）がソース電極（ＧＮＤ）と電気的に接続される構成とし、ゲート電極（導電層２０４）にゲート電圧（Ｖｇ）を印加してＩｄ−Ｖｄ特性を測定した。
　ここでは、チャネル幅Ｗ１００が約６．３μｍ（開口１４３の幅Ｄ１４３が２．０μｍ）のトランジスタ１００Ｂと、チャネル長Ｌ２００が６．０μｍ、チャネル幅Ｗ２００が３．０μｍのトランジスタ２００Ｂを測定した。トランジスタ１００Ｂのチャネル長Ｌ１００は約０．５μｍであった。測定数は、トランジスタ１００Ｂ及びトランジスタ２００Ｂそれぞれ、６００ｍｍ×７２０ｍｍの基板の面内で１０とした。
　トランジスタ１００ＢのＩｄ−Ｖｇ特性を図５９Ａに示し、トランジスタ２００ＢのＩｄ−Ｖｇ特性を図５９Ｂに示す。図５９Ａ及び図５９Ｂにおいて、横軸はゲート電圧（Ｖｇ）を示し、左の縦軸はドレイン電流（Ｉｄ）を示し、右の縦軸はドレイン電圧（Ｖｄ）が５．１Ｖでの電界効果移動度（μＦＥ）を示している。図５９Ａ及び図５９Ｂではそれぞれ、１０個のトランジスタのＩｄ−Ｖｇ特性を重ねて示している。また、図５９Ａでは、チャネル長を“Ｌ＝０．５μｍ”、チャネル幅を“Ｗ＝６．３μｍ”と記している。図５９Ｂでは、チャネル長を“Ｌ＝６μｍ”、チャネル幅を“Ｗ＝３μｍ”と記している。
　図５９Ａ及び図５９Ｂに示すように、同じガラス基板上に一部の工程を共通にして形成されたＶＦＥＴであるトランジスタ１００Ｂと、ＴＧＳＡ型トランジスタであるトランジスタ２００Ｂのそれぞれにおいて、良好な電気特性が得られることを確認できた。また、トランジスタ２００Ｂと比較して、トランジスタ１００Ｂは電界効果移動度が高いことを確認できた。
＜信頼性＞
　続いて、上記試料の信頼性を評価した。
　信頼性評価として、ＧＢＴ（Ｇａｔｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験を行った。本実施例では、ＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験、及びＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験を行った。
　ＰＢＴＳ試験では、トランジスタが形成されている基板を６０℃に保持し、トランジスタのソースとドレインに０．１Ｖ、ゲートに１０Ｖの電圧を印加し、この状態を１時間保持した。試験環境は暗状態とした。ＮＢＴＩＳ試験では、トランジスタが形成されている基板を６０℃に保持し、５０００ｌｘの白色ＬＥＤ光を照射した状態で、トランジスタのソースとドレインに０Ｖ、ゲートに−１０Ｖの電圧を印加し、この状態を１時間保持した。白色ＬＥＤ光は、ガラス基板側から照射した。
　ＰＢＴＳ試験前後、及びＮＢＴＩＳ試験前後でのしきい値電圧の変動量を、図６０に示す。図６０において、横軸はトランジスタの条件を示し、縦軸はしきい値電圧の変動量（△Ｖｔｈ）を示している。また、図６０では、図５９Ａ及び図５９Ｂと同様に、チャネル長及びチャネル幅を示している。
　図６０に示すように、トランジスタ１００Ｂとトランジスタ２００Ｂのそれぞれにおいて、ＰＢＴＳ試験及びＮＢＴＩＳ試験ともにしきい値電圧の変動量は小さく、信頼性が高いことを確認できた。
　本実施例において、半導体層に異なる材料を用い、ゲート絶縁層の膜厚が異なるＶＦＥＴとＴＧＳＡ型トランジスタをガラス基板上に作製し、良好な電気特性と高い信頼性が得られることを確認できた。
１０Ａ：半導体装置、１０Ｂ：半導体装置、１０Ｃ：半導体装置、１０Ｄ：半導体装置、１０Ｅ：半導体装置、１０Ｆ：半導体装置、１０Ｇ：半導体装置、１０Ｈ：半導体装置、１０Ｊ：半導体装置、１０：半導体装置、５０Ａ：表示装置、５０Ｂ：表示装置、５０Ｃ：表示装置、５０Ｄ：表示装置、５０Ｅ：表示装置、５０Ｆ：表示装置、５０Ｇ：表示装置、５１Ａ：画素回路、５１：画素回路、５２Ａ：トランジスタ、５２Ｂ：トランジスタ、５２Ｃ：トランジスタ、５３：容量、６１：発光デバイス、１００Ａ：トランジスタ、１００Ｂ：トランジスタ、１００Ｃ：トランジスタ、１００Ｄ：トランジスタ、１００Ｅ：トランジスタ、１００Ｆ：トランジスタ、１００：トランジスタ、１０２：基板、１０３：導電層、１０４Ｃ：導電層、１０４Ｆ：導電層、１０４ｆ：導電膜、１０４：導電層、１０５Ａ：絶縁層、１０５ｆ：絶縁膜、１０５：絶縁層、１０６ｆ：絶縁膜、１０６：絶縁層、１０７：絶縁層、１０８Ｃ：半導体層、１０８Ｆ：半導体層、１０８ｆ：金属酸化物膜、１０８Ｌ：領域、１０８：半導体層、１１０ａ：絶縁層、１１０ａ＿１：絶縁層、１１０ａ＿２：絶縁層、１１０ａｆ：絶縁膜、１１０ｂ：絶縁層、１１０ｂｆ：絶縁膜、１１０ｃ：絶縁層、１１０ｃ＿１：絶縁層、１１０ｃ＿２：絶縁層、１１０ｃｆ：絶縁膜、１１０：絶縁層、１１１Ｂ：画素電極、１１１Ｇ：画素電極、１１１Ｒ：画素電極、１１１Ｓ：画素電極、１１１：画素電極、１１２ａ：導電層、１１２ａＣ：導電層、１１２ａＦ：導電層、１１２Ｂ：導電層、１１２ｂ：導電層、１１２ｂＣ：導電層、１１２ＢＦ：導電層、１１２ｂＦ：導電層、１１２ｂｆ：導電膜、１１３Ｂ：ＥＬ層、１１３Ｇ：ＥＬ層、１１３Ｒ：ＥＬ層、１１３Ｓ：機能層、１１３：ＥＬ層、１１４：共通層、１１５：共通電極、１１７：遮光層、１１８Ｂ：犠牲層、１１８Ｇ：犠牲層、１１８Ｒ：犠牲層、１１９Ｂ：犠牲層、１１９Ｇ：犠牲層、１２０＿１：絶縁層、１２０＿１ｆ：絶縁膜、１２０＿２：絶縁層、１２０＿２ｆ：絶縁膜、１２０ｆ：絶縁膜、１２０：絶縁層、１２３：導電層、１２４Ｂ：導電層、１２４Ｇ：導電層、１２４Ｒ：導電層、１２５ｆ：絶縁膜、１２５：絶縁層、１２６Ｂ：導電層、１２６Ｇ：導電層、１２６Ｒ：導電層、１２７：絶縁層、１２８：層、１３０Ｂ：発光素子、１３０Ｇ：発光素子、１３０Ｒ：発光素子、１３０Ｓ：受光素子、１３１：保護層、１３２Ｂ：着色層、１３２Ｇ：着色層、１３２Ｒ：着色層、１３３Ｂ：層、１３３Ｂｆ：膜、１３３Ｇ：層、１３３Ｒ：層、１３３：層、１３５：開口、１３９：開口、１４０：接続部、１４１Ｆ：開口、１４１：開口、１４２：接着層、１４３Ｆ：開口、１４３：開口、１４７ａ：開口、１４７ｂ：開口、１４８：開口、１４９：開口、１５１：基板、１５２：基板、１５３：絶縁層、１５９ａ：レジストマスク、１５９ｂ：レジストマスク、１５９ｃ：レジストマスク、１６２：表示部、１６４：周辺回路部、１６５：配線、１６６：導電層、１６８：接続部、１７２：ＦＰＣ、１７３：ＩＣ、１８０：金属酸化物層、１９５：絶縁層、２００Ａ：トランジスタ、２００Ｂ：トランジスタ、２００Ｃ：トランジスタ、２００Ｄ：トランジスタ、２００Ｅ：トランジスタ、２００Ｆ：トランジスタ、２００Ｇ：トランジスタ、２００Ｈ：トランジスタ、２００：トランジスタ、２０２：導電層、２０４：導電層、２０５Ｂ：トランジスタ、２０５Ｄ：トランジスタ、２０５Ｇ：トランジスタ、２０５Ｒ：トランジスタ、２０５Ｓ：トランジスタ、２０８Ｄ：領域、２０８ｆ：金属酸化物膜、２０８Ｌ：領域、２０８：半導体層、２１０：画素、２１２ａ：導電層、２１２ｂ：導電層、２３０Ｂ：画素、２３０Ｇ：画素、２３０Ｒ：画素、２３０：画素、２３１：第１駆動回路部、２３２：第２駆動回路部、２３５：絶縁層、２３６：配線、２３７：絶縁層、２３８：配線、２４２：接続層、３５２：指、３５３：層、３５５：回路層、３５７：層、７００Ａ：電子機器、７００Ｂ：電子機器、７２１：筐体、７２３：装着部、７２７：イヤフォン部、７５０：イヤフォン、７５１：表示パネル、７５３：光学部材、７５６：表示領域、７５７：フレーム、７５８：鼻パッド、８００Ａ：電子機器、８００Ｂ：電子機器、８２０：表示部、８２１：筐体、８２２：通信部、８２３：装着部、８２４：制御部、８２５：撮像部、８２７：イヤフォン部、８３２：レンズ、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリ、７０００：表示部、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型パーソナルコンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、９０００：筐体、９００１：表示部、９００２：カメラ、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５０：アイコン、９０５１：情報、９０５２：情報、９０５３：情報、９０５４：情報、９０５５：ヒンジ、９１０１：携帯情報端末、９１０２：携帯情報端末、９１０３：タブレット端末、９２００：携帯情報端末、９２０１：携帯情報端末

Claims (12)

  1. 　第１のトランジスタと、第２のトランジスタと、第１の絶縁層と、を有し、
    　前記第１のトランジスタは、第１の導電層と、第２の導電層と、第１の半導体層と、前記第１の半導体層上の第２の絶縁層と、前記第２の絶縁層上の第３の導電層と、を有し、
    　前記第１の絶縁層は、前記第１の導電層と前記第２の導電層に挟持され、
    　前記第１の絶縁層及び前記第２の導電層は、前記第１の導電層に達する開口を有し、
    　前記第１の半導体層は、前記開口において、前記第１の導電層の上面、前記第１の絶縁層の側面、及び前記第２の導電層の側面と接し、
    　前記第１の半導体層は、前記第２の絶縁層を介して、前記第３の導電層と重なる領域を有し、
    　前記第２のトランジスタは、前記第１の絶縁層上の第２の半導体層と、前記第２の半導体層上の第３の絶縁層と、前記第３の絶縁層上の前記第２の絶縁層と、前記第２の絶縁層上の第４の導電層と、を有し、
    　前記第２の半導体層の端部は、前記第３の絶縁層の端部と一致または概略一致し、
    　前記第２の絶縁層は、前記第３の絶縁層の上面及び側面、及び前記第２の半導体層の側面と接し、
    　前記第２の半導体層は、前記第２の絶縁層及び前記第３の絶縁層を介して、前記第４の導電層と重なる領域を有する半導体装置。
  2. 　請求項１において、
    　前記第１の絶縁層と前記第２の半導体層との間に、第４の絶縁層を有し、
    　前記第４の絶縁層は、前記第２の導電層の下面と接する半導体装置。
  3. 　請求項１において、
    　前記第１の絶縁層と前記第２の半導体層との間に、島状の第４の絶縁層を有し、
    　前記第２の半導体層の端部は、前記第４の絶縁層の上面と接し、
    　前記第４の絶縁層の端部は、前記第１の絶縁層の上面と接し、
    　前記第２の絶縁層は、前記第４の絶縁層の上面及び側面と接する半導体装置。
  4. 　請求項１において、
    　前記第１の絶縁層と前記第２の半導体層との間に、第４の絶縁層を有し、
    　前記第４の絶縁層は、前記第２の導電層の上面及び側面と接する半導体装置。
  5. 　第１のトランジスタと、第２のトランジスタと、第１の絶縁層と、を有し、
    　前記第１のトランジスタは、第１の導電層と、第２の導電層と、第１の半導体層と、前記第１の半導体層上の第２の絶縁層と、前記第２の絶縁層上の第３の導電層と、を有し、
    　前記第１の絶縁層は、前記第１の導電層と前記第２の導電層に挟持され、
    　前記第１の絶縁層及び前記第２の導電層は、前記第１の導電層に達する第１の開口を有し、
    　前記第１の半導体層は、前記第１の開口において、前記第１の導電層の上面、前記第１の絶縁層の側面、及び前記第２の導電層の側面と接し、
    　前記第１の半導体層は、前記第２の絶縁層を介して、前記第３の導電層と重なる領域を有し、
    　前記第２のトランジスタは、第４の導電層と、第５の導電層と、第２の半導体層と、前記第２の半導体層上の第３の絶縁層と、前記第３の絶縁層上の前記第２の絶縁層と、前記第２の絶縁層上の第６の導電層と、を有し、
    　前記第１の絶縁層は、前記第４の導電層と前記第５の導電層に挟持され、
    　前記第１の絶縁層及び前記第５の導電層は、前記第４の導電層に達する第２の開口を有し、
    　前記第２の半導体層は、前記第２の開口において、前記第４の導電層の上面、前記第１の絶縁層の側面、及び前記第５の導電層の側面と接し、
    　前記第２の半導体層の端部は、前記第３の絶縁層の端部と一致または概略一致し、
    　前記第２の半導体層は、前記第２の絶縁層及び前記第３の絶縁層を介して、前記第６の導電層と重なる領域を有する半導体装置。
  6. 　請求項１乃至請求項５のいずれか一において、
    　前記第１の半導体層及び前記第２の半導体層はそれぞれ、金属酸化物を有する半導体装置。
  7. 　請求項１乃至請求項５のいずれか一において、
    　前記第１の半導体層と前記第２の半導体層は、異なる材料を有する半導体装置。
  8. 　請求項１乃至請求項５のいずれか一において、
    　前記第１の半導体層と前記第２の半導体層は、同じ材料を有する半導体装置。
  9. 　請求項１乃至請求項４のいずれか一において、
    　前記第２のトランジスタは、第７の導電層を有し、
    　前記第７の導電層は、前記第１の絶縁層を介して、前記第２の半導体層と重なる領域を有する半導体装置。
  10. 　請求項９において、
    　前記第１の導電層と前記第７の導電層は、同じ材料を有する半導体装置。
  11. 　請求項２乃至請求項４のいずれか一において、
    　前記第２のトランジスタは、第７の導電層を有し、
    　前記第７の導電層は、前記第１の絶縁層と前記第４の絶縁層との間に設けられる半導体装置。
  12. 　請求項１１において、
    　前記第２の導電層と前記第７の導電層は、同じ材料を有する半導体装置。
PCT/IB2023/057604 2022-08-10 2023-07-27 半導体装置 Ceased WO2024033735A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US19/100,705 US20250351674A1 (en) 2022-08-10 2023-07-27 Semiconductor device
CN202380058213.7A CN119678670A (zh) 2022-08-10 2023-07-27 半导体装置
KR1020257005930A KR20250048717A (ko) 2022-08-10 2023-07-27 반도체 장치
DE112023003384.6T DE112023003384T5 (de) 2022-08-10 2023-07-27 Halbleitervorrichtung
JP2024540067A JPWO2024033735A1 (ja) 2022-08-10 2023-07-27

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-128020 2022-08-10
JP2022128020 2022-08-10

Publications (1)

Publication Number Publication Date
WO2024033735A1 true WO2024033735A1 (ja) 2024-02-15

Family

ID=89851085

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2023/057604 Ceased WO2024033735A1 (ja) 2022-08-10 2023-07-27 半導体装置

Country Status (6)

Country Link
US (1) US20250351674A1 (ja)
JP (1) JPWO2024033735A1 (ja)
KR (1) KR20250048717A (ja)
CN (1) CN119678670A (ja)
DE (1) DE112023003384T5 (ja)
WO (1) WO2024033735A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025202852A1 (ja) * 2024-03-29 2025-10-02 株式会社半導体エネルギー研究所 記憶素子、記憶装置及び電子機器
WO2026018136A1 (ja) * 2024-07-19 2026-01-22 株式会社半導体エネルギー研究所 半導体装置の作製方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012174836A (ja) * 2011-02-21 2012-09-10 Fujitsu Ltd 縦型電界効果トランジスタとその製造方法及び電子機器
JP2016149552A (ja) * 2015-02-11 2016-08-18 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2017168760A (ja) * 2016-03-18 2017-09-21 株式会社ジャパンディスプレイ 半導体装置
CN111627936A (zh) * 2020-06-10 2020-09-04 昆山龙腾光电股份有限公司 一种阵列基板及其制备方法和远程触控液晶显示装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016038508A1 (en) 2014-09-12 2016-03-17 Semiconductor Energy Laboratory Co., Ltd. Display device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012174836A (ja) * 2011-02-21 2012-09-10 Fujitsu Ltd 縦型電界効果トランジスタとその製造方法及び電子機器
JP2016149552A (ja) * 2015-02-11 2016-08-18 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2017168760A (ja) * 2016-03-18 2017-09-21 株式会社ジャパンディスプレイ 半導体装置
CN111627936A (zh) * 2020-06-10 2020-09-04 昆山龙腾光电股份有限公司 一种阵列基板及其制备方法和远程触控液晶显示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025202852A1 (ja) * 2024-03-29 2025-10-02 株式会社半導体エネルギー研究所 記憶素子、記憶装置及び電子機器
WO2026018136A1 (ja) * 2024-07-19 2026-01-22 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
CN119678670A (zh) 2025-03-21
US20250351674A1 (en) 2025-11-13
DE112023003384T5 (de) 2025-06-05
JPWO2024033735A1 (ja) 2024-02-15
KR20250048717A (ko) 2025-04-10

Similar Documents

Publication Publication Date Title
US12588290B2 (en) Semiconductor device and method for manufacturing the semiconductor device
US20250234591A1 (en) Semiconductor device and method for fabricating the semiconductor device
US20250275183A1 (en) Semiconductor device and method for manufacturing the semiconductor device
US20250241144A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP2023168294A (ja) 半導体装置、及び表示装置
US20250351674A1 (en) Semiconductor device
US20250374676A1 (en) Semiconductor device
WO2024042408A1 (ja) 半導体装置
US20250338717A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20260020288A1 (en) Transistor and method for fabricating transistor
WO2024134444A1 (ja) 半導体装置、及び、半導体装置の作製方法
WO2024018317A1 (ja) 半導体装置
US20260059834A1 (en) Semiconductor device
US20250311297A1 (en) Semiconductor device
US20250227957A1 (en) Semiconductor device
US20250261510A1 (en) Semiconductor device
WO2024047488A1 (ja) 半導体装置
CN118974947A (zh) 半导体装置
WO2024074954A1 (ja) 半導体装置及び表示装置
WO2025046389A1 (ja) 半導体装置、及び半導体装置の作製方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23852076

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2024540067

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 202380058213.7

Country of ref document: CN

ENP Entry into the national phase

Ref document number: 20257005930

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 112023003384

Country of ref document: DE

WWP Wipo information: published in national office

Ref document number: 202380058213.7

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 1020257005930

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 112023003384

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 23852076

Country of ref document: EP

Kind code of ref document: A1