WO2024005342A1 - 정전기 방전 보호 회로 및 이를 포함하는 전자 장치 - Google Patents

정전기 방전 보호 회로 및 이를 포함하는 전자 장치 Download PDF

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WO2024005342A1
WO2024005342A1 PCT/KR2023/006004 KR2023006004W WO2024005342A1 WO 2024005342 A1 WO2024005342 A1 WO 2024005342A1 KR 2023006004 W KR2023006004 W KR 2023006004W WO 2024005342 A1 WO2024005342 A1 WO 2024005342A1
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WO
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pad
node
electrostatic discharge
electronic device
discharge protection
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PCT/KR2023/006004
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English (en)
French (fr)
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이효정
조철구
정수현
오정일
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삼성전자 주식회사
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers

Definitions

  • the present disclosure relates to an electrostatic discharge protection circuit and an electronic device including the same, and more specifically, to an electrostatic discharge protection circuit in which a spark gap is disposed in front of a resistor element on a PCB to prevent electrostatic discharge pulses coming from a connector from flowing into the electronic device. Pertains to a discharge protection circuit and an electronic device including the same.
  • the internal circuits of electronic devices may be damaged by electrostatic discharge generated during the production process or during use.
  • the internal circuit may be damaged by ESD pulses flowing from the connector.
  • the electrostatic discharge protection circuit on the PCB board includes a first pad connected to a first node, a second pad disposed spaced apart from the first pad and connected to a ground voltage terminal, the first node, and It may include a first resistor connected to a second node different from the first node and a first capacitor connected to the second node and the ground voltage terminal.
  • an electronic device for preventing electrostatic discharge includes a connector terminal portion, an integrated circuit, and a first line connecting the connector terminal portion and the integrated circuit on a printed circuit board (PCB) substrate.
  • a circuit comprising: a first pad connected to a first node of the first line, a second pad spaced apart from the first pad and connected to a ground voltage terminal, and the first pad connected to the first node of the first line. It may include a first resistor connected to a node and a second node of the first line that is different from the first node, and a first capacitor connected to the second node and the ground voltage terminal.
  • a printed circuit board assembly (PCB assembly) on which an electrostatic discharge protection circuit is mounted includes a first signal wire connected to a connector terminal, a second signal wire connected to an integrated circuit, and a first signal wire connected to the first signal wire.
  • a first pad disposed to be spaced apart from the first pad, a second pad connected to a ground voltage terminal, a third pad connected to the first signal line, disposed to be spaced apart from the third pad, and the second
  • a fourth pad connected to a signal wire, a first resistor element connected to the third pad and the fourth pad, a fifth pad connected to the second signal wire, disposed to be spaced apart from the fifth pad, and the ground.
  • It may include a sixth pad connected to a voltage terminal, and a first capacitor element connected to the fifth pad and the sixth pad.
  • a method of protecting against electrostatic discharge on a PCB board includes the steps of receiving an electrostatic discharge (ESD) pulse flowing into the PCB board from a connector terminal part, connected to the connector terminal part and on the PCB board. Reflecting at least a portion of the ESD pulse by a resistor element disposed, and a first pad connected to the connector terminal portion and the resistor element and disposed on the PCB board, and spaced apart from the first pad on the PCB It may include discharging the received ESD pulse and the reflected ESD pulse to a ground voltage terminal connected to the second pad through an arc between second pads disposed on the substrate.
  • ESD electrostatic discharge
  • FIG. 1 is a conceptual diagram illustrating an electronic device according to an embodiment.
  • Figure 2 is a circuit diagram showing an electrostatic discharge protection circuit according to one embodiment.
  • 3A to 3G are plan views showing a pattern design of a PCB board on which an electrostatic discharge protection circuit is mounted according to an embodiment.
  • Figure 4 is a plan view showing a pattern design of a PCB board on which an electrostatic discharge protection circuit is mounted according to an embodiment.
  • Figure 5 is a circuit diagram showing an electrostatic discharge protection circuit according to one embodiment.
  • Figure 6 is a diagram showing the shape of a pad according to one embodiment.
  • Figure 7 is a flowchart showing a method for protecting against electrostatic discharge according to an embodiment.
  • Figure 8 is a block diagram showing an electronic device according to an embodiment.
  • a pad refers to a metal plate disposed on a printed circuit board (PCB) substrate.
  • PCB printed circuit board
  • pads can be used to mount circuit elements such as resistor elements on a PCB board.
  • the pad may be used to form a spark gap.
  • a pad may also be referred to as an electrode.
  • a spark gap may consist of an array of at least two conductive electrodes.
  • the conductive electrode array may include pads spaced apart on a PCB substrate. For example, if the potential difference between spaced apart pads exceeds the breakdown voltage of the air between the pads, a spark may be formed between the pads.
  • the spark gap may be formed by placing at least two pads spaced apart on the PCB.
  • a complete circuit board in which circuit elements or components for implementing an electrostatic discharge protection circuit are assembled on a PCB board may also be referred to as a PCB assembly.
  • the ground voltage terminal may represent the frame ground (FRAME Ground) of the PCB board.
  • the ground voltage terminal may be connected to the earth voltage terminal, but may not be connected.
  • FIG. 1 is a conceptual diagram illustrating an electronic device according to an embodiment.
  • the electronic device 100 may be a device that operates using electrical energy as power.
  • the electronic device 100 may operate by receiving electrical energy from the outside.
  • the electronic device 100 may include a smart phone, a smart pad, a wearable device, a digital camera, a television, a monitor, and a laptop computer ( It may include various electronic devices that can receive power, such as a laptop computer, black-box, robot, etc.
  • the electronic device 100 may be a home appliance.
  • the electronic device 100 may be a device installed in a house to help a user with housework, such as an air conditioner, refrigerator, washing machine, dishwasher, and vacuum cleaner.
  • the electronic device 100 may include a connector terminal unit 110, an electrostatic discharge protection circuit 120, and an integrated circuit 130. At least some of the components of the electronic device 100 may be disposed on a PCB board.
  • the connector terminal unit 110 may include a plurality of terminals for connecting an external electronic device (not shown) or a power source to the electronic device 100 by wire.
  • the connector terminal unit 110 includes a Universal Serial Bus (USB) connector, an Institute of Electrical and Electronics Engineers (IEEE) 1394 connector, a D-subminiature (D-Sub) connector, a ribbon cable connector, and an edge ( edge) connector, PS/2 (Personal System/2) connector, DIN (Deutsche Industrie Normen) connector, RJ (Registered Jack) connector, MT (Mechanically Transferable) connector, MPO (Multi-fiber Push-on) connector, RS- 232C (Recommended Standard 232C) connector, V.35 connector, DP (DisplayPort) connector, DVI (Digital Visual Interface) connector, HDMI (High Definition Multimedia Interface) connector, phone plug, RCA (Radio Corporation of America) Connector, It may include terminals corresponding to at least one of the SubMiniature version A) type connectors.
  • the present disclosure is not limited
  • the connector terminal portion 110 may be provided on a PCB board.
  • the connector terminal unit 110 may include a plurality of terminals for receiving signals from the outside or outputting signals to the outside. In one embodiment, the plurality of terminals may be exposed to the outside and may be surface treated such as plating to prevent discoloration or surface oxidation.
  • the connector terminal unit 110 and the integrated circuit 130 may be connected through at least one line. In one embodiment, between the connector terminal unit 110, the electrostatic discharge protection circuit 120, and the integrated circuit 130, wires corresponding to at least one line may be disposed on the PCB. The wires may form a path for transmitting a signal input through the connector terminal 110 to the integrated circuit 130 or a path for transmitting a signal from the integrated circuit 130 to the connector terminal 110.
  • the connector 10 may be inserted into the connector terminal portion 110.
  • the retraction operation may include a retraction operation or an insertion fixation operation by the user.
  • the connector 10 may be implemented as a cable electrically connected to an external electronic device or a power source. The moment the connector is inserted into the connector terminal 110, a pulse due to an electrostatic discharge (ESD) phenomenon (i.e., an ESD pulse) may be applied (or introduced) into the electronic device 100.
  • ESD electrostatic discharge
  • the electrostatic discharge protection circuit 120 may protect the electronic device 100 from ESD pulses.
  • ESD pulse may destroy semiconductor devices and/or wiring within the integrated circuit 130 and cause malfunction of the integrated circuit 130.
  • the electrostatic discharge protection circuit 120 may operate to prevent ESD pulses from flowing into the integrated circuit 130 .
  • the electrostatic discharge protection circuit 120 may be provided on a PCB board.
  • the electrostatic discharge protection circuit 120 may be connected to the connector terminal portion 110 through wiring on the PCB board.
  • the electrostatic discharge protection circuit 120 may include a first pad and a second pad formed on one side of the PCB board.
  • the first pad may be connected to a wire connecting the connector terminal portion 110 and the integrated circuit 130.
  • the second pad may be connected to the ground voltage terminal.
  • the first pad and the second pad may be spaced apart from each other at a predetermined interval and placed on the PCB board.
  • the first pad and the second pad can form a spark gap.
  • An arc may be formed in the spark gap formed between the first pad and the second pad by the ESD pulse flowing into the wiring. That is, arc discharge may occur in the spark gap formed between the first pad and the second pad.
  • the incoming ESD pulse can flow to the ground voltage terminal through the path formed by the arc.
  • the integrated circuit 130 may control the operation of the electronic device 100 or perform a function.
  • the integrated circuit 130 may receive electrical energy or transmit and receive electrical signals through the connector terminal portion 110.
  • the integrated circuit 130 may supply electrical energy inside the electronic device 100.
  • the integrated circuit 130 may include a communication circuit that performs a communication function of the electronic device 100.
  • Integrated circuit 130 may be connected to electrostatic discharge protection circuit 120. Voltage, current, and/or signals from the connector terminal portion 110 may be transmitted to the integrated circuit 130 through wiring.
  • the electrostatic discharge protection circuit 120 may be disposed between the connector terminal 110 and the integrated circuit 130, and the ESD pulse input through the wiring is connected to the spark gap of the electrostatic discharge protection circuit 120. It can be discharged through.
  • the integrated circuit 130 may be protected from ESD pulses by the spark gap of the electrostatic discharge protection circuit 120.
  • Figure 2 is a circuit diagram showing an electrostatic discharge protection circuit according to one embodiment.
  • the configuration, operation, and function of the connector terminal portion 110, the electrostatic discharge protection circuit 120, and the integrated circuit 130 described in FIG. 1 are similar to those of the connector terminal portion 210, the electrostatic discharge protection circuit 220, and the integrated circuit of FIG. 2. Since it corresponds to the configuration, operation, and function of the circuit 230, redundant content will be omitted.
  • the connector terminal unit 210 may be connected to the integrated circuit 230 through at least one line.
  • the connector terminal unit 210 and the integrated circuit 230 are connected by one line, but the present disclosure is not limited to this.
  • the electrostatic discharge protection circuit 220 may include a first pad (PAD1), a second pad (PAD2), a first resistor (R1), and a first capacitor (C1).
  • PAD1 first pad
  • PAD2 second pad
  • R1 first resistor
  • C1 first capacitor
  • the first pad PAD1 may be connected to the first node N1.
  • the first node N1 may be located on a line connecting the connector terminal 210 and the integrated circuit 230.
  • the first node N1 may be connected to the connector terminal portion 210.
  • the second pad PAD2 is disposed to be spaced apart from the first pad PAD1 and may be connected to the ground voltage terminal.
  • the first pad PAD1 and the second pad PAD2 may form a spark gap.
  • the spark gap may represent an interval between the first pad (PAD1) and the second pad (PAD2) to generate a spark by forming an arc in the air.
  • the first pad (PAD1) and the second pad (PAD2) may be formed on one side of the PCB board.
  • the distance G1 between the first pad PAD1 and the second pad PAD2 (i.e., the size of the spark gap) may be 10 ⁇ m to 100 ⁇ m.
  • the gap G1 between the first pad PAD1 and the second pad PAD2 is too narrow, a short circuit may occur, so it is limited to 10 ⁇ m or more.
  • the present disclosure is not limited thereto, and it should be understood that as technology progresses, the gap G1 between the first pad PAD1 and the second pad PAD2 may become narrower or wider.
  • the first resistor R1 may be connected to the first node N1 and the second node N2.
  • the first end of the first resistor R1 may be connected to the first node N1.
  • the second end of the first resistor R1 may be connected to the second node N2.
  • the second node N2 may be connected to the integrated circuit 230 .
  • the second node N2 may be located on a line connecting the connector terminal 210 and the integrated circuit 230.
  • the second node (N2) may be different from the first node (N1).
  • the ESD pulse may be directly applied to the resistor element corresponding to the first resistor R1.
  • the temperature of the resistance element rises instantaneously, causing a problem in which the resistance element is melted or an internal temperature difference occurs, causing cracks to occur in the resistance element.
  • a spark gap is provided in front of the first resistor R1 (that is, the first stage), so that the resistance value of the first resistor R1 can be maintained.
  • a spark gap is provided in front of the first resistor R1 (i.e., the first stage), thereby preventing ESD between pads on which the resistor element corresponding to the first resistor R1 is mounted. Discharge can be prevented.
  • the first resistor R1 may include an anti-surge resistance element. In this case, damage due to large power momentarily applied to the circuit can be prevented and improved immunity to ESD pulses can be provided.
  • the first capacitor C1 may be connected to the second node N2 and the ground voltage terminal.
  • the first terminal of the first capacitor C1 may be connected to the second node N2.
  • the second terminal of the first capacitor C1 may be connected to the ground voltage terminal.
  • the first resistor (R1) and the first capacitor (C1) may operate as a low pass filter.
  • the electrostatic discharge circuit 220 can be mounted on a PCB board at a low cost.
  • the same impedance is implemented in the entire frequency band, so that high impedance can be implemented even at low frequencies compared to the LC filter.
  • the first resistor R1 may function as a damping resistor for ESD pulses.
  • an ESD protection function for the integrated circuit 230 may be performed by the first pad (PAD1) and the second pad (PAD2).
  • the first pad (PAD1) and the second pad (PAD2) are disposed on the PCB board, so that the ESD protection function is performed without additional mounting of ESD protection elements (e.g., TVS (Transient Voltage Suppressor) diode, varistor, etc.) It can be. That is, since the ESD protection element does not need to be mounted on the PCB board, the electrostatic discharge protection circuit 220 and/or the electronic device including the electrostatic discharge protection circuit 220 can be miniaturized.
  • ESD protection elements e.g., TVS (Transient Voltage Suppressor) diode, varistor, etc.
  • an ESD protection element is additionally mounted in the electrostatic discharge protection circuit 220, the signal may be distorted due to the capacitance of the ESD protection element, and separate tuning work may be required due to signal distortion.
  • circuits e.g., touch sensor circuits, high-speed communication circuits, etc.
  • material and processing costs may increase.
  • the entire circuit may malfunction due to a defect (eg, short circuit) in the ESD protection element.
  • the electrostatic discharge protection circuit 220 according to one embodiment performs the ESD protection function without additional mounting of an ESD protection element, so the above-mentioned problem does not occur.
  • the reflection coefficient for the ESD pulse may follow the relationship in Equation 1.
  • Equation 1 is defined as the reflection coefficient.
  • Z L is defined as load impedance
  • Z C is defined as characteristic impedance.
  • the voltage of an ESD pulse can be transmitted to a load through a line.
  • the load may be composed of a first resistor (R1), a first capacitor (C1), and an integrated circuit 230.
  • R1 first resistor
  • C1 first capacitor
  • the value of the load impedance is 300 ⁇ and the value of the characteristic impedance is 50 ⁇ . In this case, the value of the reflection coefficient is 0.75.
  • a voltage corresponding to 75% of the voltage of the ESD pulse is additionally applied to the first node (N1), and as a result, a voltage corresponding to 175% of the voltage of the ESD pulse is applied to the first node (N1). .
  • a voltage greater than the voltage of the ESD pulse may be applied to the first pad PAD1 connected to the first node N1 by the first resistor R1.
  • the larger the value of the first resistance (R1) the larger the reflection coefficient, making it easier to generate sparks.
  • at least a portion of the ESD pulse is reflected by the first resistor R1 and diverted to the first pad PAD1, thereby forming two pads for mounting a device corresponding to the first resistor R1. Arc discharge in between can be prevented.
  • 3A to 3G are plan views showing a pattern design of a PCB board on which an electrostatic discharge protection circuit is mounted according to an embodiment.
  • the electrostatic discharge protection circuits 120 and 220 of FIG. 1 or FIG. 2 may be provided on a PCB board.
  • content that overlaps with the content described in FIGS. 1 and 2 is omitted. Since the height of the exposed portion on the PCB board is significantly smaller than the height of the PCB board, for convenience of explanation, it is assumed that the shape of the pads disposed on the PCB board is two-dimensional.
  • a first signal wire (the signal wire may also be referred to as a wire or a wire pattern) (SL1a) and a second signal wire (SL1a) are formed on one side of the PCB board 300a.
  • SL2a may be formed.
  • the first side of the PCB board 300a may be electrically connected to the connector terminal portions 110 and 210 through the first signal wire SL1a, and the second side may be electrically connected to the integrated circuits 130 and 230 through the second signal wire SL2a.
  • the connector terminal portions 110 and 210 and the integrated circuits 130 and 230 may be electrically connected through a resistance element Ra connected in series to the first signal wire SL1a and the second signal wire SL2a. .
  • the first pad PAD1a may be electrically connected to the first signal line SL1a.
  • the second pad PAD2a may be arranged to be spaced apart from the first pad PAD1a.
  • the first pad (PAD1a) and the second pad (PAD2a) may be arranged to face each other.
  • the second pad PAD2a may be electrically connected to the ground wire GDa, which provides a path to the ground voltage terminal (eg, ground plane).
  • first side of the first pad PAD1a and the first side of the second pad PAD2a may face each other.
  • lines where the first pad (PAD1a) and the second pad (PAD2a) face each other may be parallel to each other.
  • the lines where the first pad (PAD1a) and the second pad (PAD2a) face each other may be straight lines.
  • the first pad (PAD1a) and the second pad (PAD2a) may have a rectangular shape.
  • the first pad (PAD1a) and the second pad (PAD2a) are not processed with PSR (Photo Solder Resist), and the ground wire (GNDa) is processed with PSR.
  • PSR Photo Solder Resist
  • the third pad RP1a may be electrically connected to the first signal line SL1a.
  • the fourth pad RP2a may be arranged to be spaced apart from the third pad RP1a.
  • the fourth pad RP2a may be connected to the second signal line SL2a.
  • a resistance element Ra may be disposed between the third pad RP1a and the fourth pad RP2a.
  • the first end of the resistance element Ra may be electrically connected to the third pad RP1a, and the second end may be electrically connected to the fourth pad RP2a.
  • the first signal line SL1a and the second signal line SL2a may be electrically connected through a resistance element Ra connected in series.
  • the fifth pad CP1a may be electrically connected to the second signal line SL2a.
  • the sixth pad CP2a may be arranged to be spaced apart from the fifth pad CP1a.
  • the sixth pad CP2a may be connected to the ground voltage terminal.
  • a capacitor element Ca may be disposed between the fifth pad CP1a and the sixth pad CP2a. The first end of the capacitor element Ca may be electrically connected to the fifth pad CP1a, and the second end may be electrically connected to the sixth pad CP2a.
  • FIG. 3B will be described with reference to FIGS. 1 to 3A.
  • the third pad (RP1b), the fourth pad (RP2b), the resistor element (Rb), the fifth pad (CP1b), the sixth pad (CP2b), and the capacitor element (Cb) are of the PCB substrate 300a of FIG. 3A.
  • the first side of the first pad PAD1b and the first side of the second pad PAD2b may face each other.
  • the first side of the first pad PAD1b and the first side of the second pad PAD2b may have a curved shape.
  • the first point on the first side of the first pad PAD1b may be closest among the first sides of the second pad PAD2b.
  • the second point on the first side of the second pad PAD2b may be closest to the first side of the first pad PAD1b.
  • the distance between the first point and the second point increases, the distance between the first side of the first pad PAD1b and the first side of the second pad PAD2b may increase.
  • first pad PAD1a and the second pad PAD2a may have an elliptical shape or a semi-elliptical shape.
  • the first pad (PAD1b) and the second pad (PAD2b) are not PSR processed, and the ground wire (GNDb) is PSR processed.
  • FIG. 3C will be described with reference to FIGS. 1 to 3A.
  • the third pad (RP1c), the fourth pad (RP2c), the resistor element (Rc), the fifth pad (CP1c), the sixth pad (CP2c), and the capacitor element (Cc) are of the PCB substrate 300a of FIG. 3A.
  • the first point where the first side and the second side of the first pad (PAD1c) meet and the second point where the first side and the second side of the second pad (PAD2c) meet may face each other.
  • the first and second sides of the first pad PAD1c and the first and second sides of the second pad PAD2c may be straight.
  • the distance between the first point and the second point may be the closest distance between the first pad (PAD1c) and the second pad (PAD2c). As the distance between the first point and the second point increases, the distance between the first pad PAD1c and the second pad PAD2c may increase.
  • first pad (PAD1c) and the second pad (PAD2c) may have a triangular shape.
  • the first pad (PAD1c) and the second pad (PAD2c) are not PSR processed, and the ground wire (GNDc) is PSR processed.
  • FIG. 3D will be described with reference to FIGS. 1 to 3A.
  • the fourth pad (RP2d), the resistor element (Rd), the fifth pad (CP1d), the sixth pad (CP2d), and the capacitor element (Cd) are the first pad disposed on one surface of the PCB board 300a of FIG. 3A.
  • the first pad PAD1c may have a rectangular shape.
  • the first pad (PAD1d) and the ground wire (GNDd) are not PSR processed.
  • the pad corresponding to the second pad (PAD2a) of FIG. 3A may be a ground wire (GNDd) connected to the ground voltage terminal. That is, the ground wire (GNDd) may not be PSR-processed, and the ground wire (GNDd) may be disposed to be spaced apart from the first pad (PAD1d).
  • the first pad (PAD1d) and the ground wire (GNDd) may form a spark gap.
  • FIG. 3E will be described with reference to FIGS. 1 to 3B.
  • the fourth pad (RP2e), the resistor element (Re), the fifth pad (CP1e), the sixth pad (CP2e), and the capacitor element (Ce) are the first pads disposed on one side of the PCB board 300b of FIG. 3B.
  • the first pad PAD1e may have an elliptical shape or a semi-elliptical shape.
  • the first pad (PAD1e) and the ground wire (GNDe) are not PSR processed.
  • the pad corresponding to the second pad (PAD2b) in FIG. 3B may be the ground wire (GNDd) connected to the ground voltage terminal. That is, the ground wire GNDe may not be PSR-processed, and the ground wire GNDe may be disposed to be spaced apart from the first pad PAD1e.
  • the first pad (PAD1e) and the ground wire (GNDe) may form a spark gap.
  • FIG. 3F will be described with reference to FIGS. 1 to 3C.
  • the fourth pad (RP2f), the resistor element (Rf), the fifth pad (CP1f), the sixth pad (CP2f), and the capacitor element (Cf) are the first pads disposed on one surface of the PCB board 300c of FIG. 3C.
  • the first pad PAD1f may have a triangular shape.
  • the first pad (PAD1f) and the ground wire (GNDf) are not PSR processed.
  • the pad corresponding to the second pad (PAD2c) in FIG. 3C may be a ground wire (GNDf) connected to the ground voltage terminal. That is, the ground wire (GNDf) may not be PSR-processed, and the ground wire (GNDf) may be disposed to be spaced apart from the first pad (PAD1f).
  • the first pad (PAD1f) and the ground wire (GNDf) may form a spark gap.
  • the PCB board 300g may be a double-sided PCB board.
  • the PCB substrate 300g may include a first side 300g_1 and a second side 300g_2.
  • a first signal wire (SL1g) may be formed on the first side (300g_1) of the PCB substrate.
  • the first side of the first surface 300g_1 of the PCB board may be electrically connected to the connector terminal portions 110 and 210 through the first signal wire SL1g.
  • the first pad VP1 may be electrically connected to the first signal line SL1g.
  • the first pad VP1 may correspond to an area exposed on the first side 300g_1 in a via hole that electrically connects the first side 300g_1 and the second side 300g_2 of the PCB board. .
  • the first pad VP1 is not PSR processed.
  • the ground wire (GNDg) may be formed on the first side (300g_1) of the PCB board.
  • the first pad VP1 and the ground wire GNDg may be arranged to be spaced apart from each other.
  • the first pad VP1 and the ground wire GNDg may form a spark gap.
  • the ground wire (GNDg) may not be PSR processed, but the present disclosure is not limited thereto. Accordingly, the ground wire (GNDg) is PSR-processed, and although not shown, a second pad (e.g., the second pad (PAD2a, PAD2b, PAD2c) of FIGS. 3A to 3C) that is not PSR-treated is connected to the first side (300g_1) of the PCB board. ) can be placed on.
  • the second pad (not shown) may be connected to the ground wire (GNDg).
  • the first pad VP1 and the second pad (not shown) may be arranged to be spaced apart.
  • the first pad VP1 and the second pad (not shown) may be arranged to face each other.
  • the first pad VP1 and the second pad (not shown) may form a spark gap.
  • a second signal wire (SL2g) and a third signal wire (SL3g) may be formed on the second surface (300g_2) of the PCB board.
  • the first side of the second side 300g_2 of the PCB board may be electrically connected to the integrated circuits 130 and 230 through the third signal wire SL3g.
  • the second signal line SL2g may be electrically connected to the first signal line SL1g through a via hole corresponding to the first pad VP1.
  • the second signal wire (SL2g) is exposed on the second side (300g_2) in a via hole that electrically connects the first side (300g_1) and the second side (300g_2) of the PCB board. It can be connected to area (VP2).
  • the third pad RP1g may be electrically connected to the second signal line SL2g.
  • the third pad RP1g may be disposed on the second side 300g_2 of the PCB board.
  • the fourth pad RP2g may be arranged to be spaced apart from the third pad RP1g.
  • the fourth pad RP2g may be connected to the third signal line SL3g.
  • the fourth pad RP2g may be disposed on the second side 300g_2 of the PCB board.
  • a resistance element Rg may be disposed between the third pad RP1g and the fourth pad RP2g.
  • the first end of the resistance element Rg may be electrically connected to the third pad RP1g, and the second end may be electrically connected to the fourth pad RP2g.
  • the resistance element Rg may be disposed on the second side 300g_2 of the PCB board.
  • the second signal wire SL2g and the third signal wire SL3g may be electrically connected through a resistor element Rg connected
  • the fifth pad CP1g may be electrically connected to the third signal line SL3g.
  • the fifth pad CP1g may be disposed on the second side 300g_2 of the PCB board.
  • the sixth pad CP2g may be arranged to be spaced apart from the fifth pad CP1g.
  • the sixth pad CP2g may be connected to the ground voltage terminal.
  • the sixth pad CP2g may be disposed on the second side 300g_2 of the PCB board.
  • a capacitor element Cg may be disposed between the fifth pad CP1g and the sixth pad CP2g.
  • the first end of the capacitor element Cg may be electrically connected to the fifth pad CP1g, and the second end may be electrically connected to the sixth pad CP2g.
  • the capacitor element Cg may be disposed on the second side 300g_2 of the PCB board.
  • the electrostatic discharge protection circuit can be implemented in any combination of the embodiments shown in FIGS. 3A to 3G.
  • the shapes of the first pads (PAD1a, PAD1b, and PAD1c) and the shapes of the second pads (PAD2a, PAD2b, and PAD2c) may be implemented in various shapes.
  • the shapes of the first pads (PAD1a, PAD1b, and PAD1c) and the shapes of the second pads (PAD2a, PAD2b, and PAD2c) may be the same or different from each other.
  • the first pads (PAD1a, PAD1b, PAD1c) and the second pads (PAD2a, PAD2b, PAD2c) may be formed on a PCB board in at least one of a square shape, a triangular shape, a semicircular shape, and a semielliptical shape. .
  • FIGS. 3A to 3G show an example in which one of the lines between the connector terminal portion (FIG. 1, 110) and the integrated circuit (FIG. 1, 130) is disposed on the PCB board.
  • the second pad (PAD2a, PAD2b, PAD2c) and/or the ground wire (GNDa, GNDb, GNDc, GNDd, GNDe, GNDf, GNDg) are not dedicated to one line, but are shared by other lines. It can be.
  • the ground wire (GNDg) is shared by a plurality of lines will be described in detail in FIG. 4.
  • Figure 4 is a plan view showing a pattern design of a PCB board on which an electrostatic discharge protection circuit is mounted according to an embodiment. For convenience of explanation, FIG. 4 will be described with reference to FIG. 3G.
  • the lines between the connector terminal portion 110 and the integrated circuit 130 may be disposed on the PCB board.
  • the number of lines disposed on the PCB board among the lines between the connector terminal unit 110 and the integrated circuit 130 is exemplarily shown as three, but the present disclosure is not limited thereto.
  • lines disposed on the PCB board may be referred to as a first line, a second line, and a third line.
  • the first side 400_1 of the PCB substrate may correspond to the first side 300g_1 of the PCB substrate in FIG. 3G.
  • the first signal line SL1 may correspond to the first line.
  • the first signal line SL1 may correspond to the first signal line SL1g of FIG. 3G.
  • the first pad VP1 may be electrically connected to the first signal line SL1.
  • the first pad VP1 may correspond to an area exposed on the first side 400_1 in the first via hole that electrically connects the first side 400_1 and the second side (not shown) of the PCB board.
  • the first pad VP1 may correspond to the first pad VP1 in FIG. 3G.
  • the second signal line SL2 may correspond to the second line.
  • the second pad VP2 may be electrically connected to the first signal line SL2.
  • the second pad VP2 may correspond to an area exposed on the first side 400_1 in the second via hole that electrically connects the first side 400_1 and the second side (not shown) of the PCB board.
  • the third signal line SL3 may correspond to the third line.
  • the third pad VP3 may be electrically connected to the third signal line SL3.
  • the third pad VP3 may correspond to an area exposed on the first side 400_1 in the third via hole that electrically connects the first side 400_1 and the second side (not shown) of the PCB board.
  • the first pad (VP1), the second pad (VP2), and the third pad (VP3) are not PSR processed.
  • the ground wire (GNDg) may be formed on the first side (300g_1) of the PCB board.
  • the ground wire (GNDg) may correspond to the ground wire (GNDg) of FIG. 3G.
  • the first pad VP1 and the ground wire GNDg may be arranged to be spaced apart from each other.
  • the first pad VP1 and the ground wire GNDg may form a first spark gap.
  • the second pad VP2 and the ground wire GNDg may be arranged to be spaced apart from each other.
  • the second pad VP2 and the ground wire GNDg may form a second spark gap.
  • the third pad VP3 and the ground wire GNDg may be arranged to be spaced apart from each other.
  • the third pad VP3 and the ground wire GNDg may form a third spark gap.
  • the sizes of each of the first to third spark gaps may be the same or different from each other.
  • Figure 5 is a circuit diagram showing an electrostatic discharge protection circuit according to one embodiment.
  • the configuration, function, and operation of the connector terminal portion 510 and the integrated circuit 530 are similar to the configuration, function, and operation of the connector terminal portion 110 and 210 and the integrated circuit 130 and 230 described in FIGS. 1 and 2, so there is no overlap. Content is omitted.
  • the connector terminal unit 510 may include a first terminal (T1), a second terminal (T2), a third terminal (T3), and a fourth terminal (T4).
  • the first terminal T1 may be connected to the ground voltage terminal.
  • the second terminal T2 may be connected to the first line L1.
  • the third terminal T3 may be connected to the second line L2.
  • the fourth terminal T4 may be connected to the third line L3.
  • the connector terminal portion 510 may be connected to the integrated circuit 530 through the first line (L1), the second line (L2), and the third line (L3).
  • the number of terminals included in the connector terminal unit 510 is shown to be four, but the present disclosure is not limited thereto, and the connector terminal unit 510 may include at least one terminal.
  • the electrostatic discharge protection circuit 520 includes a first line (L1), a second line (L2), and a third line (L3), and a first line (L1), a second line (L2), and a third line ( It may include circuit elements connected to L3).
  • the electrostatic discharge protection circuit 520 includes a first pad (PAD1), a second pad (PAD2), a third pad (PAD3), a fourth pad (PAD4), a first resistor (R1), and a second resistor. (R2), a first capacitor (C1), a second capacitor (C2), and an ESD protection element (V1).
  • Each of the first line L1 and the second line L2 may correspond to a line connecting the connector terminal portion 210 of the electrostatic discharge protection circuit 220 of FIG. 2 and the integrated circuit 230.
  • the first pad PAD1 may be connected to the first node N1.
  • the first node N1 may be connected to the second terminal T2.
  • the first node N1 may be located on the first line L1 connecting the second terminal T2 and the integrated circuit 530.
  • the second pad PAD2 is disposed to be spaced apart from the first pad PAD1 and may be connected to the ground voltage terminal.
  • the first pad PAD1 and the second pad PAD2 may form a spark gap.
  • the first resistor R1 may be connected to the first node N1 and the second node N2.
  • the first end of the first resistor R1 may be connected to the first node N1.
  • the second end of the first resistor R1 may be connected to the second node N2.
  • the second node N2 may be connected to the integrated circuit 530.
  • the second node N2 may be located on the first line L1 connecting the second terminal T2 and the integrated circuit 530.
  • the first capacitor C1 may be connected to the second node N2 and the ground voltage terminal.
  • the first terminal of the first capacitor C1 may be connected to the second node N2.
  • the second terminal of the first capacitor C1 may be connected to the ground voltage terminal.
  • the first resistor (R1) and the first capacitor (C1) may operate as a low-pass filter.
  • the third pad PAD3 may be connected to the third node N3.
  • the third pad PAD3 may be connected to the third terminal T3.
  • the third node N3 may be located on the second line L2 connecting the third terminal T3 and the integrated circuit 530.
  • the fourth pad (PAD4) is disposed to be spaced apart from the third pad (PAD3) and may be connected to the ground voltage terminal.
  • the third pad PAD3 and fourth pad PAD4 may form a spark gap.
  • the second resistor R2 may be connected to the third node N3 and the fourth node N4.
  • the first end of the second resistor R2 may be connected to the third node N3.
  • the second end of the second resistor R2 may be connected to the fourth node N4.
  • the fourth node N4 may be connected to the integrated circuit 530.
  • the fourth node N4 may be located on the second line L2 connecting the third terminal T3 and the integrated circuit 530.
  • the second capacitor C2 may be connected to the fourth node N4 and the ground voltage terminal.
  • the first terminal of the second capacitor C2 may be connected to the fourth node N4.
  • the second terminal of the second capacitor C2 may be connected to the ground voltage terminal.
  • the second resistor R2 and the second capacitor C2 may operate as a low-pass filter.
  • an ESD protection element V1 may be provided on the third line L3.
  • the ESD protection element V1 may be connected to the fifth node N5.
  • the fifth node N5 may be located on the third line L3 connected to the fourth terminal T4 and the integrated circuit 530.
  • the ESD protection element V1 may be connected to the fifth node N5 and the ground voltage terminal.
  • the first end of the ESD protection element V1 may be connected to the fifth node N5.
  • the second terminal of the ESD protection element V1 may be connected to the ground voltage terminal.
  • the ESD protection element V1 may include a TVS diode or a varistor.
  • FIGS. 1 to 5. PAD2b, PAD2c.
  • the first pad PAD1 may be formed on the PCB board to protrude from the signal line Signal. That is, the area protruding from the signal line (Signal) may be referred to as the first pad (PAD1).
  • the area protruding from the first pad (PAD1) or the signal line (Signal) is not PSR processed.
  • the second pad PAD2 may be formed on the PCB board to protrude from the ground wire (Ground). That is, the area protruding from the ground wire (Ground) may be referred to as the second pad (PAD2).
  • the area protruding from the second pad PAD2 or the ground line is not PSR processed.
  • the first pad PAD1 and the second pad PAD2 may protrude to have an elliptical or semi-elliptical shape. For example, the distance between the maximum protrusion point of the first pad PAD1 and the maximum protrusion point of the second pad PAD2 may be 65.051 ⁇ m.
  • the first pad PAD1 and the second pad PAD2 may form a spark gap. In the spark gap, sparks caused by ESD pulses can occur.
  • FIG. 7 is a flowchart showing a method for protecting against electrostatic discharge according to an embodiment.
  • the electrostatic discharge protection method will be described with reference to FIGS. 2 and 3A.
  • the electrostatic discharge protection method can be implemented by operating the electrostatic discharge protection circuit 220 provided on the PCB board 300a.
  • the electrostatic discharge protection circuit 220 may receive the ESD pulse flowing from the connector terminal portion 210 to the PCB board 300a.
  • the resistance element Ra connected to the connector terminal 210 and disposed on the PCB board 300a may reflect at least a portion of the ESD pulse.
  • the resistor element Ra may correspond to the first resistor R1.
  • the electrostatic discharge protection circuit 220 includes first pads (PAD1 and PAD1a) connected to the connector terminal portion 210 and the resistance element Ra and disposed on the PCB board 300a, and a first pad ( The received ESD pulse and the reflected ESD pulse are connected to the second pads (PAD2, PAD2a) through an arc between PAD1, PAD1a) and the second pads (PAD2, PAD2a) spaced apart from each other and disposed on the PCB board 300a. It can be discharged to the ground voltage terminal.
  • the second pad (PAD2, PAD2a) may be a ground wire (GNDa) connected to the ground voltage terminal, or may be a pad connected to the ground voltage terminal.
  • the second pad (PAD2, PAD2a) is a ground wire (GNDa) connected to the ground voltage terminal, the ground wire (GNDa) may not be PSR processed.
  • Figure 8 is a block diagram showing an electronic device according to an embodiment.
  • the configuration, operation, and function of the electronic device 1000 shown in FIG. 8 may correspond to the configuration, operation, and function of the electronic device 100 and 200 described in FIGS. 1 and 2.
  • the electronic device 1000 may include a processor 1100, a communication interface 1200, a user interface 1300, a memory 1400, and a power supply device 1500. Not all components of the electronic device 1000 are essential, and each component may be added or subtracted according to the manufacturer's design philosophy.
  • the processor 1100 controls the overall operation of the electronic device 1000.
  • the processor 1100 may control the communication interface 1200, the user interface 1300, the memory 1400, and the power supply device 1500 by executing programs stored in the memory 1400.
  • the processor 1100 may be implemented through a combination of a general-purpose processor, such as an application processor (AP), a central processing unit (CPU), or a graphic processing unit (GPU), and software.
  • a general-purpose processor such as an application processor (AP), a central processing unit (CPU), or a graphic processing unit (GPU), and software.
  • AP application processor
  • CPU central processing unit
  • GPU graphic processing unit
  • software In the case of a dedicated processor, it may include a memory for implementing an embodiment of the present disclosure, or a memory processing unit for using an external memory.
  • the processor 1100 may be comprised of a plurality of processors. In this case, it may be implemented through a combination of dedicated processors, or it may be implemented through a combination of software and multiple general-purpose processors such as AP, CPU, or GPU.
  • the processor 1100 may be equipped with an artificial intelligence (AI) processor.
  • Artificial intelligence (AI) processors may be manufactured in the form of dedicated hardware chips for artificial intelligence (AI), or may be manufactured as part of an existing general-purpose processor (e.g. CPU or application processor) or graphics-specific processor (e.g. GPU). It may also be mounted on the electronic device 1000.
  • the processor 1100 may control the operation of the connectors 1231 and 1501 and the electrostatic discharge protection circuits 1232 and 1502 included in the wired communication unit 1230 or the power supply device 1500.
  • the electronic device 1000 may include a communication interface 1200 to operate on an IoT (Internet of Things) network or a home network, as needed.
  • IoT Internet of Things
  • the communication interface 1200 may include a short-range communication unit 1210, a long-distance communication unit 1220, and a wired communication unit 1230.
  • the short-range wireless communication interface (1210) includes a Bluetooth communication unit, a Bluetooth Low Energy (BLE) communication unit, a Near Field Communication interface, a WLAN (Wi-Fi) communication unit, a Zigbee communication unit, and an infrared (IrDA) communication unit. , infrared Data Association) communication unit, WFD (Wi-Fi Direct) communication unit, UWB (Ultra Wideband) communication unit, Ant+ communication unit, etc., but is not limited thereto.
  • the long-distance communication unit 1220 transmits and receives wireless signals with at least one of a base station, an external terminal, and a server on a mobile communication network.
  • the wireless signal may include various types of data according to voice call signals, video call signals, or text/multimedia message transmission and reception.
  • the long-distance communication unit 1220 may include, but is not limited to, a 3G module, 4G module, 5G module, LTE module, NB-IoT module, LTE-M module, etc.
  • the wired communication unit 1230 transmits and receives wired signals from an external terminal or server connected to the electronic device 1000 by wire.
  • the wired signal may be a signal containing various types of data, such as a control signal, an audio signal, and a video signal.
  • the wired communication unit 1230 may include a connector terminal unit 1231 and an electrostatic discharge protection circuit 1232.
  • the configuration, operation, and function of the connector terminal portion 1231 and the electrostatic discharge protection circuit 1232 are the same as those of the connector terminal portions 110 and 210 and the electrostatic discharge protection circuit 120 and 220 of FIGS. 1 and 2. Since it corresponds to , duplicate content is omitted.
  • the connector terminal unit 1231 may include at least one terminal for transmitting and receiving signals corresponding to various protocols.
  • the connector terminal portion 1231 may be a female connector terminal portion into which various types of connectors can be inserted.
  • the electrostatic discharge protection circuit 1232 uses the spark gap formed on the PCB board to cause the ESD pulse generated when the connector is inserted into the connector terminal portion 1231 to be transmitted to the integrated circuit of the electronic device 1000 (e.g., processor 1100). ), memory 1400, etc.) can be prevented from flowing into the memory.
  • the user interface 1300 may include an input interface 1310 and an output interface 1320.
  • the input interface 1310 is for receiving input from a user (hereinafter referred to as user input).
  • the input interface 1310 includes a key pad, a dome switch, and a touch pad (contact capacitive type, pressure resistance type, infrared detection type, surface ultrasonic conduction type, integral tension measurement type, It may be at least one of a piezo effect type, etc.), a jog wheel, and a jog switch, but is not limited thereto.
  • the electrostatic discharge protection circuits 1232 and 1502 may prevent the ESD pulse from entering the integrated circuit of the electronic device 1000.
  • the input interface 1310 may include a voice recognition module.
  • the electronic device 1000 may receive a voice signal, which is an analog signal, through a microphone, and convert the voice portion into computer-readable text using an Automatic Speech Recognition (ASR) model.
  • ASR Automatic Speech Recognition
  • NLU Natural Language Understanding
  • the ASR model or NLU model may be an artificial intelligence model.
  • Artificial intelligence models can be processed by an artificial intelligence-specific processor designed with a hardware structure specialized for processing artificial intelligence models. Artificial intelligence models can be created through learning.
  • An artificial intelligence model may be composed of multiple neural network layers. Each of the plurality of neural network layers has a plurality of weight values, and neural network calculation is performed through calculation between the calculation result of the previous layer and the plurality of weights.
  • Linguistic understanding is a technology that recognizes and applies/processes human language/characters, including Natural Language Processing, Machine Translation, Dialog System, Question Answering, and Voice Recognition. /Speech Recognition/Synthesis, etc.
  • the output interface 1320 is for outputting audio signals or video signals, and may include, for example, a display or speaker.
  • the electronic device 1000 may display information related to the electronic device 1000 through a display.
  • the ESD pulse detection status of the electronic device 1000 may be displayed on the display.
  • the display can be used as an input device in addition to an output device.
  • Displays include liquid crystal display, thin film transistor-liquid crystal display, light-emitting diode (LED), organic light-emitting diode, and flexible display. It may include at least one of a display, a 3D display, and an electrophoretic display. Additionally, depending on the implementation form of the electronic device 1000, it may include two or more displays.
  • the speaker may output audio data received from the communication interface 1200 or stored in the memory 1400. Additionally, the speaker may output sound signals related to functions performed in the electronic device 1000.
  • the memory 1400 may store programs for processing and control of the processor 1100, and may also store input/output data (eg, HDMI data, USB data, etc.).
  • the memory 1400 may store an artificial intelligence model.
  • the memory 1400 may be a flash memory type, a hard disk type, a multimedia card micro type, a card type memory (for example, SD or XD memory, etc.), or RAM.
  • RAM Random Access Memory
  • SRAM Static Random Access Memory
  • ROM Read-Only Memory
  • EEPROM Electrically Erasable Programmable Read-Only Memory
  • PROM Program Memory
  • magnetic memory magnetic disk
  • magnetic disk and may include at least one type of storage medium among optical disks.
  • the electronic device 1000 may operate a web storage or cloud server that performs a storage function on the Internet.
  • the power supply device 1500 may receive power from an external power source and supply current to the load according to the driving control signal of the processor 1100.
  • the power supply device 1500 may include a connector terminal portion 1501 and an electrostatic discharge protection circuit 1502.
  • the configuration, operation, and function of the connector terminal portion 1501 and the electrostatic discharge protection circuit 1502 are the same as those of the connector terminal portions 110 and 210 and the electrostatic discharge protection circuit 120 and 220 of FIGS. 1 and 2. Since it corresponds to , duplicate content is omitted.
  • the connector terminal portion 1501 and the electrostatic discharge protection circuit 1502 may be the connector terminal portion 1231 and the electrostatic discharge protection circuit 1232, but the present disclosure is not limited thereto, and they are separate components. It can be implemented.
  • the connector terminal unit 1501 may include at least one terminal for receiving power from an external power source.
  • the connector terminal portion 1501 may be a female connector terminal portion into which various types of connectors can be inserted.
  • the electrostatic discharge protection circuit 1502 uses a spark gap formed on the PCB board to cause the ESD pulse generated when the connector is inserted into the connector terminal portion 1501 to be transmitted to the integrated circuit of the electronic device 1000 (e.g., processor 1100). ), memory 1400, etc.) can be prevented from flowing into the memory.
  • the electronic devices 100, 200, and 1000 according to an embodiment of the present disclosure may be applied to home appliances, but are not limited thereto. Additionally, the electronic devices 100, 200, and 1000 according to an embodiment of the present disclosure may include a dishwasher, an air conditioner, a washing machine, a dryer, a lamp, a TV, a heating device, and a styler, etc. It is not limited to this. Heating devices may include, but are not limited to, a smart kettle, teapot, coffee pot, induction device, toast, air fryer, highlighter, rice cooker, etc.
  • the electronic devices 100, 200, and 1000 may be implemented with more components than the illustrated components, or the electronic devices 100, 200, and 1000 may be implemented with fewer components than the illustrated components.
  • the electronic devices 100, 200, and 1000 may be referred to as home appliances, home appliances, cooking appliances, or electric devices, and these terms may be used interchangeably or interchangeably.
  • electric devices including electronic devices 100, 200, and 1000 may be independently sold home appliances or may be devices that form part of a home appliance.
  • the electrostatic discharge protection circuit on the PCB board includes a first pad connected to a first node, a second pad disposed spaced apart from the first pad and connected to a ground voltage terminal, the first node, and It may include a first resistor connected to a second node different from the first node, and a first capacitor connected to the second node and the ground voltage terminal.
  • a connector terminal is connected to the first node, an integrated circuit is connected to the second node, and an electrostatic discharge (ESD) pulse is transmitted from the connector terminal to the first node.
  • ESD electrostatic discharge
  • the ESD pulse may flow into node 1 and be diverted to the ground voltage terminal connected to the second pad.
  • the first pad and the second pad may be formed on the PCB board in at least one of a square shape, a triangular shape, a semicircular shape, and a semielliptical shape.
  • the second pad may be a ground wire connected to the ground voltage terminal.
  • the PCB board is a double-sided PCB board including a first side and a second side, and the first pad is a via hole connecting the first side and the second side. corresponds to an area exposed on the first surface in a via hole, the second pad is formed on the first surface, and the first resistor and the first capacitor are disposed on the second surface. You can.
  • the first resistor may include an anti-surge resistor element.
  • the first pad and the second pad may form a spark gap.
  • the distance between the first pad and the second pad may be 10 ⁇ m to 100 ⁇ m.
  • an electronic device for preventing electrostatic discharge includes a connector terminal portion, an integrated circuit, and a first line connecting the connector terminal portion and the integrated circuit on a printed circuit board (PCB) substrate.
  • a circuit comprising: a first pad connected to a first node of the first line, a second pad spaced apart from the first pad and connected to a ground voltage terminal, and the first pad connected to the first node of the first line. It may include a first resistor connected to a node and a second node of the first line that is different from the first node, and a first capacitor connected to the second node and the ground voltage terminal.
  • the electrostatic discharge protection circuit includes a second line connecting the connector and the integrated circuit, wherein the electrostatic discharge protection circuit includes: a third node of the second line and the It may include an ESD protection element connected to the ground voltage terminal.
  • the ESD protection element may include a Transient Voltage Suppression (TVS) diode or a varistor.
  • TVS Transient Voltage Suppression
  • the connector terminal portion is connected to the first node
  • the integrated circuit is connected to the second node
  • an electrostatic discharge (ESD) pulse is transmitted from the connector terminal portion to the first node.
  • the ESD pulse may flow into node 1 and be diverted to the ground voltage terminal connected to the second pad.
  • the first pad and the second pad may be formed on the PCB board in at least one of a square shape, a triangular shape, a semicircular shape, and a semielliptical shape.
  • the second pad may be a ground wire connected to the ground voltage terminal.
  • the PCB board is a double-sided PCB board including a first side and a second side, and the first pad has a via hole connecting the first side and the second side. hole), the second pad may be formed on the first side, and the first resistor and the first capacitor may be disposed on the second side. .
  • the first resistor may include an anti-surge resistance element.
  • the first pad and the second pad may form a spark gap.
  • the distance between the first pad and the second pad may be 10 ⁇ m to 100 ⁇ m.
  • a method of protecting against electrostatic discharge on a PCB board includes the steps of receiving an electrostatic discharge (ESD) pulse flowing into the PCB board from a connector terminal part, connected to the connector terminal part and on the PCB board. Reflecting at least a portion of the ESD pulse by a resistor element disposed, and a first pad connected to the connector terminal portion and the resistor element and disposed on the PCB board, and spaced apart from the first pad on the PCB It may include discharging the received ESD pulse and the reflected ESD pulse to a ground voltage terminal connected to the second pad through an arc between second pads disposed on the substrate.
  • ESD electrostatic discharge
  • the second pad may be a ground wire connected to the ground voltage terminal or a pad connected to the ground voltage terminal.
  • a printed circuit board assembly (PCB assembly) on which an electrostatic discharge protection circuit is mounted includes a first signal wire connected to a connector terminal, a second signal wire connected to an integrated circuit, and a first signal wire connected to the first signal wire.
  • a first pad disposed to be spaced apart from the first pad, a second pad connected to a ground voltage terminal, a third pad connected to the first signal line, disposed to be spaced apart from the third pad, and the second
  • a fourth pad connected to a signal wire, a first resistor element connected to the third pad and the fourth pad, a fifth pad connected to the second signal wire, disposed to be spaced apart from the fifth pad, and the ground.
  • It may include a sixth pad connected to a voltage terminal, and a first capacitor element connected to the fifth pad and the sixth pad.
  • the second pad may be a ground wire connected to the ground voltage terminal or a pad connected to the ground voltage terminal.

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Abstract

본 개시는 정전기 방전 보호 회로 및 이를 포함하는 전자 장치에 관한 것이다. 일 실시예에 있어서, 전자 장치는, 커넥터 단자부, 집적 회로, PCB 기판 상에서, 커넥터 단자부와 집적 회로를 연결하는 제1 라인을 포함하는 정전기 방전 보호 회로를 포함하되, 정전기 방전 보호 회로는, 제1 라인의 제1 노드에 연결되는 제1 패드, 제1 패드와 이격되어 배치되고, 그라운드 전압 단에 연결되는 제2 패드, 제1 노드 및 제1 노드와 상이한 제1 라인의 제2 노드에 연결되는 제1 저항, 및 제2 노드 및 그라운드 전압 단에 연결되는 제1 커패시터를 포함한다.

Description

정전기 방전 보호 회로 및 이를 포함하는 전자 장치
본 개시는 정전기 방전 보호 회로 및 이를 포함하는 전자 장치에 관한 것으로, 좀 더 상세하게는, 커넥터로부터 인입되는 정전기 방전 펄스가 전자 장치에 유입되지 않도록 PCB 상의 저항 소자 앞 단에 스파크 갭이 배치되는 정전기 방전 보호 회로 및 이를 포함하는 전자 장치에 관한 것이다.
전자 장치는 생산 과정 또는 사용 중에 발생한 정전기 방전에 의하여 내부 회로가 손상될 수 있다. 특히, 전자 장치가 다른 전자 장치와 유선으로 연결될 때, 커넥터로부터 유입되는 ESD 펄스에 의해 내부 회로가 손상될 수 있다.
기술이 발전됨에 따라, 회로 소자를 배치하기 위한 PCB 상의 패드들 간의 거리가 짧아졌고, 패드들 간 정전기 방전을 방지하기 위한 방법이 요구된다. 이러한 정전기 방전을 방지하기 위하여, 회로 설계 또는 회로 소자들이 연구되어 왔다. 예를 들어, ESD 보호 소자를 회로에 추가 실장함으로써, 보호되어야 할 소자 또는 회로로 유입되는 ESD 펄스의 전류의 흐름을 변경하는 방식이 활발하게 연구되어 왔다.
일 실시예에 있어서, PCB 기판 상의 정전기 방전 보호 회로는, 제1 노드에 연결되는 제1 패드, 상기 제1 패드와 이격되어 배치되고, 그라운드 전압 단에 연결되는 제2 패드, 상기 제1 노드 및 상기 제1 노드와 상이한 제2 노드에 연결되는 제1 저항 및 상기 제2 노드 및 상기 그라운드 전압 단에 연결되는 제1 커패시터를 포함할 수 있다.
일 실시예에 있어서, 정전기 방전을 방지하기 위한 전자 장치는, 커넥터 단자부, 집적 회로, PCB(Printed Circuit Board) 기판 상에서, 상기 커넥터 단자부와 상기 집적 회로를 연결하는 제1 라인을 포함하는 정전기 방전 보호 회로를 포함하되, 상기 정전기 방전 보호 회로는: 상기 제1 라인의 제1 노드에 연결되는 제1 패드, 상기 제1 패드와 이격되어 배치되고, 그라운드 전압 단에 연결되는 제2 패드, 상기 제1 노드 및 상기 제1 노드와 상이한 상기 제1 라인의 제2 노드에 연결되는 제1 저항, 및 상기 제2 노드 및 상기 그라운드 전압 단에 연결되는 제1 커패시터를 포함할 수 있다.
일 실시예에 있어서, 정전기 방전 보호 회로가 실장되는 PCB 어셈블리(Printed Circuit Board Assembly)는, 커넥터 단자부에 연결되는 제1 신호 배선, 집적 회로에 연결되는 제2 신호 배선, 상기 제1 신호 배선에 연결되는 제1 패드, 상기 제1 패드와 이격되어 배치되고, 그라운드 전압 단에 연결되는 제2 패드, 상기 제1 신호 배선에 연결되는 제3 패드, 상기 제3 패드와 이격되어 배치되고, 상기 제2 신호 배선에 연결되는 제4 패드, 상기 제3 패드 및 상기 제4 패드에 연결되는 제1 저항 소자, 상기 제2 신호 배선에 연결되는 제5 패드, 상기 제5 패드와 이격되어 배치되고, 상기 그라운드 전압 단에 연결되는 제6 패드, 및 상기 제5 패드 및 상기 제6 패드에 연결되는 제1 커패시터 소자를 포함할 수 있다.
일 실시예에 있어서, PCB 기판 상에서의 정전기 방전 보호 방법은, 커넥터 단자부로부터 상기 PCB 기판으로 유입된 정전기 방전(Electrostatic Discharge; ESD) 펄스를 수신하는 단계, 상기 커넥터 단자부에 연결되고 상기 PCB 기판 상에 배치되는 저항 소자에 의해, 상기 ESD 펄스 중 적어도 일부를 반사하는 단계, 및 상기 커넥터 단자부 및 상기 저항 소자에 연결되고 상기 PCB 기판 상에 배치되는 제1 패드와, 상기 제1 패드와 이격되어 상기 PCB 기판 상에 배치되는 제2 패드 사이의 아크(arc)를 통해, 상기 수신된 ESD 펄스 및 상기 반사된 ESD 펄스를 상기 제2 패드에 연결되는 그라운드 전압 단으로 방전시키는 단계를 포함할 수 있다.
도 1은 일 실시예에 따른 전자 장치를 예시적으로 보여주는 개념도이다.
도 2는 일 실시예에 따른 정전기 방전 보호 회로를 보여주는 회로도이다.
도 3a 내지 3g는 일 실시예에 따른 정전기 방전 보호 회로가 실장되는 PCB 기판의 패턴 설계를 보여주는 평면도들이다.
도 4는 일 실시예에 따른 정전기 방전 보호 회로가 실장되는 PCB 기판의 패턴 설계를 보여주는 평면도이다.
도 5는 일 실시예에 따른 정전기 방전 보호 회로를 보여주는 회로도이다.
도 6은 일 실시예에 따른 패드의 형상을 보여주는 도면이다.
도 7은 일 실시예에 따른 정전기 방전 보호 방법을 보여주는 흐름도이다.
도 8은 일 실시예에 따른 전자 장치를 보여주는 블록도이다.
본 개시에서 사용되는 용어에 대해 간략히 설명하고, 본 개시의 일 실시예에 대해 구체적으로 설명하기로 한다.
본 개시에서 사용되는 용어는 본 개시의 일 실시예에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 본 개시의 실시예의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 개시의 전반에 걸친 내용을 토대로 정의되어야 한다.
본 개시 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 본 개시에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
아래에서는 첨부한 도면을 참고하여 본 개시의 실시예에 대하여 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 개시의 일 실시예는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 개시의 일 실시예를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 본 개시 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본 개시에서, 패드(pad)는 PCB(printed circuit board) 기판 상에 배치되는 금속 판막을 나타낸다. 예를 들어, 패드는 저항 소자와 같은 회로 소자를 PCB 기판 상에 실장시키는 용도로 이용될 수 있다. 예를 들어, 패드는 스파크 갭(spark gap)을 형성하기 위한 용도로 이용될 수 있다. 본 개시에서 패드는 전극으로도 지칭될 수 있다.
본 개시에서, 스파크 갭(spark gap)은 적어도 두 개의 전도성 전극 배열로 구성될 수 있다. 예를 들어, 전도성 전극 배열은 PCB 기판 상에 이격되어 배치되는 패드들을 포함할 수 있다. 예를 들어, 이격되어 배치된 패드들 간의 전위차가 패드들 사이의 공기의 항복 전압을 초과하면, 패드들 사이에서 스파크가 형성될 수 있다. 스파크 갭은 적어도 두 개의 패드들이 PCB 상에 이격되어 배치됨으로써 형성될 수 있다.
본 개시에서, 정전기 방전 보호 회로를 구현하기 위한 회로 소자 또는 부품들이 PCB 기판에 조립된 완전한 회로 기판을 PCB 어셈블리라고도 지칭할 수 있다.
본 개시에서, 그라운드 전압 단은 PCB 기판의 프레임 그라운드(FRAME Ground)를 나타낼 수 있다. 그라운드 전압 단은 어스(Earth) 전압 단에 연결될 수 있으나, 연결되지 않을 수도 있다.
도 1은 일 실시예에 따른 전자 장치를 예시적으로 보여주는 개념도이다.
도 1을 참조하면, 전자 장치(100)는 전기 에너지를 동력으로 사용하여 동작하는 장치일 수 있다. 전자 장치(100)는 외부로부터 전기 에너지를 전달받아 동작할 수 있다. 예를 들어, 전자 장치(100)는 스마트 폰(smartphone), 스마트 패드(smart pad), 웨어러블 장치(wearable device), 디지털 카메라(digital camera), 텔레비전(television), 모니터(monitor), 랩톱 컴퓨터(laptop computer), 블랙박스(black-box), 로봇(robot) 등과 같이 전력을 전달 받을 수 있는 다양한 전자 장치를 포함할 수 있다. 예를 들어, 전자 장치(100)는 가전 기기일 수 있다. 예를 들어, 전자 장치(100)는 에어컨, 냉장고, 세탁기, 식기 세척기, 및 청소기와 같이 주택 내에 구비되어 사용자의 가사를 돕는 장치일 수 있다.
전자 장치(100)는 커넥터 단자부(110), 정전기 방전 보호 회로(120), 및 집적 회로(130)를 포함할 수 있다. 전자 장치(100)의 구성들 중 적어도 일부는 PCB 기판 상에 배치될 수 있다.
커넥터 단자부(110)는 외부 전자 장치(미도시) 또는 전원을 전자 장치(100)와 유선 접속시키기 위한 복수의 단자들을 포함할 수 있다. 예를 들어, 커넥터 단자부(110)는 USB(Universal Serial Bus) 커넥터, IEEE(Institute of Electrical and Electronics Engineers) 1394 커넥터, D-Sub(D-subminiature) 커넥터, 리본 케이블(ribbon cable) 커넥터, 에지(edge) 커넥터, PS/2(Personal System/2) 커넥터, DIN(Deutsche Industrie Normen) 커넥터, RJ(Registered Jack) 커넥터, MT(Mechanically Transferable) 커넥터, MPO(Multi-fiber Push-on) 커넥터, RS-232C(Recommended Standard 232C) 커넥터, V.35 커넥터, DP(DisplayPort) 커넥터, DVI(Digital Visual Interface) 커넥터, HDMI(High Definition Multimedia Interface) 커넥터, 폰 플러그(phone plug), RCA(Radio Corporation of America) 커넥터, XLR() 타입 커넥터, AC 전원 커넥터, DC 전원 커넥터, BNC(Bayonet Neil-Concelman)형 커넥터, M형 커넥터, N형 커넥터, TNC(Threaded Neil-Concelman)형 커넥터, F형 커넥터, SMA(SubMiniature version A)형 커넥터 중 적어도 하나에 대응하는 단자들을 포함할 수 있다. 그러나, 본 개시는 열거한 단자의 종류에 제한되지 않으며, 커넥터 단자부(110)는 다양한 종류의 신호를 송수신하기 위한 단자들을 포함하도록 구현될 수 있다.
커넥터 단자부(110)는 PCB 기판 상에 제공될 수 있다. 커넥터 단자부(110)는 외부로부터 신호를 수신하거나, 외부로 수신을 출력하기 위한 복수의 단자들을 포함할 수 있다. 일 실시예에 있어서, 복수의 단자들은 외부에 노출될 수 있고, 변색 또는 표면 산화 등을 방지하기 위해 도금 등의 표면 처리가 될 수 있다. 커넥터 단자부(110) 및 집적 회로(130)는 적어도 하나의 라인을 통해 연결될 수 있다. 일 실시예에 있어서, 커넥터 단자부(110), 정전기 방전 보호 회로(120), 및 집적 회로(130) 사이에, 적어도 하나의 라인에 대응하는 배선들이 PCB 상에 배치될 수 있다. 배선들은, 커넥터 단자부(110)를 통해 입력된 신호를 집적 회로(130)로 전달하기 위한 경로 또는 집적 회로(130)부터의 신호를 커넥터 단자부(110)로 전달하기 위한 경로를 형성할 수 있다.
커넥터(10)는 커넥터 단자부(110)에 인입될 수 있다. 본 개시에서, 인입 동작은 사용자에 의한 인출 동작 또는 삽입고정 동작을 포함할 수 있다. 예를 들어, 커넥터(10)는 외부 전자 장치 또는 전원에 전기적으로 연결되는 케이블로 구현될 수 있다. 커넥터가 커넥터 단자부(110)에 인입되는 순간, 정전기 방전(electrostatic discharge; ESD) 현상에 의한 펄스(즉, ESD 펄스)가 전자 장치(100)에 인가(또는 유입)될 수 있다.
정전기 방전 보호 회로(120)는 ESD 펄스로부터 전자 장치(100)를 보호할 수 있다. 예를 들어, ESD 펄스는 집적 회로(130) 내부의 반도체 소자 및/또는 배선을 파괴하고 집적 회로(130)의 오동작을 유발할 수 있다. 정전기 방전 보호 회로(120)는 ESD 펄스가 집적 회로(130)로 유입되지 않도록 동작할 수 있다.
정전기 방전 보호 회로(120)는 PCB 기판 상에 제공될 수 있다. 정전기 방전 보호 회로(120)는 PCB 기판 상의 배선을 통해 커넥터 단자부(110)와 연결될 수 있다. 일 실시예에 있어서, 정전기 방전 보호 회로(120)는 PCB 기판의 일측 상에 형성된 제1 패드 및 제2 패드를 포함할 수 있다. 제1 패드는 커넥터 단자부(110)와 집적 회로(130)를 연결하는 배선에 연결될 수 있다. 제2 패드는 그라운드 전압 단에 연결될 수 있다. 제1 패드 및 제2 패드는 기 설정된 간격으로 이격되어 PCB 기판 상에 배치될 수 있다. 일 실시예에 있어서, 제1 패드 및 제2 패드는 스파크 갭을 형성할 수 있다. 배선에 유입된 ESD 펄스에 의해, 제1 패드와 제2 패드 사이에 형성된 스파크 갭에서 아크가 형성될 수 있다. 즉, 제1 패드 및 제2 패드 사이에 형성된 스파크 갭에서 아크 방전이 발생할 수 있다. 유입된 ESD 펄스는 아크가 형성한 경로를 통해 그라운드 전압 단으로 흐를 수 있다.
집적 회로(130)는 전자 장치(100)의 동작을 제어하거나 기능을 수행할 수 있다. 예를 들어, 집적 회로(130)는 커넥터 단자부(110)를 통해 전기 에너지를 전달받거나, 전기 신호를 송수신할 수 있다. 예를 들어, 집적 회로(130)는 전자 장치(100) 내부에 전기 에너지를 공급할 수 있다. 예를 들어, 집적 회로(130)는 전자 장치(100)의 통신 기능을 수행하는 통신 회로를 포함할 수 있다.
집적 회로(130)는 정전기 방전 보호 회로(120)에 연결될 수 있다. 커넥터 단자부(110)로부터의 전압, 전류, 및/또는 신호는 배선을 통해 집적 회로(130)에 전달될 수 있다. 일 실시예에 있어서, 커넥터 단자부(110)와 집적 회로(130) 사이에 정전기 방전 보호 회로(120)가 배치될 수 있으며, 배선을 통해 입력되는 ESD 펄스는 정전기 방전 보호 회로(120)의 스파크 갭을 통해 방전될 수 있다. 일 실시예에 따르면, 집적 회로(130)는, 정전기 방전 보호 회로(120)의 스파크 갭에 의해, ESD 펄스로부터 보호될 수 있다.
도 2는 일 실시예에 따른 정전기 방전 보호 회로를 보여주는 회로도이다. 도 1에서 설명한 커넥터 단자부(110), 정전기 방전 보호 회로(120), 및 집적 회로(130)의 구성, 동작, 기능은 도 2의 커넥터 단자부(210), 정전기 방전 보호 회로(220), 및 집적 회로(230)의 구성, 동작, 기능에 대응되므로 중복되는 내용은 생략한다.
도 2를 참조하면, 커넥터 단자부(210)는 적어도 하나의 라인을 통해 집적 회로(230)에 연결될 수 있다. 설명의 편의를 위해, 하나의 라인으로 커넥터 단자부(210)와 집적 회로(230)가 연결되는 것을 가정하였으나, 본 개시는 이에 제한되지 않는다.
정전기 방전 보호 회로(220)는 제1 패드(PAD1), 제2 패드(PAD2), 제1 저항(R1), 및 제1 커패시터(C1)를 포함할 수 있다.
제1 패드(PAD1)는 제1 노드(N1)에 연결될 수 있다. 제1 노드(N1)는 커넥터 단자부(210)와 집적 회로(230)를 연결하는 라인에 위치할 수 있다. 제1 노드(N1)는 커넥터 단자부(210)에 연결될 수 있다.
제2 패드(PAD2)는 제1 패드(PAD1)와 이격되어 배치되고, 그라운드 전압 단에 연결될 수 있다. 제1 패드(PAD1)와 제2 패드(PAD2)는 스파크 갭을 형성할 수 있다. 스파크 갭은 제1 패드(PAD1)와 제2 패드(PAD2)가 공기 중 아크를 형성하여 스파크를 발생시키기 위한 간격을 나타낼 수 있다. 제1 패드(PAD1) 및 제2 패드(PAD2)는 PCB 기판의 일면에 형성될 수 있다.
일 실시예에 있어서, 제1 패드(PAD1)와 제2 패드(PAD2)가 이격되는 간격(즉, 스파크 갭의 크기)(G1)은 10μm 내지 100μm일 수 있다. 일 실시예에 따르면, 제1 패드(PAD1)와 제2 패드(PAD2)가 이격되는 간격(G1)이 좁을수록 스파크 발생에 용이하다. 바람직하게는, 제1 패드(PAD1)와 제2 패드(PAD2)가 이격되는 간격(G1)이 100μm 이하의 경우 스파크 발생에 용이하다. 그러나, 제1 패드(PAD1)와 제2 패드(PAD2)가 이격되는 간격(G1)이 지나치게 좁은 경우, 쇼트(short)가 발생하는 문제가 있어 10μm이상으로 제한한다. 다만, 본 개시는 이에 제한하지 않으며, 기술의 발전에 따라 제1 패드(PAD1)와 제2 패드(PAD2)가 이격되는 간격(G1)이 더 좁아지거나 넓어질 수 있음을 이해해야 한다.
제1 저항(R1)은 제1 노드(N1)와 제2 노드(N2)에 연결될 수 있다. 제1 저항(R1)의 제1 단은 제1 노드(N1)에 연결될 수 있다. 제1 저항(R1)의 제2 단은 제2 노드(N2)에 연결될 수 있다. 제2 노드(N2)는 집적 회로(230)에 연결될 수 있다. 제2 노드(N2)는 커넥터 단자부(210)와 집적 회로(230)를 연결하는 라인에 위치할 수 있다. 제2 노드(N2)는 제1 노드(N1)와 상이할 수 있다.
제1 패드(PAD1)와 제2 패드(PAD2)에 의한 스파크 갭이 존재하지 않는 경우, ESD 펄스가 제1 저항(R1)에 대응하는 저항 소자에 직접적으로 인가될 수 있다. 이 경우, 저항 소자의 온도가 순간적으로 상승하여, 저항 소자가 용단되거나 내부 온도차가 발생하여 저항 소자에 크랙이 발생하는 문제가 있다. 그러나, 일 실시예에 따르면, 제1 저항(R1) 앞 단(즉, 제1 단)에 스파크 갭이 제공됨으로써, 제1 저항(R1)의 저항 값이 유지될 수 있다.
저항 소자의 소형화에 따라, 저항 소자를 뛰어 넘어 저항 소자가 실장되는 패드들 사이에서 ESD 방전이 발생할 수 있다. 그러나, 일 실시예에 따르면, 제1 저항(R1) 앞 단(즉, 제1 단)에 스파크 갭이 제공됨으로써, 제1 저항(R1)에 대응하는 저항 소자가 실장되는 패드들 사이에서의 ESD 방전을 방지할 수 있다.
일 실시예에 따르면, 제1 저항(R1)은 안티-서지(anti-surge) 저항 소자를 포함할 수 있다. 이 경우, 순간적으로 회로에 가해지는 큰 전원으로 인한 손상을 방지할 수 있으며, ESD 펄스에 대한 향상된 내성을 제공할 수 있다.
제1 커패시터(C1)는 제2 노드(N2)와 그라운드 전압 단에 연결될 수 있다. 제1 커패시터(C1)의 제1 단은 제2 노드(N2)에 연결될 수 있다. 제1 커패시터(C1)의 제2 단은 그라운드 전압 단에 연결될 수 있다. 제1 저항(R1) 및 제1 커패시터(C1)는 로우 패스 필터(low pass filter)로 동작할 수 있다.
일 실시예에 따르면, LC 필터가 아닌 RC 필터로 로우 패스 필터를 구성함에 따라, 저렴한 단가로 정전기 방전 회로(220)를 PCB 기판에 실장할 수 있다. 일 실시예에 따르면, LC 필터가 아닌 RC 필터로 로우 패스 필터를 구성함에 따라, 전 주파수 대역에 동일한 임피던스가 구현되어 LC 필터 대비 낮은 주파수에서도 높은 임피던스가 구현될 수 있다. 일 실시예에 따르면, 제1 저항(R1)은 ESD 펄스에 대하여 댐핑(damping) 저항으로의 기능을 수행할 수 있다.
일 실시예에 따르면, 제1 패드(PAD1)와 제2 패드(PAD2)에 의해 집적 회로(230)에 대한 ESD 보호 기능이 수행될 수 있다. 제1 패드(PAD1)와 제2 패드(PAD2)는 PCB 기판 상에 배치되어, ESD 보호 소자(예컨대, TVS(Transient Voltage Suppressor) 다이오드, 바리스터(varistor) 등)의 추가 실장 없이도 ESD 보호 기능이 수행될 수 있다. 즉, ESD 보호 소자가 PCB 기판 상에 실장될 필요가 없어 정전기 방전 보호 회로(220) 및/또는 정전기 방전 보호 회로(220)를 포함하는 전자 장치가 소형화될 수 있다.
정전기 방전 보호 회로(220)에 ESD 보호 소자가 추가 실장되는 경우, ESD 보호 소자의 커패시턴스에 의해 신호가 왜곡될 수 있고, 신호 왜곡에 따른 별도 튜닝 작업이 요구될 수 있다. 특히, 작은 커패시턴스에 의해서도 동작 및/또는 기능에 영향을 받는 회로(예컨대, 터치 센서 회로, 고속 통신 회로 등)의 경우, 위와 같은 문제가 발생할 수 있다. 또한, ESD 보호 소자가 PCB 기판 상에 추가 실장됨에 따라 재료비와 가공비가 상승할 수 있다. 이외에도, ESD 보호 소자의 불량(예컨대, 쇼트)으로 전체 회로가 오동작할 수 있다. 그러나, 일 실시예에 따른 정전기 방전 보호 회로(220)는 ESD 보호 소자의 추가 실장 없이도 ESD 보호 기능을 수행함으로써, 상술한 문제가 발생하지 않는다.
커넥터 단자부(210)를 통해 ESD 펄스가 라인에 유입되는 경우, ESD 펄스의 일부는 제1 저항(R1)을 통과하여 집적 회로(230)로 유입되고, ESD 펄스의 나머지 일부는 제1 저항(R1)(또는 제1 저항(R1)을 포함하는 로드)에 의해 반사될 수 있다. ESD 펄스에 대한 반사 계수는 수학식 1의 관계를 따를 수 있다.
Figure PCTKR2023006004-appb-img-000001
수학식 1을 참고하면,
Figure PCTKR2023006004-appb-img-000002
는 반사 계수로 정의된다. ZL은 로드 임피던스(load impedance)로 정의되고, ZC는 특성 임피던스(characteristic impedance)로 정의된다. 예를 들어, ESD 펄스의 전압이 라인에 걸려서 부하로 전달될 수 있다. 여기서, 부하는 제1 저항(R1), 제1 커패시터(C1), 및 집적 회로(230)로 구성될 수 있다. 일 예로, 로드 임피던스의 값은 300 Ω 이고, 특성 임피던스의 값은 50 Ω 인 것을 가정한다. 이 경우, 반사 계수의 값은 0.75이다. 즉, ESD 펄스의 전압 중 75%에 대응하는 전압이 제1 노드(N1)에 추가적으로 가해지게 되며, 결과적으로 ESD 펄스의 전압의 175%에 대응하는 전압이 제1 노드(N1)에 가해지게 된다.
제1 저항(R1)에 의해, ESD 펄스의 전압보다 큰 전압이 제1 노드(N1)에 연결된 제1 패드(PAD1)에 가해질 수 있다. 수학식 1에 따라, 제1 저항(R1)의 값이 클수록 반사 계수가 커져 스파크 발생이 더 용이해진다. 일 실시예에 따르면, ESD 펄스의 적어도 일부가 제1 저항(R1)에 의해 반사되어 제1 패드(PAD1)로 우회됨으로써, 제1 저항(R1)에 대응하는 소자를 실장하기 위한 두 개의 패드들 사이에서의 아크 방전을 방지할 수 있다.
도 3a 내지 3g는 일 실시예에 따른 정전기 방전 보호 회로가 실장되는 PCB 기판의 패턴 설계를 보여주는 평면도들이다. 도 1 또는 도 2의 정전기 방전 보호 회로(120, 220)는 PCB 기판 상에 제공될 수 있다. 설명의 편의를 위해, 도 1 및 2에서 설명한 내용과 중복되는 내용은 생략한다. PCB 기판 상에 노출되는 부분의 높이는 PCB 기판의 높이에 비해 크게 작으므로, 설명의 편의를 위해 PCB 기판 상에 배치되는 패드들의 형상이 2차원적 형상임을 가정하여 설명한다.
도 3a와 함께, 도 1 및 2를 참조하면, PCB 기판(300a)의 일면에 제1 신호 배선(신호 배선은, 배선 또는 배선 패턴으로도 지칭될 수 있음)(SL1a) 및 제2 신호 배선(SL2a)이 형성될 수 있다. PCB 기판(300a)의 제1 측은 제1 신호 배선(SL1a)을 통해 커넥터 단자부(110, 210)에 전기적으로 연결될 수 있고, 제2 측은 제2 신호 배선(SL2a)을 통해 집적 회로(130, 230)에 전기적으로 연결될 수 있다. 제1 신호 배선(SL1a)과 제2 신호 배선(SL2a)에 직렬적으로 연결되는 저항 소자(Ra)를 통해, 커넥터 단자부(110, 210)와 집적 회로(130, 230)가 전기적으로 연결될 수 있다.
제1 패드(PAD1a)는 제1 신호 배선(SL1a)에 전기적으로 연결될 수 있다. 제2 패드(PAD2a)는 제1 패드(PAD1a)와 이격되어 배치될 수 있다. 제1 패드(PAD1a)와 제2 패드(PAD2a)는 서로 마주하도록 배치될 수 있다. 제2 패드(PAD2a)는 그라운드 전압 단(예컨대, 그라운드 면(ground plane))으로의 경로를 제공하는 그라운드 배선(GNDa)에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 제1 패드(PAD1a)의 제1 측과 제2 패드(PAD2a)의 제1 측은 서로 마주할 수 있다. 예를 들어, 제1 패드(PAD1a)와 제2 패드(PAD2a)가 서로 마주하는 선들은 서로 평행할 수 있다. 예를 들어, 제1 패드(PAD1a)와 제2 패드(PAD2a)가 서로 마주하는 선들은 직선일 수 있다. 예를 들어, 제1 패드(PAD1a)와 제2 패드(PAD2a)는 사각형 형상일 수 있다. 제1 패드(PAD1a) 및 제2 패드(PAD2a)는 PSR(Photo Solder Resist) 처리되지 않고, 그라운드 배선(GNDa)는 PSR 처리된다.
제3 패드(RP1a)는 제1 신호 배선(SL1a)에 전기적으로 연결될 수 있다. 제4 패드(RP2a)는 제3 패드(RP1a)와 이격되어 배치될 수 있다. 제4 패드(RP2a)는 제2 신호 배선(SL2a)에 연결될 수 있다. 제3 패드(RP1a)와 제4 패드(RP2a) 사이에 저항 소자(Ra)가 배치될 수 있다. 저항 소자(Ra)의 제1 단은 제3 패드(RP1a)에 전기적으로 연결되고, 제2 단은 제4 패드(RP2a)에 전기적으로 연결될 수 있다. 제1 신호 배선(SL1a) 및 제2 신호 배선(SL2a)은 직렬 연결된 저항 소자(Ra)를 통해 전기적으로 연결될 수 있다.
제5 패드(CP1a)는 제2 신호 배선(SL2a)에 전기적으로 연결될 수 있다. 제6 패드(CP2a)는 제5 패드(CP1a)와 이격되어 배치될 수 있다. 제6 패드(CP2a)는 그라운드 전압 단에 연결될 수 있다. 제5 패드(CP1a)와 제6 패드(CP2a)는 사이에 커패시터 소자(Ca)가 배치될 수 있다. 커패시터 소자(Ca)의 제1 단은 제5 패드(CP1a)에 전기적으로 연결되고, 제2 단은 제6 패드(CP2a)에 전기적으로 연결될 수 있다.
설명의 편의를 위해, 도 1 내지 3a를 참조하여 도 3b를 설명한다. 도 3b의 PCB 기판(300b)의 일면 상에 배치되는 제1 신호 배선(SL1b), 제2 신호 배선(SL2b), 제1 패드(PAD1b), 제2 패드(PAD2b), 그라운드 배선(GNDb), 제3 패드(RP1b), 제4 패드(RP2b), 저항 소자(Rb), 제5 패드(CP1b), 제6 패드(CP2b), 커패시터 소자(Cb)는, 도 3a의 PCB 기판(300a)의 일면 상에 배치되는 제1 신호 배선(SL1a), 제2 신호 배선(SL2a), 제1 패드(PAD1a), 제2 패드(PAD2a), 그라운드 배선(GNDa), 제3 패드(RP1a), 제4 패드(RP2a), 저항 소자(Ra), 제5 패드(CP1a), 제6 패드(CP2a), 커패시터 소자(Ca)에 대응되므로, 중복되는 설명은 생략한다.
도 3b를 참조하면, 제1 패드(PAD1b)의 제1 측과 제2 패드(PAD2b)의 제1 측은 서로 마주할 수 있다. 예를 들어, 제1 패드(PAD1b)의 제1 측과 제2 패드(PAD2b)의 제1 측은 곡선 형상일 수 있다. 예를 들어, 제1 패드(PAD1b)의 제1 측 상의 제1 점은, 제2 패드(PAD2b)의 제1 측 중 가장 가까울 수 있다.　 예를 들어, 제2 패드(PAD2b)의 제1 측 상의 제2 점은, 제1 패드(PAD1b)의 제1 측 중 가장 가까울 수 있다. 제1 점에서 멀어질수록, 그리고 제2 점에서 멀어질수록, 제1 패드(PAD1b)의 제1 측과 제2 패드(PAD2b)의 제1 측 간의 거리는 멀어질 수 있다. 예를 들어, 제1 패드(PAD1a)와 제2 패드(PAD2a)는 타원 형상 또는 반타원 형상일 수 있다. 제1 패드(PAD1b) 및 제2 패드(PAD2b)는 PSR 처리되지 않고, 그라운드 배선(GNDb)는 PSR 처리된다.
설명의 편의를 위해, 도 1 내지 3a를 참조하여 도 3c를 설명한다. 도 3c의 PCB 기판(300c)의 일면 상에 배치되는 제1 신호 배선(SL1c), 제2 신호 배선(SL2c), 제1 패드(PAD1c), 제2 패드(PAD2c), 그라운드 배선(GNDc), 제3 패드(RP1c), 제4 패드(RP2c), 저항 소자(Rc), 제5 패드(CP1c), 제6 패드(CP2c), 커패시터 소자(Cc)는, 도 3a의 PCB 기판(300a)의 일면 상에 배치되는 제1 신호 배선(SL1a), 제2 신호 배선(SL2a), 제1 패드(PAD1a), 제2 패드(PAD2a), 그라운드 배선(GNDa), 제3 패드(RP1a), 제4 패드(RP2a), 저항 소자(Ra), 제5 패드(CP1a), 제6 패드(CP2a), 커패시터 소자(Ca)에 대응되므로, 중복되는 설명은 생략한다.
도 3c를 참조하면, 제1 패드(PAD1c)의 제1 측과 제2 측이 만나는 제1 점과 제2 패드(PAD2c)의 제1 측과 제2 측이 만나는 제2 점은 서로 마주할 수 있다. 예를 들어, 제1 패드(PAD1c)의 제1 측, 제2 측, 그리고 제2 패드(PAD2c)의 제1 측, 제2 측은 직선 형상일 수 있다. 예를 들어, 제1 점과 제2 점 간의 거리는 제1 패드(PAD1c)와 제2 패드(PAD2c) 사이의 거리 중 가장 가까운 거리일 수 있다. 제1 점에서 멀어질수록, 그리고 제2 점에서 멀어질수록, 제1 패드(PAD1c)와 제2 패드(PAD2c) 간의 거리는 멀어질 수 있다. 예를 들어, 제1 패드(PAD1c)와 제2 패드(PAD2c)는 삼각형 형상일 수 있다. 제1 패드(PAD1c) 및 제2 패드(PAD2c)는 PSR 처리되지 않고, 그라운드 배선(GNDc)는 PSR 처리된다.
설명의 편의를 위해, 도 1 내지 3a를 참조하여 도 3d를 설명한다. 도 3d의 PCB 기판(300d)의 일면 상에 배치되는 제1 신호 배선(SL1d), 제2 신호 배선(SL2d), 제1 패드(PAD1d), 그라운드 배선(GNDd), 제3 패드(RP1d), 제4 패드(RP2d), 저항 소자(Rd), 제5 패드(CP1d), 제6 패드(CP2d), 커패시터 소자(Cd)는, 도 3a의 PCB 기판(300a)의 일면 상에 배치되는 제1 신호 배선(SL1a), 제2 신호 배선(SL2a), 제1 패드(PAD1a), 그라운드 배선(GNDa), 제3 패드(RP1a), 제4 패드(RP2a), 저항 소자(Ra), 제5 패드(CP1a), 제6 패드(CP2a), 커패시터 소자(Ca)에 대응되므로, 중복되는 설명은 생략한다.
도 3d를 참조하면, 도 3a의 제1 패드(PAD1a)와 유사하게, 제1 패드(PAD1c)는 사각형 형상일 수 있다. 제1 패드(PAD1d) 및 그라운드 배선(GNDd)은 PSR 처리되지 않는다. 도 3d에서 도시하는 실시예에서, 도 3a의 제2 패드(PAD2a)에 대응되는 패드는 그라운드 전압 단에 연결된 그라운드 배선(GNDd)일 수 있다. 즉, 그라운드 배선(GNDd)이 PSR 처리되지 않고, 그라운드 배선(GNDd)이 제1 패드(PAD1d)와 이격되어 배치될 수 있다. 제1 패드(PAD1d)와 그라운드 배선(GNDd)은 스파크 갭을 형성할 수 있다.
설명의 편의를 위해, 도 1 내지 3b를 참조하여 도 3e를 설명한다. 도 3e의 PCB 기판(300e)의 일면 상에 배치되는 제1 신호 배선(SL1e), 제2 신호 배선(SL2e), 제1 패드(PAD1e), 그라운드 배선(GNDe), 제3 패드(RP1e), 제4 패드(RP2e), 저항 소자(Re), 제5 패드(CP1e), 제6 패드(CP2e), 커패시터 소자(Ce)는, 도 3b의 PCB 기판(300b)의 일면 상에 배치되는 제1 신호 배선(SL1b), 제2 신호 배선(SL2b), 제1 패드(PAD1b), 그라운드 배선(GNDb), 제3 패드(RP1b), 제4 패드(RP2b), 저항 소자(Rb), 제5 패드(CP1b), 제6 패드(CP2b), 커패시터 소자(Cb)에 대응되므로, 중복되는 설명은 생략한다.
도 3e를 참조하면, 도 3b의 제1 패드(PAD1b)와 유사하게, 제1 패드(PAD1e)는 타원 형상 또는 반타원 형상일 수 있다. 제1 패드(PAD1e) 및 그라운드 배선(GNDe)은 PSR 처리되지 않는다. 도 3e에서 도시하는 실시예에서, 도 3b의 제2 패드(PAD2b)에 대응되는 패드는 그라운드 전압 단에 연결된 그라운드 배선(GNDd)일 수 있다. 즉, 그라운드 배선(GNDe)이 PSR 처리되지 않고, 그라운드 배선(GNDe)이 제1 패드(PAD1e)와 이격되어 배치될 수 있다. 제1 패드(PAD1e)와 그라운드 배선(GNDe)은 스파크 갭을 형성할 수 있다.
설명의 편의를 위해, 도 1 내지 3c를 참조하여 도 3f를 설명한다. 도 3f의 PCB 기판(300f)의 일면 상에 배치되는 제1 신호 배선(SL1f), 제2 신호 배선(SL2f), 제1 패드(PAD1f), 그라운드 배선(GNDf), 제3 패드(RP1f), 제4 패드(RP2f), 저항 소자(Rf), 제5 패드(CP1f), 제6 패드(CP2f), 커패시터 소자(Cf)는, 도 3c의 PCB 기판(300c)의 일면 상에 배치되는 제1 신호 배선(SL1c), 제2 신호 배선(SL2c), 제1 패드(PAD1c), 그라운드 배선(GNDc), 제3 패드(RP1c), 제4 패드(RP2c), 저항 소자(Rc), 제5 패드(CP1c), 제6 패드(CP2c), 커패시터 소자(Cc)에 대응되므로, 중복되는 설명은 생략한다.
도 3f를 참조하면, 도 3c의 제1 패드(PAD1c)와 유사하게, 제1 패드(PAD1f)는 삼각형 형상일 수 있다. 제1 패드(PAD1f) 및 그라운드 배선(GNDf)은 PSR 처리되지 않는다. 도 3f에서 도시하는 실시예에서, 도 3c의 제2 패드(PAD2c)에 대응되는 패드는 그라운드 전압 단에 연결된 그라운드 배선(GNDf)일 수 있다. 즉, 그라운드 배선(GNDf)이 PSR 처리되지 않고, 그라운드 배선(GNDf)이 제1 패드(PAD1f)와 이격되어 배치될 수 있다. 제1 패드(PAD1f)와 그라운드 배선(GNDf)은 스파크 갭을 형성할 수 있다.
도 3g와 함께, 도 1 및 2를 참조하면, PCB 기판(300g)은 양면 PCB 기판일 수 있다. PCB 기판(300g)은 제1 면(300g_1) 및 제2 면(300g_2)을 포함할 수 있다. PCB 기판의 제1 면(300g_1)에 제1 신호 배선(SL1g)이 형성될 수 있다. PCB 기판의 제1 면(300g_1)의 제1 측은 제1 신호 배선(SL1g)을 통해 커넥터 단자부(110, 210)에 전기적으로 연결될 수 있다.
제1 패드(VP1)는 제1 신호 배선(SL1g)에 전기적으로 연결될 수 있다. 제1 패드(VP1)는 PCB 기판의 제1 면(300g_1)과 제2 면(300g_2)을 전기적으로 연결하는 비아 홀(via hole)에서 제1 면(300g_1) 상에 노출되는 영역에 대응할 수 있다. 제1 패드(VP1)는 PSR 처리되지 않는다. 그라운드 배선(GNDg)은 PCB 기판의 제1 면(300g_1) 상에 형성될 수 있다. 제1 패드(VP1)와 그라운드 배선(GNDg)은 이격되어 배치될 수 있다. 제1 패드(VP1)와 그라운드 배선(GNDg)은 스파크 갭을 형성할 수 있다.
그라운드 배선(GNDg)은 PSR 처리되지 않을 수 있으나, 본 개시는 이에 한정되지 않는다. 따라서, 그라운드 배선(GNDg)은 PSR 처리되고, 도시되지 않았지만 PSR 처리되지 않은 제2 패드(예컨대, 도 3a 내지 3c의 제2 패드(PAD2a, PAD2b, PAD2c))가 PCB 기판의 제1 면(300g_1) 상에 배치될 수 있다. 제2 패드(미도시)는 그라운드 배선(GNDg)에 연결될 수 있다. 이 경우, 제1 패드(VP1)와 제2 패드(미도시)는 이격되어 배치될 수 있다. 제1 패드(VP1)와 제2 패드(미도시)는 서로 마주하도록 배치될 수 있다. 제1 패드(VP1)와 제2 패드(미도시)는 스파크 갭을 형성할 수 있다.
PCB 기판의 제2 면(300g_2)에 제2 신호 배선(SL2g) 및 제3 신호 배선(SL3g)이 형성될 수 있다. PCB 기판의 제2 면(300g_2)의 제1 측은 제3 신호 배선(SL3g)을 통해 집적 회로(130, 230)에 전기적으로 연결될 수 있다. 제1 신호 배선(SL1g), 비아 홀, 제2 신호 배선(SL2g), 제3 신호 배선(SL3g), 및 직렬적으로 연결되는 저항 소자(Rg)를 통해, 커넥터 단자부(110, 210)와 집적 회로(130, 230)가 전기적으로 연결될 수 있다.
제2 신호 배선(SL2g)은 제1 패드(VP1)에 대응하는 비아 홀을 통해 제1 신호 배선(SL1g)과 전기적으로 연결될 수 있다. 예를 들어, 제2 신호 배선(SL2g)은 PCB 기판의 제1 면(300g_1)과 제2 면(300g_2)을 전기적으로 연결하는 비아 홀(via hole)에서 제2 면(300g_2) 상에 노출되는 영역(VP2)에 연결될 수 있다.
제3 패드(RP1g)는 제2 신호 배선(SL2g)에 전기적으로 연결될 수 있다. 제3 패드(RP1g)는 PCB 기판의 제2 면(300g_2) 상에 배치될 수 있다. 제4 패드(RP2g)는 제3 패드(RP1g)와 이격되어 배치될 수 있다. 제4 패드(RP2g)는 제3 신호 배선(SL3g)에 연결될 수 있다. 제4 패드(RP2g)는 PCB 기판의 제2 면(300g_2) 상에 배치될 수 있다. 제3 패드(RP1g)와 제4 패드(RP2g) 사이에 저항 소자(Rg)가 배치될 수 있다. 저항 소자(Rg)의 제1 단은 제3 패드(RP1g)에 전기적으로 연결되고, 제2 단은 제4 패드(RP2g)에 전기적으로 연결될 수 있다. 저항 소자(Rg)는 PCB 기판의 제2 면(300g_2) 상에 배치될 수 있다. 제2 신호 배선(SL2g) 및 제3 신호 배선(SL3g)은 직렬 연결된 저항 소자(Rg)를 통해 전기적으로 연결될 수 있다.
제5 패드(CP1g)는 제3 신호 배선(SL3g)에 전기적으로 연결될 수 있다. 제5 패드(CP1g)는 PCB 기판의 제2 면(300g_2) 상에 배치될 수 있다. 제6 패드(CP2g)는 제5 패드(CP1g)와 이격되어 배치될 수 있다. 제6 패드(CP2g)는 그라운드 전압 단에 연결될 수 있다. 제6 패드(CP2g)는 PCB 기판의 제2 면(300g_2) 상에 배치될 수 있다. 제5 패드(CP1g)와 제6 패드(CP2g)는 사이에 커패시터 소자(Cg)가 배치될 수 있다. 커패시터 소자(Cg)의 제1 단은 제5 패드(CP1g)에 전기적으로 연결되고, 제2 단은 제6 패드(CP2g)에 전기적으로 연결될 수 있다. 커패시터 소자(Cg)는 PCB 기판의 제2 면(300g_2) 상에 배치될 수 있다.
도 3a 내지 3g에서 설명한 실시예들은 본 개시의 실시예들을 예시적으로 도시한 것이며, 따라서 본 개시는 이에 한정되지 않는다. 따라서, 도 3a 내지 3g에 도시된 실시예들의 임의의 조합으로 정전기 방전 보호 회로가 구현될 수 있다. 예를 들어, 제1 패드(PAD1a, PAD1b, PAD1c)의 형상과 제2 패드(PAD2a, PAD2b, PAD2c)의 형상은 다양한 형상으로 구현될 수 있다. 제1 패드(PAD1a, PAD1b, PAD1c)의 형상과 제2 패드(PAD2a, PAD2b, PAD2c)의 형상은 서로 같거나 다를 수 있다. 예를 들어, 제1 패드(PAD1a, PAD1b, PAD1c)와 제2 패드(PAD2a, PAD2b, PAD2c)는 사각형 형상, 삼각형 형상, 반원형 형상, 및 반타원형 형상 중 적어도 하나로 PCB 기판 상에 형성될 수 있다.
도 3a 내지 3g에서 설명한 실시예들은 커넥터 단자부(도 1, 110)와 집적 회로(도 1, 130) 사이의 라인들 중 하나가 PCB 기판 상에 배치되는 예시를 도시한 것이다. 일 실시예에 있어서, 제2 패드(PAD2a, PAD2b, PAD2c) 및/또는 그라운드 배선(GNDa, GNDb, GNDc, GNDd, GNDe, GNDf, GNDg)은 하나의 라인에서 전용되지 않고, 다른 라인들에서 공유될 수 있다. 도 3g에서 설명한 실시예에서, 그라운드 배선(GNDg)이 복수의 라인들에서 공유되는 예시는 도 4에서 상세하게 설명한다.
도 4는 일 실시예에 따른 정전기 방전 보호 회로가 실장되는 PCB 기판의 패턴 설계를 보여주는 평면도이다. 설명의 편의를 위해 도 3g를 참조하여 도 4를 설명한다.
도 4와 함께, 도 1 및 도 3g를 참조하면, 커넥터 단자부(110)와 집적 회로(130) 사이의 라인들 중 적어도 일부가 PCB 기판 상에 배치될 수 있다. 도 4에서, 커넥터 단자부(110)와 집적 회로(130) 사이의 라인들 중 PCB 기판 상에 배치되는 라인들의 개수는 3 개인 것으로 예시적으로 도시되나, 본 개시는 이에 한정되지 않는다. 예를 들어, 커넥터 단자부(110)와 집적 회로(130) 사이의 라인들 중 PCB 기판 상에 배치되는 라인들은 제1 라인, 제2 라인, 제3 라인으로 지칭될 수 있다.
PCB 기판의 제1 면(400_1)은 도 3g의 PCB 기판의 제1 면(300g_1)에 대응할 수 있다. 제1 신호 배선(SL1)은 제1 라인에 대응할 수 있다. 예를 들어, 제1 신호 배선(SL1)은 도 3g의 제1 신호 배선(SL1g)에 대응할 수 있다. 제1 패드(VP1)는 제1 신호 배선(SL1)에 전기적으로 연결될 수 있다. 제1 패드(VP1)는 PCB 기판의 제1 면(400_1)과 제2 면(미도시)을 전기적으로 연결하는 제1 비아 홀에서 제1 면(400_1) 상에 노출되는 영역에 대응할 수 있다. 예를 들어, 제1 패드(VP1)는 도 3g의 제1 패드(VP1)에 대응할 수 있다.
제2 신호 배선(SL2)은 제2 라인에 대응할 수 있다. 제2 패드(VP2)는 제1 신호 배선(SL2)에 전기적으로 연결될 수 있다. 제2 패드(VP2)는 PCB 기판의 제1 면(400_1)과 제2 면(미도시)을 전기적으로 연결하는 제2 비아 홀에서 제1 면(400_1) 상에 노출되는 영역에 대응할 수 있다. 제3 신호 배선(SL3)은 제3 라인에 대응할 수 있다. 제3 패드(VP3)는 제3 신호 배선(SL3)에 전기적으로 연결될 수 있다. 제3 패드(VP3)는 PCB 기판의 제1 면(400_1)과 제2 면(미도시)을 전기적으로 연결하는 제3 비아 홀에서 제1 면(400_1) 상에 노출되는 영역에 대응할 수 있다. 제1 패드(VP1), 제2 패드(VP2), 및 제3 패드(VP3)는 PSR 처리되지 않는다.
그라운드 배선(GNDg)은 PCB 기판의 제1 면(300g_1) 상에 형성될 수 있다. 그라운드 배선(GNDg)은 도 3g의 그라운드 배선(GNDg)에 대응할 수 있다. 제1 패드(VP1)와 그라운드 배선(GNDg)은 이격되어 배치될 수 있다. 제1 패드(VP1)와 그라운드 배선(GNDg)은 제1 스파크 갭을 형성할 수 있다. 제2 패드(VP2)와 그라운드 배선(GNDg)은 이격되어 배치될 수 있다. 제2 패드(VP2)와 그라운드 배선(GNDg)은 제2 스파크 갭을 형성할 수 있다. 제3 패드(VP3)와 그라운드 배선(GNDg)은 이격되어 배치될 수 있다. 제3 패드(VP3)와 그라운드 배선(GNDg)은 제3 스파크 갭을 형성할 수 있다. 제1 내지 제3 스파크 갭들 각각의 크기는 서로 같거나 다를 수 있다.
도 5는 일 실시예에 따른 정전기 방전 보호 회로를 보여주는 회로도이다. 커넥터 단자부(510), 집적 회로(530)의 구성, 기능, 동작은 도 1 및 2에서 설명한 커넥터 단자부(110, 210), 집적 회로(130, 230)의 구성, 기능, 동작과 유사하므로 중복되는 내용은 생략한다.
도 5를 참조하면, 커넥터 단자부(510)는 제1 단자(T1), 제2 단자(T2), 제3 단자(T3), 및 제4 단자(T4)를 포함할 수 있다. 제1 단자(T1)는 그라운드 전압 단에 연결될 수 있다. 제2 단자(T2)는 제1 라인(L1)에 연결될 수 있다. 제3 단자(T3)는 제2 라인(L2)에 연결될 수 있다. 제4 단자(T4)는 제3 라인(L3)에 연결될 수 있다. 커넥터 단자부(510)는 제1 라인(L1), 제2 라인(L2), 및 제3 라인(L3)을 통해 집적 회로(530)에 연결될 수 있다. 도 5에서, 커넥터 단자부(510)에 포함되는 단자들의 개수는 4 개인 것으로 도시되었으나, 본 개시는 이에 한정되지 않으며, 커넥터 단자부(510)는 적어도 하나의 단자를 포함할 수 있다.
정전기 방전 보호 회로(520)는 제1 라인(L1), 제2 라인(L2), 및 제3 라인(L3)과, 제1 라인(L1), 제2 라인(L2), 및 제3 라인(L3)에 연결되는 회로 소자들을 포함할 수 있다. 예를 들어, 정전기 방전 보호 회로(520)는 제1 패드(PAD1), 제2 패드(PAD2), 제3 패드(PAD3), 제4 패드(PAD4), 제1 저항(R1), 제2 저항(R2), 제1 커패시터(C1), 제2 커패시터(C2), ESD 보호 소자(V1)를 포함할 수 있다.
제1 라인(L1) 및 제2 라인(L2) 각각은 도 2의 정전기 방전 보호 회로(220)의 커넥터 단자부(210)와 집적 회로(230)를 연결하는 라인에 대응할 수 있다.
제1 패드(PAD1)는 제1 노드(N1)에 연결될 수 있다. 제1 노드(N1)는 제2 단자(T2)에 연결될 수 있다. 제1 노드(N1)는 제2 단자(T2)와 집적 회로(530)를 연결하는 제1 라인(L1)에 위치할 수 있다. 제2 패드(PAD2)는 제1 패드(PAD1)와 이격되어 배치되고, 그라운드 전압 단에 연결될 수 있다. 제1 패드(PAD1)와 제2 패드(PAD2)는 스파크 갭을 형성할 수 있다. 제1 저항(R1)은 제1 노드(N1)와 제2 노드(N2)에 연결될 수 있다. 제1 저항(R1)의 제1 단은 제1 노드(N1)에 연결될 수 있다. 제1 저항(R1)의 제2 단은 제2 노드(N2)에 연결될 수 있다. 제2 노드(N2)는 집적 회로(530)에 연결될 수 있다. 제2 노드(N2)는 제2 단자(T2)와 집적 회로(530)를 연결하는 제1 라인(L1)에 위치할 수 있다. 제1 커패시터(C1)는 제2 노드(N2)와 그라운드 전압 단에 연결될 수 있다. 제1 커패시터(C1)의 제1 단은 제2 노드(N2)에 연결될 수 있다. 제1 커패시터(C1)의 제2 단은 그라운드 전압 단에 연결될 수 있다. 제1 저항(R1) 및 제1 커패시터(C1)는 로우 패스 필터로 동작할 수 있다.
제3 패드(PAD3)는 제3 노드(N3)에 연결될 수 있다. 제3 패드(PAD3)는 제3 단자(T3)에 연결될 수 있다. 제3 노드(N3)는 제3 단자(T3)와 집적 회로(530)를 연결하는 제2 라인(L2)에 위치할 수 있다. 제4 패드(PAD4)는 제3 패드(PAD3)와 이격되어 배치되고, 그라운드 전압 단에 연결될 수 있다. 제3 패드(PAD3)와 제4 패드(PAD4)는 스파크 갭을 형성할 수 있다. 제2 저항(R2)은 제3 노드(N3)와 제4 노드(N4)에 연결될 수 있다. 제2 저항(R2)의 제1 단은 제3 노드(N3)에 연결될 수 있다. 제2 저항(R2)의 제2 단은 제4 노드(N4)에 연결될 수 있다. 제4 노드(N4)는 집적 회로(530)에 연결될 수 있다. 제4 노드(N4)는 제3 단자(T3)와 집적 회로(530)를 연결하는 제2 라인(L2)에 위치할 수 있다. 제2 커패시터(C2)는 제4 노드(N4)와 그라운드 전압 단에 연결될 수 있다. 제2 커패시터(C2)의 제1 단은 제4 노드(N4)에 연결될 수 있다. 제2 커패시터(C2)의 제2 단은 그라운드 전압 단에 연결될 수 있다. 제2 저항(R2) 및 제2 커패시터(C2)는 로우 패스 필터로 동작할 수 있다.
제1 라인(L1) 또는 제2 라인(L2)과 달리, 제3 라인(L3)에 직렬로 연결되는 저항이 제공되지 않을 수 있다. 따라서, 제3 라인(L3)을 통해 ESD 펄스가 집적 회로(530)에 유입되는 것을 방지하기 위해, 제3 라인(L3)에 ESD 보호 소자(V1)가 제공될 수 있다. ESD 보호 소자(V1)는 제5 노드(N5)에 연결될 수 있다. 제5 노드(N5)는 제4 단자(T4)와 집적 회로(530)에 연결되는 제3 라인(L3)에 위치할 수 있다. ESD 보호 소자(V1)는 제5 노드(N5)와 그라운드 전압 단에 연결될 수 있다. ESD 보호 소자(V1)의 제1 단은 제5 노드(N5)에 연결될 수 있다. ESD 보호 소자(V1)의 제2 단은 그라운드 전압 단에 연결될 수 있다. 예를 들어, ESD 보호 소자(V1)는 TVS다이오드 또는 바리스터를 포함할 수 있다.
도 6은 일 실시예에 따른 패드의 형상을 보여주는 도면이다. 제1 패드(PAD1)와 제2 패드(PAD2)는, 도 1 내지 5에서 도시한 제1 패드(PAD1, PAD1a, PAD1b, PAD1c, PAD1d, PAD1e, PAD1f, PAD1g)와 제2 패드(PAD2, PAD2a, PAD2b, PAD2c)에 대응할 수 있다. 제1 패드(PAD1)는 신호 배선(Signal)에서 돌출되도록 PCB 기판 상에 형성될 수 있다. 즉, 신호 배선(Signal)에서 돌출된 영역을 제1 패드(PAD1)로 지칭할 수 있다. 제1 패드(PAD1) 또는 신호 배선(Signal)에서 돌출되는 영역은 PSR 처리되지 않는다. 제2 패드(PAD2)는 그라운드 배선(Ground)에서 돌출되도록 PCB 기판 상에 형성될 수 있다. 즉, 그라운드 배선(Ground)에서 돌출된 영역을 제2 패드(PAD2)로 지칭할 수 있다. 제2 패드(PAD2) 또는 그라운드 배선(Ground)에서 돌출되는 영역은 PSR 처리되지 않는다. 제1 패드(PAD1) 및 제2 패드(PAD2)는 타원 또는 반타원 형상을 갖도록 돌출될 수 있다. 예를 들어, 제1 패드(PAD1)의 최대 돌출 지점과 제2 패드(PAD2)의 최대 돌출 지점 간의 거리는 65.051μm일 수 있다. 제1 패드(PAD1)와 제2 패드(PAD2)는 스파크 갭을 형성할 수 있다. 스파크 갭에서, ESD 펄스에 의한 스파크가 발생할 수 있다.
도 7은 일 실시예에 따른 정전기 방전 보호 방법을 보여주는 흐름도이다. 설명의 편의를 위해, 도 2 및 3a를 참조하여 정전기 방전 보호 방법을 설명한다. 정전기 방전 보호 방법은 PCB 기판(300a) 상에 제공되는 정전기 방전 보호 회로(220)의 동작에 의해 구현될 수 있다.
S710 단계에서, 정전기 방전 보호 회로(220)는 커넥터 단자부(210)로부터 PCB 기판(300a)으로 유입된 ESD 펄스를 수신할 수 있다.
S720 단계에서, 커넥터 단자부(210)에 연결되고, PCB 기판(300a) 상에 배치되는 저항 소자(Ra)는, ESD 펄스 중 적어도 일부를 반사할 수 있다. 저항 소자(Ra)는 제1 저항(R1)에 대응할 수 있다.
S730 단계에서, 정전기 방전 보호 회로(220)는, 커넥터 단자부(210) 및 저항 소자(Ra)에 연결되고 PCB 기판(300a) 상에 배치되는 제1 패드(PAD1, PAD1a)와, 제1 패드(PAD1, PAD1a)와 이격되어 PCB 기판(300a) 상에 배치되는 제2 패드(PAD2, PAD2a) 사이의 아크를 통해, 수신된 ESD 펄스 및 반사된 ESD 펄스를 제2 패드(PAD2, PAD2a)에 연결되는 그라운드 전압 단으로 방전시킬 수 있다. 일 실시예에 있어서, 제2 패드(PAD2, PAD2a)는 그라운드 전압 단에 연결된 그라운드 배선(GNDa)이거나, 그라운드 전압 단에 연결되는 패드일 수 있다. 예를 들어, 제2 패드(PAD2, PAD2a)가 그라운드 전압 단에 연결된 그라운드 배선(GNDa)인 경우, 그라운드 배선(GNDa)은 PSR 처리되지 않을 수 있다.
도 8은 일 실시예에 따른 전자 장치를 보여주는 블록도이다. 도 8에 도시되는 전자 장치(1000)의 구성, 동작, 및 기능은 도 1 및 2에서 설명한 전자 장치(100, 200)의 구성, 동작, 및 기능에 대응할 수 있다.
도 8을 참조하면, 전자 장치(1000)는 프로세서(1100), 통신 인터페이스(1200), 사용자 인터페이스(1300), 메모리(1400), 전원 공급 장치(1500)를 포함할 수 있다. 전자 장치(1000)의 각 구성요소들은 모두 필수적인 것은 아니며, 제조사의 설계 사상에 따라 각 구성요소들은 가감될 수 있다.
프로세서(1100)는, 전자 장치(1000)의 전반적인 동작을 제어한다. 프로세서(1100)는 메모리(1400)에 저장된 프로그램들을 실행함으로써, 통신 인터페이스(1200), 사용자 인터페이스(1300), 메모리(1400), 전원 공급 장치(1500)를 제어할 수 있다.
프로세서(1100)는 AP(application processor), CPU(central processing unit) 또는 GPU(graphic processing unit)와 같은 범용 프로세서와 소프트웨어의 조합을 통해 구현될 수도 있다. 전용 프로세서의 경우, 본 개시의 실시예를 구현하기 위한 메모리를 포함하거나, 외부 메모리를 이용하기 위한 메모리 처리부를 포함할 수 있다.
프로세서(1100)는 복수의 프로세서로 구성될 수도 있다. 이 경우, 전용 프로세서들의 조합으로 구현될 수도 있고, AP, CPU 또는 GPU와 같은 다수의 범용 프로세서들과 소프트웨어의 조합을 통해 구현될 수도 있다.
일 실시예에 있어서, 프로세서(1100)는, 인공 지능(AI) 프로세서를 탑재할 수도 있다. 인공 지능(AI) 프로세서는, 인공 지능(AI)을 위한 전용 하드웨어 칩 형태로 제작될 수도 있고, 기존의 범용 프로세서(예: CPU 또는 application processor) 또는 그래픽 전용 프로세서(예: GPU)의 일부로 제작되어 전자 장치(1000)에 탑재될 수도 있다.
일 실시예에 있어서, 프로세서(1100)는 유선 통신부(1230) 또는 전원 공급 장치(1500)가 포함하는 커넥터(1231, 1501) 및 정전기 방전 보호 회로(1232, 1502)의 동작을 제어할 수 있다.
전자 장치(1000)는 필요에 따라 IoT(Internet of Things) 네트워크 상에서 동작하거나 홈 네트워크에서 동작하도록 통신 인터페이스(1200)를 포함할 수 있다.
통신 인터페이스(1200)는, 근거리 통신부(1210), 원거리 통신부(1220), 및 유선 통신부(1230)를 포함할 수 있다.
근거리 통신부(1210, short-range wireless communication interface)는, 블루투스 통신부, BLE(Bluetooth Low Energy) 통신부, 근거리 무선 통신부(Near Field Communication interface), WLAN(와이파이) 통신부, 지그비(Zigbee) 통신부, 적외선(IrDA, infrared Data Association) 통신부, WFD(Wi-Fi Direct) 통신부, UWB(Ultra Wideband) 통신부, Ant+ 통신부 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
원거리 통신부(1220)는, 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신한다. 여기에서, 무선 신호는, 음성 호 신호, 화상 통화 호 신호 또는 문자/멀티미디어 메시지 송수신에 따른 다양한 형태의 데이터를 포함할 수 있다. 원거리 통신부(1220)는, 3G 모듈, 4G 모듈, 5G 모듈, LTE 모듈, NB-IoT 모듈, LTE-M 모듈 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
유선 통신부(1230)는 전자 장치(1000)와 유선으로 연결되는 외부의 단말 또는 서버로부터 유선 신호를 송수신한다. 여기에서, 유선 신호는, 제어 신호, 오디오 신호, 비디오 신호 등 다양한 형태의 데이터를 포함하는 신호일 수 있다.
유선 통신부(1230)는 커넥터 단자부(1231) 및 정전기 방전 보호 회로(1232)를 포함할 수 있다. 커넥터 단자부(1231) 및 정전기 방전 보호 회로(1232)의 구성, 동작, 및 기능은 도 1 및 2의 커넥터 단자부(110, 210) 및 정전기 방전 보호 회로(120, 220)의 구성, 동작, 및 기능에 대응되므로 중복되는 내용은 생략한다.
커넥터 단자부(1231)는 다양한 프로토콜에 대응하는 신호를 송수신하기 위한 적어도 하나의 단자를 포함할 수 있다. 일 실시예에 있어서, 커넥터 단자부(1231)는 다양한 유형의 커넥터가 삽입될 수 있는 암 커넥터 단자부일 수 있다. 정전기 방전 보호 회로(1232)는 PCB 기판 상에 형성되는 스파크 갭을 이용하여, 커넥터 단자부(1231)에 커넥터가 삽입됨에 따라 발생하는 ESD 펄스가 전자 장치(1000)의 집적 회로(예컨대, 프로세서(1100), 메모리(1400) 등)에 유입되는 것을 방지할 수 있다.
사용자 인터페이스(1300)는 입력 인터페이스(1310) 및 출력 인터페이스(1320)를 포함할 수 있다.
입력 인터페이스(1310)는, 사용자로부터의 입력(이하에서, 사용자 입력)을 수신하기 위한 것이다. 입력 인터페이스(1310)는 키 패드(key pad), 돔 스위치 (dome switch), 터치 패드(접촉식 정전 용량 방식, 압력식 저항막 방식, 적외선 감지 방식, 표면 초음파 전도 방식, 적분식 장력 측정 방식, 피에조 효과 방식 등), 조그 휠, 조그 스위치 중 적어도 하나일 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에 있어서, 사용자 입력을 수신하는 과정에서 ESD 펄스가 발생하는 경우, 정전기 방전 보호 회로(1232, 1502)는 전자 장치(1000)의 집적 회로에 ESD 펄스가 유입되는 것을 방지할 수 있다.
입력 인터페이스(1310)는 음성 인식 모듈을 포함할 수 있다. 예를 들어, 전자 장치(1000)는 마이크로폰을 통해 아날로그 신호인 음성 신호를 수신하고, ASR(Automatic Speech Recognition) 모델을 이용하여 음성 부분을 컴퓨터로 판독 가능한 텍스트로 변환할 수 있다. 전자 장치(1000)는 자연어 이해(Natural Language Understanding, NLU) 모델을 이용하여 변환된 텍스트를 해석하여, 사용자의 발화(utterance) 의도를 획득할 수 있다. 여기서 ASR 모델 또는 NLU 모델은 인공지능 모델일 수 있다. 인공지능 모델은 인공지능 모델의 처리에 특화된 하드웨어 구조로 설계된 인공지능 전용 프로세서에 의해 처리될 수 있다. 인공지능 모델은 학습을 통해 만들어 질 수 있다. 여기서, 학습을 통해 만들어진다는 것은, 기본 인공지능 모델이 학습 알고리즘에 의하여 다수의 학습 데이터들을 이용하여 학습됨으로써, 원하는 특성(또는, 목적)을 수행하도록 설정된 기 정의된 동작 규칙 또는 인공지능 모델이 만들어짐을 의미한다. 인공지능 모델은, 복수의 신경망 레이어들로 구성될 수 있다. 복수의 신경망 레이어들 각각은 복수의 가중치들(weight values)을 갖고 있으며, 이전(previous) 레이어의 연산 결과와 복수의 가중치들 간의 연산을 통해 신경망 연산을 수행한다.
언어적 이해는 인간의 언어/문자를 인식하고 응용/처리하는 기술로서, 자연어 처리(Natural Language Processing), 기계 번역(Machine Translation), 대화 시스템(Dialog System), 질의 응답(Question Answering), 음성 인식/합성(Speech Recognition/Synthesis) 등을 포함한다.
출력 인터페이스(1320)는 오디오 신호 또는 비디오 신호의 출력을 위한 것으로, 예컨대 디스플레이 또는 스피커 등이 포함될 수 있다.
일 실시예에 의하면, 전자 장치(1000)는 디스플레이를 통해서 전자 장치(1000)와 관련된 정보를 표시해 줄 수 있다. 예를 들어, 전자 장치(1000)의 ESD 펄스 감지 상태를 디스플레이에 표시할 수 있다.
디스플레이와 터치패드가 레이어 구조를 이루어 터치 스크린으로 구성되는 경우, 디스플레이는 출력 장치 이외에 입력 장치로도 사용될 수 있다. 디스플레이는 액정 디스플레이(liquid crystal display), 박막 트랜지스터 액정 디스플레이(thin film transistor-liquid crystal display), 발광 다이오드(LED, light-emitting diode), 유기 발광 다이오드(organic light-emitting diode), 플렉시블 디스플레이(flexible display), 3차원 디스플레이(3D display), 전기영동 디스플레이(electrophoretic display) 중에서 적어도 하나를 포함할 수 있다. 그리고 전자 장치(1000)의 구현 형태에 따라 디스플레이를 2개 이상 포함할 수도 있다.
스피커는 통신 인터페이스(1200)로부터 수신되거나 메모리(1400)에 저장된 오디오 데이터를 출력할 수 있다. 또한, 스피커는 전자 장치(1000)에서 수행되는 기능과 관련된 음향 신호를 출력할 수 있다.
메모리(1400)는, 프로세서(1100)의 처리 및 제어를 위한 프로그램을 저장할 수도 있고, 입/출력되는 데이터들(예컨대, HDMI 데이터, USB 데이터 등)을 저장할 수도 있다. 메모리(1400)는 인공지능 모델을 저장할 수도 있다.
메모리(1400)는 플래시 메모리 타입(flash memory type), 하드디스크 타입(hard disk type), 멀티미디어 카드 마이크로 타입(multimedia card micro type), 카드 타입의 메모리(예를 들어 SD 또는 XD 메모리 등), 램(RAM, Random Access Memory) SRAM(Static Random Access Memory), 롬(ROM, Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PROM(Programmable Read-Only Memory), 자기 메모리, 자기 디스크, 광디스크 중 적어도 하나의 타입의 저장매체를 포함할 수 있다. 또한, 전자 장치(1000)는 인터넷(internet)상에서 저장 기능을 수행하는 웹 스토리지(web storage) 또는 클라우드 서버를 운영할 수도 있다.
전원 공급 장치(1500)는 외부 전원으로부터 전력을 공급받고, 프로세서(1100)의 구동 제어 신호에 따라 부하에 전류를 공급할 수 있다. 전원 공급 장치(1500)는 커넥터 단자부(1501) 및 정전기 방전 보호 회로(1502)를 포함할 수 있다. 커넥터 단자부(1501) 및 정전기 방전 보호 회로(1502)의 구성, 동작, 및 기능은 도 1 및 2의 커넥터 단자부(110, 210) 및 정전기 방전 보호 회로(120, 220)의 구성, 동작, 및 기능에 대응되므로 중복되는 내용은 생략한다. 일 실시예에 있어서, 커넥터 단자부(1501) 및 정전기 방전 보호 회로(1502)는 커넥터 단자부(1231) 및 정전기 방전 보호 회로(1232)일 수 있으나, 본 개시는 이에 한정되지 않으며, 이들은 별개의 구성으로 구현될 수 있다.
커넥터 단자부(1501)는 외부 전원으로부터 전력을 공급받기 위한 적어도 하나의 단자를 포함할 수 있다. 일 실시예에 있어서, 커넥터 단자부(1501)는 다양한 유형의 커넥터가 삽입될 수 있는 암 커넥터 단자부일 수 있다. 정전기 방전 보호 회로(1502)는 PCB 기판 상에 형성되는 스파크 갭을 이용하여, 커넥터 단자부(1501)에 커넥터가 삽입됨에 따라 발생하는 ESD 펄스가 전자 장치(1000)의 집적 회로(예컨대, 프로세서(1100), 메모리(1400) 등)에 유입되는 것을 방지할 수 있다.
본 개시의 일 실시예에 따른 전자 장치(100, 200, 1000)는 가전기기에 적용될 수 있으나 이에 제한되는 것은 아니다. 또한, 본 개시의 일 실시예에 따른 전자 장치(100, 200, 1000)는 식기 세척기, 공기 조화기, 세탁기, 건조기, 전등, TV, 가열장치, 및 스타일러(styler) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 가열장치는 스마트 주전자(smart kettle), 차주전자(teapot), 커피포트(coffee pot), 인덕션 장치, 토스트, 에어프라이어, 하이라이트, 밥솥 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
본 개시의 일 실시예에 따른 전자 장치(100, 200, 1000)에서 도시된 구성요소 모두가 필수구성요소인 것은 아니다. 도시된 구성요소보다 더 많은 구성요소에 의해 전자 장치(100, 200, 1000)가 구현될 수도 있고, 그보다 적은 구성요소에 의해서 전자 장치(100, 200, 1000)가 구현될 수 있다. 본 명세서 전반에 걸쳐서 전자 장치(100, 200, 1000)는 가전 장치, 가전기기, 조리기기 혹은 전기장치로 지칭될 수 있으며, 이들 용어는 서로 교환되거나 대체되어 사용될 수 있다. 또한 본 명세서 전반에 걸쳐서 전자 장치(100, 200, 1000)를 포함하는 전기기기는 독립되어 판매되는 가전 장치일 수도 있고 가전 장치의 일부 제품을 구성하는 장치일 수도 있다.
일 실시예에 있어서, PCB 기판 상의 정전기 방전 보호 회로는, 제1 노드에 연결되는 제1 패드, 상기 제1 패드와 이격되어 배치되고, 그라운드 전압 단에 연결되는 제2 패드, 상기 제1 노드 및 상기 제1 노드와 상이한 제2 노드에 연결되는 제1 저항, 및 상기 제2 노드 및 상기 그라운드 전압 단에 연결되는 제1 커패시터를 포함할 수 있다.
일 실시예에 따른 정전기 방전 보호 회로에 있어서, 상기 제1 노드에 커넥터 단자부가 연결되고, 상기 제2 노드에 집적 회로가 연결되고, 상기 커넥터 단자부로부터 정전기 방전(Electrostatic Discharge; ESD) 펄스가 상기 제1 노드로 유입되고, 상기 제2 패드에 연결되는 상기 그라운드 전압 단으로 상기 ESD 펄스가 우회될 수 있다.
일 실시예에 따른 정전기 방전 보호 회로에 있어서, 상기 제1 패드와 상기 제2 패드는 사각형 형상, 삼각형 형상, 반원형 형상, 및 반타원형 형상 중 적어도 하나로 상기 PCB 기판 상에 형성될 수 있다.
일 실시예에 따른 정전기 방전 보호 회로에 있어서, 상기 제2 패드는 상기 그라운드 전압 단에 연결된 그라운드 배선일 수 있다.
일 실시예에 따른 정전기 방전 보호 회로에 있어서, 상기 PCB 기판은 제1 면 및 제2 면을 포함하는 양면 PCB 기판이고, 상기 제1 패드는 상기 제1 면과 상기 제2 면을 연결하는 비아 홀(via hole)에서 상기 제1 면 상에 노출되는 영역에 대응하고, 상기 제2 패드는 상기 제1 면 상에 형성되고, 상기 제1 저항 및 상기 제1 커패시터는 상기 제2 면 상에 배치될 수 있다.
일 실시예에 따른 정전기 방전 보호 회로에 있어서, 상기 제1 저항은 안티-서지(anti-surge) 저항 소자를 포함할 수 있다.
일 실시예에 따른 정전기 방전 보호 회로에 있어서, 상기 제1 패드와 상기 제2 패드는 스파크 갭(spark gap)을 형성할 수 있다.
일 실시예에 따른 정전기 방전 보호 회로에 있어서, 상기 제1 패드와 상기 제2 패드가 이격되는 간격은 10μm 내지 100μm일 수 있다.
일 실시예에 있어서, 정전기 방전을 방지하기 위한 전자 장치는, 커넥터 단자부, 집적 회로, PCB(Printed Circuit Board) 기판 상에서, 상기 커넥터 단자부와 상기 집적 회로를 연결하는 제1 라인을 포함하는 정전기 방전 보호 회로를 포함하되, 상기 정전기 방전 보호 회로는: 상기 제1 라인의 제1 노드에 연결되는 제1 패드, 상기 제1 패드와 이격되어 배치되고, 그라운드 전압 단에 연결되는 제2 패드, 상기 제1 노드 및 상기 제1 노드와 상이한 상기 제1 라인의 제2 노드에 연결되는 제1 저항, 및 상기 제2 노드 및 상기 그라운드 전압 단에 연결되는 제1 커패시터를 포함할 수 있다.
일 실시예에 따른 전자 장치에 있어서, 상기 정전기 방전 보호 회로는, 상기 커넥터와 상기 집적 회로를 연결하는 제2 라인을 포함하되, 상기 정전기 방전 보호 회로는: 상기 제2 라인의 제3 노드 및 상기 그라운드 전압 단에 연결되는 ESD 보호 소자를 포함할 수 있다.
일 실시예에 따른 전자 장치에 있어서, 상기 ESD 보호 소자는, TVS(Transient Voltage Suppression) 다이오드 또는 바리스터(Varistor)를 포함할 수 있다.
일 실시예에 따른 전자 장치에 있어서, 상기 제1 노드에 상기 커넥터 단자부가 연결되고, 상기 제2 노드에 상기 집적 회로가 연결되고, 상기 커넥터 단자부로부터 정전기 방전(Electrostatic Discharge; ESD) 펄스가 상기 제1 노드로 유입되고, 상기 제2 패드에 연결되는 상기 그라운드 전압 단으로 상기 ESD 펄스가 우회될 수 있다.
일 실시예에 따른 전자 장치에 있어서, 상기 제1 패드와 상기 제2 패드는 사각형 형상, 삼각형 형상, 반원형 형상, 및 반타원형 형상 중 적어도 하나로 상기 PCB 기판 상에 형성될 수 있다.
일 실시예에 따른 전자 장치에 있어서, 상기 제2 패드는 상기 그라운드 전압 단에 연결된 그라운드 배선일 수 있다.
일 실시예에 따른 전자 장치에 있어서, 상기 PCB 기판은 제1 면 및 제2 면을 포함하는 양면 PCB 기판이고, 상기 제1 패드는 상기 제1 면과 상기 제2 면을 연결하는 비아 홀(via hole)에서 상기 제1 면 상에 노출되는 영역에 대응하고, 상기 제2 패드는 상기 제1 면 상에 형성되고, 상기 제1 저항 및 상기 제1 커패시터는 상기 제2 면 상에 배치될 수 있다.
일 실시예에 따른 전자 장치에 있어서, 상기 제1 저항은 안티-서지(anti-surge) 저항 소자를 포함할 수 있다.
일 실시예에 따른 전자 장치에 있어서, 상기 제1 패드와 상기 제2 패드는 스파크 갭(spark gap)을 형성할 수 있다.
일 실시예에 따른 전자 장치에 있어서, 상기 제1 패드와 상기 제2 패드가 이격되는 간격은 10μm 내지 100μm일 수 있다.
일 실시예에 있어서, PCB 기판 상에서의 정전기 방전 보호 방법은, 커넥터 단자부로부터 상기 PCB 기판으로 유입된 정전기 방전(Electrostatic Discharge; ESD) 펄스를 수신하는 단계, 상기 커넥터 단자부에 연결되고 상기 PCB 기판 상에 배치되는 저항 소자에 의해, 상기 ESD 펄스 중 적어도 일부를 반사하는 단계, 및 상기 커넥터 단자부 및 상기 저항 소자에 연결되고 상기 PCB 기판 상에 배치되는 제1 패드와, 상기 제1 패드와 이격되어 상기 PCB 기판 상에 배치되는 제2 패드 사이의 아크(arc)를 통해, 상기 수신된 ESD 펄스 및 상기 반사된 ESD 펄스를 상기 제2 패드에 연결되는 그라운드 전압 단으로 방전시키는 단계를 포함할 수 있다.
일 실시예에 따른 정전기 방전 보호 방법에 있어서, 상기 제2 패드는 상기 그라운드 전압 단에 연결된 그라운드 배선이거나, 상기 그라운드 전압 단에 연결되는 패드일 수 있다.
일 실시예에 있어서, 정전기 방전 보호 회로가 실장되는 PCB 어셈블리(Printed Circuit Board Assembly)는, 커넥터 단자부에 연결되는 제1 신호 배선, 집적 회로에 연결되는 제2 신호 배선, 상기 제1 신호 배선에 연결되는 제1 패드, 상기 제1 패드와 이격되어 배치되고, 그라운드 전압 단에 연결되는 제2 패드, 상기 제1 신호 배선에 연결되는 제3 패드, 상기 제3 패드와 이격되어 배치되고, 상기 제2 신호 배선에 연결되는 제4 패드, 상기 제3 패드 및 상기 제4 패드에 연결되는 제1 저항 소자, 상기 제2 신호 배선에 연결되는 제5 패드, 상기 제5 패드와 이격되어 배치되고, 상기 그라운드 전압 단에 연결되는 제6 패드, 및 상기 제5 패드 및 상기 제6 패드에 연결되는 제1 커패시터 소자를 포함할 수 있다.
일 실시예에 따른 PCB 어셈블리에 있어서, 상기 제2 패드는 상기 그라운드 전압 단에 연결된 그라운드 배선이거나, 상기 그라운드 전압 단에 연결되는 패드일 수 있다.

Claims (10)

  1. 정전기 방전(Electrostatic Discharge; ESD)을 방지하기 위한 전자 장치(100; 200; 500)에 있어서,
    커넥터 단자부(110; 210; 510);
    집적 회로(130; 230; 530);
    PCB(Printed Circuit Board) 기판(300a; 300b; 300c; 300d; 300e; 300f; 300g) 상에서, 상기 커넥터 단자부(110; 210; 510)와 상기 집적 회로(130; 230; 530)를 연결하는 제1 라인을 포함하는 정전기 방전 보호 회로(120; 220; 520)를 포함하되,
    상기 정전기 방전 보호 회로(120; 220; 520)는:
    상기 제1 라인의 제1 노드에 연결되는 제1 패드;
    상기 제1 패드와 이격되어 배치되고, 그라운드 전압 단에 연결되는 제2 패드;
    상기 제1 노드 및 상기 제1 노드와 상이한 상기 제1 라인의 제2 노드에 연결되는 제1 저항; 및
    상기 제2 노드 및 상기 그라운드 전압 단에 연결되는 제1 커패시터를 포함하는, 전자 장치(100; 200; 500).
  2. 제1항에 있어서,
    상기 정전기 방전 보호 회로(120; 220; 520)는, 상기 커넥터 단자부(110; 210; 510)와 상기 집적 회로(130; 230; 530)를 연결하는 제2 라인을 포함하되,
    상기 정전기 방전 보호 회로(120; 220; 520)는:
    상기 제2 라인의 제3 노드 및 상기 그라운드 전압 단에 연결되는 ESD 보호 소자를 더 포함하는, 전자 장치(100; 200; 500).
  3. 제2항에 있어서,
    상기 ESD 보호 소자는, TVS(Transient Voltage Suppression) 다이오드 또는 바리스터(Varistor)를 포함하는, 전자 장치(100; 200; 500).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 노드에 상기 커넥터 단자부(110; 210; 510)가 연결되고,
    상기 제2 노드에 상기 집적 회로(130; 230; 530)가 연결되고,
    상기 커넥터 단자부(110; 210; 510)로부터 ESD 펄스가 상기 제1 노드로 유입되고,
    상기 제2 패드에 연결되는 상기 그라운드 전압 단으로 상기 ESD 펄스가 우회되는, 전자 장치(100; 200; 500).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 패드와 상기 제2 패드는 사각형 형상, 삼각형 형상, 반원형 형상, 및 반타원형 형상 중 적어도 하나로 상기 PCB 기판 상에 형성되는, 전자 장치(100; 200; 500).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 패드는 상기 그라운드 전압 단에 연결된 그라운드 배선인, 전자 장치(100; 200; 500).
  7. 제6항에 있어서,
    상기 PCB 기판(300g)은 제1 면(300g_1) 및 제2 면(300g_2)을 포함하는 양면 PCB 기판이고,
    상기 제1 패드는 상기 제1 면(300g_1)과 상기 제2 면(300g_2)을 연결하는 비아 홀(via hole)에서 상기 제1 면(300g_1) 상에 노출되는 영역에 대응하고,
    상기 제2 패드는 상기 제1 면(300g_1) 상에 형성되고,
    상기 제1 저항 및 상기 제1 커패시터는 상기 제2 면(300g_2) 상에 배치되는, 전자 장치(100; 200; 500).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 저항은 안티-서지(Anti-Surge) 저항 소자를 포함하는, 전자 장치(100; 200; 500).
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 패드와 상기 제2 패드는 스파크 갭(spark gap)을 형성하는, 전자 장치(100; 200; 500).
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 패드와 상기 제2 패드가 이격되는 간격은 10μm 내지 100μm인, 전자 장치(100; 200; 500).
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