WO2023286306A1 - 固体撮像装置 - Google Patents

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WO2023286306A1
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Definitions

  • This technology relates to solid-state imaging devices.
  • a solid-state imaging device uses a photoelectric conversion element such as a photodiode that constitutes each pixel (light-receiving pixel) for receiving light, and converts the amount of electric charge according to the intensity of the light imaged on the pixel into an electric signal. It is a semiconductor device that From the viewpoint of utilization efficiency of incident light, back-illuminated solid-state imaging devices are widely used in which a metal wiring layer is not arranged between a light incident surface (light receiving surface) and a photoelectric conversion element.
  • Patent Literature 1 discloses an imaging device that suppresses stray light to a floating diffusion region that functions as a charge storage section.
  • Patent Document 2 discloses an imaging device capable of shielding the charge storage section from light at low cost while maintaining the charge transfer path from the photodiode to the charge storage section.
  • Patent Literature 3 discloses an imaging device capable of suppressing the incidence of unnecessary light between adjacent pixel regions and exhibiting better imaging performance.
  • the back-illuminated solid-state imaging device has the problem that light unintentionally enters the floating diffusion region, which is the charge accumulation part, and the image quality deteriorates.
  • photoelectric conversion elements are used in order to distribute charges generated by photoelectric conversion elements in pixels to respective charge storage units according to the opening/closing timings of a plurality of gates. It is necessary to arrange a large number of various transistor elements, etc. around the circuit, and the arrangement structure is complicated.
  • a feedback drive mechanism is provided in the pixel of a back-illuminated solid-state imaging device for the purpose of noise cancellation when resetting the charge in the floating diffusion region.
  • the placement of the transistors that make up this feedback drive creates an additional floating diffusion region.
  • an object of the present disclosure is to propose a technique for reliably suppressing unintended entry of light into a floating diffusion region formed in a pixel in a back-illuminated solid-state imaging device.
  • the present disclosure is a technology for reliably suppressing unintended entry of light into an additional floating diffusion region formed near a transistor arranged in a pixel in a back-illuminated solid-state imaging device.
  • the purpose is to propose
  • the present disclosure is a technique for reliably suppressing unintended entry of light into an additional floating diffusion region formed by a transistor that constitutes a feedback drive mechanism arranged in a pixel in a backside illumination type solid-state imaging device.
  • the purpose is to propose
  • the present technology for solving the above problems includes the following invention specifying matters or technical features.
  • the present technology is a solid-state imaging device including a pixel array section in which a plurality of pixels are arranged in an array.
  • Each of the plurality of pixels includes a pixel separating portion that defines an outer edge shape of the pixel, and is formed between the adjacent pixels, and a photoelectric conversion portion that generates an amount of charge corresponding to light incident from the outside.
  • a plurality of transistors including a transfer transistor formed at one end of the photoelectric conversion unit for transferring the charge generated by the photoelectric conversion unit; a floating diffusion region that temporarily accumulates charges generated and transferred by a section; Prepare.
  • the plurality of transistors further includes a reset transistor for resetting the potential of the floating diffusion region and a feedback enable transistor connected to a feedback amplifier circuit for canceling voltage noise to the reset transistor.
  • the shield blocks light directed toward a portion of the floating diffusion region formed in the vicinity of the feedback enable transistor.
  • system refers to a logical assembly of multiple devices (or functional modules that implement specific functions), and each device or functional module is integrated into a single housing. It does not matter whether there is or not.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a solid-state imaging device according to an embodiment of the present technology.
  • FIG. 2 is a diagram illustrating an example of a circuit configuration of pixels in a pixel array section of the solid-state imaging device according to the first embodiment of the present technology;
  • FIG. 3 is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the first embodiment of the present technology;
  • FIG. 4 is a diagram showing an example of a schematic cross-sectional structure of the pixel shown in FIG. 3 along the IV-IV cross section.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a solid-state imaging device according to an embodiment of the present technology.
  • FIG. 2 is a diagram illustrating an example of a circuit configuration of pixels in a pixel array section of the solid-state imaging device according to the first embodiment of the present technology;
  • FIG. 3 is a
  • FIG. 5A is a diagram for explaining another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the first embodiment of the present technology
  • FIG. 5B is a diagram for explaining still another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the first embodiment of the present technology
  • FIG. 6 is a diagram illustrating an example of a circuit configuration of pixels in a pixel array section of a solid-state imaging device according to a second embodiment of the present technology
  • FIG. 7A is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in a pixel array section of a solid-state imaging device according to a second embodiment of the present technology
  • FIG. 7B is a diagram for explaining another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the second embodiment of the present technology
  • FIG. 7C is a diagram for explaining still another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the second embodiment of the present technology
  • FIG. 7A is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in a pixel array section of a solid-state imaging device according to a second embodiment of the present technology
  • FIG. 7B is a diagram for explaining another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according
  • FIG. 7D is a diagram for explaining still another example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the second embodiment of the present technology
  • FIG. 7E is a diagram for explaining still another example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the second embodiment of the present technology
  • FIG. 7F is a diagram for explaining still another example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the second embodiment of the present technology
  • FIG. 7D is a diagram for explaining still another example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the second embodiment of the present technology
  • FIG. 7E is a diagram for explaining still another example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device
  • FIG. 8A is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in a pixel array section of a solid-state imaging device according to a third embodiment of the present technology
  • FIG. 8B is a diagram for explaining another example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the third embodiment of the present technology
  • FIG. 8C is a diagram for explaining another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the third embodiment of the present technology
  • FIG. 8A is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in a pixel array section of a solid-state imaging device according to a third embodiment of the present technology
  • FIG. 8B is a diagram for explaining another example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device
  • FIG. 8D is a diagram for explaining another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the third embodiment of the present technology
  • FIG. 9 is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in a pixel array section of a solid-state imaging device according to a fourth embodiment of the present technology
  • FIG. 10 is a diagram showing an example of a schematic cross-sectional structure of the pixel shown in FIG. 9 along the XX cross section.
  • 11A is a diagram for explaining another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the fourth embodiment of the present technology
  • 11B is a diagram for explaining still another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the fourth embodiment of the present technology
  • FIG. 12A is a diagram for explaining still another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the fourth embodiment of the present technology
  • 12B is a diagram for explaining still another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the fourth embodiment of the present technology
  • FIG. 13A is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in a pixel array section of a solid-state imaging device according to a fifth embodiment of the present technology
  • FIG. 13B is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the fifth embodiment of the present technology
  • FIG. 13C is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the fifth embodiment of the present technology
  • FIG. FIG. 13C is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the fifth embodiment of the present technology
  • FIG. 13D is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the fifth embodiment of the present technology
  • 14A is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in a pixel array section of a solid-state imaging device according to a fifth embodiment of the present technology
  • FIG. 14B is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the fifth embodiment of the present technology
  • FIG. 14C is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in the pixel array unit of the solid-state imaging device according to the fifth embodiment of the present technology
  • Second Embodiment (Configuration Example Using Two Charge Ejection Transistors) 3.
  • Third Embodiment (Configuration Example with Another Layout of Source follower Circuit) 4.
  • Fourth Embodiment (Configuration Example Using Vertical Transistors) 5.
  • Fifth Embodiment (Configuration Example Using Dummy Semiconductor Structure) 6.
  • Sixth Embodiment (Configuration Example without Using Feedback Enable Transistor)
  • a solid-state imaging device includes a pixel having a structure that suppresses light from entering a floating diffusion region formed around a photoelectric conversion unit such as a single photodiode. do.
  • this embodiment describes a pixel having a structure that suppresses light from entering the floating diffusion regions formed by the feedback enable transistor and the switching transistor, respectively.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a solid-state imaging device according to one embodiment of the present technology.
  • the solid-state imaging device 1 uses a photoelectric conversion element such as a photodiode that constitutes each pixel to convert the amount of charge corresponding to the intensity of the light imaged on the pixel into an electric signal, and outputs the electric signal as pixel data. It is a semiconductor device that The solid-state imaging device 1 of the present disclosure is a back-illuminated solid-state imaging device having a semiconductor element structure adapted to the indirect ToF method.
  • the solid-state imaging device 1 includes, for example, a pixel array section 11, a vertical driving section 12, a column processing section 13, a horizontal driving section 14, a system control section 15, and a signal processing section 16. , and the data storage unit 17 .
  • the pixel array section 11 consists of a group of pixels 110 as light receiving elements arrayed in the horizontal direction (row direction) and vertical direction (column direction).
  • the pixel array unit 11 converts an amount of electric charge corresponding to the intensity of incident light formed on each pixel into an electric signal, and outputs the electric signal as a pixel signal.
  • the pixel 110 includes a photodiode and several transistors formed in a semiconductor region, as will be described later.
  • the pixel array section 11 can include, for example, effective pixels arranged in an area capable of receiving actual light, and dummy pixels arranged outside the area and shielded by metal or the like.
  • optical elements such as a micro on-chip lens and a color filter for condensing incident light are formed on each pixel of the pixel array section 11 .
  • the vertical driving section 12 is configured including circuits such as a shift register and an address decoder.
  • the vertical drive unit 12 supplies drive signals and the like to each pixel through a plurality of pixel drive lines 18, thereby driving each pixel of the pixel array unit 11, for example, simultaneously or in units of rows.
  • the column processing unit 13 reads pixel signals from each pixel through a vertical signal line (VSL) 19 for each pixel row (column) of the pixel array unit 11, and performs noise removal processing, correlated double sampling (CDS) processing, and A/D (Analog-to-Digital) conversion processing. Pixel signals processed by the column processing unit 13 are output to the signal processing unit 16 .
  • the vertical signal line (VSL) 19 is an example of a readout signal line.
  • the horizontal driving section 14 is configured including circuits such as a shift register and an address decoder.
  • the horizontal driving section 14 sequentially selects pixels corresponding to the pixel rows of the column processing section 13 .
  • By selective scanning by the horizontal drive unit 14 pixel signals that have undergone signal processing for each pixel in the column processing unit 13 are sequentially output to the signal processing unit 16 .
  • the system control unit 15 includes a circuit such as a timing generator that generates various timing signals.
  • the system control unit 15 drives and controls the vertical driving unit 12, the column processing unit 13, and the horizontal driving unit 14 based on timing signals generated by, for example, a timing generator (not shown).
  • the signal processing unit 16 performs signal processing such as arithmetic processing on the pixel signals supplied from the column processing unit 13 while temporarily storing data in the data storage unit 17 as necessary. output an image signal based on
  • the solid-state imaging device 1 is not limited to the configuration described above.
  • the data storage unit 17 is arranged after the column processing unit 13, and the pixel signals output from the column processing unit 13 are supplied to the signal processing unit 16 via the data storage unit 17. It may be configured to As another example, the solid-state imaging device 1 may be configured such that the column processing section 13, the data storage section 17, and the signal processing section 16, which are connected in series, process each pixel signal in parallel.
  • the solid-state imaging device 1 configured as described above is adapted, for example, to a distance image sensor device for acquiring a distance image based on distance information to an object.
  • a range image sensor device is configured, for example, as a system-on-chip (SoC) CMOS image sensor.
  • SoC system-on-chip
  • the distance image sensor device is mounted on a vehicle and applied to an in-vehicle system that measures distance information to an object outside the vehicle.
  • the distance image sensor device is applied to a user interface that measures the distance to a user's finger or the like and recognizes the user's gesture based on the measurement result.
  • FIG. 2 is a diagram showing an example of the circuit configuration of pixels in the pixel array section of the solid-state imaging device according to the first embodiment of the present technology. That is, this figure shows an example of the circuit configuration of any one pixel (unit pixel) 110 out of the plurality of pixels 110 forming the pixel array section 11 of the solid-state imaging device 1 shown in FIG.
  • the pixel 110 includes a photoelectric conversion unit PD made up of, for example, a photodiode.
  • the charge generated by the photoelectric conversion unit PD can be distributed according to the intensity of the received light and output as separate pixel signals. configured to
  • the pixel 110 of this example includes transfer transistors TG1 and TG2, additional capacitors CFD1 and CFD2, switching transistors FDG1 and FDG2, reset transistors RST1 and RST2, feedback enable transistors FBEN1 and FBEN2, feedback amplifier circuits FBOP1 and It includes FBOP2, amplification transistors AMP1 and AMP2, selection transistors SEL1 and SEL2, and a discharge transistor OFG.
  • Floating diffusion regions FD1 and FD2 are formed between the transfer transistors TG1 and TG2 and the amplification transistors AMP1 and AMP2, respectively.
  • the transfer transistors TG1 and TG2, the switching transistors FDG1 and FDG2, the reset transistors RST1 and RST2, the feedback enable transistors FBEN1 and FBEN2, the selection transistors SEL1 and SEL2, and the charge discharge transistor OFG are driven and controlled by the vertical drive section 12.
  • two elements or elements such as the transfer transistors TG1 and TG2, for example, are referred to as the transfer transistor TG unless they need to be distinguished from each other. .
  • the transfer transistors TG1 and TG2 are described as a pair of transistors, but the present invention is not limited to this, and may be configured by a set of three or more transistors.
  • each transistor in the pixel 110 is an NMOS transistor in the present disclosure, it is not limited to this. Also, all or at least some of these transistors are made of polycrystalline silicon (hereinafter referred to as "polysilicon"). Polysilicon is advantageous for light reflection or shielding. In the present disclosure, a vertical transistor made of polysilicon can reflect or block light leaking from or passing through the photoelectric conversion part PD.
  • the transfer transistor TG is a switching transistor for transferring charges generated in the photoelectric conversion unit PD to the floating diffusion region FD. That is, the transfer transistor TG1 is in a non-conducting state (off state) when the voltage of the transfer drive signal TG_S1 supplied to its gate is at a LOW level, and becomes conductive in response to the transfer drive signal TG_S1 being at a high level. state (on state), thereby transferring charges generated in the photoelectric conversion unit PD to the floating diffusion region FD1.
  • the transfer transistor TG2 is in a non-conducting state (off state) when the voltage of the transfer drive signal TG_S2 supplied to its gate is at LOW level, and becomes conductive in response to the transfer drive signal TG_S2 being at high level. state (on state), thereby transferring charges generated in the photoelectric conversion unit PD to the floating diffusion region FD1.
  • the transfer drive signal TG_S1 and the transfer drive signal TG_S2 have a predetermined phase difference with each other, whereby charges generated in the photoelectric conversion unit PD are transferred to the floating diffusion regions FD1 and FD2 at different timings. be.
  • the floating diffusion region FD functions as a charge storage portion that temporarily holds charges generated by the photoelectric conversion portion PD and transferred therefrom. That is, in the present disclosure, charges generated in the photoelectric conversion unit PD are distributed to and accumulated in the floating diffusion regions FD1 and FD2 by the operation of the transfer transistors TG1 and TG2 with a predetermined time difference. The electric charges accumulated in the floating diffusion regions FD1 and FD2 are read at a predetermined timing as an electric signal (pixel signal) having a voltage corresponding to the amount. In the present disclosure, as will be described later, part of the floating diffusion region FD may be referred to as FD' or FD''.
  • the switching transistor FDG is a switching transistor for coupling the additional capacitance CFD to the floating diffusion region FD according to the intensity of the received light. That is, the switching transistor FDG1 becomes conductive in response to the voltage of the FD drive signal FDG_S1 supplied to its gate becoming High level, thereby electrically connecting the floating diffusion region FD1 and the additional capacitance CFD1. Join. When the voltage of the FD drive signal FDG_S2 supplied to its gate becomes High level, the switching transistor FDG2 becomes conductive in response to this, thereby electrically connecting the floating diffusion region FD2 and the additional capacitance CFD2. Join.
  • the additional capacitance CFD provides additional capacitance by coupling with the floating diffusion region FD according to predetermined operating conditions. For example, when the intensity of the received light is high (high illuminance), the switching transistors FDG1 and FDG2 are turned on by the FD drive signals FDG_S1 and FDG_S2, as described above, so that the floating diffusion regions FD1 and FD2 This prevents the charge from overflowing, allowing more charge to be stored. Therefore, the dynamic range of the amount of light received in the solid-state imaging device 1 is expanded.
  • the additional capacitances CFD1 and CFD2 are formed by, for example, wiring capacitances.
  • the reset transistor RST is a switching transistor for resetting the potential of the floating diffusion region FD. That is, the reset transistor RST1 becomes conductive in response to the voltage of the FD drive signal RST_S1 supplied to its gate becoming High level, thereby resetting the potential of the floating diffusion region FD1. Further, the reset transistor RST2 becomes conductive in response to the voltage of the FD drive signal RST_S2 supplied to its gate becoming High level, thereby resetting the potential of the floating diffusion region FD2. In this example, the switching transistor FDG also becomes conductive in conjunction with the conductive state of the reset transistor RST, and the additional capacitance CFD is reset.
  • the capacitance CST is a parasitic capacitance due to the provision of the reset transistor RST.
  • the feedback enable transistor FBEN is a switching transistor that configures the feedback circuit of the feedback amplifier circuit FBOP and controls the reset voltage for the purpose of noise canceling when resetting the charge of the floating diffusion region FD.
  • a floating diffusion region FD1 is formed in the vicinity of the feedback enable transistor FBEN, in this example, on the distal side of the feedback enable transistor FBEN with respect to the photoelectric conversion unit PD.
  • the feedback enable transistor FBEN1 becomes conductive in response to the voltage of the FBEN drive signal FBEN_S1 supplied to its gate becoming High level, whereby the reset transistor RST1 is connected to the feedback amplifier circuit FBOP1.
  • the feedback amplifier circuit FBOP1 operates so as to eliminate the difference in differential input between the voltage of the vertical signal line VSL1 and the reference voltage VRef , thereby canceling the voltage noise (reset noise) to the reset transistor RST1, resulting in a floating voltage.
  • the charge in the diffusion region FD1 can be reliably reset.
  • the feedback enable transistor FBEN2 becomes conductive in response to the voltage of the FBEN drive signal FBEN_S2 supplied to its gate becoming High level, whereby the reset transistor RST2 is connected to the feedback amplifier circuit FBOP2. be.
  • the feedback amplifier circuit FBOP1 operates so as to eliminate the difference in differential input between the voltage of the vertical signal line VSL1 and the reference voltage VRef , thereby canceling voltage noise to the reset transistor RST2 and reducing the charge in the floating diffusion region FD1. can be reliably reset.
  • the capacitance CFB is a parasitic capacitance due to the provision of the feedback enable transistor FBEN, and is electrically coupled to the floating diffusion region FD.
  • the amplification transistor AMP is a transistor that constitutes a source follower circuit. That is, the amplification transistor AMP1 has its source connected to the vertical signal line 19 (VSL1) through the selection transistor SEL1 and further connected to a constant current source (not shown), thereby forming a source follower circuit. .
  • the amplifying transistor AMP2 has its source connected to the vertical signal line 19 (VSL2) via the selection transistor SEL2, and is further connected to a constant current source (not shown), thereby forming a source follower circuit.
  • the selection transistor SEL is a switching transistor for outputting a pixel signal based on the charge accumulated in the floating diffusion region FD to the vertical signal line 19 at arbitrary timing. That is, the selection transistor SEL1 becomes conductive in response to the voltage of the selection signal SEL_S1 supplied to its gate becoming High level, whereby the pixel signal based on the charge of the floating diffusion region FD1 is transferred to the amplification transistor AMP1. and output to the vertical signal line VSL1. When the voltage of the selection signal SEL_S2 supplied to the gate of the selection transistor SEL2 becomes High level, the selection transistor SEL2 becomes conductive in response to this. and output to the vertical signal line VSL2.
  • the charge discharge transistor OFG is a switching transistor for discharging charges remaining in the photoelectric conversion unit PD. That is, when the voltage of the charge discharge drive signal OFG_S supplied to its gate becomes High level, the charge discharge transistor OFG becomes conductive in response to this, whereby the potential of the photoelectric conversion unit PD becomes VDD. Charge is discharged.
  • the charge discharge transistor OFG can have a vertical structure formed by stacking semiconductor films. Such transistors are called vertical transistors. Thereby, the charge discharge transistor OFG reflects the light leaked from the photoelectric conversion unit PD toward the photoelectric conversion unit PD, thereby promoting the reuse of light in the photoelectric conversion unit PD, and the floating diffusion region FD1''. and effectively suppresses light from entering the FD2''. Note that as shown in other embodiments, a plurality of charge discharge transistors OFG may be provided in order to facilitate discharge of charges accumulated in the photoelectric conversion unit PD.
  • FIG. 3 is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the first embodiment of the present technology.
  • the figure shows a planar layout when viewed from the surface of the pixel 110 (incident surface or light receiving surface) on which light is incident.
  • 4 is a diagram showing an example of a schematic cross-sectional structure of the pixel shown in FIG. 3 along the IV-IV cross section.
  • a plane parallel to the incident surface of the pixel 110 is called the XY plane
  • a direction perpendicular to the XY plane is called the Z direction or depth direction.
  • the pixel 110 has, for example, a substantially rectangular outer edge shape in plan view (on the XY plane). That is, the pixel 110 includes a semiconductor region defined in a substantially rectangular shape by the pixel separating portion 111 .
  • a photoelectric conversion unit PD is formed substantially in the center of the pixel 110 . In this example, the photoelectric conversion part PD is formed in an octagonal shape.
  • a well contact W is formed in one corner of the pixel isolation portion 111 . The well contact W is preferably formed in the vicinity of the floating diffusion region FD in order to suppress fluctuations in the potential of the floating diffusion region FD.
  • a light shielding lid 112 is formed on the upper surface (light receiving surface) of the pixel 110 .
  • the light-shielding lid 112 is a structure made of, for example, an oxide insulating film having a light-shielding property provided in front of the pixel for preventing incident light from entering a region other than the photoelectric conversion unit PD described later.
  • the light-receiving surface of the pixel 110 is provided with optical elements such as a color filter and an on-chip lens.
  • the pixel isolation portion 111 is a trench-like structure that is provided between adjacent pixels 110 and electrically and optically isolates the pixels 110 from each other. Therefore, one side of the pixel 110 is shared with the pixel isolation portion 111 of the adjacent pixel.
  • the pixel separation unit 111 prevents crosstalk between adjacent pixels 110 and suppresses deterioration in image quality.
  • the pixel separation portion 111 is an insulating single-layer film or multilayer film such as silicon oxide (SiO 2 ), tantalum oxide (Ta 2 O 5 ), hafnium oxide (HfO 2 ), or aluminum oxide (Al 2 O 3 ). formed by Such an insulating pixel separation section 111 is called DTI (Deep Trench Isolation).
  • the pixel separation section 111 may be made of a metal with high light shielding properties, such as tantalum (Ta), aluminum (Al), silver (Ag), gold (Au), or copper (Cu). It may be made of polysilicon.
  • the above-described various transistors and the like are arranged around the photoelectric conversion unit PD. That is, the transfer transistors TG1 and TG2 are formed near the pair of ends of the photoelectric conversion part PD, respectively, and the floating diffusion regions FD1 and FD2 are formed outside thereof. In this example, the floating diffusion regions FD1 and FD2 are formed along the periphery of the photoelectric conversion part PD so as to partially surround it.
  • a power supply wiring pattern VDD formed in a wiring layer and a charge discharging transistor OFG electrically connected to the power supply wiring pattern VDD are formed near the other end of the photoelectric conversion unit PD.
  • the wiring layer can reflect the light leaked from the photoelectric conversion unit PD and contribute to the reuse of the light from the photoelectric conversion unit PD. Furthermore, in the drawing, amplification transistors AMP1 and AMP2 and selection transistors SEL1 and SEL2 are formed so as to overlap the extending power wiring pattern VDD in the Z direction. Incidentally, in this example, the feedback amplifier circuit FBOP is not shown in the figure because it is formed at a distant position through the wiring layer.
  • Reset transistors RST1 and RST2 feedback enable transistors FBEN1 and FBEN2, and switching transistors FDG1 and FDG2 are formed around the photoelectric conversion unit PD so as to overlap the floating diffusion regions FD1 and FD2 in the Z direction.
  • floating diffusion regions FD1' and FD2' and FD1'' and FD2'' are formed to extend near the feedback enable transistors FBEN1 and FBEN2 and the switching transistors FDG1 and FDG2, respectively.
  • the floating diffusion region FD' is formed on the distal side of the feedback enable transistors FBEN1 and FBEN2 with respect to the photoelectric conversion unit PD, while the floating diffusion region FD'' is formed with the pair of switching transistors FDG1. It is formed between FDG2.
  • the switching transistor FDG of this example is a vertical transistor having a vertical structure in which semiconductor films are stacked in the Z direction (see FIG. 4). Furthermore, the switching transistor FDG is configured to have a bent portion along the outer peripheral edge of the photoelectric conversion unit PD in plan view. As a result, the switching transistor FDG reflects light leaked from the photoelectric conversion unit PD (some of which may include reflected light from the wiring layer) toward the photoelectric conversion unit PD, thereby causing the floating diffusion region FD1 to '' and FD2'' are effectively suppressed, and the reuse of light in the photoelectric conversion part PD is promoted.
  • a shielding portion 113a is provided between the photoelectric conversion portion PD and the feedback enable transistors FBEN1 and FBEN2.
  • the shielding part 113a is, for example, a trench-like structure that shields or reflects light that leaks from the photoelectric conversion part PD and travels toward the floating diffusion regions FD1' and FD2' formed in the vicinity of the feedback enable transistors FBEN1 and FBEN2.
  • the shielding part 113a is formed along the outer peripheral edge of the photoelectric conversion part PD.
  • the shielding portion 113a extends deeply in the Z direction so as to effectively shield or reflect the light directed toward the floating diffusion regions FD1' and FD2'.
  • the light reflected by the shielding portion 113a is incident on the photoelectric conversion portion PD, is reused, and can contribute to the generation of charges.
  • feedback enable transistor FBEN may be a vertical transistor. As a result, the light leaking from the photoelectric conversion part PD and directed to the floating diffusion regions FD1' and FD2' can be reliably blocked.
  • a shielding portion 113b is provided between the photoelectric conversion portion PD and the switching transistors FDG1 and FDG2.
  • the shielding part 113b is, for example, a trench-like structure that shields or reflects light that leaks from the photoelectric conversion part PD and travels toward the floating diffusion regions FD1'' and FD2'' formed in the vicinity of the switching transistors FDG1 and FDG2. .
  • the shielding part 113b is formed along the outer peripheral edge of the photoelectric conversion part PD.
  • the shielding portion 113b also extends deeply in the Z direction so as to effectively shield or reflect light directed toward the floating diffusion regions FD1'' and FD2''. The light reflected by the shielding portion 113b is incident on the photoelectric conversion portion PD, is reused, and can contribute to the generation of charges.
  • the shielding portion 113 is made of, for example, silicon oxide (SiO 2 ), tantalum oxide (Ta 2 O 5 ), hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), or the like, similar to the pixel separation portion 111 described above.
  • the shielding part 113a is formed of, but not limited to, an insulating single-layer film or multilayer film. It may be made of a highly light-shielding metal such as (Cu), or it may be made of polysilicon (polycrystalline silicon).
  • the shielding portion 113 has a bent portion formed along the outer peripheral edge of the photoelectric conversion portion PD. Note that the shape and arrangement of the shielding portion 113 can take various forms, as will be described later.
  • unintended entry of light into the floating diffusion region FD in the pixel 110 can be reliably suppressed.
  • the shielding portion 113a is provided between the photoelectric conversion portion PD and the feedback enable transistor FBEN, the light leaked from the photoelectric conversion portion PD is directed toward the photoelectric conversion portion PD. It is possible to reliably suppress light from entering the floating diffusion region FD′ formed in the vicinity of the feedback enable transistor FBEN and to promote reuse of light in the photoelectric conversion unit PD.
  • the shielding portion 113b is provided between the photoelectric conversion unit PD and the switching transistor FDG, similarly, light leaked from the photoelectric conversion unit PD is reflected toward the photoelectric conversion unit PD, Intrusion of light into the floating diffusion region FD'' formed in the vicinity of the transistor FDG can be reliably suppressed, and reuse of light in the photoelectric conversion unit PD can be promoted.
  • FIG. 5A is a diagram for explaining another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the first embodiment of the present technology;
  • the shape of the switching transistor FDG is different, and the neighboring floating diffusion region FD'' is formed at a different position.
  • the switching transistors FDG1 and FDG2 are formed in a substantially rectangular shape in plan view. In other words, the switching transistors FDG1 and FDG2 of this example do not have bent portions like the example described above. Note that the switching transistors FDG1 and FDG2 are preferably formed as vertical transistors.
  • the floating diffusion regions FD1'' and FD2'' near the switching transistors FDG1 and FDG2 are formed on the distal side with respect to the photoelectric conversion unit PD. That is, the floating diffusion regions FD1'' and FD2'' are formed behind the switching transistors FDG1 and FDG2 formed obliquely with respect to the pixel isolation portion 111 in a plan view. Also, the shielding portions 113b1 and 113b2 are formed in portions where the switching transistors FDG1 and FDG2 substantially face the photoelectric conversion portion PD.
  • the floating diffusion region FD'' formed in the vicinity of the switching transistor FDG is formed on the distal side of the switching transistor FDG with respect to the photoelectric conversion unit PD. Intrusion of light into the FD'' can be reliably suppressed, and the light receiving region of the photoelectric conversion unit PD can be made wider. Further, when the switching transistor FDG is formed as a vertical transistor, it is possible to more effectively and reliably suppress the entry of light.
  • FIG. 5B is a diagram for explaining still another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the first embodiment of the present technology; This example is a further modification of Modification 1-2 above, in which the floating diffusion region FD'' near the switching transistor FDG is formed at a different position.
  • the switching transistor FDG of this example is provided substantially parallel to the pixel separation section 111 in plan view.
  • a floating diffusion region FD′′ in the vicinity of the switching transistor FDG is formed so as to face the pixel isolation portion 111 . That is, the floating diffusion region FD'' is formed farther from the photoelectric conversion part PD.
  • the floating diffusion region FD'' formed in the vicinity of the switching transistor FDG is provided on the distal side of the switching transistor FDG with respect to the photoelectric conversion unit PD and at a position facing the pixel separation unit 111. Therefore, the switching transistor FDG can reliably suppress light from entering the floating diffusion region FD'', and the light receiving region of the photoelectric conversion unit PD can be further increased. can be wide.
  • Second Embodiment is a modification of the above-described first embodiment, and is a solid-state imaging device having pixels having a structure in which two charge discharge transistors are arranged around a photoelectric conversion unit PD. Characterized by
  • FIG. 6 is a diagram showing an example of the circuit configuration of pixels in the pixel array section of the solid-state imaging device according to the second embodiment of the present technology. That is, this figure shows an example of the circuit configuration of any one pixel (unit pixel) 110 out of the plurality of pixels 110 forming the pixel array section 11 of the solid-state imaging device 1 shown in FIG.
  • charge discharge transistors OFG1 and OFD2 for discharging charges accumulated in the photoelectric conversion unit PD are connected to the photoelectric conversion unit PD.
  • Charge drain transistors OFG1 and OFD2 may be formed as vertical transistors.
  • the charge discharge transistors OFG1 and OFD2 may be the same, or may differ in size (for example, the thickness of the gate insulating film).
  • the charge discharge transistors OFG1 and OFD2 both become conductive in response to this, whereby the potential of the photoelectric conversion part PD becomes equal to VDD. charge is discharged.
  • the two charge discharge transistors OFG1 and OFD2 are provided, so that the potential of the photoelectric conversion unit PD can be reset at a higher speed.
  • FIG. 7A is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the second embodiment of the present technology.
  • transfer transistors TG1 and TG2 are formed near one end of a pair of photoelectric conversion units PD, respectively, while a pair of transfer transistors different from the one end of the pair are formed.
  • Charge discharge transistors OFG1 and OFD2 are formed near the other end. That is, the charge discharge transistor OFD2 is formed in the vicinity of the feedback enable transistor FBEN.
  • the VDD wiring pattern extends to substantially directly under the charge discharge transistor OFD2 in the wiring layer, and electrically connects the charge discharge transistor OFD2.
  • shielding portions 113a1 and 113a2 are provided to shield light leaking from the photoelectric conversion portion PD and traveling toward the floating diffusion region FD' in the vicinity of the feedback enable transistors FBEN1 and FBEN2.
  • the shielding portions 113a1 and 113a2 may be configured as one continuous shielding portion 113a.
  • the same advantages and effects as those of the first embodiment can be obtained.
  • the charge discharge transistor OFG2 formed as a vertical transistor is arranged in the vicinity of the feedback enable transistor FEBN, the light leaked from the photoelectric conversion unit PD is directed toward the photoelectric conversion unit PD. The light is reflected, thereby promoting reuse of light in the photoelectric conversion part PD and effectively suppressing light from entering the floating diffusion region FD.
  • FIG. 7B is a diagram for explaining another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the second embodiment of the present technology;
  • the switching transistor FDG is formed in a structure having no curved portion, as in the modification 1-1.
  • the switching transistors FDG1 and FDG2 are formed in a substantially rectangular shape in plan view.
  • the switching transistors FDG1 and FDG2 of this example do not have bent portions like the example described above.
  • the switching transistors FDG1 and FDG2 are preferably formed as vertical transistors.
  • the floating diffusion regions FD1'' and FD2'' near the switching transistors FDG1 and FDG2 are formed on the distal side with respect to the photoelectric conversion unit PD.
  • the floating diffusion regions FD1'' and FD2'' are formed behind the switching transistors FDG1 and FDG2 obliquely with respect to the pixel isolation portion 111 in plan view.
  • the shielding portions 113b1 and 131b2 are formed in portions where the switching transistors FDG1 and FDG2 substantially face the photoelectric conversion portion PD.
  • the floating diffusion region FD'' formed in the vicinity of the switching transistor FDG is formed on the distal side of the switching transistor FDG with respect to the photoelectric conversion unit PD. Intrusion of light into the FD'' can be reliably suppressed, and the light-receiving region of the photoelectric conversion part PD can be made wider. Further, when the switching transistor FDG is formed as a vertical transistor, it is possible to more effectively and reliably suppress the entry of light. (Modification 2-2) FIG.
  • FIG. 7C is a diagram for explaining still another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the second embodiment of the present technology.
  • This example is a further modification of Modification 1-2, in which the floating diffusion region FD'' in the vicinity of the switching transistor FDG is formed at a position further away from the photoelectric conversion part PD.
  • the switching transistor FDG of this example is provided substantially parallel to the pixel separation section 111 in plan view.
  • a floating diffusion region FD′′ in the vicinity of the switching transistor FDG is provided so as to face the pixel separation portion 111 . Therefore, the floating diffusion region FD'' is formed farther from the photoelectric conversion part PD.
  • the floating diffusion region FD'' formed in the vicinity of the switching transistor FDG is provided on the distal side of the switching transistor FDG with respect to the photoelectric conversion unit PD and at a position facing the pixel separation unit 111. Therefore, the switching transistor FDG can reliably suppress light from entering the floating diffusion region FD'', and the light receiving region of the photoelectric conversion unit PD can be further increased. can be wide.
  • FIG. 7D is a diagram for explaining still another example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the second embodiment of the present technology;
  • the floating diffusion region FD' is formed between the feedback enable transistors FBEN.
  • the floating diffusion regions FD' of this example are formed between the feedback enable transistors FBEN1 and FBEN2 so as to face each other along one end of the photoelectric conversion unit PD in plan view. formed. That is, the floating diffusion region FD' is formed between a pair of feedback enable transistors FBEN1 and FBEN2. Thereby, each transistor in the pixel 110 can be arranged more efficiently.
  • the floating diffusion region FD' is formed at a position closer to one end of the photoelectric conversion unit PD than in the above example, but the shielding units 113a1 and 131a2 and the charge discharge transistor OFG2 As a result, it is possible to suppress the entry of light and to widen the light receiving area of the photoelectric conversion part PD.
  • FIG. 7E is a diagram for explaining still another example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the second embodiment of the present technology;
  • the floating diffusion regions FD'' near the switching transistor FDG are formed at different positions.
  • the floating diffusion regions FD1'' and FD2'' near the switching transistors FDG1 and FDG2 are formed behind the switching transistors FDG1 and FDG2 formed obliquely with respect to the pixel isolation portion 111 in plan view.
  • the shielding portions 113b1 and 131b2 are formed in portions where the switching transistors FDG1 and FDG2 substantially face the photoelectric conversion portion PD.
  • the floating diffusion region FD'' formed in the vicinity of the switching transistor FDG is formed on the distal side of the switching transistor FDG with respect to the photoelectric conversion unit PD. Intrusion of light into the FD'' can be reliably suppressed, and the light receiving region of the photoelectric conversion unit PD can be made wider.
  • FIG. 7F is a diagram for explaining still another example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the first embodiment of the present technology;
  • the floating diffusion regions FD'' near the switching transistor FDG are formed at different positions.
  • the switching transistor FDG of this example is provided substantially parallel to the pixel separation section 111 in plan view.
  • a floating diffusion region FD′′ in the vicinity of the switching transistor FDG is formed so as to face the pixel isolation portion 111 . Therefore, the floating diffusion region FD'' is formed farther from the photoelectric conversion part PD.
  • the floating diffusion region FD'' formed in the vicinity of the switching transistor FDG is provided on the distal side of the switching transistor FDG with respect to the photoelectric conversion unit PD and at a position facing the pixel separation unit 111. Therefore, the switching transistor FDG can reliably suppress light from entering the floating diffusion region FD'', and the light receiving region of the photoelectric conversion unit PD can be further increased. can be wide.
  • This embodiment is a modification of the above embodiment, and is characterized in that the amplifying transistor AMP and the selecting transistor SEL forming the source follower circuit are formed at different positions.
  • FIG. 8A is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the third embodiment of the present technology
  • the amplification transistor AMP and the selection transistor SEL are provided parallel to one side of the pixel separation section 111 orthogonal to the line connecting the transfer transistors TG1 and TG2. Therefore, since the distance between the transfer transistors TG1 and TG2 is narrowed, the electric field of the photoelectric conversion unit PD is increased, and the charge distribution capability is improved.
  • the wiring distance between the transfer transistor TG2, the amplification transistor AMP2, and the selection transistor SEL2 is long. Therefore, the amplification transistor AMP2 and the selection transistor SEL2 in the other pixel 110 positioned on the transfer transistor TG2 side are configured to read out the floating diffusion region FD2 that accumulates the charges transferred from the transfer transistor TG2 in the one pixel 110. be.
  • Modification 8B to 8D are diagrams for explaining another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the third embodiment of the present technology; FIG. The examples shown in these figures correspond to the various planar layouts described above and have the same advantages and effects, so description thereof will be omitted.
  • the pixel 110 configured as described above, it is possible to reliably suppress unintended entry of light into the floating diffusion region FD in the pixel 110, as in the above-described example.
  • the distance between the transfer transistors TG1 and TG2 provided at the pair of ends of the photoelectric conversion unit PD is reduced, the electric field of the photoelectric conversion unit PD is increased, and the charge distribution capability is improved.
  • This embodiment is a modification of the above embodiments, and is characterized in that some transistors in a pixel are configured as vertical transistors. As will be described below, the structure of the vertical transistor is appropriately determined in consideration of light shielding properties and charge transfer efficiency.
  • FIG. 9 is a diagram for explaining an example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the fourth embodiment of the present technology.
  • 10 is a diagram showing an example of a schematic cross-sectional structure of the pixel shown in FIG. 9 along the XX cross section.
  • the transfer transistor TG and the charge discharge transistor OFG are formed as vertical transistors having an embedded structure 114 in part thereof. Also, although not shown, a gate oxide film is formed under the embedded structure 114 .
  • the embedded structure 114 TG of the transfer transistor TG reflects or shields the light that leaks from the photoelectric conversion unit PD and travels toward the floating diffusion region FD.
  • the light reflected by the embedded structure 114 TG enters the photoelectric conversion unit PD and is reused.
  • the transfer transistor TG transfers charges generated in the photoelectric conversion unit PD to the floating diffusion region FD when the transfer drive signal TG_S supplied to its gate becomes High level.
  • the charge of the photoelectric conversion unit PD is transferred to the floating diffusion region FD through the silicon layer under the buried structure 114 TG , so that the flow is slightly suppressed and the charge transfer efficiency is lowered.
  • the light that leaks from the photoelectric conversion part PD and travels toward the floating diffusion region FD is effectively reflected or blocked, so that deterioration of image quality can be prevented.
  • the buried structure 114 OFG of the charge drain transistor OFG reflects or blocks light from going to the floating diffusion region FD'' near the switching transistor FDG.
  • the light reflected by the embedded structure 114 OFG is incident on the photoelectric conversion unit PD and reused.
  • the charge discharge transistor OFG discharges the potential of the photoelectric conversion unit PD when the charge discharge drive signal OFG_S supplied to its gate becomes High level.
  • the transfer transistor TG and the charge discharge transistor OFG of this example are formed as vertical transistors, the entry of light into the floating diffusion region FD is reliably suppressed, and the light is transferred to the photoelectric conversion unit PD. It can be re-entered and reused.
  • the embedded structure 114 of the transfer transistor TG and/or the charge discharge transistor OFG can take various forms in consideration of the light shielding property and the charge transfer efficiency.
  • FIG. 11A is a diagram for explaining another example of a planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the fourth embodiment of the present technology;
  • the embedded structure 114 of the transfer transistor TG and the charge discharge transistor OFG is formed in a so-called comb shape or columnar shape (indicated by small square dotted lines in the figure). That is, the embedded structure 114 of this example partially has a gap in the Z direction (depth direction).
  • Such a comb-like embedded structure 114 allows electric charges to pass through the gaps, so that it is possible to prevent an excessive decrease in charge transfer efficiency while considering the light shielding property.
  • FIG. 11B is a diagram for explaining still another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the fourth embodiment of the present technology.
  • the embedded structure 114 of the transfer transistor TG and the charge discharge transistor OFG is formed in a zigzag shape in plan view. Since the embedded structure 114 of this example has fewer gaps than the comb-shaped embedded structure 114 of FIG. 11A, it is possible to appropriately adjust the balance between the light shielding property and the charge transfer efficiency.
  • (Modification 4-2) 12A and 12B are diagrams for explaining still another example of the planar layout of each element that constitutes a pixel in the pixel array section of the solid-state imaging device according to the fourth embodiment of the present technology.
  • the vertical transistor can be applied not only to the transfer transistor TG and/or the charge discharge transistor OFG, but also to the switching transistor FDG, for example. That is, the switching transistor FDG of this example is configured as a vertical transistor having a buried structure 114 FDG in its part.
  • This embodiment is a modification of the above-described embodiments, and is characterized in that the shielding portion 113 is formed by dummy transistors having a vertical structure.
  • a dummy transistor is a transistor that has a semiconductor lamination structure and is not electrically connected to any wiring pattern.
  • FIGS. 13A to 13D are diagrams for explaining an example of a planar layout of each element constituting a pixel in the pixel array section of the solid-state imaging device according to the fifth embodiment of the present technology.
  • a dummy transistor 115a is formed along one end of the photoelectric conversion unit PD between the transfer transistors TG1 and TG2. This makes it possible to suppress light leaking from the photoelectric conversion unit PD from entering the floating diffusion region FD near the transfer transistor TG and the FD'' near the switching transistor FDG.
  • Dummy transistors 115b1 and 115b2 are formed on both sides of the charge discharge transistor OFG. That is, the dummy transistors 115b1 and 115b2 extend from the adjacent pixel 110 to the floating diffusion regions FD1′ and FD2′ near the feedback enable transistors FBEN1 and FBEN2 and the floating diffusion regions FD1′′ near the switching transistors FDG1 and FDG2. and FD2'', along one end of the photoelectric conversion part PD.
  • a semiconductor conductive region (well) is electrically connected to the distal side of the dummy transistors 115a and 115b with respect to the photoelectric conversion unit PD, that is, in the vicinity of the floating diffusion regions FD, FD', and FD''.
  • a well contact W is formed for direct connection. This can reduce potential fluctuations in the floating diffusion regions FD, FD', and FD''.
  • FIG. 13B shows an example in which dummy transistors 115a and 115b each have a bent portion. This makes it possible to further suppress the intrusion of light.
  • 13C and 13D show an example in which the well contact W is arranged near the photoelectric conversion part PD.
  • the dummy transistors 115a and 115b can be arranged closer to the floating diffusion regions FD, FD', and FD'', thereby further suppressing light from entering.
  • This embodiment shows an example of a pixel in which the feedback enable transistor FBEN is omitted.
  • FIGS. 14A to 14C are diagrams for explaining an example of a planar layout of each element constituting a pixel in the pixel array section of the solid-state imaging device according to the fifth embodiment of the present technology.
  • the pixel 110 of this embodiment differs from the above embodiments in that the feedback enable transistor FBEN is omitted. Also, in this example, an example using two charge discharge transistors OFG is shown.
  • the present technology can be applied to various pixels 110 that omit the feedback enable transistor FBEN.
  • steps, operations or functions may be performed in parallel or in a different order so long as the results are not inconsistent.
  • the steps, acts and functions described are provided as examples only and some of the steps, acts and functions may be omitted or combined together without departing from the scope of the invention. one, and other steps, operations, or functions may be added.
  • a solid-state imaging device comprising a pixel array section in which a plurality of pixels are arranged in an array, each of the plurality of pixels, a pixel separating portion defining an outer edge shape of the pixel and formed between the adjacent pixels; a photoelectric conversion unit that generates an amount of charge corresponding to light incident from the outside; a plurality of transistors including a transfer transistor formed at one end of the photoelectric conversion unit and configured to transfer the charge generated by the photoelectric conversion unit; a floating diffusion region formed around the photoelectric conversion unit for temporarily accumulating charges generated and transferred by the photoelectric conversion unit; a shielding portion formed around the photoelectric conversion portion and shielding light leaking from the photoelectric conversion portion and directed to the floating diffusion region; the plurality of transistors, a reset transistor for resetting the potential of the floating diffusion region; a feedback enable transistor connected to a feedback amplifier circuit for canceling voltage noise to the reset transistor;
  • the shielding portion includes a first shielding portion that shields light
  • Solid-state imaging device (2) The shielding portion is formed so as to reflect light leaking from the photoelectric conversion portion toward the photoelectric conversion portion.
  • (3) The shielding portion has a bent portion formed along the outer peripheral edge of the photoelectric conversion portion, The solid-state imaging device according to (1) or (2).
  • the plurality of transistors further includes a switching transistor formed around the photoelectric conversion unit for electrically coupling the floating diffusion region to an additional capacitance;
  • the shielding part further includes a second shielding part that shields light directed toward another part of the floating diffusion region formed in the vicinity of the switching transistor,
  • the switching transistor is configured as a vertical transistor made of polycrystalline silicon;
  • the other portion of the floating diffusion region formed near the switching transistor is formed to face between the pair of switching transistors,
  • the other part of the floating diffusion region formed near the switching transistor is formed on the distal side of the switching transistor with respect to the photoelectric conversion unit,
  • the plurality of transistors further includes at least one charge discharge transistor formed at the other end portion of the photoelectric conversion portion, which is different from the one end portion of the photoelectric conversion portion, for discharging charges remaining in the photoelectric conversion portion,
  • the charge ejection transistor is configured as a vertical transistor made of polycrystalline silicon;
  • the vertical structure of the charge ejection transistor has a partial gap in the depth direction of the pixel;
  • the transfer transistor is configured as a vertical transistor made of polycrystalline silicon;
  • the vertical structure of the transfer transistor partially has a gap in the plane of the depth direction of the pixel;
  • the shielding part is a dummy transistor having a semiconductor laminated structure made of polycrystalline silicon, The solid-state imaging device according to any one of (1) to (16).
  • a well contact for electrically connecting to a semiconductor conductive region of the pixel is formed near the floating diffusion region;
  • the transfer transistor is configured as a pair of transistors for distributing the charges generated by the photoelectric conversion unit to the pair of floating diffusion regions at a predetermined timing, The solid-state imaging device according to any one of (1) to (18) above.
  • a distance image sensor device for obtaining a distance image based on distance information to an object obtained by the solid-state imaging device according to any one of (1) to (19).
  • Solid-state imaging device 11 Pixel array part 110... Pixel 111... Pixel separation part 112... Light-shielding cover 113, 113a, 113b... Shielding part 114, 114 TG , 114 OFG ... Embedding structure 115... Dummy transistor 12... Vertical drive part 13 ... column processing section 14 ... horizontal driving section 15 ... system control section 16 ... signal processing section 17 ... data storage section 18 ... pixel drive line 19, VSL ... vertical signal line TG ... transfer transistor, FDG ... switching transistor, RST ... reset transistor , FBEN...feedback enable transistor, FBOP...feedback amplifier circuit, AMP...amplification transistor, SEL...selection transistor, OFG...charge discharge transistor, FD...floating diffusion region

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Abstract

本発明は、画素がアレイ状に配置された固体撮像装置である。各画素は、隣接する前記画素間に形成された画素分離部と、入射光に応じた電荷を生成する光電変換部と、前記光電変換部により生成された電荷を転送するための転送トランジスタを含む複数のトランジスタと、前記光電変換部から転送される電荷を一時的に蓄積する浮遊拡散領域と、前記光電変換部から前記浮遊拡散領域へ向かう光を遮蔽する遮蔽部とを備える。前記複数のトランジスタは、前記浮遊拡散領域の電位をリセットするためのリセットトランジスタと、前記リセットトランジスタに対する電圧ノイズをキャンセリングするための帰還増幅回路に接続された帰還イネーブルトランジスタとを更に含む。前記遮蔽部は前記帰還イネーブルトランジスタ近傍に形成された前記浮遊拡散領域の一部に向かう光を遮蔽する。

Description

固体撮像装置
　本技術は、固体撮像装置に関する。
　固体撮像装置は、光を受光するための各画素（受光画素）を構成するフォトダイオード等の光電変換素子を用いて、該画素に結像した光の強弱に応じた電荷量を電気信号に変換する半導体装置である。入射光の利用効率の観点から、光の入射面（受光面）と光電変換素子との間に金属配線層を配置しない裏面照射型固体撮像装置が広く用いられている。
　このような裏面照射型固体撮像装置では、隣接する画素どうしで入射した光が混ざりあうクロストークが発生し、これにより、解像度や色再現性の低下、輝度段差といった画質の低下を招いてしまうことが知られている。したがって、クロストークによるこのような画質低下を回避するために、各画素間にトレンチ構造の画素分離部を設けて、電気的・光学的に画素を分離するように設計される。また、画素内において、光電変換素子の近傍に形成された浮遊拡散（フローティングディフュージョン）領域に光が入り込むと、意図しない電荷が生成されるため、光電変換素子から電荷を引き込まない状態であっても、意図しない電荷に基づく電気信号を検出してしまい、とりわけ低光量時の画質に悪影響を及ぼす。したがって、このような画像品質の低下を防止するためにも、画素内に形成される浮遊拡散領域へ光が入り込まないようにするための対策が必要になる。
　例えば、下記特許文献１は、電荷蓄積部として機能する浮遊拡散領域に対する迷光を抑止する撮像装置を開示する。
　また、下記特許文献２は、フォトダイオードから電荷蓄積部への電荷転送路を保持しつつ、低コストで電荷蓄積部を遮光することができるようにする撮像装置を開示する。
　更に、下記特許文献３は、隣接する画素領域間における不要光の入射を抑制し、より優れた撮像性能を発揮することのできる撮像装置を開示する。
特開２０１７－１６８５６６号公報 ＷＯ２０１８／０８３９９０号公報 特開２０２０－１９４９１２号公報
　裏面照射型固体撮像装置では、上述したように、電荷蓄積部である浮遊拡散領域に対する意図しない光の入り込みが発生し、画像品質が低下してしまうという問題がある。とりわけ、間接ＴｏＦ方式に適合された裏面照射型固体撮像装置では、画素内の光電変換素子で生成された電荷を複数のゲートの開閉タイミングに応じてそれぞれの電荷蓄積部に振り分けるために光電変換素子の周囲に各種のトランジスタ素子等を多数配置する必要があり、その配置構造が複雑化している。
　例えば、裏面照射型固体撮像装置の画素内には、浮遊拡散領域の電荷をリセットする際のノイズキャンセリングを目的とした帰還駆動機構が設けられる。この帰還駆動機構を構成するトランジスタの配置は、追加的な浮遊拡散領域を形成することになる。
　しかしながら、上記特許文献のいずれも、帰還駆動機構を構成するトランジスタを配置した追加的な浮遊拡散領域への光の入り込みを何ら考慮していなかった。このため、このような追加的な浮遊拡散領域への光の入り込みによる画質低下が問題となっていた。
　そこで、本開示は、裏面照射型固体撮像装置において、画素に形成される浮遊拡散領域への意図しない光の入り込みを確実に抑制する技術を提案することを目的とする。
　より具体的には、本開示は、裏面照射型固体撮像装置において、画素内に配置されるトランジスタの近傍に形成される追加的な浮遊拡散領域への意図しない光の入り込みを確実に抑制する技術を提案することを目的とする。
　とりわけ、本開示は、裏面照射型固体撮像装置において、画素内に配置される帰還駆動機構を構成するトランジスタにより形成される追加的な浮遊拡散領域への意図しない光の入り込みを確実に抑制する技術を提案することを目的とする。
　上記課題を解決するための本技術は、以下に示す発明特定事項乃至は技術的特徴を含んで構成される。
　ある観点に従う本技術は、複数の画素がアレイ状に配置された画素アレイ部を備える固体撮像装置である。前記複数の画素のそれぞれは、前記画素の外縁形状を画定し、隣接する前記画素の間に形成された画素分離部と、外部から入射した光に応じた量の電荷を生成する光電変換部と、前記光電変換部の一端部に形成され、前記光電変換部により生成された前記電荷を転送するための転送トランジスタを含む、複数のトランジスタと、前記光電変換部の周囲に形成され、前記光電変換部により生成され転送される電荷を一時的に蓄積する浮遊拡散領域と、前記光電変換部の周囲に形成され、前記光電変換部から漏出し前記浮遊拡散領域へ向かう光を遮蔽する遮蔽部とを備える。前記複数のトランジスタは、前記浮遊拡散領域の電位をリセットするためのリセットトランジスタと、前記リセットトランジスタに対する電圧ノイズをキャンセリングするための帰還増幅回路に接続された帰還イネーブルトランジスタとを更に含む。そして、前記遮蔽部は、前記帰還イネーブルトランジスタの近傍に形成された前記浮遊拡散領域の一部に向かう光を遮蔽する。
　なお、本開示において、「システム」とは、複数の装置（又は特定の機能を実現する機能モジュール）が論理的に集合した物のことをいい、各装置や機能モジュールが単一の筐体内にあるか否かは特に問わない。
　本技術の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。本開示に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があっても良い。
図１は、本技術の一実施形態に係る固体撮像装置の概略的構成の一例を示すブロックダイアグラムである。 図２は、本技術の第１の実施形態に係る固体撮像装置の画素アレイ部における画素の回路構成の一例を示す図である。 図３は、本技術の第１の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。 図４は、図３に示した画素のＩＶ－ＩＶ断面における概略断面構造の一例を示す図である。 図５Ａは、本技術の第１の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの他の例を説明するための図である。 図５Ｂは、本技術の第１の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。 図６は、本技術の第２の実施形態に係る固体撮像装置の画素アレイ部における画素の回路構成の一例を示す図である。 図７Ａは、本技術の第２の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。 図７Ｂは、本技術の第２の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの他の例を説明するための図である。 図７Ｃは、本技術の第２の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。 図７Ｄは、本技術の第２の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。 図７Ｅは、本技術の第２の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。 図７Ｆは、本技術の第２の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。 図８Ａは、本技術の第３の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。 図８Ｂは、本技術の第３の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの他の例を説明するための図である。 図８Ｃは、本技術の第３の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの他の例を説明するための図である。 図８Ｄは、本技術の第３の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの他の例を説明するための図である。 図９は、本技術の第４の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。 図１０は、図９に示した画素のＸ－Ｘ断面における概略断面構造の一例を示す図である。 図１１Ａは、本技術の第４の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの他の例を説明するための図である。 図１１Ｂは、本技術の第４の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。 図１２Ａは、本技術の第４の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。 図１２Ｂは、本技術の第４の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。 図１３Ａは、本技術の第５の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。 図１３Ｂは、本技術の第５の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。 図１３Ｃは、本技術の第５の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。 図１３Ｄは、本技術の第５の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。 図１４Ａは、本技術の第５の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。 図１４Ｂは、本技術の第５の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。 図１４Ｃは、本技術の第５の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。
　以下、図面を参照して本技術の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本技術は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。なお、本開示では、本技術を以下の実施形態に分けて説明する。
　１．第１の実施形態（基本構成例）
　２．第２の実施形態（２個の電荷排出トランジスタを用いた構成例）
　３．第３の実施形態（ソースフォロワ回路の別レイアウトによる構成例）
　４．第４の実施形態（縦型トランジスタを用いた構成例）
　５．第５の実施形態（ダミーの半導体構造を用いた構成例）
　６．第６の実施形態（帰還イネーブルトランジスタを用いない場合の構成例）
１．第１の実施形態
　本実施形態は、固体撮像装置が、単フォトダイオード等の光電変換部の周囲に形成される浮遊拡散領域への光の入り込みを抑制する構造を有する画素を備えることを特徴とする。とりわけ、本実施形態では、帰還イネーブルトランジスタ及び切替トランジスタによってそれぞれ形成される浮遊拡散領域への光の入り込みを抑制する構造を有する画素が説明される。
　図１は、本技術の一実施形態に係る固体撮像装置の概略的構成の一例を示すブロックダイアグラムである。固体撮像装置１は、各画素を構成するフォトダイオード等の光電変換素子を用いて、該画素上に結像した光の強弱に応じた電荷量を電気信号に変換し、これを画素データとして出力する半導体装置である。本開示の固体撮像装置１は、間接ＴｏＦ方式に適合された半導体素子構造を有する裏面照射型固体撮像装置である。
　同図に示すように、固体撮像装置１は、例えば、画素アレイ部１１と、垂直駆動部１２と、カラム処理部１３と、水平駆動部１４と、システム制御部１５と、信号処理部１６と、データ格納部１７といったコンポーネントを含み構成される。
　画素アレイ部１１は、水平方向（行方向）及び垂直方向（列方向）にアレイ配列された受光素子としての画素１１０群からなる。画素アレイ部１１は、各画素上に結像した入射光の強さに応じた量の電荷を電気信号に変換し、画素信号として出力する。画素１１０は、後述するように、半導体領域に形成されたフォトダイオード及び幾つかのトランジスタ等を含み構成される。画素アレイ部１１は、例えば、実際の光を受光可能な領域に配置された有効画素と該領域の外側に配置されメタル等により遮蔽されたダミー画素とを含み得る。なお、図示されていないが、画素アレイ部１１の各画素上には入射光を集光するマイクロオンチップレンズやカラーフィルタといった光学系素子が形成される。
　垂直駆動部１２は、シフトレジスタ及びアドレスデコーダ等の回路を含み構成される。垂直駆動部１２は、複数の画素駆動線１８を介して各画素に駆動信号等を供給することにより、画素アレイ部１１の各画素を例えば同時に又は行単位等で駆動する。
　カラム処理部１３は、画素アレイ部１１の画素列（カラム）ごとに垂直信号線（ＶＳＬ）１９を介して各画素から画素信号を読み出して、ノイズ除去処理、相関二重サンプリング（ＣＤＳ）処理、及びＡ／Ｄ（Analog-to-Digital）変換処理等を行う。カラム処理部１３により処理された画素信号は、信号処理部１６に出力される。本開示において、垂直信号線（ＶＳＬ）１９は、読み出し信号線の一例である。
　水平駆動部１４は、シフトレジスタ及びアドレスデコーダ等の回路を含み構成される。水平駆動部１４は、カラム処理部１３の画素列に対応する画素を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において画素ごとに信号処理された画素信号が順番に信号処理部１６に出力される。
　システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータ等の回路を含み構成される。システム制御部１５は、例えば図示しないタイミングジェネレータにより生成されたタイミング信号に基づいて、垂直駆動部１２、カラム処理部１３、及び水平駆動部１４の駆動制御を行なう。
　信号処理部１６は、必要に応じてデータ格納部１７にデータを一時的に格納しながら、カラム処理部１３から供給された画素信号に対して演算処理等の信号処理を行ない、各画素信号に基づく画像信号を出力する。
　固体撮像装置１は、上述したような構成に限られるものではない。一例として、固体撮像装置１は、データ格納部１７がカラム処理部１３の後段に配置され、カラム処理部１３から出力される画素信号を、データ格納部１７を経由して信号処理部１６に供給するように構成されても良い。他の例として、固体撮像装置１は、縦続的に接続されたカラム処理部１３とデータ格納部１７と信号処理部１６とが各画素信号を並列的に処理するように構成されても良い。
　以上のように構成される固体撮像装置１は、例えば、対象物までの距離情報に基づいた距離画像を取得するための距離画像センサデバイスに適合される。このような距離画像センサデバイスは、例えばシステム・オン・チップ（ＳｏＣ）のＣＭＯＳイメージセンサとして構成される。一例として、距離画像センサデバイスは、車両に搭載され、車外の対象物までの距離情報を測定する車載用システムに適用される。他の例として、距離画像センサデバイスは、ユーザの手指等までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するユーザインターフェースに適用される。
　図２は、本技術の第１の実施形態に係る固体撮像装置の画素アレイ部における画素の回路構成の一例を示す図である。すなわち、同図は、図１に示した固体撮像装置１の画素アレイ部１１を構成する複数の画素１１０のうちの任意の１つの画素（単位画素）１１０の回路構成の一例を示している。
　同図に示すように、画素１１０は、例えばフォトダイオード等からなる光電変換部ＰＤを備える。また、本開示では、画素１１０は、間接ＴｏＦ方式による距離の計測を可能にするため、受光した光の強度に応じて光電変換部ＰＤにより生成される電荷を振り分けて別々の画素信号として出力可能に構成される。
　すなわち、本例の画素１１０は、転送トランジスタＴＧ１及びＴＧ２と、付加容量ＣＦＤ１及びＣＦＤ２と、切替トランジスタＦＤＧ１及びＦＤＧ２と、リセットトランジスタＲＳＴ１及びＲＳＴ２と、帰還イネーブルトランジスタＦＢＥＮ１及びＦＢＥＮ２と、帰還増幅回路ＦＢＯＰ１及びＦＢＯＰ２と、増幅トランジスタＡＭＰ１及びＡＭＰ２と、選択トランジスタＳＥＬ１及びＳＥＬ２と、電荷排出トランジスタＯＦＧとを含み構成される。また、転送トランジスタＴＧ１及びＴＧ２と増幅トランジスタＡＭＰ１及びＡＭＰ２との間には、それぞれ、浮遊拡散領域ＦＤ１及びＦＤ２が形成されている。転送トランジスタＴＧ１及びＴＧ２、切替トランジスタＦＤＧ１及びＦＤＧ２、リセットトランジスタＲＳＴ１及びＲＳＴ２、帰還イネーブルトランジスタＦＢＥＮ１及びＦＢＥＮ２、選択トランジスＳＥＬ１及びＳＥＬ２、及び電荷排出トランジスタＯＦＧは、垂直駆動部１２によって駆動制御される。なお、図中、例えば転送トランジスタＴＧ１及ＴＧ２のように２個ずつ示されている素子又は要素については、互いに特に区別する必要がない場合、以下では、転送トランジスタＴＧのように表記するものとする。また、本開示では、転送トランジスタＴＧ１及びＴＧ２等は一対のトランジスタとして説明されるが、これに限られず、３個以上のトランジスタの組により構成されても良い。
　本開示では、画素１１０における各トランジスタはＮＭＯＳトランジスタであるが、これに限られない。また、これらトランジスタの全て又は少なくともいくつかは、ポリクリスタルシリコン（Polycrystalline Silicon）（以下「ポリシリコン」という。）からなる。ポリシリコンは、光の反射又は遮蔽に有利である。本開示では、ポリシリコンで構成された縦型構造のトランジスタは、光電変換部ＰＤから漏出又は通過する光を反射し又は遮蔽し得る。
　転送トランジスタＴＧは、光電変換部ＰＤで生成された電荷を浮遊拡散領域ＦＤに転送するためのスイッチングトランジスタである。すなわち、転送トランジスタＴＧ１は、そのゲートに供給される転送駆動信号ＴＧ＿Ｓ１の電圧がＬＯＷレベルで非導通状態（オフ状態）にあり、転送駆動信号ＴＧ＿Ｓ１の電圧がＨｉｇｈレベルになるとこれに応答して導通状態（オン状態）になり、これにより、光電変換部ＰＤで生成された電荷を浮遊拡散領域ＦＤ１に転送する。また、転送トランジスタＴＧ２は、そのゲートに供給される転送駆動信号ＴＧ＿Ｓ２の電圧がＬＯＷレベルで非導通状態（オフ状態）にあり、転送駆動信号ＴＧ＿Ｓ２の電圧がＨｉｇｈレベルになるとこれに応答して導通状態（オン状態）になり、これにより、光電変換部ＰＤで生成された電荷を浮遊拡散領域ＦＤ１に転送する。転送駆動信号ＴＧ＿Ｓ１と転送駆動信号ＴＧ＿Ｓ２とは、互いに所定の位相差を有しており、これにより、異なるタイミングで、光電変換部ＰＤで生成された電荷が浮遊拡散領域ＦＤ１及びＦＤ２にそれぞれ転送される。
　浮遊拡散領域ＦＤは、光電変換部ＰＤによって生成され、そこから転送される電荷を一時保持する電荷蓄積部として機能する。すなわち、本開示では、光電変換部ＰＤで生成された電荷は、転送トランジスタＴＧ１及びＴＧ２の所定の時間差による動作によって、浮遊拡散領域ＦＤ１及びＦＤ２にそれぞれ振り分けられ、蓄積される。浮遊拡散領域ＦＤ１及びＦＤ２に蓄積された電荷は、その量に応じた電圧の電気信号（画素信号）として所定のタイミングで読み出される。なお、本開示では、後述するように、浮遊拡散領域ＦＤの一部をＦＤ’やＦＤ’’ということがある。
　切替トランジスタＦＤＧは、受光した光の強度に応じて、浮遊拡散領域ＦＤに付加容量ＣＦＤを結合するためのスイッチングトランジスタである。すなわち、切替トランジスタＦＤＧ１は、そのゲートに供給されるＦＤ駆動信号ＦＤＧ＿Ｓ１の電圧がＨｉｇｈレベルになるとこれに応答して導通状態になり、これにより、浮遊拡散領域ＦＤ１と付加容量ＣＦＤ１とが電気的に結合する。また、切替トランジスタＦＤＧ２は、そのゲートに供給されるＦＤ駆動信号ＦＤＧ＿Ｓ２の電圧がＨｉｇｈレベルになるとこれに応答して導通状態になり、これにより、浮遊拡散領域ＦＤ２と付加容量ＣＦＤ２とが電気的に結合する。
　付加容量ＣＦＤは、所定の動作条件に従って、浮遊拡散領域ＦＤと結合することにより、付加的な容量を提供する。例えば、受光した光の強度が高い（高照度である）場合に、上述したように、ＦＤ駆動信号ＦＤＧ＿Ｓ１及びＦＤＧ＿Ｓ２により切替トランジスタＦＤＧ１及びＦＤＧ２が導通状態になり、これにより、浮遊拡散領域ＦＤ１及びＦＤ２での電荷のオーバーフローを防止し、より多くの電荷を蓄積することができるようになる。したがって、固体撮像装置１における受光量のダイナミックレンジは拡大することになる。なお、付加容量ＣＦＤ１及びＣＦＤ２は、例えば、配線の容量によって形成される。
　リセットトランジスタＲＳＴは、浮遊拡散領域ＦＤの電位をリセットするためのスイッチングトランジスタである。すなわち、リセットトランジスタＲＳＴ１は、そのゲートに供給されるＦＤ駆動信号ＲＳＴ＿Ｓ１の電圧がＨｉｇｈレベルになるとこれに応答して導通状態になり、これにより、浮遊拡散領域ＦＤ１の電位をリセットする。また、リセットトランジスタＲＳＴ２は、そのゲートに供給されるＦＤ駆動信号ＲＳＴ＿Ｓ２の電圧がＨｉｇｈレベルになるとこれに応答して導通状態になり、これにより、浮遊拡散領域ＦＤ２の電位をリセットする。なお、本例では、リセットトランジスタＲＳＴの導通状態に連動して切替トランジスタＦＤＧもまた導通状態となり、付加容量ＣＦＤがリセットされる。
　なお、容量ＣＳＴは、リセットトランジスタＲＳＴが設けられたことによる寄生容量である。
　帰還イネーブルトランジスタＦＢＥＮは、帰還増幅回路ＦＢＯＰの帰還回路を構成し、浮遊拡散領域ＦＤの電荷をリセットする際のノイズキャンセリングを目的としてリセット電圧を制御するスイッチングトランジスタである。帰還イネーブルトランジスタＦＢＥＮの近傍、本例では、光電変換部ＰＤに対して帰還イネーブルトランジスタＦＢＥＮの遠位側には浮遊拡散領域ＦＤ１が形成される。
　すなわち、帰還イネーブルトランジスタＦＢＥＮ１は、そのゲートに供給されるＦＢＥＮ駆動信号ＦＢＥＮ＿Ｓ１の電圧がＨｉｇｈレベルになるとこれに応答して導通状態になり、これにより、リセットトランジスタＲＳＴ１は、帰還増幅回路ＦＢＯＰ１に接続される。帰還増幅回路ＦＢＯＰ１は、垂直信号線ＶＳＬ１の電圧と基準電圧ＶＲｅｆとの差動入力の差がなくなるように動作するため、これにより、リセットトランジスタＲＳＴ１に対する電圧のノイズ（リセットノイズ）がキャンセルされ、浮遊拡散領域ＦＤ１の電荷を確実にリセットすることができる。また、帰還イネーブルトランジスタＦＢＥＮ２は、そのゲートに供給されるＦＢＥＮ駆動信号ＦＢＥＮ＿Ｓ２の電圧がＨｉｇｈレベルになるとこれに応答して導通状態になり、これにより、リセットトランジスタＲＳＴ２は、帰還増幅回路ＦＢＯＰ２に接続される。帰還増幅回路ＦＢＯＰ１は、垂直信号線ＶＳＬ１の電圧と基準電圧ＶＲｅｆとの差動入力の差がなくなるように動作し、これにより、リセットトランジスタＲＳＴ２に対する電圧のノイズがキャンセルされ、浮遊拡散領域ＦＤ１の電荷を確実にリセットすることができる。
　なお、容量ＣＦＢは、帰還イネーブルトランジスタＦＢＥＮを設けたことによる寄生容量であり、浮遊拡散領域ＦＤに電気的に結合している。
　増幅トランジスタＡＭＰは、ソースフォロワ回路を構成するトランジスタである。すなわち、増幅トランジスタＡＭＰ１は、そのソースが選択トランジスタＳＥＬ１を介して垂直信号線１９（ＶＳＬ１）に接続され、更に定電流源（図示せず）に接続されて、これにより、ソースフォロワ回路を構成する。また、増幅トランジスタＡＭＰ２は、そのソースが選択トランジスタＳＥＬ２を介して垂直信号線１９（ＶＳＬ２）に接続され、更に図示しない定電流源に接続されて、これにより、ソースフォロワ回路を構成する。
　選択トランジスタＳＥＬは、浮遊拡散領域ＦＤに蓄積された電荷に基づく画素信号を、任意のタイミングで垂直信号線１９に出力するためのスイッチングトランジスタである。すなわち、選択トランジスタＳＥＬ１は、そのゲートに供給される選択信号ＳＥＬ＿Ｓ１の電圧がＨｉｇｈレベルになるとこれに応答して導通状態になり、これにより、浮遊拡散領域ＦＤ１の電荷に基づく画素信号が増幅トランジスタＡＭＰ１によって増幅されて、垂直信号線ＶＳＬ１に出力される。また、選択トランジスタＳＥＬ２は、そのゲートに供給される選択信号ＳＥＬ＿Ｓ２の電圧がＨｉｇｈレベルになるとこれに応答して導通状態になり、これにより、浮遊拡散領域ＦＤ２の電荷に基づく画素信号が増幅トランジスタＡＭＰ２によって増幅されて、垂直信号線ＶＳＬ２に出力される。
　電荷排出トランジスタＯＦＧは、光電変換部ＰＤに残存する電荷を排出するためのスイッチングトランジスタである。すなわち、電荷排出トランジスタＯＦＧは、そのゲートに供給される電荷排出駆動信号ＯＦＧ＿Ｓの電圧がＨｉｇｈレベルになるとこれに応答して導通状態になり、これにより、光電変換部ＰＤの電位がＶＤＤとなって電荷が排出される。
　電荷排出トランジスタＯＦＧは、半導体膜が積層されて形成された縦型構造を有し得る。このようなトランジスタは縦型トランジスタと称される。これにより、電荷排出トランジスタＯＦＧは、光電変換部ＰＤから漏出した光を光電変換部ＰＤに向けて反射し、これにより、光電変換部ＰＤにおける光の再利用を促進し、浮遊拡散領域ＦＤ１’’及びＦＤ２’’への光の入り込みを効果的に抑制する。なお、他の実施形態で示されるように、電荷排出トランジスタＯＦＧは、光電変換部ＰＤに蓄積された電荷の排出を促進するため、複数個設けられても良い。
　図３は、本技術の第１の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。同図は、光が入射する画素１１０の面（入射面又は受光面）から見たときの平面レイアウトを示している。また、図４は、図３に示した画素のＩＶ－ＩＶ断面における概略断面構造の一例を示す図である。なお、本開示において、画素１１０の入射面に平行な面をＸＹ面といい、ＸＹ面に垂直な方向をＺ方向又は深さ方向というものとする。以下、これらの図を参照しつつ、画素を構成する各素子を説明する。
　画素１１０は、図３に示すように、平面視で（ＸＹ面において）、例えば略矩形形状の外縁形状をなしている。すなわち、画素１１０は、画素分離部１１１によって略矩形形状に画定された半導体領域を含み構成される。画素１１０の略中央部には光電変換部ＰＤが形成されている。本例では、光電変換部ＰＤは、八角形状に形成されている。なお、画素分離部１１１の一角には、ウェルコンタクトＷが形成されている。ウェルコンタクトＷは、浮遊拡散領域ＦＤの電位の変動を抑制するために、浮遊拡散領域ＦＤの近傍に形成されることが好ましい。
　また、図４に示すように、画素１１０の上面（受光面）には、遮光蓋１１２が形成されている。遮光蓋１１２は、入射する光が後述する光電変換部ＰＤ以外の領域に入り込まないようにするための画素前面に設けられた遮光性を有する例えば酸化絶縁膜からなる構造体である。また、図示していないが、画素１１０の受光面には、カラーフィルタやオンチップレンズといった光学素子が設けられる。
　画素分離部１１１は、隣接する画素１１０間に設けられ、画素１１０どうしを電気的・光学的に分離するトレンチ状の構造体である。したがって、画素１１０の一辺は、隣接する画素の画素分離部１１１と共有する。画素分離部１１１は、隣接する画素１１０間のクロストークを防止し、画質低下を抑止する。画素分離部１１１は、例えば酸化シリコン（ＳｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、又は酸化アルミニウム（Ａｌ２Ｏ３）等の絶縁性の単層膜又は多層膜で形成される。このような絶縁性の画素分離部１１１は、ＤＴＩ（Deep Trench Isolation）と称される。或いは、画素分離部１１１は、例えばタンタル（Ｔａ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）又は銅（Ｃｕ）等の遮光性の高い金属により形成されていても良く、また、ポリシリコンにより形成されても良い。
　光電変換部ＰＤの周囲には、上述した各種のトランジスタ等が配置されている。すなわち、光電変換部ＰＤの一対の端部近傍には、転送トランジスタＴＧ１及びＴＧ２がそれぞれ形成され、更に、その外側には浮遊拡散領域ＦＤ１及びＦＤ２が形成されている。本例では、浮遊拡散領域ＦＤ１及びＦＤ２は、光電変換部ＰＤの周囲に沿って、部分的に取り囲むように形成されている。また、光電変換部ＰＤの他の端部近傍には、配線層に形成された電源配線パターンＶＤＤと、電源配線パターンＶＤＤに電気的に接続された電荷排出トランジスタＯＦＧが形成されている。配線層は、光電変換部ＰＤを漏出した光を反射して、光電変換部ＰＤの光の再利用に寄与し得る。更に、図中、延伸する電源配線パターンＶＤＤにＺ方向において重なるように、増幅トランジスタＡＭＰ１及びＡＭＰ２と、選択トランジスタＳＥＬ１及びＳＥＬ２とが形成されている。なお、本例では、帰還増幅回路ＦＢＯＰは、配線層を通じて離れた位置に形成されているため、同図には示されていない。
　また、光電変換部ＰＤの周囲には、Ｚ方向において浮遊拡散領域ＦＤ１及びＦＤ２に重なるように、リセットトランジスタＲＳＴ１及びＲＳＴ２と、帰還イネーブルトランジスタＦＢＥＮ１及びＦＢＥＮ２と、切替トランジスタＦＤＧ１及びＦＤＧ２とが形成されている。本例では、帰還イネーブルトランジスタＦＢＥＮ１及びＦＢＥＮ２と切替トランジスタＦＤＧ１及びＦＤＧ２とのそれぞれの近傍に、浮遊拡散領域ＦＤ１’及びＦＤ２’並びにＦＤ１’’及びＦＤ２’’が延伸するように形成されている。つまり、本例では、浮遊拡散領域ＦＤ’は、光電変換部ＰＤに対して帰還イネーブルトランジスタＦＢＥＮ１及びＦＢＥＮ２の遠位側に形成される一方、浮遊拡散領域ＦＤ’’は、一対の切替トランジスタＦＤＧ１とＦＤＧ２との間に形成される。
　また、本例の切替トランジスタＦＤＧは、Ｚ方向に半導体膜が積層された縦型構造を有する縦型トランジスタである（図４参照）。更に、切替トランジスタＦＤＧは、平面視で、光電変換部ＰＤの外周縁に沿って屈曲部分を有するように構成されている。これにより、切替トランジスタＦＤＧは、光電変換部ＰＤから漏出した光（その一部は配線層からの反射光を含み得る。）を光電変換部ＰＤに向けて反射し、これにより、浮遊拡散領域ＦＤ１’’及びＦＤ２’’への光の入り込みを効果的に抑制するとともに、光電変換部ＰＤにおける光の再利用を促進する。
　光電変換部ＰＤと帰還イネーブルトランジスタＦＢＥＮ１及びＦＢＥＮ２との間には、遮蔽部１１３ａが設けられる。遮蔽部１１３ａは、光電変換部ＰＤから漏出し、帰還イネーブルトランジスタＦＢＥＮ１及びＦＢＥＮ２の近傍に形成される浮遊拡散領域ＦＤ１’及びＦＤ２’に向かう光を遮蔽又は反射する例えばトレンチ状の構造体である。本例では、遮蔽部１１３ａは、光電変換部ＰＤの外周縁に沿って形成されている。また、遮蔽部１１３ａは、浮遊拡散領域ＦＤ１’及びＦＤ２’に向かう光を効果的に遮蔽又は反射することができるように、Ｚ方向に深くまで延伸している。遮蔽部１１３ａによって反射した光は、光電変換部ＰＤに入射し、再利用されて電荷の生成に寄与し得る。加えて、帰還イネーブルトランジスタＦＢＥＮは、縦型トランジスタであり得る。これにより、光電変換部ＰＤから漏出し浮遊拡散領域ＦＤ１’及びＦＤ２’に向かう光を確実に遮蔽することができる。
　また、光電変換部ＰＤと切替トランジスタＦＤＧ１及びＦＤＧ２との間には、遮蔽部１１３ｂが設けられる。遮蔽部１１３ｂは、光電変換部ＰＤから漏出し、切替トランジスタＦＤＧ１及びＦＤＧ２の近傍に形成される浮遊拡散領域ＦＤ１’’及びＦＤ２’’に向かう光を遮蔽又は反射する例えばトレンチ状の構造体である。本例では、遮蔽部１１３ｂは、光電変換部ＰＤの外周縁に沿って形成されている。遮蔽部１１３ｂもまた、浮遊拡散領域ＦＤ１’’及びＦＤ２’’に向かう光を効果的に遮蔽又は反射することができるように、Ｚ方向に深くまで延伸している。遮蔽部１１３ｂによって反射した光は、光電変換部ＰＤに入射し、再利用されて電荷の生成に寄与し得る。
　遮蔽部１１３は、上述した画素分離部１１１と同様に、例えば酸化シリコン（ＳｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、又は酸化アルミニウム（Ａｌ２Ｏ３）等の絶縁性の単層膜又は多層膜で形成されるが、これに限られない、例えば、遮蔽部１１３ａは、例えばタンタル（Ｔａ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）又は銅（Ｃｕ）等の遮光性の高い金属により形成されていても良く、また、ポリシリコン（Polycrystalline Silicon）により形成されても良い。本例では、遮蔽部１１３は、光電変換部ＰＤの外周縁に沿うように形成された屈曲部分を有している。なお、遮蔽部１１３の形状及び配置は、後述するように、様々な態様をとることができる。
　以上のように、本実施形態によれば、画素１１０における浮遊拡散領域ＦＤへの意図しない光の入り込みを確実に抑制することができる。とりわけ、間接ＴｏＦ方式に適合された画素１１０において、光電変換部ＰＤと帰還イネーブルトランジスタＦＢＥＮとの間に遮蔽部１１３ａを設けたので、光電変換部ＰＤから漏出した光を光電変換部ＰＤに向けて反射し、帰還イネーブルトランジスタＦＢＥＮの近傍に形成される浮遊拡散領域ＦＤ’への光の入り込みを確実に抑制するとともに、光電変換部ＰＤにおける光の再利用を促進することができる。更に、本実施形態では、光電変換部ＰＤと切替トランジスタＦＤＧとの間に遮蔽部１１３ｂを設けたので、同様に、光電変換部ＰＤから漏出した光を光電変換部ＰＤに向けて反射し、切替トランジスタＦＤＧの近傍に形成される浮遊拡散領域ＦＤ’’への光の入り込みを確実に抑制するとともに、光電変換部ＰＤにおける光の再利用を促進することができる。
（変形例１－１）
　図５Ａは、本技術の第１の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの他の例を説明するための図である。本例では、切替トランジスタＦＤＧの形状が異なり、また、その近傍の浮遊拡散領域ＦＤ’’が異なる位置に形成されている。
　同図に示すように、切替トランジスタＦＤＧ１及びＦＤＧ２は、平面視で、略矩形形状に形成される。つまり、本例の切替トランジスタＦＤＧ１及びＦＤＧ２は、上述した例のような屈曲部分を有していない。なお、切替トランジスタＦＤＧ１及びＦＤＧ２は、縦型トランジスタとして形成されることが好ましい。
　切替トランジスタＦＤＧ１及びＦＤＧ２の近傍の浮遊拡散領域ＦＤ１’’及びＦＤ２’’は、光電変換部ＰＤに対して遠位側に形成される。つまり、浮遊拡散領域ＦＤ１’’及びＦＤ２’’は、平面視において、画素分離部１１１に対して斜めに形成された切替トランジスタＦＤＧ１及びＦＤＧ２の背後に形成される。また、遮蔽部１１３ｂ１及び１１３ｂ２は、切替トランジスタＦＤＧ１及びＦＤＧ２が光電変換部ＰＤに略対向する部分に形成される。
　以上のような構成の画素１１０においても、上述した例と同様に、画素１１０における浮遊拡散領域ＦＤへの意図しない光の入り込みを確実に抑制することができる。とりわけ、本例では、切替トランジスタＦＤＧの近傍に形成される浮遊拡散領域ＦＤ’’が光電変換部ＰＤに対して切替トランジスタＦＤＧの遠位側に形成されているので、切替トランジスタＦＤＧによって浮遊拡散領域ＦＤ’’への光の入り込みを確実に抑制することができると共に、光電変換部ＰＤの受光領域をより広くとることができる。また、切替トランジスタＦＤＧが縦型トランジスタとして形成された場合には、より効果的に光の入り込みを確実に抑制することができるようになる。
（変形例１－２）
　図５Ｂは、本技術の第１の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。本例は、上記変形例１－２の更なる変形であり、切替トランジスタＦＤＧの近傍の浮遊拡散領域ＦＤ’’が別の異なる位置に形成されている。
　すなわち、同図に示すように、本例の切替トランジスタＦＤＧは、平面視で、画素分離部１１１に対して略並行に設けられている。また、切替トランジスタＦＤＧの近傍の浮遊拡散領域ＦＤ’’は、画素分離部１１１に対向するように形成されている。つまり、浮遊拡散領域ＦＤ’’は、光電変換部ＰＤからより遠位に形成されている。
　以上のような構成の画素１１０においても、上述した例と同様に、画素１１０における浮遊拡散領域ＦＤへの意図しない光の入り込みを確実に抑制することができる。とりわけ、本例では、切替トランジスタＦＤＧの近傍に形成される浮遊拡散領域ＦＤ’’が光電変換部ＰＤに対して切替トランジスタＦＤＧの遠位側で、かつ、画素分離部１１１に対向する位置に設けられているので、光電変換部ＰＤからより離すことができ、切替トランジスタＦＤＧによって浮遊拡散領域ＦＤ’’への光の入り込みを確実に抑制することができると共に、光電変換部ＰＤの受光領域をより広くとることができる。
２．第２の実施形態
　本実施形態は、上記第１の実施形態の変形であり、２個の電荷排出トランジスタを光電変換部ＰＤの周囲に配置した構造を有する画素を備える固体撮像装置であることを特徴とする。
　図６は、本技術の第２の実施形態に係る固体撮像装置の画素アレイ部における画素の回路構成の一例を示す図である。すなわち、同図は、図１に示した固体撮像装置１の画素アレイ部１１を構成する複数の画素１１０のうちの任意の１つの画素（単位画素）１１０の回路構成の一例を示している。
　すなわち、同図に示すように、本実施形態の画素１１０では、光電変換部ＰＤに蓄積された電荷を排出するための電荷排出トランジスタＯＦＧ１及びＯＦＤ２が光電変換部ＰＤに接続されている。電荷排出トランジスタＯＦＧ１及びＯＦＤ２は縦型トランジスタとして形成され得る。電荷排出トランジスタＯＦＧ１及びＯＦＤ２は、同じものであっても良いし、或いは、その大きさ（例えばゲート絶縁膜の厚さ）が異なっていても良い。電荷排出トランジスタＯＦＧ１及びＯＦＤ２は、そのゲートに供給される共通の排出駆動信号ＯＦＧ＿Ｓの電圧がＨｉｇｈレベルになるとこれに応答して共に導通状態になり、これにより、光電変換部ＰＤの電位がＶＤＤとなって電荷が排出される。このように、本実施形態では、２個の電荷排出トランジスタＯＦＧ１及びＯＦＤ２が設けられていることにより、こり高速に光電変換部ＰＤの電位をより高速にリセットすることができる。
　なお、同図において、転送トランジスタＴＧ等の他のトランジスタについては、第１の実施形態のものと同様であるため、その説明を省略する。
　図７Ａは、本技術の第２の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。同図に示すように、本例では、画素１１０において、光電変換部ＰＤの一対の一端部近傍に、転送トランジスタＴＧ１及びＴＧ２がそれぞれ形成されている一方、該一対の一端部とは異なる一対の他端部近傍には、電荷排出トランジスタＯＦＧ１及びＯＦＤ２が形成されている。すなわち、電荷排出トランジスタＯＦＤ２は、帰還イネーブルトランジスタＦＢＥＮの近傍に形成されている。また、本例では、ＶＤＤ配線パターンは、配線層において、電荷排出トランジスタＯＦＤ２の略直下まで延伸し、電荷排出トランジスタＯＦＤ２を電気的に接続している。
　更に、本例では、光電変換部ＰＤから漏出し、帰還イネーブルトランジスタＦＢＥＮ１及びＦＢＥＮ２の近傍の浮遊拡散領域ＦＤ’へ向かう光を遮蔽する遮蔽部１１３ａ１及び１１３ａ２が設けられている。他の例として、上記の実施形態と同様に、遮蔽部１１３ａ１及び１１３ａ２は、連続した１個の遮蔽部１１３ａとして構成されても良い。
　以上のように、本実施形態によれば、第１の実施形態と同様の利点及び効果を奏し得る。とりわけ、本実施形態によれば、帰還イネーブルトランジスタＦＥＢＮの近傍に縦型トランジスタとして形成された電荷排出トランジスタＯＦＧ２を配置しているので、光電変換部ＰＤから漏出した光を光電変換部ＰＤに向けて反射し、これにより、光電変換部ＰＤにおける光の再利用を促進し、浮遊拡散領域ＦＤへの光の入り込みを効果的に抑制することができる。
（変形例２－１）
　図７Ｂは、本技術の第２の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの他の例を説明するための図である。本例では、２個の電荷排出トランジスタＯＦＧを設けつつ、上記変形例１－１と同様に、切替トランジスタＦＤＧが屈曲部分を有しない構造に形成されている。
　まず、同図に示すように、切替トランジスタＦＤＧ１及びＦＤＧ２は、平面視で、略矩形形状に形成される。つまり、本例の切替トランジスタＦＤＧ１及びＦＤＧ２は、上述した例のような屈曲部分を有しない。なお、本例では、切替トランジスタＦＤＧ１及びＦＤＧ２は、縦型トランジスタとして形成されることが好ましい。
　切替トランジスタＦＤＧ１及びＦＤＧ２の近傍の浮遊拡散領域ＦＤ１’’及びＦＤ２’’は、光電変換部ＰＤに対して遠位側に形成される。言い換えれば、浮遊拡散領域ＦＤ１’’及びＦＤ２’’は、平面視において、切替トランジスタＦＤＧ１及びＦＤＧ２の背後に、画素分離部１１１に対して斜めに形成される。また、遮蔽部１１３ｂ１及び１３１ｂ２は、切替トランジスタＦＤＧ１及びＦＤＧ２が光電変換部ＰＤに略対向する部分に形成される。
　以上のような構成の画素１１０においても、上述した例と同様に、画素１１０における浮遊拡散領域ＦＤへの意図しない光の入り込みを確実に抑制することができる。とりわけ、本例では、切替トランジスタＦＤＧの近傍に形成される浮遊拡散領域ＦＤ’’が光電変換部ＰＤに対して切替トランジスタＦＤＧの遠位側に形成されているので、切替トランジスタＦＤＧによって浮遊拡散領域ＦＤ’’への光の入り込みを確実に抑制することができると共に、光電変換部ＰＤの受光領域をより広くすることができる。また、切替トランジスタＦＤＧが縦型トランジスタとして形成された場合には、より効果的に光の入り込みを確実に抑制することができるようになる。
（変形例２－２）
　図７Ｃは、本技術の第２の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。本例は、上記変形例１－２の更なる変形であり、切替トランジスタＦＤＧの近傍の浮遊拡散領域ＦＤ’’が光電変換部ＰＤからより離れた位置に形成されている。
　すなわち、同図に示すように、本例の切替トランジスタＦＤＧは、平面視で、画素分離部１１１に略並行に設けられている。また、切替トランジスタＦＤＧの近傍の浮遊拡散領域ＦＤ’’は、画素分離部１１１に対向するように設けられている。したがって、浮遊拡散領域ＦＤ’’は、光電変換部ＰＤからより遠位に形成されている。
　以上のような構成の画素１１０においても、上述した例と同様に、画素１１０における浮遊拡散領域ＦＤへの意図しない光の入り込みを確実に抑制することができる。とりわけ、本例では、切替トランジスタＦＤＧの近傍に形成される浮遊拡散領域ＦＤ’’が光電変換部ＰＤに対して切替トランジスタＦＤＧの遠位側で、かつ、画素分離部１１１に対向する位置に設けられているので、光電変換部ＰＤからより離すことができ、切替トランジスタＦＤＧによって浮遊拡散領域ＦＤ’’への光の入り込みを確実に抑制することができると共に、光電変換部ＰＤの受光領域をより広くとることができる。
（変形例２－３）
　図７Ｄは、本技術の第２の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。本例では、浮遊拡散領域ＦＤ’は、帰還イネーブルトランジスタＦＢＥＮの間に形成されている。
　すなわち、同図に示すように、本例の浮遊拡散領域ＦＤ’は、平面視で、帰還イネーブルトランジスタＦＢＥＮ１とＦＢＥＮ２との間で、光電変換部ＰＤの一端部に沿って、互いに対向するように形成されている。つまり、浮遊拡散領域ＦＤ’は、一対の帰還イネーブルトランジスタＦＢＥＮ１とＦＢＥＮ２との間に形成される。これにより、画素１１０における各トランジスタをより効率的に配置することができる。また、本例では、浮遊拡散領域ＦＤ’は、上述した例に比較して、光電変換部ＰＤの一端部に近い位置に形成されることとなるが、遮蔽部１１３ａ１及び１３１ａ２並びに電荷排出トランジスタＯＦＧ２により、光の入り込みを抑制することができると共に、光電変換部ＰＤの受光領域をより広くすることができる。
（変形例２－４）
　図７Ｅは、本技術の第２の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。本例では、切替トランジスタＦＤＧの近傍の浮遊拡散領域ＦＤ’’が異なる位置に形成されている。
　すなわち、切替トランジスタＦＤＧ１及びＦＤＧ２の近傍の浮遊拡散領域ＦＤ１’’及びＦＤ２’’は、平面視において、画素分離部１１１に対して斜めに形成された切替トランジスタＦＤＧ１及びＦＤＧ２の背後に形成される。また、遮蔽部１１３ｂ１及び１３１ｂ２は、切替トランジスタＦＤＧ１及びＦＤＧ２が光電変換部ＰＤに略対向する部分に形成される。
　以上のような構成の画素１１０においても、上述した例と同様に、画素１１０における浮遊拡散領域ＦＤへの意図しない光の入り込みを確実に抑制することができる。とりわけ、本例では、切替トランジスタＦＤＧの近傍に形成される浮遊拡散領域ＦＤ’’が光電変換部ＰＤに対して切替トランジスタＦＤＧの遠位側に形成されているので、切替トランジスタＦＤＧによって浮遊拡散領域ＦＤ’’への光の入り込みを確実に抑制することができると共に、光電変換部ＰＤの受光領域をより広くとることができる。
（変形例２－５）
　図７Ｆは、本技術の第１の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。本例は、切替トランジスタＦＤＧの近傍の浮遊拡散領域ＦＤ’’が異なる位置に形成されている。
　すなわち、同図に示すように、本例の切替トランジスタＦＤＧは、平面視で、画素分離部１１１に対して略並行に設けられている。また、切替トランジスタＦＤＧの近傍の浮遊拡散領域ＦＤ’’は、画素分離部１１１に対向するように形成されている。したがって、浮遊拡散領域ＦＤ’’は、光電変換部ＰＤからより遠位に形成されている。
　以上のような構成の画素１１０においても、上述した例と同様に、画素１１０における浮遊拡散領域ＦＤへの意図しない光の入り込みを確実に抑制することができる。とりわけ、本例では、切替トランジスタＦＤＧの近傍に形成される浮遊拡散領域ＦＤ’’が光電変換部ＰＤに対して切替トランジスタＦＤＧの遠位側で、かつ、画素分離部１１１に対向する位置に設けられているので、光電変換部ＰＤからより離すことができ、切替トランジスタＦＤＧによって浮遊拡散領域ＦＤ’’への光の入り込みを確実に抑制することができると共に、光電変換部ＰＤの受光領域をより広くとることができる。
３．第３の実施形態
　本実施形態は、上記の実施形態の変形であり、ソースフォロワ回路を構成する増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが異なる位置に形成されていることを特徴とする。
　図８Ａは、本技術の第３の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。
　すなわち、同図に示すように、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、転送トランジスタＴＧ１とＴＧ２とを結ぶ線に直交する画素分離部１１１の一辺に平行に設けられている。したがって、転送トランジスタＴＧ１とＴＧ２との間の距離が狭まるため、光電変換部ＰＤの電界が高くなり、電荷の振り分け能力が向上する。
　このような配置では、一の画素１１０において、転送トランジスタＴＧ２と増幅トランジスタＡＭＰ２及び選択トランジスタＳＥＬ２との配線距離が長くなる。このため、転送トランジスタＴＧ２側に位置する他の画素１１０における増幅トランジスタＡＭＰ２及び選択トランジスタＳＥＬ２が、一の画素１１０における転送トランジスタＴＧ２から転送された電荷を蓄積する浮遊拡散領域ＦＤ２を読み出すように構成される。
（変形例）
　図８Ｂ～８Ｄは、本技術の第３の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの他の例を説明するための図である。これらの図に示される例は、上述した種々の平面レイアウトに対応するものであり、同様の利点乃至作用効果を奏するため、説明を省略する。
　以上のような構成の画素１１０においても、上述した例と同様に、画素１１０における浮遊拡散領域ＦＤへの意図しない光の入り込みを確実に抑制することができる。とりわけ、本例では、光電変換部ＰＤの一対の端部に設けられる転送トランジスタＴＧ１とＴＧ２との距離が近くなるため、光電変換部ＰＤの電界が高くなり、電荷の振り分け能力が向上する。
４．第４の実施形態
　本実施形態は、上記の実施形態の変形であり、画素におけるいくつかのトランジスタを縦型トランジスタとして構成したことを特徴とする。以下で説明されるように、縦型トランジスタの構造は、遮光性と電荷転送効率とを考慮して適宜に決定される。
　図９は、本技術の第４の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。また、図１０は、図９に示した画素のＸ－Ｘ断面における概略断面構造の一例を示す図である。
　これらの図に示すように、本実施形態の画素１１０では、転送トランジスタＴＧ及び電荷排出トランジスタＯＦＧは、その一部に埋め込み構造１１４を有する縦型トランジスタとして形成されている。また、図示されていないが、埋め込み構造１１４の下部には、ゲート酸化膜が形成されている。
　転送トランジスタＴＧの埋め込み構造１１４ＴＧは、光電変換部ＰＤから漏出し浮遊拡散領域ＦＤへ向かう光を反射又は遮蔽する。埋め込み構造１１４ＴＧで反射した光は、光電変換部ＰＤへ入射し、再利用されることになる。転送トランジスタＴＧは、そのゲートに供給される転送駆動信号ＴＧ＿ＳがＨｉｇｈレベルになると、光電変換部ＰＤで生成された電荷を浮遊拡散領域ＦＤに転送する。このとき、光電変換部ＰＤの電荷は埋め込み構造１１４ＴＧの下のシリコン層を通って浮遊拡散領域ＦＤに転送されるため、その流れが僅かに抑制されて電荷転送効率が低下することになるが、光電変換部ＰＤから漏出し浮遊拡散領域ＦＤへ向かう光を効果的に反射又は遮蔽するため、画像品質の低下を防止することができる。
　同様に、電荷排出トランジスタＯＦＧの埋め込み構造１１４ＯＦＧは、切替トランジスタＦＤＧの近傍の浮遊拡散領域ＦＤ’’へ向かう光を反射又は遮蔽する。埋め込み構造１１４ＯＦＧで反射した光は、光電変換部ＰＤへ入射し、再利用されることになる。電荷排出トランジスタＯＦＧは、そのゲートに供給される電荷排出駆動信号ＯＦＧ＿ＳがＨｉｇｈレベルになると、光電変換部ＰＤの電位を排出する。
　以上のように、本例の転送トランジスタＴＧ及び電荷排出トランジスタＯＦＧが縦型トランジスタとして形成されているため、浮遊拡散領域ＦＤへの光の入り込みを確実に抑制するとともに、その光を光電変換部ＰＤへ再入射して再利用することができるようになる。
（変形例４－１）
　転送トランジスタＴＧ及び／又は電荷排出トランジスタＯＦＧの埋め込み構造１１４は、遮光性や電荷転送効率を考慮して、種々の形態をとることができる。
　図１１Ａは、本技術の第４の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの他の例を説明するための図である。同図に示すように、転送トランジスタＴＧ及び電荷排出トランジスタＯＦＧの埋め込み構造１１４は、いわゆる櫛状又は柱状に形成される（図中、小さな四角い点線で示されている。）。つまり、本例の埋め込み構造１１４は、Ｚ方向（深さ方向）の面において、部分的に間隙を有する。このような櫛状の埋め込み構造１１４により、電荷はその間隙を通ることができるため、遮光性を考慮しつつ、電荷転送効率の過度な低下を防止することができる。
　一方、図１１Ｂは、本技術の第４の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。同図に示すように、転送トランジスタＴＧ及び電荷排出トランジスタＯＦＧの埋め込み構造１１４は、平面視で、ジグザグ状に形成される。本例の埋め込み構造１１４は、図１１Ａの櫛状の埋め込み構造１１４に比較して間隙が少ないため、遮光性と電荷転送効率とのバランスを適宜に調整することができる。
（変形例４－２）
　図１２Ａ及び図１２Ｂは、それぞれ、本技術の第４の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの更に他の例を説明するための図である。これらの図に示すように、縦型トランジスタは、転送トランジスタＴＧ及び／又は電荷排出トランジスタＯＦＧのみならず、例えば切替トランジスタＦＤＧにも適用することができる。すなわち、本例の切替トランジスタＦＤＧは、その一部に埋め込み構造１１４ＦＤＧを有する縦型トランジスタとして構成される。
５．第５の実施形態
　本実施形態は、上記の実施形態の変形であり、遮蔽部１１３が、縦型構造のダミートランジスタにより形成されることを特徴とする。ダミートランジスタは、半導体積層構造を有する、いずれの配線パターンにも電気的に接続されていないトランジスタである。
　図１３Ａ～１３Ｄは、それぞれ、本技術の第５の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。
　すなわち、図１３Ａに示すように、転送トランジスタＴＧ１とＴＧ２との間には、ダミートランジスタ１１５ａが光電変換部ＰＤの一端部に沿って形成されている。これにより、光電変換部ＰＤから漏出した光が、転送トランジスタＴＧの近傍の浮遊拡散領域ＦＤ、及び切替トランジスタＦＤＧの近傍のＦＤ’’に入り込むことを抑制することができる。
　また、電荷排出トランジスタＯＦＧの両側には、ダミートランジスタ１１５ｂ１及び１１５ｂ２が形成されている。つまり、ダミートランジスタ１１５ｂ１及び１１５ｂ２は、隣接する画素１１０から延伸する、帰還イネーブルトランジスタＦＢＥＮ１及びＦＢＥＮ２の近傍の浮遊拡散領域ＦＤ１’及びＦＤ２’、並びに切替トランジスタＦＤＧ１及びＦＤＧ２の近傍の浮遊拡散領域ＦＤ１’’及びＦＤ２’’への光の入り込みを抑制するように、光電変換部ＰＤの一端部に沿って形成されている。
　また、本例では、光電変換部ＰＤに対してダミートランジスタ１１５ａ及び１１５ｂの遠位側、つまり、浮遊拡散領域ＦＤ、ＦＤ’、及びＦＤ’’の近傍には、半導体導電領域（ウェル）に電気的に接続するためのウェルコンタクトＷが形成されている。これにより、浮遊拡散領域ＦＤ、ＦＤ’、及びＦＤ’’での電位の変動を低減することができる。
　図１３Ｂでは、ダミートランジスタ１１５ａ及び１１５ｂが、それぞれ、屈曲部分を有する例が示されている。これにより、光の入り込みをより一層抑制することができる。
　図１３Ｃ及び１３Ｄでは、ウェルコンタクトＷが光電変換部ＰＤの近傍に配置された例が示されている。これにより、ダミートランジスタ１１５ａ及び１１５ｂは、浮遊拡散領域ＦＤ、ＦＤ’、及びＦＤ’’により近い位置に配置することができ、光の入り込みをより一層抑制することができる。
６．第６の実施形態
　本実施形態は、帰還イネーブルトランジスタＦＢＥＮを省略した画素の例を示している。
　図１４Ａ～１４Ｃは、それぞれ、本技術の第５の実施形態に係る固体撮像装置の画素アレイ部における画素を構成する各素子の平面レイアウトの一例を説明するための図である。これらの図に示されるように、本実施形態の画素１１０は、帰還イネーブルトランジスタＦＢＥＮが省略されている点で、上記の実施形態と異なっている。また、本例では、２個の電荷排出トランジスタＯＦＧを用いた例が示されている。
　以上のように、本技術は、帰還イネーブルトランジスタＦＢＥＮを省略したような種々の画素１１０に適用し得る。
　上記各実施形態は、本技術を説明するための例示であり、本技術をこれらの実施形態にのみ限定する趣旨ではない。本技術は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
　例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
　また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本技術の要旨に含まれる。
　また、本技術は、以下のような技術的事項を含み構成されても良い。
（１）
　複数の画素がアレイ状に配置された画素アレイ部を備える固体撮像装置であって、
　前記複数の画素のそれぞれは、
　前記画素の外縁形状を画定し、隣接する前記画素の間に形成された画素分離部と、
　外部から入射した光に応じた量の電荷を生成する光電変換部と、
　前記光電変換部の一端部に形成され、前記光電変換部により生成された前記電荷を転送するための転送トランジスタを含む、複数のトランジスタと、
　前記光電変換部の周囲に形成され、前記光電変換部により生成され転送される電荷を一時的に蓄積する浮遊拡散領域と、
　前記光電変換部の周囲に形成され、前記光電変換部から漏出し前記浮遊拡散領域へ向かう光を遮蔽する遮蔽部と、を備え、
　前記複数のトランジスタは、
　前記浮遊拡散領域の電位をリセットするためのリセットトランジスタと、
　前記リセットトランジスタに対する電圧ノイズをキャンセリングするための帰還増幅回路に接続された帰還イネーブルトランジスタと、を更に含み、
　前記遮蔽部は、前記帰還イネーブルトランジスタの近傍に形成された前記浮遊拡散領域の一部に向かう光を遮蔽する第１の遮蔽部を含む、
固体撮像装置。
（２）
　前記遮蔽部は、前記光電変換部から漏出する光を前記光電変換部に向けて反射するように形成される、
前記（１）に記載の固体撮像装置。
（３）
　前記遮蔽部は、前記光電変換部の外周縁に沿うように形成された屈曲部分を有する、
前記（１）又は（２）に記載の固体撮像装置。
（４）
　前記帰還イネーブルトランジスタの近傍に形成された前記浮遊拡散領域の前記一部は、前記光電変換部に対して前記帰還イネーブルトランジスタの遠位側に形成される、前記（１）～（３）のいずれか一つに記載の固体撮像装置。
（５）
　前記帰還イネーブルトランジスタは、ポリクリスタルシリコンからなる縦型トランジスタとして構成される、
前記（１）～（４）のいずれか一つ記載の固体撮像装置。
（６）
　前記帰還イネーブルトランジスタの近傍に形成された前記浮遊拡散領域の前記一部は、一対の前記帰還イネーブルトランジスタの間に形成される、
前記（１）～（５）のいずれか一つに記載の固体撮像装置。
（７）
　前記複数のトランジスタは、前記光電変換部の周囲に形成され、前記浮遊拡散領域を付加容量に電気的に結合するための切替トランジスタを更に含み、
　前記遮蔽部は、前記切替トランジスタの近傍に形成された前記浮遊拡散領域の他の一部に向かう光を遮蔽する第２の遮蔽部を更に含む、
前記（１）～（６）のいずれか一つに記載の固体撮像装置。
（８）
　前記切替トランジスタは、屈曲部分を有するように形成される、
前記（１）～（７）のいずれか一つに記載の固体撮像装置。
（９）
　前記切替トランジスタは、ポリクリスタルシリコンからなる縦型トランジスタとして構成される、
前記（７）に記載の固体撮像装置。
（１０）
　前記切替トランジスタの近傍に形成された前記浮遊拡散領域の前記他の一部は、一対の前記切替トランジスタの間に対向するように形成される、
前記（７）～（９）のいずれか一つに記載の固体撮像装置。
（１１）
　前記切替トランジスタの近傍に形成された前記浮遊拡散領域の前記他の一部は、前記光電変換部に対して前記切替トランジスタの遠位側に形成される、
前記（７）～（９）のいずれか一つに記載の固体撮像装置。
（１２）
　前記複数のトランジスタは、前記光電変換部の前記一端部と異なる他端部に形成され、前記光電変換部に残存する電荷を排出するための少なくとも１つの電荷排出トランジスタを更に含む、
前記（１）～（１１）のいずれか一つに記載の固体撮像装置。
（１３）
　前記電荷排出トランジスタは、ポリクリスタルシリコンからなる縦型トランジスタとして構成される、
前記（１２）に記載の固体撮像装置。
（１４）
　前記電荷排出トランジスタの縦型構造は、前記画素の深さ方向の面において、部分的に間隙を有する、
前記（１３）に記載の固体撮像装置。
（１５）
　前記転送トランジスタは、ポリクリスタルシリコンからなる縦型トランジスタとして構成される、
前記（１）～（１５）のいずれか一つに記載の固体撮像装置。
（１６）
　前記転送トランジスタの縦型構造は、前記画素の深さ方向の面において、部分的に間隙を有する、
前記（１５）に記載の固体撮像装置。
（１７）
　前記遮蔽部は、ポリクリスタルシリコンからなる半導体積層構造を有するダミートランジスタである、
前記（１）～（１６）のいずれか一つに記載の固体撮像装置。
（１８）
　前記画素の半導体導電領域に電気的に接続するためのウェルコンタクトが、前記浮遊拡散領域の近傍に形成される、
前記（１）～（１７）のいずれか一つに記載の固体撮像装置。
（１９）
　前記転送トランジスタは、前記光電変換部により生成された前記電荷を所定のタイミングで一対の前記浮遊拡散領域にそれぞれ振り分けるための一対のトランジスタとして構成される、
前記（１）～（１８）のいずれか一つに記載の固体撮像装置。
（２０）
　前記（１）～（１９）に記載の前記固体撮像装置により得られる対象物までの距離情報に基づいた距離画像を取得するための距離画像センサデバイス。
１…固体撮像装置
１１…画素アレイ部
　１１０…画素
　１１１…画素分離部
　１１２…遮光蓋
　１１３，１１３ａ，１１３ｂ…遮蔽部
　１１４，１１４ＴＧ，１１４ＯＦＧ…埋め込み構造
　１１５…ダミートランジスタ
１２…垂直駆動部
１３…カラム処理部
１４…水平駆動部
１５…システム制御部
１６…信号処理部
１７…データ格納部
１８…画素駆動線
１９，ＶＳＬ…垂直信号線
ＴＧ…転送トランジスタ、ＦＤＧ…切替トランジスタ、ＲＳＴ…リセットトランジスタ、ＦＢＥＮ…帰還イネーブルトランジスタ、ＦＢＯＰ…帰還増幅回路、ＡＭＰ…増幅トランジスタ、ＳＥＬ…選択トランジスタ、ＯＦＧ…電荷排出トランジスタ、ＦＤ…浮遊拡散領域
 

Claims (20)

  1. 　複数の画素がアレイ状に配置された画素アレイ部を備える固体撮像装置であって、
    　前記複数の画素のそれぞれは、
    　前記画素の外縁形状を画定し、隣接する前記画素の間に形成された画素分離部と、
    　外部から入射した光に応じた量の電荷を生成する光電変換部と、
    　前記光電変換部の一端部に形成され、前記光電変換部により生成された前記電荷を転送するための転送トランジスタを含む、複数のトランジスタと、
    　前記光電変換部の周囲に形成され、前記光電変換部により生成され転送される電荷を一時的に蓄積する浮遊拡散領域と、
    　前記光電変換部の周囲に形成され、前記光電変換部から漏出し前記浮遊拡散領域へ向かう光を遮蔽する遮蔽部と、を備え、
    　前記複数のトランジスタは、
    　前記浮遊拡散領域の電位をリセットするためのリセットトランジスタと、
    　前記リセットトランジスタに対する電圧ノイズをキャンセリングするための帰還増幅回路に接続された帰還イネーブルトランジスタと、を更に含み、
    　前記遮蔽部は、前記帰還イネーブルトランジスタの近傍に形成された前記浮遊拡散領域の一部に向かう光を遮蔽する第１の遮蔽部を含む、
    固体撮像装置。
  2. 　前記遮蔽部は、前記光電変換部から漏出する光を前記光電変換部に向けて反射するように形成される、
    請求項１に記載の固体撮像装置。
  3. 　前記遮蔽部は、前記光電変換部の外周縁に沿うように形成された屈曲部分を有する、
    請求項１に記載の固体撮像装置。
  4. 　前記帰還イネーブルトランジスタの近傍に形成された前記浮遊拡散領域の前記一部は、前記光電変換部に対して前記帰還イネーブルトランジスタの遠位側に形成される、
    請求項１に記載の固体撮像装置。
  5. 　前記帰還イネーブルトランジスタは、ポリクリスタルシリコンからなる縦型トランジスタとして構成される、
    請求項４に記載の固体撮像装置。
  6. 　前記帰還イネーブルトランジスタの近傍に形成された前記浮遊拡散領域の前記一部は、一対の前記帰還イネーブルトランジスタの間に形成される、
    請求項１に記載の固体撮像装置。
  7. 　前記複数のトランジスタは、前記光電変換部の周囲に形成され、前記浮遊拡散領域を付加容量に電気的に結合するための切替トランジスタを更に含み、
    　前記遮蔽部は、前記切替トランジスタの近傍に形成された前記浮遊拡散領域の他の一部に向かう光を遮蔽する第２の遮蔽部を更に含む、
    請求項１に記載の固体撮像装置。
  8. 　前記切替トランジスタは、屈曲部分を有するように形成される、
    請求項７に記載の固体撮像装置。
  9. 　前記切替トランジスタは、ポリクリスタルシリコンからなる縦型トランジスタとして構成される、
    請求項７に記載の固体撮像装置。
  10. 　前記切替トランジスタの近傍に形成された前記浮遊拡散領域の前記他の一部は、一対の前記切替トランジスタの間に対向するように形成される、
    請求項７に記載の固体撮像装置。
  11. 　前記切替トランジスタの近傍に形成された前記浮遊拡散領域の前記他の一部は、前記光電変換部に対して前記切替トランジスタの遠位側に形成される、
    請求項７に記載の固体撮像装置。
  12. 　前記複数のトランジスタは、前記光電変換部の前記一端部と異なる他端部に形成され、前記光電変換部に残存する電荷を排出するための少なくとも１つの電荷排出トランジスタを更に含む、
    請求項１に記載の固体撮像装置。
  13. 　前記電荷排出トランジスタは、ポリクリスタルシリコンからなる縦型トランジスタとして構成される、
    請求項１２に記載の固体撮像装置。
  14. 　前記電荷排出トランジスタの縦型構造は、前記画素の深さ方向の面において、部分的に間隙を有する、
    請求項１３に記載の固体撮像装置。
  15. 　前記転送トランジスタは、ポリクリスタルシリコンからなる縦型トランジスタとして構成される、
    請求項１に記載の固体撮像装置。
  16. 　前記転送トランジスタの縦型構造は、前記画素の深さ方向の面において、部分的に間隙を有する、
    請求項１５に記載の固体撮像装置。
  17. 　前記遮蔽部は、ポリクリスタルシリコンからなる半導体積層構造を有するダミートランジスタである、
    請求項１に記載の固体撮像装置。
  18. 　前記画素の半導体導電領域に電気的に接続するためのウェルコンタクトが、前記浮遊拡散領域の近傍に形成される、
    請求項１に記載の固体撮像装置。
  19. 　前記転送トランジスタは、前記光電変換部により生成された前記電荷を所定のタイミングで一対の前記浮遊拡散領域にそれぞれ振り分けるための一対のトランジスタとして構成される、
    請求項１に記載の固体撮像装置。
  20. 　請求項１に記載の前記固体撮像装置により得られる対象物までの距離情報に基づいた距離画像を取得するための距離画像センサデバイス。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4258014A1 (en) * 2022-04-05 2023-10-11 Infineon Technologies AG Optical sensor and method for fabricating an optical sensor
US20250216895A1 (en) * 2022-05-20 2025-07-03 Google Llc Discrete Optical Pathways Through Sensor and Sensor Cover

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020009883A (ja) * 2018-07-06 2020-01-16 ソニーセミコンダクタソリューションズ株式会社 受光素子、測距モジュール、および、電子機器
JP2020194912A (ja) * 2019-05-29 2020-12-03 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器
US20210029311A1 (en) * 2019-07-22 2021-01-28 Omnivision Technologies, Inc. Enhanced Shutter Efficiency Time-of-Flight Pixel
JP2021064711A (ja) * 2019-10-15 2021-04-22 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04313268A (ja) * 1991-04-10 1992-11-05 Sony Corp 固体撮像装置
JPH04321273A (ja) * 1991-04-19 1992-11-11 Fuji Xerox Co Ltd イメージセンサ
CN101815179B (zh) * 2010-04-15 2012-06-20 昆山锐芯微电子有限公司 Cmos图像传感器
US9094612B2 (en) * 2012-09-25 2015-07-28 Semiconductor Components Industries, Llc Back side illuminated global shutter image sensors with back side charge storage
US20150060966A1 (en) * 2013-08-27 2015-03-05 Aptina Imaging Corporation Image sensors with silicide light shields
JP2015153962A (ja) * 2014-02-18 2015-08-24 ソニー株式会社 固体撮像素子および製造方法、並びに電子機器
JP6782431B2 (ja) * 2016-01-22 2020-11-11 パナソニックＩｐマネジメント株式会社 撮像装置
US10418405B2 (en) * 2017-09-05 2019-09-17 Sony Semiconductor Solutions Corporation Sensor chip and electronic apparatus
US11543498B2 (en) * 2019-07-25 2023-01-03 Omnivision Technologies, Inc. Tri-gate charge transfer block structure in time of flight pixel
US11437416B2 (en) * 2019-09-10 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Pixel device layout to reduce pixel noise
US11355537B2 (en) * 2019-10-16 2022-06-07 Omnivision Technologies, Inc. Vertical gate structure and layout in a CMOS image sensor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020009883A (ja) * 2018-07-06 2020-01-16 ソニーセミコンダクタソリューションズ株式会社 受光素子、測距モジュール、および、電子機器
JP2020194912A (ja) * 2019-05-29 2020-12-03 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器
US20210029311A1 (en) * 2019-07-22 2021-01-28 Omnivision Technologies, Inc. Enhanced Shutter Efficiency Time-of-Flight Pixel
JP2021064711A (ja) * 2019-10-15 2021-04-22 ソニーセミコンダクタソリューションズ株式会社 撮像装置

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