WO2023275977A1 - Phase processing device, clock supply system, phase processing method, and phase processing program - Google Patents

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優美 岩崎
広記 小林
薫 新井
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日本電信電話株式会社
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Abstract

A phase correction device (40) comprises: an R system interface (41) that receives an R clock (73) referred to by a lower CSM (20); a 0 system interface (42) that receives a lower 0 system clock (74) from the lower CSM (20); a clock selection unit (43) that selects a clock to be outputted to a clock reception device (30); a phase difference measurement unit (45) that measures a phase difference between the phase of the R clock (73) received by the R system interface (41) and the phase of the lower 0 system clock (74) received by the 0 system interface (42); and a normal clock determination unit (49b) that causes the clock selection unit (43) to select the lower 0 system clock (74) when the phase difference measured by the phase difference measurement unit (45) is within the range of phase jump resistance of the clock reception device (30).

Description

位相処理装置、クロック供給システム、位相処理方法、および、位相処理プログラムPhase processing device, clock supply system, phase processing method, and phase processing program
　本発明は、位相処理装置、クロック供給システム、位相処理方法、および、位相処理プログラムに関する。 The present invention relates to a phase processing device, a clock supply system, a phase processing method, and a phase processing program.
　時分割多重（TDM：Time Division Multiplexing）方式で通信するためには、ネットワークの各装置を事前に周波数同期する必要がある。 In order to communicate using the time division multiplexing (TDM) method, it is necessary to synchronize the frequencies of each device in the network in advance.
　そこで、非特許文献１には、厳密に周波数同期を行うためのクロック（所定周期の波形パターン）を装置間でやりとりするクロック供給モジュール（ＣＳＭ：Clock Supply Module）が提案されている。ＣＳＭが供給するクロックにより、大規模なデジタルネットワークの交換機や伝送装置等を高精度で同期させ、通信品質を維持することができる。 Therefore, Non-Patent Document 1 proposes a clock supply module (CSM) that exchanges a clock (a waveform pattern with a predetermined cycle) between devices for strict frequency synchronization. The clock supplied by the CSM can be used to synchronize switchboards, transmission equipment, etc. of a large-scale digital network with high precision and maintain communication quality.
　ＣＳＭも計算機なので、機械的に故障することもある。ＣＳＭが故障した時点で、そのＣＳＭから供給されるクロックに位相跳躍が発生することもある。位相跳躍とは、あるクロックの位相から所定周期分後の期待位相に対して、次のクロック位相がずれてしまうことである。
　図１１は、位相跳躍が発生していないクロックの波形図である。クロックの各波は、t11～t12の第１波、t12～t13の第２波、t13～t14の第３波、t14～t15の第４波のように、同じ周期T1で繰り返されている。 Since the CSM is also a computer, mechanical failures may occur. When a CSM fails, the clock supplied by that CSM may experience a phase jump. A phase jump means that the next clock phase deviates from the expected phase after a predetermined cycle from the phase of a certain clock.
FIG. 11 is a waveform diagram of a clock with no phase jump. Each wave of the clock is repeated at the same period T1, such as the first wave from t11 to t12, the second wave from t12 to t13, the third wave from t13 to t14, and the fourth wave from t14 to t15.
　図１２は、位相跳躍が発生したときのクロックの波形図である。t13～t14bの第３波の位相が期待位相のt14（＝t13+T1）からT2分だけ遅れる（t13+T1+T2=t14b）ことで、t14b～t15bの第４波以降も位相がずれてしまった。
　このような位相跳躍に対して、交換機などのクロック受信装置には、装置スペックとして受信クロックの位相跳躍耐力が規定されており、その値よりも小さい位相跳躍であれば、サービスに影響なく運用できる。 FIG. 12 is a clock waveform diagram when a phase jump occurs. The phase of the 3rd wave from t13 to t14b is delayed by T2 from the expected phase t14 (=t13+T1) (t13+T1+T2=t14b), so the 4th wave from t14b to t15b is also out of phase. Oops.
In response to such phase jumps, clock receivers such as exchanges have a phase jump tolerance of the received clock specified as equipment specifications, and if the phase jump is smaller than that value, the service can be operated without affecting the service. .
　一方、以下に列挙するような場合では、クロック受信装置の位相跳躍耐力量を上回るほどの位相跳躍が発生してしまい、クロック受信装置にてサービスに影響してしまう。
　・ＣＳＭの基盤（PKG：Package）が故障した場合。
　・ＣＳＭのDPPLL（digital processing phase lock loop）を切り替えた場合。
　・ＣＳＭのPU（Power Unit）盤が故障した場合。
　・ＣＳＭが経年劣化による品質低下した場合。 On the other hand, in the cases enumerated below, a phase jump that exceeds the phase jump tolerance of the clock receiver occurs, which affects the service in the clock receiver.
・When the CSM base (PKG: Package) breaks down.
- When the CSM's DPPLL (digital processing phase lock loop) is switched.
・When the CSM's PU (Power Unit) board fails.
・When the quality of the CSM deteriorates due to deterioration over time.
　なお、非特許文献１のように、ＣＳＭ装置自体に改良を加え、位相跳躍が発生しないようＣＳＭ内部で位相跳躍を抑止する技術も提案されている。具体的には、改良された新ＣＳＭは、一部のアイドル信号を規定に違反しない別の位相アイドル信号に書き換えて位相情報を伝送する。これにより、古いＣＳＭから新しいＣＳＭに置換した場合の位相跳躍に対応する。 In addition, as in Non-Patent Document 1, there is also proposed a technique of improving the CSM device itself and suppressing the phase jump inside the CSM so that the phase jump does not occur. Specifically, the improved new CSM rewrites some idle signals to other non-compliant phase idle signals to transmit phase information. This accommodates the phase jump when replacing the old CSM with the new CSM.
　しかし、既に商用に導入されているＣＳＭ装置を新しいＣＳＭに更改したり、ＣＳＭ配下のクロック受信装置を位相跳躍耐力が高い装置に置換したりする作業に、膨大な費用と時間がかかってしまう。 However, it takes a huge amount of money and time to upgrade a CSM device that has already been commercially introduced to a new CSM, or to replace a clock receiver under the CSM with a device with high phase jump tolerance.
　そこで、本発明は、クロックの位相跳躍が発生しても、クロック受信側のサービスに与える影響を少なくすることを主な課題とする。 Therefore, the main object of the present invention is to reduce the impact on services on the clock receiving side even if a clock phase jump occurs.
　前記課題を解決するために、本発明の位相処理装置は、以下の特徴を有する。
　本発明は、下位ＣＳＭからクロック受信装置に対して、互いに冗長化されている下位０系クロックおよび下位１系クロックを供給するクロック供給システムに用いられ、前記下位０系クロックに代わるクロックを前記クロック受信装置に供給する位相処理装置であって、
　前記下位ＣＳＭに参照されるＲ（Reference）クロックを受信するＲ系ＩＦと、
　前記下位ＣＳＭから前記下位０系クロックを受信する０系ＩＦと、
　前記クロック受信装置に出力するクロックを選択するクロック選択部と、
　前記Ｒ系ＩＦで受信した前記Ｒクロックの位相と、前記０系ＩＦで受信した前記下位０系クロックの位相との位相差を測定する位相差測定部と、
　前記位相差測定部が測定した位相差が前記クロック受信装置の位相跳躍耐力の範囲内であるときには、前記クロック選択部に前記下位０系クロックを選択させる正常クロック判定部と、を有することを特徴とする。 In order to solve the above problems, the phase processing device of the present invention has the following features.
The present invention is used in a clock supply system that supplies a mutually redundant lower 0-system clock and lower 1-system clock from a lower CSM to a clock receiving device, and replaces the lower 0-system clock with the clock. A phase processing device for supplying to a receiving device,
an R system IF that receives an R (Reference) clock referenced by the lower CSM;
a 0-system IF that receives the lower-order 0-system clock from the lower-order CSM;
a clock selection unit that selects a clock to be output to the clock receiving device;
a phase difference measuring unit for measuring a phase difference between the phase of the R clock received by the R system IF and the phase of the lower 0 system clock received by the 0 system IF;
a normal clock determination unit that causes the clock selection unit to select the lower 0-system clock when the phase difference measured by the phase difference measurement unit is within the range of phase jump tolerance of the clock receiver. and
　本発明によれば、クロックの位相跳躍が発生しても、クロック受信側のサービスに与える影響を少なくすることができる。 According to the present invention, even if a clock phase jump occurs, it is possible to reduce the impact on services on the clock receiving side.
比較例のクロック供給システムの構成図である。FIG. 11 is a configuration diagram of a clock supply system of a comparative example; 本実施形態に係わる位相補正を行うクロック供給システムの構成図である。1 is a configuration diagram of a clock supply system that performs phase correction according to this embodiment; FIG. 本実施形態に係わる位相補正装置の詳細を示す構成図である。1 is a configuration diagram showing details of a phase correction device according to an embodiment; FIG. 本実施形態に係わる下位ＣＳＭが故障したときの位相補正処理を示す説明図である。FIG. 9 is an explanatory diagram showing phase correction processing when a lower-level CSM fails according to this embodiment; 本実施形態に係わる図４の各段階での位相状態を示す波形図である。FIG. 5 is a waveform diagram showing phase states at each stage in FIG. 4 according to the present embodiment; 本実施形態に係わる上位ＣＳＭが故障したときの位相補正処理を示す説明図である。FIG. 10 is an explanatory diagram showing phase correction processing when a higher-level CSM fails according to the present embodiment; 本実施形態に係わる図６の各段階での位相状態を示す波形図である。FIG. 7 is a waveform diagram showing phase states at each stage in FIG. 6 according to the present embodiment; 本実施形態に係わる図２のクロック供給システムに発振器を追加した構成図である。3 is a configuration diagram in which an oscillator is added to the clock supply system of FIG. 2 according to the embodiment; FIG. 本実施形態に係わる図２のクロック供給システムから管理装置を省略した構成図である。3 is a block diagram of the clock supply system of FIG. 2 according to the present embodiment, with the management device omitted; FIG. 本実施形態に係わるクロック供給システムの各装置のハードウェア構成図である。3 is a hardware configuration diagram of each device of the clock supply system according to the embodiment; FIG. 位相跳躍が発生していないクロックの波形図である。FIG. 4 is a waveform diagram of a clock with no phase jump; 位相跳躍が発生したときのクロックの波形図である。FIG. 4 is a waveform diagram of a clock when a phase jump occurs;
　以下、本発明の一実施形態について、図面を参照して詳細に説明する。 Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
　図１は、比較例のクロック供給システム１００の構成図である。
　クロック供給システム１００は、上位ＣＳＭ１０と、下位ＣＳＭ２０と、クロック受信装置３０と、管理装置９０とがネットワークで接続されて構成される。
　管理装置９０は、保守運用システム（OPS：Operation System）として動作する。管理装置９０は、上位ＣＳＭ１０に発生した故障を通知する上位警報７１と、下位ＣＳＭ２０に発生した故障を通知する下位警報７２とを受信し、保守員に警報を報知する。 FIG. 1 is a configuration diagram of a clock supply system 100 of a comparative example.
The clock supply system 100 is configured by connecting an upper CSM 10, a lower CSM 20, a clock receiving device 30, and a management device 90 via a network.
The management device 90 operates as a maintenance operation system (OPS: Operation System). The management device 90 receives an upper alarm 71 that notifies a failure that has occurred in the upper CSM 10 and a lower alarm 72 that notifies a failure that has occurred in the lower CSM 20, and notifies maintenance personnel of the alarm.
　上位ＣＳＭ１０は、Ｒクロック７３を下位ＣＳＭ２０に送信することで、下位ＣＳＭ２０と周波数同期を行う。下位ＣＳＭ２０は、クロック受信装置３０と周波数同期を行うために、０系ＩＦ２１から下位０系クロック７４を送信し、１系ＩＦ２２から下位１系クロック７５を送信する。
　クロック受信装置３０のCREC（Clock Receiver）は、下位０系クロック７４を受信する０系ＩＦ３１と、下位１系クロック７５を受信する１系ＩＦ３２とで構成され、互いに冗長化（２重化）されている。クロック受信装置３０は、現用系の０系ＩＦ３１に故障が発生したときには、予備系の１系ＩＦ３２に切り替える。 The upper CSM 10 performs frequency synchronization with the lower CSM 20 by transmitting the R clock 73 to the lower CSM 20 . The lower CSM 20 transmits the lower 0 system clock 74 from the 0 system IF 21 and the lower 1 system clock 75 from the 1 system IF 22 in order to perform frequency synchronization with the clock receiving device 30 .
The CREC (Clock Receiver) of the clock receiver 30 is composed of a 0-system IF 31 that receives the lower 0-system clock 74 and a 1-system IF 32 that receives the lower 1-system clock 75, which are redundant (duplicated) with each other. ing. When the 0-system IF 31 of the active system fails, the clock receiver 30 switches to the 1-system IF 32 of the standby system.
　図１の構成では、下位ＣＳＭ２０の故障発生時に、下位０系クロック７４および下位１系クロック７５の双方の位相が跳躍してしまい、それらのクロックを使用するクロック受信装置３０のサービスに影響が出てしまう。そこで、本実施形態では、図２に示すように、図１の構成に対して位相補正を行う構成を追加する。 In the configuration of FIG. 1, when a failure occurs in the lower CSM 20, the phases of both the lower 0 system clock 74 and the lower 1 system clock 75 jump, affecting the service of the clock receiving device 30 that uses these clocks. end up Therefore, in this embodiment, as shown in FIG. 2, a configuration for performing phase correction is added to the configuration in FIG.
　図２は、位相補正を行うクロック供給システム１００の構成図である。
　図２のクロック供給システム１００は、図１のクロック供給システム１００に対して、下位ＣＳＭ２０とクロック受信装置３０との間に０系用の位相補正装置（位相処理装置）４０を追加した。なお、下位ＣＳＭ２０とクロック受信装置３０との間に１系用の位相補正装置４０（合計２台）をさらに追加してもよい。
　クロック受信装置３０の位相跳躍耐力を超える位相跳躍が下位ＣＳＭ２０で発生した際には、位相補正装置４０は、クロック受信装置３０の０系ＩＦ３１に入力するクロックの位相跳躍量を補正する。これにより、クロック受信装置３０のサービスへの影響を低減する。 FIG. 2 is a configuration diagram of a clock supply system 100 that performs phase correction.
The clock supply system 100 of FIG. 2 has a 0-system phase corrector (phase processor) 40 added between the lower CSM 20 and the clock receiver 30 in addition to the clock supply system 100 of FIG. Further, a phase correction device 40 for system 1 (two in total) may be added between the subordinate CSM 20 and the clock receiver 30 .
When a phase jump exceeding the phase jump tolerance of the clock receiver 30 occurs in the lower CSM 20 , the phase correction device 40 corrects the amount of phase jump of the clock input to the 0-system IF 31 of the clock receiver 30 . This reduces the impact on the service of the clock receiver 30 .
　位相補正装置４０は、下位ＣＳＭ２０に入力されるＲクロック７３を分岐したクロックをＲ系ＩＦ４１にて受信する。また、位相補正装置４０は、下位ＣＳＭ２０の０系ＩＦ２１から送信される下位０系クロック７４を０系ＩＦ４２にて受信する。
　位相補正装置４０のクロック選択部４３は、受信したＲクロック７３、または、受信した下位０系クロック７４のいずれかを選択し、クロック受信装置３０の０系ＩＦ３１に向けてＳＥＬクロック７６として出力する。このクロック選択部４３のクロック選択には、上位警報７１および下位警報７２が参照される。 The phase correction device 40 receives a clock obtained by branching the R clock 73 input to the lower CSM 20 at the R system IF 41 . Further, the phase correction device 40 receives the lower 0-system clock 74 transmitted from the 0-system IF 21 of the lower CSM 20 at the 0-system IF 42 .
The clock selector 43 of the phase corrector 40 selects either the received R clock 73 or the received lower 0-system clock 74 and outputs it as the SEL clock 76 to the 0-system IF 31 of the clock receiver 30 . . The upper alarm 71 and the lower alarm 72 are referred to for clock selection by the clock selector 43 .
　図３は、位相補正装置４０の詳細を示す構成図である。
　位相補正装置４０は、図２で示したＲ系ＩＦ４１と、０系ＩＦ４２と、クロック選択部４３とを有する。
　さらに、位相補正装置４０は、Ｒ系クロック生成部４４ａと、０系クロック生成部４４ｂと、位相差測定部４５と、位相差補正部４６と、０系ＩＦ４７と、データ格納部４８と、警報受信部４９ａと、正常クロック判定部４９ｂとを有する。 FIG. 3 is a block diagram showing the details of the phase correction device 40. As shown in FIG.
The phase correction device 40 has the R-system IF 41, the 0-system IF 42, and the clock selector 43 shown in FIG.
Furthermore, the phase correction device 40 includes an R-system clock generation unit 44a, a 0-system clock generation unit 44b, a phase difference measurement unit 45, a phase difference correction unit 46, a 0-system IF 47, a data storage unit 48, an alarm It has a receiving section 49a and a normal clock determining section 49b.
　データ格納部４８には、以下のデータが格納される。
　・事前に管理者が固定値を設定した、クロック受信装置３０ごとの位相跳躍耐力
　・位相差測定部４５が定期的に測定した、下位０系クロック７４とＲクロック７３との位相差測定値
　・警報受信部４９ａが受信した、上位警報７１、下位警報７２（各ＣＳＭが正常か異常かを示す情報）
　以下、図４、図５を参照しつつ、図３の構成要素を明らかにする。 The data storage unit 48 stores the following data.
・Phase jump tolerance for each clock receiver 30, which is set by the administrator in advance ・Phase difference measurement value between the lower 0 system clock 74 and the R clock 73, periodically measured by the phase difference measurement unit 45 ・Upper alarm 71 and lower alarm 72 (information indicating whether each CSM is normal or abnormal) received by the alarm receiver 49a
The constituent elements of FIG. 3 will be clarified below with reference to FIGS. 4 and 5. FIG.
　図４は、下位ＣＳＭ２０が故障したときの位相補正処理を示す説明図である。図４は、図面の右側に行くほど時間が経過し、上から順に、下位０系クロック７４（０系）、下位１系クロック７５（１系）、Ｒクロック７３（Ｒ）、Ｒクロック７３の補正後（Ｒ補正）、ＳＥＬクロック７６（SEL）それぞれの位相を示す。
　なお、Ｒクロック７３の補正後（Ｒ補正）とは、故障発生後にＲクロック７３の新たな基準となるように補正（再設定）された、位相補正装置４０内で使用するクロックである。正常クロック判定部４９ｂは、この基準となったＲクロック７３と、現在受信した下位０系クロック７４との位相差をもとに、位相跳躍を検知できる。
　図５は、図４の各段階での位相状態を示す波形図である。図５は、４つの波形図それぞれにおいて図面の右側に行くほど時間が経過し、上から順に、下位０系クロック７４（０系）、Ｒクロック７３（Ｒ）、下位１系クロック７５（１系）、ＳＥＬクロック７６（SEL）それぞれの位相を示す。 FIG. 4 is an explanatory diagram showing phase correction processing when the lower CSM 20 fails. In FIG. 4, time elapses toward the right side of the drawing. After correction (R correction), each phase of the SEL clock 76 (SEL) is shown.
Note that the R clock 73 after correction (R correction) is a clock used in the phase correction device 40 that has been corrected (reset) so as to become a new reference for the R clock 73 after the occurrence of a failure. The normal clock determination unit 49b can detect a phase jump based on the phase difference between the reference R clock 73 and the lower 0 system clock 74 currently received.
FIG. 5 is a waveform diagram showing phase states at each stage in FIG. In each of the four waveform diagrams in FIG. 5, time elapses toward the right side of the drawing. ) and the phase of the SEL clock 76 (SEL).
　まず、下位ＣＳＭ２０に故障が発生する前の期間（図４のt21～t22、図５の状態２１１）を説明する。
　位相差測定部４５は、Ｒ系ＩＦ４１で受信してＲ系クロック生成部４４ａで生成（復元）されたＲクロック７３と、０系ＩＦ４２で受信して０系クロック生成部４４ｂで生成（復元）された下位０系クロック７４との位相差を定期的に測定する。そして、位相差測定部４５は、その測定結果を位相差測定値としてデータ格納部４８に格納する。ここでは、下位０系クロック７４もＲクロック７３も位相「a」で一致するので、位相差測定値「0」がデータ格納部４８に格納される。 First, the period before a failure occurs in the lower CSM 20 (t21 to t22 in FIG. 4, state 211 in FIG. 5) will be described.
The phase difference measurement unit 45 receives the R clock 73 received by the R system IF 41 and generated (restored) by the R system clock generation unit 44a, and the R clock 73 received by the 0 system IF 42 and generated (restored) by the 0 system clock generation unit 44b. The phase difference with the low-order 0 system clock 74 is periodically measured. Then, the phase difference measurement unit 45 stores the measurement result in the data storage unit 48 as a phase difference measurement value. Here, since both the low-order 0 system clock 74 and the R clock 73 match in phase "a", the phase difference measurement value "0" is stored in the data storage unit 48. FIG.
　正常クロック判定部４９ｂは、データ格納部４８の位相差測定値と位相跳躍耐力とを比較することで、位相跳躍の発生有無を判定する。ここでは、位相差測定値「0」＜位相跳躍耐力（つまり位相跳躍の発生無）なので、クロック選択部４３にて下位０系クロック７４（位相「a」）を選択して、クロック受信装置３０に出力する。 The normal clock determination unit 49b determines whether or not a phase jump has occurred by comparing the phase difference measurement value in the data storage unit 48 with the phase jump tolerance. Here, since the phase difference measurement value “0”<phase jump tolerance (that is, no phase jump occurs), the clock selector 43 selects the lower 0 system clock 74 (phase “a”), and the clock receiver 30 output to
　次に、下位ＣＳＭ２０に時刻t22で故障が発生した後の期間（図４のt22～t23、図５の状態２１２，２１３）を説明する。
　時刻t22では、下位ＣＳＭ２０に故障が発生することで、警報受信部４９ａは、下位ＣＳＭ２０からの下位警報７２を管理装置９０から受信し、その下位警報７２をデータ格納部４８に格納する。 Next, the period (t22 to t23 in FIG. 4, states 212 and 213 in FIG. 5) after the failure occurred in the lower CSM 20 at time t22 will be described.
At time t 22 , a failure occurs in the lower CSM 20 , and the alarm receiver 49 a receives the lower alarm 72 from the lower CSM 20 from the management device 90 and stores the lower alarm 72 in the data storage unit 48 .
　そして、下位ＣＳＭ２０は、自装置内のクロック送信用パッケージ（図示省略）を現用系から予備系に切り替える。この切り替え以降は、下位ＣＳＭ２０の予備系のクロック送信用パッケージから、下位０系クロック７４および下位１系クロック７５それぞれのクロック送信動作を再開させる。
　このパッケージの切り替えに伴い、０系ＩＦ２１から送信される下位０系クロック７４と、１系ＩＦ２２から送信される下位１系クロック７５とが位相aから位相bに跳躍してしまう（図５の状態２１２に示す矢印が位相跳躍量）。
　一方、Ｒクロック７３は、上位ＣＳＭ１０から下位ＣＳＭ２０を迂回して位相補正装置４０に入力されるので、下位ＣＳＭ２０のパッケージの切り替えの影響を受けずに済む（位相aのままである）。 Then, the lower CSM 20 switches the clock transmission package (not shown) in its own device from the active system to the standby system. After this switching, the clock transmission operation of each of the lower 0 system clock 74 and the lower 1 system clock 75 is restarted from the standby system clock transmission package of the lower CSM 20 .
Along with this package switching, the lower 0-system clock 74 transmitted from the 0-system IF 21 and the lower 1-system clock 75 transmitted from the 1-system IF 22 jump from phase a to phase b (state in FIG. 5). The arrow indicated at 212 is the amount of phase jump).
On the other hand, since the R clock 73 bypasses the lower CSM 20 from the upper CSM 10 and is input to the phase correction device 40, it is not affected by the switching of the package of the lower CSM 20 (phase a remains).
　正常クロック判定部４９ｂは、位相差測定値「|a-b|」＞位相跳躍耐力（つまり位相跳躍の発生有）なので、発生した位相跳躍の原因として、下位０系クロック７４またはＲクロック７３のどちらが正常クロックで、どちらが異常クロックかを求める。
　そのため、正常クロック判定部４９ｂは、クロックの送信元装置に発生した警報（上位警報７１、下位警報７２）をデータ格納部４８から参照することで、警報を受信した側を異常クロックとし、警報を受信していない側を正常クロックとする。よって、正常クロック判定部４９ｂは、警報受信部４９ａが下位警報７２を受信した旨により、下位０系クロック７４を異常クロックとし、Ｒクロック７３を正常クロックとする。
　正常クロック判定部４９ｂは、正常クロックのＲクロック７３をクロック選択部４３に選択させる。クロック選択部４３は、選択したＲクロック７３を０系ＩＦ４７からクロック受信装置３０に出力する。 Since the phase difference measurement value “|ab|”>phase jump tolerance (that is, the occurrence of a phase jump), the normal clock determination unit 49b determines which of the lower 0-system clocks 74 and the R clock 73 is normal as the cause of the phase jump that has occurred. Determine which of the clocks is abnormal.
Therefore, the normal clock determination unit 49b refers to the alarms (upper alarm 71, lower alarm 72) generated in the clock transmission source device from the data storage unit 48, determines the side that received the alarm as an abnormal clock, and issues an alarm. The non-receiving side is assumed to be the normal clock. Therefore, upon receipt of the lower alarm 72 by the alarm receiver 49a, the normal clock determination unit 49b treats the lower 0 system clock 74 as an abnormal clock and the R clock 73 as a normal clock.
The normal clock determination unit 49b causes the clock selection unit 43 to select the R clock 73 of the normal clock. The clock selection unit 43 outputs the selected R clock 73 from the 0-system IF 47 to the clock reception device 30 .
　なお、正常クロック判定部４９ｂは、以下に例示するように、警報以外の方法で、Ｒクロック７３の正常クロックまたは異常クロックを判定してもよい（下位０系クロック７４も同様）。
　・過去にＲクロック７３を受信し続けていたが、ある時点でＲクロック７３が受信できずに遮断された場合、そのＲクロック７３の送信元装置に停電などの障害が発生したとみなし、そのＲクロック７３を異常クロックとする。
　・過去に受信し続けていたＲクロック７３の位相を求め、現在のＲクロック７３の位相が過去のＲクロック７３の位相と大きく異なる（位相跳躍耐力を超過する）場合に、そのＲクロック７３を異常クロックとする。 Note that the normal clock determining unit 49b may determine whether the R clock 73 is normal or abnormal by a method other than an alarm (the same applies to the lower 0-system clock 74), as exemplified below.
・If the R clock 73 was continuously received in the past, but was interrupted because the R clock 73 could not be received at a certain point, it is assumed that a failure such as a power failure occurred in the transmission source device of the R clock 73, and that Let the R clock 73 be the abnormal clock.
- Find the phase of the R clock 73 that has been received in the past, and if the current phase of the R clock 73 is significantly different from the past R clock 73 phase (exceeds the phase jump tolerance), the R clock 73 is It is regarded as an abnormal clock.
　これにより、クロック受信装置３０は、０系ＩＦ３１で受信するＳＥＬクロック７６（＝Ｒクロック７３「位相a」）と、１系ＩＦ３２で受信する下位１系クロック７５「位相b」とを受信する。そして、クロック受信装置３０は、双方の位相差があるものの優先度の高い０系ＩＦ３１のＳＥＬクロック７６を選択してサービスに使用する。
　よって、時刻t22の故障前後では、サービスに使用されるクロックの位相がa付近で急激に変化しないので、サービスへの影響を抑えることができる。しかし、クロック受信装置３０から見たら、０系ＩＦ３１のＳＥＬクロック７６と、１系ＩＦ３２の下位１系クロック７５との間で位相差（位相跳躍）が発生した状態なので、このままこの状態を継続させるとシステム的に不安定である。 As a result, the clock receiver 30 receives the SEL clock 76 (=R clock 73 “phase a”) received by the 0-system IF 31 and the lower 1-system clock 75 “phase b” received by the 1-system IF 32 . Then, the clock receiving device 30 selects the SEL clock 76 of the 0-system IF 31 having a higher priority although there is a phase difference between them, and uses it for the service.
Therefore, before and after the failure at time t22, the phase of the clock used for service does not change abruptly around a, so that the impact on service can be suppressed. However, when viewed from the clock receiver 30, there is a phase difference (phase jump) between the SEL clock 76 of the 0-system IF 31 and the lower 1-system clock 75 of the 1-system IF 32, so this state is continued. and systemically unstable.
　そこで、位相補正装置４０は、時刻t22ではクロック受信装置３０にＲクロック７３「位相a」を供給していたが、下位ＣＳＭ２０のパッケージの切り替え後の下位０系クロック７４「位相b」に向けて位相を徐々に移行させる移行期間（t22～t23）を設ける。
　つまり、移行期間（t22～t23）では、位相差補正部４６は、Ｒクロック７３「位相a」を下位０系クロック７４「位相b」に徐々に近づくように自装置内で補正し（図４では「位相a→b」）、その補正したＲクロック７３をＳＥＬクロック７６とする。 Therefore, the phase correction device 40 supplies the R clock 73 "phase a" to the clock receiver 30 at time t22, but the phase correction device 40 supplies the lower 0 system clock 74 "phase b" after switching the package of the lower CSM 20. A transition period (t22 to t23) for gradually shifting the phase is provided.
In other words, during the transition period (t22 to t23), the phase difference correction unit 46 corrects the R clock 73 "phase a" so that it gradually approaches the lower 0 system clock 74 "phase b" (Fig. 4 (“Phase a→b”), the corrected R clock 73 is used as the SEL clock 76 .
　なお、図５の状態２１３に示す矢印のように、位相差補正部４６の補正量については、クロック受信装置３０のサービスへの影響が許容範囲内になるように、徐々に位相を変化させる。例えば、位相差補正部４６は、故障発生時（時刻t22）からの時間が経過するほど、位相差測定値「|a-b|」を小さくするように、位相を変化させる。 As indicated by the arrow in state 213 in FIG. 5, the correction amount of the phase difference correction unit 46 is gradually changed so that the influence on the service of the clock receiving device 30 is within the allowable range. For example, the phase difference correction unit 46 changes the phase so that the phase difference measurement value “|a−b|” becomes smaller as time elapses from the occurrence of the failure (time t22).
　さらに、安定期間（図４のt23～、図５の状態２１４）を説明する。
　位相差測定部４５は、Ｒ系ＩＦ４１で受信したＲクロック７３の代わりに、位相差補正部４６がＲクロック７３を補正した後のクロック（図４のＲ補正）と、下位０系クロック７４「位相b」との差分値を、データ格納部４８に格納する位相差測定値とする。
　これにより、補正後のＲクロック７３と下位０系クロック７４とがともに位相bとなる。よって、正常クロック判定部４９ｂは、期間（t21～t22）と同様に、位相差測定値「0」＜位相跳躍耐力なので、クロック選択部４３にて下位０系クロック７４（位相「b」）を選択して、クロック受信装置３０に出力する。その結果、クロック受信装置３０から見たら、０系ＩＦ３１のＳＥＬクロック７６と、１系ＩＦ３２の下位１系クロック７５との間で位相差（位相跳躍）が少ない（位相跳躍耐力以下の）安定状態となる。 Further, the stable period (from t23 in FIG. 4, state 214 in FIG. 5) will be described.
Instead of the R clock 73 received by the R system IF 41, the phase difference measuring unit 45 obtains the clock after the R clock 73 is corrected by the phase difference correction unit 46 (R correction in FIG. 4) and the lower 0 system clock 74 " Phase b” is set as the phase difference measurement value to be stored in the data storage unit 48 .
As a result, both the corrected R clock 73 and the lower 0-system clock 74 are in phase b. Therefore, as in the period (t21 to t22), the normal clock determination unit 49b selects the lower 0 system clock 74 (phase “b”) by the clock selection unit 43 because the phase difference measurement value “0”<phase jump resistance It selects and outputs to the clock receiver 30 . As a result, when viewed from the clock receiver 30, the phase difference (phase jump) between the SEL clock 76 of the 0-system IF 31 and the lower-order 1-system clock 75 of the 1-system IF 32 is small (less than the phase jump tolerance) and is in a stable state. becomes.
　以上、図４、図５を参照して、下位ＣＳＭ２０が故障したときの位相補正処理を説明した。以下、図６、図７を参照して、上位ＣＳＭ１０（または上位ＣＳＭ１０から送信されるＲクロック７３の伝送路）が故障したときの位相補正処理を説明する。 The phase correction processing when the lower CSM 20 fails has been described above with reference to FIGS. Hereinafter, phase correction processing when the host CSM 10 (or the transmission line of the R clock 73 transmitted from the host CSM 10) fails will be described with reference to FIGS. 6 and 7. FIG.
　図６は、上位ＣＳＭ１０が故障したときの位相補正処理を示す説明図である。図６は図４と同じ形式である。
　図７は、図６の各段階での位相状態を示す波形図である。図７は図５と同じ形式である。
　まず、故障が発生する前の期間の処理は、下位ＣＳＭ２０の故障前（図４のt21～t22、図５の状態２１１）も、上位ＣＳＭ１０の故障前（図６のt31～t32、図７の状態２２１）も同じである。 FIG. 6 is an explanatory diagram showing phase correction processing when the host CSM 10 fails. FIG. 6 is of the same form as FIG.
FIG. 7 is a waveform diagram showing phase states at each stage in FIG. FIG. 7 is of the same format as FIG.
First, the processing in the period before the occurrence of a failure is performed before the failure of the lower CSM 20 (t21 to t22 in FIG. 4, state 211 in FIG. 5) and before the failure of the upper CSM 10 (t31 to t32 in FIG. 6, State 221) is the same.
　次に、上位ＣＳＭ１０に時刻t32で故障が発生した後の期間（図６のt32～t33、図７の状態２２２，２２３）を説明する。
　時刻t32では、上位ＣＳＭ１０に故障が発生することで、警報受信部４９ａは、上位ＣＳＭ１０からの上位警報７１を管理装置９０から受信し、その上位警報７１をデータ格納部４８に格納する。
　そして、上位ＣＳＭ１０は、Ｒクロック７３のクロック送信動作を再開させるが、この再開に伴いＲクロック７３の位相aから位相bに跳躍してしまう（図７の状態２２２に示す矢印が位相跳躍量）。 Next, the period (t32 to t33 in FIG. 6, states 222 and 223 in FIG. 7) after the failure occurred in the host CSM 10 at time t32 will be described.
At time t 32 , a failure occurs in the upper CSM 10 , so that the alarm receiving unit 49 a receives the upper alarm 71 from the upper CSM 10 from the management device 90 and stores the upper alarm 71 in the data storage unit 48 .
Then, the host CSM 10 restarts the clock transmission operation of the R clock 73, but with this restart, the R clock 73 jumps from phase a to phase b (the arrow shown in state 222 in FIG. 7 indicates the amount of phase jump). .
　一方、下位ＣＳＭ２０は、Ｒクロック７３の位相跳躍の影響を受けずに、下位０系クロック７４および下位１系クロック７５をともに位相aで送信し続ける。
　正常クロック判定部４９ｂは、位相差測定値「|a-b|」＞位相跳躍耐力、かつ、警報受信部４９ａが上位警報７１を受信した旨により、Ｒクロック７３に位相跳躍が発生したことを把握する。よって、正常クロック判定部４９ｂは、位相跳躍が発生していない下位０系クロック７４を正常なクロックとみなし、クロック選択部４３に選択させる。クロック選択部４３は、選択した下位０系クロック７４を０系ＩＦ４７からクロック受信装置３０に出力する。 On the other hand, the lower CSM 20 continues to transmit both the lower 0 system clock 74 and the lower 1 system clock 75 at phase a without being affected by the phase jump of the R clock 73 .
The normal clock determination unit 49b recognizes that a phase jump has occurred in the R clock 73 based on the fact that the phase difference measurement value “|ab|”>phase jump tolerance and that the alarm reception unit 49a has received the upper alarm 71. . Therefore, the normal clock determination unit 49b regards the lower 0-system clock 74 in which no phase jump occurs as a normal clock, and causes the clock selection unit 43 to select it. The clock selection unit 43 outputs the selected low-order 0-system clock 74 from the 0-system IF 47 to the clock reception device 30 .
　これにより、クロック受信装置３０は、０系ＩＦ３１で受信するＳＥＬクロック７６（＝下位０系クロック７４「位相a」）と、１系ＩＦ３２で受信する下位１系クロック７５「位相a」とを受信する。そして、クロック受信装置３０は、双方の位相差がないので優先度の高い０系ＩＦ３１のＳＥＬクロック７６を選択してサービスに使用する。 As a result, the clock receiver 30 receives the SEL clock 76 (=lower 0 system clock 74 "phase a") received by the 0 system IF 31 and the lower 1 system clock 75 "phase a" received by the 1 system IF 32. do. Then, the clock receiver 30 selects the SEL clock 76 of the 0-system IF 31 having a higher priority since there is no phase difference between them, and uses it for the service.
　なお、位相補正装置４０は、位相跳躍が発生したＲクロック７３の位相bを、位相跳躍が発生していない下位０系クロック７４の位相aに向けて徐々に移行させる移行期間（t32～t33）を設けてもよい。図６の移行期間（t32～t33）では、位相差補正部４６は、Ｒクロック７３「位相b」を下位０系クロック７４「位相a」に徐々に近づくように自装置内で補正する（図６では「位相b→a」）。
　しかし、クロック選択部４３は、下位０系クロック７４「位相a」をＳＥＬクロック７６としてクロック受信装置３０に送信し続けるので、Ｒクロック７３の補正内容は、直接はクロック受信装置３０のサービスには影響しない。よって、図６の移行期間（t32～t33）は図４の移行期間（t22～t23）よりも短縮してもよい（一瞬で位相b→aに移行してもよい）。 The phase correction device 40 gradually shifts the phase b of the R clock 73 in which the phase jump occurs toward the phase a of the lower 0 system clock 74 in which the phase jump does not occur during a transition period (t32 to t33). may be provided. During the transition period (t32 to t33) in FIG. 6, the phase difference correction unit 46 corrects the R clock 73 "phase b" within its own device so that it gradually approaches the lower 0 system clock 74 "phase a" (Fig. 6 "phase b→a").
However, since the clock selection unit 43 continues to transmit the low-order 0-system clock 74 "phase a" to the clock receiver 30 as the SEL clock 76, the corrected contents of the R clock 73 are not directly applicable to the service of the clock receiver 30. It does not affect. Therefore, the transition period (t32 to t33) in FIG. 6 may be shorter than the transition period (t22 to t23) in FIG. 4 (the phase may shift from b to a in an instant).
　さらに、安定期間（図６のt33～、図７の状態２２４）を説明する。
　位相差測定部４５は、Ｒ系ＩＦ４１で受信したＲクロック７３の代わりに、位相差補正部４６がＲクロック７３を補正した後のクロック（図６のＲ補正）と、下位０系クロック７４「位相b」との差分値を、データ格納部４８に格納する位相差測定値とする。
　これにより、補正後のＲクロック７３と下位０系クロック７４とがともに位相aとなる。よって、正常クロック判定部４９ｂは、期間（t31～t32）と同様に、位相差測定値「0」＜位相跳躍耐力なので、クロック選択部４３にて下位０系クロック７４（位相「a」）を選択して、クロック受信装置３０に出力する。 Further, the stable period (from t33 in FIG. 6, state 224 in FIG. 7) will be described.
Instead of the R clock 73 received by the R system IF 41, the phase difference measuring unit 45 obtains the clock after the R clock 73 is corrected by the phase difference correction unit 46 (R correction in FIG. 6) and the lower 0 system clock 74 " Phase b” is set as the phase difference measurement value to be stored in the data storage unit 48 .
As a result, both the corrected R clock 73 and the lower 0-system clock 74 have phase a. Therefore, as in the period (t31 to t32), the normal clock determination unit 49b selects the lower 0-system clock 74 (phase It selects and outputs to the clock receiver 30 .
　以下、図８および図９は、図２のクロック供給システム１００の変形例を示す。
　図８は、図２のクロック供給システム１００に発振器１０Ｘを追加した構成図である。
　発振器１０Ｘは、Ｒクロック７３と同一の周波数の発振クロック７３を、位相補正装置４０のＲ系ＩＦ４１に出力可能な装置である。よって、図２では、上位ＣＳＭ１０から出力されたＲクロック７３を分岐して位相補正装置４０に入力していたが、発振器１０Ｘからの発振クロック７３を位相補正装置４０に入力する構成に置き換えることもできる。これにより、上位ＣＳＭ１０と位相補正装置４０との間の断線に対応できる。
　この場合、上位ＣＳＭ１０からのＲクロック７３の周波数精度と、発振器１０Ｘからの発振クロック７３の周波数精度との差分は、クロック受信装置３０の位相跳躍耐力の範囲内であればよい。 8 and 9 below show modifications of the clock supply system 100 of FIG.
FIG. 8 is a configuration diagram in which an oscillator 10X is added to the clock supply system 100 of FIG.
The oscillator 10X is a device capable of outputting an oscillation clock 73 having the same frequency as the R clock 73 to the R system IF 41 of the phase correction device 40 . Therefore, in FIG. 2, the R clock 73 output from the upper CSM 10 is branched and input to the phase correction device 40, but it is also possible to replace it with a configuration in which the oscillation clock 73 from the oscillator 10X is input to the phase correction device 40. can. This makes it possible to deal with disconnection between the host CSM 10 and the phase correction device 40 .
In this case, the difference between the frequency accuracy of the R clock 73 from the host CSM 10 and the frequency accuracy of the oscillation clock 73 from the oscillator 10X should be within the range of the phase jump resistance of the clock receiving device 30 .
　図９は、図２のクロック供給システム１００から管理装置９０を省略した構成図である。
　図９のように、上位ＣＳＭ１０からの上位警報７１、および、下位ＣＳＭ２０からの下位警報７２について、管理装置９０を介さずに、直接に位相補正装置４０に入力する構成を採用してもよい。これにより、警報が早く位相補正装置４０に届くので、早く位相補正を開始できる。
　一方、図２のように、管理装置９０を介して上位警報７１、および、下位警報７２を位相補正装置４０に通知する構成では、警報とＣＳＭとが１：１対応するので、正常クロック判定部４９ｂによる正常クロックと異常クロックとの判定精度が上がる。 FIG. 9 is a block diagram of the clock supply system 100 of FIG. 2 with the management device 90 omitted.
As shown in FIG. 9 , a configuration may be adopted in which the upper alarm 71 from the upper CSM 10 and the lower alarm 72 from the lower CSM 20 are directly input to the phase correction device 40 without going through the management device 90 . As a result, the warning reaches the phase correction device 40 early, so that the phase correction can be started early.
On the other hand, as shown in FIG. 2, in the configuration in which the upper alarm 71 and the lower alarm 72 are notified to the phase correction device 40 via the management device 90, since the alarm and the CSM correspond 1:1, the normal clock determination unit 49b improves the accuracy of determination between normal clocks and abnormal clocks.
　図１０は、クロック供給システム１００の各装置のハードウェア構成図である。
　クロック供給システム１００の各装置（上位ＣＳＭ１０と、下位ＣＳＭ２０と、管理装置９０と、クロック受信装置３０）は、それぞれＣＰＵ９０１と、ＲＡＭ９０２と、ＲＯＭ９０３と、ＨＤＤ９０４と、通信Ｉ／Ｆ９０５と、入出力Ｉ／Ｆ９０６と、メディアＩ／Ｆ９０７とを有するコンピュータ９００として構成される。
　通信Ｉ／Ｆ９０５は、外部の通信装置９１５と接続される。入出力Ｉ／Ｆ９０６は、入出力装置９１６と接続される。メディアＩ／Ｆ９０７は、記録媒体９１７からデータを読み書きする。さらに、ＣＰＵ９０１は、ＲＡＭ９０２に読み込んだプログラム（アプリケーションや、その略のアプリとも呼ばれる）を実行することにより、各処理部を制御する。そして、このプログラムは、通信回線を介して配布したり、ＣＤ－ＲＯＭ等の記録媒体９１７に記録して配布したりすることも可能である。 FIG. 10 is a hardware configuration diagram of each device of the clock supply system 100. As shown in FIG.
Each device (upper CSM 10, lower CSM 20, management device 90, and clock receiving device 30) of the clock supply system 100 includes a CPU 901, a RAM 902, a ROM 903, an HDD 904, a communication I/F 905, an input/output I /F 906 and media I/F 907 .
Communication I/F 905 is connected to an external communication device 915 . Input/output I/F 906 is connected to input/output device 916 . A media I/F 907 reads and writes data from a recording medium 917 . Furthermore, the CPU 901 controls each processing unit by executing a program (also called an application or an app for short) read into the RAM 902 . This program can be distributed via a communication line or recorded on a recording medium 917 such as a CD-ROM for distribution.
［効果］
　本発明は、下位ＣＳＭ２０からクロック受信装置３０に対して、互いに冗長化されている下位０系クロック７４および下位１系クロック７５を供給するクロック供給システム１００に用いられ、下位０系クロック７４に代わるクロックをクロック受信装置３０に供給する位相補正装置４０であって、
　下位ＣＳＭ２０に参照されるＲクロック７３を受信するＲ系ＩＦ４１と、
　下位ＣＳＭ２０から下位０系クロック７４を受信する０系ＩＦ４２と、
　クロック受信装置３０に出力するクロックを選択するクロック選択部４３と、
　Ｒ系ＩＦ４１で受信したＲクロック７３の位相と、０系ＩＦ４２で受信した下位０系クロック７４の位相との位相差を測定する位相差測定部４５と、
　位相差測定部４５が測定した位相差がクロック受信装置３０の位相跳躍耐力の範囲内であるときには、クロック選択部４３に下位０系クロック７４を選択させる正常クロック判定部４９ｂと、を有することを特徴とする。 [effect]
The present invention is used in the clock supply system 100 that supplies the mutually redundant lower 0-system clock 74 and lower 1-system clock 75 from the lower CSM 20 to the clock receiver 30, and replaces the lower 0-system clock 74. A phase correction device 40 that supplies a clock to a clock receiving device 30,
an R system IF 41 that receives the R clock 73 referenced by the lower CSM 20;
a 0-system IF 42 that receives the lower 0-system clock 74 from the lower CSM 20;
a clock selection unit 43 that selects a clock to be output to the clock reception device 30;
a phase difference measuring unit 45 for measuring the phase difference between the phase of the R clock 73 received by the R system IF 41 and the phase of the lower 0 system clock 74 received by the 0 system IF 42;
a normal clock determination unit 49b that causes the clock selection unit 43 to select the lower 0-system clock 74 when the phase difference measured by the phase difference measurement unit 45 is within the range of the phase jump tolerance of the clock reception device 30. Characterized by
　これにより、クロック受信装置３０に出力される下位０系クロック７４を、クロック受信装置３０の位相跳躍耐力の範囲内であるものにすることで、クロックの位相跳躍が発生しても、クロック受信側のサービスに与える影響を少なくすることができる。 As a result, the lower 0-system clock 74 output to the clock receiving device 30 is within the range of the phase jump resistance of the clock receiving device 30, so that even if a phase jump of the clock occurs, the clock receiving side services.
　本発明は、位相補正装置４０が、さらに、警報受信部４９ａを有しており、
　警報受信部４９ａが、Ｒクロック７３を送信する上位ＣＳＭ１０の故障時には上位警報７１を受信し、下位ＣＳＭ２０の故障時には下位警報７２を受信し、
　正常クロック判定部４９ｂが、位相差測定部４５が測定した位相差がクロック受信装置３０の位相跳躍耐力の範囲外であるときには、警報を受信していない側のクロックをクロック選択部４３に選択させることを特徴とする。 According to the present invention, the phase corrector 40 further has an alarm receiver 49a,
The alarm receiving unit 49a receives the upper alarm 71 when the upper CSM 10 transmitting the R clock 73 fails, and receives the lower alarm 72 when the lower CSM 20 fails,
When the phase difference measured by the phase difference measuring unit 45 is outside the range of the phase jump resistance of the clock receiving device 30, the normal clock judging unit 49b causes the clock selecting unit 43 to select the clock on the side not receiving the alarm. It is characterized by
　これにより、既存の警報から異常クロックを判定できる。 As a result, an abnormal clock can be determined from existing alarms.
　本発明は、位相補正装置４０が、さらに、位相差補正部４６を有しており、
　位相差補正部４６が、警報を受信した側のクロックの位相を、警報を受信していない側のクロックの位相に時間経過とともに近づけるように補正し、
　クロック選択部４３が、選択したクロックを位相差補正部４６が補正した場合には、補正後のクロックをクロック受信装置３０に出力することを特徴とする。 In the present invention, the phase correction device 40 further has a phase difference correction section 46,
The phase difference correction unit 46 corrects the phase of the clock on the side that has received the warning so that it approaches the phase of the clock on the side that has not received the warning over time,
The clock selector 43 outputs the corrected clock to the clock receiver 30 when the phase difference corrector 46 corrects the clock selected by the clock selector 43 .
　これにより、位相跳躍が発生した下位０系クロック７４の代わりに、その位相に徐々に近づくように補正したＲクロック７３をクロック受信装置３０に出力する。よって、位相変化が時間経過とともになだらかになり、クロック受信側のサービスに与える影響を少なくすることができる。 As a result, instead of the lower 0-system clock 74 in which the phase jump has occurred, the R clock 73 corrected so as to gradually approach its phase is output to the clock receiving device 30 . Therefore, the phase change becomes smoother with the lapse of time, and the influence on the service on the clock receiving side can be reduced.
　本発明は、クロック受信装置３０と、発振器１０Ｘとを有するクロック供給システム１００であって、
　発振器１０Ｘが、上位ＣＳＭ１０が送信するＲクロック７３の代わりに、Ｒクロック７３と同一周波数の発振クロック７３を位相補正装置４０のＲ系ＩＦ４１に送信することを特徴とする。 The present invention is a clock supply system 100 having a clock receiver 30 and an oscillator 10X,
The oscillator 10X is characterized by transmitting an oscillation clock 73 having the same frequency as the R clock 73 to the R system IF 41 of the phase correction device 40 instead of the R clock 73 transmitted by the host CSM 10 .
　これにより、上位ＣＳＭ１０と位相補正装置４０との間の断線に対応できる。 As a result, disconnection between the host CSM 10 and the phase correction device 40 can be dealt with.
　本発明は、クロック受信装置３０と、管理装置９０とを有するクロック供給システム１００であって、
　管理装置９０が、上位警報７１および下位警報７２を受信して、位相補正装置４０に転送することを特徴とする。 The present invention is a clock supply system 100 having a clock receiving device 30 and a management device 90,
The management device 90 is characterized by receiving the upper alarm 71 and the lower alarm 72 and transferring them to the phase correction device 40 .
　これにより、既設の上位ＣＳＭ１０の実装や、既設のクロック受信装置３０の実装を拡張することなく、既存の保守運用システム（OPS：Operation System）を流用できる。 As a result, the existing maintenance operation system (OPS: Operation System) can be diverted without extending the implementation of the existing upper CSM 10 or the existing clock receiver 30 .
　１０　　上位ＣＳＭ
　１０Ｘ　発振器
　２０　　下位ＣＳＭ
　２１　　０系ＩＦ
　２２　　１系ＩＦ
　３０　　クロック受信装置
　３１　　０系ＩＦ
　３２　　１系ＩＦ
　４０　　位相補正装置（位相処理装置）
　４１　　Ｒ系ＩＦ
　４２　　０系ＩＦ
　４３　　クロック選択部
　４４ａ　Ｒ系クロック生成部
　４４ｂ　０系クロック生成部
　４５　　位相差測定部
　４６　　位相差補正部
　４７　　０系ＩＦ
　４８　　データ格納部
　４９ａ　警報受信部
　４９ｂ　正常クロック判定部
　７１　　上位警報
　７２　　下位警報
　７３　　Ｒクロック
　７３　　発振クロック
　７４　　下位０系クロック
　７５　　下位１系クロック
　７６　　ＳＥＬクロック
　９０　　管理装置
　１００　クロック供給システム 10 Top CSMs
10X Oscillator 20 Lower CSM
210 series IF
22 1 system IF
30 clock receiver 31 0 system IF
32 1 system IF
40 phase correction device (phase processing device)
41 R system IF
420 series IF
43 clock selection unit 44a R system clock generation unit 44b 0 system clock generation unit 45 phase difference measurement unit 46 phase difference correction unit 47 0 system IF
48 data storage unit 49a alarm reception unit 49b normal clock determination unit 71 upper alarm 72 lower alarm 73 R clock 73 oscillation clock 74 lower 0 system clock 75 lower 1 system clock 76 SEL clock 90 management device 100 clock supply system

Claims (7)

  1. 　下位ＣＳＭ（Clock Supply Module）からクロック受信装置に対して、互いに冗長化されている下位０系クロックおよび下位１系クロックを供給するクロック供給システムに用いられ、前記下位０系クロックに代わるクロックを前記クロック受信装置に供給する位相処理装置であって、
    　前記下位ＣＳＭに参照されるＲ（Reference）クロックを受信するＲ系ＩＦと、
    　前記下位ＣＳＭから前記下位０系クロックを受信する０系ＩＦと、
    　前記クロック受信装置に出力するクロックを選択するクロック選択部と、
    　前記Ｒ系ＩＦで受信した前記Ｒクロックの位相と、前記０系ＩＦで受信した前記下位０系クロックの位相との位相差を測定する位相差測定部と、
    　前記位相差測定部が測定した位相差が前記クロック受信装置の位相跳躍耐力の範囲内であるときには、前記クロック選択部に前記下位０系クロックを選択させる正常クロック判定部と、を有することを特徴とする
    　位相処理装置。     Used in a clock supply system for supplying mutually redundant lower 0-system clocks and lower 1-system clocks from a lower CSM (Clock Supply Module) to a clock receiving device, A phase processor for supplying a clock receiver, comprising:
    an R system IF that receives an R (Reference) clock referenced by the lower CSM;
    a 0-system IF that receives the lower-order 0-system clock from the lower-order CSM;
    a clock selection unit that selects a clock to be output to the clock receiving device;
    a phase difference measuring unit for measuring a phase difference between the phase of the R clock received by the R system IF and the phase of the lower 0 system clock received by the 0 system IF;
    a normal clock determination unit that causes the clock selection unit to select the lower 0-system clock when the phase difference measured by the phase difference measurement unit is within the range of phase jump tolerance of the clock receiver. and a phase processor.
  2. 　前記位相処理装置は、さらに、警報受信部を有しており、
    　前記警報受信部は、前記Ｒクロックを送信する上位ＣＳＭの故障時には上位警報を受信し、前記下位ＣＳＭの故障時には下位警報を受信し、
    　前記正常クロック判定部は、前記位相差測定部が測定した位相差が前記クロック受信装置の位相跳躍耐力の範囲外であるときには、警報を受信していない側のクロックを前記クロック選択部に選択させることを特徴とする
    　請求項１に記載の位相処理装置。     The phase processing device further has an alarm receiver,
    The alarm receiving unit receives an upper alarm when the upper CSM transmitting the R clock fails, and receives a lower alarm when the lower CSM fails,
    When the phase difference measured by the phase difference measuring unit is out of the range of the phase jump resistance of the clock receiving device, the normal clock judging unit causes the clock selecting unit to select the clock on the side not receiving the alarm. The phase processing device according to claim 1, characterized by:
  3. 　前記位相処理装置は、さらに、位相差補正部を有しており、
    　前記位相差補正部は、警報を受信した側のクロックの位相を、警報を受信していない側のクロックの位相に時間経過とともに近づけるように補正し、
    　前記クロック選択部は、選択したクロックを前記位相差補正部が補正した場合には、補正後のクロックを前記クロック受信装置に出力することを特徴とする
    　請求項２に記載の位相処理装置。     The phase processing device further has a phase difference correction unit,
    The phase difference correction unit corrects the phase of the clock on the side that has received the warning so that it approaches the phase of the clock on the side that has not received the warning over time,
    3. The phase processing device according to claim 2, wherein when the selected clock is corrected by the phase difference corrector, the clock selector outputs the corrected clock to the clock receiver.
  4. 　請求項２または請求項３に記載の位相処理装置と、発振器とを有する前記クロック供給システムであって、
    　前記発振器は、前記上位ＣＳＭが送信する前記Ｒクロックの代わりに、前記Ｒクロックと同一周波数の発振クロックを前記位相処理装置の前記Ｒ系ＩＦに送信することを特徴とする
    　クロック供給システム。     A clock supply system comprising the phase processing device according to claim 2 or claim 3 and an oscillator,
    A clock supply system, wherein said oscillator transmits an oscillation clock having the same frequency as said R clock to said R system IF of said phase processing device instead of said R clock transmitted by said upper CSM.
  5. 　請求項２または請求項３に記載の位相処理装置と、管理装置とを有する前記クロック供給システムであって、
    　前記管理装置は、前記上位警報および前記下位警報を受信して、前記位相処理装置に転送することを特徴とする
    　クロック供給システム。     A clock supply system comprising the phase processing device according to claim 2 or claim 3 and a management device,
    The clock supply system, wherein the management device receives the upper alarm and the lower alarm and transfers them to the phase processing device.
  6. 　下位ＣＳＭ（Clock Supply Module）からクロック受信装置に対して、互いに冗長化されている下位０系クロックおよび下位１系クロックを供給するクロック供給システムに用いられ、前記下位０系クロックに代わるクロックを前記クロック受信装置に供給する位相処理装置は、Ｒ系ＩＦと、０系ＩＦと、クロック選択部と、位相差測定部と、正常クロック判定部と、を有しており、
    　前記Ｒ系ＩＦは、前記下位ＣＳＭに参照されるＲ（Reference）クロックを受信し、
    　前記０系ＩＦは、前記下位ＣＳＭから前記下位０系クロックを受信し、
    　前記クロック選択部は、前記クロック受信装置に出力するクロックを選択し、
    　前記位相差測定部は、前記Ｒ系ＩＦで受信した前記Ｒクロックの位相と、前記０系ＩＦで受信した前記下位０系クロックの位相との位相差を測定し、
    　前記正常クロック判定部は、前記位相差測定部が測定した位相差が前記クロック受信装置の位相跳躍耐力の範囲内であるときには、前記クロック選択部に前記下位０系クロックを選択させることを特徴とする
    　位相処理方法。     Used in a clock supply system for supplying mutually redundant lower 0-system clocks and lower 1-system clocks from a lower CSM (Clock Supply Module) to a clock receiving device, The phase processing device supplied to the clock receiving device has an R system IF, a 0 system IF, a clock selection unit, a phase difference measurement unit, and a normal clock determination unit,
    The R system IF receives an R (Reference) clock referenced by the lower CSM,
    the 0-system IF receives the lower 0-system clock from the lower CSM;
    The clock selection unit selects a clock to be output to the clock reception device,
    The phase difference measuring unit measures a phase difference between the phase of the R clock received by the R system IF and the phase of the lower 0 system clock received by the 0 system IF,
    The normal clock determination unit causes the clock selection unit to select the lower 0-system clock when the phase difference measured by the phase difference measurement unit is within a range of phase jump resistance of the clock receiving device. Yes phase processing method.
  7. 　コンピュータを、請求項１ないし請求項３のいずれか１項に記載の位相処理装置として機能させるための位相処理プログラム。 A phase processing program for causing a computer to function as the phase processing device according to any one of claims 1 to 3.
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