WO2023225787A1 - 像素电路及其驱动方法、显示面板和显示装置 - Google Patents

像素电路及其驱动方法、显示面板和显示装置 Download PDF

Info

Publication number
WO2023225787A1
WO2023225787A1 PCT/CN2022/094429 CN2022094429W WO2023225787A1 WO 2023225787 A1 WO2023225787 A1 WO 2023225787A1 CN 2022094429 W CN2022094429 W CN 2022094429W WO 2023225787 A1 WO2023225787 A1 WO 2023225787A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
sub
stage
electrically connected
reset
Prior art date
Application number
PCT/CN2022/094429
Other languages
English (en)
French (fr)
Inventor
刘庭良
李灵通
杨慧娟
舒晓青
魏立恒
廖茂颖
张毅
龙祎璇
陈南豪
徐鹏
Original Assignee
京东方科技集团股份有限公司
成都京东方光电科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京东方科技集团股份有限公司, 成都京东方光电科技有限公司 filed Critical 京东方科技集团股份有限公司
Priority to US18/042,326 priority Critical patent/US20230395025A1/en
Priority to CN202280001356.XA priority patent/CN117441204A/zh
Priority to PCT/CN2022/094429 priority patent/WO2023225787A1/zh
Publication of WO2023225787A1 publication Critical patent/WO2023225787A1/zh

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Definitions

  • a pixel circuit configured to: drive a light-emitting device electrically connected thereto to emit light in the Xth frame period; the Xth frame period includes Y data writing stages and Z light-emitting stages, the y-th of the Y data writing stages includes a first sub-stage, a second sub-stage and a third sub-stage, and the pixel circuit includes:
  • An input module is electrically connected to the driving transistor, and the input module is configured to: in the third sub-stage, in response to the third scan signal, transmit a data signal to the driving transistor;
  • the Y data writing stages do not overlap with each other, and in the yth data writing stage:
  • the driving transistor M1 is electrically connected to the light emitting device L.
  • the first reset module 10 is electrically connected to the driving transistor M1.
  • the first reset module 10 is configured to: in the first sub-phase T1, in response to the first scan signal, transmit the first initialization signal to the gate of the driving transistor M1.
  • the first electrode of the driving transistor M1 is electrically connected to the light-emitting device L.
  • the first reset module 10 is electrically connected to the gate of the driving transistor M1, the first scanning terminal Gate1 and the first initialization terminal Vin1.
  • the first reset module 10 is specifically configured to respond to the first scanning signal of the first scanning terminal Gate1.
  • the first initialization signal of the first initialization terminal Vin1 is transmitted to the gate of the driving transistor M1.
  • the pixel circuit also includes a storage capacitor C connected between the gate of the driving transistor M1 and the first voltage terminal ELVDD, as well as a light emitting control module and a second reset module that will be mentioned below, specifically It will be introduced in detail below, so I won’t go into details here.
  • the third scan signal is provided to the third scan terminal Gate3, that is, the third sub-phase T3 is started.
  • the first input transistor M4 is turned on, and the data signal provided by the data signal terminal Data passes through The first input transistor M4, the driving transistor M1 and the first gate transistor M3 are transmitted to the gate of the driving transistor M1 and written into the storage capacitor C.
  • the first scan signal is provided to the first scan terminal Gate1.
  • the first reset transistor M2 is turned on, and the first initialization signal of the first initialization terminal Vin1 is transmitted to the driving transistor.
  • the gate of M1 and written to the storage capacitor C.
  • an inactive level signal is provided to the second scanning terminal Gate2.
  • the first gate transistor M3 is turned off, and the y-1th data writing phase
  • the second sub-phase T12 in phase T ends.
  • a light-emitting control signal is provided to the light-emitting control terminal EM.
  • the first light-emitting control transistor M5 and the second light-emitting control transistor M6 are both turned on, and the first voltage signal of the first voltage terminal ELVDD is transmitted to the driving transistor M1.
  • the second pole, and the driving current generated by the driving transistor M1 can be transmitted to the light-emitting device L.
  • the Y data writing phases T do not overlap with each other.
  • the first sub-phase T1 and the second sub-phase T2 do not overlap. overlap.
  • the third sub-phase T3 is within the second sub-phase T2.
  • the second scan signal is provided to the second scan terminal Gate2 to start the second sub-phase T2.
  • the first gate transistor M3 is turned on, and the gate and first electrode of the driving transistor M1 are conductive.
  • the threshold voltage of the driving transistor M1 is written into the storage capacitor C.
  • an inactive level signal is provided to the first scanning terminal Gate1.
  • the first reset transistor M2 is turned off, and the first sub-phase T1 ends.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本公开提供了一种像素电路，其中，像素电路配置为：在第X个帧周期驱动发光器件进行发光；第X个帧周期包括Y个数据写入阶段和Z个发光阶段，Y个数据写入阶段中的第y个包括第一子阶段、第二子阶段和第三子阶段，像素电路包括：驱动晶体管；第一复位模块，第一复位模块与驱动晶体管电连接，第一复位模块配置为：在第一子阶段，将第一初始化信号传输至驱动晶体管；选通模块，选通模块与驱动晶体管电连接，选通模块配置为：在第二子阶段，对驱动晶体管进行阈值补偿；输入模块，输入模块与驱动晶体管电连接，输入模块配置为：在第三子阶段，将数据信号传输至驱动晶体管；其中，X、Y、Z和y均为正整数，并且，y小于或等于Y，Y大于Z。

Description

像素电路及其驱动方法、显示面板和显示装置 技术领域
本公开涉及显示技术领域，具体涉及一种像素电路及其驱动方法、显示面板和显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，OLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度等优点。随着显示技术的不断发展，以OLED为发光器件、由薄膜晶体管(Thin Film Transistor，TFT)进行信号控制的显示面板已成为目前显示领域的主流产品。
显示面板中的像素电路可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以同时采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，LTPS)材料制备，氧化物薄膜晶体管的有源层采用氧化物(Oxide)材料制备。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，而氧化物薄膜晶体管具有漏电流低等优点。
低温多晶氧化物(Low Temperature Polycrystalline Oxide，LTPO)显示面板是指一种在一个像素电路中集成有低温多晶硅薄膜晶体管和氧化物薄膜晶体管的显示面板，这种显示面板可以利用上述两种薄膜晶体管的优势，实现高分辨率(PPI，Pixel Per Inch)，低频驱动，从而能够降低功耗，提高显示品质。
发明内容
本公开提供了一种像素电路及其驱动方法、显示面板和显示装置。
根据本公开的第一个方面，提供了一种像素电路，其中，所述像素电路配置为：在第X个帧周期驱动与其电连接的发光器件进行发光；第X个所述帧周期包括Y个数据写入阶段和Z个发光阶段，所述Y个数据写入阶段中的第y个包括第一子阶段、第二子阶段和第三子阶段，所述像素电路包括：
驱动晶体管；
第一复位模块，所述第一复位模块与所述驱动晶体管电连接，所述第一复位 模块配置为：在所述第一子阶段，响应于第一扫描信号，将第一初始化信号传输至所述驱动晶体管；
选通模块，所述选通模块与所述驱动晶体管电连接，所述选通模块配置为：在所述第二子阶段，响应于第二扫描信号，对所述驱动晶体管进行阈值补偿；
输入模块，所述输入模块与所述驱动晶体管电连接，所述输入模块配置为：在所述第三子阶段，响应于第三扫描信号，将数据信号传输至所述驱动晶体管；
其中，所述X、所述Y、所述Z和所述y均为正整数，并且，所述y小于或等于所述Y，所述Y大于所述Z。
根据本公开的实施例，所述第一复位模块包括第一复位晶体管，所述选通模块包括第一选通晶体管，所述输入模块包括第一输入晶体管；
所述第一复位晶体管的第一极与所述驱动晶体管的栅极和所述第一选通晶体管的第一极电连接，所述第一复位晶体管的栅极与用于提供所述第一扫描信号的第一扫描端电连接，所述第一复位晶体管的第二极与用于提供所述第一初始化信号的第一初始化端电连接；
所述第一选通晶体管的栅极与用于提供所述第二扫描信号的第二扫描端电连接，所述第一选通晶体管的第一极与所述驱动晶体管的第一极电连接；
所述第一输入晶体管的第一极与所述驱动晶体管的第二极电连接，所述第一输入晶体管的栅极与用于提供所述第三扫描信号的第三扫描端电连接，所述第一输入晶体管的第二极与用于提供所述数据信号的数据信号端电连接。
根据本公开的实施例，所述第一复位晶体管和所述第一选通晶体管为第一型晶体管，所述第一输入晶体管为第二型晶体管，所述第一型晶体管和所述第二型晶体管的晶体管类型不同。
根据本公开的实施例，Y个所述数据写入阶段彼此之间互不交叠，并且，在第y个所述数据写入阶段中：
所述第一子阶段与所述第二子阶段不交叠；
所述第三子阶段在所述第二子阶段之内。
根据本公开的实施例，Y个所述数据写入阶段彼此之间互不交叠，并且，在第y个所述数据写入阶段中：
所述第一子阶段与所述第二子阶段部分交叠；
所述第三子阶段在所述第二子阶段之内，并且，所述第三子阶段与所述第一 子阶段不交叠。
根据本公开的实施例，第y个所述数据写入阶段中的所述第三子阶段在第y个所述数据写入阶段中的所述第二子阶段之内；
第y个所述数据写入阶段中的第一子阶段与第y个所述数据写入阶段中的第二子阶段不交叠；
第y个所述数据写入阶段中的第一子阶段与第y-1个所述数据写入阶段中的第二子阶段以及第三子阶段至少部分交叠。
根据本公开的实施例，所述y小于所述Y，第Y个所述数据写入阶段中的第二子阶段与Y个所述数据写入阶段中任意一个的所述第一子阶段均不交叠。
根据本公开的实施例，所述像素电路还包括发光控制模块，所述发光控制模块与发光控制端、第一电压端、所述驱动晶体管的第二极、所述驱动晶体管的第一极和所述发光器件电连接，所述发光控制模块配置为：
在所述发光阶段，响应于所述发光控制端的发光控制信号，将所述第一电压端的第一电压信号传输至所述驱动晶体管的第二极，以及，将所述驱动晶体管的第一极与所述发光器件导通。
根据本公开的实施例，所述发光控制模块包括第一发光控制晶体管和第二发光控制晶体管；
所述第一发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述第一发光控制晶体管的栅极与所述发光控制端电连接，所述第一发光控制晶体管的第二极与所述第一电压端电连接；
所述第二发光控制晶体管的第一极与所述发光器件的第二极电连接，所述第二发光控制晶体管的栅极与所述发光控制端电连接，所述第二发光控制晶体管的第二极与所述驱动晶体管的第一极电连接。
根据本公开的实施例，所述发光器件的第一极与第二电压端电连接，所述像素电路还包括第二复位模块，所述第二复位模块与第二初始化端、所述第三扫描端和所述发光器件的第二极电连接，所述第二复位模块配置为：
在所述第三子阶段，响应于所述第三扫描端的第三扫描信号，将所述第二初始化端的第二初始化信号传输至所述发光器件的第二极。
根据本公开的实施例，所述第二复位模块包括第二复位晶体管；
所述第二复位晶体管的第一极与所述发光器件的第二极电连接，所述第二复 位晶体管的栅极与所述第三扫描端电连接，所述第二复位晶体管的第二极与所述第二初始化端电连接。
根据本公开的实施例，第X个所述帧周期还包括多个重置阶段，在每个所述数据写入阶段之前，均配置有至少一个所述重置阶段；
所述像素电路还包括第三复位模块，所述第三复位模块与第四扫描端、第三初始化端和所述驱动晶体管的第二极电连接，所述第三复位模块配置为：
在所述重置阶段，响应于所述第四扫描端的第四扫描信号，将所述第三初始化端的第三初始化信号传输至所述驱动晶体管的第二极。
根据本公开的实施例，所述第三复位模块包括第三复位晶体管；
所述第三复位晶体管的第一极与所述驱动晶体管的第二极电连接，所述第三复位晶体管的栅极与所述第四扫描端电连接，所述第三复位晶体管的第二极与所述第三初始化端电连接。
根据本公开的实施例，所述第一复位模块包括第一复位晶体管，所述选通模块包括第一选通晶体管，所述输入模块包括第一输入晶体管；
所述第一复位晶体管的第一极与所述驱动晶体管的栅极和所述第一选通晶体管的第一极电连接，所述第一复位晶体管的栅极与所述第一扫描端电连接，所述第一复位晶体管的第二极与所述第一初始化端电连接；
所述第一选通晶体管的栅极与所述第二扫描端电连接，所述第一选通晶体管的第一极与所述驱动晶体管的第一极电连接；
所述第一输入晶体管的第一极与所述驱动晶体管的第二极电连接，所述第一输入晶体管的栅极与所述第三扫描端电连接，所述第一输入晶体管的第二极与所述数据信号端电连接；
其中，所述第一复位晶体管和所述第一选通晶体管为第一型晶体管，所述第一输入晶体管和所述第三复位晶体管为第二型晶体管，所述第一型晶体管和所述第二型晶体管的晶体管类型不同。
根据本公开的实施例，所述重置阶段与所述第一子阶段、所述第二子阶段和所述第三子阶段中的任一者均不交叠。
根据本公开的实施例，第X个所述帧周期还包括位于第Y个所述数据写入阶段之后的发光阶段，在第Y个所述数据写入阶段与所述发光阶段之间，配置有至少一个所述重置阶段。
根据本公开的实施例，在第Y-1个所述数据写入阶段中的所述第二子阶段与第Y个所述数据写入阶段中的所述第二子阶段之间，配置有至少一次所述重置阶段。
根据本公开的实施例，所述Y大于或等于3。
根据本公开的第二个方面，提供了一种像素电路的驱动方法，其中，所述像素电路配置为：在第X个帧周期，驱动与其电连接的发光器件进行发光；第X个所述帧周期包括Y个数据写入阶段和Z个发光阶段，所述Y个数据写入阶段中的第y个包括第一子阶段、第二子阶段和第三子阶段，所述像素电路包括第一复位模块、选通模块和输入模块，所述驱动方法包括：
在所述第一子阶段，提供第一扫描信号，以使所述第一复位模块响应于所述第一扫描信号，将第一初始化信号传输至所述驱动晶体管；
在第二子阶段，提供第二扫描信号，以使所述选通模块响应于所述第二扫描信号，对所述驱动晶体管进行阈值补偿；
在第三子阶段，提供第三扫描信号，以使所述输入模块响应于所述第三扫描信号，将数据信号传输至所述驱动晶体管；
其中，所述X、所述Y、所述Z和所述y均为正整数，并且，所述y小于或等于所述Y，所述Y大于所述Z。
根据本公开的第三个方面，提供了一种显示面板，其中，包括上述的像素电路。
根据本公开的第四个方面，提供了一种显示装置，其中，包括上述的显示面板。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述内容以及其他目的、特征和优点将更为清楚，在附图中：
图1示意性示出了本公开实施例的像素电路的功能模块图之一；
图2示意性示出了本公开实施例中的像素电路的驱动时序图之一；
图3示意性示出了本公开实施例的像素电路采用7T1C结构的等效电路图；
图4a示意性示出了本公开实施例中的像素电路的驱动时序图之二；
图4b示意性示出了本公开实施例中的像素电路的驱动时序图之三；
图5a示意性示出了本公开实施例的像素电路的功能模块图之二；
图5b示意性示出了本公开实施例的像素电路采用8T1C结构的等效电路图；
图6a示意性示出了本公开实施例中的像素电路的驱动时序图之四；
图6b示意性示出了本公开实施例中的像素电路的驱动时序图之五；
图6c示意性示出了本公开实施例中的像素电路的驱动时序图之六；
图7示意性示出了本公开实施例的驱动方法的流程图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开的保护范围。
需要说明的是，在附图中，为了清楚和/或描述的目的，可以放大元件的尺寸和相对尺寸。如此，各个元件的尺寸和相对尺寸不必限于图中所示的尺寸和相对尺寸。在说明书和附图中，相同或相似的附图标号指示相同或相似的部件。
当元件被描述为“在”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，所述元件可以直接在所述另一元件上、直接连接到所述另一元件或直接结合到所述另一元件，或者可以存在中间元件。然而，当元件被描述为“直接在”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，不存在中间元件。用于描述元件之间的关系的其他术语和/或表述应当以类似的方式解释，例如，“在……之间”对“直接在……之间”、“相邻”对“直接相邻”或“在……上”对“直接在……上”等。此外，术语“连接”可指的是物理连接、电连接、通信连接和/或流体连接。此外，X轴、Y轴和Z轴不限于直角坐标系的三个轴，并且可以以更广泛的含义解释。例如，X轴、Y轴和Z轴可彼此垂直，或者可代表彼此不垂直的不同方向。出于本公开的目的，“X、Y和Z中的至少一个”和“从由X、Y和Z构成的组中选择的至少一个”可以被解释为仅X、仅Y、仅Z、或者诸如XYZ、XYY、YZ和ZZ的X、Y和Z中的两个或更多个的任何组合。如文中所使用的，术语“和/或”包括所列相关项中的一个或多个的任何组合和所有组合。
需要说明的是，虽然术语“第一”、“第二”等可以在此用于描述各种部件、构 件、元件、区域、层和/或部分，但是这些部件、构件、元件、区域、层和/或部分不应受到这些术语限制。而是，这些术语用于将一个部件、构件、元件、区域、层和/或部分与另一个相区分。因而，例如，下面讨论的第一部件、第一构件、第一元件、第一区域、第一层和/或第一部分可以被称为第二部件、第二构件、第二元件、第二区域、第二层和/或第二部分，而不背离本公开的教导。
为了便于描述，空间关系术语，例如，“上”、“下”、“左”、“右”等可以在此被使用，来描述一个元件或特征与另一元件或特征如图中所示的关系。应理解，空间关系术语意在涵盖除了图中描述的取向外，装置在使用或操作中的其它不同取向。例如，如果图中的装置被颠倒，则被描述为“在”其它元件或特征“之下”或“下面”的元件将取向为“在”其它元件或特征“之上”或“上面”。
本领域技术人员应该理解，在本文中，除非另有说明，表述“厚度”指的是沿垂直于显示面板设置有各个膜层的表面的尺寸，即沿显示面板的出光方向的尺寸。
在本文中，除非另有说明，表述“构图工艺”一般包括光刻胶的涂布、曝光、显影、刻蚀、光刻胶的剥离等步骤。表述“一次构图工艺”意指使用一块掩模板形成图案化的层、部件、构件等的工艺。
需要说明的是，表述“同一层”，“同层设置”或类似表述，指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺对该膜层图案化所形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的。这些特定图形还可能处于不同的高度或者具有不同的厚度。
在本文中，除非另有说明，表述“电连接”可以表示两个部件或元件直接电连接，例如，部件或元件A与部件或元件B直接接触，并且二者之间可以传递电信号；也可以表示两个部件或元件通过例如导电线的导电媒介电连接，例如，部件或元件A通过导电线与部件或元件B电连接，以在两个部件或元件之间传递电信号；还可以表示两个部件或元件通过至少一个电子元器件电连接，例如，部件或元件A通过至少一个薄膜晶体管与部件或元件B电连接，以在两个部件或元件之间传递电信号。
在一示例中，提供一种OLED显示面板，显示面板包括发光器件和用于向发光器件提供驱动信号的像素电路。像素电路包括能够根据栅源电压产生驱动信号的驱动晶体管。在该示例中，像素电路配置为，在一个帧周期驱动与其电连接 的发光器件进行发光。其中，该帧周期包括一个数据写入阶段和一个发光阶段，在数据写入阶段，可以向驱动晶体管的栅极提供各种电信号，例如初始化信号、数据信号和驱动晶体管的阈值电压等，并使得最终在驱动晶体管的栅极写入与数据信号相关的电信号。在发光阶段，可以向驱动晶体管的源极提供一恒定电信号，此时，驱动晶体管可以根据栅源电压，输出与数据信号相关驱动驱动电流，以驱动发光器件进行发光。
在该示例中，显示面板还包括设置在像素电路所在层背光侧的多种传感器，例如红外传感器和光线传感器等。这些传感器需要尽可能的不被遮挡，从而保证能够有效工作。目前，为了获得更高的屏占比，可以在显示面板的显示区上设置透明孔(Hole)，并将上述的传感器放置于透明孔中，透明孔中不设置或尽量少地设置像素电路等可能会遮挡光线的电器件。这样一来，一方面可以使得传感器不被遮挡，同时还能使得显示区尽量大，从而提高屏占比。然而，这种设计会使得透明孔周边产生显示色斑(Hole Mura)不良，影响显示效果。其中，色斑不良是指：由于显示亮度不均匀导致的各种痕迹的现象。
发明人在研究中发现，导致Hole Mura形成的原因之一在于：由于透明孔处一般不设置或尽量少地设置电器件，这就使得透明孔附近的引线相较于其他位置的引线的负载较小，其中，引线例如可以包括传输初始化信号的初始化信号引线等。而这就使得在与负载较小的引线电连接的像素电路中，驱动晶体管的栅极最终写入的电信号达不到需求值，例如，由于用于提供初始化信号的引线负载较小，写入至驱动晶体管的栅极的初始化信号的电位将有可能偏正，而这会影响驱动晶体管的栅极的最终电位，进而影响驱动晶体管输出的驱动电流，最终使得至发光器件发暗而导致Hole Mura。
有鉴于此，本公开的实施例提供一种像素电路，图1示意性示出了本公开实施例的像素电路的功能模块图之一，图2示意性示出了本公开实施例中的像素电路的驱动时序图之一，结合图1和图2所示，其中，像素电路配置为：在第X个帧周期驱动与其电连接的发光器件进行发光。第X个帧周期包括Y个数据写入阶段T和Z个发光阶段E，Y个数据写入阶段T中的第y个包括第一子阶段T1、第二子阶段T2和第三子阶段T3。本公开实施例提供的像素电路包括：驱动晶体管M1、第一复位模块10、选通模块20和输入模块30。其中，X、Y、Z和y均为正整数，并且y小于或等于Y，Y大于Z。例如，Z＝1，Y≥2。
在本公开实施例中，像素电路在一个帧周期中，可以包括多个数据写入阶段T和在最后一个数据写入阶段T之后的一个或多个发光阶段E。换句话说，在一个帧周期中，可以在发光阶段E之前重复进行多个数据写入阶段T，在至少一个数据写入阶段T中，可以通过第一子阶段T1，第二子阶段T2和第三子阶段T3实现复位、阈值补偿以及目标数据写入等操作，因此，当一个帧周期设置多个数据写入阶段T后，通过多个数据写入阶段T，能够重复多次第一子阶段T1、第二子阶段T3和第三子阶段T3，也即重复多次复位、阈值补偿以及目标数据写入操作。其中，目标数据可以是指由数据信号端Data提供的数据信号。
可选地，第一子阶段T1、第二子阶段T2和第三子阶段T3三者可以互不交叠；或者，第一子阶段T1、第二子阶段T2和第三子阶段T3中的至少两者交叠设置，例如，第三子阶段T3在第二子阶段T2之内等。再例如，第三扫描端Gate3的第三扫描信号和第二扫描端Gate2的第二扫描信号同步。
在发光阶段E，可以使得驱动晶体管M1与发光器件L导通，从而驱动发光器件L发光。
具体地，驱动晶体管M1与发光器件L电连接。第一复位模块10与驱动晶体管M1电连接，第一复位模块10配置为：在第一子阶段T1，响应于第一扫描信号，将第一初始化信号传输至驱动晶体管M1的栅极。例如：驱动晶体管M1的第一极与发光器件L电连接。第一复位模块10与驱动晶体管M1的栅极、第一扫描端Gate1和第一初始化端Vin1电连接，第一复位模块10具体配置为，响应于第一扫描端Gate1的第一扫描信号，将第一初始化端Vin1的第一初始化信号传输至驱动晶体管M1的栅极。
选通模块20与驱动晶体管M1电连接，选通模块20配置为，在第二子阶段T2，响应于第二扫描信号，对驱动晶体管M1进行阈值补偿。例如：选通模块20与第二扫描端Gate2、以及驱动晶体管M1的第一极和栅极电连接，选通模块20具体配置为：响应于第二扫描端Gate2的第二扫描信号，将驱动晶体管M1的栅极与驱动晶体管M1的第一极导通，以对驱动晶体管M1进行阈值补偿。
输入模块30与驱动晶体管M1电连接，输入模块30配置为：在第三子阶段T3，响应于第三扫描信号，将数据信号传输至驱动晶体管M1。例如：输入模块30与驱动晶体管M1的第二极、第三扫描端Gate3和数据信号端Data电连接，输入模块30具体配置为：响应于第三扫描端Gate3的第三扫描信号，将数据信 号端Data的数据信号传输至驱动晶体管M1的第二极。
在本公开实施例中，发光器件L为OLED发光器件，在发光阶段E，驱动晶体管M1能够响应于其栅极和第二极之间的压差，为发光器件L提供驱动电流，以驱动发光器件L发光。
在本公开实施例中，在第一子阶段T1，可以对驱动晶体管M1的栅极进行复位，从而使得在多个帧周期中，驱动晶体管M1的栅极的初始电位相同，从而有利于提高显示均一性。
在本公开实施例中，在第二子阶段T2，通过将驱动晶体管M1的栅极与第一极导通，可以获取驱动晶体管M1的阈值电压Vth，并传输至驱动晶体管M1的栅极，例如，阈值电压Vth可以写入至连接在驱动晶体管M1的栅极和一恒定电压端之间的存储电容C中。这样一来，在发光阶段E，可以消除阈值电压Vth对驱动晶体管M1输出的电流大小的影响。
在本公开实施例中，在第三子阶段T3，通过将数据信号端Data的数据信号传输至驱动晶体管M1的第二极，进而可以通过驱动晶体管M1和选通模块20将数据信号传输至驱动晶体管M1的栅极，由于驱动晶体管M1是根据其栅极的电压和第一极的电压输出驱动电流的，因此，驱动晶体管M1输出的驱动电流的大小与数据信号相关，从而使得发光器件L在响应于驱动电流而发光时，其发光亮度与数据信号相关，进而通过数据信号，控制发光器件L的发光亮度。
在本公开实施例中，如前文所述，对于一个像素电路，使其一个帧周期包括多个数据写入阶段T，每个数据写入阶段T中均可以包括用于实现复位、阈值补偿和目标数据写入操作的和第一子阶段T1、第二子阶段T2和第三子阶段T3。这样一来，能够明显减弱引线负载对最终写入至驱动晶体管M1的栅极的电信号的影响，例如，在一个帧周期中，通过对驱动晶体管M1的栅极电位进行多次重置，能够使得最终写入至驱动晶体管M1的栅极的第一初始化信号的电位向负向偏移，从而抵消由于引线负载较小而导致的第一初始化信号电位偏正的问题，进而使得驱动晶体管M1的栅极最终写入的电信号更加接近甚至达到目标值，从而显著改善Hole Mura不良，使其达到肉眼不可见的效果。
下面结合图1至图6c对本公开实施例的像素电路进行进一步的说明。
在一些具体实施例中，像素电路可以采用7T1C结构，也可以采用8T1C结构等，具体可以根据实际需要确定，在此不作限制。
图3示意性示出了本公开实施例的像素电路采用7T1C结构的等效电路图，如图3所示，下面首先以7T1C结构为例，对本公开实施例中的像素电路进行进一步的说明。
在一些具体实施例中，第一复位模块10包括第一复位晶体管M2，选通模块20包括第一选通晶体管M3，输入模块30包括第一输入晶体管M4。
第一复位晶体管M2的第一极与驱动晶体管M1的栅极和第一选通晶体管M3的第一极电连接，第一复位晶体管M2的栅极与用于提供第一扫描信号的第一扫描端Gate1电连接，第一复位晶体管M2的第二极与用于提供第一初始化信号的第一初始化端Vin1电连接。
第一选通晶体管M3的栅极与用于提供第二扫描信号的第二扫描端Gate2电连接，第一选通晶体管M3的第一极与驱动晶体管M1的第一极电连接。
第一输入晶体管M4的第一极与驱动晶体管M1的第二极电连接，第一输入晶体管M4的栅极与用于提供第三扫描信号的第三扫描端Gate3电连接，第一输入晶体管M4的第二极与数据信号端Data电连接。
在一些具体实施例中，第一复位晶体管M2和第一选通晶体管M3为第一型晶体管，第一输入晶体管M4为第二型晶体管，第一型晶体管和第二型晶体管的晶体管类型不同。
在本公开实施例中，像素电路可以采用LTPO技术实现，例如，第一型晶体管可以包括通过IGZO工艺实现的N型晶体管，第二型晶体管可以包括通过LTPS工艺实现的P型晶体管。
需要说明的是，在本公开实施例中，晶体管按照电学性能可以划分为源极、漏极和栅极。需要说明的是，在本公开实施例中，晶体管的第一极和第二极仅仅是用于区分晶体管的两个不同极，而并非实际表示晶体管的具体某一个极，换句话说，晶体管的第一极既非特指源极也非特指漏极，晶体管的第二极既非特指源极也非特指漏极，晶体管的第一极和第二极具体哪一个为源极哪一个为漏极可以根据晶体管在像素电路中的实际连接方式确定，在此不作限制。
在一些具体实施例中，像素电路还包括连接在驱动晶体管M1的栅极以及第一电压端ELVDD之间的存储电容C，以及下文将会提到的发光控制模块和第二复位模块，具体地将在下文进行详细介绍，在此先不赘述。
在本公开实施例中第一扫描信号、第二扫描信号和第三扫描信号均是指“有 效电平信号”。“有效电平信号”是指输入至晶体管的控制极(也即晶体管的栅极)后能够控制晶体管导通的信号，相应的，“非有效电平信号”是指输入至晶体管的控制极后能够控制晶体管截止的信号。对于N型晶体管而言，高电平信号为有效电平信号，低电平信号为非有效电平信号。对于P型晶体管而言，低电平信号为有效电平信号，高电平信号为非有效电平信号。
下面结合图2至图4b对本公开实施例中，当像素电路采用7T1C结构时，数据写入阶段T的三种方案进行说明。
如图2所示，在一些具体实施例中，第X个帧周期包括Y个数据写入阶段T，Y个数据写入阶段T中的每个包括第一子阶段T1、第二子阶段T2和第三子阶段T3。其中，Y个数据写入阶段T彼此之间互不交叠，并且，在第y个数据写入阶段T中：第一子阶段T1与第二子阶段T2不交叠。第三子阶段T3在第二子阶段T2之内。
在本公开实施例中，在第一子阶段T1，向第一扫描端Gate1提供第一扫描信号，此时，第一复位晶体管M2开启，第一初始化端Vin1的第一初始化信号传输至驱动晶体管M1的栅极，并写入至存储电容C中。
在第一子阶段T1达到预设时长后，向第一扫描端Gate1提供非有效电平信号，此时，第一复位晶体管M2截止，第一子阶段T1结束。之后，向第二扫描端Gate2提供第二扫描信号，开始第二子阶段T2，此时，第一选通晶体管M3开启，驱动晶体管M1的栅极和第一极导通，驱动晶体管M1的阈值电压被写入至存储电容C中。
在第二子阶段T2结束之前，向第三扫描端Gate3提供第三扫描信号，也即，开始第三子阶段T3，此时，第一输入晶体管M4开启，数据信号端Data提供的数据信号经过第一输入晶体管M4、驱动晶体管M1和第一选通晶体管M3，传输至驱动晶体管M1的栅极，并被写入至存储电容C中。
在第三子阶段T3达到预设时长后，向第三扫描端Gate3提供非有效电平信号，此时，第一输入晶体管M4截止，第三子阶段T3结束。
可选地，可以在第二子阶段T2结束之前，使第三子阶段T3结束；或者，使二子阶段T2与第三子阶段T3同时结束。优选地，在本公开实施例中，使第三子阶段在第二子阶段T2结束之前结束，从而能够取得较好的发光均一性。
在一些具体实施例中，第一子阶段T1的时长与第二子阶段T2的时长大致 相同。
在一些具体实施例中，第二子阶段T2的时长与第三子阶段T3的时长之比可以设置为9至15，包括边界值，例如，第二子阶段T2的时长与第三子阶段T3的时长之比可以设置为12。
在一些具体实施例中，当第二子阶段T2达到目标时长时，开始第三子阶段T3，目标时长可以为第二子阶段T2时长的1/5至1/3，包括边界值。例如，目标时长可以为第二子阶段T2时长的1/4。
在第二子阶段T2达到预设时长后，向第二扫描端Gate2提供非有效电平信号，此时，第一选通晶体管M3截止，第二子阶段T2结束。
以上，为本示例中一个完整的数据写入阶段T，在本示例中，在一个帧周期中，可以执行多次上述的数据写入阶段T，例如，在一些具体实施例中，Y大于或等于3，例如，Y＝3，也就是说，在一个帧周期中，执行三次数据写入阶段T，从而能够较佳的改善Hole Mura。
在一些具体实施例中，在第X个帧周期中，第二子阶段T2和第三子阶段T3多次交叠，例如，交叠次数大等于Z。示例性地，在第X个帧周期中，Y＝3，Z＝1，也即，在第X个帧周期中存在三个数据写入阶段T和一个发光阶段E，此时，可以在第一个数据写入阶段T中，使第三子阶段T3位于第二子阶段T2之内，在第二个数据写入阶段T和/或第三个数据写入阶段T中，使第三子阶段T3位于第二子阶段T2之内。
可选地，在第X个帧周期中，第二子阶段T2和第三子阶段T3的交叠次数等于Y，例如，在每个数据写入阶段T，均使第三子阶段T3位于第二子阶段T2之内。
在一个帧周期中，在最后一个数据写入阶段T完成后，可以进入Z个发光阶段E，以使驱动晶体管M1根据其栅极的电压和第二极的电压产生驱动电流，以驱动发光器件L进行发光。可选地，Z≥1，例如，Z＝2，也即，在一个帧周期中，可以进行2次发光阶段E。
图4a示意性示出了本公开实施例中的像素电路的驱动时序图之二，如图4a所示，在一些具体实施例中，Y个数据写入阶段T彼此之间互不交叠，并且，在第y个数据写入阶段T中：第一子阶段T1与第二子阶段T2部分交叠。第三子阶段T3在第二子阶段T2之内，并且，第三子阶段T3与第一子阶段T1不交叠。
在本公开实施例中，在第一子阶段T1，向第一扫描端Gate1提供第一扫描信号，此时，第一复位晶体管M2开启，第一初始化端Vin1的第一初始化信号传输至驱动晶体管M1的栅极，并写入至存储电容C中。
在第一子阶段T1结束之前，向第二扫描端Gate2提供第二扫描信号，开始第二子阶段T2，此时，第一选通晶体管M3开启，驱动晶体管M1的栅极和第一极导通，驱动晶体管M1的阈值电压被写入至存储电容C中。在第一子阶段T1达到预设时长后，向第一扫描端Gate1提供非有效电平信号，此时，第一复位晶体管M2截止,第一子阶段T1结束。
在第二子阶段T2结束之前，第一子阶段T1结束之后，向第三扫描端Gate3提供第三扫描信号，也即，开始第三子阶段T3，此时，第一输入晶体管M4开启，数据信号经过第一输入晶体管M4、驱动晶体管M1和第一选通晶体管M3，传输至驱动晶体管M1的栅极，并被写入至存储电容C中。
在第三子阶段T3达到预设时长后，向第三扫描端Gate3提供非有效电平信号，此时，第一输入晶体管M4截止，第三子阶段T3结束。
在一些具体实施例中，第一子阶段T1的开始时间与第二子阶段T2的开始时间之差大于第二子阶段T1的开始时间与第三子阶段T3的开始时间之差，这样一来，可以使得第三子阶段T3的开始时间与第二子阶段T2的开始时间较为接近，而这有利于提高发光均一性。
在第二子阶段T2达到预设时长后，向第二扫描端Gate2提供非有效电平信号，此时，第一选通晶体管M3截止,第二子阶段T2结束。
以上，为本示例中一个完整的数据写入阶段T，在最后一个数据写入阶段T完成后，可以进入发光阶段E。
在一些具体实施例中，在第X个帧周期中，第一子阶段T1和第二子阶段T2多次交叠，例如，交叠次数大等于Z。示例性地，在第X个帧周期中，Y＝3，Z＝1，也即，在第X个帧周期中存在三个数据写入阶段T和一个发光阶段E，此时，可以在第一个数据写入阶段T中，使第一子阶段T1与第二子阶段T2部分交叠，在第二个数据写入阶段T和/或第三个数据写入阶段T中，使第一子阶段T1与第二子阶段T2部分交叠。
需要说明的是，本实施例中的未详尽说明可以参见前述实施例，例如，“在第X个帧周期中，第二子阶段T2和第三子阶段T3多次交叠”，以及“在第二子 阶段T2结束之前，使第三子阶段T3结束；或者，使二子阶段T2与第三子阶段T3同时结束”等，在此不再赘述。
图4b示意性示出了本公开实施例中的像素电路的驱动时序图之三，如图4b所示，在一些具体实施例中，第y个数据写入阶段T中的第三子阶段T23在第y个数据写入阶段T中的第二子阶段T22之内。第y个数据写入阶段T中的第一子阶段T21与第y个数据写入阶段T中的第二子阶段T22不交叠。第y个数据写入阶段T中的第一子阶段T21与第y-1个数据写入阶段T中的第二子阶段T12以及第三子阶段T13至少部分交叠。
在本公开实施例中，在第y-1个数据写入阶段T中的第一子阶段T11，向第一扫描端Gate1提供第一扫描信号，此时，第一复位晶体管M2开启，第一初始化端Vin1的第一初始化信号传输至驱动晶体管M1的栅极，并写入至存储电容C中。
在第一子阶段T11达到预设时长后，向第一扫描端Gate1提供非有效电平信号，此时，第一复位晶体管M2截止，第y-1个数据写入阶段T中的第一子阶段T11结束。
之后，向第二扫描端Gate2提供第二扫描信号，开始第y-1个数据写入阶段T中的第二子阶段T12，此时，第一选通晶体管M3开启，驱动晶体管M1的栅极和第一极导通，驱动晶体管M1的阈值电压被写入至存储电容C中。
在第y-1个数据写入阶段T中的第二子阶段T12结束之前，再次向第一扫描端Gate1提供第一扫描信号，开始第y个数据写入阶段T中的第一子阶段T21，此时，第一复位晶体管M2开启，第一初始化端Vin1的第一初始化信号传输至驱动晶体管M1的栅极，并写入至存储电容C中。
在第y-1个数据写入阶段T中的第二子阶段T12结束之前，向第三扫描端Gate3提供第三扫描信号，也即，开始第y-1个数据写入阶段T中的第三子阶段T13，此时，第一输入晶体管M4开启，数据信号经过第一输入晶体管M4、驱动晶体管M1和第一选通晶体管M3，传输至驱动晶体管M1的栅极，并被写入至存储电容C中。
在第y-1个数据写入阶段T中的第三子阶段T13达到预设时长后，向第三扫描端Gate3提供非有效电平信号，此时，第一输入晶体管M4截止，第y-1个数据写入阶段T中的第三子阶段T13结束。
在第y个数据写入阶段T中的第一子阶段T21结束之前，向第二扫描端Gate2提供非有效电平信号，此时，第一选通晶体管M3截止，第y-1个数据写入阶段T中的第二子阶段T12结束。
在一些具体实施例中，在第X个帧周期中，第一子阶段T1和第二子阶段T2多次交叠，例如，交叠次数大等于Z且小于Y。示例性地，在第X个帧周期中，Y＝3，Z＝1，也即，在第X个帧周期中存在三个数据写入阶段T和一个发光阶段E，假设y＝2，此时，可以使第一个数据写入阶段T的第一子阶段T11与任意一个第二子阶段(T12、T22和T32)和第三子阶段(T13、T23和T33)均不交叠，使第一个数据写入阶段T的第二子阶段T12与第二个数据写入阶段T的第一子阶段T21部分交叠，使第二个数据写入阶段T的第二子阶段T22与第三个数据写入阶段T的第一子阶段T31部分交叠。
需要说明的是，本实施例中的未详尽说明可以参见前述实施例，例如，“在第X个帧周期中，第二子阶段T2和第三子阶段T3多次交叠”，以及“在第二子阶段T2结束之前，使第三子阶段T3结束；或者，使二子阶段T2与第三子阶段T3同时结束”等，在此不再赘述。
在一些具体实施例中，y小于Y，第Y个数据写入阶段T(也即一个帧周期中最后一个数据写入阶段T)中的第二子阶段T32与Y个数据写入阶段T中任意一个的第一子阶段(T11、T21或者T31)均不交叠。
可选地，在第Y个数据写入阶段中的第三子阶段T33位于第二子阶段T32之内，因此，第Y个数据写入阶段中的第三子阶段T33与Y个数据写入阶段T中任意一个的第一子阶段(T11、T21或者T31)均不交叠。
这样一来，可以使得最后一个数据写入阶段T中最终写入的数据信号不受初始化信号的干扰。在最后一个数据写入阶段T完成后，可以进入发光阶段E
结合图1和图2所示，在一些具体实施例中，第X个帧周期还包括位于第Y个数据写入阶段T之后的发光阶段E，像素电路还包括发光控制模块40，发光控制模块40与发光控制端EM、第一电压端ELVDD、驱动晶体管M1的第二极、驱动晶体管M1的第一极和发光器件L电连接，发光控制模块40配置为：在发光阶段E，响应于发光控制端EM的发光控制信号，将第一电压端ELVDD的第一电压信号传输至驱动晶体管M1的第二极，以及，将驱动晶体管M1的第一极与发光器件L导通，从而使得驱动晶体管M1的驱动电流能够传输至发光器件L， 以驱动发光器件L发光。
结合图1至图3所示，在一些具体实施例中，发光控制模块40包括第一发光控制晶体管M5和第二发光控制晶体管M6。
第一发光控制晶体管M5的第一极与驱动晶体管M1的第二极电连接，第一发光控制晶体管M5的栅极与发光控制端EM电连接，第一发光控制晶体管M5的第二极与第一电压端ELVDD电连接。
第二发光控制晶体管M6的第一极与发光器件L的第二极电连接，第二发光控制晶体管M6的栅极与发光控制端EM电连接，第二发光控制晶体管M6的第二极与驱动晶体管M1的第一极电连接。
在发光阶段E，向发光控制端EM提供发光控制信号，此时，第一发光控制晶体管M5和第二发光控制晶体管M6均开启，第一电压端ELVDD的第一电压信号传输至驱动晶体管M1的第二极，而驱动晶体管M1产生的驱动电流可以传输至发光器件L。
在一些具体实施例中，发光器件L的第一极与第二电压端ELVSS电连接，像素电路还包括第二复位模块50，第二复位模块50与第二初始化端Vin2、第三扫描端Gate3和发光器件L的第二极电连接，第二复位模块50配置为：在第三子阶段T3，响应于第三扫描端Gate3的第三扫描信号，将第二初始化端Vin2的第二初始化信号传输至发光器件L的第二极，以对发光器件L的第二极进行复位。
在一些具体实施例中，第二复位模块50包括第二复位晶体管M7。第二复位晶体管M7的第一极与发光器件L的第二极电连接，第二复位晶体管M7的栅极与第三扫描端Gate3电连接，第二复位晶体管M7的第二极与第二初始化端Vin2电连接。
在一些具体实施例中，像素电路还可以采用8T1C结构，图5a示意性示出了本公开实施例的像素电的功能模块图之二，图5b示意性示出了本公开实施例的像素电路采用8T1C结构的等效电路图，结合图5a和图5b所示，相较于7T1C结构，8T1C结构中加入了第三复位模块60。
图6a示意性示出了本公开实施例中的像素电路的驱动时序图之四，如图6a所示，在一些具体实施例中，第X个帧周期还包括多个重置阶段T’，在每个数据写入阶段T之前，配置有至少一个重置阶段T’。其中，进入数据写入阶段T 之前具体可以是指，进入数据写入阶段T中的第一子阶段T1之前。像素电路还包括第三复位模块60，第三复位模块60与第四扫描端Gate4、第三初始化端Vin3和驱动晶体管M1的第二极电连接，第三复位模块60配置为：在重置阶段T’，响应于第四扫描端Gate4的第四扫描信号，将第三初始化端Vin3的第三初始化信号传输至驱动晶体管M1的第二极，以对驱动晶体管M1的第二极进行复位。
在一些具体实施例中，第三复位模块60包括第三复位晶体管M8。第三复位晶体管M8的第一极与驱动晶体管M1的第二极电连接，第三复位晶体管M8的栅极与第四扫描端Gate4电连接，第三复位晶体管M8的第二极与第三初始化端Vin3电连接。
在本公开实施例中，第一复位晶体管M2和第一选通晶体管M3为第一型晶体管，第一输入晶体管M4和第三复位晶体管M8为第二型晶体管，第一型晶体管和第二型晶体管的未详尽描述具体可以参见前述实施例，在此不再赘述。
下面结合图6a至图6c对本公开实施例中，当像素电路采用8T1C结构时，数据写入阶段T的三种方案进行说明。
在一些具体实施例中，重置阶段T’与第一子阶段T1、第二子阶段T2和第三子阶段T3中的任一者均不交叠。
如图6a所示，在一些具体实施例中，Y个数据写入阶段T之间互不交叠，在第y个数据写入阶段T中：第一子阶段T1和第二子阶段T2不交叠。第三子阶段T3在第二子阶段T2之内。
在本公开实施例中，首先向第四扫描端Gate4提供第四扫描信号，开始重置阶段T’，此时，第三复位晶体管M8开启，第三初始化端Vin3的第三初始化信号经过第三复位晶体管M8传输至驱动晶体管M1的第二极。
在重置阶段T’达到预设时长后，向第四扫描端Gate4提供非有效电平信号，此时，第三复位晶体管M8截止，重置阶段T’结束。
之后，进入数据写入阶段T的第一子阶段T1，在第一子阶段T1，向第一扫描端Gate1提供第一扫描信号，此时，第一复位晶体管M2开启，第一初始化端的第一初始化信号传输至驱动晶体管M1的栅极，并写入至存储电容C中。
在第一子阶段T1达到预设时长后，向第一扫描端Gate1提供非有效电平信号，此时，第一复位晶体管M2截止，第一子阶段T1结束。之后，向第二扫描端Gate2提供第二扫描信号，开始第二子阶段T2，此时，第一选通晶体管M3 开启，驱动晶体管M1的栅极和第一极导通，驱动晶体管M1的阈值电压被写入至存储电容C中。
在第二子阶段T2结束之前，向第三扫描端Gate3提供第三扫描信号，也即，开始第三子阶段T3，此时，第一输入晶体管M4开启，数据信号经过驱动晶体管M1和第一选通晶体管M3，传输至驱动晶体管M1的栅极，并被写入至存储电容C中。
在第三子阶段T3达到预设时长后，，向第三扫描端Gate3提供非有效电平信号，此时，第一输入晶体管M4截止，第三子阶段T3结束。
在第二子阶段T2达到预设时长后，向第二扫描端Gate2提供非有效电平信号，此时，第一选通晶体管M3截止，第二子阶段T2结束。
在最后一个数据写入阶段T完成后，可以进入发光阶段E。
在一些具体实施例中，重置阶段T’的次数大于或等于数据写入入阶段T的次数。
在一些具体实施例中，第X个帧周期还包括位于第Y个数据写入阶段T之后的发光阶段E，在第Y个数据写入阶段T与发光阶段E之间，配置有至少一个重置阶段T’，从而在进入发光阶段E之前，利用第三初始化端Vin3的第三初始化信号对驱动晶体管M1的第二极的电位进行重置，从而有利于在发光阶段E中，驱动晶体管M1能够输出更加稳定的驱动电流信号。
图6b示意性示出了本公开实施例中的像素电路的驱动时序图之五，如图6b所示，在一些具体实施例中，Y个数据写入阶段T之间互不交叠，在第y个数据写入阶段T中：第一子阶段T1与第二子阶段T2部分交叠。第三子阶段T3在第二子阶段T2之内，并且，第三子阶段T3与第一子阶段T1不交叠。
在本公开实施例中，首先向第四扫描端Gate4提供第四扫描信号，开始重置阶段T’，此时，第三复位晶体管M8开启，第三初始化端Vin3的第三初始化信号经过第三复位晶体管M8传输至驱动晶体管M1的第二极。
在重置阶段T’达到预设时长后，向第四扫描端Gate4提供非有效电平信号，此时，第三复位晶体管M8截止，重置阶段T’结束。
之后，进入数据写入阶段T的第一子阶段T1，在第一子阶段T1，向第一扫描端Gate1提供第一扫描信号，此时，第一复位晶体管M2开启，第一初始化端的第一初始化信号传输至驱动晶体管M1的栅极，并写入至存储电容C中。
在第一子阶段T1结束之前，向第二扫描端Gate2提供第二扫描信号，开始第二子阶段T2，此时，第一选通晶体管M3开启，驱动晶体管M1的栅极和第一极导通，驱动晶体管M1的阈值电压被写入至存储电容C中。在第一子阶段T1达到预设时长后，向第一扫描端Gate1提供非有效电平信号，此时，第一复位晶体管M2截止,第一子阶段T1结束。
在第二子阶段T2结束之前，第一子阶段T1结束之后，向第三扫描端Gate3提供第三扫描信号，也即，开始第三子阶段T3，此时，第一输入晶体管M4开启，数据信号经过驱动晶体管M1和第一选通晶体管M3，传输至驱动晶体管M1的栅极，并被写入至存储电容C中。
在第三子阶段T3达到预设时长后，，向第三扫描端Gate3提供非有效电平信号，此时，第一输入晶体管M4截止，第三子阶段T3结束。
在第二子阶段T2达到预设时长后，向第二扫描端Gate2提供非有效电平信号，此时，第一选通晶体管M3截止,第二子阶段T2结束。
在最后一个数据写入阶段T完成后，可以再进行一次重置阶段T’，之后进入发光阶段E。
图6c示意性示出了本公开实施例中的像素电路的驱动时序图之六，如图6c所示，在一些具体实施例中，第y个数据写入阶段T中的第三子阶段T23在第y个数据写入阶段T中的第二子阶段T22之内。第y个数据写入阶段T中的第一子阶段T21与第y个数据写入阶段T中的第二子阶段22不交叠，第y个数据写入阶段T中的第一子阶段T21与第y-1个数据写入阶段T中的第二子阶段T12以及第三子阶段T13至少部分交叠。
在本公开实施例中，首先向第四扫描端Gate4提供第四扫描信号，开始第y-1个重置阶段T1’，此时，第三复位晶体管M8开启，第三初始化端Vin3的第三初始化信号经过第三复位晶体管M8传输至驱动晶体管M1的第二极。
在第y-1个重置阶段T1’达到预设时长后，向第四扫描端Gate4提供非有效电平信号，此时，第三复位晶体管M8截止，第y-1个重置阶段T1’结束。
之后，进入第y-1个数据写入阶段T中的第一子阶段T11，在本公开实施例中，在第y-1个数据写入阶段T中的第一子阶段T11，向第一扫描端Gate1提供第一扫描信号，此时，第一复位晶体管M2开启，第一初始化端Vin1的第一初始化信号传输至驱动晶体管M1的栅极，并写入至存储电容C中。
在第一子阶段T11达到预设时长后，向第一扫描端Gate1提供非有效电平信号，此时，第一复位晶体管M2截止，第y-1个数据写入阶段T中的第一子阶段T11结束。
之后，再次向第四扫描端Gate4提供第四扫描信号，开始第y个重置阶段T2’，此时，第三复位晶体管M8开启，第三初始化端Vin3的第三初始化信号经过第三复位晶体管M8传输至驱动晶体管M1的第二极。
在第y个重置阶段T2’达到预设时长后，向第四扫描端Gate4提供非有效电平信号，此时，第三复位晶体管M8截止，第y个重置阶段T2’结束。
之后，向第二扫描端Gate2提供第二扫描信号，开始第y-1个数据写入阶段T中的第二子阶段T12，此时，第一选通晶体管M3开启，驱动晶体管M1的栅极和第一极导通，驱动晶体管M1的阈值电压被写入至存储电容C中。
在第y-1个数据写入阶段T中的第二子阶段T12结束之前，再次向第一扫描端Gate1提供第一扫描信号，开始第y个数据写入阶段T中的第一子阶段T21，此时，第一复位晶体管M2开启，第一初始化端Vin1的第一初始化信号传输至驱动晶体管M1的栅极，并写入至存储电容C中。
在第y-1个数据写入阶段T中的第二子阶段T12以及第y个数据写入阶段T中的第一子阶段T21结束之前，向第三扫描端Gate3提供第三扫描信号，也即，开始第y-1个数据写入阶段T中的第三子阶段T3，此时，第一输入晶体管M4开启，数据信号经过驱动晶体管M1和第一选通晶体管M3，传输至驱动晶体管M1的栅极，并被写入至存储电容C中。
第y-1个数据写入阶段T中的第三子阶段T13达到预设时长后，，向第三扫描端Gate3提供非有效电平信号，此时，第一输入晶体管M4截止，第y-1个数据写入阶段T中的第三子阶段T13结束。
在第y-1数据写入阶段T中的第二子阶段T12达到预设时长后，向第二扫描端Gate2提供非有效电平信号，此时，第一选通晶体管M3截止，第y-1个数据写入阶段T中的第二子阶段T12结束。
在一些具体实施例中，第Y个数据写入阶段T中的第二子阶段T32与Y个数据写入阶段T中任意一个的第一子阶段(T11、T21和T31)均不交叠，从而使得最后一个数据写入阶段T中最终写入的数据信号不受第一初始化信号的干扰。
在一些具体实施例中，在第Y-1个数据写入阶段T中的第二子阶段T22与第Y个数据写入阶段T中的第二子阶段T32之间，进行至少一次重置阶段T3’。
在最后一个数据写入阶段T完成后，可以再进行一次重置阶段T4’，之后，进入发光阶段E。
需要说明的是，图6a至图6c所示出的驱动时序相较于图2、图4a和图4b所示出的驱动时序而言，主要差异在于增加了第四扫描端Gate4的驱动时序，图6a至图6c所示出的第一扫描端Gate1、第二扫描端Gate2和第三扫描端Gate3的驱动时序相较于图2、图4a和图4b大致相同，因此，本公开实施例的关于第一扫描端Gate1、第二扫描端Gate2和第三扫描端Gate3的驱动时序未详尽说明可以参见前述实施例，在此不再赘述。
采用本发明实施例中的像素电路，在一个帧周期内对像素电路进行多次复位操作、阈值补偿操作和数据写入操作，从而改善Hole Mura不良，提高了显示效果。不仅如此，通过实验看出，通过上述方式，残像和拖尾也得到一定程度的改善，具体如表1所示。
表1
Figure PCTCN2022094429-appb-000001
本公开的实施例还提供一种像素电路的驱动方法，其中，驱动方法配置为：在第X个帧周期，控制驱动电路，以使驱动电路驱动与其电连接的发光器件L进行发光。第X个帧周期包括Y个数据写入阶段T和Z个发光阶段，Y个数据写入阶段T中的第y个包括第一子阶段、第二子阶段和第三子阶段，像素电路包括第一复位模块、选通模块和输入模块，图7示意性示出了本公开实施例的驱动方法的流程图，如图7所示，本公开实施例的驱动方法包括步骤S210至步骤S230。
需要说明的是，虽然图中的各步骤按照箭头的指示依次显示，但是，这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，图中的至少部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替的执行。
在步骤S210，在第一子阶段，提供第一扫描信号，以使第一复位模块10响应于第一扫描信号，将第一初始化信号传输至驱动晶体管M1。
例如：驱动晶体管M1的第一极与发光器件L电连接。第一复位模块10与驱动晶体管M1的栅极、第一扫描端Gate1和第一初始化端Vin1电连接。在第一子阶段，向第一扫描端Gate1提供第一扫描信号，以使第一复位模块10响应于第一扫描端Gate1的第一扫描信号，将第一初始化端的初始化信号传输至驱动晶体管M1的栅极。
在步骤S220，在第二子阶段，提供第二扫描信号，以使选通模块20响应于第二扫描信号，对驱动晶体管M1进行阈值补偿。
例如：选通模块20与第二扫描端Gate2、以及驱动晶体管M1的第一极和栅极电连接。在第二子阶段，向第二扫描端Gate2提供第二扫描信号，以使选通模块20响应于第二扫描端Gate2的第二扫描信号，将驱动晶体管M1的栅极与驱动晶体管M1的第一极导通，以对驱动晶体管M1进行阈值补偿。
在步骤S230，在第三子阶段，提供第三扫描信号，以使输入模块30响应于第三扫描信号，将数据信号传输至驱动晶体管M1。
例如：输入模块30与驱动晶体管M1的第二极、第三扫描端Gate3和数据 信号端Data电连接。在第三子阶段，向第三扫描端Gate3提供第三扫描信号，以使输入模块30响应于第三扫描端Gate3的第三扫描信号，将数据信号端Data的数据信号传输至驱动晶体管M1的第二极
其中，X、Y和y均为正整数，且y小于或等于Y。
在本公开实施例中，对于一个像素电路，使其一个帧周期包括多个数据写入阶段T，每个数据写入阶段T中均包括用于实现复位、阈值补偿和目标数据写入操作的和第一子阶段、第二子阶段和第三子阶段。这样一来，在一个帧周期中，可以对驱动晶体管M1的栅极电位进行多次重置，通过实验表明，这能明显改善引线负载减小对最终写入至驱动晶体管M1的栅极的电压值的影响，使得驱动晶体管M1的栅极最终写入的电压值更加接近甚至达到目标值，从而显著优化Mura不良，使其达到肉眼不可见的效果。
本公开的实施例还提供一种显示面板，其中，包括上述的像素电路。
在一些具体实施例中，显示面板包括多行多列像素电路，多行像素电路包括多组，每组包括相邻z行像素电路，同一组像素电路共用一个第二扫描端Gate2，其中，z为正整数。
在本公开实施例中，z可以设置为2，换句话说，每组像素电路包括相邻的两行像素电路，从而节省信号线数量。这样一来，对于这两行像素电路，二者可以响应于同一个第二扫描端Gate2提供的第二扫描信号而进入第二阶段，此时，需要通过调整第二扫描端Gate2提供的第二扫描信号，使这两行像素电路的第三阶段均位于同一个第二阶段内中。
本公开的实施例还提供一种显示装置，其中，包括上述的显示面板。
在本公开的其他实施方式中，显示装置可以包括平板个人计算机(PC)、智能手机、个人数字助理(PDA)、便携式多媒体播放器、游戏机或腕表式电子装置等。然而，本公开的实施例并不意图限制显示装置的类型。在一些示例性实施例中，显示装置不仅可用于诸如电视机(TV)或外部广告牌等大型电子装置中，而且可用于诸如PC、笔记本式计算机、汽车导航装置或相机等中型或小型电子装置中。
本领域技术人员可以理解，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合或/或结合，即使这样的组合或结合没有明确记载于本公开中。特别地，在不脱离本公开精神和教导的情况下，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均 落入本公开的范围。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。本公开的范围由所附权利要求及其等同物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (21)

  1. 一种像素电路，其中，所述像素电路配置为：在第X个帧周期驱动与其电连接的发光器件进行发光；第X个所述帧周期包括Y个数据写入阶段和Z个发光阶段，所述Y个数据写入阶段中的第y个包括第一子阶段、第二子阶段和第三子阶段，所述像素电路包括：
    驱动晶体管；
    第一复位模块，所述第一复位模块与所述驱动晶体管电连接，所述第一复位模块配置为：在所述第一子阶段，响应于第一扫描信号，将第一初始化信号传输至所述驱动晶体管；
    选通模块，所述选通模块与所述驱动晶体管电连接，所述选通模块配置为：在所述第二子阶段，响应于第二扫描信号，对所述驱动晶体管进行阈值补偿；
    输入模块，所述输入模块与所述驱动晶体管电连接，所述输入模块配置为：在所述第三子阶段，响应于第三扫描信号，将数据信号传输至所述驱动晶体管；
    其中，所述X、所述Y、所述Z和所述y均为正整数，并且，所述y小于或等于所述Y，所述Y大于所述Z。
  2. 根据权利要求1所述的像素电路，其中，所述第一复位模块包括第一复位晶体管，所述选通模块包括第一选通晶体管，所述输入模块包括第一输入晶体管；
    所述第一复位晶体管的第一极与所述驱动晶体管的栅极和所述第一选通晶体管的第一极电连接，所述第一复位晶体管的栅极与用于提供所述第一扫描信号的第一扫描端电连接，所述第一复位晶体管的第二极与用于提供所述第一初始化信号的第一初始化端电连接；
    所述第一选通晶体管的栅极与用于提供所述第二扫描信号的第二扫描端电连接，所述第一选通晶体管的第一极与所述驱动晶体管的第一极电连接；
    所述第一输入晶体管的第一极与所述驱动晶体管的第二极电连接，所述第一输入晶体管的栅极与用于提供所述第三扫描信号的第三扫描端电连接，所述第一输入晶体管的第二极与用于提供所述数据信号的数据信号端电连接。
  3. 根据权利要求2所述的像素电路，其中，所述第一复位晶体管和所述第 一选通晶体管为第一型晶体管，所述第一输入晶体管为第二型晶体管，所述第一型晶体管和所述第二型晶体管的晶体管类型不同。
  4. 根据权利要求1至3中任一项所述的像素电路，其中，Y个所述数据写入阶段彼此之间互不交叠，并且，在第y个所述数据写入阶段中：
    所述第一子阶段与所述第二子阶段不交叠；
    所述第三子阶段在所述第二子阶段之内。
  5. 根据权利要求1至3中任一项所述的像素电路，其中，Y个所述数据写入阶段彼此之间互不交叠，并且，在第y个所述数据写入阶段中：
    所述第一子阶段与所述第二子阶段部分交叠；
    所述第三子阶段在所述第二子阶段之内，并且，所述第三子阶段与所述第一子阶段不交叠。
  6. 根据权利要求1至3中任一项所述的像素电路，其中，
    第y个所述数据写入阶段中的所述第三子阶段在第y个所述数据写入阶段中的所述第二子阶段之内；
    第y个所述数据写入阶段中的第一子阶段与第y个所述数据写入阶段中的第二子阶段不交叠；
    第y个所述数据写入阶段中的第一子阶段与第y-1个所述数据写入阶段中的第二子阶段以及第三子阶段至少部分交叠。
  7. 根据权利要求1至3中任一项所述的像素电路，其中，所述y小于所述Y，第Y个所述数据写入阶段中的第二子阶段与Y个所述数据写入阶段中任意一个的所述第一子阶段均不交叠。
  8. 根据权利要求1所述的像素电路，其中，所述像素电路还包括发光控制模块，所述发光控制模块与发光控制端、第一电压端、所述驱动晶体管的第二极、所述驱动晶体管的第一极和所述发光器件电连接，所述发光控制模块配置为：
    在所述发光阶段，响应于所述发光控制端的发光控制信号，将所述第一电压 端的第一电压信号传输至所述驱动晶体管的第二极，以及，将所述驱动晶体管的第一极与所述发光器件导通。
  9. 根据权利要求8所述的像素电路，其中，所述发光控制模块包括第一发光控制晶体管和第二发光控制晶体管；
    所述第一发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述第一发光控制晶体管的栅极与所述发光控制端电连接，所述第一发光控制晶体管的第二极与所述第一电压端电连接；
    所述第二发光控制晶体管的第一极与所述发光器件的第二极电连接，所述第二发光控制晶体管的栅极与所述发光控制端电连接，所述第二发光控制晶体管的第二极与所述驱动晶体管的第一极电连接。
  10. 根据权利要求1所述的像素电路，其中，所述发光器件的第一极与第二电压端电连接，所述像素电路还包括第二复位模块，所述第二复位模块与第二初始化端、所述第三扫描端和所述发光器件的第二极电连接，所述第二复位模块配置为：
    在所述第三子阶段，响应于所述第三扫描端的第三扫描信号，将所述第二初始化端的第二初始化信号传输至所述发光器件的第二极。
  11. 根据权利要求10所述的像素电路，其中，所述第二复位模块包括第二复位晶体管；
    所述第二复位晶体管的第一极与所述发光器件的第二极电连接，所述第二复位晶体管的栅极与所述第三扫描端电连接，所述第二复位晶体管的第二极与所述第二初始化端电连接。
  12. 根据权利要求1所述的像素电路，其中，第X个所述帧周期还包括多个重置阶段，在每个所述数据写入阶段之前，均配置有至少一个所述重置阶段；
    所述像素电路还包括第三复位模块，所述第三复位模块与第四扫描端、第三初始化端和所述驱动晶体管的第二极电连接，所述第三复位模块配置为：
    在所述重置阶段，响应于所述第四扫描端的第四扫描信号，将所述第三初始 化端的第三初始化信号传输至所述驱动晶体管的第二极。
  13. 根据权利要求12所述的像素电路，其中，所述第三复位模块包括第三复位晶体管；
    所述第三复位晶体管的第一极与所述驱动晶体管的第二极电连接，所述第三复位晶体管的栅极与所述第四扫描端电连接，所述第三复位晶体管的第二极与所述第三初始化端电连接。
  14. 根据权利要求13所述的像素电路，其中，所述第一复位模块包括第一复位晶体管，所述选通模块包括第一选通晶体管，所述输入模块包括第一输入晶体管；
    所述第一复位晶体管的第一极与所述驱动晶体管的栅极和所述第一选通晶体管的第一极电连接，所述第一复位晶体管的栅极与所述第一扫描端电连接，所述第一复位晶体管的第二极与所述第一初始化端电连接；
    所述第一选通晶体管的栅极与所述第二扫描端电连接，所述第一选通晶体管的第一极与所述驱动晶体管的第一极电连接；
    所述第一输入晶体管的第一极与所述驱动晶体管的第二极电连接，所述第一输入晶体管的栅极与所述第三扫描端电连接，所述第一输入晶体管的第二极与所述数据信号端电连接；
    其中，所述第一复位晶体管和所述第一选通晶体管为第一型晶体管，所述第一输入晶体管和所述第三复位晶体管为第二型晶体管，所述第一型晶体管和所述第二型晶体管的晶体管类型不同。
  15. 根据权利要求12至14中任一项所述的像素电路，其中，所述重置阶段与所述第一子阶段、所述第二子阶段和所述第三子阶段中的任一者均不交叠。
  16. 根据权利要求12至14中任一项所述的像素电路，其中，第X个所述帧周期还包括位于第Y个所述数据写入阶段之后的发光阶段，在第Y个所述数据写入阶段与所述发光阶段之间，配置有至少一个所述重置阶段。
  17. 根据权利要求12至14中任一项所述的像素电路，其中，在第Y-1个所述数据写入阶段中的所述第二子阶段与第Y个所述数据写入阶段中的所述第二子阶段之间，配置有至少一次所述重置阶段。
  18. 根据权利要求12至14中任一项所述的像素电路，其中，所述Y大于或等于3。
  19. 一种像素电路的驱动方法，其中，所述像素电路配置为：在第X个帧周期，驱动与其电连接的发光器件进行发光；第X个所述帧周期包括Y个数据写入阶段和Z个发光阶段，所述Y个数据写入阶段中的第y个包括第一子阶段、第二子阶段和第三子阶段，所述像素电路包括第一复位模块、选通模块和输入模块，所述驱动方法包括：
    在所述第一子阶段，提供第一扫描信号，以使所述第一复位模块响应于所述第一扫描信号，将第一初始化信号传输至所述驱动晶体管；
    在第二子阶段，提供第二扫描信号，以使所述选通模块响应于所述第二扫描信号，对所述驱动晶体管进行阈值补偿；
    在第三子阶段，提供第三扫描信号，以使所述输入模块响应于所述第三扫描信号，将数据信号传输至所述驱动晶体管；
    其中，所述X、所述Y、所述Z和所述y均为正整数，并且，所述y小于或等于所述Y，所述Y大于所述Z。
  20. 一种显示面板，其中，包括权利要求1至18中任一项所述的像素电路。
  21. 一种显示装置，其中，包括权利要求20所述的显示面板。
PCT/CN2022/094429 2022-05-23 2022-05-23 像素电路及其驱动方法、显示面板和显示装置 WO2023225787A1 (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US18/042,326 US20230395025A1 (en) 2022-05-23 2022-05-23 Pixel circuit, method of driving pixel circuit, display panel, and display device
CN202280001356.XA CN117441204A (zh) 2022-05-23 2022-05-23 像素电路及其驱动方法、显示面板和显示装置
PCT/CN2022/094429 WO2023225787A1 (zh) 2022-05-23 2022-05-23 像素电路及其驱动方法、显示面板和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2022/094429 WO2023225787A1 (zh) 2022-05-23 2022-05-23 像素电路及其驱动方法、显示面板和显示装置

Publications (1)

Publication Number Publication Date
WO2023225787A1 true WO2023225787A1 (zh) 2023-11-30

Family

ID=88918128

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2022/094429 WO2023225787A1 (zh) 2022-05-23 2022-05-23 像素电路及其驱动方法、显示面板和显示装置

Country Status (3)

Country Link
US (1) US20230395025A1 (zh)
CN (1) CN117441204A (zh)
WO (1) WO2023225787A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016038402A (ja) * 2014-08-05 2016-03-22 セイコーエプソン株式会社 電気光学装置、電子機器、及び電気光学装置の駆動方法
CN107680537A (zh) * 2017-11-21 2018-02-09 上海天马微电子有限公司 一种像素电路的驱动方法
CN112951161A (zh) * 2021-02-24 2021-06-11 厦门天马微电子有限公司 显示面板的驱动方法及显示装置
CN113436583A (zh) * 2021-06-30 2021-09-24 昆山国显光电有限公司 显示面板及其驱动方法
CN113707090A (zh) * 2021-09-02 2021-11-26 武汉天马微电子有限公司 像素驱动电路的驱动方法、显示面板和显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016038402A (ja) * 2014-08-05 2016-03-22 セイコーエプソン株式会社 電気光学装置、電子機器、及び電気光学装置の駆動方法
CN107680537A (zh) * 2017-11-21 2018-02-09 上海天马微电子有限公司 一种像素电路的驱动方法
CN112951161A (zh) * 2021-02-24 2021-06-11 厦门天马微电子有限公司 显示面板的驱动方法及显示装置
CN113436583A (zh) * 2021-06-30 2021-09-24 昆山国显光电有限公司 显示面板及其驱动方法
CN113707090A (zh) * 2021-09-02 2021-11-26 武汉天马微电子有限公司 像素驱动电路的驱动方法、显示面板和显示装置

Also Published As

Publication number Publication date
CN117441204A (zh) 2024-01-23
US20230395025A1 (en) 2023-12-07

Similar Documents

Publication Publication Date Title
US10431154B2 (en) Light-emitting diode display with reduced leakage
US20240071308A1 (en) Display device and pixel circuit thereof
CN107358915B (zh) 一种像素电路、其驱动方法、显示面板及显示装置
US10109240B2 (en) Displays with multiple scanning modes
US11227544B2 (en) Pixel circuit, electroluminescent display panel, driving methods thereof, and display device
CN107808630B (zh) 一种像素补偿电路、其驱动方法、显示面板及显示装置
US10636356B1 (en) Displays with gate driver circuitry having shared register circuits
US10311782B2 (en) Light-emitting diode display with reduced leakage
US20170263183A1 (en) Light-Emitting Diode Display With Threshold Voltage Compensation
WO2016011719A1 (zh) 像素驱动电路、驱动方法、阵列基板及显示装置
EP3163562B1 (en) Pixel circuit, display panel and display device
US11417280B2 (en) Pixel circuit and driving method therefor, and display substrate and display device
US10991783B2 (en) Scan driver and display device including the same
US11527206B2 (en) Display device and method of driving the same
WO2019205671A1 (zh) 像素电路及其驱动方法、显示面板和显示设备
WO2022001420A1 (zh) 显示基板及显示装置
TWI818705B (zh) 顯示面板和包含該顯示面板的電子裝置
WO2019114429A1 (zh) 像素驱动电路、像素电路和显示装置及其驱动方法
US11822392B2 (en) Display device
CN114695488A (zh) 显示装置
CN115812233A (zh) 一种显示面板及显示装置
WO2022028435A1 (en) Apparatus and method for driving display panel in power saving mode
WO2023221747A9 (zh) 显示基板及显示装置
WO2023231742A1 (zh) 像素驱动电路及其驱动方法、显示面板、显示装置
WO2023225787A1 (zh) 像素电路及其驱动方法、显示面板和显示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22943000

Country of ref document: EP

Kind code of ref document: A1