WO2023206752A1 - 存储器的测试方法及测试系统 - Google Patents

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WO2023206752A1
WO2023206752A1 PCT/CN2022/099885 CN2022099885W WO2023206752A1 WO 2023206752 A1 WO2023206752 A1 WO 2023206752A1 CN 2022099885 W CN2022099885 W CN 2022099885W WO 2023206752 A1 WO2023206752 A1 WO 2023206752A1
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test
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memory
read
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French (fr)
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第五天昊
楚西坤
刘�东
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Changxin Memory Technologies Inc
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Changxin Memory Technologies Inc
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
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    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor

Definitions

  • Embodiments of the present disclosure relate to a memory testing method and testing system.
  • embodiments of the present disclosure provide a memory testing method and testing system.
  • an embodiment of the present disclosure provides a memory testing method, including:
  • the memory at least includes a plurality of first storage units and a plurality of second storage units;
  • Read data in a plurality of second storage units and process the read data to obtain first test data
  • the second storage unit passes the first test.
  • passing the first test data to determine whether the second storage unit passes the first test includes:
  • the read data includes both the first data and the initial data in the second storage unit
  • processing the read data to obtain the first test data includes:
  • determining whether the second storage unit passes the first test based on the first test data includes:
  • the first test data indicates a high level, it indicates that the first test has not been passed
  • the first test data indicates a low level, it indicates that the first test is passed.
  • performing a second test includes:
  • Reading data in a plurality of first storage units retaining the initial data in at least one first storage unit, and updating data in the remaining first storage units to the first data;
  • Read data in a plurality of second storage units and process the read data to obtain second test data;
  • the second storage unit passes the second test.
  • the read data is processed to obtain second test data, including:
  • data in an odd number of the first storage units is retained as the initial data.
  • determining whether the second storage unit passes the second test based on the second test data includes:
  • the second test data indicates a high level, it means that the second storage unit fails the second test
  • the second test data indicates a low level, it indicates that the second memory unit passes the second test.
  • the method further includes:
  • determining whether the first storage unit passes the test includes:
  • Read the initial data in the plurality of second storage units maintain the initial data in at least one of the second storage units, and update the initial data in the remaining second storage units to the first data;
  • Read data in a plurality of first storage units and process the read data to obtain third test data;
  • the third test data it is determined whether the first storage unit passes the third test.
  • the step of processing the read data includes:
  • a plurality of third intermediate data are processed for a second time to obtain the third test data.
  • data in an odd number of the first storage units is retained as the initial data.
  • determining whether the first storage unit passes the third test based on the third test data includes:
  • test data indicates a high level, it means that the first storage unit fails the third test
  • test data indicates a low level, it indicates that the first storage unit passes the third test.
  • the method further includes:
  • the second storage unit fails the second test and the first storage unit fails the third test, it is determined that the connection between the first storage unit and the second storage unit is abnormal.
  • the first memory cell includes a memory cell coupled to a first word line
  • the second memory cell includes a memory cell coupled to a second word line.
  • the abnormal connection between the first memory cell and the second memory cell indicates a short-circuit connection between the first word line and the second word line.
  • the first processing includes an XOR operation and the second processing includes an OR operation.
  • embodiments of the present disclosure also provide a memory testing system, including:
  • a data reading unit is used to read data in the first storage unit and the second storage unit;
  • a data update unit configured to update the data in the first storage unit to first data after reading the data in the first storage unit
  • a data testing unit is used to process the read data to obtain test data, and use the test data to determine whether the second storage unit passes the test.
  • Figure 1A is a schematic structural diagram of a system provided by an embodiment of the present disclosure
  • Figure 1B is a schematic structural diagram of a memory card provided by an embodiment of the present disclosure.
  • FIG. 1C is a schematic structural diagram of a solid-state drive (SSD) provided by an embodiment of the present disclosure
  • FIGS. 1D and 1E are schematic structural diagrams of a memory including a memory cell array and peripheral circuits provided by an embodiment of the present disclosure
  • Figure 2A is a flowchart 1 of a memory testing method according to an embodiment of the present disclosure
  • 2B is a schematic diagram of leakage occurring between word lines and connected memory cells in a memory according to an embodiment of the present disclosure
  • Figure 3A is a flow chart 2 of a memory testing method according to an embodiment of the present disclosure
  • Figures 3B to 3D are respectively schematic diagrams of data changes in each storage unit in the testing method provided by the embodiment of the present disclosure.
  • 4A and 4B are schematic diagrams of the principles of data processing of second stored data in the testing method provided by the embodiment of the present disclosure.
  • Figure 5 is a flow chart 3 of a memory testing method according to an embodiment of the present disclosure.
  • Figure 6A is a schematic diagram of data changes in other storage units while maintaining part of the first storage unit data unchanged in the testing method provided by the embodiment of the present disclosure
  • Figure 6B is a schematic diagram of data processing in the test method provided by the embodiment of the present disclosure in the case of Figure 6A;
  • Figure 6C is a schematic diagram of data changes in other storage units when the data of the odd number of first storage units is kept unchanged in the testing method provided by the embodiment of the present disclosure
  • Figure 6D is a schematic diagram of data processing in the test method provided by the embodiment of the present disclosure in the case of Figure 6C;
  • Figure 6E is a schematic diagram of data changes in other memory cells when the spacing arrangement of the first memory cells remains unchanged in the test method provided by the embodiment of the present disclosure
  • Figure 7A is a schematic diagram of data changes in other storage units while maintaining part of the second storage unit data unchanged in the testing method provided by the embodiment of the present disclosure
  • Figure 7B is a schematic diagram of data processing in the test method provided by the embodiment of the present disclosure in the case of Figure 7A;
  • Figure 7C is a schematic diagram of data changes in other storage units when the data of the odd-numbered second storage units is kept unchanged in the testing method provided by the embodiment of the present disclosure
  • Figure 7D is a schematic diagram of data processing in the test method provided by the embodiment of the present disclosure in the case of Figure 7C;
  • Figure 7E is a schematic diagram of data changes in other memory cells when the spacing arrangement of the second memory cells remains unchanged in the test method provided by the embodiment of the present disclosure
  • Figure 8A is a schematic diagram of writing initial data in the form of "checkerboard" into the storage array in the testing method provided by the embodiment of the present disclosure
  • Figure 8B is a schematic diagram of data changes when there is leakage abnormality in the testing method provided by the embodiment of the present disclosure in the case of Figure 8A;
  • Figure 8C is a schematic diagram of data processing in the test method provided by the embodiment of the present disclosure in the case of Figure 8B;
  • Figure 8D is a schematic diagram of data changes when there is no leakage abnormality in the test method provided by the embodiment of the present disclosure in the case of Figure 8A;
  • Figure 8E is a schematic diagram of data processing in the test method provided by the embodiment of the present disclosure in the case of Figure 8D;
  • Figure 9 is a schematic structural diagram of a memory testing system according to an embodiment of the present disclosure.
  • Figure 10 is a schematic structural diagram of a memory according to an embodiment of the present disclosure.
  • an embodiment of the present disclosure shows an exemplary electronic device system 10 , which may include a host 20 and a storage system 30 .
  • the system 10 may include, but is not limited to, mobile phones, desktop computers, laptop computers, tablet computers, vehicle computers, game consoles, printers, positioning devices, wearable electronic devices, smart sensors, virtual reality (VR) devices, An augmented reality (AR) device or any other suitable electronic device having memory 34 therein;
  • host 20 may be the electronic device's processor (eg, central processing unit (CPU)) or system-on-chip (SoC) (eg, application processor (AP)).
  • processor eg, central processing unit (CPU)
  • SoC system-on-chip
  • AP application processor
  • the host 20 may be configured to send data to or receive data from the storage system 30 .
  • storage system 30 may include controller 32 and one or more memories 34.
  • the memory 34 may include but is not limited to NAND flash memory (NAND Flash Memory), vertical NAND flash memory (Vertical NAND Flash Memory), NOR flash memory (NOR Flash Memory), dynamic random access memory (Dynamic Random Access Memory, DRAM), ferroelectric random access memory Memory (Ferroelectric Random Access Memory, FRAM), Magnetic Random Access Memory (Magnetoresistive Random Access Memory, MRAM), Phase Change Random Access Memory (Phase Change Random Access Memory, PCRAM), Resistive Random Access Memory (RRAM), Nano Random Access Memory (Nano Random Access Memory, NRAM), etc.
  • controller 32 may be coupled to memory 34 and host 20 and used to control memory 34.
  • controller 32 may be designed for operation in a low duty cycle environment, such as a Secure Digital (SD) card, Compact Flash (CF) card, Universal Serial Bus (USB) flash drive, or for Other media used in electronic devices such as personal calculators, digital cameras, mobile phones, etc.
  • the controller may also be designed for operation in a high duty cycle environment SSD or embedded multimedia card (eMMC) used in devices such as smartphones, tablets, laptops, etc.
  • eMMC embedded multimedia card
  • the controller may be configured to control operations such as memory reading, erasing, and programming; it may also be configured to manage various functions regarding data stored or to be stored in the memory, including but not limited to bad block management, garbage collection , logical to physical address translation, wear leveling, etc.; can also be configured to handle error correction code (ECC) on data read from or written to memory.
  • ECC error correction code
  • the controller may also perform any other suitable functions, such as formatting memory, or communicating with an external device (eg, host 20 in FIG. 1A ) according to a specific communication protocol.
  • the controller can communicate with the external device through at least one of various interface protocols, such as USB protocol, MMC protocol, Peripheral Component Interconnect (PCI) protocol, PCI Express (PCI-E) protocol, Advanced Technology Attachment (ATA) protocol, Serial ATA protocol, Parallel ATA protocol, Small Computer Small Interface (SCSI) protocol, Enhanced Small Disk Interface (ESDI) protocol, Integrated Drive Electronics (IDE) protocol, Firewire protocol, etc.
  • various interface protocols such as USB protocol, MMC protocol, Peripheral Component Interconnect (PCI) protocol, PCI Express (PCI-E) protocol, Advanced Technology Attachment (ATA) protocol, Serial ATA protocol, Parallel ATA protocol, Small Computer Small Interface (SCSI) protocol, Enhanced Small Disk Interface (ESDI) protocol, Integrated Drive Electronics (IDE) protocol, Firewire protocol, etc.
  • PCI Peripheral Component Interconnect
  • PCI-E PCI Express
  • ATA Advanced Technology Attachment
  • SCSI Small Computer Small Interface
  • ESDI Enhanced Small Disk Interface
  • controller 32 and one or more memories may be integrated into various types of storage devices, for example, included in the same package (eg, a Universal Flash Storage (UFS) package or an eMMC package). That is, the storage system can be implemented and packaged into different types of end electronics.
  • controller 32 and single memory 34 may be integrated into memory card 40.
  • the memory card 40 may include PC Card (PCMCIA, Personal Computer Memory Card International Association), CF card, Smart Media (SM) card, memory stick, multimedia card (MMC, RS-MMC, MMCmicro), SD card (SD, miniSD, microSD, SDHC), UFS, etc.
  • Memory card 40 may also include a memory card connector 42 that couples memory card 40 with a host (eg, host 20 in Figure 1A).
  • the controller 32 and the plurality of memories 34 may be integrated into the SSD 50.
  • SSD 50 may also include an SSD connector 52 that couples SSD 50 with a host (e.g., host 20 in Figure 1A).
  • the storage capacity and/or operating speed of SSD 50 is greater than the storage capacity and/or operating speed of memory card 40.
  • FIG. 1D is a schematic diagram of an optional memory 60 in an embodiment of the present disclosure.
  • the memory 60 may be the memory 34 in FIGS. 1A to 1C.
  • the memory 60 may be composed of a memory cell array 62, peripheral circuits 64 coupled to the memory cell array 62, and the like.
  • the memory cell array 62 may be a NAND flash memory cell array, or a DRAM memory cell array in which word lines and bit lines are intersected and composed of MOS devices and storage capacitors.
  • peripheral circuit 64 may be coupled to the memory cell array 62 through a bit line (Bit Line, BL), a word line (Word Line, WL), and a source (Source Line).
  • peripheral circuitry 64 may include any suitable analog, digital, and mixed signal circuitry for applying voltage signals and/or current signals to and from each target memory cell via bit lines, word lines, etc.
  • the cells sense voltage signals and/or current signals to facilitate operation of the memory cell array.
  • Peripheral circuits may also include various types of peripheral circuits formed using metal-oxide-semiconductor (MOS) technology. Illustratively, as shown in Figure 1E.
  • MOS metal-oxide-semiconductor
  • the peripheral circuit 70 includes a page buffer/sense amplifier 71, a column decoder/bit line driver 72, a row decoder/word line driver 73, a voltage generator 74, a control logic unit 75, a register 76, and an interface 77 and data bus 78. It should be understood that the above-mentioned peripheral circuit 70 may be the same as the peripheral circuit 64 in FIG. 1D, and in other embodiments, the peripheral circuit 70 may also include additional peripheral circuits not shown in FIG. 1E.
  • Embodiments of the present disclosure provide a memory testing method, which can be implemented by the peripheral circuit in the memory, by the controller in the memory system, or by a processor in an externally connected host system. Probe testing (circuit probe test) can also be performed by a device dedicated to testing.
  • an embodiment of the present disclosure provides a memory testing method, including:
  • Step S101 Provide a memory, including at least a plurality of first storage units and a plurality of second storage units;
  • Step S102 Read data in a plurality of first storage units, and update data in a plurality of first storage units to first data;
  • Step S103 Read data in a plurality of second storage units, and process the read data to obtain first test data;
  • Step S104 Use the first test data to determine whether the second storage unit passes the first test.
  • the memory can be a semiconductor memory, which is a solid-state electronic device that stores data and information made using semiconductor integrated circuit technology.
  • the memory may include multiple storage planes, and each storage plane may also include multiple storage blocks. Each storage block is composed of multiple storage units arranged in an array.
  • Each memory cell can be connected to a peripheral circuit through a word line and a bit line, and can implement operations such as reading, writing, and detection based on signal control from the peripheral circuit.
  • first memory cells and multiple second memory cells there are multiple first memory cells and multiple second memory cells respectively, and the multiple first memory cells may be memory cells located on the same word line.
  • the plurality of second memory cells may also be memory cells located on the same word line.
  • the memory cells on the two sets of word lines that are prone to leakage can be divided into first memory cells and second memory cells according to the design structure of the product. For example, in a storage area, the eight word lines WL0 to WL7 and the eight word lines WL8 to WL15 may be short-circuited due to the presence of common control components, resulting in leakage, as shown in Figure 2B (memory cells and The wiring structure is only a schematic diagram and does not represent the actual connection structure).
  • each storage unit connected to WL0-WL7 can be used as the first storage unit, that is, it includes eight first storage units, and the storage units connected to WL8-WL15 can be used as the second storage unit, that is, it includes eight first storage units. Two storage units.
  • the storage units in the memory are divided into the above-mentioned first storage units and second storage units.
  • the first storage unit and the second storage unit are not different in structure or function, but are intended to adopt different operations during the testing process of the embodiment of the present disclosure.
  • the memory may also include a third storage unit and a fourth storage unit.
  • the data in the first storage unit can be read, and after reading, the data in the first storage unit is updated to the first data.
  • the first data may be different from the initial data in the first storage unit. For example, if the reading result of the first storage unit is data "1", then it will be updated to data "0" after reading. If the reading result of the first storage unit is data "0", then after reading, it will be updated to data "0". It is updated to data "1".
  • the data stored in the second storage unit and the first storage unit may always be consistent. If the data in the first storage unit and the second storage unit are only read to determine whether it is consistent with the pre-stored data, detection may be missed. For example, if the prestored data is all "1", the read data is also all "1". At this time, it is impossible to determine the leakage problem between the first memory unit and the second memory unit.
  • the purpose of the above-mentioned data update of the first memory unit is to reflect the leakage effect of the first memory unit when the data of the second memory unit is subsequently read.
  • the reading step of the second storage unit needs to be done after the first storage unit reads and updates the data, so that the impact of the updated data on the first storage unit on the second storage unit can be detected.
  • the second storage unit it is possible to only read the data without updating the data, and then obtain the first test data based on the read data to determine whether the second storage unit passes the first test.
  • the data prestored in the first storage unit and the second storage unit are both "0". After reading the first storage unit, the data in the first storage unit is updated to "1". At this time, if the second storage unit There is leakage between the memory unit and the first memory unit, causing the rewritten data in the first memory unit to be also written into the second memory unit, and the result obtained by reading the second memory unit is also data "1". In this way, the presence of anomalies can be identified.
  • the technical solution of the embodiment of the present disclosure divides the storage unit in the memory into a first storage unit and a second storage unit, reads the data in the first storage unit during the detection process, and updates the data after reading, and then Read the data from the second storage unit.
  • the read data can effectively detect whether the second storage unit is affected by the update data of the first storage unit, and then determine whether the second storage unit can pass the first test, and identify whether the second storage unit can pass the first test, and identify whether the second storage unit is affected by the update data of the first storage unit. Problems such as leakage between peripheral circuits.
  • passing the first test data to determine whether the second memory unit passes the first test includes:
  • Step S201 Determine whether the read data includes both the first data and the initial data in the second storage unit according to the first test data
  • Step S202 if yes, it means that the first test is not passed
  • Step S203 If not, it means the first test is passed, and the second test is continued.
  • the data in the second storage unit read are all initial data, it means that the second storage unit has not been affected in the process of updating data in the first storage unit; if the data read includes The first data indicates that the initial data in the second storage unit is synchronously rewritten into the first data due to the influence of leakage.
  • whether the read data includes both first data and initial data can be detected through the first test, because the initial data and the updated first data have different rules or characteristics. Therefore, after the first test After the test data is processed, it can be judged based on the first test data obtained whether the read data conforms to the rules or characteristics of the initial data.
  • the initial data are all the same data, such as all "0" or all "1" data.
  • a result can be obtained that reflects whether the read data are all the same, such as , if the first test data is logic "1", it indicates that the read data includes different data, and therefore does not conform to the rules of the initial data, so it can be determined that the read data includes both initial data and first data. Therefore, this indicates that the second memory unit and its connected peripheral circuits have leakage and other problems.
  • each memory unit coupled to WL0 to WL7 is a first memory unit, that is, eight first memory units are included, and each memory unit coupled to WL8 to WL15 is a second memory unit, that is, eight first memory units are included.
  • initial data is written.
  • the initial data is all "0" data.
  • the read data of WL0-WL7 it is assumed that there are no other writing or reading exceptions in the storage unit. Therefore, the read data is the initial data: all "0".
  • each first memory cell needs to be rewritten after reading it. As shown in FIGS. 3B and 3C , data “0” is rewritten into data “1”.
  • the data in the second memory unit read includes both the first data and the initial data: as shown in Figure 3B, the data of WL10 is updated to "1" due to leakage between it and WL2, and the data of WL13 is updated to "1” due to leakage between it and WL2.
  • the current leakage between WL5 and WL5 is updated to "1”
  • the data of WL8, WL9, WL11, WL12, WL14 and WL15 are still the initial data "0".
  • the first test data output after performing the first test data processing indicates that the read data includes different data (such as logical "1").
  • the external detection device can determine based on the first test data that the second memory unit fails the first test and the above-mentioned leakage abnormality exists. Therefore, there is no need to check the read data one by one with external detection equipment or devices, and it can determine that there is an abnormality based on the first output test data.
  • the output first test data is logic "0", indicating that the data may be all "0" or all "1". In this case, it includes both no abnormal situations and all abnormal situations. A further second test is therefore required to determine whether all abnormal conditions are present.
  • the results obtained after performing the first test may be the same, such as: output
  • the first test data is logic "0". Therefore, the above-mentioned first test can only determine the anomaly as shown in Figure 3B. That is to say, if the second memory cell passes the first test, there may still be anomalies caused by leakage as shown in Figure 3C, that is, the first The test is indistinguishable between the two situations shown in Figure 3C and Figure 3D, so a second test can be further performed to identify the abnormal situation as shown in Figure 3C.
  • the second test may be a test with higher accuracy, for example, a test method that identifies each read data, or it may be other test methods.
  • the above-mentioned step of processing the read data to obtain the first test data includes:
  • the data processing performed on each data read in the first test may include two data processings. First, perform a first processing on two adjacent data to obtain a plurality of first intermediate data, and then perform a second processing based on the first intermediate data to further obtain the final first test data. For example, if the first processing uses the "XOR" operation and the first intermediate data obtained is "1", it means that the data of the two adjacent second storage units read are different data, and the first obtained If the intermediate data is "0", it means that the read data of the two adjacent second memory cells are the same data.
  • the plurality of first intermediate data are further processed for a second time, for example, an "OR" operation is performed.
  • the output data "1" means that the plurality of first intermediate data includes "1", that is, it includes at least two adjacent The data is different data.
  • the initial data is the same data, it can be determined that the read data includes different data from the initial data.
  • the second data includes abnormal data caused by electric leakage. Therefore, it can be determined that the second storage unit participating in the above process failed the first test. If the first intermediate data are all "0", it means that the data in each adjacent storage unit is the same. If the second processing is performed again and the obtained test data is "0", it can be considered that the data stored in the second storage unit is The data are all the same data.
  • the above initial data is the same data and is just an example.
  • various other data with specific rules can be used as initial data according to actual needs.
  • any adjacent data Different "checkerboard” data.
  • the above processing methods including “XOR operation” and “OR operation” are only exemplary processing methods.
  • various other processing methods can be used according to the rules of the initial data and the design of the actual circuit. For example, "AND operation” or a combination of multiple logical operations.
  • determining whether the second storage unit passes the first test based on the first test data includes:
  • the first test data indicates a high level, it indicates that the first test has not been passed
  • the first test data indicates a low level, it indicates that the first test is passed.
  • the first test data may be a binary output signal, including a "high level” signal and a "low level” signal. If the output signal is a high-level signal, it can mean that the output test data is logic "1", which further means that the data of the second storage unit read does not conform to the rules of the initial data. For example, the initial data are all the same data, and Different data exists in the read data, so it can be determined that the second storage unit failed the test.
  • the output signal is a low-level signal, it can mean that the output test data is logic "0", which further means that the data of the second storage unit read conforms to the rules of the initial data.
  • the initial data are the same data, and the read The data is also the same, so it can mean that it passes the test.
  • the compressed mode can be used to test the memory.
  • the output test data are all logic "0", that is, the output signal is a low-power signal that represents passing the test. flat signal.
  • Figure 3C the scene corresponding to Figure 4A is Figure 3C, which has the problem of all short circuits. Therefore, the above method may cause misjudgment of this situation. There is actually a short-circuit abnormality but the output test result is that the test passed.
  • embodiments of the present disclosure also provide a testing method, that is, using a second test as a supplementary test after the test in the above embodiment.
  • a second test can also be used alone for testing.
  • the second test is performed, including:
  • Step S301 Update data in a plurality of first storage units and a plurality of second storage units as initial data
  • Step S302 Read data in a plurality of first storage units, maintain the initial data in at least one first storage unit, and update data in the remaining first storage units to the original data. Describe the first data;
  • Step S303 Read data in multiple second storage units, and process the read data to obtain second test data;
  • Step S304 Determine whether the second storage unit passes the second test according to the second test data.
  • steps S301 to S304 can be executed after the first test is completed, when the second storage unit passes the first test, or can be executed independently without relying on the test result of the first test.
  • the data in all the first storage units is not updated, but the data in at least one first storage unit needs to be kept unchanged.
  • the first memory cells that keep data unchanged may be located on the same word line, or may be distributed on multiple word lines. That is, the data of the first memory cells on at least one word line remains unchanged after the data is read, and the data of other first memory cells is updated after the data is read.
  • the initial data in at least one storage unit can be maintained by locking the storage block or locking part of the storage units through a preset circuit. That is to say, after locking this part of the first storage unit, during the process of rewriting the data of other storage units, this part of the locked first storage unit will not be rewritten.
  • the way to lock the memory block is to use a preset circuit to disconnect the read and write paths of the corresponding memory block or memory unit, so that the charge of reading and writing data does not flow into the memory block or memory unit. In this way, after the read operation, when the first data is written to each first storage unit, the locked first storage unit will maintain the initial data without writing the first data, and the data of other first storage units will be maintained as the initial data. Then it is updated to the first data after reading.
  • the data in the first storage unit is partially updated and partially remains unchanged, if there is a one-to-one leakage situation between the first storage unit and the second storage unit, then the data in the second storage unit will The data will also change synchronously so that part of it is consistent with the updated data of the first storage unit, and the other part remains the initial data. That is to say, if there is an abnormality, it can be identified through the second detection that the data pattern of the second storage unit is different from the initial data, thus facilitating the detection of leakage. Compared with the situation where all the data of the first storage unit is updated, the situation of all short circuits can be effectively identified and the occurrence of missed detection can be reduced.
  • the read data is processed to obtain second test data, including:
  • the data processing performed on each read data in the above-mentioned second test may include two data processings. First, a first processing is performed on two adjacent data to obtain a plurality of second intermediate data, and then a second processing is performed based on the second intermediate data, so that the final second test data can be further obtained. For example, if the first processing uses the "XOR" operation and the second intermediate data obtained is "1", it means that the data of the two adjacent second storage units read are different data, and the obtained second intermediate data is "1". If the intermediate data is "0", it means that the read data of the two adjacent second memory cells are the same data.
  • the plurality of second intermediate data are further processed for a second time, for example, an "OR" operation is performed.
  • the output data is "1"
  • the adjacent data is different data.
  • the initial data is the same data
  • the first data includes abnormal data due to leakage. Therefore, it can be determined that the second storage unit participating in the above process has failed the second test.
  • the second intermediate data are all "0"
  • the second processing is performed again and the test data obtained is "0"
  • the initial data are the same data
  • the data read in the second memory unit will also be different, so the data result is "1". That is to say, if the output result is "1" at this time, it means that there is an abnormality in the second storage unit and it fails the test.
  • the second memory cell always maintains the initial data, and the output result is "0".
  • the second test data obtained through the two processes can be used as the output result, and whether the second storage unit passes the test can be determined based on the output result. Furthermore, during the process of rewriting the first storage unit, part of the data in the first storage unit remains unchanged, resulting in different data in the first storage unit. In this way, the problem that the data in the first memory unit and the second memory unit are all the same due to short-circuit leakage can be improved, but abnormal data in the second memory unit cannot be detected.
  • data in an odd number of the first storage units may be retained as the initial data.
  • the number of first storage units here refers to each storage unit participating in the same detection. Multiple memory cells on the same word line need to be detected separately. In one embodiment, it can be understood that the memory cells to be detected are memory cells on multiple word lines, and the first memory cells holding initial data are memory cells connected to an odd number of word lines.
  • the data in the first memory units connected to the odd-numbered word lines can be kept as the initial data.
  • the first memory units on the odd-numbered word lines can be kept unchanged.
  • the data inside is rewritten as the first data.
  • there are also odd numbers of initial data and odd numbers of first data in the read data In this way, it is easier to identify different data after data processing, and then the leakage abnormality in the second memory unit can be detected.
  • first storage units there are 8 first storage units and 8 second storage units respectively, the data of 3 first storage units are maintained as initial data, and the data of the other 5 storage units are updated as first data.
  • the data "0" of the memory cells coupled to WL0, WL1, and WL2 remains unchanged, and the data in other first memory cells is updated to the first data "1".
  • the data in the memory unit coupled to WL9 is consistent with WL0 and WL1, so the abnormality of the two cannot be detected. That is to say, the above method is used to maintain the data in the odd-numbered first storage cells unchanged, and update the data in other first storage cells.
  • the purpose is to use the "XOR operation" of each pair when there is an abnormal situation of all leakage.
  • the processing can obtain at least one second intermediate data as "1".
  • determining whether the second storage unit passes the second test based on the second test data includes:
  • the second test data indicates a high level, it means that the second storage unit fails the second test
  • the second test data indicates a low level, it indicates that the second memory unit passes the second test.
  • the second test data may be a binary output signal, including a "high level” signal and a "low level” signal. If the output signal is a high-level signal, it may mean that the output second test data is "1", which further means that the data of the second storage unit read does not conform to the rules of the initial data. For example, the initial data are all the same data. There is different data in the read data, so it can be determined that the second storage unit has failed the second test.
  • the output signal is a low-level signal, it can mean that the output second test data is "0", which further means that the data of the second storage unit read conforms to the rules of the initial data.
  • the initial data are all the same data, and the read The obtained data are also the same data, so it can mean that it passes the second test.
  • the method further includes: determining whether the first storage unit passes a third test.
  • the data in the second storage unit is read to determine whether the second storage unit will be interfered by the data in the first storage unit, causing an abnormality.
  • the first storage unit and the second storage unit can be exchanged to perform a reverse test to determine whether the first storage unit passes the third test.
  • the third test here may be a test process similar to the second test or the first test, but the test object is the first storage unit. In this way, on the one hand, it can be detected more comprehensively and reduce the possibility of missed detection.
  • data can be obtained from multiple angles to analyze the causes of abnormalities and facilitate subsequent rework or improvement processing. At the same time, it can also be further confirmed whether there is an abnormal connection between the first storage unit and the second storage unit.
  • the step of determining whether the first storage unit passes the test may be performed after determining whether the second storage unit passes the test, or before the second storage unit is tested. There is no limitation here.
  • the step of determining whether the first storage unit passes the test includes:
  • Read the initial data in the plurality of second storage units maintain the initial data in at least one of the second storage units, and update the initial data in the remaining second storage units to the first data;
  • Read data in a plurality of first storage units and process the read data to obtain third test data;
  • the third test data it is determined whether the first storage unit passes the third test.
  • initial data When testing the first storage unit, initial data may be re-written in the first storage unit and the second storage unit.
  • the initial data can be the same as the initial data used when testing the second storage unit, or it can be different, but it needs to be known preset data to facilitate subsequent judgment.
  • the detection process is similar to the above-mentioned detection process of the second storage unit, reading the second storage unit and rewriting part of the data in the second storage unit. Then the data in the first storage unit is read, and data processing and judgment are performed based on the read data.
  • the data of the second memory unit is updated, but the data of the second memory unit on WL15 remains unchanged, that is, it is still "0". Then continue to read the data in the first storage unit in the order of WL0 to WL7. Since there are short circuits between WL0-WL7 and WL8-WL15 respectively, the data on WL0-WL6 will be updated to data "1" synchronously when the data of WL8-WL14 is updated; while WL7 is consistent with WL15 and will not be renew.
  • processing the read data includes:
  • a plurality of third intermediate data are processed for a second time to obtain the third test data.
  • the data processing performed on each read data in the third test may include two data processings. First, perform the first processing on two adjacent data to obtain multiple third intermediate data, and then perform the second processing based on the third intermediate data, and then the final third test data can be further obtained. For example, if the first processing uses the "XOR" operation and the third intermediate data obtained is "1", it means that the data of the two adjacent first storage units read are different data, and the obtained third intermediate data is "1". If the intermediate data is "0", it means that the read data of the two adjacent first memory cells are the same data.
  • the plurality of third intermediate data are further processed for a second time, for example, an "OR" operation is performed.
  • the output data is "1"
  • the plurality of third intermediate data includes “1"
  • it includes at least two adjacent The data are different data.
  • the initial data are all the same data
  • the first data includes abnormal data caused by electric leakage. Therefore, it can be determined that the first storage unit participating in the above process has failed the third test.
  • the third intermediate data are all "0" it means that the data in each adjacent storage unit is the same. If the second processing is performed again, and the third test data obtained is "0", it can be considered that the data in the first storage unit The stored data is all the same data.
  • the initial data are the same data
  • the data read in the first memory unit will also be different, so the data result is "1". That is to say, if the output result is "1" at this time, it means that there is an abnormality in the first storage unit and it fails the third test.
  • the first memory cell always maintains the initial data, and the output result is "0".
  • test data obtained through the two processes can be used as the output result, and whether the first storage unit passes the test can be judged based on the output result.
  • part of the data in the second storage unit is also kept unchanged, resulting in different data in the second storage unit. In this way, it is possible to avoid the problem that the data in the first memory unit and the second memory unit are all the same due to short-circuit leakage, but abnormal data in the first memory unit cannot be detected.
  • data in an odd number of the first storage units is retained as the initial data.
  • initial data can be written to the first storage unit and the second storage unit.
  • the initial data can be all the same data, or it can be data with specific rules, such as "checkerboard" data, that is, any two The data in adjacent memory cells is different.
  • the data in the second memory unit connected to the odd-numbered word lines can be kept unchanged as the initial data.
  • the data in the second memory unit connected to the odd-numbered word lines can be kept unchanged.
  • the data in the second storage unit is rewritten as the first data. In this way, if there is leakage between the first memory unit and the second memory unit, when the first memory unit is read, taking the memory cells connected to one bit line as an example, there will also be an odd number of data in the read data.
  • the initial data and the odd number of first data after being rewritten. In this way, it is easier to identify different data after data processing, and then the leakage abnormality in the first memory unit can be detected.
  • the data of 3 second storage units are maintained as initial data, and the data of the other 5 second storage units are updated as first data.
  • the data "0" of the memory cells coupled to WL13, WL14, and WL15 remains unchanged, and the other second memory cells are updated to the first data "1".
  • the data in the memory unit coupled to WL7 is consistent with that of WL14 and WL15, so the abnormality of the two cannot be detected. That is to say, the above method is used to maintain the data in the odd number of second storage cells unchanged, and update the data in other second storage cells.
  • the purpose is to use the "XOR operation" of each pair when there is an abnormal situation of all leakage.
  • the processing can obtain at least one third intermediate data as "1".
  • determining whether the first storage unit passes the third test based on the third test data includes:
  • test data indicates a high level, it means that the first storage unit fails the third test
  • test data indicates a low level, it indicates that the first storage unit passes the third test.
  • the third test data may be a binary output signal, including a "high level” signal and a "low level” signal. If the output signal is a high-level signal, it can mean that the output third test data is "1", which further means that the data of the first storage unit read does not conform to the rules of the initial data. For example, the initial data are all the same data. There is different data in the read data, so it can be determined that the first storage unit failed the third test.
  • the output signal is a low-level signal, it can mean that the output third test data is "0", which further means that the data of the first storage unit read conforms to the rules of the initial data.
  • the initial data are all the same data, and the read The obtained data are also the same data, so it can mean that it passes the third test.
  • the method further includes:
  • the second storage unit fails the second test and the first storage unit fails the third test, it is determined that the connection between the first storage unit and the second storage unit is abnormal.
  • the method in the above embodiment it can be determined whether there is an abnormality in the first storage unit and the second storage unit respectively. If there is an abnormality in both the first storage unit and the second storage unit, it means that the relationship between the first storage unit and the second storage unit is abnormal. There is a connection abnormality between them, for example, there is a short contact between the first memory unit and the second memory unit, or there is a short circuit between the corresponding word lines of the two, or there is a short circuit between the peripheral circuits connected to the two, etc.
  • the second storage unit fails the second test, it can be determined that the data in the second storage unit is affected by the data in the first storage unit; when the first storage unit fails the third test, it can be determined that the data in the second storage unit is affected by the data in the first storage unit. The data in one storage unit is affected by the data in the second storage unit. Therefore, when the second storage unit fails the second test and the first storage unit fails the third test, it can be determined that the first storage unit and The connection between the second storage units is abnormal.
  • the first memory cell includes a memory cell coupled to a first word line
  • the second memory cell includes a memory cell coupled to a second word line.
  • the first word line may include one or more, and the second word line may also include one or more.
  • a plurality of memory cells are coupled to the first word line, and a plurality of memory cells are coupled to the second word line.
  • the data actually participating in one operation processing comes from a first storage unit on each word line. For example, the data of each first memory unit and the second memory unit coupled to the same bit line are processed. If there are multiple bit lines, they are processed separately to obtain multiple test data, which facilitates further determination of the leakage location.
  • the abnormal connection between the first memory cell and the second memory cell indicates a short-circuit connection between the first word line and the second word line.
  • the short-circuit connection between the first word line and the second word line may include a direct short circuit between the first word line and the second word line, or may include a short circuit between the peripheral circuits connected to the first word line and the second word line. connect.
  • a common signal control structure may be provided between the first word line and the second word line for synchronously providing a common signal, such as a main word line driving signal, to multiple word lines.
  • the main word line driving signal is connected to each word line through each control switch respectively connected, that is, each word line is controlled by a sub driving signal.
  • a group of 8 first word lines (WL0 to WL7) are controlled by the same main word line driving signal, and another group of 8 second word lines (WL8 to WL15) are controlled by another word line driving signal.
  • the driving switch traces of the driving signals corresponding to these two sets of word lines are located in close proximity.
  • the control switches corresponding to the driving signals of each sub-word line in the two word lines are adjacent, so short circuits are prone to occur.
  • the first processing includes an XOR operation and the second processing includes an OR operation. In other embodiments, the first processing includes an XOR operation, and the second processing may also include an AND operation, etc.
  • DRAM dynamic random access memory
  • compression mode with high compression ratio is generally used for testing, that is, comprehensive testing is performed on multiple storage units such as storage blocks, storage planes, or storage pages, and regional judgments are made based on the output test results.
  • this method is fast and efficient, and is suitable for testing at the CP (Circuit Probe, circuit detection) stage in the mass production process.
  • CP Circuit Probe, circuit detection
  • the compression mode may include inputting the data obtained after the reading operation to the logic circuit, obtaining an output signal, and judging the characteristics of the read data based on the output signal. For example, if each read data is XORed, if there are different data, a logic "1" will be output, and if they are all the same, a logic "0" will be output. In this way, there is no need to output every data read, but only one output signal can be used for judgment.
  • the embodiment of the present disclosure provides a testing method based on compression mode, which can reduce the occurrence of missed detection while rapid detection.
  • the plurality of word lines connected to the memory cells to be detected can be divided into two groups.
  • the two groups of word lines can be word lines that are prone to short-circuit connections in the product structure. For example, they have a common Control elements may be arranged at adjacent positions in the physical structure, etc.
  • each data obtained from the first group of word lines read at this time should be initial data. If it is not initial data, it means that there is a writing abnormality problem in the first group of word lines.
  • the output result indicates that the data in the memory cells connected to the second group of word lines are all the same, for example, the output signal indicates logic "0", then it means that the memory cells connected to the second group of word lines may still be all initial data. It has not been rewritten and therefore passes the test.
  • the output signal indicates that the data in the memory cells connected to the second group of word lines are all the same, but in fact the data in all the memory cells are different because The leakage effects with the first set of word lines are overridden.
  • the output signal indicates logic "0"
  • the data of each memory cell connected to the second group of word lines is different
  • the effect of data rewriting in the group word line is also rewritten as part of the data is different. Therefore, it can be determined that there is a leakage abnormality in the second group of word lines at this time.
  • WL0-WL7 can be divided into the first group, and WL8-WL15 can be divided into the second group.
  • Initial data as shown in FIG. 8A can be written to the memory cells connected by each word line. Read the data in each storage unit connected by WL0-WL7, and after reading the data on one WL, rewrite it to different data, and keep the data on at least one WL unchanged. It should be noted that it is more convenient for data processing to maintain an odd number of word lines.
  • Figure 8C may include: First data processing: perform XOR processing on the data of adjacent WLs, that is, WL8 xor WL9, WL10 xor WL11, WL12 xor WL13, WL14 xor WL15.
  • the data processing process is shown in Figure 8E, and the first data processing is performed, for example: WL8 xor WL9, WL10 xor WL11, WL12 xor WL13, WL14 xor WL15.
  • an embodiment of the present disclosure also provides a memory testing system 400, which includes:
  • Data reading unit 401 used to read data in the first storage unit and the second storage unit;
  • Data update unit 402 configured to update the data in the first storage unit to first data after reading the data in the first storage unit;
  • the data testing unit 403 is used to process the read data to obtain test data, and use the test data to determine whether the second storage unit passes the test.
  • each component of the test system can be configured in the control logic in the memory or in an external test device, and its functions can be used to execute the method steps in any of the above embodiments.
  • the specific content has been described in the above method embodiments. Detailed description is given and will not be repeated here.
  • the memory 500 includes:
  • the memory array 510 includes a plurality of memory cells; each memory cell is connected to a word line WL and a bit line BL; wherein each memory can have multiple storage planes, and each storage plane can include one or more storage arrays;
  • Peripheral circuit 520 connected to the memory array, is used to apply the voltage required for reading, writing and detecting operations of each memory cell in the memory array to the corresponding word line and/or bit line, and is used to connect the memory array to the corresponding word line and/or bit line.
  • the output signal is passed out.
  • the peripheral circuit may be configured to perform the above-mentioned testing method of the memory.
  • the disclosed devices and methods can be implemented in other ways.
  • the device embodiments described above are only illustrative.
  • the division of the units is only a logical function division.
  • the coupling, direct coupling, or communication connection between the components shown or discussed may be through some interfaces, and the indirect coupling or communication connection of the devices or units may be electrical, mechanical, or other forms. of.
  • the units described above as separate components may or may not be physically separated; the components shown as units may or may not be physical units; they may be located in one place or distributed to multiple network units; Some or all of the units can be selected according to actual needs to achieve the purpose of the solution of this embodiment.
  • each functional unit in each embodiment of the present disclosure can be all integrated into one processing unit, or each unit can be separately used as a unit, or two or more units can be integrated into one unit; the above-mentioned integration
  • the unit can be implemented in the form of hardware or in the form of hardware plus software functional units.
  • the technical solutions of the embodiments of the present disclosure can be applied to the manufacturing or testing process of semiconductor memories.
  • the embodiments of the present disclosure divide the storage units in the memory into two categories: first storage units and second storage units.
  • first storage units and second storage units.
  • second storage units During the testing process, Read the data in the first storage unit, update the data after reading, and then read the data in the second storage unit. In this way, through the read data, it can be effectively detected whether the second storage unit is affected by the update data of the first storage unit, thereby determining whether the second storage unit passes the test, and then identifying faults such as between storage units or peripheral circuits. Problems such as leakage in the space.

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  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本公开实施例公开了一种存储器的测试方法及测试系统，所述方法包括：提供一存储器，所述存储器至少包括多个第一存储单元和多个第二存储单元；读取多个所述第一存储单元内的数据，并将多个所述第一存储单元内的数据更新为第一数据；读取多个所述第二存储单元内的数据，并对读取的数据进行处理，以获得第一测试数据；通过所述第一测试数据，以判断所述第二存储单元是否通过第一测试。

Description

存储器的测试方法及测试系统
相关申请的交叉引用
本公开基于申请号为202210472928.4、申请日为2022年04月29日、申请名称为“存储器的测试方法及测试系统”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开实施例涉及一种存储器的测试方法及测试系统。
背景技术
在存储器的研发与制造过程中，往往需要对存储器进行大量的测试以确定是否存在制造过程中产生的异常。例如，由于产品制造过程中产生的线路短路、接触不良等等情况造成的漏电或者读写异常等现象。由于存储器产品的结构精密且复杂，需要通过一系列电性测试来识别出异常。然而，存储器的电性测试是基于信号的读写进行的，因此往往会因为测试方法的原因导致一些特殊原因的异常无法被侦测到。因此，需要一些更为可靠的测试方法，以准确识别出各种类型的异常情况。
发明内容
有鉴于此，本公开实施例提供一种存储器的测试方法及测试系统。
第一方面，本公开实施例提供一种存储器的测试方法，包括：
提供一存储器，所述存储器至少包括多个第一存储单元和多个第二存储单元；
读取多个所述第一存储单元内的数据，并将多个所述第一存储单元内的数据更新为第一数据；
读取多个所述第二存储单元内的数据，并对读取的数据进行处理，以获得第一测试数据；
根据所述第一测试数据，判断所述第二存储单元是否通过第一测试。
在一些实施例中，所述通过所述第一测试数据，以判断所述第二存储单元是否通过第一测试，包括：
根据所述第一测试数据，确定读取的数据是否同时包括所述第一数据和所述第二存储单元内的初始数据；
若是，则表示不通过所述第一测试；
若否，则表示通过所述第一测试，并继续进行第二测试。
在一些实施例中，所述对读取的数据进行处理，以获得第一测试数据，包括：
对相邻两个所述第一数据进行第一次处理，以获得多个第一中间数据；
对多个所述第一中间数据进行第二次处理，以获得所述第一测试数据。
在一些实施例中，所述根据所述第一测试数据，判断所述第二存储单元是否通过第一测试，包括：
若所述第一测试数据表示高电平，则表示未通过所述第一测试；
若所述第一测试数据表示低电平，则表示通过所述第一测试。
在一些实施例中，所述进行第二测试，包括：
更新多个所述第一存储单元和多个所述第二存储单元内的数据为初始数据；
读取多个所述第一存储单元内的数据，并保持至少一个所述第一存储单元内的所述初始数据，且将剩余的所述第一存储单元内的数据更新为所述第一数据；
读取多个所述第二存储单元内的数据，并对读取的数据进行处理，得到第二测试数据；
根据所述第二测试数据，判断所述第二存储单元是否通过所述第二测试。
在一些实施例中，所述对读取的数据进行处理，得到第二测试数据，包括：
对相邻的两个数据进行第一次处理，以获得多个第二中间数据；
对多个所述第二中间数据进行第二次处理，以获得所述第二测试数据。
在一些实施例中，在所述保持至少一个所述第一存储单元内的所述初始数据中，保持奇数个所述第一存储单元内的数据为所述初始数据。
在一些实施例中，所述根据所述第二测试数据，判断所述第二存储单元是否通过所述第二测试，包括：
若所述第二测试数据表示高电平，则表示所述第二存储单元未通过所述第二测试；
若所述第二测试数据表示低电平，则表示所述第二存储单元通过所述第二测试。
在一些实施例中，所述方法还包括：
判断所述第一存储单元是否通过第三测试。
在一些实施例中，所述判断所述第一存储单元是否通过测试，包括：
更新多个所述第一存储单元和多个所述第二存储单元内的数据为初始数据；
读取所述多个第二存储单元内的初始数据，并保持至少一个所述第二存储单元内的所述初始数据，且将剩余的所述第二存储单元内的初始数据更新为所述第一数据；
读取多个所述第一存储单元内的数据，并对读取的数据进行处理，得到第三测试数据；
根据所述第三测试数据，判断所述第一存储单元是否通过第三测试。
在一些实施例中，则对读取的数据进行处理的步骤包括：
对相邻的两个数据进行第一次处理，以获得多个第三中间数据；
对多个所述第三中间数据进行第二次处理，以获得所述第三测试数据。
在一些实施例中，在所述保持至少一个所述第一存储单元内的所述初始数据中，保持奇数个所述第一存储单元内的数据为所述初始数据。
在一些实施例中，所述根据所述第三测试数据，判断所述第一存储单元是否通过所 述第三测试，包括：
若所述测试数据表示高电平，则表示所述第一存储单元未通过所述第三测试；
若所述测试数据表示低电平，则表示所述第一存储单元通过所述第三测试。
在一些实施例中，所述方法还包括：
若所述第二存储单元未通过所述第二测试，且所述第一存储单元未通过所述第三测试，则确定所述第一存储单元和所述第二存储单元连接异常。
在一些实施例中，所述第一存储单元包括耦接在第一字线上的存储单元，所述第二存储单元包括耦接在第二字线上的存储单元。
在一些实施例中，所述第一存储单元和所述第二存储单元连接异常表示所述第一字线和所述第二字线短路连接。
在一些实施例中，所述第一次处理包括异或运算，所述第二次处理包括或运算。
第二方面，本公开实施例还提供一种存储器的测试系统，包括：
数据读取单元，用于读取第一存储单元和第二存储单元内的数据；
数据更新单元，用于在读取所述第一存储单元内的数据之后，将所述第一存储单元内的数据更新为第一数据；
数据测试单元，用于对读取的数据进行处理，以获得测试数据，并通过所述测试数据，判断所述第二存储单元是否通过测试。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
图1A为本公开实施例提供的一种系统的结构示意图；
图1B为本公开实施例提供的一种存储器卡的结构示意图；
图1C为本公开实施例提供的一种固态驱动器(SSD)的结构示意图；
图1D和图1E为本公开实施例提供的一种包括存储单元阵列和外围电路的存储器的结构示意图；
图2A为本公开实施例的一种存储器的测试方法的流程图一；
图2B为本公开实施例的存储器中字线及连接的存储单元之间发生漏电的示意图；
图3A为本公开实施例的一种存储器的测试方法的流程图二；
图3B至图3D分别为本公开实施例提供的测试方法中各存储单元的数据变化示意图；
图4A和图4B为本公开实施例提供的测试方法中对第二存储数据进行数据处理的原理示意图；
图5为本公开实施例的一种存储器的测试方法的流程图三；
图6A为本公开实施例提供的测试方法中维持部分第一存储单元数据不变的情况下其他各存储单元的数据变化示意图；
图6B为在图6A的情况下本公开实施例提供的测试方法中进行数据处理的示意图；
图6C为本公开实施例提供的测试方法中维持奇数个第一存储单元数据不变的情况下其他各存储单元的数据变化示意图；
图6D为在图6C的情况下本公开实施例提供的测试方法中进行数据处理的示意图；
图6E为本公开实施例提供的测试方法中维持不变的第一存储单元间隔排布的情况下其他各存储单元的数据变化示意图；
图7A为本公开实施例提供的测试方法中维持部分第二存储单元数据不变的情况下其他各存储单元的数据变化示意图；
图7B为在图7A的情况下本公开实施例提供的测试方法中进行数据处理的示意图；
图7C为本公开实施例提供的测试方法中维持奇数个第二存储单元数据不变的情况下其他各存储单元的数据变化示意图；
图7D为在图7C的情况下本公开实施例提供的测试方法中进行数据处理的示意图；
图7E为本公开实施例提供的测试方法中维持不变的第二存储单元间隔排布的情况下其他各存储单元的数据变化示意图；
图8A为本公开实施例提供的测试方法中向存储阵列中写入“棋盘格”形式的初始数据的示意图；
图8B为在图8A的情况下本公开实施例提供的测试方法中存在漏电异常时的数据变化示意图；
图8C为在图8B的情况下本公开实施例提供的测试方法中进行数据处理的示意图；
图8D为在图8A的情况下本公开实施例提供的测试方法中不存在漏电异常时的数据变化示意图；
图8E为在图8D的情况下本公开实施例提供的测试方法中进行数据处理的示意图；
图9为本公开实施例的一种存储器的测试系统的结构示意图；
图10为本公开实施例的一种存储器的结构示意图。
通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求书指出。下面结合附图和实施例对本公开的技术方案进一步详细阐述。
如图1A所示，本公开实施例示出了一种示例性的电子设备系统10，该系统10可以包括主机20和存储系统30。其中，系统10可以包括但不限于移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有存储器34的任何其他合适的电子设备；主机20可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。
在本公开实施例中，主机20可以被配置为将数据发送到存储系统30或者从存储系统30接收数据。这里，存储系统30可以包括控制器32和一个或多个存储器34。其中，存储器34可以包括但不限于NAND闪存(NAND Flash Memory)、垂直NAND闪存(Vertical NAND Flash Memory)、NOR闪存(NOR Flash Memory)、动态随机存储器(Dynamic Random Access Memory，DRAM)、铁电随机存储器(Ferroelectric Random Access Memory，FRAM)、磁性随机存储器(Magnetoresistive Random Access Memory，MRAM)、相变随机存储器(Phase Change Random Access Memory，PCRAM)、阻变随机存储器(Resistive Random Access Memory，RRAM)、纳米随机存储器(Nano Random Access Memory，NRAM)等。
另一方面，控制器32可以耦合到存储器34和主机20，且用于控制存储器34。示例性地，控制器32可以被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器或者用于在诸如个人计算器、数字相机、移动电话等电子设备中使用的其他介质。在一些实施例中，控制器还可以被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等移动设备的数据储存器以及企业存储阵列。进一步地，控制器可以管理存储器中的数据，并且与主机通信。控制器可以被配置为控制存储器读取、擦除和编程等操作；还可以被配置为管理关于存储在或要存储在存储器中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等；还可以被配置为处理关于从存储器读取的或者被写入到存储器中的数据的纠错码(ECC)。此外，控制器还可以执行任何其他合适的功能，例如格式化存储器，或者根据特定通信协议与外部设备(例如，图1A中主机20)通信。示例性地，控制器可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
在本公开实施例中，控制器和一个或多个存储器可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储系统可以实施并且封装到不同类型的终端电子产品中。如图1B所示，控制器32和单个存储器34可以集成到存储器卡40中。存储器卡40可以包括PC卡 (PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡40还可以包括将存储器卡40与主机(例如，图1A中的主机20)耦合的存储器卡连接器42。在如图1C中所示的另一实施例中，控制器32和多个存储器34可以集成到SSD 50中。SSD 50还可以包括将SSD 50与主机(例如，图1A中的主机20)耦合的SSD连接器52。在一些实施方式中，SSD 50的存储容量和/或操作速度大于存储器卡40的存储容量和/或操作速度。
需要说明的是，本公开实施例涉及的存储器可以是半导体存储器，是用半导体集成电路工艺制成的存储数据信息的固态电子器件。示例性地，图1D为本公开实施例中一种可选的存储器60的示意图。其中，存储器60可以是图1A至图1C中的存储器34。如图1D所示，存储器60可以由存储单元阵列62和耦合到存储单元阵列62的外围电路64等组成。这里，存储单元阵列62可以是NAND闪存存储单元阵列，也可以是由字线和位线交叉分布并由MOS器件及存储电容构成的DRAM存储单元阵列等。
在本公开实施例中，上述外围电路64可以通过位线(Bit Line，BL)、字线(Word Line，WL)、源极(Source Line)耦合到存储单元阵列62。这里，外围电路64可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线和字线等将电压信号和/或电流信号施加到每个目标存储单元以及从每个目标存储单元感测电压信号和/或电流信号来促进存储单元阵列的操作。此外。外围电路还可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。示例性地，如图1E所示。外围电路70包括页缓冲器(Page Buffer)/感测放大器71、列解码器/位线驱动器72、行解码器/字线驱动器73、电压发生器74、控制逻辑单元75、寄存器76、接口77和数据总线78。应当理解，上述外围电路70可以与图1D中的外围电路64相同，并且在另一些实施例中，外围电路70还可以包括图1E中未示出的附加外围电路。
在半导体存储器的生产过程中，往往需要进行各阶段的测试，以及时发现生产过程中的各种异常，便于进行重工(Rework)、修补(Repair)以及判定产品等级等各种线上处理。
本公开实施例提供一种存储器的测试方法，该方法可以由上述存储器中的外围电路实现，也可以由上述存储系统中的控制器实现，或者由外部连接的主机系统中通过处理器来实现，还可以由专用于测试的装置进行探针测试(circuit probe test)。
本公开实施例以DRAM为例进行描述，但实际应用不限于此，可以理解的是本公开实施例中的测试方法可以应用于任意一种存储器的测试。
如图2A所述，本公开实施例提供一种存储器的测试方法，包括：
步骤S101、提供一存储器，至少包括多个第一存储单元和多个第二存储单元；
步骤S102、读取多个所述第一存储单元内的数据，并将多个所述第一存储单元内的数据更新为第一数据；
步骤S103、读取多个所述第二存储单元内的数据，并对读取的数据进行处理，以获得第一测试数据；
步骤S104、通过所述第一测试数据，以判断所述第二存储单元是否通过第一测试。
存储器可以为半导体存储器，是用半导体集成电路工艺制成的存储数据信息的固态电子器件。存储器中可以包括多个存储面，每个存储面还可以包括多个存储块，各存储块由阵列排布的多个存储单元构成。每个存储单元可以通过字线以及位线连接至外围电路，并基于外围电路的信号控制实现读、写以及检测等操作。
在本公开实施例中，第一存储单元与第二存储单元分别有多个，多个第一存储单元可以为位于同一条字线上的存储单元。多个第二存储单元也可以为位于同一条字线上的存储单元。在实际应用中，可以根据产品的设计结构，将容易发生漏电的两组字线上的存储单元划分为第一存储单元和第二存储单元。例如，在一个存储区域中，WL0至WL7这8条字线与WL8至WL15这8条字线由于存在公共的控制元件，可能发生短接，进而产生漏电，如图2B所示(存储单元及其接线结构仅为示意图，不代表实际连接结构)。那么，可以将WL0-WL7分别连接的各存储单元作为第一存储单元，也就是包括八个第一存储单元，将WL8-WL15分别连接的存储单元作为第二存储单元，也就是包括八个第二存储单元。
因此，将存储器中的存储单元划分为上述第一存储单元和第二存储单元两类。第一存储单元与第二存储单元并非结构或功能上有所差异，而是为了在本公开实施例的测试过程中采用不同的操作。当然，在一些实施例中，该存储器还可以包括第三存储单元和第四存储单元。
在检测过程中，可以读取第一存储单元内的数据，并在读取后更新第一存储单元内的数据为第一数据。第一数据可以不同于第一存储单元内的初始数据。例如，第一存储单元读取的结果为数据“1”，则在读取后将其更新为数据“0”，第一存储单元的读取结果为数据“0”，则在读取后将其更新为数据“1”。
需要说明的是，若第一存储单元与第二存储单元之间存在漏电等情况，则第二存储单元与第一存储单元存储的数据可能会是始终一致的。若仅通过读取第一存储单元和第二存储单元的数据来判断是否与预存的数据一致，则可能存在漏检的情况。例如，预存的数据为全“1”，则读取数据也为全“1”，此时无法判断出第一存储单元与第二存储单元之间的漏电问题。
因此，上述对第一存储单元进行数据更新的目的，就是为了在后续读取第二存储单元的数据时体现出第一存储单元的漏电影响。
可以理解的是，第二存储单元的读取步骤需要在第一存储单元读取并更新数据之后，这样才能够将更新第一存储单元后的数据对第二存储单元的影响检测出来。
针对第二存储单元，可以仅读取数据而不进行数据更新，然后根据读取的数据获得第一测试数据来进行第二存储单元是否通过第一测试的判断。
示例性地，第一存储单元和第二存储单元预存的数据均为“0”，在读取第一存储单元后，将第一存储单元的数据更新为“1”，此时，若第二存储单元与第一存储单元之间存在漏电，导致第一存储单元改写后的数据也被写入到第二存储单元中，则读取第二存储单元得到的结果也为数据“1”。这样，就可以识别出异常的存在。
本公开实施例的技术方案，通过将存储器中的存储单元划分为第一存储单元和第二存储单元，在检测过程中读取第一存储单元内的数据，并在读取后更新数据，然后读取第二存储单元的数据。这样，通过读取的数据可以有效检测出第二存储单元是否被第一存储单元的更新数据所影响，进而判断出第二存储单元是否能够通过第一测试，并识别出诸如存储单元之间或者外围电路之间的漏电等问题。
在一些实施例中，如图3A所示，上述步骤S104中，所述通过所述第一测试数据，以判断所述第二存储单元是否通过第一测试，包括：
步骤S201、根据所述第一测试数据，确定读取的数据是否同时包括所述第一数据和所述第二存储单元内的初始数据；
步骤S202、若是，则表示不通过所述第一测试；
步骤S203、若否，则表示通过所述第一测试，并继续进行第二测试。
在本公开实施例中，若读取的第二存储单元中的数据均为初始数据，则说明第二存储单元在第一存储单元更新数据的过程中未被影响；若读取的数据中包括第一数据，则说明第二存储单元中的初始数据由于漏电影响被同步改写为第一数据。
在本公开实施例中，通过第一测试可以检测出读取的数据是否同时包括第一数据和初始数据，因为初始数据与更新后的第一数据具有不同的规律或者特点，因此，经过第一测试的数据处理后，可以根据得到的第一测试数据判断读取的数据是否符合初始数据的规律或者特点。例如，初始数据均为相同数据，如全“0”或全“1”数据，经过第一测试的数据处理(如异或运算等处理)后可以得到反映读取数据是否全部相同的结果，例如，如果第一测试数据为逻辑“1”则表明读取的数据中包括不同的数据，因此不符合初始数据的规律，从而可以确定读取的数据中同时包括初始数据和第一数据。因此，此时说明第二存储单元及其连接的外围电路存在漏电等问题。
示例性地，如图3B至3D所示，假设待测存储单元共有16个，分布于相邻的不同字线WL0至WL15上。这里，将WL0至WL7分别耦接的各存储单元作为第一存储单元，即包括八个第一存储单元，将WL8至WL15分别耦接的各存储单元作为第二存储单元，即包括八个第二存储单元。首先写入初始数据，示例性地，初始数据为全“0”数据。针对WL0-WL7的读取数据，假设存储单元不存在其他写入或读取异常，因此，读取的数据即为初始数据：全“0”。需要注意的是，在本公开实施例中，读取每个第一存储单元后需要对其进行改写，如图3B和3C所示，将数据“0”改写为数据“1”。
如果读取的第二存储单元内的数据同时包括第一数据和初始数据：如图3B所示的情况，WL10的数据由于与WL2之间存在漏电被更新为“1”，且WL13的数据由于与 WL5之间存在漏电被更新为“1”，WL8、WL9、WL11、WL12、WL14以及WL15的数据仍为初始数据“0”。此时，进行第一测试的数据处理(如异或运算)后输出的第一测试数据表明读取到的上述数据中包含不同数据(如逻辑“1”)。因此，外部检测装置可以根据第一测试数据确定第二存储单元不通过第一测试，存在上述漏电异常。因此，对于外部的检测设备或装置无需一一核对读取的数据，只要根据输出的第一测试数据就可以确定存在异常的情况。
如果读取的第二存储单元内的数据均为相同数据，如输出的第一测试数据为逻辑“0”，表明数据中可能全为“0”或全为“1”。这种情况下，包括了没有异常的情况，还包括全部异常的情况。因此需要进一步的第二检测以确定是否存在全部异常的情况。
如图3C所示，若WL0-WL7与WL8-WL15之间存在漏电异常(如WL0与WL8之间漏电，WL1与WL9之间漏电，……，WL6与WL14之间漏电，WL7与WL15之间漏电)，导致WL8-WL15对应的第二存储单元的数据在WL0-WL7进行更新的过程中同步被更新，那么读取第二存储单元的数据会与改写后的数据一致。如图3C所示，WL8-WL15对应的读取数据为全“1”。因此，读取第二存储单元的数据全部为第一数据而非初始数据。
如图3D所示，如果WL0-WL7与WL8-WL15之间不存在漏电异常，那么WL8-WL15对应的第二存储单元的数据不会被同步改写，因而读取得到的数据应为全“0”，即全部为初始数据。
对于上述第二存储单元读取的数据为全“0”(无异常)或全“1”(全异常)的两种情况，进行第一测试后得到的结果可能是相同的，如：输出的第一测试数据为逻辑“0”。因此，上述第一测试仅能确定如图3B所示的异常，也就是说，如果第二存储单元通过了第一测试，但仍可能存在如图3C所示的漏电造成的异常，即第一测试对于如图3C和图3D的两种情况无法区分，因此可以进一步进行第二测试来识别如图3C中所示的异常情况。
在本公开实施例中，第二测试可以为精确度更高的测试，例如，对每一读取数据进行识别的测试方法，也可以为其他测试方法。
在一些实施例中，上述对读取的数据进行处理，以获得所述第一测试数据的步骤，包括：
对相邻两个所述第一数据进行第一次处理，以获得多个第一中间数据；
对多个所述第一中间数据进行第二次处理，以获得所述第一测试数据。
在本公开实施例中，上述第一测试中对读取的各数据进行的数据处理可以包括两次数据处理。首先针对相邻两个数据进行第一次处理得到多个第一中间数据，然后再基于第一中间数据进行第二次处理，则可以进一步获得最终的第一测试数据。例如，如果第一次处理采用“异或”运算，得到的一个第一中间数据为“1”，则说明读取的两个相邻的第二存储单元的数据为不同数据，得到的第一中间数据为“0”，则说明读取的两个相 邻的第二存储单元的数据为相同数据。将多个第一中间数据进一步进行第二次处理，例如进行“或”运算，此时如果输出数据“1”则说明多个第一中间数据中包括“1”，即包括至少两个相邻的数据为不同数据，此时可以确定多个第二存储单元中读取的数据中存在不同数据，此时，若初始数据均为相同数据，则可以确定读取的数据包括不同于初始数据的第二数据，即包括由于漏电产生的异常数据。因此可以确定参与上述处理的第二存储单元未通过第一测试。若第一中间数据均为“0”，则说明各相邻的存储单元中的数据相同，再进行第二次处理，得到的测试数据为“0”，则可以认为第二存储单元中存储的数据均为相同数据。
如此，可以根据两次处理得到的测试数据作为输出，对第二存储单元是否通过第一测试进行判断。
对图3C或3D中针对WL8-WL15的读取数据进行第一次处理，示例性地，可以为两两的“异或运算”处理，得到四组第一测试数据。然后进行第二次处理，如“或运算”处理，得到最终的测试数据。如图3C中的测试数据均为1，那么进行两次处理的结果如图4A所示；如图3D中的测试数据均为0，那么进行两次处理的结果如图4B所示。
需要说明的是，上述初始数据为全相同的数据，仅为一种示例，在实际应用中，可以根据实际需求采用其他各种带有特定规律的数据作为初始数据，例如，任意相邻数据均不同的“棋盘格”数据。此外，上述处理方法包括“异或运算”以及“或运算”也仅为示例性的处理方法，在实际应用中，可以根据初始数据的规律，以及实际电路的设计等采用其他各种处理方法，例如“与运算”或者多种逻辑运算的结合等。
在一些实施例中，所述根据第一测试数据，判断第二存储单元是否通过第一测试，包括：
若所述第一测试数据表示高电平，则表示未通过所述第一测试；
若所述第一测试数据表示低电平，则表示通过所述第一测试。
在本公开实施例中，第一测试数据可以为一个二元的输出信号，包括“高电平”的信号和“低电平”的信号。如果输出信号为高电平信号，则可以代表输出的测试数据为逻辑“1”，进而代表读取的第二存储单元的数据不符合初始数据的规律，例如，初始数据均为相同数据，而读取数据中存在不同的数据，因此可以确定第二存储单元未通过测试。
如果输出信号为低电平信号，则可以代表输出的测试数据为逻辑“0”，进而代表读取的第二存储单元的数据符合初始数据的规律，例如，初始数据均为相同数据，读取数据也均为相同数据，因此可以表示其通过测试。
可以理解的是，为提高测试效率，可以使用压缩模式对存储器进行测试，对于上述图4A和图4B的场景，输出的测试数据均为逻辑“0”，即输出信号为代表通过测试的低电平信号。但实际上图4A中所对应的场景如图3C，其存在全部短接的问题。因此，上述方法可能会造成这种情况的误判，实际存在短接异常但输出的测试结果为测试通 过。
因此，本公开实施例还提供一种测试方法，即采用第二测试作为上述实施例的测试之后用于补充测试。当然，第二测试也可以单独使用进行测试。
具体地，在一些实施例中，如图5所示，所述进行第二测试，包括：
步骤S301、更新多个所述第一存储单元和多个所述第二存储单元内的数据为初始数据；
步骤S302、读取多个所述第一存储单元内的数据，并保持至少一个所述第一存储单元内的所述初始数据，且将剩余的所述第一存储单元内的数据更新为所述第一数据；
步骤S303、读取多个所述第二存储单元内的数据，并对读取的数据进行处理，得到第二测试数据；
步骤S304、根据所述第二测试数据，判断所述第二存储单元是否通过所述第二测试。
需要说明的是，上述S301至S304的步骤可以在第一测试结束后，在第二存储单元通过第一测试的情况下执行，也可以独立执行，不依赖于第一测试的测试结果。
与第一测试类似，这里可以先对第一存储单元和第二存储单元写入初始数据，然后依次读取多个第一存储单元内的数据并进行数据更新。但不同于上述实施例中第一测试的是，第二测试中并非对所有的第一存储单元进行数据更新，而是需要保持至少一个第一存储单元内的数据不变。保持数据不变的第一存储单元可以位于同一条字线，也可以分布于多条字线。即至少一条字线上的第一存储单元在进行数据读取后保持数据不变，其他的第一存储单元的数据则在读取后被更新。
在本公开实施例中，可以通过预设电路锁定存储块或锁定部分存储单元的方式，保持至少一个存储单元内的初始数据。也就是说，锁定这部分第一存储单元后，对其他存储单元的数据进行改写的过程中，这部分被锁定的第一存储单元不会被改写。示例性地，锁定存储块的方式可以由预设电路断开对应存储块或者存储单元的读写通路，使得读写数据的电荷不会流入该存储块或存储单元。这样，在读取操作后，向各第一存储单元写入第一数据时，被锁定的第一存储单元会维持为初始数据而不会写入第一数据，其他的第一存储单元的数据则在读取后被更新为第一数据。
然后继续读取第二存储单元内的数据，并进行与第一测试类似的数据处理，得到第二测试数据。然后可以根据第二测试数据判断第二存储单元是否通过第二测试。
可以理解的是，由于第一存储单元的数据是部分更新、部分保持不变，因此，如果第一存储单元与第二存储单元之间存在一一对应的漏电情况，那么第二存储单元中的数据也会同步变化为部分与更新后的第一存储单元数据一致，另一部分保持初始数据。也就是说，如果存在异常，则通过第二检测的这种方式可以识别出第二存储单元的数据规律不同于初始数据，因而便于检测出漏电。相比于第一存储单元全部更新数据的情况，可以有效识别出全部短路的情况，减少漏检的发生。
在一些实施例中，所述对读取的数据进行处理，得到第二测试数据，包括：
对相邻的两个数据进行第一次处理，以获得多个第二中间数据；
对多个所述第二中间数据进行第二次处理，以获得所述第二测试数据。
在本公开实施例中，与第一测试类似，上述第二测试中对读取的各数据进行的数据处理可以包括两次数据处理。首先针对相邻两个数据进行第一次处理得到多个第二中间数据，然后再基于第二中间数据进行第二次处理，则可以进一步获得最终的第二测试数据。例如，如果第一次处理采用“异或”运算，得到的一个第二中间数据为“1”，则说明读取的两个相邻的第二存储单元的数据为不同数据，得到的第二中间数据为“0”，则说明读取的两个相邻的第二存储单元的数据为相同数据。将多个第二中间数据进一步进行第二次处理，例如进行“或”运算，此时如果输出数据“1”，则说明多个第二中间数据中包括“1”，即包括至少两个相邻的数据为不同数据，此时可以确定多个第二存储单元中读取的数据中存在不同数据，此时，若初始数据均为相同数据，则可以确定读取的数据包括不同于初始数据的第一数据，即包括由于漏电产生的异常数据。因此可以确定参与上述处理的第二存储单元未通过第二测试。若第二中间数据均为“0”，则说明各相邻的存储单元中的数据相同，再进行第二次处理，得到的测试数据为“0”，则可以认为第二存储单元中存储的数据均为相同数据。
示例性地，在初始数据均为相同数据的情况下，由于在第一存储单元读取及数据更新的过程中维持了部分第一存储单元未被更新，则第一存储单元中存在部分初始数据和部分第一数据。因此，如果第一存储单元与第二存储单元之间存在漏电，则会导致第二存储单元中读取的数据也存在不同，因而数据结果为“1”。也就是说，如果此时输出结果为“1”，则说明第二存储单元存在异常，未通过测试。相应地，如果不存在漏电，则第二存储单元始终保持为初始数据，则输出结果为“0”。
如图6A所示，与图3C中的情况类似，改写数据时维持WL0上的第一存储单元的数据不变，即仍为“0”。由于WL0-WL7以及WL8-WL15之间分别存在上述实施例中所提及的一一对应的短路，因此，WL9-WL15上的数据会在WL1-WL7改写数据时同步被改写为数据“1”；而WL8则与WL0一致，不会被改写。
因此，对此种情况进行数据处理时，则会有如图6B所示的结果：第一次处理，WL8与WL9上的数据不同，因此“异或运算”得到的第一中间数据为“1”，其他几组第一中间数据为“0”。进行第二次处理，由于第一中间数据中存在一个“1”，因此进行“或运算”得到的第二测试数据为“1”，即表示第二存储单元未通过第二测试。
如此，可以根据两次处理得到的第二测试数据作为输出结果，根据输出结果判断第二存储单元是否通过测试。并且，由于改写第一存储单元的过程中，维持了部分第一存储单元内的数据不变，从而造成了第一存储单元中具有不同数据。这样，则可以改善由于第一存储单元和第二存储单元全部短接漏电导致的数据全相同，但无法被检测出第二存储单元数据异常的问题。
在一些实施例中，在所述保持至少一个所述第一存储单元内的所述初始数据中，可以保持奇数个所述第一存储单元内的数据为所述初始数据。
可以理解的是，这里的第一存储单元的数量是指参与同一次检测中的各存储单元。针对同一字线上的多个存储单元则需要分别进行检测。在一实施例中，可以理解为待检测的存储单元为多条字线上的存储单元，保持初始数据的第一存储单元为奇数条字线上连接的各存储单元。
示例性地，进行第一存储单元的读取以及改写的过程中可以保持奇数条字线上连接的第一存储单元内的数据为初始数据不变，另外奇数条字线上的第一存储单元内的数据则被改写为第一数据。这样，如果第一存储单元与第二存储单元之间存在漏电，则对第二存储单元进行读取时，以一条位线上连接的存储单元为例(即每条字线上仅取一个存储单元参与检测)，读取到的数据中也存在奇数个初始数据和奇数个第一数据。这样，通过数据处理后更容易将不同的数据识别出来，进而可以检测到第二存储单元存在漏电异常。
示例性地，第一存储单元和第二存储单元分别有8个，维持3个第一存储单元的数据为初始数据不变，另外5个存储单元的数据更新为第一数据。如图6C，维持WL0、WL1以及WL2耦接的存储单元的数据“0”不变，其他第一存储单元内的数据被更新为第一数据“1”。
如果第一存储单元与第二存储单元之间存在一一对应的漏电，则读取的第二存储单元的数据中也会存在3个初始数据和5个第一数据。如图6C所示，WL8、WL9以及WL10耦接的存储单元中数据为初始数据“0”，其他第二存储单元中的数据为第一数据“1”。这样，将这些数据通过两两“异或运算”处理，则会得到至少一个第二中间数据“1”，如图6D所示，经过第一次处理，WL8 xor WL9＝0，WL10 xor WL11＝1，WL12 xor WL13＝0以及WL14 xor WL15＝0。然后再进行第二次处理的“或运算”得到的第二测试数据为“1”。这样就可以将这种漏电识别出来，确定第二存储单元不通过第二测试。可以理解的是，如果维持不变的存储单元数量为偶数，则可能存在相邻两个存储单元均维持不变，例如，维持WL0与WL1耦接的存储单元中的数据为“0”，其他第一存储单元内的数据更新为“1”。那么对应的第二存储单元读取的数据中WL8与WL9耦接的存储单元中均为第一数据“1”，此时进行异或运算得出的结果也为0，从而导致无法识别出WL8与WL9耦接的存储单元中的数据与WL0与WL1一致，进而无法检测出两者的异常。也就是说，采用上述方法维持奇数个第一存储单元中的数据不变，并更新其他第一存储单元的数据，目的就在于当存在全部漏电的异常情况时，通过两两“异或运算”处理至少能够得到一个第二中间数据为“1”。
此外，除了设置奇数个第一存储单元维持不变并更新其他第一存储单元的方法外，还可以设置间隔的第一存储单元维持不变，使各第一存储单元的数据以第一数据和初始数据交替分布，如图6E所示，这样，也可以避免由于相邻两个存储单元同步被更新， 导致异或结果不变而检测不出来的情况。
可以理解的是，若第一存储单元与第二存储单元之间不存在漏电，则说明第二存储单元的数据不会因为第一存储单元的数据更新而同步被改变，因此会始终保持相同的初始数据，因此输出的第二测试数据为“0”时，可以判断为第二测试通过。
在一些实施例中，所述根据所述第二测试数据，判断所述第二存储单元是否通过所述第二测试，包括：
若所述第二测试数据表示高电平，则表示所述第二存储单元未通过所述第二测试；
若所述第二测试数据表示低电平，则表示所述第二存储单元通过所述第二测试。
在本公开实施例中，第二测试数据可以为一个二元的输出信号，包括“高电平”的信号和“低电平”的信号。如果输出信号为高电平信号，则可以代表输出的第二测试数据为“1”，进而代表读取的第二存储单元的数据不符合初始数据的规律，例如，初始数据均为相同数据，而读取数据中存在不同的数据，因此可以确定第二存储单元未通过第二测试。
如果输出信号为低电平信号，则可以代表输出的第二测试数据为“0”，进而代表读取的第二存储单元的数据符合初始数据的规律，例如，初始数据均为相同数据，读取数据也均为相同数据，因此可以表示其通过第二测试。
在一些实施例中，所述方法还包括：判断所述第一存储单元是否通过第三测试。
通过上述实施例中的第一测试及第二测试，以读取第二存储单元中的数据判断第二存储单元是否会受到第一存储单元中数据的干扰，导致异常。此外，可以交换第一存储单元与第二存储单元进行反向测试，判断第一存储单元是否通过第三测试。这里的第三测试，可以为与第二测试或第一测试类似的测试过程，但测试对象为第一存储单元。这样，一方面可以更加全面地检测，减少漏检的可能性，另一方面，可以从多个角度获得数据，以便分析异常原因，便于后续的重工或改善处理。同时还可以进一步确认第一存储单元和第二存储单元之间是否存在异常连接。
判断第一存储单元是否通过测试的步骤可以在判断完第二存储单元是否通过测试之后，也可以在进行第二存储单元测试的过程之前，这里不做限定。
在一些实施例中，所述判断所述第一存储单元是否通过测试的步骤包括：
更新多个所述第一存储单元和多个所述第二存储单元内的数据为初始数据；
读取所述多个第二存储单元内的初始数据，并保持至少一个所述第二存储单元内的所述初始数据，且将剩余的所述第二存储单元内的初始数据更新为所述第一数据；
读取多个所述第一存储单元内的数据，并对读取的数据进行处理，得到第三测试数据；
根据所述第三测试数据，判断所述第一存储单元是否通过第三测试。
在对第一存储单元进行测试时，可以重新在第一存储单元和第二存储单元中写入初始数据。当然，初始数据可以与上述进行第二存储单元测试时采用的初始数据相同，也 可以不同，但需要为已知的预设数据，从而便于后续进行判断。
其检测过程与上述进行第二存储单元的检测过程相似，读取第二存储单元并改写部分第二存储单元内的数据。然后再读取第一存储单元的数据，并根据读取的数据进行数据处理和判断。
可以理解的是，这里在读取第二存储单元数据后对部分第二存储单元的数据进行了更新，并保持了部分数据不变，进而造成第二存储单元中的部分数据与初始数据不同。如果第一存储单元会由于第二存储单元的漏电影响同步被改写，则第一存储单元也会存在部分数据与初始数据不同，这样就可以达到对第一存储单元进行数据检测的目的。
如图7A所示，按照WL8至WL15的顺序读取第二存储单元后，更新第二存储单元的数据，但维持WL15上的第二存储单元的数据不变，即仍为“0”。然后以WL0至WL7的顺序继续读取第一存储单元中的数据。由于WL0-WL7以及WL8-WL15之间分别存在短接，因此，WL0-WL6上的数据会在WL8-WL14数据更新时同步被更新为数据“1”；而WL7则与WL15一致，不会被更新。
因此，对此种情况进行数据处理时，则会有如图7B所示的结果：第一次处理，WL6与WL7上的数据不同，因此“异或运算”得到的数据为“1”，其他几组数据“0”。进行第二次处理，由于第一次处理得到的数据中存在一个“1”，因此进行“或运算”得到的数据为“1”，即表示第一存储单元未通过测试。
在一些实施例中，对读取的数据进行处理的步骤包括：
对相邻的两个数据进行第一次处理，以获得多个第三中间数据；
对多个所述第三中间数据进行第二次处理，以获得所述第三测试数据。
在本公开实施例中，与上述第一测试以及第二测试类似，第三测试中对读取的各数据进行的数据处理可以包括两次数据处理。首先针对相邻两个数据进行第一次处理得到多个第三中间数据，然后再基于第三中间数据进行第二次处理，则可以进一步获得最终的第三测试数据。例如，如果第一次处理采用“异或”运算，得到的一个第三中间数据为“1”，则说明读取的两个相邻的第一存储单元的数据为不同数据，得到的第三中间数据为“0”，则说明读取的两个相邻的第一存储单元的数据为相同数据。将多个第三中间数据进一步进行第二次处理，例如进行“或”运算，此时如果输出数据“1”则说明多个第三中间数据中包括“1”，即包括至少两个相邻的数据为不同数据，此时可以确定多个第一存储单元中读取的数据中存在不同数据，此时，若初始数据均为相同数据，则可确定读取的数据包括不同于初始数据的第一数据，即包括由于漏电产生的异常数据。因此可以确定参与上述处理的第一存储单元未通过第三测试。若第三中间数据均为“0”，则说明各相邻的存储单元中的数据相同，再进行第二次处理，得到的第三测试数据为“0”，则可认为第一存储单元中存储的数据均为相同数据。
示例性地，在初始数据均为相同数据的情况下，由于在第二存储单元读取及数据更新的过程中维持了部分第二存储单元内的数据未被更新，则第一存储单元中存在部分初 始数据和部分第一数据。因此，如果第一存储单元与第二存储单元之间存在漏电，则会导致第一存储单元中读取的数据也存在不同，因而数据结果为“1”。也就是说，如果此时输出结果为“1”，则说明第一存储单元存在异常，未通过第三测试。相应地，如果不存在漏电，则第一存储单元始终保持为初始数据，则输出结果为“0”。
如此，可以根据两次处理得到的测试数据作为输出结果，根据输出结果对第一存储单元是否通过测试进行判断。并且，由于改写第二存储单元的过程中，也维持了部分第二存储单元内的数据不变，从而造成了第二存储单元中具有不同数据。这样，则可以避免由于第一存储单元和第二存储单元全部短接漏电导致的数据全相同，但无法被检测出第一存储单元数据异常的问题。
在一些实施例中，在所述保持至少一个所述第一存储单元内的所述初始数据中，保持奇数个所述第一存储单元内的数据为所述初始数据。
在进行上述测试之前可以对第一存储单元和第二存储单元写入初始数据，初始数据可以为全部相同的数据，也可以为具有特定规律的数据，例如“棋盘格”数据，即任意两个相邻的存储单元中的数据不同。
如果上述检测过程中读取到的第一存储单元内的数据不同于初始数据，则说明其由于与第二存储单元之间存在漏电。因此，通过读取第一存储单元的数据可以实现漏电的检测。
在本公开实施例中，进行第二存储单元的读取以及更新的过程中可以保持奇数条字线上连接的第二存储单元内的数据为初始数据不变，另外奇数条字线上的第二存储单元内的数据则被改写为第一数据。这样，如果第一存储单元与第二存储单元之间存在漏电，则对第一存储单元进行读取时，以一条位线上连接的存储单元为例，读取到的数据中也存在奇数个初始数据和奇数个被改写后的第一数据。这样，通过数据处理后更容易将不同的数据识别出来，进而可以检测到第一存储单元存在漏电异常。
示例性地，第一存储单元和第二存储单元分别有8个，维持3个第二存储单元的数据为初始数据不变，另外5个第二存储单元的数据更新为第一数据。如图7C，维持WL13、WL14以及WL15耦接的存储单元的数据“0”不变，其他第二存储单元被更新为第一数据“1”。
如果第一存储单元与第二存储单元之间存在一一对应的漏电，则读取的第一存储单元的数据中也会存在3个初始数据和5个第一数据。如图7C所示，WL5、WL6以及WL7耦接的存储单元中数据为初始数据“0”其他第一存储单元中的数据为第一数据“1”。这样，将这些数据通过两两“异或运算”处理，则会得到至少一个第三中间数据为“1”，如图7D所示，经过第一次处理，WL0 xor WL1＝0，WL2 xor WL3＝0，WL4xor WL5＝1以及WL6 xor WL7＝0。然后再进行“或运算”得到的第三测试数据为“1”。这样就可以将这种漏电识别出来，确定第一存储单元不通过。可以理解的是，如果维持不变的存储单元数量为偶数，则可能存在相邻两个存储单元均维持不变，例如，维持WL14与WL15 耦接的存储单元中的数据为“0”，其他第二存储单元更新为“1”。那么对应的第一存储单元读取的数据中WL6与WL7耦接的存储单元中均为第一数据“1”，此时进行异或运算得出的结果也为0，从而导致无法识别出WL6与WL7耦接的存储单元中的数据与WL14与WL15一致，进而无法检测出两者的异常。也就是说，采用上述方法维持奇数个第二存储单元中的数据不变，并更新其他第二存储单元的数据，目的就在于当存在全部漏电的异常情况时，通过两两“异或运算”处理至少能够得到一个第三中间数据为“1”。
此外，除了设置奇数个第二存储单元维持不变并更新其他第二存储单元的方法外，还可以设置间隔的第二存储单元维持不变，使各第二存储单元的数据以第一数据和初始数据交替分布，如图7E所示，这样，也可以避免由于相邻两个存储单元同步被更新，导致异或结果不变而检测不出来的情况。
可以理解的是，若第一存储单元与第二存储单元之间不存在漏电，则说明第一存储单元的数据不会因为第二存储单元的数据更新而同步被改变，因此会始终保持相同的初始数据，因此输出的第三测试数据为“0”时，可以判断为第三测试通过。
在一些实施例中，所述根据所述第三测试数据，判断所述第一存储单元是否通过所述第三测试，包括：
若所述测试数据表示高电平，则表示所述第一存储单元未通过所述第三测试；
若所述测试数据表示低电平，则表示所述第一存储单元通过所述第三测试。
在本公开实施例中，第三测试数据可以为一个二元的输出信号，包括“高电平”的信号和“低电平”的信号。如果输出信号为高电平信号，则可以代表输出的第三测试数据为“1”，进而代表读取的第一存储单元的数据不符合初始数据的规律，例如，初始数据均为相同数据，而读取数据中存在不同的数据，因此可以确定第一存储单元未通过第三测试。
如果输出信号为低电平信号，则可以代表输出的第三测试数据为“0”，进而代表读取的第一存储单元的数据符合初始数据的规律，例如，初始数据均为相同数据，读取数据也均为相同数据，因此可以表示其通过第三测试。
在一些实施例中，所述方法还包括：
若所述第二存储单元未通过所述第二测试，且所述第一存储单元未通过所述第三测试，则确定所述第一存储单元和所述第二存储单元连接异常。
通过上述实施例中的方法，可以分别判断第一存储单元与第二存储单元是否存在异常，如果第一存储单元与第二存储单元都存在异常，则说明第一存储单元与第二存储单元之间存在连接异常，例如第一存储单元与第二存储单元之间存在短接点，或者两者对应的字线之间存在短路，又或者两者所连接的外围电路之间存在短路等等。在第二存储单元未通过第二测试时，则可以判断出第二存储单元内的数据受到第一存储单元内的数据的影响；第一存储单元未通过第三测试时，则可以判断出第一存储单元内的数据受到第二存储单元内的数据的影响，因此在第二存储单元未通过第二测试时，第一存储单元 未通过第三测试时，则可以确定出第一存储单元和第二存储单元之间连接异常。
在一些实施例中，所述第一存储单元包括耦接在第一字线上的存储单元，所述第二存储单元包括耦接在第二字线上的存储单元。
这里，第一字线可以包括一条或多条，第二字线也可以包括一条或多条。
可以理解的是，第一字线上耦接有多个存储单元，第二字线上耦接有多个存储单元。在进行本公开实施例中所涉及的数据处理时，实质参与一次运算处理的数据来自于每条字线上的一个第一存储单元。例如，将同一位线上耦接的各第一存储单元以及第二存储单元的数据进行处理。如果存在多条位线，则分别进行处理，可以得到多个测试数据，进而便于进一步确定漏电位置。
在一些实施例中，所述第一存储单元和所述第二存储单元连接异常表示所述第一字线和所述第二字线短路连接。
这里，第一字线与第二字线的短路连接，可以包括第一字线与第二字线直接短路，也可以包括第一字线与第二字线所连接的外围电路之间存在短路连接。
在一些实施例中，第一字线与第二字线之间可以具有公共的信号控制结构，用于同步向多条字线提供公共的信号，例如主字线驱动信号。而主字线驱动信号通过分别连接的各条控制开关连接至各条字线，即针对每条字线由子驱动信号控制。
示例性地，一组8条第一字线(WL0至WL7)由同一个主字线驱动信号来控制，另外一组8条第二字线(WL8至WL15)由另一字线驱动信号控制。而由于存储器结构的设计中，这两组字线对应的驱动信号的驱动开关走线位于临近位置，具体地，8条第一字线中每个子字线驱动信号对应的控制开关，8条第二字线中每个子字线驱动信号对应的控制开关相邻，因而容易出现短路。例如：第一个主控制信号控制的第一字线WL0与第二个主控制信号控制的第二字线WL8之间出现短路；第一个主控制信号控制的第一字线WL1与第二个主控制信号控制的第二字线WL9之间出现短路；……第一个主控制信号控制的第一字线WL7与第二个主控制信号控制的第二字线WL15之间出现短路。
因此，基于类似的存储器结构设计，容易出现如上述实施例所涉及的第一字线与第二字线短路情况，这里仅作为示例进行说明。当然，基于其他可能出现短路连接的结构设计，可以采用类似的检测手法进行检测，这里不做限定。
在一些实施例中，所述第一次处理包括异或运算，所述第二次处理包括或运算。在其他实施例中，第一次处理包括异或运算，第二次处理还可以包括与运算等。
本公开实施例还提供如下示例：
在进行诸如动态随机存储器(DRAM)等的生产过程中，需要进行各个阶段的测试，以便确定是否存在异常，便于后段重工、修补或者报废等操作，进而提升生产效率和产品良率。
在晶圆测试的过程中一般采用高压缩比的压缩模式进行测试，即以存储块、存储面或者存储页等多存储单元为单位进行综合测试，通过输出的测试结果进行区域判断。相 比于逐个存储单元的读写测试，这种方法具有快速高效的特点，适用于量产过程中CP(Circuit Probe，电路探测)阶段的测试。但是由于这种方式无法实现对每一存储单元的逐个检测，因此会存在漏检的情况。
示例性地，压缩模式可以包括将读取操作后得到的数据输入至逻辑电路，得到一个输出信号，基于该输出信号判断读取的数据的特点。例如，将读取的各数据进行异或处理，若存在不同数据，则会输出逻辑“1”，若全部相同，则会输出逻辑“0”。这样，不需要讲读取到的每个数据输出出来，而是仅通过一个输出信号就可以进行判断。
本公开实施例提供一种基于压缩模式的测试方法，在快速检测的同时，减少漏检的发生。
在本公开实施例中，可以将待检测的存储单元所连接的多条字线分为两组，这两组字线可以是在产品结构上容易产生短路连接的字线，例如，具有公共的控制元件或者在实体结构中设置于相邻的位置等。
在进行检测的过程中可以采用如下过程：
1、向两组字线连接的存储单元单元中分别写入初始数据(可以为相同数据)；
2、依次读取第一组字线连接的各存储单元，并在每完成一条字线上的读取操作后，改写该条字线上连接的各存储单元的数据。可以理解的是，此时读取的第一组字线得到的各数据应当为初始数据，若不是初始数据，则说明第一组字线存在写入异常的问题。
3、继续依次读取第二组字线连接的各存储单元的数据。
如果读取到的数据中存在不同数据。说明第二组字线连接的存储单元中的数据存在部分，在第一组字线上的存储单元改写数据的过程中也被改写了，因此可以确定这些字线及其相关电路存在漏电异常，进而得出测试不通过的结果。
如果输出结果表示第二组字线上连接的存储单元中的数据全部为相同的，例如，输出信号表示逻辑“0”那么表示可能第二组字线所连接的存储单元仍然全为初始数据，未被改写，因而通过测试。
可以理解的是，上述通过测试的情况还存在一种漏检情况，即输出信号表示第二组字线上连接的存储单元中的数据全部为相同的，但实际上全部存储单元的数据都因为与第一组字线的漏电影响被改写。
因此，在本公开实施例中，还可以进行如下测试：
1、向两组字线连接的存储单元单元中分别写入初始数据；
2、依次读取第一组字线连接的各存储单元，并在每完成一条字线上的读取操作后，改写该条字线上连接的各存储单元的数据；此外，选择其中至少一条字线连接的存储单元不进行改写。即，读取第一组字线连接的各存储单元后，改写部分数据、维持部分数据，使得第一组字线中存在至少两条字线连接的存储单元中存储的数据不同。
3、继续依次读取第二组字线连接的各存储单元的数据。
这时，如果读取的第二组字线连接的各存储单元的数据仍为相同数据，例如输出信 号表示逻辑“0”，则说明第二组字线未受到漏电影响，仍为初始数据。而如果输出信号表示逻辑“1”，即第二组字线连接的各存储单元的数据存在不同，那么说明第二组字线中存在不同数据，即第二组字线中的数据受到第一组字线中数据改写的影响也被改写为部分数据不同。因此，此时可以确定第二组字线中存在漏电异常。
可以理解的是，如果初始数据为不同数据，例如“棋盘格数据”，则对应的输出结果也需要相应调整。
假设有16条字线WL0-WL15待检测，可以将WL0-WL7分为第一组，WL8-WL15分为第二组。可以向各条字线连接的存储单元写入如图8A所示的初始数据。读取WL0-WL7连接的各存储单元中的数据，并在每读取一条WL上的数据后，改写为不同数据，并维持其中至少一条WL上的数据不变。需要说明的是，维持不变的字线数量为奇数更便于数据处理。
例如，维持上述WL0的数据不变。之后继续读取WL8-WL15上各存储单元的数据。如果没有异常，则所有数据如图8B所示。
其中，只有WL0的数据发生变化。读取到WL8-WL15的数据不变。
在上述压缩模式的测试方法中，这些读取的数据不需要全部输出，而是可以经过逻辑运算得到一个检测结果。
例如，对WL8至WL15上的各数据进行逻辑运算，得到输出结果，若输出结果为高电平，则检测通过。这里，逻辑运算的过程如图8C所示，可以包括：第一数据处理：对相邻WL的数据两两进行异或处理，即WL8 xor WL9，WL10 xor WL11，WL12 xor WL13，WL14 xor WL15。可以理解的是，若采用上述初始数据，WL8至WL15与WL0至WL7所耦接的存储单元之间不存在漏电，那么异或处理后的结果应均为逻辑“1”，即表示WL8至WL15中任意两条相邻WL上耦接的存储单元中的数据不同。然后对这些逻辑运算结果进行第二数据处理，这里，根据上述初始数据的特点，可以采用“与”运算(若初始数据为全0或全1的相同数据，则这里可以采用“或”运算)。在上述场景下则包括第一数据处理得到的4组逻辑结果均为逻辑“1”，则最终第二数据处理的输出结果为逻辑“1”。
在实际检测过程中，根据最终的结果逻辑“1”，可以确定多组第一数据处理的结果中不存在逻辑“0”，进而可以确定不存在相邻两条WL上的数据相同，符合“棋盘格”数据的基本规律，因此无异常，即测试通过。
相反，如果存在异常，第二组WL的数据会由于漏电与第一组WL的数据保持一致，即改写WL1-WL7上的数据后，WL8维持不变，WL8-WL15也被改写，如图8D所示：
在这种情况下，数据处理的过程如图8E所示，进行第一数据处理，例如：WL8 xor WL9，WL10 xor WL11，WL12 xor WL13，WL14 xor WL15。可以得到WL8 xor WL9＝0，而WL10 xor WL11＝1，WL12 xor WL13＝1，WL14 xor WL15＝1。因此，第一数据处理的结果中包括一个逻辑“0”和三个逻辑“1”。继续进行第二数据处理的“与”运算，则 得到结果为“0”。此时，通过该输出结果就可以判断第二组字线受到了第一组字线上数据改写的漏电影响，因此存在异常。
如图9所示，本公开实施例还提供一种存储器的测试系统400，包括：
数据读取单元401，用于读取第一存储单元和第二存储单元内的数据；
数据更新单元402，用于在读取所述第一存储单元内的数据之后，将所述第一存储单元内的数据更新为第一数据；
数据测试单元403，用于对读取的数据进行处理，以获得测试数据，并通过所述测试数据，判断所述第二存储单元是否通过测试。
这里，测试系统的各部件可以配置于存储器内的控制逻辑，也可以配置于外部测试装置，其功能可以用于执行上述任一实施例中的方法步骤，具体内容已在上述方法实施例中进行了详细说明，这里不再赘述。
本公开实施例还提供一种存储器，如图10所示，该存储器500包括：
存储阵列510，包括多个存储单元；每一存储单元连接有字线WL和位线BL；其中，每个存储器可以有多个存储面，每个存储面可以包含一个或多个存储阵列；
外围电路520，连接所述存储阵列，用于将对存储阵列中各存储单元进行读写操作以及检测操作时所需的电压施加到相应的字线和/或位线上，并用于将存储阵列输出信号传递出来。
这里，外围电路可以被配置为执行上述存储器的测试方法。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备 或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本公开各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
以上所述，仅为本公开的实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
工业实用性
本公开实施例的技术方案，可以应用于半导体存储器的生产制造或者检测过程中，本公开实施例通过将存储器中的存储单元划分为第一存储单元和第二存储单元两类，在检测过程中读取第一存储单元内的数据，并在读取后更新数据，然后读取第二存储单元的数据。这样，通过读取的数据可以有效检测出第二存储单元是否被第一存储单元的更新数据所影响，从而判断出第二存储单元是否通过测试，进而识别出诸如存储单元之间或者外围电路之间的漏电等问题。

Claims (18)

  1. 一种存储器的测试方法，包括：
    提供一存储器，所述存储器至少包括多个第一存储单元和多个第二存储单元；
    读取多个所述第一存储单元内的数据，并将多个所述第一存储单元内的数据更新为第一数据；
    读取多个所述第二存储单元内的数据，并对读取的数据进行处理，以获得第一测试数据；
    根据所述第一测试数据，判断所述第二存储单元是否通过第一测试。
  2. 根据权利要求1所述的测试方法，其中，所述通过所述第一测试数据，以判断所述第二存储单元是否通过第一测试，包括：
    根据所述第一测试数据，确定读取的数据是否同时包括所述第一数据和所述第二存储单元内的初始数据；
    若是，则表示不通过所述第一测试；
    若否，则表示通过所述第一测试，并继续进行第二测试。
  3. 根据权利要求2所述的测试方法，其中，所述对读取的数据进行处理，以获得第一测试数据，包括：
    对相邻两个所述第一数据进行第一次处理，以获得多个第一中间数据；
    对多个所述第一中间数据进行第二次处理，以获得所述第一测试数据。
  4. 根据权利要求2所述的测试方法，其中，所述根据所述第一测试数据，判断所述第二存储单元是否通过第一测试，包括：
    若所述第一测试数据表示高电平，则表示未通过所述第一测试；
    若所述第一测试数据表示低电平，则表示通过所述第一测试。
  5. 根据权利要求2所述的测试方法，其中，所述进行第二测试，包括：
    更新多个所述第一存储单元和多个所述第二存储单元内的数据为初始数据；
    读取多个所述第一存储单元内的数据，并保持至少一个所述第一存储单元内的所述初始数据，且将剩余的所述第一存储单元内的数据更新为所述第一数据；
    读取多个所述第二存储单元内的数据，并对读取的数据进行处理，得到第二测试数据；
    根据所述第二测试数据，判断所述第二存储单元是否通过所述第二测试。
  6. 根据权利要求5所述的测试方法，其中，所述对读取的数据进行处理，得到第二测试数据，包括：
    对相邻的两个数据进行第一次处理，以获得多个第二中间数据；
    对多个所述第二中间数据进行第二次处理，以获得所述第二测试数据。
  7. 根据权利要求5所述的测试方法，其中，在所述保持至少一个所述第一存储单元内的所述初始数据中，保持奇数个所述第一存储单元内的数据为所述初始数据。
  8. 根据权利要求6所述的测试方法，其中，所述根据所述第二测试数据，判断所述第二存储单元是否通过所述第二测试，包括：
    若所述第二测试数据表示高电平，则表示所述第二存储单元未通过所述第二测试；
    若所述第二测试数据表示低电平，则表示所述第二存储单元通过所述第二测试。
  9. 根据权利要求5所述的测试方法，还包括：
    判断所述第一存储单元是否通过第三测试。
  10. 根据权利要求9所述的测试方法，其中，所述判断所述第一存储单元是否通过测试，包括：
    更新多个所述第一存储单元和多个所述第二存储单元内的数据为初始数据；
    读取所述多个第二存储单元内的初始数据，并保持至少一个所述第二存储单元内的所述初始数据，且将剩余的所述第二存储单元内的初始数据更新为所述第一数据；
    读取多个所述第一存储单元内的数据，并对读取的数据进行处理，得到第三测试数据；
    根据所述第三测试数据，判断所述第一存储单元是否通过第三测试。
  11. 根据权利要求10所述的测试方法，其中，则对读取的数据进行处理的步骤包括：
    对相邻的两个数据进行第一次处理，以获得多个第三中间数据；
    对多个所述第三中间数据进行第二次处理，以获得所述第三测试数据。
  12. 根据权利要求10所述的测试方法，其中，在所述保持至少一个所述第一存储单元内的所述初始数据中，保持奇数个所述第一存储单元内的数据为所述初始数据。
  13. 根据权利要求11所述的测试方法，其中，所述根据所述第三测试数据，判断所述第一存储单元是否通过所述第三测试，包括：
    若所述测试数据表示高电平，则表示所述第一存储单元未通过所述第三测试；
    若所述测试数据表示低电平，则表示所述第一存储单元通过所述第三测试。
  14. 根据权利要求9所述的测试方法，还包括：
    若所述第二存储单元未通过所述第二测试，且所述第一存储单元未通过所述第三测试，则确定所述第一存储单元和所述第二存储单元连接异常。
  15. 根据权利要求14所述的测试方法，其中，所述第一存储单元包括耦接在第一字线上的存储单元，所述第二存储单元包括耦接在第二字线上的存储单元。
  16. 根据权利要求15所述的测试方法，其中，所述第一存储单元和所述第二存储单元连接异常表示所述第一字线和所述第二字线短路连接。
  17. 根据权利要求6或11所述的测试方法，其中，所述第一次处理包括异或运算，所述第二次处理包括或运算。
  18. 一种存储器的测试系统，包括：
    数据读取单元，用于读取第一存储单元和第二存储单元内的数据；
    数据更新单元，用于在读取所述第一存储单元内的数据之后，将所述第一存储单元内的数据更新为第一数据；
    数据测试单元，用于对读取的数据进行处理，以获得测试数据，并通过所述测试数据，判断所述第二存储单元是否通过测试。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN119580816B (zh) * 2025-01-24 2025-05-13 深圳市晶存科技股份有限公司 一种存储器测试方法、系统、装置及存储介质
CN120260658B (zh) * 2025-06-05 2025-08-12 浙江力积存储科技股份有限公司 存储器测试方法、装置、设备和介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015015556A1 (ja) * 2013-07-29 2015-02-05 富士通株式会社 半導体記憶装置、及び、半導体記憶装置の試験方法
US10762977B1 (en) * 2019-07-22 2020-09-01 Winbond Electronics Corp. Memory storage device and memory testing method thereof
US20200302027A1 (en) * 2019-03-18 2020-09-24 Toshiba Memory Corporation Simulation method and simulation device for semiconductor storage device
CN112037843A (zh) * 2019-06-04 2020-12-04 长鑫存储技术有限公司 存储器测试方法、装置、存储器、设备及可读存储介质
CN112133362A (zh) * 2019-06-25 2020-12-25 华邦电子股份有限公司 存储器存储装置及其存储器测试方法
WO2021031149A1 (zh) * 2019-08-21 2021-02-25 华为技术有限公司 一种存储器测试电路及装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015015556A1 (ja) * 2013-07-29 2015-02-05 富士通株式会社 半導体記憶装置、及び、半導体記憶装置の試験方法
US20200302027A1 (en) * 2019-03-18 2020-09-24 Toshiba Memory Corporation Simulation method and simulation device for semiconductor storage device
CN112037843A (zh) * 2019-06-04 2020-12-04 长鑫存储技术有限公司 存储器测试方法、装置、存储器、设备及可读存储介质
CN112133362A (zh) * 2019-06-25 2020-12-25 华邦电子股份有限公司 存储器存储装置及其存储器测试方法
US10762977B1 (en) * 2019-07-22 2020-09-01 Winbond Electronics Corp. Memory storage device and memory testing method thereof
WO2021031149A1 (zh) * 2019-08-21 2021-02-25 华为技术有限公司 一种存储器测试电路及装置

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