WO2023187050A1 - Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi) - Google Patents

Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi) Download PDF

Info

Publication number
WO2023187050A1
WO2023187050A1 PCT/EP2023/058282 EP2023058282W WO2023187050A1 WO 2023187050 A1 WO2023187050 A1 WO 2023187050A1 EP 2023058282 W EP2023058282 W EP 2023058282W WO 2023187050 A1 WO2023187050 A1 WO 2023187050A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
substrate
trapping
piezoelectric
poi
Prior art date
Application number
PCT/EP2023/058282
Other languages
English (en)
Inventor
Raphaël CAULMILONE
Frédéric ALLIBERT
Isabelle Bertrand
Original Assignee
Soitec
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec filed Critical Soitec
Publication of WO2023187050A1 publication Critical patent/WO2023187050A1/fr

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/704—Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings
    • H10N30/706—Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings characterised by the underlying bases, e.g. substrates
    • H10N30/708—Intermediate layers, e.g. barrier, adhesion or growth control buffer layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/01—Manufacture or treatment
    • H10N30/07—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base
    • H10N30/072—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by laminating or bonding of piezoelectric or electrostrictive bodies
    • H10N30/073—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by laminating or bonding of piezoelectric or electrostrictive bodies by fusion of metals or by adhesives
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/02535—Details of surface acoustic wave devices
    • H03H9/02543—Characteristics of substrate, e.g. cutting angles
    • H03H9/02559—Characteristics of substrate, e.g. cutting angles of lithium niobate or lithium-tantalate substrates
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/02535—Details of surface acoustic wave devices
    • H03H9/02543—Characteristics of substrate, e.g. cutting angles
    • H03H9/02574—Characteristics of substrate, e.g. cutting angles of combined substrates, multilayered substrates, piezoelectrical layers on not-piezoelectrical substrate

Definitions

  • Piezoelectric substrate on insulator (POI) and method of manufacturing a piezoelectric substrate on insulator (POI)
  • the invention relates to a piezoelectric substrate on insulator (POI) comprising in this order a support substrate, a trapping structure, a dielectric layer and a piezoelectric layer, as well as a method of manufacturing such a POI substrate.
  • POI piezoelectric substrate on insulator
  • Such substrates are known in the state of the art.
  • devices such as sensors or filters are made.
  • the trapping structure makes it possible to reduce losses linked to parasitic effects at the interface between the support substrate and the dielectric layer.
  • the trapping layer which is inserted between the support substrate and the dielectric layer, serves to reduce the density of free carriers and to prevent variations in the Fermi level. This results in a higher and constant resistivity in the supporting substrate, which allows a reduction of parasitic effects such as signal attenuation, generation of harmonic signals or conductive coupling.
  • the object of the invention is therefore to reduce the harmful effect of the diffusion of metallic elements through the structure of the POI substrate.
  • a piezoelectric substrate on insulator comprising: a support substrate, in particular a silicon-based substrate, a piezoelectric layer, in particular a layer of lithium tantalate (LTO ) or lithium niobate (LNO), a dielectric layer, in particular a silicon oxide layer, sandwiched between the piezoelectric layer and the support substrate, a trapping structure sandwiched between the dielectric layer and the support substrate, characterized in that the trapping structure comprises at least two trapping layers, the trapping layers being separated from each other by a dielectric intermediate layer.
  • a support substrate in particular a silicon-based substrate
  • a piezoelectric layer in particular a layer of lithium tantalate (LTO ) or lithium niobate (LNO)
  • LTO lithium tantalate
  • LNO lithium niobate
  • a dielectric layer in particular a silicon oxide layer
  • the separation of the trapping structure into at least two trapping layers with a dielectric layer between two trapping layers makes it possible to segregate part of the contamination by the metallic elements at the interfaces between the trapping layers, the intermediate layer thus reducing the level accumulation of metallic elements at the interface between the trapping structure and the support substrate.
  • the support substrate may preferably have a resistivity greater than or equal to 500Q.cm
  • the trapping layers of the POI substrate can be based on polycrystalline or amorphous or porous silicon or based on silicon carbide (SiC). Such layers effectively reduce parasitic effects.
  • the dielectric intermediate layer of the POI substrate may be a layer of silicon oxide, in particular a layer of native silicon oxide or a layer deposited by chemical vapor deposition (CVD) or a layer obtained by thermal oxidation. Silicon oxides are easy to produce and at the same time we can observe an accumulation of metallic elements diffused at the interfaces of the intermediate layers of the trapping structure.
  • CVD chemical vapor deposition
  • the dielectric intermediate layer(s) of the POI substrate may have a thickness equal to or less than 5 nm, in particular equal to or less than 1 nm. Even layers of such low thickness show an effect on reducing parasitic effects.
  • At least two of the at least two trapping layers may have one or more physical properties, in particular a different grain size. This makes it possible to further improve the suppression of parasitic effects.
  • each trapping layer of the POI substrate can have the same thickness.
  • at least one trapping layer of the POI substrate may have a thickness different from the other trapping layers. This makes it possible to optimize the properties of the POI substrate.
  • the trapping structure of the POI substrate may have a thickness equal to or less than 5 pm, preferably equal to or less than 2 pm.
  • the object of the invention is also achieved by the method of manufacturing a piezoelectric substrate on insulator (POI) as described above and comprising the steps of: providing a support substrate, in particular a substrate with silicon base, provide a substrate comprising a piezoelectric layer, in particular a substrate comprising lithium tantalate (LTO) or lithium niobate (LNO), form a trapping structure above the support substrate, form a dielectric layer, in particular a layer of silicon oxide, above the substrate comprising a piezoelectric layer and/or above the trapping structure, assembling the substrate comprising a piezoelectric layer with the support substrate such as the dielectric layer and the structure of trapping are sandwiched between the piezoelectric layer and the support substrate, characterized in that the step of forming the trapping structure comprises forming a first trapping layer, forming a dielectric intermediate layer on the first trapping layer and forming a second layer trapping on the dielectric intermediate layer.
  • LTO lithium tantalate
  • LNO lithium
  • the method of manufacturing a piezoelectric substrate may further comprise a step of: forming a weakening zone inside the piezoelectric layer, and producing a fracture along the weakening zone to separate part of the piezoelectric layer from the remainder of the substrate comprising the piezoelectric layer after the assembly step to transfer the part of the piezoelectric layer to the support substrate.
  • This process makes it possible to manufacture the POI substrates according to the invention in an industrial manner.
  • Figure 1 schematically represents a piezoelectric substrate on insulator (POI) according to a first embodiment of the invention.
  • Figure 2 schematically represents a piezoelectric substrate on insulator (POI) according to a second embodiment of the invention.
  • Figure 3 schematically represents a piezoelectric substrate on insulator (POI) according to a third embodiment of the invention.
  • Figure 4 schematically represents a method of manufacturing a piezoelectric substrate on insulator (POI) according to a fourth embodiment of the invention.
  • Figure 1 schematically represents a piezoelectric substrate on insulator (POI) 100 according to the first embodiment of the invention.
  • the piezoelectric substrate on insulator 100 comprises a support substrate 102.
  • the support substrate 102 is a silicon-based substrate, in particular a monocrystalline silicon wafer.
  • the support substrate preferably has a resistivity greater than or equal to 500 ⁇ .cm.
  • a trapping structure 104 is arranged above the support substrate 102.
  • the trapping structure 104 can be in direct contact with the support substrate 102.
  • the trapping structure 104 has a thickness equal to or less than 5 ⁇ m, preferably equal to or less than 2pm.
  • the trapping structure 104 comprises three layers: a first trapping layer 104a, an intermediate dielectric layer 104b and a second trapping layer 104c.
  • the trapping layers 104a, 104c are based on polycrystalline or amorphous or porous silicon or based on silicon carbide (SiC). Preferably these are layers deposited by low pressure chemical vapor deposition (LPCVD). In this embodiment the two trapping layers 104a, 104c have the same thickness.
  • the dielectric intermediate layer 104b may be a layer of silicon oxide, preferably a layer of native silicon oxide. According to variants, the dielectric intermediate layer can also be formed by chemical vapor deposition (CVD) or by thermal oxidation.
  • the dielectric intermediate layer 104b preferably has a thinner thickness than the trapping layers 104a, 104b, in particular a thickness which is equal to or less than 5 nm, in particular equal to or less than 1 nm.
  • a dielectric layer 106 is arranged above, in particular directly on the trapping structure 104.
  • the dielectric layer 106 is preferably a layer based on silicon oxide.
  • the dielectric layer 106 preferably has a thickness between 100nm and 1 pm, in particular between 200nm and 700nm.
  • the dielectric layer 106 can be formed by CVD deposition or any other suitable deposition process.
  • a piezoelectric layer 108 is arranged above, in particular directly on the dielectric layer 106. This is preferably a layer of lithium tantalate (LTO) or lithium niobate (LNO). The piezoelectric layer 108 typically has a thickness of between 200nm and 1 pm.
  • LTO lithium tantalate
  • LNO lithium niobate
  • the two trapping layers 104a and 104c may have one or more different physical properties, such as grain size.
  • the separation of the trapping structure 104 into at least two trapping layers 104a, 104c with an intermediate dielectric layer 104b between the two trapping layers 104a, 104c makes it possible to segregate part of the contamination by the metallic elements at the interfaces. between the trapping layers 104a, 104c and the intermediate layer 104b thus reducing the concentration of metallic elements at the interface between the trapping structure 104 and the support substrate 102. Thus, it is compensated for the reduction in the suppression of parasitic effects .
  • Figure 2 schematically represents a piezoelectric substrate on insulator (POI) 200 according to a second embodiment of the invention.
  • the piezoelectric substrate on insulator 200 comprises the support substrate 102, the dielectric layer 106 and the piezoelectric layer 108 of the first embodiment. A further description of these layers and their properties is omitted and reference is made to their description above in relation to the first embodiment.
  • the trapping structure 204 comprises a total of five trapping layers 204a, 204c, 204e, 204g and 204i.
  • An intermediate dielectric layer 204b, 204d, 204f and 204h is each time interposed between two trapping layers.
  • the trapping layers 204a, 204c, 204e, 204g and 204i are made in the same way as the trapping layers 104a and 104c of the first embodiment and they have the same physical properties than the latter. In particular, they all have the same thicknesses, in particular all have a thickness of 0.2 ⁇ m or less.
  • the dielectric intermediate layers 204b, 204d, 204f and 204h are made in the same way as the dielectric intermediate layer 104b of the first embodiment and they have the same physical properties as the latter. In particular, they all have the same thicknesses, in particular all a thickness of a few tenths of a nanometer (a few Angstroms), in particular one or less nanometer (10 or less Angstrom).
  • the concentration of metallic elements, in particular lithium, at the interface between the first trapping layer 204a and the support substrate 102 can be further reduced, because metallic elements are trapped at each interface.
  • the quantity of metallic elements which reach the interface with the support substrate 102 is lower than in a structure with fewer interfaces.
  • more or fewer trapping layers and dielectric intermediate layers can be provided in the trapping structure, depending on the concentration level of metallic elements considered acceptable for a given application.
  • Figure 3 schematically represents a piezoelectric substrate on insulator (POI) 300 according to a third embodiment of the invention.
  • the piezoelectric substrate on insulator 300 comprises the support substrate 102, the dielectric layer 106 and the piezoelectric layer 108 of the first embodiment. These layers and their properties will not be described again but reference is made to their description in the first embodiment.
  • the trapping structure 304 comprises several trapping layers 304a, 304c, 304e, 304g, 304i and 304k, which as in the second embodiment are separated by dielectric intermediate layers 304b, 304d, 304f, 304h, 304j.
  • the dielectric intermediate layers 304b, 304d, 304f, 304h, 304j are produced as in the first or second embodiment and have the same thicknesses, for example a few tenths of a nanometer (a few Angstroms), in particular a or less nanometer (10 Angstrom or less).
  • the trapping layer 304a is thicker, in particular of a thickness of 0.5pm or more
  • the concentration of metallic elements, in particular lithium, at the interface between the first trapping layer 304a and the support substrate 102 can be reduced as in the second mode of realization.
  • Layer 304a at the interface with the support substrate 102 is thicker and thus retains its trapping properties.
  • more or fewer trapping layers and dielectric intermediate layers can be provided in the trapping structure depending on the level of accumulation of metallic elements considered acceptable for a given application.
  • Figure 4 schematically represents a method of manufacturing a piezoelectric substrate on insulator (POI) according to the fourth embodiment of the invention to obtain a POI substrate 100 according to the first embodiment as described below above in relation to Figure 1.
  • the reference numbers already used in the description of the POI substrate 100 in Figure 1 are reused for the description of the process.
  • the method of manufacturing a piezoelectric substrate on insulator (POI) 100 begins with step I) of providing a support substrate 102, in particular a silicon-based substrate, in particular a monocrystalline silicon wafer.
  • step II) provides for the formation of the trapping structure 104 on a free surface 120 of the support substrate 102.
  • the formation of the trapping structure 104 begins with the formation of a first trapping layer 104a produced by low pressure chemical vapor deposition (LPCVD).
  • LPCVD low pressure chemical vapor deposition
  • the formation can be carried out by a thermal growth technique or by physical vapor deposition (PVD).
  • the trapping layer 104a formed on the support substrate 102 is a layer based on polycrystalline, amorphous or porous silicon or based on silicon carbide.
  • the thickness of the trapping layer 104a is equal to or less than 2.5 pm, in particular equal to or less than 1 pm.
  • an intermediate dielectric layer 104b is formed on the first trapping layer 104a.
  • the dielectric intermediate layer 104b may be a layer of silicon oxide, preferably a layer of native silicon oxide. According to one of the variants, the dielectric intermediate layer is formed by chemical vapor deposition (CVD) or by thermal oxidation.
  • the dielectric intermediate layer 104b preferably has a thickness thinner than the first trapping layer 104a, in particular a thickness which is less than 5 nm, in particular less than 1 nm.
  • a second trapping layer 104c is formed on the dielectric intermediate layer 104b in the same manner as the first trapping layer 104a and in particular with the same thickness.
  • the two trapping layers 104a and 104c can be formed with one or more different physical properties, such as grain size.
  • the two trapping layers 104a and 104c may be based on different materials, among those named above.
  • layer 104a may be made of porous silicon and layer 104a of polycrystalline silicon.
  • a dielectric layer 106a is formed on the free surface 122 of the second trapping layer 104c.
  • the dielectric layer 106a is preferably a silicon oxide layer formed by chemical vapor deposition (CVD) or physical vapor deposition (PVD).
  • layer 106a is formed by oxidation of polycrystalline silicon.
  • the dielectric layer 106a preferably has a thickness equal to or less than 1 pm, in particular equal to or less than 700 nm.
  • a heat treatment can be carried out after deposition of the dielectric layer 106a to densify it.
  • a substrate 124 comprising a piezoelectric layer 126, in particular a substrate 124 comprising lithium tantalate (LTO) or lithium niobate (LNO) is provided.
  • the piezoelectric layer 124 is in this embodiment arranged above a base substrate 126.
  • the piezoelectric layer 126 is a solid layer and forms the entire substrate 124.
  • a second dielectric layer 106b in particular a layer of silicon oxide, is produced on the free surface 130 of the piezoelectric layer 126.
  • This layer is produced in the same manner as the layer dielectric 106a formed during step III).
  • the thickness is chosen such that the sum of the thicknesses of the two dielectric layers 106a and 106b is between 100nm and 1 pm, in particular between 200nm and 700nm.
  • one or more surface treatment steps of the free surface 130 of the substrate 124 comprising a piezoelectric layer can be carried out before the formation of the dielectric layer 106b.
  • a surface activation treatment can be carried out, such as a plasma treatment and/or an ozone-based treatment.
  • step VI) the substrate 124 obtained after step V) is assembled with the support substrate 102 obtained in assembly step III) to form a support substrate - substrate assembly 132 comprising a layer piezoelectric.
  • the assembly is implemented in such a way that the dielectric layers 106a and 106b are placed in direct contact. Assembly is preferably carried out by molecular adhesion.
  • a thinning step VII) of the assembly 132 is carried out to obtain the POI substrate 100 with a thinner piezoelectric layer 108, as illustrated in Figure 1.
  • the thinning step can be carried out by grinding or by a step of forming a weakening zone in the piezoelectric layer 126 before the assembly step VI so as to delimit the piezoelectric layer 108 to be transferred to the support substrate 102 and fracturing.
  • This step of forming a weakening zone is carried out by implantation of atomic or ionic species in the piezoelectric layer 126.
  • the atomic or ionic implantation can be carried out in such a way that the weakening zone is located inside the piezoelectric layer 126 and delimits a piezoelectric layer 108 to be transferred from the rest of the piezoelectric layer 126.
  • a step of fracturing the assembly 132 by supplying thermal and/or mechanical energy to the level of the weakening zone of the piezoelectric layer 126 is then carried out to obtain the piezoelectric substrate on insulator (POI) 100.
  • the bonding between the support substrate 102 and the substrate 124 can also be done between the trapping structure 104 and the dielectric layer 106b, that is to say without carrying out step III), or between the dielectric layer 106a and the piezoelectric layer 126.
  • one or more steps of cleaning, brushing or polishing the surface directly below can be carried out to remove the presence of particles and dust.
  • the method can also be applied to obtain the POI substrates 200 and 300 of the second and third embodiment of the invention described in connection with Figure 2 and Figure 3 respectively.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Abstract

Divulgué est un substrat piézoélectrique sur isolant (POI) comprenant: un substrat support (102), en particulier un substrat à base de silicium, une couche piézoélectrique (108), en particulier une couche de tantalate de lithium (LTO) ou de niobate de lithium (LNO), une couche diélectrique (106), en particulier une couche d'oxyde de silicium, en sandwich entre la couche piézoélectrique (108) et le substrat support (102), une structure de piégeage (104) en sandwich entre la couche diélectrique (106) et le substrat support (102). Le substrat ROI est caractérisé en ce que la structure de piégeage (104) comprend au moins deux couches de piégeage (104a, 104c) séparées à chaque fois par une couche intermédiaire diélectrique (104b). Également, un procédé de fabrication d'un substrat piézoélectrique sur isolant (POI) est divulgué.

Description

Description
Titre de l’invention : Substrat piézoélectrique sur isolant (POI) et procédé de fabrication d’un substrat piézoélectrique sur isolant (POI)
[0001] L’invention concerne un substrat piézoélectrique sur isolant (POI) comprenant dans cet ordre un substrat support, une structure de piégeage, une couche diélectrique et une couche piézoélectrique, ainsi qu’un procédé de fabrication d’un tel substrat POI.
[0002] De tels substrats sont connus dans l’état de l’art. Dans et/ou sur la couche piézoélectrique sont réalisés les dispositifs tels que capteurs ou filtres.
[0003] La structure de piégeage permet de réduire des pertes liées à des effets parasites à l’interface entre le substrat support et la couche diélectrique. En effet, la couche de piégeage, qui est insérée entre le substrat support et la couche diélectrique, sert à diminuer la densité de porteurs libres et à empêcher les variations du niveau de Fermi. Il en résulte une résistivité plus élevée et constante dans le substrat support, qui permet une réduction d’effets parasites tels que l'atténuation du signal, la génération de signaux harmoniques ou le couplage conductif.
[0004] Cependant on observe que, lors de traitements thermiques dans le cadre de ou ultérieurs à la fabrication des substrats POI, des éléments métalliques de la couche piézoélectrique, tel que le lithium, peuvent diffuser à travers la couche diélectrique et la structure de piégeage jusqu’à l’interface avec le substrat support. L’accumulation de ces éléments métalliques réduit les performances de la structure de piégeage et la suppression des effets parasites est ainsi négativement affectée.
[0005] L’objet de l’invention est donc de réduire l’effet néfaste de la diffusion des éléments métalliques à travers la structure du substrat POI.
[0006] L’objet de l’invention est réalisé par un substrat piézoélectrique sur isolant (POI) comprenant: un substrat support, en particulier un substrat à base de silicium, une couche piézoélectrique, en particulier une couche de tantalate de lithium (LTO) ou de niobate de lithium (LNO), une couche diélectrique, en particulier une couche d’oxyde de silicium, en sandwich entre la couche piézoélectrique et le substrat support, une structure de piégeage en sandwich entre la couche diélectrique et le substrat support, caractérisé en ce que la structure de piégeage comprend au moins deux couches de piégeage, les couches de piégeage étant séparées les unes des autres par une couche intermédiaire diélectrique. La séparation de la structure de piégeage en au moins deux couches de piégeage avec une couche diélectrique entre deux couches de piégeage permet de ségréger une partie de la contamination par les éléments métalliques aux interfaces entre les couches de piégeage, la couche intermédiaire ainsi réduisant le niveau de cumulation des éléments métalliques à l’interface entre la structure de piégeage et le substrat support. Ainsi, l’effet parasite peut être efficacement réduit. Le substrat support peut avoir de préférence une résistivité supérieure ou égale à 500Q.cm [0007] Selon un mode réalisation, les couches de piégeage du substrat POI peuvent être à base de silicium polycristallin ou amorphe ou poreux ou à base de carbure de silicium (SiC). De tels couches réduisent de manière efficace les effets parasites.
[0008] Selon un mode réalisation, la couche intermédiaire diélectrique du substrat POI peut être une couche d’oxyde de silicium, en particulier une couche d’oxyde de silicium natif ou une couche déposée par dépôt chimique en phase vapeur (CVD) ou une couche obtenue par oxydation thermique. Les oxydes de silicium sont faciles à réaliser et en même temps on peut observer une accumulation des éléments métalliques diffusés au niveau des interfaces des couches intermédiaires de la structure de piégeage.
[0009] Selon un mode réalisation, la ou les couches intermédiaires diélectriques du substrat POI peuvent avoir une épaisseur égale ou inférieure à 5nm, en particulier égale ou inférieure à 1 nm. Même des couches de telles faibles épaisseurs montrent un effet sur la réduction des effets parasites.
[0010] Selon un mode réalisation, au moins deux des au moins deux couches de piégeage peuvent avoir une ou plusieurs propriétés physiques, en particulier une la taille de grain différente. Ainsi il devient possible d’encore améliorer la suppression des effets parasites.
[0011] Selon un mode réalisation, chaque couche de piégeage du substrat POI peut avoir la même épaisseur. Selon une alternative, au moins une couche de piégeage du substrat POI peut avoir une épaisseur différente de ou des autres couches de piégeage. Ceci permet d’optimiser les propriétés du substrat POI.
[0012] Selon un mode réalisation, la structure de piégeage du substrat POI peut avoir une épaisseur égale ou inférieure à 5pm, de préférence égale ou inférieure à 2pm. Ainsi, même avec des structures de piégeage plus minces que dans l’état de l’art on peut obtenir une réduction de l'effet parasite satisfaisante.
[0013] L’objet de l’invention est également réalisé par le procédé de fabrication d’un substrat piézoélectrique sur isolant (POI) tel que décrit ci-dessus et comprenant les étapes de : fournir un substrat support, en particulier un substrat à base de silicium, fournir un substrat comprenant une couche piézoélectrique, en particulier un substrat comprenant du tantalate de lithium (LTO) ou du niobate de lithium (LNO), former une structure de piégeage au-dessus du substrat support, former une couche diélectrique, en particulier une couche d’oxyde de silicium, au-dessus du substrat comprenant une couche piézoélectrique et/ou au-dessus la structure de piégeage, assembler le substrat comprenant une couche piézoélectrique avec le substrat support tel que la couche diélectrique et la structure de piégeage sont en sandwich entre la couche piézoélectrique et le substrat support, caractérisé en ce que l’étape de former la structure de piégeage comprend former une première couche de piégeage, former une couche intermédiaire diélectrique sur la première couche de piégeage et former une deuxième couche de piégeage sur la couche intermédiaire diélectrique. Avec ce procédé un substrat peut être obtenu qui permet de réduire de manière efficace l’effet négatif de la diffusion d’éléments métalliques vers le substrat support. [0014] Selon un mode réalisation, le procédé de fabrication d’un substrat piézoélectrique peut comprendre de plus une étape de : former une zone de fragilisation à l’intérieur de la couche piézoélectrique, et réaliser une fracture le long de la zone de fragilisation pour séparer une partie de la couche piézoélectrique du restant du substrat comprenant la couche piézoélectrique après l’étape d’assemblage pour transférer la partie de la couche piézoélectrique sur le substrat support. Ce procédé permet de fabriquer les substrats POI selon l’invention de manière industrielle.
[0015] L’invention et ses avantages seront expliqués plus en détail dans la suite au moyen de modes de réalisation avantageux, donnés en exemple et en s’appuyant sur les figures suivantes, dans lesquelles les numéros de référence identifient des caractéristiques de l’invention.
[0016] [Figure 1] représente schématiquement un substrat piézoélectrique sur isolant (POI) selon un premier mode de réalisation de l’invention.
[0017] [Figure 2] représente schématiquement un substrat piézoélectrique sur isolant (POI) selon un deuxième mode de réalisation de l’invention.
[0018] [Figure 3] représente schématiquement un substrat piézoélectrique sur isolant (POI) selon un troisième mode de réalisation de l’invention.
[0019] [Figure 4] représente schématiquement un procédé de fabrication d’un substrat piézoélectrique sur isolant (POI) selon un quatrième mode de réalisation de l’invention.
[0020] Les modes de réalisation décrits ne constituent que des configurations possibles et il est rappelé que les caractéristiques individuelles telles que décrites ci-dessus peuvent être fournies indépendamment les unes des autres ou peuvent être omises tout à fait lors de la mise en œuvre de la présente invention.
[0021] [Figure 1] représente schématiquement un substrat piézoélectrique sur isolant (POI) 100 selon le premier mode de réalisation de l’invention.
[0022] Le substrat piézoélectrique sur isolant 100 comprend un substrat support 102. Dans ce premier mode de réalisation, le substrat support 102 est un substrat à base de silicium, notamment une plaquette de silicium monocristallin. Le substrat support a de préférence une résistivité supérieure ou égale à 500Q.cm.
[0023] Une structure de piégeage 104 est agencée au-dessus du substrat support 102. La structure de piégeage 104 peut être en contact direct avec le substrat support 102. La structure de piégeage 104 a une épaisseur égale ou inférieure à 5pm, de préférence égale ou inférieure à 2pm.
[0024] Selon le premier mode de réalisation la structure de piégeage 104 comprend trois couches : une première couche de piégeage 104a, une couche intermédiaire diélectrique 104b et une deuxième couche de piégeage 104c.
[0025] Les couches de piégeage 104a, 104c sont à base de silicium polycristallin ou amorphe ou poreux ou à base de carbure de silicium (SiC). De préférence il s’agit de couches déposées par dépôt chimique en phase vapeur à basse pression (LPCVD). Dans ce mode de réalisation les deux couches de piégeage 104a, 104c ont la même épaisseur. [0026] La couche intermédiaire diélectrique 104b peut être une couche d’oxyde de silicium, de préférence une couche d’oxyde de silicium natif. Selon des variantes, la couche intermédiaire diélectrique peut aussi être formée par dépôt chimique en phase vapeur (CVD) ou par oxydation thermique. La couche intermédiaire diélectrique 104b a de préférence une épaisseur plus fine que les couches de piégeage 104a, 104b, en particulier une épaisseur qui est égale ou inférieure à 5nm, en particulier égale ou inférieure à 1 nm.
[0027] Une couche diélectrique 106 est agencée au-dessus, en particulier directement sur la structure de piégeage 104. La couche diélectrique 106 est de préférence une couche à base d’oxyde de silicium. La couche diélectrique 106 a de préférence une épaisseur entre 100nm et 1 pm, en particulier entre 200nm et 700nm. La couche diélectrique 106 peut être formée par dépôt CVD ou tout autre procédé de dépôt approprié.
[0028] Une couche piézoélectrique 108 est agencée au-dessus, en particulier directement sur la couche diélectrique 106. Il s’agit de préférence d’une couche de tantalate de lithium (LTO) ou de niobate de lithium (LNO). La couche piézoélectrique 108 a typiquement une épaisseur comprise entre 200nm et 1 pm.
[0029] Selon une variante, les deux couches de piégeage 104a et 104c peuvent avoir une ou plusieurs propriétés physiques, telle que la taille de grain, différentes.
[0030] La séparation de la structure de piégeage 104 en au moins deux couches de piégeage 104a, 104c avec une couche intermédiaire diélectrique 104b entre les deux couches de piégeage 104a, 104c permet de ségréger une partie de la contamination par les éléments métalliques aux interfaces entre les couches de piégeage 104a, 104c et la couche intermédiaire 104b ainsi réduisant la concentration des éléments métalliques à l’interface entre la structure de piégeage 104 et le substrat support 102. Ainsi, il est pallié à la réduction de la suppression des effets parasites.
[0031] [Figure 2] représente schématiquement un substrat piézoélectrique sur isolant (POI) 200 selon un deuxième mode de réalisation de l’invention.
[0032] Le substrat piézoélectrique sur isolant 200 comprend le substrat support 102, la couche diélectrique 106 et la couche piézoélectrique 108 du premier mode de réalisation. Une nouvelle description de ces couches et de leurs propriétés est omise et il est référé à leur description ci- dessus en relation avec le premier mode de réalisation.
[0033] La seule différence entre le premier et le deuxième mode de réalisation réside dans l’utilisation d’une autre structure de piégeage 204.
[0034] Dans le deuxième mode de réalisation la structure de piégeage 204 comprend au total cinq couches de piégeage 204a, 204c, 204e, 204g et 204i. Une couche diélectrique intermédiaire 204b, 204d , 204f et 204h est à chaque fois intercalée entre deux couches de piégeage.
[0035] Les couches de piégeage 204a, 204c, 204e, 204g et 204i sont réalisées de la même manière que les couches de piégeage 104a et 104c du premier mode de réalisation et elles ont les mêmes propriétés physiques que ces dernières. Elles ont notamment toutes les mêmes épaisseurs, en particulier toutes une épaisseur de 0,2pm ou moins.
[0036] De même, les couches intermédiaires diélectriques 204b, 204d, 204f et 204h sont réalisées de la même manière que la couche intermédiaire diélectrique 104b du premier mode de réalisation et elles ont les mêmes propriétés physiques que cette dernière. Elles ont notamment toutes les mêmes épaisseurs, en particuliers toutes une épaisseur de quelques dixièmes de nanomètre (quelques Angstrœm), en particulier d’un ou moins nanomètre (10 ou moins Angstrœm).
[0037] En multipliant les interfaces dans la structure de piégeage 204, la concentration des éléments métalliques, en particulier de lithium, à l’interface entre la première couche de piégeage 204a et le substrat support 102 peut encore être réduite, car des éléments métalliques sont piégés à chaque interface. Ainsi la quantité d’éléments métalliques qui arrivent jusqu’à l’interface avec le substrat support 102 est plus faible que dans une structure avec moins d’interfaces.
[0038] Selon des variantes, plus ou moins de couches de piégeage et de couches intermédiaires diélectriques peuvent être prévues dans la structure de piégeage, en fonction du niveau de concentration d’éléments métalliques considéré acceptable pour une application donnée.
[0039] [Figure 3] représente schématiquement un substrat piézoélectrique sur isolant (POI) 300 selon un troisième mode de réalisation de l’invention.
[0040] Le substrat piézoélectrique sur isolant 300 comprend le substrat support 102, la couche diélectrique 106 et la couche piézoélectrique 108 du premier mode de réalisation. Ces couches et leurs propriétés ne vont pas être décrites à nouveau mais référence est faite à leur description dans le premier mode de réalisation.
[0041] La seule différence entre le premier et le troisième mode de réalisation réside dans l’utilisation d’une autre structure de piégeage 304.
[0042] Dans ce mode de réalisation, la structure de piégeage 304 comprend plusieurs couches de piégeage 304a, 304c, 304e, 304g, 304i et 304k, qui comme dans le deuxième mode de réalisation sont séparées par des couches intermédiaires diélectriques 304b, 304d, 304f, 304h, 304j.
[0043] Les couches intermédiaires diélectriques 304b, 304d, 304f, 304h, 304j sont réalisées comme dans le premier ou deuxième mode de réalisation et ont les mêmes épaisseurs, par exemple de quelques dixièmes de nanomètre (quelques Angstrœm), en particulier d’un ou moins nanomètre (de 10 Angstrœm ou moins).
[0044] Par contre, tandis que les plusieurs couches de piégeage minces 304c, 304e, 304g, 304i et 304k ont toutes les mêmes épaisseurs, par exemple 0,1 pm ou moins, la couche de piégeage 304a est plus épaisse, notamment d’une épaisseur de 0,5pm ou plus
[0045] En multipliant les interfaces dans la structure de piégeage 304, la concentration des éléments métalliques, en particulier de lithium, à l’interface entre la première couche de piégeage 304a et le substrat support 102 peut être réduite comme dans le deuxième mode de réalisation. La couche 304a en interface avec le substrat support 102 est plus épaisse et conserve ainsi ses propriétés de piégeage.
[0046] Selon des variantes, plus ou moins de couches de piégeage et couches intermédiaire diélectriques peuvent être prévues dans la structure de piégeage en fonction du niveau de cumulation d’éléments métalliques considéré acceptable pour une application donnée.
[0047] [Figure 4] représente schématiquement un procédé de fabrication d’un substrat piézoélectrique sur isolant (POI) selon le quatrième mode de réalisation de l’invention pour obtenir un substrat POI 100 selon le premier mode de réalisation tel que décrit ci-dessus en relation avec la Figure 1. Les numéros de référence déjà utilisées dans la description du substrat POI 100 de la Figure 1 sont réutilisées pour la description du procédé.
[0048] Le procédé de fabrication d’un substrat piézoélectrique sur isolant (POI) 100 commence par l’étape I) de fournir un substrat support 102, notamment un substrat à base de silicium, en particulier une plaquette de silicium monocristallin.
[0049] Selon ce quatrième mode de réalisation de l’invention, l’étape II) prévoit la formation de la structure de piégeage 104 sur une surface libre 120 du substrat support 102.
[0050] La formation de la structure de piégeage 104 commence par la formation d’une première couche de piégeage 104a réalisée par dépôt chimique en phase vapeur à basse pression (LPCVD). Selon des variantes la formation peut être réalisée par une technique de croissance thermique ou par dépôt physique en phase vapeur (PVD).
[0051] La couche de piégeage 104a formée sur le substrat support 102 est une couche à base de silicium polycristallin, amorphe ou poreux ou à base de carbure de silicium. L’épaisseur de la couche de piégeage 104a est égale ou inférieure à 2,5pm, en particulier égale ou inférieure à 1pm.
[0052] Ensuite une couche intermédiaire diélectrique 104b est formée sur la première couche de piégeage 104a. La couche intermédiaire diélectrique 104b peut être une couche d’oxyde de silicium, de préférence une couche d’oxyde de silicium natif. Selon une des variantes, la couche intermédiaire diélectrique est formée par dépôt chimique en phase vapeur (CVD) ou par oxydation thermique. La couche intermédiaire diélectrique 104b a de préférence une épaisseur plus fine que la première couche de piégeage 104a, en particulier une épaisseur qui est inférieure à 5nm, en particulier inférieure à 1 nm.
[0053] Pour terminer la formation de la structure de piégeage 104, une deuxième couche de piégeage 104c est formée sur la couche intermédiaire diélectrique 104b de la même manière que la première couche de piégeage 104a et notamment avec la même épaisseur.
[0054] Selon une variante, les deux couches de piégeage 104a et 104c peuvent être formées avec une ou plusieurs propriétés physiques, telle que la taille de grain, différentes. Selon une autre variante, les deux couches de piégeage 104a et 104c peuvent être à base de matériaux différents, parmi ceux nommés ci-dessus. Par exemple, la couche 104a peut être en silicium poreux et la couche 104a en silicium polycristallin. [0055] Lors de l’étape III) une couche diélectrique 106a est formée sur la surface libre 122 de la deuxième couche de piégeage 104c. La couche diélectrique 106a est de préférence une couche d’oxyde de silicium formée par dépôt chimique en phase vapeur (CVD) ou par dépôt physique en phase vapeur (PVD). Selon une variante, la couche 106a est formée par oxydation de silicium polycristallin.
[0056] La couche diélectrique 106a a de préférence une épaisseur égale ou inférieure à 1 pm, en particulier égale ou inférieure à 700nm.
[0057] Un traitement thermique peut être réalisé après le dépôt de la couche diélectrique 106a pour la densifier.
[0058] Lors de l’étape IV) un substrat 124 comprenant une couche piézoélectrique 126, en particulier un substrat 124 comprenant du tantalate de lithium (LTO) ou du niobate de lithium (LNO) est fourni. La couche piézoélectrique 124 est dans ce mode de réalisation agencé au-dessus d’un substrat de base 126. Dans une alternative la couche piézoélectrique 126 est une couche massive et forme le substrat 124 en entier.
[0059] Lors de l’étape V) une deuxième couche diélectrique 106b, en particulier une couche d’oxyde de silicium, est réalisée sur la surface libre 130 de la couche piézoélectrique 126. Cette couche est réalisée de la même manière que la couche diélectrique 106a formée lors de l’étape III). L’épaisseur est choisie telle que la somme des épaisseurs des deux couches diélectriques 106a et 106b est entre 100nm et 1 pm, en particulier entre 200nm et 700nm.
[0060] Selon une variante, une ou plusieurs étapes de traitement de surface de la surface libre 130 du substrat 124 comprenant une couche piézoélectrique peuvent être réalisées avant la formation de la couche diélectrique 106b. Par exemple peuvent être réalisés, un traitement d’activation de surface, tel qu’un traitement plasma et/ou un traitement à base d’ozone.
[0061] Lors de l’étape VI), le substrat 124 obtenu après l’étape V) est assemblé avec le substrat support 102 obtenu à l’étape III) d’assemblage pour former un assemblage 132 substrat support - substrat comprenant une couche piézoélectrique.
[0062] L’assemblage est mis en œuvre de manière à ce que les couches diélectriques 106a et 106b soient mises en contact direct. L’assemblage se met en œuvre de préférence par adhésion moléculaire.
[0063] Une fois les deux substrats assemblés, une étape d’amincissement VII) de l’assemblage 132 est réalisée pour obtenir le substrat POI 100 avec une couche plus mince piézoélectrique 108, tel qu’illustré dans la figure 1 .
[0064] Par exemple, l’étape d’amincissement peut être réalisée par meulage ou par une étape de formation d’une zone de fragilisation dans la couche piézoélectrique 126 avant l’étape VI d’assemblage de manière à délimiter la couche piézoélectrique 108 à transférer sur le substrat support 102 et fracturation. Cette étape de formation d’une zone de fragilisation est réalisée par une implantation d'espèces atomiques ou ioniques dans la couche piézoélectrique 126. L’implantation atomique ou ionique peut être réalisée de telle manière que la zone de fragilisation est située à l’intérieur de la couche piézoélectrique 126 et délimite une couche piézoélectrique 108 à transférer du reste de la couche piézoélectrique 126. Ensuite, une étape de fracturation de l’assemblage 132 par un apport d’énergie thermique et/ou mécanique au niveau de la zone de fragilisation de la couche piézoélectrique 126 est ensuite réalisée pour obtenir le substrat piézoélectrique sur isolant (POI) 100.
[0065] Selon des variantes, le collage entre le substrat support 102 et le substrat 124 peut aussi se faire entre la structure de piégeage 104 et la couche diélectrique 106b, c’est-à-dire sans réaliser l’étape III), ou entre la couche diélectrique 106a et la couche piézoélectrique 126.
[0066] Avant la réalisation d’une ou plusieurs des couches mentionnées ci-dessus, une ou plusieurs étapes de nettoyage, de brossage ou de polissage de la surface directement en dessous peuvent être réalisées pour enlever la présence de particules et de poussière.
[0067] Le procédé peut aussi être appliqué pour obtenir les substrats POI 200 et 300 du deuxième et troisième mode de réalisation de l’invention décrits en lien avec respectivement la Figure 2 et la Figure 3.

Claims

Revendications
[Revendication 1]. Substrat piézoélectrique sur isolant (POI) comprenant:
- un substrat support (102), en particulier un substrat à base de silicium
- une couche piézoélectrique (108), en particulier une couche de tantalate de lithium (LTO) ou de niobate de lithium (LNO),
- une couche diélectrique (106), en particulier une couche d’oxyde de silicium, en sandwich entre la couche piézoélectrique (108) et le substrat support (102),
- une structure de piégeage (104) en sandwich entre la couche diélectrique (106) et le substrat support (102) caractérisé en ce que la structure de piégeage (104) comprend au moins deux couches de piégeage (104a, 104c), les couches de piégeage (104a, 104c) étant séparées les unes des autres par une couche intermédiaire diélectrique (104b), et au moins deux des au moins deux couches de piégeage (104a, 104c) ont des propriétés physiques, en particulier une taille de grain, différentes.
[Revendication 2]. Substrat piézoélectrique sur isolant (POI) selon la revendication 1 , dans lequel les couches de piégeage (104a, 104c) sont à base de silicium polycristallin et/ou amorphe et/ou poreux et/ou à base de carbure de silicium (SiC).
[Revendication 3]. Substrat piézoélectrique sur isolant (POI) selon la revendication 1 ou 2, dans lequel la couche intermédiaire diélectrique (104b) est une couche d’oxyde de silicium, en particulier une couche d’oxyde de silicium natif ou une couche déposée par dépôt chimique en phase vapeur (CVD) ou une couche obtenue par oxydation thermique.
[Revendication 4]. Substrat piézoélectrique sur isolant (POI) selon une des revendications 1 à 3, dans lequel la ou les couches intermédiaires diélectriques (104b) ont une épaisseur égale ou inférieure à 5nm, en particulier égale ou inférieure à 1 nm.
[Revendication 5]. Substrat piézoélectrique sur isolant (POI) selon une des revendications 1 à 4, dans lequel chaque couche de piégeage (104a, 104c) a la même épaisseur.
[Revendication 6]. Substrat piézoélectrique sur isolant (POI) selon une des revendicatio4s 1 à 5, dans lequel au moins une couche de piégeage (304a) a une épaisseur différente de ou des autres couches de piégeage (304c, 304e), en particulier la couche de piégeage (304a) directement fournie sur le substrat support est plus épaisse que la ou les autres couches de piégeage.
[Revendication 7]. Substrat piézoélectrique sur isolant (POI) selon au moins une des revendications 1 à 6, dans lequel la structure de piégeage (104) a une épaisseur égale ou inférieure à 5pm, de préférence égale ou inférieure à 2pm.
[Revendication 8]. Procédé de fabrication d’un substrat piézoélectrique sur isolant (POI) selon une des revendications 1 à 7 comprenant les étapes de :
- fournir un substrat support, en particulier un substrat à base de silicium,
- fournir un substrat comprenant une couche piézoélectrique, en particulier un substrat comprenant du tantalate de lithium (LTO) ou du niobate de lithium (LNO), - former une structure de piégeage au-dessus du substrat support,
- former une couche diélectrique, en particulier une couche d’oxyde de silicium, au-dessus du substrat comprenant une couche piézoélectrique et/ou au-dessus de la structure de piégeage assembler le substrat comprenant une couche piézoélectrique avec le substrat support tel que la couche diélectrique et la structure de piégeage sont en sandwich entre la couche piézoélectrique et le substrat support caractérisé en ce que l’étape de former la structure de piégeage comprend former une première couche de piégeage, former une couche intermédiaire diélectrique sur la première couche de piégeage et former une deuxième couche de piégeage sur la couche intermédiaire diélectrique, les deux couches de piégeage ayant des propriétés physiques, en particulier une taille de grain, différentes.
[Revendication 9]. Procédé de fabrication d’un substrat piézoélectrique selon la revendication 8, comprenant par ailleurs une étape de :
- former une zone de fragilisation à l’intérieur de la couche piézoélectrique, et
- réaliser une fracture le long de la zone de fragilisation pour séparer une partie de la couche piézoélectrique du restant du substrat comprenant la couche piézoélectrique après l’étape d’assemblage pour transférer la partie de la couche piézoélectrique sur le substrat support.
PCT/EP2023/058282 2022-03-30 2023-03-30 Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi) WO2023187050A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FRFR2202900 2022-03-30
FR2202900A FR3134238A1 (fr) 2022-03-30 2022-03-30 Substrat piézoélectrique sur isolant (POI) et procédé de fabrication d’un substrat piézoélectrique sur isolant (POI)

Publications (1)

Publication Number Publication Date
WO2023187050A1 true WO2023187050A1 (fr) 2023-10-05

Family

ID=82385323

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2023/058282 WO2023187050A1 (fr) 2022-03-30 2023-03-30 Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi)

Country Status (3)

Country Link
FR (1) FR3134238A1 (fr)
TW (1) TW202404134A (fr)
WO (1) WO2023187050A1 (fr)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150115480A1 (en) * 2013-10-31 2015-04-30 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity soi wafers with charge trapping layers based on terminated si deposition
WO2018002504A1 (fr) * 2016-06-30 2018-01-04 Soitec Structure hybride pour dispositif a ondes acoustiques de surface

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150115480A1 (en) * 2013-10-31 2015-04-30 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity soi wafers with charge trapping layers based on terminated si deposition
WO2018002504A1 (fr) * 2016-06-30 2018-01-04 Soitec Structure hybride pour dispositif a ondes acoustiques de surface

Also Published As

Publication number Publication date
FR3134238A1 (fr) 2023-10-06
TW202404134A (zh) 2024-01-16

Similar Documents

Publication Publication Date Title
EP1811560A1 (fr) Procédé de fabrication d'un substrat composite à propriétés électriques améliorées
FR2855909A1 (fr) Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat
EP3948966B1 (fr) Procédé de préparation d'une couche mince de matériau ferroélectrique
EP2572374B1 (fr) Procédé de réalisation d'un support de substrat
WO2007006914A1 (fr) Procede d'assemblage de substrats par depot d'une couche mince de collage d'oxyde ou de nitrure
EP2302671A1 (fr) Procédé de collage et de transfert d'une couche
WO2023187030A1 (fr) Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi)
WO2023187050A1 (fr) Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi)
WO2020128245A1 (fr) Procede de fabrication d'un dispositif comprenant une membrane surplombant une cavite
EP3587343A1 (fr) Procede de realisation d'un dispositif au moins partiellement transparent integrant une structure de type condensateur
EP3588595A1 (fr) Structure mim et procede de realisation d'une telle structure
FR3131979A1 (fr) Procédé de fabrication d’un substrat donneur pour le transfert d’une couche piézoélectrique et procédé de transfert d’une couche piézoélectrique sur un substrat support
WO2024089182A1 (fr) Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi)
WO2024089187A1 (fr) Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi)
WO2024089181A1 (fr) Substrat piézoélectrique sur isolant (poi) et procédé de fabrication d'un substrat piézoélectrique sur isolant (poi)
FR3133515A1 (fr) Substrat piézoélectrique sur isolant (POI) et procédé de fabrication d’un substrat piézoélectrique sur isolant (POI).
WO2010063636A1 (fr) Lingot formé de lingots élementaires, plaquette issue de ce lingot et procédé associé
WO2019186265A1 (fr) Procédé de fabrication d'un substrat pour filtre radiofréquence
EP3159916B1 (fr) Procédé d amincissement d échantillons
EP1644969B1 (fr) Procede d'implantation au travers d'une surface irreguliere
EP2979296A1 (fr) Procede de fabrication d'une structure composite
EP3961684B1 (fr) Procédé de fabrication d'un substrat-poignée destiné au collage temporaire d'un substrat
FR3131980A1 (fr) Procédé de fabrication d’un substrat donneur pour le transfert d’une couche piézoélectrique et procédé de transfert d’une couche piézoélectrique sur un substrat support
FR3133104A1 (fr) Procédé de collage par activation de surface par bombardement d’ions ou d’atomes d’une première surface d’un premier substrat à une deuxième surface d’un deuxième substrat
WO2024068840A1 (fr) Procédé de fabrication d'un substrat donneur pour être utilisé dans un procédé de transfert de couche mince piézoélectrique

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23715527

Country of ref document: EP

Kind code of ref document: A1