WO2023167161A1 - 半導体装置 - Google Patents

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充知子 木原
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    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • the present disclosure relates to semiconductor devices.
  • MOSFET metal-oxide-semiconductor field-effect transistor
  • a semiconductor device is a semiconductor device including a MOSFET, comprising: a semiconductor layer of a first conductivity type; a body region of a second conductivity type formed on a surface of the semiconductor layer; a drain region of a second conductivity type formed in a surface, spaced apart from the semiconductor layer around the body region, and extending in a first direction orthogonal to a thickness direction of the semiconductor layer; and a surface of the semiconductor layer.
  • a first well region of a first conductivity type formed separately from the drain region in a second direction perpendicular to both the thickness direction of the semiconductor layer and the first direction; a gate insulating film formed on the semiconductor layer between the region and the body region; and a field oxide film formed on a surface of the body region between the gate insulating film and the drain region.
  • a gate electrode formed on the gate insulating film and the field oxide film, a second conductivity type source region formed on the surface of the first well region, and a thickness direction of the semiconductor layer, , an exposed region formed in the first well region at a position different from the source region, a first contact portion joined to the source region, and a second contact portion joined to the exposed region in a Schottky junction; , a third contact portion joined to the gate electrode; and wiring electrically connecting the first contact portion, the second contact portion, and the third contact portion to each other.
  • a semiconductor device is a semiconductor device including a MOSFET, and includes: a semiconductor layer of a second conductivity type; a drain region of a first conductivity type extending in the direction of the semiconductor layer; a first conductivity type source region, a gate insulating film formed on the semiconductor layer between the drain region and the source region, a gate electrode formed on the gate insulating film; a ring-shaped region which is a semiconductor region of the second conductivity type formed in a ring shape so as to surround both the drain region and the source region; an exposed region formed in a position different from the high-concentration region in the ring-shaped region when viewed from the thickness direction of the semiconductor layer; and a first ring joined to the high-concentration region a second ring-side contact portion Schottky-junctioned to the exposed region; and a wiring electrically connecting the first ring-side contact portion, the second ring-side contact portion, and the gate electrode to each other. And prepare.
  • FIG. 1 is a circuit diagram showing an example of a circuit configuration of a semiconductor integrated circuit including a protection circuit according to the first embodiment.
  • FIG. 2 is a plan view schematically showing an example of the planar structure of the second MOSFET of the protection circuit.
  • FIG. 3 is a cross-sectional view schematically showing the cross-sectional structure of the second MOSFET taken along line F3-F3 of FIG.
  • FIG. 4 is a circuit diagram showing the second MOSFET and parasitic elements.
  • FIG. 5 is a plan view schematically showing a planar structure of a comparative MOSFET.
  • FIG. 6 is a cross-sectional view schematically showing the cross-sectional structure of the comparative MOSFET taken along line F6-F6 of FIG.
  • FIG. 1 is a circuit diagram showing an example of a circuit configuration of a semiconductor integrated circuit including a protection circuit according to the first embodiment.
  • FIG. 2 is a plan view schematically showing an example of the planar structure of the second MOSFET of the
  • FIG. 7 is a circuit diagram showing comparative MOSFETs and parasitic elements.
  • FIG. 8 is a characteristic diagram showing IV characteristics of the second MOSFET and the comparison MOSFET.
  • FIG. 9 is a plan view schematically showing an example of the planar structure of the second MOSFET of the first modified example.
  • FIG. 10 is a plan view schematically showing an example of the planar structure of the second MOSFET of the second modified example.
  • FIG. 11 is a plan view schematically showing an example of the planar structure of the second MOSFET of the third modification.
  • FIG. 12 is a plan view schematically showing an example of the planar structure of the second MOSFET of the fourth modification.
  • FIG. 13 is a plan view schematically showing an example of the planar structure of the second MOSFET of the fifth modification.
  • FIG. 14 is a plan view schematically showing an example of the planar structure of the second MOSFET of the sixth modification.
  • FIG. 15 is a plan view schematically showing an example of the planar structure of the second MOSFET of the seventh modification.
  • FIG. 16 is a plan view schematically showing an example of the planar structure of the second MOSFET of the eighth modification.
  • FIG. 17 is a plan view schematically showing an example of the planar structure of the protection circuit of the second embodiment.
  • 18 is a cross-sectional view schematically showing the cross-sectional structure of the protection circuit of FIG. 17.
  • FIG. 19 is a plan view schematically showing an example of the planar structure of the third MOSFET of the first modified example.
  • FIG. 20 is a plan view schematically showing an example of the planar structure of the third MOSFET of the second modification.
  • FIG. 1 A configuration in which the semiconductor device of the first embodiment is implemented as a protection circuit 10 will be described with reference to FIGS. 1 to 4.
  • FIG. 1 A configuration in which the semiconductor device of the first embodiment is implemented as a protection circuit 10 will be described with reference to FIGS. 1 to 4.
  • FIG. 1 A configuration in which the semiconductor device of the first embodiment is implemented as a protection circuit 10 will be described with reference to FIGS. 1 to 4.
  • FIG. 1 A configuration in which the semiconductor device of the first embodiment is implemented as a protection circuit 10 will be described with reference to FIGS. 1 to 4.
  • the protection circuit 10 is a circuit that is connected to a semiconductor integrated circuit (LSI) 1 including an internal circuit CIT formed with, for example, a plurality of transistors, and protects the internal circuit CIT from ESD.
  • the semiconductor integrated circuit 1 has a package structure in which an internal circuit CIT is sealed with a sealing resin (not shown). In other words, the protection circuit 10 is sealed with the sealing resin together with the internal circuit CIT.
  • the semiconductor integrated circuit 1 includes a power electrode PE, a ground electrode PG, and an input electrode PI connected to the internal circuit CIT. These electrodes PE, PG and PI are exposed from the sealing resin.
  • the power supply electrode PE is an electrode that supplies power supply voltage to the internal circuit CIT.
  • the ground electrode PG is an electrode used to connect the internal circuit CIT to the ground.
  • the input electrode PI is an electrode that is electrically connected to an external control circuit and inputs a signal to the internal circuit CIT.
  • the semiconductor integrated circuit 1 includes a first wiring W1 connected to the power electrode PE, a second wiring W2 connected to the ground electrode PG, and a third wiring W3 connected to the input electrode PI. Each wiring W1 to W3 is connected to the internal circuit CIT.
  • the semiconductor integrated circuit 1 also includes a fourth wiring W4 that transmits a signal output from the internal circuit CIT.
  • the protection circuit 10 is a circuit that protects the internal circuit CIT from current caused by ESD that tries to flow into the internal circuit CIT via the power supply electrode PE and the input electrode PI.
  • the protection circuit 10 includes a first MOSFET 10A connected between the input electrode PI and the ground electrode PG, a second MOSFET 10B connected between the power electrode PE and the input electrode PI, and a MOSFET 10B connected between the power electrode PE and the ground electrode PG. and a third MOSFET 10C connected therebetween.
  • the first MOSFET 10A can be said to be provided between the third wiring W3 and the second wiring W2, and the second MOSFET 10B can be said to be provided between the first wiring W1 and the third wiring W3. is provided between the first wiring W1 and the second wiring W2.
  • Both the first MOSFET 10A and the third MOSFET 10C are n-type MOSFETs, and the second MOSFET 10B is a p-type MOSFET.
  • the first MOSFET 10A and the second MOSFET 10B are connected in series. More specifically, the source of the second MOSFET 10B is connected to the power supply electrode PE (first wiring W1), and the drain of the second MOSFET 10B is connected to the input electrode PI (third wiring W3). The drain of the first MOSFET 10A is connected to the input electrode PI (third wiring W3), and the source of the first MOSFET 10A is connected to the ground electrode PG (second wiring W2). In the first embodiment, the source of the second MOSFET 10B is connected between the power electrode PE and the internal circuit CIT in the first wiring W1.
  • the drain of the first MOSFET 10A and the drain of the second MOSFET 10B are connected between the input electrode PI of the third wiring W3 and the internal circuit CIT.
  • the source of the first MOSFET 10A is connected between the ground electrode PG and the internal circuit CIT in the second wiring W2.
  • the third MOSFET 10C is arranged on the opposite side of the internal circuit CIT from the first MOSFET 10A and the second MOSFET 10B.
  • the drain of the third MOSFET 10C is connected to the first wiring W1, and the source of the third MOSFET 10C is connected to the second wiring W2.
  • the gate of the first MOSFET 10A is connected to the source of the first MOSFET 10A through the first resistance element R1.
  • the gate of the second MOSFET 10B is connected to the source of the second MOSFET 10B through the second resistance element R2.
  • the gate of the third MOSFET 10C is connected to the source of the third MOSFET 10C via the third resistance element R3.
  • the first to third resistance elements R1 to R3 are electrically connected between the gates and sources of the corresponding first to third MOSFETs 10A to 10C.
  • the back gates of the first to third MOSFETs 10A to 10C are connected to the corresponding sources of the first to third MOSFETs 10A to 10C.
  • FIG. 2 shows an example of a planar structure of the second MOSFET 10B that is part of the protection circuit 10.
  • FIG. 3 shows an example of the cross-sectional structure of the second MOSFET 10B.
  • FIG. 2 omits an element isolation region 70 and its surrounding structure, which will be described later.
  • the source region 53 and the high-concentration region 54, which will be described later, and the source region 53 and the exposed region 55, which will be described later, are shown side by side.
  • the protection circuit 10 includes a semiconductor substrate 20 and a first conductivity type (n-type in the first embodiment) semiconductor layer 30 formed on the semiconductor substrate 20 .
  • Semiconductor substrate 20 is made of a material containing silicon (Si), for example.
  • the semiconductor substrate 20 is a Si substrate.
  • Semiconductor substrate 20 has a thickness of, for example, 100 ⁇ m or more and 700 ⁇ m or less.
  • the impurity concentration of the semiconductor substrate 20 is 1 ⁇ 10 13 cm ⁇ 3 or more and 1 ⁇ 10 16 cm ⁇ 3 or less.
  • the semiconductor layer 30 is, for example, a layer formed by epitaxial growth from the semiconductor substrate 20, and is made of, for example, a material containing Si.
  • Semiconductor layer 30 has a thickness of, for example, 2 ⁇ m or more and 20 ⁇ m or less.
  • the impurity concentration of the semiconductor layer 30 is 1 ⁇ 10 14 cm ⁇ 3 or more and 1 ⁇ 10 16 cm ⁇ 3 or less.
  • the thickness direction of the semiconductor layer 30 is the "z direction”. Viewing the protection circuit 10 from the z-direction is referred to as "plan view”. In this case, planar view includes the meaning of "viewing from the thickness direction of the semiconductor layer 30".
  • the two directions that are perpendicular to each other are referred to as the "x-direction" and the "y-direction", respectively.
  • the y-direction corresponds to the "first direction”
  • the x-direction corresponds to the "second direction”.
  • the second MOSFET 10B is formed in the semiconductor layer 30 formed on the semiconductor substrate 20. As shown in FIG. Although not shown, both the first MOSFET 10A and the third MOSFET 10C are also formed in the semiconductor layer 30. As shown in FIG. The first MOSFET 10A and the third MOSFET 10C have the same configuration as the second MOSFET 10B except that the conductivity type is reversed. Therefore, in the following description, the configuration of the second MOSFET 10B will be described, and the description of the configurations of the first MOSFET 10A and the third MOSFET 10C will be omitted.
  • the surface 30s of the semiconductor layer 30 includes a body region 40 of the second conductivity type (p-type in the first embodiment), a first well region 50A of the first conductivity type (n-type in the first embodiment), and a first well region 50A.
  • a second well region 50B of the same first conductivity type as the first well region 50A is provided.
  • a ring-shaped region 60 formed in a ring shape so as to surround the body region 40, the first well region 50A and the second well region 50B, and a second well region 60 surrounding the ring-shaped region 60
  • a conductive type (p-type in the first embodiment) element isolation region 70 is provided on the surface 30s of the semiconductor layer 30.
  • the ring-shaped region 60 is a semiconductor region of the first conductivity type (n-type in the first embodiment).
  • the portion surrounded by the element isolation region 70 is the element formation region of the second MOSFET 10B.
  • the element forming region is the region in which the body region 40, the first well region 50A and the second well region 50B are formed.
  • a ring-shaped region 60 is formed in the element forming region.
  • a plurality of body regions 40, a plurality of first well regions 50A, and a plurality of second well regions 50B may be formed in the element forming region. As shown in FIG. 2, in the first embodiment, two body regions 40, one first well region 50A, and two second well regions 50B are formed side by side in the element formation region.
  • the direction in which the body regions 40, the first well regions 50A, and the second well regions 50B are arranged is defined as the x direction.
  • the semiconductor layer 30 is interposed between the body region 40 and the first well region 50A and the second well region 50B in the x direction.
  • the first well region 50A is arranged in the center of the element formation region in the second direction (x direction).
  • the two second well regions 50B are distributed on both sides of the first well region 50A in the x direction.
  • the body region 40 is arranged between the second well region 50B and the first well region 50A in the x direction.
  • the two second well regions 50B are arranged at both ends of the element formation region in the second direction (x direction).
  • the first well region 50A and the second well region 50B are arranged with the body region 40 interposed therebetween in the second direction (x direction).
  • the number of body regions 40, first well regions 50A, and second well regions 50B in the element forming region can be changed arbitrarily.
  • Body region 40 extends in the y direction. That is, the body region 40 extends in a first direction perpendicular to the arrangement direction (x direction, second direction) of the body region 40, the first well region 50A, and the second well region 50B in plan view.
  • the width dimension (dimension in the x direction) of the body region 40 is larger than the width dimension (dimension in the x direction) of the first well region 50A.
  • Body region 40 has a higher impurity concentration than semiconductor layer 30 .
  • the impurity concentration of the body region 40 of the first embodiment is 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • An intermediate body region 41 of the second conductivity type (p type in the first embodiment) is formed on the surface 40s of the body region 40 .
  • the intermediate body region 41 is arranged apart from the semiconductor layer 30 surrounding the body region 40 .
  • Intermediate body region 41 extends in the y-direction.
  • Intermediate body region 41 has a higher impurity concentration than body region 40 .
  • the impurity concentration of the intermediate body region 41 of the first embodiment is 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • a drain region 42 of the second conductivity type (p + type in the first embodiment) is formed on the surface of the intermediate body region 41 . It can also be said that the drain region 42 is formed on the surface 40 s of the body region 40 . Like the intermediate body region 41 , the drain region 42 is arranged apart from the semiconductor layer 30 surrounding the body region 40 . The drain region 42 extends in the y direction (first direction). Drain region 42 has a higher impurity concentration than intermediate body region 41 . That is, the impurity concentration of the drain region 42 is higher than that of the body region 40 .
  • the impurity concentration of the drain region 42 of the first embodiment is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the second MOSFET 10B of the first embodiment has a source region in which p-type impurities are double-diffused at a first concentration and a second concentration higher than the first concentration, like the intermediate body region 41 and the drain region 42. including.
  • a buried body region 43 is formed at a position adjacent to the body region 40 in the z direction.
  • the embedded body region 43 is formed at a position closer to the semiconductor substrate 20 than the body region 40 in the z direction.
  • the embedded body region 43 has an impurity concentration higher than that of the semiconductor layer 30 .
  • the impurity concentration of the buried body region 43 of the first embodiment is 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the first well region 50A extends in the y direction.
  • the first well region 50 ⁇ /b>A has an impurity concentration higher than that of the semiconductor layer 30 .
  • First well region 50A has the same impurity concentration as body region 40, for example.
  • the impurity concentration of the first well region 50A of the first embodiment is 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • a source intermediate region 51 of the second conductivity type (p-type in the first embodiment) is formed on the surface 50s of the first well region 50A.
  • a plurality of intermediate source regions 51 are formed in the first well region 50A.
  • the plurality of intermediate source regions 51 are arranged apart from each other in the y direction.
  • Each source intermediate region 51 has a higher impurity concentration than the first well region 50A.
  • the impurity concentration of each source intermediate region 51 in the first embodiment is 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • An exposed region 55 is formed in a position different from the source region 53 in the first well region 50A in plan view.
  • the exposed region 55 is formed in a position different from the intermediate source region 51 and the source region 53 in the first well region 50A in plan view. Therefore, the exposed region 55 is a region where the first well region 50A is exposed to the surface 30s of the semiconductor layer 30. As shown in FIG. That is, the exposed region 55 is part of the first well region 50A. Therefore, the impurity concentration of the exposed region 55 is equal to the impurity concentration of the first well region 50A, and is 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less. It can be said that the exposed region 55 has a lower impurity concentration than the intermediate source region 51 .
  • a source region 53 of the second conductivity type (p + type in the first embodiment) is formed on the surface of each source intermediate region 51 . It can also be said that each source region 53 is formed on the surface 50s of the first well region 50A. Source region 53 has a higher impurity concentration than source intermediate region 51 .
  • the impurity concentration of each source region 53 in the first embodiment is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the second MOSFET 10B of the first embodiment has a source region in which n-type impurities are double-diffused at a third concentration and a fourth concentration higher than the third concentration, like the intermediate source region 51 and the source region 53. including.
  • the second well region 50B extends in the y direction.
  • the second well region 50B has the same impurity concentration as the first well region 50A.
  • a source intermediate region 51 and a source region 53 are formed on the surface 50s of the second well region 50B, similarly to the well region 50A.
  • An intermediate region 52 of the first conductivity type (n type in the first embodiment) is formed in the surface 50s of the second well region 50B.
  • the source intermediate region 51 and the intermediate region 52 are formed side by side in the y direction (first direction).
  • a plurality of each of source intermediate regions 51 and intermediate regions 52 are provided.
  • the multiple intermediate regions 52 are arranged apart from each other in the y direction. Each intermediate region 52 has a higher impurity concentration than the second well region 50B.
  • the impurity concentration of each intermediate region 52 in the first embodiment is 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • Each intermediate region 52 has the same impurity concentration as each source intermediate region 51 .
  • a high concentration region 54 of the first conductivity type (n + type in the first embodiment) is formed on the surface of each intermediate region 52 . It can also be said that each high-concentration region 54 is formed on the surface 50s of the second well region 50B. It can also be said that the source region 53 and the high-concentration region 54 are formed side by side in the y direction. High concentration region 54 has a higher impurity concentration than intermediate region 52 . Therefore, the high concentration region 54 has a higher impurity concentration than the second well region 50B.
  • the impurity concentration of each high-concentration region 54 in the first embodiment is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less. Each high concentration region 54 has the same impurity concentration as each source region 53 .
  • the high-concentration region 54 and the intermediate region 52 are not formed, and the source intermediate region 51, the source region 53 and the exposed region 55 are formed.
  • the source regions 53 and the exposed regions 55 are formed side by side in the first direction (x direction).
  • the intermediate source region 51 is formed at the same position as the source region 53 in plan view, but is not formed at the same position as the exposed region 55 .
  • No exposed region 55 is formed in the second well region 50B, and an intermediate source region 51, an intermediate region 52, a source region 53, and a high concentration region 54 are formed.
  • the source region 53 and the high concentration region 54 are formed side by side in the first direction (x direction).
  • the source intermediate region 51 and the intermediate region 52 are formed side by side in the first direction (x direction).
  • a first conductivity type (n-type in the first embodiment) high breakdown voltage region 56 is formed as a deep well region in the semiconductor layer 30 at the same position as the well regions 50A and 50B.
  • the high breakdown voltage region 56 extends in the y direction.
  • the high breakdown voltage region 56 has an impurity concentration higher than that of the semiconductor layer 30 .
  • the impurity concentration of the high breakdown voltage region 56 of the first embodiment is 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • Ring-shaped region 60 is formed apart from body region 40, first well region 50A, and second well region 50B in both the x-direction and y-direction.
  • the ring-shaped region 60 has an impurity concentration higher than that of the semiconductor layer 30 .
  • the impurity concentration of the ring-shaped region 60 of the first embodiment is 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • Ring-shaped region 60 has, for example, the same impurity concentration as well regions 50A and 50B.
  • a ring-side intermediate region 61 of the first conductivity type (n-type in the first embodiment) is formed on the surface 60s of the ring-shaped region 60 .
  • the ring-side intermediate region 61 is formed in a ring shape in plan view, like the ring-shaped region 60 .
  • the ring-side intermediate region 61 has an impurity concentration higher than that of the ring-shaped region 60 .
  • the impurity concentration of the ring-side intermediate region 61 of the first embodiment is 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • Ring-side intermediate region 61 has, for example, the same impurity concentration as intermediate region 52 .
  • a ring-side high-concentration region 62 of the first conductivity type (n + -type in the first embodiment) is formed on the surface of the ring-side intermediate region 61 .
  • the ring-side high-concentration region 62 is formed in a ring shape in plan view, like the ring-shaped region 60 and the ring-side intermediate region 61 .
  • the ring-side high-concentration region 62 has an impurity concentration higher than that of the ring-side intermediate region 61 .
  • the impurity concentration of the ring-side high-concentration region 62 of the first embodiment is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • Ring-side high-concentration region 62 has, for example, the same impurity concentration as high-concentration region 54 .
  • a ring-side high-voltage region 63 of the first conductivity type (n-type in the first embodiment) is formed as a deep well region in the semiconductor layer 30 at the same position as the ring-shaped region 60 .
  • the ring-side high-breakdown-voltage region 63 is formed in a ring shape in plan view, like the ring-shaped region 60 .
  • the ring-side high-breakdown-voltage region 63 has an impurity concentration higher than that of the semiconductor layer 30 .
  • the impurity concentration of the ring-side high breakdown voltage region 63 of the first embodiment is 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • Ring-side high-breakdown-voltage region 63 has, for example, the same impurity concentration as high-breakdown-voltage region 56 .
  • a buried layer 31 of a first conductivity type (n type in the first embodiment) is formed.
  • the embedded layer 31 is formed apart from each of the well regions 50A and 50B in the z-direction.
  • the embedded layer 31 is formed over the entire element formation region in plan view.
  • the embedded layer 31 is formed at the boundary between the semiconductor substrate 20 and the semiconductor layer 30 .
  • the buried layer 31 has an impurity concentration higher than that of the semiconductor layer 30 .
  • the impurity concentration of the buried layer 31 of the first embodiment is 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the element isolation region 70 is formed apart from the ring-shaped region 60 in both the x-direction and the y-direction.
  • the element isolation region 70 has an impurity concentration higher than that of the semiconductor layer 30 .
  • the impurity concentration of the element isolation region 70 of the first embodiment is 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • Element isolation region 70 has, for example, the same impurity concentration as body region 40 .
  • An isolation-side intermediate region 71 of the second conductivity type (p-type in the first embodiment) is formed on the surface 70s of the isolation region 70 .
  • the element isolation side intermediate region 71 is formed in a ring shape in plan view, like the element isolation region 70 .
  • the isolation-side intermediate region 71 has an impurity concentration higher than that of the isolation region 70 .
  • the impurity concentration of the isolation-side intermediate region 71 of the first embodiment is 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • Element isolation side intermediate region 71 has, for example, the same impurity concentration as intermediate region 52 .
  • An isolation-side high-concentration region 72 of the second conductivity type (p + -type in the first embodiment) is formed on the surface of the isolation-side intermediate region 71 .
  • the isolation-side high-concentration region 72 is formed in a ring shape in plan view, like the isolation-side intermediate region 71 and the isolation-side region 70 .
  • the isolation-side high-concentration region 72 has an impurity concentration higher than that of the isolation-side intermediate region 71 .
  • the impurity concentration of the element isolation side high concentration region 72 of the first embodiment is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • Element isolation side high concentration region 72 has the same impurity concentration as high concentration region 54, for example.
  • an element isolation side high breakdown voltage region 73 of the second conductivity type (p type in the first embodiment) is formed as a deep well region.
  • the isolation-side high-breakdown-voltage region 73 is formed in a ring shape in plan view, similarly to the isolation region 70 .
  • the isolation-side high-breakdown-voltage region 73 has an impurity concentration higher than that of the semiconductor layer 30 .
  • the impurity concentration of the isolation-side high-breakdown-voltage region 73 of the first embodiment is 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • An element isolation-side buried layer 74 is formed in the semiconductor layer 30 at a position overlapping the element isolation region 70 in plan view.
  • the element isolation-side buried layer 74 is formed in a ring shape in plan view, like the element isolation region 70 .
  • the isolation-side buried layer 74 is formed closer to the semiconductor substrate 20 than the isolation-side high-voltage region 73 .
  • the element isolation-side buried layer 74 has an impurity concentration higher than that of the element isolation region 70 .
  • the impurity concentration of the element isolation side buried layer 74 of the first embodiment is 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • elements are isolated by LOCOS (Local Oxidation of Silicon). Therefore, the surface 30s of the semiconductor layer 30 is formed with a field oxide film 80 embedded therein.
  • Field oxide film 80 constitutes an insulating layer for element isolation, and is formed of a material containing SiO 2 , for example.
  • Field oxide film 80 includes first to fourth openings 81 to 84 .
  • the first opening 81 exposes the drain region 42 .
  • a plurality of first openings 81 are provided so as to be separated from each other in the y direction. Therefore, the field oxide film 80 partially covers the drain region 42 .
  • the second opening 82 is exposed from the outer peripheral edge of the body region 40 to the outer peripheral edges of the well regions 50A and 50B adjacent to the body region 40 in the x-direction. Therefore, it can be said that the field oxide film 80 covers the surface 40 s of the body region 40 .
  • a plurality of second openings 82 are provided so as to be separated from each other in the y direction. More specifically, second opening 82 exposes a portion of each of source region 53 , high concentration region 54 and exposed region 55 . Field oxide film 80 thus covers the remaining portion of each of source region 53 , high concentration region 54 , and exposed region 55 .
  • a gate insulating film 85 is formed on the semiconductor layer 30 between the well regions 50A, 50B and the body region 40 in the x direction. That is, it can be said that the field oxide film 80 is formed in the portion between the gate insulating film 85 and the drain region 42 on the surface 40s of the body region 40 in the x direction.
  • Gate insulating film 85 is made of a material containing SiO 2 , for example.
  • a gate electrode 10BG is formed on the gate insulating film 85 .
  • Gate electrode 10BG is formed over gate insulating film 85 and partly over field oxide film 80 .
  • gate electrode 10BG is formed on gate insulating film 85 and field oxide film 80 .
  • Gate electrode 10BG contains, for example, at least one of polysilicon, cobalt (Co), hafnium (Hf), zirconium (Zr), aluminum (Al), titanium (Ti), tantalum (Ta), and molybdenum (Mo). made of materials that contain
  • the third opening 83 exposes the ring-side high-concentration region 62 of the ring-shaped region 60 .
  • a plurality of third openings 83 are formed so as to be separated from each other in the circumferential direction of the ring-side high-concentration region 62 .
  • the field oxide film 80 covers both the ring-shaped region 60 and the ring-side intermediate region 61, and the semiconductor layer 30 between the well regions 50A, 50B and the ring-shaped region 60 in the x direction. Also, the field oxide film 80 partially covers the ring-side high-concentration region 62 .
  • the fourth opening 84 exposes the isolation-side high-concentration region 72 of the isolation region 70 .
  • a plurality of fourth openings 84 are formed so as to be separated from each other in the circumferential direction of the isolation-side high-concentration region 72 .
  • the field oxide film 80 covers both the element isolation region 70 and the element isolation side intermediate region 71 and the semiconductor layer 30 between the ring-shaped region 60 and the element isolation region 70 in the x direction. Also, the field oxide film 80 partially covers the element isolation side high-concentration region 72 .
  • Protection circuit 10 includes an insulating layer 90 covering both field oxide film 80 and gate electrode 10BG.
  • Insulating layer 90 is made of a material containing SiO 2 , for example.
  • the insulating layer 90 includes first to seventh openings 91 to 97 penetrating the insulating layer 90 in the z-direction.
  • the first opening 91 is formed inside the first opening 81 in plan view.
  • the first opening 91 is formed at a position overlapping the drain region 42 in plan view. Therefore, the drain region 42 is exposed from the insulating layer 90 through the first opening 91 .
  • the insulating layer 90 is formed within the first opening 81 .
  • Each of the second opening 92 to the fourth opening 94 is formed within the second opening 82 in plan view.
  • An insulating layer 90 is formed within the second opening 82 .
  • the second opening 92 is formed at a position overlapping the source region 53 in plan view. Therefore, the source region 53 is exposed from the insulating layer 90 through the second opening 92 .
  • the third opening 93 is formed at a position overlapping the high-concentration region 54 in plan view. Therefore, the high-concentration region 54 is exposed from the insulating layer 90 through the third opening 93 .
  • the fourth opening 94 is formed at a position overlapping the exposed region 55 in plan view. Therefore, the exposed region 55 is exposed from the insulating layer 90 through the fourth opening 94 .
  • the fifth opening 95 is formed at a position overlapping the gate electrode 10BG in plan view. Therefore, part of the gate electrode 10BG is exposed from the insulating layer 90 through the fifth opening 95 .
  • the sixth opening 96 is formed inside the third opening 83 in plan view.
  • the sixth opening 96 is formed at a position overlapping the ring-side high-concentration region 62 in plan view. Therefore, the ring-side high-concentration region 62 is exposed from the insulating layer 90 through the sixth opening 96 .
  • the seventh opening 97 is formed inside the fourth opening 84 in plan view.
  • the seventh opening 97 is formed at a position that overlaps with the isolation-side high-concentration region 72 in plan view. Therefore, the element isolation side high-concentration region 72 is exposed from the insulating layer 90 through the seventh opening 97 .
  • the protection circuit 10 includes first to seventh contact portions 101 to 107 as contact portions to be joined to the semiconductor region.
  • the first to seventh contact portions 101 to 107 are made of a conductive material containing at least one of Cu (copper), Al and Ti, for example.
  • the first to seventh contact portions 101 to 107 penetrate through the insulating layer 90 .
  • the first contact portion 101 is joined to the source region 53 . More specifically, the first contact portion 101 is formed by filling the second opening 92 with a conductive material. The first contact portion 101 forms an ohmic contact with the source region 53 .
  • the first contact portion 101 corresponds to the "source contact".
  • the second contact portion 102 is Schottky-junctioned with the exposed region 55 . More specifically, the second contact portion 102 is formed by filling the fourth opening 94 with a conductive material. Since the impurity concentration of the exposed region 55 is low, a Schottky barrier is formed in the portion where the second contact portion 102 and the exposed region 55 are in contact with each other.
  • the third contact portion 103 is joined to the gate electrode 10BG. More specifically, the third contact portion 103 is formed by filling the fifth opening 95 with a conductive material. The third contact portion 103 forms ohmic contact with the gate electrode 10BG. Here, in the first embodiment, the third contact portion 103 corresponds to the "gate contact".
  • the fourth contact portion 104 is joined to the high-concentration region 54 . More specifically, the fourth contact portion 104 is formed by filling the third opening 93 with a conductive material. The fourth contact portion 104 forms ohmic contact with the high concentration region 54 .
  • the fifth contact portion 105 is joined to the ring-side high-concentration region 62 . More specifically, the fifth contact portion 105 is formed by filling the sixth opening 96 with a conductive material. The fifth contact portion 105 forms ohmic contact with the ring-side high-concentration region 62 .
  • the sixth contact portion 106 is joined to the drain region 42 . More specifically, the sixth contact portion 106 is formed by filling the first opening 91 with a conductive material. The sixth contact portion 106 forms an ohmic contact with the drain region 42 .
  • the seventh contact portion 107 is joined to the element isolation side high concentration region 72 . More specifically, the seventh contact portion 107 is formed by filling the seventh opening 97 with a conductive material. The seventh contact portion 107 forms an ohmic contact with the element isolation side high concentration region 72 .
  • a source wiring 110 , a drain wiring 120 and an outermost wiring 130 are formed on the insulating layer 90 .
  • These wirings 110, 120, 130 are made of a material containing at least one of Cu, Al, and Ti, for example.
  • the source wiring 110 corresponds to "wiring".
  • the source wiring 110 constitutes the source of the second MOSFET 10B.
  • Source line 110 includes an inner source line 111 and an outer source line 112 .
  • Inner source wiring 111 and outer source wiring 112 are electrically connected to each other.
  • the inner source wiring 111 electrically connects the first contact portion 101, the second contact portion 102, and the third contact portion 103 to each other. Therefore, the inner source wiring 111, the first contact portion 101, the second contact portion 102 and the third contact portion 103 electrically connect the source region 53, the exposed region 55 and the gate electrode 10BG to each other.
  • the inner source wiring 111, the first contact portion 101, the second contact portion 102, and the third contact portion 103 form an ohmic contact.
  • the outer source wiring 112 electrically connects the first contact portion 101 and the third contact portion 103 to each other.
  • the outer source wiring 112 is electrically connected to the fourth contact portion 104 .
  • the outer source wiring 112 is electrically connected to the fifth contact portion 105 . Therefore, the source region 53, the gate electrode 10BG, the high-concentration region 54, and the ring side are connected by the outer source wiring 112, the first contact portion 101, the third contact portion 103, the fourth contact portion 104, and the fifth contact portion 105.
  • High concentration regions 62 are electrically connected to each other.
  • the outer source wiring 112, the first contact portion 101, the third contact portion 103, the fourth contact portion 104, and the fifth contact portion 105 form an ohmic contact.
  • the drain wiring 120 is connected to the sixth contact portion 106 . That is, the drain wiring 120 is electrically connected with the drain region 42 .
  • the drain wiring 120 constitutes the drain of the second MOSFET 10B.
  • the drain wiring 120 and the sixth contact portion 106 form an ohmic contact.
  • the outermost peripheral wiring 130 is connected to the seventh contact portion 107 .
  • the outermost peripheral wiring 130 is electrically connected to the isolation-side high-concentration region 72 .
  • the outermost peripheral wiring 130 is connected to the ground. Therefore, the element isolation region 70 is electrically connected to the ground via the seventh contact portion 107 and the outermost peripheral wiring 130 .
  • the outermost peripheral wiring 130 and the seventh contact portion 107 constitute ohmic contact.
  • each second well region 50B a plurality of (three in the first embodiment) source regions 53 and a plurality of (four in the first embodiment) high concentration regions 54 are formed.
  • source regions 53 and high-concentration regions 54 are alternately arranged in the first direction (y direction).
  • high-concentration regions 54 are formed at both ends of each second well region 50B in the y direction, and source regions 53 are formed at the center of each second well region 50B in the y direction.
  • the high-concentration regions 54 at both ends in the y direction of each second well region 50B are referred to as "end high-concentration regions 54A”, and the source regions 53 at the center of each second well region 50B in the y-direction are referred to as "central source regions”. area 53A”.
  • the y-direction dimension of the end high-concentration region 54A is larger than the y-direction dimension of the high-concentration region 54 formed closer to the center in the y-direction than the end high-concentration region 54A. Since the end high-concentration region 54A and the other high-concentration region 54 have the same dimension in the x direction, the area of the end high-concentration region 54A in plan view is larger than the area of the other high-concentration region 54 in plan view. .
  • the plurality of high-concentration regions 54 (end high-concentration regions 54A) formed in each second well region 50B are arranged symmetrically in the x-direction and the y-direction.
  • the plurality of high-concentration regions 54 (end high-concentration regions 54A) are arranged point-symmetrically with respect to the center of the element forming region (the center in the x direction and the center in the y direction).
  • the dimension in the y-direction of the central source region 53A is larger than the dimension in the y-direction of the source region 53 formed closer to the end in the y-direction than the central source region 53A. Since the central source region 53A and the other source regions 53 have the same dimension in the x direction, the area of the central source region 53A in plan view is larger than the area of the other source regions 53 in plan view.
  • the first contact portion 101 is joined to each of the central source region 53A and the other source regions 53 in each second well region 50B.
  • two first contact portions 101 are joined to the central source region 53A. These two first contact portions 101 are aligned in the x-direction and spaced apart in the y-direction.
  • the fourth contact portion 104 is not joined to the end high-concentration region 54A.
  • the fourth contact portion 104 is joined to the high concentration region 54 other than the end high concentration region 54A in each second well region 50B.
  • two fourth contact portions 104 are individually joined to two high-concentration regions 54 in each second well region 50B. Therefore, it can be said that the second MOSFET 10B has four fourth contact portions 104 .
  • a plurality of (three in the first embodiment) source regions 53 and a plurality of (four in the first embodiment) exposed regions 55 are formed in the first well region 50A.
  • the first well region 50A is formed such that an exposed region 55 and a source region 53 are arranged side by side in the first direction (y direction).
  • the source regions 53 and the exposed regions 55 are alternately arranged in the y-direction in the first well region 50A.
  • the positions of the plurality of source regions 53 of the first well region 50A in the first direction (y direction) and the positions of the plurality of source regions 53 of the second well regions 50B in the first direction (y direction) are aligned with each other.
  • the positions of the plurality of exposed regions 55 of the first well region 50A in the first direction (y-direction) and the positions of the plurality of high-concentration regions 54 of the second well regions 50B in the first direction (y-direction) are aligned with each other. ing.
  • the exposed regions 55 at both ends of the first well region 50A in the y direction are referred to as "end exposed regions 55A".
  • the plurality of source regions 53 in the first well region 50A like each second well region 50B, includes a central source region 53A.
  • the y-direction dimension of the end exposed region 55A is larger than the y-direction dimension of the other exposed regions 55 in the first well region 50A. Since the x-direction dimension of the end exposed region 55A and the y-direction dimension of the other exposed region 55 are equal to each other, the area of the end exposed region 55A in plan view is larger than the area of the other exposed region 55 in plan view. is also big.
  • the exposed regions 55 (end exposed regions 55A) formed in the first well region 50A are arranged symmetrically in the x direction. Since the exposed region 55 (end exposed region 55A) is formed only in the first well region 50A formed in the center of the element forming region in the x direction, the exposed region 55 (end exposed region 55A) is and symmetrically arranged in the y direction. The exposed region 55 (end exposed region 55A) is formed at a position adjacent to the source region 53 (central source region 53A) in the x direction. That is, in each second well region 50B, the distance between the exposed region 55 (end exposed region 55A) and the source region 53 (central source region 53A) is the same.
  • the exposed region 55 is formed instead of the high-concentration region 54. Therefore, in the second MOSFET 10B, the first well region 50A is not formed and the area of the high-concentration region 54 is reduced compared to the configuration in which the second well region 50B is formed. In other words, in the second MOSFET 10B, the first well region 50A is not formed and the number of high concentration regions 54 is reduced compared to the configuration in which the second well region 50B is formed.
  • the first contact portion 101 is joined to each of the central source region 53A and the other source regions 53 in the first well region 50A.
  • two first contact portions 101 are joined to the central source region 53A, like each second well region 50B.
  • the second contact portion 102 is not joined to the end exposed region 55A.
  • the second contact portion 102 is joined (Schottky junction) to the exposed region 55 other than the end exposed region 55A in the first well region 50A.
  • two second contact portions 102 are individually bonded to two exposed regions 55 in the first well region 50A. Therefore, it can be said that the second MOSFET 10B has two second contact portions 102 . That is, in the first embodiment, the number of second contact portions 102 in Schottky contact with the exposed region 55 is less than the number of fourth contact portions 104 in ohmic contact with the high-concentration region 54 .
  • a plurality of third contact portions 103 joined to the gate electrode 10BG are provided at both ends of the element forming region in the y direction.
  • a plurality of fifth contact portions 105 joined to the ring-side high-concentration region 62 are provided apart from each other in the circumferential direction of the ring-side high-concentration region 62 .
  • a plurality of sixth contact portions 106 joined to the drain region 42 are provided at positions closer to the center than both end portions of the drain region 42 in the y direction.
  • the plurality of sixth contact portions 106 are aligned with each other in the x direction and spaced apart from each other in the y direction.
  • the number of each of the third contact portion 103, the fifth contact portion 105, and the sixth contact portion 106 can be changed arbitrarily.
  • a parasitic PNP transistor is formed between the backgate and source of the second MOSFET 10B.
  • the parasitic PNP transistor has its emitter electrically connected to source region 53 , its collector electrically connected to drain region 42 , and its base electrically connected to exposed region 55 or heavily doped region 54 .
  • FIG. 5 shows a planar structure of one MOSFET (hereinafter referred to as “comparative MOSFET 10X”) of the protection circuit of the comparative example
  • FIG. 6 shows a cross-sectional structure of the comparative MOSFET 10X
  • FIG. A typical circuit diagram is shown.
  • FIG. 8 is a characteristic diagram showing IV characteristics in the protection circuit of the comparative example and the protection circuit 10 of the first embodiment.
  • the common components of the comparison MOSFET 10X and the second MOSFET 10B of the protection circuit 10 of the first embodiment are denoted by common reference numerals, and their description is omitted.
  • a solid line in FIG. 8 indicates the IV characteristic of the second MOSFET 10B of the first embodiment
  • a two-dot chain line in FIG. 8 indicates the IV characteristic of the comparative MOSFET 10X.
  • the comparative MOSFET 10X differs from the second MOSFET 10B of the first embodiment in that the high-concentration regions 54 are arranged and the exposed regions 55 are not formed. More specifically, in comparison MOSFET 10X, first well region 50A is not formed, but second well region 50B is formed. The first contact portion 101 is in ohmic contact with the source region 53 and the fourth contact portion 104 is in ohmic contact with the high concentration region 54 .
  • the back gate of the comparison MOSFET 10X is electrically connected to the source of the comparison MOSFET 10X via the second well region 50B, the intermediate region 52, the high concentration region 54, and the fourth contact portion 104. Therefore, substantially only the deep resistance component RH of the second well region 50B is included between the base and emitter of the parasitic PNP transistor of the comparison MOSFET 10X shown in FIG.
  • FIG. 4 shows an equivalent circuit diagram of the second MOSFET 10B and the second contact portion 102.
  • the base of the parasitic PNP transistor is connected to heavily doped region 54 and exposed region 55 (both see FIG. 3).
  • the base-emitter voltage can be made larger than that of comparison MOSFET 10X.
  • the distance between the base and the emitter of the parasitic PNP transistor of the second MOSFET 10B is the deep portion of the first well region 50A (the first well region in the z direction).
  • the second MOSFET 10B when the collector-emitter voltage of the parasitic PNP rises, Zener breakdown occurs due to the electric field caused by the reverse bias of the base-collector PN junction. The electron-hole pairs generated thereby are collected by the base and collector, thereby generating a base-collector current. Since this current generates a base-emitter voltage, majority carrier conduction between the emitter and the collector becomes dominant, and a large collector current flows between the collector and the emitter. In addition, when the base-emitter voltage increases, the potential barrier between the emitter and the base decreases, so p-type majority carriers in the emitter easily move to the collector. As a result, since the collector current increases, the on-resistance of the second MOSFET 10B decreases.
  • the protection circuit 10 protects the internal circuit CIT (see FIG. 1) from this fluctuating voltage V.
  • the protection circuit 10 must operate so that the voltage V is less than the first voltage value VDL, which is the lower limit of the voltage at which the internal circuit CIT is destroyed.
  • the protection circuit 10 needs to operate at a voltage higher than the second voltage value VS, which is higher than the upper limit value of the voltage range, so as not to operate within the voltage range of the operating region of the internal circuit CIT.
  • the protection circuit 10 needs to operate in a voltage range higher than the second voltage value VS and lower than the first voltage value VDL.
  • both the second MOSFET 10B and the comparison MOSFET 10X increase the current I as the voltage V increases in the above voltage range.
  • the base-emitter voltage of the parasitic PNP transistor of the second MOSFET 10B is higher than the base-emitter voltage of the parasitic PNP transistor of the comparison MOSFET 10X.
  • second MOSFET 10B carries current Ia larger than current Ix flowing through comparison MOSFET 10X.
  • the second MOSFET 10B makes it more difficult for the current to flow through the internal circuit CIT than the comparison MOSFET 10X, so that the internal circuit CIT is protected.
  • the second MOSFET 10B has a higher ESD withstand voltage in an HBM (Human Body Model) method in an ESD test than the comparative MOSFET 10X.
  • HBM method Human Body Model
  • the HBM method is a test that simulates a case where static electricity is discharged from a human body to a device.
  • the HBM method complies with ANSI/ESDA/JEDEC JS-001-2017, for example.
  • ESD withstand voltage results are described below.
  • the positive ESD withstand voltage is the ESD withstand voltage when the voltage is applied to the positive side
  • the negative ESD withstand voltage is the ESD withstand voltage when the voltage is applied to the negative side.
  • the comparative MOSFET 10X has a plus polarity ESD breakdown voltage of 5000V and a minus polarity ESD breakdown voltage of -12000V.
  • the second MOSFET 10B has a plus polarity ESD breakdown voltage of 5750V and a minus polarity ESD breakdown voltage of ⁇ 6750V.
  • the absolute value of the negative polarity ESD withstand voltage of the HBM method is sufficiently larger than the absolute value of the positive polarity ESD withstand voltage. That is, in the comparative MOSFET 10X, the negative polarity ESD withstand voltage was excessively high, and the balance with the positive polarity ESD withstand voltage was poor.
  • the second MOSFET 10B has a higher positive polarity ESD withstand voltage according to the HBM method than the comparative MOSFET 10X.
  • the second MOSFET 10B has a lower HBM negative polarity ESD withstand voltage than the comparative MOSFET 10X. Therefore, in the second MOSFET 10B, the difference between the absolute value of the positive ESD withstand voltage and the absolute value of the negative ESD withstand voltage is small in the HBM method. That is, in the second MOSFET 10B, the balance between the negative ESD withstand voltage and the positive ESD withstand voltage is well balanced.
  • the positive ESD withstand voltage can be increased.
  • the negative ESD withstand voltage is lowered by reducing the high-concentration region 54, but the negative ESD withstand voltage is originally sufficiently high, and the absolute value of the negative ESD withstand voltage is still higher than the positive ESD withstand voltage. , it is possible to suppress the problem of ESD withstand voltage.
  • the protection circuit 10 including the first to third MOSFETs 10A, 10B, and 10C includes a first conductivity type semiconductor layer 30 and a second conductivity type body region 40 formed on the surface 30s of the semiconductor layer 30. , a drain region 42 of the second conductivity type formed on the surface 40s of the body region 40, spaced apart from the semiconductor layer 30 around the body region 40 and extending in the y direction, and a drain region 42 formed on the surface 30s of the semiconductor layer 30 , a first well region 50A of a first conductivity type formed separated from the drain region 42 in the x-direction, and a gate isolation formed on the semiconductor layer 30 between the first well region 50A and the body region 40.
  • a source wiring 110 electrically connecting the first contact portion 101, the second contact portion 102, and the third contact portion 103 to each other is provided.
  • the Schottky barrier (diode component) between the exposed region 55 and the second contact portion 102, the resistance component of the first well region 50A, and the resistance component of the exposed region 55 contribute to the base of the parasitic PNP transistor.
  • the emitter voltage increases.
  • the current flowing through the second MOSFET 10B due to ESD can be increased.
  • the first MOSFET 10A and the third MOSFET 10C have the same configuration as the second MOSFET 10B, the current caused by ESD flowing through the first and third MOSFETs 10A and 10C can be increased. Therefore, the ESD resistance of the protection circuit 10 can be enhanced.
  • the protection circuit 10 has a second well in which the exposed region 55 is not formed and which includes the source region 53 and the high-concentration region 54 formed at a position different from the source region 53 in plan view. It further includes a region 50B and a fourth contact portion 104 joined to the high-concentration region 54 .
  • the heavily doped regions 54 have a higher impurity concentration than the exposed regions 55 .
  • the source wiring 110 is electrically connected to the fourth contact portion 104 .
  • the positive ESD withstand voltage can be increased, and the number of the exposed regions 55 can be reduced.
  • the negative polarity ESD withstand voltage can be increased.
  • the second MOSFET 10B includes both the exposed region 55 and the high-concentration region 54, so that the positive ESD withstand voltage and the negative ESD withstand voltage can be adjusted. Therefore, the positive ESD withstand voltage and the negative ESD withstand voltage of the second MOSFET 10B can be balanced. Therefore, the ESD withstand voltage required for the protection circuit 10 can be easily achieved.
  • the high-concentration regions 54 are arranged symmetrically in the x-direction and the y-direction. According to this configuration, when collector current flows from the ring-shaped region 60 and the plurality of source regions 53 to the plurality of drain regions 42 due to the parasitic PNP transistor of the second MOSFET 10B, the magnitude of the collector current flowing through the plurality of drain regions 42 is variation can be suppressed.
  • the protection circuit 10 is formed on the surface 50s of the second well region 50B, and is made of a semiconductor of the first conductivity type that is higher in impurity concentration than the second well region 50B and lower in impurity concentration than the high-concentration region 54. It has an intermediate region 52 which is a region. A high-concentration region 54 is formed on the surface of the intermediate region 52 . The exposed region 55 is a region different from the intermediate region 52 in the surface 50s of the second well region 50B.
  • the exposed region 55 has a lower impurity concentration than the intermediate region 52. Therefore, the Schottky barrier between the exposed region 55 and the second contact portion 102 can be increased. Further, the intermediate region 52 can suppress electric field concentration in the gate electrode 10BG.
  • the semiconductor regions are the first well region 50A, the second well region 50B, the drain region 42, the source region 53, the high-concentration region 54, the exposed region 55, and the ring-shaped region 60. shows only
  • the element isolation configuration in the protection circuit 10 can be arbitrarily changed.
  • STI Shallow Trench Isolation
  • the protection circuit 10 may include at least one of a first well region 50A and a second well region 50B, and four body regions 40 (drain regions 42). good.
  • a first well region 50A or a second well region 50B is formed in both the central portion and both end portions of the element formation region in the x direction in the protection circuit 10 in FIGS.
  • the drain regions 42 and the first well regions 50A or the second well regions 50B are alternately arranged in the x direction.
  • a gate electrode 10BG is formed between the drain region 42 and the first well region 50A or the second well region 50B adjacent to the drain region 42 in the x direction.
  • the gate electrode 10BG is formed in a strip shape extending in the y direction in plan view. 9 to 15, the drain region 42 is indicated by "D”, the well regions 50A and 50B are indicated by "S”, and the gate electrode 10BG is indicated by "G".
  • the layout of the high concentration region 54 and the exposed region 55 can be changed arbitrarily.
  • the arrangement of the high-concentration regions 54 and the exposed regions 55 may be changed, for example, as in first to fourth modified examples shown in FIGS. 9-12.
  • the arrangement manner of the drain region 42 and the sixth contact portion 106 (see FIG. 2) is the same as the arrangement manner of the drain region 42 and the sixth contact portion 106 of the first embodiment. be.
  • the arrangement of the ring-side high-concentration region 62 and the fifth contact portion 105 is the same as the ring-side high-concentration region 62 and the fifth contact portion 105 of the first embodiment. is the same as the arrangement of Therefore, the description of the drain region 42 and the sixth contact portion 106 is omitted below. 9 to 12, the fifth contact portion 105 and the sixth contact portion 106 are omitted.
  • first modified example As shown in FIG. 9, in the first modified example, there is one second well region 50B, which is formed in the center of the element forming region in the second direction (x direction). On the other hand, a plurality of first well regions 50A (four in the first modification) are formed. Two first well regions 50A out of the four first well regions 50A are formed at both ends of the element forming region in the second direction (x direction). The remaining two well regions 50A are formed between the first well region 50A and the second well region 50B at both ends in the second direction (x direction) of the element forming region.
  • a plurality of high concentration regions 54 and a plurality of source regions 53 are formed in the second well region 50B.
  • a high concentration region 54 and a source region 53 are formed side by side in the first direction (y direction) in the second well region 50B.
  • the high-concentration regions 54 and the source regions 53 are alternately arranged in the y-direction in the second well region 50B.
  • a plurality of source regions 53 and a plurality of exposed regions 55 are formed in each first well region 50A.
  • the layout of the source regions 53 and the exposed regions 55 is the same as the layout of the source regions 53 and the exposed regions 55 in the first well region 50A of the first embodiment.
  • the total area of the plurality of exposed regions 55 is larger than the total area of the plurality of high-concentration regions 54. . In other words, the number of exposed regions 55 is greater than the number of high-concentration regions 54 .
  • the arrangement of the first contact portions 101 and the second contact portions 102 in the first well region 50A is the same as the arrangement of the first contact portions 101 and the second contact portions 102 in the first well region 50A of the first embodiment. be.
  • the arrangement of the first contact portions 101 and the fourth contact portions 104 in the second well region 50B is the same as the arrangement of the first contact portions 101 and the fourth contact portions 104 in the second well region 50B of the first embodiment. be. Therefore, in the first modified example, the number of second contact portions 102 is greater than the number of fourth contact portions 104 .
  • the plurality of high-concentration regions 54 are arranged symmetrically in the y direction. Since the second well region 50B is formed in the center of the element formation region in the x-direction, the plurality of high-concentration regions 54 (end high-concentration regions 54A) can be said to be arranged symmetrically in the x- and y-directions. . Also, the plurality of exposed regions 55 (end exposed regions 55A) are arranged symmetrically in the x-direction and the y-direction.
  • one to three of the four first well regions 50A may be changed to the second well regions 50B.
  • the second well regions 50B are formed at the center of the element formation region in the x direction and at both ends of the element formation region in the x direction, and between the both ends and the center of the device formation region in the x direction.
  • a first well region 50A may be formed in each.
  • the number of second contact portions 102 connected to the exposed region 55 in Schottky contact is greater than the number of fourth contact portions 104 connected to the high-concentration region 54, so that the second MOSFET 10B positive polarity ESD withstand voltage can be improved.
  • a high-concentration region 54 is formed in the first well region 50A.
  • the high-concentration region 54 is formed at a different position from the source region 53 and the exposed region 55 in the first well region 50A in plan view.
  • the second well region 50B is not formed.
  • the high concentration region 54 of the first well regions 50A is formed in the center of each first well region 50A in the y direction. More specifically, each first well region 50A includes a plurality of (four in the second modified example) source regions 53, a plurality of (two in the second modified example) exposed regions 55, and one high concentration region. 54 and .
  • the plurality of source regions 53 are formed on both sides of the high-concentration region 54 in the y direction and both ends of the first well region 50A in the y direction.
  • the exposed regions 55 are formed between the source regions 53 adjacent in the y direction. As shown in FIG. 10, the multiple high-concentration regions 54 are arranged symmetrically in the x-direction.
  • the multiple high-concentration regions 54 are arranged symmetrically in the x-direction and the y-direction.
  • the number of exposed regions 55 is greater than the number of high-concentration regions 54 in each first well region 50A.
  • the area of the high concentration region 54 is larger than the area of each exposed region 55 in each first well region 50A. Therefore, the area of the exposed region 55 is equal to the area of the high-concentration region 54 in each first well region 50A.
  • the second well region 50B (see FIG. 9) is not formed and the first well region 50A is formed. equal to the total area of
  • the first contact portion 101 is joined to the source region 53 closer to the center than both ends in the y direction of each first well region 50A.
  • the second contact portion 102 is Schottky-junctioned to each exposed region 55 .
  • the two fourth contact portions 104 are joined to the high concentration region 54 . In other words, there are two second contact portions 102 and two fourth contact portions 104 in each first well region 50A. Therefore, in the second modification, the number of second contact portions 102 is equal to the number of fourth contact portions 104 in second MOSFET 10B.
  • one to four of the five first well regions 50A may be changed to the second well regions 50B.
  • a high-concentration region 54 is formed in the center of the second well region 50B in the y direction.
  • a plurality (three) of high-concentration regions 54 and a plurality (three) of source regions 53 are alternately arranged.
  • the number of the second contact portions 102 connected to the exposed region 55 is equal to the number of the fourth contact portions 104 connected to the high-concentration region 54. It is possible to balance the polarity ESD withstand voltage and the negative polarity ESD withstand voltage.
  • the element formation region includes a plurality of (two in the third modification) first well regions 50A and a plurality (three in the third modification) of the second well regions 50A.
  • a well region 50B is formed.
  • the second well regions 50B are formed at both ends and the center of the element forming region in the second direction (x direction).
  • the first well region 50A is formed between the second well regions 50B adjacent in the second direction (x direction). That is, the first well regions 50A and the second well regions 50B are alternately arranged in the second direction (x direction).
  • Two high concentration regions 54 and three source regions 53 are formed in the second well region 50B.
  • the high concentration regions 54 and the source regions 53 are alternately arranged in the first direction (y direction).
  • the source regions 53 are arranged in the center of the first well region 50A in the y direction and both ends in the y direction.
  • the area of each source region 53 in plan view is larger than the area of each high-concentration region 54 in plan view.
  • the high-concentration regions 54 are formed between the source regions 53 at both ends in the y-direction and the source region 53 in the center in the y-direction.
  • Three high-concentration regions 54, two source regions 53, and two exposed regions 55 are formed in the first well region 50A.
  • a source region 53, a high-concentration region 54, and an exposed region 55 are formed side by side in the y direction.
  • the high-concentration regions 54 are formed at both ends of the first well region 50A in the y direction and at the central portion of the first well region 50A in the y direction. Therefore, the high-concentration region 54 of the first well region 50A and the high-concentration region 54 of the second well region 50B are formed at different positions in the y direction.
  • the plurality of high-concentration regions 54 (end high-concentration regions 54A) are arranged symmetrically in the x-direction and the y-direction. Also, the plurality of exposed regions 55 are arranged symmetrically in the x-direction and the y-direction.
  • the total area of the multiple high-concentration regions 54 (end high-concentration regions 54A) in the second MOSFET 10B is larger than the total area of the multiple exposed regions 55 .
  • the number of high-concentration regions 54 (end high-concentration regions 54A) in the second MOSFET 10B is greater than the number of exposed regions 55 .
  • Two first contact portions 101 can be connected to each source region 53 in the second well region 50B. Two first contact portions 101 are joined to the central source region 53 . On the other hand, one first contact portion 101 is joined to the source region 53 at the end. A fourth contact portion 104 is joined to each high-concentration region 54 . There are two fourth contact portions 104 in each second well region 50B.
  • the first contact portion 101 is joined to each source region 53 in the first well region 50A.
  • the second contact portion 102 is Schottky-junctioned to each exposed region 55 .
  • a fourth contact portion 104 is joined to each high-concentration region 54 .
  • the collector current flowing through the plurality of drain regions 42 It is possible to suppress the variation in the size of .
  • the negative polarity ESD withstand voltage of the second MOSFET 10B is improved. can be achieved.
  • the second well region 50B is not formed in the element forming region. That is, five first well regions 50A are formed in the element forming region.
  • a plurality of (three in the fourth modified example) source regions 53 and a plurality of (four in the fourth modified example) exposed regions 55 are formed in the first well region 50A.
  • the source regions 53 and the exposed regions 55 are alternately arranged in the first direction (y direction).
  • a source region 53 is formed in the center of the first well region 50A, and exposed regions 55 (end exposed regions 55A) are formed at both ends thereof.
  • the exposed regions 55 are arranged symmetrically in the x and y directions.
  • the arrangement of contacts in each first well region 50A is the same as the arrangement of contacts in the first well region 50A of the first embodiment. According to the configuration of the fourth modification, the positive ESD withstand voltage of the second MOSFET 10B can be further increased.
  • a plurality of ring-side high-concentration regions 62 are provided so as to be separated from each other in the circumferential direction of ring-shaped region 60 .
  • No ring-side intermediate region 61 (see FIG. 3) is formed in the portion between the ring-side high-concentration regions 62 adjacent in the circumferential direction of the ring-shaped region 60 .
  • the ring-side intermediate region 61 is formed at the same position as the ring-side high concentration region 62 in plan view. That is, a ring-side exposed region 64 where the ring-shaped region 60 is exposed is formed between the ring-side high-concentration regions 62 adjacent in the circumferential direction of the ring-shaped region 60 . Therefore, a plurality of ring-side exposed regions 64 are formed.
  • the ring-side high-concentration regions 62 and the ring-side exposed regions 64 are alternately arranged in the circumferential direction of the ring-shaped region 60 .
  • each ring-shaped region 60 in plan view is rectangular.
  • Each ring-shaped region 60 includes a pair of sides SA separated in the y direction and a pair of sides SB separated in the x direction.
  • a pair of sides SA extends along the x direction. It can be said that the pair of sides SA extends along the direction in which the drain region 42 and the well regions 50A and 50B are arranged.
  • a pair of sides SB extends along the y direction. It can be said that the pair of sides SB extends along the direction in which the drain region 42 and the well regions 50A and 50B extend.
  • a plurality of (five in the fifth modification) ring-side high-concentration regions 62 are formed on each side SA.
  • Each ring-side high-concentration region 62 is formed at a position facing the first well region 50A in the y direction.
  • a ring-side exposed region 64 is formed in a portion between the ring-side high-concentration regions 62 adjacent in the direction (x-direction) in which each side SA extends.
  • the ring-side high-concentration regions 62 and the ring-side exposed regions 64 are alternately arranged in the direction in which each side SA extends. Therefore, the ring-side exposed region 64 is formed at a position facing the drain region 42 in the y direction. Also, the ring-side exposed region 64 is formed at a position facing the gate electrode 10BG in the y direction.
  • a plurality of (four in the fifth modification) ring-side high-concentration regions 62 are formed on each side SB.
  • Each ring-side high-concentration region 62 is formed at a position facing in the second direction (x-direction) the first well regions 50A formed at both end portions in the second direction (x-direction) of the element forming region.
  • a plurality of ring-side high-concentration regions 62 on each side SB are arranged apart from each other in the y direction. Therefore, a plurality of ring-side exposed regions 64 are formed on each side SB.
  • the plurality of ring-side exposed regions 64 are rings formed at positions facing in the second direction (x-direction) the first well regions 50A formed at both end portions in the second direction (x-direction) of the element forming region. Includes side exposed areas. Also, the plurality of ring-side exposed regions 64 include ring-side exposed regions formed at positions shifted from the first well region 50A in the y direction in each side SB. In the fifth modification, ring-side exposed regions 64 are formed at the four corner positions of the ring-shaped region 60 .
  • each ring-side exposed region 64 on each side SA is larger than the area of each ring-side high-concentration region 62 .
  • the total area of the plurality of ring-side exposed regions 64 on each side SB is larger than the total area of the plurality of ring-side high-concentration regions 62 . Therefore, in the second MOSFET 10B, the total area of the ring-side exposed regions 64 is larger than the total area of the ring-side heavily doped regions 62 .
  • a first ring-side contact portion 105A is joined to each ring-side high-concentration region 62 .
  • a second ring-side contact portion 105B is Schottky-bonded to each ring-side exposed region 64 .
  • the number of second ring-side contact portions 105B is greater than the number of first ring-side contact portions 105A.
  • the number of second ring-side contact portions 105B Schottky-junctioned to ring-side exposed region 64 is equal to the number of first ring-side contact portions 105A joined to ring-side high-concentration region 62. , the plus polarity ESD withstand voltage of the second MOSFET 10B can be increased.
  • the number of ring-side high-concentration regions 62 can be arbitrarily changed. Also, the number of each of the first ring-side contact portions 105A and the second ring-side contact portions 105B can be changed arbitrarily. In one example, the number of first ring-side contact portions 105A may be equal to the number of second ring-side contact portions 105B. In one example, the number of second ring-side contact portions 105B may be less than the number of first ring-side contact portions 105A.
  • the ring-shaped region 60 is formed with a plurality of ring-side high-concentration regions 62 and a plurality of ring-side exposed regions 64 .
  • the manner of arrangement of the plurality of ring-side high-concentration regions 62 and the plurality of ring-side exposed regions 64 is different from that of the fifth modification.
  • the arrangement of the ring-side high-concentration regions 62 and the ring-side exposed regions 64 on each side SA is the same as in the fifth modification.
  • the ring-side high concentration region 62 is not formed on each side SB. That is, each side SB is formed by the ring-side exposed region 64 . Therefore, the total area of the ring-side exposed regions 64 is larger than the total area of the ring-side high-concentration regions 62 . The difference between the total area of the ring-side exposed region 64 and the total area of the ring-side high-concentration region 62 is larger than in the fifth modification.
  • the first ring-side contact portion 105A is joined to each ring-side high-concentration region 62 .
  • the second ring-side contact portion 105B is Schottky-bonded to each ring-side exposed region 64 .
  • the number of second ring-side contact portions 105B is greater than the number of first ring-side contact portions 105A.
  • the number of second ring-side contact portions 105B is greater than the number of second ring-side contact portions 105B in the fifth modification. According to the configuration of the sixth modification, the positive ESD withstand voltage can be further increased compared to the fifth modification.
  • the ring-shaped region 60 is formed with a plurality of ring-side high-concentration regions 62 and a plurality of ring-side exposed regions 64 .
  • the arrangements of the plurality of ring-side high-concentration regions 62 and the plurality of ring-side exposed regions 64 are different from the fifth modification and the sixth modification.
  • the ring-side high-concentration region 62 is formed only in the center of each side SB in the y direction. Therefore, the total area of the ring-side exposed regions 64 is larger than the total area of the ring-side high-concentration regions 62 . The difference between the total area of the ring-side exposed region 64 and the total area of the ring-side high-concentration region 62 is larger than in the sixth modification.
  • the first ring-side contact portion 105A is joined to each ring-side high-concentration region 62 .
  • the second ring-side contact portion 105B is Schottky-bonded to each ring-side exposed region 64 .
  • the number of second ring-side contact portions 105B is greater than the number of first ring-side contact portions 105A.
  • the number of second ring-side contact portions 105B is greater than the number of second ring-side contact portions 105B in the sixth modification. According to the configuration of the seventh modification, it is possible to further increase the positive polarity ESD withstand voltage as compared with the sixth modification.
  • a plurality of ring-side high-concentration regions 62 are arranged symmetrically in the x-direction and the y-direction.
  • a plurality of ring-side high-concentration regions 62 are arranged point-symmetrically with respect to the center of the element formation region.
  • the multiple ring-side exposed regions 64 are symmetrically arranged in the x-direction and the y-direction.
  • the plurality of ring-side exposed regions 64 are arranged point-symmetrically with respect to the center of the element formation region.
  • the layout of the high-concentration region 54 and the exposed region 55 and the layout of the ring-side high-concentration region 62 and the ring-side exposed region 64 can be changed arbitrarily. In one example, it may be modified as in the eighth modified example shown in FIG.
  • the first well region 50A is not formed in the element formation region. That is, five second well regions 50B are formed in the element forming region.
  • the layout of the source regions 53 and the high-concentration regions 54 in each second well region 50B is the same as the layout of the source regions 53 and the high-concentration regions 54 in the second well region 50B of the first modification.
  • the arrangement manner of the first contact portions 101 and the fourth contact portions 104 in each second well region 50B is the arrangement manner of the first contact portions 101 and the fourth contact portions 104 in the second well region 50B of the first modified example. is similar to
  • a plurality of ring-side high-concentration regions 62 and a plurality of ring-side exposed regions 64 are formed in the ring-shaped region 60 .
  • the arrangement of the ring-side high-concentration regions 62 and the ring-side exposed regions 64 in the eighth modification is the same as the arrangement of the ring-side high-concentration regions 62 and the ring-side exposed regions 64 in the fifth modification.
  • the layout of the first ring-side contact portion 105A and the second ring-side contact portion 105B is the same as the layout of the first ring-side contact portion 105A and the second ring-side contact portion 105B in the fifth modification.
  • the ring-side exposed region 64 and the second ring-side contact portion 105B Schottky-junctioned to the ring-side exposed region 64 are provided, the base-emitter of the parasitic PNP transistor in the second MOSFET 10B voltage can be increased. Therefore, it is possible to increase the current flowing through the second MOSFET 10B caused by ESD. Therefore, the positive ESD withstand voltage of the second MOSFET 10B can be increased.
  • the positive ESD withstand voltage of the second MOSFET 10B can be increased. .
  • the first ring-side contact portion 105A may be joined to only some of the ring-side high-concentration regions 62 among the plurality of ring-side high-concentration regions 62 . That is, the plurality of ring-side high-concentration regions 62 are divided into ring-side high-concentration regions 62 joined to the first ring-side contact portion 105A and ring-side high-concentration regions 62 not joined to the first ring-side contact portion 105A. , may include
  • the second ring-side contact portion 105B may be Schottky-bonded to only some of the ring-side exposed regions 64 among the plurality of ring-side exposed regions 64 . That is, the plurality of ring-side exposed regions 64 are composed of the ring-side exposed region 64 Schottky-junctioned with the second ring-side contact portion 105B and the ring-side exposed region 64 not Schottky-junctioned with the second ring-side contact portion 105B. and may include
  • the configuration inside the ring-shaped region 60 may be changed to any one of the first to fourth modified examples.
  • the configuration inside the ring-shaped region 60 may be changed to each well region 50B of the eighth modification.
  • the plurality of high-concentration regions 54 may be arranged asymmetrically in the x-direction or the y-direction.
  • the plurality of exposed regions 55 may be arranged asymmetrically in the x direction or the y direction.
  • drain region 42 (body region 40) can be changed arbitrarily.
  • drain regions 42 may be formed at both ends in the x direction of the element forming region.
  • FIG. 17 shows an example of the layout of the first to third MOSFETs 210A-210C of the protection circuit 200
  • FIG. 18 shows an example of the cross-sectional structure of the first to third MOSFETs 210A-210C.
  • the protection circuit 200 includes a first MOSFET 210A, a second MOSFET 210B and a third MOSFET 210C.
  • the first MOSFET 210A and the third MOSFET 210C are n-type MOSFETs, and the second MOSFET 210B is a p-type MOSFET.
  • the connection configuration of the MOSFETs 210A-210C in the protection circuit 200 is the same as the connection configuration of the MOSFETs 10A-10C of the first embodiment (see FIG. 1).
  • the first MOSFET 210A, the second MOSFET 210B, and the third MOSFET 210C are arranged side by side in the x direction.
  • the first MOSFET 210A is arranged between the second MOSFET 210B and the third MOSFET 210C in the x-direction.
  • the protection circuit 200 includes a semiconductor substrate 220 of a second conductivity type (p-type in the second embodiment) and a semiconductor substrate 220 of the second conductivity type (p-type in the second embodiment) formed on the semiconductor substrate 220 . and a semiconductor layer 230 of the type).
  • the impurity concentration of the semiconductor substrate 220 is, for example, the same as in the first embodiment.
  • the z direction is the thickness direction of the semiconductor layer 230 .
  • plane view includes the meaning of "viewed from the z-direction”. Therefore, “planar view” includes the meaning of "viewing from the thickness direction of the semiconductor layer”.
  • First to fifth epitaxial layers 230A to 230E are formed on the surface layer portion of the semiconductor layer 230.
  • the first epitaxial layer 230A is a semiconductor layer of the first conductivity type (n-type in the second embodiment) corresponding to the first MOSFET 210A.
  • the second epitaxial layer 230B is a second conductivity type (p-type in the second embodiment) semiconductor layer corresponding to the second MOSFET 210B, and is formed adjacent to the first epitaxial layer 230A in the x direction.
  • the third epitaxial layer 230C is a second conductivity type (p-type in the second embodiment) semiconductor layer corresponding to the third MOSFET 210C, and is opposite to the first epitaxial layer 230A in the x direction from the second epitaxial layer 230B. are formed in adjacent positions on the sides.
  • the fourth epitaxial layer 230D is a semiconductor layer of the second conductivity type (p-type in the second embodiment) formed on the first epitaxial layer 230A in plan view. The fourth epitaxial layer 230D is separated from the second epitaxial layer 230B and the third epitaxial layer 230C in both directions and the x direction.
  • the fifth epitaxial layer 230E is a semiconductor layer of the first conductivity type (n type in the second embodiment) formed on the second epitaxial layer 230B.
  • the fifth epitaxial layer 230E is formed apart from the first epitaxial layer 230A in the x direction.
  • Each of the epitaxial layers 230A to 230E has a higher impurity concentration than a portion of the semiconductor layer 230 closer to the semiconductor substrate 220 than each of the epitaxial layers 230A to 230E.
  • the impurity concentration of the portion of the semiconductor layer 230 closer to the semiconductor substrate 220 than the epitaxial layers 230A to 230E is, for example, the same as the impurity concentration of the semiconductor layer 30 (see FIG. 3) of the first embodiment.
  • the impurity concentration of each epitaxial layer 230A-230E is, for example, the same as that of the body region 40 (see FIG. 3) of the first embodiment.
  • a plurality of drain regions 231, a plurality of source regions 232, and a plurality of drain regions 231 and a plurality of source regions 232 are surrounded on a surface 230s of the semiconductor layer 230 (surfaces of the third to fifth epitaxial layers 230C to 230E).
  • a ring-shaped region 233 is formed.
  • Each drain region 231 and each source region 232 corresponding to the first MOSFET 210A and the third MOSFET 210C is of the first conductivity type (n + type in the second embodiment), and the ring-shaped region 233 is of the second conductivity type (n + type in the second embodiment). p + type).
  • the drain region 231 and the source region 232 corresponding to the second MOSFET 210B are of the second conductivity type (p + type in the second embodiment), and the ring-shaped region 233 is of the first conductivity type (n + type in the second embodiment). type).
  • the impurity concentration of each of the drain region 231, the source region 232, and the ring-shaped region 233 is, for example, the same as in the first embodiment.
  • a gate insulating film 234 is formed on the surface 230 s of the semiconductor layer 230 .
  • a gate electrode 235 is formed on the gate insulating film 234 .
  • Gate insulating film 234 is made of a material containing, for example, silicon oxide (SiO 2 ).
  • Gate insulating film 234 is formed to expose each drain region 231 and each source region 232 . That is, the gate insulating film 234 is formed on the semiconductor layer 230 between the drain region 231 and the source region 232 in the x direction. Therefore, the gate electrodes 235 on each gate insulating film 234 are arranged apart from each other in the x direction. In plan view, the gate electrode 235 is arranged between the drain region 231 and the source region 232 in the x direction.
  • the first MOSFET 210A is formed on the surface of the fourth epitaxial layer 230D.
  • the first MOSFET 210A of the second embodiment includes one drain region 231, two source regions 232, two gate electrodes 235, and a ring-shaped region 233 surrounding these drain regions 231 and source regions 232.
  • One drain region 231 and two source regions 232 are arranged apart from each other in the x-direction.
  • the drain region 231 is arranged between the source regions 232 in the x-direction. Therefore, each source region 232 is arranged at a position adjacent to the ring-shaped region 233 in the x direction.
  • the gate electrode 235 is arranged between the drain region 231 and the source region 232 .
  • the drain region 231, each source region 232, and each gate electrode 235 are formed in a strip shape whose longitudinal direction is the y direction in plan view. That is, each of the drain region 231, each source region 232, and each gate electrode 235 extends in the y-direction.
  • Each source region 232 is formed apart from the drain region 231 in the x direction.
  • the width dimension (dimension in the x direction) of the drain region 231 is larger than the width dimension (dimension in the x direction) of each source region 232 .
  • the y direction corresponds to the "first direction” and the x direction corresponds to the "second direction”.
  • a first peripheral region 236A surrounding the ring-shaped region 233 is formed around the first MOSFET 210A.
  • the first peripheral region 236A is a semiconductor region separating the first MOSFET 210A and the third MOSFET 210C.
  • the first peripheral region 236A is of the first conductivity type (n + type in the second embodiment).
  • the first peripheral region 236A is formed on the surface of the first epitaxial layer 230A.
  • the first peripheral region 236A is formed to surround the fourth epitaxial layer 230D.
  • the first outer peripheral region 236A is electrically connected to the drain region 231, for example.
  • the second MOSFET 210B is formed on the surface of the fifth epitaxial layer 230E.
  • the second MOSFET 210B of the second embodiment includes one drain region 231, two source regions 232, two gate electrodes 235, and a ring-shaped region 233, similar to the first MOSFET 210A.
  • the layout of these regions and the gate electrode 235 is the same as that of the first MOSFET 210A.
  • a second peripheral region 236B surrounding the ring-shaped region 233 is formed around the second MOSFET 210B.
  • the second peripheral region 236B is a semiconductor region separating the second MOSFET 210B and the first MOSFET 210A.
  • the second peripheral region 236B is of the second conductivity type (p + type in the second embodiment).
  • the second peripheral region 236B is formed on the surface of the second epitaxial layer 230B.
  • the second peripheral region 236B is formed to surround the fifth epitaxial layer 230E.
  • the second outer peripheral region 236B includes a portion adjacent to the first outer peripheral region 236A.
  • the second peripheral region 236B is electrically connected to the source region 232, for example.
  • the third MOSFET 210C is formed on the surface of the third epitaxial layer 230C.
  • the third MOSFET 210C of the second embodiment includes one drain region 231, two source regions 232, two gate electrodes 235, and a ring-shaped region 233, similar to the first MOSFET 210A.
  • the layout of these regions and the gate electrode 235 is the same as that of the first MOSFET 210A.
  • a plurality of isolation bands 237 are formed on the surface 230 s of the semiconductor layer 230 .
  • a plurality of element isolation bands 237 are formed between the source region 232 and the ring-shaped region 233 in each of the MOSFETs 210A to 210C, between the first MOSFET 210A and the third MOSFET 210C, between the first MOSFET 210C and the second MOSFET 210B, and between the peripheral regions 236A and 236B. and the ring-shaped region 233 .
  • An insulating layer 240 is formed on the surface 230 s of the semiconductor layer 230 so as to cover the gate electrode 235 and the isolation band 237 .
  • Insulating layer 240 is made of a material containing SiO 2 , for example.
  • the insulating layer 240 includes a plurality of first openings 241 , a plurality of second openings 242 and a plurality of third openings 243 .
  • a plurality of first openings 241 are formed so as to individually expose the drain region 231, the source region 232, the gate electrode 235, the ring-shaped region 233, and the first peripheral region 236A of the first MOSFET 210A from the insulating layer 240.
  • a plurality of second openings 242 are formed so as to individually expose the drain region 231, source region 232, gate electrode 235, ring-shaped region 233, and second peripheral region 236B of the second MOSFET 210B from the insulating layer 240.
  • a plurality of third openings 243 are formed to individually expose the drain region 231, the source region 232, the gate electrode 235, and the ring-shaped region 233 of the third MOSFET 210C from the insulating layer 240.
  • the protection circuit 200 includes first to fourth contact portions 251 to 254 joined to the first MOSFET 210A, first to fourth contact portions 261 to 264 joined to the second MOSFET 210B, and first to fourth contact portions 261 to 264 joined to the third MOSFET 210C. and third contact portions 271 to 273.
  • Each of the first to fourth contact portions 251 to 254 is embedded in the plurality of first openings 241 individually.
  • the first contact portion 251 is joined to the drain region 231 of the first MOSFET 210A.
  • the second contact portion 252 is joined to the source region 232 of the first MOSFET 210A.
  • the third contact portion 253 is joined to the gate electrode 235 of the first MOSFET 210A.
  • the fourth contact portion 254 is joined to the first outer peripheral region 236A.
  • Each of the first to fourth contact portions 261 to 264 is embedded in the plurality of second openings 242 individually.
  • the first contact portion 261 is joined to the drain region 231 of the second MOSFET 210B.
  • the second contact portion 262 is joined to the source region 232 of the second MOSFET 210B.
  • the third contact portion 263 is joined to the gate electrode 235 of the second MOSFET 210B.
  • the fourth contact portion 264 is joined to the second outer peripheral region 236B.
  • Each of the first to third contact portions 271 to 273 is individually embedded in the multiple third openings 243 .
  • the first contact portion 271 is joined to the drain region 231 of the third MOSFET 210C.
  • the second contact portion 272 is joined to the source region 232 of the third MOSFET 210C.
  • the third contact portion 273 is joined to the gate electrode 235 of the third MOSFET 210C.
  • the first contact portions 251 , 261 , 271 form ohmic contact with the drain region 231 .
  • the second contact portions 252 , 262 and 272 form ohmic contact with the source region 232 .
  • Third contact portions 253 , 263 , 273 form ohmic contact with gate electrode 235 .
  • the fourth contact portion 254 makes ohmic contact with the first outer peripheral region 236A.
  • the fourth contact portion 264 makes ohmic contact with the second outer peripheral region 236B.
  • FIG. 17 omits contact portions other than the contacts provided in the ring-shaped region 233 .
  • a plurality of high concentration regions 233A are formed on each surface 233s of the ring-shaped regions 233 of the first to third MOSFETs 210A to 210C.
  • the plurality of high-concentration regions 233 ⁇ /b>A are arranged apart from each other in the circumferential direction of the ring-shaped region 233 . Therefore, on the surface 233s of each ring-shaped region 233, an exposed region 233B is formed at a position different from the high-concentration region 233A in plan view. That is, in the ring-shaped region 233, the high-concentration regions 233A and the exposed regions 233B are alternately arranged in the circumferential direction.
  • the impurity concentration of the high-concentration region 233A is higher than that of the ring-shaped region 233 .
  • the impurity concentration of the high concentration region 233A is higher than the impurity concentration of the exposed region 233B.
  • the impurity concentration of the high concentration region 233A is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the impurity concentration of the exposed region 233B is 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • High concentration region 233A has the same impurity concentration as source region 232, for example.
  • the exposed region 233B has the same impurity concentration as the ring-shaped region 233.
  • each ring-shaped region 233 in plan view is rectangular.
  • Each ring-shaped region 233 includes a pair of sides SA separated in the y direction and a pair of sides SB separated in the x direction.
  • a pair of sides SA extends along the x direction. It can be said that the pair of sides SA extends along the direction in which the drain region 231 and the source region 232 are arranged.
  • a pair of sides SB extends along the y direction. It can be said that the pair of sides SB extends along the direction in which each of the drain region 231 and the source region 232 extends.
  • a plurality of (two in the second embodiment) high concentration regions 233A are formed on each side SA.
  • Each high concentration region 233A is formed at a position facing the source region 232 in the y direction.
  • the exposed region 233B is formed at a position facing the drain region 231 in the y direction.
  • the exposed region 233B is formed at a position facing the gate electrode 235 in the y direction.
  • a plurality of (four in the second embodiment) high-concentration regions 233A are formed on each side SB.
  • Each high-concentration region 233A is formed at a position facing the source region 232 in the x-direction.
  • a plurality of high-concentration regions 233A on each side SB are arranged apart from each other in the y direction. Therefore, a plurality of exposed regions 233B are formed on each side SB.
  • the plurality of exposed regions 233B includes exposed regions formed at positions facing the source regions 232 in the x-direction.
  • the plurality of exposed regions 233B include exposed regions formed at positions shifted from the source regions 232 in the y direction on each side SB.
  • exposed regions 233B are formed at the four corner positions of the ring-shaped region 233 .
  • each exposed region 233B on each side SA is larger than the area of each high-concentration region 233A.
  • the total area of the multiple exposed regions 233B in each of the MOSFETs 210A-210C is larger than the total area of the multiple high concentration regions 233A.
  • a first ring-side contact portion 255A is joined to each high-concentration region 233A of the first MOSFET 210A.
  • the first ring-side contact portion 255A makes ohmic contact with the high-concentration region 233A.
  • a second ring-side contact portion 255B is Schottky-junctioned to each exposed region 233B of the first MOSFET 210A.
  • Each of the first ring-side contact portion 255A and the second ring-side contact portion 255B is embedded in the corresponding first opening 241 .
  • the number of second ring-side contact portions 255B is greater than the number of first ring-side contact portions 255A.
  • a part of the plurality of second ring-side contact portions 255B is joined to the exposed region 233B at a position shifted from the source region 232 in the y direction.
  • a part of the plurality of second ring-side contact portions 255B is joined to the exposed region 233B at a position facing the drain region 231 in the y direction.
  • a first ring-side contact portion 265A is joined to each high-concentration region 233A of the second MOSFET 210B.
  • the first ring-side contact portion 265A is in ohmic contact with the high concentration region 233A.
  • a second ring-side contact portion 265B is Schottky-junctioned to each exposed region 233B of the second MOSFET 210B.
  • the arrangement of these ring-side contact portions 265A and 265B is the same as the arrangement of the first ring-side contact portion 255A and the second ring-side contact portion 255B.
  • a first ring-side contact portion 274A is joined to each high-concentration region 233A of the third MOSFET 210C.
  • the first ring-side contact portion 274A is in ohmic contact with the high concentration region 233A.
  • a second ring-side contact portion 274B is Schottky-junctioned to each exposed region 233B of the third MOSFET 210C.
  • the arrangement of these ring-side contact portions 274A and 274B is the same as the arrangement of the first ring-side contact portion 255A and the second ring-side contact portion 255B.
  • the number of high-concentration regions 233A can be arbitrarily changed.
  • the number of each of the first ring-side contact portions 255A and the second ring-side contact portions 255B can be changed arbitrarily.
  • the number of second ring-side contact portions 255B may be equal to the number of first ring-side contact portions 255A.
  • the number of second ring-side contact portions 255B may be less than the number of first ring-side contact portions 255A.
  • the number of the first ring-side contact portions 265A, 274A and the number of the second ring-side contact portions 265B, 274B can also be changed arbitrarily, similarly to the first ring-side contact portion 255A and the second ring-side contact portion 255B. can be changed to
  • the protection circuit 200 includes drain wirings 281A to 281C and source wirings 282A to 282C. These wirings 281A to 281C and 282A to 282C are formed on the insulating layer 240. As shown in FIG. These wirings 281A to 281C and 282A to 282C are made of a material containing at least one of Cu, Al and Ti, for example.
  • the source wirings 282A to 282C correspond to "wirings".
  • the drain wiring 281A is joined to the first contact portion 251, the drain wiring 281B is joined to the first contact portion 261, and the drain wiring 281C is joined to the first contact portion 271.
  • the drain wire 281A is electrically connected to the drain region 231 of the first MOSFET 210A
  • the drain wire 281B is electrically connected to the drain region 231 of the second MOSFET 210B
  • the drain wire 281C is electrically connected to the drain region 231 of the third MOSFET 210C. properly connected.
  • the source wiring 282A electrically connects the first ring-side contact portion 255A, the second ring-side contact portion 255B, and the gate electrode 235 of the first MOSFET 210A to each other. More specifically, the source wiring 282A is joined to the second contact portion 252, the third contact portion 253, the first ring-side contact portion 255A, and the second ring-side contact portion 255B. Therefore, the source wiring 282A is electrically connected to the source region 232 of the first MOSFET 210A, the gate electrode 235, and the high-concentration region 233A and the exposed region 233B of the ring-shaped region 233.
  • the source wiring 282B electrically connects the first ring-side contact portion 265A, the second ring-side contact portion 265B, and the gate electrode 235 of the second MOSFET 210B to each other. More specifically, the source wiring 282B is joined to the second contact portion 262, the third contact portion 263, the first ring-side contact portion 265A, and the second ring-side contact portion 255B. Therefore, the source wiring 282B is electrically connected to the source region 232 of the second MOSFET 210B, the gate electrode 235, and the high-concentration region 233A and the exposed region 233B of the ring-shaped region 233.
  • the source wiring 282C electrically connects the first ring-side contact portion 274A, the second ring-side contact portion 274B, and the gate electrode 235 of the third MOSFET 210C to each other. More specifically, the source wiring 282C is joined to the second contact portion 272, the third contact portion 273, the first ring-side contact portion 274A, and the second ring-side contact portion 274B. Therefore, the source wiring 282C is electrically connected to the source region 232 of the third MOSFET 210C, the gate electrode 235, and the high-concentration region 233A and the exposed region 233B of the ring-shaped region 233.
  • a parasitic NPN transistor is formed between the drain and source of each of the first MOSFET 210A and the third MOSFET 210C.
  • the parasitic NPN transistor has its collector electrically connected to drain region 231, its emitter electrically connected to source region 232, and its base electrically connected to exposed region 233B or heavily doped region 233A.
  • the resistance component of the exposed region 233B and shots between the exposed region 233B and the second ring-side contact portions 255B and 274B are between the base and the emitter of the parasitic NPN transistor of each of the MOSFETs 210A and 210C.
  • a diode component due to the key junction is included, so the base-emitter voltage tends to increase. As the base-emitter voltage increases, collector current flows more easily.
  • a parasitic PNP transistor is formed between the drain and source of the second MOSFET 210B.
  • the parasitic PNP transistor has its emitter electrically connected to source region 232, its collector electrically connected to drain region 231, and its base electrically connected to exposed region 233B or heavily doped region 233A.
  • the resistance component of the exposed region 233B and the Schottky junction between the exposed region 233B and the second ring-side contact portion 265B create a diode between the base and the emitter of the parasitic PNP transistor of the second MOSFET 210B. and , the base-emitter voltage tends to increase. As the base-emitter voltage increases, collector current flows more easily.
  • the protection circuit 200 including the first to third MOSFETs 210A, 210B, and 210C includes a second conductivity type semiconductor layer 230 and a first conductivity type MOSFET formed on a surface 230s of the semiconductor layer 230 and extending in the y direction.
  • drain region 231 a drain region 231, a first conductivity type source region 232 formed on the surface 230s of the semiconductor layer 230 and separated from the drain region 231 in the x direction, and a semiconductor between the drain region 231 and the source region 232
  • a ring-shaped region 233 which is a conductive type semiconductor region, a high-concentration region 233A formed on a surface 233s of the ring-shaped region 233 and having an impurity concentration higher than that of the ring-shaped region 233, and the ring-shaped region 233 when viewed from the z direction.
  • an exposed region 233B formed at a position different from the high-concentration region 233A, first ring-side contact portions 255A, 265A, and 274A joined to the high-concentration region 233A, and second ring-side contact portions 255A, 265A, and 274A joined to the exposed region 233B.
  • Source wirings 282A to electrically connect the ring-side contact portions 255B, 265B, 274B, the first ring-side contact portions 255A, 265A, 274A, the second ring-side contact portions 255B, 265B, 274B, and the gate electrode 235 to each other. 282C;
  • the base of the parasitic transistor formed in each of the MOSFETs 210A-210C is electrically connected to the exposed region 233B, so the collector current of the parasitic transistor can be increased.
  • the current flowing through each of the MOSFETs 210A to 210C due to ESD can be increased. Therefore, the ESD tolerance of the protection circuit 200 can be enhanced.
  • the protection circuit 200 includes the number of first ring-side contact portions 255A, 265A, and 274A joined to the high-concentration region 233A and the second ring-side contact portions 255B, 265B, and 274B joined to the exposed region 233B. It is configured to be able to adjust the number of That is, when it is desired to increase the positive ESD withstand voltage of the protection circuit 200, the number of the second ring-side contact portions 255B, 265B, and 274B Schottky-junctioned to the exposed region 233B is increased to increase the negative ESD withstand voltage of the protection circuit 200.
  • the number of first ring-side contact portions 255A, 265A, and 274A joined to the high-concentration region 233A is increased.
  • the positive ESD withstand voltage and the negative ESD withstand voltage of the protection circuit 200 can be adjusted according to the number of ring-side contact portions 255A, 265A, 274A, 255B, 265B, and 274B.
  • the direction in which the first to third MOSFETs 210A to 210C are arranged may be different from the direction in which the source region 232 and the drain region 231 are arranged.
  • the arrangement direction of the first to third MOSFETs 210A to 210C and the arrangement direction of the source region 232 and the drain region 231 may be orthogonal to each other in plan view.
  • the arrangement mode of the high-concentration region 233A in the ring-shaped region 233 can be arbitrarily changed.
  • the first modification shown in FIG. 19 and the second modification shown in FIG. 20 may be modified. 19 and 20, the first to third contact portions 271 to 273 are omitted.
  • the high-concentration region 233A is not formed on each side SB of the ring-shaped region 233. As shown in FIG. Therefore, each side SB of the ring-shaped region 233 is formed only by the exposed region 233B.
  • the arrangement of the high-concentration regions 233A on each side SA of the ring-shaped region 233 is the same as in the second embodiment.
  • the number of exposed regions 233B in the first modified example is smaller than in the second embodiment. Therefore, the difference between the total area of the plurality of exposed regions 233B and the total area of the plurality of high-concentration regions 233A in each of the MOSFETs 210A-210C is larger than in the second embodiment.
  • each side SB of the ring-shaped region 233 a plurality of (six in the first modified example) second ring-side contact portions 274B are Schottky-bonded to the exposed region 233B. Therefore, in the first modified example, the number of second ring-side contact portions 274B is greater than the number of first ring-side contact portions 274A.
  • each side SA of the ring-shaped area 233 is formed only by the exposed area 233B.
  • a high-concentration region 233A is formed in the central portion of each side SB in the y direction.
  • the number of exposed regions 233B in the first modified example is smaller than in the first modified example. Therefore, the difference between the total area of the plurality of exposed regions 233B and the total area of the plurality of high-concentration regions 233A in each of the MOSFETs 210A-210C is larger than in the first modification.
  • each side SA of the ring-shaped region 233 a plurality of (four in the second modification) second ring-side contact portions 274B are Schottky-bonded to the exposed region 233B.
  • a plurality of (four in the second modification) second ring-side contact portions 274B are Schottky-bonded to the exposed region 233B. Therefore, in the second modification, the number of second ring-side contact portions 274B is greater than the number of first ring-side contact portions 274A. Note that the first modified example shown in FIG. 19 and the second modified example shown in FIG. 20 may be combined.
  • one or two of the first to third MOSFETs 10A to 10C may have a configuration in which the exposed regions 55 and 233B are not formed.
  • one or two of the first to third MOSFETs 10A to 10C may have a configuration in which the high-concentration regions 54 and 233A are not formed.
  • the conductivity types of the first to third MOSFETs 10A to 10C may be reversed. That is, the first MOSFET 10A (210A) and the third MOSFET 10C (210C) may be p-type MOSFETs, and the second MOSFET 10B (210B) may be an n-type MOSFET.
  • the structure of the protection circuit 10,200 can be changed arbitrarily.
  • the protection circuits 10, 200 may omit the third MOSFETs 10C, 210C.
  • "at least one of A and B" should be understood as meaning "A only, or B only, or both A and B.”
  • a first member is formed on a second member means that in some embodiments the first member may be placed directly on the second member in contact with the second member, but in other implementations the first member may be disposed directly on the second member. It is contemplated that the configuration allows the first member to be positioned over the second member without contacting the second member. That is, the term “on” does not exclude structures in which another member is formed between the first member and the second member.
  • the z-direction used in the present disclosure does not necessarily have to be the vertical direction, nor does it have to match the vertical direction perfectly.
  • the various structures according to this disclosure are not limited to the z-direction "top” and “bottom” described herein being the vertical “top” and “bottom”.
  • the x-direction may be vertical, or the y-direction may be vertical.
  • a semiconductor device (10) comprising MOSFETs (10A to 10C), a first conductivity type semiconductor layer (30); a second conductivity type body region (40) formed on the surface (30s) of the semiconductor layer (30); formed on the surface (40s) of the body region (40), spaced apart from the semiconductor layer around the body region (40), and perpendicular to the thickness direction (z direction) of the semiconductor layer (30) a second conductivity type drain region (42) extending in a first direction (y-direction) to A second direction (x direction) formed on the surface (30s) of the semiconductor layer (30) and orthogonal to both the thickness direction (z direction) and the first direction (y direction) of the semiconductor layer (30) a first conductivity type first well region (50A) formed apart from the drain region (42) in a gate insulating film (85) formed on the semiconductor layer (30) between the first well region (50A) and the body region (40); a field oxide film (80) formed in a portion between the gate insulating film (85) and the drain region
  • the exposed region (55) is not formed, and is formed at a position different from the source region (53) when viewed from the thickness direction (z direction) of the semiconductor layer (30).
  • the first well region (50A), the second well region (50B), and the body region (40) are arranged side by side in the second direction (x direction),
  • the semiconductor device according to appendix 2 wherein the first well region (50A) and the second well region (50B) are arranged to sandwich the body region (40) in the second direction (x direction).
  • the second well region (50B) is formed in the second direction (x direction).
  • the first well region (50A) is located between the second well regions (50B) arranged at both end portions in the second direction (x direction) of the element forming region in the second direction (x direction).
  • a plurality of the first well regions (50A) are provided, The plurality of first well regions (50A), the second well regions (50B), and the body regions (40) are arranged side by side in the second direction (x direction), The second well region (50B) is formed in the second direction (x direction), and The semiconductor device according to appendix 2, wherein the plurality of first well regions (50A) are dispersed on both sides of the second well region (50B) in the second direction (x direction).
  • the first well region (50A) and the second well region (50B) are arranged with the body region (40) interposed therebetween in the second direction (x direction), When viewed from the thickness direction (z direction) of the semiconductor layer (30), the first well region (50A) includes the source region (53) and the exposed region (55) in the first well region (50A). ) and includes a first conductivity type high concentration region (54) having a higher impurity concentration than the first well region (50A), The high concentration region (54) of the first well region (50A) and the high concentration region (54) of the second well region (50B) are arranged at positions shifted from each other in the first direction (y direction).
  • the first well region (50A) When viewed from the thickness direction (z direction) of the semiconductor layer (30), the first well region (50A) includes the source region (53) and the exposed region (55) in the first well region (50A). ) and includes a first conductivity type high concentration region (54) having a higher impurity concentration than the first well region (50A), The high concentration region (54) of the first well region (50A) is formed only in the center of the first well region (50A) in the first direction (y direction), The semiconductor device according to appendix 2, wherein the high concentration region (54) of the second well region (50B) is formed only in the center of the second well region (50B) in the first direction (y direction).
  • the impurity concentration of the high-concentration region (54) is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less, 8.
  • the high-concentration region (54) is formed on the surface of the intermediate region (51), When viewed from the thickness direction (z direction) of the semiconductor layer (30), the intermediate region (51) is formed in a position different from the source region (53) in the first well region (50A).
  • Appendix 10 The semiconductor device according to any one of Appendices 2 to 9, wherein the high-concentration regions (54) are arranged symmetrically with respect to both the first direction (y direction) and the second direction (x direction). .
  • a ring-shaped region (60) formed in a ring shape so as to surround the body region (40), the first well region (50A), and the second well region (50B); a ring-side high-concentration region (62) formed on the surface (60s) of the ring-shaped region (60) and having a higher impurity concentration than the exposed region (55);
  • the ring-shaped region (60) is formed at a position different from the ring-side high-concentration region (62).
  • a ring-side exposed region (64) having a lower impurity concentration than the concentration region (62); a first ring-side contact portion (105A) joined to the ring-side high-concentration region (62); 11.
  • a semiconductor device (200) comprising MOSFETs (210A to 210C), a second conductivity type semiconductor layer (230); A first conductivity type drain region (231) formed on the surface (230s) of the semiconductor layer (230) and extending in a first direction (y direction) perpendicular to the thickness direction (z direction) of the semiconductor layer (230).
  • the shape of the ring-shaped region (233) viewed from the thickness direction (z direction) of the semiconductor layer (230) is rectangular,
  • the high-concentration region (233A) includes a pair of sides (SA) separated in the first direction (y direction) and a pair of sides (SA) separated in the second direction (x direction) among the four sides of the ring-shaped region (233).
  • SA first direction
  • SA second direction
  • x direction the second direction
  • the high-concentration region (233A) is not formed on a pair of sides (SB) separated in the second direction (x direction) among the four sides of the ring-shaped region (233). 15.
  • a plurality of the source regions (232) are provided,
  • the shape of the ring-shaped region (233) viewed from the thickness direction (z direction) of the semiconductor layer (230) is rectangular, When viewed from the thickness direction (z direction) of the semiconductor layer (230), the plurality of source regions (232) are arranged side by side in the second direction (x direction) within the ring-shaped region (233).
  • the source regions (232) are arranged at both ends in the second direction (x direction) in the ring-shaped region (233),
  • the high-concentration region (233A) includes a portion of a pair of sides (SA) separated in the first direction (y-direction) facing the source region (232) in the first direction (y-direction); Supplementary Note 13, wherein the pair of sides (SB) separated in the second direction (x direction) are formed on both the portion facing the source region (232) in the second direction (x direction).
  • the impurity concentration of the high-concentration region (233A) is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less; 17.
  • Appendix 18 The semiconductor device according to any one of appendices 1 to 10, wherein the exposed regions (55) are arranged symmetrically in the first direction (y direction) and the second direction (x direction).
  • Both the exposed region (55) and the high-concentration region (54) are arranged symmetrically in the first direction (y direction) and the second direction (x direction).
  • (Appendix 20) 13 The semiconductor device according to appendix 11 or 12, wherein the ring-side high concentration region (62) is arranged symmetrically in the first direction (y direction) and the second direction (x direction).
  • Appendix 27 The semiconductor according to any one of Appendices 13 to 17, wherein the number of said second ring-side contact portions (255B, 265B, 274B) is greater than the number of said first ring-side contact portions (255A, 265A, 274A). Device.
  • Appendix 28 The semiconductor according to any one of Appendices 13 to 17, wherein the number of said first ring-side contact portions (255A, 265A, 274A) is greater than the number of said second ring-side contact portions (255B, 265B, 274B). Device.
  • a semiconductor device (10) comprising MOSFETs (10A to 10C), a first conductivity type semiconductor layer (30); a second conductivity type body region (40) formed on the surface (30s) of the semiconductor layer (30); is formed on the surface (40s) of the body region (40), is spaced apart from the semiconductor layer (30) around the body region (40), and is arranged in the thickness direction (z direction) of the semiconductor layer (30).
  • a second conductivity type drain region (42) extending in a first direction (y-direction) perpendicular to the A second direction (x direction) formed on the surface (30s) of the semiconductor layer (30) and orthogonal to both the thickness direction (z direction) and the first direction (y direction) of the semiconductor layer (30) a well region (50B) of a first conductivity type formed separately from the drain region (42) in a gate insulating film (85) formed on the semiconductor layer (30) between the well region (50B) and the body region (40); a field oxide film (80) formed in a portion between the gate insulating film (85) and the drain region (42) on the surface (40s) of the body region (40); a gate electrode (10BG) formed on the gate insulating film (85) and the field oxide film (80); a second conductivity type source region (53) formed on the surface (50s) of the well region (50B); A high-concentration region (54) of a first conductivity type formed in a position different from that of the source region (53)
  • a ring-shaped region (60) formed in a ring shape to surround the body region (40) and the well region (50B); a ring-side high-concentration region (62) formed on the surface (60s) of the ring-shaped region (60) and having a higher impurity concentration than the exposed region (55);
  • the ring-shaped region (60) is formed at a position different from the ring-side high-concentration region (62).
  • a semiconductor device (10) comprising:

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

第２ＭＯＳＦＥＴは、ボディ領域と、ｙ方向に延びるドレイン領域と、ｘ方向においてドレイン領域と離隔して形成された第１ウェル領域と、ゲート絶縁膜およびフィールド酸化膜の上に形成されたゲート電極と、第１ウェル領域の表面に形成されたソース領域と、ｚ方向から視て第１ウェル領域のうちソース領域とは異なる位置に形成された露出領域と、ソース領域に接合された第１コンタクト部と、露出領域とショットキー接合された第２コンタクト部と、ゲート電極に接合された第３コンタクト部と、第１コンタクト部、第２コンタクト部、および第３コンタクト部を互いに電気的に接続するソース配線と、を備える。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、静電気放電（ＥＳＤ：electrostatic discharge）から保護する保護回路として、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）によって構成された半導体装置が知られている（たとえば特許文献１参照）。
特開平１１－６８０３８号公報
　ところで、このような半導体装置においては、ＥＳＤ耐性を高めることが求められている。
　本開示の一態様による半導体装置は、ＭＯＳＦＥＴを備える半導体装置であって、第１導電型の半導体層と、前記半導体層の表面に形成された第２導電型のボディ領域と、前記ボディ領域の表面に形成され、前記ボディ領域の周囲の前記半導体層と離隔して配置され、前記半導体層の厚さ方向と直交する第１方向に延びる第２導電型のドレイン領域と、前記半導体層の表面に形成され、前記半導体層の厚さ方向および前記第１方向の双方と直交する第２方向において前記ドレイン領域と離隔して形成された第１導電型の第１ウェル領域と、前記第１ウェル領域と前記ボディ領域との間の前記半導体層の上に形成されたゲート絶縁膜と、前記ボディ領域の表面における前記ゲート絶縁膜と前記ドレイン領域との間の部分において形成されたフィールド酸化膜と、前記ゲート絶縁膜および前記フィールド酸化膜の上に形成されたゲート電極と、前記第１ウェル領域の表面に形成された第２導電型のソース領域と、前記半導体層の厚さ方向から視て、前記第１ウェル領域のうち前記ソース領域とは異なる位置に形成された露出領域と、前記ソース領域に接合された第１コンタクト部と、前記露出領域とショットキー接合された第２コンタクト部と、前記ゲート電極に接合された第３コンタクト部と、前記第１コンタクト部、前記第２コンタクト部、および前記第３コンタクト部を互いに電気的に接続する配線と、を備える。
　本開示の一態様による半導体装置は、ＭＯＳＦＥＴを備える半導体装置であって、第２導電型の半導体層と、前記半導体層の表面に形成され、前記半導体層の厚さ方向と直交する第１方向に延びる第１導電型のドレイン領域と、前記半導体層の表面に形成され、前記半導体層の厚さ方向および前記第１方向の双方と直交する第２方向において前記ドレイン領域と離隔して形成された第１導電型のソース領域と、前記ドレイン領域と前記ソース領域との間の前記半導体層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記ドレイン領域および前記ソース領域の双方を囲むようにリング状に形成された第２導電型の半導体領域であるリング状領域と、前記リング状領域の表面に形成され、不純物濃度が前記リング状領域よりも高い高濃度領域と、前記半導体層の厚さ方向から視て前記リング状領域のうち前記高濃度領域とは異なる位置に形成された露出領域と、前記高濃度領域に接合された第１リング側コンタクト部と、前記露出領域にショットキー接合された第２リング側コンタクト部と、前記第１リング側コンタクト部、前記第２リング側コンタクト部、および前記ゲート電極を互いに電気的に接続する配線と、を備える。
　上記半導体装置によれば、ＥＳＤ耐性を高めることができる。
図１は、第１実施形態の保護回路を備える半導体集積回路の回路構成の一例を示す回路図である。 図２は、保護回路の第２ＭＯＳＦＥＴの平面構造の一例を模式的に示す平面図である。 図３は、図２のＦ３－Ｆ３線で切断した第２ＭＯＳＦＥＴの断面構造を模式的に示す断面図である。 図４は、第２ＭＯＳＦＥＴおよび寄生素子を示す回路図である。 図５は、比較ＭＯＳＦＥＴの平面構造を模式的に示す平面図である。 図６は、図５のＦ６－Ｆ６線で切断した比較ＭＯＳＦＥＴの断面構造を模式的に示す断面図である。 図７は、比較ＭＯＳＦＥＴおよび寄生素子を示す回路図である。 図８は、第２ＭＯＳＦＥＴおよび比較ＭＯＳＦＥＴのＩ－Ｖ特性を示す特性図である。 図９は、第１変更例の第２ＭＯＳＦＥＴの平面構造の一例を模式的に示す平面図である。 図１０は、第２変更例の第２ＭＯＳＦＥＴの平面構造の一例を模式的に示す平面図である。 図１１は、第３変更例の第２ＭＯＳＦＥＴの平面構造の一例を模式的に示す平面図である。 図１２は、第４変更例の第２ＭＯＳＦＥＴの平面構造の一例を模式的に示す平面図である。 図１３は、第５変更例の第２ＭＯＳＦＥＴの平面構造の一例を模式的に示す平面図である。 図１４は、第６変更例の第２ＭＯＳＦＥＴの平面構造の一例を模式的に示す平面図である。 図１５は、第７変更例の第２ＭＯＳＦＥＴの平面構造の一例を模式的に示す平面図である。 図１６は、第８変更例の第２ＭＯＳＦＥＴの平面構造の一例を模式的に示す平面図である。 図１７は、第２実施形態の保護回路の平面構造の一例を模式的に示す平面図である。 図１８は、図１７の保護回路の断面構造を模式的に示す断面図である。 図１９は、第１変更例の第３ＭＯＳＦＥＴの平面構造の一例を模式的に示す平面図である。 図２０は、第２変更例の第３ＭＯＳＦＥＴの平面構造の一例を模式的に示す平面図である。
　以下、添付図面を参照して本開示の半導体装置の実施形態を説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図では、ハッチング線が省略されている場合がある。添付図面は、本開示の実施形態を例示するものに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は、本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図していない。
　［第１実施形態］
　図１～図４を参照して、第１実施形態の半導体装置を保護回路１０として実施した構成について説明する。
　図１に示すように、保護回路１０は、たとえば複数のトランジスタ等が形成された内部回路ＣＩＴを含む半導体集積回路（ＬＳＩ）１に接続され、内部回路ＣＩＴをＥＳＤから保護する回路である。半導体集積回路１は、内部回路ＣＩＴを図示しない封止樹脂で封止したパッケージ構造である。つまり、保護回路１０は、内部回路ＣＩＴとともに封止樹脂によって封止されている。
　半導体集積回路１は、内部回路ＣＩＴに接続される電源電極ＰＥ、グランド電極ＰＧ、および入力電極ＰＩを備える。これら電極ＰＥ，ＰＧ，ＰＩは、封止樹脂から露出している。
　電源電極ＰＥは、電源電圧を内部回路ＣＩＴに供給する電極である。グランド電極ＰＧは、内部回路ＣＩＴをグランドに接続するのに用いられる電極である。入力電極ＰＩは、外部の制御回路に電気的に接続されて内部回路ＣＩＴへの信号の入力を行う電極である。
　半導体集積回路１は、電源電極ＰＥに接続された第１配線Ｗ１と、グランド電極ＰＧに接続された第２配線Ｗ２と、入力電極ＰＩに接続された第３配線Ｗ３と、を備える。各配線Ｗ１～Ｗ３は、内部回路ＣＩＴに接続されている。また、半導体集積回路１は、内部回路ＣＩＴから出力される信号を伝送する第４配線Ｗ４を備える。
　保護回路１０は、電源電極ＰＥおよび入力電極ＰＩを介して内部回路ＣＩＴに流れようとするＥＳＤに起因する電流から内部回路ＣＩＴを保護する回路である。保護回路１０は、入力電極ＰＩとグランド電極ＰＧとの間に接続された第１ＭＯＳＦＥＴ１０Ａと、電源電極ＰＥと入力電極ＰＩとの間に接続された第２ＭＯＳＦＥＴ１０Ｂと、電源電極ＰＥとグランド電極ＰＧとの間に接続された第３ＭＯＳＦＥＴ１０Ｃと、を含む。
　なお、第１ＭＯＳＦＥＴ１０Ａは第３配線Ｗ３と第２配線Ｗ２との間に設けられているともいえ、第２ＭＯＳＦＥＴ１０Ｂは第１配線Ｗ１と第３配線Ｗ３との間に設けられているともいえ、第３ＭＯＳＦＥＴ１０Ｃは第１配線Ｗ１と第２配線Ｗ２との間に設けられているともいえる。第１ＭＯＳＦＥＴ１０Ａおよび第３ＭＯＳＦＥＴ１０Ｃの双方はｎ型ＭＯＳＦＥＴであり、第２ＭＯＳＦＥＴ１０Ｂはｐ型ＭＯＳＦＥＴである。
　これらＭＯＳＦＥＴ１０Ａ～１０Ｃの接続構成について説明する。
　第１ＭＯＳＦＥＴ１０Ａと第２ＭＯＳＦＥＴ１０Ｂとは直列接続されている。より詳細には、第２ＭＯＳＦＥＴ１０Ｂのソースは電源電極ＰＥ（第１配線Ｗ１）に接続され、第２ＭＯＳＦＥＴ１０Ｂのドレインは入力電極ＰＩ（第３配線Ｗ３）に接続されている。第１ＭＯＳＦＥＴ１０Ａのドレインは入力電極ＰＩ（第３配線Ｗ３）に接続され、第１ＭＯＳＦＥＴ１０Ａのソースはグランド電極ＰＧ（第２配線Ｗ２）に接続されている。第１実施形態では、第２ＭＯＳＦＥＴ１０Ｂのソースは、第１配線Ｗ１のうち電源電極ＰＥと内部回路ＣＩＴとの間に接続されている。第１ＭＯＳＦＥＴ１０Ａのドレインおよび第２ＭＯＳＦＥＴ１０Ｂのドレインは、第３配線Ｗ３のうち入力電極ＰＩと内部回路ＣＩＴとの間に接続されている。第１ＭＯＳＦＥＴ１０Ａのソースは、第２配線Ｗ２のうちグランド電極ＰＧと内部回路ＣＩＴとの間に接続されている。
　第３ＭＯＳＦＥＴ１０Ｃは、内部回路ＣＩＴに対して第１ＭＯＳＦＥＴ１０Ａおよび第２ＭＯＳＦＥＴ１０Ｂとは反対側に配置されている。第３ＭＯＳＦＥＴ１０Ｃのドレインは第１配線Ｗ１に接続され、第３ＭＯＳＦＥＴ１０Ｃのソースは第２配線Ｗ２に接続されている。
　第１ＭＯＳＦＥＴ１０Ａのゲートは、第１抵抗素子Ｒ１を介して第１ＭＯＳＦＥＴ１０Ａのソースに接続されている。第２ＭＯＳＦＥＴ１０Ｂのゲートは、第２抵抗素子Ｒ２を介して第２ＭＯＳＦＥＴ１０Ｂのソースに接続されている。第３ＭＯＳＦＥＴ１０Ｃのゲートは、第３抵抗素子Ｒ３を介して第３ＭＯＳＦＥＴ１０Ｃのソースに接続されている。このように第１～第３抵抗素子Ｒ１～Ｒ３は、対応する第１～第３ＭＯＳＦＥＴ１０Ａ～１０Ｃのゲート－ソース間に電気的に接続されているともいえる。また、第１実施形態では、第１～第３ＭＯＳＦＥＴ１０Ａ～１０Ｃのバックゲートは、対応する第１～第３ＭＯＳＦＥＴ１０Ａ～１０Ｃのソースに接続されている。
　図２および図３を参照して、第１～第３ＭＯＳＦＥＴ１０Ａ～１０Ｃの詳細な構成について説明する。図２は、保護回路１０の一部である第２ＭＯＳＦＥＴ１０Ｂの平面構造の一例を示している。図３は、第２ＭＯＳＦＥＴ１０Ｂの断面構造の一例を示している。なお、図２では、説明の便宜上、後述する素子分離領域７０およびその周辺の構造を省略して示している。また、図３では、説明の便宜上、後述するソース領域５３および高濃度領域５４と、ソース領域５３および後述する露出領域５５とを並べて示している。
　図３に示すように、保護回路１０は、半導体基板２０と、半導体基板２０上に形成された第１導電型（第１実施形態ではｎ型）の半導体層３０と、を備える。
　半導体基板２０は、たとえばシリコン（Ｓｉ）を含む材料によって形成されている。第１実施形態では、半導体基板２０はＳｉ基板である。半導体基板２０は、たとえば１００μｍ以上７００μｍ以下の厚さを有する。第１実施形態では、半導体基板２０の不純物濃度は、１×１０１３ｃｍ－３以上１×１０１６ｃｍ－３以下である。
　半導体層３０は、たとえば半導体基板２０からエピタキシャル成長によって形成された層であり、たとえばＳｉを含む材料によって形成されている。半導体層３０は、たとえば２μｍ以上２０μｍ以下の厚さを有する。第１実施形態では、半導体層３０の不純物濃度は、１×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下である。
　ここで、第１実施形態では、半導体層３０の厚さ方向を「ｚ方向」とする。そして、ｚ方向から保護回路１０を視ることを「平面視」とする。この場合、平面視は、「半導体層３０の厚さ方向から視て」という意味を含む。また、ｚ方向と直交する方向のうち互いに直交する２方向をそれぞれ「ｘ方向」および「ｙ方向」とする。第１実施形態では、ｙ方向は「第１方向」に対応し、ｘ方向は「第２方向」に対応している。
　第２ＭＯＳＦＥＴ１０Ｂは、半導体基板２０上に形成された半導体層３０に形成されている。なお、図示していないが、第１ＭＯＳＦＥＴ１０Ａおよび第３ＭＯＳＦＥＴ１０Ｃの双方も半導体層３０に形成されている。第１ＭＯＳＦＥＴ１０Ａおよび第３ＭＯＳＦＥＴ１０Ｃは、第２ＭＯＳＦＥＴ１０Ｂと比較して導電型が反転した以外は同じ構成である。このため、以下の説明においては、第２ＭＯＳＦＥＴ１０Ｂの構成を説明し、第１ＭＯＳＦＥＴ１０Ａおよび第３ＭＯＳＦＥＴ１０Ｃの構成の説明を省略する。
　半導体層３０の表面３０ｓには、第２導電型（第１実施形態ではｐ型）のボディ領域４０と、第１導電型（第１実施形態ではｎ型）の第１ウェル領域５０Ａと、第１ウェル領域５０Ａと同じ第１導電型の第２ウェル領域５０Ｂと、が設けられている。また半導体層３０の表面３０ｓには、ボディ領域４０、第１ウェル領域５０Ａ、および第２ウェル領域５０Ｂを囲むようにリング状に形成されたリング状領域６０と、リング状領域６０を囲む第２導電型（第１実施形態ではｐ型）の素子分離領域７０と、が設けられている。リング状領域６０は、第１導電型（第１実施形態ではｎ型）の半導体領域である。
　平面視において、素子分離領域７０によって囲まれた部分が第２ＭＯＳＦＥＴ１０Ｂの素子形成領域となる。素子形成領域は、ボディ領域４０、第１ウェル領域５０Ａ、および第２ウェル領域５０Ｂが形成された領域であるといえる。第１実施形態では、素子形成領域には、リング状領域６０が形成されている。素子形成領域には、複数のボディ領域４０、複数の第１ウェル領域５０Ａ、複数の第２ウェル領域５０Ｂが形成されていてもよい。図２に示すように、第１実施形態では、素子形成領域において２つのボディ領域４０と、１つの第１ウェル領域５０Ａと、２つの第２ウェル領域５０Ｂとが並んで形成されている。ここで、ボディ領域４０と第１ウェル領域５０Ａと第２ウェル領域５０Ｂとの配列方向をｘ方向とする。換言すると、２つのボディ領域４０と、１つの第１ウェル領域５０Ａと、２つの第２ウェル領域５０Ｂとは、第２方向において互いに離隔するように配列されている。このため、ボディ領域４０と第１ウェル領域５０Ａおよび第２ウェル領域５０Ｂとのｘ方向の間には、半導体層３０が介在している。第１実施形態では、第１ウェル領域５０Ａが素子形成領域の第２方向（ｘ方向）の中央に配置されている。２つの第２ウェル領域５０Ｂは、第１ウェル領域５０Ａのｘ方向の両側に分散して配置されている。ボディ領域４０は、第２ウェル領域５０Ｂと第１ウェル領域５０Ａとのｘ方向の間に配置されている。換言すると、２つの第２ウェル領域５０Ｂは、素子形成領域の第２方向（ｘ方向）の両端部に配置されている。また、第１ウェル領域５０Ａと第２ウェル領域５０Ｂとは、第２方向（ｘ方向）においてボディ領域４０を挟んで配置されている。なお、素子形成領域内のボディ領域４０、第１ウェル領域５０Ａ、および第２ウェル領域５０Ｂの各々の個数は任意に変更可能である。
　ボディ領域４０は、ｙ方向に延びている。つまり、ボディ領域４０は、平面視においてボディ領域４０と第１ウェル領域５０Ａと第２ウェル領域５０Ｂとの配列方向（ｘ方向、第２方向）と直交する第１方向に延びている。第１実施形態では、ボディ領域４０の幅寸法（ｘ方向の寸法）は、第１ウェル領域５０Ａの幅寸法（ｘ方向の寸法）よりも大きい。ボディ領域４０は、半導体層３０よりも高い不純物濃度を有する。第１実施形態のボディ領域４０の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である。
　ボディ領域４０の表面４０ｓには、第２導電型（第１実施形態ではｐ型）の中間ボディ領域４１が形成されている。中間ボディ領域４１は、ボディ領域４０の周囲の半導体層３０と離隔して配置されている。中間ボディ領域４１は、ｙ方向に延びている。中間ボディ領域４１は、ボディ領域４０よりも高い不純物濃度を有する。第１実施形態の中間ボディ領域４１の不純物濃度は、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下である。
　中間ボディ領域４１の表面には、第２導電型（第１実施形態ではｐ＋型）のドレイン領域４２が形成されている。ドレイン領域４２は、ボディ領域４０の表面４０ｓに形成されているともいえる。ドレイン領域４２は、中間ボディ領域４１と同様に、ボディ領域４０の周囲の半導体層３０と離隔して配置されている。ドレイン領域４２は、ｙ方向（第１方向）に延びている。ドレイン領域４２は、中間ボディ領域４１よりも高い不純物濃度を有する。つまり、ドレイン領域４２の不純物濃度は、ボディ領域４０の不純物濃度よりも高い。第１実施形態のドレイン領域４２の不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。このように、第１実施形態の第２ＭＯＳＦＥＴ１０Ｂは、中間ボディ領域４１およびドレイン領域４２のように、ｐ型不純物が第１濃度および第１濃度よりも高い第２濃度で二重拡散されたソース領域を含む。
　素子形成領域においては、ボディ領域４０とｚ方向に隣り合う位置に埋め込みボディ領域４３が形成されている。埋め込みボディ領域４３は、ｚ方向においてボディ領域４０よりも半導体基板２０寄りの位置に形成されている。埋め込みボディ領域４３は、半導体層３０よりも高い不純物濃度を有する。第１実施形態の埋め込みボディ領域４３の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である。
　第１ウェル領域５０Ａは、ｙ方向に延びている。第１ウェル領域５０Ａは、半導体層３０よりも高い不純物濃度を有する。第１ウェル領域５０Ａは、たとえばボディ領域４０と同じ不純物濃度を有する。第１実施形態の第１ウェル領域５０Ａの不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である。
　第１ウェル領域５０Ａの表面５０ｓには、第２導電型（第１実施形態ではｐ型）のソース中間領域５１が形成されている。第１ウェル領域５０Ａにおいては、ソース中間領域５１は複数形成されている。複数のソース中間領域５１は、ｙ方向において互いに離隔して配列されている。各ソース中間領域５１は、第１ウェル領域５０Ａよりも高い不純物濃度を有する。第１実施形態の各ソース中間領域５１の不純物濃度は、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下である。
　平面視において、第１ウェル領域５０Ａのうちソース領域５３とは異なる位置には、露出領域５５が形成されている。露出領域５５は、平面視において、第１ウェル領域５０Ａのうちソース中間領域５１およびソース領域５３とは異なる位置に形成されている。このため、露出領域５５は、第１ウェル領域５０Ａが半導体層３０の表面３０ｓに露出した領域である。つまり、露出領域５５は、第１ウェル領域５０Ａの一部である。このため、露出領域５５の不純物濃度は、第１ウェル領域５０Ａの不純物濃度と等しく、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である。露出領域５５は、ソース中間領域５１よりも低い不純物濃度を有するともいえる。
　各ソース中間領域５１の表面には、第２導電型（第１実施形態ではｐ＋型）のソース領域５３が形成されている。各ソース領域５３は、第１ウェル領域５０Ａの表面５０ｓに形成されているともいえる。ソース領域５３は、ソース中間領域５１よりも高い不純物濃度を有する。第１実施形態の各ソース領域５３の不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。このように、第１実施形態の第２ＭＯＳＦＥＴ１０Ｂは、ソース中間領域５１およびソース領域５３のように、ｎ型不純物が第３濃度および第３濃度よりも高い第４濃度で二重拡散されたソース領域を含む。
　第２ウェル領域５０Ｂは、ｙ方向に延びている。第２ウェル領域５０Ｂは、第１ウェル領域５０Ａと同じ不純物濃度を有する。第２ウェル領域５０Ｂの表面５０ｓには、ウェル領域５０Ａと同様に、ソース中間領域５１およびソース領域５３が形成されている。第２ウェル領域５０Ｂの表面５０ｓには、第１導電型（第１実施形態ではｎ型）の中間領域５２が形成されている。第２ウェル領域５０Ｂにおいては、ソース中間領域５１と中間領域５２とは、ｙ方向（第１方向）において並んで形成されている。ソース中間領域５１および中間領域５２の各々は、複数設けられている。
　複数の中間領域５２は、ｙ方向において互いに離隔して配列されている。各中間領域５２は、第２ウェル領域５０Ｂよりも高い不純物濃度を有する。第１実施形態の各中間領域５２の不純物濃度は、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下である。各中間領域５２は、各ソース中間領域５１と同じ不純物濃度を有する。
　各中間領域５２の表面には、第１導電型（第１実施形態ではｎ＋型）の高濃度領域５４が形成されている。各高濃度領域５４は、第２ウェル領域５０Ｂの表面５０ｓに形成されているともいえる。ソース領域５３および高濃度領域５４は、ｙ方向において並んで形成されているともいえる。高濃度領域５４は、中間領域５２よりも高い不純物濃度を有する。このため、高濃度領域５４は、第２ウェル領域５０Ｂよりも高い不純物濃度を有する。第１実施形態の各高濃度領域５４の不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。各高濃度領域５４は、各ソース領域５３と同じ不純物濃度を有する。
　このように、第１ウェル領域５０Ａには、高濃度領域５４および中間領域５２が形成されておらず、ソース中間領域５１、ソース領域５３、および露出領域５５が形成されている。第１実施形態では、ソース領域５３および露出領域５５は、第１方向（ｘ方向）において並んで形成されている。ソース中間領域５１は、平面視においてソース領域５３と同じ位置に形成される一方、露出領域５５と同じ位置には形成されていない。第２ウェル領域５０Ｂには、露出領域５５が形成されておらず、ソース中間領域５１、中間領域５２、ソース領域５３、および高濃度領域５４が形成されている。第１実施形態では、ソース領域５３および高濃度領域５４は、第１方向（ｘ方向）において並んで形成されている。ソース中間領域５１および中間領域５２は、第１方向（ｘ方向）において並んで形成されている。
　半導体層３０のうち各ウェル領域５０Ａ，５０Ｂと同じ位置には、深いウェル領域としての第１導電型（第１実施形態ではｎ型）の高耐圧領域５６が形成されている。高耐圧領域５６は、ｙ方向に延びている。高耐圧領域５６は、半導体層３０よりも高い不純物濃度を有する。第１実施形態の高耐圧領域５６の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である。
　リング状領域６０は、ｘ方向およびｙ方向の双方においてボディ領域４０、第１ウェル領域５０Ａ、および第２ウェル領域５０Ｂに対して離隔して形成されている。リング状領域６０は、半導体層３０よりも高い不純物濃度を有する。第１実施形態のリング状領域６０の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である。リング状領域６０は、たとえば各ウェル領域５０Ａ，５０Ｂと同じ不純物濃度を有する。
　リング状領域６０の表面６０ｓには、第１導電型（第１実施形態ではｎ型）のリング側中間領域６１が形成されている。第１実施形態では、リング側中間領域６１は、リング状領域６０と同様に平面視においてリング状に形成されている。リング側中間領域６１は、リング状領域６０よりも高い不純物濃度を有する。第１実施形態のリング側中間領域６１の不純物濃度は、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下である。リング側中間領域６１は、たとえば中間領域５２と同じ不純物濃度を有する。
　リング側中間領域６１の表面には、第１導電型（第１実施形態ではｎ＋型）のリング側高濃度領域６２が形成されている。第１実施形態では、リング側高濃度領域６２は、リング状領域６０およびリング側中間領域６１と同様に平面視においてリング状に形成されている。リング側高濃度領域６２は、リング側中間領域６１よりも高い不純物濃度を有する。第１実施形態のリング側高濃度領域６２の不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。リング側高濃度領域６２は、たとえば高濃度領域５４と同じ不純物濃度を有する。
　半導体層３０のうちリング状領域６０と同じ位置には、深いウェル領域としての第１導電型（第１実施形態ではｎ型）のリング側高耐圧領域６３が形成されている。リング側高耐圧領域６３は、リング状領域６０と同様に平面視においてリング状に形成されている。リング側高耐圧領域６３は、半導体層３０よりも高い不純物濃度を有する。第１実施形態のリング側高耐圧領域６３の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である。リング側高耐圧領域６３は、たとえば高耐圧領域５６と同じ不純物濃度を有する。
　また、素子形成領域においては、第１導電型（第１実施形態ではｎ型）の埋め込み層３１が形成されている。埋め込み層３１は、各ウェル領域５０Ａ，５０Ｂに対してｚ方向に離隔して形成されている。埋め込み層３１は、平面視において素子形成領域の全体にわたり形成されている。埋め込み層３１は、半導体基板２０と半導体層３０との境界部に形成されている。埋め込み層３１は、半導体層３０よりも高い不純物濃度を有する。第１実施形態の埋め込み層３１の不純物濃度は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　素子分離領域７０は、ｘ方向およびｙ方向の双方においてリング状領域６０に対して離隔して形成されている。素子分離領域７０は、半導体層３０よりも高い不純物濃度を有する。第１実施形態の素子分離領域７０の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である。素子分離領域７０は、たとえばボディ領域４０と同じ不純物濃度を有する。
　素子分離領域７０の表面７０ｓには、第２導電型（第１実施形態ではｐ型）の素子分離側中間領域７１が形成されている。第１実施形態では、素子分離側中間領域７１は、素子分離領域７０と同様に平面視においてリング状に形成されている。素子分離側中間領域７１は、素子分離領域７０よりも高い不純物濃度を有する。第１実施形態の素子分離側中間領域７１の不純物濃度は、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下である。素子分離側中間領域７１は、たとえば中間領域５２と同じ不純物濃度を有する。
　素子分離側中間領域７１の表面には、第２導電型（第１実施形態ではｐ＋型）の素子分離側高濃度領域７２が形成されている。第１実施形態では、素子分離側高濃度領域７２は、素子分離領域７０および素子分離側中間領域７１と同様に平面視においてリング状に形成されている。素子分離側高濃度領域７２は、素子分離側中間領域７１よりも高い不純物濃度を有する。第１実施形態の素子分離側高濃度領域７２の不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。素子分離側高濃度領域７２は、たとえば高濃度領域５４と同じ不純物濃度を有する。
　半導体層３０のうち素子分離領域７０と同じ位置には、深いウェル領域としての第２導電型（第１実施形態ではｐ型）の素子分離側高耐圧領域７３が形成されている。素子分離側高耐圧領域７３は、素子分離領域７０と同様に平面視においてリング状に形成されている。素子分離側高耐圧領域７３は、半導体層３０よりも高い不純物濃度を有する。第１実施形態の素子分離側高耐圧領域７３の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である。
　半導体層３０のうち平面視において素子分離領域７０と重なる位置には、素子分離側埋め込み層７４が形成されている。素子分離側埋め込み層７４は、素子分離領域７０と同様に平面視においてリング状に形成されている。素子分離側埋め込み層７４は、素子分離側高耐圧領域７３よりも半導体基板２０寄りの位置に形成されている。素子分離側埋め込み層７４は、素子分離領域７０よりも高い不純物濃度を有する。第１実施形態の素子分離側埋め込み層７４の不純物濃度は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　第１実施形態では、ＬＯＣＯＳ（Local Oxidation of Silicon）によって素子分離されている。このため、半導体層３０の表面３０ｓには、フィールド酸化膜８０が埋め込まれるように形成されている。フィールド酸化膜８０は、素子分離のための絶縁層を構成し、たとえばＳｉＯ２を含む材料によって形成されている。フィールド酸化膜８０は、第１開口８１～第４開口８４を含む。
　第１開口８１は、ドレイン領域４２を露出している。第１開口８１は、ｙ方向において互いに離隔するように複数設けられている。このため、フィールド酸化膜８０は、ドレイン領域４２の一部を覆っている。
　第２開口８２は、ボディ領域４０の外周縁からそのボディ領域４０とｘ方向において隣り合う各ウェル領域５０Ａ，５０Ｂの外周縁までにわたり露出している。このため、フィールド酸化膜８０は、ボディ領域４０の表面４０ｓを覆っているともいえる。第２開口８２は、ｙ方向において互いに離隔するように複数設けられている。より詳細には、第２開口８２は、ソース領域５３、高濃度領域５４、および露出領域５５の各々の一部を露出している。このため、フィールド酸化膜８０は、ソース領域５３、高濃度領域５４、および露出領域５５の各々の残りの一部を覆っている。
　各ウェル領域５０Ａ，５０Ｂとボディ領域４０とのｘ方向の間の半導体層３０の上には、ゲート絶縁膜８５が形成されている。つまり、フィールド酸化膜８０は、ボディ領域４０の表面４０ｓにおけるゲート絶縁膜８５とドレイン領域４２とのｘ方向の間の部分に形成されているともいえる。ゲート絶縁膜８５は、たとえばＳｉＯ２を含む材料によって形成されている。
　ゲート絶縁膜８５上には、ゲート電極１０ＢＧが形成されている。ゲート電極１０ＢＧは、ゲート絶縁膜８５上からフィールド酸化膜８０上の一部までにわたり形成されている。換言すると、ゲート電極１０ＢＧは、ゲート絶縁膜８５およびフィールド酸化膜８０の上に形成されている。ゲート電極１０ＢＧは、たとえば、ポリシリコン、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）のうち少なくとも１つを含む材料によって形成されている。
　第３開口８３は、リング状領域６０のリング側高濃度領域６２を露出している。第３開口８３は、リング側高濃度領域６２の周方向において互いに離隔するように複数形成されている。フィールド酸化膜８０は、リング状領域６０およびリング側中間領域６１の双方と、各ウェル領域５０Ａ，５０Ｂとリング状領域６０とのｘ方向の間の半導体層３０とを覆っている。また、フィールド酸化膜８０は、リング側高濃度領域６２の一部を覆っている。
　第４開口８４は、素子分離領域７０の素子分離側高濃度領域７２を露出している。第４開口８４は、素子分離側高濃度領域７２の周方向において互いに離隔するように複数形成されている。フィールド酸化膜８０は、素子分離領域７０および素子分離側中間領域７１の双方と、リング状領域６０と素子分離領域７０とのｘ方向の間の半導体層３０とを覆っている。また、フィールド酸化膜８０は、素子分離側高濃度領域７２の一部を覆っている。
　保護回路１０は、フィールド酸化膜８０およびゲート電極１０ＢＧの双方を覆う絶縁層９０を備える。絶縁層９０は、たとえばＳｉＯ２を含む材料によって形成されている。絶縁層９０は、絶縁層９０をｚ方向に貫通する第１開口９１～第７開口９７を含む。
　第１開口９１は、平面視において第１開口８１内に形成されている。第１開口９１は、平面視においてドレイン領域４２と重なる位置に形成されている。このため、第１開口９１を通じて絶縁層９０からドレイン領域４２が露出している。絶縁層９０は第１開口８１内に形成されている。
　第２開口９２～第４開口９４の各々は、平面視において第２開口８２内に形成されている。絶縁層９０は第２開口８２内に形成されている。
　第２開口９２は、平面視においてソース領域５３と重なる位置に形成されている。このため、第２開口９２を通じて絶縁層９０からソース領域５３が露出している。
　第３開口９３は、平面視において高濃度領域５４と重なる位置に形成されている。このため、第３開口９３を通じて絶縁層９０から高濃度領域５４が露出している。
　第４開口９４は、平面視において露出領域５５と重なる位置に形成されている。このため、第４開口９４を通じて絶縁層９０から露出領域５５が露出している。
　第５開口９５は、平面視においてゲート電極１０ＢＧと重なる位置に形成されている。このため、第５開口９５を通じて絶縁層９０からゲート電極１０ＢＧの一部が露出している。
　第６開口９６は、平面視において第３開口８３内に形成されている。第６開口９６は、平面視においてリング側高濃度領域６２と重なる位置に形成されている。このため、第６開口９６を通じて絶縁層９０からリング側高濃度領域６２が露出している。
　第７開口９７は、平面視において第４開口８４内に形成されている。第７開口９７は、平面視において素子分離側高濃度領域７２と重なる位置に形成されている。このため、第７開口９７を通じて絶縁層９０から素子分離側高濃度領域７２が露出している。
　保護回路１０は、半導体領域に接合されるコンタクト部として、第１～第７コンタクト部１０１～１０７を備える。第１～第７コンタクト部１０１～１０７は、たとえばＣｕ（銅）、Ａｌ、Ｔｉのうち少なくとも１つを含む導電材料によって形成されている。第１～第７コンタクト部１０１～１０７は、絶縁層９０を貫通している。
　第１コンタクト部１０１は、ソース領域５３に接合されている。より詳細には、第１コンタクト部１０１は、第２開口９２に導電材料が埋め込まれることによって形成されている。第１コンタクト部１０１は、ソース領域５３とオーミック接触を構成している。ここで、第１実施形態では、第１コンタクト部１０１は「ソースコンタクト」に対応している。
　第２コンタクト部１０２は、露出領域５５とショットキー接合されている。より詳細には、第２コンタクト部１０２は、第４開口９４に導電材料が埋め込まれることによって形成されている。露出領域５５の不純物濃度が低いため、第２コンタクト部１０２と露出領域５５とが接する部分にはショットキー障壁が形成される。
　第３コンタクト部１０３は、ゲート電極１０ＢＧに接合されている。より詳細には、第３コンタクト部１０３は、第５開口９５に導電材料が埋め込まれることによって形成されている。第３コンタクト部１０３は、ゲート電極１０ＢＧとオーミック接触を構成している。ここで、第１実施形態では、第３コンタクト部１０３は「ゲートコンタクト」に対応している。
　第４コンタクト部１０４は、高濃度領域５４に接合されている。より詳細には、第４コンタクト部１０４は、第３開口９３に導電材料が埋め込まれることによって形成されている。第４コンタクト部１０４は、高濃度領域５４とオーミック接触を構成している。
　第５コンタクト部１０５は、リング側高濃度領域６２に接合されている。より詳細には、第５コンタクト部１０５は、第６開口９６に導電材料が埋め込まれることによって形成されている。第５コンタクト部１０５は、リング側高濃度領域６２とオーミック接触を構成している。
　第６コンタクト部１０６は、ドレイン領域４２に接合されている。より詳細には、第６コンタクト部１０６は、第１開口９１に導電材料が埋め込まれることによって形成されている。第６コンタクト部１０６は、ドレイン領域４２とオーミック接触を構成している。
　第７コンタクト部１０７は、素子分離側高濃度領域７２に接合されている。より詳細には、第７コンタクト部１０７は、第７開口９７に導電材料が埋め込まれることによって形成されている。第７コンタクト部１０７は、素子分離側高濃度領域７２とオーミック接触を構成している。
　絶縁層９０上には、ソース配線１１０、ドレイン配線１２０、および最外周配線１３０が形成されている。これら配線１１０，１２０，１３０は、たとえばＣｕ、Ａｌ、Ｔｉのうち少なくとも１つを含む材料によって形成されている。ここで、第１実施形態では、ソース配線１１０は「配線」に対応している。
　ソース配線１１０は、第２ＭＯＳＦＥＴ１０Ｂのソースを構成している。ソース配線１１０は、内側ソース配線１１１および外側ソース配線１１２を含む。内側ソース配線１１１と外側ソース配線１１２とは互いに電気的に接続されている。
　内側ソース配線１１１は、第１コンタクト部１０１、第２コンタクト部１０２、および第３コンタクト部１０３を互いに電気的に接続している。このため、内側ソース配線１１１、第１コンタクト部１０１、第２コンタクト部１０２、および第３コンタクト部１０３によって、ソース領域５３、露出領域５５、およびゲート電極１０ＢＧが互いに電気的に接続されている。内側ソース配線１１１と、第１コンタクト部１０１、第２コンタクト部１０２、および第３コンタクト部１０３とは、オーミック接触を構成している。
　外側ソース配線１１２は、第１コンタクト部１０１および第３コンタクト部１０３を互いに電気的に接続している。加えて、外側ソース配線１１２は、第４コンタクト部１０４に電気的に接続されている。さらに、外側ソース配線１１２は、第５コンタクト部１０５に電気的に接続されている。このため、外側ソース配線１１２、第１コンタクト部１０１、第３コンタクト部１０３、第４コンタクト部１０４、および第５コンタクト部１０５によって、ソース領域５３、ゲート電極１０ＢＧ、高濃度領域５４、およびリング側高濃度領域６２が互いに電気的に接続されている。外側ソース配線１１２と、第１コンタクト部１０１、第３コンタクト部１０３、第４コンタクト部１０４、および第５コンタクト部１０５とはオーミック接触を構成している。
　ドレイン配線１２０は、第６コンタクト部１０６に接続されている。つまり、ドレイン配線１２０は、ドレイン領域４２と電気的に接続されている。ドレイン配線１２０は、第２ＭＯＳＦＥＴ１０Ｂのドレインを構成している。ドレイン配線１２０と第６コンタクト部１０６とはオーミック接触を構成している。
　最外周配線１３０は、第７コンタクト部１０７に接続されている。つまり、最外周配線１３０は、素子分離側高濃度領域７２と電気的に接続されている。また、最外周配線１３０は、グランドに接続されている。このため、素子分離領域７０は、第７コンタクト部１０７および最外周配線１３０を経てグランドに電気的に接続されている。最外周配線１３０と第７コンタクト部１０７とはオーミック接触を構成している。
　次に、図２を参照して、ソース領域５３、高濃度領域５４、および露出領域５５の配置態様と、コンタクトの配置態様とについて説明する。なお、図２では、便宜上、高濃度領域５４およびリング側高濃度領域６２の各々にドットを付している。
　図２に示すように、各第２ウェル領域５０Ｂには、複数（第１実施形態では３つ）のソース領域５３および複数（第１実施形態では４つ）の高濃度領域５４が形成されている。各第２ウェル領域５０Ｂには、第１方向（ｙ方向）においてソース領域５３と高濃度領域５４とが交互に配置されている。第１実施形態では、各第２ウェル領域５０Ｂのｙ方向の両端部には高濃度領域５４が形成されており、各第２ウェル領域５０Ｂのｙ方向の中央にはソース領域５３が形成されている。ここで、各第２ウェル領域５０Ｂのｙ方向の両端部の高濃度領域５４を「端部高濃度領域５４Ａ」とし、各第２ウェル領域５０Ｂのｙ方向の中央のソース領域５３を「中央ソース領域５３Ａ」とする。
　端部高濃度領域５４Ａのｙ方向の寸法は、端部高濃度領域５４Ａよりもｙ方向の中央寄りの位置に形成された高濃度領域５４のｙ方向の寸法よりも大きい。端部高濃度領域５４Ａおよび他の高濃度領域５４のｘ方向の寸法は互いに等しいため、平面視における端部高濃度領域５４Ａの面積は、平面視における他の高濃度領域５４の面積よりも大きい。
　図２に示すとおり、各第２ウェル領域５０Ｂに形成された複数の高濃度領域５４（端部高濃度領域５４Ａ）は、ｘ方向およびｙ方向において対称配置されている。第１実施形態では、複数の高濃度領域５４（端部高濃度領域５４Ａ）は、素子形成領域の中心（ｘ方向の中央かつｙ方向の中央）に対して点対称に配置されている。
　中央ソース領域５３Ａのｙ方向の寸法は、中央ソース領域５３Ａよりもｙ方向の端部寄りの位置に形成されたソース領域５３のｙ方向の寸法よりも大きい。中央ソース領域５３Ａおよび他のソース領域５３のｘ方向の寸法は互いに等しいため、平面視における中央ソース領域５３Ａの面積は、平面視における他のソース領域５３の面積よりも大きい。
　第１コンタクト部１０１は、各第２ウェル領域５０Ｂにおいて中央ソース領域５３Ａおよび他のソース領域５３の各々に接合されている。第１実施形態では、中央ソース領域５３Ａには、２つの第１コンタクト部１０１が接合されている。これら２つの第１コンタクト部１０１は、ｘ方向において互いに揃った状態でｙ方向において互いに離隔して配列されている。
　第４コンタクト部１０４は、端部高濃度領域５４Ａには接合されていない。一方、第４コンタクト部１０４は、各第２ウェル領域５０Ｂにおいて端部高濃度領域５４Ａ以外の高濃度領域５４に接合されている。第１実施形態では、各第２ウェル領域５０Ｂにおいては、２つの第４コンタクト部１０４が２つの高濃度領域５４に個別に接合されている。このため、第２ＭＯＳＦＥＴ１０Ｂは、４つの第４コンタクト部１０４を備えるともいえる。
　第１ウェル領域５０Ａは、複数（第１実施形態では３つ）のソース領域５３および複数（第１実施形態では４つ）の露出領域５５が形成されている。第１ウェル領域５０Ａは、第１方向（ｙ方向）において露出領域５５とソース領域５３とが並んで形成されている。第１実施形態では、第１ウェル領域５０Ａには、ｙ方向においてソース領域５３および露出領域５５が交互に配置されている。第１実施形態では、第１ウェル領域５０Ａの複数のソース領域５３の第１方向（ｙ方向）の位置と、各第２ウェル領域５０Ｂの複数のソース領域５３の第１方向（ｙ方向）の位置とが互いに揃っている。第１ウェル領域５０Ａの複数の露出領域５５の第１方向（ｙ方向）の位置と、各第２ウェル領域５０Ｂの複数の高濃度領域５４の第１方向（ｙ方向）の位置とが互いに揃っている。ここで、第１ウェル領域５０Ａのｙ方向の両端部の両端部の露出領域５５を「端部露出領域５５Ａ」とする。
　第１ウェル領域５０Ａにおける複数のソース領域５３は、各第２ウェル領域５０Ｂと同様に、中央ソース領域５３Ａを含む。
　端部露出領域５５Ａのｙ方向の寸法は、第１ウェル領域５０Ａにおける他の露出領域５５のｙ方向の寸法よりも大きい。端部露出領域５５Ａのｘ方向の寸法と他の露出領域５５のｙ方向の寸法とが互いに等しいため、平面視における端部露出領域５５Ａの面積は、平面視における他の露出領域５５の面積よりも大きい。
　第１実施形態では、第１ウェル領域５０Ａに形成された露出領域５５（端部露出領域５５Ａ）は、ｘ方向において対称配置されている。露出領域５５（端部露出領域５５Ａ）が素子形成領域のｘ方向の中央に形成された第１ウェル領域５０Ａのみに形成されているため、露出領域５５（端部露出領域５５Ａ）は、ｘ方向およびｙ方向において対称配置されているともいえる。露出領域５５（端部露出領域５５Ａ）は、ｘ方向においてソース領域５３（中央ソース領域５３Ａ）と隣り合う位置に形成されている。つまり、各第２ウェル領域５０Ｂにおいて、露出領域５５（端部露出領域５５Ａ）とソース領域５３（中央ソース領域５３Ａ）との間の距離は等しい。
　このように、第１ウェル領域５０Ａでは、高濃度領域５４に代えて露出領域５５が形成されているといえる。このため、第２ＭＯＳＦＥＴ１０Ｂでは、第１ウェル領域５０Ａが形成されず、第２ウェル領域５０Ｂが形成された構成と比較して、高濃度領域５４の面積が少なくなる。換言すると、第２ＭＯＳＦＥＴ１０Ｂでは、第１ウェル領域５０Ａが形成されず、第２ウェル領域５０Ｂが形成された構成と比較して、高濃度領域５４の個数が少なくなる。
　第１コンタクト部１０１は、第１ウェル領域５０Ａにおいて中央ソース領域５３Ａおよび他のソース領域５３の各々に接合されている。第１実施形態では、中央ソース領域５３Ａには、各第２ウェル領域５０Ｂと同様に、２つの第１コンタクト部１０１が接合されている。
　第２コンタクト部１０２は、端部露出領域５５Ａには接合されていない。一方、第２コンタクト部１０２は、第１ウェル領域５０Ａにおいて端部露出領域５５Ａ以外の露出領域５５に接合（ショットキー接合）されている。第１実施形態では、第１ウェル領域５０Ａにおいては、２つの第２コンタクト部１０２が２つの露出領域５５に個別に接合されている。このため、第２ＭＯＳＦＥＴ１０Ｂは、２つの第２コンタクト部１０２を備えるともいえる。つまり、第１実施形態では、露出領域５５にショットキー接合された第２コンタクト部１０２の個数は、高濃度領域５４にオーミック接触された第４コンタクト部１０４の個数よりも少ない。
　図２に示すとおり、ゲート電極１０ＢＧ（図３参照）に接合された第３コンタクト部１０３は、素子形成領域のｙ方向の両端部において複数設けられている。
　リング側高濃度領域６２に接合された第５コンタクト部１０５は、リング側高濃度領域６２の周方向において互いに離隔して複数設けられている。
　ドレイン領域４２に接合された第６コンタクト部１０６は、ドレイン領域４２のｙ方向の両端部よりも中央寄りの位置に複数設けられている。複数の第６コンタクト部１０６は、ｘ方向において互いに揃った状態でｙ方向において互いに離隔して配列されている。なお、第３コンタクト部１０３、第５コンタクト部１０５、および第６コンタクト部１０６の各々の個数は任意に変更可能である。
　このような構成の第２ＭＯＳＦＥＴ１０Ｂでは、図３に示すように、第２ＭＯＳＦＥＴ１０Ｂのバックゲート－ソース間に寄生ＰＮＰトランジスタが形成されている。寄生ＰＮＰトランジスタのエミッタはソース領域５３に電気的に接続され、コレクタはドレイン領域４２に電気的に接続され、ベースは露出領域５５または高濃度領域５４に電気的に接続されている。
　（作用）
　図４～図８を参照して、第１実施形態の作用について説明する。
　図５は比較例の保護回路の１つのＭＯＳＦＥＴ（以下、「比較ＭＯＳＦＥＴ１０Ｘ」）の平面構造を示し、図６は比較ＭＯＳＦＥＴ１０Ｘの断面構造を示し、図７は比較ＭＯＳＦＥＴ１０Ｘおよび第４コンタクト部１０４における等価的な回路図を示している。図８は、比較例の保護回路および第１実施形態の保護回路１０におけるＩ－Ｖ特性を示す特性図である。以下の説明において、比較ＭＯＳＦＥＴ１０Ｘと第１実施形態の保護回路１０の第２ＭＯＳＦＥＴ１０Ｂとの共通の構成要素には共通の符号を付し、その説明を省略する。図８の実線は第１実施形態の第２ＭＯＳＦＥＴ１０ＢのＩ－Ｖ特性を示し、図８の二点鎖線は比較ＭＯＳＦＥＴ１０ＸのＩ－Ｖ特性を示している。
　図５および図６に示すように、比較ＭＯＳＦＥＴ１０Ｘは、第１実施形態の第２ＭＯＳＦＥＴ１０Ｂと比較して、高濃度領域５４の配置態様と、露出領域５５が形成されていない点とが異なる。より詳細には、比較ＭＯＳＦＥＴ１０Ｘにおいては、第１ウェル領域５０Ａが形成されておらず、第２ウェル領域５０Ｂが形成されている。第１コンタクト部１０１はソース領域５３にオーミック接触しており、第４コンタクト部１０４は高濃度領域５４にオーミック接触している。
　比較ＭＯＳＦＥＴ１０Ｘのバックゲートは、第２ウェル領域５０Ｂ、中間領域５２、高濃度領域５４、および第４コンタクト部１０４を介して比較ＭＯＳＦＥＴ１０Ｘのソースに電気的に接続される。このため、図７に示す比較ＭＯＳＦＥＴ１０Ｘの寄生ＰＮＰトランジスタのベース－エミッタ間は、実質的に第２ウェル領域５０Ｂの深部の抵抗成分ＲＨのみを含む。
　図４は、第２ＭＯＳＦＥＴ１０Ｂおよび第２コンタクト部１０２における等価的な回路図を示している。第２ＭＯＳＦＥＴ１０Ｂにおいて、寄生ＰＮＰトランジスタのベースは、高濃度領域５４と露出領域５５（ともに図３参照）とに接続される。これにより、ベース－エミッタ間電圧を、比較ＭＯＳＦＥＴ１０Ｘよりも大きくすることができる。より詳細には、ベースが露出領域５５に接続された部分では、図４に示すように、第２ＭＯＳＦＥＴ１０Ｂの寄生ＰＮＰトランジスタのベース－エミッタ間は、第１ウェル領域５０Ａの深部（ｚ方向において第１ウェル領域５０Ａのうち半導体基板２０寄りの部分）の抵抗成分ＲＨと、第１ウェル領域５０Ａ（露出領域５５）の浅部（ｚ方向において第１ウェル領域５０Ａのうち半導体層３０の表面３０ｓ寄りの部分）の抵抗成分ＲＷと、露出領域５５と第２コンタクト部１０２とのショットキー接合によるダイオード成分ＤＳと、を含む。このため、ベースが露出領域５５に接続される第１実施形態の第２ＭＯＳＦＥＴ１０Ｂは、比較ＭＯＳＦＥＴ１０Ｘと比較して、ベース－エミッタ間電圧が大きくなる。
　第２ＭＯＳＦＥＴ１０Ｂにおいては、寄生ＰＮＰのコレクタ－エミッタ間電圧が上昇すると、ベース－コレクタのＰＮ接合の逆バイアスに起因する電界によってツェナー降伏が生じる。これによって発生した電子正孔対はベースおよびコレクタに回収されることによってベース－コレクタ電流が生じる。この電流によってベース－エミッタ間電圧が発生するので、エミッタ－コレクタ間の多数キャリア伝導が支配的になり、コレクタ－エミッタ間に大きなコレクタ電流が流れる。また、ベース－エミッタ間電圧が大きくなると、エミッタとベースとの間の電位障壁が小さくなるため、エミッタのｐ型の多数キャリアがコレクタに移動しやすくなる。その結果、コレクタ電流が増加するので、第２ＭＯＳＦＥＴ１０Ｂのオン抵抗が小さくなる。
　ところで、第１配線Ｗ１と第２配線Ｗ２（ともに図１参照）との間の電圧Ｖは、ＥＳＤによって変動する。保護回路１０は、この変動する電圧Ｖから内部回路ＣＩＴ（図１参照）を保護する。より詳細には、保護回路１０は、図８に示すように、電圧Ｖを内部回路ＣＩＴが破壊される電圧の下限値である第１電圧値ＶＤＬ未満となるように動作する必要がある。また、保護回路１０は、内部回路ＣＩＴの動作領域の電圧範囲で動作しないように、その電圧範囲の上限値よりも高い第２電圧値ＶＳよりも高い電圧で動作する必要がある。つまり、保護回路１０は、第２電圧値ＶＳよりも高く第１電圧値ＶＤＬよりも低い電圧範囲で動作する必要がある。図８のＩ－Ｖ特性から分かるとおり、第２ＭＯＳＦＥＴ１０Ｂおよび比較ＭＯＳＦＥＴ１０Ｘの双方は、上記電圧範囲において電圧Ｖが大きくなるにつれて電流Ｉが大きくなる。
　上述のとおり、第２ＭＯＳＦＥＴ１０Ｂの寄生ＰＮＰトランジスタのベース－エミッタ間電圧は、比較ＭＯＳＦＥＴ１０Ｘの寄生ＰＮＰトランジスタのベース－エミッタ間電圧よりも高くなる。これにより、第２ＭＯＳＦＥＴ１０Ｂのオン抵抗が比較ＭＯＳＦＥＴ１０Ｘのオン抵抗よりも小さくなる。このため、図８のＩ－Ｖ特性に示すとおり、第２ＭＯＳＦＥＴ１０Ｂの電流の増加度合は、比較ＭＯＳＦＥＴ１０Ｘの電流の増加度合よりも大きい。このため、たとえばＥＳＤに起因して上記電圧範囲内の電圧ＶＱが第２ＭＯＳＦＥＴ１０Ｂおよび比較ＭＯＳＦＥＴ１０Ｘに供給された場合、第２ＭＯＳＦＥＴ１０Ｂは、比較ＭＯＳＦＥＴ１０Ｘに流れる電流Ｉｘよりも大きな電流Ｉａが流れる。これにより、比較ＭＯＳＦＥＴ１０Ｘよりも第２ＭＯＳＦＥＴ１０Ｂのほうが内部回路ＣＩＴに電流が流れにくくなるため、内部回路ＣＩＴが保護される。その結果、第２ＭＯＳＦＥＴ１０Ｂは、比較ＭＯＳＦＥＴ１０Ｘと比較して、ＥＳＤ試験におけるＨＢＭ（Human Body Model）法でのＥＳＤ耐圧が高くなる。ここで、ＨＢＭ法は、デバイスに対して人体から静電気が放出された場合を模擬した試験である。ＨＢＭ法は、たとえばＡＮＳＩ／ＥＳＤＡ／ＪＥＤＥＣ　ＪＳ－００１－２０１７に準拠する。
　ＥＳＤ耐圧の結果の一例を以下に記載する。以下の説明において、プラス極性のＥＳＤ耐圧は、電圧をプラス側に印加したときのＥＳＤ耐圧であり、マイナス極性のＥＳＤ耐圧は、電圧をマイナス側に印加したときのＥＳＤ耐圧である。
　ＨＢＭ法のＥＳＤ試験において、比較ＭＯＳＦＥＴ１０Ｘでは、プラス極性のＥＳＤ耐圧が５０００Ｖであり、マイナス極性のＥＳＤ耐圧が－１２０００Ｖである。一方、第２ＭＯＳＦＥＴ１０Ｂでは、プラス極性のＥＳＤ耐圧が５７５０Ｖであり、マイナス極性のＥＳＤ耐圧が－６７５０Ｖである。
　上記ＥＳＤ耐圧の結果によれば、比較ＭＯＳＦＥＴ１０Ｘにおいては、ＨＢＭ法のマイナス極性のＥＳＤ耐圧の絶対値は、プラス極性のＥＳＤ耐圧の絶対値よりも十分に大きい。つまり、比較ＭＯＳＦＥＴ１０Ｘでは、マイナス極性のＥＳＤ耐圧が過度に高くなっており、プラス極性のＥＳＤ耐圧とのバランスが悪かった。
　一方、第２ＭＯＳＦＥＴ１０Ｂは、比較ＭＯＳＦＥＴ１０Ｘに比べ、ＨＢＭ法のプラス極性のＥＳＤ耐圧が高くなっている。一方、第２ＭＯＳＦＥＴ１０Ｂは、比較ＭＯＳＦＥＴ１０Ｘに比べ、ＨＢＭ法のマイナス極性のＥＳＤ耐圧が低くなっている。このため、第２ＭＯＳＦＥＴ１０Ｂでは、ＨＢＭ法においてプラス極性のＥＳＤ耐圧の絶対値とマイナス極性のＥＳＤ耐圧の絶対値との差が小さくなっている。つまり、第２ＭＯＳＦＥＴ１０Ｂでは、マイナス極性のＥＳＤ耐圧とプラス極性のＥＳＤ耐圧とのバランスが良くなっている。
　第２ＭＯＳＦＥＴ１０Ｂのように、高濃度領域５４を減らすことによって、換言すると、第２コンタクト部１０２とショットキー接合する露出領域５５を形成することによって、プラス極性のＥＳＤ耐圧を高めることができる。一方、高濃度領域５４を減らすことによってマイナス極性のＥＳＤ耐圧が低くなるが、もともとマイナス極性のＥＳＤ耐圧は十分に高く、マイナス極性のＥＳＤ耐圧の絶対値は未だプラス極性のＥＳＤ耐圧よりも高いため、ＥＳＤ耐圧に関して支障がでることを抑制できる。
　（効果）
　第１実施形態によれば、以下の効果が得られる。
　（１－１）第１～第３ＭＯＳＦＥＴ１０Ａ，１０Ｂ，１０Ｃを備える保護回路１０は、第１導電型の半導体層３０と、半導体層３０の表面３０ｓに形成された第２導電型のボディ領域４０と、ボディ領域４０の表面４０ｓに形成され、ボディ領域４０の周囲の半導体層３０と離隔して配置され、ｙ方向に延びる第２導電型のドレイン領域４２と、半導体層３０の表面３０ｓに形成され、ｘ方向においてドレイン領域４２と離隔して形成された第１導電型の第１ウェル領域５０Ａと、第１ウェル領域５０Ａとボディ領域４０との間の半導体層３０の上に形成されたゲート絶縁膜８５と、ボディ領域４０の表面４０ｓにおけるゲート絶縁膜８５とドレイン領域４２との間の部分において形成されたフィールド酸化膜８０と、ゲート絶縁膜８５およびフィールド酸化膜８０の上に形成されたゲート電極１０ＢＧと、第１ウェル領域５０Ａの表面５０ｓに形成された第２導電型のソース領域５３と、ｚ方向から視て、第１ウェル領域５０Ａのうちソース領域５３とは異なる位置に形成された露出領域５５と、ソース領域５３に接合された第１コンタクト部１０１と、露出領域５５とショットキー接合された第２コンタクト部１０２と、ゲート電極１０ＢＧに接合された第３コンタクト部１０３と、第１コンタクト部１０１、第２コンタクト部１０２、および第３コンタクト部１０３を互いに電気的に接続するソース配線１１０と、を備える。
　この構成によれば、露出領域５５と第２コンタクト部１０２との間のショットキー障壁（ダイオード成分）、第１ウェル領域５０Ａの抵抗成分、および露出領域５５の抵抗成分によって、寄生ＰＮＰトランジスタのベース－エミッタ間電圧が大きくなる。これにより、ＥＳＤに起因した第２ＭＯＳＦＥＴ１０Ｂに流れる電流を大きくすることができる。また、第１ＭＯＳＦＥＴ１０Ａおよび第３ＭＯＳＦＥＴ１０Ｃも第２ＭＯＳＦＥＴ１０Ｂと同様の構成であるため、ＥＳＤに起因した第１および第３ＭＯＳＦＥＴ１０Ａ，１０Ｃに流れる電流を大きくすることができる。したがって、保護回路１０のＥＳＤ耐性を高めることができる。
　（１－２）保護回路１０は、露出領域５５が形成されておらず、ソース領域５３と、平面視においてソース領域５３とは異なる位置に形成された高濃度領域５４と、を含む第２ウェル領域５０Ｂと、高濃度領域５４に接合された第４コンタクト部１０４と、をさらに備える。高濃度領域５４は、露出領域５５よりも高い不純物濃度を有する。ソース配線１１０は、第４コンタクト部１０４に電気的に接続されている。
　この構成によれば、たとえば第２ＭＯＳＦＥＴ１０Ｂの露出領域５５の数を増やすことと高濃度領域５４の数を減らすことによって、プラス極性のＥＳＤ耐圧を高くすることができ、露出領域５５の数を減らすことと高濃度領域５４の数を増やすことによって、マイナス極性のＥＳＤ耐圧を高くすることができる。このように、第２ＭＯＳＦＥＴ１０Ｂが露出領域５５と高濃度領域５４との双方を含むことによって、プラス極性のＥＳＤ耐圧とマイナス極性のＥＳＤ耐圧とを調整することができる。このため、第２ＭＯＳＦＥＴ１０Ｂのプラス極性のＥＳＤ耐圧とマイナス極性のＥＳＤ耐圧とのバランスを取ることができる。したがって、保護回路１０に必要なＥＳＤ耐圧を容易に実現できる。
　（１－３）高濃度領域５４は、ｘ方向およびｙ方向において対称配置されている。
　この構成によれば、たとえば第２ＭＯＳＦＥＴ１０Ｂの寄生ＰＮＰトランジスタによってリング状領域６０および複数のソース領域５３から複数のドレイン領域４２にコレクタ電流が流れる場合に、複数のドレイン領域４２に流れるコレクタ電流の大きさがばらつくことを抑制できる。
　（１－４）保護回路１０は、第２ウェル領域５０Ｂの表面５０ｓに形成され、第２ウェル領域５０Ｂの不純物濃度よりも高くかつ高濃度領域５４の不純物濃度よりも低い第１導電型の半導体領域である中間領域５２を備える。高濃度領域５４は、中間領域５２の表面に形成されている。露出領域５５は、第２ウェル領域５０Ｂの表面５０ｓのうち中間領域５２とは異なる領域である。
　この構成によれば、露出領域５５は中間領域５２よりも低い不純物濃度を有する。このため、露出領域５５と第２コンタクト部１０２とのショットキー障壁を大きくすることができる。また、中間領域５２によって、ゲート電極１０ＢＧにおける電界集中を抑制することができる。
　［第１実施形態の変更例］
　第１実施形態は、以下のように変更して実施することができる。また、以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせることができる。なお、図９～図１５では、説明の便宜上、半導体領域として第１ウェル領域５０Ａ、第２ウェル領域５０Ｂ、ドレイン領域４２、ソース領域５３、高濃度領域５４、露出領域５５、およびリング状領域６０のみを示している。
　・保護回路１０における素子分離の構成は任意に変更可能である。一例では、素子分離として、ＳＴＩ（Shallow Trench Isolation）が用いられてもよい。
　・第１～第３ＭＯＳＦＥＴ１０Ａ～１０Ｃの少なくとも１つから埋め込み層３１、埋め込みボディ領域４３、高耐圧領域５６、リング側高耐圧領域６３、素子分離側高耐圧領域７３、素子分離側埋め込み層７４の少なくとも１つを省略してもよい。
　・複数の高濃度領域５４はｘ方向またはｙ方向において非対称な配置であってもよい。
　・複数の露出領域５５はｘ方向またはｙ方向において非対称な配置であってもよい。
　・ソース領域５３およびドレイン領域４２の各々の個数は任意に変更可能である。一例では、図９～図１５に示すように、保護回路１０は、第１ウェル領域５０Ａおよび第２ウェル領域５０Ｂの少なくとも一方と、４つのボディ領域４０（ドレイン領域４２）と、を備えてもよい。図９～図１５における保護回路１０における素子形成領域のｘ方向の中央部と両端部との双方には、第１ウェル領域５０Ａまたは第２ウェル領域５０Ｂが形成されている。ｘ方向においてドレイン領域４２と、第１ウェル領域５０Ａまたは第２ウェル領域５０Ｂとは交互に配置されている。ドレイン領域４２とドレイン領域４２とｘ方向において隣り合う第１ウェル領域５０Ａまたは第２ウェル領域５０Ｂとのｘ方向の間にはゲート電極１０ＢＧが形成されている。図示された例においては、ゲート電極１０ＢＧは、平面視においてｙ方向に延びる帯状に形成されている。なお、図９～図１５においては、ドレイン領域４２に「Ｄ」を付し、各ウェル領域５０Ａ，５０Ｂに「Ｓ」を付し、ゲート電極１０ＢＧに「Ｇ」を付して示している。
　＜ウェル領域の変更例＞
　・高濃度領域５４および露出領域５５の配置態様は任意に変更可能である。高濃度領域５４および露出領域５５の配置態様は、たとえば図９～図１２に示す第１～第４変更例のように変更してもよい。なお、第１～第４変更例では、ドレイン領域４２および第６コンタクト部１０６（図２参照）の配置態様は、第１実施形態のドレイン領域４２および第６コンタクト部１０６の配置態様と同様である。また、第１～第４変更例では、リング側高濃度領域６２および第５コンタクト部１０５（図２参照）の配置態様は、第１実施形態のリング側高濃度領域６２および第５コンタクト部１０５の配置態様と同様である。このため、以下ではドレイン領域４２および第６コンタクト部１０６の説明を省略する。また、図９～図１２では、第５コンタクト部１０５および第６コンタクト部１０６を省略して示している。
　（第１変更例）
　図９に示すように、第１変更例では、第２ウェル領域５０Ｂは、１つであり、素子形成領域の第２方向（ｘ方向）の中央に形成されている。一方、第１ウェル領域５０Ａは、複数（第１変更例では４つ）形成されている。４つの第１ウェル領域５０Ａのうち２つの第１ウェル領域５０Ａは、素子形成領域の第２方向（ｘ方向）の両端部に形成されている。残りの２つのウェル領域５０Ａは、素子形成領域の第２方向（ｘ方向）の両端部の第１ウェル領域５０Ａと第２ウェル領域５０Ｂとのｘ方向の間に形成されている。
　第２ウェル領域５０Ｂには、複数の高濃度領域５４および複数のソース領域５３が形成されている。第２ウェル領域５０Ｂには、第１方向（ｙ方向）において高濃度領域５４およびソース領域５３が並んで形成されている。図９に示す例においては、第２ウェル領域５０Ｂには、ｙ方向において高濃度領域５４およびソース領域５３が交互に配置されている。
　各第１ウェル領域５０Ａには、複数のソース領域５３および複数の露出領域５５が形成されている。ソース領域５３および露出領域５５の配置態様は、第１実施形態の第１ウェル領域５０Ａにおけるソース領域５３および露出領域５５の配置態様と同様である。
　このように、第１変更例では、第１ウェル領域５０Ａの個数が第２ウェル領域５０Ｂよりも多いため、複数の露出領域５５の総面積が複数の高濃度領域５４の総面積よりも大きくなる。換言すると、露出領域５５の個数は高濃度領域５４の個数よりも多くなる。
　第１ウェル領域５０Ａにおける第１コンタクト部１０１および第２コンタクト部１０２の配置態様は、第１実施形態の第１ウェル領域５０Ａにおける第１コンタクト部１０１および第２コンタクト部１０２の配置態様と同様である。第２ウェル領域５０Ｂにおける第１コンタクト部１０１および第４コンタクト部１０４の配置態様は、第１実施形態の第２ウェル領域５０Ｂにおける第１コンタクト部１０１および第４コンタクト部１０４の配置態様と同様である。このため、第１変更例では、第２コンタクト部１０２の個数は、第４コンタクト部１０４の個数よりも多くなる。
　図９に示すとおり、複数の高濃度領域５４（端部高濃度領域５４Ａ）は、ｙ方向において対称配置されている。第２ウェル領域５０Ｂが素子形成領域のｘ方向の中央に形成されているため、複数の高濃度領域５４（端部高濃度領域５４Ａ）は、ｘ方向およびｙ方向において対称配置されているといえる。また、複数の露出領域５５（端部露出領域５５Ａ）は、ｘ方向およびｙ方向において対称配置されている。
　また、第１変更例において、４つの第１ウェル領域５０Ａのうち１～３つを第２ウェル領域５０Ｂに変更してもよい。一例では、素子形成領域のｘ方向の中央と、素子形成領域のｘ方向の両端部とには第２ウェル領域５０Ｂが形成され、素子形成領域のｘ方向の両端部と中央との間とのそれぞれに第１ウェル領域５０Ａが形成されていてもよい。
　第１変更例の構成によれば、露出領域５５にショットキー接合された第２コンタクト部１０２の個数が高濃度領域５４に接合された第４コンタクト部１０４の個数よりも多くなるため、第２ＭＯＳＦＥＴ１０Ｂのプラス極性のＥＳＤ耐圧の向上を図ることができる。
　（第２変更例）
　図１０に示すように、第２変更例では、第１ウェル領域５０Ａには、高濃度領域５４が形成されている。高濃度領域５４は、平面視において第１ウェル領域５０Ａのうちソース領域５３および露出領域５５とは異なる位置に形成されている。第２変更例では、第２ウェル領域５０Ｂは形成されていない。
　第１ウェル領域５０Ａの高濃度領域５４は、各第１ウェル領域５０Ａのｙ方向の中央に形成されている。より詳細には、各第１ウェル領域５０Ａは、複数（第２変更例では４つ）のソース領域５３と、複数（第２変更例では２つ）の露出領域５５と、１つの高濃度領域５４と、を含む。複数のソース領域５３は、高濃度領域５４のｙ方向の両側と、第１ウェル領域５０Ａのｙ方向の両端部とに形成されている。露出領域５５は、ｙ方向において隣り合うソース領域５３の間に形成されている。図１０に示すとおり、複数の高濃度領域５４は、ｘ方向において対称配置されている。複数の高濃度領域５４は、ｘ方向およびｙ方向において対称配置されている。第２変更例では、各第１ウェル領域５０Ａにおいて露出領域５５の個数は高濃度領域５４の個数よりも多い。一方、各第１ウェル領域５０Ａにおいて高濃度領域５４の面積は、各露出領域５５の面積よりも大きい。このため、各第１ウェル領域５０Ａにおいて露出領域５５の面積は、高濃度領域５４の面積と等しい。第２ＭＯＳＦＥＴ１０Ｂでは、第２ウェル領域５０Ｂ（図９参照）が形成されず、第１ウェル領域５０Ａが形成されているため、第２ＭＯＳＦＥＴ１０Ｂにおける複数の露出領域５５の総面積は、複数の高濃度領域５４の総面積と等しい。
　各第１ウェル領域５０Ａにおいて、第１コンタクト部１０１は、各第１ウェル領域５０Ａのｙ方向の両端よりも中央寄りのソース領域５３に接合されている。第２コンタクト部１０２は、各露出領域５５にショットキー接合されている。２つの第４コンタクト部１０４は、高濃度領域５４に接合されている。つまり、各第１ウェル領域５０Ａにおいて第２コンタクト部１０２および第４コンタクト部１０４はともに２つである。このため、第２変更例では、第２ＭＯＳＦＥＴ１０Ｂにおいて、第２コンタクト部１０２の個数は、第４コンタクト部１０４の個数と等しい。
　なお、第２変更例において、５つの第１ウェル領域５０Ａの１～４つを第２ウェル領域５０Ｂに変更してもよい。第２ウェル領域５０Ｂは、そのｙ方向の中央に高濃度領域５４が形成されている。そのうえ、第２ウェル領域５０Ｂは、複数（３つ）の高濃度領域５４と複数（３つ）のソース領域５３とが交互に配置されている。
　第２変更例の構成によれば、露出領域５５にショットキー接合された第２コンタクト部１０２の個数が高濃度領域５４に接合された第４コンタクト部１０４の個数と等しいため、第２ＭＯＳＦＥＴ１０Ｂのプラス極性のＥＳＤ耐圧およびマイナス極性のＥＳＤ耐圧のバランスをとることができる。
　（第３変更例）
　図１１に示すように、第３変更例では、素子形成領域には、複数（第３変更例では２つ）の第１ウェル領域５０Ａと、複数（第３変更例では３つ）の第２ウェル領域５０Ｂとが形成されている。第２ウェル領域５０Ｂは、素子形成領域の第２方向（ｘ方向）の両端部および中央にそれぞれ形成されている。第１ウェル領域５０Ａは、第２方向（ｘ方向）において隣り合う第２ウェル領域５０Ｂの間に形成されている。つまり、第２方向（ｘ方向）において、第１ウェル領域５０Ａと第２ウェル領域５０Ｂとは交互に配置されている。
　第２ウェル領域５０Ｂには、２つの高濃度領域５４と３つのソース領域５３とが形成されている。高濃度領域５４とソース領域５３とは第１方向（ｙ方向）において交互に配置されている。ソース領域５３は、第１ウェル領域５０Ａのｙ方向の中央と、ｙ方向の両端部とに配置されている。平面視における各ソース領域５３の面積は、平面視における各高濃度領域５４の面積よりも大きい。高濃度領域５４は、ｙ方向の両端部のソース領域５３と中央部のソース領域５３とのｙ方向の間に形成されている。
　第１ウェル領域５０Ａには、３つの高濃度領域５４と、２つのソース領域５３と、２つの露出領域５５とが形成されている。ｙ方向においてソース領域５３、高濃度領域５４、および露出領域５５が並んで形成されている。高濃度領域５４は、第１ウェル領域５０Ａのｙ方向の両端部および第１ウェル領域５０Ａのｙ方向の中央部の各々に形成されている。このため、第１ウェル領域５０Ａの高濃度領域５４と、第２ウェル領域５０Ｂの高濃度領域５４とは、ｙ方向において互いに異なる位置に形成されている。
　図１１に示すとおり、複数の高濃度領域５４（端部高濃度領域５４Ａ）は、ｘ方向およびｙ方向において対称配置されている。また、複数の露出領域５５は、ｘ方向およびｙ方向において対称配置されている。
　また、第３変更例では、第２ＭＯＳＦＥＴ１０Ｂにおける複数の高濃度領域５４（端部高濃度領域５４Ａ）の総面積は、複数の露出領域５５の総面積よりも大きい。換言すると、第２ＭＯＳＦＥＴ１０Ｂにおける高濃度領域５４（端部高濃度領域５４Ａ）の個数は、露出領域５５の個数よりも多い。
　第２ウェル領域５０Ｂにおいて第１コンタクト部１０１は、各ソース領域５３に対して２つ接合することが可能である。中央のソース領域５３には、２つの第１コンタクト部１０１が接合されている。一方、端部のソース領域５３には、１つの第１コンタクト部１０１が接合されている。第４コンタクト部１０４は、各高濃度領域５４に接合されている。各第２ウェル領域５０Ｂにおける第４コンタクト部１０４は２つである。
　第１ウェル領域５０Ａにおいて第１コンタクト部１０１は、各ソース領域５３に接合されている。第２コンタクト部１０２は、各露出領域５５にショットキー接合されている。第４コンタクト部１０４は、各高濃度領域５４に接合されている。各第２ウェル領域５０Ｂにおける第４コンタクト部１０４は２つであり、第２コンタクト部１０２は２つである。このため、第２ＭＯＳＦＥＴ１０Ｂにおいて、第４コンタクト部１０４の個数は、第２コンタクト部１０２の個数よりも多い。
　第３変更例の構成によれば、第２ＭＯＳＦＥＴ１０Ｂの寄生ＰＮＰトランジスタによってリング状領域６０および複数のソース領域５３から複数のドレイン領域４２にコレクタ電流が流れる場合に、複数のドレイン領域４２に流れるコレクタ電流の大きさがばらつくことを抑制できる。
　また、高濃度領域５４に接合された第４コンタクト部１０４の個数が露出領域５５にショットキー接合された第２コンタクト部１０２の個数よりも多くなるため、第２ＭＯＳＦＥＴ１０Ｂのマイナス極性のＥＳＤ耐圧の向上を図ることができる。
　（第４変更例）
　図１２に示すように、第４変更例では、素子形成領域には第２ウェル領域５０Ｂが形成されていない。つまり、素子形成領域には、５つの第１ウェル領域５０Ａが形成されている。
　第１ウェル領域５０Ａには、複数（第４変更例では３つ）のソース領域５３と、複数（第４変更例では４つ）の露出領域５５とが形成されている。ソース領域５３と露出領域５５とは第１方向（ｙ方向）において交互に配置されている。第１ウェル領域５０Ａにおいては、その中央にソース領域５３が形成され、その両端部に露出領域５５（端部露出領域５５Ａ）が形成されている。図１２に示す例においては、露出領域５５は、ｘ方向およびｙ方向において対称配置されている。なお、第４変更例では、たとえば各第１ウェル領域５０Ａにおけるコンタクトの配置態様は、第１実施形態の第１ウェル領域５０Ａにおけるコンタクトの配置態様と同様である。第４変更例の構成によれば、第２ＭＯＳＦＥＴ１０Ｂのプラス極性のＥＳＤ耐圧をより高めることができる。
　＜リング状領域の変更例＞
　・リング側高濃度領域６２の配置態様は任意に変更可能である。一例では、たとえば、図１３～図１６に示す第５～第８変更例のように変更してもよい。なお、第５～第７変更例では、各ウェル領域５０Ａ，５０Ｂの構成は、第４変更例と同様である。このため、各ウェル領域５０Ａ，５０Ｂの説明を省略する。
　（第５変更例）
　図１３に示すように、リング側高濃度領域６２は、リング状領域６０の周方向において互いに離隔するように複数設けられている。リング状領域６０の周方向において隣り合うリング側高濃度領域６２の間の部分には、リング側中間領域６１（図３参照）が形成されていない。リング側中間領域６１は、平面視においてリング側高濃度領域６２と同じ位置に形成されている。つまり、リング状領域６０の周方向において隣り合うリング側高濃度領域６２の間の部分には、リング状領域６０が露出したリング側露出領域６４が形成されている。このため、リング側露出領域６４は複数形成されている。リング側高濃度領域６２およびリング側露出領域６４は、リング状領域６０の周方向において交互に配置されている。
　平面視における各リング状領域６０の形状は、矩形状である。各リング状領域６０は、ｙ方向に離隔した一対の辺ＳＡと、ｘ方向に離隔した一対の辺ＳＢと、を含む。一対の辺ＳＡは、ｘ方向に沿って延びている。一対の辺ＳＡは、ドレイン領域４２および各ウェル領域５０Ａ，５０Ｂの配列方向に沿って延びているといえる。一対の辺ＳＢは、ｙ方向に沿って延びている。一対の辺ＳＢは、ドレイン領域４２および各ウェル領域５０Ａ，５０Ｂの各々が延びる方向に沿って延びているといえる。
　各辺ＳＡには、複数（第５変更例では５つ）のリング側高濃度領域６２が形成されている。各リング側高濃度領域６２は、ｙ方向において第１ウェル領域５０Ａと対向する位置に形成されている。各辺ＳＡが延びる方向（ｘ方向）において隣り合うリング側高濃度領域６２の間の部分にはリング側露出領域６４が形成されている。図１３に示す例においては、各辺ＳＡが延びる方向においてリング側高濃度領域６２およびリング側露出領域６４が交互に配置されている。このため、リング側露出領域６４は、ｙ方向においてドレイン領域４２と対向する位置に形成されている。またリング側露出領域６４は、ｙ方向においてゲート電極１０ＢＧと対向する位置に形成されている。
　各辺ＳＢには、複数（第５変更例では４つ）のリング側高濃度領域６２が形成されている。各リング側高濃度領域６２は、素子形成領域のうち第２方向（ｘ方向）の両端部に形成された第１ウェル領域５０Ａと第２方向（ｘ方向）に対向する位置に形成されている。各辺ＳＢの複数のリング側高濃度領域６２は、ｙ方向において互いに離隔して配列されている。このため、各辺ＳＢには、複数のリング側露出領域６４が形成されている。複数のリング側露出領域６４は、素子形成領域のうち第２方向（ｘ方向）の両端部に形成された第１ウェル領域５０Ａと第２方向（ｘ方向）に対向する位置に形成されたリング側露出領域を含む。また、複数のリング側露出領域６４は、各辺ＳＢのうちｙ方向において第１ウェル領域５０Ａからずれた位置に形成されたリング側露出領域を含む。第５変更例では、リング状領域６０の四隅の位置には、リング側露出領域６４が形成されている。
　図１３に示すとおり、第５変更例では、各辺ＳＡにおける各リング側露出領域６４の面積は、各リング側高濃度領域６２の面積よりも大きい。また、各辺ＳＢにおける複数のリング側露出領域６４の総面積は、複数のリング側高濃度領域６２の総面積よりも大きい。このため、第２ＭＯＳＦＥＴ１０Ｂにおいては、リング側露出領域６４の総面積は、リング側高濃度領域６２の総面積よりも大きい。
　各リング側高濃度領域６２には、第１リング側コンタクト部１０５Ａが接合されている。各リング側露出領域６４には、第２リング側コンタクト部１０５Ｂがショットキー接合されている。図示された例においては、第２リング側コンタクト部１０５Ｂの個数は、第１リング側コンタクト部１０５Ａの個数よりも多い。
　第５変更例の構成によれば、リング側露出領域６４にショットキー接合された第２リング側コンタクト部１０５Ｂの個数がリング側高濃度領域６２に接合された第１リング側コンタクト部１０５Ａの個数よりも多くなるため、第２ＭＯＳＦＥＴ１０Ｂのプラス極性のＥＳＤ耐圧を高めることができる。
　なお、リング側高濃度領域６２の個数は任意に変更可能である。また第１リング側コンタクト部１０５Ａおよび第２リング側コンタクト部１０５Ｂの各々の個数は任意に変更可能である。一例では、第１リング側コンタクト部１０５Ａの個数は、第２リング側コンタクト部１０５Ｂの個数と等しくてもよい。また一例では、第２リング側コンタクト部１０５Ｂの個数は、第１リング側コンタクト部１０５Ａの個数よりも少なくてもよい。
　（第６変更例）
　図１４に示すように、リング状領域６０には、複数のリング側高濃度領域６２および複数のリング側露出領域６４が形成されている。複数のリング側高濃度領域６２および複数のリング側露出領域６４の配置態様が第５変更例とは異なる。各辺ＳＡにおけるリング側高濃度領域６２およびリング側露出領域６４の配置態様は、第５変更例と同様である。
　各辺ＳＢには、リング側高濃度領域６２が形成されていない。つまり、各辺ＳＢは、リング側露出領域６４によって形成されている。このため、リング側露出領域６４の総面積は、リング側高濃度領域６２の総面積よりも大きい。リング側露出領域６４の総面積とリング側高濃度領域６２の総面積との差が第５変更例よりも大きくなる。
　図示された例においては、第１リング側コンタクト部１０５Ａは、各リング側高濃度領域６２に接合されている。第２リング側コンタクト部１０５Ｂは、各リング側露出領域６４にショットキー接合されている。第６変更例においては、第２リング側コンタクト部１０５Ｂの個数は、第１リング側コンタクト部１０５Ａの個数よりも多い。第６変更例においては、第２リング側コンタクト部１０５Ｂの個数は、第５変更例の第２リング側コンタクト部１０５Ｂの個数よりも多い。第６変更例の構成によれば、第５変更例と比較して、プラス極性のＥＳＤ耐圧をより高めることができる。
　（第７変更例）
　図１５に示すように、リング状領域６０には、複数のリング側高濃度領域６２および複数のリング側露出領域６４が形成されている。複数のリング側高濃度領域６２および複数のリング側露出領域６４の配置態様が第５変更例および第６変更例とは異なる。
　第７変更例では、リング側高濃度領域６２は、各辺ＳＢのｙ方向の中央のみに形成されている。このため、リング側露出領域６４の総面積は、リング側高濃度領域６２の総面積よりも大きい。リング側露出領域６４の総面積とリング側高濃度領域６２の総面積との差が第６変更例よりも大きくなる。
　図示された例においては、第１リング側コンタクト部１０５Ａは、各リング側高濃度領域６２に接合されている。第２リング側コンタクト部１０５Ｂは、各リング側露出領域６４にショットキー接合されている。第７変更例においては、第２リング側コンタクト部１０５Ｂの個数は、第１リング側コンタクト部１０５Ａの個数よりも多い。第７変更例においては、第２リング側コンタクト部１０５Ｂの個数は、第６変更例の第２リング側コンタクト部１０５Ｂの個数よりも多い。第７変更例の構成によれば、第６変更例と比較して、プラス極性のＥＳＤ耐圧をより高めることができる。
　図１３～図１５に示すとおり、第５～第７変更例においては、複数のリング側高濃度領域６２は、ｘ方向およびｙ方向において対称配置されている。第５変更例においては、複数のリング側高濃度領域６２は、素子形成領域の中心に対して点対称に配置されている。複数のリング側露出領域６４は、ｘ方向およびｙ方向において対称配置されている。第５変更例においては、複数のリング側露出領域６４は、素子形成領域の中心に対して点対称に配置されている。
　（第８変更例）
　高濃度領域５４および露出領域５５の配置態様と、リング側高濃度領域６２およびリング側露出領域６４の配置態様とは任意に変更可能である。一例では、図１６に示す第８変更例のように変更してもよい。
　図１６に示すように、素子形成領域には、第１ウェル領域５０Ａが形成されていない。つまり、素子形成領域には、５つの第２ウェル領域５０Ｂが形成されている。各第２ウェル領域５０Ｂにおけるソース領域５３および高濃度領域５４の配置態様は、第１変更例の第２ウェル領域５０Ｂにおけるソース領域５３および高濃度領域５４の配置態様と同様である。また、各第２ウェル領域５０Ｂにおける第１コンタクト部１０１および第４コンタクト部１０４の配置態様は、第１変更例の第２ウェル領域５０Ｂにおける第１コンタクト部１０１および第４コンタクト部１０４の配置態様と同様である。
　また、リング状領域６０には、複数のリング側高濃度領域６２および複数のリング側露出領域６４が形成されている。第８変更例におけるリング側高濃度領域６２およびリング側露出領域６４の配置態様は、第５変更例におけるリング側高濃度領域６２およびリング側露出領域６４の配置態様と同様である。
　第１リング側コンタクト部１０５Ａおよび第２リング側コンタクト部１０５Ｂの配置態様は、第５変更例における第１リング側コンタクト部１０５Ａおよび第２リング側コンタクト部１０５Ｂの配置態様と同様である。
　第８変更例の構成によれば、リング側露出領域６４と、リング側露出領域６４にショットキー接合された第２リング側コンタクト部１０５Ｂとを備えるため、第２ＭＯＳＦＥＴ１０Ｂにおける寄生ＰＮＰトランジスタのベース－エミッタ間電圧を高くすることができる。このため、これにより、ＥＳＤに起因した第２ＭＯＳＦＥＴ１０Ｂに流れる電流を大きくすることができる。したがって、第２ＭＯＳＦＥＴ１０Ｂのプラス極性のＥＳＤ耐圧を高めることができる。
　また、第２リング側コンタクト部１０５Ｂの個数がリング側高濃度領域６２に接合された第１リング側コンタクト部１０５Ａの個数よりも多くなるため、第２ＭＯＳＦＥＴ１０Ｂのプラス極性のＥＳＤ耐圧を高めることができる。
　・第５～第８変更例において、第１リング側コンタクト部１０５Ａは、複数のリング側高濃度領域６２のうち一部のリング側高濃度領域６２のみと接合されていてもよい。つまり、複数のリング側高濃度領域６２は、第１リング側コンタクト部１０５Ａと接合されたリング側高濃度領域６２と、第１リング側コンタクト部１０５Ａと接合されていないリング側高濃度領域６２と、を含んでもよい。
　・第５～第８変更例において、第２リング側コンタクト部１０５Ｂは、複数のリング側露出領域６４のうち一部のリング側露出領域６４のみとショットキー接合されていてもよい。つまり、複数のリング側露出領域６４は、第２リング側コンタクト部１０５Ｂとショットキー接合されたリング側露出領域６４と、第２リング側コンタクト部１０５Ｂとショットキー接合されていないリング側露出領域６４と、を含んでもよい。
　・第５～第８変更例において、リング状領域６０よりも内側の構成を第１～第４変更例のいずれかに変更してもよい。
　・第５～第７変更例において、リング状領域６０よりも内側の構成を第８変更例の各ウェル領域５０Ｂに変更してもよい。
　・第１～第３および第８変更例において、複数の高濃度領域５４（端部高濃度領域５４Ａ）は、ｘ方向またはｙ方向において非対称な配置であってもよい。
　・第１～第７変更例において、複数の露出領域５５（端部露出領域５５Ａ）は、ｘ方向またはｙ方向において非対称な配置であってもよい。
　＜ドレイン領域およびウェル領域の配置態様の変更例＞
　・第１～第８変更例において、ドレイン領域４２（ボディ領域４０）の配置態様は任意に変更可能である。一例では、素子形成領域におけるｘ方向の両端部には、ドレイン領域４２が形成されていてもよい。
　［第２実施形態］
　図１７および図１８を参照して、第２実施形態の保護回路２００について説明する。第２実施形態の保護回路２００においては、第１実施形態の保護回路１０と比較して、ＭＯＳＦＥＴの構成が異なる。なお、図１７は保護回路２００の第１～第３ＭＯＳＦＥＴ２１０Ａ～２１０Ｃの配置態様の一例を示し、図１８は第１～第３ＭＯＳＦＥＴ２１０Ａ～２１０Ｃの断面構造の一例を示している。
　図１７に示すように、保護回路２００は、第１ＭＯＳＦＥＴ２１０Ａ、第２ＭＯＳＦＥＴ２１０Ｂ、および第３ＭＯＳＦＥＴ２１０Ｃを備える。第１ＭＯＳＦＥＴ２１０Ａおよび第３ＭＯＳＦＥＴ２１０Ｃはｎ型ＭＯＳＦＥＴであり、第２ＭＯＳＦＥＴ２１０Ｂはｐ型ＭＯＳＦＥＴである。保護回路２００における各ＭＯＳＦＥＴ２１０Ａ～２１０Ｃの接続構成は、第１実施形態の各ＭＯＳＦＥＴ１０Ａ～１０Ｃの接続構成（図１参照）と同様である。
　図１７に示すように、第１ＭＯＳＦＥＴ２１０Ａ、第２ＭＯＳＦＥＴ２１０Ｂ、および第３ＭＯＳＦＥＴ２１０Ｃは、ｘ方向において並んで配列されている。第１ＭＯＳＦＥＴ２１０Ａは、第２ＭＯＳＦＥＴ２１０Ｂと第３ＭＯＳＦＥＴ２１０Ｃとのｘ方向の間に配置されている。
　図１８に示すように、保護回路２００は、第２導電型（第２実施形態ではｐ型）の半導体基板２２０と、半導体基板２２０上に形成された第２導電型（第２実施形態ではｐ型）の半導体層２３０と、を備える。半導体基板２２０の不純物濃度は、たとえば第１実施形態と同様である。なお、第２実施形態では、ｚ方向は半導体層２３０の厚さ方向となる。また、「平面視」は、「ｚ方向から視て」という意味を含む。このため、「平面視」は、「半導体層の厚さ方向から視て」という意味を含む。
　半導体層２３０の表層部には、第１～第５エピタキシャル層２３０Ａ～２３０Ｅが形成されている。第１エピタキシャル層２３０Ａは、第１ＭＯＳＦＥＴ２１０Ａに対応する第１導電型（第２実施形態ではｎ型）の半導体層である。第２エピタキシャル層２３０Ｂは、第２ＭＯＳＦＥＴ２１０Ｂに対応する第２導電型（第２実施形態ではｐ型）の半導体層であり、ｘ方向において第１エピタキシャル層２３０Ａと隣り合う位置に形成されている。第３エピタキシャル層２３０Ｃは、第３ＭＯＳＦＥＴ２１０Ｃに対応する第２導電型（第２実施形態ではｐ型）の半導体層であり、ｘ方向において第１エピタキシャル層２３０Ａに対して第２エピタキシャル層２３０Ｂとは反対側の隣り合う位置に形成されている。第４エピタキシャル層２３０Ｄは、平面視において第１エピタキシャル層２３０Ａに形成された第２導電型（第２実施形態ではｐ型）の半導体層である。第４エピタキシャル層２３０Ｄは、第２エピタキシャル層２３０Ｂおよび第３エピタキシャル層２３０Ｃの双方向とｘ方向において離隔して形成されている。第５エピタキシャル層２３０Ｅは、第２エピタキシャル層２３０Ｂに形成された第１導電型（第２実施形態ではｎ型）の半導体層である。第５エピタキシャル層２３０Ｅは、第１エピタキシャル層２３０Ａとｘ方向において離隔して形成されている。
　各エピタキシャル層２３０Ａ～２３０Ｅは、半導体層２３０のうち各エピタキシャル層２３０Ａ～２３０Ｅよりも半導体基板２２０寄りの部分よりも高い不純物濃度を有する。半導体層２３０のうち各エピタキシャル層２３０Ａ～２３０Ｅよりも半導体基板２２０寄りの部分の不純物濃度は、たとえば第１実施形態の半導体層３０（図３参照）の不純物濃度と同様である。各エピタキシャル層２３０Ａ～２３０Ｅの不純物濃度は、たとえば第１実施形態のボディ領域４０（図３参照）の不純物濃度と同様である。
　半導体層２３０の表面２３０ｓ（第３～第５エピタキシャル層２３０Ｃ～２３０Ｅの表面）には、複数のドレイン領域２３１と、複数のソース領域２３２と、複数のドレイン領域２３１および複数のソース領域２３２を囲むリング状のリング状領域２３３と、が形成されている。第１ＭＯＳＦＥＴ２１０Ａおよび第３ＭＯＳＦＥＴ２１０Ｃに対応する各ドレイン領域２３１および各ソース領域２３２は第１導電型（第２実施形態ではｎ＋型）であり、リング状領域２３３は第２導電型（第２実施形態ではｐ＋型）である。一方、第２ＭＯＳＦＥＴ２１０Ｂに対応するドレイン領域２３１およびソース領域２３２は第２導電型（第２実施形態では、ｐ＋型）であり、リング状領域２３３は第１導電型（第２実施形態ではｎ＋型）である。ドレイン領域２３１、ソース領域２３２、およびリング状領域２３３の各々の不純物濃度は、たとえば第１実施形態と同様である。
　半導体層２３０の表面２３０ｓの上には、ゲート絶縁膜２３４が形成されている。ゲート絶縁膜２３４の上には、ゲート電極２３５が形成されている。ゲート絶縁膜２３４は、たとえば酸化シリコン（ＳｉＯ２）を含む材料によって形成されている。ゲート絶縁膜２３４は、各ドレイン領域２３１および各ソース領域２３２を露出するように形成されている。つまり、ゲート絶縁膜２３４は、ドレイン領域２３１とソース領域２３２とのｘ方向の間の半導体層２３０の上に形成されている。このため、各ゲート絶縁膜２３４上のゲート電極２３５は、ｘ方向において互いに離隔して配置されている。平面視において、ゲート電極２３５は、ドレイン領域２３１とソース領域２３２とのｘ方向の間に配置されている。
　図１８に示すように、第１ＭＯＳＦＥＴ２１０Ａは、第４エピタキシャル層２３０Ｄの表面に形成されている。第２実施形態の第１ＭＯＳＦＥＴ２１０Ａは、１つのドレイン領域２３１と、２つのソース領域２３２と、２つのゲート電極２３５と、これらドレイン領域２３１およびソース領域２３２を囲むリング状領域２３３と、を含む。
　１つのドレイン領域２３１、および２つのソース領域２３２は、ｘ方向において互いに離隔して配列されている。ドレイン領域２３１は、ソース領域２３２のｘ方向の間に配置されている。このため、各ソース領域２３２は、ｘ方向においてリング状領域２３３と隣り合う位置に配置されている。平面視において、ゲート電極２３５は、ドレイン領域２３１とソース領域２３２との間に配置されている。ドレイン領域２３１、各ソース領域２３２、および各ゲート電極２３５は、平面視においてｙ方向が長手方向となる帯状に形成されている。つまり、ドレイン領域２３１、各ソース領域２３２、および各ゲート電極２３５の各々は、ｙ方向に延びている。各ソース領域２３２は、ｘ方向においてドレイン領域２３１と離隔して形成されている。ドレイン領域２３１の幅寸法（ｘ方向の寸法）は、各ソース領域２３２の幅寸法（ｘ方向の寸法）よりも大きい。ここで、第２実施形態では、ｙ方向が「第１方向」に対応し、ｘ方向が「第２方向」に対応している。
　第１ＭＯＳＦＥＴ２１０Ａの周囲には、リング状領域２３３を囲む第１外周領域２３６Ａが形成されている。第１外周領域２３６Ａは、第１ＭＯＳＦＥＴ２１０Ａと第３ＭＯＳＦＥＴ２１０Ｃとを分離する半導体領域である。第１外周領域２３６Ａは、第１導電型（第２実施形態ではｎ＋型）である。第１外周領域２３６Ａは、第１エピタキシャル層２３０Ａの表面に形成されている。第１外周領域２３６Ａは、第４エピタキシャル層２３０Ｄを囲うように形成されている。第１外周領域２３６Ａは、たとえばドレイン領域２３１に電気的に接続されている。
　第２ＭＯＳＦＥＴ２１０Ｂは、第５エピタキシャル層２３０Ｅの表面に形成されている。第２実施形態の第２ＭＯＳＦＥＴ２１０Ｂは、第１ＭＯＳＦＥＴ２１０Ａと同様に、１つのドレイン領域２３１と、２つのソース領域２３２と、２つのゲート電極２３５と、リング状領域２３３と、を含む。これら領域およびゲート電極２３５の配置態様は、第１ＭＯＳＦＥＴ２１０Ａと同様である。
　第２ＭＯＳＦＥＴ２１０Ｂの周囲には、リング状領域２３３を囲む第２外周領域２３６Ｂが形成されている。第２外周領域２３６Ｂは、第２ＭＯＳＦＥＴ２１０Ｂと第１ＭＯＳＦＥＴ２１０Ａとを分離する半導体領域である。第２外周領域２３６Ｂは、第２導電型（第２実施形態ではｐ＋型）である。第２外周領域２３６Ｂは、第２エピタキシャル層２３０Ｂの表面に形成されている。第２外周領域２３６Ｂは、第５エピタキシャル層２３０Ｅを囲うように形成されている。第２外周領域２３６Ｂは、第１外周領域２３６Ａと隣り合う部分を含む。第２外周領域２３６Ｂは、たとえばソース領域２３２に電気的に接続されている。
　第３ＭＯＳＦＥＴ２１０Ｃは、第３エピタキシャル層２３０Ｃの表面に形成されている。第２実施形態の第３ＭＯＳＦＥＴ２１０Ｃは、第１ＭＯＳＦＥＴ２１０Ａと同様に、１つのドレイン領域２３１と、２つのソース領域２３２と、２つのゲート電極２３５と、リング状領域２３３と、を含む。これら領域およびゲート電極２３５の配置態様は、第１ＭＯＳＦＥＴ２１０Ａと同様である。
　半導体層２３０の表面２３０ｓには、複数の素子分離帯２３７が形成されている。複数の素子分離帯２３７は、各ＭＯＳＦＥＴ２１０Ａ～２１０Ｃにおけるソース領域２３２とリング状領域２３３との間、第１ＭＯＳＦＥＴ２１０Ａと第３ＭＯＳＦＥＴ２１０Ｃとの間、第１ＭＯＳＦＥＴ２１０Ｃと第２ＭＯＳＦＥＴ２１０Ｂとの間、および各外周領域２３６Ａ，２３６Ｂとリング状領域２３３との間に形成されている。
　半導体層２３０の表面２３０ｓには、ゲート電極２３５および素子分離帯２３７を覆うように絶縁層２４０が形成されている。絶縁層２４０は、たとえばＳｉＯ２を含む材料によって形成されている。絶縁層２４０は、複数の第１開口２４１、複数の第２開口２４２、および複数の第３開口２４３を含む。
　複数の第１開口２４１は、第１ＭＯＳＦＥＴ２１０Ａのドレイン領域２３１、ソース領域２３２、ゲート電極２３５、リング状領域２３３、および第１外周領域２３６Ａを個別に絶縁層２４０から露出するように形成されている。
　複数の第２開口２４２は、第２ＭＯＳＦＥＴ２１０Ｂのドレイン領域２３１、ソース領域２３２、ゲート電極２３５、リング状領域２３３、および第２外周領域２３６Ｂを個別に絶縁層２４０から露出するように形成されている。
　複数の第３開口２４３は、第３ＭＯＳＦＥＴ２１０Ｃのドレイン領域２３１、ソース領域２３２、ゲート電極２３５、およびリング状領域２３３を個別に絶縁層２４０から露出するように形成されている。
　保護回路２００は、第１ＭＯＳＦＥＴ２１０Ａに接合された第１～第４コンタクト部２５１～２５４と、第２ＭＯＳＦＥＴ２１０Ｂに接合された第１～第４コンタクト部２６１～２６４と、第３ＭＯＳＦＥＴ２１０Ｃに接合された第１～第３コンタクト部２７１～２７３と、を含む。
　第１～第４コンタクト部２５１～２５４の各々は、複数の第１開口２４１に個別に埋め込まれている。第１コンタクト部２５１は第１ＭＯＳＦＥＴ２１０Ａのドレイン領域２３１に接合されている。第２コンタクト部２５２は第１ＭＯＳＦＥＴ２１０Ａのソース領域２３２に接合されている。第３コンタクト部２５３は第１ＭＯＳＦＥＴ２１０Ａのゲート電極２３５に接合されている。第４コンタクト部２５４は第１外周領域２３６Ａに接合されている。
　第１～第４コンタクト部２６１～２６４の各々は、複数の第２開口２４２に個別に埋め込まれている。第１コンタクト部２６１は第２ＭＯＳＦＥＴ２１０Ｂのドレイン領域２３１に接合されている。第２コンタクト部２６２は第２ＭＯＳＦＥＴ２１０Ｂのソース領域２３２に接合されている。第３コンタクト部２６３は第２ＭＯＳＦＥＴ２１０Ｂのゲート電極２３５に接合されている。第４コンタクト部２６４は第２外周領域２３６Ｂに接合されている。
　第１～第３コンタクト部２７１～２７３の各々は、複数の第３開口２４３に個別に埋め込まれている。第１コンタクト部２７１は第３ＭＯＳＦＥＴ２１０Ｃのドレイン領域２３１に接合されている。第２コンタクト部２７２は第３ＭＯＳＦＥＴ２１０Ｃのソース領域２３２に接合されている。第３コンタクト部２７３は第３ＭＯＳＦＥＴ２１０Ｃのゲート電極２３５に接合されている。
　第１コンタクト部２５１，２６１，２７１はドレイン領域２３１とオーミック接触を構成している。第２コンタクト部２５２，２６２，２７２はソース領域２３２とオーミック接触を構成している。第３コンタクト部２５３，２６３，２７３はゲート電極２３５とオーミック接触を構成している。第４コンタクト部２５４は第１外周領域２３６Ａとオーミック接触を構成している。第４コンタクト部２６４は第２外周領域２３６Ｂとオーミック接触を構成している。
　次に、第１～第３ＭＯＳＦＥＴ２１０Ａ～２１０Ｃのリング状領域２３３について説明する。なお、説明の便宜上、図１７では、リング状領域２３３に設けられたコンタクト以外のコンタクト部を省略して示している。
　図１７に示すように、第２実施形態では、第１～第３ＭＯＳＦＥＴ２１０Ａ～２１０Ｃのリング状領域２３３の各々の表面２３３ｓには、複数の高濃度領域２３３Ａが形成されている。複数の高濃度領域２３３Ａは、リング状領域２３３の周方向において互いに離隔して配置されている。このため、各リング状領域２３３の表面２３３ｓにおいては、平面視において高濃度領域２３３Ａとは異なる位置に露出領域２３３Ｂが形成されている。つまり、リング状領域２３３においては、その周方向において高濃度領域２３３Ａと露出領域２３３Ｂとが交互に配置されている。
　高濃度領域２３３Ａの不純物濃度は、リング状領域２３３の不純物濃度よりも高い。換言すると、高濃度領域２３３Ａの不純物濃度は、露出領域２３３Ｂの不純物濃度よりも高い。第２実施形態では、高濃度領域２３３Ａの不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。露出領域２３３Ｂの不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である。高濃度領域２３３Ａは、たとえばソース領域２３２と同じ不純物濃度を有する。露出領域２３３Ｂは、リング状領域２３３と同じ不純物濃度を有する。
　平面視における各リング状領域２３３の形状は、矩形状である。各リング状領域２３３は、ｙ方向に離隔した一対の辺ＳＡと、ｘ方向に離隔した一対の辺ＳＢと、を含む。一対の辺ＳＡは、ｘ方向に沿って延びている。一対の辺ＳＡは、ドレイン領域２３１およびソース領域２３２の配列方向に沿って延びているといえる。一対の辺ＳＢは、ｙ方向において沿って延びている。一対の辺ＳＢは、ドレイン領域２３１およびソース領域２３２の各々が延びる方向に沿って延びているといえる。
　各辺ＳＡには、複数（第２実施形態では２つ）の高濃度領域２３３Ａが形成されている。各高濃度領域２３３Ａは、ｙ方向においてソース領域２３２と対向する位置に形成されている。換言すると、露出領域２３３Ｂは、ｙ方向においてドレイン領域２３１と対向する位置に形成されている。また露出領域２３３Ｂは、ｙ方向においてゲート電極２３５と対向する位置に形成されている。
　各辺ＳＢには、複数（第２実施形態では４つ）の高濃度領域２３３Ａが形成されている。各高濃度領域２３３Ａは、ｘ方向においてソース領域２３２と対向する位置に形成されている。各辺ＳＢの複数の高濃度領域２３３Ａは、ｙ方向において互いに離隔して配列されている。このため、各辺ＳＢには、複数の露出領域２３３Ｂが形成されている。複数の露出領域２３３Ｂは、ｘ方向においてソース領域２３２と対向する位置に形成された露出領域を含む。また、複数の露出領域２３３Ｂは、各辺ＳＢのうちｙ方向においてソース領域２３２からずれた位置に形成された露出領域を含む。第２実施形態では、リング状領域２３３の四隅の位置には、露出領域２３３Ｂが形成されている。
　図１７に示すとおり、各辺ＳＡにおける各露出領域２３３Ｂの面積は、各高濃度領域２３３Ａの面積よりも大きい。各ＭＯＳＦＥＴ２１０Ａ～２１０Ｃにおける複数の露出領域２３３Ｂの総面積は、複数の高濃度領域２３３Ａの総面積よりも大きい。
　第１ＭＯＳＦＥＴ２１０Ａの各高濃度領域２３３Ａには、第１リング側コンタクト部２５５Ａが接合されている。第１リング側コンタクト部２５５Ａは高濃度領域２３３Ａとオーミック接触を構成している。第１ＭＯＳＦＥＴ２１０Ａの各露出領域２３３Ｂには、第２リング側コンタクト部２５５Ｂがショットキー接合されている。第１リング側コンタクト部２５５Ａおよび第２リング側コンタクト部２５５Ｂの各々は、対応する第１開口２４１に埋め込まれている。第２実施形態では、第２リング側コンタクト部２５５Ｂの個数は、第１リング側コンタクト部２５５Ａの個数よりも多い。
　複数の第２リング側コンタクト部２５５Ｂの一部は、ｙ方向においてソース領域２３２からずれた位置の露出領域２３３Ｂに接合されている。また、複数の第２リング側コンタクト部２５５Ｂの一部は、ｙ方向においてドレイン領域２３１と対向する位置の露出領域２３３Ｂに接合されている。
　第２ＭＯＳＦＥＴ２１０Ｂの各高濃度領域２３３Ａには、第１リング側コンタクト部２６５Ａが接合されている。第１リング側コンタクト部２６５Ａは高濃度領域２３３Ａにオーミック接触している。第２ＭＯＳＦＥＴ２１０Ｂの各露出領域２３３Ｂには、第２リング側コンタクト部２６５Ｂがショットキー接合されている。なお、これらリング側コンタクト部２６５Ａ，２６５Ｂの配置態様は、第１リング側コンタクト部２５５Ａおよび第２リング側コンタクト部２５５Ｂの配置態様と同様である。
　第３ＭＯＳＦＥＴ２１０Ｃの各高濃度領域２３３Ａには、第１リング側コンタクト部２７４Ａが接合されている。第１リング側コンタクト部２７４Ａは高濃度領域２３３Ａにオーミック接触している。第３ＭＯＳＦＥＴ２１０Ｃの各露出領域２３３Ｂには、第２リング側コンタクト部２７４Ｂがショットキー接合されている。なお、これらリング側コンタクト部２７４Ａ，２７４Ｂの配置態様は、第１リング側コンタクト部２５５Ａおよび第２リング側コンタクト部２５５Ｂの配置態様と同様である。
　なお、高濃度領域２３３Ａの個数は任意に変更可能である。また、第１リング側コンタクト部２５５Ａおよび第２リング側コンタクト部２５５Ｂの各々の個数は任意に変更可能である。一例では、第２リング側コンタクト部２５５Ｂの個数は、第１リング側コンタクト部２５５Ａの個数と等しくてもよい。また一例では、第２リング側コンタクト部２５５Ｂの個数は、第１リング側コンタクト部２５５Ａの個数よりも少なくてもよい。なお、第１リング側コンタクト部２６５Ａ，２７４Ａの個数および第２リング側コンタクト部２６５Ｂ，２７４Ｂの個数も任意に変更可能であり、第１リング側コンタクト部２５５Ａおよび第２リング側コンタクト部２５５Ｂと同様に変更してもよい。
　図１８に示すように、保護回路２００は、ドレイン配線２８１Ａ～２８１Ｃおよびソース配線２８２Ａ～２８２Ｃを備える。これら配線２８１Ａ～２８１Ｃ，２８２Ａ～２８２Ｃは、絶縁層２４０上に形成されている。またこれら配線２８１Ａ～２８１Ｃ，２８２Ａ～２８２Ｃは、たとえばＣｕ、Ａｌ、Ｔｉのうち少なくとも１つを含む材料によって形成されている。ここで、第２実施形態では、ソース配線２８２Ａ～２８２Ｃは「配線」に対応している。
　ドレイン配線２８１Ａは第１コンタクト部２５１に接合され、ドレイン配線２８１Ｂは第１コンタクト部２６１に接合され、ドレイン配線２８１Ｃは第１コンタクト部２７１に接合されている。このように、ドレイン配線２８１Ａは第１ＭＯＳＦＥＴ２１０Ａのドレイン領域２３１に電気的に接続され、ドレイン配線２８１Ｂは第２ＭＯＳＦＥＴ２１０Ｂのドレイン領域２３１に電気的に接続され、ドレイン配線２８１Ｃは第３ＭＯＳＦＥＴ２１０Ｃのドレイン領域２３１に電気的に接続されている。
　ソース配線２８２Ａは、第１リング側コンタクト部２５５Ａ、第２リング側コンタクト部２５５Ｂ、および第１ＭＯＳＦＥＴ２１０Ａのゲート電極２３５を互いに電気的に接続している。より詳細には、ソース配線２８２Ａは、第２コンタクト部２５２、第３コンタクト部２５３、第１リング側コンタクト部２５５Ａ、および第２リング側コンタクト部２５５Ｂに接合されている。このため、ソース配線２８２Ａは、第１ＭＯＳＦＥＴ２１０Ａのソース領域２３２と、ゲート電極２３５と、リング状領域２３３の高濃度領域２３３Ａおよび露出領域２３３Ｂとに電気的に接続されている。
　ソース配線２８２Ｂは、第１リング側コンタクト部２６５Ａ、第２リング側コンタクト部２６５Ｂ、および第２ＭＯＳＦＥＴ２１０Ｂのゲート電極２３５を互いに電気的に接続している。より詳細には、ソース配線２８２Ｂは、第２コンタクト部２６２、第３コンタクト部２６３、第１リング側コンタクト部２６５Ａ、および第２リング側コンタクト部２５５Ｂに接合されている。このため、ソース配線２８２Ｂは、第２ＭＯＳＦＥＴ２１０Ｂのソース領域２３２と、ゲート電極２３５と、リング状領域２３３の高濃度領域２３３Ａおよび露出領域２３３Ｂとに電気的に接続されている。
　ソース配線２８２Ｃは、第１リング側コンタクト部２７４Ａ、第２リング側コンタクト部２７４Ｂ、および第３ＭＯＳＦＥＴ２１０Ｃのゲート電極２３５を互いに電気的に接続している。より詳細には、ソース配線２８２Ｃは、第２コンタクト部２７２、第３コンタクト部２７３、第１リング側コンタクト部２７４Ａ、および第２リング側コンタクト部２７４Ｂに接合されている。このため、ソース配線２８２Ｃは、第３ＭＯＳＦＥＴ２１０Ｃのソース領域２３２と、ゲート電極２３５と、リング状領域２３３の高濃度領域２３３Ａおよび露出領域２３３Ｂとに電気的に接続されている。
　このような構成の保護回路２００では、第１ＭＯＳＦＥＴ２１０Ａおよび第３ＭＯＳＦＥＴ２１０Ｃの各々のドレイン－ソース間に寄生ＮＰＮトランジスタが形成されている。寄生ＮＰＮトランジスタのコレクタはドレイン領域２３１に電気的に接続され、エミッタはソース領域２３２に電気的に接続され、ベースは露出領域２３３Ｂまたは高濃度領域２３３Ａに電気的に接続されている。ベースが露出領域２３３Ｂに接続される場合、各ＭＯＳＦＥＴ２１０Ａ，２１０Ｃの寄生ＮＰＮトランジスタのベース－エミッタ間は、露出領域２３３Ｂの抵抗成分と、露出領域２３３Ｂと第２リング側コンタクト部２５５Ｂ，２７４Ｂとのショットキー接合によるダイオード成分とを含むため、ベース－エミッタ間電圧が大きくなりやすい。そして、ベース－エミッタ間電圧が大きくなると、コレクタ電流が流れやすくなる。
　また、第２ＭＯＳＦＥＴ２１０Ｂのドレイン－ソース間に寄生ＰＮＰトランジスタが形成されている。寄生ＰＮＰトランジスタのエミッタはソース領域２３２に電気的に接続され、コレクタはドレイン領域２３１に電気的に接続され、ベースは露出領域２３３Ｂまたは高濃度領域２３３Ａに電気的に接続されている。ベースが露出領域２３３Ｂに接続される場合、第２ＭＯＳＦＥＴ２１０Ｂの寄生ＰＮＰトランジスタのベース－エミッタ間は、露出領域２３３Ｂの抵抗成分と、露出領域２３３Ｂと第２リング側コンタクト部２６５Ｂとのショットキー接合によるダイオード成分と、を含むため、ベース－エミッタ間電圧が大きくなりやすい。そして、ベース－エミッタ間電圧が大きくなると、コレクタ電流が流れやすくなる。
　（効果）
　第２実施形態によれば、以下の効果が得られる。
　（２－１）第１～第３ＭＯＳＦＥＴ２１０Ａ，２１０Ｂ，２１０Ｃを備える保護回路２００は、第２導電型の半導体層２３０と、半導体層２３０の表面２３０ｓに形成され、ｙ方向に延びる第１導電型のドレイン領域２３１と、半導体層２３０の表面２３０ｓに形成され、ｘ方向においてドレイン領域２３１と離隔して形成された第１導電型のソース領域２３２と、ドレイン領域２３１とソース領域２３２との間の半導体層２３０の上に形成されたゲート絶縁膜２３４と、ゲート絶縁膜２３４の上に形成されたゲート電極２３５と、ドレイン領域２３１およびソース領域２３２の双方を囲むようにリング状に形成された第２導電型の半導体領域であるリング状領域２３３と、リング状領域２３３の表面２３３ｓに形成され、不純物濃度がリング状領域２３３よりも高い高濃度領域２３３Ａと、ｚ方向から視てリング状領域２３３のうち高濃度領域２３３Ａとは異なる位置に形成された露出領域２３３Ｂと、高濃度領域２３３Ａに接合された第１リング側コンタクト部２５５Ａ，２６５Ａ，２７４Ａと、露出領域２３３Ｂにショットキー接合された第２リング側コンタクト部２５５Ｂ，２６５Ｂ，２７４Ｂと、第１リング側コンタクト部２５５Ａ，２６５Ａ，２７４Ａ、第２リング側コンタクト部２５５Ｂ，２６５Ｂ，２７４Ｂ、およびゲート電極２３５を互いに電気的に接続するソース配線２８２Ａ～２８２Ｃと、を備える。
　この構成によれば、各ＭＯＳＦＥＴ２１０Ａ～２１０Ｃに形成された寄生トランジスタのベースが露出領域２３３Ｂに電気的に接続されているため、寄生トランジスタのコレクタ電流を大きくすることができる。これにより、ＥＳＤに起因した各ＭＯＳＦＥＴ２１０Ａ～２１０Ｃに流れる電流を大きくすることができる。したがって、保護回路２００のＥＳＤ耐性を高めることができる。
　また、保護回路２００は、高濃度領域２３３Ａに接合された第１リング側コンタクト部２５５Ａ，２６５Ａ，２７４Ａの個数と、露出領域２３３Ｂにショットキー接合された第２リング側コンタクト部２５５Ｂ，２６５Ｂ，２７４Ｂの個数とを調整することができるように構成されている。つまり、保護回路２００のプラス極性のＥＳＤ耐圧を高めたい場合、露出領域２３３Ｂにショットキー接合された第２リング側コンタクト部２５５Ｂ，２６５Ｂ，２７４Ｂの個数を増やし、保護回路２００のマイナス極性のＥＳＤ耐圧を高めたい場合、高濃度領域２３３Ａに接合された第１リング側コンタクト部２５５Ａ，２６５Ａ，２７４Ａの個数を増やす。このように、各リング側コンタクト部２５５Ａ，２６５Ａ，２７４Ａ，２５５Ｂ，２６５Ｂ，２７４Ｂの個数に応じて保護回路２００のプラス極性のＥＳＤ耐圧とマイナス極性のＥＳＤ耐圧とを調整することができる。
　［第２実施形態の変更例］
　第２実施形態は、以下のように変更して実施することができる。また、以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせることができる。
　・平面視において、第１～第３ＭＯＳＦＥＴ２１０Ａ～２１０Ｃの配列方向と、ソース領域２３２とドレイン領域２３１との配列方向とが互いに異なっていてもよい。一例では、平面視において第１～第３ＭＯＳＦＥＴ２１０Ａ～２１０Ｃの配列方向と、ソース領域２３２とドレイン領域２３１との配列方向とが互いに直交していてもよい。
　（高濃度領域の配置態様）
　・リング状領域２３３における高濃度領域２３３Ａの配置態様は任意に変更可能である。たとえば、図１９に示す第１変更例および図２０に示す第２変更例のように変更してもよい。なお、図１９および図２０では、第１～第３コンタクト部２７１～２７３を省略して示している。
　（第１変更例）
　図１９に示すように、第１変更例では、リング状領域２３３の各辺ＳＢにおいて高濃度領域２３３Ａが形成されていない。このため、リング状領域２３３の各辺ＳＢは露出領域２３３Ｂのみによって形成されている。リング状領域２３３の各辺ＳＡにおける高濃度領域２３３Ａの配置態様は第２実施形態と同様である。
　図１９に示すとおり、第１変更例における露出領域２３３Ｂの個数は、第２実施形態よりも少ない。このため、各ＭＯＳＦＥＴ２１０Ａ～２１０Ｃにおける複数の露出領域２３３Ｂの総面積と複数の高濃度領域２３３Ａの総面積との差は、第２実施形態よりも大きい。
　リング状領域２３３の各辺ＳＢにおいては、複数（第１変更例では６つ）の第２リング側コンタクト部２７４Ｂが露出領域２３３Ｂにショットキー接合されている。このため、第１変更例においては、第２リング側コンタクト部２７４Ｂの個数が第１リング側コンタクト部２７４Ａの個数よりも多くなる。
　（第２変更例）
　図２０に示すように、第２変更例では、リング状領域２３３の各辺ＳＡにおいて高濃度領域２３３Ａが形成されていない。このため、リング状領域２３３の各辺ＳＡは露出領域２３３Ｂのみによって形成されている。リング状領域２３３の各辺ＳＢでは、各辺ＳＢのｙ方向の中央部に高濃度領域２３３Ａが形成されている。
　図２０に示すとおり、第１変更例における露出領域２３３Ｂの個数は、第１変更例よりも少ない。このため、各ＭＯＳＦＥＴ２１０Ａ～２１０Ｃにおける複数の露出領域２３３Ｂの総面積と複数の高濃度領域２３３Ａの総面積との差は、第１変更例よりも大きい。
　リング状領域２３３の各辺ＳＡにおいては、複数（第２変更例では４つ）の第２リング側コンタクト部２７４Ｂが露出領域２３３Ｂにショットキー接合されている。またリング状領域２３３の各辺ＳＢにおいては、複数（第２変更例では４つ）の第２リング側コンタクト部２７４Ｂが露出領域２３３Ｂにショットキー接合されている。このため、第２変更例においては、第２リング側コンタクト部２７４Ｂの個数が第１リング側コンタクト部２７４Ａの個数よりも多くなる。なお、図１９に示す第１変更例と図２０に示す第２変更例とを組み合わせてもよい。
　［各実施形態に共通する変更例］
　上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・各実施形態において、第１～第３ＭＯＳＦＥＴ１０Ａ～１０Ｃ（２１０Ａ～２１０Ｃ）の１つまたは２つのＭＯＳＦＥＴは、露出領域５５，２３３Ｂが形成されていない構成であってもよい。
　・各実施形態において、第１～第３ＭＯＳＦＥＴ１０Ａ～１０Ｃ（２１０Ａ～２１０Ｃ）の１つまたは２つのＭＯＳＦＥＴは、高濃度領域５４，２３３Ａが形成されていない構成であってもよい。
　・各実施形態において、第１～第３ＭＯＳＦＥＴ１０Ａ～１０Ｃ（２１０Ａ～２１０Ｃ）の導電型を反転させてもよい。つまり、第１ＭＯＳＦＥＴ１０Ａ（２１０Ａ）および第３ＭＯＳＦＥＴ１０Ｃ（２１０Ｃ）がｐ型ＭＯＳＦＥＴであり、第２ＭＯＳＦＥＴ１０Ｂ（２１０Ｂ）がｎ型ＭＯＳＦＥＴであってもよい。
　・各実施形態において、保護回路１０，２００の構成は任意に変更可能である。一例では、保護回路１０，２００から第３ＭＯＳＦＥＴ１０Ｃ，２１０Ｃを省略してもよい。
　本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、またはＡおよびＢの両方」を意味するものとして理解されるべきである。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」との双方の意味を含む。したがって、「第１部材が第２部材上に形成される」という表現は、或る実施形態では第１部材が第２部材に接触して第２部材上に直接配置され得るが、他の実施形態では第１部材が第２部材に接触することなく第２部材の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１部材と第２部材との間に他の部材が形成される構造を排除しない。
　本開示で使用されるｚ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるｚ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、ｘ方向が鉛直方向であってもよく、またはｙ方向が鉛直方向であってもよい。
　［付記］
　上記実施形態および変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のため、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記１）
　ＭＯＳＦＥＴ（１０Ａ～１０Ｃ）を備える半導体装置（１０）であって、
　第１導電型の半導体層（３０）と、
　前記半導体層（３０）の表面（３０ｓ）に形成された第２導電型のボディ領域（４０）と、
　前記ボディ領域（４０）の表面（４０ｓ）に形成され、前記ボディ領域（４０）の周囲の前記半導体層と離隔して配置され、前記半導体層（３０）の厚さ方向（ｚ方向）と直交する第１方向（ｙ方向）に延びる第２導電型のドレイン領域（４２）と、
　前記半導体層（３０）の表面（３０ｓ）に形成され、前記半導体層（３０）の厚さ方向（ｚ方向）および前記第１方向（ｙ方向）の双方と直交する第２方向（ｘ方向）において前記ドレイン領域（４２）と離隔して形成された第１導電型の第１ウェル領域（５０Ａ）と、
　前記第１ウェル領域（５０Ａ）と前記ボディ領域（４０）との間の前記半導体層（３０）の上に形成されたゲート絶縁膜（８５）と、
　前記ボディ領域（４０）の表面（４０ｓ）における前記ゲート絶縁膜（８５）と前記ドレイン領域（４２）との間の部分において形成されたフィールド酸化膜（８０）と、
　前記ゲート絶縁膜（８５）および前記フィールド酸化膜（８０）の上に形成されたゲート電極（１０ＢＧ）と、
　前記第１ウェル領域（５０Ａ）の表面（５０ｓ）に形成された第２導電型のソース領域（５３）と、
　前記半導体層（３０）の厚さ方向（ｚ方向）から視て、前記第１ウェル領域（５０Ａ）のうち前記ソース領域（５３）とは異なる位置に形成された露出領域（５５）と、
　前記ソース領域（５３）に接合された第１コンタクト部（１０１）と、
　前記露出領域（５５）とショットキー接合された第２コンタクト部（１０２）と、
　前記ゲート電極（１０ＢＧ）に接合された第３コンタクト部（１０３）と、
　前記第１コンタクト部（１０１）、前記第２コンタクト部（１０２）、および前記第３コンタクト部（１０３）を互いに電気的に接続する配線（１１０）と、を備える、半導体装置（１０）。
　（付記２）
　前記露出領域（５５）が形成されておらず、前記ソース領域（５３）と、前記半導体層（３０）の厚さ方向（ｚ方向）から視て前記ソース領域（５３）とは異なる位置に形成された第１導電型の高濃度領域（５４）と、を含む第２ウェル領域（５０Ｂ）と、
　前記高濃度領域（５４）に接合された第４コンタクト部（１０４）と、をさらに備え、
　前記高濃度領域（５４）は、前記露出領域（５５）よりも高い不純物濃度を有し、
　前記配線（１１０）は、前記第４コンタクト部（１０４）に電気的に接続されている
　付記１に記載の半導体装置。
　（付記３）
　前記第１ウェル領域（５０Ａ）、前記第２ウェル領域（５０Ｂ）、および前記ボディ領域（４０）は、前記第２方向（ｘ方向）に並んで設けられており、
　前記第１ウェル領域（５０Ａ）と前記第２ウェル領域（５０Ｂ）とは、前記第２方向（ｘ方向）において前記ボディ領域（４０）を挟んで配置されている
　付記２に記載の半導体装置。
　（付記４）
　前記第２ウェル領域（５０Ｂ）は、前記ボディ領域（４０）、前記第１ウェル領域（５０Ａ）、および前記第２ウェル領域（５０Ｂ）が形成される素子形成領域のうち前記第２方向（ｘ方向）の両端部に配置されており、
　前記第１ウェル領域（５０Ａ）は、前記素子形成領域のうち前記第２方向（ｘ方向）の両端部に配置された前記第２ウェル領域（５０Ｂ）の前記第２方向（ｘ方向）の間に配置されている
　付記２に記載の半導体装置。
　（付記５）
　前記第１ウェル領域（５０Ａ）は複数設けられており、
　前記複数の第１ウェル領域（５０Ａ）、前記第２ウェル領域（５０Ｂ）、および前記ボディ領域（４０）は、前記第２方向（ｘ方向）において並んで設けられており、
　前記第２ウェル領域（５０Ｂ）は、前記ボディ領域（４０）、前記第１ウェル領域（５０Ａ）、および前記第２ウェル領域（５０Ｂ）が形成される素子形成領域のうち前記第２方向（ｘ方向）の中央に配置されており、
　前記複数の第１ウェル領域（５０Ａ）は、前記第２方向（ｘ方向）において前記第２ウェル領域（５０Ｂ）の両側に分散して配置されている
　付記２に記載の半導体装置。
　（付記６）
　前記第１ウェル領域（５０Ａ）と前記第２ウェル領域（５０Ｂ）とは、前記第２方向（ｘ方向）において前記ボディ領域（４０）を挟んで配列されており、
　前記第１ウェル領域（５０Ａ）は、前記半導体層（３０）の厚さ方向（ｚ方向）から視て、前記第１ウェル領域（５０Ａ）のうち前記ソース領域（５３）および前記露出領域（５５）の双方とは異なる位置に形成され、前記第１ウェル領域（５０Ａ）よりも高い不純物濃度を有する第１導電型の高濃度領域（５４）を含み、
　前記第１ウェル領域（５０Ａ）の高濃度領域（５４）と前記第２ウェル領域（５０Ｂ）の高濃度領域（５４）とは、前記第１方向（ｙ方向）において互いにずれた位置に配置されている
　付記２に記載の半導体装置。
　（付記７）
　前記第１ウェル領域（５０Ａ）は、前記半導体層（３０）の厚さ方向（ｚ方向）から視て、前記第１ウェル領域（５０Ａ）のうち前記ソース領域（５３）および前記露出領域（５５）の双方とは異なる位置に形成され、前記第１ウェル領域（５０Ａ）よりも高い不純物濃度を有する第１導電型の高濃度領域（５４）を含み、
　前記第１ウェル領域（５０Ａ）の高濃度領域（５４）は、前記第１ウェル領域（５０Ａ）の前記第１方向（ｙ方向）の中央のみに形成されており、
　前記第２ウェル領域（５０Ｂ）の高濃度領域（５４）は、前記第２ウェル領域（５０Ｂ）における前記第１方向（ｙ方向）の中央のみに形成されている
　付記２に記載の半導体装置。
　（付記８）
　前記高濃度領域（５４）の不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、
　前記露出領域（５５）の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である
　付記２～７のいずれか１つに記載の半導体装置。
　（付記９）
　前記第２ウェル領域（５０Ｂ）の表面（５０ｓ）に形成され、不純物濃度が前記第２ウェル領域（５０Ｂ）の不純物濃度よりも高くかつ前記高濃度領域（５４）よりも低い第１導電型の半導体領域である中間領域（５１）を備え、
　前記高濃度領域（５４）は、前記中間領域（５１）の表面に形成されており、
　前記半導体層（３０）の厚さ方向（ｚ方向）から視て、前記第１ウェル領域（５０Ａ）のうち前記ソース領域（５３）とは異なる位置には、前記中間領域（５１）が形成されず、前記露出領域（５５）が形成されている
　付記２～８のいずれか１つに記載の半導体装置。
　（付記１０）
　前記高濃度領域（５４）は、前記第１方向（ｙ方向）および前記第２方向（ｘ方向）の双方に対して対称配置されている
　付記２～９のいずれか１つに記載の半導体装置。
　（付記１１）
　前記ボディ領域（４０）、前記第１ウェル領域（５０Ａ）、前記第２ウェル領域（５０Ｂ）を囲むようにリング状に形成されたリング状領域（６０）と、
　前記リング状領域（６０）の表面（６０ｓ）に形成され、前記露出領域（５５）よりも不純物濃度が高いリング側高濃度領域（６２）と、
　前記半導体層（３０）の厚さ方向（ｚ方向）から視て、前記リング状領域（６０）のうち前記リング側高濃度領域（６２）とは異なる位置に形成されており、前記リング側高濃度領域（６２）よりも不純物濃度が低いリング側露出領域（６４）と、
　前記リング側高濃度領域（６２）に接合された第１リング側コンタクト部（１０５Ａ）と、
　前記リング側露出領域（６４）にショットキー接合された第２リング側コンタクト部（１０５Ｂ）と、をさらに備える
　付記２～１０のいずれか１つに記載の半導体装置。
　（付記１２）
　前記リング側露出領域（６４）の不純物濃度は、前記露出領域（５５）の不純物濃度と等しい
　付記１１に記載の半導体装置。
　（付記１３）
　ＭＯＳＦＥＴ（２１０Ａ～２１０Ｃ）を備える半導体装置（２００）であって、
　第２導電型の半導体層（２３０）と、
　前記半導体層（２３０）の表面（２３０ｓ）に形成され、前記半導体層（２３０）の厚さ方向（ｚ方向）と直交する第１方向（ｙ方向）に延びる第１導電型のドレイン領域（２３１）と、
　前記半導体層（２３０）の表面（２３０ｓ）に形成され、前記半導体層（２３０）の厚さ方向（ｚ方向）および前記第１方向（ｙ方向）の双方と直交する第２方向（ｘ方向）において前記ドレイン領域（２３１）と離隔して形成された第１導電型のソース領域（２３２）と、
　前記ドレイン領域（２３１）と前記ソース領域（２３２）との間の前記半導体層（２３０）の上に形成されたゲート絶縁膜（２３４）と、
　前記ゲート絶縁膜（２３４）の上に形成されたゲート電極（２３５）と、
　前記ドレイン領域（２３１）および前記ソース領域（２３２）の双方を囲むようにリング状に形成された第２導電型の半導体領域であるリング状領域（２３３）と、
　前記リング状領域（２３３）の表面に形成され、不純物濃度が前記リング状領域よりも高い高濃度領域（２３３Ａ）と、
　前記半導体層（２３０）の厚さ方向（ｚ方向）から視て前記リング状領域（２３３）のうち前記高濃度領域（２３３Ａ）とは異なる位置に形成された露出領域（２３３Ｂ）と、
　前記高濃度領域（２３３Ａ）に接合された第１リング側コンタクト部（２５５Ａ，２６５Ａ，２７４Ａ）と、
　前記露出領域（２３３Ｂ）にショットキー接合された第２リング側コンタクト部（２５５Ｂ，２６５Ｂ，２７４Ｂ）と、
　前記第１リング側コンタクト部（２５５Ａ，２６５Ａ，２７４Ａ）、前記第２リング側コンタクト部（２５５Ｂ，２６５Ｂ，２７４Ｂ）、および前記ゲート電極（２３５）を互いに電気的に接続する配線（２８２Ａ，２８２Ｂ，２８２Ｃ）と、を備える、半導体装置。
　（付記１４）
　前記半導体層（２３０）の厚さ方向（ｚ方向）から視た前記リング状領域（２３３）の形状は矩形状であり、
　前記高濃度領域（２３３Ａ）は、前記リング状領域（２３３）の四辺のうち前記第１方向（ｙ方向）に離隔した一対の辺（ＳＡ）および前記第２方向（ｘ方向）に離隔した一対の辺（ＳＢ）のいずれかに形成されている
　付記１３に記載の半導体装置。
　（付記１５）
　前記高濃度領域（２３３Ａ）は、前記リング状領域（２３３）の四辺のうち前記第２方向（ｘ方向）に離隔した一対の辺（ＳＢ）に形成されず、前記第１方向（ｘ方向）に離隔した一対の辺（ＳＡ）のうち前記ソース領域（２３２）と対向した部分に形成されている
　付記１４に記載の半導体装置。
　（付記１６）
　前記ソース領域（２３２）は複数設けられており、
　前記半導体層（２３０）の厚さ方向（ｚ方向）から視た前記リング状領域（２３３）の形状は矩形状であり、
　前記半導体層（２３０）の厚さ方向（ｚ方向）から視て、前記リング状領域（２３３）内において前記複数のソース領域（２３２）が前記第２方向（ｘ方向）に並んで配列されており、
　前記ソース領域（２３２）は、前記リング状領域（２３３）内において前記第２方向（ｘ方向）の両端部に配置されており、
　前記高濃度領域（２３３Ａ）は、前記第１方向（ｙ方向）に離隔した一対の辺（ＳＡ）のうち前記第１方向（ｙ方向）において前記ソース領域（２３２）と対向した部分と、前記第２方向（ｘ方向）に離隔した一対の辺（ＳＢ）のうち前記第２方向（ｘ方向）において前記ソース領域（２３２）と対向した部分との双方に形成されている
　付記１３に記載の半導体装置。
　（付記１７）
　前記高濃度領域（２３３Ａ）の不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、
　前記露出領域（２３３Ｂ）の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である
　付記１３～１６のいずれか１つに記載の半導体装置。
　（付記１８）
　前記露出領域（５５）は、前記第１方向（ｙ方向）および前記第２方向（ｘ方向）において対称配置されている
　付記１～１０のいずれか１つに記載の半導体装置。
　（付記１９）
　前記露出領域（５５）および前記高濃度領域（５４）の双方は、前記第１方向（ｙ方向）および前記第２方向（ｘ方向）において対称配置されている
　付記２～９のいずれか１つに記載の半導体装置。
　（付記２０）
　前記リング側高濃度領域（６２）は、前記第１方向（ｙ方向）および前記第２方向（ｘ方向）において対称配置されている
　付記１１または１２に記載の半導体装置。
　（付記２１）
　前記第２コンタクト部（１０２）の個数は、前記第４コンタクト部（１０４）の個数よりも多い
　付記２～１２のいずれか１つに記載の半導体装置。
　（付記２２）
　前記第４コンタクト部（１０４）の個数は、前記第２コンタクト部（１０２）の個数よりも多い
　付記２～１２のいずれか１つに記載の半導体装置。
　（付記２３）
　前記第２コンタクト部（１０２）の個数は、前記第４コンタクト部（１０４）の個数と等しい
　付記２～１２のいずれか１つに記載の半導体装置。
　（付記２４）
　前記第２リング側コンタクト部（１０５Ｂ）の個数は、前記第１リング側コンタクト部（１０５Ａ）の個数よりも多い
　付記１１または１２に記載の半導体装置。
　（付記２５）
　前記第１リング側コンタクト部（１０５Ａ）の個数は、前記第２リング側コンタクト部（１０５Ｂ）の個数よりも多い
　付記１１または１２に記載の半導体装置。
　（付記２６）
　前記第１リング側コンタクト部（１０５Ａ）の個数は、前記第２リング側コンタクト部（１０５Ｂ）の個数と等しい
　付記１１または１２に記載の半導体装置。
　（付記２７）
　前記第２リング側コンタクト部（２５５Ｂ，２６５Ｂ，２７４Ｂ）の個数は、前記第１リング側コンタクト部（２５５Ａ，２６５Ａ，２７４Ａ）の個数よりも多い
　付記１３～１７のいずれか１つに記載の半導体装置。
　（付記２８）
　前記第１リング側コンタクト部（２５５Ａ，２６５Ａ，２７４Ａ）の個数は、前記第２リング側コンタクト部（２５５Ｂ，２６５Ｂ，２７４Ｂ）の個数よりも多い
　付記１３～１７のいずれか１つに記載の半導体装置。
　（付記２９）
　前記第１リング側コンタクト部（２５５Ａ，２６５Ａ，２７４Ａ）の個数は、前記第２リング側コンタクト部（２５５Ｂ，２６５Ｂ，２７４Ｂ）の個数と等しい
　付記１３～１７のいずれか１つに記載の半導体装置。
　（付記３０）
　ＭＯＳＦＥＴ（１０Ａ～１０Ｃ）を備える半導体装置（１０）であって、
　第１導電型の半導体層（３０）と、
　前記半導体層（３０）の表面（３０ｓ）に形成された第２導電型のボディ領域（４０）と、
　前記ボディ領域（４０）の表面（４０ｓ）に形成され、前記ボディ領域（４０）の周囲の前記半導体層（３０）と離隔して配置され、前記半導体層（３０）の厚さ方向（ｚ方向）と直交する第１方向（ｙ方向）に延びる第２導電型のドレイン領域（４２）と、
　前記半導体層（３０）の表面（３０ｓ）に形成され、前記半導体層（３０）の厚さ方向（ｚ方向）および前記第１方向（ｙ方向）の双方と直交する第２方向（ｘ方向）において前記ドレイン領域（４２）と離隔して形成された第１導電型のウェル領域（５０Ｂ）と、
　前記ウェル領域（５０Ｂ）と前記ボディ領域（４０）との間の前記半導体層（３０）の上に形成されたゲート絶縁膜（８５）と、
　前記ボディ領域（４０）の表面（４０ｓ）における前記ゲート絶縁膜（８５）と前記ドレイン領域（４２）との間の部分において形成されたフィールド酸化膜（８０）と、
　前記ゲート絶縁膜（８５）および前記フィールド酸化膜（８０）の上に形成されたゲート電極（１０ＢＧ）と、
　前記ウェル領域（５０Ｂ）の表面（５０ｓ）に形成された第２導電型のソース領域（５３）と、
　前記ウェル領域（５０Ｂ）のうち前記半導体層（３０）の厚さ方向（ｚ方向）から視て前記ソース領域（５３）とは異なる位置に形成された第１導電型の高濃度領域（５４）と、
　前記ボディ領域（４０）および前記ウェル領域（５０Ｂ）を囲むようにリング状に形成されたリング状領域（６０）と、
　前記リング状領域（６０）の表面（６０ｓ）に形成され、前記露出領域（５５）よりも不純物濃度が高いリング側高濃度領域（６２）と、
　前記半導体層（３０）の厚さ方向（ｚ方向）から視て、前記リング状領域（６０）のうち前記リング側高濃度領域（６２）とは異なる位置に形成されており、前記リング側高濃度領域（６２）よりも不純物濃度が低いリング側露出領域（６４）と、
　前記リング側高濃度領域（６２）に接合された第１リング側コンタクト部（１０５Ａ）と、
　前記リング側露出領域（６４）にショットキー接合された第２リング側コンタクト部（１０５Ｂ）と、
　前記ソース領域（５３）に接合されたソースコンタクト部（１０１）と、
　前記ゲート電極（１０ＢＧ）に接合されたゲートコンタクト部（１０３）と、
　前記ソースコンタクト部（１０１）、前記ゲートコンタクト部（１０３）、前記第１リング側コンタクト部（１０５Ａ）、および前記第２リング側コンタクト部（１０５Ｂ）を互いに電気的に接続する配線（１１０）と、を備える、半導体装置（１０）。
　（付記３１）
　前記第１リング側コンタクト部（１０５Ａ）の個数は、前記第２リング側コンタクト部（１０５Ｂ）の個数よりも多い
　付記３０に記載の半導体装置。
　（付記３２）
　前記第２リング側コンタクト部（１０５Ｂ）の個数は、前記第１リング側コンタクト部（１０５Ａ）の個数よりも多い
　付記３０に記載の半導体装置。
　（付記３３）
　前記第１リング側コンタクト部（１０５Ａ）の個数は、前記第２リング側コンタクト部（１０５Ｂ）の個数と等しい
　付記３０に記載の半導体装置。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲および付記を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１…半導体集積回路
　１０…保護回路（半導体装置）
　１０Ａ…第１ＭＯＳＦＥＴ
　１０Ｂ…第２ＭＯＳＦＥＴ
　１０Ｃ…第３ＭＯＳＦＥＴ
　１０ＢＧ…ゲート電極
　２０…半導体基板
　３０…半導体層
　３０ｓ…表面
　３１…埋め込み層
　４０…ボディ領域
　４０ｓ…表面
　４１…中間ボディ領域
　４２…ドレイン領域
　４３…埋め込みボディ領域
　５０Ａ…第１ウェル領域
　５０Ｂ…第２ウェル領域
　５０ｓ…表面
　５１…ソース中間領域
　５２…中間領域
　５３…ソース領域
　５３Ａ…中央ソース領域
　５４…高濃度領域
　５４Ａ…端部高濃度領域
　５５…露出領域
　５６…高耐圧領域
　６０…リング状領域
　６０ｓ…表面
　６１…リング側中間領域
　６２…リング側高濃度領域
　６３…リング側高耐圧領域
　６４…リング側露出領域
　７０…素子分離領域
　７０ｓ…表面
　７１…素子分離側中間領域
　７２…素子分離側高濃度領域
　７３…素子分離側高耐圧領域
　７４…素子分離側埋め込み層
　８０…フィールド酸化膜
　８１…第１開口
　８２…第２開口
　８３…第３開口
　８４…第４開口
　８５…ゲート絶縁膜
　９０…絶縁層
　９１…第１開口
　９２…第２開口
　９３…第３開口
　９４…第４開口
　９５…第５開口
　９６…第６開口
　９７…第７開口
　１０１…第１コンタクト部
　１０２…第２コンタクト部
　１０３…第３コンタクト部
　１０４…第４コンタクト部
　１０５…第５コンタクト部
　１０５Ａ…第１リング側コンタクト部
　１０５Ｂ…第２リング側コンタクト部
　１０６…第６コンタクト部
　１０７…第７コンタクト部
　１１０…ソース配線（配線）
　１１１…内側ソース配線
　１１２…外側ソース配線
　１２０…ドレイン配線
　１３０…最外周配線
　２００…保護回路
　２１０Ａ…第１ＭＯＳＦＥＴ
　２１０Ｂ…第２ＭＯＳＦＥＴ
　２１０Ｃ…第３ＭＯＳＦＥＴ
　２２０…半導体基板
　２３０…半導体層
　２３０ｓ…表面
　２３０Ａ…第１エピタキシャル層
　２３０Ｂ…第２エピタキシャル層
　２３０Ｃ…第３エピタキシャル層
　２３０Ｄ…第４エピタキシャル層
　２３０Ｅ…第５エピタキシャル層
　２３１…ドレイン領域
　２３２…ソース領域
　２３３…リング状領域
　２３３Ａ…高濃度領域
　２３３Ｂ…露出領域
　２３３ｓ…表面
　２３４…ゲート絶縁膜
　２３５…ゲート電極
　２３６Ａ…第１外周領域
　２３６Ｂ…第２外周領域
　２３７…素子分離帯
　２４０…絶縁層
　２４１…第１開口
　２４２…第２開口
　２４３…第３開口
　２５１…第１コンタクト部
　２５２…第２コンタクト部
　２５３…第３コンタクト部
　２５４…第４コンタクト部
　２５５Ａ…第１リング側コンタクト部
　２５５Ｂ…第２リング側コンタクト部
　２６１…第１コンタクト部
　２６２…第２コンタクト部
　２６３…第３コンタクト部
　２６４…第４コンタクト部
　２６５Ａ…第１リング側コンタクト部
　２６５Ｂ…第２リング側コンタクト部
　２７１…第１コンタクト部
　２７２…第２コンタクト部
　２７３…第３コンタクト部
　２７４Ａ…第１リング側コンタクト部
　２７４Ｂ…第２リング側コンタクト部
　２８１Ａ，２８１Ｂ，２８１Ｃ…ドレイン配線
　２８２Ａ，２８２Ｂ，２８２Ｃ…ソース配線
　ＣＩＴ…内部回路
　Ｒ１…第１抵抗素子
　Ｒ２…第２抵抗素子
　Ｒ３…第３抵抗素子
　ＰＥ…電源電極
　ＰＧ…グランド電極
　ＰＩ…入力電極
　Ｗ１…第１配線
　Ｗ２…第２配線
　Ｗ３…第３配線
　Ｗ４…第４配線
　ＲＨ，ＲＷ…抵抗成分
　ＤＳ…ダイオード成分
　ＳＡ，ＳＢ…一辺

Claims (17)

  1. 　ＭＯＳＦＥＴを備える半導体装置であって、
    　第１導電型の半導体層と、
    　前記半導体層の表面に形成された第２導電型のボディ領域と、
    　前記ボディ領域の表面に形成され、前記ボディ領域の周囲の前記半導体層と離隔して配置され、前記半導体層の厚さ方向と直交する第１方向に延びる第２導電型のドレイン領域と、
    　前記半導体層の表面に形成され、前記半導体層の厚さ方向および前記第１方向の双方と直交する第２方向において前記ドレイン領域と離隔して形成された第１導電型の第１ウェル領域と、
    　前記第１ウェル領域と前記ボディ領域との間の前記半導体層の上に形成されたゲート絶縁膜と、
    　前記ボディ領域の表面における前記ゲート絶縁膜と前記ドレイン領域との間の部分において形成されたフィールド酸化膜と、
    　前記ゲート絶縁膜および前記フィールド酸化膜の上に形成されたゲート電極と、
    　前記第１ウェル領域の表面に形成された第２導電型のソース領域と、
    　前記半導体層の厚さ方向から視て、前記第１ウェル領域のうち前記ソース領域とは異なる位置に形成された露出領域と、
    　前記ソース領域に接合された第１コンタクト部と、
    　前記露出領域とショットキー接合された第２コンタクト部と、
    　前記ゲート電極に接合された第３コンタクト部と、
    　前記第１コンタクト部、前記第２コンタクト部、および前記第３コンタクト部を互いに電気的に接続する配線と、
    を備える、半導体装置。
  2. 　前記露出領域が形成されておらず、前記ソース領域と、前記半導体層の厚さ方向から視て前記ソース領域とは異なる位置に形成された第１導電型の高濃度領域と、を含む第２ウェル領域と、
    　前記高濃度領域に接合された第４コンタクト部と、
    をさらに備え、
    　前記高濃度領域は、前記露出領域よりも高い不純物濃度を有し、
    　前記配線は、前記第４コンタクト部に電気的に接続されている
    　請求項１に記載の半導体装置。
  3. 　前記第１ウェル領域、前記第２ウェル領域、および前記ボディ領域は、前記第２方向に並んで設けられており、
    　前記第１ウェル領域と前記第２ウェル領域とは、前記第２方向において前記ボディ領域を挟んで配置されている
    　請求項２に記載の半導体装置。
  4. 　前記第２ウェル領域は、前記ボディ領域、前記第１ウェル領域、および前記第２ウェル領域が形成される素子形成領域のうち前記第２方向の両端部に配置されており、
    　前記第１ウェル領域は、前記素子形成領域のうち前記第２方向の両端部に配置された前記第２ウェル領域の前記第２方向の間に配置されている
    　請求項２に記載の半導体装置。
  5. 　前記第１ウェル領域は複数設けられており、
    　前記複数の第１ウェル領域、前記第２ウェル領域、および前記ボディ領域は、前記第２方向において並んで設けられており、
    　前記第２ウェル領域は、前記ボディ領域、前記第１ウェル領域、および前記第２ウェル領域が形成される素子形成領域のうち前記第２方向の中央に配置されており、
    　前記複数の第１ウェル領域は、前記第２方向において前記第２ウェル領域の両側に分散して配置されている
    　請求項２に記載の半導体装置。
  6. 　前記第１ウェル領域と前記第２ウェル領域とは、前記第２方向において前記ボディ領域を挟んで配列されており、
    　前記第１ウェル領域は、前記半導体層の厚さ方向から視て、前記第１ウェル領域のうち前記ソース領域および前記露出領域の双方とは異なる位置に形成され、前記第１ウェル領域よりも高い不純物濃度を有する第１導電型の高濃度領域を含み、
    　前記第１ウェル領域の高濃度領域と前記第２ウェル領域の高濃度領域とは、前記第１方向において互いにずれた位置に配置されている
    　請求項２に記載の半導体装置。
  7. 　前記第１ウェル領域は、前記半導体層の厚さ方向から視て、前記第１ウェル領域のうち前記ソース領域および前記露出領域の双方とは異なる位置に形成され、前記第１ウェル領域よりも高い不純物濃度を有する第１導電型の高濃度領域を含み、
    　前記第１ウェル領域の高濃度領域は、前記第１ウェル領域の前記第１方向の中央のみに形成されており、
    　前記第２ウェル領域の高濃度領域は、前記第２ウェル領域における前記第１方向の中央のみに形成されている
    　請求項２に記載の半導体装置。
  8. 　前記高濃度領域の不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、
    　前記露出領域の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である
    　請求項２～７のいずれか一項に記載の半導体装置。
  9. 　前記第２ウェル領域の表面に形成され、不純物濃度が前記第２ウェル領域の不純物濃度よりも高くかつ前記高濃度領域よりも低い第１導電型の半導体領域である中間領域を備え、
    　前記高濃度領域は、前記中間領域の表面に形成されており、
    　前記半導体層の厚さ方向から視て、前記第１ウェル領域のうち前記ソース領域とは異なる位置には、前記中間領域が形成されず、前記露出領域が形成されている
    　請求項２～８のいずれか一項に記載の半導体装置。
  10. 　前記高濃度領域は、前記第１方向および前記第２方向の双方に対して対称配置されている
    　請求項２～９のいずれか一項に記載の半導体装置。
  11. 　前記ボディ領域、前記第１ウェル領域、前記第２ウェル領域を囲むようにリング状に形成されたリング状領域と、
    　前記リング状領域の表面に形成され、前記露出領域よりも不純物濃度が高いリング側高濃度領域と、
    　前記半導体層の厚さ方向から視て、前記リング状領域のうち前記リング側高濃度領域とは異なる位置に形成されており、前記リング側高濃度領域よりも不純物濃度が低いリング側露出領域と、
    　前記リング側高濃度領域に接合された第１リング側コンタクト部と、
    　前記リング側露出領域にショットキー接合された第２リング側コンタクト部と、
    をさらに備える
    　請求項２～１０のいずれか一項に記載の半導体装置。
  12. 　前記リング側露出領域の不純物濃度は、前記露出領域の不純物濃度と等しい
    　請求項１１に記載の半導体装置。
  13. 　ＭＯＳＦＥＴを備える半導体装置であって、
    　第２導電型の半導体層と、
    　前記半導体層の表面に形成され、前記半導体層の厚さ方向と直交する第１方向に延びる第１導電型のドレイン領域と、
    　前記半導体層の表面に形成され、前記半導体層の厚さ方向および前記第１方向の双方と直交する第２方向において前記ドレイン領域と離隔して形成された第１導電型のソース領域と、
    　前記ドレイン領域と前記ソース領域との間の前記半導体層の上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の上に形成されたゲート電極と、
    　前記ドレイン領域および前記ソース領域の双方を囲むようにリング状に形成された第２導電型の半導体領域であるリング状領域と、
    　前記リング状領域の表面に形成され、不純物濃度が前記リング状領域よりも高い高濃度領域と、
    　前記半導体層の厚さ方向から視て前記リング状領域のうち前記高濃度領域とは異なる位置に形成された露出領域と、
    　前記高濃度領域に接合された第１リング側コンタクト部と、
    　前記露出領域にショットキー接合された第２リング側コンタクト部と、
    　前記第１リング側コンタクト部、前記第２リング側コンタクト部、および前記ゲート電極を互いに電気的に接続する配線と、
    を備える、半導体装置。
  14. 　前記半導体層の厚さ方向から視た前記リング状領域の形状は矩形状であり、
    　前記高濃度領域は、前記リング状領域の四辺のうち前記第１方向に離隔した一対の辺および前記第２方向に離隔した一対の辺のいずれかに形成されている
    　請求項１３に記載の半導体装置。
  15. 　前記高濃度領域は、前記リング状領域の四辺のうち前記第２方向に離隔した一対の辺に形成されず、前記第１方向に離隔した一対の辺のうち前記ソース領域と対向した部分に形成されている
    　請求項１４に記載の半導体装置。
  16. 　前記ソース領域は複数設けられており、
    　前記半導体層の厚さ方向から視た前記リング状領域の形状は矩形状であり、
    　前記半導体層の厚さ方向から視て、前記リング状領域内において前記複数のソース領域が前記第２方向に並んで配列されており、
    　前記ソース領域は、前記リング状領域内において前記第２方向の両端部に配置されており、
    　前記高濃度領域は、前記第１方向に離隔した一対の辺のうち前記第１方向において前記ソース領域と対向した部分と、前記第２方向に離隔した一対の辺のうち前記第２方向において前記ソース領域と対向した部分との双方に形成されている
    　請求項１３に記載の半導体装置。
  17. 　前記高濃度領域の不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、
    　前記露出領域の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である
    　請求項１３～１６のいずれか一項に記載の半導体装置。
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