WO2023153276A1 - 半導体素子、半導体素子アレイ、およびウエハ - Google Patents

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semiconductor
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健一郎 八尾
匡廣 吉田
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Furukawa Electric Co Ltd
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    • H01S5/227—Buried mesa structure ; Striped active layer

Definitions

  • the present invention relates to semiconductor devices, semiconductor device arrays, and wafers.
  • Patent Document 1 a technique for manufacturing a plurality of optical semiconductor elements by laminating a semiconductor layer, a conductor layer, etc. on a wafer to form a plurality of optical semiconductor element portions and cutting out the plurality of optical semiconductor element portions from the wafer, known (for example, Patent Document 1).
  • the insulating layer is provided on the wafer so as to straddle the boundaries of the plurality of optical semiconductor element portions, the insulating layer becomes an obstacle. Inconvenient events may occur, such as the cut end face of the optical semiconductor element containing . Moreover, the same inconvenient phenomenon can occur in semiconductor devices other than optical semiconductor devices.
  • one of the objects of the present invention is, for example, a novel improvement that makes it possible to cut out a plurality of semiconductor element portions from a wafer more easily, more reliably, or more accurately. obtaining a processed semiconductor device, a semiconductor device array, and a wafer.
  • the semiconductor element of the present invention includes, for example, a substrate, a plurality of semiconductor layers stacked in a first direction on the substrate, an end face in the first direction, and a peripheral edge when viewed in the direction opposite to the first direction. an insulating layer covering the end face; an electrode provided on the opposite side of the end face from the substrate; and an edge electrically connected to the electrode and the electrode. and at least one wiring extending between the edge and the edge, wherein the end surface is provided with a non-formation region of the insulating layer along the edge, and the insulating layer is displaced from the non-formation region. It has an intervening portion interposed between the end face and the wiring at a position.
  • the semiconductor element may be configured as an optical semiconductor element including an active layer as the semiconductor layer and the electrode for supplying current to the active layer.
  • the semiconductor element may include a plurality of wirings as the wirings, and the wirings may include a first wiring provided on the non-formation region and a second wiring provided on the intermediate portion.
  • the semiconductor element includes a first electrode and a second electrode having different polarities as the electrodes, the first wiring being electrically connected to the first electrode, and the second wiring being connected to the second electrode. may be electrically connected to
  • the second electrode may be electrically connected to the substrate.
  • the semiconductor element includes, as the edges, a first edge positioned forward and rearward in a second direction intersecting the first direction, and a front and rearward edge in a third direction intersecting the first and second directions. a second edge located at the edge, wherein the wiring includes a wiring extending between the electrode and the first edge, and a wiring extending between the electrode and the second edge may
  • the semiconductor element may include a third wiring that is not electrically connected to the electrode and extends between the first edge and the second edge.
  • the semiconductor element of the present invention includes, for example, a substrate, a plurality of semiconductor layers stacked in a first direction on the substrate, an end face in the first direction, and a peripheral edge when viewed in the direction opposite to the first direction. an insulating layer covering the end surface; an electrode provided on the end surface; an electrode electrically connected to the electrode and extending between the electrode and the edge; and at least one wiring, wherein the end face is provided with a non-formation region of the insulating layer along the edge, and the edge is formed in the front and rear of the second direction that intersects the first direction and second edges positioned forward and rearward in a third direction intersecting the first direction and the second direction, and the wiring is formed by connecting the electrode and the first edge. with a wire extending therebetween and no wire extending between the electrode and the second edge.
  • the semiconductor element array of the present invention includes, for example, a substrate, a plurality of semiconductor layers stacked in a first direction on the substrate, an end face in the first direction, and when viewed in the direction opposite to the first direction, a body including first edges located forward and rearward in a second direction that intersects with the first direction; an insulating layer covering the end face; a plurality of electrodes provided on the end face; at least one wiring electrically connected and extending between the electrode and the first edge; and a plurality of semiconductor elements arranged in a third direction intersecting the first direction and the second direction.
  • the end face is provided with an insulating layer non-formation region along the first edge when viewed in a direction opposite to the first direction, and the The insulating layer has an intervening portion interposed between the end face and the wiring at a position shifted from the non-formation region.
  • the plurality of semiconductor element portions may have substantially the same configuration.
  • the semiconductor element array includes two first wirings as the wirings, the electrodes being adjacent to each other in the second direction, and one of the first edges in front and rear in the second direction; two first traces extending between and spaced apart in the third direction, and located at the other first edge of the front and rear in the second direction and spaced apart from each other in the third direction having two ends aligned side by side, extending between the two ends via a position away from the other first edge, and a fourth line aligned in the second direction with the two first wires and wiring.
  • each of the semiconductor element sections may be configured as an optical semiconductor element section having an active layer as the semiconductor layer and the electrode for supplying current to the active layer.
  • the wafer of the present invention comprises, for example, a substrate, a plurality of semiconductor layers laminated on the substrate in a first direction, an end face in the first direction, a second direction intersecting the first direction and the first
  • a wafer provided with a plurality of semiconductor element parts arranged in a matrix in a third direction intersecting the direction and the second direction, wherein the semiconductor element part cut out from the wafer is the semiconductor element or the semiconductor element according to the claim
  • a wafer configured to form an array, wherein a plurality of electrodes as the electrodes are electrically connected via the wiring.
  • each of the semiconductor element portions may be configured as an optical semiconductor element portion having an active layer as the semiconductor layer and the electrode for supplying current to the active layer.
  • the present invention provides new and improved semiconductor devices, semiconductor device arrays, and wafers.
  • FIG. 1 is an exemplary and schematic plan view of the semiconductor device of the first embodiment.
  • FIG. 2 is a cross-sectional view taken along the line II--II in FIG.
  • FIG. 3 is an exemplary and schematic plan view showing a wafer on which a semiconductor element portion to be a semiconductor element according to the first embodiment is formed, and a part thereof.
  • FIG. 4 is a sectional view along IV-IV in FIG.
  • FIG. 5 is an exemplary and schematic plan view of the semiconductor device of the second embodiment.
  • FIG. 6 is an exemplary schematic plan view of part of the wafer of the third embodiment.
  • FIG. 7 is an exemplary and schematic plan view of the semiconductor device of the fourth embodiment.
  • FIG. 8 is an exemplary and schematic plan view of the semiconductor device of the fifth embodiment.
  • FIG. 9 is an exemplary and schematic plan view of the semiconductor device of the sixth embodiment.
  • FIG. 10 is an exemplary schematic plan view of part of the wafer of the seventh embodiment.
  • 11 is an exemplary schematic plan view of section XI of FIG. 10.
  • FIG. 12 is an exemplary schematic plan view of a semiconductor element array cut out from the wafer of the seventh embodiment.
  • Exemplary embodiments of the present invention are disclosed below.
  • the configurations of the embodiments shown below and the actions and results (effects) brought about by the configurations are examples.
  • the present invention can be realized by configurations other than those disclosed in the following embodiments.
  • the X direction is indicated by the arrow X
  • the Y direction is indicated by the arrow Y
  • the Z direction is indicated by the arrow Z.
  • the X-, Y-, and Z-directions intersect each other and are orthogonal to each other.
  • the X direction is referred to as the longitudinal direction or extension direction
  • the Y direction as the lateral direction or width direction
  • the Z direction as the stacking direction or height direction.
  • each figure is a schematic diagram for the purpose of explanation, and the scale and proportions of each figure and the actual product do not necessarily match.
  • FIG. 1 is a plan view of the semiconductor device 100A (100) of the first embodiment, and FIG. 2 is a sectional view taken along line II-II of FIG.
  • the semiconductor device 100A is configured as, for example, a known semiconductor optical amplifier.
  • a semiconductor device 100A includes a body 11 including a substrate 10 and a plurality of semiconductor layers, an insulating layer 12 and electrodes 31 and 32 formed on the body 11, and the electrodes 31 and 32 formed on the body 11. and conductor layers 41 and 42 electrically connected to 32 .
  • the body 11 also includes a second layer 20c as an active layer extending in the X direction.
  • the second layer 20c extends substantially along the X direction with a predetermined width in the Y direction and a predetermined height in the Z direction at a substantially constant position in the Z direction.
  • the substrate 10 has a substantially constant thickness in the Z direction and spreads across the Z direction.
  • the substrate 10 has a surface 10a and a surface 10b.
  • the surface 10a faces the Z direction and intersects the Z direction.
  • the surface 10b is located on the opposite side of the surface 10a, faces in the direction opposite to the Z direction, and intersects the Z direction.
  • the substrate 10 is made of n-InP, for example.
  • a plurality of semiconductor layers such as first to third layers 20b to 20d, current blocking layers 20e and 20f, and a clad layer 20g are laminated in the Z direction on the surface 10a of the substrate 10. ing.
  • the Z direction is an example of a first direction.
  • the body 11 also has a mesa 21 including the first layer 20b to the third layer 20d. As described above, the second layer 20c included in the mesa 21 is an active layer and functions as an optical waveguide.
  • the body 11 has an embedded waveguide structure (BH waveguide structure).
  • the first layer 20b is made of n-InP, for example, and functions as a cladding layer in the mesa 21.
  • the second layer 20c has a laminated structure containing n-InGaAsP, for example, and is a so-called quaternary layer. Since the second layer 20c functions as an active layer, it has a composition that functions appropriately for light in the 1.55 [ ⁇ m] wavelength band, for example.
  • the third layer 20d is made of p-InP, for example, and functions as a clad layer in the mesa 21.
  • the mesa 21 is surrounded by current blocking layers 20e and 20f and a cladding layer 20g adjacent in the Z direction.
  • the current blocking layer 20e is made of p-InP, for example, and the current blocking layer 20f is made of n-InP, for example.
  • the clad layer 20g is made of, for example, p-InP.
  • Conductor layers 41 and 42 are provided on the clad layer 20g, that is, on the side opposite to the substrate 10 with respect to the clad layer 20g.
  • an electrode 31 is provided on the conductor layer 41, that is, on the side opposite to the substrate 10 with respect to the conductor layer 41, and on the conductor layer 42, that is, on the side opposite to the substrate 10 with respect to the conductor layer 42,
  • An electrode 32 is provided.
  • the electrodes 31 and 32 have different polarities.
  • the electrode 31 is separated from the active layer in the Z direction and constitutes a P-side electrode. It can be said that the conductor layer 41 also constitutes a part of the P-side electrode.
  • the end face (side surface) of the body 11 in the Y direction and the direction opposite to the Y direction and the end face 11a (upper surface) in the Z direction are covered with the insulating layer 12 except for an opening on the body 11 through which the conductor layer 41 penetrates.
  • the conductor layer 41 is in contact with the end face 11a, and the electrode 31 is electrically connected to the end face 11a through the conductor layer 41.
  • the insulating layer 12 is made of SiN, for example.
  • the insulating layer 12 is interposed between the end surface 11 a and the conductor layer 42 and the electrode 32 .
  • the conductor layer 42 and the electrode 32 are insulated from the end surface 11a.
  • the conductor layer 42 is separated from the conductor layer 41 in the Y direction and extends to the side and bottom surfaces of the recess 11c provided on the body 11 .
  • An opening is provided in the insulating layer 12 at the bottom surface of the recess 11c, and the conductor layer 42 is electrically connected to the substrate 10 in the opening.
  • a current can be passed through a plurality of semiconductor layers.
  • the semiconductor device 100 is configured as an optical semiconductor device such as a semiconductor optical amplifier, the current can activate the second layer 20c.
  • the body 11 has a quadrangular shape in plan view when viewed in the direction opposite to the Z direction.
  • the body 11 has edges 11d1, 11d2, 11d3, and 11d4 forming the periphery in plan view.
  • the edge 11d1 extends along the Y direction at the end in the X direction.
  • the edge 11d2 extends along the Y direction at the end opposite to the X direction.
  • the edge 11d3 extends along the X direction at the end in the Y direction.
  • the edge 11d4 extends along the X direction at the end opposite to the Y direction.
  • Edges 11d1 and 11d2 are examples of first edges
  • edges 11d3 and 11d4 are examples of second edges.
  • the X direction is an example of the second direction
  • the Y direction is an example of the third direction.
  • the end face 11a is covered with an insulating layer 12.
  • the insulating layer 12 has a covering portion 12a covering the end surface 11a except for the openings through which the conductor layers 41 and 42 pass.
  • the peripheral portion of the covering portion 12a is separated from the edges 11d1, 11d2, 11d3 and 11d4.
  • the end face 11a has a covered area Ac covered with the covering part 12a and an unformed area Ae where the covering part 12a (insulating layer 12) is not formed along the edges 11d1, 11d2, 11d3, and 11d4. ing.
  • the non-formation area Ae extends with a substantially constant width along the edges 11d1, 11d2, 11d3, and 11d4, but the width may not be constant.
  • the non-formation area Ae may also be referred to as an exposed area.
  • FIG. 3 is a plan view showing the wafer W and a portion of the wafer W in an enlarged manner.
  • a plurality of semiconductor element portions S arranged in a matrix are collectively formed on a substrate 10 of a wafer W by a semiconductor process.
  • the semiconductor element 100A (100) is obtained by cutting along the cutting line CLx extending in the Y direction and the cutting line CLy extending in the Y direction. That is, the semiconductor element section S has substantially the same configuration as the semiconductor element 100 .
  • Cutting line CLx forms edges 11d1 and 11d2 in semiconductor element 100
  • cutting line CLy forms edges 11d3 and 11d4 in semiconductor element 100.
  • FIG. Note that the cutting lines CLx and CLy may also be referred to as planned cutting lines or imaginary boundary lines.
  • the presence of the insulating layer 12 makes it difficult to cut the wafer W along the cutting lines CLx and CLy.
  • the edges 11d1, 11d2, 11d3, and 11d4 of the cut semiconductor element 100A may be roughened and uneven. Therefore, in the present embodiment, on the end face 11a of the wafer W, along the cutting lines CLx and CLy, a band-shaped region Ae in which the insulating layer 12 is not formed is provided centering on the cutting lines CLx and CLy. ing.
  • the cutting along the cutting lines CLx and CLy it is possible to avoid the occurrence of an undesirable event due to the insulating layer 12 .
  • the electrodes 31 and 32 are formed in a state in which the semiconductor element portion S is integrated with the wafer W, like other components of the semiconductor element 100A (100).
  • the electrodes 31 and 32 are formed to have a predetermined shape at predetermined positions on the conductor layers 41 and 42 provided in each semiconductor element portion S by an electrolytic plating method.
  • the electrodes 31 and 32 are formed by electrolytic plating, if the potential difference between the plurality of conductor layers 41 or the plurality of conductor layers 42 on the wafer W is large, the thickness of the electrodes 31 and 32 in the Z direction.
  • variations may occur. Such variations in the shape of the electrodes 31 and 32 may contribute to variations in the performance of the semiconductor device 100 (individual differences).
  • wiring portions 41b and 42b are provided on the conductor layers 41 and 42 of each semiconductor element portion S (semiconductor element 100).
  • the wiring portion 41b electrically connects a plurality of covering portions 41a adjacent to each other on the wafer W in the X direction.
  • the wiring portion 42b electrically connects the plurality of covering portions 42a adjacent to each other on the wafer W in the X direction.
  • the potential difference between the plurality of conductor layers 41 and between the plurality of conductor layers 42 between the plurality of semiconductor element portions S can be made smaller.
  • wiring portion 41b extends between electrode 31 and edge 11d1 or edge 11d2
  • wiring portion 42b extends between electrode 32 and edge 11d1 or edge 11d2.
  • the wiring portions 41b and 42b are examples of wiring.
  • the insulating layer 12 is not provided in the non-formation regions Ae along the cutting lines CLx and CLy, whereas the wiring portions 41b and 42b are provided across the cutting lines CLy. I'm in.
  • both of the wiring portions 41b and 42b electrically connected to the electrodes 31 and 32 having different polarities are in contact with the non-formation region Ae of the end surface 11a, the wiring portions 41b and 42b A short circuit of current may occur between them.
  • FIG. 4 is a sectional view along IV-IV in FIG.
  • one of the wiring portions 41b and 42b which corresponds to the wiring portion 42b in this embodiment as an example, is connected to the wiring portion 42b and the end surface 11a.
  • An intervening portion 12b intervening between is provided. As shown in FIG.
  • the intervening portion 12b extends forward in the X direction and rearward in the X direction from the covering portion 12a of the insulating layer 12 at the position where the wiring portion 42b is provided, and the non-formation region Ae. are divided.
  • the intervening portion 12b is interposed between the wiring portion 42b and the end face 11a at a position shifted from the non-formation region Ae.
  • the wiring part 41b is provided on the non-formation region Ae, and is an example of the first wiring.
  • the wiring portion 42b is provided on the intervening portion 12b and is an example of a second wiring.
  • the electrode 31 is an example of a first electrode
  • the electrode 32 is an example of a second electrode.
  • the intervening portion 12b as the insulating layer 12 is provided at the position where the wiring portion 42b is provided.
  • the section in which the intervening portion 12b is provided is relatively short, and the insulating layer 12 is not provided in other sections of the cutting lines CLx and CLy. In the cutting of the insulating layer 12 as described above, the inconvenience caused by the insulating layer 12 can be avoided.
  • the present embodiment by providing the non-formation regions Ae of the insulating layer 12 along the cutting lines CLx and CLy, the occurrence of an inconvenient event due to the insulating layer 12 during cutting of the wafer W can be prevented.
  • the wiring portions 41b and 42b while avoiding this, variations in the electrodes 31 and 32 formed on the wafer W by the electroplating method can be suppressed.
  • the electrode 31 in the semiconductor element 100 can be prevented from being caused by the insulating layer 12 when the wafer W is cut. , 32 can be prevented from short-circuiting between the wiring portions 41b and 42b.
  • the wiring portion 42b (the conductor layer 42) is electrically connected to the substrate 10 in this embodiment.
  • the intervening portion 12b is provided between the wiring portion 42b electrically connected to the substrate 10 and the non-formation region Ae, so that the non-uniformity between the end surface 11a and the substrate 10 is eliminated. Intentional short circuit of current can be prevented.
  • a semiconductor element array (not shown) can be obtained by cutting out a plurality of semiconductor element portions S adjacent in the Y direction from the wafer W in an integrated state.
  • Such a configuration is suitable, for example, for application to optical devices having a plurality of semiconductor optical amplifiers, such as optical matrix switches.
  • FIG. 5 is a plan view of the semiconductor device 100B (100) of the second embodiment.
  • intervening portions 12b are provided not only between the wiring portion 42b and the end face 11a, but also between the wiring portion 41b and the end face 11a.
  • the insulating layer 12 may be provided at a position separate from the intervening portion 12b as long as it is within a range where occurrence of an undesirable event due to the insulating layer 12 during the cutting of the wafer W can be avoided.
  • the length along the edges 11d1 to 11d4 of the non-formation area Ae may be shorter.
  • FIG. 6 is a plan view of the wafer W of the third embodiment. As shown in FIG. 6, the wafer W of this embodiment is provided with wiring portions 41c and 42c in addition to the wiring portions 41b and 42b similar to those of the above embodiment.
  • the wiring portions 41c and 42c electrically connect the electrodes 31 and 32 adjacent to each other in the Y direction in the two semiconductor element portions S adjacent to each other in the Y direction.
  • the wiring portion 41c extends in the Y direction from the covering portion 41a of the conductor layer 41 to the cutting line CLx
  • the wiring portion 42c extends in the opposite direction of the Y direction from the covering portion 42a of the conductor layer 42 to the cutting line CLx. ing.
  • the end of the wiring portion 41c and the end of the wiring portion 42c at the cutting line CLx face each other and are electrically connected to each other.
  • the end of the wiring portion 41c at the edge 11d3 and the end of the wiring portion 42c at the edge 11d4 are aligned in the Y direction.
  • the wiring portions 41b, 42b, 41c, and 42c electrically connect more covering portions 41a and 42a, and these covering portions 41a and 42a are electrically connected.
  • the potential difference between them can be made smaller. Therefore, according to the present embodiment, it is possible to further suppress variations in the specifications of the electrodes 31 and 32 among the plurality of semiconductor elements 100 and, in turn, variations in the performance of the semiconductor elements 100 .
  • the wiring portions 41c and 42c are both provided on the intervening portion 12b and are an example of the second wiring.
  • FIG. 7 is a plan view of the semiconductor device 100D (100) of the fourth embodiment.
  • the semiconductor device 100D of this embodiment has a U-shaped waveguide including two second layers 20c and one passive portion 20u arranged at approximately the same position in the Z direction. have.
  • the two second layers 20c both extend in the X direction and are arranged substantially parallel to each other with a gap in the Y direction.
  • the passive part 20u is curved in a convex shape in the direction opposite to the X direction, and connects the ends of the two second layers 20c in the direction opposite to the X direction.
  • the semiconductor element 100D of this embodiment also has the non-formation region Ae, the wiring portions 41b and 42b, and the intervening portion 12b, similar to the first embodiment. Therefore, this embodiment can also provide the same effects as the first embodiment.
  • FIG. 8 is a plan view of the semiconductor device 100E (100) of the fifth embodiment.
  • the semiconductor element 100E of this embodiment has two second layers 20c, and has the same configuration as in FIGS. 1 and 2 corresponding to each of the second layers 20c. ing.
  • the semiconductor device 100E has two sets of configurations similar to those of the first embodiment.
  • the two second layers 20c can be operated independently.
  • the semiconductor element 100E of the present embodiment also has the non-formation region Ae, the wiring portions 41b and 42b, and the intervening portion 12b as in the first embodiment. Therefore, this embodiment can also provide the same effects as the first embodiment.
  • the semiconductor element 100 having the second layer 20c and three or more sets of structures corresponding to the second layer 20c also has the non-formation region Ae, the wiring portions 41b and 42b, and the intervening portions, similarly to the first embodiment. 12b, the same effects as those of the first embodiment can be obtained.
  • FIG. 9 is a plan view of the semiconductor element 100F (100) of the sixth embodiment.
  • the semiconductor element 100F of this embodiment also has two second layers 20c, like the fifth embodiment.
  • the electrode 32 is shared for the actuation of the two second layers 20c. Therefore, the semiconductor element 100F has two electrodes 31 and one electrode 31 .
  • the semiconductor element 100E of the present embodiment also has the non-formation region Ae, the wiring portions 41b and 42b, and the intervening portion 12b as in the first embodiment. Therefore, this embodiment can also provide the same effects as the first embodiment.
  • FIG. 10 is a plan view of the wafer W of the seventh embodiment. Moreover, FIG. 11 is an enlarged view of the XI section of FIG.
  • a plurality of semiconductor element portions S-1 to S-4 (semiconductor elements 100G) formed on the wafer W have substantially the same configuration as the semiconductor element 100F of the sixth embodiment. ing.
  • the wafer W of this embodiment is provided with wiring portions 41d and 43 in addition to the wiring portions 41b and 42b similar to those of the above embodiment.
  • the wiring portions 41d and 43 electrically connect the electrodes 31G (31) adjacent to each other in the Y direction in the two semiconductor element portions S-1 and S-2 adjacent to each other in the Y direction.
  • the wiring portions 41d and 43 pass through the four semiconductor element portions S-1 to S-4.
  • the wiring portions 41d provided in the semiconductor element portions S-1 and S-2 extend from the electrode 31 in the opposite direction of the X direction to the cutting line CLy (edge 11d2). extends to
  • the wiring portions 43 provided in the semiconductor element portions S-3 and S-4 each have an L-shape, and are separated by a cutting line CLy (edge 11d1) and a cutting line CLx (edge 11d3 or edge 11d4). extends between In the wafer W, the end portion 41d1 of the wiring portion 41d and the end portion 43a of the wiring portion 43 at the cutting line CLy face each other and are electrically connected to each other.
  • the ends 43b of the two wiring portions 43 on the cutting line CLx face each other and are electrically connected to each other. Therefore, in the semiconductor element 100G cut out from the wafer W, the end portion 43a of the wiring portion 43 at the edge 11d1 and the end portion 41d1 of the wiring portion 41d at the edge 11d2 are aligned in the X direction, and the wiring portion at the edge 11d3. 43 and the end 43b of the wiring portion 43 at the edge 11d4 are arranged in the Y direction.
  • more covering portions 41a and 42a are electrically connected by wiring portions 41b, 42b, 41d, and 43 in electrolytic plating for forming electrodes 31 and 32, as in the third embodiment.
  • the potential difference between the covering portions 41a and 42a can be further reduced. Therefore, according to the present embodiment, it is possible to further suppress variations in the specifications of the electrodes 31 and 32 among the plurality of semiconductor elements 100 and, in turn, variations in the performance of the semiconductor elements 100 .
  • FIG. 12 is a plan view of a semiconductor element array 200 integrally having a plurality of semiconductor element portions S of this embodiment arranged in the Y direction.
  • the semiconductor element array 200 has wiring portions 41b, 42b, 41d, 43, and a wiring portion 44 integrally having wiring portions 43 adjacent to each other in the Y direction.
  • the wiring portions 41b, 42b, 41d extend between the electrode 31 or the electrode 32 and the edge 11d1 or the edge 11d2.
  • the wiring portions 43 and 44 are not connected to any of the electrodes 31 and 32, have a U-shaped or L-shaped shape, and extend between the edge 11d1 and the edge 11d1 or the edges 11d3 and 11d4.
  • the electrodes 31 and 32 adjacent to each other in the Y direction are formed. However, they cannot be used because they are electrically connected through the wiring portions 41c and 42c and short-circuited. This is because the wiring portions 41c and 42c electrically connecting the electrodes 31 and 32 on the wafer W pass through only the cutting lines CLx which are not cut when forming the semiconductor element array.
  • the wiring portions 41d, 43, 44 extending between the electrodes 31, 32 adjacent in the Y direction are cut when forming the semiconductor element array 200, as shown in FIG. Since the electrodes 31 and 32 are separated at the cutting line CLy, the semiconductor element array 200 in which the electrodes 31 and 32 are not short-circuited by the wiring portions 41d, 43 and 44 can be obtained.
  • the semiconductor element portion S (semiconductor element 100G) of the present embodiment includes wiring portions 41b, 42b, 41d, but does not have wiring portions extending between the electrodes 31, 32 and the edges 11d3, 11d4.
  • the semiconductor element 100G also has a wiring portion 43 electrically insulated from the electrodes 31 and 32 and extending between the edge 11d1 and the edge 11d3 or the edge 11d4.
  • the wiring portion 43 is an example of a third wiring.
  • the semiconductor element array 200 of this embodiment also has a U-shaped wiring portion 44 extending between two ends 43a (see FIG. 11) that are separated in the Y direction facing the edge 11d1 (see FIG. 12). reference).
  • the wiring portion 44 is substantially aligned in the X direction with the two wiring portions 41d facing the edge 11d2.
  • the wiring portion 44 is an example of a fourth wiring.
  • the optical semiconductor element can be applied to a laser emitting element such as a DFB semiconductor laser, or a semiconductor element other than an optical semiconductor element.
  • the present invention can be used for semiconductor devices, semiconductor device arrays, and wafers.
  • SYMBOLS 10 Substrate 10a... Surface 10b... Surface 11... Body 11a... End surface 11c... Recessed part 11d1, 11d2... Edge (first edge) 11d3, 11d4... Edge (second edge) DESCRIPTION OF SYMBOLS 12... Insulating layer 12a... Covering part 12b... Interposed part 20b... First layer (semiconductor layer) 20c... Second layer (semiconductor layer) 20d... Third layer (semiconductor layer) 20e... Current blocking layer (semiconductor layer) 20f... Current blocking layer (semiconductor layer) 20g...
  • Wiring portion (wiring, fourth wiring) 100, 100A to 100G Semiconductor element 200 Semiconductor element array Ac Covered area Ae Non-formation area CLx, CLy Cutting line S, S-1 to S-4 Semiconductor element part W Wafer X Direction (second direction) Y... direction (third direction) Z direction (first direction)

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Abstract

半導体素子は、例えば、基板と、当該基板上に第一方向に積層された複数の半導体層と、第一方向の端面と、第一方向の反対方向に見た場合における周縁を構成するエッジと、を含むボディと、端面を覆う絶縁層と、端面に対して基板とは反対側に設けられた電極と、電極と電気的に接続されるとともに当該電極とエッジとの間で延びた少なくとも一つの配線と、を備え、端面には、エッジに沿って絶縁層の不形成領域が設けられ、絶縁層は、不形成領域とずれた位置で端面と配線との間に介在した介在部位を有する。

Description

半導体素子、半導体素子アレイ、およびウエハ
　本発明は、半導体素子、半導体素子アレイ、およびウエハに関する。
　従来、ウエハ上に半導体層や導体層等を積層して複数の光半導体素子部を形成し、当該複数の光半導体素子部をウエハから切り出すことにより、複数の光半導体素子を製造する技術が、知られている（例えば、特許文献１）。
　特許文献１では、ウエハ上で隣接する電極間が配線（導通線）によって電気的に接続されている。これにより、光半導体素子の製造工程において当該光半導体素子のそれぞれに設けられる電極を電解メッキによって形成する際に、各部の電位差によって電極の厚さのばらつき（個体差）が生じるのが抑制されている。半導体層の上面と配線との間には、誘電体層のような絶縁層が設けられている。
特開２０１４－１３９９９６号公報
　しかしながら、絶縁層がウエハ上で複数の光半導体素子部の境界を跨ぐように設けられていると、当該絶縁層が障害となり、例えば、光半導体素子部がウエハから切り出され難くなったり、活性層を含む光半導体素子の切断された端面が荒れやすくなったりするなど、不都合な事象が生じる虞があった。また、これと同様の不都合な事象は、光半導体素子ではない半導体素子でも起こりうる。
　そこで、本発明の課題の一つは、例えば、ウエハからの複数の半導体素子部の切り出しを、より容易に、より確実に、あるいはより精度良く実行することが可能となるような、新規な改善された半導体素子、半導体素子アレイ、およびウエハを得ること、である。
　本発明の半導体素子は、例えば、基板と、当該基板上に第一方向に積層された複数の半導体層と、前記第一方向の端面と、前記第一方向の反対方向に見た場合における周縁を構成するエッジと、を含むボディと、前記端面を覆う絶縁層と、前記端面に対して前記基板とは反対側に設けられた電極と、前記電極と電気的に接続されるとともに当該電極と前記エッジとの間で延びた少なくとも一つの配線と、を備え、前記端面には、前記エッジに沿って前記絶縁層の不形成領域が設けられ、前記絶縁層は、前記不形成領域とずれた位置で前記端面と前記配線との間に介在した介在部位を有する。
　前記半導体素子は、前記半導体層としての活性層と、当該活性層に対して電流を供給する前記電極とを備えた、光半導体素子として構成されてもよい。
　前記半導体素子は、前記配線として複数の配線を備え、前記配線は、前記不形成領域上に設けられた第一配線と、前記介在部位上に設けられた第二配線と、を含んでもよい。
　前記半導体素子は、前記電極として互いに極性の異なる第一電極と第二電極とを備え、前記第一配線は、前記第一電極と電気的に接続され、前記第二配線は、前記第二電極と電気的に接続されてもよい。
　前記半導体素子では、前記第二電極は、前記基板と電気的に接続されてもよい。
　前記半導体素子は、前記エッジとして、前記第一方向と交差した第二方向の前方および後方に位置した第一エッジと、前記第一方向および前記第二方向と交差した第三方向の前方および後方に位置した第二エッジと、を備え、前記配線として、前記電極と前記第一エッジとの間で延びた配線を備えるとともに、前記電極と前記第二エッジとの間で延びた配線を備えなくてもよい。
　前記半導体素子は、前記電極とは電気的に接続されず、前記第一エッジと前記第二エッジとの間で延びた第三配線を備えてもよい。
　本発明の半導体素子は、例えば、基板と、当該基板上に第一方向に積層された複数の半導体層と、前記第一方向の端面と、前記第一方向の反対方向に見た場合における周縁を構成するエッジと、を含むボディと、前記端面を覆う絶縁層と、前記端面の上に設けられた電極と、前記電極と電気的に接続されるとともに当該電極と前記エッジとの間で延びた少なくとも一つの配線と、を備え、前記端面には、前記エッジに沿った前記絶縁層の不形成領域が設けられ、前記エッジとして、前記第一方向と交差した第二方向の前方および後方に位置した第一エッジと、前記第一方向および前記第二方向と交差した第三方向の前方および後方に位置した第二エッジと、を備え、前記配線として、前記電極と前記第一エッジとの間で延びた配線を備えるとともに、前記電極と前記第二エッジとの間で延びた配線を備えない。
　本発明の半導体素子アレイは、例えば、基板と、当該基板上に第一方向に積層された複数の半導体層と、前記第一方向の端面と、前記第一方向の反対方向に見た場合に前記第一方向と交差した第二方向の前方および後方に位置した第一エッジと、を含むボディと、前記端面を覆う絶縁層と、前記端面上に設けられた複数の電極と、前記電極と電気的に接続されるとともに当該電極と前記第一エッジとの間で延びた少なくとも一つの配線と、を備え、前記第一方向および前記第二方向と交差した第三方向に並ぶ複数の半導体素子部が構成された、半導体素子アレイであって、前記端面には、前記第一方向の反対方向に見た場合に、前記第一エッジに沿って絶縁層の不形成領域が設けられるとともに、前記絶縁層は、前記不形成領域とずれた位置で前記端面と前記配線との間に介在した介在部位を有する。
　前記半導体素子アレイでは、前記複数の半導体素子部は、略同一の構成を有してもよい。
　前記半導体素子アレイは、前記配線としての二つの第一配線であって、前記第二方向に互いに隣接した電極のそれぞれと、前記第二方向の前方および後方のうち一方の前記第一エッジと、の間で延び、前記第三方向に間隔をあけて並んだ二つの第一配線と、前記第二方向の前方および後方のうちの他方の第一エッジに位置するとともに互いに第三方向間隔をあけて並んだ二つの端部を有し、当該他方の第一エッジから離れた位置を経由して前記二つの端部間で延び、前記二つの第一配線と前記第二方向に並んだ第四配線と、を備えてもよい。
　前記半導体素子アレイでは、前記半導体素子部は、それぞれ、前記半導体層としての活性層と当該活性層に対して電流を供給する前記電極とを有した光半導体素子部として構成されてもよい。
　本発明のウエハは、例えば、基板と、前記基板上に第一方向に積層された複数の半導体層と、前記第一方向の端面と、前記第一方向と交差した第二方向および前記第一方向および前記第二方向と交差した第三方向にマトリクス状に並んだ複数の半導体素子部を備えたウエハであって、当該ウエハから切り出した半導体素子部が、上記半導体素子、または請上記半導体素子アレイとなるよう構成されたウエハであって、前記電極としての複数の電極が前記配線を介して電気的に接続される。
　前記ウエハでは、前記半導体素子部は、それぞれ、前記半導体層としての活性層と当該活性層に対して電流を供給する前記電極とを有した光半導体素子部として構成されてもよい。
　本発明によれば、新規な改善された半導体素子、半導体素子アレイ、およびウエハを得ることができる。
図１は、第１実施形態の半導体素子の例示的かつ模式的な平面図である。 図２は、図１のII－II断面図である。 図３は、第１実施形態の半導体素子となる半導体素子部が形成されたウエハおよびその一部を示す例示的かつ模式的な平面図である。 図４は、図１のIV－IV断面図である。 図５は、第２実施形態の半導体素子の例示的かつ模式的な平面図である。 図６は、第３実施形態のウエハの一部の例示的かつ模式的な平面図である。 図７は、第４実施形態の半導体素子の例示的かつ模式的な平面図である。 図８は、第５実施形態の半導体素子の例示的かつ模式的な平面図である。 図９は、第６実施形態の半導体素子の例示的かつ模式的な平面図である。 図１０は、第７実施形態のウエハの一部の例示的かつ模式的な平面図である。 図１１は、図１０のXI部の例示的かつ模式的な平面図である。 図１２は、第７実施形態のウエハから切り出された半導体素子アレイの例示的かつ模式的な平面図である。
　以下、本発明の例示的な実施形態が開示される。以下に示される実施形態の構成、ならびに当該構成によってもたらされる作用および結果（効果）は、一例である。本発明は、以下の実施形態に開示される構成以外によっても実現可能である。また、本発明によれば、構成によって得られる種々の効果（派生的な効果も含む）のうち少なくとも一つを得ることが可能である。
　以下に示される複数の実施形態は、同様の構成を備えている。よって、各実施形態の構成によれば、当該同様の構成に基づく同様の作用および効果が得られる。また、以下では、それら同様の構成には同様の符号が付与されるとともに、重複する説明が省略される場合がある。
　本明細書において、序数は、方向や、部材、部位等を区別するために便宜上付与されており、優先順位や順番を示すものではない。
　各図において、Ｘ方向を矢印Ｘで表し、Ｙ方向を矢印Ｙで表し、Ｚ方向を矢印Ｚで表す。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差するとともに互いに直交している。また、以下では、Ｘ方向を長手方向若しくは延び方向、Ｙ方向を短手方向若しくは幅方向、Ｚ方向を積層方向若しくは高さ方向と称する。
　また、各図は説明を目的とした模式図であって、各図と実物とでスケールや比率は、必ずしも一致しない。
［第１実施形態］
　図１は、第１実施形態の半導体素子１００Ａ（１００）の平面図であり、図２は、図１のII－II断面図である。半導体素子１００Ａは、例えば、公知の半導体光増幅器として構成される。
　図１，２に示されるように、半導体素子１００Ａは、基板１０と複数の半導体層とを含むボディ１１と、ボディ１１上に形成された絶縁層１２および電極３１，３２と、当該電極３１，３２と電気的に接続された導体層４１，４２と、を備えている。
　また、ボディ１１内には、Ｘ方向に延びた活性層としての第二層２０ｃが含まれている。第二層２０ｃは、Ｚ方向における略一定の位置において、Ｙ方向における所定幅およびＺ方向における所定高さで、Ｘ方向に略沿って延びている。
　図２に示されるように、基板１０は、Ｚ方向に略一定の厚さを有し、Ｚ方向と交差して広がっている。図２に示されるように、基板１０は、面１０ａと、面１０ｂと、を有している。面１０ａは、Ｚ方向を向くとともに、Ｚ方向と交差している。また、面１０ｂは、面１０ａとは反対側に位置し、Ｚ方向の反対方向を向くとともに、Ｚ方向と交差している。基板１０は、例えば、n-InPで作られている。
　ボディ１１において、基板１０の面１０ａ上には、例えば、第一層２０ｂ～第三層２０ｄ、電流阻止層２０ｅ，２０ｆ、およびクラッド層２０ｇのような複数の半導体層が、Ｚ方向に積層されている。Ｚ方向は第一方向の一例である。
　また、ボディ１１は、第一層２０ｂ～第三層２０ｄを含むメサ２１を有している。上述したように、メサ２１に含まれる第二層２０ｃは活性層であり、光導波路として機能する。ボディ１１は、埋め込み導波路構造（ＢＨ導波路構造）を有している。
　第一層２０ｂは、例えば、n-InPで作られており、メサ２１においては、クラッド層として機能する。
　第二層２０ｃは、例えば、n-InGaAsPを含んだ積層構造を有しており、所謂四元層である。第二層２０ｃは、活性層として機能するため、例えば、波長１．５５［μｍ］帯の光に対して適切に機能する組成を有している。
　第三層２０ｄは、例えば、p-InPで作られており、メサ２１において、クラッド層として機能する。
　ボディ１１内で、メサ２１は、電流阻止層２０ｅ，２０ｆ、ならびにＺ方向に隣接したクラッド層２０ｇによって囲まれている。電流阻止層２０ｅは、例えば、p-InPで作られ、電流阻止層２０ｆは、例えば、n-InPで作られている。また、クラッド層２０ｇは、例えば、p-InPで作られている。
　クラッド層２０ｇ上、すなわちクラッド層２０ｇに対して基板１０とは反対側には、導体層４１，４２が設けられている。また、導体層４１上、すなわち導体層４１に対して基板１０とは反対側には、電極３１が設けられ、導体層４２上、すなわち導体層４２に対して基板１０とは反対側には、電極３２が設けられている。電極３１，３２は、互いに極性が異なる。
　電極３１は、活性層に対してＺ方向に離間し、Ｐ側電極を構成している。なお、導体層４１も、Ｐ側電極の一部を構成していると言うことができる。
　ボディ１１のＹ方向およびＹ方向の反対方向の端面（側面）、ならびにＺ方向の端面１１ａ（上面）は、ボディ１１上で導体層４１が貫通する開口部を除き、絶縁層１２で覆われている。言い換えると、導体層４１は、端面１１ａと接しており、電極３１は、導体層４１を介して端面１１ａと電気的に接続されている。なお、絶縁層１２は、例えば、SiNで作られる。
　また、端面１１ａと導体層４２および電極３２との間には、絶縁層１２が介在している。言い換えると、導体層４２および電極３２は、端面１１ａとは絶縁されている。また、導体層４２は、Ｙ方向において、導体層４１とは、離間するとともに、ボディ１１上に設けられた凹部１１ｃの側面および底面まで延びている。凹部１１ｃの底面において、絶縁層１２には開口が設けられており、当該開口において、導体層４２は、基板１０と電気的に接続されている。
　電極３１，３２間に電圧を印加することにより、複数の半導体層に電流を流すことができる。半導体素子１００が、半導体光増幅器のような光半導体素子として構成されている場合、当該電流によって第二層２０ｃを活性化することができる。
　図１に示されるように、ボディ１１は、Ｚ方向の反対方向に見た場合の平面視において、四角形状の形状を有している。ボディ１１は、当該平面視における周縁を形成するエッジ１１ｄ１，１１ｄ２，１１ｄ３，１１ｄ４を有している。エッジ１１ｄ１は、Ｘ方向の端部において、Ｙ方向に沿って延びている。エッジ１１ｄ２は、Ｘ方向の反対方向の端部において、Ｙ方向に沿って延びている。エッジ１１ｄ３は、Ｙ方向の端部において、Ｘ方向に沿って延びている。また、エッジ１１ｄ４は、Ｙ方向の反対方向の端部において、Ｘ方向に沿って延びている。エッジ１１ｄ１，１１ｄ２は、第一エッジの一例であり、エッジ１１ｄ３，１１ｄ４は、第二エッジの一例である。また、Ｘ方向は、第二方向の一例であり、Ｙ方向は、第三方向の一例である。
　また、端面１１ａは、絶縁層１２で覆われている。絶縁層１２は、上述した導体層４１，４２が貫通する開口部を除き端面１１ａ上を覆う被覆部１２ａを有している。被覆部１２ａの周縁部は、エッジ１１ｄ１，１１ｄ２，１１ｄ３，１１ｄ４から離間している。言い換えると、端面１１ａは、被覆部１２ａによって覆われた被覆領域Ａｃと、エッジ１１ｄ１，１１ｄ２，１１ｄ３，１１ｄ４に沿って被覆部１２ａ（絶縁層１２）が形成されない不形成領域Ａｅと、を有している。不形成領域Ａｅは、エッジ１１ｄ１，１１ｄ２，１１ｄ３，１１ｄ４に沿って略一定幅で延びているが、幅は一定でなくてもよい。不形成領域Ａｅは、露出領域とも称されうる。
　図３は、ウエハＷおよび当該ウエハＷ上の一部を拡大して示す平面図である。図３に示されるようにウエハＷの基板１０上に、半導体プロセスによって、マトリクス状に配置された複数の半導体素子部Ｓが一括して形成され、その後、当該ウエハＷから半導体素子部ＳがＸ方向に延びた切断線ＣＬｘおよびＹ方向に延びた切断線ＣＬｙで切り出されることにより、半導体素子１００Ａ（１００）が得られる。すなわち、半導体素子部Ｓは、半導体素子１００と略同じ構成を有している。切断線ＣＬｘは、半導体素子１００においてエッジ１１ｄ１，１１ｄ２となり、切断線ＣＬｙは、半導体素子１００においてエッジ１１ｄ３，１１ｄ４となる。なお、切断線ＣＬｘ，ＣＬｙは、切断予定線や、仮想境界線とも称されうる。
　ここで、仮に、切断線ＣＬｘ，ＣＬｙ上が絶縁層１２で覆われていると、当該絶縁層１２が存在している分、例えば、ウエハＷを切断線ＣＬｘ，ＣＬｙに沿って切断し難くなったり、切り出された半導体素子１００Ａの切断された端面としてのエッジ１１ｄ１，１１ｄ２，１１ｄ３，１１ｄ４が荒れて凹凸が生じたり、といった不都合な事象が生じる虞がある。このため、本実施形態では、ウエハＷの端面１１ａ上には、切断線ＣＬｘ，ＣＬｙに沿って、当該切断線ＣＬｘ，ＣＬｙを中心とした帯状に、絶縁層１２の不形成領域Ａｅが設けられている。これにより、切断線ＣＬｘ，ＣＬｙでの切断において、絶縁層１２による不都合な事象が生じるのを、回避することができる。
　また、電極３１，３２は、半導体素子１００Ａ（１００）の他の構成要素と同様に、半導体素子部ＳがウエハＷに一体化されている状態で形成される。電極３１，３２は、電解メッキ法によって、各半導体素子部Ｓに設けられた導体層４１，４２上の所定位置に、所定形状となるように形成される。ここで、電解メッキ法によって電極３１，３２を形成する際に、ウエハＷ上の複数の導体層４１間または複数の導体層４２間での電位差が大きいと、電極３１，３２のＺ方向の厚さ等に、ばらつき（個体差）が生じる虞がある。このような電極３１，３２の形状のばらつきは、半導体素子１００の性能のばらつき（個体差）の一因となる虞がある。
　そこで、本実施形態では、図３に示されるように、各半導体素子部Ｓ（半導体素子１００）の導体層４１，４２に、配線部４１ｂ，４２ｂを設けている。配線部４１ｂは、ウエハＷ上でＸ方向に隣接した複数の被覆部４１ａ間を電気的に接続している。また、配線部４２ｂは、ウエハＷ上でＸ方向に隣接した複数の被覆部４２ａ間を電気的に接続している。これにより、ウエハＷ上では、Ｘ方向に並ぶ複数の半導体素子部Ｓの列において、複数の被覆部４１ａが配線部４１ｂを介して互いに電気的に接続されるとともに、複数の被覆部４２ａが配線部４２ｂを介して互いに電気的に接続されることになる。よって、本実施形態によれば、電極３１，３２を形成する電解メッキにおいて、複数の半導体素子部Ｓ間で複数の導体層４１間、および複数の導体層４２間での電位差をより小さくすることができ、これにより複数の半導体素子１００間で、電極３１，３２のスペックのばらつき、ひいては半導体素子１００の性能のばらつきが生じるのを、抑制することができる。なお、半導体素子１００において、配線部４１ｂは、電極３１とエッジ１１ｄ１またはエッジ１１ｄ２との間で延びており、配線部４２ｂは、電極３２とエッジ１１ｄ１またはエッジ１１ｄ２との間で延びている。配線部４１ｂ，４２ｂは、配線の一例である。
　また、上述したように、ウエハＷにおいて、絶縁層１２は、切断線ＣＬｘ，ＣＬｙに沿った不形成領域Ａｅには設けられていないのに対し、配線部４１ｂ，４２ｂは、切断線ＣＬｙを跨いでいる。ここで、仮に、互いに極性が異なる電極３１，３２のそれぞれと電気的に接続されている配線部４１ｂ，４２ｂの双方が、端面１１ａの不形成領域Ａｅと接していたとすると、配線部４１ｂ，４２ｂ間で電流の短絡が生じる虞がある。
　そこで、本実施形態の半導体素子部Ｓ（半導体素子１００）には、絶縁層１２の不形成領域Ａｅを介した配線部４１ｂ，４２ｂ間での電流の短絡を防止するための構成が、設けられている。図４は、図１のIV－IV断面図である。図４に示されるように、本実施形態では、不形成領域Ａｅにおいて、配線部４１ｂ，４２ｂのうち一方、本実施形態では一例として配線部４２ｂに対応して、当該配線部４２ｂと端面１１ａとの間に介在した介在部位１２ｂが設けられている。図１に示されるように、介在部位１２ｂは、配線部４２ｂが設けられた位置において、絶縁層１２の被覆部１２ａから、Ｘ方向の前方およびＸ方向の後方に延びており、不形成領域Ａｅを分断している。言い換えると、介在部位１２ｂは、不形成領域Ａｅとずれた位置において、配線部４２ｂと端面１１ａとの間に介在している。なお、配線部４１ｂは、不形成領域Ａｅ上に設けられており、第一配線の一例である。配線部４２ｂは、介在部位１２ｂ上に設けられており、第二配線の一例である。また、電極３１は、第一電極の一例であり、電極３２は、第二電極の一例である。
　上述したように、本実施形態では、配線部４２ｂが設けられた位置については、絶縁層１２としての介在部位１２ｂが設けられることになる。しかしながら、切断線ＣＬｘ，ＣＬｙのうち、当該介在部位１２ｂが設けられる区間は比較的短く、切断線ＣＬｘ，ＣＬｙの他の区間については絶縁層１２が設けられていないため、切断線ＣＬｘ，ＣＬｙでの切断において、上述したような絶縁層１２による不都合な事象を回避することができる。
　以上説明したように、本実施形態によれば、切断線ＣＬｘ，ＣＬｙに沿って絶縁層１２の不形成領域Ａｅを設けることにより、ウエハＷの切断において絶縁層１２による不都合な事象が生じるのを回避しながら、配線部４１ｂ，４２ｂを設けることにより、ウエハＷにおいて電解メッキ法によって形成する電極３１，３２のばらつきを抑制することができる。さらに、配線部４２ｂに対応して絶縁層１２として介在部位１２ｂを部分的に設けることにより、ウエハＷの切断において絶縁層１２による不都合な事象が生じるのを回避しながら、半導体素子１００において電極３１，３２のばらつきの抑制のために設けた配線部４１ｂ，４２ｂ間での電流の短絡を防止することができる、という効果が得られる。
　また、上述したように、本実施形態では、配線部４２ｂ（導体層４２）は、基板１０と電気的に接続されている。このような構成において、仮に、配線部４２ｂが端面１１ａの不形成領域Ａｅと接すると、端面１１ａと基板１０との間で、導体層４２を介して、第二層２０ｃを含む半導体層を迂回した不本意な電流の短絡が生じる。この点、本実施形態によれば、基板１０と電気的に接続された配線部４２ｂと不形成領域Ａｅとの間に介在部位１２ｂが設けられることにより、端面１１ａと基板１０との間の不本意な電流の短絡を防止することができる。
　また、Ｙ方向に隣接した複数の半導体素子部Ｓを、それらが一体化された状態でウエハＷから切り出すことにより、半導体素子アレイ（不図示）を得ることができる。このような構成は、例えば、光マトリクススイッチのような、複数の半導体光増幅器を有する光学素子への適用に、適している。
［第２実施形態］
　図５は、第２実施形態の半導体素子１００Ｂ（１００）の平面図である。図５に示されるように、本実施形態では、配線部４２ｂと端面１１ａとの間のみならず、配線部４１ｂと端面１１ａとの間にも、介在部位１２ｂが設けられている。本実施形態によっても、上記第１実施形態と同様の効果が得られる。なお、ウエハＷの切断において絶縁層１２による不都合な事象が生じるのを回避できる範囲内であれば、介在部位１２ｂとは外れた位置に設けられてもよい。言い換えると、不形成領域Ａｅのエッジ１１ｄ１～１１ｄ４に沿う長さは、より短くてもよい。
［第３実施形態］
　図６は、第３実施形態のウエハＷの平面図である。図６に示されるように、本実施形態のウエハＷには、上記実施形態と同様の配線部４１ｂ，４２ｂに加えて、配線部４１ｃ，４２ｃが設けられている。配線部４１ｃ，４２ｃは、Ｙ方向に互いに隣接した二つの半導体素子部ＳにおいてＹ方向に互いに隣接した電極３１，３２間を、電気的に接続している。
　具体的に、配線部４１ｃは、導体層４１の被覆部４１ａから切断線ＣＬｘまでＹ方向に延び、配線部４２ｃは、導体層４２の被覆部４２ａから切断線ＣＬｘまでＹ方向の反対方向に延びている。ウエハＷ中で、切断線ＣＬｘにおける配線部４１ｃの端部と配線部４２ｃの端部とは、互いに面するとともに互いに電気的に接続されている。このような構成により、ウエハＷから切り出された半導体素子１００Ｃにおいて、エッジ１１ｄ３における配線部４１ｃの端部と、エッジ１１ｄ４における配線部４２ｃの端部とは、Ｙ方向に並んでいる。
　本実施形態によれば、電極３１，３２を形成する電解メッキにおいて、配線部４１ｂ，４２ｂ，４１ｃ，４２ｃによって、より多くの被覆部４１ａ，４２ａを電気的に接続し、これら被覆部４１ａ，４２ａ間での電位差をより小さくすることができる。したがって、本実施形態によれば、複数の半導体素子１００間で、電極３１，３２のスペックのばらつき、ひいては半導体素子１００の性能のばらつきが生じるのを、より一層抑制することができる。なお、本実施形態では、配線部４１ｃ，４２ｃは、いずれも介在部位１２ｂ上に設けられており、第二配線の一例である。
［第４実施形態］
　図７は、第４実施形態の半導体素子１００Ｄ（１００）の平面図である。図７に示されるように、本実施形態の半導体素子１００Ｄは、Ｚ方向における略同じ位置に配置された二つの第二層２０ｃと一つの受動部２０ｕとを含んだＵ字状の導波路を有している。二つの第二層２０ｃは、いずれもＸ方向に延びるとともにＹ方向に間隔をあけて略平行に配置されている。また、受動部２０ｕは、Ｘ方向の反対方向に凸となる形状で湾曲し、二つの第二層２０ｃのＸ方向の反対方向の端部間を接続している。
　本実施形態の半導体素子１００Ｄも、上記第１実施形態と同様の、不形成領域Ａｅ、配線部４１ｂ，４２ｂ、および介在部位１２ｂを有している。よって、本実施形態によっても、上記第１実施形態と同様の効果が得られる。
［第５実施形態］
　図８は、第５実施形態の半導体素子１００Ｅ（１００）の平面図である。図８に示されるように、本実施形態の半導体素子１００Ｅは、二つの第二層２０ｃを有し、それぞれの第二層２０ｃに対応して、図１および図２と同様の構成を有している。言い換えると、半導体素子１００Ｅは、上記第１実施形態と同様の構成を、二組有している。二つの第二層２０ｃは、それぞれ独立して作動させることができる。
　本実施形態の半導体素子１００Ｅも、上記第１実施形態と同様の、不形成領域Ａｅ、配線部４１ｂ，４２ｂ、および介在部位１２ｂを有している。よって、本実施形態によっても、上記第１実施形態と同様の効果が得られる。なお、第二層２０ｃおよび当該第二層２０ｃに対応した構成を三組以上有した半導体素子１００も、上記第１実施形態と同様に、不形成領域Ａｅ、配線部４１ｂ，４２ｂ、および介在部位１２ｂを有した場合にあっては、当該第１実施形態と同様の効果が得られる。
［第６実施形態］
　図９は、第６実施形態の半導体素子１００Ｆ（１００）の平面図である。図９に示されるように、本実施形態の半導体素子１００Ｆも、上記第５実施形態と同様に、二つの第二層２０ｃを有している。ただし、本実施形態では、二つの第二層２０ｃの作動について、電極３２を共用している。よって、半導体素子１００Ｆは、二つの電極３１と、一つの電極３１と、を有している。
　本実施形態の半導体素子１００Ｅも、上記第１実施形態と同様の、不形成領域Ａｅ、配線部４１ｂ，４２ｂ、および介在部位１２ｂを有している。よって、本実施形態によっても、上記第１実施形態と同様の効果が得られる。
［第７実施形態］
　図１０は、第７実施形態のウエハＷの平面図である。また、図１１は、図１０のXI部の拡大図である。
　図１０に示されるように、ウエハＷに形成される複数の半導体素子部Ｓ－１～Ｓ－４（半導体素子１００Ｇ）は、上記第６実施形態の半導体素子１００Ｆと略同様の構成を有している。ただし、本実施形態のウエハＷには、上記実施形態と同様の配線部４１ｂ，４２ｂに加えて、配線部４１ｄ，４３が設けられている。配線部４１ｄ，４３は、Ｙ方向に互いに隣接した二つの半導体素子部Ｓ－１，Ｓ－２においてＹ方向に互いに隣接した電極３１Ｇ（３１）間を、電気的に接続している。配線部４１ｄ，４３は、四つの半導体素子部Ｓ－１～Ｓ－４を通っている。
　図１０，１１に示されるように、半導体素子部Ｓ－１，Ｓ－２に設けられた配線部４１ｄは、それぞれ、電極３１からＸ方向の反対方向に向けて、切断線ＣＬｙ（エッジ１１ｄ２）まで延びている。他方、半導体素子部Ｓ－３，Ｓ－４に設けられた配線部４３は、それぞれ、Ｌ字状の形状を有し、切断線ＣＬｙ（エッジ１１ｄ１）と切断線ＣＬｘ（エッジ１１ｄ３またはエッジ１１ｄ４）との間で延びている。ウエハＷ中で、切断線ＣＬｙにおける配線部４１ｄの端部４１ｄ１と配線部４３の端部４３ａとは、互いに面するとともに互いに電気的に接続されている。また、切断線ＣＬｘにおける二つの配線部４３の端部４３ｂ同士は、互いに面するとともに互いに電気的に接続されている。このため、ウエハＷから切り出された半導体素子１００Ｇにおいて、エッジ１１ｄ１における配線部４３の端部４３ａと、エッジ１１ｄ２における配線部４１ｄの端部４１ｄ１とは、Ｘ方向に並ぶとともに、エッジ１１ｄ３における配線部４３の端部４３ｂと、エッジ１１ｄ４における配線部４３の端部４３ｂとは、Ｙ方向に並んでいる。
　本実施形態によっても、電極３１，３２を形成する電解メッキにおいて、上記第３実施形態と同様に、配線部４１ｂ，４２ｂ，４１ｄ，４３によって、より多くの被覆部４１ａ，４２ａを電気的に接続してこれら被覆部４１ａ，４２ａ間での電位差をより小さくすることができる。したがって、本実施形態によれば、複数の半導体素子１００間で、電極３１，３２のスペックのばらつき、ひいては半導体素子１００の性能のばらつきが生じるのを、より一層抑制することができる。
　図１２は、Ｙ方向に並んだ複数の本実施形態の半導体素子部Ｓを一体に有した半導体素子アレイ２００の平面図である。図１２に示されるように、半導体素子アレイ２００は、配線部４１ｂ，４２ｂ，４１ｄ，４３と、Ｙ方向に互いに隣接した配線部４３を一体に有した配線部４４と、を有している。配線部４１ｂ，４２ｂ，４１ｄは、電極３１または電極３２と、エッジ１１ｄ１またはエッジ１１ｄ２との間で延びている。他方、配線部４３，４４は、いずれの電極３１，３２とも接続されず、Ｕ字状またはＬ字状の形状を有してエッジ１１ｄ１と、エッジ１１ｄ１またはエッジ１１ｄ３，１１ｄ４との間で延びている。ここで、仮に、Ｙ方向に並んだ複数の第３実施形態の半導体素子部Ｓ（図６参照）を一体に有した半導体素子アレイが構成された場合、Ｙ方向に互いに隣接した電極３１，３２が、配線部４１ｃ，４２ｃを介して電気的に接続されて短絡されてしまうため、使用することができない。これは、ウエハＷにおいて電極３１，３２間を電気的に接続している配線部４１ｃ，４２ｃが、半導体素子アレイを構成する場合には切断されない切断線ＣＬｘのみを経由しているからである。この点、本実施形態のウエハＷでは、Ｙ方向に隣接した電極３１，３２間で延びる配線部４１ｄ，４３，４４は、図１１に示されるように、半導体素子アレイ２００を構成する場合に切断される切断線ＣＬｙを経由しており、当該切断線ＣＬｙにおいて分離されるため、電極３１，３２が配線部４１ｄ，４３，４４によって短絡されない半導体素子アレイ２００を得ることができる。
　このような半導体素子アレイ２００を構成可能とするため、本実施形態の半導体素子部Ｓ（半導体素子１００Ｇ）は、電極３１，３２とエッジ１１ｄ１，１１ｄ２との間で延びた配線部４１ｂ，４２ｂ，４１ｄは有するものの、電極３１，３２とエッジ１１ｄ３，１１ｄ４との間で延びた配線部は有していない。また、半導体素子１００Ｇは、電極３１，３２とは電気的に絶縁され、エッジ１１ｄ１とエッジ１１ｄ３またはエッジ１１ｄ４との間で延びた配線部４３を有している。配線部４３は、第三配線の一例である。
　また、本実施形態の半導体素子アレイ２００は、エッジ１１ｄ１に臨むＹ方向に離れた二つの端部４３ａ間で延びた（図１１参照）Ｕ字状の配線部４４を有している（図１２参照）。配線部４４は、エッジ１１ｄ２に臨む二つの配線部４１ｄと、Ｘ方向に略並んでいる。配線部４４は、第四配線の一例である。
　以上、本発明の実施形態が例示されたが、上記実施形態は一例であって、発明の範囲を限定することは意図していない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、組み合わせ、変更を行うことができる。また、各構成や、形状、等のスペック（構造や、種類、方向、型式、大きさ、長さ、幅、厚さ、高さ、数、配置、位置、材質等）は、適宜に変更して実施することができる。
　例えば、光半導体素子は、例えばＤＦＢ型半導体レーザのようなレーザ発光素子や、光半導体素子ではない半導体素子等にも、適用することができる。
　本発明は、半導体素子、半導体素子アレイ、およびウエハに利用することができる。
１０…基板
１０ａ…面
１０ｂ…面
１１…ボディ
１１ａ…端面
１１ｃ…凹部
１１ｄ１，１１ｄ２…エッジ（第一エッジ）
１１ｄ３，１１ｄ４…エッジ（第二エッジ）
１２…絶縁層
１２ａ…被覆部
１２ｂ…介在部位
２０ｂ…第一層（半導体層）
２０ｃ…第二層（半導体層）
２０ｄ…第三層（半導体層）
２０ｅ…電流阻止層（半導体層）
２０ｆ…電流阻止層（半導体層）
２０ｇ…クラッド層（半導体層）
２０ｕ…受動部
２１…メサ
３１，３１Ｇ，３２…電極
４１…導体層
４１ａ…被覆部
４１ｂ…配線部（配線、第一配線）
４１ｃ…配線部（配線、第二配線）
４１ｄ…配線部
４１ｄ１…端部
４２…導体層
４２ａ…被覆部
４２ｂ…配線部（配線、第二配線）
４２ｃ…配線部（配線、第二配線）
４３…配線部（配線、第三配線）
４３ａ，４３ｂ…端部
４４…配線部（配線、第四配線）
１００，１００Ａ～１００Ｇ…半導体素子
２００…半導体素子アレイ
Ａｃ…被覆領域
Ａｅ…不形成領域
ＣＬｘ，ＣＬｙ…切断線
Ｓ，Ｓ－１～Ｓ－４…半導体素子部
Ｗ…ウエハ
Ｘ…方向（第二方向）
Ｙ…方向（第三方向）
Ｚ…方向（第一方向）

Claims (14)

  1. 　基板と、当該基板上に第一方向に積層された複数の半導体層と、前記第一方向の端面と、前記第一方向の反対方向に見た場合における周縁を構成するエッジと、を含むボディと、
    　前記端面を覆う絶縁層と、
    　前記端面に対して前記基板とは反対側に設けられた電極と、
    　前記電極と電気的に接続されるとともに当該電極と前記エッジとの間で延びた少なくとも一つの配線と、
    　を備え、
    　前記端面には、前記エッジに沿って前記絶縁層の不形成領域が設けられ、
    　前記絶縁層は、前記不形成領域とずれた位置で前記端面と前記配線との間に介在した介在部位を有した、半導体素子。
  2. 　前記半導体素子は、前記半導体層としての活性層と、当該活性層に対して電流を供給する前記電極とを備えた、光半導体素子として構成された、請求項１に記載の半導体素子。
  3. 　前記配線として複数の配線を備え、
    　前記配線は、前記不形成領域上に設けられた第一配線と、前記介在部位上に設けられた第二配線と、を含んだ、請求項１または２に記載の半導体素子。
  4. 　前記電極として互いに極性の異なる第一電極と第二電極とを備え、
    　前記第一配線は、前記第一電極と電気的に接続され、
    　前記第二配線は、前記第二電極と電気的に接続された、請求項３に記載の半導体素子。
  5. 　前記第二電極は、前記基板と電気的に接続された、請求項４に記載の半導体素子。
  6. 　前記エッジとして、前記第一方向と交差した第二方向の前方および後方に位置した第一エッジと、前記第一方向および前記第二方向と交差した第三方向の前方および後方に位置した第二エッジと、を備え、
    　前記配線として、前記電極と前記第一エッジとの間で延びた配線を備えるとともに、前記電極と前記第二エッジとの間で延びた配線を備えない、請求項１～５のうちいずれか一つに記載の半導体素子。
  7. 　前記電極とは電気的に接続されず、前記第一エッジと前記第二エッジとの間で延びた第三配線を備えた、請求項６に記載の半導体素子。
  8. 　基板と、当該基板上に第一方向に積層された複数の半導体層と、前記第一方向の端面と、前記第一方向の反対方向に見た場合における周縁を構成するエッジと、を含むボディと、
    　前記端面を覆う絶縁層と、
    　前記端面の上に設けられた電極と、
    　前記電極と電気的に接続されるとともに当該電極と前記エッジとの間で延びた少なくとも一つの配線と、
    　を備え、
    　前記端面には、前記エッジに沿った前記絶縁層の不形成領域が設けられ、
    　前記エッジとして、前記第一方向と交差した第二方向の前方および後方に位置した第一エッジと、前記第一方向および前記第二方向と交差した第三方向の前方および後方に位置した第二エッジと、を備え、
    　前記配線として、前記電極と前記第一エッジとの間で延びた配線を備えるとともに、前記電極と前記第二エッジとの間で延びた配線を備えない、半導体素子。
  9. 　基板と、当該基板上に第一方向に積層された複数の半導体層と、前記第一方向の端面と、前記第一方向の反対方向に見た場合に前記第一方向と交差した第二方向の前方および後方に位置した第一エッジと、を含むボディと、
    　前記端面を覆う絶縁層と、
    　前記端面上に設けられた複数の電極と、
    　前記電極と電気的に接続されるとともに当該電極と前記第一エッジとの間で延びた少なくとも一つの配線と、
    　を備え、
    　前記第一方向および前記第二方向と交差した第三方向に並ぶ複数の半導体素子部が構成された、半導体素子アレイであって、
    　前記端面には、前記第一方向の反対方向に見た場合に、前記第一エッジに沿って絶縁層の不形成領域が設けられるとともに、
    　前記絶縁層は、前記不形成領域とずれた位置で前記端面と前記配線との間に介在した介在部位を有した、半導体素子アレイ。
  10. 　前記複数の半導体素子部は、略同一の構成を有した、請求項９に記載の半導体素子アレイ。
  11. 　前記配線としての二つの第一配線であって、前記第二方向に互いに隣接した電極のそれぞれと、前記第二方向の前方および後方のうち一方の前記第一エッジと、の間で延び、前記第三方向に間隔をあけて並んだ二つの第一配線と、
    　前記第二方向の前方および後方のうちの他方の第一エッジに位置するとともに互いに第三方向間隔をあけて並んだ二つの端部を有し、当該他方の第一エッジから離れた位置を経由して前記二つの端部間で延び、前記二つの第一配線と前記第二方向に並んだ第四配線と、
    　を備えた、請求項９または１０に記載の半導体素子アレイ。
  12. 　前記半導体素子部は、それぞれ、前記半導体層としての活性層と当該活性層に対して電流を供給する前記電極とを有した光半導体素子部として構成された、請求項９～１１のうちいずれか一つに記載の半導体素子アレイ。
  13. 　前記第一方向と交差した第二方向および前記第一方向および前記第二方向と交差した第三方向にマトリクス状に並んだ複数の半導体素子部を備えたウエハであって、当該ウエハから切り出した半導体素子部が、請求項１～８のうちいずれか一つに記載の半導体素子、または請求項９～１２のうちいずれか一つに記載の半導体素子アレイとなるよう構成されたウエハであって、
    　前記電極としての複数の電極が前記配線を介して電気的に接続された、ウエハ。
  14. 　前記半導体素子部は、それぞれ、前記半導体層としての活性層と当該活性層に対して電流を供給する前記電極とを有した光半導体素子部として構成された、請求項１３に記載のウエハ。
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