WO2023136034A1 - 機能検証システム - Google Patents

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WO2023136034A1
WO2023136034A1 PCT/JP2022/046010 JP2022046010W WO2023136034A1 WO 2023136034 A1 WO2023136034 A1 WO 2023136034A1 JP 2022046010 W JP2022046010 W JP 2022046010W WO 2023136034 A1 WO2023136034 A1 WO 2023136034A1
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WO
WIPO (PCT)
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sampling clock
verification system
function verification
clock
delay amount
Prior art date
Application number
PCT/JP2022/046010
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English (en)
French (fr)
Inventor
和茂 橋本
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP2023573921A priority Critical patent/JPWO2023136034A1/ja
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter

Definitions

  • This disclosure relates to a function verification system.
  • LSI Large Scale Integration
  • FPGA Field Programmable Gate Array
  • ASIC Application Specific Integrated Circuit
  • an emulation device described in Patent Document 1 includes an internal stage processing unit that samples data according to an internal clock whose phase is adjusted for internal processing of a reference clock received via a cable, and an electronic circuit that detects the phase of the reference clock. and an output stage processing section for sampling data according to an output clock adjusted for output to the board.
  • Patent Document 1 a common clock is supplied to the front-stage register, the rear-stage register, and the emulation device of the target device. Since a synchronization error occurs depending on the delay amount of the clock line of the coping device, function verification cannot be performed correctly.
  • the emulation device described in Patent Document 1 requires dedicated phase control circuits for the internal stage processing section and the output stage processing section of the LSI to be verified, increasing the circuit area.
  • an object of the present disclosure is to provide a function verification system capable of performing function verification with a small circuit scale.
  • a function verification system of the present disclosure is a function verification system for verifying the functions of a target device connected to a preceding device and a subsequent device, wherein the function verification system includes both the preceding device and the latter device. Connected by cable.
  • the function verification system includes an input receiving section that samples data sent from the preceding device based on the sampling clock sent from the preceding device, and an internal device that samples data output from the input receiving section based on the sampling clock.
  • a data processing unit and an output stage control unit that samples data output from the internal data processing unit based on a sampling clock and outputs the data to a subsequent device.
  • the output stage control unit outputs a clock obtained by delaying the sampling clock to the subsequent stage device so as to eliminate the synchronization deviation between the function verification system and the subsequent stage device. Includes delay control circuitry.
  • a function verification system of the present disclosure is a function verification system for verifying the functions of a target device connected to a preceding device and a subsequent device, wherein the function verification system includes both the preceding device and the latter device. Connected by cable.
  • the function verification system includes an input receiving section that samples data sent from the preceding device based on the sampling clock, an internal data processing section that samples data output from the input receiving section based on the sampling clock, a sampling and an output stage control section for sampling data output from the internal data processing section based on the clock and outputting the data to a subsequent device.
  • the input reception unit generates a sampling clock by delaying the clock sent from the preceding device so that if a synchronization deviation occurs between the preceding device and the function verification system, the synchronization deviation is eliminated. It includes a delay control circuit that
  • FIG. 1 is a diagram showing a configuration of electronic circuit board 100 including function verification system 200 of Embodiment 1.
  • FIG. It is a figure showing the structure of the function verification system 200Z of a reference example.
  • FIG. 10 is a diagram showing an example of clock and data timing when using the function verification system 200Z of the reference example;
  • FIG. 11 is a diagram showing another example of clock and data timing when using function verification system 200Z;
  • 1 is a diagram showing the configuration of a function verification system 200 according to Embodiment 1;
  • FIG. 3 is a diagram showing a configuration of delay control circuit 212.
  • FIG. 4 is a flow chart showing a procedure of delay control of sampling clock 203 in Embodiment 1.
  • FIG. 4 is a diagram showing an example of clock and data timing when using the function verification system 200;
  • FIG. 10 is a diagram showing an example of a timing chart when using the function verification system 200Z of the reference example;
  • FIG. 10 is a diagram showing the configuration of an electronic circuit board 100 including a function verification system 200A according to a second embodiment;
  • FIG. 10 is a diagram showing the configuration of a function verification system 200A according to a second embodiment;
  • FIG. FIG. 4 is a diagram showing a configuration of delay control circuit 212A;
  • 10 is a flow chart showing a procedure of delay control of sampling clock 203 in Embodiment 2.
  • FIG. FIG. 4 is a diagram showing an example of clock and data timing when using the function verification system 200A;
  • FIG. 13 is a diagram showing a configuration of delay control circuit 212B; 14 is a flow chart showing a procedure of delay control of sampling clock 203 in Embodiment 3.
  • FIG. FIG. 13 is a diagram showing a configuration of delay control circuit 212C;
  • FIG. 12 is a flow chart showing a procedure of delay control of sampling clock 203 in Embodiment 4.
  • FIG. 1 is a diagram showing the configuration of an electronic circuit board 100 including a function verification system 200 of Embodiment 1 or a function verification system 200Z of a reference example.
  • FIG. 2 is a diagram showing the configuration of a function verification system 200Z of a reference example.
  • the function verification system 200Z is configured to perform function verification of an LSI such as FPGA or ASIC using a prototype board before mounting it on a product board.
  • the function verification system 200Z is arranged to verify the functions of the target device connected to the external LSI 101, which is the device in the preceding stage, and the external LSI 108, which is the device in the subsequent stage.
  • the external LSI 101, function verification systems 200 and 200Z, and the external LSI 108 are connected in series.
  • a cable 351 connects the external LSI 101 and the function verification systems 200 and 200Z.
  • Function verification systems 200 and 200Z and external LSI 108 are connected by cable 352 .
  • a sampling clock 105 output from a crystal oscillator circuit 301 present on the electronic circuit board 100 is input to the external LSI 101 .
  • the sampling clock 105 is also sent to the functional verification systems 200, 200Z.
  • a sampling clock 107 output from the function verification systems 200 and 200Z is sent to the external LSI 108 .
  • this embodiment does not assume a case where the sampling clock 105 is directly used as the sampling clock 107 of the external LSI 108 without passing through the function verification systems 200 and 200Z. That is, in this embodiment, it is assumed that the sampling clock 105 uses the clock generated via the function verification systems 200 and 200Z as the sampling clock 107 .
  • the external LSI 101 comprises a register 103.
  • Register 103 latches input data 102 and outputs data 104 according to sampling clock 105 .
  • the data 104 output from the external LSI 101 is transmitted through the cable 351 and input as data 202 to the function verification systems 200 and 200Z.
  • the sampling clock 105 output from the crystal oscillation circuit 301 is transmitted through the cable 351 and input as the sampling clock 203 to the function verification systems 200 and 200Z.
  • the function verification system 200Z includes an input reception unit 201, an internal processing unit 205, and an output stage control unit 209.
  • the input reception unit 201 has a register 204 .
  • Register 204 latches data 202 according to sampling clock 203 and outputs data 206 to internal processing section 205 .
  • the internal processing unit 205 has a register 207 .
  • Register 207 latches data 206 according to sampling clock 203 and outputs data 210 to output stage control section 209 .
  • the output stage control unit 209 has a register 211 .
  • Register 211 latches data 210 and outputs data 216 according to sampling clock 203 .
  • the signal width of data 216 is one or more bits wide.
  • the data 216 output from the function verification system 200Z is transmitted through the cable 352 and input to the external LSI 108 as the data 106.
  • the sampling clock 203 output from the function verification system 200Z is transmitted through the cable 352 and input to the external LSI 108 as the sampling clock 107 .
  • the external LSI 108 has a register 109 .
  • Register 109 latches data 106 and outputs data 110 according to sampling clock 107 .
  • FIG. 3 is a diagram showing an example of clock and data timing when the function verification system 200Z of the reference example is used. This example shows an ideal operation when no out-of-synchronization occurs.
  • the register 103 of the external LSI 101 latches the data 102 and outputs the data 104 according to the sampling clock 105 .
  • Data 104 is transmitted through cable 351 and input as data 202 to function verification system 200Z.
  • the sampling clock 105 is also transmitted through the cable 351 and input as the sampling clock 203 to the function verification system 200Z.
  • the register 204 of the input reception unit 201 latches the data 202 according to the sampling clock 203 and outputs the data 206.
  • the register 207 of the internal processing unit 205 latches the data 206 according to the sampling clock 203 and outputs the data 210.
  • the register 207 of the output stage control unit 209 latches the data 210 according to the sampling clock 203 and outputs the data 216.
  • Data 216 is transmitted through cable 352 and input to external LSI 108 as data 106 .
  • the sampling clock 203 is transmitted through the cable 352 and input to the external LSI 108 as the sampling clock 107 .
  • the register 109 of the external LSI 108 latches the data 106 according to the sampling clock 107 and outputs the data 110.
  • the internal processing unit 205 of the function verification system 200Z samples the data 206 according to the sampling clock 203 at time t1 to generate the data B
  • the LSI 108 samples the data 106 according to the sampling clock 107 at time t2 to obtain the data B.
  • FIG. 4 is a diagram showing another example of clock and data timing when the function verification system 200Z is used. This example shows the operation when synchronization deviation occurs.
  • the sampling clock 203 is delayed by ⁇ t1 with respect to the sampling clock 105 due to the transmission time delay of the cable 351, and the sampling clock 107 is delayed by ⁇ t2 time with respect to the sampling clock 203 due to the delay due to the transmission time of the cable 352. do.
  • data 106 is delayed with respect to data 216 by ⁇ t3.
  • the internal processing unit 205 of the function verification system 200Z samples the data 206 according to the sampling clock 203 at time t3 to obtain data B, and the LSI 108 samples the data 106 according to the sampling clock 107 at time t4 to obtain data A to get Due to the operation as described above, a synchronization error occurs between the function verification system 200Z and the LSI 108 .
  • FIG. 5 is a diagram showing the configuration of the function verification system 200 according to the first embodiment.
  • This function verification system 200 differs from the function verification system 200Z of the reference example in that the output stage control section 209A of the function verification system 200 includes a delay control circuit 212.
  • FIG. 5 is a diagram showing the configuration of the function verification system 200 according to the first embodiment. This function verification system 200 differs from the function verification system 200Z of the reference example in that the output stage control section 209A of the function verification system 200 includes a delay control circuit 212.
  • FIG. 6 shows a structure of delay control circuit 212.
  • the delay control circuit 212 includes a synchronization deviation detection result acquisition section 214 , a random number generation controller 216 , a random number generator 215 and a delay circuit 213 .
  • the out-of-synchronization detection result acquisition unit 214 acquires the detection result of the presence or absence of out-of-synchronization. If the circuit of the external LSI 108 does not have a circuit function to check the occurrence and non-occurrence of synchronization deviation, the user can detect the data by operating an external synchronization deviation detection terminal (for example, an oscilloscope or a logic analyzer). 210 and data 110 are observed. The user detects occurrence/non-occurrence of synchronization deviation based on the observation result, and inputs the detection result to synchronization deviation detection result acquisition section 214 .
  • an external synchronization deviation detection terminal for example, an oscilloscope or a logic analyzer
  • the detection circuit of the external LSI 108 detects the data 210, the data 110, and the ideal expected value data in which no out-of-synchronization occurs. Based on this, the occurrence/non-occurrence of synchronization deviation is detected.
  • the random number generation controller 216 causes the random number generator 215 to generate a random number when a synchronization error occurs.
  • the random number generation controller 216 sets the random number range and the random number step size.
  • the random number range is from 0 to n.
  • the maximum value n shall be set by the user.
  • the width (resolution) of the random number the minimum value is not defined and the maximum value is the clock period T of the sampling clock 203 . For example, when the frequency of the sampling clock 203 is 100 mHz, the period T of the sampling clock 203 is 10 ns, so the width (resolution) of the random number is greater than 0 ns and less than 10 ns.
  • the random number generator 215 generates a random number as the designated delay amount ⁇ D. Random selection of random numbers is usually performed using algorithmically generated random numbers. Delay values can be selected by directly generating random numbers within a given random number range, or by processing other random numbers (usually uniform random numbers) to obtain random numbers with a given distribution. In the form of , the former method is applied.
  • the delay circuit 213 delays the sampling clock 203 by the designated delay amount ⁇ D of the random number output by the random number generator 215 and outputs the sampling clock 217 .
  • the sampling clock 217 is transmitted through the cable 352 and input to the external LSI 108 as the sampling clock 107 .
  • FIG. 7 is a flowchart representing the procedure of delay control of sampling clock 203 in the first embodiment.
  • step S101 the random number generation controller 216 sets the random number range and step size.
  • step S102 when the out-of-synchronization detection result acquisition unit 214 receives information indicating that out-of-synchronization has occurred, the process proceeds to step S103.
  • step S103 the random number generator 215 generates random numbers with a given frequency distribution within the set range and step size set in step S101.
  • step S104 if the generated random number is an already generated random number, the process returns to step S103, and if the generated random number is not an already generated random number, the process proceeds to step S105.
  • step S105 the random number generator 215 sends the generated random number to the delay circuit 213 as the designated delay amount ⁇ D.
  • the delay circuit 213 delays the sampling clock 203 by a designated delay amount ⁇ D to generate a sampling clock 217 .
  • FIG. 8 is a diagram showing an example of clock and data timing when the function verification system 200 is used. This example shows the operation when the synchronization deviation is eliminated.
  • sampling clock 203 is delayed by ⁇ t1 with respect to the sampling clock 105 due to the delay due to the transmission time of the cable 351.
  • a sampling clock 217 is generated by delaying the sampling clock 203 by ⁇ D time. Due to the delay due to the transmission time of cable 352, sampling clock 107 is delayed with respect to sampling clock 217 by ⁇ t4. As a result, data 106 is delayed with respect to data 216 by ⁇ t5.
  • the internal processing unit 205 of the function verification system 200 samples the data 206 according to the sampling clock 203 at time t5 to obtain the data B.
  • LSI 108 acquires data B by sampling data 106 according to sampling clock 107 at time t6. Synchronization is maintained between the function verification system 200 and the LSI 108 by the operations described above.
  • the delay control circuit 212 in the output stage control unit 209A is configured to set the sampling clock 203 is delayed by an appropriate time and output to the LSI 108 . This enables high-speed logic verification without lowering the clock speeds of the sampling clock 105, the sampling clock 203, the sampling clock 217, and the sampling clock 107, respectively.
  • the sampling clock 203 and the sampling clock 105 are out of sync, and when the sampling clock 203 and the sampling clock 107 are out of sync, the function verification system 200 is controlled by controlling the delay of the sampling clock 203. and the LSI 108 are prevented from being out of sync.
  • Embodiment 2 In the first embodiment, the out-of-synchronization occurs in the register 109 of the external LSI 108, whereas in the second embodiment, it is the input reception unit 201A of the function verification system 200A. In other words, in the second embodiment, the target is the synchronization deviation that occurs within the function verification system 200A.
  • FIG. 9 is a diagram showing an example of a timing chart when using the function verification system 200Z of the reference example. This example shows the operation when synchronization deviation occurs.
  • the sampling clock 203 is delayed by ⁇ tx with respect to the sampling clock 105, and the data 202 is delayed by ⁇ tx with respect to the data 104.
  • data 206 is delayed with respect to data 202 by ⁇ ty.
  • the LSI 101 samples the data 102 according to the sampling clock 105, acquires the data A, and outputs the data 104.
  • the internal processing unit 205 of the function verification system 200Z samples the data 206 according to the sampling clock 203, but the data A cannot be obtained. Due to the operation as described above, synchronization deviation occurs between the LSI 101 and the function verification system 200Z.
  • FIG. 10 is a diagram showing the configuration of an electronic circuit board 100 including a function verification system 200A according to the second embodiment.
  • a function verification system 200A is used instead of the function verification system 200.
  • FIG. 10 is a diagram showing the configuration of an electronic circuit board 100 including a function verification system 200A according to the second embodiment.
  • a function verification system 200A is used instead of the function verification system 200.
  • FIG. 10 is a diagram showing the configuration of an electronic circuit board 100 including a function verification system 200A according to the second embodiment.
  • a function verification system 200A is used instead of the function verification system 200.
  • FIG. 11 is a diagram showing the configuration of a function verification system 200A according to the second embodiment.
  • the function verification system 200A of the second embodiment differs from the function verification system 200 of the first embodiment in that the input receiving section 201A has a delay control circuit 212A and the output stage control section 209A has a delay control circuit 212. There is no point.
  • FIG. 12 shows a structure of delay control circuit 212A.
  • the delay control circuit 212A includes a synchronization deviation detection result acquisition section 214A, a random number generation controller 216, a random number generator 215, and a delay circuit 213A.
  • the out-of-synchronization detection result acquisition unit 214A acquires the detection result of the presence or absence of out-of-synchronization.
  • a user observes data 216, data 104, and data 206 by operating an external out-of-synchronization detection terminal (for example, an oscilloscope or a logic analyzer).
  • the user detects occurrence/non-occurrence of out-of-synchronization based on the observation result, and inputs the detection result into out-of-synchronization detection result acquiring section 214A.
  • Random number generation controller 216 and random number generator 215 are the same as those in Embodiment 1, so description thereof will not be repeated.
  • the delay circuit 213A delays the sampling clock 203 by the designated delay amount ⁇ Da of the random number output by the random number generator 215, and outputs the sampling clock 303.
  • the sampling clock 303 is sent to each component of the function verification system 200A, transmitted through the cable 352, and input to the external LSI 108 as the sampling clock 107.
  • FIG. 13 is a flowchart representing the procedure of delay control of sampling clock 203 in the second embodiment.
  • step S201 the random number generation controller 216 sets the random number range and step size.
  • step S202 when the out-of-synchronization detection result acquiring unit 214A receives information indicating that out-of-synchronization has occurred, the process proceeds to step S203.
  • step S203 the random number generator 215 generates random numbers with a given frequency distribution within the setting range and step size set in step S201.
  • step S204 if the generated random number is an already generated random number, the process returns to step S203, and if the generated random number is not an already generated random number, the process proceeds to step S205.
  • step S205 the random number generator 215 sends the generated random number to the delay circuit 213A as the specified delay amount ⁇ Da.
  • the delay circuit 213A delays the sampling clock 203 by the specified delay amount ⁇ Da to generate the sampling clock 303 .
  • FIG. 14 is a diagram showing an example of clock and data timing when the function verification system 200A is used.
  • the sampling clock 203 is delayed by ⁇ tx time from the sampling clock 105 and the data 202 is delayed by ⁇ tx time from the data 104 due to the delay due to the transmission time of the cable 351 .
  • a sampling clock 303 is generated by delaying the sampling clock 203 by ⁇ Da time. As a result, data 206 is delayed with respect to data 202 by ⁇ ty.
  • the LSI 101 samples the data 102 according to the sampling clock 105, acquires the data A, and outputs the data 104.
  • the internal processing unit 205 of the function verification system 200A samples the data 206 according to the sampling clock 303 at time tc to obtain the data A.
  • FIG. By the operation as described above, the synchronization deviation between the LSI 101 and the function verification system 200A is eliminated.
  • the delay control circuit 212A in the input reception unit 201A is controlled by the sampling clock 203 so as not to cause synchronization deviation between the LSI 108 and the function verification system 200A. is delayed by an appropriate time to generate the sampling clock 303 and supply it to each component of the functional verification system 200A. This enables high-speed logic verification without lowering the clock speeds of the sampling clocks 105, 203, 303, and 107, respectively.
  • Embodiment 3 The function verification system of this embodiment has the same basic configuration as the function verification system of the first embodiment shown in FIG.
  • the output stage control section 209A includes a delay control circuit 212B instead of the delay control circuit 212.
  • FIG. 15 shows a structure of delay control circuit 212B.
  • the delay control circuit 212B includes a synchronization deviation detection result acquisition section 214B, a random number generation controller 216B, a random number generator 215B, a delay circuit 213B, and a delay amount holding circuit 217.
  • FIG. 15 shows a structure of delay control circuit 212B.
  • the delay control circuit 212B includes a synchronization deviation detection result acquisition section 214B, a random number generation controller 216B, a random number generator 215B, a delay circuit 213B, and a delay amount holding circuit 217.
  • the synchronization deviation detection result acquisition unit 214B acquires the detection result of the presence or absence of synchronization deviation in the same manner as the synchronization deviation detection result acquisition unit 214 of the first embodiment.
  • the random number generation controller 216B and the random number generator 215B operate in the same manner as the random number generation controller 216 and the random number generator 215 described in Embodiment 1 when the function verification is performed for the first time.
  • the random number generation controller 216B and the random number generator 215B do not operate when the function verification is performed for the second and subsequent times.
  • the delay amount holding circuit 217 holds the delay amount after the synchronization deviation is eliminated when the function verification is performed for the first time.
  • the delay circuit 213B operates in the same manner as the delay circuit 213 described in the first embodiment when the function verification is performed for the first time.
  • the delay circuit 213B generates the sampling clock 217 by delaying the sampling clock 203 by the delay amount held in the delay amount holding circuit 217 when the function verification is performed for the second and subsequent times.
  • FIG. 16 is a flow chart showing the procedure of delay control of sampling clock 203 in the third embodiment.
  • step S301 the random number generation controller 216B sets the random number range and step size.
  • step S302 when the out-of-synchronization detection result acquisition unit 214B receives information indicating that out-of-synchronization has occurred, the process proceeds to step S303.
  • step S303 if this function verification is the second or later function verification, the process proceeds to step S308, and if this function verification is the first function verification, the process proceeds to step S304.
  • step S304 the random number generator 215B generates random numbers with a given frequency distribution within the setting range and step size set in step S301.
  • step S305 if the generated random number is an already generated random number, the process returns to step S304, and if the generated random number is not an already generated random number, the process proceeds to step S306.
  • step S306 the random number generator 215B sends the generated random number to the delay circuit 213B as the designated delay amount ⁇ D.
  • the delay circuit 213B delays the sampling clock 203 by the designated delay amount ⁇ D to generate the sampling clock 217 .
  • step S307 when the synchronization deviation detection result acquisition unit 214B receives information indicating that the synchronization deviation has been resolved, the process proceeds to step S308.
  • step S308 the delay amount holding circuit 217 holds the delay amount ⁇ D.
  • step S ⁇ b>309 the delay circuit 213 ⁇ /b>B delays the sampling clock 203 by the delay amount ⁇ D held in the delay amount holding circuit 217 to generate the sampling clock 217 .
  • the delay amount set at the first time can be reused for the second and subsequent function verifications, so the speed of the function verification can be increased.
  • Embodiment 4 The function verification system of this embodiment has the same basic configuration as the function verification system of the second embodiment shown in FIG.
  • the input reception unit 201A includes a delay control circuit 212C instead of the delay control circuit 212A.
  • FIG. 17 shows a structure of delay control circuit 212C.
  • the delay control circuit 212C includes a synchronization deviation detection result acquisition section 214C, a random number generation controller 216C, a random number generator 215C, a delay circuit 213C, and a delay amount holding circuit 217C.
  • the synchronization deviation detection result acquisition unit 214C acquires the detection result of the presence or absence of synchronization deviation in the same manner as the synchronization deviation detection result acquisition unit 214A of the first embodiment.
  • the random number generation controller 216C and the random number generator 215C operate in the same manner as the random number generation controller 216 and the random number generator 215 described in the second embodiment when the function verification is performed for the first time.
  • the random number generation controller 216C and the random number generator 215C do not operate when the function verification is performed for the second and subsequent times.
  • the delay amount holding circuit 217C holds the delay amount after the synchronization deviation is eliminated when the function verification is performed for the first time.
  • the delay circuit 213C operates in the same manner as the delay circuit 213A described in the second embodiment when the function verification is performed for the first time.
  • the delay circuit 213C generates the sampling clock 303 by delaying the sampling clock 203 by the delay amount held in the delay amount holding circuit 217C when performing the second and subsequent function verifications.
  • FIG. 18 is a flowchart representing the procedure of delay control of sampling clock 203 in the fourth embodiment.
  • step S401 the random number generation controller 216C sets the random number range and step size.
  • step S402 when the out-of-synchronization detection result acquisition unit 214C receives information indicating that out-of-synchronization has occurred, the process proceeds to step S403.
  • step S403 if this function verification is the second or later function verification, the process proceeds to step S409, and if this function verification is the first function verification, the process proceeds to step S404.
  • step S404 the random number generator 215C generates random numbers with a given frequency distribution within the setting range and step size set in step S401.
  • step S405 if the generated random number is an already generated random number, the process returns to step S404, and if the generated random number is not an already generated random number, the process proceeds to step S406.
  • step S406 the random number generator 215C sends the generated random number to the delay circuit 213C as the designated delay amount ⁇ Da.
  • the delay circuit 213C generates the sampling clock 303 by delaying the sampling clock 203 by a specified delay amount ⁇ Da.
  • step S407 when the synchronization deviation detection result acquisition unit 214C receives information indicating that the synchronization deviation has been resolved, the process proceeds to step S408.
  • step S408 the delay amount holding circuit 217C holds the delay amount ⁇ Da.
  • step S ⁇ b>409 the delay circuit 213 ⁇ /b>C delays the sampling clock 203 by the delay amount ⁇ Da held in the delay amount holding circuit 217 to generate the sampling clock 303 .

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Abstract

機能検証システム（２００）は、前段の装置から送られるサンプリングクロックに基づいて、前段の装置から送られるデータをサンプリングする入力受付部（２０１）と、サンプリングクロックに基づいて、入力受付部（２０１）から出力されるデータをサンプリングする内部データ処理部（２０５）と、サンプリングクロックに基づいて、内部データ処理部（２０５）から出力されるデータをサンプリングして、後段の装置にデータを出力する出力段制御部（２０９Ａ）とを備える。出力段制御部（２０９Ａ）は、機能検証システム（１００）と後段の装置との間に同期ずれが発生している場合に、同期ずれが解消されるように、サンプリングクロックを遅延させたクロックを後段の装置に出力する遅延制御回路（２１２）を含む。

Description

機能検証システム
　本開示は、機能検証システムに関する。
　ＦＰＧＡ（Field　Programmable　Gate　Array）、またはＡＳＩＣ（Application　Specific　Integrated　Circuit）などのＬＳＩ（Large　Scale　Integration）の開発において、搭載機能を実現するために論理設計を行い、その後、正しく回路機能が実現できているかどうかの論理検証が実施される。通常は、論理シミュレータを用いて検証が実施され、その後、実機である検証対象のＬＳＩと周辺デバイスとを含むプロトタイプ基板を用いて機能検証を実施される。
　この実機を用いた機能検証において、検証対象のＬＳＩと、検査対象のＬＳＩとデータの送受信を行う外部のＬＳＩとの間に遅延が発生する。この遅延が原因となり、セットアップ時間不足等による誤動作（以降、同期ずれと称す）が発生する場合がある。誤動作が発生すると、機能検証を正しく実施できないケースが発生する。
　このような誤動作を発生させないようにするための装置が知られている。
　たとえば、特許文献１に記載のエミュレーション装置は、ケーブルを介して受け付けた基準クロックの位相を内部処理用に調整した内部クロックに従い、データをサンプリングする内部段処理部と、基準クロックの位相を電子回路基板への出力用に調整した出力クロックに従い、データをサンプリングする出力段処理部とを備える。
特開２０１５－２０７０５０号公報
　しかしながら、特許文献１では、対象装置の前段のレジスタ、後段のレジスタ、およびエミュレーション装置に共通のクロックが供給される。対処装置のクロックラインの遅延量次第によって、同期ずれが発生してしまうので、機能検証を正しく実施することができない。
　さらに、特許文献１に記載のエミレーション装置は、検証対象のＬＳＩの内部段処理部および出力段処理部に専用の位相制御回路が必要となるので、回路面積が増大する。
　それゆえに、本開示の目的は、小さな回路規模で、機能検証を実施することができる機能検証システムを提供することである。
　本開示の機能検証システムは、前段の装置と、後段の装置とに接続される対象装置の機能を検証するための機能検証システムであって、機能検証システムは、前段の装置および後段の装置とケーブルによって接続される。機能検証システムは、前段の装置から送られるサンプリングクロックに基づいて、前段の装置から送られるデータをサンプリングする入力受付部と、サンプリングクロックに基づいて、入力受付部から出力されるデータをサンプリングする内部データ処理部と、サンプリングクロックに基づいて、内部データ処理部から出力されるデータをサンプリングして、後段の装置にデータを出力する出力段制御部とを備える。出力段制御部は、機能検証システムと後段の装置との間に同期ずれが発生している場合に、同期ずれが解消されるように、サンプリングクロックを遅延させたクロックを後段の装置に出力する遅延制御回路を含む。
　本開示の機能検証システムは、前段の装置と、後段の装置とに接続される対象装置の機能を検証するための機能検証システムであって、機能検証システムは、前段の装置および後段の装置とケーブルによって接続される。機能検証システムは、サンプリングクロックに基づいて、前段の装置から送られるデータをサンプリングする入力受付部と、サンプリングクロックに基づいて、入力受付部から出力されるデータをサンプリングする内部データ処理部と、サンプリングクロックに基づいて、内部データ処理部から出力されるデータをサンプリングして、後段の装置にデータを出力する出力段制御部とを備える。入力受付部は、前段の装置と機能検証システムとの間に同期ずれが発生している場合に、同期ずれが解消されるように、前段の装置から送られるクロックを遅延させたサンプリングクロックを生成する遅延制御回路を含む。
　本開示によれば、小さな回路規模で、機能検証を実施することができる。
実施の形態１の機能検証システム２００を含む電子回路基板１００の構成を表わす図である。 参考例の機能検証システム２００Ｚの構成を表わす図である。 参考例の機能検証システム２００Ｚを用いたときのクロックおよびデータのタイミングの例を表わす図である。 機能検証システム２００Ｚを用いたときのクロックおよびデータのタイミングの別の例を表わす図である。 実施の形態１の機能検証システム２００の構成を表わす図である。 遅延制御回路２１２の構成を表わす図である。 実施の形態１におけるサンプリングクロック２０３の遅延制御の手順を表わすフローチャートである。 機能検証システム２００を用いたときのクロックおよびデータのタイミングの例を表わす図である。 参考例の機能検証システム２００Ｚを用いたときのタイミングチャートの例を表わす図である。 実施の形態２の機能検証システム２００Ａを含む電子回路基板１００の構成を表わす図である。 実施の形態２の機能検証システム２００Ａの構成を表わす図である。 遅延制御回路２１２Ａの構成を表わす図である。 実施の形態２におけるサンプリングクロック２０３の遅延制御の手順を表わすフローチャートである。 機能検証システム２００Ａを用いたときのクロックおよびデータのタイミングの例を表わす図である。 遅延制御回路２１２Ｂの構成を表わす図である。 実施の形態３におけるサンプリングクロック２０３の遅延制御の手順を表わすフローチャートである。 遅延制御回路２１２Ｃの構成を表わす図である。 実施の形態４におけるサンプリングクロック２０３の遅延制御の手順を表わすフローチャートである。
　以下、実施の形態について図面を参照して説明する。
　実施の形態１．
　図１は、実施の形態１の機能検証システム２００または参考例の機能検証システム２００Ｚを含む電子回路基板１００の構成を表わす図である。図２は、参考例の機能検証システム２００Ｚの構成を表わす図である。
　機能検証システム２００Ｚは、ＦＰＧＡまたはＡＳＩＣ等のＬＳＩを、プロトタイプ基板を用いて、製品基板搭載前に、機能検証を実施するために構成される。機能検証システム２００Ｚは、前段の装置である外部ＬＳＩ１０１と、後段の装置である外部ＬＳＩ１０８とに接続される対象装置の機能を検証するために配置される。
　電子回路基板１００において、前段の装置である外部ＬＳＩ１０１、機能検証システム２００，２００Ｚ、および後段の装置である外部ＬＳＩ１０８が、直列に接続される。外部ＬＳＩ１０１と機能検証システム２００，２００Ｚとは、ケーブル３５１によって接続される。機能検証システム２００，２００Ｚと外部ＬＳＩ１０８とは、ケーブル３５２によって接続される。
　電子回路基板１００上に存在する水晶発振回路３０１から出力されたサンプリングクロック１０５が、外部ＬＳＩ１０１に入力される。サンプリングクロック１０５は、機能検証システム２００，２００Ｚにも送られる。機能検証システム２００，２００Ｚから出力されるサンプリングクロック１０７が外部ＬＳＩ１０８に送られる。なお、機能検証システム２００，２００Ｚを経由せず、サンプリングクロック１０５をそのまま外部ＬＳＩ１０８のサンプリングクロック１０７に用いるケースを、本実施の形態では想定しない。すなわち、本実施の形態では、サンプリングクロック１０５が機能検証システム２００，２００Ｚを経由して生成されるクロックをサンプリングクロック１０７として使用されることを前提とする。
　外部ＬＳＩ１０１は、レジスタ１０３を備える。レジスタ１０３は、サンプリングクロック１０５に従って、入力されるデータ１０２をラッチし、データ１０４を出力する。
　外部ＬＳＩ１０１から出力されたデータ１０４は、ケーブル３５１を通じて伝送されて、機能検証システム２００，２００Ｚに、データ２０２として入力される。水晶発振回路３０１から出力されたサンプリングクロック１０５は、ケーブル３５１を通じて伝送されて、機能検証システム２００，２００Ｚに、サンプリングクロック２０３として入力される。
　機能検証システム２００Ｚは、入力受付部２０１と、内部処理部２０５と、出力段制御部２０９とを備える。
　入力受付部２０１は、レジスタ２０４を備える。レジスタ２０４は、サンプリングクロック２０３に従って、データ２０２をラッチして、データ２０６を内部処理部２０５に出力する。
　内部処理部２０５は、レジスタ２０７を備える。レジスタ２０７は、サンプリングクロック２０３に従って、データ２０６をラッチして、データ２１０を出力段制御部２０９に出力する。
　出力段制御部２０９は、レジスタ２１１を備える。レジスタ２１１は、サンプリングクロック２０３に従って、データ２１０をラッチして、データ２１６を出力する。データ２１６の信号幅は、１ビットまたは複数ビット幅である。
　機能検証システム２００Ｚから出力されたデータ２１６は、ケーブル３５２を通じて伝送されて、外部ＬＳＩ１０８に、データ１０６として入力される。機能検証システム２００Ｚから出力されたサンプリングクロック２０３は、ケーブル３５２を通じて伝送されて、外部ＬＳＩ１０８に、サンプリングクロック１０７として入力される。
　外部ＬＳＩ１０８は、レジスタ１０９を備える。レジスタ１０９は、サンプリングクロック１０７に従って、データ１０６をラッチして、データ１１０を出力する。
　次に、機能検証システム２００Ｚの動作について、タイミングチャートを用いて説明する。
　図３は、参考例の機能検証システム２００Ｚを用いたときのクロックおよびデータのタイミングの例を表わす図である。この例は、同期ずれが発生しない場合の理想的な動作が示される。
　外部ＬＳＩ１０１のレジスタ１０３は、サンプリングクロック１０５に従って、データ１０２をラッチして、データ１０４を出力する。データ１０４は、ケーブル３５１を通じて伝送されて、機能検証システム２００Ｚにデータ２０２として入力される。サンプリングクロック１０５も、ケーブル３５１を通じて伝送されて機能検証システム２００Ｚにサンプリングクロック２０３として入力される。
　入力受付部２０１のレジスタ２０４が、サンプリングクロック２０３に従って、データ２０２をラッチして、データ２０６を出力する。
　内部処理部２０５のレジスタ２０７が、サンプリングクロック２０３に従って、データ２０６をラッチして、データ２１０を出力する。
　出力段制御部２０９のレジスタ２０７が、サンプリングクロック２０３に従って、データ２１０をラッチして、データ２１６を出力する。データ２１６は、ケーブル３５２を通じて伝送されて、外部ＬＳＩ１０８にデータ１０６として入力される。サンプリングクロック２０３は、ケーブル３５２を通じて伝送されて、外部ＬＳＩ１０８にサンプリングクロック１０７として入力される。
　外部ＬＳＩ１０８のレジスタ１０９は、サンプリングクロック１０７に従って、データ１０６をラッチして、データ１１０を出力する。
　機能検証システム２００Ｚと外部ＬＳＩ１０８との間において、同期ずれが発生していない場合には、機能検証システム２００Ｚの内部処理部２０５が、時刻ｔ１にサンプリングクロック２０３に従って、データ２０６をサンプリングしてデータＢを取得し、ＬＳＩ１０８が、時刻ｔ２にサンプリングクロック１０７に従って、データ１０６をサンプリングして、データＢを取得する。
　図４は、機能検証システム２００Ｚを用いたときのクロックおよびデータのタイミングの別の例を表わす図である。この例では、同期ずれが発生する場合の動作が示される。
　ケーブル３５１の伝送時間による遅延のため、サンプリングクロック２０３は、サンプリングクロック１０５に対してΔｔ１時間遅延し、ケーブル３５２の伝送時間による遅延のため、サンプリングクロック１０７は、サンプリングクロック２０３に対してΔｔ２時間遅延する。その結果、データ１０６は、データ２１６に対してΔｔ３時間遅延する。
　機能検証システム２００Ｚの内部処理部２０５が、時刻ｔ３にサンプリングクロック２０３に従って、データ２０６をサンプリングしてデータＢを取得し、ＬＳＩ１０８が、時刻ｔ４にサンプリングクロック１０７に従って、データ１０６をサンプリングしてデータＡを取得する。以上のような動作によって、機能検証システム２００ＺとＬＳＩ１０８の間に同期ずれが発生する。
　図５は、実施の形態１の機能検証システム２００の構成を表わす図である。この機能検証システム２００が、参考例の機能検証システム２００Ｚと相違する点は、機能検証システム２００の出力段制御部２０９Ａが、遅延制御回路２１２を備える点である。
　図６は、遅延制御回路２１２の構成を表わす図である。
　遅延制御回路２１２は、同期ずれ検出結果取得部２１４と、乱数生成制御器２１６と、乱数生成器２１５と、遅延回路２１３とを備える。
　同期ずれ検出結果取得部２１４は、同期ずれの有無の検出結果を取得する。
　外部ＬＳＩ１０８の回路内に同期ずれの発生および未発生をチェックする回路機能がない場合は、ユーザが外部の同期ずれ検出端末（例えば、オシロスコープまたはロジックアナライザ等)を操作することによって、ユーザが、データ２１０と、データ１１０とを観測する。ユーザは、観測結果に基いて、同期ずれ発生／未発生を検出し、検出結果を同期ずれ検出結果取得部２１４に入力する。
　外部ＬＳＩ１０８の回路内に同期ずれの発生の有無を検出する回路機能がある場合は、外部ＬＳＩ１０８の検出回路は、データ２１０と、データ１１０と、同期ずれが発生しない理想となる期待値データとに基づいて、同期ずれ発生／未発生を検出する。
　乱数生成制御器２１６は、同期ずれが発生している場合に、乱数生成器２１５に乱数を生成させる。乱数生成制御器２１６は、乱数範囲および乱数の刻み幅を設定する。乱数範囲は、０～ｎの範囲とする。最大値ｎはユーザ側で設定するものとする。乱数の幅（分解能）の制約として、最小値は定義せず、最大値はサンプリングクロック２０３のクロック周期Ｔとする。例えば、サンプリングクロック２０３の周波数が１００ｍＨｚの場合は、サンプリングクロック２０３の周期Ｔが１０ｎｓとなるので、乱数の幅（分解能）は、０ｎｓよりも大きく、１０ｎｓ未満となる。
　乱数生成器２１５は、指定遅延量ΔＤとして乱数を生成する。乱数のランダムな選択は通常、アルゴリズムによって生成した乱数を用いて行うことが多い。遅延値の選択は、与えられた乱数範囲で乱数を直接発生させる方法、あるいは、他の乱数(通常は一様乱数)を加工して与えられた分布の乱数を得る方法があるが、本実施の形態では、前者の方法を適用する。
　遅延回路２１３は、乱数生成器２１５により出力される乱数の指定遅延量ΔＤだけ、サンプリングクロック２０３を遅延させて、サンプリングクロック２１７を出力する。
　サンプリングクロック２１７は、ケーブル３５２を通じて伝送されて、外部ＬＳＩ１０８にサンプリングクロック１０７として入力される。
　図７は、実施の形態１におけるサンプリングクロック２０３の遅延制御の手順を表わすフローチャートである。
　ステップＳ１０１において、乱数生成制御器２１６は、乱数範囲および刻み幅を設定する。
　ステップＳ１０２において、同期ずれ検出結果取得部２１４が同期ずれが発生したことを表わす情報を受けたときには、処理がステップＳ１０３に進む。
　ステップＳ１０３において、乱数生成器２１５は、ステップＳ１０１で設定された設定範囲および刻み幅において、与えられた頻度分布で乱数を生成する。
　ステップＳ１０４において、生成された乱数が既に生成された乱数の場合に、処理がステップＳ１０３に戻り、生成された乱数が既に生成された乱数でない場合に、処理がステップＳ１０５に進む。
　ステップＳ１０５において、乱数生成器２１５は、生成した乱数を指定遅延量ΔＤとして遅延回路２１３に送る。遅延回路２１３は、サンプリングクロック２０３を指定遅延量ΔＤだけ遅延させて、サンプリングクロック２１７を生成する。
　図８は、機能検証システム２００を用いたときのクロックおよびデータのタイミングの例を表わす図である。この例では、同期ずれが解消される場合の動作が示される。
　図４と同様に、ケーブル３５１の伝送時間による遅延のため、サンプリングクロック２０３は、サンプリングクロック１０５に対してΔｔ１時間遅延する。サンプリングクロック２０３をΔＤ時間だけ遅延させたサンプリングクロック２１７が生成される。ケーブル３５２の伝送時間による遅延のため、サンプリングクロック１０７は、サンプリングクロック２１７に対してΔｔ４時間遅延する。その結果、データ１０６は、データ２１６に対してΔｔ５時間遅延する。
　機能検証システム２００の内部処理部２０５が、時刻ｔ５にサンプリングクロック２０３に従って、データ２０６をサンプリングしてデータＢを取得する。ＬＳＩ１０８が、時刻ｔ６にサンプリングクロック１０７に従って、データ１０６をサンプリングしてデータＢを取得する。以上のような動作によって、機能検証システム２００とＬＳＩ１０８の間で同期が維持される。
　以上のように、実施の形態１に係る機能検証システム２００では、出力段制御部２０９Ａ内の遅延制御回路２１２が、機能検証システム２００とＬＳＩ１０８との間で同期ずれが発生しないように、サンプリングクロック２０３を適切な時間だけ遅延させて、ＬＳＩ１０８に出力する。これにより、サンプリングクロック１０５、サンプリングクロック２０３、サンプリングクロック２１７、サンプリングクロック１０７のクロック速度をそれぞれ落とすことなく、高速な論理検証が可能になる。
　なお、上記の実施形態では、サンプリングクロック２０３とサンプリングクロック１０５とがずれており、サンプリングクロック２０３とサンプリングクロック１０７とがずれている場合に、サンプリングクロック２０３を遅延制御することによって、機能検証システム２００とＬＳＩ１０８との間で同期ずれが発生しないようにした。
　サンプリングクロック２０３とサンプリングクロック１０５とがずれておらず、サンプリングクロック２０３とサンプリングクロック１０７とがずれている場合も、同様にして、サンプリングクロック２０３を遅延制御することによって、機能検証システム２００とＬＳＩ１０８との間で同期ずれが発生しないようにすることができる。
　実施の形態２．
　同期ずれの発生箇所が、実施の形態１では、外部ＬＳＩ１０８のレジスタ１０９であるのに対して、実施の形態２では、機能検証システム２００Ａの入力受付部２０１Ａである。つまり、実施の形態２では、機能検証システム２００Ａ内で生じる同期ずれを対象としている。
　図９は、参考例の機能検証システム２００Ｚを用いたときのタイミングチャートの例を表わす図である。この例では、同期ずれが発生する場合の動作が示される。
　ケーブル３５１の伝送時間による遅延のため、サンプリングクロック２０３は、サンプリングクロック１０５に対してΔｔｘ時間遅延し、データ２０２は、データ１０４に対してΔｔｘ時間遅延する。その結果、データ２０６は、データ２０２に対してΔｔｙ時間遅延する。
　ＬＳＩ１０１が、時刻ｔａにおいて、サンプリングクロック１０５に従って、データ１０２をサンプリングして、データＡを取得してデータ１０４を出力する。機能検証システム２００Ｚの内部処理部２０５が、時刻ｔｂにおいて、サンプリングクロック２０３に従って、データ２０６をサンプリングするが、データＡを取得できない。以上のような動作によって、ＬＳＩ１０１と機能検証システム２００Ｚとの間に同期ずれが発生する。
　図１０は、実施の形態２の機能検証システム２００Ａを含む電子回路基板１００の構成を表わす図である。実施の形態２では、機能検証システム２００の代わりに、機能検証システム２００Ａが用いられる。
　図１１は、実施の形態２の機能検証システム２００Ａの構成を表わす図である。
　実施の形態２の機能検証システム２００Ａが、実施の形態１の機能検証システム２００と相違する点は、入力受付部２０１Ａが遅延制御回路２１２Ａを備え、出力段制御部２０９Ａが遅延制御回路２１２を備えない点である。
　図１２は、遅延制御回路２１２Ａの構成を表わす図である。
　遅延制御回路２１２Ａは、同期ずれ検出結果取得部２１４Ａと、乱数生成制御器２１６と、乱数生成器２１５と、遅延回路２１３Ａとを備える。
　同期ずれ検出結果取得部２１４Ａは、同期ずれの有無の検出結果を取得する。
　ユーザが外部の同期ずれ検出端末（例えば、オシロスコープまたはロジックアナライザ等)を操作することによって、ユーザが、データ２１６と、データ１０４と、データ２０６とを観測する。ユーザは、観測結果に基いて、同期ずれ発生／未発生を検出し、検出結果を同期ずれ検出結果取得部２１４Ａに入力する。
　乱数生成制御器２１６および乱数生成器２１５は、実施の形態１と同様なので、説明を繰り返さない。
　遅延回路２１３Ａは、乱数生成器２１５により出力される乱数の指定遅延量ΔＤａだけ、サンプリングクロック２０３を遅延させて、サンプリングクロック３０３を出力する。
　サンプリングクロック３０３は、機能検証システム２００Ａの各構成要素に送られるとともに、ケーブル３５２を通じて伝送されて、外部ＬＳＩ１０８にサンプリングクロック１０７として入力される。
　図１３は、実施の形態２におけるサンプリングクロック２０３の遅延制御の手順を表わすフローチャートである。
　ステップＳ２０１において、乱数生成制御器２１６は、乱数範囲および刻み幅を設定する。
　ステップＳ２０２において、同期ずれ検出結果取得部２１４Ａが同期ずれが発生したことを表わす情報を受けたときには、処理がステップＳ２０３に進む。
　ステップＳ２０３において、乱数生成器２１５は、ステップＳ２０１で設定された設定範囲および刻み幅において、与えられた頻度分布で乱数を生成する。
　ステップＳ２０４において、生成された乱数が既に生成された乱数の場合に、処理がステップＳ２０３に戻り、生成された乱数が既に生成された乱数でない場合に、処理がステップＳ２０５に進む。
　ステップＳ２０５において、乱数生成器２１５は、生成した乱数を指定遅延量ΔＤａとして遅延回路２１３Ａに送る。遅延回路２１３Ａは、サンプリングクロック２０３を指定遅延量ΔＤａだけ遅延させて、サンプリングクロック３０３を生成する。
　図１４は、機能検証システム２００Ａを用いたときのクロックおよびデータのタイミングの例を表わす図である。
　図９と同様に、ケーブル３５１の伝送時間による遅延のため、サンプリングクロック２０３は、サンプリングクロック１０５に対してΔｔｘ時間遅延し、データ２０２は、データ１０４に対してΔｔｘ時間遅延する。
　サンプリングクロック２０３をΔＤａ時間だけ遅延させたサンプリングクロック３０３が生成される。その結果、データ２０６は、データ２０２に対してΔｔｙ時間遅延する。
　ＬＳＩ１０１が、時刻ｔａにおいて、サンプリングクロック１０５に従って、データ１０２をサンプリングして、データＡを取得してデータ１０４を出力する。機能検証システム２００Ａの内部処理部２０５が、時刻ｔｃにおいて、サンプリングクロック３０３に従って、データ２０６をサンプリングして、データＡを取得する。以上のような動作によって、ＬＳＩ１０１と機能検証システム２００Ａとの間に同期ずれが解消される。
　以上のように、実施の形態２に係る機能検証システム２００Ａでは、入力受付部２０１Ａ内の遅延制御回路２１２Ａが、ＬＳＩ１０８と機能検証システム２００Ａとの間で同期ずれが発生しないように、サンプリングクロック２０３を適切な時間だけ遅延させて、サンプリングクロック３０３を生成して、機能検証システム２００Ａの各構成要素に供給する。これにより、サンプリングクロック１０５、サンプリングクロック２０３、サンプリングクロック３０３、サンプリングクロック１０７のクロック速度をそれぞれ落とすことなく、高速な論理検証が可能になる。
　実施の形態３．
　本実施の形態の機能検証システムは、図５の実施の形態１の機能検証システムと基本的な構成は、同様である。本実施の形態の機能検証システムでは、出力段制御部２０９Ａが、遅延制御回路２１２の代わりに、遅延制御回路２１２Ｂを備える。
　図１５は、遅延制御回路２１２Ｂの構成を表わす図である。
　遅延制御回路２１２Ｂは、同期ずれ検出結果取得部２１４Ｂと、乱数生成制御器２１６Ｂと、乱数生成器２１５Ｂと、遅延回路２１３Ｂと、遅延量保持回路２１７とを備える。
　同期ずれ検出結果取得部２１４Ｂは、実施の形態１の同期ずれ検出結果取得部２１４と同様に、同期ずれの有無の検出結果を取得する。
　乱数生成制御器２１６Ｂ、および乱数生成器２１５Ｂは、初回の機能検証実行時において、実施の形態１で説明した乱数生成制御器２１６、および乱数生成器２１５と同様に動作する。乱数生成制御器２１６Ｂ、および乱数生成器２１５Ｂは、２回目以降の機能検証実行時において、動作しない。
　遅延量保持回路２１７は、初回の機能検証実行時において、同期ずれが解消された後の遅延量を保持する。
　遅延回路２１３Ｂは、初回の機能検証実行時において、実施の形態１で説明した遅延回路２１３と同様に動作する。遅延回路２１３Ｂは、２回目以降の機能検証実行時において、サンプリングクロック２０３を遅延量保持回路２１７に保持されている遅延量だけ遅延させて、サンプリングクロック２１７を生成する。
　図１６は、実施の形態３におけるサンプリングクロック２０３の遅延制御の手順を表わすフローチャートである。
　ステップＳ３０１において、乱数生成制御器２１６Ｂは、乱数範囲および刻み幅を設定する。
　ステップＳ３０２において、同期ずれ検出結果取得部２１４Ｂが同期ずれが発生したことを表わす情報を受けたときに、処理がステップＳ３０３に進む。
　ステップＳ３０３において、今回の機能検証が２回目以降の機能検証の場合に、処理がステップＳ３０８に進み、今回の機能検証が初回の機能検証の場合に、処理がステップＳ３０４に進む。
　ステップＳ３０４において、乱数生成器２１５Ｂは、ステップＳ３０１で設定された設定範囲および刻み幅において、与えられた頻度分布で乱数を生成する。
　ステップＳ３０５において、生成された乱数が既に生成された乱数の場合に、処理がステップＳ３０４に戻り、生成された乱数が既に生成された乱数でない場合に、処理がステップＳ３０６に進む。
　ステップＳ３０６において、乱数生成器２１５Ｂは、生成した乱数を指定遅延量ΔＤとして遅延回路２１３Ｂに送る。遅延回路２１３Ｂは、サンプリングクロック２０３を指定遅延量ΔＤだけ遅延させて、サンプリングクロック２１７を生成する。
　ステップＳ３０７において、同期ずれ検出結果取得部２１４Ｂが同期ずれが解消されたことを表わす情報を受けたときに、処理がステップＳ３０８に進む。
　ステップＳ３０８において、遅延量保持回路２１７は、遅延量ΔＤを保持する。
　ステップＳ３０９において、遅延回路２１３Ｂは、サンプリングクロック２０３を遅延量保持回路２１７に保持されている遅延量ΔＤだけ遅延させて、サンプリングクロック２１７を生成する。
　本実施の形態では、２回目以降に実施する機能検証時に初回に設定された遅延量を再利用することができるので、機能検証の高速化を図ることができる。
　実施の形態４．
　本実施の形態の機能検証システムは、図１１の実施の形態２の機能検証システムと基本的な構成は、同様である。本実施の形態の機能検証システムでは、入力受付部２０１Ａが、遅延制御回路２１２Ａの代わりに、遅延制御回路２１２Ｃを備える。
　図１７は、遅延制御回路２１２Ｃの構成を表わす図である。
　遅延制御回路２１２Ｃは、同期ずれ検出結果取得部２１４Ｃと、乱数生成制御器２１６Ｃと、乱数生成器２１５Ｃと、遅延回路２１３Ｃと、遅延量保持回路２１７Ｃとを備える。
　同期ずれ検出結果取得部２１４Ｃは、実施の形態１の同期ずれ検出結果取得部２１４Ａと同様に、同期ずれの有無の検出結果を取得する。
　乱数生成制御器２１６Ｃ、および乱数生成器２１５Ｃは、初回の機能検証実行時において、実施の形態２で説明した乱数生成制御器２１６、および乱数生成器２１５と同様に動作する。乱数生成制御器２１６Ｃおよび乱数生成器２１５Ｃは、２回目以降の機能検証実行時において、動作しない。
　遅延量保持回路２１７Ｃは、初回の機能検証実行時において、同期ずれが解消された後の遅延量を保持する。
　遅延回路２１３Ｃは、初回の機能検証実行時において、実施の形態２で説明した遅延回路２１３Ａと同様に動作する。遅延回路２１３Ｃは、２回目以降の機能検証実行時において、サンプリングクロック２０３を遅延量保持回路２１７Ｃに保持されている遅延量だけ遅延させて、サンプリングクロック３０３を生成する。
　図１８は、実施の形態４におけるサンプリングクロック２０３の遅延制御の手順を表わすフローチャートである。
　ステップＳ４０１において、乱数生成制御器２１６Ｃは、乱数範囲および刻み幅を設定する。
　ステップＳ４０２において、同期ずれ検出結果取得部２１４Ｃが同期ずれが発生したことを表わす情報を受けたときに、処理がステップＳ４０３に進む。
　ステップＳ４０３において、今回の機能検証が２回目以降の機能検証の場合に、処理がステップＳ４０９に進み、今回の機能検証が初回の機能検証の場合に、処理がステップＳ４０４に進む。
　ステップＳ４０４において、乱数生成器２１５Ｃは、ステップＳ４０１で設定された設定範囲および刻み幅において、与えられた頻度分布で乱数を生成する。
　ステップＳ４０５において、生成された乱数が既に生成された乱数の場合に、処理がステップＳ４０４に戻り、生成された乱数が既に生成された乱数でない場合に、処理がステップＳ４０６に進む。
　ステップＳ４０６において、乱数生成器２１５Ｃは、生成した乱数を指定遅延量ΔＤａとして遅延回路２１３Ｃに送る。遅延回路２１３Ｃは、サンプリングクロック２０３を指定遅延量ΔＤａ遅延させて、サンプリングクロック３０３を生成する。
　ステップＳ４０７において、同期ずれ検出結果取得部２１４Ｃが同期ずれが解消されたことを表わす情報を受けたときに、処理がステップＳ４０８に進む。
　ステップＳ４０８において、遅延量保持回路２１７Ｃは、遅延量ΔＤａを保持する。
　ステップＳ４０９において、遅延回路２１３Ｃは、サンプリングクロック２０３を遅延量保持回路２１７に保持されている遅延量ΔＤａだけ遅延させて、サンプリングクロック３０３を生成する。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１００　電子回路基板、１０３，１０９，２０４，２０７，２１１　レジスタ、２００，２００Ａ，２００Ｚ　機能検証システム、２０１，２０１Ａ　入力受付部、２０５　内部処理部、２０９，２０９Ａ　出力段制御部、２１２，２１２Ａ，２１２Ｂ，２１２Ｃ，２１２Ｄ　遅延制御回路、２１３，２１３Ａ，２１３Ｂ，２１３Ｃ　遅延回路、２１４，２１４Ａ，２１４Ｂ，２１４Ｃ　同期ずれ検出結果取得部、２１５，２１５Ｂ，２１５Ｃ　乱数生成器、２１６，２１６Ｂ，２１６Ｃ　乱数生成制御器、２１７，２１７Ｃ　遅延量保持回路、３０１　水晶発振回路、３５１，３５２　ケーブル、１０１，１０８　外部ＬＳＩ。

Claims (7)

  1. 　前段の装置と、後段の装置とに接続される対象装置の機能を検証するための機能検証システムであって、前記機能検証システムは、前記前段の装置および前記後段の装置とケーブルによって接続され、
    　前記前段の装置から送られるサンプリングクロックに基づいて、前記前段の装置から送られるデータをサンプリングする入力受付部と、
    　前記サンプリングクロックに基づいて、前記入力受付部から出力されるデータをサンプリングする内部データ処理部と、
    　前記サンプリングクロックに基づいて、前記内部データ処理部から出力されるデータをサンプリングして、前記後段の装置にデータを出力する出力段制御部と、を備え、
    　前記出力段制御部は、
    　前記機能検証システムと前記後段の装置との間に同期ずれが発生している場合に、前記同期ずれが解消されるように、前記サンプリングクロックを遅延させたクロックを前記後段の装置に出力する遅延制御回路を含む、機能検証システム。
  2. 　前記遅延制御回路は、前記機能検証システムと前記後段の装置との間に同期ずれが発生している場合に、ランダムな遅延量を生成し、前記サンプリングクロックを前記ランダムな遅延量だけ遅延させたクロックを前記後段の装置に出力し、前記同期ずれが解消されない場合には、前記ランダムな遅延量の生成、および前記サンプリングクロックを前記ランダムな遅延量だけ遅延させたクロックの出力を繰り返す、請求項１記載の機能検証システム。
  3. 　前記遅延制御回路は、初回の機能検証時において、前記同期ずれが発生している場合に、前記ランダムな遅延量の生成、および前記サンプリングクロックを前記ランダムな遅延量だけ遅延させたクロックの前記後段の装置への出力を実行し、前記同期ずれが解消された後の遅延量を保持し、
    　２回目以降の機能検証時において、前記同期ずれが発生している場合に、前記サンプリングクロックを前記保持している遅延量だけ遅延させたクロックを前記後段の装置に出力する、請求項２記載の機能検証システム。
  4. 　前段の装置と、後段の装置とに接続される対象装置の機能を検証するための機能検証システムであって、前記機能検証システムは、前段の装置および前記後段の装置とケーブルによって接続され、
    　サンプリングクロックに基づいて、前記前段の装置から送られるデータをサンプリングする入力受付部と、
    　前記サンプリングクロックに基づいて、前記入力受付部から出力されるデータをサンプリングする内部データ処理部と、
    　前記サンプリングクロックに基づいて、前記内部データ処理部から出力されるデータをサンプリングして、前記後段の装置にデータを出力する出力段制御部と、を備え、
    　前記入力受付部は、
    　前記前段の装置と前記機能検証システムとの間に同期ずれが発生している場合に、前記同期ずれが解消されるように、前記前段の装置から送られるクロックを遅延させた前記サンプリングクロックを生成する遅延制御回路を含む、機能検証システム。
  5. 　前記遅延制御回路は、前記前段の装置と前記機能検証システムとの間に同期ずれが発生している場合に、ランダムな遅延量を生成し、前記前段の装置から送られるクロックを前記ランダムな遅延量だけ遅延させた前記サンプリングクロックを生成し、前記同期ずれが解消されない場合には、前記ランダムな遅延量の生成、および前記前段の装置から送られるクロックを前記ランダムな遅延量だけ遅延させた前記サンプリングクロックの生成を繰り返す、請求項４記載の機能検証システム。
  6. 　前記遅延制御回路は、初回の機能検証時において、前記同期ずれが発生している場合に、前記ランダムな遅延量の生成および前記サンプリングクロックの生成を実行し、前記同期ずれが解消された後の遅延量を保持し、
    　２回目以降の機能検証時において、前記同期ずれが発生している場合に、前記前段の装置から送られるクロックを前記保持している遅延量だけ遅延させた前記サンプリングクロックを生成する、請求項５記載の機能検証システム。
  7. 　前記ランダムな遅延量の幅は、前記サンプリングクロックの周期以下である、請求項２～６のいずれか１項に記載の機能検証システム。
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* Cited by examiner, † Cited by third party
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JP2005284426A (ja) * 2004-03-29 2005-10-13 Fujitsu Ltd 非同期回路検証方法および非同期回路検証プログラム
JP2015207050A (ja) * 2014-04-17 2015-11-19 三菱電機株式会社 エミュレーション装置

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