WO2023100490A1 - 演算装置および固体撮像装置 - Google Patents

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大輔 齋藤
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Sony Semiconductor Solutions Corp
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    • G06G7/48—Analogue computers for specific processes, systems or devices, e.g. simulators
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
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    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron

Definitions

  • the present disclosure relates to arithmetic devices and solid-state imaging devices.
  • Patent Document 1 A flip-flop type memory cell that writes information by injecting hot electrons has been proposed (Patent Document 1). Further, there is a demand for an arithmetic device capable of executing a sum-of-products operation on a memory cell array using SRAM (Static Random Access Memory) technology.
  • SRAM Static Random Access Memory
  • Arithmetic devices are required to suppress increases in memory cell area.
  • An arithmetic device includes a first inverter having a first input and a first output, and a second input connected to the first output and a first inverter connected to the first input.
  • a memory cell each having a second inverter having a second output for outputting a signal, a first transistor receiving a first signal from the second output, and a resistor connected in series with the first transistor.
  • a memory cell array including a plurality of memory cells is provided.
  • a solid-state imaging device includes: a first inverter having a first input section and a first output section; a second input section connected to the first output section; A memory cell each having a second inverter having a second output for outputting a 1 signal, a first transistor receiving the first signal from the second output, and a resistor connected in series with the first transistor.
  • a memory cell array including a plurality of
  • FIG. 1 is a block diagram showing an example of the overall configuration of an imaging device according to an embodiment of the present disclosure
  • FIG. 2 is a diagram illustrating a configuration example of pixels of an imaging device according to an embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing another configuration example of pixels of the imaging device according to the embodiment of the present disclosure
  • FIG. 4 is a diagram showing another configuration example of pixels of the imaging device according to the embodiment of the present disclosure
  • 1 is a diagram showing a configuration example of a memory cell array of an imaging device according to an embodiment of the present disclosure
  • FIG. 1 is a diagram showing a configuration example of a memory cell of an imaging device according to an embodiment of the present disclosure
  • FIG. 3 is a diagram showing a layout example of memory cells of the imaging device according to the embodiment of the present disclosure
  • 4 is a diagram showing a configuration example of resistors of the imaging device according to the embodiment of the present disclosure
  • FIG. FIG. 5 is a diagram showing another configuration example of resistors of the imaging device according to the embodiment of the present disclosure
  • FIG. 4 is a diagram for explaining an example of sum-of-products operation processing by the imaging device according to the embodiment of the present disclosure
  • FIG. 5 is a diagram showing another configuration example of the memory cell of the imaging device according to the embodiment of the present disclosure
  • FIG. 5 is a diagram showing a configuration example of a memory cell array of an imaging device according to Modification 1 of the present disclosure
  • FIG. 5 is a diagram showing a configuration example of a memory cell of an imaging device according to Modification 1 of the present disclosure
  • FIG. 10 is a diagram illustrating a configuration example of a memory cell of an imaging device according to modification 2 of the present disclosure
  • FIG. 11 is a diagram illustrating another configuration example of a memory cell of an imaging device according to modification 2 of the present disclosure
  • FIG. 11 is a diagram illustrating another configuration example of a memory cell of an imaging device according to modification 2 of the present disclosure
  • FIG. 10 is a diagram illustrating a configuration example of a memory cell of an imaging device according to modification 3 of the present disclosure
  • FIG. 11 is a diagram illustrating another configuration example of a memory cell of an imaging device according to modification 3 of the present disclosure
  • FIG. 11 is a diagram illustrating another configuration example of a memory cell of an imaging device according to modification 3 of the present disclosure
  • 1 is a block diagram showing a configuration example of an electronic device having an imaging device
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit
  • 1 is a diagram showing an example of a schematic configuration of an endoscopic surgery system
  • FIG. 3 is a block diagram showing an example of functional configurations of a camera head and a CCU;
  • FIG. 1 is a block diagram showing an example of the overall configuration of an imaging device 1, which is an example of an arithmetic device according to an embodiment of the present disclosure.
  • the imaging device 1 is a solid-state imaging device that photoelectrically converts incident light to capture an image of a subject.
  • the imaging device 1 has a memory cell array capable of executing a sum-of-products operation, and realizes CIM (Computing in memory) that performs operations on the memory cell array, which is a non-Von Neumann type arithmetic unit.
  • CIM Computer in memory
  • the imaging device 1, which is a solid-state imaging device is, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the imaging device 1 a plurality of pixels each having a photoelectric conversion unit are provided two-dimensionally.
  • the imaging device 1 captures incident light (image light) from a subject via an optical lens system (not shown).
  • the imaging device 1 converts the amount of incident light that forms an image on the imaging surface into an electric signal on a pixel-by-pixel basis, and outputs the electric signal as a pixel signal.
  • the imaging device 1 can be used in electronic devices such as digital still cameras and video cameras.
  • the imaging device 1 has a pixel section 100 in which a plurality of pixels P are two-dimensionally arranged as an imaging area.
  • the pixel unit 100 can also be said to be a pixel array in which the pixels P are arranged in a matrix.
  • the imaging device 1 also has a memory cell array 200 in which a plurality of memory cells 20 are arranged in rows and columns.
  • the imaging device 1 includes a first substrate 101 and a second substrate 201.
  • the first substrate 101 and the second substrate 201 are each composed of a semiconductor substrate (for example, a silicon substrate), and are stacked one on top of the other.
  • a pixel portion 100 is provided on the first substrate 101 .
  • a memory cell array 200 is provided on the second substrate 201 .
  • the aspect of the memory cell array 200 may be rectangular (longitudinally or horizontally) or square.
  • the memory cell array 200 may be arranged at any position (right edge, center, top edge, etc.) of the second substrate 201 .
  • the pixel section 100 and the memory cell array 200 may be provided on the same substrate.
  • the substrate provided with the memory cell array 200 may be a substrate of an oxide semiconductor, a compound semiconductor, or the like.
  • the imaging device 1 has, for example, a vertical drive circuit 111, a column signal processing circuit 112, a horizontal drive circuit 113, a control circuit 115, etc. in the peripheral region of the pixel section 100.
  • the imaging device 1 has, for example, a memory control circuit 211, a memory signal processing circuit 212, a storage section 214, an input/output section 215, etc. in the peripheral area of the memory cell array 200.
  • a pixel P has a photoelectric conversion unit and a plurality of pixel transistors.
  • the photoelectric conversion unit is, for example, a photodiode.
  • the multiple pixel transistors include, for example, a transfer transistor, an amplification transistor, a selection transistor, a reset transistor, and the like.
  • the pixel P has, for example, a photoelectric conversion unit 12, which is a photodiode, a transfer transistor 13, an amplification transistor 14, a selection transistor 15, and a reset transistor 16, as in the example shown in FIG.
  • the pixel P generates a pixel signal based on charges photoelectrically converted by the photoelectric conversion unit.
  • the plurality of pixels P of the pixel unit 100 include pixels (R pixels) having filters that transmit light in the red wavelength range, pixels (G pixels) having filters that transmit light in the green wavelength range, and blue pixels. and a pixel (B pixel) having a filter that transmits light in the wavelength range of .
  • the R pixels, G pixels, and B pixels are arranged, for example, according to the so-called Bayer array.
  • the R pixel, G pixel, and B pixel generate an R component pixel signal, a G component pixel signal, and a B component pixel signal, respectively. Therefore, the imaging device 1 can obtain RGB pixel signals.
  • the filters provided in the pixels P are not limited to primary color (RGB) color filters, and may be complementary color filters such as Cy (cyan), Mg (magenta), and Ye (yellow). .
  • Pixel P may have a memory transistor and a capacitor capable of holding electric charge.
  • the memory transistor 17a and the capacitor 18a hold charges photoelectrically converted by the photoelectric conversion unit 12a
  • the memory transistor 17b and the capacitor 18b hold charges photoelectrically converted by the photoelectric conversion unit 12b.
  • the amplification transistor 14, the selection transistor 15, the reset transistor 16, and the like may be arranged for a plurality of photoelectric conversion units, and may be shared by a plurality of pixels P. .
  • the amplification transistor 14 and the selection transistor 15 can output a pixel signal based on the charge photoelectrically converted by the photoelectric conversion unit 12a and a pixel signal based on the charge photoelectrically converted by the photoelectric conversion unit 12b.
  • the photoelectric conversion units 12a to 12c each have a photoelectric conversion film 121, an upper electrode 122 and a lower electrode 123.
  • the photoelectric conversion film 121 is made of an organic material or an inorganic material, and converts incident light into charges.
  • the amplification transistor 14 and the selection transistor 15 are connected to the transfer transistor 13a and can output a pixel signal based on the charges photoelectrically converted by the photoelectric conversion unit 12a. Further, the amplification transistor 14 and the selection transistor 15 are connected to the transfer transistors 13b and 13c, and transfer pixel signals based on the charges generated by the photoelectric conversion unit 12b and pixel signals based on the charges generated by the photoelectric conversion unit 12c, respectively. can output.
  • the pixel P may be a pixel capable of outputting a pixel signal by a pulse width modulation (PWM) method.
  • the pixel P may be a DVS (Dynamic Vision Sensor) pixel, and may output a pixel signal indicating that the amount of received light has changed beyond a predetermined threshold.
  • so-called convolution pixels may be arranged in the pixel unit 100, and pixel signals obtained by adding pixel signals of respective pixels may be output.
  • a plurality of pixel rows composed of a plurality of pixels P arranged in the horizontal direction and a plurality of pixel columns composed of a plurality of pixels P arranged in the vertical direction are provided.
  • a pixel drive line Lread (row selection line, reset control line, etc.) is wired for each pixel row
  • a vertical signal line Lsig is wired for each pixel column.
  • the pixel drive line Lread transmits drive signals for reading signals from pixels.
  • One end of the pixel drive line Lread is connected to an output terminal corresponding to each pixel row of the vertical drive circuit 111 .
  • the vertical drive circuit 111 is composed of a shift register, an address decoder, and the like.
  • the vertical drive circuit 111 sequentially selects and scans each pixel of the pixel section 100 to output a pixel signal of each pixel.
  • the vertical drive circuit 111 is a pixel drive section that drives each pixel P of the pixel section 100, for example, in units of rows.
  • the vertical drive circuit 111 can also be said to be a pixel control circuit that controls the pixels P.
  • FIG. A signal output from each pixel P in a pixel row selectively scanned by the vertical drive circuit 111 is supplied to the column signal processing circuit 112 through the vertical signal line Lsig.
  • the column signal processing circuit 112 is composed of amplifiers, horizontal selection switches, etc. provided for each vertical signal line Lsig.
  • the column signal processing circuit 112 performs signal processing such as CDS (Correlated Double Sampling) processing and AD (Analog to Digital) conversion processing on the pixel signal of each pixel.
  • the column signal processing circuit 112 can also be said to be a pixel signal processing circuit that processes signals output from the pixels P. FIG.
  • the horizontal drive circuit 113 is composed of a shift register, an address decoder, etc., and sequentially drives the horizontal selection switches of the column signal processing circuit 112 while scanning them. By selective scanning by the horizontal drive circuit 113 , the pixel signals of each pixel processed by the column signal processing circuit 112 are sequentially transmitted to the memory control circuit 211 .
  • the control circuit 115 receives a clock input from the outside, data instructing an operation mode, and the like, and controls each part of the imaging device 1 .
  • the control circuit 115 has a timing generator that generates various timing signals, and controls peripheral circuits such as the vertical driving circuit 111, the column signal processing circuit 112, and the horizontal driving circuit 113 based on the various timing signals generated by the timing generator. drive control.
  • the memory control circuit 211 is composed of a shift register, an address decoder, and the like.
  • the memory control circuit 211 and the memory cell array 200 are provided side by side in the vertical direction as shown in FIG.
  • the memory control circuit 211 supplies signals for controlling the memory cells 20 to each memory cell 20 of the memory cell array 200 to control the operation of each memory cell 20 .
  • the memory control circuit 211 causes each memory cell 20 of the memory cell array 200 to perform a sum-of-products operation, and outputs a signal (sum-of-products signal) obtained by the sum-of-products operation to the memory signal processing circuit 212 .
  • the memory control circuit 211 outputs, for example, a control signal associated with the pixel signal of each pixel input from the column signal processing circuit 112 to each memory cell 20 of the memory cell array 200 .
  • the memory control circuit 211 generates a control signal (for example, a signal Act, which will be described later) according to the input pixel signal, and outputs it to each memory cell 20 of the memory cell array 200 .
  • a sum-of-products operation is performed using a control signal input to each memory cell 20 according to a pixel signal and the data held in each memory cell 20, and the generated sum-of-products signal is sent to the memory signal processing circuit 212. transmitted.
  • the memory control circuit 211 can output the pixel signal of each pixel input from the column signal processing circuit 112 to the outside via the input/output unit 215 .
  • the memory signal processing circuit 212 has an ADC (Analog to Digital Converter) or the like, and performs various signal processing on the sum-of-products signal read from the memory cell array 200 .
  • the memory signal processing circuit 212 and the memory cell array 200 are arranged side by side in the horizontal direction as shown in FIG.
  • the memory signal processing circuit 212 performs, for example, an AD conversion process on the sum-of-products signal, which is an analog signal output from the memory cell array 200 .
  • the memory signal processing circuit 212 outputs the product-sum signal converted into a digital signal to the input/output unit 215 .
  • the memory signal processing circuit 212 may perform processing using an activation function, pooling processing, and the like, and output the processed sum-of-products signal to the input/output unit 215 .
  • the ADC of the memory signal processing circuit 212 is, for example, a single slope ADC.
  • the ADC may be a double integration type, successive approximation type (SAR), delta sigma type, or other AD conversion circuit.
  • An ADC that detects a difference as in a DVS (Dynamic Vision Sensor) may be used.
  • the ADC resolution ie, the number of bits for AD conversion, may be 1 bit or 2 bits or more (for example, 10 bits or 12 bits).
  • the memory signal processing circuit 212 causes the storage unit 214 to store signals, parameters, and the like input from an external device (for example, an image processing device) via the input/output unit 215, and executes them based on instructions from the external device. change signal processing.
  • the storage unit 214 has a memory and stores data such as signals and parameters used for signal processing performed by the memory signal processing circuit 212 .
  • the input/output unit 215 outputs signals sequentially input from the memory signal processing circuit 212 to an external device such as an image processing device such as an ISP (Image Signal Processor).
  • the input/output unit 215 also outputs signals and parameters input from an external device to the memory signal processing circuit 212 and the control circuit 115 .
  • the input/output unit 215 can write data to the memory cells 20 of the memory cell array 200 .
  • the input/output unit 215 writes, for example, a data value indicating a learning result input from an external device into each memory cell 20 of the memory cell array 200 . It is also possible to reflect the result calculated by the memory signal processing circuit 212 in the data of the memory cell 20 to update the learning result.
  • the memory control circuit 211 or the memory signal processing circuit 212 may write data to the memory cells 20 of the memory cell array 200 .
  • the memory control circuit 211 or the memory signal processing circuit 212 may change the data held in each memory cell 20 according to the data acquired by the input/output unit 215 .
  • FIG. 5 is a diagram showing a configuration example of the memory cell array 200 of the imaging device 1 according to the embodiment of the present disclosure.
  • the plurality of memory cells 20 are arranged in a horizontal direction (row direction) that is a first direction and a vertical direction (a second direction that is orthogonal to the first direction). columns). It can also be said that the plurality of memory cells 20 are arranged in the horizontal direction (horizontal direction on the paper surface) and the vertical direction (vertical direction on the paper surface).
  • a word line WL and a signal line L1 for transmitting a signal Act are provided for each of the plurality of memory cells 20 arranged in the horizontal direction. It can also be said that the word line WL and the signal line L1 are provided for a memory cell row composed of a plurality of memory cells 20 arranged in the horizontal direction.
  • Each of the word lines WL and the signal lines L1 is, for example, wiring extending in the horizontal direction.
  • a first bit line BL, a second bit line BLB, and a signal line L2 through which a sum-of-products signal is transmitted are provided for each of the plurality of memory cells 20 arranged in the vertical direction.
  • a first bit line BL, a second bit line BLB, and a signal line L2 are provided for a memory cell column composed of a plurality of memory cells 20 arranged in the vertical direction.
  • the first bit line BL, the second bit line BLB, and the signal line L2 are, for example, lines extending in the vertical direction.
  • the signal line L2 and the memory control circuit 211 are arranged horizontally.
  • the signal line L2 and the memory signal processing circuit 212 are provided side by side in the vertical direction.
  • word lines WL and signal lines L1 are arranged for each memory cell row, and first bit lines BL, second bit lines BLB and signal lines L2 are arranged for each memory cell column. Wired. It can also be said that the memory cell 20 is arranged at the intersection of the corresponding word line WL and the pair of the first bit line BL and the second bit line BLB.
  • the word line WL and the signal line L1 are connected to the memory control circuit 211 described above.
  • the memory control circuit 211 supplies a signal to the word line WL and a signal Act to the signal line L1.
  • the first bit line BL and the second bit line BLB are connected to the input/output unit 215 or the memory control circuit 211, for example.
  • a signal is supplied to the first bit line BL and the second bit line BLB by the input/output unit 215 or the memory control circuit 211 and input to each memory cell 20 .
  • Signal line L2 is connected to memory signal processing circuit 212 .
  • the sum-of-products signal is input to the memory signal processing circuit 212 via the signal line L2.
  • FIG. 6 is a diagram showing a configuration example of the memory cell 20 of the imaging device 1 according to the embodiment of the present disclosure.
  • FIG. 7 is a diagram showing a layout example of the memory cell 20.
  • the memory cell 20 has a first inverter INV1, a second inverter INV2, a transistor M5, a transistor M6, a transistor M7, and a resistor R.
  • the memory cell 20 is a storage element capable of storing 1-bit information.
  • the memory cell 20 has a flip-flop circuit 30 including a first inverter INV1 and a second inverter INV2, and can be called a flip-flop type memory cell.
  • the first inverter INV1 has a transistor M1 and a transistor M3 connected in series.
  • the first inverter INV1 has an input section 21a and an output section 21b, and can output an inverted signal of an input signal.
  • the second inverter INV2 has a transistor M2 and a transistor M4 connected in series.
  • the second inverter INV2 has an input section 22a and an output section 22b, and can output an inverted signal of the input signal.
  • the input portion 21a of the first inverter INV1 is electrically connected to the output portion 22b of the second inverter INV2, and the output portion 21b of the first inverter INV1 is electrically connected to the input portion 22a of the second inverter INV2. .
  • the transistors M1 to M7 are MOS transistors (MOSFETs) having gate, source, and drain terminals, respectively.
  • Transistor M1 and transistor M2 are each NMOS transistors, and transistor M3 and transistor M4 are each PMOS transistors.
  • Transistors M5, M6 and M7 are, for example, NMOS transistors.
  • Each transistor of the memory cell 20 may be a MISFET.
  • the gates of the transistor M1 and the transistor M3 are electrically connected to each other to form an input section 21a.
  • Gates of the transistor M2 and the transistor M4 are electrically connected to each other to form an input section 22a.
  • Each source of the transistor M1 and the transistor M2 is connected to a ground line (ground line).
  • Each source of the transistor M3 and the transistor M4 is connected to a power supply line.
  • a first holding node 31 and a second holding node 32 shown in FIG. 6 are nodes capable of holding a signal.
  • the first holding node 31 is a node that connects the output portion 21b of the first inverter INV1 and the input portion 22a of the second inverter INV2.
  • the second holding node 32 is a node that connects the output portion 22b of the second inverter INV2 and the input portion 21a of the first inverter INV1.
  • the memory cell 20 stores a digital signal depending on whether the potential of the first retention node 31 and the potential of the second retention node 32 are high or low.
  • the first retention node 31 and the second retention node 32 can also be said to be storage nodes.
  • the gates of the transistors M5 and M6 are electrically connected to the word line WL. Each of the transistors M5 and M6 is controlled to be on (conducting state) or off (non-conducting state) by a signal input via the word line WL.
  • One of the source and drain of the transistor M5 is electrically connected to the input section 22a of the second inverter INV2 and the output section 21b of the first inverter INV1.
  • the other of the source and drain of the transistor M5 is connected to the first bit line BL.
  • the transistor M5 electrically connects or disconnects the output portion 21b of the first inverter INV1 and the first bit line BL.
  • One of the source and drain of the transistor M6 is electrically connected to the input section 21a of the first inverter INV1 and the output section 22b of the second inverter INV2.
  • the other of the source and drain of the transistor M6 is connected to the second bit line BLB.
  • the transistor M6 electrically connects or disconnects the output portion 22b of the second inverter INV2 and the second bit line BLB.
  • the gate of the transistor M7 is electrically connected to the second holding node 32 and receives a signal from the output section 22b of the second inverter INV2.
  • the transistor M7 is turned on or off depending on the potential of the second holding node 32.
  • FIG. One of the source and the drain of the transistor M7 is connected in series with the resistor R and electrically connected to the signal line L1 to which the signal Act is input (transmitted).
  • the other of the source and drain of the transistor M7 is electrically connected to the signal line L2.
  • a signal line L2 is a summation line.
  • the transistor M7 can generate a current according to the potential of the second retention node 32 and the potential of the signal Act applied to its gate, and can supply the generated current to the signal line L2.
  • the transistors M1 and M5 are formed in the active region 41.
  • Transistor M 3 is formed in active region 42 and transistor M 4 is formed in active region 43 .
  • the transistors M2 and M6 are formed in the active region 44.
  • FIG. Transistor M7 is formed in active region 45 .
  • the gates of the transistors M1, M3 and M7 are integrally formed. Gates of the transistors M2 and M4 are integrally formed.
  • the resistor R is configured by laminating a plurality of conductors and a plurality of insulators.
  • Resistor R is a resistive element with a tunnel junction.
  • the resistor R is, for example, a two-terminal element and is connected in series with the transistor M7.
  • the resistor R has a structure in which conductors and insulators are alternately laminated. The thickness of the insulator is thinned so that a tunnel effect occurs. Note that the resistance value of the resistor R is determined by the thickness of the insulator, the material of the insulator, the number of films to be laminated, and the like. By adjusting the film thickness of the insulator, etc., a high resistance element can be realized in a small area.
  • the resistor R may be, for example, a high resistance element with a resistance value of 1 M ⁇ or more. In the layout example shown in FIG. 7, the resistor R is formed so as to overlap one of the source and drain of the transistor M7.
  • FIG. 8 is a diagram showing a configuration example of resistors of the imaging device 1 according to the embodiment of the present disclosure.
  • the resistor R has insulators 51, 52, 53 and conductors 61, 62, 63, 64, as shown in FIG.
  • the insulators 51 to 53 are made of silicon oxide (SiOx), for example.
  • the insulators 51-53 may be made of silicon nitride (SiNx). Note that the insulators 51 to 53 may be formed to contain at least one oxide of hafnium (Hf), zirconium (Zr), titanium (Ti), aluminum (Al), magnesium (Mg), or the like. good.
  • the insulators 51 to 53 may be made of a semiconductor material, or may be made of another material.
  • the conductors 61-64 are made of titanium nitride (TiN), for example.
  • the conductors 61-64 may be formed to contain at least one of oxides or nitrides of tantalum (Ta), tungsten (W), copper (Cu) elements, or the like.
  • the conductors 61 to 64 may be made of a semiconductor material, or may be made of another material. That is, for example, the conductors 61 to 64 may be made of Ti, Ta, W, Cu, Ru, Pt, Ir, In, Sn, Zn, Ga or C, or compounds, oxides or nitrides thereof. good.
  • the conductors 61-64 may be configured using the same material, or may be configured using different materials.
  • Examples of the structure of the resistor R include TiN/ SiO2 /TiN, TiN/ ZrO2 /TiN, ITO/ ZrO2 /ITO, TiN/ HfO2 /ITO, TiN/ Al2O3 /TiN, CoFeB/MgO . /CoFeB and the like.
  • the structure and material of the tunnel resistance element are not limited to the examples described above, and any structure and material can be selected as long as a tunnel barrier is formed and a desired resistance value is obtained.
  • resistor R may be configured using a ferroelectric material, or may be configured using a magnetic material.
  • Resistor R may be a ferroelectric tunnel junction (FTJ), a magnetic tunnel junction (MTJ), or other high resistance element.
  • the resistor R may be, for example, an MTJ element configured by sandwiching an insulator 55 between two magnetic bodies 65 and 66, as in the example shown in FIG.
  • the resistor R may be an element capable of storing information by remnant polarization or the like.
  • the memory control circuit 211 sets the potential of the word line WL shown in FIGS. 5 and 6 to a high potential. That is, the signal level of the signal supplied to the word line WL is set to high level. When the potential of the word line WL becomes high level, the transistors M5 and M6 are turned on.
  • the potential of one of the first bit line BL and the second bit line BLB is set to a high potential, and the potential of the other bit line is set to a low potential. That is, the signal level of the signal supplied to one bit line is set to high level, and the signal level of the signal supplied to the other bit line is set to low level.
  • the potential of the first bit line BL is applied to the input portion 22a of the second inverter via the transistor M5.
  • the potential of the second bit line BLB is applied to the input portion 21a of the first inverter through the transistor M6.
  • the first bit line BL and the second bit line BLB are precharged in advance. For example, by precharging, the first bit line BL and the second bit line BLB are set to the same potential. After the potentials of the first bit line BL and the second bit line BLB are precharged, the potential of the word line WL is set to high level. When the potential of the word line WL becomes high level, the transistors M5 and M6 are turned on.
  • the output section 21b of the first inverter is electrically connected to the first bit line BL.
  • the output section 22b of the second inverter is electrically connected to the second bit line BLB by turning on the transistor M6.
  • the potential of the first bit line BL changes according to the potential of the output portion 21 b of the first inverter, that is, the potential of the first holding node 31 .
  • the potential of the second bit line BLB changes according to the potential of the output section 22b of the second inverter, that is, the potential of the second holding node 32.
  • FIG. the data stored in the memory cell 20, ie the signal held by the first holding node 31 and the second holding node 32 can be read out to the first bit line BL and the second bit line BLB.
  • the signal lines L1 and L2 are precharged in advance. For example, precharging sets the signal line L1 and the signal line L2 to the same potential. In this case, no current flows through the transistor M7 and the resistor R because the drain and source of the transistor M7 are at the same potential.
  • the signal Act input to each signal line L1 is kept at a low level for a predetermined period of time.
  • the signal Act becomes low level, a potential difference is generated between the drain and source of the transistor M7. This enables the transistor M7 to output a current corresponding to the potential of the second holding node 32 given to the gate, the potential of the signal Act, and the resistor R.
  • the potential of the signal line L2 is lowered according to the amount of charge generated by the transistor M7 of each memory cell 20.
  • the charges generated by each transistor M7 are added on the signal line L2 to generate a sum-of-products signal resulting from the addition.
  • a sum-of-products signal corresponding to the sum of the multiplied values is calculated on the signal line L2.
  • the sum-of-products signal which is the result of the sum-of-products operation, can be read out to the memory signal processing circuit 212 via the signal line L2.
  • the memory signal processing circuit 212 performs AD conversion on the sum-of-products signal, which is an input analog signal.
  • the memory signal processing circuit 212 can improve the accuracy of AD conversion by increasing the resolution of ADC, that is, the number of bits for AD conversion. Therefore, it is possible to improve the calculation accuracy of the sum-of-products calculation.
  • the imaging apparatus 1 can perform pulse width modulation (PWM) control in the case of sum-of-products calculation.
  • the memory control circuit 211 of the imaging device 1 outputs a signal Act, which is a pulse signal, to each memory cell 20 via the signal line L1.
  • the memory control circuit 211 controls, for example, the pulse width of the signal Act to be different for each signal line L1 or for each of the plurality of signal lines L1.
  • the signal Act input to each signal line L1 is set to low level for different times for each signal line L1 or for each of the plurality of signal lines L1, for example.
  • the transistor M7 of each memory cell 20 outputs current according to the pulse width of the signal Act input to that memory cell 20.
  • FIG. Charges corresponding to the period during which the signal Act is at low level are transferred from each memory cell 20 to the signal line L2 and added.
  • the output signals of the memory cells 20 corresponding to the pulse width of the signal Act are added to form a sum-of-products signal.
  • the potential of the sum-of-products signal changes according to the pulse width of each signal Act input to the memory cell array 200 .
  • FIG. 10 is a diagram for explaining an example of sum-of-products calculation processing by the imaging device 1 according to the embodiment of the present disclosure.
  • the voltage of the signal Act and the voltage of the sum-of-products signal are shown on the same time axis.
  • a signal Act[0] shown in FIG. 10 is a signal commonly input to the first memory cell row.
  • Signal Act[2], signal Act[n-2], and signal Act[n-1] are signals input to the second, n-1, and n-th memory cell rows, respectively. be.
  • the PWM drive adjusts the value by which the signal value held in the memory cell 20 is multiplied.
  • the gate of the transistor M7 of the memory cell 20 is electrically connected to the second retention node 32, but the gate of the transistor M7 is electrically connected to the first retention node 31 as shown in FIG. may be connected to One of the source and the drain of the transistor M7 is connected in series with the resistor R and electrically connected to the signal line L1 to which the signal Act is input. The other of the source and drain of the transistor M7 is electrically connected to the signal line L2.
  • the transistor M7 can generate a current corresponding to the potential of the first holding node 31 and the potential of the signal Act applied to its gate, and can supply the generated current to the signal line L2.
  • the imaging apparatus 1 may perform the control of the pulse amplitude modulation method.
  • the input signal can be multi-valued, and a highly accurate sum-of-products operation can be realized.
  • An arithmetic device (imaging device 1) includes a first inverter (INV1) having a first input section (input section 21a) and a first output section (output section 21b), and a first inverter (INV1) connected to the first output section. a second inverter (INV2) having a second input (input 22a) connected to the first input and a second output (output 22b) connected to the first input for outputting the first signal;
  • a memory cell array 200 including a plurality of memory cells 20 each having a first transistor (transistor M7) to which a first signal is input and a resistor (resistor R) connected in series with the first transistor is provided.
  • the imaging device 1 has a transistor M7 to which the signal held in the memory cell 20 is input, and a resistor R connected in series with the transistor M7.
  • the charges generated by the transistor M7 of each memory cell 20 are added on the signal line L2 to obtain a product-sum signal. Therefore, the sum-of-products operation can be performed with a small memory cell area, and an increase in the memory cell area can be prevented. In addition, it is possible to perform highly accurate sum-of-products calculation with a small cell area.
  • FIG. 12 is a diagram showing a configuration example of the memory cell array 200 of the imaging device 1 according to Modification 1 of the present disclosure.
  • a signal line L2a to which the first sum-of-products signal is transmitted and a second sum-of-products signal are transmitted for each of the plurality of memory cells 20 arranged in the vertical direction.
  • a signal line L2b are provided. It can also be said that the signal line L2a and the signal line L2b are provided for a memory cell column composed of a plurality of memory cells 20 arranged in the vertical direction.
  • the signal line L2a and the signal line L2b are connected to the memory signal processing circuit 212 described above.
  • the memory signal processing circuit 212 receives the first sum-of-products signal through the signal line L2a and the second sum-of-products signal through the signal line L2b.
  • FIG. 13 is a diagram showing a configuration example of the memory cell 20 of the imaging device 1 according to Modification 1 of the present disclosure.
  • the memory cell 20 has transistors M7a, M7b and resistors R1, R2.
  • the transistor M7a and resistor R1 have the same configurations as the transistor M7 and resistor R in the above-described embodiment.
  • a gate of the transistor M7a is electrically connected to the second holding node 32 and receives a signal from the output section 22b of the second inverter INV2.
  • One of the source and drain of the transistor M7a is connected to the resistor R1 and electrically connected to the signal line L1 to which the signal Act is input.
  • the other of the source and drain of the transistor M7a is electrically connected to the signal line L2a.
  • the transistor M7a can generate a current according to the potential of the second holding node 32 and the potential of the signal Act applied to its gate, and can supply the generated current to the signal line L2a. Charges generated by the transistor M7a of each memory cell 20 are added on the signal line L2a to obtain a first sum-of-products signal.
  • a gate of the transistor M7b is electrically connected to the first holding node 31 and receives a signal from the output section 21b of the first inverter INV1.
  • One of the source and the drain of the transistor M7b is connected to the resistor R2 and electrically connected to the signal line L1 to which the signal Act is input.
  • the other of the source and drain of the transistor M7b is electrically connected to the signal line L2b.
  • the transistor M7b can generate a current corresponding to the potential of the first retention node 31 and the potential of the signal Act applied to its gate, and can supply the generated current to the signal line L2b.
  • the charges generated by transistor M7b of each memory cell 20 are summed on signal line L2b to obtain a second sum-of-products signal.
  • FIG. 14 is a diagram illustrating a configuration example of the memory cell 20 of the imaging device 1 according to Modification 2 of the present disclosure.
  • One of the source and drain of transistor M7 is electrically connected to first retention node 31 .
  • the other of the source and drain of the transistor M7 is connected in series with the resistor R and electrically connected to the signal line L1 to which the signal Act is input.
  • the transistor M7 can generate a current corresponding to the input potential of the first holding node 31 and the potential of the signal Act, and supplies the generated current to the first bit line BL. obtain.
  • the first bit line BL is also a summation line, and charges from each memory cell 20 can be summed on the first bit line BL to obtain a sum-of-products signal.
  • the signal Act which is a pulse signal
  • the word line WL may be input to the word line WL.
  • a ground potential or a power supply potential may be applied to the signal line L1. Also in the case of this modification, it is possible to obtain the same effects as those of the imaging apparatus of the above-described embodiment.
  • one of the source and drain of the transistor M7 may be electrically connected to the second retention node 32 as shown in FIG.
  • the other of the source and drain of the transistor M7 is connected to the resistor R and electrically connected to the signal line L1 to which the signal Act is input, as in the case of FIG.
  • the transistor M7 can generate a current corresponding to the input potential of the second holding node 32 and the potential of the signal Act, and can supply the generated current to the second bit line BLB.
  • the second bit line BLB is also a sum line and the charge from each memory cell 20 can be summed at the second bit line BLB to obtain a sum of products signal.
  • FIG. 16 is a diagram showing another configuration example of the memory cell 20 of the imaging device 1 according to Modification 2 of the present disclosure.
  • the memory cell 20 has transistors M7a, M7b and resistors R1, R2.
  • One of the source and drain of transistor M7a is electrically connected to first retention node 31 .
  • one of the source and drain of the transistor M7b is electrically connected to the second retention node 32 .
  • the transistor M7a When performing a sum-of-products operation, the transistor M7a can generate a current corresponding to the potential of the first holding node 31 and the potential of the signal Act, and can supply the generated current to the first bit line BL.
  • the first bit line BL is also a first summing line and the charge from each memory cell 20 can be summed on the first bit line BL to obtain a first sum-of-products signal.
  • the transistor M7b can generate a current corresponding to the potential of the second retention node 32 and the potential of the signal Act, and can supply the generated current to the second bit line BLB.
  • the second bit line BLB is also a second summing line and the charge from each memory cell 20 can be summed at the second bit line BLB to obtain a second sum-of-products signal.
  • FIG. 17 is a diagram illustrating a configuration example of the memory cell 20 of the imaging device 1 according to Modification 3 of the present disclosure.
  • a back gate of each of the transistor M3 and the transistor M4 is electrically connected to the word line WL.
  • the source of transistor M3 is connected to the first bit line BL, and the source of transistor M4 is connected to the second bit line BLB.
  • the first bit line BL and the second bit line BLB are also power supply lines for the transistor M3 and the transistor M4, respectively.
  • the threshold voltages of the transistors M3 and M4 are adjusted by the potential applied to the Bark gates of the transistors M3 and M4 via the word line WL.
  • the transistors M3 and M4 can be on/off controlled, and data can be written to the memory cell 20 according to the signals of the first bit line BL and the second bit line BLB.
  • the gate of the transistor M7 is electrically connected to the first retention node 31.
  • One of the source and drain of the transistor M7 is connected to the resistor R and electrically connected to the signal line L1 to which the signal Act is input.
  • the other of the source and drain of the transistor M7 is electrically connected to the signal line L2.
  • the transistor M7 can generate a current corresponding to the potential of the first retention node 31 and the potential of the signal Act, and can supply the generated current to the signal line L2.
  • the gate of the transistor M7 may be electrically connected to the second retention node 32 as shown in FIG. In the example shown in FIG.
  • one of the source and drain of the transistor M7 is connected to the resistor R and electrically connected to the signal line L1 to which the signal Act is input.
  • the other of the source and drain of the transistor M7 is electrically connected to the signal line L2.
  • the transistor M7 can generate a current corresponding to the potential of the second retention node 32 and the potential of the signal Act, and supply the generated current to the signal line L2. Also in the case of this modification, it is possible to obtain the same effects as those of the imaging apparatus of the above-described embodiment.
  • FIG. 19 is a diagram showing another configuration example of the memory cell 20 of the imaging device 1 according to Modification 3 of the present disclosure.
  • the memory cell 20 has transistors M7a, M7b and resistors R1, R2.
  • the gate of transistor M7a is electrically connected to first retention node 31 .
  • the transistor M7a can generate a current corresponding to the potential of the first retention node 31 and the potential of the signal Act, and can supply the generated current to the signal line L2a. Charges generated by the transistor M7a of each memory cell 20 are added on the signal line L2a to obtain a first sum-of-products signal.
  • the gate of the transistor M7b is electrically connected to the second holding node 32.
  • the transistor M7b can generate a current corresponding to the potential of the second retention node 32 and the potential of the signal Act, and can supply the generated current to the signal line L2b.
  • the charges generated by transistor M7b of each memory cell 20 are summed on signal line L2b to obtain a second sum-of-products signal.
  • the first sum-of-products signal and the second sum-of-products signal can be read out, and high-precision sum-of-products calculation can be realized.
  • FIG. 20 shows a schematic configuration of the electronic device 1000. As shown in FIG.
  • the electronic device 1000 includes, for example, a lens group 1001, an imaging device 1, a DSP (Digital Signal Processor) circuit 1002, a frame memory 1003, a display unit 1004, a recording unit 1005, an operation unit 1006, and a power supply unit 1007. and are interconnected via a bus line 1008 .
  • a lens group 1001 an imaging device 1
  • a DSP (Digital Signal Processor) circuit 1002 a frame memory 1003, a display unit 1004, a recording unit 1005, an operation unit 1006, and a power supply unit 1007. and are interconnected via a bus line 1008 .
  • DSP Digital Signal Processor
  • a lens group 1001 captures incident light (image light) from a subject and forms an image on the imaging surface of the imaging device 1 .
  • the imaging apparatus 1 converts the amount of incident light, which is imaged on the imaging surface by the lens group 1001 , into an electric signal for each pixel and supplies the electric signal to the DSP circuit 1002 as a pixel signal.
  • the DSP circuit 1002 is a signal processing circuit that processes signals supplied from the imaging device 1 .
  • a DSP circuit 1002 outputs image data obtained by processing a signal from the imaging device 1 .
  • a frame memory 1003 temporarily holds image data processed by the DSP circuit 1002 in frame units.
  • the display unit 1004 is, for example, a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel. to record.
  • a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel. to record.
  • the operation unit 1006 outputs operation signals for various functions of the electronic device 1000 in accordance with user's operations.
  • the power supply unit 1007 appropriately supplies various power supplies to the DSP circuit 1002, the frame memory 1003, the display unit 1004, the recording unit 1005, and the operation unit 1006 as operating power supplies.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 21 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an inside information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 22 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • Forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 22 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided in the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the imaging device 1 can be applied to the imaging unit 12031 .
  • highly accurate control using captured images can be performed in the moving body control system.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 23 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology (this technology) according to the present disclosure can be applied.
  • FIG. 23 shows how an operator (physician) 11131 is performing surgery on a patient 11132 on a patient bed 11133 using an endoscopic surgery system 11000 .
  • an endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 for supporting the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • An endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into the body cavity of a patient 11132 and a camera head 11102 connected to the proximal end of the lens barrel 11101 .
  • an endoscope 11100 configured as a so-called rigid scope having a rigid lens barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible scope having a flexible lens barrel. good.
  • the tip of the lens barrel 11101 is provided with an opening into which the objective lens is fitted.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the lens barrel 11101 by a light guide extending inside the lens barrel 11101, where it reaches the objective. Through the lens, the light is irradiated toward the observation object inside the body cavity of the patient 11132 .
  • the endoscope 11100 may be a straight scope, a perspective scope, or a side scope.
  • An optical system and an imaging element are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the imaging element by the optical system.
  • the imaging element photoelectrically converts the observation light to generate an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image.
  • the image signal is transmitted to a camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the operations of the endoscope 11100 and the display device 11202 in an integrated manner. Further, the CCU 11201 receives an image signal from the camera head 11102 and performs various image processing such as development processing (demosaicing) for displaying an image based on the image signal.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under the control of the CCU 11201 .
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light for photographing a surgical site or the like.
  • a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light for photographing a surgical site or the like.
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204 .
  • the user inputs an instruction or the like to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100 .
  • the treatment instrument control device 11205 controls driving of the energy treatment instrument 11112 for tissue cauterization, incision, blood vessel sealing, or the like.
  • the pneumoperitoneum device 11206 inflates the body cavity of the patient 11132 for the purpose of securing the visual field of the endoscope 11100 and securing the operator's working space, and injects gas into the body cavity through the pneumoperitoneum tube 11111. send in.
  • the recorder 11207 is a device capable of recording various types of information regarding surgery.
  • the printer 11208 is a device capable of printing various types of information regarding surgery in various formats such as text, images, and graphs.
  • the light source device 11203 that supplies the endoscope 11100 with irradiation light for photographing the surgical site can be composed of, for example, a white light source composed of an LED, a laser light source, or a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. It can be carried out.
  • the observation target is irradiated with laser light from each of the RGB laser light sources in a time division manner, and by controlling the drive of the imaging device of the camera head 11102 in synchronization with the irradiation timing, each of RGB can be handled. It is also possible to pick up images by time division. According to this method, a color image can be obtained without providing a color filter in the imaging device.
  • the driving of the light source device 11203 may be controlled so as to change the intensity of the output light every predetermined time.
  • the drive of the imaging device of the camera head 11102 in synchronism with the timing of the change in the intensity of the light to obtain an image in a time-division manner and synthesizing the images, a high dynamic A range of images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of light absorption in body tissues, by irradiating light with a narrower band than the irradiation light (i.e., white light) during normal observation, the mucosal surface layer So-called narrow band imaging is performed, in which a predetermined tissue such as a blood vessel is imaged with high contrast.
  • fluorescence observation may be performed in which an image is obtained from fluorescence generated by irradiation with excitation light.
  • the body tissue is irradiated with excitation light and the fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is A fluorescence image can be obtained by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 can be configured to be able to supply narrowband light and/or excitation light corresponding to such special light observation.
  • FIG. 24 is a block diagram showing an example of functional configurations of the camera head 11102 and CCU 11201 shown in FIG.
  • the camera head 11102 has a lens unit 11401, an imaging section 11402, a drive section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 has a communication section 11411 , an image processing section 11412 and a control section 11413 .
  • the camera head 11102 and the CCU 11201 are communicably connected to each other via a transmission cable 11400 .
  • a lens unit 11401 is an optical system provided at a connection with the lens barrel 11101 . Observation light captured from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401 .
  • a lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 is composed of an imaging element.
  • the imaging device constituting the imaging unit 11402 may be one (so-called single-plate type) or plural (so-called multi-plate type).
  • image signals corresponding to RGB may be generated by each image pickup element, and a color image may be obtained by synthesizing the image signals.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (Dimensional) display.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the living tissue in the surgical site.
  • a plurality of systems of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102 .
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is configured by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405 . Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be appropriately adjusted.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400 .
  • the communication unit 11404 receives a control signal for controlling driving of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405 .
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and/or information to specify the magnification and focus of the captured image. Contains information about conditions.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls driving of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102 .
  • the communication unit 11411 receives image signals transmitted from the camera head 11102 via the transmission cable 11400 .
  • the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102 .
  • Image signals and control signals can be transmitted by electrical communication, optical communication, or the like.
  • the image processing unit 11412 performs various types of image processing on the image signal, which is RAW data transmitted from the camera head 11102 .
  • the control unit 11413 performs various controls related to imaging of the surgical site and the like by the endoscope 11100 and display of the captured image obtained by imaging the surgical site and the like. For example, the control unit 11413 generates control signals for controlling driving of the camera head 11102 .
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site and the like based on the image signal that has undergone image processing by the image processing unit 11412 .
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape, color, and the like of the edges of objects included in the captured image, thereby detecting surgical instruments such as forceps, specific body parts, bleeding, mist during use of the energy treatment instrument 11112, and the like. can recognize.
  • the control unit 11413 may use the recognition result to display various types of surgical assistance information superimposed on the image of the surgical site. By superimposing and presenting the surgery support information to the operator 11131, the burden on the operator 11131 can be reduced and the operator 11131 can proceed with the surgery reliably.
  • a transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable of these.
  • wired communication is performed using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be preferably applied to, for example, the imaging unit 11402 provided in the camera head 11102 of the endoscope 11100 among the configurations described above.
  • the technology according to the present disclosure it is possible to provide the endoscope 11100 with high accuracy.
  • a first inverter having a first input and a first output; a second inverter having a second input connected to the first output and a second output connected to the first input for outputting a first signal; a first transistor to which the first signal is input from the second output section; a resistor connected in series with the first transistor;
  • a computing device comprising a memory cell array including a plurality of memory cells each having (2) the first transistor having a gate connected to the first output; The arithmetic device according to (1), wherein the resistor is connected to a source or a drain of the first transistor.
  • the memory cell includes a second transistor connectable between the first output section and a first bit line, and a third transistor connectable between the second output section and a second bit line.
  • a signal processing circuit that processes the second signal The arithmetic device according to any one of (1) to (6), wherein the signal processing circuit performs at least one of analog-to-digital conversion processing, activation function processing, and pooling processing.
  • the signal processing circuit performs at least one of analog-to-digital conversion processing, activation function processing, and pooling processing.
  • (8) According to any one of (1) to (7), further comprising a signal line electrically connected to the first transistor of each of the plurality of memory cells and transmitting a second signal subjected to a sum-of-products operation. Arithmetic unit.
  • a control circuit that controls the memory cell, the signal processing circuit and the signal line are provided side by side in a first direction, The arithmetic device according to any one of (1) to (8), wherein the control circuit and the signal line are provided side by side in a direction orthogonal to the first direction.
  • the resistor is a resistive element having a tunnel junction.
  • the resistance element includes a magnetic material.
  • the resistive element includes a ferroelectric.
  • a solid-state imaging device comprising a memory cell array including a plurality of memory cells each having

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Abstract

本開示の一実施形態の演算装置は、第１入力部および第１出力部を有する第１インバータと、前記第１出力部に接続される第２入力部および前記第１入力部に接続されて第１信号を出力する第２出力部を有する第２インバータと、前記第２出力部から前記第１信号が入力される第１トランジスタと、前記第１トランジスタに直列に接続される抵抗と、をそれぞれ有するメモリセルを複数含むメモリセルアレイを備える。

Description

演算装置および固体撮像装置
　本開示は、演算装置および固体撮像装置に関する。
　ホットエレクトロンの注入により情報の書き込みを行うフリップフロップ型のメモリセルが提案されている（特許文献１）。また、ＳＲＡＭ（Static Random Access Memory）技術を利用してメモリセルアレイ上で積和演算を実行可能な演算装置が期待されている。
特開平６－７６５８２号公報
　演算装置では、メモリセル面積の増大を抑えることが求められている。
　メモリセル面積の増大を抑制可能な演算装置を提供することが望まれる。
　本開示の一実施形態の演算装置は、第１入力部および第１出力部を有する第１インバータと、第１出力部に接続される第２入力部および第１入力部に接続されて第１信号を出力する第２出力部を有する第２インバータと、第２出力部から第１信号が入力される第１トランジスタと、第１トランジスタに直列に接続される抵抗と、をそれぞれ有するメモリセルを複数含むメモリセルアレイを備える。
　本開示の一実施形態の固体撮像装置は、第１入力部および第１出力部を有する第１インバータと、第１出力部に接続される第２入力部および第１入力部に接続されて第１信号を出力する第２出力部を有する第２インバータと、第２出力部から第１信号が入力される第１トランジスタと、第１トランジスタに直列に接続される抵抗と、をそれぞれ有するメモリセルを複数含むメモリセルアレイを備える。
本開示の実施の形態に係る撮像装置の全体構成の一例を示すブロック図である。 本開示の実施の形態に係る撮像装置の画素の構成例を示す図である。 本開示の実施の形態に係る撮像装置の画素の別の構成例を示す図である。 本開示の実施の形態に係る撮像装置の画素の別の構成例を示す図である。 本開示の実施の形態に係る撮像装置のメモリセルアレイの構成例を示す図である。 本開示の実施の形態に係る撮像装置のメモリセルの構成例を示す図である。 本開示の実施の形態に係る撮像装置のメモリセルのレイアウト例を示す図である。 本開示の実施の形態に係る撮像装置の抵抗の構成例を示す図である。 本開示の実施の形態に係る撮像装置の抵抗の別の構成例を示す図である。 本開示の実施の形態に係る撮像装置による積和演算処理の一例を説明するための図である。 本開示の実施の形態に係る撮像装置のメモリセルの別の構成例を示す図である。 本開示の変形例１に係る撮像装置のメモリセルアレイの構成例を示す図である。 本開示の変形例１に係る撮像装置のメモリセルの構成例を示す図である。 本開示の変形例２に係る撮像装置のメモリセルの構成例を示す図である。 本開示の変形例２に係る撮像装置のメモリセルの別の構成例を示す図である。 本開示の変形例２に係る撮像装置のメモリセルの別の構成例を示す図である。 本開示の変形例３に係る撮像装置のメモリセルの構成例を示す図である。 本開示の変形例３に係る撮像装置のメモリセルの別の構成例を示す図である。 本開示の変形例３に係る撮像装置のメモリセルの別の構成例を示す図である。 撮像装置を有する電子機器の構成例を表すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　１．実施の形態
　２．変形例
　３．適用例
　４．応用例
＜１．実施の形態＞
　図１は、本開示の実施の形態に係る演算装置の一例である撮像装置１の全体構成の一例を示すブロック図である。撮像装置１は、固体撮像装置であり、入射した光を光電変換し、被写体の像を撮像する。撮像装置１は、積和演算を実行可能なメモリセルアレイを有し、非ノイマン型演算器であるメモリセルアレイ上で演算を行うＣＩＭ（Computing in memory）を実現している。メモリセルアレイをニューラルネットワークの積和演算に利用することで、ノイマン型演算器の課題である回路規模や消費電力の増大を解決することが期待できる。固体撮像装置である撮像装置１は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。
　撮像装置１では、光電変換部を有する複数の画素が２次元状に設けられる。撮像装置１は、光学レンズ系（図示せず）を介して、被写体からの入射光（像光）を取り込む。撮像装置１は、撮像面上に結像された入射光の光量を画素単位で電気信号に変換し、画素信号として出力する。撮像装置１は、デジタルスチルカメラ、ビデオカメラ等の電子機器に利用可能である。
［撮像装置の概略構成］
　撮像装置１は、複数の画素Ｐが２次元状に配置された画素部１００を、撮像エリアとして有している。画素部１００は、画素Ｐが行列状に配置される画素アレイともいえる。また、撮像装置１は、複数のメモリセル２０が行列状に配置されたメモリセルアレイ２００を有する。図１に示す例では、撮像装置１は、第１基板１０１及び第２基板２０１を備える。第１基板１０１及び第２基板２０１は、それぞれ半導体基板（例えばシリコン基板）により構成され、互いに重なり合って積層される。
　第１基板１０１には、画素部１００が設けられる。第２基板２０１には、メモリセルアレイ２００が設けられる。なお、メモリセルアレイ２００のアスペクトは、長方形（縦長または横長）であってもよいし、正方形であってもよい。メモリセルアレイ２００は、第２基板２０１の任意の位置（右端、中央、上端など）に配置され得る。画素部１００とメモリセルアレイ２００は、同じ基板に設けられてもよい。なお、メモリセルアレイ２００が設けられる基板は、酸化物半導体や化合物半導体等の基板であってもよい。
　図１に示すように、撮像装置１は、画素部１００の周辺領域に、例えば、垂直駆動回路１１１、カラム信号処理回路１１２、水平駆動回路１１３、及び制御回路１１５等を有している。また、撮像装置１は、メモリセルアレイ２００の周辺領域に、例えば、メモリ制御回路２１１、メモリ信号処理回路２１２、記憶部２１４、及び入出力部２１５等を有している。
　画素Ｐは、光電変換部および複数の画素トランジスタを有する。光電変換部は、例えばフォトダイオードである。複数の画素トランジスタには、例えば、転送トランジスタ、増幅トランジスタ、選択トランジスタ、及びリセットトランジスタ等が含まれる。画素Ｐは、例えば、図２に示す例のように、フォトダイオードである光電変換部１２、転送トランジスタ１３、増幅トランジスタ１４、選択トランジスタ１５、及びリセットトランジスタ１６を有する。画素Ｐは、光電変換部で光電変換された電荷に基づく画素信号を生成する。
　画素部１００の複数の画素Ｐには、赤色の波長域の光を透過するフィルタを有する画素（Ｒ画素）と、緑色の波長域の光を透過するフィルタを有する画素（Ｇ画素）と、青色の波長域の光を透過するフィルタを有する画素（Ｂ画素）とが含まれる。Ｒ画素、Ｇ画素、及びＢ画素は、例えば、いわゆるベイヤー配列に従って配置されている。Ｒ画素、Ｇ画素、及びＢ画素は、それぞれ、Ｒ成分の画素信号、Ｇ成分の画素信号、及びＢ成分の画素信号を生成する。このため、撮像装置１は、ＲＧＢの画素信号を得ることができる。なお、画素Ｐに設けられるフィルタは、原色系（ＲＧＢ）のカラーフィルタに限定されず、例えばＣｙ（シアン）、Ｍｇ（マゼンダ）、Ｙｅ（イエロー）等の補色系のカラーフィルタであってもよい。
　なお、画素Ｐの構成は、上述した例に限られない。図３及び図４は、本開示の実施の形態に係る撮像装置１の画素の別の構成例を示す図である。画素Ｐは、電荷を保持可能なメモリトランジスタ及びキャパシタを有していてもよい。図３に示す例では、メモリトランジスタ１７ａ及びキャパシタ１８ａは、光電変換部１２ａで光電変換された電荷を保持し、メモリトランジスタ１７ｂ及びキャパシタ１８ｂは、光電変換部１２ｂで光電変換された電荷を保持し得る。なお、図３に示す例のように、増幅トランジスタ１４、選択トランジスタ１５、及びリセットトランジスタ１６等は、複数の光電変換部に対して配置されてもよく、複数の画素Ｐで共有されてもよい。増幅トランジスタ１４及び選択トランジスタ１５によって、光電変換部１２ａで光電変換された電荷に基づく画素信号と、光電変換部１２ｂで光電変換された電荷に基づく画素信号とを、それぞれ出力可能となる。
　図４に示す例では、光電変換部１２ａ～１２ｃは、それぞれ、光電変換膜１２１と上部電極１２２と下部電極１２３とを有する。光電変換膜１２１は、有機材料または無機材料によって構成され、入射した光を電荷に変換する。増幅トランジスタ１４及び選択トランジスタ１５は、転送トランジスタ１３ａに接続され、光電変換部１２ａで光電変換された電荷に基づく画素信号を出力し得る。また、増幅トランジスタ１４及び選択トランジスタ１５は、転送トランジスタ１３ｂ， １３ｃに接続され、光電変換部１２ｂで生成された電荷に基づく画素信号、光電変換部１２ｃで生成された電荷に基づく画素信号を、それぞれ出力し得る。
　なお、画素Ｐは、パルス幅変調（ＰＷＭ：Pulse Width Modulation）方式で画素信号を出力可能な画素であってもよい。また、画素Ｐは、ＤＶＳ（Dynamic Vision Sensor）画素であってもよく、受光量が所定の閾値を超えて変化したことを示す画素信号を出力するようにしてもよい。また、画素部１００には、いわゆる畳み込み画素が配置されてもよく、各画素の画素信号が加算された画素信号が出力されるようにしてもよい。
　図１に示す画素部１００には、水平方向に並ぶ複数の画素Ｐにより構成される画素行と、垂直方向に並ぶ複数の画素Ｐにより構成される画素列とがそれぞれ複数設けられている。画素部１００には、例えば、画素行ごとに画素駆動線Ｌｒｅａｄ（行選択線およびリセット制御線等）が配線され、画素列ごとに垂直信号線Ｌｓｉｇが配線されている。画素駆動線Ｌｒｅａｄは、画素からの信号読み出しのための駆動信号を伝送するものである。画素駆動線Ｌｒｅａｄの一端は、垂直駆動回路１１１の各画素行に対応した出力端に接続されている。
　垂直駆動回路１１１は、シフトレジスタやアドレスデコーダ等によって構成される。垂直駆動回路１１１は、画素部１００の各画素を順次に選択して走査し、各画素の画素信号を出力させる。垂直駆動回路１１１は、画素部１００の各画素Ｐを、例えば行単位で駆動する画素駆動部である。垂直駆動回路１１１は、画素Ｐを制御する画素制御回路ともいえる。垂直駆動回路１１１によって選択走査された画素行の各画素Ｐから出力される信号は、垂直信号線Ｌｓｉｇを通してカラム信号処理回路１１２に供給される。
　カラム信号処理回路１１２は、垂直信号線Ｌｓｉｇ毎に設けられたアンプや水平選択スイッチ等によって構成されている。カラム信号処理回路１１２は、各画素の画素信号に対して、例えばＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理や、ＡＤ（Analog to Digital）変換処理等の信号処理を行う。カラム信号処理回路１１２は、画素Ｐから出力される信号を処理する画素信号処理回路ともいえる。
　水平駆動回路１１３は、シフトレジスタやアドレスデコーダ等によって構成され、カラム信号処理回路１１２の各水平選択スイッチを走査しつつ順番に駆動するものである。この水平駆動回路１１３による選択走査により、カラム信号処理回路１１２で信号処理された各画素の画素信号は、メモリ制御回路２１１へ順次に伝送される。
　制御回路１１５は、外部から入力されるクロックや、動作モードを指令するデータ等を受け取り、撮像装置１の各部を制御する。制御回路１１５は、各種のタイミング信号を生成するタイミングジェネレータを有し、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動回路１１１、カラム信号処理回路１１２及び水平駆動回路１１３等の周辺回路の駆動制御を行う。
　メモリ制御回路２１１は、シフトレジスタやアドレスデコーダ等によって構成される。メモリ制御回路２１１とメモリセルアレイ２００とは、図１に示すように、縦方向に並んで設けられる。メモリ制御回路２１１は、メモリセル２０を制御する信号をメモリセルアレイ２００の各メモリセル２０に供給し、各メモリセル２０の動作を制御する。メモリ制御回路２１１は、メモリセルアレイ２００の各メモリセル２０により積和演算を行わせて、積和演算によって得られる信号（積和信号）をメモリ信号処理回路２１２に出力させる。
　メモリ制御回路２１１は、例えば、カラム信号処理回路１１２から入力される各画素の画素信号に関連付けられた制御信号を、メモリセルアレイ２００の各メモリセル２０に出力する。メモリ制御回路２１１は、入力される画素信号に応じて制御信号（例えば後述する信号Ａｃｔ）を生成し、メモリセルアレイ２００の各メモリセル２０へ出力する。画素信号に応じて各メモリセル２０に入力される制御信号と、各メモリセル２０に保持されたデータとを用いて積和演算が行われ、生成された積和信号がメモリ信号処理回路２１２に伝送される。また、メモリ制御回路２１１は、カラム信号処理回路１１２から入力される各画素の画素信号を、入出力部２１５を介して外部に出力し得る。
　メモリ信号処理回路２１２は、ＡＤＣ（Analog to Digital Converter）等を有し、メモリセルアレイ２００から読み出された積和信号に対して、各種の信号処理を行う。メモリ信号処理回路２１２とメモリセルアレイ２００とは、図１に示すように、横方向に並んで設けられる。メモリ信号処理回路２１２は、例えば、メモリセルアレイ２００から出力されるアナログ信号である積和信号に対して、ＡＤ変換処理を行う。メモリ信号処理回路２１２は、デジタル信号に変換された積和信号を、入出力部２１５に出力する。なお、メモリ信号処理回路２１２は、活性化関数による処理、プーリング処理等を行い、処理後の積和信号を入出力部２１５に出力するようにしてもよい。
　メモリ信号処理回路２１２のＡＤＣは、例えば、シングルスロープＡＤＣである。ＡＤＣは、２重積分型、逐次比較型（ＳＡＲ）、デルタシグマ型等、他のＡＤ変換回路であってもよい。ＤＶＳ（Dynamic Vision Sensor）の場合のように差分を検出する方式のＡＤＣを用いてもよい。ＡＤＣの分解能、即ちＡＤ変換のビット数は、１ビット又は２ビット以上（例えば１０ビット又は１２ビット）であってよい。
　メモリ信号処理回路２１２は、入出力部２１５を介して外部の装置（例えば画像処理装置）から入力された信号やパラメータ等を記憶部２１４に記憶させたり、外部装置からの指示に基づいて実行する信号処理を変更したりする。記憶部２１４は、メモリを有し、メモリ信号処理回路２１２が行う信号処理に用いる信号やパラメータ等のデータを記憶する。
　入出力部２１５は、メモリ信号処理回路２１２から順次入力される信号を、外部の装置、例えばＩＳＰ(Image Signal Processor)等の画像処理装置に出力する。また、入出力部２１５は、外部の装置から入力される信号やパラメータを、メモリ信号処理回路２１２や制御回路１１５へ出力する。
　入出力部２１５は、メモリセルアレイ２００のメモリセル２０へのデータの書き込みを行い得る。入出力部２１５は、例えば、外部の装置から入力された学習結果を示すデータ値を、メモリセルアレイ２００の各メモリセル２０へ書き込む。また、メモリ信号処理回路２１２で計算された結果をメモリセル２０のデータに反映させ、学習結果を更新することも可能である。なお、メモリ制御回路２１１又はメモリ信号処理回路２１２が、メモリセルアレイ２００のメモリセル２０へのデータの書き込みを行うようにしてもよい。メモリ制御回路２１１又はメモリ信号処理回路２１２は、入出力部２１５で取得されたデータに応じて、各メモリセル２０に保持させるデータを変更するようにしてもよい。
［メモリセルアレイの構成］
　図５は、本開示の実施の形態に係る撮像装置１のメモリセルアレイ２００の構成例を示す図である。図５に示すように、撮像装置１のメモリセルアレイ２００では、複数のメモリセル２０が、第１方向である水平方向（行方向）、及び第１方向と直交する第２方向である垂直方向（列方向）に配置される。複数のメモリセル２０が、左右方向（紙面横方向）及び上下方向（紙面縦方向）に配置されるともいえる。
　メモリセルアレイ２００では、水平方向に配置された複数のメモリセル２０毎に、ワード線ＷＬと、後述する信号Ａｃｔが伝送される信号線Ｌ１とが設けられる。水平方向に並ぶ複数のメモリセル２０により構成されるメモリセル行に対して、ワード線ＷＬ及び信号線Ｌ１が設けられるともいえる。ワード線ＷＬ及び信号線Ｌ１の各々は、例えば水平方向に延伸する配線である。
　また、メモリセルアレイ２００では、垂直方向に配置された複数のメモリセル２０毎に、第１のビット線ＢＬと、第２のビット線ＢＬＢと、積和信号が伝送される信号線Ｌ２が設けられる。垂直方向に並ぶ複数のメモリセル２０により構成されるメモリセル列に対して、第１のビット線ＢＬ及び第２のビット線ＢＬＢ及び信号線Ｌ２が設けられるともいえる。第１のビット線ＢＬ、第２のビット線ＢＬＢ、及び信号線Ｌ２は、それぞれ、例えば垂直方向に延伸する配線である。例えば、信号線Ｌ２とメモリ制御回路２１１とは、水平方向に並んで設けられる。また、信号線Ｌ２とメモリ信号処理回路２１２とは、垂直方向に並んで設けられる。
　メモリセルアレイ２００には、上述のように、メモリセル行ごとにワード線ＷＬ及び信号線Ｌ１が配線され、メモリセル列ごとに第１のビット線ＢＬ及び第２のビット線ＢＬＢ及び信号線Ｌ２が配線されている。メモリセル２０は、対応するワード線ＷＬと、一対の第１のビット線ＢＬ及び第２のビット線ＢＬＢとの交差部に配置されるともいえる。
　一例として、ワード線ＷＬ及び信号線Ｌ１は、上述したメモリ制御回路２１１に接続される。メモリ制御回路２１１は、ワード線ＷＬに信号を供給し、信号線Ｌ１に信号Ａｃｔを供給する。第１のビット線ＢＬ及び第２のビット線ＢＬＢは、例えば、入出力部２１５又はメモリ制御回路２１１に接続される。入出力部２１５又はメモリ制御回路２１１によって、第１のビット線ＢＬ及び第２のビット線ＢＬＢに信号が供給され、各メモリセル２０に入力される。信号線Ｌ２は、メモリ信号処理回路２１２に接続される。メモリ信号処理回路２１２には、信号線Ｌ２を介して積和信号が入力される。
［メモリセルの構成］
　図６は、本開示の実施の形態に係る撮像装置１のメモリセル２０の構成例を示す図である。図７は、メモリセル２０のレイアウト例を示す図である。メモリセル２０は、第１インバータＩＮＶ１と、第２インバータＩＮＶ２と、トランジスタＭ５と、トランジスタＭ６と、トランジスタＭ７と、抵抗Ｒとを有する。メモリセル２０は、１ビットの情報を記憶可能な記憶素子である。メモリセル２０は、第１インバータＩＮＶ１及び第２インバータＩＮＶ２を含むフリップフロップ回路３０を有し、フリップフロップ型のメモリセルともいえる。
　第１インバータＩＮＶ１は、直列に接続されたトランジスタＭ１及びトランジスタＭ３を有する。第１インバータＩＮＶ１は、入力部２１ａ及び出力部２１ｂを有し、入力された信号の反転信号を出力し得る。第２インバータＩＮＶ２は、直列に接続されたトランジスタＭ２及びトランジスタＭ４を有する。第２インバータＩＮＶ２は、入力部２２ａ及び出力部２２ｂを有し、入力された信号の反転信号を出力し得る。第１インバータＩＮＶ１の入力部２１ａは、第２インバータＩＮＶ２の出力部２２ｂと電気的に接続され、第１インバータＩＮＶ１の出力部２１ｂは、第２インバータＩＮＶ２の入力部２２ａと電気的に接続される。
　トランジスタＭ１～Ｍ７は、それぞれ、ゲート、ソース、ドレインの端子を有するＭＯＳトランジスタ（ＭＯＳＦＥＴ）である。トランジスタＭ１及びトランジスタＭ２は、それぞれＮＭＯＳトランジスタであり、トランジスタＭ３及びトランジスタＭ４は、それぞれＰＭＯＳトランジスタである。トランジスタＭ５，Ｍ６，Ｍ７は、例えば、ＮＭＯＳトランジスタである。なお、メモリセル２０の各トランジスタは、ＭＩＳＦＥＴであってもよい。
　トランジスタＭ１及びトランジスタＭ３の各々のゲートは、互いに電気的に接続され、入力部２１ａを構成する。トランジスタＭ２及びトランジスタＭ４の各々のゲートは、互いに電気的に接続され、入力部２２ａを構成する。トランジスタＭ１及びトランジスタＭ２の各々のソースは、それぞれ接地線（グランド線）に接続される。トランジスタＭ３及びトランジスタＭ４の各々のソースは、それぞれ電源線に接続される。
　トランジスタＭ１のドレインとトランジスタＭ３のドレインとは、互いに電気的に接続され、出力部２１ｂを構成する。トランジスタＭ２のドレインとトランジスタＭ４のドレインとは、互いに電気的に接続され、出力部２２ｂを構成する。図６に示す第１保持ノード３１及び第２保持ノード３２は、信号を保持可能なノードである。第１保持ノード３１は、第１インバータＩＮＶ１の出力部２１ｂと第２インバータＩＮＶ２の入力部２２ａとを接続するノードである。第２保持ノード３２は、第２インバータＩＮＶ２の出力部２２ｂと第１インバータＩＮＶ１の入力部２１ａとを接続するノードである。メモリセル２０は、第１保持ノード３１の電位及び第２保持ノード３２の電位の高低により、デジタル信号を記憶する。第１保持ノード３１及び第２保持ノード３２は、記憶ノードともいえる。
　トランジスタＭ５及びトランジスタＭ６の各々のゲートは、ワード線ＷＬに電気的に接続される。トランジスタＭ５，Ｍ６は、それぞれ、ワード線ＷＬを介して入力される信号により、オン状態（導通状態）又はオフ状態（非導通状態）に制御される。トランジスタＭ５のソース及びドレインの一方は、第２インバータＩＮＶ２の入力部２２ａ及び第１インバータＩＮＶ１の出力部２１ｂと電気的に接続される。トランジスタＭ５のソース及びドレインの他方は、第１のビット線ＢＬに接続される。トランジスタＭ５は、第１インバータＩＮＶ１の出力部２１ｂと第１のビット線ＢＬとを、電気的に接続または遮断する。
　トランジスタＭ６のソース及びドレインの一方は、第１インバータＩＮＶ１の入力部２１ａ及び第２インバータＩＮＶ２の出力部２２ｂと電気的に接続される。トランジスタＭ６のソース及びドレインの他方は、第２のビット線ＢＬＢに接続される。トランジスタＭ６は、第２インバータＩＮＶ２の出力部２２ｂと第２のビット線ＢＬＢとを、電気的に接続または遮断する。
　トランジスタＭ７のゲートは、第２保持ノード３２に電気的に接続され、第２インバータＩＮＶ２の出力部２２ｂから信号が入力される。トランジスタＭ７は、第２保持ノード３２の電位に応じてオン状態又はオフ状態となる。トランジスタＭ７のソース及びドレインの一方は、抵抗Ｒに直列に接続され、信号Ａｃｔが入力（伝送）される信号線Ｌ１に電気的に接続される。トランジスタＭ７のソース及びドレインの他方は、信号線Ｌ２に電気的に接続される。信号線Ｌ２は、総計線（Ｓｕｍｍａｔｉｏｎ Ｌｉｎｅ）である。トランジスタＭ７は、ゲートに与えられる第２保持ノード３２の電位と信号Ａｃｔの電位とに応じた電流を生成可能であり、生成した電流を信号線Ｌ２に供給し得る。
　図７に示す例では、トランジスタＭ１,Ｍ５は、活性領域４１に形成される。トランジスタＭ３は活性領域４２に形成され、トランジスタＭ４は活性領域４３に形成される。また、トランジスタＭ２,Ｍ６は、活性領域４４に形成される。トランジスタＭ７は、活性領域４５に形成される。図７に示す例では、トランジスタＭ１,Ｍ３，Ｍ７は、各々のゲートが一体的に形成される。また、トランジスタＭ２,Ｍ４は、各々のゲートが一体的に形成されている。
　抵抗Ｒは、複数の導電体と複数の絶縁体とを積層して構成される。抵抗Ｒは、トンネル接合を有する抵抗素子である。抵抗Ｒは、例えば２端子の素子であり、トランジスタＭ７に直列に接続される。抵抗Ｒは、導電体と絶縁体とが交互に積層された構造を有する。絶縁体の膜厚は、トンネル効果が生じるように薄くされる。なお、抵抗Ｒの抵抗値は、絶縁体の膜厚、絶縁体の材料、積層する膜の数などによって決まる。絶縁体の膜厚等を調整することにより、高抵抗素子を小面積で実現することができる。抵抗Ｒは、例えば、抵抗値が１ＭΩ以上の高抵抗素子であってよい。図７に示すレイアウト例では、抵抗Ｒは、トランジスタＭ７のソース及びドレインの一方に重なり合うように形成されている。
　図８は、本開示の実施の形態に係る撮像装置１の抵抗の構成例を示す図である。一例として、抵抗Ｒは、図８に示すように、絶縁体５１，５２，５３と、導電体６１，６２，６３、６４とを有する。絶縁体５１～５３は、例えば、酸化シリコン（ＳｉＯｘ）により構成される。絶縁体５１～５３は、窒化シリコン（ＳｉＮｘ）により構成されてもよい。なお、絶縁体５１～５３は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）元素等の酸化物の少なくとも１つを含むように形成されてもよい。絶縁体５１～５３は、半導体材料により構成されてもよいし、その他の材料を用いて構成されてもよい。
　導電体６１～６４は、例えば、窒化チタン（ＴｉＮ）により構成される。導電体６１～６４は、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）元素等の酸化物又は窒化物の少なくとも１つを含むように形成されてもよい。なお、導電体６１～６４は、半導体材料により構成されてもよいし、その他の材料を用いて構成されてもよい。即ち、例えば、導電体６１～６４は、Ｔｉ、Ｔａ、Ｗ、Ｃｕ、Ｒｕ、Ｐｔ、Ｉｒ、Ｉｎ、Ｓｎ、Ｚｎ、Ｇａ若しくはＣ、又はこれらの化合物、酸化物若しくは窒化物で形成されてもよい。導電体６１～６４は、同じ材料を用いて構成されてもよいし、異なる材料を用いて構成されてもよい。抵抗Ｒの構造例としては、例えば、ＴｉＮ／ＳｉＯ２／ＴｉＮ、ＴｉＮ／ＺｒＯ２／ＴｉＮ、ＩＴＯ／ＺｒＯ２／ＩＴＯ、ＴｉＮ／ＨｆＯ２／ＩＴＯ、ＴｉＮ／Ａｌ２Ｏ３／ＴｉＮ、ＣｏＦｅＢ／ＭｇＯ／ＣｏＦｅＢ等が挙げられる。なお、トンネル抵抗素子の構造及び材料は、上述した例に限られず、トンネル障壁が形成され且つ所望の抵抗値が得られれば、任意の構造及び材料を選択することができる。
　このように、抵抗Ｒとして積層型のトンネル抵抗素子を用いることで、抵抗Ｒの抵抗値の電圧依存性を小さくすることができる。このため、抵抗Ｒ及びトランジスタＭ７を流れる電流のバラつきを抑制し、メモリセルアレイ２００を利用した積和演算の演算精度が低下することを抑制することが可能となる。
　なお、抵抗Ｒは、強誘電体を用いて構成されてもよいし、磁性体を用いて構成されてもよい。抵抗Ｒは、強誘電トンネル接合素子（ＦＴＪ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）、磁気トンネル接合素子（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）、その他の高抵抗体であってもよい。抵抗Ｒは、例えば、図９に示す例のように、２つの磁性体６５，６６によって絶縁体５５を挟持して構成されたＭＴＪ素子であってもよい。抵抗Ｒは、残留分極等によって情報を記憶可能な素子であってもよい。
　次に、撮像装置１におけるデータの書き込み処理の一例について説明する。メモリセルアレイ２００のメモリセル２０にデータを書き込む場合、メモリ制御回路２１１によって、図５及び図６等に示すワード線ＷＬの電位が高電位にされる。即ち、ワード線ＷＬに供給される信号の信号レベルがハイレベルにされる。ワード線ＷＬの電位がハイレベルになることで、トランジスタＭ５及びトランジスタＭ６がそれぞれオン状態となる。
　また、第１のビット線ＢＬ及び第２のビット線ＢＬＢのうち、一方のビット線の電位が高電位にされ、他方のビット線の電位が低電位にされる。即ち、一方のビット線に供給される信号の信号レベルがハイレベルにされ、他方のビット線に供給される信号の信号レベルがローレベルにされる。この場合、第１のビット線ＢＬの電位がトランジスタＭ５を介して、第２インバータの入力部２２ａに与えられる。また、第２のビット線ＢＬＢの電位がトランジスタＭ６を介して、第１インバータの入力部２１ａに与えられる。これにより、第１保持ノード３１及び第２保持ノード３２に保持される信号が更新され、メモリセル２０にデータを書き込むことができる。
　なお、メモリセル２０からデータを読み出す場合、例えば、第１のビット線ＢＬ及び第２のビット線ＢＬＢが予めプリチャージされる。例えば、プリチャージによって、第１のビット線ＢＬと第２のビット線ＢＬＢとは、同じ電位に設定される。第１のビット線ＢＬ及び第２のビット線ＢＬＢの電位がプリチャージされた後、ワード線ＷＬの電位がハイレベルにされる。ワード線ＷＬの電位がハイレベルになることで、トランジスタＭ５及びトランジスタＭ６がそれぞれオン状態となる。
　トランジスタＭ５がオン状態となることで、第１インバータの出力部２１ｂが、第１のビット線ＢＬに電気的に接続される。また、トランジスタＭ６がオン状態となることで、第２インバータの出力部２２ｂが、第２のビット線ＢＬＢに電気的に接続される。この場合、第１のビット線ＢＬの電位は、第１インバータの出力部２１ｂの電位、即ち第１保持ノード３１の電位に応じて変化する。また、第２のビット線ＢＬＢの電位は、第２インバータの出力部２２ｂの電位、即ち第２保持ノード３２の電位に応じて変化することになる。こうして、メモリセル２０に記憶されたデータ、即ち第１保持ノード３１及び第２保持ノード３２によって保持された信号を、第１のビット線ＢＬ及び第２のビット線ＢＬＢに読み出すことができる。
　次に、撮像装置１における積和演算処理の一例について説明する。積和演算を行う場合、信号線Ｌ１及び信号線Ｌ２が予めプリチャージされる。例えば、プリチャージによって、信号線Ｌ１及び信号線Ｌ２は、同じ電位に設定される。この場合、トランジスタＭ７のドレインとソースが同電位となるため、トランジスタＭ７及び抵抗Ｒには電流は流れない。
　プリチャージが行われた後、各信号線Ｌ１に入力される信号Ａｃｔは、それぞれ所定時間の間、ローレベルにされる。信号Ａｃｔがローレベルになることで、トランジスタＭ７のドレインとソース間に電位差が生じる。これにより、トランジスタＭ７は、ゲートに与えられる第２保持ノード３２の電位と、信号Ａｃｔの電位と、抵抗Ｒに応じた電流を出力可能となる。
　信号Ａｃｔがローレベルとなり、トランジスタＭ７に接続された第２保持ノード３２の電位がハイレベルの場合に、そのトランジスタＭ７を介して、信号線Ｌ１及び信号線Ｌ２間に電流が流れる。即ち、信号線Ｌ１を介して入力される信号の信号値と、メモリセル２０に保持された信号値との乗算値に対応する電荷が生じる。信号線Ｌ２に接続された複数のメモリセル２０の各トランジスタＭ７は、信号Ａｃｔがローレベルになると、そのトランジスタＭ７に入力されるメモリセル２０の信号値に応じた電流を出力する。
　信号線Ｌ２の電位は、各メモリセル２０のトランジスタＭ７によって生じる電荷量に応じて低下することになる。この場合、各トランジスタＭ７によって生じる電荷が信号線Ｌ２において加算され、加算結果となる積和信号が生成される。信号線Ｌ２において、各乗算値の和に対応する積和信号が算出されるともいえる。こうして、積和演算結果となる積和信号を、信号線Ｌ２を介してメモリ信号処理回路２１２に読み出すことができる。
　メモリ信号処理回路２１２は、入力されるアナログ信号である積和信号に対してＡＤ変換を行う。この場合、メモリ信号処理回路２１２は、ＡＤＣの分解能、即ちＡＤ変換のビット数を増やすことで、ＡＤ変換の精度を向上させることができる。このため、積和演算の演算精度を向上させることが可能となる。
　本実施の形態に係る撮像装置１は、積和演算の場合、パルス幅変調（ＰＷＭ）方式の制御を行い得る。撮像装置１のメモリ制御回路２１１は、信号線Ｌ１を介して、パルス信号である信号Ａｃｔを各メモリセル２０に出力する。メモリ制御回路２１１は、例えば、信号Ａｃｔのパルス幅を、信号線Ｌ１毎または複数の信号線Ｌ１毎に異なるように制御する。
　各信号線Ｌ１に入力される信号Ａｃｔは、例えば、信号線Ｌ１毎または複数の信号線Ｌ１毎に異なる時間の間、ローレベルにされる。各メモリセル２０のトランジスタＭ７は、そのメモリセル２０に入力される信号Ａｃｔのパルス幅に応じて電流を出力する。信号Ａｃｔがローレベルとなる期間に応じた電荷が、各メモリセル２０から信号線Ｌ２に転送されて足し合わされる。信号線Ｌ２では、信号Ａｃｔのパルス幅に応じた各メモリセル２０の出力信号が加算され、積和信号となる。積和信号の電位は、メモリセルアレイ２００に入力される各信号Ａｃｔのパルス幅に応じて変化する。
　図１０は、本開示の実施の形態に係る撮像装置１による積和演算処理の一例を説明するための図である。図１０では、同一の時間軸に、信号Ａｃｔの電圧と、積和信号の電圧とを示している。図１０に示す信号Ａｃｔ［０］は、１行目のメモリセル行に共通に入力される信号である。また、信号Ａｃｔ［２］、信号Ａｃｔ［ｎ―２］、信号Ａｃｔ［ｎ―１］は、それぞれ、２行目、ｎ―１行目、ｎ行目のメモリセル行に入力される信号である。
　メモリセルアレイ２００の各メモリセル２０には、図１０に示す例のような波形の信号Ａｃｔ［０］～信号Ａｃｔ［ｎ―１］が入力される。これにより、積和信号の電位は、図１０に模式的に示すように、信号Ａｃｔ［０］～信号Ａｃｔ［ｎ―１］の各々のローレベルのパルス幅Ｔａｃｔに応じて、時間経過と共に低下する。
　このように、信号Ａｃｔにパルス信号を用いることで、メモリセル２０に保持された信号値と信号Ａｃｔのパルス幅とに応じた積和信号を得ることができる。ＰＷＭ駆動によって、メモリセル２０に保持された信号値に乗算する値が調整されるともいえる。ＰＷＭ駆動を用いることで入力信号の多値化が可能となり、高精度な積和演算を実現することができる。
　なお、上記では、撮像装置１の構成例について説明したが、あくまでも一例であって、撮像装置１の構成は、上述した例に限られない。例えば、メモリセル２０のトランジスタＭ７のゲートが第２保持ノード３２に電気的に接続される例について説明したが、図１１に示すように、トランジスタＭ７のゲートは、第１保持ノード３１に電気的に接続されていてもよい。トランジスタＭ７のソース及びドレインの一方は、抵抗Ｒに直列に接続され、信号Ａｃｔが入力される信号線Ｌ１に電気的に接続される。トランジスタＭ７のソース及びドレインの他方は、信号線Ｌ２に電気的に接続される。この場合、トランジスタＭ７は、ゲートに与えられる第１保持ノード３１の電位と信号Ａｃｔの電位とに応じた電流を生成可能であり、生成した電流を信号線Ｌ２に供給可能となる。また、上記では、パルス幅変調方式の制御について説明したが、撮像装置１は、パルス振幅変調方式の制御を行うようにしてもよい。この場合も、入力信号の多値化が可能となり、高精度な積和演算を実現可能となる。
［作用・効果］
　本実施の形態に係る演算装置（撮像装置１）は、第１入力部（入力部２１ａ）および第１出力部（出力部２１ｂ）を有する第１インバータ（ＩＮＶ１）と、第１出力部に接続される第２入力部（入力部２２ａ）および第１入力部に接続されて第１信号を出力する第２出力部（出力部２２ｂ）を有する第２インバータ（ＩＮＶ２）と、第２出力部から第１信号が入力される第１トランジスタ（トランジスタＭ７）と、第１トランジスタに直列に接続される抵抗（抵抗Ｒ）と、をそれぞれ有するメモリセル２０を複数含むメモリセルアレイ２００を備える。
　本実施の形態に係る撮像装置１は、メモリセル２０に保持された信号が入力されるトランジスタＭ７と、トランジスタＭ７に直列に接続される抵抗Ｒとを有する。各メモリセル２０のトランジスタＭ７によって生じる電荷が信号線Ｌ２において加算され、積和信号を得ることができる。このため、小さいメモリセル面積で積和演算処理を行うことができ、メモリセル面積が増大することを防ぐことができる。また、小さいセル面積で、高精度の積和演算を行うことが可能となる。
　次に、本開示の変形例について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜説明を省略する。
＜２．変形例＞
（２－１．変形例１）
　図１２は、本開示の変形例１に係る撮像装置１のメモリセルアレイ２００の構成例を示す図である。図１２に示す例では、メモリセルアレイ２００では、垂直方向に配置された複数のメモリセル２０毎に、第１の積和信号が伝送される信号線Ｌ２ａと、第２の積和信号が伝送される信号線Ｌ２ｂとが設けられる。垂直方向に並ぶ複数のメモリセル２０により構成されるメモリセル列に対して、信号線Ｌ２ａ及び信号線Ｌ２ｂが設けられるともいえる。例えば、信号線Ｌ２ａ及び信号線Ｌ２ｂは、上述したメモリ信号処理回路２１２に接続される。メモリ信号処理回路２１２には、信号線Ｌ２ａを介して第１の積和信号が入力され、信号線Ｌ２ｂを介して第２の積和信号が入力される。
　図１３は、本開示の変形例１に係る撮像装置１のメモリセル２０の構成例を示す図である。メモリセル２０は、トランジスタＭ７ａ，Ｍ７ｂと、抵抗Ｒ１，Ｒ２とを有する。トランジスタＭ７ａ及び抵抗Ｒ１は、上述した実施の形態のトランジスタＭ７及び抵抗Ｒと同様の構成である。トランジスタＭ７ａのゲートは、第２保持ノード３２に電気的に接続され、第２インバータＩＮＶ２の出力部２２ｂから信号が入力される。トランジスタＭ７ａのソース及びドレインの一方は、抵抗Ｒ１に接続され、信号Ａｃｔが入力される信号線Ｌ１に電気的に接続される。トランジスタＭ７ａのソース及びドレインの他方は、信号線Ｌ２ａに電気的に接続される。トランジスタＭ７ａは、ゲートに与えられる第２保持ノード３２の電位と信号Ａｃｔの電位とに応じた電流を生成可能であり、生成した電流を信号線Ｌ２ａに供給し得る。各メモリセル２０のトランジスタＭ７ａによって生じる電荷が信号線Ｌ２ａにおいて加算され、第１の積和信号を得ることができる。
　トランジスタＭ７ｂのゲートは、第１保持ノード３１に電気的に接続され、第１インバータＩＮＶ１の出力部２１ｂから信号が入力される。トランジスタＭ７ｂのソース及びドレインの一方は、抵抗Ｒ２に接続され、信号Ａｃｔが入力される信号線Ｌ１に電気的に接続される。トランジスタＭ７ｂのソース及びドレインの他方は、信号線Ｌ２ｂに電気的に接続される。トランジスタＭ７ｂは、ゲートに与えられる第１保持ノード３１の電位と信号Ａｃｔの電位とに応じた電流を生成可能であり、生成した電流を信号線Ｌ２ｂに供給し得る。各メモリセル２０のトランジスタＭ７ｂによって生じる電荷が信号線Ｌ２ｂにおいて加算され、第２の積和信号を得ることができる。このように、本変形例では、信号線Ｌ２ａに第１の積和信号を読み出し、信号線Ｌ２ｂに第２の積和信号を読み出すことが可能となる。第１の積和信号と第２の積和信号とを読み出すことができ、高精度な積和演算を実現することが可能となる。
（２－２．変形例２）
　図１４は、本開示の変形例２に係る撮像装置１のメモリセル２０の構成例を示す図である。トランジスタＭ７のソース及びドレインの一方は、第１保持ノード３１と電気的に接続される。トランジスタＭ７のソース及びドレインの他方は、抵抗Ｒに直列に接続され、信号Ａｃｔが入力される信号線Ｌ１に電気的に接続される。積和演算を行う場合、トランジスタＭ７は、入力される第１保持ノード３１の電位と信号Ａｃｔの電位とに応じた電流を生成可能であり、生成した電流を第１のビット線ＢＬに供給し得る。
　第１のビット線ＢＬは、総計線（Ｓｕｍｍａｔｉｏｎ Ｌｉｎｅ）でもあり、各メモリセル２０からの電荷が第１のビット線ＢＬにおいて加算され、積和信号を得ることができる。なお、積和演算を行う場合、ワード線ＷＬに、パルス信号である信号Ａｃｔを入力するようにしてもよい。また、信号線Ｌ１に、接地電位または電源電位を与えるようにしてもよい。本変形例の場合も、上記実施の形態の撮像装置と同様の効果を得ることができる。
　なお、図１５に示すように、トランジスタＭ７のソース及びドレインの一方は、第２保持ノード３２に電気的に接続されていてもよい。トランジスタＭ７のソース及びドレインの他方は、図１４の場合と同様に、抵抗Ｒに接続され、信号Ａｃｔが入力される信号線Ｌ１に電気的に接続される。この場合、トランジスタＭ７は、入力される第２保持ノード３２の電位と信号Ａｃｔの電位とに応じた電流を生成可能であり、生成した電流を第２のビット線ＢＬＢに供給可能となる。第２のビット線ＢＬＢは、総計線でもあり、各メモリセル２０からの電荷が第２のビット線ＢＬＢにおいて加算され、積和信号を得ることができる。
　図１６は、本開示の変形例２に係る撮像装置１のメモリセル２０の別の構成例を示す図である。メモリセル２０は、トランジスタＭ７ａ，Ｍ７ｂと、抵抗Ｒ１，Ｒ２とを有する。トランジスタＭ７ａのソース及びドレインの一方は、第１保持ノード３１と電気的に接続される。また、トランジスタＭ７ｂのソース及びドレインの一方は、第２保持ノード３２と電気的に接続される。
　積和演算を行う場合、トランジスタＭ７ａは、第１保持ノード３１の電位と信号Ａｃｔの電位とに応じた電流を生成可能であり、生成した電流を第１のビット線ＢＬに供給し得る。第１のビット線ＢＬは、第１の総計線でもあり、各メモリセル２０からの電荷が第１のビット線ＢＬにおいて加算され、第１の積和信号を得ることができる。また、トランジスタＭ７ｂは、第２保持ノード３２の電位と信号Ａｃｔの電位とに応じた電流を生成可能であり、生成した電流を第２のビット線ＢＬＢに供給し得る。第２のビット線ＢＬＢは、第２の総計線でもあり、各メモリセル２０からの電荷が第２のビット線ＢＬＢにおいて加算され、第２の積和信号を得ることができる。
（２－３．変形例３）
　図１７は、本開示の変形例３に係る撮像装置１のメモリセル２０の構成例を示す図である。トランジスタＭ３及びトランジスタＭ４の各々のバックゲートが、ワード線ＷＬに電気的に接続される。トランジスタＭ３のソースは、第１のビット線ＢＬに接続され、トランジスタＭ４のソースは、第２のビット線ＢＬＢに接続される。第１のビット線ＢＬ、第２のビット線ＢＬＢは、それぞれ、トランジスタＭ３、トランジスタＭ４に対する電源線でもある。本変形例では、データの書き込みを行う場合、ワード線ＷＬを介してトランジスタＭ３，Ｍ４のバークゲートに与えられる電位によって、トランジスタＭ３，Ｍ４のしきい値電圧が調整される。これにより、トランジスタＭ３，Ｍ４のオンオフ制御を行うことができ、第１のビット線ＢＬ及び第２のビット線ＢＬＢの信号に応じて、メモリセル２０にデータを書き込むことが可能となる。
　図１７に示す例では、トランジスタＭ７のゲートは、第１保持ノード３１に電気的に接続される。トランジスタＭ７のソース及びドレインの一方は、抵抗Ｒに接続され、信号Ａｃｔが入力される信号線Ｌ１に電気的に接続される。トランジスタＭ７のソース及びドレインの他方は、信号線Ｌ２に電気的に接続される。トランジスタＭ７は、第１保持ノード３１の電位と信号Ａｃｔの電位とに応じた電流を生成可能であり、生成した電流を信号線Ｌ２に供給し得る。なお、図１８に示すように、トランジスタＭ７のゲートは、第２保持ノード３２に電気的に接続されていてもよい。図１８に示す例では、トランジスタＭ７のソース及びドレインの一方は、抵抗Ｒに接続され、信号Ａｃｔが入力される信号線Ｌ１に電気的に接続される。トランジスタＭ７のソース及びドレインの他方は、信号線Ｌ２に電気的に接続される。この場合、トランジスタＭ７は、第２保持ノード３２の電位と信号Ａｃｔの電位とに応じた電流を生成可能であり、生成した電流を信号線Ｌ２に供給し得る。本変形例の場合も、上記実施の形態の撮像装置と同様の効果を得ることができる。
　図１９は、本開示の変形例３に係る撮像装置１のメモリセル２０の別の構成例を示す図である。メモリセル２０は、トランジスタＭ７ａ，Ｍ７ｂと、抵抗Ｒ１，Ｒ２とを有する。トランジスタＭ７ａのゲートは、第１保持ノード３１に電気的に接続される。トランジスタＭ７ａは、第１保持ノード３１の電位と信号Ａｃｔの電位とに応じた電流を生成可能であり、生成した電流を信号線Ｌ２ａに供給し得る。各メモリセル２０のトランジスタＭ７ａによって生じる電荷が信号線Ｌ２ａにおいて加算され、第１の積和信号を得ることができる。
　トランジスタＭ７ｂのゲートは、第２保持ノード３２に電気的に接続される。トランジスタＭ７ｂは、第２保持ノード３２の電位と信号Ａｃｔの電位とに応じた電流を生成可能であり、生成した電流を信号線Ｌ２ｂに供給し得る。各メモリセル２０のトランジスタＭ７ｂによって生じる電荷が信号線Ｌ２ｂにおいて加算され、第２の積和信号を得ることができる。このように、本変形例では、信号線Ｌ２ａに第１の積和信号を読み出し、信号線Ｌ２ｂに第２の積和信号を読み出すことが可能となる。第１の積和信号と第２の積和信号とを読み出すことができ、高精度な積和演算を実現することが可能となる。
＜３．適用例＞
　上記撮像装置１等は、例えば、デジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話等、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。図２０は、電子機器１０００の概略構成を表したものである。
　電子機器１０００は、例えば、レンズ群１００１と、撮像装置１と、ＤＳＰ（Digital Signal Processor）回路１００２と、フレームメモリ１００３と、表示部１００４と、記録部１００５と、操作部１００６と、電源部１００７とを有し、バスライン１００８を介して相互に接続されている。
　レンズ群１００１は、被写体からの入射光（像光）を取り込んで撮像装置１の撮像面上に結像するものである。撮像装置１は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００２に供給する。
　ＤＳＰ回路１００２は、撮像装置１から供給される信号を処理する信号処理回路である。ＤＳＰ回路１００２は、撮像装置１からの信号を処理して得られる画像データを出力する。フレームメモリ１００３は、ＤＳＰ回路１００２により処理された画像データをフレーム単位で一時的に保持するものである。
　表示部１００４は、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像装置１で撮像された動画または静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
　操作部１００６は、ユーザによる操作に従い、電子機器１０００が所有する各種の機能についての操作信号を出力する。電源部１００７は、ＤＳＰ回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５および操作部１００６の動作電源となる各種の電源を、これら供給対象に対して適宜供給するものである。
＜４．応用例＞
（移動体への応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２２は、撮像部１２０３１の設置位置の例を示す図である。
　図２２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、例えば、撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
（内視鏡手術システムへの応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図２３は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図２３では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図２４は、図２３に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、高精度な内視鏡１１１００を提供することが可能となる。
　以上、実施の形態、変形例および適用例ならびに応用例を挙げて本開示を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々の変形が可能である。例えば、上述した変形例は、上記実施の形態の変形例として説明したが、各変形例の構成を適宜組み合わせることができる。
　なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本開示は以下のような構成をとることも可能である。
（１）
　第１入力部および第１出力部を有する第１インバータと、
　前記第１出力部に接続される第２入力部および前記第１入力部に接続されて第１信号を出力する第２出力部を有する第２インバータと、
　前記第２出力部から前記第１信号が入力される第１トランジスタと、
　前記第１トランジスタに直列に接続される抵抗と、
　をそれぞれ有するメモリセルを複数含むメモリセルアレイを備えた
　演算装置。
（２）
　前記第１トランジスタは、前記第１出力部に接続されるゲートを有し、
　前記抵抗は、前記第１トランジスタのソースまたはドレインに接続される
　前記（１）に記載の演算装置。
（３）
　第１のビット線および第２のビット線を有し、
　前記メモリセルは、前記第１出力部と第１のビット線とを接続可能な第２トランジスタと、前記第２出力部と第２のビット線とを接続可能な第３トランジスタと、を有する
　前記（１）または（２）に記載の演算装置。
（４）
　前記メモリセルは、フリップフロップ型のメモリセルである
　前記（１）から（３）のいずれか１つに記載の演算装置。
（５）
　前記メモリセルアレイは、前記メモリセル毎の前記第１信号に基づく積和演算を行う
　前記（１）から（４）のいずれか１つに記載の演算装置。
（６）
　前記メモリセルアレイは、積和演算によりアナログ信号である第２信号を生成する
　前記（１）から（５）のいずれか１つに記載の演算装置。
（７）
　前記第２信号を処理する信号処理回路を備え、
　前記信号処理回路は、アナログデジタル変換処理、活性化関数による処理、プーリング処理の少なくとも一つを行う
　前記（１）から（６）のいずれか１つに記載の演算装置。
（８）
　複数の前記メモリセルの各々の前記第１トランジスタに電気的に接続され、積和演算された第２信号を伝送する信号線を備える
　前記（１）から（７）のいずれか１つに記載の演算装置。
（９）
　前記メモリセルを制御する制御回路を備え、
　前記信号処理回路と前記信号線とは、第１方向に並んで設けられ、
　前記制御回路と前記信号線とは、前記第１方向と直交する方向に並んで設けられる
　前記（１）から（８）のいずれか１つに記載の演算装置。
（１０）
　前記抵抗は、トンネル接合を有する抵抗素子である
　前記（９）に記載の演算装置。
（１１）
　前記抵抗素子は、磁性体を含んで構成されている
　前記（１０）に記載の演算装置。
（１２）
　前記抵抗素子は、強誘電体を含んで構成されている
　前記（１０）に記載の演算装置。
（１３）
　第１入力部および第１出力部を有する第１インバータと、
　前記第１出力部に接続される第２入力部および前記第１入力部に接続されて第１信号を出力する第２出力部を有する第２インバータと、
　前記第２出力部から前記第１信号が入力される第１トランジスタと、
　前記第１トランジスタに直列に接続される抵抗と、
　をそれぞれ有するメモリセルを複数含むメモリセルアレイを備えた
　固体撮像装置。
　本出願は、日本国特許庁において２０２１年１１月３０日に出願された日本特許出願番号２０２１－１９３７４１号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (13)

  1. 　第１入力部および第１出力部を有する第１インバータと、
    　前記第１出力部に接続される第２入力部および前記第１入力部に接続されて第１信号を出力する第２出力部を有する第２インバータと、
    　前記第２出力部から前記第１信号が入力される第１トランジスタと、
    　前記第１トランジスタに直列に接続される抵抗と、
    　をそれぞれ有するメモリセルを複数含むメモリセルアレイを備えた
    　演算装置。
  2. 　前記第１トランジスタは、前記第１出力部に接続されるゲートを有し、
    　前記抵抗は、前記第１トランジスタのソースまたはドレインに接続される
    　請求項１に記載の演算装置。
  3. 　第１のビット線および第２のビット線を有し、
    　前記メモリセルは、前記第１出力部と第１のビット線とを接続可能な第２トランジスタと、前記第２出力部と第２のビット線とを接続可能な第３トランジスタと、を有する
    　請求項１に記載の演算装置。
  4. 　前記メモリセルは、フリップフロップ型のメモリセルである
    　請求項１に記載の演算装置。
  5. 　前記メモリセルアレイは、前記メモリセル毎の前記第１信号に基づく積和演算を行う
    　請求項１に記載の演算装置。
  6. 　前記メモリセルアレイは、積和演算によりアナログ信号である第２信号を生成する
    　請求項５に記載の演算装置。
  7. 　前記第２信号を処理する信号処理回路を備え、
    　前記信号処理回路は、アナログデジタル変換処理、活性化関数による処理、プーリング処理の少なくとも一つを行う
    　請求項６に記載の演算装置。
  8. 　複数の前記メモリセルの各々の前記第１トランジスタに電気的に接続され、積和演算された第２信号を伝送する信号線を備える
    　請求項７に記載の演算装置。
  9. 　前記メモリセルを制御する制御回路を備え、
    　前記信号処理回路と前記信号線とは、第１方向に並んで設けられ、
    　前記制御回路と前記信号線とは、前記第１方向と直交する方向に並んで設けられる
    　請求項８に記載の演算装置。
  10. 　前記抵抗は、トンネル接合を有する抵抗素子である
    　請求項１に記載の演算装置。
  11. 　前記抵抗素子は、磁性体を含んで構成されている
    　請求項１０に記載の演算装置。
  12. 　前記抵抗素子は、強誘電体を含んで構成されている
    　請求項１０に記載の演算装置。
  13. 　第１入力部および第１出力部を有する第１インバータと、
    　前記第１出力部に接続される第２入力部および前記第１入力部に接続されて第１信号を出力する第２出力部を有する第２インバータと、
    　前記第２出力部から前記第１信号が入力される第１トランジスタと、
    　前記第１トランジスタに直列に接続される抵抗と、
    　をそれぞれ有するメモリセルを複数含むメモリセルアレイを備えた
    　固体撮像装置。
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