WO2023095436A1 - 送信装置、送受信システム、および、送信装置の制御方法 - Google Patents

送信装置、送受信システム、および、送信装置の制御方法 Download PDF

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WO2023095436A1
WO2023095436A1 PCT/JP2022/036458 JP2022036458W WO2023095436A1 WO 2023095436 A1 WO2023095436 A1 WO 2023095436A1 JP 2022036458 W JP2022036458 W JP 2022036458W WO 2023095436 A1 WO2023095436 A1 WO 2023095436A1
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clock signal
transmission
frequency
unit
error
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PCT/JP2022/036458
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English (en)
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聡 福田
智宏 松本
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ソニーセミコンダクタソリューションズ株式会社
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • This technology relates to a transmitter. More specifically, the present invention relates to a transmission device that transmits data, a transmission/reception system, and a control method for the transmission device.
  • the receiving device can correctly receive the transmission data by aligning the phase of the reception data and the phase of the reception clock. In order to match the phases of the data and the clock, it is necessary that the transmission frequency and the reception frequency match or their error is very small. Since the transmitting/receiving system (see, for example, Patent Document 1) aims to be compact, it does not have a reference oscillator on the transmitting side. On the other hand, since the receiving device has a reference oscillator, it compares the received clock with the reference clock and returns error information to the transmitting system so that the frequencies of the transmitting and receiving systems match or the frequency error is reduced. be.
  • This technology was created in view of this situation, and aims to reduce the frequency of correcting the clock signal frequency in a system that transmits and receives data.
  • the present technology has been made to solve the above-described problems, and a first aspect thereof includes a transmission clock signal generation unit that generates a transmission clock signal, a transmission unit that transmits the transmission clock signal, an error acquisition unit for acquiring an external measurement error, which is an error in the frequency of the reception clock signal measured by a receiving device that receives the transmission clock signal and generates a reception clock signal from the transmission clock signal;
  • a transmission device comprising a frequency control section for controlling the frequency of the transmission clock signal based on a measurement value measured on the transmission side, and a control method for the transmission device. This brings about the effect of reducing the frequency of frequency correction.
  • the transmission unit may include a driver that embeds the transmission clock signal in data and transmits the data. This brings about the effect of reducing the number of signal lines.
  • the transmission section may include a first driver that transmits data and a second driver that transmits the transmission clock signal. This brings about the effect of reducing the number of clock data recovery circuits.
  • the transmission clock signal generation unit is an ADPLL (All Digital Phase-Locked Loop) that multiplies the master clock signal
  • the frequency control unit is a correction factor that holds a predetermined number of correction coefficients.
  • a coefficient holding unit a frequency control word generating unit for generating a frequency control word indicating a multiplication ratio of the ADPLL based on the measured value and the held correction coefficient; and a control circuit for updating the correction factor. This brings about the effect of updating the multiplication ratio.
  • the measured value may include at least one of temperature, power supply voltage, and voltage or current indicative of process information. This has the effect of compensating for frequency fluctuations due to changes in temperature and power supply voltage.
  • the measured value includes the measured frequency of the transmission clock signal measured on the transmitting side, and the control circuit sets the initial value of the correction coefficient based on the measured frequency.
  • control circuit updates the held correction coefficient when the external measurement error is outside a predetermined range, and the frequency control word generator updates the correction coefficient. If so, the frequency control word may be updated. This brings about the effect that the external measurement error is controlled within the allowable range.
  • the first aspect further comprises a startup oscillator for generating a predetermined startup clock signal when the startup signal from the receiving device is detected, wherein the frequency control unit controls the startup clock
  • the transmission clock signal generator may be controlled in synchronization with the signal. This brings about an effect of facilitating activation of the transmission clock signal generator.
  • a second aspect of the present technology is a receiving device that receives a transmission clock signal, generates a reception clock signal from the transmission clock signal, and measures an error in the frequency of the reception clock signal as an external measurement error; an error acquisition unit that acquires an externally measured error; a clock signal generation unit that generates a transmission clock signal; a transmission unit that transmits the transmission clock signal; and a transmission device including a frequency control section for controlling the frequency of the transmission clock signal.
  • the transmission unit includes a first driver that embeds the transmission clock signal in data and transmits the data
  • the reception device includes a third driver that receives the data
  • a clock data recovery circuit may be provided for extracting the transmission clock signal from the received data. This brings about the effect of reducing the number of signal lines.
  • the transmission section includes a first driver that transmits data and a second driver that transmits the transmission clock signal
  • the reception device includes a second driver that receives the data.
  • FIG. 1 is a block diagram showing one configuration example of a transmission/reception system and a transmission device according to a first embodiment of the present technology;
  • FIG. It is a block diagram showing a configuration example of a receiving device according to the first embodiment of the present technology.
  • 1 is a block diagram showing a configuration example of an ADPLL (All Digital Phase-Locked Loop) according to a first embodiment of the present technology;
  • FIG. All Digital Phase-Locked Loop
  • FIG. 1 It is a flow chart which shows an example of operation of a transmission set in a 1st embodiment of this art. It is a flow chart which shows an example of frequency amendment processing in a 1st embodiment of this art. It is a graph which shows an example of the temperature characteristic of a master clock signal and a transmission clock signal in a 1st embodiment of this art. It is a figure showing an example of frequency fluctuation and temperature fluctuation of a transmission clock signal in a 1st embodiment of this art. It is a figure showing an example of an error change and a temperature change in a 1st embodiment of this art.
  • FIG. 10 is a diagram showing an example of error variation and temperature variation in a comparative example; It is a figure for explaining a determining method of an initial value of a correction coefficient in a 1st embodiment of this art. It is a block diagram which shows one structural example of the transmission apparatus in 2nd Embodiment of this technique. It is a block diagram which shows one structural example of the receiver in 2nd Embodiment of this technique. It is a block diagram showing an example of 1 composition of an imaging device in an embodiment of this art.
  • 1 is a block diagram showing a schematic configuration example of a vehicle control system;
  • FIG. FIG. 4 is an explanatory diagram showing an example of an installation position of an imaging unit;
  • 1 is a block diagram showing an example of a schematic configuration of an in-vivo information acquisition system;
  • FIG. 1 is a block diagram showing a configuration example of a transmission/reception system and a transmission device 200 according to the first embodiment of the present technology.
  • the transmitting/receiving system according to the first embodiment transmits/receives data and a clock signal for synchronization between the transmitting device 200 and the receiving device 300 .
  • the transmission/reception system is applied, for example, to an imaging device or an in-vivo information acquisition system using an endoscope.
  • the transmitting device 200 transmits data.
  • a clock embedded system is used in which a clock signal is embedded in data and transmitted.
  • the transmission device 200 includes a data source 211 , a link section 212 , a data transmission section 220 , a master clock generation section 230 , a frequency control section 240 and an ADPLL 250 .
  • the transmitter 200 further comprises a sense circuit 213 , an external measurement error receiver 214 , an integration circuit 215 , a start detection circuit 216 , a start oscillator 217 and a bias circuit 218 .
  • a data source 211 generates data Dp for transmission.
  • the data source 211 supplies the generated data Dp to the link section 212 in parallel in synchronization with the frequency-divided clock signal CLK ADPLL_d .
  • the link unit 212 performs predetermined processing on the data Dp from the data source 211 and supplies the processed data Dp to the data transmission unit 220 in parallel in synchronization with the frequency-divided clock signal CLK ADPLL_d . .
  • the data transmission section 220 serially transmits the data Ds via the signal line 206 in synchronization with the transmission clock signal CLK ADPLL from the ADPLL 250 .
  • the data transmission section 220 performs parallel-to-serial conversion on the data Dp from the link section 212 to generate data Ds.
  • the data transmission unit 220 also divides the transmission clock signal CLK ADPLL and supplies the divided clock signal CLK ADPLL_d to the link unit 212 .
  • the transmission clock signal CLK ADPLL is embedded in the data Ds.
  • This transmission clock signal CLK ADPLL is extracted from the data Ds by the receiving device 300 .
  • a reception clock signal CLK ADPLL_R (not shown) is generated from the transmission clock signal CLK ADPLL by frequency division with the same frequency division ratio as the transmission side.
  • the data transmission unit 220 is an example of the transmission unit described in the claims.
  • the sense circuit 213 measures the temperature T and supplies an analog signal indicating the measured value to the frequency control section 240 . Note that the sense circuit 213 can also measure the power supply voltage VDD, or the voltage or current value indicating the process information, instead of the temperature T. FIG. The sense circuit 213 can also measure all of the temperature T, the power supply voltage VDD, and the voltage or current value indicating the process information.
  • the external measurement error receiver 214 receives the external measurement error ⁇ F error from the receiver 300 via the signal line 208 .
  • the external measurement error receiving section 214 supplies the received external measurement error ⁇ F error to the integrating circuit 215 .
  • external measurement error receiving section 214 frequency-controls external correction start signal CALSTR for starting correction using the signal when external measurement error ⁇ F error is received for the first time after transmission apparatus 200 is activated. 240. It should be noted that the external measurement error receiving section 214 is an example of the error obtaining section described in the claims.
  • the reception clock signal CLK ADPLL_R is a signal having the same frequency as the frequency-divided clock signal CLK ADPLL_d on the transmission side.
  • the receiver 300 measures the absolute error of the frequency of the received clock signal CLK ADPLL_R based on the reference clock signal INCK REF as an absolute reference. This error is measured outside the transmitting apparatus 200 and corresponds to the above-mentioned external measurement error ⁇ F error .
  • the receiving device 300 may also measure the absolute error between the frequency of the reference clock signal INCK REF and the frequency obtained by dividing the reception clock signal CLK ADPLL_R .
  • the integration circuit 215 integrates the external measurement error ⁇ F error and supplies it to the frequency control section 240 as Error′.
  • the activation detection circuit 216 activates the activation oscillator 217 based on the activation signal STR from the receiving device 300 .
  • the activation detection circuit 216 determines whether or not the activation signal STR is received from the receiver 300 via the signal line 209 .
  • the activation detection circuit 216 determines whether or not all the circuits in the transmission device 200 are powered on. When all the power supplies are turned on, the activation detection circuit 216 activates the activation oscillator 217 .
  • a startup oscillator 217 generates a startup clock signal CLK STRUP .
  • the startup oscillator 217 supplies the generated startup clock signal CLK STRUP to the frequency control section 240 .
  • the frequency control unit 240 controls the frequency of the transmission clock signal CLK ADPLL based on the measured value (temperature T, etc.) measured inside the transmission device 200 and the external measurement error Ferror' measured outside. be. Details of the frequency control method will be described later.
  • the bias circuit 218 generates a predetermined bias voltage Vb or bias current Ib and supplies it to the master clock generator 230 .
  • the master clock generator 230 generates a master clock signal CLK OSC and supplies it to the ADPLL 250 .
  • the ADPLL 250 multiplies the master clock signal CLK OSC to generate the transmission clock signal CLK ADPLL .
  • the multiplication ratio of this ADPLL 250 is controlled by the frequency control word FCW from the frequency control section 240 .
  • the ADPLL 250 is an example of the clock signal generator described in the claims.
  • the transmission/reception system transmits the clock signal by the clock embedded method, it is also possible to transmit the clock signal by the source synchronous method as described later.
  • FIG. 2 is a block diagram showing a configuration example of the receiving device 300 according to the first embodiment of the present technology.
  • This receiver 300 receives data and comprises a data receiver 310 , a data processor 321 , a frequency count and comparator circuit 322 , an external measurement error transmitter 323 and a receiver controller 324 .
  • the data receiving section 310 receives the data Ds in a serial manner via the signal line 206 .
  • This data receiving section 310 includes a driver 311 , a clock data recovery circuit 312 , a serial/parallel converter 313 , a frequency divider 314 and a link section 315 .
  • the driver 311 receives data Ds and supplies it to the clock data recovery circuit 312 .
  • the clock data recovery circuit 312 extracts the transmission clock signal CLK ADPLL from the data Ds.
  • the clock data recovery circuit 312 supplies the data Ds to the serial/parallel converter 313 and supplies the extracted transmission clock signal CLK ADPLL to the frequency divider 314 .
  • the serial/parallel converter 313 performs serial/parallel conversion on the data Ds.
  • the serial/parallel converter 313 supplies the converted data Dp to the data processing section 321 via the link section 315 in parallel.
  • the frequency divider 314 divides the frequency of the extracted transmission clock signal CLK ADPLL . It is assumed that the frequency division ratio of frequency divider 314 is the same as that on the transmission side.
  • the frequency divider 314 supplies the clock signal generated by frequency division to the data processing section 321 and the frequency count and comparison circuit 322 as the reception clock signal CLK ADPLL_R .
  • the data processing unit 321 processes the data Dp in synchronization with the reception clock signal CLK ADPLL_R .
  • the frequency count and compare circuit 322 determines the error in the frequency F ADPLL_R of the received clock signal CLK ADPLL_R .
  • a reference clock signal INCK REF is input to the frequency count and comparison circuit 322 .
  • the frequency F REF of the reference clock signal INCK REF is set to an ideal value when the frequency F ADPLL_R has no error.
  • the frequency count and comparison circuit 322 generates an external measurement error ⁇ F error , for example, according to the following equation, and supplies it to the external measurement error transmitter 323 .
  • ⁇ F error F ADPLL_R /F REF Expression 1
  • a frequency divider (not shown) may be provided inside the frequency count and comparison circuit 322, and the absolute error between the frequency obtained by dividing the reception clock signal CLK ADPLL_R and the reference clock signal INCK REF may be used as the external measurement error ⁇ F error . .
  • the external measurement error transmission section 323 transmits the external measurement error ⁇ F error to the transmission device 200 via the signal line 208 .
  • the receiver control section 324 generates an activation signal STR in controlling the receiving device 300 .
  • This receiver control section 324 transmits the activation signal STR to the transmitting device 200 via the signal line 209 .
  • FIG. 3 is a block diagram showing one configuration example of the data transmission unit 220 and the master clock generation unit 230 according to the first embodiment of the present technology.
  • the data transmission section 220 has a parallel-serial converter 221 , a frequency divider 222 and a driver 223 .
  • the parallel-serial converter 221 performs parallel-serial conversion on the data Dp from the link section 212 and embeds the transmission clock signal CLK ADPLL .
  • the parallel-serial converter 221 supplies the converted data Ds to the driver 223 in a serial manner.
  • This serial data Ds is, for example, differentially transmitted.
  • the frequency divider 222 frequency-divides the transmission clock signal CLK ADPLL from the ADPLL 250 to generate a frequency-divided clock signal CLK ADPLL_d .
  • the frequency divider 222 supplies the generated frequency-divided clock signal CLK ADPLL_d to the link section 212 .
  • the driver 223 serially transmits the data Ds to the receiving device 300 via the signal line 206 . Further, the differentially-transmitted data Ds is, for example, subjected to differential-single-end conversion by the driver 223 and then single-end-transmitted. Note that the parallel-to-serial converter 221 may transmit the data Ds in a single-end manner, and the driver 223 may be configured not to perform differential-to-single-end conversion.
  • the master clock generation unit 230 has an internal oscillator 231 and a frequency divider 232 .
  • the internal oscillator 231 generates a clock signal having a frequency corresponding to the bias voltage Vb or the bias current Ib and supplies it to the frequency divider 232 .
  • a voltage controlled oscillator for example, is used as the internal oscillator 231 .
  • the frequency divider 232 divides the frequency of the clock signal from the internal oscillator 231 to generate the master clock signal CLK OSC .
  • the frequency divider 232 supplies the generated master clock signal CLK OSC to the frequency control section 240 and the ADPLL 250 .
  • the frequency control unit 240 performs clock transfer from CLK STRUP to CLK OSC as the clock that serves as the reference for the operation after the above startup processing is completed.
  • FIG. 4 is a block diagram showing a configuration example of the frequency control unit 240 according to the first embodiment of the present technology.
  • the frequency control section 240 includes a control circuit 241 , a correction coefficient memory 242 , an AD (Analog to Digital) converter 243 and a frequency control word generation section 244 .
  • AD Analog to Digital
  • the control circuit 241 performs processing for correcting the frequency.
  • This control circuit 241 calculates the initial value of the correction coefficient based on the actual measurement value of the frequency of the transmission clock signal CLK ADPLL before starting communication between the transmission device 200 and the reception device 300, and stores it in the correction coefficient memory 242 in advance.
  • the correction coefficient is a coefficient used when calculating the frequency control word FCW. For example, two correction coefficients a 1 and a 0 are held in the correction coefficient memory 242 .
  • the correction coefficient a1 is used as a coefficient for the temperature T.
  • control circuit 241 determines the initial value of the register that controls the master clock generator 230 in response to the start of input of the startup clock signal CLK STRUP from the startup oscillator 217 .
  • control circuit 241 activates the bias circuit 218 by the enable signal EN.
  • the control circuit 241 repeatedly acquires the external measurement error Error' at a predetermined cycle in synchronization with the master clock signal CLK OSC . Each time the external measurement error Ferror' is obtained, the control circuit 241 determines whether the external measurement error Ferror' is within a predetermined allowable range according to the following equation. 1 ⁇ F SPEC ⁇ Ferror′ ⁇ 1+ ⁇ F SPEC Equation 2 In the above formula, ⁇ F SPEC is a constant value determined based on the required specifications of the transmitting/receiving system.
  • control circuit 241 When Expression 2 is satisfied (that is, the external measurement error Ferror' is within the allowable range), the control circuit 241 either terminates communication or enters a waiting state.
  • the control circuit 241 changes the pre-update correction coefficient a 0 held in the correction coefficient memory 242 and the external measurement error Error'.
  • a 0 ⁇ a 0 ⁇ Ferror′ Expression 3 The left side in the above equation indicates a new correction coefficient after updating. The right-hand side shows the result of multiplying the pre-update correction coefficient by the external measurement error Ferror'.
  • the control circuit 241 updates the correction coefficient a0 in the correction coefficient memory 242 according to Equation (3).
  • the control circuit 241 controls the correction coefficient memory 242 each time the correction coefficient is updated, and outputs the updated correction coefficient to the frequency control word generator 244 .
  • the correction coefficient memory 242 holds the correction coefficients a1 and a0 . Note that the correction coefficient memory 242 is an example of a correction coefficient holding unit described in the claims.
  • the AD converter 243 converts the analog signal Ain from the sense circuit 213 into a digital signal Dout in synchronization with the master clock signal CLK OSC , and supplies the digital signal Dout to the frequency control word generator 244 .
  • This digital signal Dout indicates the value of the temperature T and the power supply voltage VDD measured inside, or the voltage or current indicating the process information.
  • the frequency control word generator 244 generates the frequency control word FCW based on the measured value (such as temperature T) indicated by the digital signal Dout and the correction coefficient.
  • the denominator of Equation 4 is an estimate of the temperature characteristics of the master clock signal CLK OSC .
  • the frequency control word generation unit 244 updates the frequency control word FCW according to Equation 4 based on the updated correction coefficient and the temperature T each time the correction coefficient memory 242 is updated.
  • the frequency error is corrected by updating the frequency control word FCW.
  • the initial value of the correction coefficient a0 and the correction coefficient a1 are determined based on the frequency of the transmission clock signal CLK ADPLL measured within the transmission device 200. FIG. For this reason, these values are called “internal correction factors”. Correction of the frequency using only this internal correction factor and internally measured measurements (such as temperature) is called “internal correction”. In Equation 4, the calculation when the correction coefficient is the initial value and the update of the first term in the denominator on the right side correspond to internal correction.
  • the correction coefficient a0 updated by Equation 3 is calculated based on the external measurement error Error'. Therefore, the updated correction coefficient a0 is called an "external correction coefficient". Further, frequency correction using only external correction coefficients is referred to as “external correction.” In Equation 4, updating the second term in the denominator on the right side corresponds to external correction.
  • the transmitting device 200 performs both external correction and internal correction.
  • the frequency is corrected to some extent by the internal correction.
  • it is possible to lighten the implementation load of the analog circuit of the transmitting/receiving system.
  • it is possible to maintain a stable frequency accuracy that does not depend on variations in the frequency during mounting, which cannot be corrected by internal correction alone, and variations in samples.
  • FIG. 5 is a block diagram showing a configuration example of the ADPLL 250 according to the first embodiment of the present technology.
  • This ADPLL 250 comprises a time-to-digital converter 251 , a phase detector 252 , a digital filter 253 , a digitally controlled oscillator 254 , a variable frequency divider 255 , an accumulator (including a synchronous part with CLK OSC ) 256 and an accumulator 257 .
  • the time-to-digital converter 251 converts the phase difference between the master clock signal CLK OSC from the master clock generator 230 and the feedback signal CKV from the variable frequency divider 255 into a digital signal. This time-to-digital converter 251 outputs a digital signal to the phase detector 252 .
  • the phase detector 252 subtracts the output value of the time-to-digital converter 251 and the output value of the accumulator 256 from the output value of the accumulator 257 .
  • the phase detector 252 supplies a digital control code with attenuated high frequency components through a digital filter 253 to a digitally controlled oscillator 254 .
  • the digitally controlled oscillator 254 generates the transmission clock signal CLK ADPLL and controls its frequency according to the output value of the digital filter 253 .
  • the digitally controlled oscillator 254 outputs the transmission clock signal CLK ADPLL to the data transmission section 220 and variable frequency divider 255 .
  • variable frequency divider 255 divides the frequency of the transmission clock signal CLK ADPLL and outputs it to the accumulator 256 and the TDC 251 as the feedback signal CKV.
  • Accumulator 256 accumulates (counts) edge transitions output from variable frequency divider 255 .
  • the accumulation result is output to phase detector 252 in synchronization with master clock signal CLK OSC .
  • the accumulator 257 cumulatively adds the frequency control word FCW in synchronization with the master clock signal CLK OSC .
  • the accumulator 257 outputs the FCW accumulation result to the phase detector 252 .
  • ADPLL 250 is not limited to the configuration illustrated in the figure as long as it multiplies the master clock signal CLK OSC by the multiplication ratio indicated by the frequency control word FCW.
  • FIG. 6 is a flow chart showing an example of the operation of the transmitting device 200 according to the first embodiment of the present technology. This operation is started, for example, at a predetermined timing before communication starts.
  • the transmitting device 200 determines whether or not it has received an activation signal from the receiving device 300 (step S902). If the activation signal has not been received (step S902: No), the transmitting device 200 repeats step S902.
  • step S903 the transmitting device 200 determines whether or not all power is turned on on the transmitting side. If there is a power supply that has not been turned on (step S903: No), the transmitting device 200 repeats step S903.
  • step S903 If all power is on (step S903: Yes), the transmitting device 200 activates the activation oscillator (step S904) and activates the control circuit 241 and the like (step S905). Also, the transmitting apparatus 200 activates the bias circuit 218 and the internal oscillator 231 (steps S906 and S907).
  • the transmitting apparatus 200 performs clock transfer from CLK STRUP to CLK OSC after a predetermined time has elapsed (step S908).
  • the transmitting device 200 starts communication with the receiving device 300 (step S909), and executes frequency correction processing for correcting the frequency of the transmission clock signal CLK ADPLL (step S910). After the frequency correction processing, the transmitting device 200 ends the operation for transmission.
  • FIG. 7 is a flowchart showing an example of frequency correction processing according to the first embodiment of the present technology.
  • the frequency control unit 240 in the transmission device 200 permits an interrupt for frequency correction, and determines whether or not there has been an interrupt (step S911).
  • step S911 If there is an interrupt (step S911: Yes), the frequency control unit 240 determines whether or not Expression 2 is satisfied, in other words, whether or not the external measurement error Ferror' is within the allowable range (step S912). . If the external measurement error Ferror' is within the allowable range (step S912: Yes), the frequency control unit 240 determines whether or not to end communication.
  • step S912 if the external measurement error FERR' is outside the allowable range (step S912: No), the frequency control unit 240 updates the correction coefficient memory 242 using equation 3 (step S913), and uses equation 4 to update the frequency control word FCW is updated (step S914).
  • the frequency control unit 240 determines whether or not communication has ended (step S915). If the communication has not ended (step S915: No) or if there is no interrupt (step S911: No), the frequency control unit 240 repeats step S911 and subsequent steps. If the communication has ended (step S915: Yes), the frequency control unit 240 ends the frequency correction process.
  • FIG. 8 is a graph showing an example of temperature characteristics of the master clock signal CLK OSC and the transmission clock signal CLK ADPLL according to the first embodiment of the present technology.
  • the vertical axis in the figure indicates the frequency of the clock signal, and the horizontal axis indicates the temperature.
  • a thin solid line indicates the temperature characteristics of the master clock signal CLK OSC
  • a thick solid line indicates the temperature characteristics of the internally corrected transmission clock signal CLK ADPLL .
  • the master clock signal CLK OSC fluctuates according to changes in temperature.
  • the fluctuation of the transmission clock signal CLK ADPLL is much smaller than the fluctuation of the master clock signal CLK OSC . If the correction coefficients a1 and a0 exactly match the temperature characteristics of the master clock signal CLK OSC , the transmission clock signal CLK ADPLL does not change with temperature changes, but the correction coefficients a1 and a0 If there is a slight error with the temperature characteristics of the master clock signal CLK OSC , a slight change in the transmission clock signal CLK ADPLL will occur.
  • FIG. 9 is a diagram illustrating an example of frequency variation and temperature variation of the transmission clock signal CLK ADPLL according to the first embodiment of the present technology.
  • a indicates an example of frequency fluctuation of the transmission clock signal CLK ADPLL
  • b indicates an example of temperature fluctuation.
  • the vertical axis of a in the figure indicates the frequency of the transmission clock signal CLK ADPLL subjected to internal correction and external correction
  • the horizontal axis indicates time.
  • the vertical axis of b in the figure indicates temperature
  • the horizontal axis indicates time.
  • Transmitter 200 externally corrects the frequency at timings t1 and t2 so that the frequency does not fall outside the target range.
  • the black circles in the figure indicate the timing of external frequency correction.
  • FIG. 10 is a diagram illustrating an example of error variation and temperature variation in the first embodiment of the present technology.
  • a is a diagram showing an example of variation in error in the frequency of the transmission clock signal CLK ADPLL
  • b is a diagram showing an example of temperature variation.
  • the vertical axis of a in the figure indicates the frequency error of the transmission clock signal CLK ADPLL subjected to internal correction and external correction
  • the horizontal axis indicates time.
  • the vertical axis of b in the figure indicates temperature
  • the horizontal axis indicates time.
  • the frequency of the transmission clock signal CLK ADPLL fluctuates with changes in temperature, resulting in an error.
  • the error expands in the positive direction as the temperature rises.
  • the transmitting apparatus 200 receives the external measurement error ⁇ F error every time the period T1 elapses from the error-free predetermined timing t0.
  • the circular mark a in the figure indicates the reception timing of the external measurement error.
  • Transmitting apparatus 200 determines whether the external measurement error Ferror' is within the allowable range using Equation 2.
  • the white circle mark a in the figure indicates that although the external measurement error is received, it is not corrected because the external measurement error Ferror' is within the allowable range.
  • the transmitting apparatus 200 updates the correction coefficient a0 by Equation 3, updates the frequency control word FCW by Equation 4, and adjusts the frequency using the frequency control word FCW. to correct.
  • the time required for this process is T2.
  • the tolerance is set with some margin so that the target error range is not exceeded.
  • the black dot a in the figure indicates the frequency correction timing t1.
  • the difference between t0 and t1 is defined as a correction cycle.
  • the receiving apparatus 300 is controlled to transmit only when the external measurement error ⁇ F error is greater than a certain threshold, the frequency of transmission of the measurement error ⁇ F error in the receiving apparatus 300 can be reduced. can also
  • a transmitting/receiving system that performs only external correction is assumed as a comparative example. Also, in the comparative example, it is assumed that the transmission clock signal is generated by an oscillator such as a voltage-controlled oscillator without using the ADPLL 250 .
  • FIG. 11 is a diagram showing an example of error variation and temperature variation in a comparative example.
  • the variation (slope) of the error with respect to temperature is greater than in FIG. 10 because internal correction is not performed.
  • the transmitting apparatus of the comparative example performs error correction processing based on the set value each time the cycle T1 elapses from a predetermined error-free timing t0.
  • the time required for this process is T2.
  • the black dots in the figure indicate the timing of frequency correction.
  • Let t1 be the time indicating the timing of the first frequency correction from a predetermined timing t0 with no particular error. If the difference between t0 and t1 is defined as the correction period, the correction period in FIG. 10a is longer than the correction period in FIG. 11a. That is, the correction frequency can be lowered.
  • the accuracy of the correction decreases, so the frequency of correcting the frequency to be within the target range increases.
  • the transmission device 200 that performs internal correction in addition to external correction correction accuracy is improved compared to the case where only external correction is performed, so the frequency of correction can be reduced.
  • FIG. 12 is a diagram for explaining a method of determining an initial value of a correction coefficient according to the first embodiment of the present technology.
  • the vertical axis in the figure indicates the actually measured frequency of the transmission clock signal CLK ADPLL , and the horizontal axis indicates the temperature.
  • a value obtained by dividing the frequency of the transmission clock signal CLK ADPLL on the vertical axis by the frequency of the master clock signal CLK OSC corresponds to the multiplication ratio (FCW).
  • FCW multiplication ratio
  • Transmitter 200 actually measures the frequency of transmission clock signal CLK ADPLL under a plurality of temperature conditions to obtain sample values, obtains correction coefficients b1 and b0 in Equation 5, and stores them in a correction coefficient memory as initial values. 242 is held. Black circles in FIG. 12 indicate sample values.
  • the transmission device 200 may be provided with a reference clock supply path from outside the transmission device 200 and a frequency counter (both not shown).
  • Equation 5 is a different representation of Equation 4. It shows that the frequency of the master clock signal CLK OSC is b0 at a certain temperature To.
  • T be the temperature
  • CLK OSC (T) and CLK ADPLL (T) be the temperature characteristics of the frequency of the master clock signal CLK OSC and the frequency of the transmission clock signal CLK ADPLL , respectively
  • CLK TARGET be the reference frequency of the transmission clock signal.
  • b 0 may be determined so as to satisfy Equation 6.
  • CLK TARGET ⁇ CLK ADPLL (T 0 ) CLK OSC (T 0 )K/b 0 Equation 6
  • FCW K/ ⁇ b3 (T- T0 ) 3 + b2 (T- T0 ) 2 + b1 (T- T0 )+ b0 ⁇ ...Equation 7
  • FCW K/ ⁇ b 1 (T ⁇ T 0 )+b 0 +f(VDD, VP, IP) ⁇ Equation 8
  • f(VDD) is a function of power supply voltage VDD, voltage VP indicating process information, or current IP. Note that the order of the temperature in Equation 8 can be set to 2 or more.
  • a function of the power supply voltage VDD is used instead of Equation 5.
  • FCW K/f( b3 , b2 , b1 , b0 , T0 , T, VDD, VP, IP) Equation 9
  • the denominator of Equation 8 is computed as the sum of a function related to temperature and a function related to power supply and process, any computation may be applied like the denominator of Equation 9.
  • the transmission device controls the frequency of the transmission clock signal based on the external measurement error and the measured value (such as temperature) measured on the transmission side, , the correction frequency can be reduced as compared with the case where only the external correction is performed.
  • Second Embodiment> In the first embodiment described above, the transmitting device 200 transmits the clock signal by the clock embedded method, but in this configuration, the clock data recovery circuit 312 is required on the receiving side.
  • the transmitting/receiving system of the second embodiment differs from that of the first embodiment in that the clock signal is transmitted by the source synchronous method.
  • FIG. 13 is a block diagram showing a configuration example of the transmission device 200 according to the second embodiment of the present technology.
  • the transmission device 200 of the second embodiment differs from that of the first embodiment in that the data transmission section 220 further includes a driver 224 .
  • the driver 223 of the first embodiment transmits data Ds.
  • Driver 224 transmits a transmit clock signal CLK ADPLL via signal line 207 .
  • the drivers 223 and 224 are examples of the first and second drivers described in the claims.
  • FIG. 14 is a block diagram showing a configuration example of the receiving device 300 according to the second embodiment of the present technology.
  • a receiver 300 according to the second embodiment includes a driver 316 and a synchronizer 317 instead of the clock data recovery circuit 312 .
  • the driver 311 of the second embodiment receives the data Ds and supplies it to the synchronization section 317 .
  • Driver 316 receives transmit clock signal CLK ADPLL and supplies it to synchronizer 317 .
  • Drivers 311 and 316 are examples of the third and fourth drivers described in the claims.
  • the synchronization section 317 takes in the data Ds in synchronization with the transmission clock signal CLK ADPLL and supplies it to the serial/parallel converter 313 .
  • the clock data recovery circuit 312 becomes unnecessary by transmitting and receiving the clock signal in the source synchronous method.
  • the transmission device 200 transmits the clock signal by the source synchronous method, so the clock data recovery circuit 312 can be eliminated.
  • FIG. 15 is a block diagram showing a configuration example of the imaging device 100 according to the embodiment of the present technology.
  • the transmission/reception systems of the first and second embodiments can be applied to the imaging device 100.
  • FIG. 15 is a block diagram showing a configuration example of the imaging device 100 according to the embodiment of the present technology.
  • the transmission/reception systems of the first and second embodiments can be applied to the imaging device 100.
  • FIG. 15 is a block diagram showing a configuration example of the imaging device 100 according to the embodiment of the present technology.
  • the transmission/reception systems of the first and second embodiments can be applied to the imaging device 100.
  • the imaging device 100 is a device for capturing image data, and includes an optical section 110 , a solid-state imaging device 115 and a DSP (Digital Signal Processing) circuit 120 .
  • the imaging device 100 further includes a display section 130 , an operation section 140 , a bus 150 , a frame memory 160 , a storage section 170 and a power supply section 180 .
  • a digital camera such as a digital still camera, a smart phone, a personal computer, an in-vehicle camera, and the like having an imaging function are assumed.
  • the optical unit 110 collects light from a subject and guides it to the solid-state imaging device 115 .
  • the solid-state imaging device 115 generates image data by photoelectric conversion in synchronization with the vertical synchronization signal VSYNC.
  • the vertical synchronizing signal VSYNC is a periodic signal with a predetermined frequency that indicates the timing of imaging.
  • the solid-state imaging device 115 supplies the generated image data to the DSP circuit 120 .
  • the DSP circuit 120 executes predetermined signal processing on the image data from the solid-state imaging device 115 .
  • the DSP circuit 120 outputs the processed image data to the frame memory 160 or the like via the bus 150 .
  • the display unit 130 displays image data.
  • a liquid crystal panel or an organic EL (Electro Luminescence) panel is assumed.
  • the operation unit 140 generates an operation signal according to user's operation.
  • a bus 150 is a common path through which the optical unit 110, the solid-state imaging device 115, the DSP circuit 120, the display unit 130, the operation unit 140, the frame memory 160, the storage unit 170, and the power supply unit 180 exchange data with each other.
  • the frame memory 160 holds image data.
  • the storage unit 170 stores various data such as image data.
  • the power supply unit 180 supplies power to the solid-state imaging device 115, the DSP circuit 120, the display unit 130, and the like.
  • the first and second embodiments can be applied to the interface between the solid-state imaging device 115 and the DSP circuit 120 in FIG.
  • the solid-state imaging device 115 is used as the transmitter 200 and the DSP circuit 120 is used as the receiver 300 .
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 16 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive train control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an inside information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 17 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 17 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided in the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the interface within the imaging unit 12031 among the configurations described above.
  • the transmission/reception system in FIG. 1 can be applied to an interface within the imaging unit 12031 .
  • Example of application to in-vivo information acquisition system> The technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be applied to a patient's internal information acquisition system using a capsule endoscope.
  • FIG. 18 is a diagram showing an example of a schematic configuration of an in-vivo information acquisition system 5400 to which the technology according to the present disclosure can be applied.
  • the in-vivo information acquisition system 5400 is composed of a capsule endoscope 5401 and an external control device 5423 that controls the operation of the in-vivo information acquisition system 5400 in an integrated manner.
  • the capsule endoscope 5401 is swallowed by the patient.
  • the capsule endoscope 5401 has an imaging function and a wireless communication function, and moves inside organs such as the stomach and intestines by peristaltic motion or the like until it is naturally discharged from the patient, and detects the inside of the organs.
  • Images are sequentially captured at predetermined intervals, and information about the in-vivo images is sequentially wirelessly transmitted to an external control device 5423 outside the body. Based on the received information about the in-vivo image, the external control device 5423 generates image data for displaying the in-vivo image on a display device (not shown). In this manner, the in-vivo information acquisition system 5400 can obtain images of the inside of the patient's body at any time during the period from when the capsule endoscope 5401 is swallowed to when it is expelled.
  • the capsule endoscope 5401 includes a light source unit 5405, an imaging unit 5407, an image processing unit 5409, a wireless communication unit 5411, a power supply unit 5415, a power supply unit 5417, a state detection unit 5417, and a light source unit 5405 in a capsule housing 5403.
  • the functions of the unit 5419 and the control unit 5421 are installed.
  • the light source unit 5405 is composed of a light source such as an LED (light emitting diode), and irradiates the imaging field of the imaging unit 5407 with light.
  • a light source such as an LED (light emitting diode)
  • the imaging unit 5407 is composed of an imaging element and an optical system consisting of a plurality of lenses provided in front of the imaging element. Reflected light (hereinafter referred to as observation light) of the light applied to the body tissue to be observed is condensed by the optical system and enters the imaging device. The imaging device receives and photoelectrically converts observation light to generate an electrical signal corresponding to the observation light, that is, an image signal corresponding to the observation image. An image signal generated by the imaging unit 5407 is provided to the image processing unit 5409 .
  • the imaging element of the imaging unit 5407 various known imaging elements such as a CMOS (Complementary Metal Oxide Semiconductor) image sensor or a CCD (Charge Coupled Device) image sensor may be used.
  • CMOS Complementary Metal Oxide Semiconductor
  • CCD Charge Coupled Device
  • the image processing unit 5409 is composed of a processor such as a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit), and performs various signal processing on the image signal generated by the imaging unit 5407.
  • the signal processing may be minimal processing (for example, image data compression, frame rate conversion, data rate conversion and/or format conversion) for transmitting the image signal to the external control device 5423. .
  • the image processing unit 5409 By configuring the image processing unit 5409 to perform only the minimum required processing, the image processing unit 5409 can be realized in a smaller size and with lower power consumption. preferred. However, if there is enough space and power consumption in the housing 5403, the image processing unit 5409 may perform further signal processing (for example, noise removal processing, other image quality improvement processing, etc.). good.
  • the image processing unit 5409 provides the image signal subjected to signal processing to the wireless communication unit 5411 as RAW data. Note that when the state detection unit 5419 acquires information about the state (movement, posture, etc.) of the capsule endoscope 5401, the image processing unit 5409 associates the information with the information and transmits the image signal wirelessly. It may be provided to the communication unit 5411 . This makes it possible to associate the captured image with the position in the body where the image was captured, the imaging direction of the image, and the like.
  • the wireless communication unit 5411 is composed of a communication device capable of transmitting and receiving various information to and from the external control device 5423.
  • the communication device includes an antenna 5413, a processing circuit that performs modulation processing and the like for signal transmission and reception, and the like.
  • the wireless communication unit 5411 performs predetermined processing such as modulation processing on the image signal processed by the image processing unit 5409 , and transmits the image signal to the external control device 5423 via the antenna 5413 .
  • the wireless communication unit 5411 receives a control signal regarding drive control of the capsule endoscope 5401 from the external control device 5423 via the antenna 5413 .
  • Wireless communication section 5411 provides control section 5421 with the received control signal.
  • the power supply unit 5415 is composed of an antenna coil for power reception, a power regeneration circuit that regenerates power from the current generated in the antenna coil, a booster circuit, and the like. Power supply unit 5415 generates electric power using the principle of so-called contactless charging. Specifically, when a magnetic field (electromagnetic waves) having a predetermined frequency is externally applied to the antenna coil of the power supply unit 5415, an induced electromotive force is generated in the antenna coil.
  • the electromagnetic wave may be, for example, a carrier wave transmitted from the external controller 5423 via the antenna 5425 . Electric power is reproduced from the induced electromotive force by the electric power regeneration circuit, and electric power for storage is generated by appropriately adjusting the electric potential in the booster circuit. Electric power generated by the power supply portion 5415 is stored in the power supply portion 5417 .
  • the power supply unit 5417 is configured by a secondary battery and stores the power generated by the power supply unit 5415.
  • FIG. 18 to avoid complication of the drawing, illustration of arrows and the like indicating the destination of power supply from the power supply unit 5417 is omitted.
  • the imaging unit 5407, the image processing unit 5409, the wireless communication unit 5411, the state detection unit 5419, and the control unit 5421 can be used to drive these units.
  • the state detection unit 5419 is composed of sensors for detecting the state of the capsule endoscope 5401, such as an acceleration sensor and/or a gyro sensor.
  • the state detection unit 5419 can acquire information about the state of the capsule endoscope 5401 from the detection result of the sensor.
  • the state detection unit 5419 provides the acquired information about the state of the capsule endoscope 5401 to the image processing unit 5409 .
  • the image processing unit 5409 can associate information about the state of the capsule endoscope 5401 with the image signal.
  • the control unit 5421 is configured by a processor such as a CPU, and comprehensively controls the operation of the capsule endoscope 5401 by operating according to a predetermined program.
  • the control unit 5421 drives the light source unit 5405, the imaging unit 5407, the image processing unit 5409, the wireless communication unit 5411, the power supply unit 5415, the power supply unit 5417, and the state detection unit 5419 according to control signals transmitted from the external control device 5423. By performing appropriate control, the functions of the respective units as described above are realized.
  • the external control device 5423 can be a processor such as a CPU or GPU, or a microcomputer or control board in which a processor and storage elements such as memory are mounted together.
  • the external control device 5423 has an antenna 5425 and is configured to be able to transmit and receive various information to and from the capsule endoscope 5401 via the antenna 5425 .
  • the external control device 5423 controls the operation of the capsule endoscope 5401 by transmitting control signals to the control unit 5421 of the capsule endoscope 5401 .
  • a control signal from the external control device 5423 can change the light irradiation conditions for the observation target in the light source unit 5405 .
  • the control signal from the external control device 5423 can change the imaging conditions (for example, frame rate, exposure value, etc.
  • the content of processing in the image processing unit 5409 and the conditions for transmitting image signals by the wireless communication unit 5411 may be changed by a control signal from the external control device 5423. .
  • the external control device 5423 performs various image processing on the image signal transmitted from the capsule endoscope 5401, and generates image data for displaying the captured in-vivo image on the display device.
  • the image processing includes, for example, development processing (demosaicing processing), image quality improvement processing (band enhancement processing, super-resolution processing, NR (noise reduction) processing and/or camera shake correction processing, etc.), and/or enlargement processing ( Various known signal processing such as electronic zoom processing) may be performed.
  • the external control device 5423 controls driving of a display device (not shown) to display an in-vivo image captured based on the generated image data. Alternatively, the external control device 5423 may cause the generated image data to be recorded in a recording device (not shown) or printed out by a printing device (not shown).
  • the technology according to the present disclosure can be applied to the interface between the imaging unit 10112 and the image processing unit 10113 among the configurations described above.
  • the transmission device 200 in FIG. 1 can be applied to the imaging unit 10112 .
  • the receiving device 300 in FIG. 2 can be applied to the image processing unit 10113 .
  • the frequency of frequency correction can be reduced, thereby improving the stability of communication.
  • the capsule endoscope has been described as an example of application to an in-vivo information acquisition system
  • the technology according to the present disclosure is applied to the interface between the imaging unit in the wired endoscope and its external device. can also
  • the present technology can also have the following configuration.
  • a transmission clock signal generator that generates a transmission clock signal; a transmission unit that transmits the transmission clock signal; an error acquisition unit that acquires an external measurement error that is an error in the frequency of the reception clock signal measured by a receiving device that receives the transmission clock signal and generates a reception clock signal from the transmission clock signal; and a frequency control section that controls the frequency of the transmission clock signal based on the externally measured error and the measured value measured at the transmission side.
  • the transmission unit includes a driver that embeds the transmission clock signal in data and transmits the data.
  • the transmission unit a first driver for sending data;
  • the transmitting device according to (1) further comprising a second driver that transmits the transmission clock signal.
  • the transmission clock signal generator is an ADPLL (All Digital Phase-Locked Loop) that multiplies the master clock signal;
  • the frequency control unit is a correction coefficient holding unit that holds a predetermined number of correction coefficients; a frequency control word generator that generates a frequency control word indicating a multiplication ratio of the ADPLL based on the measured value and the held correction coefficient;
  • the transmission device according to any one of (1) to (3) above, further comprising a control circuit that updates the held correction coefficient based on the external measurement error.
  • the measured value includes at least one of temperature, power supply voltage, and voltage or current value indicating process information.
  • the measured value includes the measured frequency of the transmission clock signal measured at the transmission side;
  • the transmitting device according to (4) or (5), wherein the control circuit sets an initial value of the correction coefficient based on the measured frequency.
  • the control circuit updates the held correction coefficient when the external measurement error is outside a predetermined range;
  • the transmission device according to any one of (4) to (6), wherein the frequency control word generation unit updates the frequency control word when the correction coefficient is updated.
  • the transmission device according to any one of (1) to (7), wherein the frequency control unit controls the frequency in synchronization with the activation clock signal.
  • a receiver that receives a transmission clock signal, generates a reception clock signal from the transmission clock signal, and measures an error in the frequency of the reception clock signal as an external measurement error; an error acquisition unit that acquires the external measurement error; a clock signal generation unit that generates a transmission clock signal; a transmission unit that transmits the transmission clock signal; and a transmission device comprising: a frequency control section for controlling the frequency of the transmission clock signal based on the frequency of the transmission clock signal.
  • the transmission unit includes a first driver that embeds the transmission clock signal in data and transmits the data;
  • the receiving device a third driver that receives the data;
  • the transmitting/receiving system according to (9) above, comprising a clock data recovery circuit for extracting the transmission clock signal from the received data.
  • the transmission unit a first driver for sending data; a second driver that transmits the transmission clock signal; The receiving device a third driver that receives the data; and a fourth driver that receives the transmission clock signal.
  • a clock signal generation procedure for generating a transmission clock signal; a transmission procedure for transmitting the transmission clock signal; an error acquisition procedure for acquiring an external measurement error, which is an error in the frequency of the reception clock signal measured by a receiving device that receives the transmission clock signal and generates a reception clock signal from the transmission clock signal; and a frequency control procedure for controlling the frequency of the transmission clock signal based on the external measurement error and a measurement value measured at the transmission side.
  • Imaging device 110 optical unit 115 solid-state imaging device 120 DSP circuit 130 display unit 140 operation unit 150 bus 160 frame memory 170 storage unit 180 power supply unit 200 transmitter 211 data source 212 link unit 213 sense circuit 214 external measurement error reception unit 215 integration Circuit 216 Startup detection circuit 217 Startup oscillator 218 Bias circuit 220 Data transmitter 221 Parallel-serial converter 222, 232, 314 Frequency divider 223, 224 Driver 230 Master clock generator 231 Internal oscillator 240 Frequency controller 241 Control circuit 242 Correction Coefficient memory 243 AD converter 244 Frequency control word generator 250 ADPLL 251 Time-to-Digital Converter 252 Phase Detector 253 Digital Filter 254 Digitally Controlled Oscillator 255 Variable Frequency Divider 256 Accumulator (including Synchronization with CLK OSC ) 257 accumulator 300 receiver 310 data receiver 311, 316 driver 312 clock data recovery circuit 313 parallel serial converter 315 linker 317 synchronizer 321 data processor 322 frequency count and comparat

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Abstract

データを送受信するシステムにおいて、クロック信号の周波数の補正頻度を低減する。　クロック信号生成部は、送信クロック信号を生成する。送信部は、送信クロック信号を送信する。送信クロック信号を受信して当該送信クロック信号から受信クロック信号を生成する受信装置が測定した受信クロック信号の周波数の誤差である外部測定誤差を、誤差取得部が取得する。周波数制御部は、外部測定誤差と送信側で測定された測定値とに基づいて送信クロック信号の周波数を制御する。

Description

送信装置、送受信システム、および、送信装置の制御方法
　本技術は、送信装置に関する。詳しくは、データを伝送する送信装置、送受信システム、および、送信装置の制御方法に関する。
　有線通信において、受信装置は、受信データの位相と受信クロックの位相を揃えることで、送信データを正しく受信出来る。データとクロックの位相を揃えるためには、送信周波数と受信周波数が一致もしくは、その誤差が非常に小さくなっている必要がある。送受信システム（例えば、特許文献１参照。）は小型化を目的としているので、送信側に基準発振器を備えていない。一方、受信装置は基準発振器を備えているので、受信したクロックを基準クロックと比較し、その誤差情報を送信システムに返すことで、送受システムの周波数が一致もしくは周波数誤差が小さくなるように構成される。
国際公開第２０２０／０７０９７４号
　上述の従来技術では、受信装置からの誤差情報に基づいて送信装置が周波数を補正することより、伝送エラーの抑制を図っている。しかしながら、クロック信号の周波数は、一般に温度や電源電圧の変化に応じて変動するため、それらの変化の速度が大きいほど、周波数の補正頻度を高くしなければならないという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、データを送受信するシステムにおいて、クロック信号の周波数の補正頻度を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、送信クロック信号を生成する送信クロック信号生成部と、上記送信クロック信号を送信する送信部と、上記送信クロック信号を受信して当該送信クロック信号から受信クロック信号を生成する受信装置が測定した上記受信クロック信号の周波数の誤差である外部測定誤差を取得する誤差取得部と、上記外部測定誤差と送信側で測定された測定値とに基づいて上記送信クロック信号の周波数を制御する周波数制御部とを具備する送信装置、および、その送信装置の制御方法である。これにより、周波数の補正頻度が低減するという作用をもたらす。
　また、この第１の側面において、上記送信部は、データに上記送信クロック信号を埋め込んで送信するドライバを備えてもよい。これにより、信号線の本数が削減されるという作用をもたらす。
　また、この第１の側面において、上記送信部は、データを送信する第１のドライバと、上記送信クロック信号を送信する第２のドライバとを備えてもよい。これにより、クロックデータリカバリ回路が削減されるという作用をもたらす。
　また、この第１の側面において、上記送信クロック信号生成部は、マスタークロック信号を逓倍するＡＤＰＬＬ（All Digital Phase-Locked Loop）であり、上記周波数制御部は、所定数の補正係数を保持する補正係数保持部と、上記測定値と上記保持された補正係数とに基づいて上記ＡＤＰＬＬの逓倍比を示す周波数制御ワードを生成する周波数制御ワード生成部と、上記外部測定誤差に基づいて上記保持された補正係数を更新する制御回路とを備えてもよい。これにより、逓倍比が更新されるという作用をもたらす。
　また、この第１の側面において、上記測定値は、温度と、電源電圧と、プロセス情報を示す電圧または電流との少なくとも１つを含んでもよい。これにより、温度や電源電圧の変化による周波数変動が補正されるという作用をもたらす
　また、この第１の側面において、上記測定値は、送信側で測定された上記送信クロック信号の実測周波数を含み、上記制御回路は、上記実測周波数に基づいて上記補正係数の初期値を設定してもよい。これにより、温度や電源電圧の変化による周波数変動が補正されるという作用をもたらす。
　また、この第１の側面において、上記制御回路は、上記外部測定誤差が所定範囲外である場合には上記保持された補正係数を更新し、上記周波数制御ワード生成部は、上記補正係数が更新された場合には上記周波数制御ワードを更新してもよい。これにより、外部測定誤差が許容範囲内に制御されるという作用をもたらす。
　また、この第１の側面において、上記受信装置からの起動信号が検出された場合には所定の起動用クロック信号を生成する起動用発振器をさらに具備し、上記周波数制御部は、上記起動用クロック信号に同期して上記送信クロック信号生成部を制御してもよい。これにより、上記送信クロック信号生成部の起動が容易になる作用をもたらす。
　また、本技術の第２の側面は、送信クロック信号を受信して当該送信クロック信号から受信クロック信号を生成し、上記受信クロック信号の周波数の誤差を外部測定誤差として測定する受信装置と、上記外部測定誤差を取得する誤差取得部と、送信クロック信号を生成するクロック信号生成部と、上記送信クロック信号を送信する送信部と、上記外部測定誤差と送信側で測定された測定値とに基づいて上記送信クロック信号の周波数を制御する周波数制御部とを備える送信装置とを具備する送受信システムである。これにより、送受信システムにおいて、周波数の補正頻度が低減するという作用をもたらす。
　また、この第２の側面において、上記送信部は、データに上記送信クロック信号を埋め込んで送信する第１のドライバを備え、上記受信装置は、上記データを受信する第３のドライバと、上記受信されたデータから上記送信クロック信号を抽出するクロックデータリカバリ回路を備えてもよい。これにより、信号線の本数が削減されるという作用をもたらす。
　また、この第２の側面において、上記送信部は、データを送信する第１のドライバと、上記送信クロック信号を送信する第２のドライバとを備え、上記受信装置は、上記データを受信する第１のレシーバと、上記送信クロック信号を受信する第２のレシーバとを備えてもよい。これにより、クロックデータリカバリ回路が削減されるという作用をもたらす。
本技術の第１の実施の形態における送受信システムおよび送信装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における受信装置の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるデータ送信部およびマスタークロック生成部の一構成例を示すブロック図である。 本技術の第１の実施の形態における周波数制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＡＤＰＬＬ（All Digital Phase-Locked Loop）の一構成例を示すブロック図である。 本技術の第１の実施の形態における送信装置の動作の一例を示すフローチャートである。 本技術の第１の実施の形態における周波数補正処理の一例を示すフローチャートである。 本技術の第１の実施の形態におけるマスタークロック信号および送信クロック信号の温度特性の一例を示すグラフである。 本技術の第１の実施の形態における送信クロック信号の周波数変動と温度変動の一例を示す図である。 本技術の第１の実施の形態における誤差の変動と温度変動の一例を示す図である。 比較例における誤差の変動と温度変動の一例を示す図である。 本技術の第１の実施の形態における補正係数の初期値の決定方法を説明するための図である。 本技術の第２の実施の形態における送信装置の一構成例を示すブロック図である。 本技術の第２の実施の形態における受信装置の一構成例を示すブロック図である。 本技術の実施の形態における撮像装置の一構成例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。 体内情報取得システムの概略的な構成の一例を示すブロック図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（クロックエンベデッド方式を用い、内部補正および外部補正を行う例）
　２．第２の実施の形態（ソースシンクロナス方式を用い、内部補正および外部補正を行う例）
　３．移動体への応用例
　４．体内情報取得システムへの応用例
　＜１．第１の実施の形態＞
　［送受信システムの構成例］
　図１は、本技術の第１の実施の形態における送受信システムおよび送信装置２００の一構成例を示すブロック図である。この第１の実施の形態の送受信システムは、データと、同期のためのクロック信号とを送信装置２００と受信装置３００との間で送受信するものである。送受信システムは、例えば、撮像装置や、内視鏡を用いる体内情報取得システムに適用される。
　送信装置２００は、データを送信するものである。同図においては、クロック信号をデータに埋め込んで送信するクロックエンベデッド方式が用いられる。
　送信装置２００は、データソース２１１、リンク部２１２、データ送信部２２０、マスタークロック生成部２３０、周波数制御部２４０およびＡＤＰＬＬ２５０を備える。さらに送信装置２００は、センス回路２１３、外部測定誤差受信部２１４、積分回路２１５、起動検出回路２１６、起動用発振器２１７、および、バイアス回路２１８を備える。
　データソース２１１は、送信するためのデータＤｐを生成するものである。このデータソース２１１は、分周クロック信号ＣＬＫＡＤＰＬＬ＿ｄに同期して、生成したデータＤｐをリンク部２１２にパラレル方式で供給する。
　リンク部２１２は、データソース２１１からのデータＤｐに対して所定の処理を施し、分周クロック信号ＣＬＫＡＤＰＬＬ＿ｄに同期して処理後のデータＤｐをパラレル方式でデータ送信部２２０に供給するものである。
　データ送信部２２０は、ＡＤＰＬＬ２５０からの送信クロック信号ＣＬＫＡＤＰＬＬに同期して、信号線２０６を介して、データＤｓをシリアル方式で送信するものである。このデータ送信部２２０は、リンク部２１２からのデータＤｐに対してパラレルシリアル変換を行い、データＤｓを生成する。また、データ送信部２２０は、送信クロック信号ＣＬＫＡＤＰＬＬを分周し、分周クロック信号ＣＬＫＡＤＰＬＬ＿ｄとしてリンク部２１２に供給する。
　ここで、クロックエンベデッド方式においては、データＤｓに送信クロック信号ＣＬＫＡＤＰＬＬが埋め込まれる。この送信クロック信号ＣＬＫＡＤＰＬＬは、受信装置３００によりデータＤｓから抽出される。そして、受信装置３００において、送信側と同じ分周比の分周により送信クロック信号ＣＬＫＡＤＰＬＬから受信クロック信号ＣＬＫＡＤＰＬＬ＿Ｒ（不図示）が生成される。なお、データ送信部２２０は、特許請求の範囲に記載の送信部の一例である。
　センス回路２１３は、温度Ｔを測定し、その測定値を示すアナログ信号を周波数制御部２４０に供給するものである。なお、センス回路２１３は、温度Ｔの代わりに電源電圧ＶＤＤ、もしくはプロセス情報を示す電圧もしくは電流の値を測定することもできる。また、センス回路２１３は、温度Ｔおよび電源電圧ＶＤＤ、プロセス情報を示す電圧もしくは電流の値のすべてを測定することもできる。
　外部測定誤差受信部２１４は、信号線２０８を介して、受信装置３００から外部測定誤差ΔＦｅｒｒｏｒを受信するものである。外部測定誤差受信部２１４は、受信した外部測定誤差ΔＦｅｒｒｏｒを積分回路２１５に供給する。また、外部測定誤差受信部２１４は、送信装置２００が起動してから最初に外部測定誤差ΔＦｅｒｒｏｒを受信した際に、その信号を用いた補正を開始させるための外部補正起動信号ＣＡＬＳＴＲを周波数制御部２４０に供給する。なお、外部測定誤差受信部２１４は、特許請求の範囲に記載の誤差取得部の一例である。
　ここで、受信クロック信号ＣＬＫＡＤＰＬＬ＿Ｒは、送信側の分周クロック信号ＣＬＫＡＤＰＬＬ＿ｄと同一の周波数を持つ信号である。受信装置３００は、絶対基準としての基準クロック信号ＩＮＣＫＲＥＦを基に受信クロック信号ＣＬＫＡＤＰＬＬ＿Ｒの周波数の絶対誤差を測定する。この誤差は、送信装置２００の外部で測定されたものであり、前述の外部測定誤差ΔＦｅｒｒｏｒに該当する。また受信装置３００は、基準クロック信号ＩＮＣＫＲＥＦの周波数と受信クロック信号ＣＬＫＡＤＰＬＬ＿Ｒを分周した周波数との絶対誤差を測定してもよい。
　積分回路２１５は、外部測定誤差ΔＦｅｒｒｏｒを積分し、Ｆｅｒｒｏｒ'として周波数制御部２４０に供給するものである。
　起動検出回路２１６は、受信装置３００からの起動信号ＳＴＲに基づいて起動用発振器２１７を起動するものである。この起動検出回路２１６は、受信装置３００から信号線２０９を介して起動信号ＳＴＲを受信したか否かを判断する。起動信号ＳＴＲを受信した際に起動検出回路２１６は、送信装置２００内の回路の全てに電源が投入されているか否かを判断する。全電源が投入されている場合に起動検出回路２１６は、起動用発振器２１７を起動する。
　起動用発振器２１７は、起動用クロック信号ＣＬＫＳＴＲＵＰを生成するものである。この起動用発振器２１７は、生成した起動用クロック信号ＣＬＫＳＴＲＵＰを周波数制御部２４０に供給する。
　周波数制御部２４０は、送信装置２００の内部で測定された測定値（温度Ｔなど）と、外部で測定された外部測定誤差Ｆｅｒｒｏｒ'とに基づいて送信クロック信号ＣＬＫＡＤＰＬＬの周波数を制御するものである。周波数の制御方法の詳細については後述する。
　バイアス回路２１８は、所定のバイアス電圧Ｖｂもしくはバイアス電流Iｂを生成してマスタークロック生成部２３０に供給するものである。
　マスタークロック生成部２３０は、マスタークロック信号ＣＬＫＯＳＣを生成し、ＡＤＰＬＬ２５０に供給するものである。
　ＡＤＰＬＬ２５０は、マスタークロック信号ＣＬＫＯＳＣを逓倍して送信クロック信号ＣＬＫＡＤＰＬＬを生成するものである。このＡＤＰＬＬ２５０の逓倍比は、周波数制御部２４０からの周波数制御ワードＦＣＷにより制御される。なお、ＡＤＰＬＬ２５０は、特許請求の範囲に記載のクロック信号生成部の一例である。
　なお、送受信システムは、クロックエンベデッド方式によりクロック信号を伝送しているが、後述するように、ソースシンクロナス方式によりクロック信号を伝送することもできる。
　［受信装置の構成例］
　図２は、本技術の第１の実施の形態における受信装置３００の一構成例を示すブロック図である。この受信装置３００は、データを受信するものであり、データ受信部３１０、データ処理部３２１、周波数カウントおよび比較回路３２２、外部測定誤差送信部３２３および受信器制御部３２４を備える。
　データ受信部３１０は、信号線２０６を介して、シリアル方式でデータＤｓを受信するものである。このデータ受信部３１０は、ドライバ３１１、クロックデータリカバリ回路３１２、シリアルパラレル変換器３１３、分周器３１４およびリンク部３１５を備える。
　ドライバ３１１は、データＤｓを受信し、クロックデータリカバリ回路３１２に供給するものである。
　クロックデータリカバリ回路３１２は、データＤｓから送信クロック信号ＣＬＫＡＤＰＬＬを抽出するものである。このクロックデータリカバリ回路３１２は、データＤｓをシリアルパラレル変換器３１３に供給し、抽出した送信クロック信号ＣＬＫＡＤＰＬＬを分周器３１４に供給する。
　シリアルパラレル変換器３１３は、データＤｓに対してシリアルパラレル変換を行うものである。このシリアルパラレル変換器３１３は、変換後のデータＤｐをパラレル方式でリンク部３１５を介してデータ処理部３２１に供給する。
　分周器３１４は、抽出した送信クロック信号ＣＬＫＡＤＰＬＬを分周するものである。分周器３１４の分周比は、送信側と同じであるものとする。分周器３１４は、分周により生成したクロック信号を受信クロック信号ＣＬＫＡＤＰＬＬ＿Ｒとして、データ処理部３２１と周波数カウントおよび比較回路３２２とに供給する。
　データ処理部３２１は、受信クロック信号ＣＬＫＡＤＰＬＬ＿Ｒに同期してデータＤｐを処理するものである。
　周波数カウントおよび比較回路３２２は、受信クロック信号ＣＬＫＡＤＰＬＬ＿Ｒの周波数ＦＡＤＰＬＬ＿Ｒの誤差を求めるものである。周波数カウントおよび比較回路３２２には、基準クロック信号ＩＮＣＫＲＥＦが入力される。この基準クロック信号ＩＮＣＫＲＥＦの周波数ＦＲＥＦは、周波数ＦＡＤＰＬＬ＿Ｒに誤差のないときの理想的な値に設定される。周波数カウントおよび比較回路３２２は、例えば、次の式により、外部測定誤差ΔＦｅｒｒｏｒを生成し、外部測定誤差送信部３２３に供給する。
　　ΔＦｅｒｒｏｒ＝ＦＡＤＰＬＬ＿Ｒ／ＦＲＥＦ　　　　　　　　・・・式１
また、周波数カウントおよび比較回路３２２の内部に分周器（不図示）を設け、受信クロック信号ＣＬＫＡＤＰＬＬ＿Ｒを分周した周波数と基準クロック信号ＩＮＣＫＲＥＦとの絶対誤差を外部測定誤差ΔＦｅｒｒｏｒとしてもよい。
　外部測定誤差送信部３２３は、外部測定誤差ΔＦｅｒｒｏｒを送信装置２００に信号線２０８を介して送信するものである。
　受信器制御部３２４は、受信装置３００の制御において起動信号ＳＴＲを生成するものである。この受信器制御部３２４は、起動信号ＳＴＲを送信装置２００に信号線２０９を介して送信する。
　［マスタークロック生成部およびデータ送信部の構成例］
　図３は、本技術の第１の実施の形態におけるデータ送信部２２０およびマスタークロック生成部２３０の一構成例を示すブロック図である。データ送信部２２０は、パラレルシリアル変換器２２１、分周器２２２およびドライバ２２３を備える。
　パラレルシリアル変換器２２１は、リンク部２１２からのデータＤｐにパラレルシリアル変換を行うとともに、送信クロック信号ＣＬＫＡＤＰＬＬを埋め込むものである。このパラレルシリアル変換器２２１は、変換後のデータＤｓをシリアル方式でドライバ２２３に供給する。このシリアル方式のデータＤｓは、例えば、差動伝送される。
　分周器２２２は、ＡＤＰＬＬ２５０からの送信クロック信号ＣＬＫＡＤＰＬＬを分周して分周クロック信号ＣＬＫＡＤＰＬＬ＿ｄを生成するものである。この分周器２２２は、生成した分周クロック信号ＣＬＫＡＤＰＬＬ＿ｄをリンク部２１２に供給する。
　ドライバ２２３は、データＤｓをシリアル方式で受信装置３００に信号線２０６を介して送信するものである。また、差動伝送されたデータＤｓは、例えば、ドライバ２２３により差動シングルエンド変換され、シングルエンド伝送される。なお、パラレルシリアル変換器２２１がデータＤｓをシングルエンド伝送し、ドライバ２２３は、差動シングルエンド変換しない構成とすることもできる。
　マスタークロック生成部２３０は、内部発振器２３１および分周器２３２を備える。内部発振器２３１は、バイアス電圧Ｖｂもしくはバイアス電流Ｉｂに応じた周波数のクロック信号を生成し、分周器２３２に供給するものである。内部発振器２３１として、例えば、電圧制御発振器が用いられる。
　分周器２３２は、内部発振器２３１からのクロック信号を分周し、マスタークロック信号ＣＬＫＯＳＣを生成するものである。この分周器２３２は、生成したマスタークロック信号ＣＬＫＯＳＣを周波数制御部２４０およびＡＤＰＬＬ２５０に供給する。周波数制御部２４０は上記の起動処理が終了後に動作の基準となるクロックをＣＬＫＳＴＲＵＰからＣＬＫＯＳＣへクロック乗り換えを行う。
　［周波数制御部の構成例］
　図４は、本技術の第１の実施の形態における周波数制御部２４０の一構成例を示すブロック図である。この周波数制御部２４０は、制御回路２４１、補正係数メモリ２４２、ＡＤ（Analog to Digital）変換器２４３および周波数制御ワード生成部２４４を備える。
　制御回路２４１は、周波数を補正するための処理を行うものである。この制御回路２４１は、送信装置２００および受信装置３００の間の通信開始前において、送信クロック信号ＣＬＫＡＤＰＬＬの周波数の実測値に基づいて補正係数の初期値を演算し、補正係数メモリ２４２に予め保持させておく。ここで、補正係数は、周波数制御ワードＦＣＷを演算する際に用いられる係数である。例えば、補正係数として、ａ１およびａ０の２つが補正係数メモリ２４２に保持される。補正係数ａ１は、温度Ｔに対する係数として用いられる。
　また、起動用発振器２１７からの起動用クロック信号ＣＬＫＳＴＲＵＰの入力開始に応じて、制御回路２４１は、マスタークロック生成部２３０を制御するレジスタの初期値を決定する。
さらに制御回路２４１は、イネーブル信号ＥＮによりバイアス回路２１８を起動する。
　そして、制御回路２４１は、マスタークロック信号ＣＬＫＯＳＣに同期して、所定の周期で外部測定誤差Ｆｅｒｒｏｒ'を繰り返し取得する。外部測定誤差Ｆｅｒｒｏｒ'の取得のたびに、制御回路２４１は、次の式により、外部測定誤差Ｆｅｒｒｏｒ'が所定の許容範囲内であるか否かを判断する。
　　１－ΔＦＳＰＥＣ＜Ｆｅｒｒｏｒ'＜１＋ΔＦＳＰＥＣ　　・・・式２
上式において、ΔＦＳＰＥＣは、送受信システムの要求仕様に基づいて決定される一定の値である。
　式２を満たす（すなわち、外部測定誤差Ｆｅｒｒｏｒ'が許容範囲内である）場合、制御回路２４１は、通信が終了するか待ち状態に入る。
　一方、式２を満たさない（すなわち、外部測定誤差Ｆｅｒｒｏｒ'が許容範囲外である）場合、制御回路２４１は、補正係数メモリ２４２に保持値された更新前の補正係数ａ０）と外部測定誤差Ｆｅｒｒｏｒ'とを取得する。
　　ａ０→ａ０・Ｆｅｒｒｏｒ'　　　　　　　　　　　　・・・式３
上式における左辺は、更新後の新たな補正係数を示す。右辺は、更新前の補正係数に外部測定誤差Ｆｅｒｒｏｒ'を乗算した結果を示す。
　制御回路２４１は、式３により補正係数メモリ２４２内の補正係数ａ０を更新する。制御回路２４１は、補正係数の更新のたびに補正係数メモリ２４２を制御して、更新後の補正係数を周波数制御ワード生成部２４４に出力させる。
　補正係数メモリ２４２は、補正係数ａ１およびａ０を保持するものである。なお、補正係数メモリ２４２は、特許請求の範囲に記載の補正係数保持部の一例である。
　ＡＤ変換器２４３は、マスタークロック信号ＣＬＫＯＳＣに同期して、センス回路２１３からのアナログ信号Ａｉｎをデジタル信号Ｄｏｕｔに変換し、周波数制御ワード生成部２４４に供給するものである。このデジタル信号Ｄｏｕｔは、内部で測定された温度Ｔや電源電圧ＶＤＤ、もしくはプロセス情報を示す電圧もしくは電流の値を示す。
　周波数制御ワード生成部２４４は、デジタル信号Ｄｏｕｔの示す測定値（温度Ｔなど）と、補正係数とに基づいて周波数制御ワードＦＣＷを生成するものである。この周波数制御ワード生成部２４４は、送信装置２００に電源電圧が投入されると、補正係数メモリ２４２から補正係数ａ１およびａ０の初期値を読み出して、次の式により周波数制御ワードＦＣＷを生成する。Ｋは逓倍比に関連する定数である。
　　ＦＣＷ＝Ｋ/(ａ１×Ｔ＋ａ０)　　　　　　　　　　　　・・・式４
　式４の分母はマスタークロック信号ＣＬＫＯＳＣの温度特性の推定値である。周波数制御ワードの分母にマスタークロック信号ＣＬＫＯＳＣの温度特性の推定値を逆関数として乗じることにより、送信クロック信号ＣＬＫＡＤＰＬＬの周波数における温度特性は補正される。周波数制御ワード生成部２４４は、補正係数メモリ２４２が更新されるたびに、更新後の補正係数と温度Ｔとに基づいて、式４により周波数制御ワードＦＣＷを更新する。周波数制御ワードＦＣＷの更新により、周波数の誤差が補正される。
　補正係数ａ０の初期値と補正係数ａ１とは、送信装置２００内で測定された送信クロック信号ＣＬＫＡＤＰＬＬの周波数に基づいて決定される。このため、これらの値を「内部補正係数」と称する。この内部補正係数と内部で測定された測定値（温度など）とのみを用いる周波数の補正を「内部補正」と称する。式４において、補正係数が初期値のときの演算と、右辺の分母における第１項の更新とが内部補正に該当する。
　一方、式３により更新された補正係数ａ０は、外部測定誤差Ｆｅｒｒｏｒ'に基づいて演算される。このため、その更新後の補正係数ａ０を「外部補正係数」と称する。また、外部補正係数のみを用いる周波数の補正を「外部補正」と称する。式４において、右辺の分母における第２項の更新が外部補正に該当する。
　上述したように、送信装置２００は、外部補正および内部補正の両方を行う。特許文献１に記載のように、外部補正のみを行う構成では、温度の変化速度が大きいと、必要な補正頻度が高くなるおそれがある。内部補正も行うことにより、その内部補正によって周波数がある程度補正されるため、特許文献１よりも、周波数の補正頻度を低くすることができる。また、送受信システムのアナログ回路の実装負担を軽くすることができる。さらに、内部補正のみでは補正しきれない実装時の周波数の変動と、サンプルばらつきとに依存しない安定した周波数制度を保つことができる。
　［ＡＤＰＬＬの構成例］
　図５は、本技術の第１の実施の形態におけるＡＤＰＬＬ２５０の一構成例を示すブロック図である。このＡＤＰＬＬ２５０は、時間デジタル変換器２５１、位相検出器２５２、デジタルフィルタ２５３、デジタル制御発振器２５４、可変分周器２５５、アキュムレータ(ＣＬＫＯＳＣとの同期部を含む)２５６およびアキュムレータ２５７を備える。
　時間デジタル変換器２５１は、マスタークロック生成部２３０からのマスタークロック信号ＣＬＫＯＳＣと、可変分周器２５５からの帰還信号ＣＫＶとの位相差をデジタル信号に変換するものである。この時間デジタル変換器２５１は、デジタル信号を位相検出器２５２に出力する。
　位相検出器２５２は、アキュムレータ２５７の出力値から、時間デジタル変換器２５１の出力値と、アキュムレータ２５６の出力値とを減算するものである。この位相検出器２５２は、デジタルフィルタ２５３を介して高周波成分が減衰したデジタル制御コードをデジタル制御発振器２５４に供給する。
　デジタル制御発振器２５４は、送信クロック信号ＣＬＫＡＤＰＬＬを生成し、その周波数をデジタルフィルタ２５３の出力値に従って制御するものである。このデジタル制御発振器２５４は、送信クロック信号ＣＬＫＡＤＰＬＬをデータ送信部２２０および可変分周器２５５に出力する。
　可変分周器２５５は、送信クロック信号ＣＬＫＡＤＰＬＬを分周し、帰還信号ＣＫＶとして、アキュムレータ２５６およびＴＤＣ２５１に出力するものである。
　アキュムレータ２５６は、可変分周器２５５から出力されるエッジ遷移を累積(カウント)する。その累積結果をマスタークロック信号ＣＬＫＯＳＣに同期して、位相検出器２５２に出力する。
　アキュムレータ２５７は、マスタークロック信号ＣＬＫＯＳＣに同期して、周波数制御ワードＦＣＷを累積加算するものである。このアキュムレータ２５７は、ＦＣＷの累積結果を位相検出器２５２に出力する。
　なお、ＡＤＰＬＬ２５０は、周波数制御ワードＦＣＷの示す逓倍比により、マスタークロック信号ＣＬＫＯＳＣを逓倍するものであれば、同図に例示した構成に限定されない。
　［送信装置の動作例］
　図６は、本技術の第１の実施の形態における送信装置２００の動作の一例を示すフローチャートである。この動作は、例えば、通信開始前の所定のタイミングで開始される。
　送信装置２００は、受信装置３００からの起動信号を受信したか否かを判断する（ステップＳ９０２）。起動信号を受信していない場合（ステップＳ９０２：Ｎｏ）、送信装置２００は、ステップＳ９０２を繰り返す。
　起動信号を受信した場合（ステップＳ９０２：Ｙｅｓ）、送信装置２００は、送信側で全電源が投入されているか否かを判断する（ステップＳ９０３）。投入されていない電源がある場合（ステップＳ９０３：Ｎｏ）、送信装置２００は、ステップＳ９０３を繰り返す。
　全電源が投入されている場合（ステップＳ９０３：Ｙｅｓ）、送信装置２００は、起動用発振器を起動し（ステップＳ９０４）、制御回路２４１などを起動する（ステップＳ９０５）。また、送信装置２００は、バイアス回路２１８および内部発振器２３１を起動する（ステップＳ９０６およびＳ９０７）。
　そして、送信装置２００は、所定の時間が経過した後にＣＬＫＳＴＲＵＰからＣＬＫＯＳＣへのクロック乗り換えを行う（ステップＳ９０８）。
　続いて、送信装置２００は、受信装置３００との間の通信を開始し（ステップＳ９０９）、送信クロック信号ＣＬＫＡＤＰＬＬの周波数を補正するための周波数補正処理を実行する（ステップＳ９１０）。周波数補正処理の後に、送信装置２００は、伝送のための動作を終了する。
　図７は、本技術の第１の実施の形態における周波数補正処理の一例を示すフローチャートである。送信装置２００内の周波数制御部２４０は、周波数の補正のための割込みを許可し、その割込みがあったか否かを判断する（ステップＳ９１１）。
　割込みのあった場合（ステップＳ９１１：Ｙｅｓ）、周波数制御部２４０は、式２を満たすか否か、言い換えれば、外部測定誤差Ｆｅｒｒｏｒ'が許容範囲内であるか否かを判断する（ステップＳ９１２）。外部測定誤差Ｆｅｒｒｏｒ'が許容範囲内である場合（ステップＳ９１２：Ｙｅｓ）、周波数制御部２４０は、通信を終了するか否かを判断する。
　一方、外部測定誤差Ｆｅｒｒｏｒ'が許容範囲外である場合（ステップＳ９１２：Ｎｏ）、周波数制御部２４０は、式３により、補正係数メモリ２４２を更新し（ステップＳ９１３）、式４により周波数制御ワードＦＣＷを更新する（ステップＳ９１４）。
　周波数制御部２４０は、通信が終了したか否かを判断する（ステップＳ９１５）。通信が終了していない場合（ステップＳ９１５：Ｎｏ）、または、割込みの無い場合（ステップＳ９１１：Ｎｏ）、周波数制御部２４０は、ステップＳ９１１以降を繰り返す。通信が終了した場合（ステップＳ９１５：Ｙｅｓ）、周波数制御部２４０は、周波数補正処理を終了する。
　図８は、本技術の第１の実施の形態におけるマスタークロック信号ＣＬＫＯＳＣおよび送信クロック信号ＣＬＫＡＤＰＬＬの温度特性の一例を示すグラフである。同図における縦軸は、クロック信号の周波数を示し、横軸は温度を示す。また、細い実線は、マスタークロック信号ＣＬＫＯＳＣの温度特性を示し、太い実線は、内部補正が施された送信クロック信号ＣＬＫＡＤＰＬＬの温度特性を示す。
　同図に例示するように、温度の変化に応じて、マスタークロック信号ＣＬＫＯＳＣが変動する。一方、内部補正係数ａ１による補正によって送信クロック信号ＣＬＫＡＤＰＬＬはマスタークロック信号ＣＬＫＯＳＣの変動より、大幅に少なくなっている。
　補正係数ａ１およびａ０が正確にマスタークロック信号ＣＬＫＯＳＣの持つ温度特性と一致していれば、温度の変化に対する送信クロック信号ＣＬＫＡＤＰＬＬの変化は生じないが、補正係数ａ１およびａ０がマスタークロック信号ＣＬＫＯＳＣの温度特性とわずかながら誤差が生じる場合には、送信クロック信号ＣＬＫＡＤＰＬＬのわずかながら変化が生じる。
　図９は、本技術の第１の実施の形態における送信クロック信号ＣＬＫＡＤＰＬＬの周波数変動と温度変動の一例を示す図である。同図におけるａは、送信クロック信号ＣＬＫＡＤＰＬＬの周波数変動の一例を示し、同図におけるｂは、温度変動の一例を示す。また、同図におけるａの縦軸は、内部補正および外部補正が施された送信クロック信号ＣＬＫＡＤＰＬＬの周波数を示し、横軸は時間を示す。同図におけるｂの縦軸は、温度を示し、横軸は時間を示す。
　同図におけるｂに例示するように、時間とともに温度が上昇したものとする。この場合、同図におけるａに例示するように、温度上昇に伴って、送信クロック信号ＣＬＫＡＤＰＬＬの周波数が高くなる。その周波数がターゲット範囲外にならないように、送信装置２００は、タイミングｔ１やｔ２などにおいて、周波数を外部補正する。同図における黒丸は、周波数の外部補正のタイミングを示す。
　図１０は、本技術の第１の実施の形態における誤差の変動と温度変動の一例を示す図である。同図におけるａは、送信クロック信号ＣＬＫＡＤＰＬＬの周波数の誤差の変動の一例を示す図であり、同図におけるｂは、温度変動の一例を示す図である。また、同図におけるａの縦軸は、内部補正および外部補正が施された送信クロック信号ＣＬＫＡＤＰＬＬの周波数の誤差を示し、横軸は時間を示す。同図におけるｂの縦軸は温度を示し、横軸は時間を示す。
　同図におけるｂに例示するように、時間の経過に伴い、温度が上昇したものとする。この場合、同図におけるａに例示するように、温度変化に伴って送信クロック信号ＣＬＫＡＤＰＬＬの周波数が変動し、誤差が生じる。例えば、温度上昇に伴って誤差がプラス方向に拡大する。
　送信装置２００は、誤差の無い所定のタイミングｔ０から、周期Ｔ１が経過するたびに、外部測定誤差ΔＦｅｒｒｏｒを受信する。同図におけるａの丸印は、外部測定誤差の受信タイミングを示す。送信装置２００は、式２により、外部測定誤差Ｆｅｒｒｏｒ'が許容範囲内であるか否かを判断する。同図におけるａの白丸印は、外部測定誤差の受信はするが外部測定誤差Ｆｅｒｒｏｒ'が許容範囲内なので補正しないことを示す。
　そして、外部測定誤差Ｆｅｒｒｏｒ'が許容範囲外である場合、送信装置２００は、式３により補正係数ａ０を更新し、式４により周波数制御ワードＦＣＷを更新し、その周波数制御ワードＦＣＷにより周波数を補正する。この処理に要する時間をＴ２とする。許容範囲は、誤差のターゲット範囲を超えないように、ある程度のマージンを空けて設定される。同図におけるａの黒丸印は、周波数の補正のタイミングｔ１を示す。ｔ０とｔ１の差を補正周期と定義する。また同図におけるｃに例示するように、受信装置３００において外部測定誤差ΔＦｅｒｒｏｒが、ある閾値より大きい場合のみ送信をする制御を行えば、受信装置３００における測定誤差ΔＦｅｒｒｏｒの送信頻度を下げることも出来る。
　ここで、特許文献１のように、外部補正のみを行う送受信システムを、比較例として想定する。また、比較例では、ＡＤＰＬＬ２５０を用いずに、電圧制御発振器などの発振器により送信クロック信号が生成されるものとする。
　図１１は、比較例における誤差の変動と温度変動の一例を示す図である。誤差の温度に対する変動(傾き)は、内部補正が施されていないために図１０と比較して大きくなる。比較例の送信装置は、誤差の無い所定のタイミングｔ０から、周期Ｔ１が経過するたびに、その設定値に基づいて誤差を補正する処理を行う。この処理に要する時間をＴ２とする。同図における黒丸印は、周波数の補正のタイミングを示す。特に誤差の無い所定のタイミングｔ０から最初の周波数の補正のタイミングを示す時間をｔ１とする。ｔ０とｔ１の差を補正周期と定義すると、図１１ａの補正周期より図１０ａの補正周期が長い。すなわち補正頻度を下げることが出来る。
　以上に示すように、外部補正のみを行う比較例では、補正の精度が低下するため、周波数がターゲット範囲内になるような周波数の補正頻度が高くなってしまう。これに対して、外部補正に加えて内部補正をさらに行う送信装置２００では、外部補正のみを行う場合よりも補正の精度が向上するため、補正頻度を低減することができる。
　図１２は、本技術の第１の実施の形態における補正係数の初期値の決定方法を説明するための図である。同図における縦軸は、実測された送信クロック信号ＣＬＫＡＤＰＬＬの周波数を示し、横軸は温度を示す。縦軸の送信クロック信号ＣＬＫＡＤＰＬＬの周波数を、マスタークロック信号ＣＬＫＯＳＣの周波数により除算した値が、逓倍比（ＦＣＷ）に該当する。このＦＣＷと、温度との間には、例えば、次の関係式が成立する。
　　ＦＣＷ＝Ｋ／｛ｂ１（Ｔ－Ｔ０）＋ｂ０｝　　　　　　・・・式５
　送信装置２００は、複数の温度条件下で、送信クロック信号ＣＬＫＡＤＰＬＬの周波数を実測してサンプル値を取得し、式５における補正係数ｂ１およびｂ０を求め、それらを初期値として補正係数メモリ２４２に保持させておく。図１２における黒丸印はサンプル値を示している。サンプル値の取得には送信装置２００において、送信装置２００外からの基準クロック供給路および周波数カウンタ(ともに不図示)を設けても良い。
　式５は式４の異なる表現である。ある温度Ｔｏの場合のマスタークロック信号ＣＬＫＯＳＣの周波数がｂ０となることを示している。Ｔを温度、マスタークロック信号ＣＬＫＯＳＣの周波数および送信クロック信号ＣＬＫＡＤＰＬＬの周波数の温度特性をそれぞれＣＬＫＯＳＣ（Ｔ）、ＣＬＫＡＤＰＬＬ（Ｔ）、送信クロック信号の基準となる周波数をＣＬＫＴＡＲＧＥＴとする。例えばｂ０は式６を満たすように求めても良い。
ＣＬＫＴＡＲＧＥＴ≡ＣＬＫＡＤＰＬＬ（Ｔ０）＝ＣＬＫＯＳＣ（Ｔ０）Ｋ／ｂ０　…式６
　なお、式５では、温度の次数を１としているが、２以上とすることもできる。この場合、式５の代わりに、例えば、次の式が用いられる。
ＦＣＷ＝Ｋ／｛ｂ３(Ｔ-Ｔ０)３＋ｂ２(Ｔ-Ｔ０)２＋ｂ１(Ｔ-Ｔ０)＋ｂ０｝…式７
　また、センス回路２１３が温度Ｔに加えて電源電圧ＶＤＤを測定する場合、式５の代わりに、例えば、次の式が用いられる。
ＦＣＷ＝Ｋ／｛ｂ１（Ｔ－Ｔ０）＋ｂ０＋ｆ（ＶＤＤ, ＶＰ, ＩＰ）｝…式８
上式において、ｆ（ＶＤＤ）は、電源電圧ＶＤＤ、プロセス情報を示す電圧ＶＰもしくは電流ＩＰの関数である。なお、式８の温度の次数を２以上にすることもできる。また、センス回路２１３が電源電圧ＶＤＤのみを測定する場合、式５の代わりに、電源電圧ＶＤＤの関数が用いられる。
ＦＣＷ＝Ｋ／ｆ（ｂ３,ｂ２,ｂ１,ｂ０,Ｔ０,Ｔ,ＶＤＤ，ＶＰ，ＩＰ）…式９
　また式８の分母は温度に関する関数と電源およびプロセスに関する関数の和として演算されるが、式９の分母のようにあらゆる演算が適用されてもよい。
　このように、本技術の第１の実施の形態によれば、送信装置が、外部測定誤差と送信側で測定された測定値（温度など）とに基づいて送信クロック信号の周波数を制御するため、外部補正のみを行う場合よりも補正頻度を低減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、送信装置２００が、クロックエンベデッド方式によりクロック信号を送信していたが、この構成では、受信側にクロックデータリカバリ回路３１２が必要になる。この第２の実施の形態における送受信システムは、ソースシンクロナス方式によりクロック信号を送信する点において第１の実施の形態と異なる。
　図１３は、本技術の第２の実施の形態における送信装置２００の一構成例を示すブロック図である。この第２の実施の形態の送信装置２００は、データ送信部２２０内にドライバ２２４をさらに備える点において第１の実施の形態と異なる。
　第１の実施の形態のドライバ２２３は、データＤｓを送信する。ドライバ２２４は、信号線２０７を介して、送信クロック信号ＣＬＫＡＤＰＬＬを送信する。なお、ドライバ２２３および２２４は、特許請求の範囲に記載の第１および第２のドライバの一例である。
　図１４は、本技術の第２の実施の形態における受信装置３００の一構成例を示すブロック図である。第２の実施の形態の受信装置３００は、クロックデータリカバリ回路３１２の代わりに、ドライバ３１６および同期部３１７を備える。
　第２の実施の形態のドライバ３１１は、データＤｓを受信し、同期部３１７に供給する。ドライバ３１６は、送信クロック信号ＣＬＫＡＤＰＬＬを受信し、同期部３１７に供給する。なお、ドライバ３１１および３１６は、特許請求の範囲に記載の第３および第４のドライバの一例である。
　同期部３１７は、送信クロック信号ＣＬＫＡＤＰＬＬに同期してデータＤｓを取り込み、シリアルパラレル変換器３１３に供給するものである。
　同図に例示するように、ソースシンクロナス方式でクロック信号を送受信することにより、クロックデータリカバリ回路３１２が不要となる。
　このように、本技術の第２の実施の形態によれば、送信装置２００が、ソースシンクロナス方式によりクロック信号を送信するため、クロックデータリカバリ回路３１２を削減することができる。
　［撮像装置への応用例］
　図１５は、本技術の実施の形態における撮像装置１００の一構成例を示すブロック図である。第１および第２の実施の形態の送受信システムは、撮像装置１００に適用することができる。
　撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子１１５およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
　光学部１１０は、被写体からの光を集光して固体撮像素子１１５に導くものである。固体撮像素子１１５は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子１１５は、生成した画像データをＤＳＰ回路１２０に供給する。
　ＤＳＰ回路１２０は、固体撮像素子１１５からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをフレームメモリ１６０などにバス１５０を介して出力する。
　表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、固体撮像素子１１５、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子１１５、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　例えば、同図の固体撮像素子１１５とＤＳＰ回路１２０との間のインターフェースに、第１および第２の実施の形態を適用することができる。この場合、固体撮像素子１１５が送信装置２００として用いられ、ＤＳＰ回路１２０が受信装置３００として用いられる。
　＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１７は、撮像部１２０３１の設置位置の例を示す図である。
　図１７では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１内のインターフェースに適用され得る。具体的には、図１の送受信システムは、撮像部１２０３１内のインターフェースに適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、周波数の補正頻度を低減することができるため、通信の安定性を向上させることが可能になる。
　＜４．体内情報取得システムへの応用例＞
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、カプセル型内視鏡を用いた患者の体内情報取得システムに適用されてもよい。
　図１８は、本開示に係る技術が適用され得る体内情報取得システム５４００の概略的な構成の一例を示す図である。図１８を参照すると、体内情報取得システム５４００は、カプセル型内視鏡５４０１と、体内情報取得システム５４００の動作を統括的に制御する外部制御装置５４２３と、から構成される。検査時には、カプセル型内視鏡５４０１が患者によって飲み込まれる。カプセル型内視鏡５４０１は、撮像機能及び無線通信機能を有し、患者から自然排出されるまでの間、胃や腸等の臓器の内部を蠕動運動等によって移動しつつ、当該臓器の内部の画像（以下、体内画像ともいう）を所定の間隔で順次撮像し、その体内画像についての情報を体外の外部制御装置５４２３に順次無線送信する。外部制御装置５４２３は、受信した体内画像についての情報に基づいて、表示装置（図示せず）に当該体内画像を表示するための画像データを生成する。体内情報取得システム５４００では、このようにして、カプセル型内視鏡５４０１が飲み込まれてから排出されるまでの間、患者の体内の様子を撮像した画像を随時得ることができる。
　カプセル型内視鏡５４０１と外部制御装置５４２３の構成及び機能についてより詳細に説明する。図示するように、カプセル型内視鏡５４０１は、カプセル型の筐体５４０３内に、光源部５４０５、撮像部５４０７、画像処理部５４０９、無線通信部５４１１、給電部５４１５、電源部５４１７、状態検出部５４１９及び制御部５４２１の機能が搭載されて構成される。
　光源部５４０５は、例えばＬＥＤ（light　emitting　diode）等の光源から構成され、撮像部５４０７の撮像視野に対して光を照射する。
　撮像部５４０７は、撮像素子、及び当該撮像素子の前段に設けられる複数のレンズからなる光学系から構成される。観察対象である体組織に照射された光の反射光（以下、観察光という）は、当該光学系によって集光され、当該撮像素子に入射する。当該撮像素子は、観察光を受光して光電変換することにより、観察光に対応した電気信号、すなわち観察像に対応した画像信号を生成する。撮像部５４０７によって生成された画像信号は、画像処理部５４０９に提供される。なお、撮像部５４０７の撮像素子としては、ＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）イメージセンサ又はＣＣＤ（Charge　Coupled　Device）イメージセンサ等、各種の公知の撮像素子が用いられてよい。
　画像処理部５４０９は、ＣＰＵ（Central　Processing　Unit）やＧＰＵ（Graphics　Processing　Unit）等のプロセッサによって構成され、撮像部５４０７によって生成された画像信号に対して各種の信号処理を行う。当該信号処理は、画像信号を外部制御装置５４２３に伝送するための最小限の処理（例えば、画像データの圧縮、フレームレートの変換、データレートの変換及び／又はフォーマットの変換等）であってよい。画像処理部５４０９が必要最小限の処理のみを行うように構成されることにより、当該画像処理部５４０９を、より小型、より低消費電力で実現することができるため、カプセル型内視鏡５４０１に好適である。ただし、筐体５４０３内のスペースや消費電力に余裕がある場合であれば、画像処理部５４０９において、更なる信号処理（例えば、ノイズ除去処理や他の高画質化処理等）が行われてもよい。画像処理部５４０９は、信号処理を施した画像信号を、ＲＡＷデータとして無線通信部５４１１に提供する。なお、画像処理部５４０９は、状態検出部５４１９によってカプセル型内視鏡５４０１の状態（動きや姿勢等）についての情報が取得されている場合には、当該情報と紐付けて、画像信号を無線通信部５４１１に提供してもよい。これにより、画像が撮像された体内における位置や画像の撮像方向等と、撮像画像とを関連付けることができる。
　無線通信部５４１１は、外部制御装置５４２３との間で各種の情報を送受信可能な通信装置によって構成される。当該通信装置は、アンテナ５４１３と、信号の送受信のための変調処理等を行う処理回路等から構成される。無線通信部５４１１は、画像処理部５４０９によって信号処理が施された画像信号に対して変調処理等の所定の処理を行い、その画像信号を、アンテナ５４１３を介して外部制御装置５４２３に送信する。また、無線通信部５４１１は、外部制御装置５４２３から、カプセル型内視鏡５４０１の駆動制御に関する制御信号を、アンテナ５４１３を介して受信する。無線通信部５４１１は、受信した制御信号を制御部５４２１に提供する。
　給電部５４１５は、受電用のアンテナコイル、当該アンテナコイルに発生した電流から電力を再生する電力再生回路、及び昇圧回路等から構成される。給電部５４１５では、いわゆる非接触充電の原理を用いて電力が生成される。具体的には、給電部５４１５のアンテナコイルに対して外部から所定の周波数の磁界（電磁波）が与えられることにより、当該アンテナコイルに誘導起電力が発生する。当該電磁波は、例えば外部制御装置５４２３からアンテナ５４２５を介して送信される搬送波であってよい。当該誘導起電力から電力再生回路によって電力が再生され、昇圧回路においてその電位が適宜調整されることにより、蓄電用の電力が生成される。給電部５４１５によって生成された電力は、電源部５４１７に蓄電される。
　電源部５４１７は、二次電池によって構成され、給電部５４１５によって生成された電力を蓄電する。図１８では、図面が煩雑になることを避けるために、電源部５４１７からの電力の供給先を示す矢印等の図示を省略しているが、電源部５４１７に蓄電された電力は、光源部５４０５、撮像部５４０７、画像処理部５４０９、無線通信部５４１１、状態検出部５４１９及び制御部５４２１に供給され、これらの駆動に用いられ得る。
　状態検出部５４１９は、加速度センサ及び／又はジャイロセンサ等の、カプセル型内視鏡５４０１の状態を検出するためのセンサから構成される。状態検出部５４１９は、当該センサによる検出結果から、カプセル型内視鏡５４０１の状態についての情報を取得することができる。状態検出部５４１９は、取得したカプセル型内視鏡５４０１の状態についての情報を、画像処理部５４０９に提供する。画像処理部５４０９では、上述したように、当該カプセル型内視鏡５４０１の状態についての情報が、画像信号と紐付けられ得る。
　制御部５４２１は、ＣＰＵ等のプロセッサによって構成され、所定のプログラムに従って動作することによりカプセル型内視鏡５４０１の動作を統括的に制御する。制御部５４２１は、光源部５４０５、撮像部５４０７、画像処理部５４０９、無線通信部５４１１、給電部５４１５、電源部５４１７及び状態検出部５４１９の駆動を、外部制御装置５４２３から送信される制御信号に従って適宜制御することにより、以上説明したような各部における機能を実現させる。
　外部制御装置５４２３は、ＣＰＵ、ＧＰＵ等のプロセッサ、又はプロセッサとメモリ等の記憶素子が混載されたマイコン若しくは制御基板等であり得る。外部制御装置５４２３は、アンテナ５４２５を有し、当該アンテナ５４２５を介して、カプセル型内視鏡５４０１との間で各種の情報を送受信可能に構成される。具体的には、外部制御装置５４２３は、カプセル型内視鏡５４０１の制御部５４２１に対して制御信号を送信することにより、カプセル型内視鏡５４０１の動作を制御する。例えば、外部制御装置５４２３からの制御信号により、光源部５４０５における観察対象に対する光の照射条件が変更され得る。また、外部制御装置５４２３からの制御信号により、撮像条件（例えば、撮像部５４０７におけるフレームレート、露出値等）が変更され得る。また、外部制御装置５４２３からの制御信号により、画像処理部５４０９における処理の内容や、無線通信部５４１１が画像信号を送信する条件（例えば、送信間隔、送信画像数等）が変更されてもよい。
　また、外部制御装置５４２３は、カプセル型内視鏡５４０１から送信される画像信号に対して、各種の画像処理を施し、撮像された体内画像を表示装置に表示するための画像データを生成する。当該画像処理としては、例えば現像処理（デモザイク処理）、高画質化処理（帯域強調処理、超解像処理、ＮＲ（Noise　reduction）処理及び／又は手ブレ補正処理等）、並びに／又は拡大処理（電子ズーム処理）等、各種の公知の信号処理が行われてよい。外部制御装置５４２３は、表示装置（図示せず）の駆動を制御して、生成した画像データに基づいて撮像された体内画像を表示させる。あるいは、外部制御装置５４２３は、生成した画像データを記録装置（図示せず）に記録させたり、印刷装置（図示せず）に印刷出力させてもよい。
　以上、本開示に係る技術が適用され得る体内情報取得システム５４００の一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１０１１２と画像処理部１０１１３と間のインターフェースに適用することができる。具体的には、図１の送信装置２００を撮像部１０１１２に適用することができる。また、画像処理部１０１１３に、図２の受信装置３００を適用することができる。撮像部１０１１２および画像処理部１０１１３に本開示に係る技術を適用することにより、周波数の補正頻度を低減することができるため、通信の安定性を向上させることができる。また、体内情報取得システムへの応用例としてカプセル型内視鏡を例にとって説明したが、本開示に係る技術を有線内視鏡内の撮像部と、その外部装置との間にインターフェースに適用することもできる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）送信クロック信号を生成する送信クロック信号生成部と、
　前記送信クロック信号を送信する送信部と、
　前記送信クロック信号を受信して当該送信クロック信号から受信クロック信号を生成する受信装置が測定した前記受信クロック信号の周波数の誤差である外部測定誤差を取得する誤差取得部と、
　前記外部測定誤差と送信側で測定された測定値とに基づいて前記送信クロック信号の周波数を制御する周波数制御部と
を具備する送信装置。
（２）前記送信部は、データに前記送信クロック信号を埋め込んで送信するドライバを備える前記（１）記載の送信装置。
（３）前記送信部は、
　データを送信する第１のドライバと、
　前記送信クロック信号を送信する第２のドライバと
を備える前記（１）記載の送信装置。
（４）前記送信クロック信号生成部は、マスタークロック信号を逓倍するＡＤＰＬＬ（All Digital Phase-Locked Loop）であり、
　前記周波数制御部は、
　所定数の補正係数を保持する補正係数保持部と、
　前記測定値と前記保持された補正係数とに基づいて前記ＡＤＰＬＬの逓倍比を示す周波数制御ワードを生成する周波数制御ワード生成部と、
　前記外部測定誤差に基づいて前記保持された補正係数を更新する制御回路と
を備える前記（１）から（３）のいずれかに記載の送信装置。
（５）前記測定値は、温度と、電源電圧と、プロセス情報を示す電圧もしくは電流の値との少なくとも１つを含む
前記（４）記載の送信装置。
（６）前記測定値は、送信側で測定された前記送信クロック信号の実測周波数を含み、
　前記制御回路は、前記実測周波数に基づいて前記補正係数の初期値を設定する
前記（４）または（５）に記載の送信装置。
（７）前記制御回路は、前記外部測定誤差が所定範囲外である場合には前記保持された補正係数を更新し、
　前記周波数制御ワード生成部は、前記補正係数が更新された場合には前記周波数制御ワードを更新する
前記（４）から（６）のいずれかに記載の送信装置。
（８）前記受信装置からの起動信号が検出された場合には所定の起動用クロック信号を生成する起動用発振器をさらに具備し、
　前記周波数制御部は、前記起動用クロック信号に同期して前記周波数を制御する
前記（１）から（７）のいずれかに記載の送信装置。
（９）送信クロック信号を受信して当該送信クロック信号から受信クロック信号を生成し、前記受信クロック信号の周波数の誤差を外部測定誤差として測定する受信装置と、
　前記外部測定誤差を取得する誤差取得部と、送信クロック信号を生成するクロック信号生成部と、前記送信クロック信号を送信する送信部と、前記外部測定誤差と送信側で測定された測定値とに基づいて前記送信クロック信号の周波数を制御する周波数制御部とを備える送信装置と
を具備する送受信システム。
（１０）前記送信部は、データに前記送信クロック信号を埋め込んで送信する第１のドライバを備え、
　前記受信装置は、
　前記データを受信する第３のドライバと、
　前記受信されたデータから前記送信クロック信号を抽出するクロックデータリカバリ回路を備える
前記（９）記載の送受信システム。
（１１）前記送信部は、
　データを送信する第１のドライバと、
　前記送信クロック信号を送信する第２のドライバと
を備え、
　前記受信装置は、
　前記データを受信する第３のドライバと、
　前記送信クロック信号を受信する第４のドライバと
を備える
前記（９）記載の送受信システム。
（１２）送信クロック信号を生成するクロック信号生成手順と、
　前記送信クロック信号を送信する送信手順と、
　前記送信クロック信号を受信して当該送信クロック信号から受信クロック信号を生成する受信装置が測定した前記受信クロック信号の周波数の誤差である外部測定誤差を取得する誤差取得手順と、
　前記外部測定誤差と送信側で測定された測定値とに基づいて前記送信クロック信号の周波数を制御する周波数制御手順と
を具備する送信装置の制御方法。
　１００　撮像装置
　１１０　光学部
　１１５　固体撮像素子
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　送信装置
　２１１　データソース
　２１２　リンク部
　２１３　センス回路
　２１４　外部測定誤差受信部
　２１５　積分回路
　２１６　起動検出回路
　２１７　起動用発振器
　２１８　バイアス回路
　２２０　データ送信部
　２２１　パラレルシリアル変換器
　２２２、２３２、３１４　分周器
　２２３、２２４　ドライバ
　２３０　マスタークロック生成部
　２３１　内部発振器
　２４０　周波数制御部
　２４１　制御回路
　２４２　補正係数メモリ
　２４３　ＡＤ変換器
　２４４　周波数制御ワード生成部
　２５０　ＡＤＰＬＬ
　２５１　時間デジタル変換器
　２５２　位相検出器
　２５３　デジタルフィルタ
　２５４　デジタル制御発振器
　２５５　可変分周器
　２５６　アキュムレータ(ＣＬＫＯＳＣとの同期部を含む)
　２５７　アキュムレータ
　３００　受信装置
　３１０　データ受信部
　３１１、３１６　ドライバ
　３１２　クロックデータリカバリ回路
　３１３　パラレルシリアル変換器
　３１５　リンク部
　３１７　同期部
　３２１　データ処理部
　３２２　周波数カウントおよび比較回路
　３２３　外部測定誤差送信部
　３２４　受信器制御部
　１２０３１　撮像部

Claims (12)

  1. 　送信クロック信号を生成する送信クロック信号生成部と、
    　前記送信クロック信号を送信する送信部と、
    　前記送信クロック信号を受信して当該送信クロック信号から受信クロック信号を生成する受信装置が測定した前記受信クロック信号の周波数の誤差である外部測定誤差を取得する誤差取得部と、
    　前記外部測定誤差と送信側で測定された測定値とに基づいて前記送信クロック信号の周波数を制御する周波数制御部と
    を具備する送信装置。
  2. 　前記送信部は、データに前記送信クロック信号を埋め込んで送信するドライバを備える請求項１記載の送信装置。
  3. 　前記送信部は、
    　データを送信する第１のドライバと、
    　前記送信クロック信号を送信する第２のドライバと
    を備える請求項１記載の送信装置。
  4. 　前記送信クロック信号生成部は、マスタークロック信号を逓倍するＡＤＰＬＬ（All Digital Phase-Locked Loop）であり、
    　前記周波数制御部は、
    　所定数の補正係数を保持する補正係数保持部と、
    　前記測定値と前記保持された補正係数とに基づいて前記ＡＤＰＬＬの逓倍比を示す周波数制御ワードを生成する周波数制御ワード生成部と、
    　前記外部測定誤差に基づいて前記保持された補正係数を更新する制御回路と
    を備える請求項１記載の送信装置。
  5. 　前記測定値は、温度と、電源電圧と、プロセス情報を示す電圧もしくは電流の値との少なくとも１つを含む
    請求項４記載の送信装置。
  6. 　前記測定値は、送信側で測定された前記送信クロック信号の実測周波数を含み、
    　前記制御回路は、前記実測周波数に基づいて前記補正係数の初期値を設定する
    請求項４記載の送信装置。
  7. 　前記制御回路は、前記外部測定誤差が所定範囲外である場合には前記保持された補正係数を更新し、
    　前記周波数制御ワード生成部は、前記補正係数が更新された場合には前記周波数制御ワードを更新する
    請求項４記載の送信装置。
  8. 　前記受信装置からの起動信号が検出された場合には所定の起動用クロック信号を生成する起動用発振器をさらに具備し、
    　前記周波数制御部は、前記起動用クロック信号に同期して前記周波数を制御する
    請求項１記載の送信装置。
  9. 　送信クロック信号を受信して当該送信クロック信号から受信クロック信号を生成し、前記受信クロック信号の周波数の誤差を外部測定誤差として測定する受信装置と、
    　前記外部測定誤差を取得する誤差取得部と、送信クロック信号を生成するクロック信号生成部と、前記送信クロック信号を送信する送信部と、前記外部測定誤差と送信側で測定された測定値とに基づいて前記送信クロック信号の周波数を制御する周波数制御部とを備える送信装置と
    を具備する送受信システム。
  10. 　前記送信部は、データに前記送信クロック信号を埋め込んで送信する第１のドライバを備え、
    　前記受信装置は、
    　前記データを受信する第３のドライバと、
    　前記受信されたデータから前記送信クロック信号を抽出するクロックデータリカバリ回路を備える
    請求項９記載の送受信システム。
  11. 　前記送信部は、
    　データを送信する第１のドライバと、
    　前記送信クロック信号を送信する第２のドライバと
    を備え、
    　前記受信装置は、
    　前記データを受信する第３のドライバと、
    　前記送信クロック信号を受信する第４のドライバと
    を備える
    請求項９記載の送受信システム。
  12. 　送信クロック信号を生成するクロック信号生成手順と、
    　前記送信クロック信号を送信する送信手順と、
    　前記送信クロック信号を受信して当該送信クロック信号から受信クロック信号を生成する受信装置が測定した前記受信クロック信号の周波数の誤差である外部測定誤差を取得する誤差取得手順と、
    　前記外部測定誤差と送信側で測定された測定値とに基づいて前記送信クロック信号の周波数を制御する周波数制御手順と
    を具備する送信装置の制御方法。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013150090A (ja) * 2012-01-18 2013-08-01 Renesas Electronics Corp Ａｄｐｌｌ回路及び位相オフセット低減処理方法
WO2020070974A1 (ja) * 2018-10-02 2020-04-09 ソニーセミコンダクタソリューションズ株式会社 送信装置、受信装置及び送受信システム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013150090A (ja) * 2012-01-18 2013-08-01 Renesas Electronics Corp Ａｄｐｌｌ回路及び位相オフセット低減処理方法
WO2020070974A1 (ja) * 2018-10-02 2020-04-09 ソニーセミコンダクタソリューションズ株式会社 送信装置、受信装置及び送受信システム

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