WO2023070842A1 - 闪存器、闪存擦写计数方法、电子设备及计算机存储介质 - Google Patents

闪存器、闪存擦写计数方法、电子设备及计算机存储介质 Download PDF

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Definitions

  • the P/E cycle of flash memory is counted by relying on upper-layer applications or file systems.
  • the UBI management system creates a field for recording the P/E cycle of the flash memory in the main storage area of the flash memory block it manages .
  • the UBI management system creates a field for recording the P/E cycle of the flash memory in the main storage area of the flash memory block it manages .
  • not all flash memory blocks are managed through the UBI management system, resulting in the failure of upper-layer applications or file systems to obtain the P/E cycle times of these flash memory blocks.
  • the erase count field includes at least three bytes.
  • the target flash memory block is a bad block, it also includes:
  • the present application provides a computer storage medium, the computer storage medium stores a computer program, and when the computer program is executed by a processor, the processor realizes the erasing and writing count of the flash memory as described above in the claims method steps.
  • the embodiment of the present application discloses a flash memory, which includes a plurality of flash memory blocks, each flash memory block includes a plurality of flash memory pages, and each flash memory page includes a main storage area and a backup storage area, in the target flash memory page of the flash memory block An erase and write count field is defined in the spare storage area, which is used to save the erase and write times of the flash memory block.
  • the volatile memory may be random access memory (RAM, Random Access Memory), which is used as an external cache.
  • RAM random access memory
  • RAM Random Access Memory
  • many forms of RAM are available, such as Static Random Access Memory (SRAM, Static Random Access Memory), Synchronous Static Random Access Memory (SSRAM, Synchronous Static Random Access Memory), Dynamic Random Access Memory Memory (DRAM, Dynamic Random Access Memory), synchronous dynamic random access memory (SDRAM, Synchronous Dynamic Random Access Memory), double data rate synchronous dynamic random access memory (DDRSDRAM, Double Data Rate Synchronous Dynamic Random Access Memory), enhanced Synchronous Dynamic Random Access Memory (ESDRAM, Enhanced Synchronous Dynamic Random Access Memory), Synchronous Link Dynamic Random Access Memory (SLDRAM, SyncLink Dynamic Random Access Memory), Direct Memory Bus Random Access Memory (DRRAM, Direct Rambus Random Access Memory ).
  • the memory 3 described in the embodiment of the present application is intended to include but not limited to these and any other suitable types of memory.
  • the embodiment of the present application also provides a storage medium, that is, a computer storage medium, specifically a computer-readable storage medium, for example, including a memory 3 storing a computer program, and the above-mentioned computer program can be executed by the processor 2, To complete the steps described in the aforementioned method.
  • the computer-readable storage medium can be memories such as FRAM, ROM, PROM, EPROM, EEPROM, Flash Memory, magnetic surface memory, optical disc, or CD-ROM.

Abstract

一种闪存器、闪存擦写计数方法、电子设备及计算机存储介质，该闪存器包括多个闪存块，每一闪存块包括多个闪存页，每一闪存页包括主存储区和备用存储区，在所述闪存块的目标闪存页的备用存储区中定义一个擦写计数字段，用于保存闪存块的擦写次数。在本申请中，基于基本的闪存块操作，在每个闪存块的目标闪存页的备用存储区中定义用于记录擦写次数的擦写计数字段，通过调用闪存驱动程序即可记录擦写次数，不依赖任何上层应用或文件系统。对于任意闪存块，上层应用或文件系统均可以通过读取擦写计数字段获取闪存块的擦写次数。

Description

闪存器、闪存擦写计数方法、电子设备及计算机存储介质
本申请要求于2021年10月29日提交中国专利局、申请号为202111276797.4、发明名称为“闪存器、闪存擦写计数方法、电子设备及计算机存储介质”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及计算机技术领域，更具体地说，涉及一种闪存器、闪存擦写计数方法、电子设备及计算机存储介质。
背景技术
非易失性存储例如NAND flash(闪存)用于长久地保存数据，其生命周期通常是以P/E cycle(编程和擦除周期)的次数来计算，当实际P/E cycle在超出最大值后，非易失性存储就变得不再可靠，保存在其中的数据容易被破坏。
在相关技术中，依赖上层应用或者文件系统来统计闪存的P/E cycle。例如，上层应用或者文件系统基于UBI(Unsorted Block Image)管理系统对闪存块进行管理时，UBI管理系统在其管理的闪存块的主存储区中创建一个用于记录闪存的P/E cycle的字段。但是，不是所有的闪存块都是通过UBI管理系统进行管理的，导致上层应用或者文件系统无法获取这些闪存块的P/E cycle次数。
因此，如何实现上层应用获取任意闪存块的擦写次数是本领域技术人员需要解决的技术问题。
发明内容
本申请的目的在于提供一种闪存器、闪存擦写计数方法、电子设备及计算机存储介质，实现了上层应用获取任意闪存块的擦写次数。
为实现上述目的，本申请提供了一种闪存器，包括多个闪存块，每一闪存块包括多个闪存页，每一闪存页包括主存储区和备用存储区，在所述 闪存块的目标闪存页的备用存储区中定义一个擦写计数字段，用于保存闪存块的擦写次数。
其中，所述擦写计数字段至少包括三个字节。
其中，所述目标闪存页的备用存储区具体为包含坏块信息字段的闪存页的备用存储区。
其中，所述闪存器包括Nand-flash存储器。
为实现上述目的，本申请提供了一种闪存擦写计数方法，用于对上述的闪存器中的目标闪存块进行擦写计数，包括：
通过调用闪存驱动程序完成擦写动作后，判断是否擦写成功；
当擦写成功时，将所述目标闪存块的擦写计数字段的数值增加一。
其中，还包括：
当擦写失败时，判定所述目标闪存块为坏块。
其中，所述判定所述目标闪存块为坏块之后，还包括：
将所述目标闪存块的坏块信息字段置零。
其中，还包括：
从所述目标闪存块的目标闪存页的备用存储区读取擦写计数字段，以获取所述目标闪存块的当前擦写次数。
为实现上述目的，本申请提供了一种电子设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上述闪存擦写计数方法的步骤。
为实现上述目的，本申请提供了一种计算机存储介质，所述计算机存储介质存储有计算机程序，所述计算机程序被处理器执行时，所述处理器实现如权利要求如上所述闪存擦写计数方法的步骤。
通过以上方案可知，本申请提供的一种闪存器，包括多个闪存块，每一闪存块包括多个闪存页，每一闪存页包括主存储区和备用存储区，在所述闪存块的目标闪存页的备用存储区中定义一个擦写计数字段，用于保存闪存块的擦写次数。在本申请中，基于基本的闪存块操作，在每个闪存块的目标闪存页的备用存储区中定义用于记录擦写次数的擦写计数字段，通 过调用闪存驱动程序即可记录擦写次数，不依赖任何上层应用或文件系统。对于任意闪存块，上层应用或文件系统均可以通过读取擦写计数字段获取闪存块的擦写次数。本申请还公开了一种闪存擦写计数方法、电子设备及计算机存储介质，同样能实现上述技术效果。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1为根据一示例性实施例示出的一种闪存器的结构图；
图2为根据一示例性实施例示出的一种闪存擦写计数方法的流程图；
图3为根据一示例性实施例示出的一种电子设备的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。另外，在本申请实施例中，“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
本申请实施例公开了一种闪存器，包括多个闪存块，每一闪存块包括多个闪存页，每一闪存页包括主存储区和备用存储区，在所述闪存块的目 标闪存页的备用存储区中定义一个擦写计数字段，用于保存闪存块的擦写次数。
本实施例中的闪存器可以具体为Nand-flash存储器，参见图1，一个闪存器(One NAND Flash)包括多个存储块，对于其中的一个闪存块(One block)来说，包括多个闪存页，每个闪存页(One page)包括主存储区(Main area)和备用存储区(Spare area)。在图1中，主存储区的大小为2KB，其中包含4个512B的子区域，备用存储区的大小为64B，其中包含4个16B的子区域。备用存储区的一个子区域包含16个字节，其中，BI(Bad block Information)为坏块信息字段，RESERVED为预留字段，LSN(logical Sector Number)为逻辑扇区号，ECC(ECC code for main area data)为主存储区数据的ECC代码，S_ECC(ECC code for LSN data)为LSN数据的ECC代码。
在本实施例中，在每个闪存块的目标闪存页的备用存储区定义一个擦写计数字段，用于保存该闪存块的擦写次数，上层应用或文件系统可以通过读取每个闪存块的擦写计数字段获取该闪存块的擦写次数。擦写计数字段不仅不会影响现有的ONFI(Open NAND Flash Interface)定义，其还可以被包含在将来的ONFI定义中。优选的，所述目标闪存页的备用存储区具体为包含坏块信息字段的闪存页的备用存储区，擦写计数字段至少包括三个字节，例如，在图1中，可以将第14、15和16字节的预留字段设置为擦除次数字段(EC，Erase Counter)。
在本申请实施例中，基于基本的闪存块操作，在每个闪存块的目标闪存页的备用存储区中定义用于记录擦写次数的擦写计数字段，通过调用闪存驱动程序即可记录擦写次数，不依赖任何上层应用或文件系统。对于任意闪存块，上层应用或文件系统均可以通过读取擦写计数字段获取闪存块的擦写次数。
本申请实施例公开了一种闪存擦写计数方法，实现了上层应用获取任意闪存块的擦写次数。
参见图2，根据一示例性实施例示出的一种闪存擦写计数方法的流程图，如图2所示，包括：
S101：通过调用闪存驱动程序完成擦写动作后，判断是否擦写成功；若是，则进入S102；若否，则进入S103；
S102：将所述目标闪存块的擦写计数字段的数值增加一；
S103：判定所述目标闪存块为坏块。
本实施例的目的在于记录上一实施例介绍的闪存器中目标闪存块的擦写次数。本实施例中的闪存驱动程序与现有技术中的闪存驱动程序具有不同的功能，现有技术中的闪存驱动程序只用于对闪存块进行擦写，而本实施例中的闪存驱动程序除了用于对闪存块进行擦写，还用于记录闪存块的擦写次数。在具体实施中，电子设备通过调用闪存驱动程序在每次完成擦写动作后，紧接着判断是否擦写成功；若是，则将擦写计数字段的数值增加一；若否，则判定目标闪存块为坏块，优选的，将所述目标闪存块中的坏块信息字段置零，即将图1中BI字段置零，表示该目标闪存块为坏块。
上层应用或文件系统获取目标闪存块的擦写次数的过程为：从所述目标闪存块的目标闪存页的备用存储区读取擦写计数字段，以获取所述目标闪存块的当前擦写次数。在具体实施中，上层应用或文件系统可以通过读取目标闪存块的目标闪存页的备用存储区中的擦写计数字段，获取该目标闪存块的当前擦写次数，进而根据该目标闪存块的当前擦写次数决定写入数据时的负载均衡算法，或者统计所有闪存块的使用强度，或者推断是否有频繁的闪存擦写动作。需要说明的是，记录闪存块擦写次数的电子设备与获取闪存块擦写次数的电子设备可以为相同的电子设备，也可以为不同的电子设备。
本申请实施例提供闪存擦写计数方法，基于基本的闪存块操作，在目标闪存块的目标闪存页的备用存储区中定义用于记录擦写次数的擦写计数字段，通过调用闪存驱动程序即可记录擦写次数，不依赖任何上层应用或文件系统。对于任意闪存块，上层应用或文件系统均可以通过读取擦写计数字段获取闪存块的擦写次数。
基于上述程序模块的硬件实现，且为了实现本申请实施例的方法，本申请实施例还提供了一种电子设备，图3为根据一示例性实施例示出的一种电子设备的结构图，如图3所示，电子设备包括：
通信接口1，能够与其它设备比如网络设备等进行信息交互；
处理器2，与通信接口1连接，以实现与其它设备进行信息交互，用于运行计算机程序时，执行上述一个或多个技术方案提供的闪存擦写计数方法。而所述计算机程序存储在存储器3上。
当然，实际应用时，电子设备中的各个组件通过总线系统4耦合在一起。可理解，总线系统4用于实现这些组件之间的连接通信。总线系统4除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图3中将各种总线都标为总线系统4。
本申请实施例中的存储器3用于存储各种类型的数据以支持电子设备的操作。这些数据的示例包括：用于在电子设备上操作的任何计算机程序。
可以理解，存储器3可以是易失性存储器或非易失性存储器，也可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(ROM，Read Only Memory)、可编程只读存储器(PROM，Programmable Read-Only Memory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only Memory)、磁性随机存取存储器(FRAM，ferromagnetic random access memory)、快闪存储器(Flash Memory)、磁表面存储器、光盘、或只读光盘(CD-ROM，Compact Disc Read-Only Memory)；磁表面存储器可以是磁盘存储器或磁带存储器。易失性存储器可以是随机存取存储器(RAM，Random Access Memory)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(SRAM，Static Random Access Memory)、同步静态随机存取存储器(SSRAM，Synchronous Static Random Access Memory)、动态随机存取存储器(DRAM，Dynamic Random Access Memory)、同步动态随机存取存储器(SDRAM，Synchronous Dynamic Random Access Memory)、双倍数据速率同步动态随机存取存储器 (DDRSDRAM，Double Data Rate Synchronous Dynamic Random Access Memory)、增强型同步动态随机存取存储器(ESDRAM，Enhanced Synchronous Dynamic Random Access Memory)、同步连接动态随机存取存储器(SLDRAM，SyncLink Dynamic Random Access Memory)、直接内存总线随机存取存储器(DRRAM，Direct Rambus Random Access Memory)。本申请实施例描述的存储器3旨在包括但不限于这些和任意其它适合类型的存储器。
上述本申请实施例揭示的方法可以应用于处理器2中，或者由处理器2实现。处理器2可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器2中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器2可以是通用处理器、DSP，或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。处理器2可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本申请实施例所公开的方法的步骤，可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于存储介质中，该存储介质位于存储器3，处理器2读取存储器3中的程序，结合其硬件完成前述方法的步骤。
处理器2执行所述程序时实现本申请实施例的各个方法中的相应流程，为了简洁，在此不再赘述。
在示例性实施例中，本申请实施例还提供了一种存储介质，即计算机存储介质，具体为计算机可读存储介质，例如包括存储计算机程序的存储器3，上述计算机程序可由处理器2执行，以完成前述方法所述步骤。计算机可读存储介质可以是FRAM、ROM、PROM、EPROM、EEPROM、Flash Memory、磁表面存储器、光盘、或CD-ROM等存储器。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤； 而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
或者，本申请上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台电子设备(可以是个人计算机、服务器、或者网络设备等)执行本申请各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

  1. 一种闪存器，包括多个闪存块，每一闪存块包括多个闪存页，每一闪存页包括主存储区和备用存储区，其特征在于，在所述闪存块的目标闪存页的备用存储区中定义一个擦写计数字段，用于保存闪存块的擦写次数。
  2. 根据权利要求1所述的闪存器，其特征在于，所述擦写计数字段至少包括三个字节。
  3. 根据权利要求1所述的闪存器，其特征在于，所述目标闪存页的备用存储区具体为包含坏块信息字段的闪存页的备用存储区。
  4. 根据权利要求1所述的闪存器，其特征在于，所述闪存器包括Nand-flash存储器。
  5. 一种闪存擦写计数方法，用于对如权利要求1-4任一项所述的闪存器中的目标闪存块进行擦写计数，其特征在于，包括：
    通过调用闪存驱动程序完成擦写动作后，判断是否擦写成功；
    当擦写成功时，将所述目标闪存块的擦写计数字段的数值增加一。
  6. 根据权利要求5所述的闪存擦写计数方法，其特征在于，还包括：
    当擦写失败时，判定所述目标闪存块为坏块。
  7. 根据权利要求6所述的闪存擦写计数方法，其特征在于，所述判定所述目标闪存块为坏块之后，还包括：
    将所述目标闪存块的坏块信息字段置零。
  8. 根据权利要求5所述的闪存擦写计数方法，其特征在于，还包括：
    从所述目标闪存块的目标闪存页的备用存储区读取擦写计数字段，以获取所述目标闪存块的当前擦写次数。
  9. 一种电子设备，其特征在于，包括：
    存储器，用于存储计算机程序；
    处理器，用于执行所述计算机程序时实现如权利要求5至8任一项所述闪存擦写计数方法的步骤。
  10. 一种计算机存储介质，其特征在于，所述计算机存储介质存储有计算机程序，所述计算机程序被处理器执行时，所述处理器实现如权利要求5至8任一项所述闪存擦写计数方法的步骤。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117409843A (zh) * 2023-12-14 2024-01-16 合肥康芯威存储技术有限公司 快闪存储器的质量分析方法、装置、电子设备及介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060155917A1 (en) * 2005-01-13 2006-07-13 Stmicroelectronics S.R.L. Optimizing write/erase operations in memory devices
CN110729014A (zh) * 2019-10-17 2020-01-24 深圳忆联信息系统有限公司 Ssd存储擦除计数表备份的方法、装置、计算机设备及存储介质
CN110865772A (zh) * 2019-11-11 2020-03-06 深圳忆联信息系统有限公司 保护系统数据物理块擦除计数值的方法、装置、计算机设备及存储介质
CN113190470A (zh) * 2021-05-21 2021-07-30 恒宝股份有限公司 一种flash芯片存储区及其高性能防掉电读写方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060155917A1 (en) * 2005-01-13 2006-07-13 Stmicroelectronics S.R.L. Optimizing write/erase operations in memory devices
CN110729014A (zh) * 2019-10-17 2020-01-24 深圳忆联信息系统有限公司 Ssd存储擦除计数表备份的方法、装置、计算机设备及存储介质
CN110865772A (zh) * 2019-11-11 2020-03-06 深圳忆联信息系统有限公司 保护系统数据物理块擦除计数值的方法、装置、计算机设备及存储介质
CN113190470A (zh) * 2021-05-21 2021-07-30 恒宝股份有限公司 一种flash芯片存储区及其高性能防掉电读写方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117409843A (zh) * 2023-12-14 2024-01-16 合肥康芯威存储技术有限公司 快闪存储器的质量分析方法、装置、电子设备及介质
CN117409843B (zh) * 2023-12-14 2024-03-22 合肥康芯威存储技术有限公司 快闪存储器的质量分析方法、装置、电子设备及介质

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Publication number Publication date
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