WO2023007556A1 - 差動増幅回路 - Google Patents

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智章 松田
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Definitions

  • the present invention relates to a differential amplifier circuit used for an error amplifier or comparator that is a component of a DCDC converter, for example.
  • the differential amplifier in order to provide a differential amplifier that optimizes the current supply capability according to the potential difference of the input differential signal, the differential amplifier has a current driving capability according to the potential difference of the input voltage. It has a differential amplifier, an adjustment section that outputs an adjustment signal having a voltage amplitude corresponding to the potential difference of the input voltage, and a current source that adjusts the current drive capability of the differential amplifier in accordance with the adjustment signal.
  • the adjustment unit is characterized in that the adjustment of the voltage value of the adjustment signal is started when the potential difference between the differential signals becomes equal to or greater than the set value.
  • An object of the present invention is to solve the above problems, for example, in a differential amplifier circuit used for an error amplifier or a comparator, which is a component of a DCDC converter, to achieve both low current consumption and high speed operation without increasing the circuit area. It is to be realized.
  • a differential amplifier circuit includes including a differential input circuit including first and second transistors; A differential amplifier circuit for amplifying and outputting a difference voltage between a first input voltage applied to the control terminal of the first transistor and a second input voltage applied to the control terminal of the second transistor. and
  • the differential input circuit is A P-channel depletion type transistor having a gate connected to the control terminal of the first transistor and a source connected to the control terminal of the second transistor, and operating as a bias current source for the differential amplifier circuit. including.
  • the differential input circuit includes the gate connected to the control terminal of the first transistor and the source connected to the control terminal of the second transistor. and a P-channel depletion mode transistor operating as a bias current source for the differential amplifier circuit. Therefore, in a differential amplifier circuit used for an error amplifier or a comparator, which is a component of a DCDC converter, both low current consumption and high speed operation can be achieved without increasing the circuit area.
  • FIG. 2 is a circuit diagram showing a configuration example of a differential amplifier circuit 1 according to Embodiment 1;
  • FIG. 2 is a graph showing an example of drain-source current Ids characteristics with respect to source-gate voltage Vgs of P-channel depletion type MOS transistor Q10 of FIG. 1;
  • FIG. 5 is a circuit diagram showing a configuration example of a linear regulator 10 using the differential amplifier circuit 1 according to a second embodiment;
  • Embodiments according to the present invention have the following features for error amplifiers (error amplifiers) or comparators (comparators) used in DCDC converters that require low current consumption and high-speed operation.
  • a P-channel depletion type transistor with a threshold value of about 0 V is used as the bias current source, and the two input terminals of the differential input stage are connected to the gate and source of the P-channel depletion type transistor. , a current corresponding to the potential difference between the two input terminals is automatically and seamlessly supplied to the circuit by the P-channel depletion type transistor.
  • FIG. 1 is a circuit diagram showing a configuration example of a differential amplifier circuit 1 according to the first embodiment.
  • the differential amplifier circuit 1 comprises a differential input circuit DI and a source-grounded amplifier circuit SA.
  • the differential input circuit DI includes a current mirror load circuit including P-channel MOS (Metal-Oxide Semiconductor) field effect transistors (hereinafter referred to as PMOS transistors or MOS transistors) Q1 and Q2, and a non-inverting input terminal T1.
  • PMOS transistors or MOS transistors P-channel MOS field effect transistors
  • NMOS transistors or MOS transistors N-channel MOS field effect transistors (hereinafter referred to as NMOS transistors or MOS transistors) Q4 and Q5 forming a pair of differential pairs, and P-channel depletion type MOS field effect transistors (hereinafter referred to as depletion type (referred to as PMOS transistor or MOS transistor) Q10 and a bias current source circuit including NMOS transistors Q6 and Q8.
  • the source-grounded amplifier circuit SA includes a PMOS transistor Q3, an NMOS transistor Q7, and an output terminal T3.
  • three NMOS transistors Q6, Q7, and Q8 constitute a current mirror circuit CM, which operates as a bias current source for the differential amplifier circuit 1 and the source-grounded amplifier circuit SA.
  • the power supply voltage VDD is grounded via the source and drain of the MOS transistor Q1, the drain and source of the MOS transistor Q4, and the drain and source of the MOS transistor Q6, and the source and drain of the MOS transistor Q2. , and is grounded through the drain and source of the MOS transistor Q5 and the drain and source of the MOS transistor Q6. Also, the power supply voltage VDD is grounded via the source and drain of the MOS transistor Q3 and the drain and source of the MOS transistor Q7.
  • the gate of MOS transistor Q1 and the gate of MOS transistor Q2 are connected to each other and to the drain of MOS transistor Q1.
  • the drain of MOS transistor Q2 is connected to the gate of MOS transistor Q3.
  • the non-inverting input terminal T1 to which the input voltage VINP is applied is connected to the gate (control terminal) of the MOS transistor Q5 and the gate (control terminal) of the MOS transistor Q10.
  • An inverting input terminal T2 to which the input voltage VINN is applied is connected to the gate of the MOS transistor Q4 and the source of the MOS transistor Q10.
  • the drain of the MOS transistor Q10 is connected to the drain of the MOS transistor Q8 and also to the gates of the MOS transistors Q6, Q7 and Q8.
  • the sources of MOS transistors Q6, Q7 and Q8 are grounded.
  • the MOS transistors Q6, Q7 and Q8 form a current mirror circuit, and the respective drain-source currents of the MOS transistors Q6 and Q7 correspond in proportion to the bias current which is the drain-source current flowing through the MOS transistor Q8. flow like
  • the differential amplifier circuit 1 configured as described above subtracts the input voltage VINN input to the inverting input terminal T2 from the input voltage VINP input to the non-inverting input terminal T1, and amplifies the difference voltage resulting from the subtraction. The resulting voltage is output from the output terminal T3 as the output voltage VOUT.
  • the differential amplifier circuit 1 has a two-stage configuration of a differential input circuit DI and a source-grounded amplifier circuit SA, which are components of a general error amplifier. It is characterized by adopting a depletion type PMOS transistor Q10. It is desirable that the threshold voltage of the depletion type PMOS transistor Q10 is close to 0V in order to achieve both low current consumption and high speed operation.
  • an output voltage and a reference voltage are often connected to input terminals T1 and T2, respectively.
  • the depletion type PMOS transistor Q10 When the output voltage exceeds the reference voltage, that is, when the gate voltage of the depletion type PMOS transistor Q10 is higher than the source voltage, the depletion type PMOS transistor Q10 is turned off and the bias current supplied to the differential amplifier circuit 1 is Limited.
  • the output voltage is lower than the reference voltage, that is, when the gate voltage of the depletion type PMOS transistor Q10 is lower than the source voltage, the depletion type PMOS transistor Q10 is turned on and the bias current supplied to the differential amplifier circuit 1 is To increase.
  • the gate-source voltage Vgs of the depletion-type PMOS transistor Q10 widens, and the bias current supplied to the differential amplifier circuit 1 further increases. .
  • FIG. 2 is a graph showing an example of drain-source current Ids characteristics (hereinafter referred to as current-voltage characteristics) with respect to the source-gate voltage Vgs of the depletion type PMOS transistor Q10 of FIG.
  • the drain-source current Ids generated from the current-voltage characteristics of FIG. 2 is 1 nA. Also, when the source-gate voltage Vgs is 0.2V, the generated drain-source current Ids is 1 ⁇ A. That is, the current generated by the magnitude relationship between the gate voltage and the source voltage of the depletion type PMOS transistor Q10 differs by an order of magnitude.
  • the depletion-type PMOS transistor Q10 with a threshold value of about 0 V is used as a bias current source for the differential amplifier circuit 1 used in a DCDC converter that requires low current consumption and high-speed operation.
  • the current corresponding to the potential difference between the two input terminals T1 and T2 is a depletion type It is automatically and seamlessly supplied to the differential amplifier circuit 1 by the PMOS transistor Q10.
  • both low current consumption and high-speed operation can be achieved without increasing the circuit area.
  • Patent Document 1 (Difference from Patent Document 1)
  • the bias current source of the differential input stage is reduced when the voltage difference of the input differential signals is small, and the voltage of the differential signal is reduced. It is disclosed to increase when the difference is large. It is certainly similar to this embodiment in terms of achieving both low current consumption and high-speed operation. However, as described above, the problem of increased circuit area has not been resolved.
  • a depletion-type PMOS transistor Q10 having a threshold value of about 0 V is employed as the bias current source of the differential amplifier circuit 1, and two input terminals T1 and T2 of the differential input circuit DI are used. is connected to the gate and source of the depletion type PMOS transistor Q10, the current corresponding to the potential difference between the two input terminals T1 and T2 is automatically and seamlessly supplied to the differential amplifier circuit 1 by the depletion type PMOS transistor Q10. supplied. Therefore, in the differential amplifier circuit 1, which is a component of the DCDC converter, both low current consumption and high speed operation can be achieved without increasing the circuit area.
  • FIG. 3 is a circuit diagram showing a configuration example of a three-terminal linear regulator 10 using the differential amplifier circuit 1 according to the second embodiment.
  • Linear regulator 10 is an example of a regulator or a DCDC converter.
  • a regulator or a DCDC converter is an example of a power converter.
  • the linear regulator 10 includes an input terminal T11, an output terminal T12, a ground terminal T13, a reference voltage source 11, a differential amplifier circuit 1, an output driver transistor Q20, and voltage dividing resistors R1 and R2. configured with The output voltage Vout of the output terminal T12 of the linear regulator 10 is divided by the voltage dividing resistors R1 and R2, and the divided voltage is applied to the non-inverting input terminal of the differential amplifier circuit 1 as the feedback voltage Vfb. A reference voltage Vref from a reference voltage source 11 is applied to the inverting input terminal of the differential amplifier circuit 1 .
  • the differential amplifier circuit 1 amplifies the difference voltage (Vfb-Vref) between the non-inverting input terminal and the inverting input terminal and applies it as a gate control voltage to the gate of the output driver transistor Q20, thereby increasing the current flowing through the output driver transistor Q20. is controlled to control the output voltage Vout.
  • the input voltage Vin from the input voltage source 21 is applied to the input terminal T11 of the linear regulator 10 via the input capacitor C1.
  • the linear regulator 10 controls the output voltage Vout to a predetermined output voltage Vout, and the controlled output voltage Vout is output to the load 22 via the output capacitor C2.
  • the differential amplifier circuit 1 of FIG. 1 is used as an error amplifier. can be realized without increasing the circuit area.
  • the differential amplifier circuit 1 is configured using the MOS transistors Q1 to Q8, but the present invention is not limited to this, and the differential amplifier circuit may be configured using transistors such as bipolar transistors. good too.
  • the differential input circuit is connected to the gate connected to the control terminal of the first transistor and the control terminal of the second transistor. and a P-channel depletion mode transistor having a connected drain and operating as a bias current source for the differential amplifier circuit. Therefore, in a differential amplifier circuit used in, for example, an error amplifier or a comparator that is a component of a DCDC converter, both low current consumption and high-speed operation can be achieved without increasing the circuit area. be able to.
  • Differential amplifier circuit 10 Linear regulator 11 Reference voltage source 21 Input voltage source 22 Load C1 Input capacitor C2 Output capacitor CM Current mirror circuit DI Differential input circuit Q1 to Q8 MOS transistor Q10 P-channel depletion type MOS transistor (depletion type PMOS transistor ) Q20 Output driver transistors R1, R2 Voltage dividing resistor SA Source-grounded amplifier circuit T1 Non-inverting input terminal T2 Inverting input terminal T3 Output terminal T11 Input terminal T12 Output terminal T13 Ground terminal

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Abstract

本発明の差動増幅回路（１）は、第１及び第２のトランジスタ（Ｑ４，Ｑ５）を含む差動入力回路（ＤＩ）を含み、前記第１のトランジスタ（Ｑ５）の制御端子に印加される第１の入力電圧（ＶＩＮＰ）と、前記第２のトランジスタ（Ｑ４）の制御端子に印加される第２の入力電圧（ＶＩＮＮ）との差電圧を増幅して出力する。前記差動入力回路（ＤＩ）は、前記第１のトランジスタ（Ｑ５）の制御端子に接続されたゲートと、前記第２のトランジスタ（Ｑ４）の制御端子に接続されたソースとを有し、前記差動増幅回路（１）のバイアス電流源として動作するＰチャネルデプレッション型トランジスタ（Ｑ１０）を含む。

Description

差動増幅回路
　本発明は、例えばＤＣＤＣコンバータの構成要素であるエラーアンプ又はコンパレータに用いる差動増幅回路に関する。
　近年、ＤＣＤＣコンバータの低消費化が求められている。ＤＣＤＣコンバータの構成要素であるエラーアンプ又はコンパレータの低消費化技術として、ＤＣＤＣコンバータの負荷が小さい場合にエラーアンプ又はコンパレータに供給されるバイアス電流を制限することで低消費電流とし、負荷が大きい場合にエラーアンプ又はコンパレータに供給されるバイアス電流を増やすことで高速動作を可能にする技術が既に知られている。
　例えば特許文献１では、入力差動信号の電位差に応じて電流供給能力を最適化する差動増幅装置を提供するために、差動増幅装置は、入力電圧の電位差に応じた電流駆動能力を有する差動アンプと、入力電圧の電位差に応じた電圧振幅を有する調整信号を出力する調整部と、差動アンプの電流駆動能力を調整信号に応じて調整する電流源とを有する。ここで、調整部において、差動信号間の電位差が設定値以上となった場合に調整信号の電圧値の調整が開始されることを特徴としている。
特開２０１１－０３５８４５号公報
　しかし、今までの電流切り替え技術は、バイアス電流を変更するための電流源とスイッチの役割を果たすトランジスタを追加で配置する必要があり、低消費電流と高速動作を両立させるためには回路面積が大きくなるという問題があった。
　また、ＬＤＯ（Low Drop-Out）レギュレータ向けの技術のようにシームレスに負荷に応じたバイアス電流を増加させようとすると、ＤＣＤＣコンバータの場合はインダクタ電流を監視する必要があり、専用の回路が必要となるなど、やはり回路面積が大きくなるという問題があった。
　本発明の目的は以上の問題点を解決し、例えばＤＣＤＣコンバータの構成要素であるエラーアンプ又はコンパレータに用いる差動増幅回路において、低消費電流と高速動作の両立を、回路面積を大きくすることなく実現することにある。
　本発明の一態様に係る差動増幅回路は、
　第１及び第２のトランジスタを含む差動入力回路を含み、
　前記第１のトランジスタの制御端子に印加される第１の入力電圧と、前記第２のトランジスタの制御端子に印加される第２の入力電圧との差電圧を増幅して出力する差動増幅回路であって、
　前記差動入力回路は、
　前記第１のトランジスタの制御端子に接続されたゲートと、前記第２のトランジスタの制御端子に接続されたソースとを有し、前記差動増幅回路のバイアス電流源として動作するＰチャネルデプレッション型トランジスタを含む。
　従って、本発明に係る差動増幅回路によれば、前記差動入力回路が、前記第１のトランジスタの制御端子に接続されたゲートと、前記第２のトランジスタの制御端子に接続されたソースとを有し、前記差動増幅回路のバイアス電流源として動作するＰチャネルデプレッション型トランジスタを含む。それ故、例えばＤＣＤＣコンバータの構成要素であるエラーアンプ又はコンパレータに用いる差動増幅回路において、低消費電流と高速動作の両立を、回路面積を大きくすることなく実現することができる。
実施形態１に係る差動増幅回路１の構成例を示す回路図である。 図１のＰチャネルデプレッション型ＭＯＳトランジスタＱ１０のソース－ゲート間電圧Ｖｇｓに対するドレイン－ソース電流Ｉｄｓ特性の一例を示すグラフである。 実施形態２に係る、差動増幅回路１を用いたリニアレギュレータ１０の構成例を示す回路図である。
　以下、本発明に係る実施形態及び変形例について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。
（発明者の知見）
　本発明に係る実施形態は、低消費電流と高速動作が求められるＤＣＤＣコンバータに用いられるエラーアンプ（誤差増幅器）又はコンパレータ（比較器）に際して、以下の特徴を有する。本実施形態では、バイアス電流源として、しきい値が０Ｖ近辺のＰチャネルデプレッション型トランジスタを採用し、差動入力段の２つの入力端子をそのＰチャネルデプレッション型トランジスタのゲートとソースに接続することで、２つの入力端子の電位差に応じた電流がＰチャネルデプレッション型トランジスタにより自動的にかつシームレスに回路に供給される構成にしたことが特徴になっている。
　以下、本実施形態の実施形態及び変形例について、図面を参照して詳細に説明する。
（実施形態１）
　図１は実施形態１に係る差動増幅回路１の構成例を示す回路図である。図１において、差動増幅回路１は、差動入力回路ＤＩと、ソース接地増幅回路ＳＡとを備えて構成される。ここで、差動入力回路ＤＩは、ＰチャネルＭＯＳ（Metal-Oxide Semiconductor）電界効果トランジスタ（以下、ＰＭＯＳトランジスタ又はＭＯＳトランジスタという。）Ｑ１，Ｑ２を含むカレントミラー負荷回路と、非反転入力端子Ｔ１と、反転入力端子Ｔ２と、一対の差動対を構成するＮチャネルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタ又はＭＯＳトランジスタという。）Ｑ４，Ｑ５と、Ｐチャネルデプレッション型ＭＯＳ電界効果トランジスタ（以下、デプレッション型ＰＭＯＳトランジスタ又はＭＯＳトランジスタという。）Ｑ１０と、ＮＭＯＳトランジスタＱ６，Ｑ８を含むバイアス電流源回路とを備えて構成される。また、ソース接地増幅回路ＳＡは、ＰＭＯＳトランジスタＱ３と、ＮＭＯＳトランジスタＱ７と、出力端子Ｔ３とを備えて構成される。ここで、３個のＮＭＯＳトランジスタＱ６，Ｑ７，Ｑ８によりカレントミラー回路ＣＭを構成し、差動増幅回路１及びソース接地増幅回路ＳＡのバイアス電流源として動作する。
　図１において、電源電圧ＶＤＤは、ＭＯＳトランジスタＱ１のソース及びドレインと、ＭＯＳトランジスタＱ４のドレイン及びソースと、ＭＯＳトランジスタＱ６のドレイン及びソースとを介して接地されるとともに、ＭＯＳトランジスタＱ２のソース及びドレインと、ＭＯＳトランジスタＱ５のドレイン及びソースと、ＭＯＳトランジスタＱ６のドレイン及びソースとを介して接地される。また、電源電圧ＶＤＤは、ＭＯＳトランジスタＱ３のソース及びドレインと、ＭＯＳトランジスタＱ７のドレイン及びソースとを介して接地される。ＭＯＳトランジスタＱ１のゲートとＭＯＳトランジスタＱ２のゲートは互いに接続されるとともに、ＭＯＳトランジスタＱ１のドレインに接続される。ＭＯＳトランジスタＱ２のドレインはＭＯＳトランジスタＱ３のゲートに接続される。
　差動入力回路ＤＩにおいて、入力電圧ＶＩＮＰが印加される非反転入力端子Ｔ１はＭＯＳトランジスタＱ５のゲート（制御端子）及びＭＯＳトランジスタＱ１０のゲート（制御端子）に接続される。また、入力電圧ＶＩＮＮが印加される反転入力端子Ｔ２はＭＯＳトランジスタＱ４のゲート及びＭＯＳトランジスタＱ１０のソースに接続される。
　カレントミラー回路ＣＭにおいて、ＭＯＳトランジスタＱ１０のドレインは、ＭＯＳトランジスタＱ８のドレインに接続されるとともに、ＭＯＳトランジスタＱ６，Ｑ７，Ｑ８の各ゲートに接続される。ＭＯＳトランジスタＱ６，Ｑ７，Ｑ８のソースは接地される。ここで、ＭＯＳトランジスタＱ６，Ｑ７，Ｑ８はカレントミラー回路を構成し、ＭＯＳトランジスタＱ６，Ｑ７の各ドレイン－ソース電流は、ＭＯＳトランジスタＱ８の流れるドレイン－ソース電流であるバイアス電流に比例して対応するように流れる。
　以上のように構成された差動増幅回路１は、非反転入力端子Ｔ１に入力される入力電圧ＶＩＮＰから、反転入力端子Ｔ２に入力される入力電圧ＶＩＮＮを減算し、減算結果の差電圧を増幅した電圧を出力電圧ＶＯＵＴとして出力端子Ｔ３から出力する。
　本実施形態に係る差動増幅回路１は、一般的なエラーアンプの構成要素である差動入力回路ＤＩとソース接地増幅回路ＳＡの２段構成において、差動増幅回路１のバイアス電流源として、デプレッション型ＰＭＯＳトランジスタＱ１０を採用したことを特徴とする。なお、低消費電流と高速動作を両立するにあたり、デプレッション型ＰＭＯＳトランジスタＱ１０のしきい値電圧は０Ｖに近い方が望ましい。
　例えばＤＣＤＣコンバータのＶＦＭ制御コンパレータの場合、入力端子Ｔ１，Ｔ２にはそれぞれ出力電圧と基準電圧が接続されることが多い。出力電圧が基準電圧を上回っている場合、すなわちデプレッション型ＰＭＯＳトランジスタＱ１０のゲート電圧がソース電圧よりも高い場合、デプレッション型ＰＭＯＳトランジスタＱ１０はオフ状態となり、差動増幅回路１に供給されるバイアス電流は制限される。出力電圧が基準電圧を下回っている場合、すなわちデプレッション型ＰＭＯＳトランジスタＱ１０のゲート電圧がソース電圧よりも低い場合、デプレッション型ＰＭＯＳトランジスタＱ１０はオン状態となり、差動増幅回路１に供給されるバイアス電流は増加する。出力電圧が基準電圧を下回っていて、しかもその差が大きい場合、デプレッション型ＰＭＯＳトランジスタＱ１０のゲート－ソース間電圧Ｖｇｓが広がることになり、差動増幅回路１に供給されるバイアス電流はより増大する。
　図２は、図１のデプレッション型ＰＭＯＳトランジスタＱ１０のソース－ゲート間電圧Ｖｇｓに対するドレイン－ソース電流Ｉｄｓ特性（以下、電流電圧特性という。）の一例を示すグラフである。
　図２から明らかなように、ソース－ゲート間電圧Ｖｇｓが－０．２Ｖのとき、図２の電流電圧特性から発生するドレイン－ソース電流Ｉｄｓは１ｎＡである。また、ソース－ゲート間電圧Ｖｇｓが０．２Ｖのとき、発生するドレイン－ソース電流Ｉｄｓは１μＡである。すなわちデプレッション型ＰＭＯＳトランジスタＱ１０のゲート電圧とソース電圧の大小関係により発生する電流は桁違いに異なることになる。
　以上説明したように、本実施形態によれば、低消費電流と高速動作が求められるＤＣＤＣコンバータに用いられる差動増幅回路１のバイアス電流源として、しきい値が０Ｖ近辺のデプレッション型ＰＭＯＳトランジスタＱ１０を採用し、差動入力回路ＤＩの２つの入力端子Ｔ１，Ｔ２をそのデプレッション型ＰＭＯＳトランジスタＱ１０のゲートとソースに接続することで、２つの入力端子Ｔ１，Ｔ２の電位差に応じた電流がデプレッション型ＰＭＯＳトランジスタＱ１０により、自動的にかつシームレスに差動増幅回路１に供給される。これにより、差動増幅回路１において、低消費電流と高速動作の両立を、回路面積を大きくすることなく実現できる。
（特許文献１との相違点）
　特許文献１には、低消費電流と高速動作を両立させることが目的で、差動入力段のバイアス電流源をその入力される差動信号の電圧差が小さい時は小さく、差動信号の電圧差が大きい時は大きくすることが開示されている。本実施形態とは確かに低消費電流と高速動作を両立させる点では似ている点がある。しかし、上述のように、回路面積が大きくなるという問題は解消できていない。
　これに対して、本実施形態では、差動増幅回路１のバイアス電流源として、しきい値が０Ｖ近辺のデプレッション型ＰＭＯＳトランジスタＱ１０を採用し、差動入力回路ＤＩの２つの入力端子Ｔ１，Ｔ２をそのデプレッション型ＰＭＯＳトランジスタＱ１０のゲートとソースに接続することで、２つの入力端子Ｔ１，Ｔ２の電位差に応じた電流がデプレッション型ＰＭＯＳトランジスタＱ１０により、自動的にかつシームレスに差動増幅回路１に供給される。従って、ＤＣＤＣコンバータの構成要素である差動増幅回路１において、低消費電流と高速動作の両立を、回路面積を大きくすることなく実現することができる。
（実施形態２）
　図３は実施形態２に係る、差動増幅回路１を用いた三端子リニアレギュレータ１０の構成例を示す回路図である。リニアレギュレータ１０は、レギュレータ又はＤＣＤＣコンバータの一例である。また、レギュレータ又はＤＣＤＣコンバータは、電力変換装置の一例である。
　図３において、リニアレギュレータ１０は、入力端子Ｔ１１と、出力端子Ｔ１２と、接地端子Ｔ１３と、基準電圧源１１と、差動増幅回路１と、出力ドライバトランジスタＱ２０と、分圧抵抗Ｒ１，Ｒ２とを備えて構成される。リニアレギュレータ１０の出力端子Ｔ１２の出力電圧Ｖｏｕｔは分圧抵抗Ｒ１，Ｒ２により分圧され、分圧された電圧が帰還電圧Ｖｆｂとして差動増幅回路１の非反転入力端子に印加される。差動増幅回路１の反転入力端子には基準電圧源１１からの基準電圧Ｖｒｅｆが印加される。差動増幅回路１は非反転入力端子と反転入力端子の差電圧（Ｖｆｂ－Ｖｒｅｆ）を増幅してゲート制御電圧として出力ドライバトランジスタＱ２０のゲートに印加され、これにより、出力ドライバトランジスタＱ２０に流れる電流を制御することで、出力電圧Ｖｏｕｔを制御する。
　以上のように構成されたリニアレギュレータ１０において、入力電圧源２１からの入力電圧Ｖｉｎは入力コンデンサＣ１を介してリニアレギュレータ１０の入力端子Ｔ１１に印加される。リニアレギュレータ１０は、出力電圧Ｖｏｕｔが所定の出力電圧Ｖｏｕｔになるように制御し、制御された出力電圧Ｖｏｕｔは出力コンデンサＣ２を介して負荷２２に出力される。
　図３のリニアレギュレータ１０では、誤差増幅器として図１の差動増幅回路１を用いているので、上述のように、ＤＣＤＣコンバータの構成要素である差動増幅回路１において、低消費電流と高速動作の両立を、回路面積を大きくすることなく実現することができる。
(変形例）
　以上の実施形態において、Ｐチャネルデプレッション型ＭＯＳトランジスタＱ１０を用いているが、本発明はこれに限らず、種々のＰチャネルデプレッション型トランジスタを用いてもよい。
　以上の実施形態において、ＭＯＳトランジスタＱ１～Ｑ８を用いて差動増幅回路１を構成しているが、本発明はこれに限らず、バイポーラトランジスタなどのトランジスタを用いて差動増幅回路を構成してもよい。
　以上詳述したように、本発明に係る差動増幅回路によれば、前記差動入力回路が、前記第１のトランジスタの制御端子に接続されたゲートと、前記第２のトランジスタの制御端子に接続されたドレインとを有し、前記差動増幅回路のバイアス電流源として動作するＰチャネルデプレッション型トランジスタを含む。それ故、例えばＤＣＤＣコンバータの構成要素であるエラーアンプ（誤差増幅器）又はコンパレータ（比較器）に用いる差動増幅回路において、低消費電流と高速動作の両立を、回路面積を大きくすることなく実現することができる。
１　差動増幅回路
１０　リニアレギュレータ
１１　基準電圧源
２１　入力電圧源
２２　負荷
Ｃ１　入力コンデンサ
Ｃ２　出力コンデンサ
ＣＭ　カレントミラー回路
ＤＩ　差動入力回路
Ｑ１～Ｑ８　ＭＯＳトランジスタ
Ｑ１０　Ｐチャネルデプレッション型ＭＯＳトランジスタ（デプレッション型ＰＭＯＳトランジスタ）
Ｑ２０　出力ドライバトランジスタ
Ｒ１，Ｒ２　分圧抵抗
ＳＡ　ソース接地増幅回路
Ｔ１　非反転入力端子
Ｔ２　反転入力端子
Ｔ３　出力端子
Ｔ１１　入力端子
Ｔ１２　出力端子
Ｔ１３　接地端子

Claims (5)

  1. 　第１及び第２のトランジスタを含む差動入力回路を含み、
    　前記第１のトランジスタの制御端子に印加される第１の入力電圧と、前記第２のトランジスタの制御端子に印加される第２の入力電圧との差電圧を増幅して出力する差動増幅回路であって、
    　前記差動入力回路は、
    　前記第１のトランジスタの制御端子に接続されたゲートと、前記第２のトランジスタの制御端子に接続されたソースとを有し、前記差動増幅回路のバイアス電流源として動作するＰチャネルデプレッション型トランジスタを含む、差動増幅回路。
  2. 　前記第１及び第２のトランジスタはそれぞれＭＯＳ電界効果トランジスタであり、
    　前記Ｐチャネルデプレッション型トランジスタはＰチャネルデプレッション型ＭＯＳ電界効果トランジスタである、請求項１に記載の差動増幅回路。
  3. 　請求項１又は２に記載の差動増幅回路を含む、電力変換装置。
  4. 　前記電力変換装置は、レギュレータである、
    請求項３に記載の電力変換装置。
  5. 　前記電力変換装置は、ＤＣＤＣコンバータである、
    請求項３に記載の電力変換装置。
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