WO2022241998A1 - 熔丝结构及其制作方法 - Google Patents

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WO2022241998A1
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Definitions

  • the present application relates to a fuse structure and a manufacturing method thereof.
  • Fuse memory cells are widely used in integrated circuits for repair work, and their classic structure is a structure in which the control gate structure and the fuse gate are separated.
  • the first aspect of the present application provides a fuse structure, including:
  • a fin on the substrate including a first fin region
  • the gate stack structure includes a first gate stack and a second gate stack, the first gate stack covers the first fin region, and the second gate stack covers the The first gate stack, and the first gate stack is used to receive a first gate voltage, the second gate stack is used to receive a second gate voltage, the first gate voltage is greater than the second gate voltage.
  • the second aspect of the present application provides a method for fabricating a fuse structure, including:
  • the fin including a first fin region
  • the gate stack structure comprising a first gate stack and a second gate stack
  • the first gate The stack covers the first fin region
  • the second gate stack covers the first gate stack
  • the first gate stack is used to receive a first gate voltage
  • the second gate The pole stack is used to receive a second gate voltage, and the first gate voltage is greater than the second gate voltage.
  • FIG. 1 is a schematic perspective view of a fuse structure provided in an embodiment.
  • FIG. 2 is a schematic cross-sectional view of a fuse structure provided in an embodiment.
  • FIG. 3 is a schematic perspective view of a fuse structure provided in another embodiment.
  • FIG. 4 is a flowchart of a method for fabricating a fuse structure provided in an embodiment.
  • FIG. 5 is a flow chart of a method for fabricating a gate stack structure provided in an embodiment.
  • 6 to 12 are three-dimensional structural diagrams during the formation process of the fuse structure provided in an embodiment.
  • the fuse structure described in the background has a problem of too large area. With the continuous improvement of the integration level of integrated circuits, the disadvantage of too large area will gradually appear.
  • Embodiments of the invention are described herein with reference to cross-section illustrations that are schematic illustrations of idealized embodiments (and intermediate structures) of the invention such that variations in the shapes shown as a result, for example, of manufacturing techniques and/or tolerances are contemplated.
  • embodiments of the invention should not be limited to the particular shapes of regions shown herein but are to include deviations in shapes that result, for example, from manufacturing techniques.
  • the regions shown in the figures are schematic in nature and their shapes do not indicate the actual shape of a region of a device and are not intended to limit the scope of the invention.
  • the present invention provides a fuse structure, including a substrate 100 , fins 110 and a gate stack structure 200 .
  • the substrate 100 includes but is not limited to a silicon substrate.
  • the fin 110 is located on the substrate 100 , and it may be a component of the substrate 100 or a semiconductor structure formed on the substrate 100 , which is not limited in the present application.
  • the fin 110 includes a first fin region 110a.
  • the stacked gate structure 200 is a gate structure formed by stacking multiple film layers, which is wound around the top and sidewalls of the first fin region 110 a.
  • An active region and a drain region may be formed on both sides of the first fin region 110a.
  • the gate stack structure 200 includes a first gate stack 210 and a second gate stack 220 .
  • the first gate stack 210 covers the first fin region 110a.
  • the second gate stack 220 covers the first gate stack 210 .
  • the first gate stack 210 is used to receive a first gate voltage
  • the second gate stack 220 is used to receive a second gate voltage
  • the first gate voltage is greater than the second gate voltage
  • the outer layer of the fin 110 wraps the gate structures on both sides (the first gate stack 210 and the second gate stack 220), so that when the outermost When the second gate stack 220 of the first layer receives the second gate voltage to form a conductive channel, the source-drain current is relatively small.
  • the first gate stack 210 is broken down because the first gate voltage is relatively large.
  • the outermost second gate stack 220 receives the second gate voltage to form a conductive channel, the source-drain current becomes larger.
  • the gate control capability can be changed by breaking down the first gate stack 210 , thereby realizing the discrimination of “0” and “1”.
  • the reading of different logic states "0" and "1" of the fuse structure can be realized by controlling whether the first gate stack 210 applies the first gate voltage.
  • a reasonable second gate voltage can be set, so that when the logic state of the fuse structure is read and the second gate voltage is applied to the second gate stack 220, the conductive communication in the fin 110 is all turned on, Then, "0" and "1" are read by the difference of the source and drain currents.
  • the first gate stack 210 and the second gate stack 220 are stacked to form a gate stack structure 200, so this embodiment can effectively reduce the area of the fuse unit , greatly improving the integration of the fuse circuit.
  • the setting of the fin structure enables the top of the fin and the side walls on both sides to form conductive communication, so that the area occupied by the device with the same communication length is smaller, which can further reduce the size and save more area.
  • the fin 110 further includes a second fin region 110b.
  • the second fin region 110b is located on both sides of the first fin region 110a. And the second fin region 110b located on both sides of the first fin region 110a is respectively provided with a source region and a drain region.
  • the source region and the drain region may be formed by performing ion implantation on the second fin region 110b.
  • the fin 110 may not include the second fin region 110b.
  • the source region and the drain region can be formed by performing epitaxial growth on both sides of the first fin region 110 a.
  • the first gate stack 210 includes a first gate dielectric layer 211 and a fuse gate layer 212 .
  • the first gate dielectric layer 211 may be an insulating layer such as oxide, which covers the first fin region 110 .
  • the fuse gate layer 212 can be a conductive layer such as polysilicon, which covers the first gate dielectric layer 211, and is used to receive the first gate voltage.
  • the fuse gate layer 212 When the fuse gate layer 212 receives the first gate voltage, the first gate dielectric layer 211 covered by it is broken down by the first gate voltage, so that the insulating state becomes conductive, which increases the source-drain current .
  • the second gate stack 220 includes a second gate dielectric layer 221 and a control gate layer 222 .
  • the second gate dielectric layer 221 may be an insulating layer such as oxide, which at least partially covers the fuse gate layer 212 .
  • the control gate layer 222 may be a conductive layer such as polysilicon, which covers the second gate dielectric layer 221 and is used for receiving the second gate voltage.
  • the control gate layer 222 When the control gate layer 222 receives the second gate voltage, the conductive communication in the fin 110 is turned on.
  • first gate dielectric layer 211 and the second gate dielectric layer 221 may be the same or different, and this application is not limited thereto.
  • the materials of the control gate layer 222 and the fuse gate layer 212 may be the same or different, and the present application is not limited thereto.
  • the thickness of the second gate dielectric layer 221 is greater than the thickness of the first gate dielectric layer 211 .
  • the second gate dielectric layer 221 and the first gate dielectric layer 211 are respectively located on both sides of the control gate layer 222, when the control gate layer 222 receives the first gate voltage signal and breaks down the first gate dielectric layer 211, It is inevitable that the second gate dielectric layer 221 will also be affected.
  • the thickness of the second gate dielectric layer 221 is set to be greater than the thickness of the first gate dielectric layer 211 , thereby effectively reducing the impact on the second gate dielectric layer 221 when the first gate dielectric layer 211 is broken down.
  • the thickness of the first gate dielectric layer 211 can be set to be 1.5nm-2.5nm, and the thickness of the second gate dielectric layer 221 can be set to be 4.5nm-6nm, so as to ensure the breakdown and fusing of the first gate dielectric layer 211. In this process, the second gate dielectric layer 221 will not be damaged, thereby ensuring the reliability of the product.
  • the range of the first gate voltage can be further set to be 5V-6V, and the range of the second gate voltage can be set to be 2V-3V.
  • the second gate dielectric layer 221 may also be protected in other ways.
  • the dielectric constant of the second gate dielectric layer 221 may be set to be greater than that of the first gate dielectric layer 211 .
  • the first gate stack 210 is connected to the first voltage supply terminal 300 .
  • the first voltage supply end 300 is the structural end connected to the first gate voltage.
  • the fuse gate layer 212 may be set to be connected to the first voltage supply terminal 300 .
  • the second gate stack 220 is connected to the second voltage supply terminal 400 .
  • the second voltage supply terminal 400 is the structural terminal connected to the second gate voltage.
  • the control gate layer 222 may be set to be connected to the second voltage supply terminal 400 .
  • the first voltage supply end 300 and the second voltage supply end 400 are set to extend to opposite sides of the gate stack structure 200, that is, they are located on opposite sides of the gate stack structure 200, Therefore, it is possible to effectively prevent signal coupling interference between the first voltage supply terminal 300 and the second voltage supply terminal 400 .
  • the extension direction of the first voltage supply end 300 and the second voltage supply end 400 is set to be parallel to the extension direction of the gate stack structure 200 .
  • the first voltage supply end 300 and the second voltage supply end 400 can be conveniently and effectively designed while ensuring the integrity of the gate stack structure 200 .
  • an isolation structure 500 is further disposed on the substrate 100 , and the isolation structure 500 is located on opposite sides of the fin 110 and located between the substrate 100 and the gate stack structure 200 . between.
  • a plurality of fins 110 may be disposed on the substrate 100 . At this time, through the arrangement of the isolation structure 500 , each fin 110 can be effectively isolated, thereby forming a plurality of device regions.
  • a method for fabricating a fuse structure including:
  • Step S100 providing a substrate 100, please refer to FIG. 6;
  • Step S200 forming a fin 110 on the substrate 100, the fin 110 includes a first fin region 110a, please refer to FIG. 7;
  • Step S400 forming a gate stack structure 200 wrapped around the top and sidewalls of the first fin region 110a, the gate stack structure 200 includes a first gate stack 210 and a second gate stack 220, the first The gate stack 210 covers the first fin region 110a, the second gate stack 220 covers the first gate stack 210, and the first gate stack 210 is used to receive the first gate voltage, the second gate stack 220 is used to receive the second gate voltage, the first gate voltage is greater than the second gate voltage, please refer to FIG. 12 .
  • the first gate stack 210 and the second gate stack 220 are stacked to form a gate stack structure 200, so this embodiment can effectively reduce the area of the fuse unit , greatly improving the integration of the fuse circuit.
  • the arrangement of the fin structure can further reduce the size and save more area.
  • the fin 100 further includes a second fin region 110b.
  • the second fin region 100b is located on both sides of the first fin region 110a.
  • step S400 it also includes:
  • step S500 ion implantation is performed on the second fin region 110 b on both sides of the first fin region 110 a to form a source region and a drain region, please refer to FIG. 1 .
  • the fin 110 between the source region and the drain region constitutes a channel region.
  • the channel region is used to form a conductive channel, which is located near the surface of the fin 110 close to the gate stack structure 200 .
  • the fin 100 may not be provided with the second fin region 110b.
  • the source region and the drain region can be grown on both sides of a fin region 110 a by means of epitaxial growth or the like.
  • step S400 includes:
  • Step S410 forming a first gate dielectric layer 211 on the surface of the first fin region 110a, please refer to FIG. 9;
  • Step S420 forming the fuse gate layer 212 on the surface of the first gate dielectric layer 211, the first gate dielectric layer 211 and the fuse gate layer 212 constitute the first gate stack 210, please refer to FIG. 10;
  • Step S430 forming a second gate dielectric layer 221 on at least part of the surface of the fuse gate layer 210, please refer to FIG. 11 ;
  • step S440 a control gate layer 222 is formed on the surface of the second gate dielectric layer 221 , and the second gate dielectric layer 221 and the fuse gate layer 222 form a second gate stack 220 , please refer to FIG. 12 .
  • the thickness of the first gate dielectric layer 211 is smaller than the thickness of the second gate dielectric layer 221 .
  • step S400 it also includes:
  • Step S600 forming a first voltage supply terminal 300 connected to the first gate stack on one side of the gate stack structure 200, please refer to FIG. 3 ;
  • step S700 on the other side of the gate stack structure 200, a second voltage supply terminal 400 connected to the second gate stack is formed, and the second voltage supply terminal 400 is arranged opposite to the first voltage supply terminal 300, please refer to the figure 3.
  • the extension direction of the first voltage supply end 300 and the second voltage supply end 400 is parallel to the extension direction of the gate stack structure 200 .
  • step S200 includes:
  • Step S210 forming a patterned mask layer on the substrate 100
  • Step S220 patterning the substrate 100 based on the patterned mask layer to form the fins 110 .
  • a mask material layer may first be formed on the substrate 100 . Then, a photoresist layer is formed on the mask material layer, and after exposure and development, etc., a patterned photoresist is formed. Then, the mask material layer is etched based on the patterned photoresist to form a patterned mask layer.
  • the substrate 100 may be etched by an anisotropic etching method based on the patterned mask layer, so as to form the fins 110 .
  • the method of forming the fin 110 is not limited thereto.
  • the fins 110 and the like can be obtained by growing an epitaxial layer on the substrate 100 and then patterning the epitaxial layer.
  • step S400 before step S400, it also includes:
  • step S300 an isolation structure 500 is formed on opposite sides of the fin 110 , please refer to FIG. 8 .
  • a chemical vapor deposition method may be used to first deposit an isolation material layer to cover the fins 110 and the substrate 100 . Then, chemical mechanical polishing may be performed based on the patterned mask layer formed in step S220 to planarize the isolation material layer and leak out the patterned mask layer. Afterwards, the excess isolation material layer between the fins 110 is removed by wet etching with a high selectivity ratio, and the isolation material layer at the bottom remains as the isolation structure 500 . Afterwards, the patterned mask layer is removed.

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种熔丝结构及其制作方法，其中，熔丝结构包括：衬底；鳍片，位于衬底上，包括第一鳍片区；以及栅极叠层结构，绕设于第一鳍片区的顶部以及侧壁；其中，栅极叠层结构包括第一栅极叠层和第二栅极叠层，第一栅极叠层覆盖第一鳍片区，第二栅极叠层覆盖第一栅极叠层，且第一栅极叠层用于接收第一栅电压，第二栅极叠层用于接收第二栅电压，第一栅电压大于第二栅电压。

Description

熔丝结构及其制作方法
相关申请交叉引用
本申请要求2021年05月20日递交的、标题为“熔丝结构及其制作方法”、申请号为2021105515682的中国申请，其公开内容通过引用全部结合在本申请中。
技术领域
本申请涉及一种熔丝结构及其制作方法。
背景技术
熔丝存储单元在集成电路中被广泛用于修复工作，其经典的结构是控制栅极结构与熔丝栅极分立的结构。
发明内容
根据多个实施例，本申请第一方面提供一种熔丝结构，包括：
衬底；
鳍片，位于所述衬底上，包括第一鳍片区；以及
栅极叠层结构，绕设于所述第一鳍片区的顶部以及侧壁；
其中，所述栅极叠层结构包括第一栅极叠层和第二栅极叠层，所述第一栅极叠层覆盖所述第一鳍片区，所述第二栅极叠层覆盖所述第一栅极叠层，且所述第一栅极叠层用于接收第一栅电压，所述第二栅极叠层用于接收第二栅电压，所述第一栅电压大于所述第二栅电压。
根据多个实施例，本申请第二方面提供一种熔丝结构的制作方法，包括：
提供衬底；
于所述衬底上形成鳍片，所述鳍片包括第一鳍片区；以及
形成绕设于所述第一鳍片区的顶部以及侧壁的栅极叠层结构，所述栅极叠层结构包括第一栅极叠层和第二栅极叠层，所述第一栅极叠层覆盖所述第一鳍片区，所述第二栅极叠层覆盖所述第一栅极叠层，且所述第一栅极叠层用于接收第一栅电压，所述第二栅极叠层用于接收第二栅电压，所述第一栅电压大于所述第二栅电压。
本申请的一个或多个实施例的细节在下面的附图和描述中提出。本申请的其它特征和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的熔丝结构的立体示意图。
图2为一实施例中提供的熔丝结构的剖面示意图。
图3为另一实施例中提供的熔丝结构的立体示意图。
图4为一实施例中提供的熔丝结构的制作方法的流程图。
图5为一实施例中提供的栅极叠层结构的制作方法的流程图。
图6至图12为一实施例中提供的熔丝结构的形成过程中的立体结构示意 图。
附图标记说明：
100-衬底；110-鳍片；111-源区；-漏区；110a-第一鳍片区；110b-第二鳍片区；200-栅极叠层结构；210-第一栅极叠层；211-第一栅介质层；212-熔丝栅极层；220-第二栅极叠层；221-第二栅介质层；222-熔丝栅极层；300-第一电压供应端；400-第二电压供应端；500-隔离结构。
具体实施方式
受限于两个栅极结构之间设计规则的限制，背景技术中所述的熔丝结构存在面积过大的问题。随着集成电路的集成度不断提高，面积过大的劣势也会逐渐显现。
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到” 其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形 状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
请参阅图1以及图2，本发明提供一种熔丝结构，包括衬底100、鳍片110以及栅极叠层结构200。
衬底100包括但不限于为硅衬底。鳍片110位于衬底100上，其可以为衬底100的组成部分，也可以为形成于衬底100上的半导体结构，本申请对此并没有限制。
鳍片110包括第一鳍片区110a。栅极叠层结构200为多个膜层来层叠设置的栅极结构，其绕设于第一鳍片区110a的顶部以及侧壁。第一鳍片区110a两侧可以形成有源区以及漏区。
具体地，栅极叠层结构200包括第一栅极叠层210和第二栅极叠层220。第一栅极叠层210覆盖第一鳍片区110a。第二栅极叠层220覆盖第一栅极叠层210。
同时，第一栅极叠层210用于接收第一栅电压，第二栅极叠层220用于接收第二栅电压，第一栅电压大于第二栅电压。
当第一栅电压不施加在第一栅极叠层210时，鳍片110外层包裹两侧栅极结构(第一栅极叠层210和第二栅极叠层220)，从而当最外层的第二栅极叠层220上接收第二栅电压而形成导电沟道时，源漏电流较小。
而当第一栅电压施加至第一栅极叠层210时，由于第一栅电压较大，其使得第一栅极叠层210被击穿。此时，当最外层的第二栅极叠层220上接收 第二栅电压而形成导电沟道时，源漏电流变大。
由此，本实施例可以通过击穿第一栅极叠层210而改变栅控能力，从而实现“0”与“1”的判别。
具体地，在熔丝结构的应用过程中，可以通过控制第一栅极叠层210是否施加第一栅电压，而实现熔丝结构的不同逻辑状态“0”与“1”的读取。
并且，可以设置合理的第二栅电压，从而在对熔丝结构的逻辑状态进行读取而对第二栅极叠层220施加第二栅电压时，鳍片110中的导电沟通均导通，然后通过源漏电流的不同，而对“0”与“1”进行读取。
在本实施例中，熔丝结构中第一栅极叠层210与第二栅极叠层220层叠设置而合并为一个栅极叠层结构200，所以本实施例可以有效缩小熔丝单元的面积，极大地提高熔丝电路的集成度。同时，鳍片式结构的设置，使得鳍片的顶部以及两侧的侧壁均可以形成导电沟通，从而使得相同沟通长度器件所占的面积更小，从而可以更进一步地微缩尺寸，节约更多面积。
在一个实施例中，请参阅图1，鳍片110还包括第二鳍片区110b。
第二鳍片区110b位于第一鳍片区110a的两侧。且位于第一鳍片区110a两侧的第二鳍片区110b内分别设有源区以及漏区。
具体地，可以通过对第二鳍片区110b进行离子注入，而形成源区以及漏区。
在其他实施例中，鳍片110也可以不包括第二鳍片区110b。此时，可以通过在第一鳍片区110a进行两侧外延生长，以形成源区以及漏区。
在一个实施例中，请参阅图1以及图2，第一栅极叠层210包括第一栅介质层211和熔丝栅极层212。第一栅介质层211可以为氧化物等绝缘层，其覆盖第一鳍片区110。熔丝栅极层212可以为多晶硅等导电层，其覆盖第 一栅介质层211，且用于接收第一栅电压。
当熔丝栅极层212接收到第一栅电压时，被其覆盖的第一栅介质层211被第一栅电压击穿，从而有绝缘状态变为导电状态，从而会使得源漏电流增大。
第二栅极叠层220包括第二栅介质层221和控制栅极层222。第二栅介质层221可以为氧化物等绝缘层，其至少部分覆盖熔丝栅极层212。控制栅极层222可以为多晶硅等导电层，其覆盖第二栅介质层221，用于接收第二栅电压。
当控制栅极层222接收到第二栅电压时，鳍片110中的导电沟通导通。
可以理解的是，第一栅介质层211与第二栅介质层221的材料可以相同，也可以不同，本申请对此并没有限制。控制栅极层222与熔丝栅极层212的材料可以相同，也可以不同，本申请对此也没有限制。
进一步地，在本实施例中，可以设置，第二栅介质层221的厚度大于第一栅介质层211的厚度。
由于第二栅介质层221与第一栅介质层211分别位于控制栅极层222的两侧，因此在控制栅极层222接收第第一栅电压信号而击穿第一栅介质层211时，第二栅介质层221不可避免的也会受到影响。
本实施例设置第二栅介质层221的厚度大于第一栅介质层211的厚度，从而可以有效减弱击穿第一栅介质层211时对第二栅介质层221造成的影响。
作为示例，可以设置第一栅介质层211的厚度为1.5nm～2.5nm，而第二栅介质层221的厚度为4.5nm～6nm，以保证在对第一栅介质层211进行击穿熔断过程中，不会将第二栅介质层221损坏，从而保证产品的可靠性。此时，可以进一步设置第一栅电压的范围为5V～6V，第二栅电压的范围为2V～3V。
当然，在其他实施例中，也可以通过其他方式保护第二栅介质层221。例如，可以设置第二栅介质层221的介电常数大于第一栅介质层211的介电常数。
在一个实施例中，请参阅图3，第一栅极叠层210连接第一电压供电端300。第一电压供电端300即为接入第一栅电压的结构端。具体地，可以设置熔丝栅极层212连接第一电压供电端300。
第二栅极叠层220连接第二电压供应端400。第二电压供应端400即为接入第二栅电压的结构端。具体地，可以设置控制栅极层222连接第二电压供应端400。
同时，在本实施例中，设置第一电压供应端300与第二电压供应端400向栅极叠层结构200的相对侧延伸，即二者位于栅极叠层结构200的相对的两侧，从而可以有效防止第一电压供应端300与第二电压供应端400之间发生信号的耦合干扰。
在一个实施例中，进一步地，设置第一电压供应端300与第二电压供应端400的延伸方向与栅极叠层结构200的延伸方向平行。此时，可以在保证栅极叠层结构200完整的情况下，方便有效地设计第一电压供应端300与第二电压供应端400。
在一个实施例中，请参阅图1以及图2，衬底100上还设有隔离结构500，隔离结构500位于鳍片110相对的两侧，且位于衬底100与栅极叠层结构200之间。
衬底100上可以设有多个鳍片110。此时，通过隔离结构500的设置，可以有效将各个鳍片110有效隔离，从而形成多个器件区。
在一个实施例中，请参阅图4，提供一种熔丝结构的制作方法，包括：
步骤S100，提供衬底100，请参阅图6；
步骤S200，于衬底100上形成鳍片110，鳍片110包括第一鳍片区110a，请参阅图7；
步骤S400，形成绕设于第一鳍片区110a的顶部以及侧壁的栅极叠层结构200，栅极叠层结构200包括第一栅极叠层210和第二栅极叠层220，第一栅极叠层210覆盖第一鳍片区110a，第二栅极叠层220覆盖第一栅极叠层210，且第一栅极叠层210用于接收第一栅电压，第二栅极叠层220用于接收第二栅电压，第一栅电压大于第二栅电压，请参阅图12。
在本实施例中，熔丝结构中第一栅极叠层210与第二栅极叠层220层叠设置而合并为一个栅极叠层结构200，所以本实施例可以有效缩小熔丝单元的面积，极大地提高熔丝电路的集积度。同时，鳍片式结构的设置，可以更进一步地微缩尺寸，节约更多面积。
在一个实施例中，鳍片100还包括第二鳍片区110b。第二鳍片区100b位于第一鳍片区110a的两侧。
此时，步骤S400之后，还包括：
步骤S500，对第一鳍片区110a两侧的第二鳍片区110b进行离子注入，以形成源区以及漏区，请参阅图1。
源区以及漏区之间的鳍片110构成沟道区。沟道区用于形成导电沟道，其位于鳍片110的靠近栅极叠层结构200的表面附近。
当然，在其他实施例中，鳍片100也可以不设置第二鳍片区110b。此时，步骤S400之后，可以通过外延生长等方式，于一鳍片区110a两侧生长源区以及漏区。
在一个实施例中，步骤S400包括：
步骤S410，于第一鳍片区110a表面形成第一栅介质层211，请参阅图9；
步骤S420，于第一栅介质层211表面形成熔丝栅极层212，第一栅介质层211与熔丝栅极层212构成第一栅极叠层210，请参阅图10；
步骤S430，于至少部分熔丝栅极层210表面形成第二栅介质层221，请参阅图11；
步骤S440，于第二栅介质层221表面形成控制栅极层222，第二栅介质层221与熔丝栅极层222构成第二栅极叠层220，请参阅图12。
在一个实施例中，第一栅介质层211厚度小于第二栅介质层221厚度。
在一个实施例中，步骤S400之后，还包括：
步骤S600，于栅极叠层结构200的一侧，形成连接第一栅极叠层的第一电压供电端300，请参阅图3；
步骤S700，于栅极叠层结构200的另一侧，形成连接第二栅极叠层的第二电压供应端400，第二电压供应端400与第一电压供应端300相对设置，请参阅图3。
在一个实施例中，第一电压供应端300与第二电压供应端400的延伸方向与栅极叠层结构200的延伸方向平行。
在一个实施例中，步骤S200包括：
步骤S210，于衬底100上形成图形化掩膜层；
步骤S220，基于图形化掩膜层，对衬底100进行图形化处理，以形成鳍片110。
在步骤S210中，具体地，可以首先于衬底100上形成掩膜材料层。然后，于掩膜材料层上形成光刻胶层，并经过曝光显影等，形成图形化光刻胶。然后，基于图形化光刻胶刻蚀掩膜材料层，从而形成图形化掩膜层。
在步骤S220中，可以基于图形化掩膜层，通过各向异性的刻蚀方法对衬底100进行刻蚀，从而形成鳍片110。
当然，鳍片110的形成方法并不限于此。例如，可以通过在衬底100上生长外延层，然后对外延层进行图形化处理，以得到鳍片110等等。
在一个实施例中，步骤S400之前还包括：
步骤S300，于鳍片110相对的两侧形成隔离结构500，请参阅图8。
具体地，可以通过化学气相沉积方法，首先沉积隔离材料层以覆盖鳍片110以及衬底100。然后，可以基于步骤S220中形成的图形化掩膜层进行化学机械抛光以平坦化隔离材料层，并漏出图形化掩膜层。之后，再通过高选择比的湿法刻蚀，去除鳍片110之间的多余隔离材料层，并保留位于底部的隔离材料层以作为隔离结构500。之后，去除图形化掩膜层。
关于熔丝结构的制作方法的具体限定以及技术效果可以参见上文中对于熔丝结构方法的限定，在此不再赘述。
应该理解的是，虽然图4、图5的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图4、图5中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对 上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (17)

  1. 一种熔丝结构，包括：
    衬底；
    鳍片，位于所述衬底上，包括第一鳍片区；以及
    栅极叠层结构，绕设于所述第一鳍片区的顶部以及侧壁；
    其中，所述栅极叠层结构包括第一栅极叠层和第二栅极叠层，所述第一栅极叠层覆盖所述第一鳍片区，所述第二栅极叠层覆盖所述第一栅极叠层，且所述第一栅极叠层用于接收第一栅电压，所述第二栅极叠层用于接收第二栅电压，所述第一栅电压大于所述第二栅电压。
  2. 根据权利要求1所述的熔丝结构，其中所述鳍片还包括第二鳍片区，所述第二鳍片区位于所述第一鳍片区的两侧，且位于所述第一鳍片区两侧的所述第二鳍片区内分别设有源区以及漏区。
  3. 根据权利要求1所述的熔丝结构，其中
    所述第一栅极叠层包括第一栅介质层和覆盖所述第一栅介质层的熔丝栅极层，所述第一栅介质层覆盖所述第一鳍片区，所述熔丝栅极层用于接收第一栅电压；以及
    所述第二栅极叠层包括第二栅介质层和覆盖所述第二栅介质层的控制栅极层，所述第二栅介质层至少部分覆盖所述熔丝栅极层，所述熔丝栅极层用于接收第二栅电压。
  4. 根据权利要求3所述的熔丝结构，其中所述第一栅介质层厚度小于所述第二栅介质层厚度。
  5. 根据权利要求1所述的熔丝结构，其中所述第一栅极叠层连接第一电压供电端，所述第二栅极叠层连接第二电压供应端，所述第一电压供应端与 所述第二电压供应端向所述栅极叠层结构的相对侧延伸。
  6. 根据权利要求5所述的熔丝结构，其中所述第一电压供应端与所述第二电压供应端的延伸方向与所述栅极叠层结构的延伸方向平行。
  7. 根据权利要求1所述的熔丝结构，其中所述衬底上还设有隔离结构，所述隔离结构位于所述鳍片相对的两侧，且位于所述衬底与所述栅极叠层结构之间。
  8. 一种熔丝结构的制作方法，包括：
    提供衬底；
    于所述衬底上形成鳍片，所述鳍片包括第一鳍片区；以及
    形成绕设于所述第一鳍片区的顶部以及侧壁的栅极叠层结构，所述栅极叠层结构包括第一栅极叠层和第二栅极叠层，所述第一栅极叠层覆盖所述第一鳍片区，所述第二栅极叠层覆盖所述第一栅极叠层，且所述第一栅极叠层用于接收第一栅电压，所述第二栅极叠层用于接收第二栅电压，所述第一栅电压大于所述第二栅电压。
  9. 根据权利要求8所述的熔丝结构的制作方法，其中所述鳍片还包括第二鳍片区，所述第二鳍片区位于所述第一鳍片区的两侧，所述形成绕设于所述第一鳍片区的顶部以及侧壁的栅极叠层结构之后，还包括：
    对所述第一鳍片区两侧的所述第二鳍片区进行离子注入，以形成源区以及漏区。
  10. 根据权利要求8所述的熔丝结构的制作方法，其中所述于所述第一鳍片区的顶部以及侧壁形成栅极叠层结构，包括：
    于所述第一鳍片区表面形成第一栅介质层；
    于所述第一栅介质层表面形成熔丝栅极层，所述第一栅介质层与所述熔 丝栅极层构成所述第一栅极叠层；
    于至少部分所述熔丝栅极层表面形成第二栅介质层；以及
    于所述第二栅介质层表面形成控制栅极层，所述第二栅介质层与所述熔丝栅极层构成所述第二栅极叠层。
  11. 根据权利要求10所述的熔丝结构的制作方法，其中所述第一栅介质层厚度小于所述第二栅介质层厚度。
  12. 根据权利要求8所述的熔丝结构的制作方法，其中所述形成绕设于所述第一鳍片区的顶部以及侧壁的栅极叠层结构之后，还包括：
    于所述栅极叠层结构的一侧，形成连接所述第一栅极叠层的第一电压供电端；以及
    于所述栅极叠层结构的另一侧，形成连接所述第二栅极叠层的第二电压供应端，所述第二电压供应端与所述第一电压供应端相对设置。
  13. 根据权利要求12所述的熔丝结构的制作方法，其中所述第一电压供应端与所述第二电压供应端的延伸方向与所述栅极叠层结构的延伸方向平行。
  14. 根据权利要求8所述的熔丝结构的制作方法，其中于所述衬底上形成鳍片，包括：
    于所述衬底上形成图形化掩膜层；以及
    基于所述图形化掩膜层，对所述衬底进行图形化处理，以形成所述鳍片。
  15. 根据权利要求8所述的熔丝结构的制作方法，其中于所述衬底上形成鳍片，包括：
    于所述衬底上形成图形化掩膜层；以及
    在所述衬底上生长外延层，对所述外延层进行图形化处理，以得到所述 鳍片。
  16. 根据权利要求8所述的熔丝结构的制作方法，其中所述形成绕设于所述第一鳍片区的顶部以及侧壁的栅极叠层结构之前，还包括：
    于所述鳍片相对的两侧形成隔离结构。
  17. 根据权利要求16所述的熔丝结构的制作方法，其中所述于所述鳍片相对的两侧形成所述隔离结构包括：
    通过化学气相沉积，沉积隔离材料层以覆盖所述鳍片以及所述衬底；
    基于所述图形化掩膜层进行化学机械抛光以平坦化所述隔离材料层，并漏出所述图形化掩膜层；
    通过高选择比的湿法刻蚀，去除所述鳍片之间的多余的所述隔离材料层，并保留位于底部的所述隔离材料层以作为隔离结构；以及
    去除所述图形化掩膜层。
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