WO2022220095A1 - 撮像装置及び電子機器 - Google Patents

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pixel
circuit
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俊一 小田
祐喜 小澤
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Sony Semiconductor Solutions Corp
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present disclosure relates to imaging devices and electronic devices.
  • pixels that should be white are erroneously determined to be black, resulting in an abnormal output called a sunspot in the captured image. may cause
  • the present disclosure provides an imaging device and an electronic device that can detect with high accuracy the amount of excess light received by an image sensor without increasing the circuit scale.
  • a pixel unit including a photoelectric conversion element and a first transistor that outputs a signal photoelectrically converted by the photoelectric conversion element to a signal line; and an excess light amount detection circuit that detects that the photoelectric conversion element has received an excess amount of light
  • the excess light amount detection circuit is a second transistor and a capacitor connected in series between the signal line and a reference potential node; a dummy circuit that adjusts the gate voltage of the second transistor in consideration of at least one of fluctuations in the voltage level of the power supply voltage, the parasitic resistance of the signal line, and variations in the threshold voltage of the first transistor.
  • the dummy circuit is a dummy pixel section having a first dummy transistor corresponding to the first transistor and a dummy signal line connected to the first dummy transistor; and a second dummy transistor that controls the gate voltage of the second transistor according to the potential of the dummy signal line.
  • a gate voltage of the second transistor may be controlled so that the parasitic resistance of the signal line and the parasitic capacitance of the dummy signal line are equal.
  • the second dummy transistor and the second transistor may form a current mirror circuit.
  • the first dummy transistor has the same size, the same conductivity type and the same electrical characteristics as the first transistor;
  • the second dummy transistor may have the same size, the same conductivity type and the same electrical characteristics as the second transistor.
  • a pixel array section having a plurality of the pixel sections arranged in a first direction and a second direction that intersect with each other;
  • the dummy pixel section is provided in association with two or more of the pixel sections arranged in the first direction in the pixel array section,
  • the second dummy transistor may be provided separately for each of the two or more second transistors corresponding to the two or more pixel units arranged in the first direction.
  • the dummy pixel section is provided in association with the two or more second transistors arranged in the same row in the second direction and in the first direction;
  • the second dummy transistor may be provided separately for each of the two or more second transistors arranged in the same row in the second direction and in the first direction.
  • the second dummy transistor may be arranged near the corresponding second transistor.
  • the dummy pixel section may be arranged on one end side in the first direction in the pixel array section.
  • the pixel array section has an effective pixel area and two ineffective pixel areas arranged on both sides of the effective pixel area in the first direction,
  • the dummy pixel portion may be arranged in one of the two invalid pixel regions.
  • a voltage follower circuit connected between the dummy signal line and the second dummy transistor may be provided.
  • the pixel unit has a third transistor connected between the first transistor and the signal line for switching whether to output a signal amplified by the first transistor to the signal line;
  • the dummy circuit has a third dummy transistor corresponding to the third transistor;
  • the third dummy transistor may be connected between the first dummy transistor and the dummy signal line.
  • the first dummy transistor may be turned on during the period for adjusting the offset voltage of the differential amplifier.
  • the pixel unit has a floating diffusion that accumulates charges photoelectrically converted by the photoelectric conversion element, and a fourth transistor that resets the charges held in the floating diffusion, After the first period for detecting the offset voltage of the differential amplifier, the potential difference between the voltage signal corresponding to the potential of the signal line in a state where the charge of the floating diffusion is reset and the ramp wave signal is detected by the differential amplifier. A second period is provided for detection at The excess light amount detection circuit may output a signal indicating that the photoelectric conversion element has received an excess amount of light from a connection node between the second transistor and the capacitor during the second period.
  • a dummy control circuit may be provided that supplies an arbitrary voltage that defines the sunspot detection level to the gate of the first dummy transistor during the first period.
  • the dummy control circuit may have an LDO (Low DropOut) circuit that generates the signal for the gate so as not to be affected by fluctuations in the voltage level of the power supply voltage.
  • LDO Low DropOut
  • the pixel unit outputs a signal corresponding to the electrons photoelectrically converted by the photoelectric conversion element to the signal line
  • Both the second transistor and the second dummy transistor may be N-type MOS transistors.
  • the pixel unit outputs a signal corresponding to the holes photoelectrically converted by the photoelectric conversion element to the signal line
  • Both the second transistor and the second dummy transistor may be P-type MOS transistors.
  • a signal indicating that the photoelectric conversion element has received an excessive amount of light may be output from a connection node between the second transistor and the capacitor.
  • an imaging device that outputs a photoelectrically converted imaging signal
  • An electronic device comprising a signal processing unit that performs signal processing on the imaging signal
  • the imaging device is a pixel unit having a photoelectric conversion element and a first transistor that outputs a signal photoelectrically converted by the photoelectric conversion element to a signal line; and an excess light amount detection circuit that detects that the photoelectric conversion element has received an excess amount of light
  • the excess light amount detection circuit is a second transistor and a capacitor connected in series between the signal line and a reference potential node; a dummy circuit that adjusts the gate voltage of the second transistor in consideration of at least one of fluctuations in the voltage level of the power supply voltage, the parasitic resistance of the signal line, and variations in the threshold voltage of the first transistor.
  • FIG. 1 is a block diagram showing a schematic configuration of an imaging device according to one embodiment
  • FIG. FIG. 2 is an explanatory diagram showing an example of a circuit configuration of an imaging unit according to the present disclosure
  • FIG. 4 is an operation explanatory diagram of the AD conversion circuit according to the present disclosure
  • FIG. 2 is an explanatory diagram showing an example of a circuit configuration of a comparator according to the present disclosure
  • FIG. 4 is an explanatory diagram of a state of a pixel unit according to the present disclosure when receiving an excessive amount of light
  • FIG. 4 is an explanatory diagram of a VSL waveform that is a problem related to the present disclosure
  • FIG. 4 is a diagram showing an example of a sunspot countermeasure circuit according to the contrast of the present disclosure
  • FIG. 4 is an explanatory diagram showing operation timings and output waveforms of a sunspot countermeasure circuit according to the comparison of the present disclosure
  • FIG. 5 is an explanatory diagram showing changes in current and VSL waveform when a clamp circuit according to the present disclosure is operated
  • FIG. 4 is a diagram showing another example of a sunspot countermeasure circuit according to the comparison of the present disclosure
  • FIG. 5 is an explanatory diagram showing changes in current and VSL waveform when the excess light amount detection circuit according to the present disclosure is operated
  • FIG. 4 is a diagram showing an example of an excess light amount detection circuit that detects an excess light amount received by a Hall sensor according to the present disclosure;
  • FIG. 4 is a circuit diagram of an excess light amount detection circuit according to a first improved example
  • FIG. 2 is a circuit diagram showing an example of the internal configuration of a dummy control circuit
  • FIG. 10 is a circuit diagram of an excess light amount detection circuit according to a second improved example
  • FIG. 17 is a diagram showing an example of locations where dummy pixel portions in FIGS. 14 and 16 are arranged
  • FIG. 1 is a schematic plan view showing a schematic configuration of a light receiving element to which an excess light amount detection circuit according to the present disclosure is applied
  • FIG. 15 is a schematic diagram showing a cross-sectional configuration along line BB′ of FIG. 14
  • FIG. 2 is a cross-sectional view showing a pixel structure to which the excess light amount detection circuit according to the present disclosure is applied;
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. 2 is an explanatory diagram showing an example of installation positions of an information detection unit outside the vehicle and an imaging unit;
  • an imaging device and an electronic device will be described below with reference to the drawings.
  • the main components of the imaging device and the electronic device will be mainly described below, the imaging device and the electronic device may have components and functions that are not illustrated or described. The following description does not exclude components or features not shown or described.
  • FIG. 1 is a block diagram showing a schematic configuration of an imaging device 100 according to one embodiment.
  • the imaging device 100 may also be called an image sensor 100 .
  • the imaging device 100 of FIG. 1 includes an excess light amount detection circuit 1, a pixel array section 2, a row scanning circuit 3, an AD conversion section 4, a column scanning circuit 5, a buffer amplifier 6, a timing control circuit 7, A reference signal generation circuit 8 is provided.
  • the pixel array section 2 has a plurality of pixel sections 10 arranged in a row direction (first direction) and a column direction (second direction).
  • the pixel unit 10 includes a photoelectric conversion element and an amplification transistor (first transistor) AMP that outputs an imaging signal photoelectrically converted by the photoelectric conversion element to the vertical signal line VSL.
  • first transistor amplification transistor
  • the row scanning circuit 3 sequentially drives a plurality of row selection lines arranged in the row direction.
  • a plurality of pixel units 10 arranged in the row direction are connected to one row selection line.
  • Signals photoelectrically converted by the plurality of pixel units 10 connected to the driven row selection line are input to the AD conversion unit 4 via the corresponding plurality of vertical signal lines VSL.
  • the AD converter 4 includes a plurality of comparators (differential amplifiers) 22 that compare voltage signals of a plurality of vertical signal lines VSL with ramp wave signals, and a counter 23 that counts up or down according to the output signal of the comparator 22. have.
  • the count value of the counter 23 is a digital signal of the photoelectrically converted imaging signal.
  • the column scanning circuit 5 performs control to sequentially supply the count values of the plurality of counters 23 to the data output lines.
  • a signal on the data output line is output through the buffer amplifier 6 .
  • the timing control circuit 7 controls the operation timings of the AD conversion section 4, the column scanning circuit 5, and the reference signal generation circuit 8.
  • the reference signal generation circuit 8 generates a ramp wave signal as a reference signal.
  • a ramp wave signal is a signal whose voltage level changes linearly with time.
  • the excess light amount detection circuit 1 detects that the photodiode PD in the pixel section 10 has received an excess amount of light. Excessive light is light that is much brighter than ambient light, such as sunlight. The internal configuration of the excess light amount detection circuit 1 will be described later. When it is detected that the excessive amount of light is received, the excess light amount detection circuit 1 performs processing such as forcibly setting the output of the comparator 22 to a specific signal level, for example.
  • FIG. 2 is a circuit diagram showing an example of the internal configuration of the pixel section 10.
  • FIG. The pixel section 10 in FIG. 2 has a photodiode PD, a transfer transistor TG, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the source of the transfer transistor TG is connected to the cathode of the photodiode PD.
  • the drain of the transfer transistor TG, the source of the reset transistor RST, and the gate of the amplification transistor AMP are connected to a floating diffusion.
  • the drain of the reset transistor RST and the drain of the amplification transistor AMP are connected to the power supply voltage node.
  • the source of the amplification transistor AMP is connected to the drain of the selection transistor SEL.
  • the selection transistor SEL source is connected to the vertical signal line VSL.
  • a transfer signal input to the gate of the transfer transistor TG, a reset signal input to the gate of the reset transistor RST, and a selection signal input to the gate of the selection transistor SEL are supplied from the row scanning circuit 3 . More specifically, the row select line in FIG. 1 is divided into a line that supplies a transfer signal, a line that supplies a reset signal, and a line that supplies a select signal.
  • the photodiode PD accumulates signal charges according to the amount of incident light through photoelectric conversion.
  • the reset transistor RST When the reset transistor RST is turned on, the charges held in the floating diffusion are reset. After that, when the reset transistor RST is turned off, a certain amount of charge remains in the floating diffusion due to the effects of charge injection and pumped-up charge of the reset transistor RST.
  • This charge is amplified by the amplification transistor AMP and supplied to the vertical signal line VSL by turning on the selection transistor SEL.
  • a process of detecting a voltage corresponding to the residual charge of the floating diffusion is called a P phase.
  • the transfer transistor TG when the transfer transistor TG is turned on, the signal charge accumulated in the photodiode PD is transferred to the floating diffusion.
  • This signal charge is amplified by the amplification transistor AMP and supplied to the vertical signal line VSL by turning on the selection transistor SEL.
  • a process of detecting a voltage corresponding to the signal charge is called a D phase.
  • FIG. 3 is a circuit diagram showing the internal configuration of the AD conversion circuit 11. As shown in FIG.
  • the AD conversion circuit is provided with a comparator 22 and a counter 23 for each vertical signal line VSL extending in the column direction.
  • Each comparator 22 is supplied with a ramp wave signal generated by the reference signal generation circuit 8 .
  • the counter 23 performs a count-up or count-down operation in synchronization with the clock signal from the timing control circuit 7 .
  • the comparator 22 compares the voltage level of the corresponding vertical signal line VSL and the voltage level of the ramp wave signal, and outputs a signal indicating the comparison result.
  • the voltage of the ramp wave signal starts to drop from the start of the P phase.
  • the ramp wave signal is set in advance such that the potential of the ramp wave signal is higher than the waveform of the P-phase potential on the vertical signal line VSL (hereinafter sometimes referred to as VSL potential).
  • VSL potential the waveform of the P-phase potential on the vertical signal line VSL
  • the ramp wave signal has a higher potential than the VSL potential, and the output value VCO of the comparator 22 becomes high level. After that, when the ramp wave signal drops and falls below the VSL potential, the output value VCO of the comparator 22 transitions to low level.
  • the counter 23 measures the time from the start of the P phase until the above-described logic inversion occurs as a count value.
  • the AD conversion circuit 11 converts the voltage amplitude of the VSL potential, which is an analog signal, into time information, which is a digital signal.
  • the AD conversion circuit 11 also measures the D phase. As described above, the AD conversion circuit 11 uses the comparator 22 and the counter 23 to convert the voltage signal on the vertical signal line into a digital signal.
  • FIG. 4 is an explanatory diagram showing an example of the circuit configuration of the comparator 22. As shown in FIG. 4
  • the comparator 22 includes transistors MN1 and MN2 forming a differential input stage, transistors MP1 and MP2 forming a current mirror circuit, a current source 25, an auto-zero switch AZSW, a capacitor C1 and a capacitor C2. This is a differential amplifier circuit configured.
  • the output value VCO of the comparator 22 is 0 when the potential of the ramp wave signal and the VSL potential are equal.
  • the comparator 22 is provided for each vertical signal line VSL, that is, for each column as shown in FIG. be. Therefore, the offset voltage must be canceled.
  • the reference voltage is applied to the + terminal to which the ramp wave signal is input, and the auto-zero switch AZSW is turned on with the P-phase potential applied to the - terminal to which the VSL potential is input.
  • negative feedback is applied to the gate of the transistor MN2 so that the drain current of the transistor MP2 and the drain current of the transistor MN2 are equal.
  • the gate voltage of the transistor MN2 becomes a potential obtained by superimposing the remaining offset voltage that is not canceled by the negative feedback of the differential amplifier circuit on the gate voltage of the transistor MN1. This potential is applied to the transistor MN2 side terminal of the capacitor C2, and the P-phase potential is applied to the other terminal. Capacitor C2 holds the potential difference across its terminals.
  • the auto-zero switch AZSW When the auto-zero switch AZSW is turned off in this state, the voltage corresponding to the variation from the reference potential of the ramp wave signal is applied to the gate of the transistor MN1 via the capacitor C1. On the other hand, on the vertical signal line VSL side, a voltage obtained by subtracting the offset voltage from the P-phase potential is applied to the gate of the transistor MN2, thereby canceling out the offset voltage of the differential amplifier circuit.
  • the above operation is called auto-zero processing (hereinafter referred to as AZ processing) of the comparator 22 .
  • the comparator 22 compares the D-phase potential after performing the AZ process with the P-phase potential. That is, in the comparator 22, the differential potential between the P-phase and the D-phase is applied to the gate of the transistor MN2, so that the CDS, which is the P-phase potential ⁇ D-phase potential, is also performed.
  • a series of operations of this AZ processing, AD conversion, and CDS is a function called a single-slope ADC.
  • FIG. 5 is a cross-sectional view of the pixel section 10 and a potential diagram of the pixel section 10 when receiving an excessive amount of light.
  • FIG. 6 is a signal waveform diagram of the pixel unit 10 and signal lines.
  • a period during which the auto-zero signal is at a high level shown in FIG. 6 indicates a period during auto-zero (hereinafter referred to as an AZ period).
  • the period during which the select transistor SEL is at high level indicates the period during which the select transistor SEL is on.
  • the period during which the reset transistor RST is at high level indicates the period during which the reset transistor RST is on.
  • the period during which the transfer transistor TG is at high level indicates the period during which the transfer transistor TG is on.
  • the signal line VSL indicated by a thick solid line in FIG. 6 indicates the VSL potential at high luminance when there is no excess light.
  • a signal line VSL indicated by a dashed line indicates the VSL potential when the PD is irradiated with ultra-high-brightness light and charge exceeding Qs, which is the maximum charge amount that can be accumulated in the photodiode PD, is generated.
  • Ramp indicated by a dashed-dotted line indicates a ramp wave signal.
  • the offset voltage of the comparator 22 is canceled by applying the P-phase potential to the signal line VSL during the AZ period.
  • the P-phase potential may fluctuate.
  • the metal light shielding film ML is arranged on the light incident surface side of the pixel section 10, and the light SL is transmitted from the opening provided in the metal light shielding film ML to the photodiode PD. is incident.
  • Qs shown in FIG. 5 indicates the maximum charge amount that can be accumulated in the photodiode PD.
  • Qfd indicates the maximum charge amount that can be accumulated in the floating diffusion FD.
  • FIG. 5 shows the potential in the P phase after the reset operation is finished.
  • the floating diffusion FD retains charges generated by charge injection of the reset transistor RST or the like.
  • FIG. 5 shows an example in which electrons are held in the floating diffusion as charges.
  • the charges exceeding Qfd cross the reset transistor RST, reach the power supply voltage VDD line, and then recombine with holes and disappear. In other words, the amount of charge held in the floating diffusion FD continues to increase until it is scraped off by Qfd.
  • FIG. 6 shows the potential fluctuation of the vertical signal line VSL when this change occurs.
  • the P-phase potential does not fluctuate, so the AZ process is performed normally at that potential.
  • the VSL potential has already dropped and therefore does not change.
  • the VSL potential remains the same even when the P-phase transitions to the D-phase.
  • the comparator 22 When light with a significantly high amount of light is incident during the AZ period, the comparator 22 performs AZ processing with the P-phase potential whose potential level has decreased.
  • FIG. 7 is a diagram illustrating an example of a sunspot countermeasure circuit according to a comparative example.
  • FIG. 8 is an explanatory diagram showing operation timings and output waveforms of a sunspot countermeasure circuit according to a comparative example.
  • the sunspot countermeasure circuit according to the comparative example includes a clamp circuit 101 provided for each pixel section 10 .
  • the clamp circuit 101 includes a P-channel MOS (Metal Oxide Semiconductor) transistor (hereinafter referred to as "PMOS transistor”) MP3 and an N-channel MOS transistor (hereinafter referred to as "NMOS transistor”) MN3.
  • PMOS transistor Metal Oxide Semiconductor
  • NMOS transistor N-channel MOS transistor
  • the PMOS transistor MP3 has a source connected to the power supply, a drain connected to the drain of the NMOS transistor MN3, and a gate to which a predetermined gate voltage XSUNEN is applied.
  • the NMOS transistor MN3 has a source connected to the vertical signal line VSL and a gate to which a predetermined threshold voltage Vth3 is applied.
  • the clamp circuit 101 sets the gate voltage XSUNEN to low level to turn on the PMOS transistor MP3 during the AZ period.
  • the potential of the vertical signal line VSL drops.
  • the NMOS transistor MN3 is turned off. After that, when the potential of the vertical signal line VSL drops to the potential defined by the predetermined threshold voltage Vth3, the NMOS transistor MN3 turns on and starts operating.
  • the amplification transistor AMP is turned off.
  • the clamp circuit 101 clamps the potential of the vertical signal line VSL to the potential defined by the predetermined threshold voltage Vth3.
  • the clamp circuit 101 turns off the NMOS transistor MN3 by setting the gate voltage XSUNEN to high level to turn off the PMOS transistor MP3.
  • the amplification transistor AMP is turned on, and the potential of the vertical signal line VSL drops as shown in FIG.
  • the gate voltage of the transistor MN2 fluctuates according to the fluctuation of the VSL potential after the AZ period.
  • a predetermined threshold voltage Vth3 shown in FIG. 7 is set so that the gate voltage of the transistor MN2 is sufficiently low, and set so that the logic inversion of the output value VCO of the comparator 22 does not occur.
  • the clamp circuit 101 can suppress the occurrence of sunspots.
  • the clamp circuit 101 has the following problems.
  • the first problem is that the operation start timing of the NMOS transistor MN3 depends on the gate voltage of the amplification transistor AMP, that is, the potential of the floating diffusion FD (hereinafter referred to as "Vfd") and the threshold voltage Vth3, which is the gate voltage of the NMOS transistor MN3. It occurs when the difference between the amplification transistor AMP and the threshold voltage Vth3.
  • FIG. 9 is an explanatory diagram showing changes in current and VSL potential when the clamp circuit 101 according to a comparative example is operated.
  • FIG. 9 shows the relationship between the potential difference (Vfd ⁇ Vth3), the current I1 passed by the amplification transistor AMP shown in FIG. 7, the current I2 passed by the NMOS transistor MN3, and the potential fluctuation of the vertical signal line VSL.
  • the solid line shows the change in the current I1 accompanying the change in the potential difference (Vfd-Vth3)
  • the broken line shows the change in the current I2.
  • the lower diagram in FIG. 9 shows the potential fluctuation of the vertical signal line VSL due to the change in the potential difference (Vfd-Vth3).
  • the potential of the vertical signal line VSL is represented by the following formula (1).
  • the gate-source voltage Vgs(AMP) of the amplification transistor AMP in the equation (1) is expressed by the following equation (2).
  • the relationship of the following formula (3) holds among the currents I1, I2, and I3 shown in FIG.
  • the current I1 is the drain current of the amplification transistor AMP
  • W/L is the aspect ratio of the amplification transistor AMP
  • ⁇ n is the carrier mobility
  • Cox is the gate capacitance per unit area
  • Vth is the threshold voltage of the amplification transistor AMP.
  • the amplification transistor AMP and the NMOS transistor MN3 shown in FIG. 7 constitute a differential circuit, and the division ratio of the current I3 changes depending on the potential difference between the gates. Therefore, when the potential difference between the gates becomes smaller, the NMOS transistor MN3 starts to flow the current I2, and the current I1 decreases accordingly (see equation (3)).
  • a source follower is configured with the amplification transistor AMP and the NMOS transistor MN4 through which the current I3 flows. Therefore, when the current I1 does not fluctuate, that is, when the gate-source voltage Vgs (AMP) does not fluctuate, the source potential fluctuates according to the fluctuation of the potential Vfd of the floating diffusion FD. be kept.
  • the potential that can be used as a source follower is only the range where the potential Vfd of the floating diffusion FD is higher than the point A shown in FIG.
  • the potential at which the potential of the vertical signal line VSL is clamped is the point B shown in FIG. 9 at which the potential of the vertical signal line VSL further drops and the amplification transistor AMP is turned off. That is, the potential drop of the vertical signal line VSL to be clamped at point A shown in FIG. 9 stops only at point B, and the output D (dynamic) range of the vertical signal line VSL is narrowed by that potential (first problem). .
  • the first problem for example, there is a method of detecting the voltage drop of the vertical signal line VSL using a comparison circuit equivalent to the comparator 22.
  • a comparison circuit equivalent to the comparator 22 in order to reduce the dead zone (the range from point A to point B shown in FIG. 9) in the first problem, accuracy equivalent to that of the comparator 22 is required, resulting in a large circuit scale.
  • second problem since it is necessary to provide a circuit for detecting the voltage drop of the vertical signal line VSL for each column, there arises a problem that the circuit scale further increases (second problem).
  • the clamp level can only be adjusted by the gate-source voltage Vgs of the PMOS transistor.
  • the adjustment of the clamp level is difficult because it can be performed only by the aspect ratio of the size of the PMOS transistor MP3 (third problem).
  • the clamp circuit 101 shown in FIG. 7 is a circuit that performs a clamp operation when the threshold voltage Vth3 exceeds a drop in the potential Vfd of the floating diffusion FD. .
  • the potential Vfd of the floating diffusion FD increases as the amount of excess light increases. Therefore, in the clamp circuit 101, the potential of the vertical signal line VSL cannot be clamped by the NMOS transistor MN3.
  • the clamp circuit 101 according to the comparative example cannot be used for Hall sensors (fourth problem).
  • FIG. 11 is a circuit diagram showing a first example of the excess light amount detection circuit 1p.
  • constituent elements that are the same as the constituent elements shown in FIG. 7 are denoted by the same reference numerals as those shown in FIG. 7, thereby omitting redundant description.
  • the excess light amount detection circuit 1p has an NMOS transistor Mn1 and a capacitor Ca, and detects variations in the P-phase potential due to the amount of excess light received, typically sunlight.
  • the capacitor Ca may be replaced with a resistor as long as it is a high impedance element.
  • the NMOS transistor Mn1 has a source connected to the vertical signal line VSL of the image sensor and a drain connected to one terminal of the capacitor Ca.
  • the other terminal of capacitor Ca is connected to the power supply voltage VDD line.
  • a predetermined threshold voltage Vth1 is applied to the gate of the NMOS transistor Mn1 through the switch SW1.
  • the operation of the excess light amount detection circuit 1p will be described.
  • the operation when the reset of the floating diffusion FD is finished and the P-phase potential is held in the floating diffusion FD to enter the AZ period will be described.
  • the capacitor Ca is discharged in advance by a circuit (not shown), and the potential at the point P holds the power supply voltage VDD.
  • connection node P between the capacitor Ca and the NMOS transistor Mn1 in the excess light amount detection circuit 1p is at the power supply voltage VDD when the reset of the floating diffusion FD is completed, and no charge is stored in the capacitor Ca.
  • threshold voltage Vth1 the threshold level defined by the gate voltage of the NMOS transistor Mn1 (hereinafter referred to as threshold voltage Vth1), the NMOS transistor Mn1 is turned off, and the connection node between the capacitor Ca and the NMOS transistor Mn1 is turned off.
  • P is the power supply voltage.
  • the NMOS transistor Mn1 is turned on, current flows through the capacitor Ca, and charge begins to accumulate. Accordingly, the potential of the connection node P between the capacitor Ca and the NMOS transistor Mn1 is lowered.
  • the excess light amount detection circuit 1p when the pixel unit 10 receives an excess amount of light, the potential of the vertical signal line VSL drops to the potential defined by the threshold voltage Vth1.
  • the excess light level detection circuit 1p transmits the potential at the connection point P as the detection result of the excess light level from the excess light level detection terminal to the subsequent circuit, thereby notifying that the P-phase potential has changed due to the overlight level. It is possible to disregard the operation and perform the process of converting the video signal of the pixel into white.
  • the overlight amount detection circuit 1p connects the gate voltage of the NMOS transistor Mn1 to the ground through the switch SW1, ends detection, and returns to normal operation.
  • the excess light amount detection circuit 1p turns off the NMOS transistor Mn1 during the P-phase period and the D-phase period in which the P-phase potential or the D-phase potential is supplied via the vertical signal line VSL. Therefore, in normal operation in which the P-phase potential does not fluctuate, the signal transmission is not affected.
  • FIG. 12 is an explanatory diagram showing changes in current and VSL potential when the excess light amount detection circuit 1p is operated.
  • FIG. 13 is a diagram showing an example of an excess light amount detection circuit 1q for detecting an excess light amount received by a hall sensor.
  • a pixel portion 10a of FIG. 13 has a photodiode PD and a capacitor SN connected in series between a power supply voltage node and a ground node. The anode of photodiode PD is connected to the drain of transfer transistor TG.
  • the cathode of photodiode PD is connected to the power supply voltage node, and photodiode PD is in a reverse bias state.
  • the transfer transistor TG When the transfer transistor TG is turned on, charges (holes) accumulated in the capacitor SN move to the floating diffusion FD, but the capacitor SN and the floating diffusion FD are connected in parallel and capacitively divided. Therefore, the charges (holes) accumulated in the capacitor SN are divided and held by the capacitor SN and the floating diffusion FD.
  • FIG. 12 shows the relationship between the potential difference (Vfd-Vth1), the current I1 passed by the amplification transistor AMP shown in FIG. 11, the current I2 passed by the NMOS transistor Mn1, and the potential fluctuation of the vertical signal line VSL.
  • logic inversion is performed using only the current at the moment when the NMOS transistor Mn1 starts operating, and then the current is turned off, so linearity deterioration in inversion occurs. do not have.
  • the threshold level can be set to the maximum value of the output D range, and a wide output D range can be secured.
  • the excess light amount detection circuit 1p can be composed of an NMOS transistor Mn1 and a capacitor Ca. There is almost no difference, and high-precision detection is possible in a wide range.
  • the threshold level for clamping the potential of the vertical signal line VSL can be freely adjusted by setting the gate voltage of the NMOS transistor Mn1.
  • the sensing element should be a PMOS transistor Mp1 as shown in FIG.
  • the excess light detection circuit 1q is composed of a PMOS transistor Mp1 and a capacitor Cb.
  • the capacitor Cb may be replaced with a resistor as long as it is a high impedance element.
  • the PMOS transistor Mp1 has a source connected to the vertical signal line VSL of the image sensor and a drain connected to one terminal of the capacitor Cb.
  • the other terminal of capacitor Cb is connected to the source of NMOS transistor MN4.
  • a predetermined threshold voltage Vth1 is applied to the gate of the PMOS transistor Mp1 through the switch SW1.
  • the excess light amount detection circuits 1p and 1q detect the amount of excess light received based on the potential fluctuation of the vertical signal line VSL itself. Therefore, the excess light amount detection circuits 1p and 1q can output a signal corresponding to a binary value indicating whether or not an excess amount of light has been received to a subsequent circuit as a detection result of the amount of excess light.
  • the excess light amount detection circuits 1p and 1q output to the counter 23 a signal indicating the detection result of the amount of excess light.
  • the counter 23 stops counting when a signal indicating the amount of light received is input from the excess light amount detection circuits 1p and 1q.
  • the image sensor 100 can prevent the occurrence of sunspots by forcibly whitening pixels in which an excess amount of received light has been detected.
  • the excess light amount detection circuits 1p and 1q stop the comparison operation of the comparator 22 by a signal indicating the detection result of the amount of excess light.
  • the comparator 22 stops comparing the potential of the vertical signal line VSL and the ramp wave signal when a signal indicating the amount of light received is input from the excess light amount detection circuits 1p and 1q.
  • the image sensor 100 can prevent the occurrence of sunspots by forcibly whitening pixels in which an excess amount of received light has been detected.
  • the image sensor 100 can prevent the occurrence of sunspots by processing the results detected by the excess light amount detection circuits 1p and 1q in subsequent circuits.
  • the overlight amount detection circuits 1p and 1q shown in FIGS. 11 and 13 are sensitive to power supply voltage fluctuations, and the power supply voltage fluctuations may reduce the overlight amount detection accuracy (first problem). . More specifically, when the power supply voltage fluctuates, the voltage level of the threshold voltage Vth1 in the excess light detection circuits 1p and 1q shown in FIGS. 11 and 13 may fluctuate. Since the threshold voltage Vth1 is generated from the power supply voltage, if the power supply voltage fluctuates, the threshold voltage Vth1 may also fluctuate. When the threshold voltage Vth1 fluctuates, the potential level at which the potential of the vertical signal line VSL is clamped fluctuates. In particular, the threshold voltage Vth1 varies depending on the position of the pixel in the pixel array section 2, and there is a possibility that the detection accuracy of the amount of excess light varies from pixel to pixel.
  • the threshold voltage Vth1 varies due to the difference in the parasitic resistance, and there is a possibility that the detection accuracy of the amount of excess light may vary from pixel to pixel. (Second problem).
  • the threshold voltage of the amplification transistor AMP may vary for each pixel section 10 in the pixel array section 2. Due to the variation in the threshold voltage of the amplification transistor AMP, the potential of the vertical signal line VSL varies, and the amount of excess light varies for each pixel. There is a risk that variations in the detection accuracy of will occur (third problem).
  • FIG. 14 is a circuit diagram of the excess light amount detection circuit 1 according to the first improved example.
  • the excess light amount detection circuit 1 of FIG. 14 differs in circuit configuration from the excess light amount detection circuit 1p of FIG. Specifically, the excess light amount detection circuit 1 in FIG. 14 includes a dummy circuit 9 in addition to the NMOS transistor Mn1 and the capacitor Ca in FIG.
  • the dummy circuit 9 adjusts the gate voltage of the NMOS transistor Mn1 in consideration of at least one of the voltage level fluctuation of the power supply voltage, the parasitic resistance Rpara of the signal line VSL, and the threshold voltage fluctuation of the amplification transistor AMP.
  • the dummy circuit 9 has a dummy pixel section 10D and an NMOS transistor (also called a second dummy transistor) DMn2.
  • the dummy pixel section 10D is connected to all the pixel sections 10 in the same row in the pixel array section 2, as will be described later.
  • a second dummy transistor DMn2 is provided for each corresponding pixel section 10 .
  • the dummy pixel section 10D is associated with two or more pixel sections 10 (typically, all pixel sections 10 in the same row) arranged in the first direction (row direction) in the pixel array section 2. be provided.
  • a second dummy transistor DMn2 is provided for each NMOS transistor Mn1 in each pixel section 10 .
  • one second dummy transistor DMn2 may be provided for two or more NMOS transistors Mn1 in the same row.
  • the dummy pixel section 10D has a first dummy transistor DMn1 corresponding to the amplification transistor AMP in the pixel section 10, and a dummy signal line DVSL connected to the first dummy transistor DMn1.
  • the first dummy transistor DMn1 has the same size, same conductivity type and same electrical characteristics as the amplification transistor.
  • the second dummy transistor DMn2 has the same size, same conductivity type and same electrical characteristics as the corresponding second transistor.
  • the dummy pixel section 10D may have a third dummy transistor DMn3 corresponding to the select transistor SEL in the pixel section 10.
  • the third dummy transistor DMn3 in the column selected by the row scanning circuit 3 is turned on, and the on/off of the third transistor SEL and the third dummy transistor DMn3 in the same column are synchronized.
  • the third dummy transistor DMn3 is connected between the source of the first dummy transistor DMn1 and the dummy signal line DVSL.
  • the parasitic resistance Rpara of the dummy signal line DVSL connected to the dummy pixel section 10D is the same as the parasitic resistance Rpara of the signal line VSL connected to the pixel section 10D.
  • the gate voltage of the NMOS transistor Mn1 can be adjusted in consideration of the parasitic resistance Rpara of the signal line VSL.
  • the first dummy transistor DMn1 in the dummy pixel section 10D simulates the amplification transistor AMP in the pixel section 10, and when the threshold voltage and gate-source voltage of the amplification transistor AMP fluctuate, the first dummy transistor DMn1 The dummy transistor DMn1 also fluctuates in the same way.
  • the second dummy transistor DMn2 similarly fluctuates.
  • a large number of pixel units 10 are arranged in the row direction and the column direction in the pixel array unit 2, and the parasitic resistance Rpara of the signal line VSL differs depending on the location of the pixel unit 10.
  • the electrical characteristics of the amplification transistors AMP in the pixel section 10 are not always the same throughout the pixel array section 2, and variations in electrical characteristics may occur due to manufacturing variations. Therefore, it is desirable to provide the dummy circuit 9 for each row in the pixel array section 2 and connect all the pixel sections 10 in the same row to the same dummy circuit 9 .
  • the second dummy transistor DMn2 simulates the NMOS transistor Mn1, and is desirably arranged near the NMOS transistor Mn1. By arranging them close to each other, the electrical characteristics of the second dummy transistor DMn2 can be made similar to the electrical characteristics of the NMOS transistor Mn1.
  • FIG. 14 shows the parasitic resistance Rpara on the dummy signal line DVSL and the signal line VSL
  • this parasitic resistance Rpara is not a physical resistance element but a general term for wiring resistance components.
  • the parasitic resistance of the signal line VSL connected to the pixel section 10 in the same row is approximately the same as that of the signal line VSL.
  • Rpara can be provided to the dummy signal line DVSL.
  • the dummy signal line DVSL is connected to a current source 12D that flows a current equivalent to that of the current source 12 connected to the signal line VSL.
  • a voltage follower circuit 13 is connected to the dummy signal line DVSL.
  • the voltage follower circuit 13 has a differential amplifier, the + terminal of this differential amplifier is connected to the dummy signal line DVSL, and the - terminal is connected to the output node of the differential amplifier.
  • the output node of the differential amplifier is connected to the source of the second dummy transistor DMn2.
  • the voltage follower circuit 13 has a function of separating the impedances of the dummy signal line DVSL and the signal line VSL, and the provision of the voltage follower circuit 13 increases noise immunity.
  • the dummy circuit 9 is provided for each row in the pixel array section 2 and is connected to all the pixel sections 10 in the same row. easier. Therefore, by providing the voltage follower circuit 13, the noise of the dummy signal line DVSL is not superimposed on the signal line VSL.
  • the second dummy transistor DMn2 is an NMOS transistor whose gate and drain are short-circuited, and the gate of the NMOS transistor Mn1 is connected to this short-circuit path. Thereby, the second dummy transistor DMn2 and the NMOS transistor Mn1 form a current mirror circuit.
  • a current source 26 is connected between the source of the second dummy transistor DMn2 and the ground node.
  • the signal line VSL connected to the pixel section 10 is connected to the source of the NMOS transistor Mn1, as in FIG.
  • the potential of the signal line VSL decreases, and the gate-source voltage of the NMOS transistor Mn1 increases.
  • this gate-source voltage exceeds the threshold voltage of the NMOS transistor Mn1
  • the NMOS transistor Mn1 is turned on, the drain voltage of the NMOS transistor Mn1 drops, and the voltage is applied to the connection node between the NMOS transistor Mn1 and the capacitor Ca through the buffer 27.
  • the connected overcurrent detection terminal becomes low level.
  • the gate voltage of the NMOS transistor Mn1 has a voltage value corresponding to the dummy circuit 9 and the second dummy transistor DMn2.
  • the gate voltage of the NMOS transistor Mn1 is less susceptible to variations in threshold voltage of the amplification transistor AMP in the pixel section 10, parasitic resistance Rpara of the signal line VSL, and variations in power supply voltage.
  • the excess light amount detection circuit 1 in FIG. 14 operates at the same operation timing as in FIG. Capacitor Ca is pre-discharged by switch 28 .
  • an excessive amount of light such as sunlight is incident on the photodiode PD during the AZ period
  • the potential of the vertical signal line VSL is lowered
  • the transistor Mn1 is turned on, current flows through the capacitor Ca, and charge is accumulated. start. Accordingly, the potential of the connection node between the capacitor Ca and the transistor Mn1 is lowered.
  • the overlight level detection terminal TL1 changes from high level to low level and the overlight level is detected, the transistor Mn1 is turned off.
  • the excess light amount detection circuit 1 When the excess light amount detection circuit 1 does not operate, the switch 28 is closed, the excess light amount detection terminal TL1 is held at a high level, and the potential of the gate signal VSUN of the dummy transistor DMn1 becomes sufficiently low. As a result, the excess light amount detection circuit 1 sufficiently lowers the gate potential of the transistor Mn1 during the P-phase period and the D-phase period in which the P-phase potential or the D-phase potential is supplied via the vertical signal line VSL. Therefore, normal operation during the P-phase period or the D-phase period does not affect the signal transmission.
  • the gate signal VSUN of the first dummy transistor DMn1 in the dummy circuit 9 of FIG. 14 is generated by the dummy control circuit 29.
  • the dummy control circuit 29 generates a gate signal VSUN for setting the gate of the first dummy transistor DMn1 to an arbitrary potential within the AZ period. More specifically, dummy control circuit 29 generates gate signal VSUN so as not to be affected by fluctuations in the voltage level of the power supply voltage.
  • FIG. 15 is a circuit diagram showing an example of the internal configuration of the dummy control circuit 29.
  • the dummy control circuit 29 of FIG. 15 has a first voltage follower circuit 29a, a first resistive voltage dividing circuit 29b, an LDO (Low Drop-Out) circuit 29c, and a second voltage follower circuit 29d.
  • the first voltage follower circuit 29a and the second voltage follower circuit 29d have differential amplifiers 29e and 29f that short-circuit the output node and the - terminal, like the voltage follower circuit of FIG.
  • a reference voltage Vref is applied to the + terminal of the differential amplifier 29e in the first voltage follower circuit 29a, and the signal VSUN is output from the output node of the differential amplifier 29f in the second voltage follower circuit 29d.
  • the signal VSUN is input to the gate of the first dummy transistor DMn1 in the dummy circuit 9 of FIG.
  • the signal VSUN is a signal that has an arbitrary potential during the AZ period.
  • the LDO circuit 29c has a differential amplifier 29g, a PMOS transistor 29h, and a second resistance voltage dividing circuit 29i.
  • the source of the PMOS transistor 29h is connected to the power supply voltage node, and a second resistance voltage dividing circuit 29i is connected between the drain of the PMOS transistor 29h and the ground node.
  • a voltage divided by the first resistance voltage dividing circuit 29b is input to the + terminal of the differential amplifier 29g, and a voltage divided by the second resistance voltage dividing circuit 29i is inputted to the ⁇ terminal of the differential amplifier 29g. is entered.
  • the LDO circuit 29c of FIG. 15 can keep the drain voltage of the PMOS transistor constant even if the voltage level of the power supply voltage fluctuates. Therefore, the voltage level of the signal VSUN output from the second voltage follower circuit 29d is not affected by fluctuations in the voltage level of the power supply voltage.
  • the excess light amount detection circuit 1 in FIG. 14 is a circuit for reading electrons photoelectrically converted by the photodiode as in FIG. 11, it is also possible to configure a circuit for reading holes.
  • FIG. 16 is a circuit diagram of the excess light amount detection circuit 1a according to the second improved example, which is a circuit for reading holes photoelectrically converted by the photodiode.
  • the same reference numerals are assigned to the components that are common to those of FIG. 14, and the differences will be mainly described below.
  • the PMOS transistor Mp1 and the capacitor Cb are connected in series between the signal line VSL and the ground node.
  • a connection node between the PMOS transistor Mp1 and the capacitor Cb outputs an excess light amount detection signal through the buffer 27 .
  • the second dummy transistor DMp2 is a PMOS transistor whose gate and drain are short-circuited, and the gate of the PMOS transistor Mp1 is connected to this short-circuit path. Thereby, the second dummy transistor DMp2 and the PMOS transistor Mp1 form a current mirror circuit.
  • the pixel unit 10 the signal line VSL, and the dummy pixel having the same configuration as the NMOS transistor Mn1 (or PMOS transistor Mp1) that outputs the overlight amount detection signal.
  • 10D a dummy signal line DVSL, and a second dummy transistor DMn2 or DMp2. Therefore, fluctuations in the voltage level of the power supply voltage, parasitic resistance Rpara of the signal line VSL, and fluctuations in the threshold voltage of the amplification transistor AMP in the pixel section 10 can be offset. Sunspots can be prevented by detecting this with high accuracy.
  • FIG. 17 is a diagram showing an example of the arrangement location of the dummy pixel portion 10D of FIGS. 14 and 16.
  • the pixel array section 2 includes an effective pixel region 2a for outputting effective pixel signals, two ineffective pixel column regions 2b and 2c arranged on both sides of the effective pixel region 2a in the column direction, and a row direction of the effective pixel region 2a. has two invalid pixel row regions 2d and 2e arranged on both sides of the .
  • a row scanning circuit 3 is provided on one side or both sides of the pixel array section 2 in the column direction.
  • the dummy pixel section 10D in FIGS. 14 and 16 is arranged in one invalid pixel row region 2b. As described above, the dummy pixel section 10D is provided for each row and connected to all the pixel sections 10 in the same row in the column direction. If the number of pixel units 10 in the column direction is large, the dummy pixel unit 10D may be separately provided for each of two or more pixel units 10 in the same row to detect the amount of excess light.
  • the second dummy transistor DMn2 is provided for each pixel section 10. Since the second dummy transistor DMn2 has the same electrical characteristics as the NMOS transistor (or PMOS transistor) in the pixel section 10, it is desirable to arrange it near the NMOS transistor (or PMOS transistor).
  • the excess light amount detection circuits 1 and 1a in FIGS. 14 and 16 can solve the first to third problems of the excess light amount detection circuits 1p and 1q shown in FIGS. 14 and 16 includes a first dummy transistor DMn1 driven by the same power supply voltage as the amplification transistor AMP in the pixel section 10 and a signal line VSL connected to the pixel section 10. It has a dummy signal line DVSL having a parasitic resistance Rpara about the same as the parasitic resistance Rpara, and a second dummy transistor DMn2 having a threshold voltage about the same as that of the transistors Mn1 and Mp1 connected to the signal line VSL.
  • the gate voltages of the transistors Mn1 and Mp1 are generated.
  • the amount of excess light can be detected without being affected by fluctuations in the parasitic resistance Rpara of the signal line VSL, fluctuations in the voltage level of the power supply voltage, and fluctuations in the threshold voltages of the transistors Mn1 and Mp1.
  • the LDO circuit 29c is used to generate the signal VSUN that supplies an arbitrary potential that defines the sunspot detection level to the gate of the first dummy transistor DMn1 during the AZ period, fluctuations in the voltage level of the power supply voltage are not received. .
  • 18 and 19 show a schematic configuration of the light receiving element 110 to which the excess light amount detection circuits 1 and 1a according to the present disclosure are applied.
  • 18 shows a planar configuration of the light receiving element 110
  • FIG. 19 shows a cross-sectional configuration along line BB' of FIG.
  • the light receiving element 110 is applied to, for example, an infrared sensor using a compound semiconductor material such as a III-V group semiconductor. It has a photoelectric conversion function for light with a wavelength of more than 2400 nm).
  • the light receiving element 110 is provided with, for example, a plurality of light receiving unit regions P1 (pixels P1) arranged two-dimensionally (FIG. 19).
  • the light receiving element 110 has a central element region R1 and a peripheral region R2 provided outside the element region R1 and surrounding the element region R1 (FIG. 18).
  • the light receiving element 110 has a conductive film 15B provided from the element region R1 to the peripheral region R2. This conductive film 15B has an opening in a region facing the central portion of the element region R1.
  • the light receiving element 110 has a laminated structure in which an element substrate 30 and a readout circuit board 40, which is an example of a circuit board, are laminated (FIG. 19).
  • One surface of the element substrate 30 is a light incident surface (light incident surface S1), and the surface opposite to the light incident surface S1 (the other surface) is a bonding surface (bonding surface S2) with the readout circuit board 40. .
  • the element substrate 30 has a wiring layer 10W, a first electrode 31, a semiconductor layer 10S (first semiconductor layer), a second electrode 15 and a passivation film 16 in this order from a position near the readout circuit board 40.
  • the surface of the semiconductor layer 10 ⁇ /b>S facing the wiring layer 10 ⁇ /b>W and the end surface (side surface) are covered with an insulating film 17 .
  • the readout circuit board 40 is a so-called ROIC (Readout integrate circuit). 30 and a semiconductor substrate 35 facing the semiconductor substrate 30 .
  • the element substrate 30 has a semiconductor layer 10S in the element region R1.
  • the region provided with the semiconductor layer 10S is the element region R1 of the light receiving element 110.
  • a region of the element region R1 exposed from the conductive film 15B (a region facing the opening of the conductive film 15B) is a light receiving region.
  • a region of the element region R1 covered with the conductive film 15B is an OPB (Optical Black) region R1B.
  • the OPB region R1B is provided so as to surround the light receiving region.
  • the OPB region R1B is used to obtain a black level pixel signal.
  • the element substrate 30 has the buried layer 18 together with the insulating film 17 in the peripheral region R2.
  • Holes H1 and H2 that penetrate the element substrate 30 and reach the readout circuit substrate 40 are provided in the peripheral region R2.
  • the light receiving element 110 light enters the semiconductor layer 10S from the light incident surface S1 of the element substrate 30 via the passivation film 16, the second electrode 15 and the second contact layer .
  • Signal charges photoelectrically converted in the semiconductor layer 10S move through the first electrode 31 and the wiring layer 10W and are read out by the readout circuit board 40.
  • FIG. The configuration of each part will be described below.
  • the wiring layer 10W is provided over the element region R1 and the peripheral region R2, and has a bonding surface S2 with the readout circuit board 40.
  • the bonding surface S2 of the element substrate 30 is provided in the element region R1 and the peripheral region R2.
  • the bonding surface S2 of the element region R1 and the bonding surface S2 of the peripheral region R2 form the same plane.
  • the bonding surface S2 of the peripheral region R2 is formed by providing the embedded layer 18. As shown in FIG.
  • the wiring layer 10W has contact electrodes 19E and dummy electrodes 19ED in, for example, the interlayer insulating films 19A and 19B.
  • the interlayer insulating film 19B is arranged on the readout circuit board 40 side, the interlayer insulating film 19A is arranged on the first contact layer 32 side, and these interlayer insulating films 19A and 19B are provided in a laminated manner.
  • the interlayer insulating films 19A and 19B are made of, for example, an inorganic insulating material. Examples of inorganic insulating materials include silicon nitride (SiN), aluminum oxide (Al2O3), silicon oxide (SiO2) and hafnium oxide (HfO2).
  • the interlayer insulating films 19A and 19B may be made of the same inorganic insulating material.
  • the contact electrode 19E is provided, for example, in the element region R1.
  • the contact electrode 19E is for electrically connecting the first electrode 31 and the readout circuit board 40, and is provided for each pixel P1 in the element region R1.
  • Adjacent contact electrodes 19E are electrically separated by buried layer 18 and interlayer insulating films 19A and 19B.
  • the contact electrode 19E is composed of, for example, a copper (Cu) pad, and is exposed on the joint surface S2.
  • the dummy electrode 19ED is provided, for example, in the peripheral region R2. This dummy electrode 19ED is connected to a dummy electrode 22ED of a wiring layer 20W, which will be described later.
  • the dummy electrode 19ED is formed, for example, in the same process as the contact electrode 19E.
  • the dummy electrode 19ED is composed of, for example, a copper (Cu) pad and exposed to the joint surface S2.
  • the first electrode 31 provided between the contact electrode 19E and the semiconductor layer 10S receives signal charges (holes or electrons, hereinafter for the sake of convenience, signal charges generated in the photoelectric conversion layer 33 are assumed to be holes) generated in the photoelectric conversion layer 33. , and is provided for each pixel P1 in the element region R1.
  • the first electrode 31 is provided so as to fill the opening of the insulating film 17, and is in contact with the semiconductor layer 10S (more specifically, a diffusion region 32A described later).
  • the first electrode 31 is, for example, larger than the opening of the insulating film 17 and part of the first electrode 31 is provided in the embedded layer 18 .
  • the upper surface (the surface on the semiconductor layer 10S side) of the first electrode 31 is in contact with the diffusion region 32A, and the lower surface and part of the side surface of the first electrode 31 are in contact with the buried layer 18 .
  • Adjacent first electrodes 31 are electrically separated by the insulating film 17 and the embedded layer 18 .
  • the first electrode 31 is, for example, titanium (Ti), tungsten (W), titanium nitride (TiN), platinum (Pt), gold (Au), germanium (Ge), palladium (Pd), zinc (Zn), nickel (Ni) and aluminum (Al), or an alloy containing at least one of them.
  • the first electrode 31 may be a single film of such constituent materials, or may be a laminated film in which two or more kinds are combined.
  • the first electrode 31 is composed of a laminated film of titanium and tungsten.
  • the thickness of the first electrode 31 is, for example, several ten nm to several hundred nm.
  • the semiconductor layer 10S includes, for example, a first contact layer 32, a photoelectric conversion layer 33 and a second contact layer 34 in order from the wiring layer 10W.
  • the first contact layer 32, the photoelectric conversion layer 33, and the second contact layer 34 have the same planar shape, and their end surfaces are arranged at the same positions in plan view.
  • the first contact layer 32 is provided, for example, in common for all pixels P1 and arranged between the insulating film 17 and the photoelectric conversion layer 33 .
  • the first contact layer 32 is for electrically separating adjacent pixels P1, and is provided with, for example, a plurality of diffusion regions 32A.
  • a compound semiconductor material having a bandgap larger than that of the compound semiconductor material forming the photoelectric conversion layer 33 for the first contact layer 32 dark current can be suppressed.
  • n-type InP indium phosphide
  • the diffusion regions 32A provided in the first contact layer 32 are arranged apart from each other.
  • the diffusion region 32A is arranged for each pixel P1, and the first electrode 31 is connected to each diffusion region 32A.
  • a diffusion region 32A is also provided in the OPB region R1B.
  • the diffusion region 32A is for reading signal charges generated in the photoelectric conversion layer 33 for each pixel P1, and contains p-type impurities, for example. Examples of p-type impurities include Zn (zinc).
  • a pn junction interface is formed between the diffusion region 32A and the first contact layer 32 other than the diffusion region 32A, and the adjacent pixels P1 are electrically isolated.
  • the diffusion region 32A is provided, for example, in the thickness direction of the first contact layer 32 and is also provided in a part of the photoelectric conversion layer 33 in the thickness direction.
  • the photoelectric conversion layer 33 Between the first electrode 31 and the second electrode 15, more specifically, the photoelectric conversion layer 33 between the first contact layer 32 and the second contact layer 34 is common to all the pixels P1, for example. is provided.
  • the photoelectric conversion layer 33 absorbs light of a predetermined wavelength to generate signal charges, and is made of a compound semiconductor material such as an i-type III-V group semiconductor.
  • Compound semiconductor materials constituting the photoelectric conversion layer 33 include, for example, InGaAs (indium gallium arsenide), InAsSb (indium arsenide antimony), InAs (indium arsenide), InSb (indium antimonide), and HgCdTe (mercury cadmium tellurium). mentioned.
  • the photoelectric conversion layer 33 may be made of Ge (germanium). In the photoelectric conversion layer 33, for example, photoelectric conversion of light with wavelengths from the visible region to the short infrared region is performed.
  • the second contact layer 34 is provided, for example, in common for all the pixels P1.
  • the second contact layer 34 is provided between the photoelectric conversion layer 33 and the second electrode 15 and is in contact with them.
  • the second contact layer 34 is a region where charges discharged from the second electrode 15 move, and is made of, for example, a compound semiconductor containing n-type impurities.
  • n-type InP indium phosphide
  • the second electrode 15 is provided on the second contact layer 34 (light incident side) so as to be in contact with the second contact layer 34, for example, as an electrode common to each pixel P1.
  • the second electrode 15 is for discharging the charge that is not used as the signal charge among the charges generated in the photoelectric conversion layer 33 (cathode). For example, if holes are read from the first electrode 31 as signal charges, electrons, for example, can be ejected through this second electrode 15 .
  • the second electrode 15 is made of a conductive film that can transmit incident light such as infrared rays.
  • ITO Indium Tin Oxide
  • ITiO In2O3--TiO2
  • the second electrode 15 may be provided in a grid pattern, for example, so as to partition adjacent pixels P1. A conductive material with low light transmittance can be used for the second electrode 15 .
  • the passivation film 16 covers the second electrode 15 from the light incident surface S1 side.
  • the passivation film 16 may have an antireflection function. Silicon nitride (SiN), aluminum oxide (Al2O3), silicon oxide (SiO2), tantalum oxide (Ta2O3), and the like can be used for the passivation film 16, for example.
  • the passivation film 16 has an opening 16H in the OPB region R1B.
  • the opening 16H is provided, for example, in a frame shape surrounding the light receiving area (FIG. 1q).
  • the opening 16H may be, for example, a rectangular or circular hole in plan view.
  • the conductive film 15B is electrically connected to the second electrode 15 through the opening 16H of the passivation film 16. As shown in FIG.
  • the insulating film 17 is provided between the first contact layer 32 and the embedded layer 18 , and the end face of the first contact layer 32 , the end face of the photoelectric conversion layer 33 , the end face of the second contact layer 34 and the second electrode 15 . , and is in contact with the passivation film 16 in the peripheral region R2.
  • This insulating film 17 is composed of an oxide such as silicon oxide (SiOx) or aluminum oxide (Al2O3).
  • the insulating film 17 may be configured with a laminated structure composed of a plurality of films.
  • the insulating film 17 may be made of a silicon (Si)-based insulating material such as silicon oxynitride (SiON), carbon-containing silicon oxide (SiOC), silicon nitride (SiN), and silicon carbide (SiC).
  • Si silicon
  • SiON silicon oxynitride
  • SiOC carbon-containing silicon oxide
  • SiN silicon nitride
  • SiC silicon carbide
  • the thickness of the insulating film 17 is, for example, several ten nm to several hundred nm.
  • the conductive film 15B is provided from the OPB region R1B to the hole H1 in the peripheral region R2.
  • the conductive film 15B is in contact with the second electrode 15 through the opening 16H of the passivation film 16 provided in the OPB region R1B, and is in contact with the wiring (wiring 22CB described later) of the readout circuit board 20 through the hole H1.
  • a voltage is supplied from the readout circuit board 40 to the second electrode 15 via the conductive film 15B.
  • the conductive film 15B functions as a voltage supply path to such a second electrode 15 and also functions as a light shielding film, forming the OPB region R1B.
  • the conductive film 15B is made of a metal material containing, for example, tungsten (W), aluminum (Al), titanium (Ti), molybdenum (Mo), tantalum (Ta), or copper (Cu).
  • a passivation film may be provided on the conductive film 15B.
  • An adhesive layer B may be provided between the end of the second contact layer 34 and the second electrode 15 .
  • the adhesive layer B is used when forming the light receiving element 110, and serves to bond the semiconductor layer 10S to the temporary substrate.
  • the adhesive layer B is composed of, for example, tetraethoxysilane (TEOS) or silicon oxide (SiO2).
  • TEOS tetraethoxysilane
  • SiO2 silicon oxide
  • the adhesive layer B is provided, for example, wider than the end surface of the semiconductor layer 10S, and is covered with the embedded layer 18 together with the semiconductor layer 10S.
  • An insulating film 17 is provided between the adhesive layer B and the embedded layer 18 .
  • the excess light amount detection circuits 1 and 1a are provided on the readout circuit board 40 when applied to the light receiving element 110 . As a result, the excess light amount detection circuits 1 and 1a can detect the amount of excess light received by the image sensor with high accuracy without increasing the circuit scale of the light receiving element 110 .
  • FIG. 20 is a cross-sectional view showing a pixel structure to which the excess light detection circuits 1 and 1a according to the present disclosure are applied.
  • An element substrate is provided on the upper side, which is the light incident side, of the semiconductor substrate 60, which is an example of a circuit substrate.
  • An N-type semiconductor thin film 41 serving as a photoelectric conversion portion is formed on the element substrate over the entire surface of the pixel array region.
  • InGaP, InAlP, InGaAs, InAlAs, or a compound semiconductor having a chalcopyrite structure is used for the N-type semiconductor thin film 41.
  • a compound semiconductor with a chalcopyrite structure is a material that provides a high light absorption coefficient and high sensitivity over a wide wavelength range, and is preferably used as the N-type semiconductor thin film 41 for photoelectric conversion.
  • Such chalcopyrite structure compound semiconductors are composed of elements surrounding IV group elements such as Cu, Al, Ga, In, S, and Se, and are A mixed crystal etc. are illustrated.
  • amorphous silicon (Si), germanium (Ge), quantum dot photoelectric conversion films, organic photoelectric conversion films, and the like can also be used as the material of the N-type semiconductor thin film 41.
  • an InGaAs compound semiconductor is used as the N-type semiconductor thin film 41 .
  • a high-concentration P-type layer 42 constituting a pixel electrode is formed for each pixel on the lower side of the N-type semiconductor thin film 41 on the semiconductor substrate 60 side.
  • an N-type layer 43 as a pixel separation region for separating each pixel is formed of a compound semiconductor such as InP, for example.
  • This N-type layer 43 has a role of preventing dark current in addition to functioning as a pixel separation region.
  • an N-type layer 44 having a higher concentration than the N-type semiconductor thin film 41 is also formed on the upper side of the N-type semiconductor thin film 41, which is the light incident side, using a compound semiconductor such as InP used as a pixel separation region. It is This high-concentration N-type layer 44 functions as a barrier layer that prevents backflow of charges generated in the N-type semiconductor thin film 41 .
  • Compound semiconductors such as InGaAs, InP, and InAlAs can be used as the material of the high-concentration N-type layer 44, for example.
  • An antireflection film 45 is formed on the high-concentration N-type layer 44 as a barrier layer.
  • Examples of materials for the antireflection film 45 include silicon nitride (SiN), hafnium oxide (HfO2), aluminum oxide (Al2O3), zirconium oxide (ZrO2), tantalum oxide (Ta2Ta5), and titanium oxide (TiO2). can be done.
  • Either the high-concentration N-type layer 44 or the antireflection film 45 also functions as an upper electrode of the electrodes sandwiching the N-type semiconductor thin film 41 from above and below.
  • a predetermined voltage Va is applied to the layer 44 or the antireflection film 45 .
  • a color filter 46 and an on-chip lens 47 are further formed on the antireflection film 45 .
  • the color filter 46 is a filter that transmits light (wavelength light) of any one of R (red), G (green), and B (blue). ing.
  • a passivation layer 51 and an insulating layer 52 are formed below the high-concentration P-type layer 42 constituting the pixel electrode and the N-type layer 43 as the pixel separation region.
  • the connection electrodes 53A and 53B and the bump electrode 54 are formed so as to penetrate the passivation layer 51 and the insulating layer 52 .
  • the connection electrodes 53A and 53B and the bump electrode 54 electrically connect the high-concentration P-type layer 42 forming the pixel electrode and the capacitive element for storing charge.
  • the excess light amount detection circuits 1 and 1a When applied to the pixel structure shown in FIG. 20, the excess light amount detection circuits 1 and 1a are provided on a semiconductor substrate 60, which is an example of a circuit substrate. As a result, the excess light amount detection circuits 1 and 1a can detect the amount of excess light received by the image sensor with high accuracy without increasing the circuit scale of the pixel structure shown in FIG.
  • Excess light detection circuits 1 and 1a according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be applied to any type of movement such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, robots, construction machinery, agricultural machinery (tractors), etc. It may also be implemented as a body-mounted device.
  • FIG. 21 is a block diagram showing a schematic configuration example of a vehicle control system 7000, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 7000 comprises a plurality of electronic control units connected via communication network 7010 .
  • the vehicle control system 7000 includes a drive system control unit 7100, a body system control unit 7200, a battery control unit 7300, an outside information detection unit 7400, an inside information detection unit 7500, and an integrated control unit 7600.
  • the communication network 7010 connecting these multiple control units conforms to any standard such as CAN (Controller Area Network), LIN (Local Interconnect Network), LAN (Local Area Network) or FlexRay (registered trademark). It may be an in-vehicle communication network.
  • Each control unit includes a microcomputer that performs arithmetic processing according to various programs, a storage unit that stores programs executed by the microcomputer or parameters used in various calculations, and a drive circuit that drives various devices to be controlled. Prepare.
  • Each control unit has a network I/F for communicating with other control units via a communication network 7010, and communicates with devices or sensors inside and outside the vehicle by wired communication or wireless communication. A communication I/F for communication is provided. In FIG.
  • the functional configuration of the integrated control unit 7600 includes a microcomputer 7610, a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning unit 7640, a beacon receiving unit 7650, an in-vehicle equipment I/F 7660, an audio image output unit 7670, An in-vehicle network I/F 7680 and a storage unit 7690 are shown.
  • Other control units are similarly provided with microcomputers, communication I/Fs, storage units, and the like.
  • the drive system control unit 7100 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 7100 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the drive system control unit 7100 may have a function as a control device such as ABS (Antilock Brake System) or ESC (Electronic Stability Control).
  • a vehicle state detection section 7110 is connected to the drive system control unit 7100 .
  • the vehicle state detection unit 7110 includes, for example, a gyro sensor that detects the angular velocity of the axial rotational motion of the vehicle body, an acceleration sensor that detects the acceleration of the vehicle, an accelerator pedal operation amount, a brake pedal operation amount, and a steering wheel steering. At least one of sensors for detecting angle, engine speed or wheel rotation speed is included.
  • Drive system control unit 7100 performs arithmetic processing using signals input from vehicle state detection unit 7110, and controls the internal combustion engine, drive motor, electric power steering device, brake device, and the like.
  • the body system control unit 7200 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 7200 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 7200 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • Body system control unit 7200 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the battery control unit 7300 controls the secondary battery 7310, which is the power supply source for the driving motor, according to various programs. For example, the battery control unit 7300 receives information such as battery temperature, battery output voltage, or remaining battery capacity from a battery device including a secondary battery 7310 . The battery control unit 7300 performs arithmetic processing using these signals, and performs temperature adjustment control of the secondary battery 7310 or control of a cooling device provided in the battery device.
  • the vehicle exterior information detection unit 7400 detects information outside the vehicle in which the vehicle control system 7000 is installed.
  • the imaging section 7410 and the vehicle exterior information detection section 7420 is connected to the vehicle exterior information detection unit 7400 .
  • the imaging unit 7410 includes at least one of a ToF (Time Of Flight) camera, a stereo camera, a monocular camera, an infrared camera, and other cameras.
  • the vehicle exterior information detection unit 7420 includes, for example, an environment sensor for detecting the current weather or weather, or a sensor for detecting other vehicles, obstacles, pedestrians, etc. around the vehicle equipped with the vehicle control system 7000. ambient information detection sensor.
  • the environmental sensor may be, for example, at least one of a raindrop sensor that detects rainy weather, a fog sensor that detects fog, a sunshine sensor that detects the degree of sunshine, and a snow sensor that detects snowfall.
  • the ambient information detection sensor may be at least one of an ultrasonic sensor, a radar device, and a LIDAR (Light Detection and Ranging, Laser Imaging Detection and Ranging) device.
  • LIDAR Light Detection and Ranging, Laser Imaging Detection and Ranging
  • These imaging unit 7410 and vehicle exterior information detection unit 7420 may be provided as independent sensors or devices, or may be provided as a device in which a plurality of sensors or devices are integrated.
  • FIG. 22 shows an example of the installation positions of the imaging unit 7410 and the vehicle exterior information detection unit 7420.
  • the imaging units 7910 , 7912 , 7914 , 7916 , and 7918 are provided, for example, at least one of the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 7900 .
  • An image pickup unit 7910 provided in the front nose and an image pickup unit 7918 provided above the windshield in the vehicle interior mainly acquire an image in front of the vehicle 7900 .
  • Imaging units 7912 and 7914 provided in the side mirrors mainly acquire side images of the vehicle 7900 .
  • An imaging unit 7916 provided in the rear bumper or back door mainly acquires an image behind the vehicle 7900 .
  • An imaging unit 7918 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 22 shows an example of the imaging range of each of the imaging units 7910, 7912, 7914, and 7916.
  • the imaging range a indicates the imaging range of the imaging unit 7910 provided in the front nose
  • the imaging ranges b and c indicate the imaging ranges of the imaging units 7912 and 7914 provided in the side mirrors, respectively
  • the imaging range d is The imaging range of an imaging unit 7916 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 7910, 7912, 7914, and 7916, a bird's-eye view image of the vehicle 7900 viewed from above can be obtained.
  • the vehicle exterior information detectors 7920, 7922, 7924, 7926, 7928, and 7930 provided on the front, rear, sides, corners, and above the windshield of the vehicle interior of the vehicle 7900 may be, for example, ultrasonic sensors or radar devices.
  • the exterior information detectors 7920, 7926, and 7930 provided above the front nose, rear bumper, back door, and windshield of the vehicle 7900 may be LIDAR devices, for example.
  • These vehicle exterior information detection units 7920 to 7930 are mainly used to detect preceding vehicles, pedestrians, obstacles, and the like.
  • the vehicle exterior information detection unit 7400 causes the imaging section 7410 to capture an image of the exterior of the vehicle, and receives the captured image data.
  • the vehicle exterior information detection unit 7400 also receives detection information from the vehicle exterior information detection unit 7420 connected thereto.
  • the vehicle exterior information detection unit 7420 is an ultrasonic sensor, radar device, or LIDAR device
  • the vehicle exterior information detection unit 7400 emits ultrasonic waves, electromagnetic waves, or the like, and receives reflected wave information.
  • the vehicle exterior information detection unit 7400 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received information.
  • the vehicle exterior information detection unit 7400 may perform environment recognition processing for recognizing rainfall, fog, road surface conditions, etc., based on the received information.
  • the vehicle exterior information detection unit 7400 may calculate the distance to the vehicle exterior object based on the received information.
  • the vehicle exterior information detection unit 7400 may perform image recognition processing or distance detection processing for recognizing people, vehicles, obstacles, signs, characters on the road surface, etc., based on the received image data.
  • the vehicle exterior information detection unit 7400 performs processing such as distortion correction or alignment on the received image data, and synthesizes image data captured by different imaging units 7410 to generate a bird's-eye view image or a panoramic image. good too.
  • the vehicle exterior information detection unit 7400 may perform viewpoint conversion processing using image data captured by different imaging units 7410 .
  • the in-vehicle information detection unit 7500 detects in-vehicle information.
  • the in-vehicle information detection unit 7500 is connected to, for example, a driver state detection section 7510 that detects the state of the driver.
  • the driver state detection unit 7510 may include a camera that captures an image of the driver, a biosensor that detects the biometric information of the driver, a microphone that collects sounds in the vehicle interior, or the like.
  • a biosensor is provided, for example, on a seat surface, a steering wheel, or the like, and detects biometric information of a passenger sitting on a seat or a driver holding a steering wheel.
  • the in-vehicle information detection unit 7500 may calculate the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 7510, and determine whether the driver is dozing off. You may The in-vehicle information detection unit 7500 may perform processing such as noise canceling processing on the collected sound signal.
  • the integrated control unit 7600 controls overall operations within the vehicle control system 7000 according to various programs.
  • An input section 7800 is connected to the integrated control unit 7600 .
  • the input unit 7800 is realized by a device that can be input-operated by the passenger, such as a touch panel, button, microphone, switch or lever.
  • the integrated control unit 7600 may be input with data obtained by recognizing voice input by a microphone.
  • the input unit 7800 may be, for example, a remote control device using infrared rays or other radio waves, or may be an externally connected device such as a mobile phone or PDA (Personal Digital Assistant) corresponding to the operation of the vehicle control system 7000.
  • PDA Personal Digital Assistant
  • the input unit 7800 may be, for example, a camera, in which case the passenger can input information through gestures.
  • the input section 7800 may include an input control circuit that generates an input signal based on information input by the passenger or the like using the input section 7800 and outputs the signal to the integrated control unit 7600, for example.
  • a passenger or the like operates the input unit 7800 to input various data to the vehicle control system 7000 and instruct processing operations.
  • the storage unit 7690 may include a ROM (Read Only Memory) that stores various programs executed by the microcomputer, and a RAM (Random Access Memory) that stores various parameters, calculation results, sensor values, and the like.
  • the storage section 7690 may be realized by a magnetic storage device such as a HDD (Hard Disc Drive), a semiconductor storage device, an optical storage device, a magneto-optical storage device, or the like.
  • the general-purpose communication I/F 7620 is a general-purpose communication I/F that mediates communication between various devices existing in the external environment 7750.
  • General-purpose communication I / F7620 is a cellular communication protocol such as GSM (registered trademark) (Global System of Mobile communications), WiMAX (registered trademark), LTE (registered trademark) (Long Term Evolution) or LTE-A (LTE-Advanced) , or other wireless communication protocols such as wireless LAN (also referred to as Wi-Fi®), Bluetooth®, and the like.
  • General-purpose communication I / F 7620 for example, via a base station or access point, external network (e.g., Internet, cloud network or operator-specific network) equipment (e.g., application server or control server) connected to You may
  • external network e.g., Internet, cloud network or operator-specific network
  • equipment e.g., application server or control server
  • the general-purpose communication I / F 7620 uses, for example, P2P (Peer To Peer) technology, terminals that exist near the vehicle (for example, terminals of drivers, pedestrians or stores, or MTC (Machine Type Communication) terminals) may be connected with P2P (Peer To Peer) technology
  • terminals that exist near the vehicle for example, terminals of drivers, pedestrians or stores, or MTC (Machine Type Communication) terminals
  • MTC Machine Type Communication
  • the dedicated communication I/F 7630 is a communication I/F that supports a communication protocol designed for use in vehicles.
  • Dedicated communication I / F7630 for example, WAVE (Wireless Access in Vehicle Environment), which is a combination of lower layer IEEE802.11p and upper layer IEEE1609, DSRC (Dedicated Short Range Communications), or a standard protocol such as a cellular communication protocol May be implemented.
  • the dedicated communication I/F 7630 is typically used for vehicle-to-vehicle communication, vehicle-to-infrastructure communication, vehicle-to-home communication, and vehicle-to-pedestrian communication. ) perform V2X communication, which is a concept involving one or more of the communications.
  • the positioning unit 7640 receives GNSS signals from GNSS (Global Navigation Satellite System) satellites (for example, GPS signals from GPS (Global Positioning System) satellites) to perform positioning, and obtains the latitude, longitude, and altitude of the vehicle. Generate location information containing Note that the positioning unit 7640 may specify the current position by exchanging signals with a wireless access point, or may acquire position information from a terminal such as a mobile phone, PHS, or smart phone having a positioning function.
  • GNSS Global Navigation Satellite System
  • GPS Global Positioning System
  • the beacon receiving unit 7650 receives, for example, radio waves or electromagnetic waves transmitted from wireless stations installed on the road, and acquires information such as the current position, traffic jams, road closures, or required time. Note that the function of the beacon reception unit 7650 may be included in the dedicated communication I/F 7630 described above.
  • the in-vehicle device I/F 7660 is a communication interface that mediates connections between the microcomputer 7610 and various in-vehicle devices 7760 present in the vehicle.
  • the in-vehicle device I/F 7660 may establish a wireless connection using a wireless communication protocol such as wireless LAN, Bluetooth (registered trademark), NFC (Near Field Communication), or WUSB (Wireless USB).
  • a wireless communication protocol such as wireless LAN, Bluetooth (registered trademark), NFC (Near Field Communication), or WUSB (Wireless USB).
  • the in-vehicle device I/F 7660 is connected via a connection terminal (and cable if necessary) not shown, USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface, or MHL (Mobile High -definition Link), etc.
  • In-vehicle equipment 7760 includes, for example, at least one of a mobile device or wearable device possessed by a passenger, or information equipment carried or attached to the vehicle. In-vehicle equipment 7760 may also include a navigation device that searches for a route to an arbitrary destination. or exchange data signals.
  • the in-vehicle network I/F 7680 is an interface that mediates communication between the microcomputer 7610 and the communication network 7010. In-vehicle network I/F 7680 transmits and receives signals and the like according to a predetermined protocol supported by communication network 7010 .
  • the microcomputer 7610 of the integrated control unit 7600 uses at least one of a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning unit 7640, a beacon receiving unit 7650, an in-vehicle device I/F 7660, and an in-vehicle network I/F 7680.
  • the vehicle control system 7000 is controlled according to various programs on the basis of the information acquired by. For example, the microcomputer 7610 calculates control target values for the driving force generator, steering mechanism, or braking device based on acquired information on the inside and outside of the vehicle, and outputs a control command to the drive system control unit 7100. good too.
  • the microcomputer 7610 realizes ADAS (Advanced Driver Assistance System) functions including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane departure warning. Cooperative control may be performed for the purpose of In addition, the microcomputer 7610 controls the driving force generator, the steering mechanism, the braking device, etc. based on the acquired information about the surroundings of the vehicle, thereby autonomously traveling without depending on the operation of the driver. Cooperative control may be performed for the purpose of driving or the like.
  • ADAS Advanced Driver Assistance System
  • Microcomputer 7610 receives information obtained through at least one of general-purpose communication I/F 7620, dedicated communication I/F 7630, positioning unit 7640, beacon receiving unit 7650, in-vehicle device I/F 7660, and in-vehicle network I/F 7680. Based on this, three-dimensional distance information between the vehicle and surrounding objects such as structures and people may be generated, and local map information including the surrounding information of the current position of the vehicle may be created. Further, based on the acquired information, the microcomputer 7610 may predict dangers such as vehicle collisions, pedestrians approaching or entering closed roads, and generate warning signals.
  • the warning signal may be, for example, a signal for generating a warning sound or lighting a warning lamp.
  • the audio/image output unit 7670 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 7710, a display section 7720, and an instrument panel 7730 are illustrated as output devices.
  • Display 7720 may include, for example, at least one of an on-board display and a head-up display.
  • the display unit 7720 may have an AR (Augmented Reality) display function.
  • the output device may be headphones, a wearable device such as an eyeglass-type display worn by a passenger, or other devices such as a projector or a lamp.
  • the display device displays the results obtained by various processes performed by the microcomputer 7610 or information received from other control units in various formats such as text, images, tables, and graphs. Display visually.
  • the voice output device converts an audio signal including reproduced voice data or acoustic data into an analog signal and outputs the analog signal audibly.
  • At least two control units connected via the communication network 7010 may be integrated as one control unit.
  • an individual control unit may be composed of multiple control units.
  • vehicle control system 7000 may comprise other control units not shown.
  • some or all of the functions that any control unit has may be provided to another control unit. In other words, as long as information is transmitted and received via the communication network 7010, the predetermined arithmetic processing may be performed by any one of the control units.
  • sensors or devices connected to any control unit may be connected to other control units, and multiple control units may send and receive detection information to and from each other via communication network 7010. .
  • this technique can take the following structures. (1) a pixel unit having a photoelectric conversion element and a first transistor that outputs a signal photoelectrically converted by the photoelectric conversion element to a signal line; and an excess light amount detection circuit that detects that the photoelectric conversion element has received an excess amount of light,
  • the excess light amount detection circuit is a second transistor and a capacitor connected in series between the signal line and a reference potential node; a dummy circuit that adjusts the gate voltage of the second transistor in consideration of at least one of fluctuations in the voltage level of the power supply voltage, the parasitic resistance of the signal line, and variations in the threshold voltage of the first transistor.
  • imaging device is a pixel unit having a photoelectric conversion element and a first transistor that outputs a signal photoelectrically converted by the photoelectric conversion element to a signal line; and an excess light amount detection circuit that detects that the photoelectric conversion element has received an excess amount of light.
  • the dummy circuit a dummy pixel section having a first dummy transistor corresponding to the first transistor and a dummy signal line connected to the first dummy transistor; and a second dummy transistor that controls the gate voltage of the second transistor according to the potential of the dummy signal line.
  • the gate voltage of the second transistor is controlled such that the parasitic resistance of the signal line and the parasitic capacitance of the dummy signal line are equal.
  • the second dummy transistor and the second transistor constitute a current mirror circuit.
  • the first dummy transistor has the same size, the same conductivity type, and the same electrical characteristics as the first transistor;
  • the imaging device according to any one of (2) to (4), wherein the second dummy transistor has the same size, the same conductivity type, and the same electrical characteristics as the second transistor.
  • a pixel array section having a plurality of the pixel sections arranged in a first direction and a second direction that intersect with each other; The dummy pixel section is provided in association with two or more of the pixel sections arranged in the first direction in the pixel array section, (3) or (4), wherein the second dummy transistor is separately provided for each of the two or more second transistors corresponding to the two or more pixel units arranged in the first direction; The imaging device described.
  • the dummy pixel section is provided in association with the two or more second transistors arranged in the same row in the second direction and in the first direction;
  • the imaging device according to (6), wherein the second dummy transistor is separately provided for each of the two or more second transistors arranged in the same row in the second direction and in the first direction. .
  • the imaging device according to (6) or (7), wherein the second dummy transistor is arranged near the corresponding second transistor.
  • the pixel array section has an effective pixel area and two ineffective pixel areas arranged on both sides of the effective pixel area in the first direction;
  • (11) The imaging device according to any one of (2) to (10), including a voltage follower circuit connected between the dummy signal line and the second dummy transistor.
  • the pixel section has a third transistor connected between the first transistor and the signal line for switching whether to output the signal amplified by the first transistor to the signal line;
  • the dummy circuit has a third dummy transistor corresponding to the third transistor;
  • the imaging device according to any one of (2) to (11), wherein the third dummy transistor is connected between the first dummy transistor and the dummy signal line.
  • a differential amplifier for detecting a potential difference between a voltage signal corresponding to the potential of the signal line and a ramp wave signal whose voltage level changes with time;
  • the pixel unit has a floating diffusion that accumulates charges photoelectrically converted by the photoelectric conversion element, and a fourth transistor that resets the charges held in the floating diffusion, After the first period for detecting the offset voltage of the differential amplifier, the potential difference between the voltage signal corresponding to the potential of the signal line in a state where the charge of the floating diffusion is reset and the ramp wave signal is detected by the differential amplifier. A second period is provided for detection at According to (13), the excess light amount detection circuit outputs a signal indicating that the photoelectric conversion element has received an excess amount of light from a connection node of the second transistor and the capacitor during the second period. imaging device.
  • the imaging device further comprising a dummy control circuit that supplies an arbitrary potential that defines a solar cell detection level to the gate of the first dummy transistor during the first period.
  • the dummy control circuit has an LDO (Low DropOut) circuit that generates the gate signal so as not to be affected by fluctuations in the voltage level of the power supply voltage.
  • the pixel unit outputs a signal corresponding to the electrons photoelectrically converted by the photoelectric conversion element to the signal line,
  • the imaging device according to any one of (2) to (16), wherein both the second transistor and the second dummy transistor are N-type MOS transistors.
  • the pixel unit outputs to the signal line a signal corresponding to the holes photoelectrically converted by the photoelectric conversion element,
  • the imaging device according to any one of (2) to (16), wherein both the second transistor and the second dummy transistor are P-type MOS transistors.
  • a connection node between the second transistor and the capacitor outputs a signal indicating that the photoelectric conversion element has received an excessive amount of light. imaging device.
  • an imaging device that outputs a photoelectrically converted imaging signal
  • An electronic device comprising a signal processing unit that performs signal processing on the imaging signal
  • the imaging device is a pixel unit having a photoelectric conversion element and a first transistor that outputs a signal photoelectrically converted by the photoelectric conversion element to a signal line; and an excess light amount detection circuit that detects that the photoelectric conversion element has received an excess amount of light
  • the excess light amount detection circuit is a second transistor and a capacitor connected in series between the signal line and a reference potential node; a dummy circuit that adjusts the gate voltage of the second transistor in consideration of at least one of fluctuations in the voltage level of the power supply voltage, the parasitic resistance of the signal line, and variations in the threshold voltage of the first transistor. ,Electronics.

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Abstract

［課題］回路規模を増大させることなく、イメージセンサによる過光量の受光を高精度に検知する。 ［解決手段］撮像装置は、光電変換素子と、前記光電変換素子で光電変換された信号を信号線に出力する第１トランジスタと、を有する画素部と、前記光電変換素子が過光量の光を受光したことを検知する過光量検知回路と、を備える。前記過光量検知回路は、前記信号線と基準電位ノードとの間に直列に接続される第２トランジスタ及びキャパシタと、電源電圧の電圧レベルの変動、前記信号線の寄生抵抗、及び前記第１トランジスタの閾値電圧のばらつきの少なくとも一つを考慮に入れて前記第２トランジスタのゲート電圧を調整するダミー回路と、を有する。

Description

撮像装置及び電子機器
　本開示は、撮像装置及び電子機器に関する。
　イメージセンサは、例えば、太陽光等の非常に高い輝度の光が入射された場合に、本来であれば白となる画素を黒と誤判定し、撮像画像中に太陽黒点と呼ばれる異常出力を生じさせることがある。
　このため、各撮像画素から光電変換された信号電荷を読み出す垂直信号線の電位と所定の閾値とを比較して過光量の受光を検知する比較回路を備えたイメージセンサがある（例えば、特許文献１参照）。
特開２００８－２８３５５７号公報
　しかしながら、比較回路によって過光量の受光を検知するイメージセンサは、行列状に配列される撮像画素のカラム毎に比較回路を設ける必要がある。また、異常検出の為には比較精度が必要となる。規模が大きい比較回路が必要となるため、回路規模が増大する。
　そこで、本開示では、回路規模を増大させることなく、イメージセンサによる過光量の受光を高精度に検知することができる撮像装置及び電子機器を提供するものである。
　上記の課題を解決するために、本開示によれば、光電変換素子と、前記光電変換素子で光電変換された信号を信号線に出力する第１トランジスタと、を有する画素部と、
　前記光電変換素子が過光量の光を受光したことを検知する過光量検知回路と、を備え、
　前記過光量検知回路は、
　前記信号線と基準電位ノードとの間に直列に接続される第２トランジスタ及びキャパシタと、
　電源電圧の電圧レベルの変動、前記信号線の寄生抵抗、及び前記第１トランジスタの閾値電圧のばらつきの少なくとも一つを考慮に入れて前記第２トランジスタのゲート電圧を調整するダミー回路と、を有する、撮像装置が提供される。
　前記ダミー回路は、
　前記第１トランジスタに対応する第１のダミートランジスタと、前記第１のダミートランジスタに接続されるダミー信号線と、を有するダミー画素部と、
　前記ダミー信号線の電位に応じて前記第２トランジスタのゲート電圧を制御する第２のダミートランジスタと、を有してもよい。
　前記信号線の寄生抵抗と前記ダミー信号線の寄生容量とが等しくなるように、前記第２トランジスタのゲート電圧が制御されてもよい。
　前記第２のダミートランジスタ及び前記第２トランジスタは、カレントミラー回路を構成してもよい。
　前記第１のダミートランジスタは、前記第１トランジスタと同一のサイズ、同一の導電型及び同一の電気特性を有し、
　前記第２のダミートランジスタは、前記第２トランジスタと同一のサイズ、同一の導電型及び同一の電気特性を有してもよい。
　互いに交差する第１方向及び第２方向に配置される複数の前記画素部を有する画素アレイ部を備え、
　前記ダミー画素部は、前記画素アレイ部内の前記第１方向に配置される２以上の前記画素部に対応づけて設けられ、
　前記第２のダミートランジスタは、前記第１方向に配置される前記２以上の画素部に対応する２以上の前記第２トランジスタのそれぞれに対して別個に設けられてもよい。
　前記ダミー画素部は、前記第２方向の同一行、かつ前記第１方向に配置される前記２以上の第２トランジスタに対応づけて設けられ、
　前記第２のダミートランジスタは、前記第２方向の同一行、かつ前記第１方向に配置される前記２以上の第２トランジスタのそれぞれに対して別個に設けられてもよい。
　前記第２のダミートランジスタは、対応する前記第２トランジスタの近傍に配置されてもよい。
　前記ダミー画素部は、前記画素アレイ部における前記第１方向の一端側に配置されてもよい。
　前記画素アレイ部は、有効画素領域と、前記有効画素領域の前記第１方向の両側に配置される２つの無効画素領域とを有し、
　前記ダミー画素部は、前記２つの無効画素領域の一方に配置されてもよい。
　前記ダミー信号線と前記第２のダミートランジスタとの間に接続されるボルテージフォロワ回路を備えてもよい。
　前記画素部は、前記第１トランジスタと前記信号線との間に接続され、前記第１トランジスタで増幅した信号を前記信号線に出力するか否かを切り替える第３トランジスタを有し、
　前記ダミー回路は、前記第３トランジスタに対応する第３のダミートランジスタを有し、
　前記第３のダミートランジスタは、前記第１のダミートランジスタと前記ダミー信号線との間に接続されてもよい。
　前記信号線の電位に応じた電圧信号と、時間に応じて電圧レベルが変化するランプ波信号との電位差を検出する差動増幅器を備え、
　前記第１のダミートランジスタは、前記差動増幅器のオフセット電圧を調整する期間内にオンしてもよい。
　前記画素部は、前記光電変換素子で光電変換された電荷を蓄積するフローティングディフュージョンと、前記フローティングディフュージョンに保持された電荷をリセットする第４トランジスタと、を有し、
　前記差動増幅器のオフセット電圧を検出する第１期間の後に、前記フローティングディフュージョンの電荷をリセットした状態での前記信号線の電位に応じた電圧信号と前記ランプ波信号との電位差を前記差動増幅器にて検出する第２期間が設けられ、
　前記過光量検知回路は、前記第２期間に、前記第２トランジスタ及び前記キャパシタの接続ノードから、前記光電変換素子が過光量の光を受光したことを示す信号を出力してもよい。
　前期第１期間内に、前期第１のダミートランジスタのゲートに太陽黒点検知レベルを規定する任意の電圧を供給するダミー制御回路を備えても良い。
　前記ダミー制御回路は、電源電圧の電圧レベルの変動に影響されないように前記ゲートの信号を生成するＬＤＯ（Low　DropOut）回路を有してもよい。
　前記画素部は、前記光電変換素子で光電変換された電子に応じた信号を前記信号線に出力し、
　前記第２トランジスタ及び前記第２のダミートランジスタはいずれも、Ｎ型のＭＯＳトランジスタであってもよい。
　前記画素部は、前記光電変換素子で光電変換された正孔に応じた信号を前記信号線に出力し、
　前記第２トランジスタ及び前記第２のダミートランジスタはいずれも、Ｐ型のＭＯＳトランジスタであってもよい。
　前記第２トランジスタ及び前記キャパシタの接続ノードから、前記光電変換素子が過光量の光を受光したことを示す信号が出力されてもよい。
　本開示によれば、光電変換された撮像信号を出力する撮像装置と、
　前記撮像信号に対する信号処理を行う信号処理部と、を備える電子機器であって、
　前記撮像装置は、
　光電変換素子と、前記光電変換素子で光電変換された信号を信号線に出力する第１トランジスタと、を有する画素部と、
　前記光電変換素子が過光量の光を受光したことを検知する過光量検知回路と、を備え、
　前記過光量検知回路は、
　前記信号線と基準電位ノードとの間に直列に接続される第２トランジスタ及びキャパシタと、
　電源電圧の電圧レベルの変動、前記信号線の寄生抵抗、及び前記第１トランジスタの閾値電圧のばらつきの少なくとも一つを考慮に入れて前記第２トランジスタのゲート電圧を調整するダミー回路と、を有する、電子機器が提供される。
一実施形態による撮像装置の概略構成を示すブロック図。 本開示に係る撮像部の回路構成の一例を示す説明図。 本開示に係るＡＤ変換回路の動作説明図。 本開示に係るコンパレータの回路構成の一例を示す説明図。 本開示に係る画素部の過光量受光時における状態の説明図。 本開示に係る課題となるＶＳＬ波形の説明図。 本開示の対比例に係る太陽黒点対策回路の一例を示す図。 本開示の対比例に係る太陽黒点対策回路の動作タイミングと出力波形とを示す説明図。 本開示の対比例に係るクランプ回路を動作させた場合の電流とＶＳＬ波形の変化を示す説明図。 本開示の対比例に係る太陽黒点対策回路の他の一例を示す図。 本開示に係る過光量検知回路の一例を示す図。 本開示に係る過光量検知回路を動作させた場合の電流とＶＳＬ波形の変化を示す説明図。 本開示に係るホールセンサによる過光量の受光を検知する過光量検知回路の一例を示す図。 第１改善例に係る過光量検知回路の回路図。 ダミー制御回路の内部構成の一例を示す回路図。 第２改善例に係る過光量検知回路の回路図。 図１４及び図１６のダミー画素部の配置場所の一例を示す図。 本開示に係る過光量検知回路が適用される受光素子の概略構成を表す平面模式図。 図１４のＢ－Ｂ'線に沿った断面構成を表す模式図。 本開示に係る過光量検知回路が適用される画素構造を示す断面図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して、撮像装置及び電子機器の実施形態について説明する。以下では、撮像装置及び電子機器の主要な構成部分を中心に説明するが、撮像装置及び電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　図１は一実施形態による撮像装置１００の概略構成を示すブロック図である。本明細書では、撮像装置１００をイメージセンサ１００と呼ぶこともある。図１の撮像装置１００は、過光量検知回路１と、画素アレイ部２と、行走査回路３と、ＡＤ変換部４と、列走査回路５と、バッファアンプ６と、タイミング制御回路７と、参照信号生成回路８と、とを備えている。
　画素アレイ部２は、ロウ方向（第１方向）とカラム方向（第２方向）に配置された複数の画素部１０を有する。画素部１０は、後述するように、光電変換素子と、光電変換素子で光電変換された撮像信号を垂直信号線ＶＳＬに出力する増幅トランジスタ（第１トランジスタ）ＡＭＰとを有する。以下では、光電変換素子としてフォトダイオードを用いる例を主に説明する。
　行走査回路３は、ロウ方向に配置された複数の行選択線を順繰りに駆動する。一本の行選択線には、ロウ方向に配置される複数の画素部１０が接続されている。駆動された行選択線に接続された複数の画素部１０で光電変換された信号は、それぞれ対応する複数の垂直信号線ＶＳＬを介してＡＤ変換部４に入力される。
　ＡＤ変換部４は、複数の垂直信号線ＶＳＬの電圧信号をランプ波信号と比較する複数のコンパレータ（差動増幅器）２２と、コンパレータ２２の出力信号に応じてカウントアップ又はカウントダウンするカウンタ２３とを有する。カウンタ２３のカウント値は、光電変換された撮像信号のデジタル信号である。
　列走査回路５は、複数のカウンタ２３のカウント値を順繰りにデータ出力線に供給する制御を行う。データ出力線上の信号は、バッファアンプ６を介して出力される。
　タイミング制御回路７は、ＡＤ変換部４、列走査回路５、及び参照信号生成回路８の動作タイミングを制御する。
　参照信号生成回路８は、ランプ波信号を参照信号として生成する。ランプ波信号とは、時間に応じて電圧レベルが線形に変化する信号である。
　過光量検知回路１は、画素部１０内のフォトダイオードＰＤが過光量の光を受光したことを検知する。過光量の光とは、周囲の光量よりも著しく光量が多い光であり、例えば太陽光である。過光量検知回路１の内部構成は、後述する。過光量検知回路１は、過光量の光を受光したことが検知されると、例えばコンパレータ２２の出力を強制的に特定の信号レベルに設定するなどの処理を行う。
　図２は画素部１０の内部構成の一例を示す回路図である。図２の画素部１０は、フォトダイオードＰＤと、転送トランジスタＴＧと、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬとを有する。転送トランジスタＴＧのソースはフォトダイオードＰＤのカソードに接続されている。転送トランジスタＴＧのドレインと、リセットトランジスタＲＳＴのソースと、増幅トランジスタＡＭＰのゲートとは、フローティングディフュージョンに接続されている。リセットトランジスタＲＳＴのドレインと増幅トランジスタＡＭＰのドレインは電源電圧ノードに接続されている。増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬソースは垂直信号線ＶＳＬに接続されている。
　転送トランジスタＴＧのゲートに入力される転送信号と、リセットトランジスタＲＳＴのゲートに入力されるリセット信号と、選択トランジスタＳＥＬのゲートに入力される選択信号とは、行走査回路３から供給される。図１の行選択線は、より詳細には、転送信号を供給する配線と、リセット信号を供給する配線と、選択信号を供給する配線とに分かれている。
　フォトダイオードＰＤは、光電変換により、入射光の光量に応じた信号電荷を蓄積する。リセットトランジスタＲＳＴがオンすると、フローティングディフュージョンに保持された電荷がリセットされる。その後、リセットトランジスタＲＳＴをオフすると、リセットトランジスタＲＳＴのチャージインジェクションや汲み上げ電荷等の影響により、フローティングディフュージョンにはある程度の電荷が残存する。この電荷は増幅トランジスタＡＭＰで増幅され、選択トランジスタＳＥＬをオンすることで、垂直信号線ＶＳＬに供給される。フローティングディフュージョンの残存電荷に応じた電圧を検出する処理をＰ相と呼ぶ。
　次に、転送トランジスタＴＧをオンすると、フォトダイオードＰＤに蓄積された信号電荷がフローティングディフュージョンに転送される。この信号電荷は増幅トランジスタＡＭＰで増幅され、選択トランジスタＳＥＬをオンすることで、垂直信号線ＶＳＬに供給される。信号電荷に応じた電圧を検出する処理をＤ相と呼ぶ。
［ＡＤ変換回路の動作］
　次に、ＡＤ変換回路１１の構成および動作について説明する。図３はＡＤ変換回路１１の内部構成を示す回路図である。ＡＤ変換回路には、カラム方向に延びる垂直信号線ＶＳＬごとに、コンパレータ２２とカウンタ２３とが設けられる。各コンパレータ２２には、参照信号生成回路８で生成されたランプ波信号が供給される。カウンタ２３は、タイミング制御回路７からのクロック信号に同期して、カウントアップ又はカウントダウン動作を行う。
　コンパレータ２２は、対応する垂直信号線ＶＳＬの電圧信号とランプ波信号の電圧レベルを比較して、比較結果を示す信号を出力する。Ｐ相開始よりランプ波信号は電圧降下を開始する。Ｐ相開始時点では、垂直信号線ＶＳＬ上のＰ相電位の波形（以下、ＶＳＬ電位という場合がある）より、ランプ波信号の方が高い電位となるようにランプ波信号が予め設定される。ランプ波信号は時間とともに電圧レベルが線形に低下する信号である。
　したがって、Ｐ相開始からある一定時間は、ランプ波信号の方がＶＳＬ電位よりも電位が高く、コンパレータ２２の出力値ＶＣＯは、ハイレベルになる。その後、ランプ波信号が低下し、ＶＳＬ電位を下回ると、コンパレータ２２の出力値ＶＣＯは、ローレベルに遷移する。
　カウンタ２３は、Ｐ相開始から、上述した論理反転が起きるまでの時間をカウント値として計測する。ＡＤ変換回路１１は、この動作により、アナログ信号であるＶＳＬ電位の電圧振幅量を、デジタル信号である時間情報に変換する。ＡＤ変換回路１１は、Ｐ相計測後、同様にＤ相の計測も行う。以上より、ＡＤ変換回路１１は、コンパレータ２２とカウンタ２３を用いて、垂直信号線上の電圧信号をデジタル信号に変換する。
［コンパレータ２２の構成］
　次に、コンパレータ２２の回路構成および動作について説明する。図４はコンパレータ２２の回路構成の一例を示す説明図である。
　図４に示すように、コンパレータ２２は、差動入力段を構成するトランジスタＭＮ１およびトランジスタＭＮ２、カレントミラー回路を構成するトランジスタＭＰ１およびトランジスタＭＰ２、電流源２５、オートゼロスイッチＡＺＳＷ、キャパシタＣ１、キャパシタＣ２によって構成される差動増幅回路である。
　ここで、ランプ波信号とＶＳＬ電位との比較精度を高めるためには、ランプ波信号の電位とＶＳＬ電位とが等しい状態のときに、コンパレータ２２の出力値ＶＣＯは０であることが望ましい。
　しかし、実際には、トランジスタＭＮ１、トランジスタＭＮ２、トランジスタＭＰ１、およびトランジスタＭＰ２の相対バラつきやＤＣ動作点などの影響により、コンパレータ２２にはオフセット電圧が生じる。
　コンパレータ２２は、図２に示したように垂直信号線ＶＳＬ毎、つまりカラム毎に設けられるが、垂直信号線ＶＳＬ毎のオフセット電圧のばらつきにより、撮像した映像に縦筋などの異常が生じることがある。このため、オフセット電圧は、キャンセルする必要がある。
　そこで、コンパレータ２２では、ランプ波信号が入力される＋端子に基準電圧を印加し、ＶＳＬ電位が入力される－端子にＰ相電位を印加した状態でオートゼロスイッチＡＺＳＷをオンする。
　これにより、キャパシタＣ１のトランジスタＭＮ１側の端子には、電源電圧ＶＤＤからトランジスタＭＰ１のゲート・ソース間電圧Ｖgs分降下した電圧が印加され、キャパシタＣ１の他方の端子には基準電圧が印加される。そして、キャパシタＣ１は、その両端子間の電位差を保持する。
　また、トランジスタＭＮ２のゲートには、トランジスタＭＰ２のドレイン電流と、トランジスタＭＮ２のドレイン電流が等しくなるように、負帰還がかかる。
　トランジスタＭＮ２のゲート電圧は、上記負帰還により、トランジスタＭＮ１のゲート電圧に、差動増幅回路の負帰還でキャンセルされず残存するオフセット電圧が重畳された電位となる。この電位が、キャパシタＣ２のトランジスタＭＮ２側端子に印加され、他方の端子には、Ｐ相電位が印加される。キャパシタＣ２は、その両端子の電位差を保持する。
　この状態でオートゼロスイッチＡＺＳＷをオフすると、トランジスタＭＮ１のゲートには、ランプ波信号の基準電位からの変動分の電圧がキャパシタＣ１を介して印加される。一方、垂直信号線ＶＳＬ側では、Ｐ相電位からオフセット電圧を差し引いた電圧がトランジスタＭＮ２のゲートに印加されることで、差動増幅回路のオフセット電圧は相殺される。以上がコンパレータ２２のオートゼロ処理（以下、ＡＺ処理）と呼ばれる動作である。
　また、コンパレータ２２は、Ｐ相電位でＡＺ処理を行った後に、Ｄ相電位の比較を行う。つまり、コンパレータ２２では、Ｐ相とＤ相との差電位がトランジスタＭＮ２のゲートに印加されることで、あわせてＰ相電位－Ｄ相電位であるＣＤＳも行っている。このＡＺ処理、ＡＤ変換、およびＣＤＳの一連の動作が、シングルスロープＡＤＣと呼ばれる機能である。
［課題］
　次に、図５および図６を参照して、撮像装置１００の課題となる現象について説明する。図５は、画素部１０の断面図と、過光量受光時における画素部１０のポテンシャル図である。図６は、画素部１０及び信号線の信号波形図である。
　図６に示すオートゼロ信号がハイレベルの期間は、オートゼロ中の期間（以下、ＡＺ期間と呼ぶ）を示している。選択トランジスタＳＥＬがハイレベルの期間は、選択トランジスタＳＥＬがオンの期間を示している。リセットトランジスタＲＳＴがハイレベルの期間は、リセットトランジスタＲＳＴがオンの期間を示している。転送トランジスタＴＧがハイレベルの期間は、転送トランジスタＴＧがオンの期間を示している。
　また、図６に太実線で示す信号線ＶＳＬは、過光量状態でない高輝度時のＶＳＬ電位を示している。破線で示す信号線ＶＳＬは、超高輝度の光がＰＤに照射し、フォトダイオードＰＤに蓄積することができる最大電荷量であるＱｓを超える電荷が生じた場合のＶＳＬ電位を示している。一点鎖線で示すＲａｍｐは、ランプ波信号を示している。
　上述した課題は、過光量状態におけるＡＺ期間中に生じる。前述したように、ＡＺ期間中に信号線ＶＳＬ側にＰ相電位が印加されることでコンパレータ２２のオフセット電圧はキャンセルされる。ところが、太陽光などの強烈な超高輝度の光がフォトダイオードＰＤに入射された場合、Ｐ相電位が変動することがある。
　具体的には、図５に示すように、画素部１０の光入射面側には、メタル遮光膜ＭＬが配置されているが、メタル遮光膜ＭＬに設けられる開口部からフォトダイオードＰＤに光ＳＬが入射する。ここで、図５に示すＱｓは、フォトダイオードＰＤに蓄積可能な最大電荷量を示す。Ｑｆｄは、フローティングディフュージョンＦＤに蓄積可能な最大電荷量を示す。
　図５の下側には、リセット動作が終わった後のＰ相時のポテンシャルが示されている。フローティングディフュージョンＦＤには、リセットトランジスタＲＳＴのチャージインジェクションなどで生じる電荷が保持されている。図５では、電荷として電子がフローティングディフュージョンに保持される例を示している。
　この状態において、フォトダイオードＰＤへの光照射が強く、光電変換で生じる電荷がＱｓを超えてしまうと、電荷が転送トランジスタＴＧの障壁を超え、フローティングディフュージョンＦＤに漏れ出てしまう。
　フローティングディフュージョンに保持される電荷のうち、Ｑｆｄを超えた分の電荷は、リセットトランジスタＲＳＴを超えて、電源電圧ＶＤＤ線へ到達後、正孔と再結合して消失する。つまり、Ｑｆｄで擦切られるまで、フローティングディフュージョンＦＤに保持される電荷の量は増加し続ける。
　この変化が生じた場合の垂直信号線ＶＳＬの電位変動を図６に示している。Ｑｓを超えない程度の光量が照射した場合、太実線で示すように、Ｐ相電位に変動はないので、その電位で正常にＡＺ処理が行われる。
　その後、転送トランジスタＴＧをオンしてＤ相に遷移すると、信号電荷がフローティングディフュージョンＦＤに転送されることで垂直信号線ＶＳＬの電位が低下するが、この変化量は図４に示すキャパシタＣ２を超えてトランジスタＭＮ２のゲートに印加されるので正常にＣＤＳは行われる。
　しかし、Ｑｓを超える光量が入射した場合、ＶＳＬ電位イメージの破線で示すように、フローティングディフュージョンＦＤのリセット終了直後からＱｓを超えた電荷がフローティングディフュージョンＦＤに到達する。フローティングディフュージョンＦＤの電荷量がＱｆｄを超えると、フローティングディフュージョンＦＤから電荷が漏れ出して、ＶＳＬ電位が低下する。従って、図６のＶＳＬ電位イメージの破線で示すように、Ｐ相期間中にＶＳＬ電位が低下してしまう。
　このため、その後のＤ相期間に転送トランジスタＴＧをオンして信号電荷を読み出したときには、すでにＶＳＬ電位が下がっているため、ＶＳＬ電位は変化しない。このように、Ｐ相からＤ相に遷移しても、ＶＳＬ電位は同じである。
　ＡＺ期間中に光量が著しく高い光が入射されると、コンパレータ２２は、電位レベルが低下したＰ相電位でＡＺ処理を行ってしまう。
　上述したように、光量が著しく高い光が入射されると、Ｐ相とＤ相では電位差が生じないため、Ｐ相にてランプ波信号の電位レベルが低下し始めてからＶＳＬ電位と論理反転するまでの時間と、Ｄ相にてランプ波新語の電位レベルが低下し始めてからＶＳＬ電位と論理反転するまでの時間とが同じになる。すなわち、光量が著しく高い光が入射される前と後で、入射光の輝度が同じと誤判定される。その結果、太陽光で白となるはずの画素が、黒と誤判定されてしまう。この現象が、太陽黒点と呼ばれるものである。
［比較例に係る太陽黒点対策回路］
　次に、図７および図８を参照して、太陽黒点の発生を抑制する一比較例に係る太陽黒点対策回路について説明する。図７は、一比較例に係る太陽黒点対策回路の一例を示す図である。図８は、一比較例に係る太陽黒点対策回路の動作タイミングと出力波形とを示す説明図である。
　なお、ここでは、図７に示す構成要素のうち、図２に示す構成要素と同一の構成要素については、図２に示す符号と同一の符号を付することにより、重複する説明を省略する。図７に示すように、一比較例に係る太陽黒点対策回路は、画素部１０毎に設けられるクランプ回路１０１を備える。
　クランプ回路１０１は、ＰチャネルＭＯＳ（Metal　Oxide　Semiconductor）トランジスタ（以下、「ＰＭＯＳトランジスタ」と記載する）ＭＰ３と、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」と記載する）ＭＮ３とを備える。
　ＰＭＯＳトランジスタＭＰ３は、ソースが電源に接続され、ドレインがＮＭＯＳトランジスタＭＮ３のドレインに接続され、ゲートに所定のゲート電圧ＸＳＵＮＥＮが印加される。ＮＭＯＳトランジスタＭＮ３は、ソースが垂直信号線ＶＳＬに接続され、ゲートに所定の閾値電圧Ｖｔｈ３が印加される。
　クランプ回路１０１は、ＡＺ期間中に、ゲート電圧ＸＳＵＮＥＮをローレベルにしてＰＭＯＳトランジスタＭＰ３をオンする。過光量の受光によりフローティングディフュージョンＦＤの電荷が増えると、垂直信号線ＶＳＬの電位が降下する。
　そして、垂直信号線ＶＳＬの電位が所定の閾値電圧Ｖｔｈ３で規定されるクランプレベルまで降下しない状態では、ＮＭＯＳトランジスタＭＮ３はオフしている。その後、垂直信号線ＶＳＬの電位が所定の閾値電圧Ｖｔｈ３で規定する電位まで降下すると、ＮＭＯＳトランジスタＭＮ３がオンして動作を開始する。
　そして、ＮＭＯＳトランジスタＭＮ３のゲート電圧が増幅トランジスタＡＭＰのゲート電圧よりも十分高くなる電位まで垂直信号線ＶＳＬの電位が降下すると、増幅トランジスタＡＭＰはオフする。
　それ以上、フローティングディフュージョンＦＤの電荷が増えたとしても、垂直信号線ＶＳＬの電位は降下しない。クランプ回路１０１は、この動作により、垂直信号線ＶＳＬの電位を所定の閾値電圧Ｖｔｈ３で規定する電位にクランプする。
　クランプ回路１０１は、ＡＺ期間の終了後、ゲート電圧ＸＳＵＮＥＮをハイレベルにしてＰＭＯＳトランジスタＭＰ３をオフにすることにより、ＮＭＯＳトランジスタＭＮ３をオフする。これにより、増幅トランジスタＡＭＰがオンし、垂直信号線ＶＳＬの電位は、図９で示すように下がって、再びフローティングディフュージョンＦＤの電荷量に応じた電位になる。
　図４に示すように、ＡＺ期間後のＶＳＬ電位の変動に応じて、トランジスタＭＮ２のゲート電圧が変動する。トランジスタＭＮ２のゲート電圧が十分低くなるように図７に示す所定の閾値電圧Ｖｔｈ３が設定され、コンパレータ２２の出力値ＶＣＯの論理反転が起きないように設定する。
　図３に示すカウンタ２３では、Ｐ相カウント中に論理反転が生じない場合、つまり、カウント値の上限までカウントした場合には、当該画素は太陽黒点であると判定し、映像信号を白に変換する。これにより、クランプ回路１０１は、太陽黒点の発生を抑制することができる。
　しかしながら、クランプ回路１０１には、以下に記載する課題がある。第１の課題は、ＮＭＯＳトランジスタＭＮ３の動作開始タイミングが、増幅トランジスタＡＭＰのゲート電圧、つまりフローティングディフュージョンＦＤの電位(以下「Ｖfd」と記載する)と、ＮＭＯＳトランジスタＭＮ３のゲート電圧である閾値電圧Ｖｔｈ３との差が小さくなる時に生じる。
　ここで、図９を参照して、クランプ回路１０１を動作させた場合に、図７に示す回路に流れる電流について説明する。図９は、一比較例に係るクランプ回路１０１を動作させた場合の電流とＶＳＬ電位の変化を示す説明図である。
　図９には、上記した電位差（Ｖfd－Ｖｔｈ３）と、図７に示す増幅トランジスタＡＭＰが流す電流Ｉ１、ＮＭＯＳトランジスタＭＮ３が流す電流Ｉ２と垂直信号線ＶＳＬの電位変動の関係を示している。
　具体的には、図９における上図に、電位差（Ｖfd－Ｖｔｈ３）の変化に伴う電流Ｉ１の変化を実線によって示しており、電流Ｉ２の変化を破線によって示している。また、図９における下図には、電位差（Ｖfd－Ｖｔｈ３）の変化に伴う垂直信号線ＶＳＬの電位変動を示している。
　ここで、垂直信号線ＶＳＬの電位は、下記式（１）で表される。また、式（１）における増幅トランジスタＡＭＰのゲート・ソース間電圧Ｖgs（ＡＭＰ）は、下記式（２）で表される。また、図７に示す電流Ｉ１，Ｉ２，Ｉ３の間には、下記式（３）の関係が成り立つ。
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Figure JPOXMLDOC01-appb-M000002
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　上記式における電流Ｉ１は増幅トランジスタＡＭＰのドレイン電流、Ｗ／Ｌは増幅トランジスタＡＭＰのアスペクト比、μｎはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｖｔｈは増幅トランジスタＡＭＰの閾値電圧である。
　図７に示す増幅トランジスタＡＭＰとＮＭＯＳトランジスタＭＮ３とは差動回路の構成となり、各ゲートの電位差により、電流Ｉ３の分流比が変わる。このため、各ゲートの電位差が小さくなると、ＮＭＯＳトランジスタＭＮ３が電流Ｉ２を流し始め、これに伴って電流Ｉ１が減少する（式（３）参照）。
　増幅トランジスタＡＭＰと電流Ｉ３が流れるＮＭＯＳトランジスタＭＮ４とでソースフォロアを構成している。このため、電流Ｉ１が変動しない状況、つまりゲート・ソース間電圧Ｖgs（ＡＭＰ）が変動しない場合においては、フローティングディフュージョンＦＤの電位Ｖfdの変動に応じてソース電位も変動することで、その線形性は保たれる。
　しかし、電流Ｉ１が変動してしまうと、その変動量に応じてゲート・ソース間電圧Ｖgs（ＡＭＰ）も変化してしまい、フローティングディフュージョンＦＤの電位Ｖfdの変動以外の因子が入ってしまうことで、線形性は崩れる（式（１）（２）参照）。
　このため、ソースフォロアとして使用できる電位は、図９に示すＡ点よりフローティングディフュージョンＦＤの電位Ｖfdが高い範囲だけである。そして、垂直信号線ＶＳＬの電位がクランプされる電位は、さらに垂直信号線ＶＳＬの電位が降下し、増幅トランジスタＡＭＰがオフとなる図９に示すＢ点である。つまり、図９に示すＡ点でクランプしたい垂直信号線ＶＳＬの電位降下がＢ点でしか止まらず、その電位分、垂直信号線ＶＳＬの出力Ｄ（ダイナミック）レンジが狭くなる（第１の課題）。
　第１の課題を解消する対策として、例えば、垂直信号線ＶＳＬの電圧降下をコンパレータ２２と同等の比較回路を使って検知する方法がある。しかし、第１の課題における不感帯（図９に示すＡ点からＢ点までの範囲）を減らすためには、コンパレータ２２と同等の精度が求められため、回路規模が大きくなる。しかも、垂直信号線ＶＳＬの電圧降下を検知する回路はカラムごとに設ける必要があるため、回路規模がさらに増大する問題が生じる（第２の課題）。
　図７に示すクランプ回路１０１以外の構成によって垂直信号線ＶＳＬの電位をクランプする手法として、ＰＭＯＳトランジスタのゲートを垂直信号線ＶＳＬに接続し、ソースを電源に接続してＰＭＯＳトランジスタのゲート・ソース間電圧Ｖgsでクランプする手法がある。
　ところが、この手法の場合、クランプレベルの調整はＰＭＯＳトランジスタのゲート・ソース間電圧Ｖgsでしか行えない。この場合、クランプレベルの調整は、ＰＭＯＳトランジスタＭＰ３のサイズのアスペクト比でしか行うことができないので、調整は困難である（第３の課題）。
　また、図７では、画素部１０が光電変換に生じた電子を検出するエレクトロンセンサである場合を例に挙げて説明したが、画素部１０がホールセンサである場合においても問題が生じる。具体的には、図７に示すクランプ回路１０１は、画素部１０がエレクトロンセンサの場合、フローティングディフュージョンＦＤの電位Ｖfdの降下に対して、閾値電圧Ｖｔｈ３が上回ることで、クランプ動作になる回路である。
　これに対して、画素部１０がホールセンサの場合、過光量になるとフローティングディフュージョンＦＤの電位Ｖfdは上昇していく。このため、クランプ回路１０１では、ＮＭＯＳトランジスタＭＮ３によって垂直信号線ＶＳＬの電位をクランプすることができない。
　また、例えば、図１０に示す検知回路１０２のように、ＮＭＯＳトランジスタＭＮ３をＰＭＯＳトランジスタＭＰ３に置き換えることも容易に想定される。しかし、この構成では、増幅トランジスタＡＭＰと、ＰＭＯＳトランジスタＭＰ３が低インピーダンスでショートする構成となり、図１０に太線矢印で示すように電源とグランドとの間に大電流が流れてしまう。したがってホールセンサには一比較例に係るクランプ回路１０１は用いることができない（第４の課題）。
［過光量検知回路］
　そこで、上記した第１～第４の課題を解決し、回路規模を増大させず、出力Ｄレンジを狭めることなく、イメージセンサによる過光量の受光を高精度に検知できる過光量検知回路１を備えた撮像装置１００について検討する。
　図１１は過光量検知回路１ｐの第１例を示す回路図である。なお、ここでは、図１１に示す構成要素のうち、図７に示す構成要素と同一の構成要素については、図７に示す符号と同一の符号を付することにより、重複する説明を省略する。
　図１１に示すように、過光量検知回路１ｐは、ＮＭＯＳトランジスタＭｎ１とキャパシタＣａとを有し、太陽光に代表される過光量の受光によるＰ相電位の変動を検知する。なお、キャパシタＣａは、高インピーダンス素子であれば、抵抗に置換えてもよい。
　ＮＭＯＳトランジスタＭｎ１は、ソースがイメージセンサの垂直信号線ＶＳＬに接続され、ドレインがキャパシタＣａの一方の端子に接続される。キャパシタＣａの他方の端子は、電源電圧ＶＤＤ線に接続される。また、ＮＭＯＳトランジスタＭｎ１のゲートには、スイッチＳＷ１を介して所定の閾値電圧Ｖth1が印加される。
　ここで、過光量検知回路１ｐの動作について説明する。ここでは、フローティングディフュージョンＦＤのリセットが終わり、フローティングディフュージョンＦＤにはＰ相電位が保持されてＡＺ期間となった場合の動作を説明する。このとき、過光量検知回路１ｐでは、キャパシタＣａが図示しない回路によって予めディスチャージされ、Ｐ点の電位は、電源電圧ＶＤＤを保持しているものとする。
　画素部１０のフォトダイオードＰＤに過光量の光が入射され、光電変換される信号電荷がＱｓを超えてフローティングディフュージョンＦＤに到達すると、フローティングディフュージョンＦＤの電位は降下していく。これに追従して垂直信号線ＶＳＬの電位も降下していく。
　過光量検知回路１ｐ内のキャパシタＣａとＮＭＯＳトランジスタＭｎ１との接続ノードＰは、フローティングディフュージョンＦＤのリセットが終了した時点では、電源電圧ＶＤＤであり、キャパシタＣａには電荷は蓄積されていない。
　その後、垂直信号線ＶＳＬの電位がＮＭＯＳトランジスタＭｎ１のゲート電圧で規定するスレッショルドレベル（以下：閾値電圧Ｖth1）以上であれば、ＮＭＯＳトランジスタＭｎ１はオフであり、キャパシタＣａとＮＭＯＳトランジスタＭｎ１との接続ノードＰは電源電圧である。
　その後、垂直信号線ＶＳＬの電位が閾値電圧Ｖth1を下回ると、ＮＭＯＳトランジスタＭｎ１がオンし、キャパシタＣａに電流が流れて、電荷が蓄積され始める。これに伴って、キャパシタＣａとＮＭＯＳトランジスタＭｎ１との接続ノードＰの電位は低下する。
　キャパシタＣａの電位は、Ｑ＝ＣＶ＝ＩＴの時定数で一次線形に降下するが、ＮＭＯＳトランジスタＭｎ１のドレイン・ソース間の電位差がなくなる電位まで降下すると、ＮＭＯＳトランジスタＭｎ１は３極管動作に入り電流が減少し、最終的に電流は０となる。
　このように、過光量検知回路１ｐは、画素部１０が過光量の光を受光した場合、垂直信号線ＶＳＬの電位が閾値電圧Ｖth1によって規定される電位まで低下する。
　このとき、画素部１０によって過光量の光が受光されると、キャパシタＣａとＮＭＯＳトランジスタＭｎ１とを接続する接続点Ｐの電位がハイレベルからローレベルに遷移する。
　このため、過光量検知回路１ｐは、接続点Ｐの電位を過光量の検知結果として過光量検知端子から後段回路に伝達することで、Ｐ相電位が過光量により変動したことを伝え、以後の動作は無視して当該画素の映像信号を白に変換する処理を行わせることができる。
　また、過光量検知回路１ｐは、ＡＺ期間後に、スイッチＳＷ１によってＮＭＯＳトランジスタＭｎ１のゲート電圧をグランドに接続して検知を終了し、通常動作に戻す。これにより、過光量検知回路１ｐは、Ｐ相電位又はＤ相電位が垂直信号線ＶＳＬを介して供給されるＰ相期間とＤ相期間では、ＮＭＯＳトランジスタＭｎ１をオフさせる。よって、Ｐ相電位が変動しない通常動作においては、その信号伝送に影響を与えることはない。
［課題の検討］
　次に、図１２および図１３を参照して、上記した第１～第４の課題について検討する。図１２は、過光量検知回路１ｐを動作させた場合の電流とＶＳＬ電位の変化を示す説明図である。図１３は、ホールセンサによる過光量の受光を検知する過光量検知回路１ｑの一例を示す図である。図１３の画素部１０ａは、電源電圧ノードと接地ノードの間に直列に接続されるフォトダイオードＰＤ及びキャパシタＳＮを有する。フォトダイオードＰＤのアノードが転送トランジスタＴＧのドレインに接続されている。フォトダイオードＰＤのカソードは電源電圧ノードに接続されており、フォトダイオードＰＤは逆バイアス状態である。転送トランジスタＴＧがオンすると、キャパシタＳＮに蓄積された電荷（正孔）がフローティングディフュージョンＦＤに移動するが、キャパシタＳＮとフローティングディフュージョンＦＤは並列接続であり、容量分割される。よって、キャパシタＳＮに蓄積された電荷（正孔）は、キャパシタＳＮとフローティングディフュージョンＦＤに分割されて保持される。
　図１２には、電位差（Ｖfd－Ｖth1）と、図１１に示す増幅トランジスタＡＭＰが流す電流Ｉ１、ＮＭＯＳトランジスタＭｎ１が流す電流Ｉ２と垂直信号線ＶＳＬの電位変動の関係を示している。
　具体的には、図１２の上側には、電位差（Ｖfd－Ｖth1）の変化に伴う電流Ｉ１の変化が実線によって示され、電流Ｉ２の変化が破線によって示されている。また、図１２の下側には、電位差（Ｖfd－Ｖth1）の変化に伴う垂直信号線ＶＳＬの電位変動が示されている。
　第１の課題について、図１２に示すように、ＮＭＯＳトランジスタＭｎ１が動作し始めた瞬間の電流だけを使って論理反転を実施し、その後、電流をオフするので、反転における線形性の悪化は生じない。スレッショルドレベルは出力Ｄレンジの最大値に設定することができ、広出力Ｄレンジを確保することができる。
　次に、第２の課題について、過光量検知回路１ｐは、ＮＭＯＳトランジスタＭｎ１と、キャパシタＣａとによって構成することができ、図７に示すクランプ回路１０１とほぼ同等な回路素子数でありながら、不感帯が殆んどなく、広レンジで高精度な検知が可能となる。次に、第３の課題について、ＮＭＯＳトランジスタＭｎ１のゲート電圧の設定で、垂直信号線ＶＳＬの電位をクランプするスレッショルドレベルを自由に調整することができる。
　次に、第４の課題については、フォトダイオードＰＤがホールセンサの場合、図１３に示すように検知素子をＰＭＯＳトランジスタＭｐ１にすればよい。具体的には、フォトダイオードＰＤがホールセンサの場合の過光量検知回路１ｑは、ＰＭＯＳトランジスタＭｐ１とキャパシタＣｂとによって構成される。なお、キャパシタＣｂは、高インピーダンス素子であれば、抵抗に置換えられてもよい。
　ＰＭＯＳトランジスタＭｐ１は、ソースがイメージセンサの垂直信号線ＶＳＬに接続され、ドレインがキャパシタＣｂの一方の端子に接続される。キャパシタＣｂの他方の端子は、ＮＭＯＳトランジスタＭＮ４のソースに接続される。また、ＰＭＯＳトランジスタＭｐ１のゲートには、スイッチＳＷ１を介して所定の閾値電圧Ｖth1が印加される。これにより、過光量検知回路１ｑは、フォトダイオードＰＤがホールセンサの場合、図７に示すクランプ回路１０１と同様に、広出力Ｄレンジで高精度な過光量の検知が可能となる。
　また、過光量検知回路１ｐ，１ｑは、垂直信号線ＶＳＬの電位変動そのものに基づいて過光量の受光を検知する。このため、過光量検知回路１ｐ，１ｑは、過光量の光を受光したか否かを示す２値の値に対応する信号を過光量の検知結果として後段の回路へ出力することができる。
　そこで、過光量検知回路１ｐ，１ｑは、過光量の検結果を示す信号をカウンタ２３に出力する。カウンタ２３は、過光量検知回路１ｐ，１ｑから過光量の受光を示す信号が入力される場合に、カウントを停止する。これにより、イメージセンサ１００は、過光量の受光が検知された画素を強制的に白にすることで、太陽黒点の発生を防止することができる。
　また、過光量検知回路１ｐ，１ｑは、過光量の検知結果を示す信号により、コンパレータ２２の比較動作を停止させる。コンパレータ２２は、過光量検知回路１ｐ，１ｑから過光量の受光を示す信号が入力される場合に、垂直信号線ＶＳＬの電位と、ランプ波信号との比較を停止する。これにより、イメージセンサ１００は、過光量の受光が検知された画素を強制的に白にすることで、太陽黒点の発生を防止することができる。
　また、イメージセンサ１００は、過光量検知回路１ｐ，１ｑで検知した結果を後段の回路で処理することによって、太陽黒点の発生を防止することが出来る。
　［図１１と図１３の過光量検知回路１ｐ，１ｑの課題］
　図１１と図１３に示す過光量検知回路１ｐ、１ｑは、電源電圧の変動に対して敏感であり、電源電圧の変動により、過光量の検知精度が低下するおそれがある（第１の課題）。より詳細には、電源電圧が変動すると、図１１と図１３の過光量検知回路１ｐ、１ｑ内の閾値電圧Ｖth1の電圧レベルが変動するおそれがある。閾値電圧Ｖth1は、電源電圧から生成されるため、電源電圧が変動すると、閾値電圧Ｖth1も変動するおそれがある。閾値電圧Ｖth1が変動すると、垂直信号線ＶＳＬの電位をクランプさせる電位レベルが変動する。特に、画素アレイ部２内の画素位置により、閾値電圧Ｖth1が変動し、画素ごとに過光量の検知精度にばらつきが生じるおそれがある。
　また、画素アレイ部２内のカラム方向の信号線ごとに寄生抵抗の大きさが異なるため、寄生抵抗の違いにより閾値電圧Ｖth1が変動し、やはり画素ごとに過光量の検知精度にばらつきが生じるおそれがある（第２の課題）。
　さらに、画素アレイ部２内の画素部１０ごとに増幅トランジスタＡＭＰの閾値電圧が変動するおそれがあり、増幅トランジスタＡＭＰの閾値電圧の変動により垂直信号線ＶＳＬの電位が変動し、画素ごとに過光量の検出精度にばらつきが生じるおそれがある（第３の課題）。
　［過光量検知回路１ｐ，１ｑの改善例」
　図１４は第１改善例に係る過光量検知回路１の回路図である。図１４の過光量検知回路１は、図１１の過光量検知回路１ｐとは回路構成が異なっている。具体的には、図１４の過光量検知回路１は、図１１のＮＭＯＳトランジスタＭｎ１及びキャパシタＣａを備える他に、ダミー回路９を備えている。
　ダミー回路９は、電源電圧の電圧レベルの変動、信号線ＶＳＬの寄生抵抗Ｒpara、及び増幅トランジスタＡＭＰの閾値電圧のばらつきの少なくとも一つを考慮に入れて、ＮＭＯＳトランジスタＭｎ１のゲート電圧を調整する。
　より詳細には、ダミー回路９は、ダミー画素部１０Ｄと、ＮＭＯＳトランジスタ（第２のダミートランジスタとも呼ぶ）ＤＭｎ２とを有する。ダミー画素部１０Ｄは、後述するように、画素アレイ部２内の同一行のすべての画素部１０に接続されている。第２のダミートランジスタＤＭｎ２は、対応する画素部１０ごとに設けられている。このように、ダミー画素部１０Ｄは、画素アレイ部２内の第１方向（ロウ方向）に配置される２以上の画素部１０（典型的には同一行の全画素部１０）に対応づけて設けられる。第２のダミートランジスタＤＭｎ２は、各画素部１０内のＮＭＯＳトランジスタＭｎ１ごとに設けられる。あるいは、第２のダミートランジスタＤＭｎ２は、同一行の２以上のＮＭＯＳトランジスタＭｎ１に対して１個の割合で設けられてもよい。
　ダミー画素部１０Ｄは、画素部１０内の増幅トランジスタＡＭＰに対応する第１のダミートランジスタＤＭｎ１と、第１のダミートランジスタＤＭｎ１に接続されるダミー信号線ＤＶＳＬとを有する。第１のダミートランジスタＤＭｎ１は、増幅トランジスタと同一のサイズ、同一の導電型及び同一の電気特性を有する。第２のダミートランジスタＤＭｎ２は、対応する第２トランジスタと同一のサイズ、同一の導電型及び同一の電気特性を有する。
　ダミー画素部１０Ｄは、画素部１０内の選択トランジスタＳＥＬに対応する第３のダミートランジスタＤＭｎ３を有していてもよい。行走査回路３で選択された列の第３のダミートランジスタＤＭｎ３がオンに設定され、同じ列の第３のトランジスタＳＥＬと第３のダミートランジスタＤＭｎ３のオン、オフは同期される。第３のダミートランジスタＤＭｎ３は、第１のダミートランジスタＤＭｎ１のソースとダミー信号線ＤＶＳＬとの間に接続されている。
　ダミー画素部１０Ｄに接続されるダミー信号線ＤＶＳＬの寄生抵抗Ｒparaは、画素部１０に接続される信号線ＶＳＬの寄生抵抗Ｒparaと同じになる。これにより、信号線ＶＳＬの寄生抵抗Ｒparaを考慮に入れて、ＮＭＯＳトランジスタＭｎ１のゲート電圧を調整できる。また、ダミー画素部１０Ｄ内の第１のダミートランジスタＤＭｎ１は、画素部１０内の増幅トランジスタＡＭＰを模擬したものであり、増幅トランジスタＡＭＰの閾値電圧やゲート－ソース間電圧が変動すると、第１のダミートランジスタＤＭｎ１も同様に変動する。同様に、ＮＭＯＳトランジスタＭｎ１の閾値電圧やドレイン電流が変動すると、第２のダミートランジスタＤＭｎ２も同様に変動する。
　このように、ダミー回路９を設けることで、電源電圧の電圧レベルの変動、信号線ＶＳＬの寄生抵抗Ｒpara、増幅トランジスタＡＭＰの閾値電圧のばらつきなどを相殺することができる。
　画素アレイ部２には、行（ロウ）方向と列（カラム）方向に多数の画素部１０が配置されており、画素部１０の場所によって、信号線ＶＳＬの寄生抵抗Ｒparaが異なる。また、画素アレイ部２の全域で画素部１０内の増幅トランジスタＡＭＰの電気特性が同一であるとは限らず、製造ばらつきによる電気特性の変動が生じうる。このため、上述したダミー回路９は、画素アレイ部２内の行ごとに設けて、同一行のすべての画素部１０を同じダミー回路９に接続するのが望ましい。一方、第２のダミートランジスタＤＭｎ２は、個々の画素部１０に接続されるＮＭＯＳトランジスタＭｎ１ごとに設けるのが望ましい。第２のダミートランジスタＤＭｎ２は、ＮＭＯＳトランジスタＭｎ１を模擬するものであり、ＮＭＯＳトランジスタＭｎ１の近傍に配置するのが望ましい。近傍に配置することで、第２のダミートランジスタＤＭｎ２の電気特性をＮＭＯＳトランジスタＭｎ１の電気特性に類似させることができる。
　図１４では、ダミー信号線ＤＶＳＬと信号線ＶＳＬ上に寄生抵抗Ｒparaを図示しているが、この寄生抵抗Ｒparaは物理的な抵抗素子ではなく、配線抵抗成分などの総称である。上述したように、図１４の過光量検知回路１では、画素アレイ部２内の行ごとにダミー回路９を設けるため、同じ行の画素部１０に接続される信号線ＶＳＬと同程度の寄生抵抗Ｒparaをダミー信号線ＤＶＳＬに持たせることができる。
　ダミー信号線ＤＶＳＬには、信号線ＶＳＬに接続される電流源１２と同等の電流を流す電流源１２Ｄが接続されている。また、ダミー信号線ＤＶＳＬには、ボルテージフォロワ回路１３が接続されている。ボルテージフォロワ回路１３は、差動増幅器を有し、この差動増幅器の＋端子はダミー信号線ＤＶＳＬに接続され、－端子は差動増幅器の出力ノードに接続されている。差動増幅器の出力ノードは第２のダミートランジスタＤＭｎ２のソースに接続されている。
　ボルテージフォロワ回路１３は、ダミー信号線ＤＶＳＬと信号線ＶＳＬとのインピーダンスを分離する機能を有し、ボルテージフォロワ回路１３を設けることでノイズ耐性が高くなる。上述したように、ダミー回路９は、画素アレイ部２内の行ごとに設けられ、同一行のすべての画素部１０に接続されるため、ダミー信号線ＤＶＳＬのインピーダンスが高く、ノイズの影響を受けやすくなる。そこで、ボルテージフォロワ回路１３を設けることで、ダミー信号線ＤＶＳＬのノイズが信号線ＶＳＬに重畳されなくなる。
　第２のダミートランジスタＤＭｎ２は、ＮＭＯＳトランジスタであり、そのゲートとドレインは短絡されており、この短絡経路にはＮＭＯＳトランジスタＭｎ１のゲートが接続されている。これにより、第２のダミートランジスタＤＭｎ２とＮＭＯＳトランジスタＭｎ１はカレントミラー回路を構成している。第２のダミートランジスタＤＭｎ２のソースと接地ノードの間には、電流源２６が接続されている。
　画素部１０に接続された信号線ＶＳＬは、図１１と同様に、ＮＭＯＳトランジスタＭｎ１のソースに接続されている。過光量検出時には、信号線ＶＳＬの電位が下がり、ＮＭＯＳトランジスタＭｎ１のゲート－ソース間電圧が大きくなる。このゲート－ソース間電圧がＮＭＯＳトランジスタＭｎ１の閾値電圧を超えると、ＮＭＯＳトランジスタＭｎ１はオンし、ＮＭＯＳトランジスタＭｎ１のドレイン電圧が下がり、ＮＭＯＳトランジスタＭｎ１とキャパシタＣａとの接続ノードに、バッファ２７を介して接続される過電流検出端子がローレベルになる。
　ＮＭＯＳトランジスタＭｎ１と第２のダミートランジスタＤＭｎ２はカレントミラー回路を構成しているため、ＮＭＯＳトランジスタＭｎ１のゲート電圧は、ダミー回路９及び第２のダミートランジスタＤＭｎ２に応じた電圧値になる。これにより、ＮＭＯＳトランジスタＭｎ１のゲート電圧は、画素部１０内の増幅トランジスタＡＭＰの閾値電圧のばらつきや、信号線ＶＳＬの寄生抵抗Ｒparaや、電源電圧の変動の影響を受けにくくなる。
　図１４の過光量検知回路１は、図８と同様の動作タイミングで動作する。キャパシタＣａはスイッチ２８によってあらかじめディスチャージされる。ＡＺ期間内に太陽光などの過光量の光がフォトダイオードＰＤに入射されると、垂直信号線ＶＳＬの電位が低下してトランジスタＭｎ１がオンし、キャパシタＣａに電流が流れて、電荷が蓄積され始める。これに伴って、キャパシタＣａとトランジスタＭｎ１との接続ノードの電位は低下する。そして過光量検知端子ＴＬ１がハイレベルからローレベルになり、過光量を検知するとトランジスタＭｎ１はオフになる。過光量検知回路１が動作しない場合にはスイッチ２８は閉じ、過光量検知端子ＴＬ１がハイレベルを保持し、ダミートランジスタＤＭｎ１のゲート信号ＶＳＵＮの電位が十分低くなる。これにより、過光量検知回路１は、Ｐ相電位又はＤ相電位が垂直信号線ＶＳＬを介して供給されるＰ相期間とＤ相期間では、トランジスタＭｎ１のゲート電位を十分低くさせる。よって、Ｐ相期間あるいはＤ相期間の通常動作では、その信号伝送に影響を与えることはない。
　図１４のダミー回路９内の第１のダミートランジスタＤＭｎ１のゲート信号ＶＳＵＮは、ダミー制御回路２９にて生成される。ダミー制御回路２９は、ＡＺ期間内に第１のダミートランジスタＤＭｎ１のゲートを任意の電位にするゲート信号ＶＳＵＮを生成する。より詳細には、ダミー制御回路２９は、電源電圧の電圧レベルの変動に影響されないようにゲート信号ＶＳＵＮを生成する。
　図１５はダミー制御回路２９の内部構成の一例を示す回路図である。図１５のダミー制御回路２９は、第１ボルテージフォロワ回路２９ａと、第１抵抗分圧回路２９ｂと、ＬＤＯ（Low Drop-Out）回路２９ｃと、第２ボルテージフォロワ回路２９ｄとを有する。
　第１ボルテージフォロワ回路２９ａと第２ボルテージフォロワ回路２９ｄは、図１４のボルテージフォロワ回路と同様に、出力ノードと－端子とを短絡させる差動増幅器２９ｅ、２９ｆを有する。第１ボルテージフォロワ回路２９ａ内の差動増幅器２９ｅの＋端子には基準電圧Ｖrefが印加され、第２ボルテージフォロワ回路２９ｄ内の差動増幅器２９ｆの出力ノードから信号ＶＳＵＮが出力される。信号ＶＳＵＮは、図１４のダミー回路９内の第１のダミートランジスタＤＭｎ１のゲートに入力される。信号ＶＳＵＮは、ＡＺ期間に任意の電位になる信号である。
　ＬＤＯ回路２９ｃは、差動増幅器２９ｇと、ＰＭＯＳトランジスタ２９ｈと、第２抵抗分圧回路２９ｉとを有する。ＰＭＯＳトランジスタ２９ｈのソースは電源電圧ノードに接続され、ＰＭＯＳトランジスタ２９ｈのドレインと接地ノードの間には、第２抵抗分圧回路２９ｉが接続されている。差動増幅器２９ｇの＋端子には、第１抵抗分圧回路２９ｂで分圧された電圧が入力され、差動増幅器２９ｇの－端子には、第２抵抗分圧回路２９ｉで分圧された電圧が入力される。
　図１５のＬＤＯ回路２９ｃは、電源電圧の電圧レベルが変動しても、ＰＭＯＳトランジスタのドレイン電圧を一定に維持できる。よって、第２ボルテージフォロワ回路２９ｄから出力される信号ＶＳＵＮの電圧レベルは電源電圧の電圧レベルの変動の影響を受けなくなる。
　図１４の過光量検知回路１は、図１１と同様にフォトダイオードで光電変換された電子を読み出す回路であるが、正孔を読み出す回路構成にすることも可能である。
　図１６は第２改善例に係る過光量検知回路１ａの回路図であり、フォトダイオードで光電変換された正孔を読み出す回路である。図１６の回路では、図１４と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
　図１６の過光量検知回路１ａでは、信号線ＶＳＬと接地ノードの間に、ＰＭＯＳトランジスタＭｐ１とキャパシタＣｂとが直列に接続されている。ＰＭＯＳトランジスタＭｐ１とキャパシタＣｂの接続ノードから、バッファ２７を介して過光量検知信号が出力される。
　第２のダミートランジスタＤＭｐ２は、ＰＭＯＳトランジスタであり、ゲートとドレインが短絡されており、この短絡経路にはＰＭＯＳトランジスタＭｐ１のゲートが接続されている。これにより、第２のダミートランジスタＤＭｐ２とＰＭＯＳトランジスタＭｐ１はカレントミラー回路を構成している。
　このように、図１４及び図１６の過光量検知回路１，１ａでは、画素部１０、信号線ＶＳＬ、及び過光量検知信号を出力するＮＭＯＳトランジスタＭｎ１（又はＰＭＯＳトランジスタＭｐ１）と同じ構成のダミー画素部１０Ｄ、ダミー信号線ＤＶＳＬ、及び第２のダミートランジスタＤＭｎ２又はＤＭｐ２を備えている。このため、電源電圧の電圧レベルの変動、信号線ＶＳＬの寄生抵抗Ｒpara、及び画素部１０内の増幅トランジスタＡＭＰの閾値電圧のばらつきを相殺することができ、太陽光等の過光量が入射されたことを精度よく検出して、太陽黒点を防止できる。
　図１７は図１４及び図１６のダミー画素部１０Ｄの配置場所の一例を示す図である。画素アレイ部２は、有効な画素信号を出力する有効画素領域２ａと、有効画素領域２ａのカラム方向の両側に配置される２つの無効画素列領域２ｂ、２ｃと、有効画素領域２ａの行方向の両側に配置される２つの無効画素行領域２ｄ、２ｅとを有する。また、画素アレイ部２のカラム方向の片側又は両側には、行走査回路３が設けられている。
　図１４及び図１６のダミー画素部１０Ｄは、一方の無効画素列領域２ｂ内に配置される。上述したように、ダミー画素部１０Ｄは、行ごとに設けられ、同一行のカラム方向のすべての画素部１０に接続されている。なお、カラム方向の画素部１０の数が多い場合には、同一行の２以上の画素部１０を単位として、それぞれ別個にダミー画素部１０Ｄを設けて、過光量を検知してもよい。
　第２のダミートランジスタＤＭｎ２は、画素部１０ごとに設けられる。第２のダミートランジスタＤＭｎ２は、画素部１０内のＮＭＯＳトランジスタ（又はＰＭＯＳトランジスタ）と同じ電気特性を有するため、ＮＭＯＳトランジスタ（又はＰＭＯＳトランジスタ）の近傍に配置するのが望ましい。
　このように、図１４及び図１６の過光量検知回路１，１ａは、図１１と図１３に示す過光量検知回路１ｐ，１ｑにおける第１～第３の課題を解決することができる。図１４及び図１６の過光量検知回路１，１ａは、画素部１０内の増幅トランジスタＡＭＰと同じ電源電圧で駆動される第１のダミートランジスタＤＭｎ１と、画素部１０に接続される信号線ＶＳＬの寄生抵抗Ｒparaと同程度の寄生抵抗Ｒparaを有するダミー信号線ＤＶＳＬと、信号線ＶＳＬに接続されるトランジスタＭｎ１、Ｍｐ１と同程度の閾値電圧を有する第２のダミートランジスタＤＭｎ２とを有する。そして、第２のダミートランジスタＤＭｎ２を用いて、トランジスタＭｎ１、Ｍｐ１のゲート電圧を生成する。これにより、信号線ＶＳＬの寄生抵抗Ｒparaの変動と、電源電圧の電圧レベルの変動と、トランジスタＭｎ１、Ｍｐ１の閾値電圧の変動との影響を受けることなく、過光量を検知できる。また、ＡＺ期間に第１のダミートランジスタＤＭｎ１のゲートに太陽黒点検知レベルを規定する任意の電位を供給する信号ＶＳＵＮをＬＤＯ回路２９ｃを用いて生成するため、電源電圧の電圧レベルの変動を受けなくなる。
［過光量検知回路１，１ａの適用例］
　次に、図１８および図１９を参照して本開示に係る過光量検知回路１，１ａが適用される受光素子について説明する。図１８，図１９は、本開示に係る過光量検知回路１，１ａが適用される受光素子１１０の模式的な構成を表したものである。図１８は、受光素子１１０の平面構成を表し、図１９は、図１８のＢ－Ｂ’線に沿った断面構成を表している。
　この受光素子１１０は、例えばIII－Ｖ族半導体などの化合物半導体材料を用いた赤外線センサ等に適用されるものであり、例えば、可視領域（例えば３８０ｎｍ以上７８０ｎｍ未満）～短赤外領域（例えば７８０ｎｍ以上２４００ｎｍ未満）の波長の光に、光電変換機能を有している。この受光素子１１０には、例えば２次元配置された複数の受光単位領域Ｐ１（画素Ｐ１）が設けられている（図１９）。
　受光素子１１０は、中央部の素子領域Ｒ１と、素子領域Ｒ１の外側に設けられ、素子領域Ｒ１を囲む周辺領域Ｒ２とを有している（図１８）。受光素子１１０は、素子領域Ｒ１から周辺領域Ｒ２にわたって設けられた導電膜１５Ｂを有している。この導電膜１５Ｂは、素子領域Ｒ１の中央部に対向する領域に開口を有している。
　受光素子１１０は、素子基板３０と、回路基板の一例である読出回路基板４０とを積層させた積層構造を有する（図１９）。素子基板３０の一方の面は光入射面（光入射面Ｓ１）であり、光入射面Ｓ１と反対の面（他方の面）が、読出回路基板４０との接合面（接合面Ｓ２）である。
　素子基板３０は、読出回路基板４０に近い位置から、配線層１０Ｗ、第１電極３１、半導体層１０Ｓ（第１半導体層）、第２電極１５およびパッシベーション膜１６をこの順に有している。半導体層１０Ｓの配線層１０Ｗとの対向面および端面（側面）は、絶縁膜１７により覆われている。読出回路基板４０は、いわゆるＲＯＩＣ（Readout integrate circuit）であり、素子基板３０の接合面Ｓ２に接する配線層２０Ｗおよび多層配線層２２Ｃと、この配線層２０Ｗおよび多層配線層２２Ｃを間にして素子基板３０に対向する半導体基板３５とを有している。
　素子基板３０は素子領域Ｒ１に半導体層１０Ｓを有している。換言すれば、半導体層１０Ｓが設けられた領域が、受光素子１１０の素子領域Ｒ１である。素子領域Ｒ１のうち、導電膜１５Ｂから露出された領域（導電膜１５Ｂの開口に対向する領域）が、受光領域である。素子領域Ｒ１のうち、導電膜１５Ｂで覆われた領域は、ＯＰＢ（Optical Black）領域Ｒ１Ｂである。ＯＰＢ領域Ｒ１Ｂは、受光領域を囲むように設けられている。ＯＰＢ領域Ｒ１Ｂは、黒レベルの画素信号を得るために用いられる。素子基板３０は、周辺領域Ｒ２に、絶縁膜１７とともに埋込層１８を有している。周辺領域Ｒ２には、素子基板３０を貫通し、読出回路基板４０に達する孔Ｈ１，Ｈ２が設けられている。受光素子１１０では、素子基板３０の光入射面Ｓ１から、パッシベーション膜１６、第２電極１５および第２コンタクト層１４を介して半導体層１０Ｓに光が入射するようになっている。半導体層１０Ｓで光電変換された信号電荷は、第１電極３１および配線層１０Ｗを介して移動し、読出回路基板４０で読みだされる。以下、各部の構成について説明する。
　配線層１０Ｗは、素子領域Ｒ１および周辺領域Ｒ２にわたって設けられ、読出回路基板４０との接合面Ｓ２を有している。受光素子１１０では、この素子基板３０の接合面Ｓ２が素子領域Ｒ１および周辺領域Ｒ２に設けられ、例えば素子領域Ｒ１の接合面Ｓ２と周辺領域Ｒ２の接合面Ｓ２とは、同一平面を構成している。後述するように、受光素子１１０では、埋込層１８を設けることにより周辺領域Ｒ２の接合面Ｓ２が形成される。
　配線層１０Ｗは、例えば層間絶縁膜１９Ａ，１９Ｂ中に、コンタクト電極１９Ｅおよびダミー電極１９ＥＤを有している。例えば、読出回路基板４０側に層間絶縁膜１９Ｂが、第１コンタクト層３２側に層間絶縁膜１９Ａが配置され、これら層間絶縁膜１９Ａ，１９Ｂが積層して設けられている。層間絶縁膜１９Ａ，１９Ｂは、例えば、無機絶縁材料により構成されている。この無機絶縁材料としては、例えば、窒化シリコン（ＳｉＮ），酸化アルミニウム（Ａｌ2Ｏ3），酸化ケイ素（ＳｉＯ2）および酸化ハフニウム（ＨｆＯ2）等が挙げられる。層間絶縁膜１９Ａ，１９Ｂを同一の無機絶縁材料により構成するようにしてもよい。
　コンタクト電極１９Ｅは、例えば、素子領域Ｒ１に設けられている。このコンタクト電極１９Ｅは、第１電極３１と読出回路基板４０とを電気的に接続するためのものであり、素子領域Ｒ１に画素Ｐ１毎に設けられている。隣り合うコンタクト電極１９Ｅは、埋込層１８および層間絶縁膜１９Ａ，１９Ｂにより電気的に分離されている。コンタクト電極１９Ｅは、例えば銅（Ｃｕ）パッドにより構成されており、接合面Ｓ２に露出されている。ダミー電極１９ＥＤは、例えば、周辺領域Ｒ２に設けられている。このダミー電極１９ＥＤは、後述の配線層２０Ｗのダミー電極２２ＥＤに接続されている。このダミー電極１９ＥＤおよびダミー電極２２ＥＤを設けることにより、周辺領域Ｒ２の強度を向上させることが可能となる。ダミー電極１９ＥＤは、例えば、コンタクト電極１９Ｅと同一工程で形成されている。ダミー電極１９ＥＤは、例えば銅（Ｃｕ）パッドにより構成されており、接合面Ｓ２に露出されている。
　コンタクト電極１９Ｅと半導体層１０Ｓとの間に設けられた第１電極３１は、光電変換層３３で発生した信号電荷（正孔または電子、以下便宜上、信号電荷が正孔であるとして説明する。）を読みだすための電圧が供給される電極（アノード）であり、素子領域Ｒ１に画素Ｐ１毎に設けられている。第１電極３１は、絶縁膜１７の開口を埋め込むように設けられ、半導体層１０Ｓ（より具体的には、後述の拡散領域３２Ａ）に接している。第１電極３１は、例えば、絶縁膜１７の開口よりも大きく、第１電極３１の一部は、埋込層１８に設けられている。即ち、第１電極３１の上面（半導体層１０Ｓ側の面）は、拡散領域３２Ａに接し、第１電極３１の下面および側面の一部は埋込層１８に接している。隣り合う第１電極３１は、絶縁膜１７および埋込層１８により電気的に分離されている。
　第１電極３１は、例えば、チタン（Ｔｉ），タングステン（Ｗ），窒化チタン（ＴｉＮ），白金（Ｐｔ），金（Ａｕ），ゲルマニウム（Ｇｅ），パラジウム（Ｐｄ），亜鉛（Ｚｎ），ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）のうちのいずれかの単体、またはそれらのうちの少なくとも１種を含む合金により構成されている。第１電極３１は、このような構成材料の単膜であってもよく、あるいは、２種以上を組み合わせた積層膜であってもよい。例えば、第１電極３１は、チタンおよびタングステンの積層膜により構成されている。第１電極３１の厚みは、例えば数十ｎｍ～数百ｎｍである。
　半導体層１０Ｓは、例えば、配線層１０Ｗに近い位置から、第１コンタクト層３２、光電変換層３３および第２コンタクト層３４を含んでいる。第１コンタクト層３２、光電変換層３３および第２コンタクト層３４は、互いに同じ平面形状を有し、各々の端面は、平面視で同じ位置に配置されている。
　第１コンタクト層３２は、例えば、全ての画素Ｐ１に共通して設けられ、絶縁膜１７と光電変換層３３との間に配置されている。第１コンタクト層３２は、隣り合う画素Ｐ１を電気的に分離するためのものであり、第１コンタクト層３２には、例えば複数の拡散領域３２Ａが設けられている。第１コンタクト層３２に、光電変換層３３を構成する化合物半導体材料のバンドギャップよりも大きなバンドギャップの化合物半導体材料を用いることにより、暗電流を抑えることも可能となる。第１コンタクト層３２には、例えばｎ型のＩｎＰ（インジウムリン）を用いることができる。
　第１コンタクト層３２に設けられた拡散領域３２Ａは、互いに離間して配置されている。拡散領域３２Ａは、画素Ｐ１毎に配置され、それぞれの拡散領域３２Ａに第１電極３１が接続されている。ＯＰＢ領域Ｒ１Ｂにも拡散領域３２Ａが設けられている。拡散領域３２Ａは、光電変換層３３で発生した信号電荷を画素Ｐ１毎に読み出すためのものであり、例えば、ｐ型不純物を含んでいる。ｐ型不純物としては、例えばＺｎ（亜鉛）等が挙げられる。このように、拡散領域３２Ａと、拡散領域３２Ａ以外の第１コンタクト層３２との間にｐｎ接合界面が形成され、隣り合う画素Ｐ１が電気的に分離されるようになっている。拡散領域３２Ａは、例えば第１コンタクト層３２の厚み方向に設けられ、光電変換層３３の厚み方向の一部にも設けられている。
　第１電極３１と第２電極１５との間、より具体的には、第１コンタクト層３２と第２コンタクト層３４との間の光電変換層３３は、例えば、全ての画素Ｐ１に共通して設けられている。この光電変換層３３は、所定の波長の光を吸収して、信号電荷を発生させるものであり、例えば、ｉ型のＩＩＩ－Ｖ族半導体などの化合物半導体材料により構成されている。光電変換層３３を構成する化合物半導体材料としては、例えば、ＩｎＧａＡｓ（インジウムガリウム砒素），ＩｎＡｓＳｂ（インジウム砒素アンチモン），ＩｎＡｓ（インジウム砒素），ＩｎＳｂ（インジムアンチモン）およびＨｇＣｄＴｅ（水銀カドミウムテルル）等が挙げられる。Ｇｅ（ゲルマニウム）により光電変換層３３を構成するようにしてもよい。光電変換層３３では、例えば、可視領域から短赤外領域の波長の光の光電変換がなされるようになっている。
　第２コンタクト層３４は、例えば、全ての画素Ｐ１に共通して設けられている。この第２コンタクト層３４は、光電変換層３３と第２電極１５との間に設けられ、これらに接している。第２コンタクト層３４は、第２電極１５から排出される電荷が移動する領域であり、例えば、ｎ型の不純物を含む化合物半導体により構成されている。第２コンタクト層３４には、例えば、ｎ型のＩｎＰ（インジウムリン）を用いることができる。
　第２電極１５は、例えば各画素Ｐ１に共通の電極として、第２コンタクト層３４上（光入射側）に、第２コンタクト層３４に接するように設けられている。第２電極１５は、光電変換層３３で発生した電荷のうち、信号電荷として用いられない電荷を排出するためのものである（カソード）。例えば、正孔が、信号電荷として第１電極３１から読み出される場合には、この第２電極１５を通じて例えば電子を排出することができる。第２電極１５は、例えば赤外線などの入射光を透過可能な導電膜により構成されている。第２電極１５には、例えば、ＩＴＯ（Indium　Tin　Oxide）またはＩＴｉＯ（Ｉｎ2Ｏ3－ＴｉＯ2）等を用いることができる。第２電極１５は、例えば、隣り合う画素Ｐ１を仕切るように、格子状に設けられていてもよい。この第２電極１５には、光透過性の低い導電材料を用いることが可能である。
　パッシベーション膜１６は、第２電極１５を光入射面Ｓ１側から覆っている。パッシベーション膜１６は、反射防止機能を有していてもよい。パッシベーション膜１６には、例えば窒化シリコン（ＳｉＮ），酸化アルミニウム（Ａｌ2Ｏ3），酸化ケイ素（ＳｉＯ2）および酸化タンタル（Ｔａ2Ｏ3）等を用いることができる。パッシベーション膜１６は、ＯＰＢ領域Ｒ１Ｂに開口１６Ｈを有している。開口１６Ｈは、例えば、受光領域を囲む額縁状に設けられている（図１ｑ）。開口１６Ｈは、例えば平面視で四角形状または円状の孔であってもよい。このパッシベーション膜１６の開口１６Ｈにより、第２電極１５に導電膜１５Ｂが電気的に接続されている。
　絶縁膜１７は、第１コンタクト層３２と埋込層１８との間に設けられるとともに、第１コンタクト層３２の端面、光電変換層３３の端面、第２コンタクト層３４の端面および第２電極１５の端面を覆い、周辺領域Ｒ２ではパッシベーション膜１６に接している。この絶縁膜１７は、例えば、酸化シリコン（ＳｉＯX）または酸化アルミニウム（Ａｌ2Ｏ3）等の酸化物を含んで構成されている。複数の膜からなる積層構造により絶縁膜１７を構成するようにしてもよい。絶縁膜１７は、例えば酸窒化シリコン（ＳｉＯＮ），炭素含有酸化シリコン（ＳｉＯＣ），窒化シリコン（ＳｉＮ）およびシリコンカーバイド（ＳｉＣ）などのシリコン（Ｓｉ）系絶縁材料により構成するようにしてもよい。絶縁膜１７の厚みは、例えば数十ｎｍ～数百ｎｍである。
　導電膜１５Ｂは、ＯＰＢ領域Ｒ１Ｂから周辺領域Ｒ２の孔Ｈ１にわたって設けられている。この導電膜１５Ｂは、ＯＰＢ領域Ｒ１Ｂに設けられたパッシベーション膜１６の開口１６Ｈで第２電極１５に接するとともに、孔Ｈ１を介して読出回路基板２０の配線（後述の配線２２ＣＢ）に接している。これにより、読出回路基板４０から導電膜１５Ｂを介して第２電極１５に電圧が供給されるようになっている。導電膜１５Ｂは、このような第２電極１５への電圧供給経路として機能するとともに、遮光膜としての機能を有し、ＯＰＢ領域Ｒ１Ｂを形成する。導電膜１５Ｂは、例えば、タングステン（Ｗ），アルミニウム（Ａｌ），チタン（Ｔｉ），モリブデン（Ｍｏ），タンタル（Ｔａ）または銅（Ｃｕ）を含む金属材料により構成されている。導電膜１５Ｂ上にパッシベーション膜が設けられていてもよい。
　第２コンタクト層３４の端部と第２電極１５との間に、接着層Ｂが設けられていてもよい。この接着層Ｂは、後述するように、受光素子１１０を形成する際に用いられるものであり、半導体層１０Ｓを仮基板に接合する役割を担っている。接着層Ｂは、例えばテトラエトキシシラン（ＴＥＯＳ）または酸化シリコン（ＳｉＯ2）等により構成されている。接着層Ｂは、例えば、半導体層１０Ｓの端面よりも拡幅して設けられ、半導体層１０Ｓとともに、埋込層１８に覆われている。接着層Ｂと埋込層１８との間には、絶縁膜１７が設けられている。
　過光量検知回路１，１ａは、受光素子１１０に適用される場合に、読出回路基板４０に設けられる。これにより、過光量検知回路１，１ａは、受光素子１１０の回路規模を増大させることなく、イメージセンサによる過光量の受光を高精度に検知することができる。
　図２０を参照して本開示に係る過光量検知回路１が適用される画素構造の一例について説明する。図２０は、本開示に係る過光量検知回路１，１ａが適用される画素構造を示す断面図である。
　回路基板の一例である半導体基板６０の光入射側である上側には、素子基板が設けられる。素子基板には、光電変換部となるＮ型の半導体薄膜４１が、画素アレイ領域の全面に形成されている。Ｎ型の半導体薄膜４１は、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、さらにはカルコパイライト構造の化合物半導体が用いられる。カルコパイライト構造の化合物半導体は、高い光吸収係数と、広い波長域に渡る高い感度が得られる材料であり、光電変換用のＮ型の半導体薄膜４１として好ましく用いられる。このようなカルコパイライト構造の化合物半導体は、Ｃｕ、Ａｌ、Ｇａ、Ｉｎ、Ｓ、Ｓｅなど、IV族元素の周囲の元素を用いて構成され、ＣｕＧａＩｎＳ系混晶、ＣｕＡｌＧａＩｎＳ系混晶、およびＣｕＡｌＧａＩｎＳＳｅ系混晶等が例示される。
　また、Ｎ型の半導体薄膜４１の材料には、上述した化合物半導体の他、アモルファスシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、量子ドット光電変換膜、有機光電変換膜などを用いることも可能である。本実施の形態では、Ｎ型の半導体薄膜４１として、ＩｎＧａＡｓの化合物半導体が用いられているものとする。
　Ｎ型の半導体薄膜４１の半導体基板６０側である下側には、画素電極を構成する高濃度のＰ型層４２が、画素ごとに形成されている。そして、画素ごとに形成された高濃度のＰ型層４２の間には、各画素を分離する画素分離領域としてのＮ型層４３が、例えば、ＩｎＰ等の化合物半導体で形成されている。このＮ型層４３は、画素分離領域としての機能の他、暗電流を防止する役割も有する。
　一方、Ｎ型の半導体薄膜４１の光入射側である上側にも、画素分離領域として用いたＩｎＰ等の化合物半導体を用いて、Ｎ型の半導体薄膜４１よりも高濃度のＮ型層４４が形成されている。この高濃度のＮ型層４４は、Ｎ型の半導体薄膜４１で生成された電荷の逆流を防止するバリア層として機能する。高濃度のＮ型層４４の材料には、例えば、ＩｎＧａＡｓ、ＩｎＰ、ＩｎＡｌＡｓなどの化合物半導体を用いることができる。
　バリア層としての高濃度のＮ型層４４の上には、反射防止膜４５が形成されている。反射防止膜４５の材料には、例えば、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化タンタル（Ｔａ2Ｔａ5）、酸化チタン（ＴｉＯ2）などを用いることができる。
　高濃度のＮ型層４４または反射防止膜４５のいずれか一方は、Ｎ型の半導体薄膜４１を上下に挟む電極のうちの上側の上部電極としても機能し、上部電極としての高濃度のＮ型層４４または反射防止膜４５には、所定の電圧Ｖａが印加される。
　反射防止膜４５の上には、カラーフィルタ４６及びオンチップレンズ４７がさらに形成されている。カラーフィルタ４６は、Ｒ（赤）、Ｇ（緑）、またはＢ（青）のいずれかの光（波長光）を透過させるフィルタであり、例えば、画素アレイ部２において、いわゆるベイヤ配列で配置されている。
　画素電極を構成する高濃度のＰ型層４２と、画素分離領域としてのＮ型層４３の下側には、パッシベーション層５１および絶縁層５２が形成されている。そして、接続電極５３Ａ及び５３Ｂとバンプ電極５４が、パッシベーション層５１および絶縁層５２を貫通するように形成されている。接続電極５３Ａ及び５３Ｂとバンプ電極５４は、画素電極を構成する高濃度のＰ型層４２と、電荷を蓄積する容量素子とを電気的に接続する。
　過光量検知回路１，１ａは、図２０に示す画素構造に適用される場合、回路基板の一例である半導体基板６０に設けられる。これにより、過光量検知回路１，１ａは、図２０に示す画素構造の回路規模を増大させることなく、イメージセンサによる過光量の受光を高精度に検知することができる。
　＜＜応用例＞＞
　本開示に係る過光量検知回路１，１ａは、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller Area Network）、ＬＩＮ（Local Interconnect Network）、ＬＡＮ（Local　Area　Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
　各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図２１では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
　駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock　Brake　System）又はＥＳＣ（Electronic　Stability　Control）等の制御装置としての機能を有してもよい。
　駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
　ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
　車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time Of Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
　環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light Detection and Ranging、Laser Imaging Detection and Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
　ここで、図２２は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２２には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
　車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
　図２１に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
　また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
　車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
　統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal　Digital　Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
　記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read　Only　Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random　Access　Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard Disc Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
　汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global System of Mobile communications）、ＷｉＭＡＸ（登録商標）、ＬＴＥ（登録商標）（Long Term Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer To Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine Type Communication）端末）と接続してもよい。
　専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless Access in Vehicle Environment）、ＤＳＲＣ（Dedicated Short Range Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle to Vehicle）通信、路車間（Vehicle to Infrastructure）通信、車両と家との間（Vehicle to Home）の通信及び歩車間（Vehicle to Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
　測位部７６４０は、例えば、ＧＮＳＳ（Global Navigation Satellite System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global Positioning System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。なお、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
　ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。なお、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
　車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near Field Communication）又はＷＵＳＢ（Wireless USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal Serial Bus）、ＨＤＭＩ（登録商標）（High-Definition Multimedia Interface、又はＭＨＬ（Mobile High-definition Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
　車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
　統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance　System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
　マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
　音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
　なお、図２１に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
　なお、本技術は以下のような構成を取ることができる。
　（１）光電変換素子と、前記光電変換素子で光電変換された信号を信号線に出力する第１トランジスタと、を有する画素部と、
　前記光電変換素子が過光量の光を受光したことを検知する過光量検知回路と、を備え、
　前記過光量検知回路は、
　前記信号線と基準電位ノードとの間に直列に接続される第２トランジスタ及びキャパシタと、
　電源電圧の電圧レベルの変動、前記信号線の寄生抵抗、及び前記第１トランジスタの閾値電圧のばらつきの少なくとも一つを考慮に入れて前記第２トランジスタのゲート電圧を調整するダミー回路と、を有する、撮像装置。
　（２）前記ダミー回路は、
　前記第１トランジスタに対応する第１のダミートランジスタと、前記第１のダミートランジスタに接続されるダミー信号線と、を有するダミー画素部と、
　前記ダミー信号線の電位に応じて前記第２トランジスタのゲート電圧を制御する第２のダミートランジスタと、を有する、（１）に記載の撮像装置。
　（３）前記信号線の寄生抵抗と前記ダミー信号線の寄生容量とが等しくなるように、前記第２トランジスタのゲート電圧が制御される、（２）に記載の撮像装置。
　（４）前記第２のダミートランジスタ及び前記第２トランジスタは、カレントミラー回路を構成する、（２）又は（３）に記載の撮像装置。
　（５）前記第１のダミートランジスタは、前記第１トランジスタと同一のサイズ、同一の導電型及び同一の電気特性を有し、
　前記第２のダミートランジスタは、前記第２トランジスタと同一のサイズ、同一の導電型及び同一の電気特性を有する、（２）乃至（４）のいずれか一項に記載の撮像装置。
　（６）互いに交差する第１方向及び第２方向に配置される複数の前記画素部を有する画素アレイ部を備え、
　前記ダミー画素部は、前記画素アレイ部内の前記第１方向に配置される２以上の前記画素部に対応づけて設けられ、
　前記第２のダミートランジスタは、前記第１方向に配置される前記２以上の画素部に対応する２以上の前記第２トランジスタのそれぞれに対して別個に設けられる、（３）又は（４）に記載の撮像装置。
　（７）前記ダミー画素部は、前記第２方向の同一行、かつ前記第１方向に配置される前記２以上の第２トランジスタに対応づけて設けられ、
　前記第２のダミートランジスタは、前記第２方向の同一行、かつ前記第１方向に配置される前記２以上の第２トランジスタのそれぞれに対して別個に設けられる、（６）に記載の撮像装置。
　（８）前記第２のダミートランジスタは、対応する前記第２トランジスタの近傍に配置される、（６）又は（７）に記載の撮像装置。
　（９）前記ダミー画素部は、前記画素アレイ部における前記第１方向の一端側に配置される、（６）乃至（８）のいずれか一項に記載の撮像装置。
　（１０）前記画素アレイ部は、有効画素領域と、前記有効画素領域の前記第１方向の両側に配置される２つの無効画素領域とを有し、
　前記ダミー画素部は、前記２つの無効画素領域の一方に配置される、（９）に記載の撮像装置。
　（１１）前記ダミー信号線と前記第２のダミートランジスタとの間に接続されるボルテージフォロワ回路を備える、（２）乃至（１０）のいずれか一項に記載の撮像装置。
　（１２）前記画素部は、前記第１トランジスタと前記信号線との間に接続され、前記第１トランジスタで増幅した信号を前記信号線に出力するか否かを切り替える第３トランジスタを有し、
　前記ダミー回路は、前記第３トランジスタに対応する第３のダミートランジスタを有し、
　前記第３のダミートランジスタは、前記第１のダミートランジスタと前記ダミー信号線との間に接続される、（２）乃至（１１）のいずれか一項に記載の撮像装置。
　（１３）前記信号線の電位に応じた電圧信号と、時間に応じて電圧レベルが変化するランプ波信号との電位差を検出する差動増幅器を備え、
　前記第１のダミートランジスタは、前記差動増幅器のオフセット電圧を調整する期間内にオンする、（２）乃至（１２）のいずれか一項に記載の撮像装置。
　（１４）前記画素部は、前記光電変換素子で光電変換された電荷を蓄積するフローティングディフュージョンと、前記フローティングディフュージョンに保持された電荷をリセットする第４トランジスタと、を有し、
　前記差動増幅器のオフセット電圧を検出する第１期間の後に、前記フローティングディフュージョンの電荷をリセットした状態での前記信号線の電位に応じた電圧信号と前記ランプ波信号との電位差を前記差動増幅器にて検出する第２期間が設けられ、
　前記過光量検知回路は、前記第２期間に、前記第２トランジスタ及び前記キャパシタの接続ノードから、前記光電変換素子が過光量の光を受光したことを示す信号を出力する、（１３）に記載の撮像装置。
　（１５）前記第１期間内に、前記第１のダミートランジスタのゲートに太陽電池検知レベルを規定する任意の電位を供給するダミー制御回路を備える、（１４）に記載の撮像装置。
　（１６）前記ダミー制御回路は、電源電圧の電圧レベルの変動に影響されないように前記ゲートの信号を生成するＬＤＯ（Low DropOut）回路を有する、（１５）に記載の撮像装置。
　（１７）前記画素部は、前記光電変換素子で光電変換された電子に応じた信号を前記信号線に出力し、
　前記第２トランジスタ及び前記第２のダミートランジスタはいずれも、Ｎ型のＭＯＳトランジスタである、（２）乃至（１６）のいずれか一項に記載の撮像装置。
　（１８）前記画素部は、前記光電変換素子で光電変換された正孔に応じた信号を前記信号線に出力し、
　前記第２トランジスタ及び前記第２のダミートランジスタはいずれも、Ｐ型のＭＯＳトランジスタである、（２）乃至（１６）のいずれか一項に記載の撮像装置。
　（１９）前記第２トランジスタ及び前記キャパシタの接続ノードから、前記光電変換素子が過光量の光を受光したことを示す信号が出力される、（１）乃至（１８）のいずれか一項に記載の撮像装置。
　（２０）光電変換された撮像信号を出力する撮像装置と、
　前記撮像信号に対する信号処理を行う信号処理部と、を備える電子機器であって、
　前記撮像装置は、
　光電変換素子と、前記光電変換素子で光電変換された信号を信号線に出力する第１トランジスタと、を有する画素部と、
　前記光電変換素子が過光量の光を受光したことを検知する過光量検知回路と、を備え、
　前記過光量検知回路は、
　前記信号線と基準電位ノードとの間に直列に接続される第２トランジスタ及びキャパシタと、
　電源電圧の電圧レベルの変動、前記信号線の寄生抵抗、及び前記第１トランジスタの閾値電圧のばらつきの少なくとも一つを考慮に入れて前記第２トランジスタのゲート電圧を調整するダミー回路と、を有する、電子機器。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１、１ａ、１ｐ、１ｑ　過光量検知回路、２　画素アレイ部、２ａ　有効画素領域、２ｂ　無効画素列領域、２ｃ　無効画素列領域、２ｄ　無効画素行領域、２ｅ　無効画素行領域、３　行走査回路、４　ＡＤ変換部、５　列走査回路、６　バッファアンプ、７　タイミング制御回路、８　参照信号生成回路、９　ダミー回路、１０　画素部、１０Ｄ　ダミー画素部、１０Ｓ　半導体層、１０Ｗ　配線層、１１　ＡＤ変換回路、１２　電流源、１２Ｄ　電流源、１３　ボルテージフォロワ回路、１４　第２コンタクト層、１５　第２電極、１５Ｂ　導電膜、１６　パッシベーション膜、１６Ｈ　開口、１７　絶縁膜、１８　埋込層、１９Ａ　層間絶縁膜、１９Ｂ　層間絶縁膜、１９Ｅ　コンタクト電極、１９ＥＤ　ダミー電極、２０　読出回路基板、２０Ｗ　配線層、２２　コンパレータ、２２Ｃ　多層配線層、２２ＣＢ　配線、２２ＥＤ　ダミー電極、２３　カウンタ、２５　電流源、２６　電流源、２７　バッファ、２８　スイッチ、２９　ダミー制御回路、２９ａ　第１ボルテージフォロワ回路、２９ｂ　第１抵抗分圧回路、２９ｃ　ＬＤＯ回路、２９ｄ　第２ボルテージフォロワ回路、２９ｅ　差動増幅器、２９ｆ　差動増幅器、２９ｇ　差動増幅器、２９ｈ　ＰＭＯＳトランジスタ、２９ｉ　第２抵抗分圧回路、３０　素子基板、３１　第１電極、３２　第１コンタクト層、３２Ａ　拡散領域、３３　光電変換層、３４　第２コンタクト層、３５　半導体基板、４０　読出回路基板、４１　半導体薄膜、４２　Ｐ型層、４３　Ｎ型層、４４　Ｎ型層、４５　反射防止膜、４６　カラーフィルタ、４７　オンチップレンズ、５１　パッシベーション層、５２　絶縁層、５３Ａ　接続電極、５３Ｂ　接続電極、５４　バンプ電極、６０　半導体基板、１００　撮像装置、１００　イメージセンサ、１０１　クランプ回路、１０２　検知回路、１１０　受光素子

Claims (20)

  1. 　光電変換素子と、前記光電変換素子で光電変換された信号を信号線に出力する第１トランジスタと、を有する画素部と、
    　前記光電変換素子が過光量の光を受光したことを検知する過光量検知回路と、を備え、
    　前記過光量検知回路は、
    　前記信号線と基準電位ノードとの間に直列に接続される第２トランジスタ及びキャパシタと、
    　電源電圧の電圧レベルの変動、前記信号線の寄生抵抗、及び前記第１トランジスタの閾値電圧のばらつきの少なくとも一つを考慮に入れて前記第２トランジスタのゲート電圧を調整するダミー回路と、を有する、撮像装置。
  2. 　前記ダミー回路は、
    　前記第１トランジスタに対応する第１のダミートランジスタと、前記第１のダミートランジスタに接続されるダミー信号線と、を有するダミー画素部と、
    　前記ダミー信号線の電位に応じて前記第２トランジスタのゲート電圧を制御する第２のダミートランジスタと、を有する、請求項１に記載の撮像装置。
  3. 　前記信号線の寄生抵抗と前記ダミー信号線の寄生容量とが等しくなるように、前記第２トランジスタのゲート電圧が制御される、請求項２に記載の撮像装置。
  4. 　前記第２のダミートランジスタ及び前記第２トランジスタは、カレントミラー回路を構成する、請求項２に記載の撮像装置。
  5. 　前記第１のダミートランジスタは、前記第１トランジスタと同一のサイズ、同一の導電型及び同一の電気特性を有し、
    　前記第２のダミートランジスタは、前記第２トランジスタと同一のサイズ、同一の導電型及び同一の電気特性を有する、請求項２に記載の撮像装置。
  6. 　互いに交差する第１方向及び第２方向に配置される複数の前記画素部を有する画素アレイ部を備え、
    　前記ダミー画素部は、前記画素アレイ部内の前記第１方向に配置される２以上の前記画素部に対応づけて設けられ、
    　前記第２のダミートランジスタは、前記第１方向に配置される前記２以上の画素部に対応する２以上の前記第２トランジスタのそれぞれに対して別個に設けられる、請求項３に記載の撮像装置。
  7. 　前記ダミー画素部は、前記第２方向の同一行、かつ前記第１方向に配置される前記２以上の第２トランジスタに対応づけて設けられ、
    　前記第２のダミートランジスタは、前記第２方向の同一行、かつ前記第１方向に配置される前記２以上の第２トランジスタのそれぞれに対して別個に設けられる、請求項６に記載の撮像装置。
  8. 　前記第２のダミートランジスタは、対応する前記第２トランジスタの近傍に配置される、請求項６に記載の撮像装置。
  9. 　前記ダミー画素部は、前記画素アレイ部における前記第１方向の一端側に配置される、請求項６に記載の撮像装置。
  10. 　前記画素アレイ部は、有効画素領域と、前記有効画素領域の前記第１方向の両側に配置される２つの無効画素領域とを有し、
    　前記ダミー画素部は、前記２つの無効画素領域の一方に配置される、請求項９に記載の撮像装置。
  11. 　前記ダミー信号線と前記第２のダミートランジスタとの間に接続されるボルテージフォロワ回路を備える、請求項２に記載の撮像装置。
  12. 　前記画素部は、前記第１トランジスタと前記信号線との間に接続され、前記第１トランジスタで増幅した信号を前記信号線に出力するか否かを切り替える第３トランジスタを有し、
    　前記ダミー回路は、前記第３トランジスタに対応する第３のダミートランジスタを有し、
    　前記第３のダミートランジスタは、前記第１のダミートランジスタと前記ダミー信号線との間に接続される、請求項２に記載の撮像装置。
  13. 　前記信号線の電位に応じた電圧信号と、時間に応じて電圧レベルが変化するランプ波信号との電位差を検出する差動増幅器を備え、
    　前記第１のダミートランジスタは、前記差動増幅器のオフセット電圧を調整する期間内にオンする、請求項２に記載の撮像装置。
  14. 　前記画素部は、前記光電変換素子で光電変換された電荷を蓄積するフローティングディフュージョンと、前記フローティングディフュージョンに保持された電荷をリセットする第４トランジスタと、を有し、
    　前記差動増幅器のオフセット電圧を検出する第１期間の後に、前記フローティングディフュージョンの電荷をリセットした状態での前記信号線の電位に応じた電圧信号と前記ランプ波信号との電位差を前記差動増幅器にて検出する第２期間が設けられ、
    　前記過光量検知回路は、前記第２期間に、前記第２トランジスタ及び前記キャパシタの接続ノードから、前記光電変換素子が過光量の光を受光したことを示す信号を出力する、請求項１３に記載の撮像装置。
  15. 　前記第１期間内に、前記第１のダミートランジスタのゲートに太陽黒点検知レベルを規定する任意の電位を供給するダミー制御回路を備える、請求項１４に記載の撮像装置。
  16. 　前記ダミー制御回路は、電源電圧の電圧レベルの変動に影響されないように前記ゲートの信号を生成するＬＤＯ（Low DropOut）回路を有する、請求項１５に記載の撮像装置。
  17. 　前記画素部は、前記光電変換素子で光電変換された電子に応じた信号を前記信号線に出力し、
    　前記第２トランジスタ及び前記第２のダミートランジスタはいずれも、Ｎ型のＭＯＳトランジスタである、請求項２に記載の撮像装置。
  18. 　前記画素部は、前記光電変換素子で光電変換された正孔に応じた信号を前記信号線に出力し、
    　前記第２トランジスタ及び前記第２のダミートランジスタはいずれも、Ｐ型のＭＯＳトランジスタである、請求項２に記載の撮像装置。
  19. 　前記第２トランジスタ及び前記キャパシタの接続ノードから、前記光電変換素子が過光量の光を受光したことを示す信号が出力される、請求項１に記載の撮像装置。
  20. 　光電変換された撮像信号を出力する撮像装置と、
    　前記撮像信号に対する信号処理を行う信号処理部と、を備える電子機器であって、
    　前記撮像装置は、
    　光電変換素子と、前記光電変換素子で光電変換された信号を信号線に出力する第１トランジスタと、を有する画素部と、
    　前記光電変換素子が過光量の光を受光したことを検知する過光量検知回路と、を備え、
    　前記過光量検知回路は、
    　前記信号線と基準電位ノードとの間に直列に接続される第２トランジスタ及びキャパシタと、
    　電源電圧の電圧レベルの変動、前記信号線の寄生抵抗、及び前記第１トランジスタの閾値電圧のばらつきの少なくとも一つを考慮に入れて前記第２トランジスタのゲート電圧を調整するダミー回路と、を有する、電子機器。
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