WO2024122394A1 - 光検出素子及び電子機器 - Google Patents

Abstract

［課題］イベントを検出する画素と階調情報を出力する画素が混在する場合に、クロストークによる誤ったイベントを検出しないようにする。 ［解決手段］光検出素子は、複数の画素群を備え、前記複数の画素群のそれぞれは、入射光の光量に応じた画素信号を出力する第１画素及び第１画素回路と、入射光の光量の変化量を検出する第２画素と、前記第２画素で検出された前記変化量をバイアス信号と比較してイベントを検出する第２画素回路と、を有する光検出素子であって、前記画素信号が前記イベントの検出に影響するクロストークを相殺するための補正信号を生成する補正信号生成回路と、前記補正信号に基づいて前記バイアス信号を補正したバイアス補正信号を生成するバイアス補正回路と、を備え、前記第２画素回路は、入射光の光量の変化量を前記バイアス補正信号と比較して前記イベントを検出する。

Description

光検出素子及び電子機器

　本開示は、光検出素子及び電子機器に関する。

　撮像シーンの中で、輝度変化などの何らかのイベントが発生した光電変換素子のデータだけを高速に取得するＥＶＳ（Event-based Vision Sensor）が提案されている。ＥＶＳ用の光検出素子は、光電変換素子の輝度変化をイベント信号として検出する複数の画素と、イベント信号を伝送する複数の信号線を有する。ＥＶＳ用の光検出素子においては、電源ノイズ等の外乱により、イベントが誤検出される場合がある。特許文献１では、外乱を相殺する回路を設けることにより、画像処理の精度を向上させる方法が提案されている。

特開平０５－３１６３４８号公報

　ＥＶＳ用の画素は、光電変換素子の輝度変化をイベントとして検出するための構成を有する。ＥＶＳ用の画素は、他の構成の画素（例えば、イメージング用の画素）と混載されることがある。ＥＶＳ用の画素と、他の構成の画素との間において、信号線の電位変化が隣接する他の信号線又は画素に干渉するクロストークが発生する。特許文献１では、画素が均一構成である場合の外乱を補正するに留まり、異なる構成の画素が混載される場合のクロストークは考慮されていない。

　そこで、本開示では、イベントを検出する画素と階調情報を出力する画素が混載される場合のクロストークによる不具合を防止する光検出素子及び電子機器を提供するものである。

　上記の課題を解決するために、本開示によれば、
　複数の画素群を備え、
　前記複数の画素群のそれぞれは、
　入射光の光量に応じた画素信号を出力する第１画素及び第１画素回路と、
　入射光の光量の変化量を検出する第２画素と、
　前記第２画素で検出された前記変化量をバイアス信号と比較してイベントを検出する第２画素回路と、を有する光検出素子であって、
　前記画素信号が前記イベントの検出に影響するクロストークを相殺するための補正信号を生成する補正信号生成回路と、
　前記補正信号に基づいて前記バイアス信号を補正したバイアス補正信号を生成するバイアス補正回路と、を備え、
　前記第２画素回路は、入射光の光量の変化量を前記バイアス補正信号と比較して前記イベントを検出する、
　光検出素子が提供される。

　前記画素群の少なくとも一部と同じ構造を有し、かつ遮光されたダミー画素群を備え、　前記補正信号生成回路は、前記ダミー画素群の出力信号に基づいて前記補正信号を生成してもよい。

　前記ダミー画素群は、前記画素群の少なくとも一部と同じ回路構成、形状、及びサイズを有してもよい。

　前記ダミー画素群は、
　前記第１画素及び前記第１画素回路の少なくとも一部と同じ構造の第１ダミー画素及び第１ダミー画素回路と、
　前記第２画素及び前記第２画素回路の少なくとも一部と同じ構造の第２ダミー画素及び第２ダミー画素回路と、を有し、
　前記補正信号生成回路は、前記第２ダミー画素回路の出力信号に基づいて前記補正信号を生成してもよい。

　前記第１画素は、入射光の光量に応じた電荷を蓄積する第１光電変換素子を有し、
　前記第２画素は、入射光の光量に応じた電荷を蓄積する第２光電変換素子を有し、
　前記第１ダミー画素は、前記第１光電変換素子と同じ構造を有し遮光された状態で電荷を蓄積する第３光電変換素子を有し、
　前記第２ダミー画素は、前記第２光電変換素子と同じ構造を有し遮光された状態で電荷を蓄積する第４光電変換素子を有し、
　前記第１画素回路は、前記第１光電変換素子に蓄積された電荷に基づいて前記画素信号を出力し、
　前記第２画素回路は、前記第２光電変換素子に蓄積された電荷に基づいて前記イベントを検出し、
　前記第１ダミー画素回路は、前記第３光電変換素子に蓄積された電荷に基づいてダミー画素信号を出力し、
　前記第２ダミー画素回路は、前記第４光電変換素子に蓄積された電荷に基づいてダミーイベントを検出してもよい。

　前記第１画素は、入射光の光量に応じた電荷を蓄積する第１光電変換素子を有し、
　前記第２画素は、入射光の光量に応じた電荷を蓄積する第２光電変換素子を有し、
　前記第１ダミー画素は、前記第１光電変換素子に蓄積された電荷に応じた電流と同程度の電流を流す第１電流源を有し、
　前記第２ダミー画素は、前記第１光電変換素子に蓄積された電荷に応じた電流と同程度の電流を流す第２電流源を有し、
　前記第１画素回路は、前記第１光電変換素子に蓄積された電荷に基づいて前記画素信号を出力し、
　前記第２画素回路は、前記第２光電変換素子に蓄積された電荷に基づいて前記イベントを検出し、
　前記第１ダミー画素回路は、前記第１電流源を流れる電流に基づいてダミー画素信号を出力し、
　前記第２ダミー画素回路は、前記第２電流源を流れる電流に基づいてダミーイベントを検出してもよい。

　前記複数の画素群は、第１方向に沿って配置される２以上の前記画素群を有し、
　前記第１方向に沿って配置される２以上の前記ダミー画素群を有し、
　前記２以上のダミー画素群のそれぞれごとに、前記補正信号生成回路が設けられ、
　前記補正信号生成回路は、対応する前記ダミー画素群の出力信号に基づいて前記補正信号を生成してもよい。

　前記複数の画素群は、前記第１方向に交差する第２方向に沿って配置される２以上の画素群を有し、
　前記第１方向に沿って配置される前記２以上のダミー画素群のそれぞれの出力信号は、対応する前記第２方向に沿って配置される画素群の前記補正信号生成回路に供給されてもよい。

　互いに交差する第１方向及び第２方向に沿って配置される前記複数の画素群を有する第１画素領域と、
　前記第１画素領域の前記第１方向又は前記第２方向の端部に配置され、前記ダミー画素群を有する第２画素領域と、を備えてもよい。

　それぞれが前記第１方向に離隔して配置されるとともに、前記第２方向に延びる複数の信号線を備え、
　前記複数の信号線のそれぞれは、前記第２方向に沿って配置される複数の前記第１画素から出力された前記画素信号を伝送し、
　前記複数の信号線に対応づけて、複数の前記補正信号生成回路と、複数の前記バイアス補正回路とが設けられ、
　複数の前記補正信号生成回路のそれぞれは、対応する前記信号線の電位変化に応じた前記補正信号を生成してもよい。

　前記第２画素領域は、前記第１画素領域の前記第２方向の端部に配置されてもよい。

　それぞれが前記第２方向に離隔して配置されるとともに、前記第１方向に延びる複数の選択制御線を備え、
　前記複数の選択制御線のそれぞれは、前記第１方向に沿って配置される複数の前記第１画素を選択する選択制御信号を伝送し、
　前記複数の選択制御線に対応づけて、複数の前記補正信号生成回路と、複数の前記バイアス補正回路とが設けられ、
　前記複数の補正信号生成回路のそれぞれは、対応する前記選択制御線の電位変化に応じた前記補正信号を生成してもよい。

　前記第２画素領域は、前記第２画素領域の前記第１方向の端部に配置されてもよい。

　それぞれが前記第１方向に離隔して配置されるとともに、前記第２方向に延びる複数の信号線と、
　前記複数の信号線のそれぞれに接続される複数の前記第１画素及び前記第１画素回路と、を備え、
　前記複数の第１画素回路のそれぞれは、入射光の光量に応じた画素信号をアナログ－デジタル変換するＡＤ変換器を有し、
　前記複数の信号線のそれぞれは、前記第２方向に沿って配置される前記複数の第１画素でアナログ－デジタル変換された画素信号を伝送してもよい。

　前記第１画素領域及び前記第２画素領域を有する画素アレイ部を備え、
　前記第２画素領域は、前記画素アレイ部の前記第１方向又は前記第２方向の少なくとも一方の端部に配置されるオプティカルブラック領域内に配置されてもよい。

　前記第２画素回路は、入射光の光量の変化量に応じた信号と前記バイアス補正信号とを比較する比較器を有してもよい。

　前記比較器は、
　第１基準電圧ノード及び第２基準電圧ノードの間にカスコード接続される第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを有し、
　前記第１トランジスタのゲートには、入射光の光量の変化量に応じた電圧信号が入力され、
　前記第２トランジスタのゲートには、前記バイアス補正信号が入力され、
　前記第１トランジスタ及び前記第２トランジスタの接続ノードから、前記イベントの検出信号が出力されてもよい

　前記比較器は、
　第１基準電圧ノード及び第２基準電圧ノードの間にカスコード接続される第１導電型の第１トランジスタ及び第２導電型の第２トランジスタと、
　前記第１基準電圧ノード及び前記第２基準電圧ノードの間にカスコード接続される第１導電型の第３トランジスタ及び第２導電型の第４トランジスタと、を有し、
　前記第３トランジスタのゲートには、前記バイアス補正信号が入力され、
　前記第１トランジスタのゲート、前記第２トランジスタのドレイン及びゲート、及び第４トランジスタのゲートには、入射光の光量の変化量に応じた電圧信号が入力され、
　前記第３トランジスタ及び第４トランジスタの接続ノードから、前記イベントの検出信号が出力されてもよい。

　また、本開示によれば、
　光検出素子と、
　前記光検出素子から出力された画像データを処理する処理部と、を備え、
　前記光検出素子は、
　複数の画素群を備え、
　前記複数の画素群のそれぞれは、
　入射光の光量に応じた画素信号を出力する第１画素及び第１画素回路と、
　入射光の光量の変化量を検出する第２画素と、
　前記第２画素で検出された前記変化量をバイアス信号と比較してイベントを検出する第２画素回路と、を有する光検出素子であって、
　前記画素信号が前記イベントの検出に影響するクロストークを相殺するための補正信号を生成する補正信号生成回路と、
　前記補正信号に基づいて前記バイアス信号を補正したバイアス補正信号を生成するバイアス補正回路と、を備え、
　前記第２画素回路は、入射光の光量の変化量を前記バイアス補正信号と比較して前記イベントを検出する、
　電子機器が提供される。

本開示の第１の実施形態における電子機器のブロック図である。 光検出素子の積層構造の一例を示す図である。 本開示の第１の実施形態における光検出素子のブロック図である。 階調画素の構成の一例を示す回路図である。 ＥＶＳ画素及びＥＶＳ画素回路の構成の一例を示す回路図である。 階調画素とＥＶＳ画素との間で発生する可能性のあるクロストークの第１例を説明する図である。 特定の画素位置の画素群の階調画素に高輝度の光が入射された場合に、クロストークが発生するＥＶＳ画素回路を模式的に示す図である。 本開示の第１の実施形態における画素アレイ部及び補正回路の詳細な構成を示すブロック図である。 本開示の第１の実施形態における光検出素子のクロストーク補正手法を説明するブロック図である。 補正信号生成回路及びバイアス補正回路の詳細な回路図である。 本開示の第１の実施形態におけるクロストーク補正のタイミングチャートである。 比較器の第１変形例を示す図である。 比較器の第２変形例を示す図である。 ダミー階調画素及びダミーＥＶＳ画素の一変形例を示す図である。 階調画素とＥＶＳ画素との間におけるクロストークの第２例を示す回路図である。 特定の画素位置の画素群の階調画素において、選択制御信号の信号論理が遷移した場合に、クロストークが発生するＥＶＳ画素回路を模式的に示す図である。 本開示の第２の実施形態における画素アレイ部及び補正回路の詳細な構成を示すブロック図である。 階調画素回路の一変形例を示す回路図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

　以下、図面を参照して、光検出素子及び電子機器の実施形態について説明する。以下では、光検出素子及び電子機器の主要な構成部分を中心に説明するが、光検出素子及び電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

　（第１の実施形態）
　図１は、本開示の第１の実施形態における光検出素子２を備えた電子機器１のブロック図である。この電子機器１は、画像データの撮像とイベントの検出を行うものであり、撮像レンズ１１、光検出素子２、処理部３及び制御部４を備える。電子機器１としては、例えば、産業用ロボットに搭載されるカメラ、又は車載カメラなどが想定されるが、電子機器１の具体的な用途及び構成は任意である。

　撮像レンズ１１は、入射光を集光して光検出素子２に導く。光検出素子２は、入射光を光電変換して画像データの撮像とイベントの検出を行う。光検出素子２は、例えばイメージセンサとＥＶＳの機能を有する。より具体的には、光検出素子２は、撮像した画像データに基づいて画像認識処理などの所定の信号処理を行う。また、光検出素子２は、イベントの検出位置、検出時刻、検出されたイベントの種類などに基づいて、イベント検出画像を生成してもよい。さらに、光検出素子２は、階調情報を含む画像とイベント検出画像を合成してもよい。光検出素子２から出力された画像データ及びイベント検出画像データは、伝送線１２を介して処理部３に入力される。処理部３は、光検出素子２からの画像データ及びイベント検出画像データに対して所定の画像処理等を行う。

　電子機器１は、記録部５を備えてもよい。記録部５は、光検出素子２から伝送線１２を介して入力される画像データ及びイベント検出画像データを記録する。記録部５は、ネットワークを介して接続されるサーバなどに配置されてもよい。制御部４は、制御線１３を介して光検出素子２の撮像タイミングなどを制御する。

　光検出素子２は、複数のチップを積層した構造であってもよい。図２は、光検出素子２の積層構造の一例を示す図である。この光検出素子２は、画素チップ２１と、画素チップ２１に積層される回路チップ２２とを備える。これらのチップは、ビアなどにより接合される。なお、各チップ２１、２２は、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接合してもよい。

　図３は、本開示の第１の実施形態における光検出素子２のブロック図である。光検出素子２は、異なる構成を有する複数の画素を混載している。光検出素子２は、画素アレイ部３０、アクセス制御回路３１、階調信号読出回路３２、ＥＶＳ信号読出回路３３及び補正回路３４を備える。

　画素アレイ部３０は、第１方向Ｘ及び第２方向Ｙに配列された複数の画素群Ｇ１を備える。各画素群Ｇ１は、階調画素（第１画素）４０、階調画素回路（第１画素回路）４２、ＥＶＳ画素（第２画素）５０、及びＥＶＳ画素回路（第２画素回路）５２を有する。階調画素４０と階調画素回路４２は一体に配置される場合もあるし、別々の基板（チップ）に配置されることもある。同様に、ＥＶＳ画素５０とＥＶＳ画素回路５２は一体に配置される場合もあるし、別々の基板（チップ）に配置される場合もある。図１等に記載された「階調画素回路」、「ＥＶＳ画素回路」という名称のブロックは「階調画素」、「ＥＶＳ画素」を含むことを意図している。階調画素４０は、入射光の光量を検出する。ＥＶＳ画素５０は、入射光の光量の変化量を検出する。本明細書では、図３の左右（水平）方向を第１方向Ｘ、図３の上下（垂直）方向を第２方向Ｙと呼ぶ。

　図３では、各画素群Ｇ１における階調画素４０とＥＶＳ画素５０とが、第１方向Ｘに隣接して配置される例を示しているが、これに限定されない。各画素群Ｇ１における階調画素４０とＥＶＳ画素５０とは、第２方向Ｘに隣接して配置されてもよいし、画素群Ｇ１ごとにＥＶＳ画素５０を囲むように複数の階調画素４０が配置されてもよい。また、本明細書では、第１方向Ｘに配列される１行の階調画素４０及びＥＶＳ画素５０を画素行と呼ぶ。第２方向Ｙに配列される１列の階調画素４０又はＥＶＳ画素５０を画素列と呼ぶ。

　画素アレイ部３０には、階調画素４０及びＥＶＳ画素５０のほか、不図示のダミー画素等が配置される。画素アレイ部３０の詳細な構成については後述する。

　階調画素回路４２は、階調画素４０で検出された入射光の光量に応じた画素信号を出力する。画素信号は、被写体の輝度及び色情報を含む。階調画素回路４２は、画素信号をアナログ－デジタル変換するＡＤＣ（Analog to Digital Converter）等の信号処理回路を含む場合もある。

　ＥＶＳ画素回路５２は、ＥＶＳ画素５０で検出された入射光の光量の変化量を所定の閾値と比較してイベントを検出する。イベントの検出結果を示すイベント信号は、被写体の輝度変化が所定の閾値を超えたか否かを示すイベント検出情報を含む。

　アクセス制御回路３１は、画素行を順繰りに選択し、階調画素回路４２を画素行ごとに駆動する。アクセス制御回路３１には、画素行ごとに選択制御線ＨＣＬが接続されている。個々の選択制御線ＨＣＬは、対応する画素行のすべての階調画素回路４２と接続されている。ＥＶＳ画素回路５２は、非同期型の場合には、イベントを検出した時点でイベント信号を出力し、同期型の場合には、アクセス制御回路３１からの指示に従ってイベント信号を出力する。

　階調信号読出回路３２は、階調画素回路４２（階調画素４０）から画素信号を読み出して、後段の信号処理部等に出力する。階調信号読出回路３２には、画素列ごとに信号線ＶＳＬが接続されている。個々の信号線ＶＳＬは、対応する画素列のすべての階調画素回路４２（階調画素４０）から出力された画素信号を伝送する。

　ＥＶＳ信号読出回路３３は、ＥＶＳ画素回路５２からイベント信号を読み出し、不図示の信号処理部等に出力する。ＥＶＳ信号読出回路３３には、画素列ごとにイベント信号線ＥＳＬが接続されている。個々のイベント信号線ＥＳＬは、対応する画素列のすべてのＥＶＳ画素回路５２から出力されたイベント信号を伝送する。

　補正回路３４は、ＥＶＳ画素回路５２で用いられるバイアス信号を補正するためのバイアス補正信号を供給する。

　図４は、階調画素４０及び階調画素回路４２の構成の一例を示す回路図である。図４の階調画素４０及び階調画素回路４２は、光電変換素子（第１光電変換素子）４１、転送トランジスタＱ１、リセットトランジスタＱ２、増幅トランジスタＱ３、及び選択トランジスタＱ４を有する。より詳細には、図４の回路のうち、光電変換素子４１を含む一部の構成部分が階調画素４０であり、残りが階調画素回路４２であるが、階調画素４０と階調画素回路４２の切り分け方は任意である。

　光電変換素子４１は、対応する階調画素４０への入射光の光量に応じた電荷（以下、光電荷）を蓄積する。この光電変換素子４１としては、例えばフォトダイオードが用いられる。階調画素回路４２は、光電変換素子４１に蓄積された光電荷に基づき、入射光の光量に応じた画素信号を出力する。階調画素回路４２から出力された画素信号は、信号線ＶＳＬを介して階調信号読出回路３２に入力される。

　階調画素回路４２は、転送トランジスタＱ１、リセットトランジスタＱ２、及び増幅トランジスタＱ３を有する。転送トランジスタＱ１、リセットトランジスタＱ２、及び増幅トランジスタＱ３は、フローティングディフュージョン（浮遊拡散領域）ＦＤに接続されている。なお、転送トランジスタＱ１、リセットトランジスタＱ２、及び増幅トランジスタＱ３の少なくとも一つは、階調画素４０に設けてもよい。

　本明細書においては、転送トランジスタＱ１、リセットトランジスタＱ２、増幅トランジスタＱ３、及び選択トランジスタＱ４の４つのトランジスタを、例えばＮＭＯＳ（N channel Metal-Oxide-Semiconductor）トランジスタで構成する例を説明する。但し、ここで例示した４つのトランジスタの導電型は任意である。４つのトランジスタのいずれかを、例えばＰＭＯＳ（P channel Metal-Oxide-Semiconductor）トランジスタで構成してもよい。

　なお、本明細書においては、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれか一方（例えば、ＰＭＯＳトランジスタ）を第１導電型のトランジスタと呼び、他方（例えば、ＮＭＯＳトランジスタ）を第２導電型のトランジスタと呼ぶ。

　図４は、階調画素４０及び階調画素回路４２が４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成の例を示している。画素回路を構成するトランジスタの数は、４個に限定されない。例えば、選択トランジスタＱ４を省略し、増幅トランジスタＱ３に選択トランジスタＱ４の機能を持たせる３Ｔｒ構成としてもよいし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。

　光電変換素子４１はアノード及びカソードを有する。光電変換素子４１は、カソード又はアノード（例えば、カソード）のいずれか一方が転送トランジスタＱ１に接続され、他方（例えば、アノード）は、グランド等の基準電圧ノードＶＲＬＤに接続されている。

　転送トランジスタＱ１は、光電荷の転送をスイッチングするために用いられる。転送トランジスタＱ１は、ソースが光電変換素子４１に、ドレインがフローティングディフュージョンＦＤにそれぞれ接続されている。転送トランジスタＱ１はゲートに、高レベル（例えば、後述の高電位側電源ＶＤＤレベル）の転送信号ＴＲＧを印加することでオンする。これにより、光電変換素子４１に蓄積された光電荷は、フローティングディフュージョンＦＤに転送される。

　リセットトランジスタＱ２は、階調画素４０内の光電荷量をリセットするために用いられる。リセットトランジスタＱ２は、ソースがフローティングディフュージョンＦＤに、ドレインが高電位側電源電圧ＶＤＤのノードにそれぞれ接続されている。リセットトランジスタＱ２はゲートに、高レベルのリセット信号ＲＳＴを印加することでオンする。これにより、フローティングディフュージョンＦＤの電荷が高電位側電源電圧ＶＤＤのノードに排出されることで、フローティングディフュージョンＦＤはリセットされる。

　フローティングディフュージョンＦＤは、光電変換素子４１から転送されてきた光電荷を蓄積する。これにより、フローティングディフュージョンＦＤは、蓄積電荷に応じた電位になる。

　増幅トランジスタＱ３のゲートは、フローティングディフュージョンＦＤと同電位であり、ソースフォロワ回路の入力部として用いられる。増幅トランジスタＱ３のドレインは高電位側電源電圧ＶＤＤのノードに、ソースは選択トランジスタＱ４にそれぞれ接続されている。増幅トランジスタＱ３のソース電圧は、フローティングディフュージョンＦＤの電位に応じて変化する。増幅トランジスタＱ３のソースは、選択トランジスタＱ４のドレインに接続されている。

　選択トランジスタＱ４のゲートには、選択制御線ＨＣＬが接続され、アクセス制御回路３１から選択制御信号ＳＥＬが印加される。これにより、それぞれが第１方向Ｘに延びて第２方向Ｙに並ぶ複数の画素行は、画素行ごとに、対応する選択制御信号ＳＥＬにより駆動される。選択トランジスタＱ４は、選択制御信号ＳＥＬが高レベルのときにオンし、フローティングディフュージョンＦＤの電位に応じた電圧レベルの画素信号Ｖimgが選択トランジスタＱ４のソースから信号線ＶＳＬに伝送される。

　例えば、光電変換素子４１に入射する光の光量が大きい場合、光電変換素子４１のカソード側の電圧が低下する。これにより、フローティングディフュージョンＦＤの電位が下がり、選択トランジスタＱ４がオンになると、信号線ＶＳＬに出力される画素信号Ｖimgの電位が低下する。

　図４で示す光電変換素子４１及び階調画素回路４２は、例えば図２の画素チップ２１に配置される。なお、階調画素回路４２の一部又は全てを、回路チップ２２に配置してもよい。

　図５は、ＥＶＳ画素５０及びＥＶＳ画素回路５２の構成の一例を示す回路図である。ＥＶＳ画素５０は、光電変換素子（第２光電変換素子）５１と電流電圧変換回路５３を備える。

　ＥＶＳ画素５０及びＥＶＳ画素回路５２は、入射光の光量の変化量を、後述のバイアス信号Ｖbdiffと比較することによりイベントを検出し、イベント信号を出力する。本明細書では、ＥＶＳ画素５０がバッファ５４よりも前段側を備え、ＥＶＳ画素回路５２がバッファ５４、及び微分回路５５を備える例を説明するが、ＥＶＳ画素５０とＥＶＳ画素回路５２の切り分け方は任意である。ＥＶＳ画素回路５２は、最終的なイベント信号を出力するラッチ回路等のロジック回路を備える場合があるが、図５では図示を省略している。

　電流電圧変換回路５３及び光電変換素子５１は、対数応答部５７を構成する。対数応答部５７は、光電変換素子５１で光電変換された電荷を、対数変換して電圧信号Ｖlogを生成する。対数変換する理由は、輝度情報を取得するＥＶＳ画素５０のダイナミックレンジを広げるためである。

　光電変換素子５１は、対応するＥＶＳ画素５０に入射される入射光に基づく電荷（光電荷）を蓄積する。光電変換素子５１のアノード又はカソードのいずれか一方（図５の例では、カソード）は電流電圧変換回路５３の入力ノードｎ１に接続され、他方（図５の例では、アノード）は、接地電圧等の所定の基準電圧ノードに接続される。

　電流電圧変換回路５３は、光電変換素子５１に蓄積された電荷を電圧に変換する。電流電圧変換回路５３は、トランジスタＱ１１及びＱ１２を備える。トランジスタＱ１１及びＱ１２には、例えばＮＭＯＳトランジスタが用いられる。

　トランジスタＱ１１のソースは光電変換素子５１のカソード及びトランジスタＱ１２のゲートに接続されている。トランジスタＱ１１のゲートはトランジスタＱ１２のドレインと、電流電圧変換回路５３の出力ノードｎ２に接続されている。トランジスタＱ１２のソースは基準電圧（接地）ノードに接続されている。

　電流電圧変換回路５３が対数変換した電圧信号Ｖlogは、バッファ５４に入力される。バッファ５４は、電源電圧ノードと基準（接地）電圧ノードの間にカスコード接続される、トランジスタＱ１３及びＱ１４を備える。トランジスタＱ１３には、例えばＰＭＯＳトランジスタが用いられる。トランジスタＱ１４には、例えばＮＭＯＳトランジスタが用いられる。

　バッファ５４内のトランジスタＱ１３は、ソースフォロワ回路を構成する。トランジスタＱ１３のゲートには、電流電圧変換回路５３の出力ノードｎ２から、電圧信号Ｖlogが入力される。トランジスタＱ１３のソースは、電源電圧ノードに接続され、ドレインはバッファ５４の出力ノードｎ３を介し、微分回路５５に接続されている。

　トランジスタＱ１４はソースが基準（接地）電圧ノードに接続され、ドレインはトランジスタＱ１３のドレインに接続されている。トランジスタＱ１４のゲートにはバイアス電圧Ｖbsfが印加される。トランジスタＱ１４は、バイアス電圧Ｖbsfの電圧レベルに応じて、トランジスタＱ１３のドレインの電圧レベルを調整する。電流電圧変換回路５３から出力された電圧信号Ｖlogに応じた画素電圧Ｖsfが、バッファ５４から出力される。

　バッファ５４から出力された画素電圧Ｖsfは微分回路５５に入力される。バッファ５４は、画素電圧Ｖsfの駆動力を向上させることができる。また、バッファ５４を設けることで、後段の比較器５６がスイッチング動作を行う際に発生するノイズが電流電圧変換回路５３に伝達しないようにするアイソレーションを確保することができる。

　なお、本明細書では、バッファ５４と電流電圧変換回路５３を合わせて、イベント検出部５８と呼ぶ。

　微分回路５５は、バッファ５４から出力された画素電圧Ｖsfの時間変化量を検出する。微分回路５５は、キャパシタＣ１と比較器５６を備える。キャパシタＣ１は、バッファ５４の出力ノードｎ３と、比較器５６の入力ノードｎ４との間に配置される。キャパシタＣ１は、バッファ５４から出力される画素電圧Ｖsfに基づき電荷を蓄積する。キャパシタＣ１は、画素電圧Ｖsfの変化量に応じた電圧Ｖpを、比較器５６に供給する。

　ＥＶＳ画素５０に入射する光の光量が増加すると、光電変換素子５１による光電荷が生成され、光電変換素子５１のカソードと接続されている入力ノードｎ１の電圧が下がる。入力ノードｎ１の電圧低下に応じて、電流電圧変換回路５３の出力電圧Ｖlogが低下し、バッファ４３の出力電圧Ｖsfも低下する。キャパシタＣ１の比較器５６側の電圧Ｖpは、出力電圧Ｖsfの単位時間あたりの低下量が大きいほど、低下する。電圧Ｖpの低下は、ＥＶＳ画素５０に入射する光の光量の増加を示している。

　微分回路５５内の比較器５６は、電圧Ｖpと、バイアス信号Ｖbdiffに基づき、イベント信号Ｖevを生成する。比較器５６は、スイッチＸ１と、トランジスタ（第１トランジスタ）Ｑ１５及びトランジスタ（第２トランジスタ）Ｑ１６を備える。トランジスタＱ１５には、ＰＭＯＳトランジスタが用いられ、トランジスタＱ１６には、ＮＭＯＳトランジスタが用いられる。

　スイッチＸ１は、電圧Ｖpを初期化するか否かを切り替える。スイッチＸ１は、例えば、後述の比較器５６がイベントを検出するたびに、トランジスタＱ１６のゲートとドレインを短絡させる。これにより、キャパシタＣ１の電荷が初期化され、電圧Ｖpは初期値にされる。

　トランジスタＱ１５及びＱ１６は、電源電圧ノード（第１基準電圧ノード）ｎ６と基準電圧（例えば接地）ノード（第２基準電圧ノード）ｎ７との間にカスコード接続されている。トランジスタＱ１５のソースは電源電圧ノードｎ６に接続され、トランジスタＱ１５のドレインは比較器５６の出力ノードｎ５に接続されている。トランジスタＱ１６のソースは基準電圧（例えば接地）ノードｎ７に接続され、トランジスタＱ１６のドレインは比較器５６の出力ノードｎ５に接続されている。

　トランジスタＱ１５のゲートには、入力ノードｎ４を介して、キャパシタＣ１の一端側の電圧Ｖpが入力される。本明細書では、電圧Ｖpを微分信号と呼ぶことがある。トランジスタＱ１６のゲートには、補正回路３４からバイアス信号Ｖbdiffが入力される。

　トランジスタＱ１５及びＱ１６は、トランジスタＱ１５のゲート側の接続ノードｎ４を入力ノードとし、トランジスタＱ１５及びＱ１６の接続ノードｎ５を出力ノードとする反転回路として機能する。

　トランジスタＱ１５及びＱ１６は、微分信号Ｖpとバイアス信号Ｖbdiffの比較を行う。具体的には、トランジスタＱ１５は微分回路４４の微分信号Ｖpがバイアス信号Ｖbdiffより低いときにオンして、トランジスタＱ１６のドレインから出力されるイベント信号Ｖevはハイレベルになる。このように、比較器５６は、微分信号Ｖpとバイアス信号Ｖbdiffの比較動作を行った結果に基づいて、入射光の光量の変化量の絶対値が所定の閾値を超えたことを示すイベントを検出し、イベント信号Ｖevを出力する。

　ＥＶＳ画素回路５２は、例えば、ＥＶＳ画素５０の入射光の光量の増加をイベントとして検出することができる。上述の通り、微分信号Ｖpの低下はＥＶＳ画素５０に入射する光の光量の増加を示している。すなわち、ハイレベルのイベント信号Ｖevの出力は、入射光の光量の増加量がバイアス信号Ｖbdiffにより定められる閾値を上回ったことを示している。本明細書では、ハイレベルのイベント信号Ｖevが出力されることを、イベントの検出と呼ぶ。

　あるいは、ＥＶＳ画素回路５２は、ＥＶＳ画素５０の入射光の光量の減少を、イベントとして検出することもできる。微分信号Ｖpの上昇は、ＥＶＳ画素５０に入射する光の光量の減少を示している。トランジスタＱ１５は微分回路４４の微分信号Ｖpがバイアス信号Ｖbdiffより高いときにオフし、イベント信号Ｖevはローレベルになる。ローレベルのイベント信号Ｖevが出力されることを、イベントの検出としてもよい。この場合、バイアス信号Ｖbdiffは、入射光の光量の減少量の閾値を定めるために用いられる。

　また、比較器５６に、トランジスタＱ１５及びトランジスタＱ１６からなるトランジスタ対とは別個に、をもう１組のトランジスタ対を追加してもよい。一方のトランジスタ対では、入射光の光量の増加量が第１閾値を上回ったか否かを検出し、他方のトランジスタ対では、入射光の光量の減少量が第２閾値を下回ったか否かを検出できる。微分信号Ｖpこれにより、ＥＶＳ画素回路５２は、ＥＶＳ画素５０の入射光の光量の増加及び減少を、それぞれ別個のイベントとして検出することができる。

　図５に示す光電変換素子５１は、例えば図２の画素チップ２１に配置される。ＥＶＳ画素回路５２は、画素チップ２１と回路チップ２２に分けて配置される。例えば、イベント検出部５８は画素チップ２１に配置され、微分回路５５は回路チップ２２に配置される。本明細書では、画素チップ２１に配置される構成部分を階調画素４０及びＥＶＳ画素５０と呼び、回路チップ２２に配置される構成部分を階調画素回路４２及びＥＶＳ画素回路５２と呼ぶ。上述したように、画素チップ２１及び回路チップ２２に配置される構成部分は任意であり、すべての構成部分を同一チップに配置する構成も考えられるし、３つ以上のチップに分けて配置する構成も考えられる。

　階調画素４０の画素信号を伝送する信号線ＶＳＬの電位変化により、ＥＶＳ画素５０にクロストークが発生するおそれがある。図６は、階調画素４０とＥＶＳ画素５０との間で発生する可能性のあるクロストークの第１例を説明する図である。上述の通り、階調画素４０からは第２方向Ｙに沿って信号線ＶＳＬが延びている。図３に示すように、画素アレイ部３０には、信号線ＶＳＬに隣接して、ＥＶＳ画素５０が複数配置されている。

　信号線ＶＳＬとＥＶＳ画素５０内の光電変換素子５１のカソードに繋がる信号経路の間には、寄生容量Ｐ１が形成される。寄生容量Ｐ１の容量値は、画素数が多くなって信号線ＶＳＬと光電変換素子５１のカソードに繋がる信号経路との距離が短くなるほど、大きくなる。また、階調画素４０から信号線ＶＳＬに出力される画素信号の電位変化が大きいほど、ＥＶＳ画素５０内の光電変換素子５１のカソードの電位変化が大きくなる。このように、図６の例では、信号線ＶＳＬの電位変化が、寄生容量Ｐ１を介して、光電変換素子５１のカソードの電位変化を生じさせることで、クロストークが発生する。

　例えば、階調画素４０に高輝度の光が入射されると、階調画素４０から信号線ＶＳＬに出力される画素信号の電位が急激に低下する。この影響により、寄生容量Ｐ１を介して、隣接するＥＶＳ画素５０の光電変換素子５１のカソード電圧が急激に低下し、ＥＶＳ画素回路５２がイベントを誤検出するおそれがある。

　信号線ＶＳＬは第２方向Ｙに延びているため、第２方向Ｙに配列されている複数のＥＶＳ画素回路５２において、クロストークによるイベントの誤検出が同時に発生することがある。図７は、特定の画素位置の画素群Ｐｔ１の階調画素４０に高輝度の光が入射された場合に、クロストークが発生するＥＶＳ画素回路５２を模式的に示す図である。図７では、画素群Ｐｔ１と同じ画素列のすべてのＥＶＳ画素回路５２が誤ってイベントを検出する例を示している。このため、イベント検出画像には、第２方向Ｙに沿って筋状の線Ｌ１が現れる。

　以下に説明する各実施形態による光検出素子２は、この問題を解決できることを特徴とする。

　図８は、本開示の第１の実施形態における画素アレイ部３０及び補正回路３４の詳細な構成を示すブロック図である。図３に示すように、画素アレイ部３０は、第１方向Ｘ及び第２方向Ｙに配列された複数の画素群Ｇ１を有し、各画素群Ｇ１は、階調画素４０、階調画素回路４２、ＥＶＳ画素５０、及びＥＶＳ画素回路５２を有する。図８では、簡略化のために階調画素４０とＥＶＳ画素５０のブロックを省略している。

　図８に示すように、画素アレイ部３０は、有効画素領域ＥＤとオプティカルブラック領域ＯＰＢを有する。有効画素領域ＥＤは、光が入射される領域である。オプティカルブラック領域ＯＰＢは、金属膜などで遮光される領域である。有効画素領域ＥＤとオプティカルブラック領域ＯＰＢには、同じ構造の複数の画素群Ｇ１が配置される。オプティカルブラック領域ＯＰＢは、画素アレイ部３０の第１方向Ｘ又は第２方向Ｙの少なくとも一方の端部（図８においては、第２方向Ｙの端部）に配置される。オプティカルブラック領域ＯＰＢに配置される階調画素４０及びＥＶＳ画素５０は、光が入射しない状態での電流（暗電流）を検出するために用いられる。

　本実施形態では、オプティカルブラック領域ＯＰＢ内に配置される複数の画素群Ｇ１を、上述したクロストーク補正用の複数のダミー画素群Ｇ２として使用する。ダミー画素群Ｇ２は、画素群Ｇ１と同じ構造を有する。後述するように、ダミー画素群Ｇ２の一部の構成が画素群Ｇ１とは異なる場合もあるため、より正確には、ダミー画素群Ｇ２は、画素群Ｇ１の少なくとも一部と同じ構造を有する。同じ構造とは、同じ回路構成、形状、及びサイズを有し、同じ製造プロセスで形成されることを意味する。

　複数のダミー画素群Ｇ２のそれぞれは、ダミー階調画素（第１ダミー画素）６０と、ダミー階調画素回路（第１ダミー画素回路）６２と、ダミーＥＶＳ画素（第２ダミー画素）７０と、ダミーＥＶＳ画素回路（第２ダミー画素回路）７２を有する。ダミー階調画素６０及びダミー階調画素回路６２は、階調画素４０及び階調画素回路４２の少なくとも一部と同じ構造を有する。ダミーＥＶＳ画素７０及びダミーＥＶＳ画素回路７２は、ＥＶＳ画素５０及びＥＶＳ画素回路５２の少なくとも一部と同じ構造を有する。

　ダミー階調画素６０は、光電変換素子４１を含む階調画素４０と同じ構造を有し、遮光された状態で電荷を蓄積する光電変換素子（第３光電変換素子）６１を含む。ダミー階調画素回路６２は、光電変換素子６１に蓄積された電荷に基づいてダミー画素信号を出力する。ダミーＥＶＳ画素７０は、光電変換素子５１を含むＥＶＳ画素５０と同じ構造を有し、遮光された状態で電荷を蓄積する光電変換素子（第４光電変換素子）７１を含む。ダミーＥＶＳ画素回路７２は、光電変換素子７１に蓄積された電荷に基づいてダミーイベントを検出する。

　画素アレイ部３０は、第１画素領域Ａ１と、第２画素領域Ａ２とを有する。第１画素領域Ａ１は、第１方向Ｘ及び第２方向Ｙに沿って配置される複数の画素群Ｇ１を有する有効画素領域ＥＤである。第２画素領域Ａ２は、第１画素領域Ａ１の第２方向Ｙの端部（オプティカルブラック領域ＯＰＢ内）に配置され、第１方向Ｘに沿って配置される複数のダミー画素群Ｇ２を有する。

　補正回路３４は、複数の補正信号生成回路８１と、複数のバイアス補正回路８２を備える。補正信号生成回路８１は、階調画素回路４２から出力される画素信号ＶimgがＥＶＳ画素回路５２のイベントの検出に影響するクロストークを相殺するための補正信号を生成する。バイアス補正回路８２は、補正信号に基づいて図５のバイアス信号Ｖbdiffを補正したバイアス補正信号を生成する。第１の実施形態におけるＥＶＳ画素回路５２には、バイアス信号Ｖbdiffの代わりにバイアス補正信号が入力される。ＥＶＳ画素回路５２は、入射光の光量の変化量をバイアス補正信号と比較してイベントを検出する。

　補正信号生成回路８１は、ダミー画素群Ｇ２の出力信号に基づいて、補正信号を生成する。

　第１画素領域Ａ１には、画素群Ｇ１が第１方向Ｘに沿って複数配置され、第２画素領域Ａ２には、ダミー画素群Ｇ２が第１方向Ｘに沿って複数配置されている。また、画素アレイ部３０には、それぞれが第１方向Ｘに離隔して配置されるとともに、第２方向Ｙに延びる複数の信号線ＶＳＬが配置されている。

　第１画素領域Ａ１には、画素群Ｇ１が第２方向Ｙに沿って複数配置され、複数の信号線ＶＳＬのそれぞれは、第２方向Ｙに沿って配置される複数の階調画素回路４２から出力された画素信号Ｖimgを伝送する。ダミー画素群Ｇ２内に配置される複数のダミーＥＶＳ画素回路７２のそれぞれは、対応する信号線ＶＳＬにより伝送される画素信号Ｖimgにより、クロストークの影響を受ける。

　補正信号生成回路８１及びバイアス補正回路８２は、複数の信号線ＶＳＬに対応づけて、複数ずつ設けられている。すなわち、補正信号生成回路８１及びバイアス補正回路８２は、第１方向Ｘに沿って配置される２つ以上のダミー画素群Ｇ２のそれぞれごとに、設けられている。

　第１方向Ｘに沿って配置される２つ以上のダミー画素群Ｇ２のそれぞれの出力信号は、対応する補正信号生成回路８１に供給される。補正信号生成回路８１は、対応するダミー画素群Ｇ２の出力信号に基づいて補正信号を生成する。より具体的には、ダミーＥＶＳ画素回路７２のイベント信号Ｖevが、対応する第２方向Ｙに沿って配置される補正信号生成回路８１に供給される。補正信号生成回路８１は、ダミーＥＶＳ画素回路７２のイベント信号Ｖevに基づいて補正信号を生成する。上述の通り、ダミーＥＶＳ画素回路７２のイベント信号Ｖevはクロストークの影響を受けた信号である。このため、複数の補正信号生成回路８１のそれぞれは、対応する信号線ＶＳＬの電位変化により生じるクロストークを相殺するための補正信号を生成する。

　図９は、本開示の第１の実施形態における光検出素子２のクロストーク補正手法を説明するブロック図である。上述の通り、信号線ＶＳＬに沿って複数の画素群Ｇ１が配置される。信号線ＶＳＬに沿って配置される画素列の端部には、ダミー画素群Ｇ２が配置される。

　画素群Ｇ１内のＥＶＳ画素回路５２と、ダミー画素群Ｇ２内のダミーＥＶＳ画素回路７２は、それぞれイベント検出部５８と、微分回路５５と、ロジック回路（ＬＯＧＩＣ）８３とを有する。また、ＥＶＳ画素回路５２及びダミーＥＶＳ画素回路７２は、それぞれ比較器５６を介して、イベント信号Ｖevを後段のロジック回路８３に出力する。

　ダミー画素群Ｇ２内のダミーＥＶＳ画素回路７２は、ロジック回路８３にイベント信号Ｖevを出力するとともに、補正信号生成回路８１にもイベント信号Ｖevを出力する。クロストーク補正信号は、イベント信号Ｖevに基づいて補正信号Ｖctを生成し、補正信号Ｖctをバイアス補正回路８２に出力する。

　バイアス補正回路８２は、バイアス生成部８４及び補正器８５を備える。バイアス生成部８４はバイアス信号Ｖbdiffを生成する。バイアス信号Ｖdiffは、図５に示すＥＶＳ画素回路５２内の比較器５６が微分信号Ｖpと比較する閾値である。補正器８５は補正信号Ｖctに基づいてバイアス信号Ｖbdiffを補正する。

　以降は、図９を用いて、ダミーＥＶＳ画素回路７２、補正信号生成回路８１及びバイアス補正回路８２により、クロストークを相殺する手法を説明する。図７Ｂの位置Ｐ３のように、階調画素４０に高輝度の光が入射されると、信号線ＶＳＬに出力される素信号Ｖimgの電位が急激に低下する。これにより、寄生容量Ｐ１を介してＥＶＳ画素５０の光電変換素子５１のカソード電位が急激に低下し、ＥＶＳ画素回路５２内のイベント検出部５８はダミー微分信号ＶpＡを出力する。ダミー微分信号ＶpＡにより、ＥＶＳ画素回路５２は誤ってイベントを検出し、ＥＶＳ画素回路５２内の比較器５６はダミーイベント信号ＶevＡを出力する。

　電位が急激に低下した信号線ＶＳＬに沿って配置されるダミー画素群Ｇ２でも、同様のクロストークが発生する。すなわち、ダミー画素群Ｇ２内のダミーＥＶＳ画素回路７２においても、イベント検出部５８がダミー微分信号ＶpＡを出力するとともに、比較器５６がＥＶＳ画素回路５２と同様の電圧レベルのダミーイベント信号ＶevＡを出力する。ダミーＥＶＳ画素回路７２から出力されたダミーイベント信号ＶevＡは、補正信号生成回路８１に供給される。

　補正信号生成回路８１は、ダミーＥＶＳ画素回路７２から出力されたダミーイベント信号ＶevＡに基づき補正信号Ｖctを生成する。バイアス補正回路８２は、補正信号Ｖctに基づきバイアス信号Ｖbdiffを補正した、バイアス補正信号ＶbdiffＡを生成する。バイアス補正信号ＶbdiffＡは、ダミー微分信号ＶpＡと、同相又は逆位相（図９では、同相）のノイズを有する。

　バイアス補正信号ＶbdiffＡは、画素群Ｇ１内のＥＶＳ画素回路５２に入力される。ＥＶＳ画素回路５２内の比較器５６は、微分信号Ｖpと、バイアス補正信号ＶbdiffＡとを比較する。これにより、ＥＶＳ画素回路５２内の比較器５６においてノイズのキャンセルが行われ、イベント信号Ｖevはクロストークの影響を補正する。

　図８に示すように、第１の実施形態においては信号線ＶＳＬごとにダミーＥＶＳ画素回路７２、補正信号生成回路８１及びバイアス補正回路８２が設けられる。したがって、上記のクロストークの補正も、信号線ＶＳＬごとに行われる。

　図１０は、補正信号生成回路８１及びバイアス補正回路８２の詳細な回路図である。ダミーＥＶＳ画素回路７２内の比較器５６は、図９では不図示の接続部７３を介して、補正信号生成回路８１、バイアス補正回路８２及びロジック回路８３と接続されている。接続部７３は、スイッチＸ１１及びスイッチＸ１２を備える。

　接続部７３は、ノードｎ１１を介してバイアス補正回路８２と接続され、ノードｎ１２を介して補正信号生成回路８１と接続され、ノードｎ１３及びノードｎ１４を介してダミーＥＶＳ画素回路７２内の比較器５６と接続されている。

　スイッチＸ１１は、バイアス補正回路８２が出力するバイアス補正信号ＶbdiffＡを、ダミーＥＶＳ画素回路７２内の比較器５６に入力するか否かを切り替える。スイッチＸ１１は、ノードｎ１１及びノードｎ１２の間に配置される。ノードｎ１１には、バイアス補正回路８２からバイアス補正信号ＶbdiffＡが入力される。スイッチＸ１１がオン状態のとき、バイアス補正信号ＶbdiffＡはノードｎ１３を介して比較器５６内のトランジスタＱ１６のゲートに入力される。

　スイッチＸ１２は、ダミーＥＶＳ画素回路７２内の比較器５６が出力するダミーイベント信号ＶevＡを、補正信号生成回路８１に入力するか否かを切り替える。スイッチＸ１２は、ノードｎ１３及びノードｎ１４の間に配置される。ノードｎ１４には、比較器５６の出力ノードｎ５から、イベント信号ＶevＡが入力される。スイッチＸ１２がオン状態のとき、ダミーイベント信号ＶevＡは、ノードｎ１２を介して、補正信号生成回路８１に入力される。

　補正信号生成回路８１は、トランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２４、Ｑ２５、Ｑ２６、電流源Ｉaz、Ｉvary及びキャパシタＣ１１を備える。トランジスタＱ２１、Ｑ２２、Ｑ２３及びＱ２４には、例えばＮＭＯＳトランジスタが用いられる。トランジスタＱ２５及びＱ２６には、例えばＰＭＯＳトランジスタが用いられる。

　キャパシタＣ１１は、ノードｎ１２及びノードｎ１５の間に配置される。キャパシタＣ１１の一端（ノードｎ１２側）には、接続部７３からダミーイベント信号ＶevＡが入力される。キャパシタＣ１１の他端（ノードｎ１５側）の電位は、ダミーイベント信号ＶevAの電位に応じて変化する。

　トランジスタＱ２１及びＱ２２は、電流源Ｉazと基準（接地）電圧ノードとの間にカスコード接続されている。トランジスタＱ２１のドレインは電流源Ｉazと接続されるとともに、トランジスタＱ２１のゲートに短絡されている。トランジスタＱ２１のゲートはノードｎ１５に接続されている。トランジスタＱ２１のソースはトランジスタＱ２２のゲート及びドレインと接続されている。トランジスタＱ２２のソースは、基準（接地）電圧ノードに接続されている。

　電流源Ｉazは、トランジスタＱ２１のドレインと電源電圧ノードとの間に配置されている。電流源Ｉazは、補正信号生成回路８１に基準となる電流を供給する。

　トランジスタＱ２３及びＱ２４は、電流源Ｉvaryと基準（接地）電圧ノードとの間にカスコード接続されている。トランジスタＱ２３のゲートはノードｎ１５に接続されている。トランジスタＱ２３のドレインは、電流源Ｉvaryと、トランジスタＱ２５のゲート及びドレインと、トランジスタＱ２６のゲートと、に接続されている。トランジスタＱ２３のソースは、トランジスタＱ２４のゲート及びドレインと接続されている。トランジスタＱ２４のソースは、基準電圧ノードに接続されている。

　電流源Ｉvaryは、トランジスタＱ２３のドレインと電源電圧ノードとの間に配置されている。電流源Ｉvaryは可変電流源である。上述したように、キャパシタＣ１１の他端（トランジスタＱ２３のゲート）側は、ダミーＥＶＳ画素回路７２から出力されたダミーイベント信号ＶevAの電位に応じて変化する。よって、トランジスタＱ２３のドレイン電位も、ダミーＥＶＳ画素回路７２から出力されたダミーイベント信号ＶevAの電位に応じて変化する。具体的には、ダミーイベント信号ＶevAの電位が下がると、トランジスタＱ２３のドレインには電流が流れにくくなり、トランジスタＱ２３のドレイン電位は上昇する。

　トランジスタＱ２５及びＱ２６は、カレントミラー回路を構成する。トランジスタＱ２５及びＱ２６のソースは、ともに電源電圧ノードに接続されている。トランジスタＱ２６のソースは、バイアス補正回路８２に接続されている。トランジスタＱ２５及びＱ２６には、電流源Ｉvaryを流れる電流に比例した電流が流れる。トランジスタＱ２６のドレインから補正信号Ｖctが出力される。トランジスタＱ２６のドレインは、バイアス補正回路８２内の補正器８５の出力ノードに接続されるとともに、ＥＶＳ画素回路５２とダミーＥＶＳ画素回路７２に接続される。

　バイアス補正回路８２内のバイアス生成部８４は、電流源Ｉbiasを備える。電流源Ｉbiasは、バイアス信号Ｖbdiffを補正器８５に供給する。

　補正器８５には、ノードｎ１６を介して補正信号Ｖctが入力される。補正器８５は、トランジスタＱ２７を備える。トランジスタＱ２７は、バイアス信号Ｖbdiffを補正信号Ｖctによって補正する。トランジスタＱ２７には、例えばＮＭＯＳトランジスタが用いられる。トランジスタＱ２７のドレインには、バイアス生成部８４からバイアス信号Ｖbdiffが供給されるとともに、ノードｎ１６が接続されている。トランジスタＱ２７のゲートは、ノードｎ１６に接続されている。トランジスタＱ２７のソースは、基準電圧（接地）ノードに接続されている。

　補正器８５は、ノードｎ１６を介して、バイアス補正信号ＶbdiffＡを出力する。図１０においてバイアス補正信号ＶbdiffＡは、ダミー微分信号ＶpＡのノイズ成分とは逆位相を有する。

　ＥＶＳ画素回路５２内の比較器５６において、トランジスタＱ１５のゲートには入射光の光量の変化量に応じた微分信号Ｖpが入力され、トランジスタＱ１６のゲートにはバイアス補正信号ＶbdiffＡが入力される。これにより、比較器５６は、微分信号Ｖpとバイアス補正信号ＶbdiffＡを比較する。トランジスタＱ１５及びＱ１６の接続ノードである出力ノードｎ５から、クロストークによるノイズがキャンセルされたイベント信号Ｖevが出力される。

　なお、バイアス補正信号ＶbdiffＡ及び補正信号Ｖctは、電流信号であってもよいし、電圧信号であってもよい。

　図１１は、本開示の第１の実施形態におけるクロストーク補正のタイミングチャートである。時刻ｔ１から時刻ｔ２にかけて、初期化動作が行われる。時刻ｔ１において、スイッチＸ１がオンとなる。これにより、ＥＶＳ画素回路５２及びダミーＥＶＳ画素回路７２内の比較器５６において、トランジスタＱ１５のゲート及びドレインが短絡され、微分回路５５が初期化される。

　また、時刻ｔ１において、スイッチＸ１と同時に、スイッチＸ１１もオンとなる。これにより、ＥＶＳ画素回路５２内の比較器５６とダミーＥＶＳ画素回路７２内の比較器５６の双方に、補正器８５で補正を行う前のバイアス信号Ｖbdiffが入力される。

　時刻ｔ２において、スイッチＸ１及びスイッチＸ１１がオフとなるとともに、スイッチＸ１２がオンとなる。これにより、ダミーＥＶＳ画素回路７２からイベント信号Ｖevを補正信号生成回路８１に供給可能となり、クロストークの補正が可能になる。

　時刻ｔ３において、階調画素４０に高輝度の光が入射されると、階調画素４０から信号線ＶＳＬに出力される画素信号Ｖimgの電位が急激に低下する。これにともない、ダミーＥＶＳ画素７０においてクロストークが発生し、ダミーＥＶＳ画素回路７２によって誤って検出されたダミーイベント信号ＶevＡが補正信号生成回路８１に供給される。バイアス補正回路８２は、ＥＶＳ画素回路５２内の微分信号Ｖpに含まれるクロストークの成分を相殺するためのバイアス補正信号ＶbdiffＡを生成し、ＥＶＳ画素回路５２に供給する。

　時刻ｔ４において、階調画素４０に入射される光の光量が急激に低下した場合も同様である。この場合、階調画素４０から信号線ＶＳＬに出力される画素信号Ｖimgの電位は急激に上昇する。この場合においてもダミーＥＶＳ画素７０においてクロストークが発生し、ダミーＥＶＳ画素回路７２によって誤って検出されたダミーイベント信号ＶevＡが補正信号生成回路８１に供給される。バイアス補正回路８２は、ＥＶＳ画素回路５２内の微分信号Ｖpに含まれるクロストークの成分を相殺するためのバイアス補正信号ＶbdiffＡを生成し、ＥＶＳ画素回路５２に供給する。

　上述の比較器５６の内部構成は、図１０に示したものに限定されず、様々な変形例を取りうる。図１０に示す比較器５６では、微分信号ＶpがＰＭＯＳトランジスタに入力され、バイアス補正信号ＶbdiffＡがＮＯＭＳトランジスタに入力されるが、これを逆にしてもよい。

　図１２Ａは、比較器５６の第１変形例を示す図である。図１２Ａに示すＥＶＳ画素回路５２ａは、比較器５６ａを有する。比較器５６ａは、図１０のトランジスタＱ１５及びＱ１６の代わりに、トランジスタ（第３トランジスタ）Ｑ３１及びトランジスタ（第４トランジスタ）Ｑ３２を備える。トランジスタＱ３１にはＰＭＯＳトランジスタが用いられ、トランジスタＱ３２にはＮＭＯＳトランジスタが用いられる。トランジスタＱ３１及びＱ３２は、トランジスタＱ１５及びＱ１６と同様、電源電圧ノードｎ６と基準（接地）電圧ノードｎ７の間にカスコード接続されている。

　トランジスタＱ３１のゲートにはバイアス補正信号ＶbdiffＡが入力され、トランジスタＱ３１のソースは電源電圧ノードｎ６に、ドレインは出力ノードｎ５に接続されている。トランジスタＱ３２のゲートには、入力ノードＮ４を介して微分信号Ｖpが入力され、トランジスタＱ３２のソースは基準（接地）電圧ノードｎ７に、ドレインは出力ノードｎ５に接続されている。

　比較器５６は、差動コンパレータ構造を有していてもよい。図１２Ｂは、比較器５６の第２変形例を示す図である。図１２Ｂに示すＥＶＳ画素回路５２ｂは、比較器５６ｂを有する。比較器５６ｂは、トランジスタＱ１５、Ｑ１６、Ｑ３１、Ｑ３２及び電流源Ｉdiffを備える。トランジスタＱ１５及びＱ１６は、図１０と同様に電源電圧ノードｎ６と基準（接地）電圧ノードｎ７の間にカスコード接続されている。トランジスタＱ３１及びＱ３２は、図１２Ａと同様に電源電圧ノードｎ６と基準（接地）電圧ノードｎ７の間にカスコード接続されている。トランジスタＱ１５及びＱ３１のソースと、電源電圧ノードｎ６の間には、電流源Ｉdiffが配置されている。

　トランジスタＱ３１のゲートには、バイアス補正信号ＶbdiffＡが入力される。トランジスタＱ１５のゲート、トランジスタＱ１６のドレイン及びゲート、トランジスタＱ３２のゲートには、微分信号Ｖpが入力される。トランジスタＱ３１及びＱ３２の接続ノードである出力ノードｎ５から、イベント信号Ｖevが出力される。

　ダミー階調画素６０及びダミーＥＶＳ画素７０は、必ずしも光電変換素子７１を備えている必要はない。図１３は、ダミー階調画素６０及びダミーＥＶＳ画素７０の一変形例を示す図である。図１３に示すダミー階調画素６０aは、光電変換素子７１にかわって、電流源（第１電流源）Ｉdm１を備える。電流源Ｉdm１は、階調画素４０内の光電変換素子４１に流れる電流と同程度の電流を、ダミー階調画素回路６２に供給する。ダミー階調画素回路６２は、電流源Ｉdm１に流れる電流に基づいてダミーの画素信号を出力する。ダミーＥＶＳ画素７０ａは、光電変換素子７１にかわって、電流源（第２電流源）Ｉdm２を備える。電流源Ｉdm２は、ＥＶＳ画素５０内の光電変換素子５１に流れる電流と同程度の電流を、ダミーＥＶＳ画素回路７２内のイベント検出部５８に供給する。ダミーＥＶＳ画素回路７２は、電流源Ｉdm２に流れる電流に基づいてダミーイベントを検出する。

　このように、第１の実施形態においては、信号線ＶＳＬごとにダミー階調画素６０及びダミーＥＶＳ画素７０を設けている。ダミー階調画素６０及びダミーＥＶＳ画素７０は、例えばオプティカルブラック領域ＯＰＢに配置されており、遮光されている。信号線ＶＳＬ上の画素信号の電位が急激に変化すると、ＥＶＳ画素５０と同様にダミーＥＶＳ画素７０にクロストークが発生する。そこで、ダミーＥＶＳ画素回路７２から出力されるダミーイベント信号ＶevＡに基づいて、補正信号生成回路８１及びバイアス補正回路８２によって、バイアス補正信号ＶbdiffＡを生成する。バイアス補正信号ＶbdiffＡをＥＶＳ画素回路５２内の比較器５６に供給することにより、クロストークを相殺できる。

　すなわち、第１の実施形態によれば、階調画素４０及びＥＶＳ画素５０を混載する場合に、階調画素４０から出力された画素信号Ｖimgの電位が急激に変化してＥＶＳ画素５０にクロストークが発生したとしても、発生したクロストークを相殺するバイアス補正信号ＶbdiffＡを生成することで、クロストークの影響を受けることなくイベントの検出を行うことができる。

　（第２の実施形態）
　第１の実施形態においては、第２方向Ｙに延びる信号線ＶＳＬと、ＥＶＳ画素５０との間に発生するクロストークを相殺する。クロストークは、第１方向Ｘに延びる信号線と、ＥＶＳ画素５０との間に発生する場合もある。

　図１４は、階調画素４０とＥＶＳ画素５０との間に発生するクロストークの第２例を示す回路図である。階調画素４０内のトランジスタＱ４には、第１方向Ｘに延びる選択制御線ＨＣＬより、選択制御信号ＳＥＬが入力される。図３に示すように、画素アレイ部３０内の複数のＥＶＳ画素５０は、第１方向Ｘには階調画素４０と交互に配置され、第２方向Ｙにはそれぞれ近接して配置されている。

　選択制御線ＨＣＬと、ＥＶＳ画素５０内の光電変換素子５１のカソードに繋がるノードｎ１との間には、寄生容量Ｐ２が形成されうる。階調画素４０に対し、選択制御線ＨＣＬを介して選択制御信号ＳＥＬの信号論理が遷移するとき、寄生容量Ｐ２を介してＥＶＳ画素５０内のノードｎ１の電位が変化する場合がある。これにより、ＥＶＳ画素回路５２は、ノードｎ１の電位変化を誤ってイベントの発生と認識して、イベント検出信号の論理を変化させる場合がある。

　選択制御信号ＳＥＬは第１方向Ｘに延びているため、第１方向Ｘに配列されている複数のＥＶＳ画素回路５２において、クロストークによるイベントの誤検出が同時に発生するおそれがある。図１５は、特定の画素位置の画素群Ｐｔ２の階調画素４０において、選択制御信号ＳＥＬの信号論理が遷移した場合に、クロストークが発生するＥＶＳ画素回路５２を模式的に示す図である。図１５では、画素群Ｐｔ２と同じ画素行のすべての画素群のＥＶＳ画素回路５２が誤ってイベントを検出する例を示している。このため、イベント検出画像には、第１方向Ｘに筋状の線Ｌ２が現れる。

　図１６は、本開示の第２の実施形態における画素アレイ部３０及び補正回路３４の詳細な構成を示すブロック図である。図１６に示す画素アレイ部３０ａには、第１方向Ｘの端部に、オプティカルブラック領域ＯＰＢが配置される。図１６における第２画素領域Ａ２は、オプティカルブラック領域ＯＰＢ内の、第１方向Ｘの端部に配置される。なお、図１６においては、光電変換素子４１、５１、６１及び７１は、図示を省略している。

　複数の選択制御線ＨＣＬは、それぞれが第２方向Ｙに離隔して配置されるとともに、第１方向Ｘに延びている。複数の階調画素回路４２は、複数の選択制御線ＨＣＬのそれぞれに接続されている。

　図１６に示す補正回路３４ａは、複数の選択制御線ＨＣＬに対応づけて、複数の補正信号生成回路８１、及び複数のバイアス補正回路８２を有する。図１０の補正信号生成回路８１は、対応する信号線ＶＳＬの電位変化に応じた補正信号Ｖctを生成している。これと同様に、図１６の複数の補正信号生成回路８１のそれぞれは、対応する選択制御線ＨＣＬの電位変化に応じた補正信号Ｖctを生成する。

　図１６では、補正回路３４ａ及び第２画素領域Ａ２を、画素アレイ部３０ａの第１方向Ｘの両端部に配置しているが、画素アレイ部３０ａの第１方向Ｘにおけるいずれか一端部に配置してもよい。

　第２の実施形態における階調画素回路４２は、画素信号Ｖimgをアナログ－デジタル変換するＡＤ（Analog to Digital）変換器を有していてもよい。図１７は、階調画素回路４２の一変形例を示す回路図である。図１７に示す階調画素回路４２ａは、階調画素４０ａと、ＡＤ変換器９２を備える。ＡＤ変換器９２は、入射光の光量に応じた画素信号Ｖimgをアナログ－デジタル変換する。ＡＤ変換器９２は、差動入力回路９３、電圧変換回路９４及び正帰還回路９５を備える。図１７に示す階調画素回路４２ａの構成を、画素ＡＤＣ構成と呼ぶ。

　階調画素４０ａは、光電変換素子４１、排出トランジスタＱ４１、転送トランジスタＱ４２、フローティングディフュージョンＦＤ、キャパシタＣ２１及びリセットトランジスタＱ４３を備える。リセットトランジスタＱ４３、転送トランジスタＱ４２及び排出トランジスタＱ４１として、例えばＮＭＯＳトランジスタが用いられる。

　光電変換素子４１は、光電変換により電荷を生成する。排出トランジスタＱ４１は、駆動信号ＯＦＧに従って露光開始時に光電変換素子４１に蓄積された電荷を排出させる。駆動信号ＯＦＧは、排出トランジスタＱ４１のゲートに供給される。

　転送トランジスタＱ４２は、転送信号ＴＸに従って、露光終了時に光電変換素子４１からフローティングディフュージョンＦＤへ電荷を転送する。転送信号ＴＸは、転送トランジスタＱ４２のゲートに供給される。転送トランジスタＱ４２のドレインは、排出トランジスタＱ４１のソースに接続され、ソースはフローティングディフュージョンＦＤに接続されている。

　フローティングディフュージョンＦＤは、転送された電荷を蓄積し、蓄積した電荷量に応じた電位を生成する。図１７では、フローティングディフュージョンＦＤの容量を等価的にキャパシタＣ２１で表している。

　リセットトランジスタＱ４３は、リセット信号ＲＳＴに従って、オン状態に移行してフローティングディフュージョンＦＤの電位を初期化する。リセット信号ＲＳＴは、リセットトランジスタＱ４３のゲートに供給される。リセットトランジスタＱ４３のソースは、フローティングディフュージョンＦＤ及び差動入力回路９３に接続され、ドレインは差動入力回路９３に接続されている。

　差動入力回路９３は、ＮＭＯＳトランジスタＱ４４、Ｑ４５及びＱ４６と、ＰＭＯＳトランジスタＱ４７、Ｑ４８及びＱ４９と、を備える。

　ＮＭＯＳトランジスタＱ４４及びＱ４５は差動対を構成し、これらのトランジスタのソースは、ＮＭＯＳトランジスタＱ４６のドレインに共通に接続される。また、ＮＭＯＳトランジスタＱ４４のドレインは、ＰＭＯＳトランジスタＱ４７のドレインと、ＰＭＯＳトランジスタＱ４７及びＱ４８のゲートと、に接続される。ＮＭＯＳトランジスタＱ４５のドレインは、ＰＭＯＳトランジスタＱ４８のドレインと、ＰＭＯＳトランジスタＱ４９のゲートと、リセットトランジスタＱ４３のドレインと、に接続される。また、ＮＭＯＳトランジスタＱ４４のゲートには、不図示のＤＡＣ（Digital to Analog Converter）からの参照信号ＲＥＦが入力される。ＮＭＯＳトランジスタＱ４５のゲートには、階調画素４０ａから画素信号Ｖimgが入力される。

　ＮＭＯＳトランジスタＱ４６のゲートには、バイアス電圧Ｖｂが印加され、ＮＭＯＳトランジスタＱ４６のソースは基準電圧ノードと接続される。

　ＰＭＯＳトランジスタＱ４７、Ｑ４８及びＱ４９は、カレントミラー回路を構成する。ＰＭＯＳトランジスタＱ４７、Ｑ４８及びＱ４９のソースには、電源電圧ＶＤＤＨが印加される。この電源電圧ＶＤＤＨは、電圧変換回路９４と正帰還回路９５に供給される電源電圧ＶＤＤＬよりも高い電圧レベルである。また、ＰＭＯＳトランジスタＱ４９のドレインは、電圧変換回路９４に接続される。

　電圧変換回路９４は、ＮＭＯＳトランジスタＱ５０を備える。ＮＭＯＳトランジスタＱ５０のゲートには電源電圧ＶＤＤＬが印加される。ＮＭＯＳトランジスタＱ５０のソースは、ＰＭＯＳトランジスタＱ４９のドレインに接続され、ドレインは正帰還回路９５に接続される。

　正帰還回路９５はＰＭＯＳトランジスタＱ５１、Ｑ５２及びＱ５３と、ＮＭＯＳトランジスタＱ５４、及びＱ５５と、を備える。

　ＰＭＯＳトランジスタＱ５１及びＱ５２と、ＮＭＯＳトランジスタＱ５４とは、電源電圧ＶＤＤＬノードと接地電圧ノードとの間にカスコード接続される。また、ＰＭＯＳトランジスタＱ５１及びＮＭＯＳトランジスタＱ５４のゲートには、駆動信号ＩＮＩが入力される。また、ＰＭＯＳトランジスタＱ５２及びＮＭＯＳトランジスタＱ５４の接続ノードは、電圧変換回路９４に接続される。

　ＰＭＯＳトランジスタＱ５３及びＮＭＯＳトランジスタＱ５５は、電源電圧ＶＤＤＬノードと接地電圧ノードとの間にカスコード接続される。これらのトランジスタのゲートは、ＰＭＯＳトランジスタＱ５２及びＮＭＯＳトランジスタＱ５４の接続ノードに接続される。ＰＭＯＳトランジスタＱ５３及びＮＭＯＳトランジスタＱ５５の接続ノードから、入射光の光量に応じた画素信号Ｖimgと参照信号とを比較した結果を示す信号ＶＣＯを出力する。この信号ＶＣＯの電位レベルが変化するタイミングで、不図示の時刻コード生成部で生成された時刻コードを保持することにより、画素信号Ｖimgをアナログ－デジタル変換したデジタル画素信号が生成される。

　図１６に示す画素アレイ部３０ａ内の階調画素回路４２及びダミー階調画素回路６２の構成として、図１７の階調画素回路４２ａを適用できる。この場合、複数の信号線ＶＳＬのそれぞれは、デジタル画素信号を伝送する。選択制御線ＨＣＬは、階調画素回路４２ａに対し、駆動信号ＩＮＩを伝送する。選択制御線ＨＣＬは、階調画素回路４２ａに対しバイアス電圧Ｖbを入力してもよい。

　このように、第２の実施形態においては、選択制御線ＨＣＬごとにダミー階調画素６０、ダミーＥＶＳ画素７０、補正信号生成回路８１及びバイアス補正回路８２を配置することで、選択制御線ＨＣＬとＥＶＳ画素５０内の光電変換素子５１のカソードに繋がる信号経路との間に発生するクロストークを相殺することができる。また、第２の実施形態における階調画素回路４２は、画素ＡＤＣ構成であってもよい。ＥＶＳ画素回路５２と画素ＡＤＣ構成の階調画素回路４２ａとの混載構成においても、ＥＶＳ画素５０において発生するクロストークを相殺することができる。

　（応用例）
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。

　図１８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図１８に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller　Area　Network）、ＬＩＮ（Local　Interconnect　Network）、ＬＡＮ（Local　Area　Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。

　各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図１８では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。

　駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock　Brake　System）又はＥＳＣ（Electronic　Stability　Control）等の制御装置としての機能を有してもよい。

　駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。

　ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

　バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。

　車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time　Of　Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。

　環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light　Detection　and　Ranging、Laser　Imaging　Detection　and　Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。

　ここで、図１９は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

　なお、図１９には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。

　車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。

　図１８に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。

　また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。

　車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。

　統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal　Digital　Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。

　記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read　Only　Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random　Access　Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard　Disc　Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。

　汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global　System　of　Mobile　communications）、ＷｉＭＡＸ（登録商標）、ＬＴＥ（登録商標）（Long　Term　Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer　To　Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine　Type　Communication）端末）と接続してもよい。

　専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless　Access　in　Vehicle　Environment）、ＤＳＲＣ（Dedicated　Short　Range　Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle　to　Vehicle）通信、路車間（Vehicle　to　Infrastructure）通信、車両と家との間（Vehicle　to　Home）の通信及び歩車間（Vehicle　to　Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。

　測位部７６４０は、例えば、ＧＮＳＳ（Global　Navigation　Satellite　System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global　Positioning　System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。なお、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。

　ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。なお、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。

　車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near　Field　Communication）又はＷＵＳＢ（Wireless　USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal　Serial　Bus）、ＨＤＭＩ（登録商標）（High-Definition　Multimedia　Interface、又はＭＨＬ（Mobile　High-definition　Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。

　車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。

　統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。

　マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。

　音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１８の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented　Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。

　なお、図１８に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。

　なお、本技術は以下のような構成を取ることができる。
（１）複数の画素群を備え、　前記複数の画素群のそれぞれは、
　入射光の光量に応じた画素信号を出力する第１画素及び第１画素回路と、
　入射光の光量の変化量を検出する第２画素と、
　前記第２画素で検出された前記変化量をバイアス信号と比較してイベントを検出する第２画素回路と、を有する光検出素子であって、
　前記画素信号が前記イベントの検出に影響するクロストークを相殺するための補正信号を生成する補正信号生成回路と、
　前記補正信号に基づいて前記バイアス信号を補正したバイアス補正信号を生成するバイアス補正回路と、を備え、
　前記第２画素回路は、入射光の光量の変化量を前記バイアス補正信号と比較して前記イベントを検出する、
　光検出素子。
（２）前記画素群の少なくとも一部と同じ構造を有し、かつ遮光されたダミー画素群を備え、
　前記補正信号生成回路は、前記ダミー画素群の出力信号に基づいて前記補正信号を生成する、
　（１）に記載の光検出素子。
（３）前記ダミー画素群は、前記画素群の少なくとも一部と同じ回路構成、形状、及びサイズを有する、
　（２）に記載の光検出素子。
（４）前記ダミー画素群は、
　前記第１画素及び前記第１画素回路の少なくとも一部と同じ構造の第１ダミー画素及び第１ダミー画素回路と、
　前記第２画素及び前記第２画素回路の少なくとも一部と同じ構造の第２ダミー画素及び第２ダミー画素回路と、を有し、
　前記補正信号生成回路は、前記第２ダミー画素回路の出力信号に基づいて前記補正信号を生成する、
　（２）又は（３）に記載の光検出素子。
（５）前記第１画素は、入射光の光量に応じた電荷を蓄積する第１光電変換素子を有し、
　前記第２画素は、入射光の光量に応じた電荷を蓄積する第２光電変換素子を有し、
　前記第１ダミー画素は、前記第１光電変換素子と同じ構造を有し遮光された状態で電荷を蓄積する第３光電変換素子を有し、
　前記第２ダミー画素は、前記第２光電変換素子と同じ構造を有し遮光された状態で電荷を蓄積する第４光電変換素子を有し、
　前記第１画素回路は、前記第１光電変換素子に蓄積された電荷に基づいて前記画素信号を出力し、
　前記第２画素回路は、前記第２光電変換素子に蓄積された電荷に基づいて前記イベントを検出し、
　前記第１ダミー画素回路は、前記第３光電変換素子に蓄積された電荷に基づいてダミー画素信号を出力し、
　前記第２ダミー画素回路は、前記第４光電変換素子に蓄積された電荷に基づいてダミーイベントを検出する、
　（４）に記載の光検出素子。
（６）前記第１画素は、入射光の光量に応じた電荷を蓄積する第１光電変換素子を有し、
　前記第２画素は、入射光の光量に応じた電荷を蓄積する第２光電変換素子を有し、
　前記第１ダミー画素は、前記第１光電変換素子に蓄積された電荷に応じた電流と同程度の電流を流す第１電流源を有し、
　前記第２ダミー画素は、前記第１光電変換素子に蓄積された電荷に応じた電流と同程度の電流を流す第２電流源を有し、
　前記第１画素回路は、前記第１光電変換素子に蓄積された電荷に基づいて前記画素信号を出力し、
　前記第２画素回路は、前記第２光電変換素子に蓄積された電荷に基づいて前記イベントを検出し、
　前記第１ダミー画素回路は、前記第１電流源を流れる電流に基づいてダミー画素信号を出力し、
　前記第２ダミー画素回路は、前記第２電流源を流れる電流に基づいてダミーイベントを検出する、
　（４）に記載の光検出素子。
（７）前記複数の画素群は、第１方向に沿って配置される２以上の前記画素群を有し、
　前記第１方向に沿って配置される２以上の前記ダミー画素群を有し、
　前記２以上のダミー画素群のそれぞれごとに、前記補正信号生成回路が設けられ、
　前記補正信号生成回路は、対応する前記ダミー画素群の出力信号に基づいて前記補正信号を生成する、
　（２）乃至（６）のいずれか一項に記載の光検出素子。
（８）前記複数の画素群は、前記第１方向に交差する第２方向に沿って配置される２以上の画素群を有し、
　前記第１方向に沿って配置される前記２以上のダミー画素群のそれぞれの出力信号は、対応する前記第２方向に沿って配置される画素群の前記補正信号生成回路に供給される、　（７）に記載の光検出素子。
（９）互いに交差する第１方向及び第２方向に沿って配置される前記複数の画素群を有する第１画素領域と、
　前記第１画素領域の前記第１方向又は前記第２方向の端部に配置され、前記ダミー画素群を有する第２画素領域と、を備える、
　（２）乃至（６）のいずれか一項に記載の光検出素子。
（１０）それぞれが前記第１方向に離隔して配置されるとともに、前記第２方向に延びる複数の信号線を備え、
　前記複数の信号線のそれぞれは、前記第２方向に沿って配置される複数の前記第１画素から出力された前記画素信号を伝送し、
　前記複数の信号線に対応づけて、複数の前記補正信号生成回路と、複数の前記バイアス補正回路とが設けられ、
　複数の前記補正信号生成回路のそれぞれは、対応する前記信号線の電位変化に応じた前記補正信号を生成する、
　（９）に記載の光検出素子。
（１１）前記第２画素領域は、前記第１画素領域の前記第２方向の端部に配置される、
　（１０）に記載の光検出素子。
（１２）それぞれが前記第２方向に離隔して配置されるとともに、前記第１方向に延びる複数の選択制御線を備え、
　前記複数の選択制御線のそれぞれは、前記第１方向に沿って配置される複数の前記第１画素を選択する選択制御信号を伝送し、
　前記複数の選択制御線に対応づけて、複数の前記補正信号生成回路と、複数の前記バイアス補正回路とが設けられ、
　前記複数の補正信号生成回路のそれぞれは、対応する前記選択制御線の電位変化に応じた前記補正信号を生成する、
　（９）に記載の光検出素子。
（１３）前記第２画素領域は、前記第２画素領域の前記第１方向の端部に配置される、
　（１２）に記載の光検出素子。
（１４）それぞれが前記第１方向に離隔して配置されるとともに、前記第２方向に延びる複数の信号線と、
　前記複数の信号線のそれぞれに接続される複数の前記第１画素及び前記第１画素回路と、を備え、
　前記複数の第１画素回路のそれぞれは、入射光の光量に応じた画素信号をアナログ－デジタル変換するＡＤ変換器を有し、
　前記複数の信号線のそれぞれは、前記第２方向に沿って配置される前記複数の第１画素でアナログ－デジタル変換された画素信号を伝送する、
　（１２）又は（１３）に記載の光検出素子。
（１５）前記第１画素領域及び前記第２画素領域を有する画素アレイ部を備え、
　前記第２画素領域は、前記画素アレイ部の前記第１方向又は前記第２方向の少なくとも一方の端部に配置されるオプティカルブラック領域内に配置される、
　（９）乃至（１４）のいずれか一項に記載の光検出素子。
（１６）前記第２画素回路は、入射光の光量の変化量に応じた信号と前記バイアス補正信号とを比較する比較器を有する、
　（１）乃至（１５）のいずれか一項に記載の光検出素子。
（１７）前記比較器は、
　第１基準電圧ノード及び第２基準電圧ノードの間にカスコード接続される第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを有し、
　前記第１トランジスタのゲートには、入射光の光量の変化量に応じた電圧信号が入力され、
　前記第２トランジスタのゲートには、前記バイアス補正信号が入力され、
　前記第１トランジスタ及び前記第２トランジスタの接続ノードから、前記イベントの検出信号が出力される、
　（１６）に記載の光検出素子。
（１８）前記比較器は、
　第１基準電圧ノード及び第２基準電圧ノードの間にカスコード接続される第１導電型の第１トランジスタ及び第２導電型の第２トランジスタと、
　前記第１基準電圧ノード及び前記第２基準電圧ノードの間にカスコード接続される第１導電型の第３トランジスタ及び第２導電型の第４トランジスタと、を有し、
　前記第３トランジスタのゲートには、前記バイアス補正信号が入力され、
　前記第１トランジスタのゲート、前記第２トランジスタのドレイン及びゲート、及び第４トランジスタのゲートには、入射光の光量の変化量に応じた電圧信号が入力され、
　前記第３トランジスタ及び第４トランジスタの接続ノードから、前記イベントの検出信号が出力される、
　（１６）に記載の光検出素子。
（１９）光検出素子と、
　前記光検出素子から出力された画像データを処理する処理部と、を備え、
　前記光検出素子は、
　複数の画素群を備え、
　前記複数の画素群のそれぞれは、
　入射光の光量に応じた画素信号を出力する第１画素及び第１画素回路と、
　入射光の光量の変化量を検出する第２画素と、
　前記第２画素で検出された前記変化量をバイアス信号と比較してイベントを検出する第２画素回路と、を有する光検出素子であって、
　前記画素信号が前記イベントの検出に影響するクロストークを相殺するための補正信号を生成する補正信号生成回路と、
　前記補正信号に基づいて前記バイアス信号を補正したバイアス補正信号を生成するバイアス補正回路と、を備え、
　前記第２画素回路は、入射光の光量の変化量を前記バイアス補正信号と比較して前記イベントを検出する、
　電子機器。

　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１　電子機器、２　光検出素子、３　処理部、４　制御部、５　記録部、１１　撮像レンズ、１２　伝送線、１３　制御線、２１　画素チップ、２２　回路チップ、３０、３０ａ　画素アレイ部、３１　アクセス制御回路、３２　階調信号読出回路、３３　ＥＶＳ信号読出回路、３４、３４ａ　補正回路、４０、４０ａ　階調画素、４１、５１、６１、７１　光電変換素子、４２　階調画素回路、４３　バッファ、４４　微分回路、５０　ＥＶＳ画素、５２、５２ａ、５２ｂ　ＥＶＳ画素回路、５３　電流電圧変換回路、５４　バッファ、５５　微分回路、５６、５６ａ、５６ｂ　比較器、５７　対数応答部、５８　イベント検出部、６０、６０ａ　ダミー階調画素、６２　ダミー階調画素回路、７０、７０ａ　ダミーＥＶＳ画素、７２　ダミーＥＶＳ画素回路、７３　接続部、８１　補正信号生成回路、８２　バイアス補正回路、８３　ロジック回路、８４　バイアス生成部、８５　補正器、９２　ＡＤ変換器、９３　差動入力回路、９４　電圧変換回路、９５　正帰還回路

Claims (19)

1. 　複数の画素群を備え、
   　前記複数の画素群のそれぞれは、
   　入射光の光量に応じた画素信号を出力する第１画素及び第１画素回路と、
   　入射光の光量の変化量を検出する第２画素と、
   　前記第２画素で検出された前記変化量をバイアス信号と比較してイベントを検出する第２画素回路と、を有する光検出素子であって、
   　前記画素信号が前記イベントの検出に影響するクロストークを相殺するための補正信号を生成する補正信号生成回路と、
   　前記補正信号に基づいて前記バイアス信号を補正したバイアス補正信号を生成するバイアス補正回路と、を備え、
   　前記第２画素回路は、入射光の光量の変化量を前記バイアス補正信号と比較して前記イベントを検出する、
   　光検出素子。
2. 　前記画素群の少なくとも一部と同じ構造を有し、かつ遮光されたダミー画素群を備え、　前記補正信号生成回路は、前記ダミー画素群の出力信号に基づいて前記補正信号を生成する、
   　請求項１に記載の光検出素子。
3. 　前記ダミー画素群は、前記画素群の少なくとも一部と同じ回路構成、形状、及びサイズを有する、
   　請求項２に記載の光検出素子。
4. 　前記ダミー画素群は、　前記第１画素及び前記第１画素回路の少なくとも一部と同じ構造の第１ダミー画素及び第１ダミー画素回路と、
   　前記第２画素及び前記第２画素回路の少なくとも一部と同じ構造の第２ダミー画素及び第２ダミー画素回路と、を有し、
   　前記補正信号生成回路は、前記第２ダミー画素回路の出力信号に基づいて前記補正信号を生成する、
   　請求項２に記載の光検出素子。
5. 　前記第１画素は、入射光の光量に応じた電荷を蓄積する第１光電変換素子を有し、
   　前記第２画素は、入射光の光量に応じた電荷を蓄積する第２光電変換素子を有し、
   　前記第１ダミー画素は、前記第１光電変換素子と同じ構造を有し遮光された状態で電荷を蓄積する第３光電変換素子を有し、
   　前記第２ダミー画素は、前記第２光電変換素子と同じ構造を有し遮光された状態で電荷を蓄積する第４光電変換素子を有し、
   　前記第１画素回路は、前記第１光電変換素子に蓄積された電荷に基づいて前記画素信号を出力し、
   　前記第２画素回路は、前記第２光電変換素子に蓄積された電荷に基づいて前記イベントを検出し、
   　前記第１ダミー画素回路は、前記第３光電変換素子に蓄積された電荷に基づいてダミー画素信号を出力し、
   　前記第２ダミー画素回路は、前記第４光電変換素子に蓄積された電荷に基づいてダミーイベントを検出する、
   　請求項４に記載の光検出素子。
6. 　前記第１画素は、入射光の光量に応じた電荷を蓄積する第１光電変換素子を有し、
   　前記第２画素は、入射光の光量に応じた電荷を蓄積する第２光電変換素子を有し、
   　前記第１ダミー画素は、前記第１光電変換素子に蓄積された電荷に応じた電流と同程度の電流を流す第１電流源を有し、
   　前記第２ダミー画素は、前記第１光電変換素子に蓄積された電荷に応じた電流と同程度の電流を流す第２電流源を有し、
   　前記第１画素回路は、前記第１光電変換素子に蓄積された電荷に基づいて前記画素信号を出力し、
   　前記第２画素回路は、前記第２光電変換素子に蓄積された電荷に基づいて前記イベントを検出し、
   　前記第１ダミー画素回路は、前記第１電流源を流れる電流に基づいてダミー画素信号を出力し、
   　前記第２ダミー画素回路は、前記第２電流源を流れる電流に基づいてダミーイベントを検出する、
   　請求項４に記載の光検出素子。
7. 　前記複数の画素群は、第１方向に沿って配置される２以上の前記画素群を有し、
   　前記第１方向に沿って配置される２以上の前記ダミー画素群を有し、
   　前記２以上のダミー画素群のそれぞれごとに、前記補正信号生成回路が設けられ、
   　前記補正信号生成回路は、対応する前記ダミー画素群の出力信号に基づいて前記補正信号を生成する、
   　請求項２に記載の光検出素子。
8. 　前記複数の画素群は、前記第１方向に交差する第２方向に沿って配置される２以上の画素群を有し、
   　前記第１方向に沿って配置される前記２以上のダミー画素群のそれぞれの出力信号は、対応する前記第２方向に沿って配置される画素群の前記補正信号生成回路に供給される、
   　請求項７に記載の光検出素子。
9. 　互いに交差する第１方向及び第２方向に沿って配置される前記複数の画素群を有する第１画素領域と、
   　前記第１画素領域の前記第１方向又は前記第２方向の端部に配置され、前記ダミー画素群を有する第２画素領域と、を備える、
   　請求項２に記載の光検出素子。
10. 　それぞれが前記第１方向に離隔して配置されるとともに、前記第２方向に延びる複数の信号線を備え、
    　前記複数の信号線のそれぞれは、前記第２方向に沿って配置される複数の前記第１画素から出力された前記画素信号を伝送し、
    　前記複数の信号線に対応づけて、複数の前記補正信号生成回路と、複数の前記バイアス補正回路とが設けられ、
    　複数の前記補正信号生成回路のそれぞれは、対応する前記信号線の電位変化に応じた前記補正信号を生成する、
    　請求項９に記載の光検出素子。
11. 　前記第２画素領域は、前記第１画素領域の前記第２方向の端部に配置される、
    　請求項１０に記載の光検出素子。
12. 　それぞれが前記第２方向に離隔して配置されるとともに、前記第１方向に延びる複数の選択制御線を備え、
    　前記複数の選択制御線のそれぞれは、前記第１方向に沿って配置される複数の前記第１画素を選択する選択制御信号を伝送し、
    　前記複数の選択制御線に対応づけて、複数の前記補正信号生成回路と、複数の前記バイアス補正回路とが設けられ、
    　前記複数の補正信号生成回路のそれぞれは、対応する前記選択制御線の電位変化に応じた前記補正信号を生成する、
    　請求項９に記載の光検出素子。
13. 　前記第２画素領域は、前記第２画素領域の前記第１方向の端部に配置される、
    　請求項１２に記載の光検出素子。
14. 　それぞれが前記第１方向に離隔して配置されるとともに、前記第２方向に延びる複数の信号線と、
    　前記複数の信号線のそれぞれに接続される複数の前記第１画素及び前記第１画素回路と、を備え、
    　前記複数の第１画素回路のそれぞれは、入射光の光量に応じた画素信号をアナログ－デジタル変換するＡＤ変換器を有し、
    　前記複数の信号線のそれぞれは、前記第２方向に沿って配置される前記複数の第１画素でアナログ－デジタル変換された画素信号を伝送する、
    　請求項１２に記載の光検出素子。
15. 　前記第１画素領域及び前記第２画素領域を有する画素アレイ部を備え、
    　前記第２画素領域は、前記画素アレイ部の前記第１方向又は前記第２方向の少なくとも一方の端部に配置されるオプティカルブラック領域内に配置される、
    　請求項９に記載の光検出素子。
16. 　前記第２画素回路は、入射光の光量の変化量に応じた信号と前記バイアス補正信号とを比較する比較器を有する、
    　請求項１に記載の光検出素子。
17. 　前記比較器は、
    　第１基準電圧ノード及び第２基準電圧ノードの間にカスコード接続される第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを有し、
    　前記第１トランジスタのゲートには、入射光の光量の変化量に応じた電圧信号が入力され、
    　前記第２トランジスタのゲートには、前記バイアス補正信号が入力され、
    　前記第１トランジスタ及び前記第２トランジスタの接続ノードから、前記イベントの検出信号が出力される、
    　請求項１６に記載の光検出素子。
18. 　前記比較器は、
    　第１基準電圧ノード及び第２基準電圧ノードの間にカスコード接続される第１導電型の第１トランジスタ及び第２導電型の第２トランジスタと、
    　前記第１基準電圧ノード及び前記第２基準電圧ノードの間にカスコード接続される第１導電型の第３トランジスタ及び第２導電型の第４トランジスタと、を有し、
    　前記第３トランジスタのゲートには、前記バイアス補正信号が入力され、
    　前記第１トランジスタのゲート、前記第２トランジスタのドレイン及びゲート、及び第４トランジスタのゲートには、入射光の光量の変化量に応じた電圧信号が入力され、
    　前記第３トランジスタ及び第４トランジスタの接続ノードから、前記イベントの検出信号が出力される、
    　請求項１６に記載の光検出素子。
19. 　光検出素子と、
    　前記光検出素子から出力された画像データを処理する処理部と、を備え、
    　前記光検出素子は、
    　複数の画素群を備え、
    　前記複数の画素群のそれぞれは、
    　入射光の光量に応じた画素信号を出力する第１画素及び第１画素回路と、
    　入射光の光量の変化量を検出する第２画素と、
    　前記第２画素で検出された前記変化量をバイアス信号と比較してイベントを検出する第２画素回路と、を有する光検出素子であって、
    　前記画素信号が前記イベントの検出に影響するクロストークを相殺するための補正信号を生成する補正信号生成回路と、
    　前記補正信号に基づいて前記バイアス信号を補正したバイアス補正信号を生成するバイアス補正回路と、を備え、
    　前記第２画素回路は、入射光の光量の変化量を前記バイアス補正信号と比較して前記イベントを検出する、
    　電子機器。