WO2022217844A1 - 数据传输电路、方法及存储装置 - Google Patents

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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present application relates to the technical field of semiconductor storage, and in particular, to a data transmission circuit, method and storage device.
  • the increase in the density and number of memory cells in the memory cell array leads to an increase in the length of the data transmission path in the memory array area, resulting in an increasing proportion of the power consumption of the data transmission path in the power consumption of the semiconductor memory device, and Increases the probability of data being abnormal during transmission.
  • a first aspect of the present application provides a data transmission circuit, including a verification module, a comparison module and a data conversion module, where the verification module is configured to generate verification code data according to first data on a first data line, and convert all The first data and the verification code data are combined into second data; the comparison module is electrically connected to the first data line, the verification module and the second data line, and is used for receiving the second data and the second data line.
  • the third data on the second data line compare the second data with the third data, and output whether the number of bits that are different between the second data and the third data exceeds a preset threshold
  • the comparison result wherein the second data and the third data have the same preset bit width; the data conversion module is electrically connected to the verification module, the comparison module and the second data line, is used to invert the second data and transmit it to the second data line when the comparison result exceeds a preset threshold, and when the comparison result does not exceed the preset threshold,
  • the second data is transmitted to the second data line.
  • a second aspect of the present application provides a storage device, including the data transmission circuit described above, for storing and transmitting data of a read operation or a write operation.
  • a third aspect of the present application provides a data transmission method, comprising: generating check code data according to first data on a first data line, and combining the first data and the check code data to form second data; Comparing the second data with the third data on the second data line to output a comparison result of whether the number of bits that are different from the second data and the third data exceeds a preset threshold, wherein the The second data and the third data have the same preset bit width; when the comparison result exceeds a preset threshold, the second data is inverted and transmitted to the second data line, and is If the comparison result does not exceed the preset threshold, the second data is transmitted to the second data line.
  • FIG. 1 is a schematic diagram of a circuit principle of a data transmission circuit provided in the first embodiment of the application;
  • FIG. 2 is a schematic diagram of a circuit principle of a data transmission circuit provided in a second embodiment of the present application.
  • FIG. 3 is a schematic diagram of a circuit principle of a data transmission circuit provided in a third embodiment of the present application.
  • FIG. 4 is a schematic diagram of a circuit principle of a data transmission circuit provided in a fourth embodiment of the application.
  • 5a is a schematic diagram of a circuit principle of a data transmission circuit provided in the fifth embodiment of the application.
  • Fig. 5b is a schematic diagram of an embodiment of Fig. 5a;
  • FIG. 6 is a schematic diagram of a circuit principle of a data transmission circuit provided in the sixth embodiment of the present application.
  • FIG. 7 is a schematic diagram of a circuit principle of a data transmission circuit provided in the seventh embodiment of the present application.
  • FIG. 8 is a schematic circuit diagram of a write enable module in a data transmission circuit provided in an embodiment of the present application.
  • FIG. 9 is a schematic circuit diagram of a write driving circuit in a data transmission circuit provided in an embodiment of the application.
  • FIG. 10 is a schematic flowchart of a data transmission method provided in an embodiment of the application.
  • FIG. 11 is a schematic flowchart of a data transmission method provided in another embodiment of the present application.
  • a data transmission circuit 100 including a comparison module 10 , a data conversion module 20 and a verification module 31 , and the verification module 31 is used for according to the first data line 30
  • the first data on the device generates check code data, and combines the first data and the check code data into second data;
  • the comparison module 10 is electrically connected to the first data line 30, the check module 31 and the second data line 40 , is used to receive the second data and the third data on the second data line 40, compare the second data and the third data, and output whether the number of bits that are different from the second data and the third data exceeds the preset threshold.
  • the comparison result shows that the second data and the third data have the same preset bit width; the data conversion module 20 is electrically connected to the first data line 30 , the verification module 31 , the comparison module 10 and the second data line 40 .
  • the comparison result exceeds the preset threshold, the second data is inverted and transmitted to the second data line 40, and in the case that the comparison result does not exceed the preset threshold, the second data is transmitted to the second data line 40.
  • the comparison module 10 is set to compare the second data with the third data on the second data line 40 to output the number of bits that are different between the second data and the third data
  • the comparison result of whether it exceeds the preset threshold wherein the second data and the third data have the same preset bit width; so that the data conversion module 20 in the case where the comparison result exceeds the preset threshold, invert the second data and transmit it to the second data line 40, and when the comparison result does not exceed the preset threshold, the second data is transmitted to the second data line 40, and the preset threshold can be set to be half of the preset bit width.
  • the power-saving algorithm in this embodiment can reduce the number of times of write data inversion on the premise of ensuring the accuracy of write data transmission, and effectively reduce the power consumption during the write data transmission process. Therefore, the accuracy of data transmission can be improved while reducing the power consumption during the data writing process without changing the length of the data transmission path.
  • the first data on the first data line 30 is pre-checked to generate check code data, and the check code data is subsequently stored in the storage unit to be read. The data is checked at the time of output to avoid the influence of data errors when the second data is inverted in the process of using this power-saving algorithm, thereby reducing power consumption and ensuring the data writing process. Or reliability in stored procedures.
  • the verification module 31 includes an ECC encoding unit (not shown), and the ECC encoding unit performs the processing on the first data on the first data line 30 such as the data bus.
  • the ECC check code is verified and generated, so as to subsequently perform error detection and/or error correction on the read data according to the ECC check code, so as to ensure the reliability of the data when the power saving algorithm of this embodiment is used.
  • the data bus here is intended to exemplarily illustrate that the first data line 30 is a preceding-stage data transmission line of the second data line 40, and is not intended to limit the present application.
  • the data transmission circuit 100 further includes a data bus buffer module 50 , and the data bus buffer module 50 is electrically connected to the data conversion module 20 , the comparison module 10 and the second data line 40 , For generating the data polarity identification signal p1 according to the comparison result, and also for transmitting the second data or the inverted data of the second data to the second data line 40, so that the next stage circuit can identify the polarity according to the data
  • the signal pl restores the previously inverted data to ensure the accuracy of writing data to the storage array area.
  • the second data line 40 includes a global data line 41 and a complementary global data line 42, and the global data line 41 and the complementary global data line 42 transmit signals that are in opposite phases of each other;
  • Inverting the second data and then transmitting it to the second data line 40 includes:
  • Transferring the second data to the second data line 40 includes:
  • the second data is transferred to the global data line YIO.
  • the second data line 40 by setting the second data line 40 to include a global data line 41 and a complementary global data line 42 , the global data line 41 and the complementary global data line 42 transmit mutually inverse signals, so that the global data line
  • the data transmitted by 41 and the complementary global data line 42 can be referred to each other, so as to further improve the accuracy of data transmission to the next-level data line.
  • the comparison module 10 includes a comparison unit 11 and a state identification unit 12 , and the comparison unit 11 is used to compare the second data and the third data bit by bit, and output each bit
  • the state identification unit 12 is electrically connected to the comparison unit 11, and is used to perform statistics on the comparison state data of each bit, and output the comparison result according to the statistical result.
  • the data conversion module 20 includes a first transmission unit 21 , a first inversion unit 22 , a second transmission unit 23 and a second inversion unit 24
  • the first transmission unit 21 is electrically connected to the verification module 31, the first data line 30, the second data line 40, and is electrically connected to the output end of the state identification unit 12 through the first inverting unit 22, for use when the comparison result is not
  • the second data is transmitted to the second data line 40
  • the preset threshold is half of the preset bit width
  • the second transmission unit 23 is electrically connected to the second data line 40 and the output of the state identification unit 12 terminal, and is electrically connected to the first data line 30 and the verification module 31 through the second inversion unit 24, for inverting the second data and transmitting it to the second data line when the comparison result exceeds the preset threshold 40.
  • the data transmission circuit 100 further includes a read-write conversion circuit 70, and the read-write conversion circuit 70 is used to identify the data on the signal p1 and the second data line 40 according to the data polarity, Fourth data is generated and transmitted to the third data line 80 .
  • the read/write conversion circuit 70 is used to generate the fourth data according to the data polarity identification signal p1 and the data on the second data line 40, so as to restore the previously inverted data and ensure the accuracy of data writing to the storage array area.
  • the third data line 80 includes a local data line 81 and a complementary local data line 82 , and the local data line 81 and the complementary local data line 82 transmit signals in opposite phases of each other.
  • the data transmitted by the local data line 81 and the complementary local data line 82 can refer to each other, which further improves the accuracy of data transmission to the next-stage circuit.
  • the read/write conversion circuit 70 includes a write enable module 71 and a write drive circuit 72, and the write enable module 71 is used to identify the signal pl and the initial write enable according to the data polarity
  • the signal we generates the write enable signal WrEn and the write enable inverse signal WrEn_;
  • the write drive circuit 72 is used to generate the fourth data according to the write enable signal WrEn, the write enable inverse signal WrEn_ and the data on the second data line 40, To restore the previously flipped data to ensure the accuracy of data writing to the storage array area.
  • the write enable module 71 includes a first inverter Inv1 , a first NOR gate Nor1 , a second inverter Inv2 and a second NOR gate Nor2 , the input terminal of the first inverter Inv1 is electrically connected to the initial write enable signal we, the output terminal of the first inverter Inv1 outputs the first write enable inverse signal We1_; the input terminal of the first NOR gate Nor1 is electrically connected to the data The polarity identification signal pl and the output end of the first inverter Inv1, the output end of the first NOR gate Nor1 outputs the write enable signal WrEn; the input end of the second inverter Inv2 is electrically connected to the data polarity identification signal pl, The output end of the second inverter Inv2 outputs the data polarity identification inverse signal P1_; the input end of the second NOR gate Nor2 is electrically connected to the output end of the second inverter Inv1 ,
  • the write driving circuit 72 To control the write driving circuit 72 according to the write enable signal WrEn and the write enable inverse signal WrEn_ to generate fourth data according to the data on the second data line 40, and transmit the fourth data to the third data line 80, for example, Local data line LIO or complementary local data line LIO_ to ensure the accuracy of data transmission.
  • the local data line LIO and the complementary local data line LIO_ transmit mutually inverse signals.
  • the data transmitted by the local data line LIO and the complementary local data line LIO_ can be referred to each other, which further improves the accuracy of data transmission to the next-stage circuit.
  • the write driving circuit 72 includes a first switch unit 721 , a second switch unit 722 , a third switch unit 723 and a fourth switch unit 724 , the first switch unit 724 .
  • the third switch unit 721 is used to electrically connect the local data line LIO and the global data line YIO according to the write enable signal WrEn; the second switch unit 722 is used to electrically connect the local data line LIO and the complementary global data line YIO_ according to the write enable inverse signal WrEn_;
  • the three switch units 723 are used to electrically connect the complementary local data lines LIO_ and the global data lines YIO according to the write enable inverse signal WrEn_;
  • the fourth switch unit 724 is used to electrically connect the complementary local data lines LIO_ and YIO according to the write enable signal WrEn Complementary global data line YIO_.
  • the read/write conversion circuit 70 further includes a read drive circuit 73
  • the read drive circuit 73 includes a fifth switch unit 731, a sixth switch unit 732, and a seventh switch Unit 733 and the eighth switch unit 734
  • the control terminal of the fifth switch unit 731 is electrically connected to the local data line LIO for electrically connecting the complementary global data line YIO_ and the first node a according to the control terminal signal
  • the sixth switch unit 732 uses The first node a and the ground terminal are electrically connected according to the read enable signal
  • the control terminal of the seventh switch unit 733 is electrically connected to the complementary local data line LIO_ for electrically connecting the global data line YIO and the second node b according to the control terminal signal
  • the eighth switch unit 734 is used to electrically connect the second node b and the ground terminal according to the read enable signal.
  • a storage device including the data transmission circuit 100 described in any of the embodiments of the present application, for storing and transmitting data of a read operation or a write operation.
  • connection relationship may be a multi-bit connection.
  • electrical connection referred to in this embodiment may indicate a direct connection or an indirect connection, such as connection through a buffer.
  • a data transmission method including:
  • Step 102 generating check code data according to the first data on the first data line, and combining the first data and the check code data into second data;
  • Step 104 Compare the second data with the third data on the second data line to output a comparison result of whether the number of bits that are different between the second data and the third data exceeds a preset threshold, wherein , the second data and the third data have the same preset bit width;
  • Step 106 in the case where the comparison result exceeds a preset threshold, invert the second data and transmit it to the second data line, and in the case where the comparison result does not exceed the preset threshold , and transmit the second data to the second data line.
  • the second data and the check code data are combined into second data, so as to facilitate The second data is transmitted to the next-level data line; then the second data is compared with the third data on the second data line to output whether the number of bits of the second data and the third data is different
  • a comparison result that exceeds a preset threshold wherein the second data and the third data have the same preset bit width; in the case where the comparison result exceeds a preset threshold, the second data is inverted and then transmit the second data to the second data line, and transmit the second data to the second data line under the condition that the comparison result does not exceed the preset threshold
  • the preset threshold can be set as half of the preset bit width.
  • this embodiment uses this power-saving algorithm in the data transmission process to reduce the inversion of the written data on the premise of ensuring the transmission accuracy of the written data.
  • the number of times effectively reducing the power consumption during the writing data transmission process. Therefore, the accuracy of data transmission can be improved while reducing the power consumption during the data writing process without changing the length of the data transmission path.
  • the first data on the first data line is pre-checked to generate check code data, and the check code data is stored in the storage unit, and the data is processed when it is to be read. Check to avoid the influence of data errors when the second data is inverted in the process of using the power-saving algorithm, thereby reducing power consumption and ensuring the reliability of the data writing process or storage process. .
  • the preset threshold is half of the bit width of the second data; the method further includes:
  • Step 108 generating a data polarity identification signal according to the comparison result, and generating fourth data according to the data polarity identification signal and the data on the second data line, so as to transmit the fourth data to the second data line.
  • the third data line may be configured to include a local data line LIO and a complementary local data line LIO_, and the local data line LIO and the complementary local data line LIO_ transmit signals of opposite phases, so that the local data line The data transmitted by the LIO and the complementary local data line LIO_ can refer to each other to improve the accuracy of data transmission;
  • the second data line is set to include the global data line YIO and the complementary global data line YIO_, the global data line YIO and the complementary global data line YIO _ transmits mutually inverse signals, so that the data transmitted by the global data line YIO and the complementary global data line YIO_ can refer to each other, so as to improve the accuracy of data transmission.
  • the third data on the global data line YIO is inverted and then transferred to the local data line LIO, and the comparison result indicated by the data polarity identification signal is reversed. If the preset threshold is not exceeded, the third data on the global data line YIO is transmitted to the local data line LIO, so as to restore the previously inverted data and ensure the accuracy of data transmission to the next-stage circuit.
  • a computer-readable storage medium on which a computer program is stored, and when the computer program is executed by a processor, implements any of the data transmission methods described in the embodiments of the present application.
  • steps in the flowcharts of FIG. 10 and FIG. 11 are sequentially displayed according to the arrows, these steps are not necessarily executed in the order indicated by the arrows. Unless explicitly stated herein, the execution of these steps is not strictly limited to the order, and these steps may be performed in other orders. Moreover, at least a part of the steps in FIG. 10 and FIG. 11 may include multiple steps or multiple stages, and these steps or stages are not necessarily executed and completed at the same time, but may be executed at different times. The order of execution is also not necessarily sequential, but may be performed alternately or alternately with other steps or at least a portion of the steps or stages within the other steps.
  • Nonvolatile memory may include read only memory (ROM), programmable ROM (PROM), electrically programmable ROM (EPROM), electrically erasable programmable ROM (EEPROM), or flash memory.
  • Volatile memory may include random access memory (RAM) or external cache memory.
  • RAM is available in various forms such as static RAM (SRAM), dynamic RAM (DRAM), synchronous DRAM (SDRAM), double data rate SDRAM (DDRSDRAM), enhanced SDRAM (ESDRAM), synchronous chain Road (Synchlink) DRAM (SLDRAM), and memory bus dynamic RAM (RDRAM) and so on.
  • SRAM static RAM
  • DRAM dynamic RAM
  • SDRAM synchronous DRAM
  • DDRSDRAM double data rate SDRAM
  • ESDRAM enhanced SDRAM
  • SLDRAM synchronous chain Road (Synchlink) DRAM
  • RDRAM memory bus dynamic RAM

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Abstract

本申请涉及一种数据传输电路、方法及存储装置，所述数据传输电路包括校验模块、比较模块及数据转换模块，校验模块用于根据第一数据线上的第一数据生成校验码数据，并将第一数据和校验码数据组合成第二数据；比较模块根据第二数据及所述第二数据线上的第三数据，并将第二数据和第三数据进行比较，输出第二数据与第三数据不相同的位数是否超过预设阈值的比较结果；数据转换模块在比较结果超过预设阈值的情况下，将第二数据取反后传输至第二数据线，并在比较结果未超过预设阈值的情况下，将第二数据传输至第二数据线。

Description

数据传输电路、方法及存储装置
本申请要求于2021年4月13日提交的申请号为202110395656.8、名称为“数据传输电路、方法及存储装置”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及半导体存储技术领域，特别是涉及一种数据传输电路、方法及存储装置。
背景技术
随着半导体技术的快速发展，市场对半导体存储装置的存储能力、省电性能、读写数据准确性的要求越来越高，这对半导体存储装置中外围电路区及存储阵列区的各项性能参数都提出了更高的要求。
然而，存储单元阵列中存储单元的密度及数量的增加导致存储阵列区中数据传输路径的长度增加，导致数据传输路径的耗电量占半导体存储装置的耗电量的比例越来越大，并增加了数据在传输过程中出现异常的概率。
如何有效地减少存储阵列区数据传输路径的功耗并提高数据传输的准确性，成为进一步提高半导体存储装置存储性能的过程中亟待解决的技术问题之一。
发明内容
本申请的第一方面提供了一种数据传输电路，包括校验模块、比较模块及数据转换模块，校验模块用于根据第一数据线上的第一数据生成校验码数据，并将所述第一数据和所述校验码数据组合成第二数据；比较模块与所述第一数据线、所述校验模块和第二数据线均电连接，用于接收所述第二数据及所述第二数据线上的第三数据，并将所述第二数据和所述第三数据进行比较，输出所述第二数据与所述第三数据不相同的位数是否超过预设阈值的比较结果，其中，所述第二数据与所述第三数据具有相同的预设位宽；数据转换模块与所述校验模块、所述比较模块及所述第二数据线均电连接，用于在所述比较结果超过预设阈值的情况下，将所述第二数据取反后传输至所述第二数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述第二数据传输至所述第二数据线。
本申请的第二方面提供了一种存储装置，包括以上所述的数据传输电路，用于存储并传输读操作或写操作的数据。
本申请的第三方面提供了一种数据传输方法，包括：根据第一数据线上的第一数据生成校验码数据，所述第一数据和所述校验码数据组合成第二数据；将所述第二数据和第二数据线上的第三数据进行比较，以输出所述第二数据与所述第三数据不相同的位数是否超过预设阈值的比较结果，其中，所述第二数据与所述第三数据具有相同的预设位宽；在所述比较结果超过预设阈值的情况下，将所述第二数据取反后传输至所述第二数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述第二数据传输至所述第二数据线。
本申请的各个实施例的细节将在下面的附图和描述中进行说明。根据说明书、附图以及权利要求书的记载，本领域技术人员将容易理解本申请的其它特征、解决的问题以及技术效果。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或描述中所需要使用的附图作简单地介绍。用于描述附图的附加细节或示例不应当被认为是对本申请的发明创造、目前所描述的实施例或优选方式中任何一者的范围的限制。
图1为本申请第一实施例中提供的一种数据传输电路的电路原理示意图；
图2为本申请第二实施例中提供的一种数据传输电路的电路原理示意图；
图3为本申请第三实施例中提供的一种数据传输电路的电路原理示意图；
图4为本申请第四实施例中提供的一种数据传输电路的电路原理示意图；
图5a为本申请第五实施例中提供的一种数据传输电路的电路原理示意图；
图5b为图5a的一种实施方式示意图；
图6为本申请第六实施例中提供的一种数据传输电路的电路原理示意图；
图7为本申请第七实施例中提供的一种数据传输电路的电路原理示意图；
图8为本申请一实施例中提供的一种数据传输电路中写使能模块的电路示意图；
图9为本申请一实施例中提供的一种数据传输电路中写驱动电路的电路示意图；
图10为本申请一实施例中提供的一种数据传输方法的流程示意图；
图11为本申请另一实施例中提供的一种数据传输方法的流程示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实 现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于……”。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
请参考图1，在本申请的一个实施例中，提供了一种数据传输电路100，包括比较模块10、数据转换模块20及校验模块31，校验模块31用于根据第一数据线30上的第一数据生成校验码数据，并将第一数据和校验码数据组合成第二数据；比较模块10与第一数据线30、校验模块31和第二数据线40均电连接，用于接收第二数据及第二数据线40上的第三数据，并将第二数据和第三数据进行比较，输出第二数据与第三数据不相同的位数是否超过预设阈值的比较结果，其中，第二数据与第三数据具有相同的预设位宽；数据转换模块20与第一数据 线30、校验模块31、比较模块10及第二数据线40均电连接，用于在比较结果超过预设阈值的情况下，将第二数据取反后传输至第二数据线40，并在比较结果未超过预设阈值的情况下，将第二数据传输至第二数据线40。
请继续参考图1，通过设置校验模块31对第一数据线30上的第一数据进行校验以生成校验码数据，并将第一数据和校验码数据组合成第二数据，以便于将该第二数据传输至下一级数据线；设置比较模块10将第二数据和第二数据线40上的第三数据进行比较，以输出第二数据与第三数据不相同的位数是否超过预设阈值的比较结果，其中，第二数据与第三数据具有相同的预设位宽；使得数据转换模块20在比较结果超过预设阈值的情况下，将第二数据取反后传输至第二数据线40，并在比较结果未超过预设阈值的情况下，将第二数据传输至第二数据线40，可以设置预设阈值为预设位宽的一半。本实施例的这种省电算法可以实现在确保写入数据传输准确度的前提下减少写入数据翻转的次数，有效地减少写入数据传输过程中的耗电量。从而能够在不改变数据传输路径长度的情况下，减少数据写入过程中耗电量的同时，提高传输数据的准确性。本实施例中在运用这种省电算法之前，对第一数据线30上的第一数据进行预先校验并生成校验码数据，且后续将校验码数据存入存储单元中，待读出时对数据进行校验，以避免运用这种省电算法过程中在对第二数据进行取反时发生数据错误所带来的影响，从而能够降低功耗的同时也能保证数据写入过程或存储过程中的可靠性。
作为示例，请继续参考图1，在本申请的一个实施例中，校验模块31包括ECC编码单元(未图示)，ECC编码单元对第一数据线30例如数据总线上的第一数据进行校验并生成ECC校验码，以便于后续根据ECC校验码对读出数据进行检错和/或纠错，以保证数据在运用本实施例省电算法时的可靠性。这里的数 据总线旨在示例性说明第一数据线30为第二数据线40的前级数据传输线，并不作为对本申请的限制。
请参考图2，在本申请的一个实施例中，数据传输电路100还包括数据总线缓冲模块50，数据总线缓冲模块50与数据转换模块20、比较模块10及第二数据线40均电连接，用于根据比较结果生成数据极性标识信号pl，以及还用于将第二数据或第二数据取反后的数据传输至第二数据线40，以便于下一级电路根据该数据极性标识信号pl对之前翻转后的数据还原，确保向存储阵列区写入数据的准确性。
请参考图3，在本申请的一个实施例中，第二数据线40包括全局数据线41和互补全局数据线42，全局数据线41和互补全局数据线42传输互为反相的信号；
将第二数据取反后传输至第二数据线40包括：
将第二数据取反后传输至全局数据线YIO；
将第二数据传输至第二数据线40包括：
将第二数据传输至全局数据线YIO。
作为示例，请继续参考图3，通过设置第二数据线40包括全局数据线41和互补全局数据线42，全局数据线41和互补全局数据线42传输互为反相的信号，使得全局数据线41和互补全局数据线42传输的数据可以相互参考，以进一步提高向后一级数据线传输数据的准确性。
请参考图4，在本申请的一个实施例中，比较模块10包括比较单元11及状态识别单元12，比较单元11用于对第二数据和第三数据进行逐位比较，并输出每一位的比较状态数据；状态识别单元12电连接比较单元11，用于对每一位的比较状态数据进行统计，并根据统计结果输出比较结果。
作为示例，请参考图5a和图5b，在本申请的一个实施例中，数据转换模块20包括第一传输单元21、第一反相单元22、第二传输单元23及第二反相单元24，第一传输单元21电连接校验模块31、第一数据线30、第二数据线40，以及通过第一反相单元22与状态识别单元12的输出端电连接，用于在比较结果未超过预设阈值的情况下，将第二数据传输至第二数据线40，预设阈值为预设位宽的一半；第二传输单元23电连接第二数据线40、状态识别单元12的输出端，以及通过第二反相单元24与第一数据线30、校验模块31电连接，用于在比较结果超过预设阈值的情况下，将第二数据取反后传输至第二数据线40。
请参考图6，在本申请的一个实施例中，数据传输电路100还包括读写转换电路70，读写转换电路70用于根据数据极性标识信号pl及第二数据线40上的数据，生成第四数据，并将第四数据传输至第三数据线80。利用读写转换电路70根据数据极性标识信号pl及第二数据线40上的数据生成第四数据，以将之前翻转后的数据还原，确保向存储阵列区写入数据的准确性。
作为示例，请继续参考图6，第三数据线80包括本地数据线81和互补本地数据线82，本地数据线81和互补本地数据线82传输互为反相的信号。本地数据线81和互补本地数据线82传输的数据可以相互参考，进一步提高向后一级电路传输数据的准确性。
请参考图7，在本申请的一个实施例中，读写转换电路70包括写使能模块71及写驱动电路72，写使能模块71用于根据数据极性标识信号pl和初始写使能信号we生成写使能信号WrEn和写使能反信号WrEn_；写驱动电路72用于根据写使能信号WrEn、写使能反信号WrEn_及第二数据线40上的数据生成第四数据，以将之前翻转后的数据还原，确保向存储阵列区写入数据的准确性。
作为示例，请参考图8，在本申请的一个实施例中，写使能模块71包括第 一反相器Inv1、第一或非门Nor1、第二反相器Inv2及第二或非门Nor2，第一反相器Inv1的输入端电连接初始写使能信号we，第一反相器Inv1的输出端输出第一写使能反信号We1_；第一或非门Nor1的输入端电连接数据极性标识信号pl和第一反相器Inv1的输出端，第一或非门Nor1的输出端输出写使能信号WrEn；第二反相器Inv2的输入端电连接数据极性标识信号pl，第二反相器Inv2的输出端输出数据极性标识反信号Pl_；第二或非门Nor2的输入端电连接第二反相器Inv2的输出端和第一反相器Inv1的输出端，第二或非门Nor2的输出端输出写使能反信号WrEn_。以根据写使能信号WrEn及写使能反信号WrEn_控制写驱动电路72根据第二数据线40上的数据生成第四数据，并将所述第四数据传输至第三数据线80例如是本地数据线LIO或互补本地数据线LIO_，以保证数据传输的准确性。本地数据线LIO与互补本地数据线LIO_传输互为反相的信号。本地数据线LIO与互补本地数据线LIO_传输的数据可以相互参考，进一步提高向后一级电路传输数据的准确性。
作为示例，请参考图9，在本申请的一个实施例中，写驱动电路72包括第一开关单元721、第二开关单元722、第三开关单元723及第四开关单元724，第一开关单元721用于根据写使能信号WrEn电连接本地数据线LIO和全局数据线YIO；第二开关单元722用于根据写使能反信号WrEn_电连接本地数据线LIO和互补全局数据线YIO_；第三开关单元723用于根据写使能反信号WrEn_电连接互补本地数据线LIO_和全局数据线YIO；第四开关单元724用于根据写使能信号WrEn电连接互补本地数据线LIO_和互补全局数据线YIO_。以实现传输数据的恢复，保证数据传输的准确性。
作为示例，请继续参考图9，在本申请的一个实施例中，读写转换电路70还包括读驱动电路73，读驱动电路73包括第五开关单元731、第六开关单元732、 第七开关单元733及第八开关单元734，第五开关单元731的控制端电连接本地数据线LIO，用于根据控制端信号电连接互补全局数据线YIO_和第一节点a；第六开关单元732用于根据读使能信号电连接第一节点a和接地端；第七开关单元733的控制端电连接互补本地数据线LIO_，用于根据控制端信号电连接全局数据线YIO和第二节点b；第八开关单元734用于根据读使能信号电连接第二节点b和接地端。本实施例通过减少对写入数据传输过程中翻转的次数，以有效地减少数据在经由数据总线Data bus、全局数据线YIO或互补全局数据线YIO_，并写入本地数据线LIO或互补本地数据线LIO_过程中的耗电量。
在本申请的一个实施例中，提供了一种存储装置，包括任一本申请实施例中所述的数据传输电路100，用于存储并传输读操作或写操作的数据。
关于上述实施例中的存储装置的具体限定可以参见上文中对于数据传输电路100的具体限定，在此不再赘述。
需要说明的是，本实施例附图中的线条均是对连接的关系的示意，可以是多位的连接。同时，本实施例所称的“电连接”可以表示直接连接，也可以表示间接连接，比如通过缓冲器进行连接等。
进一步地，请参考图10，在本申请的一个实施例中，提供了一种数据传输方法，包括：
步骤102，根据第一数据线上的第一数据生成校验码数据，所述第一数据和所述校验码数据组合成第二数据；
步骤104，将所述第二数据和第二数据线上的第三数据进行比较，以输出所述第二数据与所述第三数据不相同的位数是否超过预设阈值的比较结果，其中，所述第二数据与所述第三数据具有相同的预设位宽；
步骤106，在所述比较结果超过预设阈值的情况下，将所述第二数据取反后 传输至所述第二数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述第二数据传输至所述第二数据线。
具体地，请继续参考图10，通过对第一数据线上的第一数据进行校验以生成校验码数据，所述第二数据和所述校验码数据组合成第二数据，以便于将该第二数据传输至下一级数据线；然后将第二数据和第二数据线上的第三数据进行比较，以输出所述第二数据与所述第三数据不相同的位数是否超过预设阈值的比较结果，其中，所述第二数据与所述第三数据具有相同的预设位宽；在所述比较结果超过预设阈值的情况下，将所述第二数据取反后传输至所述第二数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述第二数据传输至所述第二数据线，可以设置所述预设阈值为所述预设位宽的一半。由于传输的数据中一般包括由0及1组成的数据串，本实施例通过将这种省电算法运用在数据传输过程中，在确保写入数据传输准确度的前提下减少写入数据翻转的次数，有效地减少写入数据传输过程中的耗电量。从而能够在不改变数据传输路径长度的情况下，减少数据写入过程中耗电量的同时，提高传输数据的准确性。本实施例在运用省电算法之前，对第一数据线上的第一数据预先进行校验并生成校验码数据，且将校验码数据存入存储单元中，待读出时对数据进行校验，以避免运用省电算法过程中在对第二数据进行取反时发生数据错误所带来的影响，从而能够降低功耗的同时也能保证数据写入过程或存储过程中的可靠性。
在其中一个实施例中，所述预设阈值为所述第二数据的位宽的一半；所述方法还包括：
步骤108，根据所述比较结果生成数据极性标识信号，并根据所述数据极性标识信号及所述第二数据线上的数据，生成第四数据，以将所述第四数据传输 至第三数据线。
具体地，请继续参考图11，可以设置第三数据线包括本地数据线LIO和互补本地数据线LIO_，本地数据线LIO和互补本地数据线LIO_传输互为反相的信号，使得本地数据线LIO和互补本地数据线LIO_传输的数据可以相互参考，以提高数据传输的准确性；设置第二数据线包括全局数据线YIO和互补全局数据线YIO_，全局数据线YIO和互补全局数据线YIO_传输互为反相的信号，使得全局数据线YIO和互补全局数据线YIO_传输的数据可以相互参考，以提高数据传输的准确性。可以在数据极性标识信号指示的比较结果超过预设阈值的情况下，将全局数据线YIO上的第三数据取反后传输至本地数据线LIO，并在数据极性标识信号指示的比较结果未超过预设阈值的情况下，将全局数据线YIO上的第三数据传输至本地数据线LIO，以将之前翻转后的数据还原，确保向后一级电路传输数据的准确性。
在本申请的一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现任一本申请实施例中所述的数据传输方法。
应该理解的是，虽然图10、图11的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图10、图11中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程， 是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、以及存储器总线动态RAM(RDRAM)等。
请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

  1. 一种数据传输电路，包括：
    校验模块，用于根据第一数据线上的第一数据生成校验码数据，并将所述第一数据和所述校验码数据组合成第二数据；
    比较模块，与所述第一数据线、所述校验模块和第二数据线均电连接，用于接收所述第二数据及所述第二数据线上的第三数据，并将所述第二数据和所述第三数据进行比较，以输出所述第二数据与所述第三数据不相同的位数是否超过预设阈值的比较结果，其中，所述第二数据与所述第三数据具有相同的预设位宽；
    数据转换模块，与所述校验模块、所述比较模块及所述第二数据线均电连接，用于在所述比较结果超过预设阈值的情况下，将所述第二数据取反后传输至所述第二数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述第二数据传输至所述第二数据线。
  2. 根据权利要求1所述的数据传输电路，还包括：
    数据总线缓冲模块，与所述数据转换模块、所述比较模块及所述第二数据线均电连接，用于根据所述比较结果生成数据极性标识信号，以及还用于将所述第二数据或所述第二数据取反后的数据传输至所述第二数据线。
  3. 根据权利要求2所述的数据传输电路，其中，所述第二数据线包括全局数据线和互补全局数据线，所述全局数据线和所述互补全局数据线传输互为反相的信号；
    所述将所述第二数据取反后传输至所述第二数据线包括：
    将所述第二数据取反后传输至所述全局数据线；
    所述将所述第二数据传输至所述第二数据线包括：
    将所述第二数据传输至所述全局数据线。
  4. 根据权利要求1-3任一项所述的数据传输电路，其中，所述比较模块包括：
    比较单元，用于对所述第二数据和所述第三数据进行逐位比较，并输出每一位的比较状态数据；
    状态识别单元，电连接所述比较单元，用于对每一位的比较状态数据进行统计，并根据统计结果输出所述比较结果。
  5. 根据权利要求4所述的数据传输电路，其中，所述数据转换模块包括：
    第一传输单元，电连接所述第一数据线、所述校验模块、所述第二数据线，以及通过第一反相单元与所述状态识别单元的输出端电连接，用于在所述比较结果为未超过所述预设阈值的情况下，将所述第二数据传输至所述第二数据线，所述预设阈值为所述预设位宽的一半；
    第二传输单元，电连接所述第二数据线、所述状态识别单元的输出端，以及通过第二反相单元与所述第一数据线、所述校验模块电连接，用于在所述比较结果为超过所述预设阈值的情况下，将所述第二数据取反后传输至所述第二数据线。
  6. 根据权利要求2或3所述的数据传输电路，还包括读写转换电路，所述读写转换电路用于根据所述数据极性标识信号及所述第二数据线上的数据，生成第四数据，并将所述第四数据传输至第三数据线。
  7. 根据权利要求6所述的数据传输电路，其中，所述第三数据线包括本地数据线和互补本地数据线，所述本地数据线和所述互补本地数据线传输互为反相的信号。
  8. 根据权利要求7所述的数据传输电路，其中，所述读写转换电路包括：
    写使能模块，用于根据所述数据极性标识信号和初始写使能信号生成写使 能信号和写使能反信号；
    写驱动电路，用于根据所述写使能信号、所述写使能反信号及所述第二数据线上的数据生成所述第四数据。
  9. 根据权利要求8所述的数据传输电路，其中，所述写使能模块包括：
    第一反相器，被配置为：输入端电连接初始写使能信号，输出端输出第一写使能反信号；
    第一或非门，被配置为：输入端电连接所述数据极性标识信号和所述第一反相器的输出端，输出端输出写使能信号；
    第二反相器，被配置为：输入端电连接数据极性标识信号，输出端输出数据极性标识反信号；
    第二或非门，被配置为：输入端电连接所述第二反相器的输出端和所述第一反相器的输出端，输出端输出写使能反信号。
  10. 根据权利要求9所述的数据传输电路，其中，所述写驱动电路包括：
    第一开关单元，用于根据所述写使能信号电连接所述本地数据线和全局数据线；
    第二开关单元，用于根据所述写使能反信号电连接所述本地数据线和互补全局数据线；
    第三开关单元，用于根据所述写使能反信号电连接所述互补本地数据线和所述全局数据线；
    第四开关单元，用于根据所述写使能信号电连接所述互补本地数据线和所述互补全局数据线。
  11. 根据权利要求10所述的数据传输电路，其中，所述读写转换电路还包括读驱动电路，所述读驱动电路包括：
    第五开关单元，控制端电连接所述本地数据线，用于根据控制端信号电连接所述互补全局数据线和第一节点；
    第六开关单元，用于根据读使能信号电连接所述第一节点和接地端；
    第七开关单元，控制端电连接所述互补本地数据线，用于根据控制端信号电连接所述全局数据线和第二节点；
    第八开关单元，用于根据读使能信号电连接所述第二节点和接地端。
  12. 根据权利要求1-3任一项所述的数据传输电路，其中，所述校验模块包括ECC编码单元。
  13. 一种存储装置，包括：
    如权利要求1-12任一项所述的数据传输电路，用于存储并传输读操作或写操作的数据。
  14. 一种数据传输方法，包括：
    根据第一数据线上的第一数据生成校验码数据，所述第一数据和所述校验码数据组合成第二数据；
    将所述第二数据和第二数据线上的第三数据进行比较，以输出所述第二数据与所述第三数据不相同的位数是否超过预设阈值的比较结果，其中，所述第二数据与所述第三数据具有相同的预设位宽；
    在所述比较结果超过预设阈值的情况下，将所述第二数据取反后传输至所述第二数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述第二数据传输至所述第二数据线。
  15. 根据权利要求14所述的数据传输方法，其中，所述预设阈值为所述第二数据的位宽的一半；所述方法还包括：
    根据所述比较结果生成数据极性标识信号，并根据所述数据极性标识信号 及所述第二数据线上的数据，生成第四数据，以将所述第四数据传输至第三数据线。
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