CN112309484A - 一种存储控制器的设计方法 - Google Patents
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Abstract
本发明公开了一种存储控制器的设计方法，属于常用可读存储介质控制器设计的技术领域。本发明的设计方法包括配置检纠错逻辑；将待存储的数据分为数据位n和校验位k，数据位按照顺序排放在校验位的空隙中；当控制器准备进行写操作或编程操作时，检纠错逻辑将待写入的数据进行计算，得到所需的校验位。本发明使用的组合逻辑数量小于常规技术，面积会降低。通过组合逻辑级数的减少，极大降低了因组合逻辑带来的延迟，可以使存储控制器工作在更高的频率下。同时，错误定位可视性好，如果定位数据出现高位非零，则错误位极大可能出现在高位。该用法可以用于定位和排除一些进行位宽拼接的存储IP控制器的设计中存储IP的错误位。
Description
技术领域
本发明属于常用可读存储介质控制器设计的技术领域，具体涉及一种存储控制器的设计方法。
背景技术
在传统的存储芯片设计中，存储内容的正确性只能依靠厂商提供的工艺方案确保，在工艺制程逐年缩小，客户需求存储空间不断增大的环境下，部分类型的存储芯片因为其存储介质的特性，导致在使用过程中其存储单元中的某一位出现误翻转的情况，导致存储数据出错。比如DRAM需要在使用过程中不断进行电刷新，Flash存储器存在掉电后存储失效的情况。
为了防止存储单元在使用过程中因为电刷新或掉电失效等问题出现存储位异常翻转的情况，需要引入一种能够自行检查错误位的位置并且能够具备自行修复错误翻转位的方法，如果存储单元中的某一位失效，存储控制器能够在读取该位置时，识别出错误的bit位，并将其修正，或在其无法修正时，应具备上报控制器该存储单元已经发生存储错误的情况的能力。以此提高存储芯片生产良率是一种比较节省又高效的手段。
常规的检错纠错机制也是基于奇偶校验产生，但每个校验位参与运算的数据位都较多，会使用大量的组合逻辑去产生校验位的计算单元。带来大量的组合逻辑延迟，进而降低存储控制器能够达到的最大工作频率。或导致存储控制器时序紊乱。
海明码(Hamming Code)是一种基于奇偶校验而衍生出来的数据校验，错误定位的一种算法。这种新的算法能够减少产生校验位所需的校验位。从而降低延迟，增大存储器控制器工作最大工作频率。
现有的基于奇偶校验的检错、错误定位和纠错的算法需要参与运算的位很多，而芯片中实现硬件计算的单元都由组合逻辑实现，大量运算所需的组合逻辑数量也成倍上升。会带来大量的时序延时，在较慢的时序条件下，可能不会带来太大的影响，但随着工艺制程的缩小，其支持的工作频率也成倍上升，如果大面积的组合逻辑带来的时序延时过大，会导致计算结果无法在预期的时间内达到目的地。在存储器件使用过程中出现这些问题是非常致命的。因此，很多存储控制器设计厂商不得不采取降低使用频率的办法实现数据的正确传输。但该种设备已经不具备适应高速存储器的实际需求。
发明内容
本发明针对以上问题，采用奇偶校验的变种算法实现检错、错误定位及纠错的全部过程，使用过程中所需的组合逻辑数量远少于常规算法，因此带来的时序延时也就少于常规算法。
本发明提供了一种存储控制器的设计方法，包括：
配置检纠错逻辑；
将待存储的数据分为数据位n和校验位k，
数据位和校验位的排列规则为：校验位排列在2k位，数据位按照顺序排放在校验位的空隙中；
将排列好的数据从1到n+k进行编号，并将得到的编号进行二进制转换；
当控制器准备进行写操作或编程操作时，检纠错逻辑将待写入的数据进行计算，得到所需的校验位。
优选地，将排列好的数据根据位置编号分成k个校验组，每组有一个校验位，根据奇校验或偶检验规则确定每个校验位的值。
优选地，将存储器的位宽进行拓宽设计，用于将校验位和数据位一同存入存储器中。
优选地，所述存储器中的数据被读出时，将校验位一同读出，读出后的混合数据仍按照上述排列规则进行整理，整理后计算得出新的校验位，并将新的校验位和读出的校验位进行异或操作，得到错误定位信息。
优选地，所述错误定位信息如果为0时，则存储器中的数据并未发生损坏，写入和读出的数据完全一样，无需纠错；
如果错误定位信息不为0，则证明错误定位信息所代表的编号位发生了翻转。
优选地，存储控制器将发生翻转的可能位取反纠错之后，验证纠错是否成功。
优选地，验证纠错是否成功的方法具体为：
将纠错后的数据位再次进行校验位计算，再次得到一个新的校验位，存储控制器将得到的新的校验位与读出的校验位进行比较，如果完全相同，则证明纠错成功，否则，则纠错失败。
优选地，出现1个数据位错误时，存储控制器具有检错、定位错误并纠正的能力；出现2个数据位错误时，存储控制器具有检错能力，判定该存储器存在极大风险，已无纠错必要。
优选地，出现1个校验位错误，而数据位没有错误，直接输出；出现2个校验位错误，无法纠错。
优选地，利用单个数据位错误出现的条件产生回写使能，用于修改已经发生错误的电刷新存储器中的错误位；由于在读取后写入时发生电刷新而导致出现位翻转延迟或过早，进而导致出现上述错误。
基于上述技术方案，相对于现有技术，本发明取得以下有益效果：
第一，使用的组合逻辑数量小于常规技术，面积会降低。
第二，组合逻辑级数的减少，极大的降低了因组合逻辑带来的延迟，可以使存储控制器工作在更高的频率下。
第三，错误定位可视性好，由于高位的校验码几乎都由较高的数据位参与运算，因此如果定位数据出现高位非零，则错误位极大可能出现在高位。该用法可以用于定位和排除一些进行位宽拼接的存储IP控制器的设计中存储IP的错误位。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的设计方法流程示意图；
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本发明，并不被配置为限定本发明。对于本领域技术人员来说，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更好的理解。
本实施例中，将待存储的数据分为数据位和校验位，数据位n和校验位k的关系为：
2k≥n+k–1
数据及校验位的排放规则遵循以下原则：校验位在2k位，数据位按照顺序排放在校验位的空隙中。以此顺序将数据位和校验位排列好后，将排列好的数据从1到n+k进行编号。并将得到的编号进行二进制转换。由于校验位排列位置均在2k位上，所以排列后的校验位的最低位在数列中的第一位，校验位中的次低位位于数列中的第二位，依此类推。
以上述数据及校验位的排放规则为基础，在存储控制器设计时，可增加检纠错逻辑在其中，当控制器准备进行写操作或编程操作时，检纠错逻辑可将待写入的数据进行计算，得到所需的校验位，其原理为，在写传输初期，校验位默认为0(偶校验)，1(奇校验)，本实施例只以偶校验为例进行说明。校验位的计算从最低位到最高位的计算过程相似，从最低位到最高位的第一个校验位位中参与计算的是所有二进制编号最低位为1的数据位，将这些数据位相加即可得到第一位校验位，该加法器为普通单bit加法器，无需产生进位。以此类推得到所有的校验位。将得到的校验位和所有的数据位再次进行加法操作，该步骤的目的在于计算得到的校验位和数据位中的1是偶数还是奇数。该位的目的是为了防止出现相邻两bit都发生翻转会导致后续进行错误定位时无法定位到错误的问题。
假设数据为8’b1001_0110，则排放位置如下：
SEC-DED校验码据排放位置示意
| 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10 | 11 | 12 |
| 0001 | 0010 | 0011 | 0100 | 0101 | 0110 | 0111 | 1000 | 1001 | 1010 | 1011 | 1100 |
| P1 | P2 | D1 | P3 | D2 | D3 | D4 | P4 | D5 | D6 | D7 | D8 |
| 2^0 | 2^1 | bit0 | 2^2 | bit1 | bit2 | bit3 | 2^3 | bit4 | bit5 | bit6 | bit7 |
| P1 | P2 | 0 | P3 | 1 | 1 | 0 | P4 | 1 | 0 | 0 | 1 |
第一行为排好位置的二进制位置号。提取二进制位置号中从右开始第一位为1的数(二进制表示为“XXX1”的数)，本例中为0001、0011、0101、0111、1001、1011，即P1/D1/D2/D4/D5/D7，将其做异或处理，得到结果为0(如果为奇校验，结果为1，默认偶校验结果为0)，进而求出P1的值。
提取二进制位置号从右开始第二位为1的数(二进制表示为“XX1X”的数)，本例中为0010、0011、0110、0111、1010、1011，即P2/D1/D3/D4/D6/D7，将其做异或处理，结果为0，进而求出P2的值。
以此类推可以求出每一位校验值。P1，P2，P3和P4。
在初始时P1到P4值为0。
P1(0)⊕D1(0)⊕D2(1)⊕D4(0)⊕D5(1)⊕D7(0)＝＝>P1＝0
P2(0)⊕D1(0)⊕D3(1)⊕D4(0)⊕D6(0)⊕D7(0)＝＝>P2＝1
P3(0)⊕D2(1)⊕D3(1)⊕D4(0)⊕D8(1)＝＝>P3＝1
P4(0)⊕D5(1)⊕D6(0)⊕D7(0)⊕D8(1)＝＝>P4＝0
S1＝P1(0)⊕D1(0)⊕D2(1)⊕D4(0)⊕D5(1)⊕D7(0)＝0
S2＝P2(1)⊕D1(0)⊕D3(1)⊕D4(0)⊕D6(1)⊕D7(0)＝0
S3＝P3(1)⊕D2(1)⊕D3(1)⊕D4(0)⊕D8(1)＝0
S4＝P4(0)⊕D5(1)⊕D6(0)⊕D7(0)⊕D8(1)＝0
经过上述计算之后，8-bit数据和校验值共同组成的SECDED码为12-bit数据——12’b1001_0011_1010。
假设在从SRAM中读取数据时受到干扰导致12-bit组合数据的最高位即正常的8-bit数据的bit7发生翻转，导致读出的数据变成12’b0001_0011_1010。
再次进行SECDED校验计算得到：
S1＝P1(0)⊕D1(0)⊕D2(1)⊕D4(0)⊕D5(1)⊕D7(0)＝0
S2＝P2(1)⊕D1(0)⊕D3(1)⊕D4(0)⊕D6(0)⊕D7(0)＝0
S3＝P3(1)⊕D2(1)⊕D3(1)⊕D4(0)⊕D8(0)＝1
S4＝P4(0)⊕D5(1)⊕D6(0)⊕D7(0)⊕D8(0)＝1
经过计算，S3和S4均不为0，所以判定为读出的数据存在错误。将S1～S4倒叙排列，得到1100，为十进制的12，即第12位出现错误，将第12位的数据取反即可。得修正后的值为12’b1001_0011_1010。再将修正后的值按照初始校验原则再次进行校验，得到新的海明校验码N1(0)、N2(1)、N3(1)、N4(0)，其结果与P1、P2、P3和P4完全相等，则证明只出现一位错误并完成对该位的修改。
假设从SRAM中读取的数据出现两位错误，致使读出的12-bit数据(包含校验码)的值为12’b0101_0011_1010(8-bit数据中的bit7(D8)从1翻转为0，bit6(D7)从0翻转为1)。
| 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10 | 11 | 12 |
| 0001 | 0010 | 0011 | 0100 | 0101 | 0110 | 0111 | 1000 | 1001 | 1010 | 1011 | 1100 |
| P1 | P2 | D1 | P3 | D2 | D3 | D4 | P4 | D5 | D6 | D7 | D8 |
| 2^0 | 2^1 | bit0 | 2^2 | bit1 | bit2 | bit3 | 2^3 | bit4 | bit5 | bit6 | bit7 |
| P1 | P2 | 0 | P3 | 1 | 1 | 0 | P4 | 1 | 0 | 1 | 0 |
经过SECDEC校验计算之后得到：
S1＝P1(0)⊕D1(0)⊕D2(1)⊕D4(0)⊕D5(1)⊕D7(1)＝1
S2＝P2(1)⊕D1(0)⊕D3(1)⊕D4(0)⊕D6(1)⊕D7(1)＝0
S3＝P3(1)⊕D2(1)⊕D3(1)⊕D4(0)⊕D8(0)＝1
S4＝P4(0)⊕D5(1)⊕D6(0)⊕D7(1)⊕D8(0)＝0
经过计算，S3和S1均不为0，所以判定为读出的数据存在错误。将S1～S4倒叙排列，得到0101，为十进制的5，即第5位出现错误，将第5位的数据取反即可。得修正后的值为12’b0101_0010_1010。
| 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10 | 11 | 12 |
| 0001 | 0010 | 0011 | 0100 | 0101 | 0110 | 0111 | 1000 | 1001 | 1010 | 1011 | 1100 |
| P1 | P2 | D1 | P3 | D2 | D3 | D4 | P4 | D5 | D6 | D7 | D8 |
| 2^0 | 2^1 | bit0 | 2^2 | bit1 | bit2 | bit3 | 2^3 | bit4 | bit5 | bit6 | bit7 |
| P1 | P2 | 0 | P3 | 0 | 1 | 0 | P4 | 1 | 0 | 1 | 0 |
再将修正后的值按照初始校验原则再次进行校验，得到新的海明校验码N1(0)、N2(0)、N3(1)、N4(0)：
P1(0)⊕D1(0)⊕D2(0)⊕D4(0)⊕D5(1)⊕D7(1)＝＝>N1＝0
P2(0)⊕D1(0)⊕D3(1)⊕D4(0)⊕D6(0)⊕D7(1)＝＝>N2＝0
P3(0)⊕D2(0)⊕D3(1)⊕D4(0)⊕D8(0)＝＝>N3＝1
P4(0)⊕D5(1)⊕D6(0)⊕D7(1)⊕D8(0)＝＝>N4＝0
其结果与P1、P2、P3和P4不相同，则证明出现两位错误，需要发出中断。并且经过修正后的数据不会输出至HRDATA读数据总线。
假设从SRAM中读取的数据出现校验码错误，致使读出的12-bit数据(包含校验码)的值为12’b1001_1011_1010(校验码P4从0翻转为1)。经过SECDED校验计算之后得：
S1＝P1(0)⊕D1(0)⊕D2(1)⊕D4(0)⊕D5(1)⊕D7(0)＝0
S2＝P2(1)⊕D1(0)⊕D3(1)⊕D4(0)⊕D6(1)⊕D7(0)＝0
S3＝P3(1)⊕D2(1)⊕D3(1)⊕D4(0)⊕D8(1)＝0
S4＝P4(1)⊕D5(1)⊕D6(0)⊕D7(0)⊕D8(1)＝1
将S1～S4倒叙排列后得4’b1000，仅S4一位非0，则证明校验位P4出错，数据位没有错误，可以直接输出。
当有两位校验码出错时，得到的S1～S4的序列中肯定有两位非0，则根据该序列代表的位号修改相应位的数据，然后在进行基础SECDED校验，得到的结果与校验码不一致，则证明两位出错，并且无法实现纠错。需要向主机报告错误
在设计存储控制器时，可选择将存储IP(SRAM，Flash等常用存储器件)的位宽进行拓宽设计，用于将校验位和数据位一同存入存储IP中。存储器中的数据被读出时，将校验位一同读出，读出后的混合数据仍按照上述的排列顺序进行整理，整理后将序列中的数据按照上述方法得出一个新的校验位，并将新得到的校验位和读出的校验位进行异或操作，得到错误定位信息，该错误定位信息如果为0时，证明存储器件中的数据并未发生损坏，写入和读出的数据完全一样，无法进行任何纠错。如果错误定位信息并未为0，则证明错误定位信息所代表的编号位发生了翻转。
存储控制器可将发生翻转的可能位取反纠错，如何验证纠错是否成功也是本发明中的重要组成，将纠错后的数据位再次进行校验位计算，再次得到一个新的校验位，存储控制器将得到的新的校验位与读出的校验位进行比较，如果完全相同，则证明纠错成功，否则，则纠错失败，纠错失败的原因可能是出现两bit后两bit以上的位错误。出现1-bit错误的情况概率已经非常小，出现1-bit错误时，存储控制器具有检错，定位错误并纠正的能力，出现2-bit错误时，存储控制器具有检错能力，认为该存储IP存在极大的风险，已无纠错的必要。
该发明可以利用单bit错误出现的条件产生回写使能，用于修改已经发生错误的存储IP中的错误位，这种错误可能会出现在电刷新存储IP中，由于在读取后写入时发生电刷新，可能会导致出现位翻转延迟或过早而导致出现错误。利用这种方式可替换已经发生错误的位，防止错误位累积。
以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。
Claims (10)
1.一种存储控制器的设计方法，其特征在于，所述方法包括：
配置检纠错逻辑；
将待存储的数据分为数据位n和校验位k，
数据位和校验位的排列规则为：校验位排列在2k位，数据位按照顺序排放在校验位的空隙中；
将排列好的数据从1到n+k进行编号，并将得到的编号进行二进制转换；
当控制器准备进行写操作或编程操作时，检纠错逻辑将待写入的数据进行计算，得到所需的校验位。
2.根据权利要求1所述的设计方法，其特征在于：
将排列好的数据根据位置编号分成k个校验组，每组有一个校验位，根据奇校验或偶检验规则确定每个校验位的值。
3.根据权利要求1所述的设计方法，其特征在于：
将存储器的位宽进行拓宽设计，用于将校验位和数据位一同存入存储器中。
4.根据权利要求3所述的设计方法，其特征在于：
所述存储器中的数据被读出时，将校验位一同读出，读出后的混合数据仍按照上述排列规则进行整理，整理后计算得出新的校验位，并将新的校验位和读出的校验位进行异或操作，得到错误定位信息。
5.根据权利要求4所述的设计方法，其特征在于：
所述错误定位信息如果为0时，则存储器中的数据并未发生损坏，写入和读出的数据完全一样，无需纠错；
如果错误定位信息不为0，则证明错误定位信息所代表的编号位发生了翻转。
6.根据权利要求5所述的设计方法，其特征在于：
存储控制器将发生翻转的可能位取反纠错之后，验证纠错是否成功。
7.根据权利要求6所述的设计方法，其特征在于：
验证纠错是否成功的方法具体为：
将纠错后的数据位再次进行校验位计算，再次得到一个新的校验位，存储控制器将得到的新的校验位与读出的校验位进行比较，如果完全相同，则证明纠错成功，否则，则纠错失败。
8.根据权利要求7所述的设计方法，其特征在于：
出现1个数据位错误时，存储控制器具有检错、定位错误并纠正的能力；出现2个数据位错误时，存储控制器具有检错能力，判定该存储器存在极大风险，已无纠错必要。
9.根据权利要求7所述的设计方法，其特征在于：
出现1个校验位错误，而数据位没有错误，直接输出；
出现2个校验位错误，无法纠错。
10.根据权利要求1-7之一所述的设计方法，其特征在于：
利用单个数据位错误出现的条件产生回写使能，用于修改已经发生错误的电刷新存储器中的错误位；由于在读取后写入时发生电刷新而导致出现位翻转延迟或过早，进而导致出现上述错误。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010022667.7A CN112309484A (zh) | 2020-01-09 | 2020-01-09 | 一种存储控制器的设计方法 |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113157490A (zh) * | 2021-04-01 | 2021-07-23 | 深圳市纽创信安科技开发有限公司 | 一种芯片内嵌的Flash存储器和存储控制方法 |
| WO2022217844A1 (zh) * | 2021-04-13 | 2022-10-20 | 长鑫存储技术有限公司 | 数据传输电路、方法及存储装置 |
| CN115904797A (zh) * | 2023-02-27 | 2023-04-04 | 北京控达科技有限公司 | 基于现场可编程门阵列的cpu内存诊断方法、系统和设备 |
| US11810637B2 (en) | 2021-04-13 | 2023-11-07 | Changxin Memory Technologies, Inc. | Data transmission circuit, data transmission method, and storage apparatus with read-write conversion circuit |
| US11901028B2 (en) | 2021-04-13 | 2024-02-13 | Changxin Memory Technologies, Inc. | Data transmission circuit, data transmission method, and storage apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101281481A (zh) * | 2008-05-23 | 2008-10-08 | 北京时代民芯科技有限公司 | 一种存储器抗单粒子翻转的纠错检错方法 |
| CN108874576A (zh) * | 2017-05-10 | 2018-11-23 | 中国航空工业集团公司西安飞行自动控制研究所 | 一种基于纠错编码的数据存储系统 |
-
2020
- 2020-01-09 CN CN202010022667.7A patent/CN112309484A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101281481A (zh) * | 2008-05-23 | 2008-10-08 | 北京时代民芯科技有限公司 | 一种存储器抗单粒子翻转的纠错检错方法 |
| CN108874576A (zh) * | 2017-05-10 | 2018-11-23 | 中国航空工业集团公司西安飞行自动控制研究所 | 一种基于纠错编码的数据存储系统 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113157490A (zh) * | 2021-04-01 | 2021-07-23 | 深圳市纽创信安科技开发有限公司 | 一种芯片内嵌的Flash存储器和存储控制方法 |
| CN113157490B (zh) * | 2021-04-01 | 2023-12-26 | 深圳市纽创信安科技开发有限公司 | 一种芯片内嵌的Flash存储器和存储控制方法 |
| WO2022217844A1 (zh) * | 2021-04-13 | 2022-10-20 | 长鑫存储技术有限公司 | 数据传输电路、方法及存储装置 |
| US11810637B2 (en) | 2021-04-13 | 2023-11-07 | Changxin Memory Technologies, Inc. | Data transmission circuit, data transmission method, and storage apparatus with read-write conversion circuit |
| US11901028B2 (en) | 2021-04-13 | 2024-02-13 | Changxin Memory Technologies, Inc. | Data transmission circuit, data transmission method, and storage apparatus |
| CN115904797A (zh) * | 2023-02-27 | 2023-04-04 | 北京控达科技有限公司 | 基于现场可编程门阵列的cpu内存诊断方法、系统和设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |