WO2022200079A1 - Optoelektronischer halbleiterchip, herstellungsverfahren und halbleiterbauteil - Google Patents

Optoelektronischer halbleiterchip, herstellungsverfahren und halbleiterbauteil Download PDF

Info

Publication number
WO2022200079A1
WO2022200079A1 PCT/EP2022/056324 EP2022056324W WO2022200079A1 WO 2022200079 A1 WO2022200079 A1 WO 2022200079A1 EP 2022056324 W EP2022056324 W EP 2022056324W WO 2022200079 A1 WO2022200079 A1 WO 2022200079A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor chip
layer
optoelectronic semiconductor
electrode layer
coating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2022/056324
Other languages
English (en)
French (fr)
Inventor
Korbinian Perzlmaier
Alexander Pfeuffer
Christian Eichinger
Andreas Leber
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Ams Osram International GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ams Osram International GmbH filed Critical Ams Osram International GmbH
Priority to US18/551,780 priority Critical patent/US20240170611A1/en
Priority to CN202280030543.0A priority patent/CN117280449A/zh
Priority to KR1020237036009A priority patent/KR20230159867A/ko
Publication of WO2022200079A1 publication Critical patent/WO2022200079A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/857—Interconnections, e.g. lead-frames, bond wires or solder balls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/018—Bonding of wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/032—Manufacture or treatment of electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/034—Manufacture or treatment of coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/036—Manufacture or treatment of packages
    • H10H20/0364—Manufacture or treatment of packages of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/832—Electrodes characterised by their material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/84—Coatings, e.g. passivation layers or antireflective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/855—Optical field-shaping means, e.g. lenses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07231—Techniques
    • H10W72/07232—Compression bonding, e.g. thermocompression bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H10W72/01951—Changing the shapes of bond pads
    • H10W72/01955—Changing the shapes of bond pads by using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H10W72/07337—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H10W72/255—Materials of outermost layers of multilayered bumps, e.g. material of a coating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/934—Cross-sectional shape, i.e. in side view

Definitions

  • An optoelectronic semiconductor chip is specified.
  • a manufacturing method for such semiconductor chips and a semiconductor component with such semiconductor chips are specified.
  • One problem to be solved is to specify an optoelectronic semiconductor chip that can be mounted efficiently and precisely.
  • This task is, inter alia, by an optoelectronic semiconductor chip, by a
  • the semiconductor chip comprises a semiconductor layer sequence having a bottom side.
  • the bottom side can be planar and flat. Opposite the bottom side is in particular an emission side, on which at least a predominant part of the radiation that is generated in the semiconductor layer sequence is emitted.
  • the bottom side is, for example, a main side, that is to say a largest side, of the semiconductor layer sequence.
  • the semiconductor layer sequence has at least one active zone which is set up to generate or to detect radiation when the semiconductor chip is in operation. If the semiconductor chip is set up to generate radiation, then the radiation generated is preferably incoherent and is in particular visible light such as blue light, green light and/or red light.
  • the semiconductor layer sequence is preferably based on a III-V compound semiconductor material.
  • the semiconductor material is, for example, a nitride compound semiconductor material such as Al n In ] __ nm Ga m N or a phosphide compound semiconductor material such as Al n In ] __ nm Ga m P or an arsenide
  • Compound semiconductor material such as Al n In ] __ nm Ga m As or such as Al n Ga m In ] __ nm AspP ] __p, where 0 ⁇ n ⁇ 1, 0 ⁇ m ⁇ 1 and n + m ⁇ 1 and 0 ⁇ k ⁇ 1 is.
  • 0 ⁇ n ⁇ 0.8, 0.4 ⁇ m ⁇ 1 and n+m ⁇ 0.95 and also 0 ⁇ k ⁇ 0.5 applies to at least one layer or to all layers of the semiconductor layer sequence.
  • the semiconductor layer sequence can have dopants and additional components.
  • the semiconductor chip includes a bottom coating on the bottom side.
  • the floor covering can be formed from a single material or is composed of several components or layers.
  • the floor coating is preferably at least partially electrically conductive.
  • the bottom coating comprises, for example, a transparent conductive oxide, TCO for short, such as ITO or zinc oxide, or at least one metal such as Al, Ag and/or Au.
  • the semiconductor chip comprises an electrode layer on one of Semiconductor layer sequence facing away from the bottom of the floor coating.
  • the electrode layer can be located directly on the underside.
  • the electrode layer is preferably a metallic layer and comprises, for example, Al, Ag and/or Au.
  • the electrode layer can be provided with at least one coating, for example with TiW or TiWN.
  • the floor coating has a thickness gradient. That is, a thickness of the floor covering varies across the floor covering.
  • the floor covering has one or more ridge lines.
  • the at least one ridge line is located in particular at a point where the floor coating is thickest.
  • the crest line is designed similar to a ridge.
  • the electrode layer extends beyond the at least one ridge line. This means that the at least one comb line is not a tear line for the electrode layer, rather the electrode layer preferably enables an electrically conductive connection across the at least one comb line.
  • an electrical contact side of the electrode layer which is remote from the semiconductor layer sequence conforms to the shape of the bottom coating.
  • the contact side can have the same shape as the bottom coating. This applies, for example, with a maximum tolerance of 50% or 25% or 10% of a maximum thickness of the floor coating.
  • an electrical and mechanical contact plane of the contact side is defined parallel to the bottom side by the at least one ridge line.
  • the ridge line which is shaped true to shape by the electrode layer means that the semiconductor chip can be mounted in a controlled orientation.
  • the bottom side is aligned parallel to a carrier mounting side of a carrier on which the semiconductor chip is mounted.
  • the optoelectronic semiconductor chip comprises a semiconductor layer sequence with a bottom side.
  • a floor coating is located on the bottom side.
  • An electrode layer is attached to an underside of the bottom coating that is remote from the semiconductor layer sequence.
  • the floor covering has a thickness gradient and at least one ridgeline where the floor covering is thickest.
  • the electrode layer extends over the at least one ridge line, so that a contact side of the electrode layer facing away from the semiconductor layer sequence conforms to the shape of the bottom coating.
  • An electrical and mechanical contact plane of the contact side is defined parallel to the bottom side by the at least one ridge line.
  • a contact pad on the underside with an annular storage structure is described in order to achieve an improved mechanical and electrical connection to be able to produce.
  • the principle described here can be applied to all types of connection of a semiconductor chip to a carrier, but in particular to bonded semiconductor chips.
  • the semiconductor chip can be both an emitter and a sensor.
  • the semiconductor chip is provided for installation in a display.
  • the semiconductor chip can be used specifically in applications that benefit from a defined emission direction of the semiconductor chip.
  • Precisely aligning the emission directions of semiconductor chips, such as LEDs, sensors or pLEDs, relative to each other can be comparatively challenging, especially in cases of direct-viewed displays, where identical emission patterns as possible are required for all LEDs or pLEDs, both within a RGB pixel and between the pixels.
  • the special contact pad structure described here is particularly advantageous when an adhesive, such as an electrically non-conductive adhesive, is used to mechanically attach the semiconductor chips in order to achieve a high level of performance for the overall system.
  • Semiconductor chips with flat contact pads tend to tilt slightly when glued. This can be prevented with the contact structure described here by providing the semiconductor chips, for example, with a contact edge that is annular in plan view, so that an electrical contact can be better defined through a non-conductive, dielectric adhesive.
  • the contact edge can make the glue easier penetrate
  • the orientation of the semiconductor chip will be precisely defined by such a ring structure, since a support surface can be set precisely. In other words, tilting of the semiconductor chip during assembly can be avoided.
  • the floor coating has exactly one ridge line.
  • the crest line is preferably a closed line.
  • the ridgeline may be an open line, that is, the ridgeline may have two ends, or in the case of a branched ridgeline, more than two ends.
  • the ridge line or at least one of the ridge lines is a circle, seen in plan view of the bottom side.
  • the crest line in question can also be designed as an ellipse, as a rectangle, as a polygon or as an arc triangle when viewed from above. If there are several comb lines, they can be arranged concentrically around one another.
  • the floor coating comprises one or more base bodies.
  • the at least one base body is preferably located directly on the bottom side.
  • the floor covering comprises one or more stepped layers.
  • the at least one step layer is located in particular directly on a valley side of the base body that is remote from the semiconductor layer sequence.
  • the valley side is free of the stepped layer in a central area. This means that the stepped layer then only partially covers the base body, in particular only on an outer edge.
  • the stepped layer runs all around the central area, in particular in a closed line.
  • the at least one ridgeline is preferably defined by the at least one step layer.
  • the crest line is where the step line ends towards the central area and/or falls or runs out with a step towards the central area.
  • the ridge line or at least one of the ridge lines delimits the central area. It is possible for the entire central area of the bottom coating to be closer to the bottom side of the semiconductor layer sequence than the ridge line. That is, the valley side may lie within a crater-like structure framed by the ridge line. The corresponding at least one ridge line therefore protrudes beyond the central region in the direction away from the semiconductor layer sequence.
  • the central area makes up at least 5% or at least 10% or at least 20% or at least 40% or at least 70% of the bottom side, seen in plan view of the bottom side. That is, the ridgeline can frame or encircle a comparatively large area. It is also possible that the central area covers at most 90% or at most 75% of the
  • the at least one base body is made of an electrically conductive material.
  • the base body is metallic and made of Ag or Al or Au, for example.
  • the base body is made of a TCO.
  • the base body is preferably made of exactly one material, but can alternatively also be composed of several materials.
  • the at least one step layer is made of a dielectric material, for example made of at least one oxide such as aluminum oxide and/or silicon oxide.
  • the step layer is of an electrically conductive material, such as a TCO, or is a metallic layer.
  • the stepped layer can be composed of several sub-layers. For example, the step layer is then a mirror layer and/or a barrier layer against moisture penetration.
  • the at least one stepped layer has a consistent, constant layer thickness in regions in which it is present. This means that the stepped layer is applied to the base body without a targeted variation in thickness.
  • the layer thickness of the stepped layer is at least 20 nm or at least 50 nm. Alternatively or additionally, the layer thickness is at most 3 ⁇ m or at most 0.5 ⁇ m or at most 0.2 ⁇ m or at most 100 nm that is, the step layer can be relatively thin.
  • the floor coating has a maximum thickness of at least 50 nm or at least 100 nm.
  • the maximum thickness is at most 3 gm or at most 1.0 gm or at most 0.7 gm or at most 0.5 gm or at most 0.3 gm.
  • the base body is convexly curved throughout. This means that viewed in cross section, the base body can be designed in the form of a converging lens. A maximum thickness of the base body is preferably present in the central area.
  • the floor coating seen in cross section, is only curved in an edge region and is otherwise oriented parallel or approximately parallel to the floor side.
  • the step layer can be limited to the edge area.
  • the electrode layer completely covers the bottom coating.
  • the electrode layer only partially covers the bottom coating.
  • the semiconductor chip is a gLED.
  • an edge length of the bottom side seen in plan view is at least 1 gm or at least 3 gm and/or at most 0.2 mm or at most 100 gm or at most 30 gm or at most 20 gm or at most 10 gm.
  • the edge length is between 1 gm and 10 gm inclusive.
  • the floor coating has, starting from the at least one ridge line, towards the edges of the floor side monotonically or strictly monotonically decreasing thickness. It is possible that the floor coating extends to the edges or close to the edges, seen in plan view of the floor side. Likewise, the bottom coating can extend onto at least one side area of the semiconductor layer sequence, that is to say go beyond the edges. Close to the edges means, for example, that a distance from the floor coating to the associated edge is at most 2 gm or at most 1 gm or at most 500 nm or at most 100 nm.
  • the electrode layer has a constant thickness, in particular in the central region.
  • a local thickness is in particular a smallest distance between two mutually opposite main sides of the electrode layer at a specific point of the electrode layer, with one of these main sides preferably being the contact side. It is also possible that the thickness of the electrode layer also decreases towards its edges, so that the electrode layer can become thin and has a decreasing thickness at the edges.
  • the semiconductor chips are provided for electrical contacting on both sides. That is, a first electrical contact is made through the bottom side and a second electrical contact is made through the emission side.
  • the semiconductor chips can be flip chips.
  • the contact plane can be laid through the highest points of the two electrical contacts on the bottom side, that is, both ridge lines separately define planes that do not need to match the jointly defined plane, for example because the optoelectronic semiconductor chip is bent and the two electrical contacts are tilted relative to one another. Thus, the optoelectronic semiconductor chip would then rest, for example, on the ridge lines of the outer sides of the corresponding electrical contacts.
  • the method is used to produce at least one optoelectronic semiconductor chip and comprises the following steps, in particular in the order given:
  • a semiconductor device with at least one semiconductor chip as in connection with one or more of described above embodiments specified.
  • Features of the semiconductor chip are therefore also disclosed for the semiconductor component and vice versa.
  • the semiconductor component comprises one or more optoelectronic semiconductor chips and a carrier and a connecting means, which is a solder or an adhesive, for example.
  • the optoelectronic semiconductor chips are attached to a preferably flat carrier mounting side of the carrier with the connecting means, the bottom sides preferably being oriented parallel to the carrier mounting side.
  • the electrode layers are pressed by the connecting means up to the carrier mounting side, so that the orientations of the bottom sides are defined by the ridge lines.
  • the bottom sides are all aligned parallel to one another due to the ridge lines of the individual semiconductor chips.
  • the semiconductor component is a red-green-blue display.
  • the semiconductor component then comprises at least 10 ⁇ or at least 10 ⁇ or at least 10 ⁇ of the optoelectronic semiconductor chips.
  • FIG. 9 shows a schematic sectional illustration of an area around a ridge line of an exemplary embodiment of an optoelectronic semiconductor chip described here,
  • FIGS. 14 to 17 show schematic sectional illustrations of exemplary embodiments of optoelectronic semiconductor chips described here.
  • Figure 18 is a schematic sectional views of a
  • FIGS. 1 An exemplary embodiment of a production method for optoelectronic semiconductor chips 1 is shown in FIGS.
  • a semiconductor layer sequence 2 is provided.
  • the semiconductor layer sequence 2 is based, for example, on the AlInGaN material system.
  • the semiconductor layer sequence 2 is preferably already separated from a wafer, but can alternatively still be part of a wafer, so that separation can only take place in a subsequent method step that is not shown, for example only after the step in Figure 4.
  • FIG. 1 also illustrates that a base body 31 of a bottom coating 3 is applied to a bottom side 20 of the semiconductor layer sequence 2 .
  • the bottom side 20 lies opposite an emission side 25 of the semiconductor layer sequence 2 .
  • the bottom side 22 is flat, for example.
  • the base body 31 does not reach up to the edges 22 of the bottom side 22 .
  • the base body 31 is designed in the shape of a lens, for example in the shape of a segment of a sphere.
  • a maximum thickness of the base body 31 is, for example, between 0.1 ⁇ m and 0.3 ⁇ m inclusive.
  • a valley side 34 of the base body 31 facing away from the semiconductor layer sequence 2 can thus be continuously curved.
  • the shape of the base body 31 can be adjusted, for example, with a mask layer 5 that overhangs towards the base body 31 and has a greater thickness than the base body 31.
  • the curved shape of the valley side 34 results in particular from shadowing effects on the mask layer 5 when a material is applied of the base body 31.
  • the base body 31 is made of, for example, Ag, Al or Au, which is evaporated. According to FIG. 2, a starting layer 32 ′ for a step layer 32 is applied to the base body 31 .
  • the starting layer 32′ is preferably applied to the valley side 34 of the base body 31 true to shape, so that the starting layer 32′ has the same cross-sectional shape as the base body 31, only enlarged and/or shifted.
  • the same mask layer 5 can be used as for the base body 31.
  • the starting layer 32' is preferably thin, for example with a thickness of at least 20 nm and/or at most 100 nm.
  • the starting layer 32' is made of a dielectric material such as silicon dioxide and/or aluminum oxide.
  • the starting layer 32' and the base body 31 are each formed from only a single material. Starting layers 32' and base bodies 31 composed of several partial layers and/or materials are also possible, as in all other exemplary embodiments.
  • the starting layer 32' is structured to form a stepped layer 32, for example with the aid of a further mask layer, not drawn.
  • the valley side 34 is thus uncovered in a central region C.
  • the stepped layer 32 remains in a peripheral edge region E and completely covers the base body 31 there.
  • a floor coating 3 is thus composed of the step layer 32 and the base body 31 .
  • Central area C results in a thickest part of the Bottom coating 3 along an edge of the exposed central region C. This thickest point forms a ridgeline 33.
  • the step layer 32 terminates towards the central region 33 at or near the ridgeline 33.
  • an electrode layer 4 is applied to the bottom coating 2 .
  • the electrode layer 4 is preferably a metallic layer, for example made of Ag, Al and/or Au.
  • a thickness of the electrode layer 4 is, for example, at least 30 nm or at least 50 nm and/or at most 0.25 ⁇ m or at most 120 nm.
  • the electrode layer 4 molds over the bottom coating 2 true to form, so that a contact side 40 of the electrode layer 4 that faces away from the semiconductor layer sequence 2 has the same shape or basic shape as the underside 30 of the bottom coating 3.
  • the electrode layer 4 is preferably a continuous, uninterrupted layer that has the ridge line 33 overmolded without demolition.
  • the electrode layer 4 has a constant layer thickness, for example, it being possible for the electrode layer 4 to extend over the ridge line 33 with a constant thickness. It is possible that the electrode layer 4 becomes thinner towards the outer edges of the bottom coating 3 and thus runs out.
  • the resulting optoelectronic semiconductor chip 1 is in particular a pLED. This means that the semiconductor chip 1 is set up to generate light and the bottom side 20 has an edge length or an average edge length of between 1 ⁇ m and 30 ⁇ m inclusive.
  • a thickness of The semiconductor layer sequence 2 perpendicular to the bottom side 20 is, for example, between 0.5 mpi and 5 mpi inclusive, in particular between 1.0 mpi and 2.5 mpi inclusive.
  • FIGS. 5 to 8 A further exemplary embodiment of the production method is illustrated in FIGS. The steps of FIGS. 5 to 8 are carried out as explained in connection with FIGS. 1 to 4.
  • valley side 34 is flat in central region C and is oriented parallel to bottom side 20; this applies, for example, to at least 70% or to at least 85% of an area of the central area C.
  • the valley side 34 like the underside 30, is curved.
  • the entire valley side 34 in the central region C is preferably closer to the bottom side 20 than the ridge line 33.
  • FIG. 9 shows a detailed view of the area around the ridge line 33, as illustrated in FIGS. 4 or 8, for example.
  • the contact side 40 preferably has a kink or a curve with a relatively small radius.
  • the contact side 40 can be wedge-shaped at the ridge line 33, seen in cross-section.
  • the contact side 40 In a direction away from the central region C, the contact side 40 preferably has an angle A to a Contact level P up.
  • the contact plane P is defined by the ridge line 33 and runs through points on the contact side 40 that are furthest away from the semiconductor layer sequence 2.
  • the contact plane P is oriented parallel to the bottom side 20, for example with a tolerance of at most 1.5° or at most 0.5° or at most 0.2°.
  • the angle A is preferably more than 0°, for example at least 0.3° or at least 1.2° and/or at most 6° or at most 4°. This preferably also applies to all other exemplary embodiments.
  • the step layer 32 has an end face 35 that runs obliquely to the valley side 35, for example at an angle B of at least 45° and/or at most 80°, in particular between 50° and 70° inclusive. This means that the end face 35 is then not oriented perpendicularly to the valley side 34 . This makes it easier for the electrode layer 4 to overshape the crest line 33 and the end face 35, since excessively steep slopes on the underside 30 can be avoided.
  • exactly one ridge line 33 is formed by a closed line, in particular a closed circular line.
  • the central area C is a circular area.
  • a diameter of the central region C is, for example, at least 30% and/or at most 70% of a shortest edge length L of the bottom side 20.
  • a stable support surface for the semiconductor chip 1 can thus be achieved by the ridge line 33.
  • the floor coating 3 can also be circular in shape.
  • a difference in the diameter of the central area C and the edge area E is, for example, at least 5% or at least 10% and/or at most 20% or at most 10% of the shortest edge length L.
  • FIG. 10 illustrates that the entire bottom side 20 can be covered by the electrode layer 4 .
  • the electrode layer 4 can reach up to the edge 22 of the bottom side 20 .
  • the electrode layer 4 ends at a distance from the edge 22.
  • the crest line 33 is designed as a closed arc triangle, with individual arcs of a circle being formed in contact points U and in a convex shape.
  • This design of the crest line makes it possible for exactly three support points U to come about, so that the contact plane P can be clearly defined.
  • the floor coating 3 is, for example, again designed to be circular and/or in the shape of a segment of a sphere.
  • FIG. 12 illustrates that there are two ridge lines 33 which are separated from one another by an intermediate area D and which are surrounded by the common edge area E.
  • the ridge lines 33 can be arranged concentrically.
  • the contact side 40 is closer to the bottom side 20 than in the ridge lines 33.
  • the ridge lines 33 are straight line segments that run parallel to one another, for example.
  • Each of the ridge lines 33 can be assigned its own floor coating 3 .
  • the floor coverings 3 are designed, for example, in the shape of a semicircle. In this configuration, the floor coatings 3 can rise towards the edges 22 which are associated with the ridge lines 33 in each case, that is to say have an increasing thickness towards the relevant edge 22 . Otherwise, the comments on Figures 10 to 12 apply in the same way to Figure 13.
  • FIGS. 10 to 13 can be used for all the sectional views shown.
  • Floor coating 3 designed in one piece and circular.
  • the central area C is free of the floor coating 3.
  • the floor covering 3 has a triangular shape when viewed in cross section. This means that at least in the edge area E, the underside 30 can run in the form of straight line sections.
  • the electrode layer 4 is optionally flattened in the area of the ridge line 33 .
  • Such a flattened area of the contact side 40 can also be present in all other exemplary embodiments.
  • the flattened area has a width of at least 1% or at most 5% of the minimum edge length L, seen in cross-section through a center point of the bottom side 20 .
  • FIG. 16 shows that the stepped layer 32 of the bottom coating 3 can extend beyond the edge 22 onto the side surfaces of the semiconductor layer sequence 2.
  • the step layer 32 can serve as passivation of the semiconductor layer sequence 2 .
  • the step layer 32 in FIG. 17 already ends at a distance from the edge 22 .
  • the step layer 32 and the electrode layer 4 can end equidistant from the edge 22 so that the bottom coating 3 and the electrode layer 4 can be in register with each other.
  • FIG. 8 An exemplary embodiment of a semiconductor component 8 is shown in FIG.
  • the semiconductor component 8 comprises a multiplicity of the semiconductor chips 1, as described in connection with FIGS.
  • the semiconductor chips 1 are mounted on a common carrier 81, the carrier 81 having a flat carrier mounting side 80 for this purpose. Conductor tracks and electrical connection surfaces can be located on the carrier mounting side 80, not shown.
  • the semiconductor chips 1 are attached to the carrier mounting side 80 by means of a mechanical connecting means 82 .
  • the connecting means 82 is, for example, an electrically non-conductive adhesive, such as a photoresist.
  • the semiconductor chips 1 are mounted, for example, by being pressed onto the carrier 81 through the connecting means 82 . This is facilitated by the relatively sharp edges of the contact sides 40 in the region of the ridge lines 33 . In addition, bearing surfaces defined by the ridge lines 33 are ensured.
  • the ridge lines 33 ensure, even with such a shrinking or shrinking, that an alignment of the semiconductor chips 1 with defined emission directions is maintained.
  • the semiconductor chips 1 form, for example, red-green-blue pixels, also referred to as RGB pixels. This means that red, green and blue emitting semiconductor chips 1 can be combined with one another. The corresponding emission color comes about, for example, directly through the respective semiconductor layer sequence 2 or by means of a phosphor, not shown.
  • the filling material 83 is, for example, white in order to ensure a high radiation efficiency, or black in order to achieve a high contrast. Further cover layers cannot be applied to all semiconductor chips 1 and to the optional filling material 83 drawn, for example, to protect the semiconductor chip 1 mechanically, electrically and / or chemically.
  • the semiconductor chips 1 are, for example, chips to be contacted on both sides. That is, the emission sides 25 can be electrically connected by means of electrical connection means 85, such as bond wires. Alternatively, the semiconductor chips 1 can be designed as flip chips. The same applies to all other exemplary embodiments.
  • the components shown in the figures preferably follow one another in the specified order, in particular directly one after the other, unless otherwise described. Components that are not touching in the figures are preferably at a distance from one another. If lines are drawn parallel to one another, the associated areas are preferably also aligned parallel to one another. In addition, the relative positions of the drawn components in the figures are correctly represented unless otherwise indicated.

Landscapes

  • Led Devices (AREA)

Abstract

In mindestens einer Ausführungsform umfasst der optoelektronische Halbleiterchip (1) - eine Halbleiterschichtenfolge (2) mit einer Bodenseite (20), - eine Bodenbeschichtung (3) an der Bodenseite (20), und - eine Elektrodenschicht (4) an einer der Halbleiterschichtenfolge (2) abgewandten Unterseite (30) der Bodenbeschichtung (3), wobei - die Bodenbeschichtung (3) einen Dickengradienten und zumindest eine Kammlinie (33) aufweist, an der die Bodenbeschichtung (3) am dicksten ist, - sich die Elektrodenschicht (4) über die zumindest eine Kammlinie (33) erstreckt, sodass eine der Halbleiterschichtenfolge (2) abgewandte Kontaktseite (40) der Elektrodenschicht (4) die Bodenbeschichtung (3) formtreu nachformt, und - durch die zumindest eine Kammlinie (33) eine elektrische und mechanische Kontaktebene (P) der Kontaktseite (40) parallel zur Bodenseite (20) festgelegt ist.

Description

Beschreibung
OPTOELEKTRONISCHER HALBLEITERCHIP, HERSTELLUNGSVERFAHREN UND
HALBLE ITERBAUTEIL
Es wird ein optoelektronischer Halbleiterchip angegeben. Darüber hinaus werden ein Herstellungsverfahren für solche Halbleiterchips und ein Halbleiterbauteil mit solchen Halbleiterchips angegeben.
Eine zu lösende Aufgabe liegt darin, einen optoelektronischen Halbleiterchip anzugeben, der effizient und präzise montierbar ist.
Diese Aufgabe wird unter anderem durch einen optoelektronischen Halbleiterchip, durch ein
Herstellungsverfahren und durch ein Halbleiterbauteil mit den Merkmalen der unabhängigen Patentansprüche gelöst. Bevorzugte Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
Gemäß zumindest einer Ausführungsform umfasst der Halbleiterchip eine Halbleiterschichtenfolge mit einer Bodenseite. Die Bodenseite kann planar und eben sein. Der Bodenseite liegt insbesondere eine Emissionsseite gegenüber, an der zumindest ein überwiegender Teil der Strahlung, die in der Halbleiterschichtenfolge erzeugt wird, abgestrahlt wird. Die Bodenseite ist zum Beispiel eine Hauptseite, also eine größte Seite, der Halbleiterschichtenfolge.
Die Halbleiterschichtenfolge weist mindestens eine aktive Zone auf, die im Betrieb des Halbleiterchips zur Erzeugung oder zur Detektion von Strahlung eingerichtet ist. Ist der Halbleiterchip zur Strahlungserzeugung eingerichtet, so ist die erzeugte Strahlung ist bevorzugt inkohärent und ist insbesondere sichtbares Licht wie blaues Licht, grünes Licht und/oder rotes Licht. Die Halbleiterschichtenfolge basiert bevorzugt auf einem III-V-Verbindungshalbleitermaterial. Bei dem Halbleitermaterial handelt es sich zum Beispiel um ein Nitrid-Verbindungshalbleitermaterial wie AlnIn]__n-mGamN oder um ein Phosphid-Verbindungshalbleitermaterial wie AlnIn]__n-mGamP oder auch um ein Arsenid-
Verbindungshalbleitermaterial wie AlnIn]__n-mGamAs oder wie AlnGamIn]__n-mAspP]__p, wobei jeweils 0 < n < 1, 0 < m < 1 und n + m < 1 sowie 0 < k < 1 ist. Zum Beispiel gilt dabei für zumindest eine Schicht oder für alle Schichten der Halbleiterschichtenfolge 0 < n < 0,8, 0,4 < m < 1 und n + m < 0,95 sowie 0 < k < 0,5. Dabei kann die Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des Kristallgitters der Halbleiterschichtenfolge, also Al, As, Ga, In, N oder P, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt und/oder ergänzt sein können.
Gemäß zumindest einer Ausführungsform umfasst der Halbleiterchip eine Bodenbeschichtung an der Bodenseite. Die Bodenbeschichtung kann durch ein einziges Material gebildet sein oder ist aus mehreren Komponenten oder Schichten zusammengesetzt. Die Bodenbeschichtung ist bevorzugt mindestens zum Teil elektrisch leitfähig. Im letztgenannten Fall umfasst die Bodenbeschichtung zum Beispiel ein transparentes leitfähiges Oxid, kurz TCO, wie ITO oder Zinkoxid, oder zumindest ein Metall wie Al, Ag und/oder Au.
Gemäß zumindest einer Ausführungsform umfasst der Halbleiterchip eine Elektrodenschicht an einer der Halbleiterschichtenfolge abgewandten Unterseite der Bodenbeschichtung. Die Elektrodenschicht kann sich unmittelbar an der Unterseite befinden. Die Elektrodenschicht ist bevorzugt eine metallische Schicht und umfasst zum Beispiel Al, Ag und/oder Au. Etwa zum Korrosionsschutz oder zur Kontaktverbesserung kann die Elektrodenschicht mit zumindest einer Beschichtung versehen sein, zum Beispiel mit TiW oder TiWN.
Gemäß zumindest einer Ausführungsform weist die Bodenbeschichtung einen Dickengradienten auf. Das heißt, eine Dicke der Bodenbeschichtung variiert über die Bodenbeschichtung hinweg.
Gemäß zumindest einer Ausführungsform weist die Bodenbeschichtung eine oder mehrere Kammlinien auf. Die zumindest eine Kammlinie befindet sich insbesondere an einer Stelle, an der die Bodenbeschichtung am dicksten ist. Beispielsweise ist die Kammlinie ähnlich einem Grat gestaltet .
Gemäß zumindest einer Ausführungsform erstreckt sich die Elektrodenschicht über die zumindest eine Kammlinie hinweg. Das heißt, die zumindest eine Kammlinie ist keine Abrisslinie für die Elektrodenschicht, sondern die Elektrodenschicht ermöglicht bevorzugt eine elektrisch leitfähige Verbindung über die zumindest eine Kammlinie hinweg.
Gemäß zumindest einer Ausführungsform formt eine der Halbleiterschichtenfolge abgewandte elektrische Kontaktseite der Elektrodenschicht die Bodenbeschichtung formtreu nach.
Mit anderen Worten kann die Kontaktseite im Querschnitt gesehen die gleiche Form aufweisen wie die Bodenbeschichtung. Dies gilt zum Beispiel mit einer Toleranz von höchstens 50 % oder 25 % oder 10 % einer maximalen Dicke der Bodenbeschichtung .
Gemäß zumindest einer Ausführungsform ist durch die zumindest eine Kammlinie eine elektrische und mechanische Kontaktebene der Kontaktseite parallel zur Bodenseite festgelegt. Mit anderen Worten wird durch die von der Elektrodenschicht formtreu nachgeformte Kammlinie erreicht, dass der Halbleiterchip kontrolliert orientiert montierbar ist. Dabei wird die Bodenseite parallel zu einer Trägermontageseite eines Trägers, auf dem der Halbleiterchip angebracht wird, ausgerichtet.
In mindestens einer Ausführungsform umfasst der optoelektronische Halbleiterchip eine Halbleiterschichtenfolge mit einer Bodenseite. Eine Bodenbeschichtung befindet sich an der Bodenseite. Eine Elektrodenschicht ist an einer der Halbleiterschichtenfolge abgewandten Unterseite der Bodenbeschichtung angebracht. Die Bodenbeschichtung weist einen Dickengradienten und zumindest eine Kammlinie auf, an der die Bodenbeschichtung am dicksten ist. Die Elektrodenschicht erstreckt sich über die zumindest eine Kammlinie, sodass eine der Halbleiterschichtenfolge abgewandte Kontaktseite der Elektrodenschicht die Bodenbeschichtung formtreu nachformt. Durch die zumindest eine Kammlinie ist eine elektrische und mechanische Kontaktebene der Kontaktseite parallel zur Bodenseite festgelegt.
Es wird also insbesondere ein unterseitiges Kontaktpad mit einer zum Beispiel ringförmigen Ablagestruktur beschrieben, um eine verbesserte mechanische und elektrische Verbindung hersteilen zu können. Dies gilt insbesondere für LED-Chips, Sensor-Chips und sogenannte pLED-Chips, die kleine laterale Abmessungen aufweisen. Das hier beschriebene Prinzip lässt sich auf alle Verbindungsarten eines Halbleiterchips an einem Träger anwenden, insbesondere aber auf geklebte Halbleiterchips .
Somit kann der Halbleiterchip sowohl ein Emitter als auch ein Sensor sein. Insbesondere ist der Halbleiterchip zum Verbauen in einem Display vorgesehen. Der Halbleiterchip kann speziell in Anwendungen herangezogen werden, die von einer definierten Emissionsrichtung des Halbleiterchips profitieren.
Das präzise Ausrichten der Emissionsrichtungen von Halbleiterchips, wie LEDs, Sensoren oder pLED, relativ zueinander kann vergleichsweise herausfordernd sein, speziell in Fällen direkt betrachteter Displays, bei denen möglichst identische Emissionsmuster für alle LEDs oder pLED erforderlich sind, sowohl innerhalb eines RGB-Pixels als auch zwischen den Pixeln. Zudem ist die hier beschriebene spezielle Kontaktpadstruktur insbesondere dann vorteilhaft, wenn ein Kleber, wie ein elektrisch nichtleitender Kleber, zur mechanischen Befestigung der Halbleiterchips dient, um eine hohe Leistungsfähigkeit des Gesamtsystems zu erzielen.
Halbleiterchips mit flachen Kontaktpads dagegen neigen dazu, bei einem Kleben leicht zu verkippen. Dies lässt sich mit der hier beschriebenen Kontaktstruktur verhindern, indem die Halbleiterchips zum Beispiel mit einer in Draufsicht ringförmigen Kontaktkante versehen werden, sodass ein elektrische Kontakt durch einen nichtleitenden, dielektrischen Kleber hindurch besser definiert werden kann.
Die Kontaktkante kann insbesondere den Kleber einfacher durchdringen. Gleichzeitig wird durch eine solche Ringstruktur die Orientierung des Halbleiterchips genau definiert werden, da eine Auflagefläche präzise einstellbar ist. Mit anderen Worten kann ein Kippeln des Halbleiterchips bei einer Montage vermieden werden.
Gemäß zumindest einer Ausführungsform weist die Bodenbeschichtung genau eine Kammlinie auf. Dabei ist die Kammlinie bevorzugt eine geschlossene Linie. Alternativ kann die Kammlinie eine offene Linie sein, das heißt, die Kammlinie kann zwei Enden haben, oder im Falle einer verzweigten Kammlinie auch mehr als zwei Enden.
Gemäß zumindest einer Ausführungsform ist die Kammlinie oder zumindest eine der Kammlinien ein Kreis ist, in Draufsicht auf die Bodenseite gesehen. Alternativ zu einem Kreis kann die betreffende Kammlinie in Draufsicht gesehen auch als Ellipse, als Rechteck, als Vieleck oder als Bogendreieck gestaltet sein. Sind mehrere Kammlinien vorhanden, so können diese konzentrisch umeinander herum angeordnet sein.
Gemäß zumindest einer Ausführungsform umfasst die Bodenbeschichtung einen oder mehrere Grundkörper. Der zumindest eine Grundkörper befindet sich bevorzugt direkt an der Bodenseite.
Gemäß zumindest einer Ausführungsform umfasst die Bodenbeschichtung einen oder mehrere Stufenschichten. Die zumindest eine Stufenschicht befindet sich insbesondere direkt an einer der Halbleiterschichtenfolge abgewandten Talseite des Grundkörpers. Gemäß zumindest einer Ausführungsform ist die Talseite in einem Zentralbereich frei von der Stufenschicht. Das heißt, die Stufenschicht bedeckt den Grundkörper dann nur zum Teil uns insbesondere nur an einem äußeren Rand.
Gemäß zumindest einer Ausführungsform umläuft die Stufenschicht den Zentralbereich ringsum, insbesondere in einer geschlossen Linie. In diesem Fall ist die zumindest eine Kammlinie bevorzugt durch die zumindest eine Stufenschicht definiert. Insbesondere ist die Kammlinie dort, wo die Stufenlinie hin zum Zentralbereich endet und/oder hin zum Zentralbereich mit einer Stufe abfällt oder ausläuft.
Gemäß zumindest einer Ausführungsform begrenzt die Kammlinie oder zumindest eine der Kammlinien den Zentralbereich. Es ist möglich, dass der gesamte Zentralbereich der Bodenbeschichtung näher an der Bodenseite der Halbleiterschichtenfolge liegt als die Kammlinie. Das heißt, die Talseite kann innerhalb einer kraterartigen Struktur liegen, die von der Kammlinie umrahmt wird. Die entsprechende zumindest eine Kammlinie überragt den Zentralbereich also in Richtung weg von der Halbleiterschichtenfolge.
Gemäß zumindest einer Ausführungsform macht der Zentralbereich mindestens 5 % oder mindestens 10 % oder mindestens 20 % oder mindestens 40 % oder mindestens 70 % der Bodenseite aus, in Draufsicht auf die Bodenseite gesehen. Das heißt, die Kammlinie kann ein vergleichsweise großes Gebiet einrahmen oder einkreisen. Es ist zusätzlich möglich, dass der Zentralbereich höchstens 90 % oder höchstens 75 % der
Bodenseite ausmacht. Gemäß zumindest einer Ausführungsform ist der zumindest eine Grundkörper aus einem elektrisch leitfähigen Material. Insbesondere ist der Grundkörper metallisch und zum Beispiel aus Ag oder Al oder Au. Alternativ ist der Grundkörper aus einem TCO. Bevorzugt ist der Grundkörper aus genau einem Material, kann alternativ aber auch aus mehreren Materialien zusammengesetzt sein.
Gemäß zumindest einer Ausführungsform ist die zumindest eine Stufenschicht aus einem dielektrischen Material, zum Beispiel aus zumindest einem Oxid wie Aluminiumoxid und/oder Siliziumoxid. Alternativ ist die Stufenschicht aus einem elektrisch leitfähigen Material, wie einem TCO, oder ist eine metallische Schicht. Die Stufenschicht kann aus mehreren Teilschichten zusammengesetzt sein. Zum Beispiel ist die Stufenschicht dann eine Spiegelschicht und/oder eine Barriereschicht gegen Eindringen von Feuchtigkeit.
Gemäß zumindest einer Ausführungsform weist die zumindest eine Stufenschicht in Bereichen, in denen sie vorhanden ist, eine gleichbleibende, konstante Schichtdicke auf. Das heißt, die Stufenschicht ist ohne gezielte Dickenvariation auf den Grundkörper aufgebracht.
Gemäß zumindest einer Ausführungsform liegt die Schichtdicke der Stufenschicht bei mindestens 20 nm oder bei mindestens 50 nm. Alternativ oder zusätzlich liegt die Schichtdicke bei höchstens 3 pm oder bei höchstens 0,5 pm oder bei höchstens 0,2 pm oder bei höchstens 100 nm. Das heißt, die Stufenschicht kann relativ dünn sein.
Gemäß zumindest einer Ausführungsform weist die Bodenbeschichtung eine maximale Dicke von mindestens 50 nm oder von mindestens 100 nm auf. Alternativ oder zusätzlich liegt die maximale Dicke bei höchstens 3 gm oder bei höchstens 1,0 gm oder bei höchstens 0,7 gm oder bei höchstens 0,5 gm oder bei höchstens 0,3 gm.
Gemäß zumindest einer Ausführungsform ist der Grundkörper durchgehend konvex gekrümmt. Das heißt, im Querschnitt gesehen kann der Grundkörper sammellinsenförmig gestaltet sein. Eine maximale Dicke des Grundkörpers liegt dabei bevorzugt im Zentralbereich vor.
Gemäß zumindest einer Ausführungsform verläuft die Bodenbeschichtung im Querschnitt gesehen nur in einem Randbereich gekrümmt und ist ansonsten parallel oder näherungsweise parallel zur Bodenseite orientiert. Die Stufenschicht kann auf den Randbereich begrenzt sein.
Gemäß zumindest einer Ausführungsform überdeckt die Elektrodenschicht die Bodenbeschichtung vollständig. Alternativ bedeckt die Elektrodenschicht die Bodenbeschichtung nur teilweise.
Gemäß zumindest einer Ausführungsform ist der Halbleiterchip eine gLED. Das heißt zum Beispiel, dass eine Kantenlänge der Bodenseite in Draufsicht gesehen mindestens 1 gm oder mindestens 3 gm und/oder höchstens 0,2 mm oder höchstens 100 gm oder höchstens 30 gm oder höchstens 20 gm oder höchstens 10 gm beträgt. Zum Beispiel liegt die Kantenlänge zwischen einschließlich 1 gm und 10 gm.
Gemäß zumindest einer Ausführungsform weist die Bodenbeschichtung, ausgehend von der zumindest einen Kammlinie, in Richtung hin zu Rändern der Bodenseite eine monoton oder streng monoton abnehmende Dicke auf. Dabei ist es möglich, dass die Bodenbeschichtung bis zu den Rändern oder nahe an die Ränder reicht, in Draufsicht auf die Bodenseite gesehen. Ebenso kann sich die Bodenbeschichtung auf zumindest eine Seitenfläche der Halbleiterschichtenfolge erstrecken, also über die Ränder hinweggehen. Nahe an die Ränder bedeutet zum Beispiel, dass ein Abstand der Bodenbeschichtung bis zum zugehörigen Rand höchstens 2 gm oder höchstens 1 gm oder höchstens 500 nm oder höchstens 100 nm beträgt.
Gemäß zumindest einer Ausführungsform weist die Elektrodenschicht eine konstante Dicke auf, insbesondere im Zentralbereich. Eine lokale Dicke ist dabei insbesondere jeweils an einer bestimmten Stelle der Elektrodenschicht eine kleinste Distanz zwischen zwei einander gegenüberliegenden Hauptseiten der Elektrodenschicht, wobei bevorzugt eine dieser Hauptseiten die Kontaktseite ist. Es ist ebenso möglich, dass die Dicke der Elektrodenschicht auch zu deren Rändern hin abnimmt, sodass die Elektrodenschicht dünn auslaufen kann und an den Rändern eine sich verringernde Dicke aufweist.
Gemäß zumindest einer Ausführungsform sind die Halbleiterchips für eine beidseitige elektrische Kontaktierung vorgesehen. Das heißt, ein erster elektrischer Kontakt erfolgt über die Bodenseite und ein zweiter elektrischer Kontakt erfolgt über die Emissionsseite. Alternativ können die Halbleiterchips Flip-Chips sein.
Im Falle von Flip-Chips kann die Kontaktebene durch die höchsten Punkte der beiden elektrischen Kontakte an der Bodenseite gelegt sein, das heißt, beide Kammlinien für sich definieren Ebenen, die nicht mit der gemeinsam definierten Ebene übereinzustimmen brauchen, zum Beispiel, weil der optoelektronische Halbleiterchip durchgebogen ist und die beiden elektrischen Kontakte zueinander verkippt sind. Somit würde der optoelektronische Halbleiterchip dann zum Beispiel an den Kammlinien der Außenseiten der entsprechenden elektrischen Kontakte aufliegen.
Darüber hinaus wird ein Verfahren zur Herstellung eines Halbleiterchips, wie in Verbindung mit einer oder mehrerer der oben genannten Ausführungsformen beschrieben, angegeben. Merkmale des Halbleiterchips sind daher auch für das Verfahren offenbart und umgekehrt.
In mindestens einer Ausführungsform dient das Verfahren zur Herstellung zumindest eines optoelektronischen Halbleiterchips und umfasst die folgenden Schritte, insbesondere in der angegebenen Reihenfolge:
A) Bereitstellen der Halbleiterschichtenfolge, wobei die Halbleiterschichtenfolge bevorzugt bereits vereinzelt ist und im Wesentlichen die Abmessungen des späteren Halbleiterchips aufweisen kann,
B) Aufbringen der Bodenbeschichtung auf die Bodenseite,
C) Formen der zumindest einen Kammlinie, insbesondere durch eine Materialwegnahme und/oder durch Aufbringen der Stufenschicht und optionales Strukturieren der Stufenschicht, und
D) Erzeugen der Elektrodenschicht, indem die Bodenbeschichtung formtreu mit einem Material der Elektrodenschicht überformt wird.
Darüber hinaus wird ein Halbleiterbauteil mit zumindest einem Halbleiterchip, wie in Verbindung mit einer oder mehrerer der oben genannten Ausführungsformen beschrieben, angegeben. Merkmale des Halbleiterchips sind daher auch für das Halbleiterbauteil offenbart und umgekehrt.
In mindestens einer Ausführungsform umfasst das Halbleiterbauteil einen oder mehrere optoelektronische Halbleiterchips sowie einen Träger und ein Verbindungsmittel, das zum Beispiel ein Lot oder ein Kleber ist. Die optoelektronischen Halbleiterchips sind mit dem Verbindungsmittel an einer bevorzugt planen Trägermontageseite des Trägers befestigt, wobei die Bodenseiten bevorzugt parallel zur Trägermontageseite orientiert sind. Die Elektrodenschichten sind im Bereich der Kammlinien durch das Verbindungsmittel bis hin zur Trägermontageseite gedrückt, sodass durch die Kammlinien Orientierungen der Bodenseiten definiert sind. Zum Beispiel sind die Bodenseiten aufgrund der Kammlinien der einzelnen Halbleiterchips allesamt parallel zueinander ausgerichtet.
Gemäß zumindest einer Ausführungsform ist das Halbleiterbauteil ein Rot-Grün-Blau-Display. Zum Beispiel umfasst das Halbleiterbauteil dann mindestens 10^ oder mindestens 10^ oder mindestens 10^ der optoelektronischen Halbleiterchips .
Nachfolgend wird ein hier beschriebener optoelektronischer Halbleiterchip, ein hier beschriebenes Verfahren und ein hier beschriebenes Halbleiterbauteil unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein.
Es zeigen:
Figuren 1 bis 4 schematische Schnittdarstellungen von
Verfahrensschritten eines Ausführungsbeispiels eines Herstellungsverfahrens für hier beschriebene optoelektronische Halbleiterchips,
Figuren 5 bis 8 schematische Schnittdarstellungen von
Verfahrensschritten eines Ausführungsbeispiels eines Herstellungsverfahrens für hier beschriebene optoelektronische Halbleiterchips,
Figur 9 eine schematische Schnittdarstellung eines Bereichs um eine Kammlinie herum eines Ausführungsbeispiels eines hier beschriebenen optoelektronischen Halbleiterchips,
Figuren 10 bis 13 schematische Draufsichten von
Ausführungsbeispielen von hier beschriebenen optoelektronischen Halbleiterchips,
Figuren 14 bis 17 schematische Schnittdarstellungen von Ausführungsbeispielen von hier beschriebenen optoelektronischen Halbleiterchips, und
Figur 18 eine schematische Schnittdarstellungen eines
Ausführungsbeispiels eines Halbleiterbauteils mit hier beschriebenen optoelektronischen Halbleiterchips. In den Figuren 1 bis 4 ist ein Ausführungsbeispiel eines Herstellungsverfahrens für optoelektronische Halbleiterchips 1 gezeigt. Gemäß Figur 1 wird eine Halbleiterschichtenfolge 2 bereitgestellt. Die Halbleiterschichtenfolge 2 basiert zum Beispiel auf dem Materialsystem AlInGaN. Die Halbleiterschichtenfolge 2 ist bevorzugt bereits aus einem Wafer heraus vereinzelt, kann alternativ aber noch ein Teil eines Wafers sein, sodass ein Vereinzeln erst in einem nachfolgenden, nicht dargestellten Verfahrensschritt erfolgen kann, zum Beispiel erst nach dem Schritt der Figur 4.
Außerdem ist in Figur 1 illustriert, dass auf eine Bodenseite 20 der Halbleiterschichtenfolge 2 ein Grundkörper 31 einer Bodenbeschichtung 3 aufgebracht wird. Die Bodenseite 20 liegt dabei einer Emissionsseite 25 der Halbleiterschichtenfolge 2 gegenüber. Die Bodenseite 22 ist zum Beispiel plan. Der Grundkörper 31 reicht nicht bis an Ränder 22 der Bodenseite 22 heran. Ferner ist der Grundkörper 31 linsenförmig, zum Beispiel kugelsegmentförmig, gestaltet. Eine maximale Dicke des Grundkörpers 31 liegt zum Beispiel zwischen einschließlich 0,1 gm und 0,3 gm. Eine der Halbleiterschichtenfolge 2 abgewandte Talseite 34 des Grundkörpers 31 kann damit durchgehend gekrümmt sein.
Die Gestalt des Grundkörpers 31 lässt sich zum Beispiel mit einer Maskenschicht 5 einstellen, die hin zum Grundkörper 31 überhängt und die eine größere Dicke aufweist als der Grundkörper 31. Die gekrümmte Form der Talseite 34 resultiert insbesondere durch Abschattungseffekte an der Maskenschicht 5 beim Aufbringen eines Materials des Grundkörpers 31. Der Grundkörper 31 ist zum Beispiel aus Ag, Al oder Au, das aufgedampft wird. Gemäß Figur 2 wird auf den Grundkörper 31 eine Ausgangsschicht 32' für eine Stufenschicht 32 aufgebracht.
Die Ausgangsschicht 32' wird bevorzugt formtreu auf die Talseite 34 des Grundkörpers 31 aufgebracht, sodass die Ausgangsschicht 32' die gleiche Querschnittsform aufweist wie der Grundkörper 31, lediglich vergrößert und/oder verschoben. Zum Erzeugen der Ausgangsschicht 32' kann die gleiche Maskenschicht 5 verwendet werden, wie für den Grundkörper 31.
Die Ausgangsschicht 32' ist bevorzugt dünn, zum Beispiel mit einer Dicke von mindestens 20 nm und/oder von höchstens 100 nm. Beispielsweise ist die Ausgangsschicht 32' aus einem dielektrischen Material wie Siliziumdioxid und/oder Aluminiumoxid .
In den Figuren 1 und 2 sind die Ausgangsschicht 32' und der Grundkörper 31 jeweils nur durch ein einziges Material gebildet. Aus mehreren Teilschichten und/oder Materialien zusammengesetzte Ausgangsschichten 32' und Grundkörper 31 sind ebenso möglich, wie auch in allen anderen Ausführungsbeispielen .
Gemäß Figur 3 wird die Ausgangsschicht 32' zu einer Stufenschicht 32 strukturiert, zum Beispiel mit Hilfe einer weiteren Maskenschicht, nicht gezeichnet. Damit wird die Talseite 34 in einem Zentralbereich C freigelegt. In einem umlaufenden Randbereich E verbleibt die Stufenschicht 32 und bedeckt den Grundkörper 31 dort vollständig. Eine Bodenbeschichtung 3 ist damit aus der Stufenschicht 32 und dem Grundkörper 31 zusammengesetzt.
Durch das Entfernen der Stufenschicht 32 aus dem
Zentralbereich C resultiert eine dickste Stelle der Bodenbeschichtung 3 entlang eines Randes des freigelegten Zentralbereichs C. Diese dickste Stelle bildet eine Kammlinie 33. Die Stufenschicht 32 endet hin zum Zentralbereich 33 an oder nahe an der Kammlinie 33.
Gemäß Figur 4 wird auf die Bodenbeschichtung 2 eine Elektrodenschicht 4 aufgebracht. Bei der Elektrodenschicht 4 handelt es sich bevorzugt um eine metallische Schicht, zum Beispiel aus Ag, Al und/oder Au. Eine Dicke der Elektrodenschicht 4 liegt zum Beispiel bei mindestens 30 nm oder bei mindestens 50 nm und/oder bei höchstens 0,25 pm oder bei höchstens 120 nm.
Die Elektrodenschicht 4 überformt die Bodenbeschichtung 2 formtreu, sodass eine der Halbleiterschichtenfolge 2 abgewandte Kontaktseite 40 der Elektrodenschicht 4 die gleiche Form oder Grundform aufweist wie die Unterseite 30 der Bodenbeschichtung 3. Dabei ist die Elektrodenschicht 4 bevorzugt eine durchgehende, ununterbrochene Schicht, die die Kammlinie 33 ohne Abriss überformt.
Zumindest innerhalb der Kammlinie 33 weist die Elektrodenschicht 4 zum Beispiel eine konstante Schichtdicke auf, wobei sich die Elektrodenschicht 4 mit konstanter Dicke über die Kammlinie 33 erstrecken kann. Es ist möglich, dass die Elektrodenschicht 4 hin zu äußeren Rändern der Bodenbeschichtung 3 dünner wird und somit ausläuft.
Der resultierende optoelektronische Halbleiterchip 1 ist insbesondere eine pLED. Das heißt, der Halbleiterchip 1 ist zur Erzeugung von Licht eingerichtet und die Bodenseite 20 weist eine Kantenlänge oder eine mittlere Kantenlänge zwischen einschließlich 1 pm und 30 pm auf. Eine Dicke der Halbleiterschichtenfolge 2 senkrecht zur Bodenseite 20 liegt zum Beispiel zwischen einschließlich 0,5 mpiund 5 mpi, insbesondere zwischen einschließlich 1,0 mpiund 2,5 mpi.
In den Figuren 5 bis 8 ist ein weiteres Ausführungsbeispiel des Herstellungsverfahrens illustriert. Die Schritte der Figuren 5 bis 8 werden dabei ausgeführt, wie in Verbindung mit den Figuren 1 bis 4 erläutert.
Anders als in den Figuren 1 bis 4 ist der Grundkörper 31 in Richtung parallel zur Bodenseite 20 allerdings deutlich breiter. Damit ist die Talseite 34 in dem Zentralbereich C flach und ist parallel zur Bodenseite 20 orientiert; dies gilt zum Beispiel für mindestens 70 % oder für mindestens 85 % einer Fläche des Zentralbereichs C. In dem Randbereich E dagegen ist die Talseite 34, ebenso wie die Unterseite 30, gekrümmt .
Wie auch in Figur 4 liegt gemäß Figur 8 die gesamte Talseite 34 in dem Zentralbereich C bevorzugt näher an der Bodenseite 20 als die Kammlinie 33.
Im Übrigen gelten die Ausführungen zu den Figuren 1 bis 4 in gleicher Weise für die Figuren 5 bis 8, und umgekehrt.
In Figur 9 ist eine Detailansicht des Bereichs um die Kammlinie 33 gezeigt, wie etwa in den Figuren 4 oder 8 illustriert. Im Gebiet der Kammlinie 33 weist die Kontaktseite 40 bevorzugt einen Knick oder eine Rundung mit einem relativ kleinen Radius auf. Damit kann die Kontaktseite 40 an der Kammlinie 33 keilförmig gestaltet sein, im Querschnitt gesehen. In Richtung weg von dem Zentralbereich C weist die Kontaktseite 40 bevorzugt einen Winkel A zu einer Kontaktebene P auf. Die Kontaktebene P ist durch die Kammlinie 33 definiert und verläuft durch von der Halbleiterschichtenfolge 2 am weitesten entfernt liegende Punkte der Kontaktseite 40.
Die Kontaktebene P ist parallel zur Bodenseite 20 orientiert, zum Beispiel mit einer Toleranz von höchstens 1,5° oder von höchstens 0,5° oder von höchstens 0,2°. Der Winkel A beträgt bevorzugt mehr als 0°, zum Beispiel mindestens 0,3° oder mindestens 1,2° und/oder höchstens 6° oder höchstens 4°. Dies gilt bevorzugt auch für alle anderen Ausführungsbeispiele.
Optional weist die Stufenschicht 32 eine Stirnseite 35 auf, die schräg zur Talseite 35 verläuft, zum Beispiel mit einem Winkel B von mindestens 45° und/oder von höchstens 80°, insbesondere zwischen einschließlich 50° und 70°. Das heißt, die Stirnseite 35 ist dann nicht senkrecht zur Talseite 34 orientiert. Hierdurch wird ein Überformen der Kammlinie 33 und der Stirnseite 35 durch die Elektrodenschicht 4 erleichtert, da zu große Steigungen der Unterseite 30 vermieden werden können.
Im Übrigen gelten die Ausführungen zu den Figuren 1 bis 8 in gleicher Weise für Figur 9, und umgekehrt.
In den Figuren 10 bis 13 sind verschiedene Draufsichten auf die Bodenseiten 20 von Halbleiterchips 1 gezeigt. Diese Halbleiterchips 1 werden insbesondere mit den Verfahren der Figuren 1 bis 4 oder 5 bis 8 hergestellt.
Gemäß Figur 10 ist die genau eine Kammlinie 33 durch eine geschlossene Linie, insbesondere eine geschlossene Kreislinie, gebildet. Damit ist der Zentralbereich C eine Kreisfläche. Ein Durchmesser des Zentralbereichs C liegt zum Beispiel bei mindestens 30 % und/oder bei höchstens 70 % einer kürzesten Kantenlänge L der Bodenseite 20. Damit lässt sich eine stabile Auflagefläche für den Halbleiterchip 1 durch die Kammlinie 33 erreichen.
Die Bodenbeschichtung 3 kann ebenso kreisförmig gestaltet sein. Ein Unterschied der Durchmesser des Zentralbereichs C und des Randbereichs E liegt zum Beispiel bei mindestens 5 % oder mindestens 10 % und/oder bei höchstens 20 % oder bei höchstens 10 % der kürzesten Kantenlänge L.
Außerdem ist in Figur 10 veranschaulicht, dass die gesamte Bodenseite 20 von der Elektrodenschicht 4 bedeckt sein kann. Das heißt, die Elektrodenschicht 4 kann bis zum Rand 22 der Bodenseite 20 reichen. Alternativ endet die Elektrodenschicht 4 beabstandet zum Rand 22.
Im Übrigen gelten die Ausführungen zu den Figuren 1 bis 9 in gleicher Weise für Figur 10, und umgekehrt.
Beim Ausführungsbeispiel der Figur 11 ist die Kammlinie 33 als geschlossenes Bogendreieck gestaltet, wobei einzelne Kreisbögen in Auflagepunkten U Zusammenstößen und konvex geformt sind. Durch diese Gestaltung der Kammlinie ist es möglich, dass genau drei Auflagepunkte U zustande kommen, sodass die Kontaktebene P eindeutig definiert sein kann. Die Bodenbeschichtung 3 ist zum Beispiel wieder kreisrund und/oder kugelsegmentförmig gestaltet.
Abweichend von Figur 11 können nicht nur Dreiecke oder Bogendreiecke, sondern auch Vielecke oder Bogenvielecke herangezogen werden. Zum Beispiel können bei einem Sechseck oder Bodensechseck sechs der Auflagepunkte U vorliegen, nicht gezeichnet .
Im Übrigen gelten die Ausführungen zu Figur 10 in gleicher Weise für Figur 11.
In Figur 12 ist illustriert, dass zwei Kammlinien 33 vorliegen, die durch einen Zwischenbereich D voneinander separiert sind und die von dem gemeinsamen Randbereich E umlaufen werden. Die Kammlinien 33 können konzentrisch angeordnet sein. In dem Zwischenbereich D liegt die Kontaktseite 40 näher an der Bodenseite 20 als in den Kammlinien 33.
Abweichend von der Darstellung in Figur 12 ist es auch möglich, dass unterschiedlich geformte Kammlinien miteinander kombiniert werden, zum Beispiel eine kreisförmige Kammlinie mit einer sechseckförmigen oder bogensechseckförmigen Kammlinie .
Im Übrigen gelten die Ausführungen zu den Figuren 10 und 11 in gleicher Weise für Figur 12.
Auch beim Ausführungsbeispiel der Figur 13 liegen mehrere Kammlinien 33 vor. In diesem Fall sind die Kammlinien 33 Geradenabschnitte, die zum Beispiel parallel zueinander verlaufen. Jeder der Kammlinien 33 kann eine eigene Bodenbeschichtung 3 zugeordnet sein. Die Bodenbeschichtungen 3 sind zum Beispiel halbkreisförmig gestaltet. In dieser Konfiguration können die Bodenbeschichtungen 3 hin zu den Rändern 22, die den Kammlinien 33 jeweils zugeordnet sind, ansteigen, also eine in Richtung zu dem betreffenden Rand 22 hin zunehmende Dicke aufweisen. Im Übrigen gelten die Ausführungen zu den Figuren 10 bis 12 in gleicher Weise für Figur 13.
Die Draufsichten der Figuren 10 bis 13 können für alle dargestellten Schnittdarstellungen herangezogen werden.
Beim Ausführungsbeispiel der Figur 14 ist die
Bodenbeschichtung 3 einstückig und kreisringförmig gestaltet. Der Zentralbereich C ist frei von der Bodenbeschichtung 3.
Das heißt, in dem Zentralbereich C reicht die Elektrodenschicht 4 bis direkt an die Bodenseite 20 heran.
Im Übrigen gelten die Ausführungen zu den Figuren 1 bis 13 in gleicher Weise für Figur 14, und umgekehrt.
Gemäß Figur 15 ist die Bodenbeschichtung 3 im Querschnitt gesehen dreieckig geformt. Das heißt, zumindest im Randbereich E kann die Unterseite 30 in Form von Geradenabschnitten verlaufen.
Optional ist die Elektrodenschicht 4 im Bereich der Kammlinie 33 abgeflacht. Ein solcher abgeflachter Bereich der Kontaktseite 40 kann auch in allen anderen Ausführungsbeispielen vorliegen. Zum Beispiel weist der abgeflachte Bereich, im Querschnitt durch einen Mittelpunkt der Bodenseite 20 gesehen, eine Breite von mindestens 1 % oder von höchstens 5 % der minimalen Kantenlänge L auf.
Im Übrigen gelten die Ausführungen zu Figur 14 in gleicher Weise für Figur 15. Basierend auf den Figuren 14 und 15 ist es möglich, dass die Bodenbeschichtung 3 auch mehrschichtig aufgebaut ist, dass jedoch bereits der Grundkörper durch eine Strukturierung die Kammlinie definiert, die sich dann durch die folgenden, optionalen Schichten der Bodenbeschichtung 3 hindurch bis zur Kontaktseite 40 erstreckt.
In Figur 16 ist gezeigt, dass sich die Stufenschicht 32 der Bodenbeschichtung 3 über den Rand 22 hinweg auf die Seitenflächen der Halbleiterschichtenfolge 2 erstrecken kann. In diesem Fall kann die Stufenschicht 32 als Passivierung der Halbleiterschichtenfolge 2 dienen.
Dagegen endet die Stufenschicht 32 in Figur 17 bereits von dem Rand 22 beabstandet. Die Stufenschicht 32 und die Elektrodenschicht 4 können gleich weit weg von dem Rand 22 enden, sodass die Bodenbeschichtung 3 und die Elektrodenschicht 4 deckungsgleich miteinander sein können.
Im Übrigen gelten die Ausführungen zu den Figuren 1 bis 15 in gleicher Weise für die Figuren 16 und 17, und umgekehrt.
In Figur 18 ist eine Ausführungsbeispiel eines Halbleiterbauteils 8 gezeigt. Das Halbleiterbauteil 8 umfasst eine Vielzahl der Halbleiterchips 1, wie in Verbindung mit den Figuren 1 bis 17 beschrieben.
Die Halbleiterchips 1 sind auf einem gemeinsamen Träger 81 montiert, wobei der Träger 81 hierzu eine plane Trägermontageseite 80 aufweist. An der Trägermontageseite 80 können sich Leiterbahnen und elektrische Anschlussflächen befinden, nicht gezeichnet. Die Halbleiterchips 1 sind mittels eines mechanischen Verbindungsmittels 82 an der Trägermontageseite 80 befestigt. Das Verbindungsmittel 82 ist zum Beispiel ein elektrisch nicht leitfähiger Kleber, wie ein Fotolack. Die Halbleiterchips 1 werden zum Beispiel montiert, indem sie durch das Verbindungsmittel 82 hindurch auf den Träger 81 aufgedrückt werden. Durch die relativ scharfen Kanten der Kontaktseiten 40 im Bereich der Kammlinien 33 wird dies erleichtert. Außerdem werden durch die Kammlinien 33 definierte Auflageflächen gewährleistet.
Durch ein Schrumpfen des Verbindungsmittels 82 bei einem Aushärten ist es zusätzlich möglich, dass die Halbleiterchips
1 an den Träger 81 herangezogen werden. Durch die Kammlinien 33 ist auch bei einem solchen Schrumpfen oder Schwinden gewährleistet, dass eine Ausrichtung der Halbleiterchips 1 mit definierten Emissionsrichtungen erhalten bleibt.
Durch die Halbleiterchips 1 werden zum Beispiel rot-grün- blau-Pixel, auch als RGB-Pixel bezeichnet, gebildet. Das heißt, es können rot, grün und blau emittierende Halbleiterchips 1 miteinander kombiniert sein. Die entsprechende Emissionsfarbe kommt zum Beispiel unmittelbar durch die jeweilige Halbleiterschichtenfolge 2 zustande oder mittels eines Leuchtstoffs, nicht gezeigt.
Optional befindet sich zwischen benachbarten Halbleiterchips
2 ein Füllmaterial 83. Das Füllmaterial 83 ist zum Beispiel weiß, um eine hohe Abstrahleffizienz zu gewährleisten, oder schwarz, um einen hohen Kontrast zu erzielen. Auf alle Halbleiterchips 1 und auf das optionale Füllmaterial 83 können weitere Abdeckschichten aufgebracht werden, nicht gezeichnet, zum Beispiel, um die Halbleiterchips 1 mechanisch, elektrisch und/oder chemisch zu schützen.
Bei den Halbleiterchips 1 handelt es sich zum Beispiel um beidseitig zu kontaktierende Chips. Das heißt, die Emissionsseiten 25 können mittels elektrischer Verbindungsmittel 85, wie Bonddrähte, elektrisch angeschlossen sein. Alternativ können die Halbleiterchips 1 als Flip-Chips gestaltet sein. Gleiches gilt für alle anderen Ausführungsbeispiele .
Die in den Figuren gezeigten Komponenten folgen bevorzugt in der angegebenen Reihenfolge aufeinander, insbesondere unmittelbar aufeinander, sofern nichts anderes beschrieben ist. Sich in den Figuren nicht berührende Komponenten weisen bevorzugt einen Abstand zueinander auf. Sofern Linien parallel zueinander gezeichnet sind, sind die zugeordneten Flächen bevorzugt ebenso parallel zueinander ausgerichtet. Außerdem sind die relativen Positionen der gezeichneten Komponenten zueinander in den Figuren korrekt wiedergegeben, falls nichts anderes angegeben ist.
Die hier beschriebene Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist. Bezugszeichenliste
1 optoelektronischer Halbleiterchip
2 Halbleiterschichtenfolge
20 Bodenseite der Halbleiterschichtenfolge
22 Rand der Bodenseite
23 Seitenfläche der Halbleiterschichtenfolge
25 Emissionsseite
3 Bodenbeschichtung
30 Unterseite der Bodenbeschichtung
31 Grundkörper
32 Stufenschicht
32 Ausgangsschicht für die Stufenschicht
33 Kammlinie
34 Talseite des Grundkörpers
35 Stirnseite der Stufenschicht
4 Elektrodenschicht
40 Kontaktseite der Elektrodenschicht
5 Maskenschicht
8 Halbleiterbauteil
80 Trägermontageseite des Trägers
81 Träger
82 Verbindungsmittel
83 Füllmaterial
85 elektrisches Verbindungsmittel
A Winkel zwischen der Kontaktebene und der Kontaktseite
B Winkel zwischen der Talseite und der Stirnseite
C Zentralbereich
D Zwischenbereich
E Randbereich mit Krümmung
L Kantenlänge der Bodenseite
P Kontaktebene
U Auflagepunkt

Claims

Patentansprüche
1. Optoelektronischer Halbleiterchip (1) mit
- einer Halbleiterschichtenfolge (2) mit einer Bodenseite (20),
- einer Bodenbeschichtung (3) an der Bodenseite (20), und
- einer Elektrodenschicht (4) an einer der
Halbleiterschichtenfolge (2) abgewandten Unterseite (30) der
Bodenbeschichtung (3), wobei
- die Bodenbeschichtung (3) einen Dickengradienten und zumindest eine Kammlinie (33) aufweist, an der die Bodenbeschichtung (3) am dicksten ist,
- sich die Elektrodenschicht (4) über die zumindest eine Kammlinie (33) erstreckt, sodass eine der
Halbleiterschichtenfolge (2) abgewandte Kontaktseite (40) der Elektrodenschicht (4) die Bodenbeschichtung (3) formtreu nachformt, und
- durch die zumindest eine Kammlinie (33) eine elektrische und mechanische Kontaktebene (P) der Kontaktseite (40) parallel zur Bodenseite (20) festgelegt ist.
2. Optoelektronischer Halbleiterchip (1) nach dem vorhergehenden Anspruch, bei dem die Bodenbeschichtung (3) genau eine Kammlinie (33) aufweist, wobei die Kammlinie (33) eine geschlossene Linie ist.
3. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche, bei dem die Kammlinie (33) oder zumindest eine der Kammlinien (33) ein Kreis ist, in Draufsicht auf die Bodenseite (30) gesehen.
4. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche, bei dem die Bodenbeschichtung (3) einen Grundkörper (31) direkt an der Bodenseite (20) und eine Stufenschicht (32) an einer der Halbleiterschichtenfolge (2) abgewandten Talseite (34) des Grundkörpers (31) aufweist, wobei die Talseite (34) in einem Zentralbereich (C) frei von der Stufenschicht (32) ist und die Stufenschicht (32) den Zentralbereich (C) ringsum umläuft.
5. Optoelektronischer Halbleiterchip (1) nach dem vorhergehenden Anspruch, bei dem die Kammlinie (33) oder zumindest eine der Kammlinien (33) den Zentralbereich (C) begrenzt und die entsprechende zumindest eine Kammlinie (33) den Zentralbereich (C) in Richtung weg von der Halbleiterschichtenfolge (2) überragt.
6. Optoelektronischer Halbleiterchip (1) nach einem der beiden vorhergehenden Ansprüche, bei dem der Grundkörper (31) aus einem elektrisch leitfähigen Material ist und die Stufenschicht (32) aus einem dielektrischen Material ist.
7. Optoelektronischer Halbleiterchip (1) nach einem der drei vorhergehenden Ansprüche, bei dem die Stufenschicht (32) in Bereichen, in denen sie vorhanden ist, eine gleichbleibende, konstante Schichtdicke aufweist, wobei die Schichtdicke der Stufenschicht zwischen einschließlich 20 nm und 0,5 pm liegt.
8. Optoelektronischer Halbleiterchip (1) nach einem der vier vorhergehenden Ansprüche, bei dem der Grundkörper (31) durchgehend konvex gekrümmt ist, sodass der Grundkörper (31) im Querschnitt gesehen sammellinsenförmig ist.
9. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche, bei dem die Bodenbeschichtung (3) im Querschnitt gesehen nur in einem Randbereich (E) gekrümmt verläuft und ansonsten parallel zur Bodenseite (20) orientiert ist.
10. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche, bei dem die Elektrodenschicht (4) die Bodenbeschichtung (3) vollständig überdeckt.
11. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche, bei dem die Bodenbeschichtung (3) eine maximale Dicke zwischen einschließlich 50 nm und 0,5 gm aufweist, wobei der Halbleiterchip (1) eine gLED ist, sodass eine Kantenlänge der Bodenseite (20) in Draufsicht gesehen zwischen einschließlich 1 gm und 30 pm liegt.
12. Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche, bei dem die Bodenbeschichtung (3), ausgehend von der zumindest einen Kammlinie (33), in Richtung hin zu Rändern (22) der Bodenseite (20) eine abnehmende Dicke aufweist.
13. Optoelektronischer Halbleiterchip (1) nach zumindest Anspruch 2, bei dem die Elektrodenschicht (4) zumindest innerhalb der Kammlinie (33) eine konstante Dicke aufweist.
14. Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (1) nach einem der vorhergehenden Ansprüche mit den Schritten:
A) Bereitstellen der Halbleiterschichtenfolge (2), B) Aufbringen der Bodenbeschichtung (3) auf die Bodenseite (20),
C) Formen der zumindest einen Kammlinie (33), und
D) Erzeugen der Elektrodenschicht (4), indem die Bodenbeschichtung (3) formtreu mit einem Material der Elektrodenschicht (4) überformt wird.
15. Halbleiterbauteil (8) mit mehreren optoelektronischen Halbleiterchips (1) nach einem der Ansprüche 1 bis 13, ferner umfassend einen Träger (81) und ein Verbindungsmittel (82), wobei - die optoelektronischen Halbleiterchips (1) mit dem
Verbindungsmittel (82) an einer Trägermontageseite (80) des Trägers (81) befestigt sind,
- die Bodenseiten (20) parallel zur Trägermontageseite (80) orientiert sind, und - die Elektrodenschichten (4) im Bereich der Kammlinien (33) durch das Verbindungsmittel (82) bis hin zur Trägermontageseite (80) gedrückt sind, sodass durch die Kammlinien (33) die Bodenseiten (20) parallel zueinander ausgerichtet sind.
16. Halbleiterbauteil (8) nach dem vorhergehenden Anspruch, das ein Rot-Grün-Blau-Display ist.
PCT/EP2022/056324 2021-03-25 2022-03-11 Optoelektronischer halbleiterchip, herstellungsverfahren und halbleiterbauteil Ceased WO2022200079A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US18/551,780 US20240170611A1 (en) 2021-03-25 2022-03-11 Optoelectronic semiconductor chip, manufacturing method and semiconductor component
CN202280030543.0A CN117280449A (zh) 2021-03-25 2022-03-11 光电子半导体芯片，制造方法和半导体器件
KR1020237036009A KR20230159867A (ko) 2021-03-25 2022-03-11 광전자 반도체 칩, 제조 방법 및 반도체 부품

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102021202920.5A DE102021202920A1 (de) 2021-03-25 2021-03-25 Optoelektronischer halbleiterchip, herstellungsverfahren und halbleiterbauteil
DE102021202920.5 2021-03-25

Publications (1)

Publication Number Publication Date
WO2022200079A1 true WO2022200079A1 (de) 2022-09-29

Family

ID=80953405

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2022/056324 Ceased WO2022200079A1 (de) 2021-03-25 2022-03-11 Optoelektronischer halbleiterchip, herstellungsverfahren und halbleiterbauteil

Country Status (5)

Country Link
US (1) US20240170611A1 (de)
KR (1) KR20230159867A (de)
CN (1) CN117280449A (de)
DE (1) DE102021202920A1 (de)
WO (1) WO2022200079A1 (de)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080093738A1 (en) * 2006-10-19 2008-04-24 Novatek Microelectronics Corp. Chip structure and wafer structure
US20170133567A1 (en) * 2015-07-30 2017-05-11 Citizen Electronics Co., Ltd. Semiconductor device and light-emitting apparatus
US20190172987A1 (en) * 2015-12-31 2019-06-06 Epistar Corporation Light-emitting device having dissimilar first and second light-emitting angles

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10340256B2 (en) 2016-09-14 2019-07-02 Innolux Corporation Display devices
JP6366799B1 (ja) 2017-02-10 2018-08-01 ルーメンス カンパニー リミテッド マイクロｌｅｄモジュール及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080093738A1 (en) * 2006-10-19 2008-04-24 Novatek Microelectronics Corp. Chip structure and wafer structure
US20170133567A1 (en) * 2015-07-30 2017-05-11 Citizen Electronics Co., Ltd. Semiconductor device and light-emitting apparatus
US20190172987A1 (en) * 2015-12-31 2019-06-06 Epistar Corporation Light-emitting device having dissimilar first and second light-emitting angles

Also Published As

Publication number Publication date
CN117280449A (zh) 2023-12-22
US20240170611A1 (en) 2024-05-23
KR20230159867A (ko) 2023-11-22
DE102021202920A1 (de) 2022-09-29

Similar Documents

Publication Publication Date Title
DE112013006060B4 (de) Verfahren zum Herstellen einer Mehrzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE112015006061B4 (de) Lichtemittierende Vorrichtung
DE10139798B4 (de) Strahlungsemittierendes Bauelement mit geometrisch optimierter Auskoppelstruktur
DE202013012818U1 (de) Linse und lichtemittierendes Modul zur Flächenbeleuchtung
DE102005021090A1 (de) Halbleiter-Leuchtvorrichtung und Herstellungsverfahren für Dieselbe
DE202010018639U1 (de) Lichtemittierende Vorrichtung
DE112015003091T5 (de) Lichtemittierendes Element
DE102011015821A1 (de) Optoelektronischer Halbleiterchip
DE102016100351A1 (de) Optoelektronisches Bauelement, Leuchtvorrichtung und Autoscheinwerfer
DE112017000332B4 (de) Optoelektronisches Bauelement und Verfahren zur Herstellung eines optoelektronischen Bauelements
WO2010040337A1 (de) Optoelektronischer halbleiterkörper
DE102006051745A1 (de) LED-Halbleiterkörper und Verwendung eines LED-Halbleiterkörpers
DE112016002539T5 (de) Leuchtdiode
DE102008028886B4 (de) Strahlungsemittierendes Bauelement und Verfahren zur Herstellung eines strahlungsemittierenden Bauelements
DE102015117662A1 (de) Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
WO2020064943A1 (de) Optoelektronischer halbleiterchip mit kontaktelementen und dessen herstellungsverfahren
WO2021122149A1 (de) Halbleiterbauelement und verfahren zu dessen herstellung
EP2486604B1 (de) Kontaktierung eines optoelektronischen halbleiterbauteils durch konversionselement
WO2017005829A1 (de) Optoelektronischer halbleiterchip
DE102017117164A1 (de) Optoelektronischer Halbleiterchip, Hochvolthalbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
WO2022200079A1 (de) Optoelektronischer halbleiterchip, herstellungsverfahren und halbleiterbauteil
WO2022100976A1 (de) Optoelektronisches halbleiterbauteil und dessen verfahren zur herstellung
DE102014105999A1 (de) Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
WO2017072074A1 (de) Optoelektronisches bauelement
DE102023124651A1 (de) Lichtemmissionsvorrichtung, anzeigeeinrichtung mit derselben und verfahren zu ihrer herstellung

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22713419

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 18551780

Country of ref document: US

ENP Entry into the national phase

Ref document number: 20237036009

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 1020237036009

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 202280030543.0

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22713419

Country of ref document: EP

Kind code of ref document: A1