WO2022181971A1 - 전극 접속 구조, 이의 제조 방법 및 이를 포함하는 디지타이저 - Google Patents

전극 접속 구조, 이의 제조 방법 및 이를 포함하는 디지타이저 Download PDF

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conductive line
lower conductive
interlayer insulating
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electrode connection
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김지연
박민혁
신승현
최병진
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Dongwoo Fine Chem Co Ltd
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Dongwoo Fine Chem Co Ltd
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    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G—PHYSICS
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    • G06F2203/04102—Flexible digitiser, i.e. constructional details for allowing the whole digitising part of a device to be flexed or rolled like a sheet of paper
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04103—Manufacturing, i.e. details related to manufacturing processes specially suited for touch sensitive devices

Definitions

  • the present invention relates to an electrode connection structure, a method for manufacturing the same, and a digitizer including the same. More particularly, it relates to an electrode connection structure including a multilayer conductive structure, a method for manufacturing the same, and a digitizer including the same.
  • an image display device is implemented in the form of, for example, a smartphone.
  • electronic devices in which a touch panel or a touch sensor is attached to a display panel of the image display device to select a menu displayed on a window surface to implement an information input function are being developed.
  • a digitizer that converts analog coordinate information into a digital signal by an electromagnetic method is disposed on the back side of the image display device.
  • the digitizer may include conductive lines having a multilayer structure connected to each other with an interlayer insulating layer therebetween.
  • it may be desirable to increase the thickness of the conductive line.
  • the thickness of the interlayer insulating layer may also be increased.
  • the thickness of the interlayer insulating layer When the thickness of the interlayer insulating layer is increased, the formation of a via hole or a contact hole for interconnecting conductive lines may not be formed to have a desired shape and reliability. In addition, as the thickness of the digitizer increases, folding characteristics or flexibility may decrease, and connection characteristics of conductive lines may also deteriorate.
  • An object of the present invention is to provide an electrode connection structure having improved mechanical and electrical reliability.
  • An object of the present invention is to provide a method of manufacturing an electrode connection structure having improved mechanical and electrical reliability.
  • An object of the present invention is to provide a digitizer including an electrode connection structure having improved mechanical and electrical reliability.
  • base layer a lower conductive line disposed on the upper surface of the base layer; an interlayer insulating structure formed on the upper surface of the base layer, exposing the upper surface of the lower conductive line, and including a via hole having a multi-layered step structure; and an upper conductive line disposed on the interlayer insulating structure and electrically connected to the lower conductive line through the via hole.
  • the interlayer insulating structure comprises a first interlayer insulating layer and a second interlayer insulating layer sequentially formed from the upper surface of the base layer,
  • the first interlayer insulating layer includes a first step portion covering a periphery of the top surface of the lower conductive line
  • the second interlayer insulation layer includes a second step portion partially covering the top surface of the first step portion. connection structure.
  • the lower conductive line includes a plurality of lower conductive lines
  • the upper conductive line includes a plurality of upper conductive lines
  • the lower conductive lines and and the upper conductive lines are combined with each other through the via hole to form a plurality of conductive coils.
  • the lower conductive lines include first lower conductive lines and second lower conductive lines extending in a column direction
  • the upper conductive lines include first upper conductive lines extending in a row direction
  • a digitizer comprising second upper conductive lines.
  • the conductive coils include: a first conductive coil formed by connecting the first upper conductive lines and the second lower conductive lines to each other; and a second conductive coil formed by connecting the first lower conductive lines and the second upper conductive lines to each other.
  • the base layer includes a bending region, and a bending axis of the bending region intersects the upper conductive line and is parallel to the lower conductive line.
  • the interlayer insulating structure partially covering the lower conductive line may be formed in a multi-layered step structure. Accordingly, even when the thickness of the lower conductive line is increased, it is possible to secure the connection reliability of the lower conductive line and the upper conductive line through the interlayer insulating structure. By increasing the contact area of the upper conductive line through the multi-layered staircase structure, it is possible to maintain a sufficient electrode connection structure even for repeated folding and bending.
  • the thickness of the lower conductive line may be sufficiently increased to increase the current passage. Accordingly, it is possible to provide a digitizer having high resolution and improved flexible characteristics through the amplification of electromagnetic induction by employing the electrode connection structure in the conductive coil of the digitizer.
  • FIG. 1 is a schematic cross-sectional view illustrating an electrode connection structure according to exemplary embodiments.
  • FIGS. 2 to 4 are schematic cross-sectional views for explaining a method of manufacturing an electrode connection structure according to example embodiments.
  • FIG. 5 is a schematic cross-sectional view illustrating a digitizer according to exemplary embodiments.
  • 6 and 7 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments.
  • FIG. 8 is a schematic plan view illustrating a digitizer according to exemplary embodiments.
  • Embodiments of the present invention provide an electrode connection structure including conductive lines having a multilayer structure and an interlayer insulating layer having a multilayer structure and having improved electrical connection reliability, and a method for manufacturing the same. Further, embodiments of the present invention provide an image display device including the electrode connection structure.
  • FIG. 1 is a schematic cross-sectional view illustrating an electrode connection structure according to exemplary embodiments.
  • the electrode connection structure may include a lower conductive line 110 and an upper conductive line 130 formed on a base layer 105 .
  • the lower conductive line 110 and the upper conductive line 130 may be separated in different layers with the interlayer insulating structure 120 interposed therebetween.
  • the substrate layer 105 is used to encompass a support layer or a film-type substrate for forming the conductive lines 110 and 130 and the interlayer insulating structure 120 .
  • the base layer 105 may include a polymer applicable to a flexible display.
  • the polymer include cyclic olefin polymer (COP), polyethylene terephthalate (PET), polyacrylate (PAR), polyetherimide (PEI), polyethylene naphthalate (PEN), polyphenylene sulfide (PPS), poly Allylate (polyallylate), polyimide (PI), cellulose acetate propionate (CAP), polyethersulfone (PES), cellulose triacetate (TAC), polycarbonate (PC), cyclic olefin copolymer (COC), poly Methyl methacrylate (PMMA), etc. are mentioned.
  • COP cyclic olefin polymer
  • PET polyethylene terephthalate
  • PAR polyacrylate
  • PEI polyetherimide
  • the base layer 105 may include polyimide to secure stable bending properties.
  • Each of the lower conductive line 110 and the upper conductive line 130 may include a low-resistance metal.
  • the lower conductive line 110 and the upper conductive line 130 are silver (Ag), gold (Au), copper (Cu), aluminum (Al), platinum (Pt), palladium (Pd), chromium ( Cr), titanium (Ti), tungsten (W), niobium (Nb), tantalum (Ta), vanadium (V), iron (Fe), manganese (Mn), cobalt (Co), nickel (Ni), zinc ( Zn), tin (Sn), molybdenum (Mo), calcium (Ca), or an alloy containing at least two of them.
  • the lower conductive line 110 and the upper conductive line 130 may include copper or a copper alloy to realize low resistance.
  • the interlayer insulating structure 120 may be formed on the upper surface of the base layer 105 to partially cover the lower conductive line 110 .
  • the interlayer insulating structure 120 may include an organic insulating material such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, or a polyimide-based resin, or an inorganic insulating material such as silicon oxide or silicon nitride.
  • the interlayer insulating structure 120 may be formed using an organic insulating material to improve flexible properties.
  • the interlayer insulating structure 120 may include a via hole 125 .
  • a top surface of the lower conductive line 110 may be at least partially exposed through the via hole 125 .
  • the upper surface of the lower conductive line 110 may be partially exposed through the via hole 125 .
  • the interlayer insulating structure 120 may have a multilayer structure including the first interlayer insulating layer 122 and the second interlayer insulating layer 124 .
  • the first interlayer insulating layer 122 corresponds to the lower interlayer insulating layer and may be formed on the base layer 105 to partially cover the lower conductive line 110 .
  • the first interlayer insulating layer 122 may contact a sidewall of the lower conductive line 110 and partially cover an upper surface of the lower conductive line 110 .
  • the first interlayer insulating layer 122 may include a first step portion 120a covering the upper surface of the lower conductive line 110 .
  • the sidewall of the first step portion 120a may be inclined at an angle of less than 90 degrees with respect to the upper surface of the lower conductive line 110 .
  • the inclination angle between the sidewall of the first step portion 120a and the upper surface of the lower conductive line 110 may be in the range of about 30 to 80 degrees.
  • the first step portion 120a may be formed along the periphery of the upper surface of the lower conductive line 110 in a planar direction to form the first portion 121 of the via hole 125 .
  • the second interlayer insulating layer 124 corresponds to the upper interlayer insulating layer and is formed on the first interlayer insulating layer 122 to partially cover the first step portion 120a.
  • the second interlayer insulating layer 124 may include a second step portion 120b formed on the first step portion 120a.
  • the sidewall of the second step portion 120b may be inclined at an angle of less than 90 degrees with respect to the upper surface of the lower conductive line 110 or the upper surface of the first step portion 120a.
  • the inclination angle between the sidewall of the second step portion 120b and the upper surface of the first step portion 120a may be in the range of about 30 to 80 degrees.
  • the second step portion 120b is formed along the upper surface of the lower conductive line 110 or the periphery of the first step portion 120a in a planar direction to form a second portion ( 123) can be formed.
  • the via hole 125 may include a first portion 121 and a second portion 123 that are sequentially formed from the upper surface of the lower conductive line 110 and communicate with each other integrally.
  • the diameter or width of the first portion 121 may be smaller than the diameter or width of the second portion 123 . Accordingly, the cross-section or sidewall of the via hole 125 may have a stepped shape.
  • the above-described metal or alloy may be filled in the via hole 125 to form the upper conductive line 130 electrically connected to the lower conductive line 110 .
  • the upper conductive line 130 may sufficiently fill the via hole 125 and at least partially cover the upper surface of the second step portion 120b of the second interlayer insulating layer 124 .
  • a contact 135 may be formed inside the via hole 125 .
  • the contact 135 may be a part of the upper conductive line 130 formed inside the via hole 125 , and may be formed as a member substantially integral with the upper conductive line 130 .
  • the thickness of the lower conductive line 110 may be 10 ⁇ m or more.
  • the thickness of the lower conductive line 110 may be 10 to 20 ⁇ m, or 10 to 15 ⁇ m.
  • the thickness of the interlayer insulating layer for electrical connection of the lower conductive line 110 formed to be relatively thick may also be increased.
  • the interlayer insulating layer is formed by, for example, a single coating process, the sidewall of the lower conductive line 110 may be exposed or the via hole 125 having a sufficient height may not be formed.
  • the insulating layer having a sufficient thickness for insulating the lower conductive line 110 may be formed by forming the interlayer insulating structure 120 having a multilayer structure.
  • a via hole 125 having a sufficient height and width for connection with the upper conductive line 130 may be formed.
  • the interlayer insulating structure 120 may have a multi-layered staircase structure including a first step portion 120a and a second step portion 120b each having inclined sidewalls. Accordingly, the contact area of the upper conductive line 130 or the contact 135 with the via hole 125 may be increased, and stable electrode connection reliability may be maintained.
  • the first height H1 of the first step portion 120a (eg, the distance between the upper surface of the lower conductive line 110 and the upper surface of the first step portion 120a) is the second The second height H2 of the second step portion 120b may be greater than (eg, a distance between the upper surface of the first step portion 120a and the upper surface of the second step portion 120b).
  • the height and area of the additional via hole 125 may be finely adjusted through the second step portion 120b.
  • the height of the above-described step portions 120a and 120b may be adjusted by forming the thickness of the first interlayer insulating layer 122 to be greater than the thickness of the second interlayer insulating layer 124 .
  • the thickness of the first interlayer insulating layer 122 may be about 7 to 10 ⁇ m, and the thickness of the second interlayer insulating layer 124 may be about 5 to 7 ⁇ m.
  • the first width W1 from the top edge of the lower conductive line 110 to the edge of the top surface of the first stepped part 120a exposed to the via hole 125 is the second stepped part exposed to the via hole 125 . It may be smaller than the second width W2 between the edge of the upper surface of 120b and the edge of the upper surface of the first step portion 120a.
  • a stable electrode connection structure may be realized by securing a sufficient contact area of the upper conductive line 130 through the via hole 125 .
  • the first width W1 and the second width W2 may be adjusted in a range of 2 to 300 ⁇ m.
  • the thickness of the upper conductive line 130 may be smaller than the thickness of the lower conductive line 110 .
  • the thickness of the upper conductive line 130 may be about 6 ⁇ m or less, preferably about 1 to 6 ⁇ m.
  • the width of the upper conductive line 130 By forming the width of the upper conductive line 130 to be relatively thin, it is possible to secure sufficient channel current or conductive coil current from the lower conductive line 110 while improving folding or bending characteristics.
  • the adhesion property to the via hole 125 having the above-described multi-layered step structure may be further improved.
  • a passivation layer 140 covering the upper conductive line 130 may be formed on the interlayer insulating structure 120 .
  • the passivation layer may include an organic insulating material or an inorganic insulating material substantially the same as or similar to the interlayer insulating structure 120 .
  • FIG. 2 to 4 are schematic cross-sectional views for explaining a method of manufacturing an electrode connection structure according to example embodiments. A detailed description of the structure and material described with reference to FIG. 1 will be omitted.
  • a lower conductive line 110 may be formed on the base layer 105 .
  • a lower conductive layer including the above-described metal or ligament may be formed on the upper surface of the base layer 105 .
  • the lower conductive layer may be patterned to have a predetermined width to form the lower conductive line 110 .
  • the lower conductive line 110 may be formed to a thickness of about 10 ⁇ m or more.
  • a first interlayer insulating layer 122 partially covering the lower conductive line 110 may be formed on the base layer 105 .
  • a first coating layer may be formed on the base layer 105 to completely cover the lower conductive line 110 .
  • the first coating layer is a first spin coating process using a photosensitive composition including a photosensitive resin such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, an imide-based resin, or a novolac-based resin. can be formed through a photosensitive composition including a photosensitive resin such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, an imide-based resin, or a novolac-based resin. can be formed through
  • a pre-baking (or soft baking) process may be performed at a temperature of about 80 to 110°C. Thereafter, an exposure process may be performed using a mask for forming the first portion 121 of the via hole 125 .
  • a post-baking process after the exposure process may be performed, for example, at a temperature of about 130 to 160°C.
  • the first coating layer may be partially removed through a developing process using an aqueous alkali solution to form the first portion 121 (eg, a first via hole) of the via hole 125 .
  • the first interlayer insulating layer 122 including the first step portion 120a and partially exposing the upper surface of the lower conductive line 110 may be formed.
  • the post-baking process may be performed for a longer time than the pre-baking process.
  • the pre-baking process may be performed for about 3 to 10 minutes
  • the post-baking process may be performed for about 20 to 30 minutes.
  • the post-baking process is performed for a sufficient time and temperature to prevent damage to the first step portion 120a when the second interlayer insulating layer 124 or the second portion 123 of the via hole 125, which will be described later, is formed. can do.
  • a second interlayer insulating layer 124 may be formed on the first interlayer insulating layer 122 .
  • the second coating layer may be formed by forming the above-described photosensitive composition on the first interlayer insulating layer 122 through a second spin coating process.
  • the second coating layer may be formed to fill the first portion 121 .
  • a pre-baking process may be performed at a temperature of about 80 to 110°C. Thereafter, an exposure process may be performed using a mask for forming the second portion 123 of the via hole 125 .
  • a post-baking process after the exposure process may be performed, for example, at a temperature of about 130 to 160°C.
  • the second coating layer may be partially removed through a developing process using an aqueous alkali solution to form a second portion 123 (eg, a second via hole) of the via hole 125 .
  • the second interlayer insulating layer 124 including the second step portion 120a and partially exposing the upper surface of the lower conductive line 110 may be formed.
  • a portion formed on the first portion 121 of the second coating layer may also be removed.
  • the first interlayer insulating layer 122 is in a cured state through the pre-baking and post-baking processes, the second portion 123 of the via hole 125 without damaging the first step portion 120a. can form.
  • the first part 121 and the second part 123 may be merged to form a via hole 125 .
  • the interlayer insulating structure 120 having a multi-layer staircase structure including the first step portion 120a and the second step portion 120b may be formed.
  • the post-baking process may be performed for a longer time than the pre-baking process.
  • the pre-baking process may be performed for about 3 to 10 minutes
  • the post-baking process may be performed for about 20 to 30 minutes.
  • the first rotation speed of the first spin coating process for forming the first interlayer insulating layer 122 is the second rotation speed of the second spin coating process for forming the second interlayer insulating layer 124 . may be less than the speed.
  • the first rotation speed of the first spin coating process may be adjusted to about 300 to 500 rpm
  • the second rotation speed of the second spin coating process may be adjusted to about 600 to 900 rpm.
  • the height of the first step portion 120a is sufficiently increased by controlling the spin coating rotation speed, and the width of the via hole 125 is expanded through the second step portion 120b to lower and upper conductive lines.
  • the connection reliability between the devices 110 and 130 may be improved.
  • a lower conductive layer filling the via hole 125 may be formed on the second interlayer insulating layer 124 . Thereafter, the lower conductive layer may be patterned to have a predetermined width to form an upper conductive line 130 including a contact 135 in contact with the lower conductive line 110 through a via hole 125 .
  • FIG. 5 is a schematic cross-sectional view illustrating a digitizer according to exemplary embodiments.
  • 6 and 7 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments.
  • FIG. 5 is a cross-sectional view taken along the line I-I' shown in FIG. 6 in the thickness direction.
  • two directions parallel to and intersecting with the upper surface of the digitizer 100 or the base layer 105 are defined as a first direction and a second direction.
  • first direction and the second direction may cross each other perpendicularly.
  • the first direction may correspond to a width direction, a row direction, or an X-direction of the digitizer 100 .
  • the second direction may correspond to a longitudinal direction, a column direction, or a Y-direction of the digitizer 100 .
  • the digitizer 100 may include an electrode connection structure according to the exemplary embodiments described with reference to FIG. 1 .
  • the digitizer 100 may include a lower conductive line 110 and an upper conductive line 130 formed on the base layer 105 .
  • the lower conductive line 110 and the upper conductive line 130 may be separated in different layers with the interlayer insulating structure 120 interposed therebetween.
  • the digitizer 100 may include a first conductive coil 50 (refer to FIG. 6 ) and a second conductive coil 70 (refer to FIG. 7 ).
  • the first conductive coil 50 and the second conductive coil 70 may be defined by combining the lower conductive line 110 and the upper conductive line 130 by the contacts 135 .
  • the lower conductive line 110 may include a first lower conductive line 112 (see FIG. 7 ) and a second lower conductive line 114 (see FIG. 6 ).
  • the upper conductive line 130 may include a first upper conductive line 132 (see FIG. 6 ) and a second upper conductive line 134 (see FIG. 7 ).
  • the first lower conductive line 112 and the second lower conductive line 114 may extend in the second direction.
  • the first upper conductive line 132 and the second upper conductive line 134 may extend in a first direction.
  • the first upper conductive line 132 of the upper conductive line 130 and the second lower conductive line 114 of the lower conductive line 110 are coupled to each other to form a first conductive coil 50 . can form.
  • the first upper conductive line 132 and the second lower conductive line 114 may together form a first conductive coil 50 to serve as a sensing line for an input pen through electromagnetic induction.
  • first upper conductive line 132 and the second lower conductive line 114 may be electrically connected to each other through the first contact 135a.
  • a plurality of first upper conductive lines 132 and a plurality of second lower conductive lines 114 are electrically connected to each other through a plurality of first contacts 135a in one first conductive coil 50 .
  • a plurality of conductive loops may be included. For example, four first conductive loops may be included in one first conductive coil 50 .
  • the first conductive loops may have different sizes or areas in a planar direction.
  • the first contact 135a may pass through the interlayer insulating structure 120 to be formed substantially integrally with the first upper conductive line 132 .
  • a first input line 113 and a first output line 115 may be connected to any one of the first conductive loops.
  • the first input line 113 may be connected to an innermost first conductive loop among the first conductive loops.
  • the first output line 115 may be connected to an outermost first conductive loop among the first conductive loops.
  • the current input from the first input line 113 may alternately cycle through the lower conductive line 110 and the upper conductive line 130 through the first conductive loops, and may be discharged through the first output line 115 . have.
  • the first input line 113 and the first output line 115 may be included in the lower conductive line 110 .
  • the lower conductive line 110 may include a first internal connection line 114a.
  • adjacent first conductive loops may be connected by a first internal connection line 114a.
  • the first lower conductive line 112 of the lower conductive line 110 and the second upper conductive line 134 of the upper conductive line 130 are coupled to each other to form a second conductive coil 70 . can form.
  • the first lower conductive line 112 and the second upper conductive line 134 may be provided together as a sensing line for an input pen through electromagnetic induction by forming a second conductive coil 70 together.
  • first lower conductive line 112 and the second upper conductive line 134 may be electrically connected to each other through the second contact 135b.
  • a plurality of first lower conductive lines 112 and a plurality of second upper conductive lines 134 are electrically connected to each other through a plurality of second contacts 135b in one second conductive coil 70 .
  • a plurality of conductive loops may be included. For example, four second conductive loops may be included in one second conductive coil 70 .
  • the second conductive loops may have different sizes or areas in a planar direction.
  • the second contact 135b may pass through the interlayer insulating structure 120 to be formed substantially integrally with the second upper conductive line 134 .
  • a second input line 117 and a second output line 119 may be connected to any one of the second conductive loops.
  • the second input line 117 may be connected to an innermost second conductive loop among the second conductive loops.
  • the second output line 119 may be connected to an outermost second conductive loop among the second conductive loops.
  • the current input from the second input line 117 may alternately circulate through the lower conductive line 110 and the upper conductive line 130 through the second conductive loops, and may be discharged through the second output line 119 . have.
  • the second input line 117 and the second output line 119 may be included in the lower conductive line 110 .
  • the upper conductive line 130 may further include an external connection line 134a.
  • the second input line 117 and the second output line 119 may be connected through the second conductive loop and the second contact 135b by the external connection line 134a.
  • the external connection line 134a may be connected to two different second conductive coils.
  • the output line 119 connected to one of the second conductive coils 70 may be connected to the input line 117 of the other second conductive coil 70 through an external connection line 134a.
  • the upper conductive line 130 may further include a second internal connection line 134b.
  • a second internal connection line 134b adjacent second conductive loops in the second conductive coil 70 may be connected to each other by the second internal connection line 134b.
  • 6 and 7 show that four conductive loops are included in one conductive coil, but the number of conductive loops in the conductive coil may be adjusted in consideration of the size and resolution of the image display device.
  • each of the first conductive coil 50 and the second conductive coil 70 may include a plurality of conductive loops having different sizes.
  • the strength of the magnetic field generated through the digitizer 100 may be sufficiently increased, so that, for example, energy transfer to the input pen in contact with the window surface of the image display apparatus may be efficiently enhanced.
  • the thickness of the lower conductive line 110 may be greater than the thickness of the upper conductive line 130 .
  • the upper conductive line 130 may extend in a first direction (eg, a row direction or a width direction) and intersect the bending axis.
  • the upper conductive line 130 may be perpendicular to the bending axis.
  • the lower conductive line 110 may extend in the second direction (column direction or longitudinal direction) and may be substantially parallel to the bending axis.
  • the thickness of the upper conductive line 130 through which bending stress is easily transmitted as it intersects the bending axis crack prevention in the conductive line may be reduced or suppressed.
  • the first lower conductive line 110 that is parallel to the bending axis and is relatively free from bending stress is formed to have a large thickness, and thus a sufficient electromagnetic induction effect may be realized by expanding a current path through the conductive coil.
  • the contact 135 may be formed in the interlayer insulating structure 120 including the via hole 125 having a multi-layered step structure. Accordingly, even when the thickness of the lower conductive line 110 is increased, it is possible to secure stable connection reliability with the upper conductive line 130 while maintaining a predetermined insulating property.
  • FIG. 8 is a schematic plan view illustrating a digitizer according to exemplary embodiments. For convenience of description, the detailed structure/configuration of the conductive coil is omitted in FIG. 8 .
  • a plurality of first conductive coils 50 and second conductive coils 70 may be arranged on the upper surface of the base layer 105 .
  • the first conductive coil 50 may extend in the first direction or the row direction.
  • the plurality of first conductive coils 50 may be arranged along the second direction or the column direction.
  • first conductive coils 50 - 1 to 50 - n may be sequentially arranged along the second direction (n is a natural number).
  • the second conductive coil 70 may extend in the second direction or the column direction.
  • the plurality of second conductive coils 70 may be arranged along the first direction or the row direction.
  • m second conductive coils 70 - 1 to 70 - m may be sequentially arranged in the first direction.
  • a bending area BA may be included in the central portion of the base layer 105 .
  • a bending axis 80 extending in the second direction may be positioned in the bending area BA.
  • the digitizer 100 according to example embodiments may be bent or folded around the bending axis 80 .
  • the thickness of the upper conductive line 130 intersecting the bending axis 80 may be relatively small. Accordingly, it is possible to prevent cracking of the upper conductive layer 130 to which bending stress is directly applied and to increase flexibility.
  • the thickness of the lower conductive line 110 parallel to the bending axis 80 and having a relatively small bending stress may be increased to reduce resistance and improve the efficiency of generating a magnetic field through the conductive coil.
  • the stable electrical connection of the conductive coils 50 and 70 is maintained during repeated folding or bending to generate desired electromagnetic waves. can be implemented.
  • An electrode connection structure having the structure shown in FIG. 1 was formed. Specifically, a Cu lower conductive line having a thickness of 12 ⁇ m was formed on a polyimide substrate having a thickness of 10 ⁇ m.
  • an interlayer insulating structure including a via hole and including a first interlayer insulating layer and a second interlayer insulating layer sequentially was formed using an acrylic organic photosensitive material.
  • a Cu upper conductive line (thickness: 6 ⁇ m) was formed to fill the via hole and connected to the lower conductive line.
  • the resistance value was not measured because disconnection occurred due to lifting or cracking of the upper conductive line.

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Abstract

전극 접속 구조는 기재층, 기재층의 상면 상에 배치된 하부 도전 라인, 기재층의 상면 상에 형성되고 하부 도전 라인의 상면을 노출시키며 복층 계단 구조를 갖는 비아 홀을 포함하는 층간 절연 구조, 및 층간 절연 구조 상에 배치되어 비아 홀을 통해 하부 도전 라인과 전기적으로 연결되는 상부 도전 라인을 포함한다. 층간 절연 구조를 통해 도전 라인들 사이의 접속 신뢰성을 향상시킬 수 있다.

Description

전극 접속 구조, 이의 제조 방법 및 이를 포함하는 디지타이저
본 발명은 전극 접속 구조, 이의 제조 방법 및 이를 포함하는 디지타이저에 관한 것이다. 보다 상세하게는, 복층 도전 구조를 포함하는 전극 접속 구조, 이의 제조 방법 및 이를 포함하는 디지타이저에 관한 것이다.
최근, 화상 표시 장치에 각종 센싱 기능 및 통신 기능이 결합되어, 예를 들면 스마트폰 형태로 구현되고 있다. 예를 들면, 상기 화상 표시 장치의 표시 패널 상에 터치 패널 또는 터치 센서가 부착되어 윈도우 면에 표시되는 메뉴를 선택하여 정보 입력 기능이 함께 구현된 전자 기기들이 개발되고 있다.
또한, 한국등록특허 제10-1750564호에 개시된 바와 같이, 화상 표시 장치의 배면부 측으로 전자기 방식에 의해 아날로그 좌표 정보를 디지털 신호로 변환시키는 디지타이저가 배치되고 있다,
상기 디지타이저는 층간 절연층을 사이에 두고 서로 연결된 복층 구조의 도전 라인들을 포함할 수 있다. 저저항을 통한 충분한 전류 세기의 확보를 위해서는 도전 라인의 두께를 증가시키는 것이 바람직할 수 있다. 이 경우, 층간 절연층의 두께도 함께 증가될 수 있다.
층간 절연층의 두께가 증가되는 경우, 도전 라인들의 상호 접속을 위한 비아 홀 혹은 콘택 홀의 형성이 원하는 형상 및 신뢰성을 갖도록 형성되지 않을 수 있다. 또한, 디지타이저의 두께 증가에 따라 폴딩 특성 또는 유연성이 저하되며, 도전 라인의 접속 특성 역시 열화될 수 있다.
본 발명의 일 과제는 향상된 기계적, 전기적 신뢰성을 갖는 전극 접속 구조를 제공하는 것이다.
본 발명의 일 과제는 향상된 기계적, 전기적 신뢰성을 갖는 전극 접속 구조의 제조 방법을 제공하는 것이다.
본 발명의 일 과제는 향상된 기계적, 전기적 신뢰성을 갖는 전극 접속 구조를 포함하는 디지타이저를 제공하는 것이다.
1. 기재층; 상기 기재층의 상면 상에 배치된 하부 도전 라인; 상기 기재층의 상기 상면 상에 형성되고, 상기 하부 도전 라인의 상면을 노출시키며 복층 계단 구조를 갖는 비아 홀을 포함하는 층간 절연 구조; 및 상기 층간 절연 구조 상에 배치되어 상기 비아 홀을 통해 상기 하부 도전 라인과 전기적으로 연결되는 상부 도전 라인을 포함하는, 전극 접속 구조.
2. 위 1에 있어서, 상기 층간 절연 구조는 상기 기재층의 상기 상면으로부터 순차적으로 형성된 제1 층간 절연층 및 제2 층간 절연층을 포함하고,
상기 제1 층간 절연층은 상기 하부 도전 라인의 상기 상면의 주변부를 덮는 제1 계단부를 포함하고, 상기 제2 층간 절연층은 상기 제1 계단부의 상면을 부분적으로 덮는 제2 계단부를 포함하는, 전극 접속 구조.
3. 위 2에 있어서, 상기 비아 홀은 상기 제1 계단부에 의해 정의되는 제1 부분 및 상기 제2 계단부에 의해 정의되며 상기 제1 부분보다 확장된 폭을 갖는 제2 부분을 포함하는, 전극 접속 구조.
4. 위 2에 있어서, 상기 제1 계단부 및 상기 제2 계단부는 각각 상기 하부 도전 라인의 상기 상면에 대해 경사진 측벽을 갖는, 전극 접속 구조.
5. 위 2에 있어서, 상기 하부 도전 라인의 상면 및 상기 제1 계단부의 상면 사이의 높이는 상기 제1 계단부의 상면 및 상기 제2 계단부의 상면 사이의 높이보다 큰, 전극 접속 구조.
6. 위 1에 있어서, 상기 하부 도전 라인의 두께는 상기 상부 도전 라인의 두께보다 큰, 전극 접속 구조.
7. 위 1에 있어서, 상기 하부 도전 라인의 두께는 10㎛ 이상인, 전극 접속 구조.
8. 위 1에 있어서, 상기 하부 도전 라인 및 상기 상부 도전 라인은 서로 교차하는 방향으로 연장하는, 전극 접속 구조.
9. 기재층 상에 하부 도전 라인을 형성하는 단계; 상기 기재층 상에 상기 하부 도전 라인을 덮는 제1 코팅층을 형성하는 단계; 상기 제1 코팅층을 패터닝하여 상기 하부 도전 라인의 상면을 노출시키는 제1 비아 홀을 포함하는 제1 층간 절연층을 형성하는 단계; 상기 제1 층간 절연층 상에 상기 제1 비아 홀을 채우는 제2 코팅층을 형성하는 단계; 상기 제2 코팅층을 패터닝하여 상기 하부 도전 라인의 상면을 노출시키며 상기 제1 비아 홀보다 확장된 폭을 갖는 제2 비아 홀을 포함하는 제2 층간 절연층을 형성하는 단계; 및 상기 제2 층간 절연층 상에 상기 제1 비아 홀 및 상기 제2 비아 홀을 채우며 상기 하부 도전 라인과 연결되는 상부 도전 라인을 형성하는 단계를 포함하는, 전극 접속 구조의 제조 방법.
10. 위 9에 있어서, 상기 제1 층간 절연층을 형성하는 단계는 상기 제2 코팅층을 형성하기 전에 상기 제1 코팅층을 프리-베이킹 및 포스트-베이킹하는 것을 포함하는, 전극 접속 구조의 제조 방법.
11. 위 10에 있어서, 상기 포스트-베이킹은 상기 프리-베이킹보다 높은 온도에서 긴 시간동안 수행되는, 전극 접속 구조의 제조 방법.
12. 위 11에 있어서, 상기 프리-베이킹 및 상기 포스트-베이킹 사이에 노광 공정을 수행하는 것을 더 포함하는, 전극 접속 구조의 제조 방법.
13. 위 9에 있어서, 상기 제1 코팅층을 형성하는 단계는 제1 회전 속도로 제1 스핀 코팅 공정을 수행하는 것을 포함하고, 상기 제2 코팅층을 형성하는 단계는 제2 회전 속도로 제2 스핀 코팅 공정을 수행하는 것을 포함하는, 전극 접속 구조의 제조 방법.
14. 위 13에 있어서, 상기 제1 회전 속도는 상기 제2 회전 속도보다 작은, 전극 접속 구조의 제조 방법.
15. 상술한 실시예들에 따른 전극 접속 구조를 포함하고, 상기 하부 도전 라인은 복수의 하부 도전 라인들을 포함하고, 상기 상부 도전 라인은 복수의 상부 도전 라인들을 포함하며, 상기 하부 도전 라인들 및 상기 상부 도전 라인들이 상기 비아 홀을 통해 서로 조합되어 복수의 도전 코일들을 형성하는, 디지타이저.
16. 위 15에 있어서, 상기 하부 도전 라인들은 열 방향으로 연장하는 제1 하부 도전 라인들 및 제2 하부 도전 라인들을 포함하고, 상기 상부 도전 라인들은 행 방향으로 연장하는 제1 상부 도전 라인들 및 제2 상부 도전 라인들을 포함하는, 디지타이저.
17. 위 16에 있어서, 상기 도전 코일들은 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들이 서로 연결되어 형성된 제1 도전 코일; 및 상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들이 서로 연결되어 형성된 제2 도전 코일을 포함하는, 디지타이저.
18. 위 15에 있어서, 상기 기재층은 벤딩 영역을 포함하고, 상기 벤딩 영역의 벤딩 축은 상기 상부 도전 라인과 교차하며, 상기 하부 도전 라인과 평행한, 디지타이저.
본 발명의 실시예들에 따르는 전극 접속 구조에 있어서, 하부 도전 라인을 부분적으로 덮는 층간 절연 구조를 복층 계단 구조로 형성할 수 있다. 이에 따라, 하부 도전 라인의 두께가 증가되는 경우에도 층간 절연 구조를 통한 하부 도전 라인 및 상부 도전 라인의 접속 신뢰성을 확보할 수 있다. 상기 복층 계단 구조를 통해 상부 도전 라인의 접촉 면적을 증가시켜 반복적인 폴딩, 벤딩에도 충분한 전극 접속 구조를 유지할 수 있다.
상기 층간 절연 구조를 활용하여, 하부 도전 라인의 두께를 충분히 증가시켜 전류 통로를 증가시킬 수 있다. 이에 따라, 상기 전극 접속 구조를 디지타이저의 도전 코일에 채용하여 전자기 유도 현상을 증폭을 통한 고해상도 및 향상된 플렉시블 특성을 갖는 디지타이저가 제공될 수 있다.
도 1은 예시적인 실시예들에 따른 전극 접속 구조를 나타내는 개략적인 단면도이다.
도 2 내지 도 4는 예시적인 실시예들에 따른 전극 접속 구조의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 5는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 6 및 도 7은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다.
도 8은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다.
본 발명의 실시예들은 복층 구조의 도전 라인들 및 복층 구조의 층간 절연층을 포함하며 향상된 전기적 접속 신뢰성을 갖는 전극 접속 구조 및 이의 제조 방법을 제공한다. 또한, 본 발명의 실시예들은 상기 전극 접속 구조를 포함하는 화상 표시 장치를 제공한다.
이하 도면을 참고하여, 본 발명의 실시예들을 보다 구체적으로 설명하도록 한다. 다만, 본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술한 발명의 내용과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 예시적인 실시예들에 따른 전극 접속 구조를 나타내는 개략적인 단면도이다.
도 1을 참조하면, 상기 전극 접속 구조는 기재층(105) 상에 형성된 하부 도전 라인(110) 및 상부 도전 라인(130)을 포함할 수 있다. 하부 도전 라인(110) 및 상부 도전 라인(130)은 층간 절연 구조(120)를 사이에 두고 서로 다른 층에 분리될 수 있다.
기재층(105)은 도전 라인들(110, 130) 및 층간 절연 구조(120)의 형성을 위한 지지층 또는 필름 타입 기재를 포괄하는 의미로 사용된다. 예를 들면, 기재층(105)은 플레시블 디스플레이에 적용 가능한 고분자를 포함할 수 있다. 상기 고분자의 예로서, 환형올레핀중합체(COP), 폴리에틸렌테레프탈레이트(PET), 폴리아크릴레이트(PAR), 폴리에테르이미드(PEI), 폴리에틸렌나프탈레이트(PEN), 폴리페닐렌설파이드(PPS), 폴리알릴레이트(polyallylate), 폴리이미드(PI), 셀룰로오스 아세테이트 프로피오네이트(CAP), 폴리에테르술폰(PES), 셀룰로오스 트리아세테이트(TAC), 폴리카보네이트(PC), 환형올레핀공중합체(COC), 폴리메틸메타크릴레이트(PMMA) 등을 들 수 있다.
바람직하게는, 기재층(105)은 안정적인 벤딩 특성 확보를 위해 폴리이미드를 포함할 수 있다.
하부 도전 라인(110) 및 상부 도전 라인(130)은 각각 저저항 금속을 포함할 수 있다. 예를 들면, 하부 도전 라인(110) 및 상부 도전 라인(130)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 니오븀(Nb), 탄탈륨(Ta), 바나듐(V), 철(Fe), 망간(Mn), 코발트(Co), 니켈(Ni), 아연(Zn), 주석(Sn), 몰리브덴(Mo), 칼슘(Ca) 또는 이들 중 적어도 2 이상을 함유하는 합금을 포함할 수 있다.
바람직하게는, 하부 도전 라인(110) 및 상부 도전 라인(130)은 저저항 구현을 위해 구리 혹은 구리 합금을 포함할 수 있다.
층간 절연 구조(120)는 기재층(105) 상면 상에 형성되어 하부 도전 라인(110)을 부분적으로 덮을 수 있다. 층간 절연 구조(120)는 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 층간 절연 구조(120)는 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.
층간 절연 구조(120)는 비아 홀(125)을 포함할 수 있다. 비아 홀(125)을 통해 하부 도전 라인(110)의 상면이 적어도 부분적으로 노출될 수 있다. 일 실시예에 있어서, 비아 홀(125)을 통해 하부 도전 라인(110)의 상면이 부분적으로 노출될 수 있다.
예시적인 실시예들에 따르면, 층간 절연 구조(120)는 제1 층간 절연층(122) 및 제2 층간 절연층(124)을 포함하는 복층 구조를 가질 수 있다.
제1 층간 절연층(122)은 하부 층간 절연층에 해당되며, 기재층(105) 상에 형성되어 하부 도전 라인(110)을 부분적으로 덮을 수 있다. 예를 들면, 제1 층간 절연층(122)은 하부 도전 라인(110)의 측벽과 접촉하며, 하부 도전 라인(110)의 상면을 부분적으로 덮을 수 있다.
제1 층간 절연층(122)은 하부 도전 라인(110)의 상면을 덮는 제1 계단부(120a)를 포함할 수 있다. 제1 계단부(120a)의 측벽은 하부 도전 라인(110)의 상면에 대해 90도 미만의 각도로 경사질 수 있다. 예를 들면, 제1 계단부(120a)의 측벽 및 하부 도전 라인(110)의 상면 사이의 경사각은 약 30 내지 80도 범위일 수 있다.
일부 실시예들에 있어서, 제1 계단부(120a)는 평면 방향에서 하부 도전 라인(110)의 상면의 주변부를 따라 형성되어 비아 홀(125)의 제1 부분(121)을 형성할 수 있다.
제2 층간 절연층(124)은 상부 층간 절연층에 해당되며, 제1 층간 절연층(122) 상에 형성되어, 제1 계단부(120a)를 부분적으로 덮을 수 있다. 제2 층간 절연층(124)은 제1 계단부(120a) 상에 형성된 제2 계단부(120b)를 포함할 수 있다.
제2 계단부(120b)의 측벽은 하부 도전 라인(110)의 상면 또는 제1 계단부(120a)의 상면에 대해 90도 미만의 각도로 경사질 수 있다. 예를 들면, 제2 계단부(120b)의 측벽 및 제1 계단부(120a)의 상면 사이의 경사각은 약 30 내지 80도 범위일 수 있다.
일부 실시예들에 있어서, 제2 계단부(120b)는 평면 방향에서 하부 도전 라인(110)의 상면 또는 제1 계단부(120a)의 주변부를 따라 형성되어 비아 홀(125)의 제2 부분(123)을 형성할 수 있다.
상술한 바와 같이, 비아 홀(125)은 하부 도전 라인(110)의 상면으로부터 순차적으로 형성되어 서로 일체로 연통되는 제1 부분(121) 및 제2 부분(123)을 포함할 수 있다.
제1 부분(121)의 직경 또는 너비는 제2 부분(123)의 직경 또는 너비보다 작을 수 있다. 이에 따라, 비아 홀(125)의 단면 또는 측벽은 계단 형상을 가질 수 있다.
비아 홀(125) 내부에는 상술한 금속 또는 합금이 충진되어, 하부 도전 라인(110)과 전기적으로 연결되는 상부 도전 라인(130)이 형성될 수 있다. 상부 도전 라인(130)은 비아 홀(125)을 충분히 채우며 제2 층간 절연층(124)의 제2 계단부(120b)의 상면을 적어도 부분적으로 덮을 수 있다.
비아 홀(125) 내부에는 콘택(135)이 형성될 수 있다. 콘택(135)은 비아 홀(125) 내부에 형성된 상부 도전 라인(130)의 부분일 수 있으며, 상부 도전 라인(130)과 실질적으로 일체의 부재로 형성될 수 있다.
일부 실시예들에 있어서, 하부 도전 라인(110)의 두께는 10㎛ 이상일 수 있다. 예를 들면, 하부 도전 라인(110)의 두께는 10 내지 20㎛, 또는 10 내지 15㎛일 수 있다.
상술한 바와 같이, 상대적으로 두껍게 형성된 하부 도전 라인(110)의 전기적 접속을 위한 층간 절연층의 두께도 증가될 수 있다. 상기 층간 절연층을 예를 들면, 단일 코팅 공정으로 형성하는 경우 하부 도전 라인(110)의 측벽이 노출되거나, 충분한 높이의 비아 홀(125)이 형성되지 않을 수 있다.
그러나, 상술한 예시적인 실시예들에 따르면, 복층 구조의 층간 절연 구조(120)를 형성하여 하부 도전 라인(110)의 절연을 위한 충분한 두께의 절연층을 형성할 수 있다. 또한, 상부 도전 라인(130)과의 접속을 위한 충분한 높이 및 너비의 비아 홀(125)을 형성할 수 있다.
또한, 층간 절연 구조(120)는 각각 경사진 측벽을 갖는 제1 계단부(120a) 및 제2 계단부(120b)를 포함하는 복층 계단 구조를 가질 수 있다. 이에 따라, 상부 도전 라인(130) 또는 콘택(135)의 비아 홀(125)과의 접촉 면적을 증가시키며 안정적인 전극 접속 신뢰성을 유지할 수 있다.
일부 실시예들에 있어서, 제1 계단부(120a)의 제1 높이(H1)(예를 들면, 하부 도전 라인(110)의 상면 및 제1 계단부(120a)의 상면 사이의 거리)는 제2 계단부(120b)의 제2 높이(H2)(예를 들면, 제1 계단부(120a)의 상면 및 제2 계단부(120b)의 상면 사이의 거리)보다 클 수 있다.
이에 따라, 제1 계단부(120a)를 통해 충분한 비아 홀(125)의 높이 및 면적을 확보한 후 제2 계단부(120b)를 통해 추가적인 비아 홀(125)의 높이 및 면적을 미세 조절할 수 있다.
일 실시예에 있어서, 제1 층간 절연층(122)의 두께를 제2 층간 절연층(124)의 두께보다 크게 형성하여 상술한 계단부들(120a, 120b)의 높이를 조절할 수 있다.
예를 들면, 제1 층간 절연층(122)의 두께는 약 7 내지 10㎛, 제2 층간 절연층(124)의 두께는 약 5 내지 7㎛일 수 있다.
하부 도전 라인(110)의 상면 모서리에서 비아 홀(125)에 노출된 제1 계단부(120a)의 상면의 모서리까지의 제1 너비(W1)는 비아 홀(125)에 노출된 제2 계단부(120b)의 상면의 모서리 및 제1 계단부(120a)의 상면의 모서리 사이의 제2 너비(W2)보다 작을 수 있다.
이에 따라, 비아 홀(125)을 통한 충분한 상부 도전 라인(130)의 접촉 면적을 확보하여 안정적인 전극 접속 구조를 구현할 수 있다.
예를 들면, 제1 너비(W1) 및 제2 너비(W2)는 2 내지 300㎛ 범위에서 조절될 수 있다.
일부 실시예들에 있어서, 상부 도전 라인(130)의 두께는 하부 도전 라인(110)의 두께보다 작을 수 있다. 예를 들면, 상부 도전 라인(130)의 두께는 약 6㎛ 이하일 수 있으며, 바람직하게는 약 1 내지 6㎛일 수 있다.
상부 도전 라인(130)의 너비를 상대적으로 얇게 형성하여, 하부 도전 라인(110)으로부터 충분한 채널 전류 혹은 도전 코일 전류를 확보하면서, 폴딩 또는 벤딩 특성을 향상시킬 수 있다. 또한, 박막 형태의 상부 도전 라인(130)을 활용하여 상술한 복층 계단 구조의 비아 홀(125)에의 밀착 특성이 보다 증진될 수 있다.
층간 절연 구조(120) 상에는 상부 도전 라인(130)을 덮는 패시베이션 층(140)이 형성될 수 있다. 예를 들면, 패시베이션 층은 층간 절연 구조(120)와 실질적으로 동일하거나 유사한 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다.
도 2 내지 도 4는 예시적인 실시예들에 따른 전극 접속 구조의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 1을 참조로 설명한 구조 및 재질에 대한 상세한 설명은 생략된다.
도 2를 참조하면, 기재층(105) 상에 하부 도전 라인(110)을 형성할 수 있다.
예를 들면, 기재층(105)의 상면 상에 상술한 금속 또는 합근을 포함하는 하부 도전막을 형성할 수 있다. 상기 하부 도전막을 소정의 너비로 패터닝하여 하부 도전 라인(110)을 형성할 수 있다.
상술한 바와 같이, 하부 도전 라인(110)은 약 10㎛ 이상의 두께로 형성될 수 있다.
도 3을 참조하면, 기재층(105) 상에 하부 도전 라인(110)을 부분적으로 덮는 제1 층간 절연층(122)을 형성할 수 있다.
예를 들면, 기재층(105) 상에 하부 도전 라인(110)을 전체적으로 덮도록 제1 코팅층을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 제1 코팅층은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 이미드계 수지, 노볼락계 수지 등과 같은 감광성 수지를 포함하는 감광성 조성물을 사용하여 제1 스핀 코팅 공정을 통해 형성될 수 있다.
상기 제1 코팅층에 대해 예를 들면, 약 80 내지 110℃의 온도에서 프리-베이킹(pre-baking)(또는 소프트 베이킹) 공정을 수행할 수 있다. 이후, 비아 홀(125)의 제1 부분(121) 형성을 위한 마스크를 사용하여 노광 공정을 수행할 수 있다
일부 실시예들에 있어서, 상기 노광 공정 이후 포스트-베이킹 공정을 예를 들면, 약 130 내지 160℃의 온도에서 수행할 수 있다.
이후, 예를 들면 알칼리 수용액을 사용한 현상 공정을 통해 상기 제1 코팅층을 부분적으로 제거하여 비아 홀(125)의 제1 부분(121)(예를 들면, 제1 비아 홀)을 형성할 수 있다. 이에 따라, 제1 계단부(120a)를 포함하며 하부 도전 라인(110)의 상면을 부분적으로 노출시키는 제1 층간 절연층(122)을 형성할 수 있다.
일 실시예에 있어서, 상기 포스트-베이킹 공정은 상기 프리-베이킹 공정보다 긴 시간동안 수행될 수 있다. 예를 들면, 상기 프리-베이킹 공정은 약 3 내지 10분, 상기 포스트-베이킹 공정은 약 20 내지 30분간 수행될 수 있다.
상기 포스트-베이킹 공정을 충분한 시간 및 온도로 수행하여, 후술하는 제2 층간 절연층(124) 혹은 비아 홀(125)의 제2 부분(123) 형성 시 제1 계단부(120a)의 손상을 방지할 수 있다.
도 4를 참조하면, 제1 층간 절연층(122) 상에 제2 층간 절연층(124)을 형성할 수 있다.
예를 들면, 제1 층간 절연층(122) 상에 상술한 감광성 조성물을 제2 스핀 코팅 공정을 통해 형성하여 제2 코팅층을 형성할 수 있다. 상기 제2 코팅층은 제1 부분(121)을 채우도록 형성될 수 있다.
상기 제2 코팅층에 대해 예를 들면, 약 80 내지 110℃의 온도에서 프리-베이킹 공정을 수행할 수 있다. 이후, 비아 홀(125)의 제2 부분(123) 형성을 위한 마스크를 사용하여 노광 공정을 수행할 수 있다
일부 실시예들에 있어서, 상기 노광 공정 이후 포스트-베이킹 공정을 예를 들면, 약 130 내지 160℃의 온도에서 수행할 수 있다.
이후, 예를 들면 알칼리 수용액을 사용한 현상 공정을 통해 상기 제2 코팅층을 부분적으로 제거하여 비아 홀(125)의 제2 부분(123)(예를 들면, 제2 비아 홀)을 형성할 수 있다. 이에 따라, 제2 계단부(120a)를 포함하며 하부 도전 라인(110)의 상면을 부분적으로 노출시키는 제2 층간 절연층(124)을 형성할 수 있다.
상기 현상 공정에서 상기 제2 코팅층의 제1 부분(121)에 형성된 부분도 함께 제거될 수 있다. 상술한 바와 같이, 제1 층간 절연층(122)은 프리-베이킹 및 포스트-베이킹 공정을 통해 경화된 상태이므로 제1 계단부(120a)의 손상 없이 비아 홀(125)의 제2 부분(123)을 형성할 수 있다.
이에 따라, 제1 부분(121) 및 제2 부분(123)이 병합되어 비아 홀(125)이 형성될 수 있다. 또한, 제1 계단부(120a) 및 제2 계단부(120b)를 포함하는 복층 계단 구조의 층간 절연 구조(120)가 형성될 수 있다.
제2 층간 절연층(124) 형성 시에도 상기 포스트-베이킹 공정은 상기 프리-베이킹 공정보다 긴 시간동안 수행될 수 있다. 예를 들면, 상기 프리-베이킹 공정은 약 3 내지 10분, 상기 포스트-베이킹 공정은 약 20 내지 30분간 수행될 수 있다.
일부 실시예들에 있어서, 제1 층간 절연층(122) 형성을 위한 상기 제1 스핀 코팅 공정의 제1 회전 속도는 제2 층간 절연층(124) 형성을 위한 제2 스핀 코팅 공정의 제2 회전 속도보다 작을 수 있다.
예를 들면, 상기 제1 스핀 코팅 공정의 제1 회전 속도는 약 300 내지 500rpm, 상기 제2 스핀 코팅 공정의 제2 회전 속도는 약 600 내지 900 rpm으로 조절될 수 있다.
상술한 바와 같이, 스핀 코팅 회전 속도를 조절하여 제1 계단부(120a)의 높이를 충분히 증가시키고, 제2 계단부(120b)를 통해 비아 홀(125)의 너비를 확장하여 하부 및 상부 도전 라인들(110, 130) 사이의 접속 신뢰성이 향상될 수 있다.
다시, 도 1을 참조하면, 제2 층간 절연층(124) 상에 비아 홀(125)을 채우는 하부 도전층을 형성할 수 있다. 이후, 상기 하부 도전층을 소정의 너비로 패터닝하여 비아 홀(125)을 통해 하부 도전 라인(110)과 접촉하는 콘택(135)을 포함하는 상부 도전 라인(130)을 형성할 수 있다.
도 5는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다. 도 6 및 도 7은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다. 예를 들면, 도 5는 도 6에 표시된 I-I' 라인을 따라 두께 방향으로 절단한 단면도이다.
도 5 내지 도 7에서, 디지타이저(100) 또는 기재층(105)의 상면에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 제2 방향은 서로 수직하게 교차할 수 있다.
상기 제1 방향은 디지타이저(100)의 너비 방향, 행 방향 혹은 X-방향에 대응될 수 있다. 상기 제2 방향은 디지타이저(100)의 길이 방향, 열 방향 혹은 Y-방향에 대응될 수 있다.
도 5 내지 도 7을 참조하면, 디지타이저(100)는 도 1을 참조로 설명한 예시적인 실시예들에 따른 전극 접속 구조를 포함할 수 있다. 예시적인 실시예들에 따르면, 디지타이저(100)는 기재층(105) 상에 형성된 하부 도전 라인(110) 및 상부 도전 라인(130)을 포함할 수 있다. 하부 도전 라인(110) 및 상부 도전 라인(130)은 층간 절연 구조(120)를 사이에 두고 서로 다른 층에 분리될 수 있다.
예시적인 실시예들에 따른 디지타이저(100)는 제1 도전 코일(50)(도 6 참조) 및 제2 도전 코일(70)(도 7 참조)을 포함할 수 있다.
제1 도전 코일(50) 및 제2 도전 코일(70)은 하부 도전 라인(110) 및 상부 도전 라인(130)이 콘택들(135)에 의해 조합되어 정의될 수 있다.
하부 도전 라인(110)은 제1 하부 도전 라인(112)(도 7 참조) 및 제2 하부 도전 라인(114)(도 6 참조)을 포함할 수 있다. 상부 도전 라인(130)은 제1 상부 도전 라인(132)(도 6 참조) 및 제2 상부 도전 라인(134)(도 7 참조)을 포함할 수 있다.
제1 하부 도전 라인(112)은 및 제2 하부 도전 라인(114)은 제2 방향으로 연장할 수 있다. 제1 상부 도전 라인(132) 및 제2 상부 도전 라인(134)은 제1 방향으로 연장할 수 있다.
도 6에 도시된 바와 같이, 상부 도전 라인(130)의 제1 상부 도전 라인(132) 및 하부 도전 라인(110)의 제2 하부 도전 라인(114)이 서로 결합되어 제1 도전 코일(50)을 형성할 수 있다.
제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 함께 제1 도전 코일(50)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.
예를 들면, 제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 제1 콘택(135a)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 상부 도전 라인들(132) 및 복수의 제2 하부 도전 라인들(114)이 복수의 제1 콘택들(135a)을 통해 서로 전기적으로 연결되어 하나의 제1 도전 코일(50) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제1 도전 코일(50) 내에 4개의 제1 도전 루프들이 포함될 수 있다.
일부 실시예들에 있어서, 상기 제1 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제1 콘택(135a)은 층간 절연 구조(120)를 관통하여 제1 상부 도전 라인(132)과 실질적으로 일체로 형성될 수 있다.
상기 제1 도전 루프들 중 어느 하나의 제1 도전 루프에는 제1 입력 라인(113) 및 제1 출력 라인(115)이 연결될 수 있다. 예를 들면, 제1 입력 라인(113)은 상기 제1 도전 루프들 중 최내측의 제1 도전 루프에 연결될 수 있다. 제1 출력 라인(115)은 상기 제1 도전 루프들 중 최외곽의 제1 도전 루프에 연결될 수 있다.
제1 입력 라인(113)으로부터 입력된 전류는 상기 제1 도전 루프들을 통해 하부 도전 라인(110) 및 상부 도전 라인(130)을 교대로 순환하며, 제1 출력 라인(115)을 통해 배출될 수 있다.
일부 실시예들에 있어서, 제1 입력 라인(113) 및 제1 출력 라인(115)은 하부 도전 라인(110)에 포함될 수 있다.
일부 실시예들에 있어서, 하부 도전 라인(110)은 제1 내부 연결 라인(114a)을 포함할 수 있다. 예를 들면, 이웃하는 제1 도전 루프들이 제1 내부 연결 라인(114a)에 의해 연결될 수 있다.
도 7에 도시된 바와 같이, 하부 도전 라인(110)의 제1 하부 도전 라인(112) 및 상부 도전 라인(130)의 제2 상부 도전 라인(134)이 서로 결합되어 제2 도전 코일(70)을 형성할 수 있다.
제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 함께 제2 도전 코일(70)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.
예를 들면, 제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 제2 콘택(135b)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 하부 도전 라인들(112) 및 복수의 제2 상부 도전 라인들(134)이 복수의 제2 콘택들(135b)을 통해 서로 전기적으로 연결되어 하나의 제2 도전 코일(70) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제2 도전 코일(70) 내에 4개의 제2 도전 루프들이 포함될 수 있다.
일부 실시예들에 있어서, 상기 제2 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제2 콘택(135b)은 층간 절연 구조(120)를 관통하여 제2 상부 도전 라인(134)과 실질적으로 일체로 형성될 수 있다.
상기 제2 도전 루프들 중 어느 하나의 제2 도전 루프에는 제2 입력 라인(117) 및 제2 출력 라인(119)이 연결될 수 있다. 예를 들면, 제2 입력 라인(117)은 상기 제2 도전 루프들 중 최내측의 제2 도전 루프에 연결될 수 있다. 제2 출력 라인(119)은 상기 제2 도전 루프들 중 최외곽의 제2 도전 루프에 연결될 수 있다.
제2 입력 라인(117)으로부터 입력된 전류는 상기 제2 도전 루프들을 통해 하부 도전 라인(110) 및 상부 도전 라인(130)을 교대로 순환하며, 제2 출력 라인(119)을 통해 배출될 수 있다.
일부 실시예들에 있어서, 제2 입력 라인(117) 및 제2 출력 라인(119)은 하부 도전 라인(110)에 포함될 수 있다.
일부 실시예들에 있어서, 상부 도전 라인(130)은 외부 연결 라인(134a)을 더 포함할 수 있다. 예를 들면, 외부 연결 라인(134a)에 의해 제2 입력 라인(117) 및 제2 출력 라인(119)이 제2 도전 루프와 제2 콘택(135b)을 통해 연결될 수 있다.
일 실시예에 있어서, 외부 연결 라인(134a)은 2개의 서로 다른 제2 도전 코일에 연결될 수도 있다. 예를 들면, 어느 하나의 제2 도전 코일(70)에 연결된 출력 라인(119)은 외부 연결 라인(134a)을 통해 다른 제2 도전 코일(70)의 입력 라인(117)에 연결될 수도 있다.
일부 실시예들에 있어서, 상부 도전 라인(130)은 제2 내부 연결 라인(134b)을 더 포함할 수도 있다. 예를 들면, 제2 내부 연결 라인(134b)에 의해 제2 도전 코일(70) 내에서 이웃하는 제2 도전 루프들이 서로 연결될 수 있다.
도 6 및 도 7에서는 하나의 도전 코일 내에 4개의 도전 루프가 포함되는 것으로 도시되었으나, 도전 코일 내의 도전 루프의 개수는 화상 표시 장치의 사이즈 및 해상도 등을 고려하여 조절될 수 있다.
도 6 및 도 7을 참조로 설명한 바와 같이, 제1 도전 코일(50) 및 제2 도전 코일(70)은 각각 복수의 서로 다른 사이즈의 도전 루프들을 포함할 수 있다.
이에 따라, 디지타이저(100)를 통해 생성되는 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 면에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.
또한, 하부 도전 라인(110) 및 상부 도전 라인(130)을 콘택(135)을 통해 연결하여 도전 루프를 형성하므로, 제한된 공간 내에서의 도전 코일의 루프 개수를 효율적으로 증가시키며 전자기 유도 효율성을 향상시킬 수 있다.
상술한 바와 같이, 하부 도전 라인(110)의 두께는 상부 도전 라인(130)의 두께보다 클 수 있다. 도 8을 참조로 후술하는 바와 같이, 상부 도전 라인(130)은 제1 방향(예를 들면, 행 방향 또는 너비 방향)으로 연장하며 벤딩 축과 교차할 수 있다. 예를 들면, 상부 도전 라인(130)은 상기 벤딩 축과 수직할 수 있다. 하부 도전 라인(110)은 제2 방향(열 방향 또는 길이 방향)으로 연장하며 실질적으로 상기 벤딩 축과 평행할 수 있다.
예시적인 실시예들에 따르면, 상기 벤딩 축과 교차함에 따라 벤딩 스트레스가 쉽게 전달되는 상부 도전 라인(130)의 두께를 감소시켜 도전 라인 내부에서의 크랙 방지를 감소 또는 억제할 수 있다. 상기 벤딩 축과 평행하여 벤딩 스트레스로부터 상대적으로 자유로운 제1 하부 도전 라인(110)은 큰 두께로 형성함에 따라, 도전 코일을 통한 전류 통로를 확장시켜 충분한 전자기 유도 효과를 구현할 수 있다.
또한, 도 1을 참조로 설명한 바와 같이, 콘택(135)은 복층 계단 구조의 비아 홀(125)을 포함하는 층간 절연 구조(120) 내에 형성될 수 있다. 이에 따라, 하부 도전 라인(110)의 두께가 증가되는 경우에도 소정의 절연성을 유지하면서 상부 도전 라인(130)과의 안정적인 접속 신뢰성을 확보할 수 있다.
도 8은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다. 설명의 편의를 위해, 도 8에서는 도전 코일의 상세 구조/구성의 도시는 생략되었다.
도 8을 참조하면, 기재층(105)의 상면 상에 복수의 제1 도전 코일들(50) 및 제2 도전 코일들(70)이 배열될 수 있다.
제1 도전 코일(50)은 상기 제1 방향 혹은 행 방향으로 연장할 수 있다. 복수의 제1 도전 코일들(50)은 상기 제2 방향 또는 열 방향을 따라 배열될 수 있다.
예를 들면, n개의 제1 도전 코일들(50-1 내지 50-n)이 순차적으로 상기 제2 방향을 따라 배열될 수 있다(n은 자연수).
제2 도전 코일(70)은 상기 제2 방향 혹은 열 방향으로 연장할 수 있다. 복수의 제2 도전 코일들(70)은 상기 제1 방향 또는 행 방향을 따라 배열될 수 있다.
예를 들면, m개의 제2 도전 코일들(70-1 내지 70-m)이 순차적으로 상기 제1 방향을 따라 배열될 수 있다.
기재층(105)의 중앙부에는 벤딩 영역(BA)이 포함될 수 있다. 벤딩 영역(BA) 내에는 상기 제2 방향으로 연장하는 벤딩 축(80)이 위치할 수 있다. 예시적인 실시예들에 따른 디지타이저(100)는 벤딩 축(80) 주변으로 굴곡되거나 접힐 수 있다.
상술한 바와 같이, 일부 실시예들에 있어서, 벤딩 축(80)과 교차하는 상부 도전 라인(130)의 두께는 상대적으로 작을 수 있다. 따라서, 벤딩 스트레스가 직접적으로 인가되는 상부 도전층(130)의 크랙을 방지하며 유연성을 증가시킬 수 있다.
벤딩 축(80)과 평행하며 벤딩 스트레스가 상대적으로 작은 하부 도전 라인(110)의 두께는 증가시켜, 저항을 감소시키고 도전 코일을 통한 자기장 생성 효율을 향상시킬 수 있다.
또한, 도 1을 참조로 설명한 전극 접속 구조를 활용하여 상부 도전 라인(130)의 두께가 감소되는 경우에도 반복적인 폴딩 혹은 벤딩 시 안정적인 도전 코일(50, 70)의 전기적 연결이 유지되어 원하는 전자기 생성을 구현할 수 있다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실시예를 제시하나, 이들 실시예는 본 발명을 예시하는 것일 뿐 첨부된 특허청구범위를 제한하는 것이 아니며, 본 발명의 범주 및 기술사상 범위 내에서 실시예에 대한 다양한 변경 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속하는 것도 당연한 것이다.
실시예
도 1에 도시된 구조를 갖는 전극 접속 구조를 형성하였다. 구체적으로, 10㎛의 두께의 폴리이미드 기판 상에 12㎛의 두께의 Cu 하부 도전 라인을 형성하였다.
이후, 아크릴계 유기 감광성 물질을 사용하여 순차적으로 제1 층간 절연층 및 제2 층간 절연층을 포함하며 비아 홀을 포함하는 층간 절연 구조를 형성하였다.
도 1에 표시된 제1 계단부 및 제2 계단부의 수치들을 아래 표 1에 기재된 바와 같다.
제1 높이(H1) 3 ㎛
제2 높이(H2) 2 ㎛
제1 너비(W1) 5 ㎛
제2 너비(W2) 8 ㎛
제1 계단부 경사각 60o
제2 계단부 경사각 55o
이후, 비아 홀을 채우며 하부 도전 라인과 연결되는 Cu 상부 도전 라인(두께: 6㎛)을 형성하였다
비교예
제1 코팅층 및 제2 코팅층을 하부 도전 라인을 덮도록 형성한 후 1회의 패터닝 공정을 통해 계단 구조가 없는 연속적인 측벽을 갖는 비아 홀(측벽 경사각 60o)을 형성한 것을 제외하고는 실시예와 동일한 방법으로 전극 접속 구조를 형성하였다.
굴곡 평가
실시예 및 비교예의 전극 접속 구조를 굴곡 평가 지그를 사용하여 곡률 1R의 굴곡테스트를 20만회 수행한후, Fluke 사의 87-5 저항측정기를 사용하여 저항을 측정하였다. 측정결과는 하기 표 2와 같다.
저항
실시예 5.3~5.7 Ω
비교예 단선되어 측정 불가
표 2를 참조하면, 굴곡 수행 후 비교예의 전극 접속 구조에서는 상부 도전 라인의 들뜸 또는 크랙에 의해 단선이 발생하여 저항 값이 측정되지 않았다.

Claims (18)

  1. 기재층;
    상기 기재층의 상면 상에 배치된 하부 도전 라인;
    상기 기재층의 상기 상면 상에 형성되고, 상기 하부 도전 라인의 상면을 노출시키며 복층 계단 구조를 갖는 비아 홀을 포함하는 층간 절연 구조; 및
    상기 층간 절연 구조 상에 배치되어 상기 비아 홀을 통해 상기 하부 도전 라인과 전기적으로 연결되는 상부 도전 라인을 포함하는, 전극 접속 구조.
  2. 청구항 1에 있어서, 상기 층간 절연 구조는 상기 기재층의 상기 상면으로부터 순차적으로 형성된 제1 층간 절연층 및 제2 층간 절연층을 포함하고,
    상기 제1 층간 절연층은 상기 하부 도전 라인의 상기 상면의 주변부를 덮는 제1 계단부를 포함하고,
    상기 제2 층간 절연층은 상기 제1 계단부의 상면을 부분적으로 덮는 제2 계단부를 포함하는, 전극 접속 구조.
  3. 청구항 2에 있어서, 상기 비아 홀은 상기 제1 계단부에 의해 정의되는 제1 부분 및 상기 제2 계단부에 의해 정의되며 상기 제1 부분보다 확장된 폭을 갖는 제2 부분을 포함하는, 전극 접속 구조.
  4. 청구항 2에 있어서, 상기 제1 계단부 및 상기 제2 계단부는 각각 상기 하부 도전 라인의 상기 상면에 대해 경사진 측벽을 갖는, 전극 접속 구조.
  5. 청구항 2에 있어서, 상기 하부 도전 라인의 상면 및 상기 제1 계단부의 상면 사이의 높이는 상기 제1 계단부의 상면 및 상기 제2 계단부의 상면 사이의 높이보다 큰, 전극 접속 구조.
  6. 청구항 1에 있어서, 상기 하부 도전 라인의 두께는 상기 상부 도전 라인의 두께보다 큰, 전극 접속 구조.
  7. 청구항 1에 있어서, 상기 하부 도전 라인의 두께는 10㎛ 이상인, 전극 접속 구조.
  8. 청구항 1에 있어서, 상기 하부 도전 라인 및 상기 상부 도전 라인은 서로 교차하는 방향으로 연장하는, 전극 접속 구조.
  9. 기재층 상에 하부 도전 라인을 형성하는 단계;
    상기 기재층 상에 상기 하부 도전 라인을 덮는 제1 코팅층을 형성하는 단계;
    상기 제1 코팅층을 패터닝하여 상기 하부 도전 라인의 상면을 노출시키는 제1 비아 홀을 포함하는 제1 층간 절연층을 형성하는 단계;
    상기 제1 층간 절연층 상에 상기 제1 비아 홀을 채우는 제2 코팅층을 형성하는 단계;
    상기 제2 코팅층을 패터닝하여 상기 하부 도전 라인의 상면을 노출시키며 상기 제1 비아 홀보다 확장된 폭을 갖는 제2 비아 홀을 포함하는 제2 층간 절연층을 형성하는 단계; 및
    상기 제2 층간 절연층 상에 상기 제1 비아 홀 및 상기 제2 비아 홀을 채우며 상기 하부 도전 라인과 연결되는 상부 도전 라인을 형성하는 단계를 포함하는, 전극 접속 구조의 제조 방법.
  10. 청구항 9에 있어서, 상기 제1 층간 절연층을 형성하는 단계는 상기 제2 코팅층을 형성하기 전에 상기 제1 코팅층을 프리-베이킹 및 포스트-베이킹하는 것을 포함하는, 전극 접속 구조의 제조 방법.
  11. 청구항 10에 있어서, 상기 포스트-베이킹은 상기 프리-베이킹보다 높은 온도에서 긴 시간동안 수행되는, 전극 접속 구조의 제조 방법.
  12. 청구항 11에 있어서, 상기 프리-베이킹 및 상기 포스트-베이킹 사이에 노광 공정을 수행하는 것을 더 포함하는, 전극 접속 구조의 제조 방법.
  13. 청구항 9에 있어서, 상기 제1 코팅층을 형성하는 단계는 제1 회전 속도로 제1 스핀 코팅 공정을 수행하는 것을 포함하고, 상기 제2 코팅층을 형성하는 단계는 제2 회전 속도로 제2 스핀 코팅 공정을 수행하는 것을 포함하는, 전극 접속 구조의 제조 방법.
  14. 청구항 13에 있어서, 상기 제1 회전 속도는 상기 제2 회전 속도보다 작은, 전극 접속 구조의 제조 방법.
  15. 청구항 1의 전극 접속 구조를 포함하고,
    상기 하부 도전 라인은 복수의 하부 도전 라인들을 포함하고, 상기 상부 도전 라인은 복수의 상부 도전 라인들을 포함하며,
    상기 하부 도전 라인들 및 상기 상부 도전 라인들이 상기 비아 홀을 통해 서로 조합되어 복수의 도전 코일들을 형성하는, 디지타이저.
  16. 청구항 15에 있어서, 상기 하부 도전 라인들은 열 방향으로 연장하는 제1 하부 도전 라인들 및 제2 하부 도전 라인들을 포함하고,
    상기 상부 도전 라인들은 행 방향으로 연장하는 제1 상부 도전 라인들 및 제2 상부 도전 라인들을 포함하는, 디지타이저.
  17. 청구항 16에 있어서, 상기 도전 코일들은 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들이 서로 연결되어 형성된 제1 도전 코일; 및 상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들이 서로 연결되어 형성된 제2 도전 코일을 포함하는, 디지타이저.
  18. 청구항 15에 있어서, 상기 기재층은 벤딩 영역을 포함하고,
    상기 벤딩 영역의 벤딩 축은 상기 상부 도전 라인과 교차하며, 상기 하부 도전 라인과 평행한, 디지타이저.
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