WO2022172429A1 - Error correction decoding device, control circuit, storage medium, and error correction decoding method - Google Patents

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Abstract

Comprised are: an interference elimination unit (1) that performs interference elimination using a plurality of interference elimination algorithms on received signals, and generates interference elimination signals for each interference elimination algorithm; a demodulation unit (3) that demodulates the interference elimination signals; an error correction unit (4) that performs error correction deciding on signals demodulated by the demodulation unit (3), and outputs a decoding result and a judgment reference value indicating the reliability level of the decoding result; and an output control unit (10) that outputs as a final error correction decoding result the decoding result when the judgment reference value of the highest reliability level is obtained based on the judgment reference value.

Description

誤り訂正復号装置、制御回路、記憶媒体および誤り訂正復号方法Error correction decoding device, control circuit, storage medium and error correction decoding method
　本開示は、受信信号に対して誤り訂正復号を行う誤り訂正復号装置、制御回路、記憶媒体および誤り訂正復号方法に関する。 The present disclosure relates to an error correction decoding device, a control circuit, a storage medium, and an error correction decoding method that perform error correction decoding on received signals.
　従来、受信装置において、受信信号に対して誤り訂正復号が行われている。特許文献１には、受信装置が、干渉除去を行う際に誤り訂正復号により得られるビット尤度情報に基づいてシンボルレプリカを生成するシンボルレプリカ生成部と、伝搬路推定値を求める伝搬路推定部と、マルチパス干渉を低減する信号検出部とを備え、誤り訂正復号を行う技術が開示されている。具体的には、特許文献１に記載の受信装置は、信号検出部が、伝搬路推定値およびシンボルレプリカからキャリア間干渉を除去する干渉除去部と、干渉除去部の出力を合成する合成部とを備え、誤り訂正復号結果に誤りがない場合は受信処理を終了する。特許文献１に記載の受信装置は、復号結果に誤りがある場合、生成されたビット尤度情報に基づいて、再度シンボルレプリカを生成し干渉除去を繰り返し行うことで性能向上を図っている。 Conventionally, error correction decoding is performed on received signals in receiving devices. In Patent Document 1, a receiving apparatus includes a symbol replica generating unit that generates symbol replicas based on bit likelihood information obtained by error correction decoding when performing interference cancellation, and a channel estimating unit that obtains a channel estimation value. and a signal detector for reducing multipath interference, and perform error correction decoding. Specifically, in the receiving device described in Patent Document 1, the signal detection unit includes an interference cancellation unit that removes inter-carrier interference from the channel estimation value and the symbol replica, and a combining unit that combines the outputs of the interference cancellation unit. and if there is no error in the error correction decoding result, the receiving process is terminated. The receiving apparatus described in Patent Document 1 attempts to improve performance by generating symbol replicas again based on the generated bit likelihood information and repeatedly performing interference cancellation when there is an error in the decoding result.
特開２０１０－２８８１４０号公報JP 2010-288140 A
　しかしながら、上記従来の技術によれば、レプリカ信号を生成して干渉除去を行うので、信号をフィードバックして干渉除去を行う必要がある。そのため、遅延が大きくなる、という問題があった。また、制御が複雑になる、という問題があった。 However, according to the above-described conventional technology, since a replica signal is generated to cancel interference, it is necessary to feed back the signal to cancel interference. Therefore, there is a problem that the delay increases. In addition, there is a problem that the control becomes complicated.
　本開示は、上記に鑑みてなされたものであって、遅延を抑制しつつ、簡易な制御で誤り訂正復号を行うことが可能な誤り訂正復号装置を得ることを目的とする。 The present disclosure has been made in view of the above, and aims to obtain an error correction decoding device capable of performing error correction decoding with simple control while suppressing delay.
　上述した課題を解決し、目的を達成するために、本開示の誤り訂正復号装置は、受信信号に対して複数の干渉除去アルゴリズムによって干渉除去を行い、干渉除去アルゴリズムごとに干渉除去信号を生成する干渉除去部と、干渉除去信号を復調する復調部と、復調部で復調された信号に対して誤り訂正復号を行い、復号結果、および復号結果の信頼度を示す判定基準値を出力する誤り訂正部と、判定基準値に基づいて、最も信頼度の高い判定基準値が得られたときの復号結果を最終的な誤り訂正復号結果として出力する出力制御部と、を備えることを特徴とする。 In order to solve the above-described problems and achieve the object, the error correction decoding device of the present disclosure performs interference cancellation on a received signal using a plurality of interference cancellation algorithms, and generates an interference cancellation signal for each interference cancellation algorithm. An interference elimination unit, a demodulation unit that demodulates the interference elimination signal, and an error correction that performs error correction decoding on the signal demodulated by the demodulation unit and outputs a decoding result and a judgment reference value indicating the reliability of the decoding result. and an output control unit for outputting, as a final error correction decoding result, a decoding result obtained when the most reliable determination reference value is obtained based on the determination reference value.
　本開示に係る誤り訂正復号装置は、遅延を抑制しつつ、簡易な制御で誤り訂正復号を行うことができる、という効果を奏する。 The error correction decoding device according to the present disclosure has the effect of being able to perform error correction decoding with simple control while suppressing delay.
実施の形態１に係る誤り訂正復号装置の構成例を示すブロック図Block diagram showing a configuration example of an error correction decoding device according to Embodiment 1 実施の形態１に係る誤り訂正復号装置の動作を示すフローチャートFlowchart showing operation of the error correction decoding device according to Embodiment 1 実施の形態１に係る誤り訂正復号装置が備える処理回路をプロセッサおよびメモリで実現する場合の処理回路の構成例を示す図FIG. 4 is a diagram showing a configuration example of a processing circuit provided in the error correction decoding device according to Embodiment 1 when the processing circuit is implemented by a processor and a memory; 実施の形態１に係る誤り訂正復号装置が備える処理回路を専用のハードウェアで構成する場合の処理回路の例を示す図FIG. 4 is a diagram showing an example of a processing circuit in the case where the processing circuit included in the error correction decoding device according to Embodiment 1 is configured by dedicated hardware; 実施の形態２に係る誤り訂正復号装置の構成例を示すブロック図Block diagram showing a configuration example of an error correction decoding device according to Embodiment 2 実施の形態２に係る誤り訂正復号装置の動作を示すフローチャートFlowchart showing the operation of the error correction decoding device according to Embodiment 2 実施の形態３に係る誤り訂正復号装置の動作を示すフローチャートFlowchart showing the operation of the error correction decoding device according to Embodiment 3 実施の形態４に係る誤り訂正復号装置の動作を示すフローチャートFlowchart showing the operation of the error correction decoding device according to Embodiment 4
　以下に、本開示の実施の形態に係る誤り訂正復号装置、制御回路、記憶媒体および誤り訂正復号方法を図面に基づいて詳細に説明する。 The error correction decoding device, control circuit, storage medium, and error correction decoding method according to the embodiments of the present disclosure will be described in detail below with reference to the drawings.
実施の形態１．
　図１は、実施の形態１に係る誤り訂正復号装置３０の構成例を示すブロック図である。誤り訂正復号装置３０は、干渉除去部１と、選択部２と、復調部３と、誤り訂正部４と、比較部５と、選択部６と、復号結果候補記憶部７と、選択部８と、判定基準値候補記憶部９と、を備える。また、誤り訂正復号装置３０では、比較部５、選択部６、復号結果候補記憶部７、選択部８、および判定基準値候補記憶部９によって、出力制御部１０を構成している。 Embodiment 1.
FIG. 1 is a block diagram showing a configuration example of an error correction decoding device 30 according to Embodiment 1. As shown in FIG. The error correction decoding device 30 includes an interference cancellation unit 1, a selection unit 2, a demodulation unit 3, an error correction unit 4, a comparison unit 5, a selection unit 6, a decoding result candidate storage unit 7, and a selection unit 8. , and a determination reference value candidate storage unit 9 . Further, in the error correction decoding device 30, the comparison section 5, the selection section 6, the decoding result candidate storage section 7, the selection section 8, and the judgment reference value candidate storage section 9 constitute an output control section .
　干渉除去部１は、受信信号に対して複数の異なる干渉除去アルゴリズムによって干渉除去を行う。干渉除去部１は、干渉除去処理部２０－１～２０－ｋを備える。干渉除去処理部２０－１～２０－ｋは、受信信号に対して、各々が異なる干渉除去アルゴリズムによって干渉除去を行う。干渉除去部１は、図１の例では、ｋ種類の干渉除去アルゴリズムによって干渉除去を行い、ｋ種類の干渉除去アルゴリズムごとに干渉除去信号を生成する。 The interference canceller 1 performs interference cancellation on received signals using a plurality of different interference cancellation algorithms. The interference cancellation unit 1 includes interference cancellation processing units 20-1 to 20-k. Interference cancellation processing units 20-1 to 20-k perform interference cancellation on received signals using different interference cancellation algorithms. In the example of FIG. 1, the interference cancellation unit 1 performs interference cancellation using k types of interference cancellation algorithms and generates an interference cancellation signal for each of the k types of interference cancellation algorithms.
　選択部２は、干渉除去部１によって生成された複数の干渉除去信号の中から１つを選択する。選択部２は、選択した干渉除去信号を復調部３に出力する。 The selection unit 2 selects one of the plurality of interference cancellation signals generated by the interference cancellation unit 1. The selector 2 outputs the selected interference cancellation signal to the demodulator 3 .
　復調部３は、選択部２で選択された干渉除去信号を復調する。復調部３は、復調した信号を誤り訂正部４に出力する。 The demodulator 3 demodulates the interference cancellation signal selected by the selector 2 . The demodulator 3 outputs the demodulated signal to the error corrector 4 .
　誤り訂正部４は、復調部３で復調された信号に対して誤り訂正復号を行う。誤り訂正部４は、誤り訂正復号の結果得られた復号結果を選択部６に出力する。また、誤り訂正部４は、誤り訂正復号の過程で得られる値であって、復号結果の信頼度を示す判定基準値を比較部５および選択部８に出力する。判定基準値は、例えば、受信硬判定ビットと復号ビットとを比較して反転したビット数、復号後の尤度比の絶対値の総和といった値などで表すことができるが、これらに限定されない。 The error correction unit 4 performs error correction decoding on the signal demodulated by the demodulation unit 3. The error correction section 4 outputs the decoding result obtained as a result of the error correction decoding to the selection section 6 . Also, the error correcting section 4 outputs to the comparing section 5 and the selecting section 8 a judgment reference value, which is a value obtained in the process of error correction decoding and indicates the reliability of the decoding result. The determination reference value can be represented by, for example, the number of bits inverted by comparing the received hard-decision bits and the decoded bits, or the sum of the absolute values of the likelihood ratios after decoding, but is not limited to these.
　比較部５は、誤り訂正部４から出力される判定基準値と、判定基準値候補記憶部９に記憶されている判定基準値候補とを比較する。判定基準値候補とは、誤り訂正復号装置３０から誤り訂正復号結果として出力される最も可能性の高い復号結果の復号過程で得られた判定基準値である。比較部５は、比較結果に基づいて、選択部６，８による選択、すなわち選択部６，８からの出力を制御する。 The comparison unit 5 compares the judgment reference value output from the error correction unit 4 with the judgment reference value candidates stored in the judgment reference value candidate storage unit 9 . A decision reference value candidate is a decision reference value obtained in the decoding process of the decoding result with the highest possibility of being output from the error correction decoding device 30 as the error correction decoding result. The comparison unit 5 controls the selection by the selection units 6 and 8, that is, the output from the selection units 6 and 8, based on the comparison result.
　選択部６は、比較部５の制御に基づいて、誤り訂正部４から出力される復号結果、または復号結果候補記憶部７に記憶されている復号結果候補を選択する。復号結果候補とは、誤り訂正復号装置３０から誤り訂正復号結果として出力される最も可能性の高い復号結果である。 The selection unit 6 selects the decoding result output from the error correction unit 4 or the decoding result candidate stored in the decoding result candidate storage unit 7 under the control of the comparison unit 5 . A decoding result candidate is a decoding result that is most likely to be output as an error correction decoding result from the error correction decoding device 30 .
　復号結果候補記憶部７は、選択部６で選択されたものであって、誤り訂正復号装置３０から誤り訂正復号結果として出力される最も可能性の高い復号結果を復号結果候補として記憶する。 The decoding result candidate storage unit 7 stores, as a decoding result candidate, the decoding result that is selected by the selection unit 6 and is most likely to be output from the error correction decoding device 30 as the error correction decoding result.
　選択部８は、比較部５の制御に基づいて、誤り訂正部４から出力される判定基準値、または判定基準値候補記憶部９に記憶されている判定基準値候補を選択する。 The selection unit 8 selects the determination reference value output from the error correction unit 4 or the determination reference value candidate stored in the determination reference value candidate storage unit 9 under the control of the comparison unit 5 .
　判定基準値候補記憶部９は、選択部８で選択されたものであって、誤り訂正復号装置３０から誤り訂正復号結果として出力される最も可能性の高い復号結果の復号過程で得られた判定基準値を判定基準値候補として記憶する。 The judgment reference value candidate storage unit 9 stores the judgment obtained in the decoding process of the decoding result with the highest possibility, which is selected by the selection unit 8 and is output from the error correction decoding device 30 as the error correction decoding result. The reference value is stored as a judgment reference value candidate.
　出力制御部１０は、判定基準値に基づいて、最も信頼度の高い判定基準値が得られたときの復号結果を最終的な誤り訂正復号結果として出力する。 Based on the determination reference values, the output control unit 10 outputs the decoding result when the determination reference value with the highest reliability is obtained as the final error correction decoding result.
　つづいて、誤り訂正復号装置３０の動作について説明する。図２は、実施の形態１に係る誤り訂正復号装置３０の動作を示すフローチャートである。 Next, the operation of the error correction decoding device 30 will be explained. FIG. 2 is a flow chart showing the operation of the error correction decoding device 30 according to the first embodiment.
　受信信号が入力されると、誤り訂正復号装置３０において、干渉除去部１の干渉除去処理部２０－１は、受信信号に対して第１の干渉除去アルゴリズムを用いて干渉除去を行い（ステップＳ１０１）、干渉除去信号を生成する。選択部２は、干渉除去部１の干渉除去処理部２０－１で生成された干渉除去信号を選択し（ステップＳ１０２）、復調部３に出力する。復調部３は、選択部２で選択された干渉除去信号を復調し（ステップＳ１０３）、復調した信号として軟判定情報を生成して誤り訂正部４に出力する。誤り訂正部４は、復調部３で生成された軟判定情報に対して誤り訂正復号を行い（ステップＳ１０４）、誤り訂正復号された復号結果、および復号過程で得られる判定基準値を生成して出力する。 When a received signal is input, in the error correction decoding device 30, the interference cancellation processing unit 20-1 of the interference cancellation unit 1 performs interference cancellation on the received signal using the first interference cancellation algorithm (step S101 ) to generate an interference cancellation signal. The selection unit 2 selects the interference cancellation signal generated by the interference cancellation processing unit 20-1 of the interference cancellation unit 1 (step S102) and outputs it to the demodulation unit 3. The demodulator 3 demodulates the interference cancellation signal selected by the selector 2 (step S103), generates soft decision information as the demodulated signal, and outputs the soft decision information to the error corrector 4. FIG. The error correction unit 4 performs error correction decoding on the soft decision information generated by the demodulation unit 3 (step S104), and generates the decoding result of the error correction decoding and the decision reference value obtained in the decoding process. Output.
　比較部５は、誤り訂正部４から判定基準値を取得し、誤り訂正部４から取得した判定基準値と、判定基準値候補記憶部９に記憶されている判定基準値候補とを比較する（ステップＳ１０５）。比較部５は、初回の場合、判定基準値候補記憶部９に判定基準値候補が記憶されていないことから、誤り訂正部４から取得した判定基準値の信頼度が高いと判定する（ステップＳ１０５：Ｎｏ）。比較部５は、誤り訂正部４から出力された復号結果を選択するよう選択部６を制御する。また、比較部５は、誤り訂正部４から出力された判定基準値を選択するよう選択部８を制御する。選択部６は、誤り訂正部４から出力された復号結果を選択して復号結果候補記憶部７に復号結果候補として記憶、すなわち更新させる（ステップＳ１０６）。選択部８は、誤り訂正部４から出力された判定基準値を選択して判定基準値候補記憶部９に判定基準値候補として記憶、すなわち更新させる（ステップＳ１０６）。 The comparison unit 5 acquires the determination reference value from the error correction unit 4, and compares the determination reference value acquired from the error correction unit 4 with the determination reference value candidate stored in the determination reference value candidate storage unit 9 ( step S105). In the case of the first time, the comparison unit 5 determines that the reliability of the judgment reference value acquired from the error correction unit 4 is high because the judgment reference value candidate is not stored in the judgment reference value candidate storage unit 9 (step S105). : No). The comparison section 5 controls the selection section 6 to select the decoding result output from the error correction section 4 . The comparator 5 also controls the selector 8 to select the criterion value output from the error corrector 4 . The selection unit 6 selects the decoding result output from the error correction unit 4 and stores it as a decoding result candidate in the decoding result candidate storage unit 7, that is, updates it (step S106). The selection unit 8 selects the judgment reference value output from the error correction unit 4 and stores it as a judgment reference value candidate in the judgment reference value candidate storage unit 9, that is, updates it (step S106).
　誤り訂正復号装置３０は、全ての干渉除去アルゴリズムでの干渉除去が終了していないため（ステップＳ１０８：Ｎｏ）、ステップＳ１０１の動作に戻る。 Since the error correction decoding device 30 has not completed interference cancellation with all interference cancellation algorithms (step S108: No), the operation returns to step S101.
　つぎに、干渉除去部１の干渉除去処理部２０－２は、受信信号に対して第２の干渉除去アルゴリズムを用いて干渉除去を行い（ステップＳ１０１）、干渉除去信号を生成する。選択部２は、干渉除去部１の干渉除去処理部２０－２で生成された干渉除去信号を選択し（ステップＳ１０２）、復調部３に出力する。復調部３は、選択部２で選択された干渉除去信号を復調し（ステップＳ１０３）、復調した信号として軟判定情報を生成して誤り訂正部４に出力する。誤り訂正部４は、復調部３で生成された軟判定情報に対して誤り訂正復号を行い（ステップＳ１０４）、誤り訂正復号された復号結果、および復号過程で得られる判定基準値を生成して出力する。 Next, the interference cancellation processor 20-2 of the interference cancellation unit 1 performs interference cancellation on the received signal using the second interference cancellation algorithm (step S101) to generate an interference cancellation signal. The selection unit 2 selects the interference cancellation signal generated by the interference cancellation processing unit 20-2 of the interference cancellation unit 1 (step S102), and outputs it to the demodulation unit 3. The demodulator 3 demodulates the interference cancellation signal selected by the selector 2 (step S103), generates soft decision information as the demodulated signal, and outputs the soft decision information to the error corrector 4. FIG. The error correction unit 4 performs error correction decoding on the soft decision information generated by the demodulation unit 3 (step S104), and generates the decoding result of the error correction decoding and the decision reference value obtained in the decoding process. Output.
　比較部５は、誤り訂正部４から判定基準値を取得し、誤り訂正部４から取得した判定基準値と、判定基準値候補記憶部９に記憶されている判定基準値候補とを比較する（ステップＳ１０５）。比較部５は、比較した結果、判定基準値候補記憶部９に記憶されている判定基準値候補の信頼度が高い場合（ステップＳ１０５：Ｙｅｓ）、選択部６に対して復号結果候補記憶部７に記憶されている復号結果候補を選択させ、選択部８に対して判定基準値候補記憶部９に記憶されている判定基準値候補を選択させる。選択部６は、復号結果候補記憶部７に記憶されている復号結果候補を選択することで、復号結果候補記憶部７に記憶されている復号結果候補をそのままの状態で保持させる（ステップＳ１０７）。選択部８は、判定基準値候補記憶部９に記憶されている判定基準値候補を選択することで、判定基準値候補記憶部９に記憶されている判定基準値候補をそのままの状態で保持させる（ステップＳ１０７）。 The comparison unit 5 acquires the determination reference value from the error correction unit 4, and compares the determination reference value acquired from the error correction unit 4 with the determination reference value candidate stored in the determination reference value candidate storage unit 9 ( step S105). As a result of the comparison, if the reliability of the determination reference value candidate stored in the determination reference value candidate storage unit 9 is high (step S105: Yes), the comparison unit 5 provides the decoding result candidate storage unit 7 to the selection unit 6. , and causes the selection unit 8 to select the determination reference value candidates stored in the determination reference value candidate storage unit 9 . By selecting the decoding result candidates stored in the decoding result candidate storage unit 7, the selection unit 6 holds the decoding result candidates stored in the decoding result candidate storage unit 7 as they are (step S107). . The selection unit 8 selects the determination reference value candidates stored in the determination reference value candidate storage unit 9, thereby holding the determination reference value candidates stored in the determination reference value candidate storage unit 9 as they are. (Step S107).
　一方、比較部５は、比較した結果、誤り訂正部４から取得した判定基準値の信頼度が高い場合（ステップＳ１０５：Ｎｏ）、選択部６に対して誤り訂正部４から出力される復号結果を選択させ、選択部８に対して誤り訂正部４から出力される判定基準値を選択させる。選択部６は、誤り訂正部４から出力される復号結果を選択することで、復号結果候補記憶部７に記憶されている復号結果候補を更新させる（ステップＳ１０６）。選択部８は、誤り訂正部４から出力される判定基準値を選択することで、判定基準値候補記憶部９に記憶されている判定基準値候補を更新させる（ステップＳ１０６）。 On the other hand, if the reliability of the determination reference value obtained from the error correction unit 4 is high as a result of the comparison (step S105: No), the comparison unit 5 is selected, and the selection unit 8 is caused to select the determination reference value output from the error correction unit 4 . The selection unit 6 selects the decoding result output from the error correction unit 4 to update the decoding result candidate stored in the decoding result candidate storage unit 7 (step S106). The selection unit 8 selects the determination reference value output from the error correction unit 4, thereby updating the determination reference value candidate stored in the determination reference value candidate storage unit 9 (step S106).
　誤り訂正復号装置３０は、以降も同様に、干渉除去部１の干渉除去処理部２０－３～２０－ｋが用いる第３の干渉除去アルゴリズムから第ｋの干渉除去アルゴリズムによって干渉除去された信号に対して復調および誤り訂正を行い、復号結果および判定基準値を生成する。誤り訂正復号装置３０は、復号結果候補記憶部７に記憶されている復号結果候補、および判定基準値候補記憶部９に記憶されている判定基準値候補を、保持または更新する操作を繰り返し行う。誤り訂正復号装置３０は、全ての干渉除去アルゴリズムでの干渉除去が終了した場合（ステップＳ１０８：Ｙｅｓ）、最終的に復号結果候補記憶部７に記憶されている復号結果候補を、誤り訂正復号結果として出力する（ステップＳ１０９）。 Similarly, the error correction decoding device 30 thereafter converts the third interference cancellation algorithm used by the interference cancellation processing units 20-3 to 20-k of the interference cancellation unit 1 into a signal whose interference has been canceled by the k-th interference cancellation algorithm. It demodulates and corrects errors, and generates decoding results and decision reference values. The error correction decoding device 30 repeats the operation of holding or updating the decoding result candidates stored in the decoding result candidate storage unit 7 and the determination reference value candidates stored in the determination reference value candidate storage unit 9 . When interference cancellation by all interference cancellation algorithms is completed (step S108: Yes), error correction decoding device 30 finally converts the decoding result candidates stored in decoding result candidate storage unit 7 into error correction decoding results. (step S109).
　本実施の形態において、判定基準値は、前述のように、受信硬判定ビットと復号ビットとを比較して反転したビット数、復号後の尤度比の絶対値の総和といった値などを用いることができる。反転したビット数を利用した場合、ビット数が少ない方が信頼性の高い復号結果とすることができる。また、復号後の尤度比の絶対値の総和を利用した場合、絶対値の総和の大きい方が信頼性の高い復号結果とすることができる。なお、判定基準値については、誤り訂正部４において繰り返し復号を行う符号の場合、上記の値の他、外部値、繰り返し復号の間での判定基準値の変化量などを用いることもできる。 In the present embodiment, as described above, the determination reference value may be the number of bits inverted by comparing the received hard-decision bits and the decoded bits, or a value such as the sum of the absolute values of the likelihood ratios after decoding. can be done. When the number of inverted bits is used, the smaller the number of bits, the more reliable the decoding result can be. Also, when the sum of absolute values of likelihood ratios after decoding is used, the larger the sum of absolute values, the more reliable the decoding result can be. In the case of a code that is iteratively decoded in the error corrector 4, an external value, a variation in the criterion value during iterative decoding, and the like can be used as the criterion value in addition to the above values.
　つづいて、誤り訂正復号装置３０のハードウェア構成について説明する。誤り訂正復号装置３０において、干渉除去部１、選択部２、復調部３、誤り訂正部４、比較部５、選択部６、復号結果候補記憶部７、選択部８、および判定基準値候補記憶部９は、処理回路により実現される。処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。処理回路は制御回路とも呼ばれる。 Next, the hardware configuration of the error correction decoding device 30 will be explained. In the error correction decoding device 30, an interference cancellation unit 1, a selection unit 2, a demodulation unit 3, an error correction unit 4, a comparison unit 5, a selection unit 6, a decoding result candidate storage unit 7, a selection unit 8, and a judgment reference value candidate storage. The part 9 is implemented by a processing circuit. The processing circuitry may be a processor and memory executing programs stored in the memory, or may be dedicated hardware. Processing circuitry is also called control circuitry.
　図３は、実施の形態１に係る誤り訂正復号装置３０が備える処理回路をプロセッサ９１およびメモリ９２で実現する場合の処理回路９０の構成例を示す図である。図３に示す処理回路９０は制御回路であり、プロセッサ９１およびメモリ９２を備える。処理回路９０がプロセッサ９１およびメモリ９２で構成される場合、処理回路９０の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９２に格納される。処理回路９０では、メモリ９２に記憶されたプログラムをプロセッサ９１が読み出して実行することにより、各機能を実現する。すなわち、処理回路９０は、誤り訂正復号装置３０の処理が結果的に実行されることになるプログラムを格納するためのメモリ９２を備える。このプログラムは、処理回路９０により実現される各機能を誤り訂正復号装置３０に実行させるためのプログラムであるともいえる。このプログラムは、プログラムが記憶された記憶媒体により提供されてもよいし、通信媒体など他の手段により提供されてもよい。 FIG. 3 is a diagram showing a configuration example of the processing circuit 90 when the processing circuit included in the error correction decoding device 30 according to Embodiment 1 is realized by the processor 91 and the memory 92. As shown in FIG. A processing circuit 90 shown in FIG. 3 is a control circuit and includes a processor 91 and a memory 92 . When the processing circuit 90 is composed of the processor 91 and the memory 92, each function of the processing circuit 90 is implemented by software, firmware, or a combination of software and firmware. Software or firmware is written as a program and stored in memory 92 . In the processing circuit 90, each function is realized by the processor 91 reading and executing the program stored in the memory 92. FIG. That is, the processing circuit 90 includes a memory 92 for storing a program that results in the processing of the error correction decoding device 30 being executed. This program can also be said to be a program for causing the error correction decoding device 30 to execute each function realized by the processing circuit 90 . This program may be provided by a storage medium storing the program, or may be provided by other means such as a communication medium.
　上記プログラムは、干渉除去部１が、受信信号に対して複数の干渉除去アルゴリズムによって干渉除去を行い、干渉除去アルゴリズムごとに干渉除去信号を生成する第１のステップと、復調部３が、干渉除去信号を復調する第２のステップと、誤り訂正部４が、復調部３で復調された信号に対して誤り訂正復号を行い、復号結果、および復号結果の信頼度を示す判定基準値を出力する第３のステップと、出力制御部１０が、判定基準値に基づいて、最も信頼度の高い判定基準値が得られたときの復号結果を最終的な誤り訂正復号結果として出力する第４のステップと、を誤り訂正復号装置３０に実行させるプログラムであるとも言える。 The above program comprises a first step in which the interference canceller 1 performs interference cancellation on a received signal using a plurality of interference cancellation algorithms and generates an interference cancellation signal for each interference cancellation algorithm; A second step of demodulating the signal, and the error correction unit 4 performs error correction decoding on the signal demodulated by the demodulation unit 3, and outputs a decoding result and a judgment reference value indicating the reliability of the decoding result. A third step, and a fourth step in which the output control unit 10 outputs, as a final error-correction decoding result, the decoding result obtained when the determination reference value with the highest reliability is obtained based on the determination reference value. It can also be said that it is a program that causes the error correction decoding device 30 to execute .
　ここで、プロセッサ９１は、例えば、ＣＰＵ（Central　Processing　Unit）、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、またはＤＳＰ（Digital　Signal　Processor）などである。また、メモリ９２は、例えば、ＲＡＭ（Random　Access　Memory）、ＲＯＭ（Read　Only　Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable　Programmable　ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Electrically　ＥＰＲＯＭ）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Digital　Versatile　Disc）などが該当する。 Here, the processor 91 is, for example, a CPU (Central Processing Unit), a processing device, an arithmetic device, a microprocessor, a microcomputer, or a DSP (Digital Signal Processor). In addition, the memory 92 is a non-volatile or volatile memory such as RAM (Random Access Memory), ROM (Read Only Memory), flash memory, EPROM (Erasable Programmable ROM), EEPROM (registered trademark) (Electrically EPROM), etc. A semiconductor memory, a magnetic disk, a flexible disk, an optical disk, a compact disk, a mini disk, or a DVD (Digital Versatile Disc) is applicable.
　図４は、実施の形態１に係る誤り訂正復号装置３０が備える処理回路を専用のハードウェアで構成する場合の処理回路９３の例を示す図である。図４に示す処理回路９３は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application　Specific　Integrated　Circuit）、ＦＰＧＡ（Field　Programmable　Gate　Array）、またはこれらを組み合わせたものが該当する。処理回路については、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、処理回路は、専用のハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。 FIG. 4 is a diagram showing an example of the processing circuit 93 when the processing circuit included in the error correction decoding device 30 according to Embodiment 1 is configured with dedicated hardware. The processing circuit 93 shown in FIG. 4 is, for example, a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), or a combination thereof. thing applies. The processing circuit may be partly implemented by dedicated hardware and partly implemented by software or firmware. Thus, the processing circuitry may implement each of the functions described above through dedicated hardware, software, firmware, or a combination thereof.
　以上説明したように、本実施の形態によれば、誤り訂正復号装置３０は、あらかじめ用意された複数の干渉除去のアルゴリズムに対して、受信信号を別々に干渉除去した信号を復調し、復調を行った受信信号の各々に対して誤り訂正復号を実施する。誤り訂正復号装置３０は、複数の復号結果が得られるため、復号結果の信頼度を示す判定基準値に基づいて、最終的な誤り訂正復号結果として複数の復号結果から選択して出力することとした。これにより、誤り訂正復号装置３０は、情報の流れに対してフィードバックすることなく処理をすることができるため、遅延を抑制しつつ、簡易な制御で誤り訂正復号を行うことができる。 As described above, according to the present embodiment, error correction decoding apparatus 30 demodulates signals obtained by separately canceling interference from received signals with respect to a plurality of algorithms for canceling interference prepared in advance, and performs demodulation. Error correction decoding is performed on each received signal. Since a plurality of decoding results can be obtained, the error correction decoding device 30 selects and outputs a plurality of decoding results as the final error correction decoding result based on the criterion value indicating the reliability of the decoding result. did. As a result, the error correction decoding device 30 can perform processing without feedback to the information flow, and can perform error correction decoding with simple control while suppressing delay.
実施の形態２．
　実施の形態２では、誤り訂正復号装置がＣＲＣ（Cyclic　Redundancy　Check）による誤り検出を行う場合について説明する。 Embodiment 2.
Embodiment 2 describes a case where an error correction decoding device performs error detection by CRC (Cyclic Redundancy Check).
　図５は、実施の形態２に係る誤り訂正復号装置３１の構成例を示すブロック図である。誤り訂正復号装置３１は、干渉除去部１と、選択部２と、復調部３と、誤り訂正部４と、比較部５と、誤り検出部１３と、選択部１４と、復号結果候補記憶部７と、選択部１５と、判定基準値候補記憶部９と、を備える。また、誤り訂正復号装置３１では、比較部５、誤り検出部１３、選択部１４、復号結果候補記憶部７、選択部１５、および判定基準値候補記憶部９によって、出力制御部１６を構成している。なお、誤り訂正復号装置３１において、実施の形態１の誤り訂正復号装置３０が備える構成と同一のものについて同一の符号を付与し、説明を省略する。 FIG. 5 is a block diagram showing a configuration example of the error correction decoding device 31 according to the second embodiment. The error correction decoding device 31 includes an interference cancellation unit 1, a selection unit 2, a demodulation unit 3, an error correction unit 4, a comparison unit 5, an error detection unit 13, a selection unit 14, and a decoding result candidate storage unit. 7 , a selection unit 15 , and a determination reference value candidate storage unit 9 . In the error correction decoding device 31, an output control unit 16 is configured by the comparison unit 5, the error detection unit 13, the selection unit 14, the decoding result candidate storage unit 7, the selection unit 15, and the judgment reference value candidate storage unit 9. ing. In the error correction decoding device 31, the same components as those of the error correction decoding device 30 of Embodiment 1 are given the same reference numerals, and the description thereof is omitted.
　誤り検出部１３は、ＣＲＣによる誤り検出を行う。誤り検出部１３は、ＣＲＣによる誤り検出の検出結果を、選択部１４および選択部１５に出力する。 The error detection unit 13 performs error detection by CRC. Error detection section 13 outputs the detection result of error detection by CRC to selection section 14 and selection section 15 .
　選択部１４は、誤り検出部１３の検出結果、および比較部５の制御に基づいて、誤り訂正部４から出力される復号結果、または復号結果候補記憶部７に記憶されている復号結果候補を選択する。具体的には、選択部１４は、誤り検出部１３で誤りが検出されなかった場合、実施の形態１と同様、比較部５の制御に基づいて、誤り訂正部４から出力される復号結果、または復号結果候補記憶部７に記憶されている復号結果候補を選択する。選択部１４は、誤り検出部１３で誤りが検出された場合、比較部５の制御に係わらず復号結果候補記憶部７に記憶されている復号結果候補を選択する。 The selection unit 14 selects the decoding result output from the error correction unit 4 or the decoding result candidate stored in the decoding result candidate storage unit 7 based on the detection result of the error detection unit 13 and the control of the comparison unit 5. select. Specifically, when no error is detected by the error detection unit 13, the selection unit 14, similarly to the first embodiment, based on the control of the comparison unit 5, the decoding result output from the error correction unit 4, Alternatively, it selects a decoding result candidate stored in the decoding result candidate storage unit 7 . The selection unit 14 selects a decoding result candidate stored in the decoding result candidate storage unit 7 regardless of the control of the comparison unit 5 when an error is detected by the error detection unit 13 .
　選択部１５は、誤り検出部１３の検出結果、および比較部５の制御に基づいて、誤り訂正部４から出力される判定基準値、または判定基準値候補記憶部９に記憶されている判定基準値候補を選択する。具体的には、選択部１５は、誤り検出部１３で誤りが検出されなかった場合、実施の形態１と同様、比較部５の制御に基づいて、誤り訂正部４から出力される判定基準値、または判定基準値候補記憶部９に記憶されている判定基準値候補を選択する。選択部１５は、誤り検出部１３で誤りが検出された場合、比較部５の制御に係わらず判定基準値候補記憶部９に記憶されている判定基準値候補を選択する。 Based on the detection result of the error detection unit 13 and the control of the comparison unit 5, the selection unit 15 selects the judgment reference value output from the error correction unit 4 or the judgment reference stored in the judgment reference value candidate storage unit 9. Select value candidates. Specifically, when the error detection unit 13 does not detect an error, the selection unit 15 selects the determination reference value output from the error correction unit 4 based on the control of the comparison unit 5 as in the first embodiment. , or a judgment reference value candidate stored in the judgment reference value candidate storage unit 9 is selected. When an error is detected by the error detection section 13 , the selection section 15 selects a determination reference value candidate stored in the determination reference value candidate storage section 9 regardless of the control of the comparison section 5 .
　出力制御部１６は、復号結果に対して誤り検出を行い、誤りが検出された復号結果を最終的な誤り訂正復号結果の候補から除外する。 The output control unit 16 performs error detection on the decoding result, and excludes the decoding result in which an error is detected from the final candidates for the error correction decoding result.
　つづいて、誤り訂正復号装置３１の動作について説明する。図６は、実施の形態２に係る誤り訂正復号装置３１の動作を示すフローチャートである。図６のフローチャートにおいて、ステップＳ１０１からステップＳ１０４までの誤り訂正復号装置３１の動作は、図２のフローチャートにおける誤り訂正復号装置３０の動作と同じである。誤り訂正復号装置３１において、誤り検出部１３は、誤りが検出されなかった場合（ステップＳ２０１：Ｎｏ）、誤りが検出されなかった旨を選択部１４および選択部１５に出力する。この場合、以降の選択部１４の動作は、実施の形態１の誤り訂正復号装置３０が備える選択部６の動作と同じである。また、以降の選択部１５の動作は、実施の形態１の誤り訂正復号装置３０が備える選択部８の動作と同じである。 Next, the operation of the error correction decoding device 31 will be explained. FIG. 6 is a flow chart showing the operation of the error correction decoding device 31 according to the second embodiment. In the flowchart of FIG. 6, the operation of the error correction decoding device 31 from step S101 to step S104 is the same as the operation of the error correction decoding device 30 in the flowchart of FIG. In the error correction decoding device 31, the error detection section 13 outputs to the selection section 14 and the selection section 15 that no error has been detected when no error is detected (step S201: No). In this case, the subsequent operation of the selection unit 14 is the same as the operation of the selection unit 6 included in the error correction decoding device 30 of the first embodiment. Further, the subsequent operation of the selection unit 15 is the same as the operation of the selection unit 8 included in the error correction decoding device 30 of the first embodiment.
　誤り訂正復号装置３１において、誤り検出部１３は、誤りが検出された場合（ステップＳ２０１：Ｙｅｓ）、誤りが検出された旨を選択部１４および選択部１５に出力する。この場合、選択部１４は、前述のように、比較部５の制御に係わらず、復号結果候補記憶部７に記憶されている復号結果候補を選択することで、復号結果候補記憶部７に記憶されている復号結果候補をそのままの状態で保持させる（ステップＳ１０７）。同様に、選択部１５は、前述のように、比較部５の制御に係わらず、判定基準値候補記憶部９に記憶されている判定基準値候補を選択することで、判定基準値候補記憶部９に記憶されている判定基準値候補をそのままの状態で保持させる（ステップＳ１０７）。図６のフローチャートにおいて、ステップＳ１０８およびステップＳ１０９の誤り訂正復号装置３１の動作は、図２のフローチャートにおける誤り訂正復号装置３０の動作と同じである。 In the error correction decoding device 31, when an error is detected (step S201: Yes), the error detection section 13 outputs to the selection section 14 and the selection section 15 that an error has been detected. In this case, the selection unit 14 selects the decoding result candidates stored in the decoding result candidate storage unit 7 regardless of the control of the comparison unit 5 as described above, thereby storing the decoding result candidates in the decoding result candidate storage unit 7 . The decoded result candidate is held as it is (step S107). Similarly, the selection unit 15 selects the determination reference value candidates stored in the determination reference value candidate storage unit 9 regardless of the control of the comparison unit 5, as described above, so that the determination reference value candidate storage unit 9 is held as it is (step S107). In the flowchart of FIG. 6, the operations of the error correction decoding device 31 in steps S108 and S109 are the same as the operations of the error correction decoding device 30 in the flowchart of FIG.
　実施の形態２では、復号結果候補記憶部７は、誤り検出部１３で誤りが検出されなかった符号の中で、誤り訂正復号装置３１から誤り訂正復号結果として出力される最も可能性の高い復号結果を復号結果候補として記憶することになる。同様に、判定基準値候補記憶部９は、誤り検出部１３で誤りが検出されなかった符号の中で、誤り訂正復号装置３１から誤り訂正復号結果として出力される最も可能性の高い復号結果の復号過程で得られた判定基準値を判定基準値候補として記憶することになる。 In the second embodiment, the decoding result candidate storage unit 7 selects the most likely decoding result output from the error correction decoding device 31 as the error correction decoding result among the codes for which the error detection unit 13 has not detected an error. The result is stored as a decoding result candidate. Similarly, the judgment reference value candidate storage unit 9 selects the most likely decoding result output as the error correction decoding result from the error correction decoding device 31 among the codes for which no error was detected by the error detection unit 13. The decision reference value obtained in the decoding process is stored as a decision reference value candidate.
　誤り訂正復号装置３１のハードウェア構成について説明する。誤り訂正復号装置３１において、干渉除去部１、選択部２、復調部３、誤り訂正部４、比較部５、誤り検出部１３、選択部１４、復号結果候補記憶部７、選択部１５、および判定基準値候補記憶部９は、処理回路により実現される。実施の形態１の誤り訂正復号装置３０と同様、処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。 The hardware configuration of the error correction decoding device 31 will be explained. In the error correction decoding device 31, an interference cancellation unit 1, a selection unit 2, a demodulation unit 3, an error correction unit 4, a comparison unit 5, an error detection unit 13, a selection unit 14, a decoding result candidate storage unit 7, a selection unit 15, and The determination reference value candidate storage unit 9 is implemented by a processing circuit. As with the error correction decoding device 30 of the first embodiment, the processing circuit may be a processor and memory that execute a program stored in the memory, or may be dedicated hardware.
　以上説明したように、本実施の形態によれば、誤り訂正復号装置３１は、誤り検出部１３で誤りが検出されなかった符号の中で、最も信頼度の高い復号結果を選択する。これにより、誤り訂正復号装置３１は、実施の形態１の誤り訂正復号装置３０と比較して、最終的な誤り訂正復号結果として、信頼度の高い誤り訂正復号結果を出力することができる。 As described above, according to the present embodiment, the error correction decoding device 31 selects the decoding result with the highest reliability among the codes for which no error was detected by the error detection section 13 . As a result, the error correction decoding device 31 can output an error correction decoding result with higher reliability as the final error correction decoding result than the error correction decoding device 30 of the first embodiment.
実施の形態３．
　実施の形態３では、実施の形態２の誤り訂正復号装置３１と同様の構成において、誤り検出部１３の検出結果の異なる利用方法について説明する。 Embodiment 3.
Embodiment 3 describes a different method of using the detection result of error detection section 13 in the same configuration as error correction decoding apparatus 31 of Embodiment 2. FIG.
　図７は、実施の形態３に係る誤り訂正復号装置３１の動作を示すフローチャートである。図６で示される実施の形態２のフローチャートとの違いは、ステップＳ３０１の部分である。実施の形態３において、誤り訂正復号装置３１は、誤り検出部１３で誤りが検出されなかった場合（ステップＳ３０１：Ｎｏ）、誤り訂正部４から出力される復号結果を最終的な復号結果、すなわち誤り訂正復号結果として出力する（ステップＳ１０９）。この場合、誤り訂正復号装置３１は、干渉除去部１で干渉除去が行われていない干渉除去アルゴリズムが残っていても処理を終了させる。 FIG. 7 is a flow chart showing the operation of the error correction decoding device 31 according to the third embodiment. The difference from the flowchart of the second embodiment shown in FIG. 6 is step S301. In Embodiment 3, when the error detection unit 13 detects no error (step S301: No), the error correction decoding device 31 converts the decoding result output from the error correction unit 4 into the final decoding result, that is, It is output as an error correction decoding result (step S109). In this case, the error correction decoding device 31 terminates the processing even if there remains an interference cancellation algorithm for which interference cancellation has not been performed by the interference cancellation unit 1 .
　一方で、誤り訂正復号装置３１は、誤り検出部１３で誤りが検出された場合（ステップＳ３０１：Ｙｅｓ）、実施の形態１と同様の動作を行う。誤り訂正復号装置３１は、最終的に全ての干渉除去アルゴリズムに対して誤りが検出された場合、最終的に復号結果候補記憶部７に記憶されている復号結果候補を、誤り訂正復号結果として出力する（ステップＳ１０９）。 On the other hand, when the error detection unit 13 detects an error (step S301: Yes), the error correction decoding device 31 performs the same operation as in the first embodiment. The error correction decoding device 31 finally outputs the decoding result candidate stored in the decoding result candidate storage unit 7 as the error correction decoding result when errors are finally detected in all the interference cancellation algorithms. (step S109).
　実施の形態３では、復号結果候補記憶部７は、誤り検出部１３で誤りが検出された符号の中で、誤り訂正復号装置３１から誤り訂正復号結果として出力される最も可能性の高い復号結果を復号結果候補として記憶することになる。同様に、判定基準値候補記憶部９は、誤り検出部１３で誤りが検出された符号の中で、誤り訂正復号装置３１から誤り訂正復号結果として出力される最も可能性の高い復号結果の復号過程で得られた判定基準値を判定基準値候補として記憶することになる。 In Embodiment 3, the decoding result candidate storage unit 7 selects the most likely decoding result output as the error correction decoding result from the error correction decoding device 31 among the codes for which errors are detected by the error detection unit 13. is stored as a decoding result candidate. Similarly, the judgment reference value candidate storage unit 9 decodes the most likely decoding result output as the error correction decoding result from the error correction decoding device 31 among the codes in which the error is detected by the error detection unit 13. The judgment reference value obtained in the process is stored as a judgment reference value candidate.
　このように、実施の形態３において、出力制御部１６は、復号結果に対して誤り検出を行い、複数の干渉除去アルゴリズムに基づく全ての復号結果で誤りが検出された場合、誤りが検出された復号結果のうち、最も信頼度の高い判定基準値が得られたときの復号結果を最終的な誤り訂正復号結果として出力する。 Thus, in Embodiment 3, the output control unit 16 performs error detection on the decoding results, and when errors are detected in all the decoding results based on a plurality of interference cancellation algorithms, the error is detected. Among the decoding results, the decoding result when the determination reference value with the highest reliability is obtained is output as the final error correction decoding result.
　以上説明したように、本実施の形態によれば、誤り訂正復号装置３１は、誤り検出部１３で誤りが検出されなかった場合、その時点で誤り訂正復号を終了させることができるため、処理量の平均を小さくすることができ、処理ステップを削減でき、消費電力を削減することができる。 As described above, according to the present embodiment, the error correction decoding device 31 can terminate the error correction decoding at that time when no error is detected by the error detection unit 13. Therefore, the processing amount is reduced. can be reduced, processing steps can be reduced, and power consumption can be reduced.
　また、誤り訂正復号装置３１において全ての干渉除去アルゴリズムに対して誤りが検出された場合、誤り訂正復号装置３１から出力される誤り訂正復号結果には、誤りが残留していることになる。しかしながら、出力制御部１６の図示しない後段において、例えば、音声情報、映像情報などを扱う場合、前後の誤りが検出されていない復号結果を用いてから補正を行うことによって、信頼度の高い誤り訂正復号装置３１を得ることができる。 Also, if the error correction decoding device 31 detects errors in all interference elimination algorithms, the error correction decoding result output from the error correction decoding device 31 will have residual errors. However, in the latter stage (not shown) of the output control unit 16, for example, when handling audio information, video information, etc., error correction with high reliability is achieved by performing correction after using the decoding result in which errors before and after are not detected. A decoding device 31 can be obtained.
実施の形態４．
　実施の形態４では、実施の形態１の誤り訂正復号装置３０、または実施の形態２の誤り訂正復号装置３１において、誤り訂正部４が、ＬＤＰＣ（Low　Density　Parity　Check）、ターボ符号などの繰り返し復号を行う符号を用いる場合の動作について説明する。以下では、具体的に実施の形態１の誤り訂正復号装置３０を例にして説明するが、実施の形態２の誤り訂正復号装置３１にも適用可能である。 Embodiment 4.
In Embodiment 4, in the error correction decoding device 30 of Embodiment 1 or the error correction decoding device 31 of Embodiment 2, the error correction unit 4 performs iterative decoding such as LDPC (Low Density Parity Check) and turbo code. A description will be given of the operation in the case of using a code for performing The error correction decoding device 30 of Embodiment 1 will be specifically described below as an example, but the error correction decoding device 31 of Embodiment 2 is also applicable.
　図８は、実施の形態４に係る誤り訂正復号装置３０の動作を示すフローチャートである。図８のフローチャートは、実施の形態１の図２のフローチャートに対して、ステップＳ１０４の動作を、ステップＳ４０１およびステップＳ４０２に置き換えたものである。誤り訂正復号装置３０において、誤り訂正部４は、誤り訂正復号を行う際、復号終了のためにあらかじめ規定された繰り返し回数よりも少ない繰り返し回数における判定基準値、すなわち誤り訂正復号途中の判定基準値を求める。誤り訂正部４は、求めた誤り訂正復号途中の判定基準値と、判定基準値の信頼度を判定するために規定された閾値とを比較する（ステップＳ４０１）。 FIG. 8 is a flow chart showing the operation of the error correction decoding device 30 according to the fourth embodiment. The flowchart of FIG. 8 is obtained by replacing the operation of step S104 with steps S401 and S402 in the flowchart of FIG. 2 of the first embodiment. In the error correction decoding device 30, the error correction unit 4, when performing the error correction decoding, sets the determination reference value at the number of iterations smaller than the predetermined number of iterations for ending the decoding, that is, the determination reference value during the error correction decoding. Ask for The error correction unit 4 compares the determination reference value obtained in the middle of error correction decoding with a threshold defined for determining the reliability of the determination reference value (step S401).
　誤り訂正復号途中の判定基準値が閾値以上の場合（ステップＳ４０１：Ｙｅｓ）、誤り訂正部４は、該当する干渉除去アルゴリズムによる誤り訂正復号を継続する（ステップＳ４０２）。この場合、誤り訂正復号装置３０は、実施の形態１の図２のフローチャートにおいてステップＳ１０４の動作を行った状態になる。誤り訂正復号装置３０の以降の動作は実施の形態１のときと同じである。 If the criterion value during error correction decoding is equal to or greater than the threshold (step S401: Yes), the error correction unit 4 continues error correction decoding by the corresponding interference cancellation algorithm (step S402). In this case, the error correction decoding device 30 is in a state where the operation of step S104 in the flowchart of FIG. 2 of the first embodiment has been performed. The subsequent operation of the error correction decoding device 30 is the same as in the first embodiment.
　誤り訂正復号途中の判定基準値が閾値未満の場合（ステップＳ４０１：Ｎｏ）、誤り訂正部４は、該当する干渉除去アルゴリズムによる誤り訂正復号を中止する（ステップＳ４０３）。この場合、誤り訂正復号装置３０は、実施の形態１の図２のフローチャートにおいてステップＳ１０５からステップＳ１０７の動作を省略し、次の干渉除去アルゴリズムで干渉除去された信号の誤り訂正復号を行う。誤り訂正復号装置３０の以降の動作は実施の形態１のときと同じである。 When the judgment reference value during error correction decoding is less than the threshold (step S401: No), the error correction unit 4 stops error correction decoding by the corresponding interference cancellation algorithm (step S403). In this case, the error correction decoding apparatus 30 omits the operation from step S105 to step S107 in the flowchart of FIG. 2 of Embodiment 1, and performs error correction decoding of the interference-cancelled signal using the following interference cancellation algorithm. The subsequent operation of the error correction decoding device 30 is the same as in the first embodiment.
　このように、実施の形態４において、誤り訂正部４は、繰り返し復号を行う符号を用いる場合、誤り訂正復号が完了する前の途中の繰り返し回数における判定基準値と閾値とを比較し、閾値の方が大きいときは、該当する干渉除去アルゴリズムで干渉除去され、復調された信号に対する誤り訂正復号を中止する。誤り訂正部４は、他の干渉除去アルゴリズムで干渉除去され、復調された信号に対する誤り訂正復号を行う。 As described above, in the fourth embodiment, when using a code that performs iterative decoding, the error correction unit 4 compares the determination reference value and the threshold value in the number of iterations in the middle before error correction decoding is completed, and determines the threshold value. If it is larger, the error correction decoding for the signal that has been interference canceled by the corresponding interference cancellation algorithm and demodulated is stopped. The error correction unit 4 performs error correction decoding on the demodulated signal after the interference has been canceled by another interference cancellation algorithm.
　以上説明したように、本実施の形態によれば、誤り訂正復号装置３０は、正しい復号結果が得られる可能性の低い干渉除去アルゴリズムで復号したものに対しては少ないステップ数で処理を終了させる。これにより、誤り訂正復号装置３０は、全体の処理ステップの削減を図ることができる。 As described above, according to the present embodiment, error correction decoding apparatus 30 terminates processing in a small number of steps for decoding using an interference cancellation algorithm that has a low probability of obtaining a correct decoding result. . As a result, the error correction decoding device 30 can reduce the overall processing steps.
　以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。 The configurations shown in the above embodiments are only examples, and can be combined with other known techniques, or can be combined with other embodiments, without departing from the scope of the invention. It is also possible to omit or change part of the configuration.
　１　干渉除去部、２，６，８，１４，１５　選択部、３　復調部、４　誤り訂正部、５　比較部、７　復号結果候補記憶部、９　判定基準値候補記憶部、１０，１６　出力制御部、１３　誤り検出部、２０－１～２０－ｋ　干渉除去処理部、３０，３１　誤り訂正復号装置。 1 Interference removal unit 2, 6, 8, 14, 15 selection unit 3 demodulation unit 4 error correction unit 5 comparison unit 7 decoding result candidate storage unit 9 judgment reference value candidate storage unit 10, 16 output control Section, 13 Error detection section, 20-1 to 20-k Interference removal processing section, 30, 31 Error correction decoding device.

Claims (7)

  1. 　受信信号に対して複数の干渉除去アルゴリズムによって干渉除去を行い、前記干渉除去アルゴリズムごとに干渉除去信号を生成する干渉除去部と、
    　前記干渉除去信号を復調する復調部と、
    　前記復調部で復調された信号に対して誤り訂正復号を行い、復号結果、および前記復号結果の信頼度を示す判定基準値を出力する誤り訂正部と、
    　前記判定基準値に基づいて、最も信頼度の高い前記判定基準値が得られたときの前記復号結果を最終的な誤り訂正復号結果として出力する出力制御部と、
    　を備えることを特徴とする誤り訂正復号装置。     an interference cancellation unit that performs interference cancellation on a received signal using a plurality of interference cancellation algorithms and generates an interference cancellation signal for each of the interference cancellation algorithms;
    a demodulator that demodulates the interference cancellation signal;
    an error correction unit that performs error correction decoding on the signal demodulated by the demodulation unit and outputs a decoding result and a judgment reference value indicating the reliability of the decoding result;
    an output control unit for outputting, as a final error correction decoding result, the decoding result obtained when the determination reference value with the highest reliability is obtained based on the determination reference value;
    An error correction decoding device comprising:
  2. 　前記出力制御部は、前記復号結果に対して誤り検出を行い、誤りが検出された前記復号結果を前記最終的な誤り訂正復号結果の候補から除外する、
    　ことを特徴とする請求項１に記載の誤り訂正復号装置。     The output control unit performs error detection on the decoding result, and excludes the decoding result in which an error is detected from the final error correction decoding result candidates.
    2. The error correction decoding device according to claim 1, wherein:
  3. 　前記出力制御部は、前記復号結果に対して誤り検出を行い、前記複数の干渉除去アルゴリズムに基づく全ての前記復号結果で誤りが検出された場合、誤りが検出された前記復号結果のうち、最も信頼度の高い前記判定基準値が得られたときの前記復号結果を最終的な誤り訂正復号結果として出力する、
    　ことを特徴とする請求項１に記載の誤り訂正復号装置。     The output control unit performs error detection on the decoding results, and when errors are detected in all the decoding results based on the plurality of interference cancellation algorithms, the most error-detected decoding results Outputting the decoding result when the highly reliable judgment reference value is obtained as a final error correction decoding result;
    2. The error correction decoding device according to claim 1, wherein:
  4. 　前記誤り訂正部は、繰り返し復号を行う符号を用いる場合、誤り訂正復号が完了する前の途中の繰り返し回数における前記判定基準値と閾値とを比較し、前記閾値の方が大きいときは、該当する前記干渉除去アルゴリズムで干渉除去され、復調された信号に対する誤り訂正復号を中止し、他の前記干渉除去アルゴリズムで干渉除去され、復調された信号に対する誤り訂正復号を行う、
    　ことを特徴とする請求項１から３のいずれか１つに記載の誤り訂正復号装置。     When using a code that performs iterative decoding, the error correction unit compares the determination reference value in the number of iterations in the middle before error correction decoding is completed with a threshold, and when the threshold is larger, the corresponding Stopping error correction decoding on a signal that has been interference canceled and demodulated by the interference cancellation algorithm, and performing error correction decoding on a signal that has been interference canceled and demodulated by the other interference cancellation algorithm;
    4. The error correction decoding device according to any one of claims 1 to 3, characterized in that:
  5. 　誤り訂正復号装置を制御するための制御回路であって、
    　受信信号に対して複数の干渉除去アルゴリズムによって干渉除去を行い、前記干渉除去アルゴリズムごとに干渉除去信号を生成、
    　前記干渉除去信号を復調、
    　復調された信号に対して誤り訂正復号を行い、復号結果、および前記復号結果の信頼度を示す判定基準値を出力、
    　前記判定基準値に基づいて、最も信頼度の高い前記判定基準値が得られたときの前記復号結果を最終的な誤り訂正復号結果として出力、
    　を前記誤り訂正復号装置に実施させることを特徴とする制御回路。     A control circuit for controlling an error correction decoding device,
    performing interference cancellation on the received signal by a plurality of interference cancellation algorithms, generating an interference cancellation signal for each of the interference cancellation algorithms;
    demodulating the interference cancellation signal;
    performing error correction decoding on the demodulated signal and outputting a decoding result and a determination reference value indicating the reliability of the decoding result;
    Based on the decision reference value, outputting the decoding result when the decision reference value with the highest reliability is obtained as a final error correction decoding result;
    A control circuit, characterized in that it causes the error correction decoding device to implement:
  6. 　誤り訂正復号装置を制御するためのプログラムが記憶された記憶媒体であって、
    　前記プログラムは、
    　受信信号に対して複数の干渉除去アルゴリズムによって干渉除去を行い、前記干渉除去アルゴリズムごとに干渉除去信号を生成、
    　前記干渉除去信号を復調、
    　復調された信号に対して誤り訂正復号を行い、復号結果、および前記復号結果の信頼度を示す判定基準値を出力、
    　前記判定基準値に基づいて、最も信頼度の高い前記判定基準値が得られたときの前記復号結果を最終的な誤り訂正復号結果として出力、
    　を前記誤り訂正復号装置に実施させることを特徴とする記憶媒体。     A storage medium storing a program for controlling an error correction decoding device,
    The program
    performing interference cancellation on the received signal by a plurality of interference cancellation algorithms, generating an interference cancellation signal for each of the interference cancellation algorithms;
    demodulating the interference cancellation signal;
    performing error correction decoding on the demodulated signal and outputting a decoding result and a determination reference value indicating the reliability of the decoding result;
    Based on the decision reference value, outputting the decoding result when the decision reference value with the highest reliability is obtained as a final error correction decoding result;
    is performed by the error correction decoding device.
  7. 　誤り訂正復号装置における誤り訂正復号方法であって、
    　干渉除去部が、受信信号に対して複数の干渉除去アルゴリズムによって干渉除去を行い、前記干渉除去アルゴリズムごとに干渉除去信号を生成する第１のステップと、
    　復調部が、前記干渉除去信号を復調する第２のステップと、
    　誤り訂正部が、前記復調部で復調された信号に対して誤り訂正復号を行い、復号結果、および前記復号結果の信頼度を示す判定基準値を出力する第３のステップと、
    　出力制御部が、前記判定基準値に基づいて、最も信頼度の高い前記判定基準値が得られたときの前記復号結果を最終的な誤り訂正復号結果として出力する第４のステップと、
    　を含むことを特徴とする誤り訂正復号方法。     An error correction decoding method in an error correction decoding device,
    a first step in which an interference cancellation unit performs interference cancellation on a received signal using a plurality of interference cancellation algorithms and generates an interference cancellation signal for each of the interference cancellation algorithms;
    a second step in which a demodulator demodulates the interference cancellation signal;
    a third step in which the error correction unit performs error correction decoding on the signal demodulated by the demodulation unit and outputs a decoding result and a judgment reference value indicating the reliability of the decoding result;
    a fourth step in which the output control unit outputs the decoding result obtained when the determination reference value with the highest reliability is obtained as a final error correction decoding result based on the determination reference value;
    An error correction decoding method, comprising:
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