WO2022172365A1 - リソース制御装置、リソース制御システム、および、リソース制御方法 - Google Patents

リソース制御装置、リソース制御システム、および、リソース制御方法 Download PDF

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哲朗 中村
彰則 白神
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日本電信電話株式会社
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
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    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
    • G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to an FPGA resource control device, resource control system, and resource control method.
  • FPGAs Field-Programmable Gate Arrays
  • IP core IP core
  • Extellectual Property Core IP core
  • Such FPGAs can be used in multiple use cases (eg: pose identification, person detection, object detection, etc.).
  • End-users can use the FPGA for each task with similar execution time order without rewriting those IP core functions.
  • Common processing executed in FPGA is started by each end user's host CPU program passing processing to FPGA, and each processing in FPGA is executed as a non-preemptive task and then executed by CPU (Central Processing Unit) A result is returned.
  • CPU Central Processing Unit
  • an object of the present invention is to appropriately share the functions of an FPGA among multiple users and improve the resource efficiency of the FPGA.
  • the resource control device of the present invention comprises a controller unit that sets resources related to an IP core of an FPGA in which a program executes a task, and a queue that has a plurality of priorities for each program.
  • a common unit that creates a set of user queues and stores tasks in the user queues, and a scheduler unit that selects tasks to be executed by any of the IP cores by multistage scheduling within the user queues and between the user queues.
  • the present invention it is possible to preferably share the functions of the FPGA among multiple users and improve the resource efficiency of the FPGA.
  • FIG. 1 is a configuration diagram of a resource control device for sharing accelerator devices in this embodiment;
  • FIG. It is a figure which shows an example of the operation
  • FIG. 10 is a diagram illustrating an example of an IP core exclusive use operation by a resource control device;
  • FIG. 4 is a diagram showing an example of a resource control device deployed in the user space of a host machine;
  • FIG. 3 is a diagram illustrating an example of a resource control device deployed in an OS kernel of a host machine;
  • FIG. FIG. 10 is a diagram showing an example of a resource control system in which a controller is arranged in the user space of another host machine;
  • FIG. 11 is a configuration diagram of a resource control device of a comparative example;
  • FIG. 7 is a configuration diagram of a resource control device 1G of a comparative example.
  • the resource control device 1G includes an FPGA 8 implemented as hardware, and a queue set 5G and a scheduler section 7G are implemented by a CPU (not shown) executing a software program.
  • This resource control device 1G is, for example, a cloud server that is installed in a data center and provides services to each user via the Internet.
  • the FPGA 8 is configured including a plurality of IP cores 81 to 83 and simultaneously executes a plurality of tasks non-preemptively.
  • the IP core 81 is described as "IP core #0”
  • the IP core 82 is described as “IP core #1”
  • the IP core 83 is described as “IP core #2”. is doing.
  • the queue set 5G comprises a plurality of queues 50, 51-5F. Since the priority of the queue 50 is lower than that of any other queue, it is indicated as “queue #0" in FIG. The priority of the queue 51 is higher than that of the queue 50, but lower than that of any other queue, so it is indicated as “queue #1" in FIG. Since the priority of queue 5F is higher than that of any other queue, it is described as "queue #15" in FIG.
  • the scheduler section 7G has a fixed priority scheduler section 74, schedules the tasks 6a to 6d stored in the queues 50, 51 to 5F in order of priority of each queue, and causes the FPGA 8 to execute them.
  • the resource control device 1G receives tasks 6a to 6d from a plurality of user programs 3a and 3b and causes the FPGA 8 to execute them. Therefore, the user programs 3 a and 3 b have an IP core mask setting section 31 and a task priority setting section 32 .
  • Task 6a is a task of identifying a person.
  • Tasks 6b and 6c are pose identification tasks. These tasks 6a to 6c are executed by the FPGA 8 upon receiving instructions from the user program 3a.
  • Task 6d is a task of recognizing an object. The task 6d is executed by the FPGA 8 upon receiving instructions from the user program 3b.
  • the IP core mask setting unit 31 sets which of the IP cores 81 to 83 of the FPGA 8 is to execute the task and which is not to execute the task.
  • the user programs 3a, 3b and the like can directly specify the core mask for the desired IP core. Therefore, there is a drawback that the internal information of the cloud server is exposed to the user and lacks abstraction.
  • the task priority setting unit 32 sets the priority of tasks.
  • the task priority setting unit 32 determines in which of the queues 50, 51 to 5F of the queue set 5G the task is to be stored.
  • the task priority setting unit 32 allows each user to set the priority of a task relative to other tasks of this user. Specifically, tasks 6b and 6c for identifying poses can be executed prior to task 6a for identifying a person.
  • the resource amount of the FPGA 8 to be used is determined inside the user programs 3a and 3b, it cannot be dynamically changed from outside the user programs 3a and 3b, resulting in a lack of flexibility.
  • the fixed-priority scheduler unit 74 simply takes out tasks in order from those stored in the queue with the highest priority and allocates them to IP cores. Therefore, users cannot specify the amount of resources they want to use for a task. Then, a difference may occur between the resource amount of the FPGA 8 requested by the user program and the expected value of the actually obtained execution time, which may result in a lack of fairness.
  • FIG. 1 is a configuration diagram of a resource control device 1 for sharing accelerator devices in this embodiment.
  • the resource control device 1 includes an FPGA 8 implemented as hardware, and a CPU (not shown) executes a software program to implement a controller section 2, a common section 4, user queues 5a and 5b, and a scheduler section 7. It is
  • This resource control device 1 is, for example, a cloud server that is installed in a data center and provides services to each user via the Internet.
  • the controller unit 2 includes a command reception unit 21, a user queue management unit 22, and a used IP core control unit 23.
  • the controller unit 2 has a function related to IP core setting, and sets resources related to the IP cores 81 to 83 of the FPGA 8 on which the program executes tasks.
  • the controller unit 2 checks the idle state of the IP cores, internally designates an IP core mask, and sets it in the scheduler unit 7 . Therefore, the information inside the cloud server is not exposed to the user programs 3a and 3b.
  • the controller unit 2 since the controller unit 2 includes the command reception unit 21, the resources can be dynamically controlled, so flexibility can be provided.
  • the command reception unit 21 dynamically receives resource control instructions from the user from outside the program.
  • the resource control instruction is an instruction describing the number of IP cores to be used, whether to exclusively use the IP cores, and the like. If the resource control instruction is not accepted, the command accepting unit 21 notifies the user of that fact.
  • the user queue management unit 22 notifies the user queue creation unit 41 of the common unit 4 to create a user queue for this program each time the user programs 3a, 3b, etc. start up.
  • the used IP core control unit 23 manages the occupied/empty state of the IP cores 81 to 83 of the FPGA 8 in the physical host, secures the number of IP cores specified by the command reception unit 21, Creates and manages a fixedly assigned map that is exclusive to In addition, the used IP core control unit 23 notifies the scheduler unit 7 of the allocation information each time the allocation information in which one of the IP cores 81 to 83 is allocated to the task is updated. When the number of free IP cores is insufficient for the task to be executed by the user program, the used IP core control unit 23 notifies the command receiving unit 21 that this designation cannot be accepted. Then, the command receiving unit 21 notifies the user that the resource control command from the user has not been received.
  • the common section 4 includes a user queue creation section 41 and a user queue allocation section 42 .
  • the common unit 4 creates a user queue, which is a set of queues each having a plurality of priorities, for each program, and stores tasks in this user queue.
  • the user queue creating unit 41 receives information about usable user queues from the controller unit 2, and creates a user queue for this program each time a new program is deployed and activated.
  • the user queue allocation unit 42 Upon receiving a task from a program, the user queue allocation unit 42 selects a user queue corresponding to the user identifier assigned to this program, and based on the priority of the tasks in the user programs 3a and 3b, assigns the corresponding priority. Store the task in a queue of degrees.
  • the user programs 3a and 3b are provided with a task priority setting unit 32 to set the priority of each task.
  • the task priority setting unit 32 of the user program 3a sets priority #0 to the tasks 6a and 6b and transfers them to the common unit 4, and sets priority #1 to the task 6c and transfers them to the common unit 4.
  • FIG. The task priority setting unit 32 of the user program 3 b sets the priority #1 to the task 6 d and hands it over to the common unit 4 .
  • Tasks 6a and 6b are stored in queue 50 of user queue 5a
  • task 6c is stored in queue 51 of user queue 5a.
  • a task 6d is stored in the queue 51 of the user queue 5b.
  • the scheduler section 7 includes an inter-user-queue scheduler section 71 , an intra-user-queue scheduler section 72 , and an IP core mask setting section 73 .
  • the scheduler unit 7 selects a task to be executed by one of the IP cores 81 to 83 by multistage scheduling within and between user queues.
  • the inter-user-queue scheduler unit 71 selects the user queues 5a and 5b from which tasks are to be extracted by a fair algorithm such as round robin. These user queues 5a, 5b are a set of queues 50, 51 having multiple priorities. Although the user queues 5a and 5b are queue sets having 16 levels of priority, only two queues are shown.
  • the intra-user-queue scheduler unit 72 selects tasks to be executed by an algorithm that takes priority into account, such as retrieving tasks from the queue with the highest priority within the user queue selected by the inter-user-queue scheduler unit 71 .
  • the intra-user-queue scheduler unit 72 schedules user tasks in the user queues 5a and 5b independently of the inter-user-queue scheduler unit 71, thereby enabling priority control of each task.
  • the intra-user-queue scheduler unit 72 and inter-user-queue scheduler unit 71 implement the controllability of the resource control device 1 .
  • the IP core mask setting unit 73 receives information from the controller unit 2, sets an IP core mask for each task, and controls so that IP cores not specified are not used.
  • the IP core mask means designation of an IP core for a task.
  • the common unit 4 prepares a plurality of independent user queues 5a and 5b containing queues of each priority. Further, the scheduler section 7 includes an inter-user-queue scheduler section 71 which determines which user queues 5a and 5b are selected. The common unit 4 schedules the priority control algorithm of the intra-user-queue scheduler unit 72 and the algorithm of the inter-user-queue scheduler unit 71 together in multiple stages, thereby ensuring fairness in resource allocation of the FPGA 8 .
  • FIG. 2 is a diagram showing an example of operations in the resource control device 1.
  • Resource control instructions 20a to 20c are sequentially notified to the controller unit 2 in FIG.
  • the controller section 2 is notified of the resource control instruction 20a.
  • the resource control instruction 20a describes that it is a deploy request related to user program A (user program 3a) and that the number of IP cores to be used is two.
  • the controller unit 2 manages mapping between the two IP cores in the FPGA 8 and the user program 3a. At this time, two IP cores in the FPGA 8 are assigned to task execution of the user program 3a.
  • the controller section 2 is notified of the resource control instruction 20b.
  • the resource control instruction 20b describes that it is a deployment request related to user program B (user program 3b) and that the number of IP cores to be used is one. Even if the user program 3a is already running, by notifying the controller unit 2 of the resource control instruction 20b together with the user program 3b, the user program 3b is deployed and its execution is started.
  • the controller unit 2 manages mapping between one IP core in the FPGA 8 and the user program 3b.
  • the controller unit 2 is notified of the resource control instruction 20c.
  • the resource control instruction 20c is a command related to the user program C (not shown).
  • User programs 3a and 3b are already running, and all IP cores in FPGA 8 are assigned to these user programs 3a and 3b. Therefore, since the deployment request exceeds the resource capacity, the controller unit 2 notifies the user to that effect and does not deploy the user program C.
  • FIG. 1
  • the user queue scheduler section 72 of the scheduler section 7 adjusts the execution time ratio of the user programs 3a and 3b to 2:1 using an algorithm such as round robin.
  • This execution time ratio is equal to the ratio of the number of IP cores in the resource control instructions 20a and 20b.
  • the controller unit 2 can fairly allocate the IP cores of the FPGA 8 to the user programs 3a and 3b.
  • FIG. 3 is a diagram showing an example of an IP core exclusive use operation by the resource control device 1.
  • Resource control commands 20a and 20b are notified to the controller unit 2 in FIG.
  • the resource control instruction 20a states that it is a deploy request related to user program A (user program 3a), that the number of IP cores to be used is two, and that the IP cores are exclusively used. .
  • the user program 3a is deployed and its execution is started.
  • the controller unit 2 manages two IP cores in the FPGA 8 and manages exclusive mapping between the user program 3a and the IP cores. At this time, two IP cores in the FPGA 8 are exclusively assigned to task execution of the user program 3a.
  • the resource control instruction 20b describes that it is a deploy request related to user program B (user program 3b), that the number of IP cores to be used is one, and that the IP core is exclusively used. . Even if the user program 3a is already running, the user notifies the controller unit 2 of the resource control instruction 20b together with the user program 3b, thereby deploying the user program 3b and starting its execution.
  • the controller unit 2 manages mapping between the IP cores in the FPGA 8 and the user programs 3a and 3b. At this time, two IP cores in the FPGA 8 are exclusively assigned to execute the task of the user program 3a, and the remaining one IP core is exclusively assigned to execute the task of the user program 3b.
  • FIG. 4 is a diagram showing an example of the resource control device 1 deployed in the user space of the host machine 1B.
  • the host machine 1B has a CPU 93 and an FPGA 8 as hardware layers, and an OS (Operating System) 92 is installed.
  • the controller section 2 and FPGA library 91 are embodied, and user programs 3a and 3b are deployed.
  • the FPGA library 91 includes the multiqueue 5 and the scheduler section 7, and in combination with the controller section 2 operates as the resource control device 1 described above.
  • a new user queue is generated in the multiqueue 5 each time a user program is deployed.
  • the scheduler section 7 includes parts corresponding to the inter-user-queue scheduler section 71, the intra-user-queue scheduler section 72, and the IP core mask setting section 73 shown in FIG.
  • the controller section 2 notifies the multiqueue 5 and the scheduler section 7 of the command.
  • FPGA library 91 causes FPGA 8 and IP cores 81 to 83 to execute tasks via FPGA driver 94 installed in OS 92 .
  • FIG. 5 is a diagram showing an example of the resource control device 1 arranged in the kernel space of the OS 92 of the host machine 1C.
  • the host machine 1C has a CPU 93 and an FPGA 8 as hardware layers, and an OS 92 is installed.
  • a controller unit 2, a CPU scheduler 921, and an FPGA driver 94 are installed in the kernel space of the OS 92 of the host machine 1B.
  • An FPGA library 91 and user programs 3a and 3b are deployed in the user space of the host machine 1C.
  • the controller unit 2 includes a CPU control unit 24 , a device control unit 25 , a GPU (Graphic Processing Unit) control unit 26 and an FPGA control unit 27 .
  • the CPU control unit 24 is a unit that controls the cores 931 to 932 configured in the CPU 93 and notifies the CPU scheduler 921 of instructions.
  • the GPU control unit 26 is a part that controls the GPU (not shown).
  • the FPGA control section 27 is a section that controls the FPGA 8, and includes sections corresponding to the command reception section 21, the user queue management section 22, and the used IP core control section 23 shown in FIG.
  • the FPGA driver 94 includes a multiqueue 5 and a scheduler section 7.
  • the multiqueue 5 and scheduler section 7 are controlled by the FPGA control section 27 .
  • a new user queue is generated in the multiqueue 5 each time a user program is newly deployed.
  • the scheduler section 7 includes parts corresponding to the inter-user-queue scheduler section 71, the intra-user-queue scheduler section 72, and the IP core mask setting section 73 shown in FIG.
  • FIG. 6 is a diagram showing an example of a resource control system in which the controller section 2 is arranged in the user space of another host machine 1D.
  • the resource control system shown in FIG. 6 includes a host machine 1D in which a controller section 2 is arranged in addition to the host machine 1E.
  • the host machine 1D has a CPU 93 as a hardware layer, and an OS 92 is installed.
  • a controller unit 2 is embodied in the user space of the host machine 1D. This controller section 2 has the same functions as the controller section 2 shown in FIG.
  • the host machine 1E has a CPU 93 and an FPGA 8 as hardware layers, and an OS 92 is installed.
  • An FPGA library 91 is embodied in the user space of the host machine 1E, and user programs 3a and 3b are deployed. This FPGA library 91 has the same functions as the FPGA library 91 shown in FIG.
  • the FPGA library 91 includes the multiqueue 5 and the scheduler section 7, and operates as the resource control device 1 described above in combination with the controller section 2 of the host machine 1D. Each time a user program is deployed in the multiqueue 5, a new user queue corresponding to this user program is generated.
  • the scheduler section 7 includes parts corresponding to the inter-user-queue scheduler section 71, the intra-user-queue scheduler section 72, and the IP core mask setting section 73 shown in FIG.
  • the controller section 2 notifies the multiqueue 5 and the scheduler section 7 of the command.
  • FPGA library 91 causes FPGA 8 and IP cores 81 to 83 to execute tasks via FPGA driver 94 installed in OS 92 .
  • ⁇ Claim 1>> a controller unit that sets resources related to the IP core of the FPGA in which the program executes tasks; a common unit that creates a user queue, which is a set of queues each having a plurality of priorities, for each program and stores tasks in the user queue; a scheduler unit that selects a task to be executed by one of the IP cores by multistage scheduling within the user queue and between the user queues;
  • a resource control device comprising:
  • the scheduler unit an inter-user-queue scheduler that selects a user queue from which a task is taken; an intra-user-queue scheduler unit that extracts a task from a queue having the highest priority among queues in which tasks are registered, in the user queue selected by the inter-user-queue scheduler unit;
  • the resource control device characterized by comprising:
  • the scheduler unit Further comprising an IP core mask setting unit that controls not to use IP cores that are not specified for each task, 2.
  • the resource control device characterized by:
  • the controller unit The IP cores to be used secure the number of IP cores specified by the program, and create and manage a map in which the IP cores are fixedly assigned to each program when a specification for exclusive use of the IP cores is received. Equipped with a control unit, The used IP core control unit If the total number of IP cores newly specified by the program exceeds the number of IP cores of the FPGA, this specification is not accepted. 2.
  • the resource control device characterized by:
  • the common part is A user queue creation unit that creates a user queue for the program each time the program is newly started, 2.
  • the resource control device characterized by:
  • FPGA resources can be shared fairly among multiple users.
  • the common part is When a task is received from the program, selecting a user queue related to the program based on the identifier, and registering the task in the user queue based on task priority; 2.
  • the resource control device characterized by:
  • FPGA resources can be shared fairly among multiple users.
  • ⁇ Claim 7>> a controller unit that sets resources related to the IP core of the FPGA in which the program executes tasks; a common unit that creates a user queue, which is a set of queues each having a plurality of priorities, for each program and stores tasks in the user queue; a scheduler unit that selects a task to be executed by one of the IP cores by multistage scheduling within the user queue and between the user queues;
  • a resource control system comprising:

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Abstract

リソース制御装置（１）は、ユーザプログラム（３ａ，３ｂ）がタスク（６ａ～６ｄ）を実行するＦＰＧＡ８のＩＰコア（８１～８３）に係るリソースを設定するコントローラ部（２）と、　ユーザプログラム（３ａ，３ｂ）毎に、それぞれ複数の優先度を持つキューのセットであるユーザキュー（５ａ，５ｂ）を作成し、ユーザキュー（５ａ，５ｂ）にタスク（６ａ～６ｄ）を格納する共通部（４）と、ユーザキュー（５ａ，５ｂ）内およびユーザキュー（５ａ，５ｂ）間にて多段スケジューリングによりＩＰコアの何れかに実行させるタスクを選択するスケジューラ部（７）と、を備える。

Description

リソース制御装置、リソース制御システム、および、リソース制御方法
　本発明は、ＦＰＧＡのリソース制御装置、リソース制御システム、および、リソース制御方法に関する。
　近年、推論用畳み込みニューラルネットワークがＩＰコア（Intellectual Property Core）単位で複数搭載されたＦＰＧＡ（Field-Programmable Gate Array）が使われるようになっている（非特許文献１，２参照）。このようなＦＰＧＡは、複数のユースケース（例えば：ポーズ同定・人物検出・物体検出など）で使用可能である。エンドユーザはそれらＩＰコア機能を書き換えることなく、同程度の実行時間オーダを持つタスク毎にＦＰＧＡを利用することが可能である。ＦＰＧＡで実施される共通処理は各エンドユーザのホストＣＰＵプログラムがＦＰＧＡに処理を渡すことで開始され、ＦＰＧＡでの各処理は非プリエンプティブなタスクとして実行された後、ＣＰＵ（Central Processing Unit）に実行結果が返却される。ＦＰＧＡの共通機能で実現できない各エンドユーザ固有の処理は、ＣＰＵプログラム内で実施される。
Xilinx Vitis-AI,[令和３年２月１日検索日],インターネット<URL:https://github.com/Xilinx/Vitis-AI> M. Bacis, R. Brondolin and M. D. Santambrogio, "BlastFunction: an FPGA-as-a-Service system for Accelerated Serverless Computing," 2020 Design, Automation & Test in Europe Conference & Exhibition (DATE), Grenoble, France, 2020, pp. 852-857, doi: 10.23919/DATE48585.2020.9116333.
　ＦＰＧＡをクラウドサーバに搭載して、サービスを提供するときには、抽象性と柔軟性と制御性と公平性の要件を満たすことが望ましい。
　抽象性とは、ＩＰコアマスクなどのクラウド内部の情報がユーザに露呈しないことをいう。柔軟性とは、ＦＰＧＡの中のＩＰコア数などのように必要なリソース量について、プログラムの外部から動的に変更できることをいう。制御性とは、各ユーザがそのユーザのもつ他のタスクに対してあるタスクの優先度を相対的に設定できることをいう。公平性とは、ユーザの要求するＦＰＧＡリソース量と実際に得られる実行時間に差がないことをいう。
　単に各ユーザのプログラムをマルチプロセスとして複数動作させた場合、抽象性と柔軟性と制御性と公平性の要件を同時に満たせないという問題がある。
　そこで、本発明は、マルチユーザ間でＦＰＧＡの機能を好適に共用し、ＦＰＧＡのリソース効率を高めることを課題とする。
　前記した課題を解決するため、本発明のリソース制御装置は、プログラムがタスクを実行するＦＰＧＡのＩＰコアに係るリソースを設定するコントローラ部と、前記プログラム毎に、それぞれ複数の優先度を持つキューのセットであるユーザキューを作成し、前記ユーザキューにタスクを格納する共通部と、前記ユーザキュー内および前記ユーザキュー間にて多段スケジューリングにより前記ＩＰコアの何れかに実行させるタスクを選択するスケジューラ部と、を備えることを特徴とする。
　その他の手段については、発明を実施するための形態のなかで説明する。
　本発明によれば、マルチユーザ間でＦＰＧＡの機能を好適に共用し、ＦＰＧＡのリソース効率を高めることが可能となる。
本実施形態におけるアクセラレータデバイス共有のためのリソース制御装置の構成図である。 リソース制御装置における動作の一例を示す図である。 リソース制御装置によるＩＰコアの排他的使用動作の一例を示す図である。 ホストマシンのユーザ空間に配備されたリソース制御装置の一例を示す図である。 ホストマシンのＯＳカーネルに配備されたリソース制御装置の一例を示す図である。 コントローラ部を他のホストマシンのユーザ空間に配備したリソース制御システムの一例を示す図である。 比較例のリソース制御装置の構成図である。
　以降、比較例と本発明を実施するための形態とを、各図を参照して詳細に説明する。
《比較例》
　図７は、比較例のリソース制御装置１Ｇの構成図である。
　リソース制御装置１Ｇは、ハードウエアとして実装されたＦＰＧＡ８を含み、不図示のＣＰＵがソフトウエアプログラムを実行することによって、キューセット５Ｇおよびスケジューラ部７Ｇが具現化されている。このリソース制御装置１Ｇは、例えばデータセンタに設置されて、各ユーザに対してインターネット経由でサービスを提供するクラウドサーバである。
　ＦＰＧＡ８は、複数のＩＰコア８１～８３を含んで構成されており、同時に複数のタスクを非プリエンプティブに実行する。図７では、ＩＰコア８１のことを「ＩＰコア＃０」と記載し、ＩＰコア８２のことを「ＩＰコア＃１」と記載し、ＩＰコア８３のことを「ＩＰコア＃２」と記載している。
　キューセット５Ｇは、複数のキュー５０，５１～５Ｆを備えている。キュー５０の優先度は、他の何れのキューの優先度よりも低いため、図７では「キュー＃０」と記載している。キュー５１の優先度は、キュー５０の優先度よりも高いが、その他の何れのキューの優先度よりも低いため、図７では「キュー＃１」と記載している。キュー５Ｆの優先度は、他の何れのキューの優先度よりも高いため、図７では「キュー＃１５」と記載している。
　スケジューラ部７Ｇは、固定優先度スケジューラ部７４を備えており、キュー５０，５１～５Ｆに格納されたタスク６ａ～６ｄを、各キューの優先度順にスケジューリングしてＦＰＧＡ８に実行させる。
　リソース制御装置１Ｇは、複数のユーザプログラム３ａ，３ｂからタスク６ａ～６ｄなどを受け付けて、ＦＰＧＡ８に実行させる。そのため、ユーザプログラム３ａ，３ｂは、ＩＰコアマスク設定部３１と、タスク優先度設定部３２とを備えている。タスク６ａは、人物を特定するタスクである。タスク６ｂ，６ｃは、ポーズを同定するタスクである。これらタスク６ａ～６ｃは、ユーザプログラム３ａの指示を受けてＦＰＧＡ８が実行する。タスク６ｄは、物体を認識するタスクである。タスク６ｄは、ユーザプログラム３ｂの指示を受けてＦＰＧＡ８が実行する。
　ＩＰコアマスク設定部３１は、ＦＰＧＡ８のＩＰコア８１～８３のうち、何れにタスクを実行させるか、または何れにタスクを実行させないかを設定するものである。つまり、使用したいＩＰコアについて、コアマスクがユーザプログラム３ａ，３ｂなどから直接指定できてしまう。そのため、クラウドサーバの内部情報がユーザに露呈してしまい、抽象性に欠けるという欠点がある。
　タスク優先度設定部３２は、タスクの優先度を設定するものである。タスク優先度設定部３２は、キューセット５Ｇのキュー５０，５１～５Ｆのうち、何れにタスクを格納するかを決定する。タスク優先度設定部３２により、各ユーザは、このユーザの他のタスクに対して、或るタスクの優先度を相対的に設定できる。具体的にいうと、人物を特定するタスク６ａよりもポーズを同定するタスク６ｂ，６ｃを先に実行させることができる。
　しかし、使用したいＦＰＧＡ８のリソース量がユーザプログラム３ａ，３ｂの内部で決定されてしまうため、ユーザプログラム３ａ，３ｂの外部から動的に変更することができず、柔軟性がないという欠点がある。
　固定優先度スケジューラ部７４は、単に優先度の高いキューに格納されているタスクから順に取り出してＩＰコアに割り当てる。よってユーザは、タスクに対して使用したいリソース量を指定できない。そして、ユーザプログラムが要求するＦＰＧＡ８のリソース量と、実際に得られる実行時間の期待値に差が発生し、公平性に欠けるおそれがある。
　つまり、単にユーザプログラムをマルチプロセスとして複数動作させた場合、抽象性と柔軟性と制御性と公平性の要件を同時に満たせないおそれがある。
《本実施形態》
　図１は、本実施形態におけるアクセラレータデバイス共有のためのリソース制御装置１の構成図である。
　リソース制御装置１は、ハードウエアとして実装されたＦＰＧＡ８を含み、不図示のＣＰＵがソフトウエアプログラムを実行することによって、コントローラ部２、共通部４、ユーザキュー５ａ，５ｂおよびスケジューラ部７が具現化されている。このリソース制御装置１は、例えばデータセンタに設置されて、各ユーザに対してインターネット経由でサービスを提供するクラウドサーバである。
　コントローラ部２は、コマンド受付部２１と、ユーザキュー管理部２２と、使用ＩＰコア制御部２３とを含んでいる。コントローラ部２は、ＩＰコア設定に関する機能を有しており、プログラムがタスクを実行するＦＰＧＡ８のＩＰコア８１～８３に係るリソースを設定する。コントローラ部２がＩＰコアの空き状態を見て内部でＩＰコアマスクを指定し、スケジューラ部７に設定する。そのため、クラウドサーバ内部の情報がユーザプログラム３ａ，３ｂなどに露呈しなくなる。また、コントローラ部２がコマンド受付部２１を備えることにより、リソースが動的に制御できるので、柔軟性を持たせることができる。
　コマンド受付部２１は、ユーザからのリソース制御命令についてプログラム外から動的に受け付ける。リソース制御命令は、使用ＩＰコア数やＩＰコアを排他的に使用するか否かなどが記載された命令である。コマンド受付部２１は、リソース制御命令が受け付けられなかった場合、ユーザにその旨を報知する。
　ユーザキュー管理部２２は、ユーザプログラム３ａ，３ｂなどが立ち上がるごとに、このプログラム用のユーザキューの作成を、共通部４のユーザキュー作成部４１に通達する。
　使用ＩＰコア制御部２３は、物理ホスト内のＦＰＧＡ８のＩＰコア８１～８３の占有／空き状態を管理し、コマンド受付部２１から指定された数のＩＰコアを確保し、必要に応じてユーザ毎に排他的となるように固定的に割り当てたマップを作成して管理する。また、使用ＩＰコア制御部２３は、タスクにＩＰコア８１～８３のうち何れかを割り当てた割り当て情報を更新する度に、スケジューラ部７に割り当て情報を通達する。使用ＩＰコア制御部２３は、ユーザプログラムが実行しようとするタスクに対して空きＩＰコアの数が足りない場合、この指定が受け付けられない旨をコマンド受付部２１に通達する。そしてコマンド受付部２１は、ユーザからのリソース制御命令が受け付けられなかった旨を、このユーザに報知する。
　共通部４は、ユーザキュー作成部４１と、ユーザキュー振分部４２とを含んでいる。共通部４は、プログラム毎に、それぞれ複数の優先度を持つキューのセットであるユーザキューを作成し、このユーザキューにタスクを格納する。
　ユーザキュー作成部４１は、コントローラ部２から使用可能なユーザキューに関する情報を受け取り、新たにプログラムがデプロイされて起動する毎に、このプログラム用のユーザキューを作成する。
　ユーザキュー振分部４２は、プログラムからタスクを受け付けると、このプログラムに付与されたユーザ識別子に対応するユーザキューを選択し、ユーザプログラム３ａ，３ｂ内のタスクの優先度を元に、該当する優先度のキューにタスクを格納する。なお、ユーザプログラム３ａ，３ｂは、タスク優先度設定部３２を備え、各タスクに優先度を設定する。
　ユーザプログラム３ａのタスク優先度設定部３２は、タスク６ａ，６ｂに優先度＃０を設定して共通部４に引き渡し、タスク６ｃに優先度＃１を設定して共通部４に引き渡す。
　ユーザプログラム３ｂのタスク優先度設定部３２は、タスク６ｄに優先度＃１を設定して共通部４に引き渡す。タスク６ａ，６ｂがユーザキュー５ａのキュー５０に格納され、タスク６ｃがユーザキュー５ａのキュー５１に格納されている。タスク６ｄがユーザキュー５ｂのキュー５１に格納されている。
　スケジューラ部７は、ユーザキュー間スケジューラ部７１と、ユーザキュー内スケジューラ部７２と、ＩＰコアマスク設定部７３とを含んでいる。スケジューラ部７は、ユーザキュー内およびユーザキュー間にて多段スケジューリングによりＩＰコア８１～８３の何れかに実行させるタスクを選択する。
　ユーザキュー間スケジューラ部７１は、ラウンドロビン等の公平なアルゴリズムによって、タスクの取り出し元とのなるユーザキュー５ａ，５ｂを選択する。これらユーザキュー５ａ，５ｂは、複数の優先度を持つキュー５０，５１のセットである。なお、ユーザキュー５ａ，５ｂは、１６段階の優先度を持つキューセットであるが、そのうち２つのキューのみを図示している。
　ユーザキュー内スケジューラ部７２は、ユーザキュー間スケジューラ部７１が選択したユーザキュー内で、最も優先度の高いキューからタスクを取り出す等、優先度を考慮したアルゴリズムによって、実行するタスクを選択する。ユーザキュー内スケジューラ部７２は、ユーザキュー５ａ，５ｂの中で、ユーザキュー間スケジューラ部７１とは独立にユーザのタスクのスケジューリングを行うことで、各タスクの優先制御が可能となる。つまり、ユーザキュー内スケジューラ部７２とユーザキュー間スケジューラ部７１は、リソース制御装置１の制御性を実現している。
　ＩＰコアマスク設定部７３は、コントローラ部２からの情報を受け取り、各タスクにＩＰコアマスクを設定し、指定されていないＩＰコアを使用しないように制御する。ここでＩＰコアマスクとは、タスクに対するＩＰコアの指定のことをいう。
　共通部４は、各優先度のキューを内包する独立したユーザキュー５ａ，５ｂを複数用意する。さらにスケジューラ部７は、どのユーザキュー５ａ，５ｂを選択するか決定するユーザキュー間スケジューラ部７１を含んでいる。共通部４は、ユーザキュー内スケジューラ部７２の優先制御アルゴリズムとユーザキュー間スケジューラ部７１のアルゴリズムを併せて多段でスケジュールすることで、ＦＰＧＡ８のリソース割り当ての公平性を担保する。
　図２は、リソース制御装置１における動作の一例を示す図である。
　図２のコントローラ部２には、リソース制御命令２０ａ～２０ｃが順番に通知される。
　最初、コントローラ部２に、リソース制御命令２０ａが通知される。リソース制御命令２０ａは、ユーザプログラムＡ（ユーザプログラム３ａ）に係るデプロイ要求である旨と、使用するＩＰコア数が２個であることが記載されている。ユーザプログラム３ａと一緒にリソース制御命令２０ａをコントローラ部２に通知することで、ユーザプログラム３ａがデプロイされて、その実行が開始される。コントローラ部２は、ＦＰＧＡ８内の２個のＩＰコアとユーザプログラム３ａとのマッピングを管理する。このとき、ＦＰＧＡ８内の２個のＩＰコアが、ユーザプログラム３ａのタスク実行に割り当てられている。
　次にコントローラ部２には、リソース制御命令２０ｂが通知される。リソース制御命令２０ｂは、ユーザプログラムＢ（ユーザプログラム３ｂ）に係るデプロイ要求である旨と、使用するＩＰコア数が１個であることが記載されている。既にユーザプログラム３ａが実行中でも、ユーザプログラム３ｂと一緒にリソース制御命令２０ｂをコントローラ部２に通知することで、ユーザプログラム３ｂがデプロイされて、その実行が開始される。コントローラ部２は、ＦＰＧＡ８内の１個のＩＰコアとユーザプログラム３ｂとのマッピングを管理する。
　このとき、ＦＰＧＡ８内の２個のＩＰコアが、ユーザプログラム３ａのタスク実行に割り当てられており、残り１個のＩＰコアが、ユーザプログラム３ｂのタスク実行に割り当てられている。
　最後にコントローラ部２には、リソース制御命令２０ｃが通知される。リソース制御命令２０ｃは、不図示のユーザプログラムＣに係るコマンドである。既にユーザプログラム３ａ，３ｂが実行中であり、ＦＰＧＡ８内の全てのＩＰコアが、これらユーザプログラム３ａ，３ｂに割り当てられている。よってリソース容量を超えたデプロイリクエストであるため、コントローラ部２は、その旨をユーザに通知し、かつ当該ユーザプログラムＣをデプロイしない。
　ユーザプログラム３ａ，３ｂがデプロイされているとき、スケジューラ部７のユーザキュー内スケジューラ部７２は、ラウンドロビン等のアルゴリズムにより、ユーザプログラム３ａ，３ｂの実行時間の比を２：１に調整する。この実行時間の比は、リソース制御命令２０ａ，２０ｂにおけるＩＰコアの個数の比と等しい。これにより、コントローラ部２は、ユーザプログラム３ａ，３ｂに対して公平にＦＰＧＡ８のＩＰコアを割り当てることができる。
　図３は、リソース制御装置１によるＩＰコアの排他的使用動作の一例を示す図である。
　図３のコントローラ部２には、リソース制御命令２０ａ，２０ｂが通知されている。
　リソース制御命令２０ａは、ユーザプログラムＡ（ユーザプログラム３ａ）に係るデプロイリクエストである旨と、使用するＩＰコア数が２個であることと、ＩＰコアを排他的に使用することが記載されている。
　ユーザがユーザプログラム３ａと一緒にリソース制御命令２０ａをコントローラ部２に通知することで、ユーザプログラム３ａがデプロイされて、その実行が開始される。コントローラ部２は、ＦＰＧＡ８内の２個のＩＰコアを管理し、ユーザプログラム３ａとＩＰコアとの排他的なマッピングを管理する。このとき、ＦＰＧＡ８内の２個のＩＰコアが、ユーザプログラム３ａのタスク実行に排他的に割り当てられている。
　リソース制御命令２０ｂは、ユーザプログラムＢ（ユーザプログラム３ｂ）に係るデプロイリクエストである旨と、使用するＩＰコア数が１個であることと、ＩＰコアを排他的に使用することが記載されている。
　既にユーザプログラム３ａが実行中でも、ユーザがユーザプログラム３ｂと一緒にリソース制御命令２０ｂをコントローラ部２に通知することで、ユーザプログラム３ｂがデプロイされて、その実行が開始される。コントローラ部２は、ＦＰＧＡ８内のＩＰコアとユーザプログラム３ａ，３ｂとのマッピングを管理する。このとき、ＦＰＧＡ８内の２個のＩＰコアが排他的にユーザプログラム３ａのタスク実行に割り当てられており、残り１個のＩＰコアが排他的にユーザプログラム３ｂのタスク実行に割り当てられている。
　図４は、ホストマシン１Ｂのユーザ空間に配備されたリソース制御装置１の一例を示す図である。
　ホストマシン１Ｂは、ハードウエア層としてＣＰＵ９３とＦＰＧＡ８を備え、ＯＳ（Operating System）９２がインストールされている。ホストマシン１Ｂのユーザ空間には、コントローラ部２とＦＰＧＡライブラリ９１が具現化されており、ユーザプログラム３ａ，３ｂがデプロイされている。
　ＦＰＧＡライブラリ９１は、マルチキュー５とスケジューラ部７を含んでおり、コントローラ部２と組み合わせて、前述したリソース制御装置１として動作する。マルチキュー５には、ユーザプログラムがデプロイされるごとに、新たなユーザキューが生成される。スケジューラ部７は、図１に示したユーザキュー間スケジューラ部７１と、ユーザキュー内スケジューラ部７２と、ＩＰコアマスク設定部７３に相当する部位を含んでいる。
　コントローラ部２は、マルチキュー５とスケジューラ部７にコマンドを通達する。ＦＰＧＡライブラリ９１は、ＯＳ９２にインストールされたＦＰＧＡドライバ９４を介して、ＦＰＧＡ８とＩＰコア８１～８３にタスクを実行させる。
　図５は、ホストマシン１ＣのＯＳ９２のカーネル空間に配備されたリソース制御装置１の一例を示す図である。
　ホストマシン１Ｃは、ハードウエア層としてＣＰＵ９３とＦＰＧＡ８を備え、ＯＳ９２がインストールされている。ホストマシン１ＢのＯＳ９２のカーネル空間には、コントローラ部２と、ＣＰＵスケジューラ９２１と、ＦＰＧＡドライバ９４とがインストールされている。ホストマシン１Ｃのユーザ空間には、ＦＰＧＡライブラリ９１とユーザプログラム３ａ，３ｂがデプロイされている。
　コントローラ部２は、ＣＰＵ制御部２４と、デバイス制御部２５と、ＧＰＵ（Graphic Processing Unit）制御部２６と、ＦＰＧＡ制御部２７とを含んで構成される。
　ＣＰＵ制御部２４は、ＣＰＵ９３内に構成されているコア９３１～９３２に対して制御を行う部位であり、ＣＰＵスケジューラ９２１に対して指示を通達する。
　ＧＰＵ制御部２６は、不図示のＧＰＵを制御する部位である。ＦＰＧＡ制御部２７は、ＦＰＧＡ８を制御する部位であり、図１に示したコマンド受付部２１とユーザキュー管理部２２と使用ＩＰコア制御部２３に相当する部位を含んでいる。
　ＦＰＧＡドライバ９４は、マルチキュー５とスケジューラ部７を含んでいる。マルチキュー５とスケジューラ部７は、ＦＰＧＡ制御部２７によって制御される。マルチキュー５には、ユーザプログラムが新たにデプロイされるごとに、新たなユーザキューが生成される。スケジューラ部７は、図１に示したユーザキュー間スケジューラ部７１と、ユーザキュー内スケジューラ部７２と、ＩＰコアマスク設定部７３に相当する部位を含んでいる。
　図６は、コントローラ部２を他のホストマシン１Ｄのユーザ空間に配備したリソース制御システムの一例を示す図である。
　図６に示すリソース制御システムは、ホストマシン１Ｅに加えて、コントローラ部２が配備されているホストマシン１Ｄを含んで構成される。ホストマシン１Ｄは、ハードウエア層としてＣＰＵ９３を備え、ＯＳ９２がインストールされている。ホストマシン１Ｄのユーザ空間には、コントローラ部２が具現化されている。このコントローラ部２は、図１に示したコントローラ部２と同様の機能を有している。
　ホストマシン１Ｅは、ハードウエア層としてＣＰＵ９３とＦＰＧＡ８を備え、ＯＳ９２がインストールされている。ホストマシン１Ｅのユーザ空間には、ＦＰＧＡライブラリ９１が具現化されており、ユーザプログラム３ａ，３ｂがデプロイされている。このＦＰＧＡライブラリ９１は、図１に示したＦＰＧＡライブラリ９１と同様の機能を有している。
　ＦＰＧＡライブラリ９１は、マルチキュー５とスケジューラ部７を含んでおり、ホストマシン１Ｄのコントローラ部２と組み合わせて、前述したリソース制御装置１として動作する。マルチキュー５には、ユーザプログラムがデプロイされるごとに、このユーザプログラムに対応した新たなユーザキューが生成される。スケジューラ部７は、図１に示したユーザキュー間スケジューラ部７１と、ユーザキュー内スケジューラ部７２と、ＩＰコアマスク設定部７３に相当する部位を含んでいる。
　コントローラ部２は、マルチキュー５とスケジューラ部７にコマンドを通達する。ＦＰＧＡライブラリ９１は、ＯＳ９２にインストールされたＦＰＧＡドライバ９４を介して、ＦＰＧＡ８とＩＰコア８１～８３にタスクを実行させる。
《効果》
　以下、本発明に係るリソース制御装置、リソース制御システム、および、リソース制御方法等の効果について説明する
。
《請求項１》
　プログラムがタスクを実行するＦＰＧＡのＩＰコアに係るリソースを設定するコントローラ部と、
　前記プログラム毎に、それぞれ複数の優先度を持つキューのセットであるユーザキューを作成し、前記ユーザキューにタスクを格納する共通部と、
　前記ユーザキュー内および前記ユーザキュー間にて多段スケジューリングにより前記ＩＰコアの何れかに実行させるタスクを選択するスケジューラ部と、
　を備えることを特徴とするリソース制御装置。
　これにより、マルチユーザ間でＦＰＧＡの機能を好適に共用し、ＦＰＧＡのリソース効率を高めることができる。
《請求項２》
　前記スケジューラ部は、
　タスクの取り出し元となるユーザキューを選択するユーザキュー間スケジューラ部と、
　前記ユーザキュー間スケジューラ部が選択した前記ユーザキュー内で、タスクが登録されているキューのうち最も優先度の高いキューからタスクを取り出すユーザキュー内スケジューラ部と、
　を備えることを特徴とする請求項１に記載のリソース制御装置。
　これにより、マルチユーザ間とユーザ内の多段スケジューリングを実現し、ＦＰＧＡのリソース効率を高めることができる。
《請求項３》
　前記スケジューラ部は、
　各タスクに対して、指定されていないＩＰコアを使用しないように制御するＩＰコアマスク設定部を更に備える、
　ことを特徴とする請求項１に記載のリソース制御装置。
　これにより、マルチユーザ間とユーザ内の多段スケジューリングを実現し、ＦＰＧＡのリソース効率を高めることができる。
《請求項４》
　前記コントローラ部は、
　前記プログラムによって指定された数のＩＰコアを確保すると共に、ＩＰコアの排他的使用の指定を受け付けると、各プログラムに対してＩＰコアを固定的に割り当てたマップを作成して管理する使用ＩＰコア制御部を備え、
　前記使用ＩＰコア制御部は、
　前記プログラムによって新たに指定されたＩＰコアの数の総和がＦＰＧＡのＩＰコアの数を超えたならば、この指定を受け付けない、
　ことを特徴とする請求項１に記載のリソース制御装置。
　これにより、マルチユーザ間でＦＰＧＡの機能を好適に共用することができる。
《請求項５》
　前記共通部は、
　新たにプログラムが起動する毎に、当該プログラム用のユーザキューを作成するユーザキュー作成部を備える、
　ことを特徴とする請求項１に記載のリソース制御装置。
　これにより、マルチユーザ間で公平にＦＰＧＡのリソースを共用することができる。
《請求項６》
　前記共通部は、
　前記プログラムからタスクを受け付けると、識別子に基づいて当該プログラムに係るユーザキューを選択し、タスク優先度を元に前記ユーザキューに前記タスクを登録する、
　ことを特徴とする請求項１に記載のリソース制御装置。
　これにより、マルチユーザ間で公平にＦＰＧＡのリソースを共用することができる。
《請求項７》
　プログラムがタスクを実行するＦＰＧＡのＩＰコアに係るリソースを設定するコントローラ部と、
　前記プログラム毎に、それぞれ複数の優先度を持つキューのセットであるユーザキューを作成し、前記ユーザキューにタスクを格納する共通部と、
　前記ユーザキュー内および前記ユーザキュー間にて多段スケジューリングにより前記ＩＰコアの何れかに実行させるタスクを選択するスケジューラ部と、
　を備えることを特徴とするリソース制御システム。
　これにより、マルチユーザ間でＦＰＧＡの機能を好適に共用し、ＦＰＧＡのリソース効率を高めることができる。
《請求項８》
　プログラムがタスクを実行するＦＰＧＡのＩＰコアに係るリソースをコントローラ部が設定するステップと、
　共通部が、前記プログラム毎に、それぞれ複数の優先度を持つキューのセットであるユーザキューを作成し、前記ユーザキューにタスクを格納するステップと、
　スケジューラ部が、前記ユーザキュー内および前記ユーザキュー間にて多段スケジューリングにより前記ＩＰコアの何れかに実行させるタスクを選択するステップと、
　を実行することを特徴とするリソース制御方法。
　これにより、マルチユーザ間でＦＰＧＡの機能を好適に共用し、ＦＰＧＡのリソース効率を高めることができる。
１，１Ｇ　リソース制御装置
１Ｂ，１Ｃ，１Ｄ，１Ｅ　ホストマシン
２　コントローラ部
２０ａ～２０ｃ　リソース制御命令
２１　コマンド受付部
２２　ユーザキュー管理部
２３　使用ＩＰコア制御部
２４　ＣＰＵ制御部
２５　デバイス制御部
２６　ＧＰＵ制御部
２７　ＦＰＧＡ制御部
３ａ　ユーザプログラム
３ｂ　ユーザプログラム
３１　ＩＰコアマスク設定部
３２　タスク優先度設定部
４　共通部
４１　ユーザキュー作成部
４２　ユーザキュー振分部
５　マルチキュー
５ａ，５ｂ　ユーザキュー
５Ｇ　キューセット
５０，５１，５Ｆ　キュー
６ａ～６ｄ　タスク
７　スケジューラ部
７Ｇ　スケジューラ部
７１　ユーザキュー間スケジューラ部
７２　ユーザキュー内スケジューラ部
７３　ＩＰコアマスク設定部
７４　固定優先度スケジューラ部
８　ＦＰＧＡ
８１～８３　ＩＰコア
９１　ＦＰＧＡライブラリ
９２　ＯＳ
９２１　ＣＰＵスケジューラ
９３　ＣＰＵ
９３１～９３３　コア
９４　ＦＰＧＡドライバ

Claims (8)

  1. 　プログラムがタスクを実行するＦＰＧＡのＩＰコアに係るリソースを設定するコントローラ部と、
    　前記プログラム毎に、それぞれ複数の優先度を持つキューのセットであるユーザキューを作成し、前記ユーザキューにタスクを格納する共通部と、
    　前記ユーザキュー内および前記ユーザキュー間にて多段スケジューリングにより前記ＩＰコアの何れかに実行させるタスクを選択するスケジューラ部と、
    　を備えることを特徴とするリソース制御装置。
  2. 　前記スケジューラ部は、
    　タスクの取り出し元となるユーザキューを選択するユーザキュー間スケジューラ部と、
    　前記ユーザキュー間スケジューラ部が選択した前記ユーザキュー内で、タスクが登録されているキューのうち最も優先度の高いキューからタスクを取り出すユーザキュー内スケジューラ部と、
    　を備えることを特徴とする請求項１に記載のリソース制御装置。
  3. 　前記スケジューラ部は、
    　各タスクに対して、指定されていないＩＰコアを使用しないように制御するＩＰコアマスク設定部を更に備える、
    　ことを特徴とする請求項１に記載のリソース制御装置。
  4. 　前記コントローラ部は、
    　前記プログラムによって指定された数のＩＰコアを確保すると共に、ＩＰコアの排他的使用の指定を受け付けると、各プログラムに対してＩＰコアを固定的に割り当てたマップを作成して管理する使用ＩＰコア制御部を備え、
    　前記使用ＩＰコア制御部は、
    　前記プログラムによって新たに指定されたＩＰコアの数の総和がＦＰＧＡのＩＰコアの数を超えたならば、この指定を受け付けない、
    　ことを特徴とする請求項１に記載のリソース制御装置。
  5. 　前記共通部は、
    　新たにプログラムが起動する毎に、当該プログラム用のユーザキューを作成するユーザキュー作成部を備える、
    　ことを特徴とする請求項１に記載のリソース制御装置。
  6. 　前記共通部は、
    　前記プログラムからタスクを受け付けると、識別子に基づいて当該プログラムに係るユーザキューを選択し、タスク優先度を元に前記ユーザキューに前記タスクを登録する、
    　ことを特徴とする請求項１に記載のリソース制御装置。
  7. 　プログラムがタスクを実行するＦＰＧＡのＩＰコアに係るリソースを設定するコントローラ部と、
    　前記プログラム毎に、それぞれ複数の優先度を持つキューのセットであるユーザキューを作成し、前記ユーザキューにタスクを格納する共通部と、
    　前記ユーザキュー内および前記ユーザキュー間にて多段スケジューリングにより前記ＩＰコアの何れかに実行させるタスクを選択するスケジューラ部と、
    　を備えることを特徴とするリソース制御システム。
  8. 　プログラムがタスクを実行するＦＰＧＡのＩＰコアに係るリソースをコントローラ部が設定するステップと、
    　共通部が、前記プログラム毎に、それぞれ複数の優先度を持つキューのセットであるユーザキューを作成し、前記ユーザキューにタスクを格納するステップと、
    　スケジューラ部が、前記ユーザキュー内および前記ユーザキュー間にて多段スケジューリングにより前記ＩＰコアの何れかに実行させるタスクを選択するステップと、
    　を実行することを特徴とするリソース制御方法。
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