WO2022168479A1 - アンテナ装置およびカメラシステム - Google Patents

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WO2022168479A1
WO2022168479A1 PCT/JP2021/047654 JP2021047654W WO2022168479A1 WO 2022168479 A1 WO2022168479 A1 WO 2022168479A1 JP 2021047654 W JP2021047654 W JP 2021047654W WO 2022168479 A1 WO2022168479 A1 WO 2022168479A1
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shunt
antenna device
chip
shunt element
pad
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PCT/JP2021/047654
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達人 郷田
泰史 小山
紀之 海部
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キヤノン株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/52—Means for reducing coupling between antennas; Means for reducing coupling between an antenna and another structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q23/00—Antennas with active circuits or circuit elements integrated within them or attached to them

Definitions

  • the present disclosure relates to an antenna device and a camera system that transmit or receive electromagnetic waves.
  • An antenna consisting of a negative differential resistance element and a resonant circuit generates electromagnetic waves (hereinafter simply referred to as "terahertz waves") including at least part of the frequency band from millimeter waves to terahertz waves (30 GHz to 30 THz).
  • terahertz waves electromagnetic waves
  • Patent Document 1 discloses an antenna that integrates a negative differential resistance element and a resonance circuit on a semiconductor chip and emits terahertz waves.
  • Patent Document 1 a resonant tunneling diode (RTD) is used as a negative differential resistance element, and a power supply for supplying a bias voltage to the negative differential resistance element is provided.
  • a bias voltage from a power supply is supplied to the negative resistance element through a bias supply section including wires and conductors.
  • Parasitic low-frequency oscillation (parasitic oscillation) other than the terahertz wave emitted by the antenna is often caused by the structure associated with the bias supply section. Therefore, Patent Document 1 discloses a technique for suppressing parasitic oscillation by arranging a shunt element in a bias supply section.
  • multiple antennas consisting of negative differential resistance elements and resonant circuits can be arranged to form an antenna array.
  • a chip with an integrated antenna array is mounted on another substrate such as a ceramic package or printed circuit board, the chip and substrate are connected with bonding wires, and a shunt element is placed on the substrate to suppress parasitic oscillation.
  • the resistance and capacitance that make up the bonding wires and shunt elements have parasitic inductance.
  • This parasitic inductance cannot be ignored when normally generating a terahertz wave, and causes parasitic oscillation at a frequency lower than that of the terahertz wave (less than 30 GHz).
  • This parasitic inductance is particularly likely to cause parasitic oscillations from 10 MHz to 10 GHz.
  • an object of the present disclosure is to provide a technique for suppressing parasitic oscillation in an antenna device having an antenna array composed of a negative differential resistance element and a resonance circuit.
  • the antenna device includes: An antenna device for transmitting or receiving electromagnetic waves, An antenna array in which a plurality of antennas each comprising a negative differential resistance element and a resonant circuit are arranged; a voltage bias circuit that applies a voltage to the antenna array; A first shunt element connected in parallel to the negative differential resistance element and the voltage bias circuit between the antenna array and the voltage bias circuit, wherein the first resistor and the first shunt element of the first shunt element a first shunt element having one capacitance connected in series; a second shunt element connected in parallel to the negative differential resistance element and the voltage bias circuit between the first shunt element and the voltage bias circuit, the second resistance of the second shunt element and a second shunt element in which the second capacitor is connected in series; has The antenna device is characterized in that the first shunt element and the second shunt element have a low impedance with respect to the resistance value of the negative differential resistance element.
  • the antenna device is An antenna device for transmitting or receiving electromagnetic waves, a chip having an antenna array in which a plurality of antennas composed of negative differential resistance elements and resonant circuits are arranged; a substrate on which the chip is arranged; a voltage bias circuit that applies a voltage to the antenna array;
  • the chip is a first shunt element connected in parallel to the negative differential resistance element and the voltage bias circuit and including at least a first capacitance; a plurality of pads including at least a first pad and a second pad for supplying a predetermined voltage to the antenna array;
  • the substrate is a second shunt element connected in parallel to the negative differential resistance element and the voltage bias circuit, including at least a second capacitor, disposed on the substrate;
  • An antenna device is included, wherein the antenna array is positioned between the first pad and the second pad.
  • the camera system is the above antenna device; a detection device for detecting electromagnetic waves transmitted from the antenna device; a camera system having a processor for processing signals from the detector.
  • FIG. 1 shows an example of a plan view of an antenna device according to a first embodiment.
  • FIG. 2 shows an example of a cross-sectional view of the antenna device according to the first embodiment.
  • FIG. 3 shows an example of a cross-sectional view of the antenna device according to the first embodiment.
  • 4A and 4B are explanatory diagrams showing the antenna array according to the first embodiment.
  • FIG. 5 is an equivalent circuit diagram of the antenna device according to the first embodiment.
  • FIG. 6 shows a graph explaining the antenna device according to the first embodiment.
  • FIG. 7 shows a graph explaining the antenna device according to the first embodiment.
  • FIG. 8 shows a diagram for explaining the antenna device according to the first embodiment.
  • 9A and 9B show diagrams for explaining the antenna device according to the first embodiment.
  • FIG. 10 shows an example of a plan view of the antenna device according to the second embodiment.
  • FIG. 11 shows an example of a plan view of an antenna device according to the third embodiment.
  • FIG. 12 shows an example of a plan view of an antenna device according to a fourth embodiment.
  • FIG. 13 shows an example of a plan view of an antenna device according to a fourth embodiment.
  • FIG. 14 shows an example of a plan view of an antenna device according to a fourth embodiment.
  • FIG. 15 shows an example of a plan view of the antenna device according to the fifth embodiment.
  • FIG. 16 shows an example of a plan view of the antenna device according to the fifth embodiment.
  • FIG. 17 shows an equivalent circuit diagram of the antenna device according to the sixth embodiment.
  • FIG. 18 shows an explanatory diagram showing an antenna array according to the sixth embodiment.
  • FIG. 18 shows an explanatory diagram showing an antenna array according to the sixth embodiment.
  • FIG. 19 shows an example of a cross-sectional view of the antenna device according to the sixth embodiment.
  • FIG. 20 shows an explanatory diagram showing an antenna array according to a modified example of the sixth embodiment.
  • FIG. 21 shows an example of a cross-sectional view of an antenna device according to a modified example of the sixth embodiment.
  • FIG. 22 shows an example of a plan view of the antenna device according to the fourth embodiment.
  • FIG. 23 shows a schematic diagram for explaining a camera system according to the seventh embodiment.
  • FIG. 1 is a plan view showing a schematic configuration of an antenna device according to this embodiment.
  • FIG. 2 is a cross-sectional view taken along line AA' of FIG.
  • the antenna device 100 has a rectangular chip 11 on which an antenna array 12 made up of a plurality of antennas 121 is mounted on a substrate 10 .
  • FIG. 1 shows the configuration on the surface of the chip 11.
  • the antenna 121 includes a negative differential resistance element and a resonance circuit, and transmits or receives electromagnetic waves in the terahertz frequency band.
  • Antenna 121 generates electromagnetic waves (hereinafter simply referred to as “terahertz waves”) including at least part of the frequency band from millimeter waves to terahertz waves (30 GHz to 30 THz).
  • Adjacent antennas 121 are capacitively coupled by a microstrip line (described later with reference to FIG. 4).
  • the chip 11 includes, in addition to the antenna array 12, a resistive element 131 and a capacitive element 132 that constitute the first shunt element 1300, a pad 141 that applies a bias voltage to the chip 11, and a pad 142 that applies a ground voltage to the chip 11.
  • the pads 141 and 142 are for electrical connection with circuits outside the chip 11, for example, for supplying a predetermined voltage from the outside.
  • Pads 141 and 142 are made of a conductor.
  • pads are for electrical connection with the outside.
  • the pad is for receiving a predetermined voltage from the outside, and may be for supplying a predetermined voltage to the outside.
  • the predetermined voltage can be a ground voltage, a power supply voltage, a voltage from a voltage bias circuit, or the like.
  • the antenna array 12 is arranged substantially in the center of the chip 11, and the capacitive element 132 is arranged adjacent to the antenna array 12.
  • the capacitive elements 132 are arranged so that the antenna array 12 is sandwiched between the capacitive elements 132 on each side of two opposing sides of the chip 11 (the right side and the left side of the chip 11 in the figure).
  • the resistor element 131, wiring, pads, and the like can be arranged in a portion where the capacitive element 132 is not arranged (upper side of the chip 11 in the drawing), so that the chip size of the chip 11 can be reduced.
  • one terminal of the resistive element 131 is connected to one terminal of the capacitive element 132 through the wiring 133 and the via 134 .
  • the resistance element 131 and the capacitance element 132 are connected in series, and the resistance element 131 is preferably arranged near the capacitance element 132 in order to easily arrange the connection.
  • the resistive element 131 may be arranged to overlap the capacitive element 132 .
  • the other terminal of resistive element 131 is connected to pad 141 via bias voltage line 130 .
  • the bias voltage line 130 is also arranged between the antennas 121 of the antenna array 12 and commonly connected to each antenna 121 to apply a bias voltage to each antenna 121 .
  • the other terminal of the capacitive element 132 is connected to the pad 142 via wiring and vias (not shown).
  • a MIM (Metal-Insulator-Metal) capacitor in which an insulating layer is sandwiched between metal layers can be used as the capacitive element 132 .
  • a wiring layer in the chip 11 can be used as the metal layer, and an insulating layer or a dielectric layer forming an antenna can be used as the insulating layer.
  • a ground metal layer 124 is used as one electrode of the MIM capacitor, and the ground metal layer 124 is connected to a pad 142 that applies a ground voltage.
  • a metal layer 135 is formed via an insulating layer as the other electrode of the MIM capacitor. Metal layer 135 is connected to wiring 133 through via 134 .
  • the resistive element 131 is connected to the pad 141 that applies the bias voltage
  • the capacitive element 132 is connected to the pad 142 that applies the ground voltage.
  • the connection relationship may be reversed so that the resistance element 131 is connected to the pad 142 to which the ground voltage is applied and the capacitance element 132 is connected to the pad 141 to which the bias voltage is applied.
  • the number of pads 141 for applying a bias voltage and the number of pads 142 for applying a ground voltage are made smaller than the number of antennas.
  • the space of the chip 11 can be effectively used and the chip 11 can be made smaller.
  • the number of sets of resistance elements 131 and capacitive elements 132 is equal to or less than the number of pads 141 for applying a bias voltage or equal to or less than the number of pads 142 to apply a ground voltage, the space of the chip 11 can be effectively used. can be used to make the chip 11 smaller.
  • the substrate 10 also includes a resistance element 151 and a capacitance element 152 that constitute the second shunt element 1500 , pads 161 for connecting with the pads 141 of the chip 11 , and pads 162 for connecting with the pads 142 of the chip 11 .
  • Pads 161 and 162 are for electrical connection with circuits outside chip 11 .
  • Pads 161 and 162 are made of a conductor.
  • the external circuit is the chip 11 . It also has a connection terminal 181 to which a bias voltage is supplied from the voltage bias circuit 17 and a connection terminal 182 to which a ground voltage is applied.
  • SMD surface mount devices
  • the connection terminals 181 and 182 may be pads.
  • the voltage bias circuit 17 is connected from the outside of the substrate 10 via connection terminals 181 and 182 . Note that instead of this configuration, the voltage bias circuit 17 may be arranged on the substrate 10 or may be arranged on the chip 11 .
  • pads 141 of the chip 11 and the pads 161 of the substrate 10 are connected by bonding wires 191 .
  • Pads 142 of chip 11 and pads 162 of substrate 10 are connected by bonding wires 192 .
  • pads 141 and 161 and pads 142 and 162 are preferably arranged close to each other to shorten the length of bonding wires 191 and 192.
  • the pads 141 and 142 should be arranged at the ends of the chip 11 . Also, the pads 141 and 161 are preferably arranged facing each other with the side of the chip 11 interposed therebetween. Also, the pads 142 and the pads 162 are preferably arranged facing each other with the side of the chip 11 interposed therebetween.
  • One terminal 1512 of the resistance element 151 is connected to one terminal 1521 of the capacitance element 152 via a wiring 157 . That is, the resistive element 151 and the capacitive element 152 are connected in series. Therefore, it is preferable to arrange the resistor element 151 and the capacitor element 152 close to each other. More preferably, one terminal 1512 of the resistive element 151 is arranged adjacent to one terminal 1521 of the capacitive element 152 . Thereby, the length of the wiring 157 can be shortened and the inductance can be reduced.
  • the other terminal 1511 of the resistance element 151 is connected to the pad 161 via the wiring 153 and to the connection terminal 181 via the wiring 154 . Further, the other terminal 1522 of the capacitive element 152 is connected to the pad 162 via the wiring 155 and connected to the connection terminal 182 via the wiring 156 . It is preferable that the direction in which the terminals 1511 and 1512 of the resistance element 151 and the terminals 1521 and 1522 of the capacitance element 152 are aligned is the same as the direction in which the pads 161 and 162 are aligned. With such an arrangement, the wiring for connection can be shortened, and the inductance can be reduced.
  • the resistive element 151 is connected to the connection terminal 181 that applies the bias voltage
  • the capacitive element 132 is connected to the connection terminal 182 that applies the ground voltage.
  • the connection relationship may be reversed so that the resistive element 131 is connected to the connection terminal 182 to which the ground voltage is applied and the capacitive element 132 is connected to the connection terminal 181 to which the bias voltage is applied.
  • first shunt element 1300 and the second shunt element 1500 are composed of resistive elements 131 and 151 and capacitive elements 132 and 152, respectively.
  • first shunt element and the second shunt element may be composed of either a resistive element or a capacitive element.
  • the shunt element is provided with a capacitive element, it is possible not only to suppress parasitic oscillation but also to suppress power consumption by cutting direct current using the frequency characteristics of impedance.
  • the first shunt element 1300 is arranged between the antenna array 12 and the voltage bias circuit 17
  • the second shunt element 1300 is arranged between the first shunt element 1300 and the voltage bias circuit 17 .
  • a shunt element 1500 is placed.
  • FIG. 3 is a partial cross-sectional view of the antenna device 100 for explaining a configuration in which pads are formed on the back surface of the chip 11 and the chip 11 and the substrate 10 are connected without using the bonding wire 19.
  • FIG. 3 the wiring on the surface of the chip 11 is connected to the pad 141 on the back surface of the chip 11 via the through electrode 135 .
  • the through electrode 135 is formed by forming a through hole in the chip 11 and then forming an insulating film on the inner wall of the through hole for electrical isolation. is formed by filling the through holes with Also, the through electrode 135 is smoothed using a CMP (Chemical Mechanical Polishing) process or the like. After forming the through electrode 135 , a pad 141 is formed on the rear surface of the chip 11 so as to be electrically connected to the through electrode 135 .
  • CMP Chemical Mechanical Polishing
  • the pads 141 on the back surface of the chip 11 and the pads 161 on the substrate 10 are arranged so as to overlap and are connected by soldering or the like. Since no bonding wire is used when the through electrode 135 is used for electrical connection, the inductance is reduced and parasitic oscillation in the antenna device 100 can be easily suppressed.
  • FIG. 4 is an explanatory diagram showing the antenna array 12 in this embodiment.
  • 4A is a top view of the antenna array 12
  • FIG. 4B is a cross-sectional view of the antenna array 12 along line B-B' in FIG. 4A.
  • two antennas 121 and 122 included in the antenna array 12 are shown as an example.
  • the spacing between individual antennas is set to the wavelength of the oscillating electromagnetic wave converted to the wavelength in a vacuum, or an integral multiple of the wavelength, more preferably half the wavelength or less.
  • the antennas 121 and 122 are arranged such that the antenna spacing is equal to or less than half the wavelength of the transmitted electromagnetic waves.
  • oscillation is performed by a microstrip resonator composed of a metal layer 123, a dielectric layer 128, which is a first conductor forming part of the antenna, and a ground metal layer 124, which is a second conductor forming part of the antenna.
  • a resonance circuit 1200 is configured to control the frequency.
  • Antennas 121 and 122 are composed of this resonant circuit 1200 and a negative differential resistance element 127 .
  • a bias voltage line 130 is connected to the metal layer 123 via a via 135 to apply a bias voltage to the negative differential resistance element 127 .
  • Negative differential resistance element 127 produces electromagnetic wave gain to sustain oscillation.
  • the individual antennas 121 and 122 oscillate synchronously in phase, they are designed to have an oscillation frequency ⁇ 0 close to that. Therefore, it is preferable that the shapes of the individual antennas including the half-wave resonators are similar to each other. It is preferable to use the same shape and characteristics as the negative differential resistance element 127 .
  • the microstrip line 125 is an inter-element structure for synchronizing and oscillating the individual antennas as described above in phase with each other.
  • the microstripline 125 which is the transmission line of the metal part forming the link structure, is arranged so that the length along the microstripline 125 from one end to the other end is 2 ⁇ in terms of the electrical length of the oscillation frequency ⁇ 0 after synchronization. preferably selected.
  • the electrical length of 2 ⁇ is the length corresponding to the effective oscillation wavelength ⁇ 0 converted by the effective dielectric constant of the surrounding structure. The reason why 2 ⁇ is selected as the electrical length is to oscillate the antennas 121 and 122 in synchronization with each other in the same phase. When the antennas 121 and 122 are synchronized in antiphase, the electrical length may be ⁇ or 3 ⁇ .
  • Synchronization of the antennas 121, 122 is possible even though the length of the microstrip line 125 is not exactly 2 ⁇ . Although it depends on the magnitude of the coupling between the elements formed by the microstrip line 125, an electrical length of about 2 ⁇ 10% is typically an allowable range. This allowable range is wider than when the microstrip line 125 is not used for coupling. The electrical length of the microstrip line can be easily confirmed using an electromagnetic field simulator or the like.
  • a part of the oscillation output of the antenna 121 is input to the adjacent antenna 122 via the microstrip line 125 in substantially the same phase.
  • part of the oscillation output of the antenna 122 is input to the adjacent antenna 121 via the microstrip line 125 in substantially the same phase.
  • a microstrip line 125 is introduced in order to realize such a mutual injection locking phenomenon between the antennas 121 and 122 .
  • the microstrip line 125 of this embodiment is characterized by being capacitively coupled with the metal layer 123 of the resonant structure. They only form capacitance through insulating layer 129 in metal-insulator-metal (MIM) region 126 and are DC open.
  • MIM metal-insulator-metal
  • the magnitude of the inter-antenna coupling can be secured as large as in the direct coupling.
  • the magnitude of coupling is small in a low frequency region smaller than ⁇ 0 , isolation between antennas can be ensured.
  • the microstripline 125 of this embodiment is preferable because it has such properties. Furthermore, the open-ended microstripline 125 becomes a capacitive element in the low frequency region below ⁇ 0 .
  • the microstrip line 125 is a capacitive element, and the metal layer 123 of the resonant structure on the antenna 122 side is also a capacitor. Therefore, the resonance frequency itself, which is a concern in the low frequency region, is not generated. Therefore, it is possible to suppress parasitic oscillation in the low frequency region.
  • the antenna array 12 can be arrayed by arranging each antenna in a configuration similar to that of the antennas 121, 122.
  • a plurality of metal layers 123 corresponding to the number of arrays are arranged on the ground metal layer 124 via a dielectric layer 128, and negative differential resistance elements 127 corresponding to the metal layers 123 are arranged.
  • Adjacent antennas are capacitively coupled by microstripline 125 .
  • the electrical length of each microstrip line 125 is about 2 ⁇ . Therefore, all the negative differential resistance elements 127 can be synchronized in phase.
  • a plurality of metal layers 123 are commonly connected via strip conductors (not shown) inside the chip 11 and are connected to a pad 141 to which a bias voltage is applied. is connected to the pad 142 at . With this configuration, a bias voltage is applied to the negative differential resistance element 127 when a voltage is applied to the pads 141 and 142 .
  • a resonant tunneling diode lattice-matched to the InP substrate can be used as the negative differential resistance element 127 .
  • the negative differential resistance element 127 is not limited to the resonant tunneling diode, and may be an Esaki diode or a Gunn diode.
  • Resonant tunneling diodes are constructed, for example, with multiple quantum well structures of InGaAs/InAlAs, InGaAs/AlAs on an InP substrate and electrical contact layers of n-InGaAs. For example, a triple barrier structure is used as the multiple quantum well structure.
  • the semiconductor multilayer structure of AlAs (1.3 nm)/InGaAs (7.6 nm)/InAlAs (2.6 nm)/InGaAs (5.6 nm)/AlAs (1.3 nm).
  • InGaAs is a well layer
  • lattice-matched InAlAs and non-matched AlAs are barrier layers. These layers are intentionally undoped without carrier doping.
  • Such a multiple quantum well structure is sandwiched between electrical contact layers of n-InGaAs with an electron concentration of 2 ⁇ 10 18 cm ⁇ 3 .
  • the peak current density is 280 kA/cm 2 and the negative resistance region is from about 0.7V to about 0.9V.
  • the configuration of the diode in the case of a mesa structure with a diameter of 2 ⁇ m, a peak current value of 10 mA and a negative resistance value of ⁇ 20 ⁇ are obtained.
  • the oscillation frequency is approximately 0.55 THz.
  • FIG. 5 shows an equivalent circuit diagram of the antenna device according to this embodiment.
  • the equivalent circuit of the chip 11 has a resistance r (r indicates the absolute value of the resistance of the negative differential resistance element) of the negative differential resistance element forming the antenna array 12 .
  • the equivalent circuit of the chip 11 has the impedance Z of the resonance circuit 1200 forming the antenna array 12 and the resistance Rc of the resistive element 131 forming the first shunt element 1300 .
  • the equivalent circuit of chip 11 has capacitance Cc of capacitive element 132 that constitutes first shunt element 1300 .
  • the first shunt element 1300 is configured by connecting a resistor Rc and a capacitor Cc in series. Furthermore, the resistor r, the impedance Z of the resonance circuit 1200, and the first shunt element 1300 are connected in parallel with each other. More specifically, one terminal of the resistor r, one terminal of the impedance Z of the resonant circuit 1200, and one terminal of the resistor Rc are each connected to the first node n1. Also, the other terminal of the resistor Rc is connected to one terminal of the capacitor Cc. The other terminal of the resistor r, the other terminal of the impedance Z of the resonance circuit 1200, and the other terminal of the capacitor Cc are connected to the ground voltage. The first node n1 is connected to the pad 141 of the chip 11 and the ground voltage is applied through the pad 142 of the chip 11. FIG.
  • the equivalent circuit of the substrate 10 includes the resistance Rp of the resistive element 151 and the capacitance Cp of the capacitive element 152 constituting the second shunt element 1500, and the inductance L of the path connecting the first shunt element 1300 and the second shunt element 1500.
  • the inductance L includes the parasitic inductance of the wiring connecting the first shunt element 1300 and the pad 141, the bonding wire connecting the chip and the substrate, the wiring connecting the bonding wire and the second shunt element 1500, and the pad.
  • the second shunt element 1500 is configured by connecting a resistor Rp and a capacitor Cp in series. Further, chip 11 and second shunt element 1500 are connected via inductance L.
  • the second node n2 is connected to the terminal 181, and the voltage bias circuit V is connected. Therefore, a bias voltage is applied to the second node n2, and a bias voltage is applied to the resistor r through the inductance L.
  • the first shunt element 1300 (resistance Rc and capacitance Cc) is connected in parallel with the negative differential resistance element (resistance r), and is also connected in parallel with the second shunt element 1500 (resistance Rp and capacitance Cp) via the inductance L. It is connected to the. Furthermore, the first shunt element 1300 is also connected in parallel with the voltage bias circuit V.
  • first shunt element 1300 and second shunt element 1500 have low impedance with resistance r of negative differential resistance element 127 as a reference. That is, it is preferable to set the impedance to be low when viewed from the negative differential resistance element 127 in a frequency band smaller than the terahertz frequency band. In this case, the following conditional expressions (1) and (2) hold.
  • Rp+1/(2 ⁇ f ⁇ Cp) ⁇ r (1) Rc+1/(2 ⁇ f ⁇ Cc) ⁇ r (2)
  • r is the absolute value of the resistance value of the negative differential resistance element
  • Rc is the resistance value of the resistor Rc, which is the first resistor
  • Cc is the capacitance value of the capacitor Cc, which is the first capacitor
  • Rp is the resistance value of the resistor Rp, which is the second resistor
  • Cp is the capacitance value of the capacitor Cp, which is the second capacitor
  • L is the path connecting the first shunt element 1300 and the second shunt element 1500.
  • f is the frequency of the target parasitic oscillation, which is less than the resonant frequency of the resonant circuit forming the antenna array 12 . Further, the frequency f is specifically less than 30 GHz, but is particularly in the range of 10 MHz to 10 GHz when the chip 11 is mounted on the substrate 10 as in this embodiment.
  • FIG. 6 is a graph showing frequency characteristics of impedance seen from the negative differential resistance element 127 when the value of the inductance L is changed based on the equivalent circuit of FIG.
  • the solid line shows the characteristics for 5 nH
  • the one-dot chain line shows the characteristics for 10 nH
  • the impedance has a peak value at a specific frequency.
  • FIG. 7 is a graph showing the relationship between the peak value of the impedance seen from the inductance L and the negative differential resistance element 127, based on the frequency characteristics of FIG. According to FIG. 7, the peak value of impedance increases as the inductance L increases.
  • the impedance of the line seen from the negative differential resistance element 127 is 10 times or less than the absolute value of the negative differential resistance element 127, the gain of the negative differential resistance element 127 is Therefore, the magnitude of loss due to the line cannot be ignored. Oscillation of LC resonance can be suppressed by this.
  • the impedance of the line seen from the negative differential resistance element 127 is 10 times or less than the absolute value of the negative differential resistance element 127, the gain of the negative differential resistance element 127 is Therefore, the magnitude of loss due to the line cannot be ignored. Oscillation of LC resonance can be suppressed by this.
  • 20 to 40 antennas can be arranged, and the combined resistance value of the negative differential resistance 127 is at most 1 ⁇ , that is, 1 ⁇ or less. Become. Therefore, parasitic oscillation can be suppressed if the resistance is 10 ⁇ or less, which is ten times the resistance value. That is, according to the graph of FIG. 7, it is sufficient if L ⁇ 5 nH.
  • the inductance L includes the parasitic inductance of the wiring connecting the first shunt element 1300 and the pad 141, the bonding wire connecting the chip and the substrate, the wiring connecting the bonding wire and the second shunt element 1500, and the pad.
  • These inductances of the path connecting the first shunt element 1300 and the second shunt element 1500 can be calculated by the following equations (4) and (5), respectively.
  • Equation (4) the portion where the cross section can approximate a circle
  • Equation (5) the portion where the cross section can approximate a square is calculated by Equation (5).
  • l1 is the length (mm) of the portion of the path whose cross section can approximate a circle
  • d is its cross-sectional diameter (mm).
  • l2 is the length (mm) of the portion of the path whose cross section can approximate a square
  • w is its width (mm)
  • h is its thickness (mm).
  • FIG. 8 is a diagram explaining the inductance of the path connecting the first shunt element 1300 and the second shunt element 1500 in this embodiment.
  • the path connecting the first shunt element 1300 and the second shunt element 1500 includes wiring (first portion P1) connecting the resistance element 131 and the pad 141 constituting the first shunt element 1300, pad 141 (second portion P2). Further, the path includes bonding wire 19 (third portion P3), pad 161 (fourth portion P4), wiring (fifth portion P5).
  • the length of the path connecting the first shunt element 1300 and the second shunt element 1500 is preferably 4 mm or less, which is suitable for reducing parasitic inductance and suppressing parasitic oscillation. More preferably, it is 2 mm or less.
  • the first portion P1 has a length of 0.3 mm, a width of 0.2 mm, and a thickness of 0.5 ⁇ m, and the inductance L1 of this region is calculated by Equation (5) and is 0.1 nH.
  • the inductance L2 of the second portion P2 is calculated as the area from the end of the pad 141 to the approximate center of the pad 141 to which the bonding wire 19 is connected. This region has a length of 0.1 mm, a width of 0.2 mm, and a thickness of 0.5 ⁇ m.
  • the third portion P3 is a bonding wire with a length of 1.0 mm and a cross-sectional diameter of 20 ⁇ m, and the inductance L3 of this region is 0.91 nH as calculated by Equation (4).
  • the inductance L4 of the fourth portion P4 is calculated as the area from the end of the pad 161 to the approximate center of the pad 161 to which the bonding wire 19 is connected. This region has a length of 0.6 mm, a width of 1.2 mm, and a thickness of 35 ⁇ m.
  • the fifth portion P5 has a length of 0.8 mm, a width of 0.6 mm, and a thickness of 35 ⁇ m, and the inductance L5 of this region is 0.26 nH as calculated by Equation (5).
  • the inductance of the path connecting the first shunt element 1300 and the second shunt element 1500 can be calculated as the sum of the inductances L1, L2, L3, L4, and L5, and is 1.4 nH.
  • the inductance is calculated using the equation (4) assuming that the bonding wire 19 has a circular cross section, but a ribbon-shaped bonding wire with a square cross section may also be used.
  • equation (5) can be used to calculate the inductance.
  • a ribbon-shaped bonding wire can have a large cross-sectional area and can reduce the inductance.
  • FIGS. 9A and 9B are diagrams for explaining calculation of wiring inductance.
  • the wiring 153 that connects the pad 161 and the resistance element 151 that constitutes the second shunt element 1500 will be used for explanation.
  • the wiring that connects the resistor element 131 and the pad 141 that constitute the first shunt element 1300 can also be considered in the same way.
  • FIG. 9A is a diagram showing an example of a configuration in which the wiring 153 has a bent portion.
  • the wiring 153 is configured by a bent portion having two 90-degree bent portions.
  • the inductance of the wiring 153 in the example shown in FIG. 9A can be calculated by dividing it into three rectangular portions.
  • the three rectangular portions are a first rectangular portion RS1 connected to the pad 161, a second rectangular portion RS2 connected to the first rectangular portion, and a third rectangular portion RS3 connected to the second rectangular portion. is.
  • a third rectangular portion RS3 is connected to the resistive element 151 .
  • the first rectangular portion RS1 has a length l21, width w1 and thickness h1
  • the second rectangular portion RS2 has a length l22, width w2 and thickness h2
  • the third rectangular portion RS3 has a length l22, width w2 and thickness h2. It has a length l23, a width w3, and a thickness h3.
  • the inductance of each rectangular portion is calculated using equation (5), and the total is taken as the inductance of the wiring 153 .
  • Point A is the intersection of a line X passing through the center of the width direction of the first rectangular portion RS1 and extending in the length direction and a line Y passing through the center of the width direction of the second rectangular portion RS2 and extending in the length direction. do.
  • a point B is an intersection point between the line Y and a line Z passing through the center in the width direction of the third rectangular portion RS3 and extending in the length direction.
  • the distance between the end of the pad 161 and the point A is defined as the length l21 of the first rectangular portion
  • the distance between the point A and the point B is defined as the length l22 of the second rectangular portion RS2
  • the point B and the resistor element 151 is the length l23 of the third rectangular portion RS3.
  • a determination method other than the above may be adopted as long as the wiring 153 can be divided and rectangular portions can be specified.
  • FIG. 9B is a diagram showing an example in which the wiring 153 is configured to linearly extend from the resistance element 151 toward the pad 161 with the width gradually increasing. Even with such a wiring 153, the inductance of the wiring 153 can be calculated using Equation (5) by replacing the wiring 153 with a rectangular portion RS4 as shown in the figure. Rectangular portion RS4 has length l24, width w4 and thickness h4.
  • a center point C of a portion VV' where the wiring 153 and the pad 161 are in contact is defined, and a point D which is the shortest distance from the point C and contacts the resistance element 151 is defined.
  • the wiring inductance can be calculated by the determination method described using FIGS. 9A and 9B.
  • parasitic oscillation can be suppressed by configuring the shunt element so as to satisfy formulas (1), (2), and (3). Further, when obtaining the inductance L of the path connecting the first shunt element 1300 and the second shunt element 1500 used in the equation (3), the equations (4), (5), FIGS. 8 and 9 are used. The calculation method described above can be applied.
  • FIG. 1 An antenna device according to a second embodiment of the present disclosure will be described using FIG.
  • the second embodiment differs from the first embodiment in that pads are connected by a plurality of bonding wires.
  • description of the same configuration as in the first embodiment is omitted.
  • the antenna device 200 shown in FIG. 10 has a chip 21 with a pad 241 for applying a bias voltage and a pad 242 for applying a ground voltage. Further, the substrate 20 is provided with pads 261 for connecting with the pads 241 of the chip 21 and pads 262 for connecting with the pads 242 of the chip 21 . The substrate 20 is also provided with a plurality of bonding wires 291 for connecting the pads 241 and 261 and a plurality of bonding wires 292 for connecting the pads 242 and 262 . Other antenna arrays, first shunt elements, second shunt elements, etc. in the antenna device 200 are the same as those in the antenna device 100 according to the first embodiment.
  • the pads 241 and 261 and the pads 242 and 262 close to each other to shorten the bonding wires 291 and 292.
  • the pads 241 and 242 are arranged at the ends of the chip 21 in order to shorten the bonding wires 291 and 292 .
  • one side of the chip 21 crossed by the plurality of bonding wires 291 and 292 is a first side 271
  • the pads 241 and 261 are arranged to face each other with the first side 271 interposed therebetween.
  • the pads 242 and 262 are also arranged to face each other with the first side 271 interposed therebetween.
  • the plurality of bonding wires 291 and 292 are arranged side by side at intervals in the direction parallel to the first side 271 .
  • a plurality of bonding wires 291 and 292 are electrically connected in parallel.
  • Li is the inductance of the i-th bonding wire out of the M wires, and when the cross section of the bonding wire is circular, it is calculated using formula (4), and when the cross section of the bonding wire is square, is calculated using Equation (5). It should be noted that whether the cross section of the bonding wire is circular or rectangular may be determined as appropriate, and the combined inductance Lm of the bonding wire may be calculated by equations (4) and (5).
  • the areas of the pads 241 and 242 are made larger than the pads 141 and 142 in the first embodiment, and the areas of the pads 261 and 262 are made larger than the pads 161 and 162 in the first embodiment.
  • the number of bonding wires connecting pads can be increased, and the combined inductance of a plurality of bonding wires can be reduced.
  • the pads 241 , 242 , 261 , 262 are configured such that the dimension in the direction parallel to the first side 271 of the chip 21 is larger than the dimension in the direction perpendicular to the first side 271 .
  • the number of bonding wires that can be arranged can be increased, and the combined inductance of the bonding wires can be reduced.
  • the pads 241, 242, 261, 262 for each bonding wire as in the first embodiment.
  • the connection may be made in a wiring layer below the metal layer forming the pads.
  • the configuration of arranging a plurality of bonding wires on one pad as shown in FIG. 10 eliminates the need to secure a space for dividing the pads, thereby facilitating pattern formation. Therefore, by adopting the configuration illustrated in FIG. 10, an inexpensive printed circuit board or ceramic package can be used as the substrate 20, and cost can be reduced.
  • FIG. 3 An antenna device according to a third embodiment of the present disclosure will be described using FIG.
  • the third embodiment differs from the first embodiment in that resistance elements and capacitance elements that constitute the first shunt element and the second shunt element are added and connected in parallel.
  • descriptions of the same configurations as in the first and second embodiments are omitted.
  • the antenna device 300 according to this embodiment shown in FIG. Equipped with an element. Further, the antenna device 300 includes pads 341 and 343 for applying a bias voltage and a pad 342 for applying a ground voltage to the chip 31 . Further, the substrate 30 is provided with a second shunt element composed of a resistive element 351 and a capacitive element 352 and another second shunt element composed of a resistive element 353 and a capacitive element 354 .
  • the substrate 30 also has pads 361 for connecting with the pads 341 of the chip 31 , pads 362 for connecting with the pads 342 of the chip 31 , and pads 363 for connecting with the pads 343 of the chip 31 .
  • Pads 341 and 361 are connected by a bonding wire 391
  • pads 342 and 362 are connected by a bonding wire 392
  • pads 343 and 363 are connected by a bonding wire 393 .
  • the substrate 30 has connection terminals 381 and 383 to which a bias voltage is supplied from the voltage bias circuit 37, and a connection terminal 182 to which a ground voltage is applied.
  • the pads 341, 342, 343 of the chip 31 and the pads 361, 362, 363 of the substrate 30 are connected with one bonding wire 391, 392, 393, respectively.
  • two pads may be connected by a plurality of bonding wires as in the second embodiment.
  • two pads may be connected by through electrodes without using bonding wires 391, 392, and 393.
  • the antenna array 32 is arranged substantially in the center of the chip 31 as in the first embodiment, and the capacitive element 332 is arranged adjacent to the antenna array 32 .
  • One terminal of the resistance element 331 is connected to one terminal of the capacitance element 332 through a wiring and a via (not shown).
  • One terminal of the resistance element 333 is connected to one terminal of the capacitance element 332 through a wiring and a via (not shown).
  • the resistance elements 331 and 333 are preferably arranged near the capacitance element 332 .
  • the resistive elements 331 and 333 may be arranged to overlap the capacitive element 332 .
  • the other terminal of resistive element 331 is connected to pad 341 via bias voltage line 330 .
  • a bias voltage line 330 is also arranged between each antenna 321 of the antenna array 32 and connected to each antenna 321 . Thereby, a bias voltage is applied to each antenna 321 .
  • the other terminal of the capacitive element 332 is connected to the pad 342 via wiring and vias (not shown).
  • the other terminal of resistive element 333 is connected to pad 343 via bias voltage line 330 .
  • One terminal 3512 of the resistance element 351 is connected to one terminal 3521 of the capacitance element 352 via wiring. That is, the resistive element 351 and the capacitive element 352 are connected in series. Therefore, it is preferable to arrange the resistance element 351 and the capacitance element 352 adjacent to each other. More preferably, if one terminal 3512 of the resistance element 351 is arranged adjacent to one terminal 3521 of the capacitance element 352, the wiring can be shortened and the inductance can be reduced.
  • the other terminal 3511 of the resistance element 351 is connected to the pad 361 via wiring, and is also connected to the connection terminal 381 via wiring. Also, the other terminal 3522 of the capacitive element 352 is connected to the pad 362 via wiring, and is also connected to the connection terminal 382 via wiring.
  • One terminal 3532 of the resistance element 353 is connected to one terminal 3541 of the capacitance element 354 via wiring. That is, the resistive element 353 and the capacitive element 354 are connected in series. Therefore, it is preferable to arrange the resistance element 353 and the capacitance element 354 adjacent to each other. More preferably, if one terminal 3532 of the resistance element 353 is arranged adjacent to one terminal 3541 of the capacitance element 354, the wiring can be shortened and the inductance can be reduced.
  • the other terminal 3531 of the resistance element 353 is connected to the pad 363 via wiring, and is also connected to the connection terminal 383 via wiring.
  • the other terminal 3542 of the capacitive element 354 is connected to the pad 362 via wiring, and is also connected to the connection terminal 382 via wiring.
  • terminals 3511 and 3512 of the resistance element 351, terminals 3521 and 3522 of the capacitance element 352, terminals 3531 and 3532 of the resistance element 353, and terminals 3541 and 3542 of the capacitance element 354 are arranged in one direction on the substrate 30 ( left and right direction).
  • the pads 361, 362, 363 are also arranged in the same direction as the terminals 3511, 3512, 3521, 3522, 3531, 3532, 3541, 3542 are arranged.
  • the second shunt elements of each set (resistive element 351 and capacitive element 352 and resistive element 353 and capacitive element 354) are connected in parallel. Thereby, parasitic inductance can be reduced and parasitic oscillation can be suppressed.
  • the wiring arranged on the substrate 30 also has a resistance value
  • the resistance of the wiring on the substrate 30 connecting the first shunt element and the second shunt element may be used as the resistance elements 351 and 353 .
  • the number of components arranged on the substrate 30 can be reduced, which is advantageous for miniaturization.
  • the elements and pads arranged on the chip 31 and the elements, pads, wiring, etc. arranged on the substrate 30 are arranged symmetrically with respect to an axis passing through the center of the antenna array 32 .
  • the axis passing through the center of the antenna array 32 includes, for example, an axis AX extending in a direction perpendicular to the surface of the substrate 30 and an axis extending in a direction parallel to the surface of the substrate 30 .
  • symmetry is determined with reference to an axis extending in a direction parallel to the surface of the substrate.
  • the center of the antenna array 32 can be determined based on the planar shape of the conductor of the antenna array 32 .
  • the center of the antenna array 32 may be the center of gravity of the conductors of the antenna array 32 .
  • the center of gravity can be determined based on the cross-sectional shape and planar shape. Therefore, on the substrate 30, a plurality of sets of first shunt elements and second shunt elements connected to each other are arranged, and at least two sets of the first shunt elements and second shunt elements are arranged along an axis passing through the center of the antenna array. It is arranged in a symmetrical position. This improves the directivity of the terahertz waves generated from the antenna array 32 and increases the frontal intensity of the terahertz waves.
  • a configuration is adopted in which the bias voltage is supplied from two paths using the connection terminals 381 and 383 and the ground voltage is supplied from one path using the connection terminal 182 .
  • a configuration may be used in which the ground voltage is supplied from two paths using the connection terminals 381 and 383 and the bias voltage is supplied from one path using the connection terminal 182 .
  • FIG. 12 to 14 An antenna device according to a fourth embodiment of the present disclosure will be described with reference to FIGS. 12 to 14.
  • FIG. The antenna device according to the fourth embodiment is different from the first in that the pads are arranged on both sides of the chip, i.e., the pads and the chip are arranged so that the chip is sandwiched between the pads. It differs from the antenna device according to the embodiment. In this embodiment, the description of the same configuration as in the above embodiment is omitted.
  • An antenna device 400 according to the present embodiment shown in FIG. 12 includes a pad 441 for applying a bias voltage and a pad 442 for applying a ground voltage in a chip 41, as in the first embodiment. Also, unlike the first embodiment, the antenna device 400 includes a pad 443 for applying a bias voltage and a pad 444 for applying a ground voltage.
  • the pads 441 and 442 are arranged on the side of the chip 41 on which the first side 411 is located when viewed from the antenna array 42 .
  • the pads 443 and 444 are arranged on the side of the second side 412 facing the first side 411 of the chip 41 when viewed from the antenna array 42 .
  • the antenna array 421 is arranged between the pads 441 and 442 and the pads 443 and 444 . In this way, each set of the first shunt element and the second shunt element is arranged such that the antenna array is sandwiched between the two sets of the first shunt element and the second shunt element.
  • a resistive element 431, a capacitive element 432, and a resistive element 433, which constitute the first shunt element, are arranged on the chip 41.
  • One terminal of the resistive element 431 is connected to one terminal of the capacitive element 432 via a wiring and a via (not shown).
  • the resistor element 431 is preferably arranged near the capacitor element 432 .
  • the resistive element 431 may be arranged to overlap the capacitive element 432 .
  • the other terminal of the resistance element 431 is connected to the pad 441 via the bias voltage line 430 .
  • the bias voltage line 430 is also arranged between the antennas 421 of the antenna array 42 and is commonly connected to each antenna 421 to apply a bias voltage to each antenna 421 .
  • One terminal of the resistive element 433 is connected to one terminal of the capacitive element 432 via a wiring and a via (not shown).
  • the resistor element 433 is preferably arranged near the capacitor element 432 . Alternatively, it may be arranged to overlap on the capacitive element 432 .
  • the other terminal of the resistance element 433 is connected to the pad 443 via the bias voltage line 430 .
  • the other terminal of the capacitive element 432 is connected to pads 442 and 444 via wiring and vias (not shown).
  • a resistance element 431 and a resistance element 433 are arranged between the pads 441 and 442 and the pads 443 and 444 in the chip 41 .
  • An antenna array 42 around which capacitive elements 432 are arranged is arranged between the resistive element 431 and the resistive element 433 .
  • the pads and the first shunt elements are arranged symmetrically with respect to the axis passing through the center of the antenna array 42 (in the figure, the axis BX extending to the surface of the substrate 40).
  • a plurality of sets of first shunt elements and second shunt elements connected to each other are arranged, and at least two sets of the first shunt elements and second shunt elements are arranged along an axis passing through the center of the antenna array. It is arranged in a symmetrical position. This improves the directivity of the terahertz waves generated from the antenna array 42 and increases the frontal intensity of the terahertz waves.
  • a first region 413 (the region surrounded by the dotted line in the figure) on the first side 411 side of the chip 41 has a resistor forming the second shunt element, as in the first embodiment.
  • An element 451 and a capacitive element 452 are arranged.
  • pads 461 connected to the pads 441 of the chip 41 and bonding wires 491 and pads 462 connected to the pads 442 of the chip 41 and the bonding wires 492 are arranged.
  • a connection terminal 481 to which a bias voltage is supplied from the voltage bias circuit 471 and a connection terminal 482 to which a ground voltage is applied are arranged.
  • a resistive element 453 and a capacitative element 454 constituting a second shunt element are provided in a second area 414 (an area surrounded by a dotted line in the figure) on the second side 412 side of the chip 41. are placed. Further, in the second region 414, pads 463 connected to the pads 443 of the chip 41 and bonding wires 493 and pads 464 connected to the pads 444 of the chip 41 and the bonding wires 494 are arranged. Further, in the second region 414, a connection terminal 483 to which a bias voltage is supplied from the voltage bias circuit 472 and a connection terminal 484 to which a ground voltage is applied are arranged.
  • the substrate 40 may be configured so that a single voltage bias circuit supplies the bias voltage and the ground voltage.
  • the substrate 40 has a configuration in which the chip 41 is arranged between the first region 413 and the second region 414 .
  • the antenna array 42 is arranged between the pads 441,442 and the pads 443,443.
  • the first region 413, the chip 41, and the second region 414 are arranged in this order along the line connecting the sides 411 and 412. FIG. With such a configuration, it is possible to reduce the impedance of the wiring that supplies the bias voltage.
  • the chip 41 is arranged between the resistive element 451 or the capacitive element 452 and the resistive element 453 or the capacitive element 454 .
  • the pads and the second shunt element are arranged symmetrically with respect to the axis passing through the center of the antenna array 42 .
  • the axis passing through the center of the antenna array 42 includes, for example, an axis BX extending in a direction perpendicular to the surface of the substrate 40 and an axis extending in a direction parallel to the surface of the substrate 40 .
  • symmetry is determined with reference to an axis extending in a direction parallel to the surface of the substrate.
  • a plurality of sets of first shunt elements and second shunt elements connected to each other are arranged, and at least two sets of the first shunt elements and second shunt elements are arranged along an axis passing through the center of the antenna array. It is arranged in a symmetrical position. This improves the directivity of the terahertz waves generated from the antenna array 42 and increases the frontal intensity of the terahertz waves.
  • the bias voltage applied to the antenna array 42 is supplied from the two opposing sides 411 and 412 of the chip 41 .
  • the impedance of the wiring for supplying the bias voltage becomes smaller, so that the voltage drop is reduced.
  • variations in the bias voltage applied to the negative differential resistance element of each antenna among the antennas are reduced, and the uniformity of the antenna output is improved.
  • the resistance element 451 and the capacitance element 452, and the resistance element 453 and the capacitance element 454, which constitute the second shunt element, are connected in parallel.
  • SMDs for example, are used as the resistance elements 451, 453 and the capacitance elements 452, 454.
  • Such components have parasitic inductance as well as resistance and capacitance components. Therefore, by connecting the resistance element 451 and the capacitance element 452 and the resistance element 453 and the capacitance element 454 in parallel, the parasitic inductance can be reduced and the parasitic oscillation can be suppressed.
  • the wiring arranged on the substrate 40 also has a resistance value
  • the resistance of the wiring may be used as the resistance elements 451 and 453, thereby reducing the number of parts arranged on the substrate 40 and contributing to miniaturization.
  • FIG. 13 is a diagram for explaining an antenna device according to a modified example of this embodiment.
  • description is abbreviate
  • the configuration of the antenna device 500 shown in FIG. 13 is a configuration obtained by applying the characteristics of this embodiment to the configuration described in the third embodiment.
  • the same reference numerals are assigned to the same configurations as in the third embodiment, and the description thereof is omitted.
  • resistor elements 531, 533 and pads 541, 542, 543 are arranged on the chip 51 on the side where the first side 511 of the chip 51 is located, as in the third embodiment. Further, resistor elements 534 and 535 and pads 544, 545 and 546 are arranged on the side of the second side 512 facing the first side 511 of the chip 51 .
  • An antenna array 52 in which a plurality of antennas 521 are arranged is arranged between the first side 511 and the second side 512 of the chip 51 .
  • a capacitive element 532 is arranged around the antenna array 52 .
  • the capacitive element 532 is connected to the resistive elements 531, 533, 534 and 535, respectively, and constitutes a first shunt element.
  • each of the resistance elements 531, 533, 534, and 535 is connected to one terminal of the capacitance element 532 via wiring and vias (not shown).
  • the resistance elements 531 , 533 , 534 and 535 are preferably arranged near the capacitance element 532 .
  • the resistive elements 531 , 533 , 534 , 535 may be placed overlapping the capacitive element 532 .
  • the other terminals of the resistive elements 531 , 533 , 534 and 535 are connected to the pad 541 via the bias voltage line 530 .
  • the bias voltage line 530 is also arranged between the antennas 521 of the antenna array 52 and is commonly connected to each antenna 521 to apply a bias voltage to each antenna 521 .
  • the other terminal of the capacitive element 532 is connected to pads 542 and 545 via wiring and vias (not shown).
  • resistor elements 531, 533 and resistor elements 534, 535 are arranged between the pads 541, 542, 543 and the pads 544, 545, 546.
  • An antenna array 52 around which capacitive elements 532 are arranged is arranged between the resistive elements 531 and 533 and the resistive elements 534 and 535 .
  • the pads and first shunt elements are arranged symmetrically with respect to the axis passing through the center of the antenna array 52 .
  • the axes passing through the center of the antenna array 52 include, for example, an axis CX extending in a direction perpendicular to the surface of the substrate 50 and an axis extending in a direction parallel to the surface of the substrate 50 .
  • symmetry is determined with reference to an axis extending in a direction parallel to the surface of the substrate. Therefore, on the substrate 50, a plurality of sets of first shunt elements and second shunt elements connected to each other are arranged, and at least two sets of the first shunt elements and second shunt elements are arranged along an axis passing through the center of the antenna array. It is arranged in a symmetrical position. This improves the directivity of the terahertz waves generated from the antenna array 52 and increases the frontal strength of the terahertz waves.
  • the pads 541 of the chip 51 and the pads 541 of the chip 51 are provided in the first region 513 (the region surrounded by the dotted line in the figure) on the side of the first side 511 of the chip 51, as in the third embodiment.
  • a pad 561 connected with a bonding wire 591 is arranged.
  • a pad 562 connected to the pad 542 by a bonding wire 592 and a pad 563 connected to the pad 543 by a bonding wire 593 are arranged.
  • resistive elements 551 and 553 and capacitive elements 552 and 554 that constitute the second shunt element are arranged.
  • connection terminals 581 and 583 to which a bias voltage is supplied from the voltage bias circuit 571 and a connection terminal 582 to which a ground voltage is applied are arranged.
  • the mutual connection relationship among the pads, the second shunt elements, and the connection terminals is the same as the connection relationship described in the third embodiment.
  • the substrate 50 may be configured so that a single voltage bias circuit supplies the bias voltage and the ground voltage.
  • pads 564 connected to the pads 544 of the chip 51 by bonding wires 594 are provided in the second area 514 (the area surrounded by the dotted line in the figure) on the side of the second side 512 of the chip 51. are placed. Further, in the second region 514, a pad 565 connected to the pad 545 by a bonding wire 595 and a pad 566 connected to the pad 546 by a bonding wire 596 are arranged. Further, in the second region 514, resistive elements 555 and 557 and capacitive elements 556 and 558 forming the second shunt element are arranged.
  • connection terminals 584 and 586 to which a bias voltage is supplied from the voltage bias circuit 572 and a connection terminal 585 to which a ground voltage is applied are arranged.
  • the connection relationship between each pad, the second shunt element, and the connection terminal in the second region 514 is also the same as the connection relationship described in the third embodiment.
  • the chip 51 is arranged between the first region 513 and the second region 514 on the substrate 50 .
  • the antenna array 52 is arranged between the pads 541 and 544 , between the pads 542 and 545 , or between the pads 543 and 546 .
  • the chip 51 is arranged between the resistance elements 551 and 553 and the capacitance elements 552 and 554 and the resistance elements 555 and 557 and the capacitance elements 556 and 558 . Therefore, the pads and second shunt elements are arranged symmetrically with respect to the axis passing through the center of the antenna array 52 .
  • the axes passing through the center of the antenna array 52 include, for example, an axis CX extending in a direction perpendicular to the surface of the substrate 50 and an axis extending in a direction parallel to the surface of the substrate 50 .
  • symmetry is determined with reference to an axis extending in a direction parallel to the surface of the substrate. Therefore, on the substrate 50, a plurality of sets of first shunt elements and second shunt elements connected to each other are arranged, and at least two sets of the first shunt elements and second shunt elements are arranged along an axis passing through the center of the antenna array. It is arranged in a symmetrical position. As a result, the directivity of the terahertz waves generated from the antenna array 52 is improved, and the front strength of the terahertz waves is increased.
  • the impedance of the wiring that supplies the bias voltage is reduced, thereby reducing the voltage drop.
  • variations in the bias voltage applied to the negative differential resistance element of each antenna among the antennas are reduced, and the uniformity of the antenna output is improved.
  • the resistance element 551 and the capacitance element 552, and the resistance element 553 and the capacitance element 554, which constitute the second shunt element, are connected in parallel.
  • resistive element 555 and capacitive element 556 forming the second shunt element, and resistive element 557 and capacitive element 558 are connected in parallel.
  • the antenna device 500 has a larger number of resistance elements and capacitive elements connected in parallel than the antenna device 400 does. Therefore, the parasitic inductance included in the resistive element and the capacitive element can be further reduced, and parasitic oscillation can be suppressed.
  • the wiring arranged on the substrate 50 also has a resistance value
  • the resistance of the wiring may be used as the resistance elements 551, 553, 555, and 557, thereby reducing the number of parts arranged on the substrate 50. , which is advantageous for miniaturization.
  • FIG. 14 is a diagram illustrating an antenna device according to a modified example of this embodiment.
  • the configuration of the antenna device 600 shown in FIG. 14 is a configuration obtained by applying the features of the second embodiment to the configuration of the antenna device 500 shown in FIG. Therefore, the antenna device according to this modification is characterized in that the number of bonding wires connecting the pads is different from that of the antenna device described above.
  • the description of the configuration similar to that of the antenna device 500 shown in FIG. 13 will be omitted.
  • pads 641, 642, and 643 are arranged on the side of the chip 61 on which the first side 611 of the chip 61 is located. Further, pads 644 , 645 , 646 are arranged on the side of the second side 612 facing the first side 611 of the chip 61 .
  • pads 661, 662, 663 are provided in a first area 613 (an area surrounded by a dotted line in the figure) on the side of the first side 611 of the chip 61, similarly to the configuration shown in FIG. are placed.
  • Pads 664 , 665 , and 666 are arranged in a second area 614 (an area surrounded by a dotted line in the figure) on the second side 612 side of the chip 61 .
  • the pads 641 and 661 are connected by a plurality of bonding wires 691
  • the pads 642 and 662 are connected by a plurality of bonding wires 692
  • the pads 643 and 663 are connected by a plurality of bonding wires 693
  • Pads 644 and 664 are connected by a plurality of bonding wires 694
  • pads 645 and 665 are connected by a plurality of bonding wires 695
  • pads 646 and 666 are connected by a plurality of bonding wires 696 .
  • the combined inductance of the bonding wires can be reduced, and parasitic oscillation can be suppressed.
  • FIG. 15 and 16 An antenna device according to a fifth embodiment of the present disclosure will be described using FIGS. 15 and 16.
  • FIG. The antenna device according to the fifth embodiment is characterized in that pads are arranged near each side of the chip. In this embodiment, descriptions of the same configurations as those of other embodiments are omitted.
  • An antenna device 700 according to this embodiment shown in FIG. 15 includes pads 741 and 743 for applying a bias voltage and a pad 742 for applying a ground voltage in a chip 71 . Further, the antenna device 700 has a pad 741 for applying a bias voltage and a pad 742 for applying a ground voltage.
  • the chip 71 has pads 741 arranged near the first side 711 and pads 742 arranged near the second side 712 . Further, in the chip 71, a pad 743 is arranged near a third side 713 opposite to the first side 711, and a pad 744 is arranged near a fourth side 714 opposite to the second side 712. . A bias voltage is applied to pads 741 and 743 , and a ground voltage is applied to pads 742 and 744 . Pads 741 , 742 , 743 and 744 are arranged around the antenna array 72 so as to surround the antenna array 72 .
  • resistor elements 731 and 733 and a capacitive element 732 that constitute the first shunt element are arranged on the chip 71 .
  • One terminal of the resistor element 731 and one terminal of the resistor element 733 are connected to one terminal of the capacitor element 132 through a wiring and a via (not shown).
  • Resistive element 731 and resistive element 733 are preferably arranged adjacent to capacitive element 732 .
  • the resistive element 731 may be placed over and over the capacitive element 732 .
  • the other terminal of resistive element 731 is connected to pad 741 via bias voltage line 730
  • the other terminal of resistive element 733 is connected to pad 743 via bias voltage line 730 .
  • the bias voltage line 730 is also arranged between the antennas 721 of the antenna array 72 and is commonly connected to the antennas 721 to apply a bias voltage.
  • the other terminal of capacitor 732 is connected to pads 742 and 744 via wiring and vias (not shown).
  • the resistance elements 751 and 758 constituting the second shunt elements are connected to the pads 741 of the chip 71 by bonding wires 791 .
  • a pad 761 is arranged.
  • a connection terminal 781 to which a bias voltage is supplied from a voltage bias circuit 771 is arranged in the first region 715 .
  • One terminal of the resistance element 751 and one terminal of the resistance element 758 are connected to the pad 761 , and the pad 761 is connected to the connection terminal 781 .
  • capacitive elements 752 and 753 forming the second shunt element are connected to pads 742 of the chip 71 by bonding wires 792 .
  • a pad 762 is arranged to A connection terminal 782 to which a ground voltage is supplied from a voltage bias circuit 772 is arranged in the second region 716 .
  • One terminal of the capacitor 752 and one terminal of the capacitor 753 are connected to the pad 762 , and the pad 762 is connected to the connection terminal 782 .
  • the resistance elements 754 and 755 constituting the second shunt element are connected to the pads 743 of the chip 71 by bonding wires 793 .
  • a pad 763 is arranged.
  • a connection terminal 783 to which a bias voltage is supplied from a voltage bias circuit 773 is arranged in the third region 717 .
  • One terminal of the resistance element 754 and one terminal of the resistance element 755 are connected to the pad 763 , and the pad 763 is connected to the connection terminal 783 .
  • resistor elements 756 and 757 forming the second shunt element are connected to pads 744 of the chip 71 and bonding wires 794 .
  • a pad 764 is arranged to A connection terminal 784 to which a ground voltage is supplied from the voltage bias circuit 774 is arranged in the fourth region 718 .
  • One terminal of the resistance element 756 and one terminal of the resistance element 757 are connected to the pad 764 , and the pad 764 is connected to the connection terminal 784 .
  • a resistor element 751 and a capacitor element 752 are arranged in the vicinity of a first corner 726 formed by a first side 711 and a second side 712 of the chip 71, and the other terminal of the resistor element 751 and the other terminal of the capacitor element 752 are arranged. is connected. Also, in the vicinity of a second corner 727 formed by the second side 712 and the third side 713 of the chip 71, the resistor element 753 and the capacitor element 754 are arranged, and the other terminal of the resistor element 753 and the capacitor element 754 are connected. Other terminals are connected.
  • the resistor element 755 and the capacitor element 756 are arranged, and the other terminal of the resistor element 755 and the capacitor element 756 are connected. Other terminals are connected.
  • the resistor element 757 and the capacitor element 758 are arranged, and the other terminal of the resistor element 757 and the capacitor element 758 are connected. Other terminals are connected.
  • the resistance element and the capacitance element Due to this connection relationship between the resistance element and the capacitance element, the resistance element 751 and the capacitance element 752, the resistance element 753 and the capacitance element 754, the resistance element 755 and the capacitance element 756, and the resistance element 757 and the capacitance element 758, which constitute the second shunt element. , are electrically connected in parallel with each other. Therefore, the parasitic inductance contained in each element can be further reduced, and parasitic oscillation can be suppressed.
  • the substrate 70 may be configured so that the bias voltage and the ground voltage are supplied by one voltage bias circuit.
  • the resistance element 751 and the capacitance element 752 that constitute the second shunt element are arranged so that the direction in which the two terminals of the resistance element 751 are aligned and the direction in which the two terminals of the capacitance element 752 are aligned are orthogonal to each other. are placed. Also, the resistor element 753 and the capacitor element 754, the resistor element 755 and the capacitor element 756, and the resistor element 757 and the capacitor element 758 are arranged in the same manner.
  • the wiring arranged on the substrate 70 also has a resistance value
  • the resistance of the wiring may be used as the resistance elements 751, 753, 755, and 757, thereby reducing the number of parts arranged on the substrate 40. , which is advantageous for miniaturization.
  • pads are arranged on the four sides of the chip 71, and the bias voltage or the ground voltage is supplied from each side.
  • this configuration is as follows. Pads, chips 71, and pads are arranged in this order in the direction along the line segment connecting two opposite sides, and pads, chips 71, and pads are arranged in this order in the direction along the line segment connecting two opposite sides. be done. A direction along a line segment connecting two opposing sides and a direction along another line segment connecting two opposing sides intersect.
  • the impedance of the wiring that supplies the bias voltage is smaller than when the bias voltage or the ground voltage is supplied from the side where any one or two sides of the chip 71 exist, so that the voltage drop is reduced. Reduce. As a result, variations in the bias voltage applied to the negative differential resistance element of each antenna among the antennas are reduced, and the uniformity of the antenna output is improved.
  • the pads are arranged on the sides of the chip 71, a plurality of bonding wires can be electrically connected in parallel while increasing the size of the pads. As a result, the combined inductance of the bonding wires can be reduced, and parasitic oscillation can be further suppressed.
  • the substrate space can be effectively used and the substrate size can be reduced. can reduce manufacturing costs.
  • the pads and second shunt elements are arranged symmetrically with respect to the axis passing through the center of the antenna array 72 .
  • the axis passing through the center of the antenna array 72 includes, for example, an axis DX extending in a direction perpendicular to the surface of the substrate 70 and an axis extending in a direction parallel to the surface of the substrate 70 .
  • symmetry is determined with reference to an axis extending in a direction parallel to the surface of the substrate. Therefore, on the substrate 70, a plurality of sets of first shunt elements and second shunt elements connected to each other are arranged, and at least two sets of the first shunt elements and second shunt elements are arranged along an axis passing through the center of the antenna array. It is arranged in a symmetrical position. This improves the directivity of the terahertz waves generated from the antenna array 72 and increases the frontal intensity of the terahertz waves.
  • FIG. 16 is a diagram for explaining an antenna device according to a modified example of this embodiment. In addition, in this modification, description is abbreviate
  • a resistance element 851 and a capacitance element 852, a resistance element 853 and a capacitance element 854, a resistance element 855 and a capacitance element 856, a resistance element 855 and a capacitance element 856, and a resistance element 857 and a capacitive element 858 are arranged.
  • Resistive elements 851, 853, 855 and 857 and capacitive elements 852, 854, 856 and 858 are arranged obliquely with respect to the extending direction of each side of the chip.
  • the direction in which the two terminals of the resistor 851 are arranged is the same as the direction in which the two terminals of the capacitor 852 are arranged.
  • a capacitive element 858 is similarly arranged.
  • each element By arranging each element in this way, the wiring that connects the resistance element, the capacitance element, and the pad can be shortened, and the parasitic inductance contained in the wiring can be reduced, thereby suppressing parasitic oscillation. can.
  • FIG. 17 shows an equivalent circuit diagram of the antenna device 900 according to this embodiment.
  • the configuration example of the equivalent circuit diagram shown in FIG. 17 corresponds to the configuration in which the antenna array 12 in the equivalent circuit diagram of the antenna device 100 according to the first embodiment shown in FIG. 5 has antennas 121 arranged in a 3 ⁇ 3 matrix. do.
  • Antenna array 912 includes negative differential resistance elements and a plurality of third shunt elements in which resistance elements and capacitance elements are connected in series. Also, the 3 ⁇ 3 negative differential resistance elements and the plurality of third shunt elements are connected in parallel with each other. One terminal of each negative differential resistance element, one terminal of the resistance element Rai in the plurality of third shunt elements, and one terminal of the resistance element Rc in the first shunt element are commonly connected. Also, the other terminal of the resistance element Rai is connected to one terminal of the capacitance element Cai. Further, the other terminal of each negative differential resistance element and the other terminal of the capacitive element Cai in the plurality of third shunt elements are connected to the ground potential. The rest of the configuration of the antenna array 912 is similar to that of FIG. 5, so the description is omitted here.
  • the combined resistance of 3 ⁇ 3 negative differential resistance elements r11, r12, r13, r21, r22, r23, r31, r32, and r33 corresponds to the resistance r shown in FIG.
  • the combined impedance of the parasitic impedance of the third shunt element and the wiring corresponds to the impedance Z shown in FIG.
  • FIG. 18 is an example of a top view of an antenna array 912 arranged in a 3 ⁇ 3 matrix corresponding to the equivalent circuit diagram of FIG. 19 is a cross-sectional view taken along the line C-C' in FIG. 18.
  • FIG. Description of the configuration described using FIG. 4 is omitted, and the same reference numerals are used for the same components as in FIG.
  • Adjacent antennas are coupled to each other by microstrip lines 125a to 125h, as described with reference to FIG. 4, and are mutually injection-locked (mutually synchronized) at the terahertz wave oscillation frequency fTHz.
  • FIG. 18 illustrates a configuration in which one antenna is provided with two negative differential resistance elements 127a and 127b. In order to improve the directivity of the terahertz wave, the two negative differential resistance elements 127a and 127b are preferably arranged symmetrically with respect to a line passing through the center of one antenna.
  • a third shunt element is provided in the bias voltage line 130 in order to suppress parasitic oscillation in a frequency band lower than the oscillation frequency fTHz.
  • the third shunt element has a structure of suppressing parasitic oscillation by short-circuiting a frequency band lower than fTHz by arranging it in parallel with the negative differential resistance element.
  • the third shunt element has a structure in which a resistive element or an element in which a resistor and a capacitor are connected in series is arranged in parallel with the negative differential resistance element.
  • the resistance and capacitance values are equal to or slightly lower than the absolute value of the synthesized negative differential resistance of the plurality of negative differential resistance elements arranged in the vicinity of the element impedance.
  • a conductor layer 137 which is one electrode of a capacitive element forming the third shunt element, is arranged in a region surrounded by a dashed line 137' in plan view.
  • a resistor 138 which is a resistive element, is arranged in a region surrounded by a dashed line 138'.
  • the conductor layer 137 and the resistor 138 are arranged below the wiring layer forming the bias voltage line 130 .
  • a third shunt element is arranged around each antenna.
  • a bias voltage line 130 is connected to the metal layer 123, which is part of each antenna, to supply a bias voltage. should be placed in between.
  • a conductor layer 137 is laminated on the dielectric layer 136 . Therefore, the antenna array 912 has a metal-insulator-metal (MIM) capacitor structure in which the ground metal layer 124, the dielectric layer 136, and the conductor layer 137 are laminated in this order. It corresponds to an element. This capacitive element is placed under the bias voltage line 130 placed between the antennas.
  • a conductor layer 137 is located in the layer between the bias voltage line 130 and the ground metal layer 124 .
  • a resistor 138 is connected to the conductor layer 137 and the resistor 138 is connected to the bias voltage line 130 . This resistor 138 corresponds to the resistance element of the third shunt element.
  • the ground metal layer 124 and the bias voltage line 130 are electrically connected via the capacitive element and the resistive element that constitute the third shunt element.
  • a plurality of third shunt elements are arranged in the array antenna so as to be connected to the bias voltage line 130 at each point between the antennas.
  • the third shunt element is connected to the ground metal layer 124 in this embodiment, it may be connected to a conductive layer with a fixed potential, or may be connected to another conductive layer.
  • the configuration in which the third shunt element is arranged at the node of the high-frequency electric field of the oscillation frequency fTHz standing in the antenna is a more suitable configuration for selectively oscillating only the high frequency of the frequency fTHz, which has a high impedance at the frequency fTHz. be.
  • the bias voltage line 130 in the array antenna is configured to have a lower impedance than the negative resistance element in a low frequency band lower than the oscillation frequency fTHz.
  • the third shunt element can effectively suppress parasitic oscillation particularly in a frequency band of 10 GHz or more and less than fTHz.
  • FIG. 20 is a top view of an antenna array 1012 that is a modification of the antenna array 912 shown in FIG. 18, and FIG. 21 is a cross-sectional view taken along line D-D' in FIG. 18 and 19 are denoted by the same reference numerals, and description thereof is omitted.
  • Antenna array 1012 differs from antenna array 912 shown in FIGS. 18 and 19 in that the resistive elements constituting the third shunt element are composed of resistors 138a and 138b.
  • resistors 138a and 138b are arranged between the antennas 1112 and 1113. These two resistors 138 a and 138 b correspond to resistor elements of the third shunt element, are connected in parallel, and are connected in series with the capacitive element 137 . Resistive elements 138a and 138b are arranged in the vicinity of connecting portions of antennas 1112 and 1113 and bias voltage line 130, and are arranged in a space obtained by patterning and removing a wiring layer forming bias voltage line 130. FIG.
  • resistors 138a and 138b are arranged at the same height as the bias voltage line .
  • One end of resistor 138a and resistor 138b is connected to bias voltage line 130, and the other end is connected to conductor layer 137 using the same wiring layer as bias voltage line 130.
  • the third shunt element arranged in the region 137'' not sandwiched between other antennas is either the resistor 138a or the resistor 138b (138a in the figure) as a resistive element. ) may be arranged.
  • the configuration of the antenna array 1012 shown in FIGS. 20 and 21 is such that the wiring layer forming the bias voltage line 130 is removed by patterning at the positions where the resistors 138a and 138b are to be arranged, and the space is filled with a material that will become the resistors. should be formed. For this reason, compared to conventional antenna arrays, the fabrication is easier and the occurrence of defects can be suppressed.
  • FIG. 22 illustrates a configuration in which pads are arranged on two opposing sides of the chip described in the fourth embodiment, and the pads are connected to each other by a plurality of bonding wires.
  • the same reference numerals are given to the same components as those described in the fourth embodiment, and detailed description thereof will be omitted.
  • the first shunt element consists of a resistive element 531 and a capacitive element 532 and is arranged around the antenna array 52 within the chip 51 .
  • An MIM capacitor is suitable for the capacitive element 532 .
  • the second shunt element consists of a resistive element 551 and a capacitive element 552 and is arranged on the substrate 50 on which the chip 51 is mounted.
  • a surface mount device is preferably used for the resistance element 551 and the capacitance element 552, and a ceramic capacitor is used as the capacitance element 552, for example.
  • the third shunt element consists of a resistive element (not shown) and a capacitive element 521, and is arranged inside the chip 51 and inside the antenna array 52 in the same manner as the first shunt element.
  • An MIM capacitor is suitable for the capacitive element 521 .
  • the area or capacitance value of the capacitive elements constituting the three shunt elements be increased in the order of the third shunt element, the first shunt element, and the second shunt element (capacitor element 521 ⁇ capacitor element 532). ⁇ capacitor element 552).
  • Capacitor 521 can be suitably arranged if it is 1 pF or more and less than 100 pF
  • capacitive element 532 is 100 pF or more and less than 10 nF
  • capacitive element 552 is 10 nF or more and less than 100 ⁇ F.
  • the resistance elements of the first shunt element, the second shunt element, and the third shunt element can be preferably arranged if they have a resistance of 0.01 ⁇ or more and less than 10 ⁇ .
  • the number of third shunt elements is determined according to the number of antennas in the antenna array 2, it is preferable that the number be equal to or greater than the number of the first shunt elements and the number of the second shunt elements or more, thereby suppressing parasitic oscillation and improving output. becomes.
  • the number of the third shunt elements may be less than the number of the first shunt elements and the second shunt elements.
  • the number of second shunt elements is greater than or equal to the number of first shunt elements, the number of second shunt elements connected in parallel can be increased. As a result, the parasitic inductance of the SMD can be reduced, thereby suppressing parasitic oscillation. In addition, since the number of first shunt elements is reduced, the chip area can be reduced, which contributes to the cost reduction of the antenna array.
  • the number of second shunt elements is less than the number of first shunt elements, the number of SMDs that constitute the second shunt elements can be reduced. Since the area required to mount the SMDs on the substrate is relatively large, the reduction in the number of SMDs allows the size of the substrate to be reduced, which contributes to the cost reduction of the antenna array.
  • Ta, Ti, Mo, Mn, Al, Ni, Nb, W, Ru, etc. are preferably used as the resistors forming the resistive elements of the first shunt element and the third shunt element in the chip.
  • an alloy film, oxide film, nitride film, silicide film, etc. thereof eg, TiW, TiN, TaN, WN, WSiN, TaSiN, NbN, MoN, MnO, RuO
  • polysilicon a diffused resistance film obtained by doping impurities into Si, or the like is preferably used as the resistor.
  • Materials with a resistivity of 1 x 10-6 ⁇ m or less are preferable as materials for wiring and conductive layers used in the chip.
  • metals and metal compounds such as Ag, Au, Cu, W, Ni, Cr, Ti, Al, AuIn alloys, and TiN are preferably used as materials.
  • the dielectric layer that makes up the MIM capacitor has insulating properties (property of acting as an insulator and high resistance that does not conduct electricity against DC voltage), barrier properties (property of preventing diffusion of metal materials used for electrodes), and processing. (property that can be processed with submicron precision) is required.
  • a negative resistance element includes an electrode and a semiconductor layer, and if the electrode is a conductor ohmically connected to the semiconductor layer, it is suitable for reducing ohmic loss and RC delay caused by series resistance.
  • an electrode is used as an ohmic electrode, Ti/Pd/Au, Ti/Pt/Au, AuGe/Ni/Au, TiW, Mo, ErAs, etc. are preferably used as materials, for example.
  • FIG. 23 is a schematic diagram for explaining the configuration of a camera system 2300 using terahertz waves.
  • the camera system 2300 has an oscillation device 2301 , a detection device 2302 and a processing section 2303 .
  • the antenna device described in each embodiment can be applied to the oscillation device 2301 .
  • the detection device 2302 can detect electromagnetic waves transmitted from the antenna device, and may be an antenna device using other semiconductor elements such as Schottky barrier diodes, for example.
  • the terahertz wave emitted from the oscillation device 2301 is reflected by the object 2305 and detected by the detection device 2302 .
  • a processing unit 2303 processes the signal detected by the detection device 2302 .
  • Image data generated by the processing unit 2303 is output from the output unit 2304 . With such a configuration, a terahertz image can be acquired.
  • the oscillation device 2301 and the detection device 2302 may be provided with an optical section.
  • the optical section includes at least one material transparent to terahertz waves, such as polyethylene, Teflon (registered trademark), high-resistance silicon, and polyolefin resin, and may be composed of multiple layers.
  • the camera system described in this embodiment is merely an example, and may be in other forms.
  • the information acquired by the system is not limited to image information, and may be a detection system that detects signals.

Abstract

本開示のアンテナ装置は、負性微分抵抗素子と共振回路からなる複数のアンテナが配置されたアンテナアレイと、前記アンテナアレイに電圧を印加する電圧バイアス回路と、前記アンテナアレイと前記電圧バイアス回路との間に、前記負性微分抵抗素子と前記電圧バイアス回路に並列に接続され、第１の抵抗および第１の容量が直列に接続されている第１シャント素子と、前記第１シャント素子と前記電圧バイアス回路との間に、前記負性微分抵抗素子と前記電圧バイアス回路に並列に接続され、第２の抵抗および第２の容量が直列に接続されている第２シャント素子と、を有し、前記第１シャント素子および前記第２シャント素子が、前記負性微分抵抗素子の抵抗値を基準として低インピーダンスとなっている。

Description

アンテナ装置およびカメラシステム
　本開示は、電磁波を送信または受信するアンテナ装置およびカメラシステムに関する。
　負性微分抵抗素子と共振回路からなるアンテナは、ミリ波からテラヘルツ波まで（３０ＧＨｚ以上３０ＴＨｚ以下）の周波数帯域のうちの少なくとも一部を含む電磁波（以後、単に「テラヘルツ波」と呼ぶ）を発生させることができる。一例として、特許文献１には、負性微分抵抗素子と共振回路とを半導体チップ上に集積し、テラヘルツ波を発するアンテナが開示されている。
　特許文献１では、負性微分抵抗素子として、共鳴トンネルダイオード（ＲＴＤ：Resonant Tunneling Diode）を用い、負性微分抵抗素子にバイアス電圧を供給する電源とを有する。電源からのバイアス電圧は、電線と導体とを含むバイアス供給部を介して負性抵抗素子に供給される。アンテナが発するテラヘルツ波以外の寄生的な低周波発振（寄生発振）は、バイアス供給部に伴う構造によって発生することが多い。それゆえ、特許文献１では、バイアス供給部にシャント素子を配置することで寄生発振を抑制する技術が開示されている。
特開２０１５－１８００４９号公報
　アンテナ出力を増大する手段として、負性微分抵抗素子と共振回路からなるアンテナを複数配置してアンテナアレイ化することが挙げられる。このアンテナアレイを集積したチップをセラミックパッケージやプリント基板などの別の基板に実装する場合、チップと基板をボンディングワイヤーで接続し、寄生発振を抑制するためのシャント素子を基板上に配置する。
　このボンディングワイヤーやシャント素子を構成する抵抗や容量は寄生インダクタンスを有している。この寄生インダクタンスは、テラヘルツ波を正常に発生させる上で無視できず、テラヘルツ波よりも低周波（３０ＧＨｚ未満）の寄生発振の原因となっている。この寄生インダクタンスにより、特に１０ＭＨｚから１０ＧＨｚの寄生発振が発生しやすい。このようなアンテナアレイにおいて、テラヘルツ波を正常に発振させるには基板上のシャント素子の回路パラメータや配置を最適化する必要があるが、特許文献１では十分な検討がなされていない。
　そこで、本開示は、負性微分抵抗素子と共振回路からなるアンテナアレイを有するアンテナ装置において、寄生発振を抑制する技術を提供することを目的とする。
　上記目的を達成するために、本開示に係るアンテナ装置は、
　電磁波を送信または受信するアンテナ装置であって、
　負性微分抵抗素子と共振回路からなる複数のアンテナが配置されたアンテナアレイと、
　前記アンテナアレイに電圧を印加する電圧バイアス回路と、
　前記アンテナアレイと前記電圧バイアス回路との間に、前記負性微分抵抗素子と前記電圧バイアス回路に並列に接続される第１シャント素子であって、前記第１シャント素子の第１の抵抗および第１の容量が直列に接続されている第１シャント素子と、
　前記第１シャント素子と前記電圧バイアス回路との間に、前記負性微分抵抗素子と前記電圧バイアス回路に並列に接続される第２シャント素子であって、前記第２シャント素子の第２の抵抗および第２の容量が直列に接続されている第２シャント素子と、
を有し、
　前記第１シャント素子および前記第２シャント素子が、前記負性微分抵抗素子の抵抗値を基準として低インピーダンスとなっている
ことを特徴とするアンテナ装置を含む。
　また、本開示に係るアンテナ装置は、
　電磁波を送信または受信するアンテナ装置であって、
　負性微分抵抗素子と共振回路からなる複数のアンテナが配置されたアンテナアレイを有するチップと、
　前記チップが配置される基板と、
　前記アンテナアレイに電圧を印加する電圧バイアス回路と、を有し、
　　前記チップは、
　　前記負性微分抵抗素子と前記電圧バイアス回路に並列に接続され、少なくとも第１の容量を含む第１シャント素子と、
　　第１パッドと第２パッドを少なくとも含み、前記アンテナアレイに所定の電圧を供給するための複数のパッドと、を有し、
　　前記基板は、
　　前記負性微分抵抗素子と前記電圧バイアス回路に並列に接続され、少なくとも第２の容量を含み、前記基板に配された第２シャント素子を有し、
　前記第１パッドと前記第２パッドとの間に前記アンテナアレイが位置することを特徴とするアンテナ装置を含む。
　また、本開示に係るカメラシステムは、
　上記のアンテナ装置と、
　前記アンテナ装置から送信された電磁波を検出するための検出装置と、
　前記検出装置からの信号を処理する処理部とを有するカメラシステムを含む。
　本開示の技術によれば、シャント素子の構成が最適化され、寄生発振が抑制されて良好に動作するアンテナ装置およびカメラシステムを提供できる。
図１は、第１の実施形態に係るアンテナ装置の平面図の一例を示す。 図２は、第１の実施形態に係るアンテナ装置の断面図の一例を示す。 図３は、第１の実施形態に係るアンテナ装置の断面図の一例を示す。 図４Ａおよび図４Ｂは、第１の実施形態に係るアンテナアレイを示す説明図である。 図５は、第１の実施形態に係るアンテナ装置の等価回路図である。 図６は、第１の実施形態に係るアンテナ装置を説明するグラフを示す。 図７は、第１の実施形態に係るアンテナ装置を説明するグラフを示す。 図８は、第１の実施形態に係るアンテナ装置を説明する図を示す。 図９Ａおよび図９Ｂは、第１の実施形態に係るアンテナ装置を説明する図を示す。 図１０は、第２の実施形態に係るアンテナ装置の平面図の一例を示す。 図１１は、第３の実施形態に係るアンテナ装置の平面図の一例を示す。 図１２は、第４の実施形態に係るアンテナ装置の平面図の一例を示す。 図１３は、第４の実施形態に係るアンテナ装置の平面図の一例を示す。 図１４は、第４の実施形態に係るアンテナ装置の平面図の一例を示す。 図１５は、第５の実施形態に係るアンテナ装置の平面図の一例を示す。 図１６は、第５の実施形態に係るアンテナ装置の平面図の一例を示す。 図１７は、第６の実施形態に係るアンテナ装置の等価回路図を示す。 図１８は、第６の実施形態に係るアンテナアレイを示す説明図を示す。 図１９は、第６の実施形態に係るアンテナ装置の断面図の一例を示す。 図２０は、第６の実施形態の一変形例に係るアンテナアレイを示す説明図を示す。 図２１は、第６の実施形態の一変形例に係るアンテナ装置の断面図の一例を示す。 図２２は、第４の実施形態に係るアンテナ装置の平面図の一例を示す。 図２３は、第７の実施形態に係るカメラシステムを説明するための概略図を示す。
　以下、本開示の実施形態について図面を用いて説明する。なお、本開示は以下の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において適宜変更可能である。また、以下で説明する図面において、同じ機能を有するものは同一の符号を付し、その説明を省略又は簡潔にすることもある。
（第１の実施形態）
　第１の実施形態に係るアンテナ装置について、図１～図９を用いて説明する。図１は、本実施形態に係るアンテナ装置の概略構成を示す平面図である。図２は、図１のＡ－Ａ’線での断面図である。
　本実施形態によるアンテナ装置１００は、図１および図２に示すように、基板１０の上に、複数のアンテナ１２１からなるアンテナアレイ１２が配置された四角形状のチップ１１が実装されている。図１はチップ１１の表面における構成を示す。アンテナ１２１の詳細は後述するが、アンテナ１２１は、負性微分抵抗素子と共振回路から構成され、テラヘルツ周波数帯の電磁波を送信または受信する。アンテナ１２１は、ミリ波からテラヘルツ波までの周波数帯域（３０ＧＨｚ以上３０ＴＨｚ以下）のうちの少なくとも一部の周波数帯域を含む電磁波（以後、単に「テラヘルツ波」と呼ぶ）を発生させる。また、隣接するアンテナ１２１は、マイクロストリップライン（図４を用いて後述する）によって容量結合する構成となっている。
　チップ１１は、アンテナアレイ１２の他、第１シャント素子１３００を構成する抵抗素子１３１および容量素子１３２、チップ１１にバイアス電圧を印加するパッド１４１、チップ１１にグランド電圧を印加するパッド１４２を備える。パッド１４１、１４２は、チップ１１の外部の回路と電気的接続をするためのものであり、例えば、外部から所定の電圧を供給するためのものである。パッド１４１、１４２は、導電体よりなる。以下、パッドは、外部との電気的接続のためのものである。具体的には、パッドは、外部から所定の電圧を供給されるためのものであり、外部へ所定の電圧を供給するためのものでありうる。本実施形態において、所定の電圧とは、グランド電圧や、電源電圧、電圧バイアス回路からの電圧などでありうる。
　アンテナアレイ１２は、チップ１１の略中央に配置され、アンテナアレイ１２に隣接して容量素子１３２が配置される。また、容量素子１３２がアンテナアレイ１２を囲むよう配置されることで、チップ１１上における容量素子の配置面積を拡大して大きな容量を確保できる。また、容量素子１３２によってアンテナアレイ１２が挟まれるように、チップ１１の対向する２辺のそれぞれの辺の側（図ではチップ１１の右側と左側）に分割して容量素子１３２が配置される。これにより、容量素子１３２が配置されない部分（図ではチップ１１の上側）に抵抗素子１３１や配線やパッド等を配置できるため、チップ１１のチップサイズを縮小できる。
　図２に示すように、抵抗素子１３１の一端子は、配線１３３とビア１３４を介して容量素子１３２の一端子に接続される。抵抗素子１３１と容量素子１３２は直列接続されており、接続を容易に配置するために抵抗素子１３１は容量素子１３２の近傍に配置することが好ましい。あるいは、抵抗素子１３１は、容量素子１３２の上にオーバーラップして配置してもよい。抵抗素子１３１の他端子は、パッド１４１とバイアス電圧線１３０を介して接続される。バイアス電圧線１３０は、アンテナアレイ１２の各アンテナ１２１の間にも配置されて各アンテナ１２１に共通に接続され、各アンテナ１２１にバイアス電圧が印加される。容量素子１３２の他端子は、配線およびビア（不図示）を介してパッド１４２と接続される。
　容量素子１３２としては絶縁層を金属層で挟んだＭＩＭ（Metal-Insulator-Metal）容量を用いることができる。金属層としてはチップ１１内の配線層を使用でき、絶縁層としてアンテナを形成する絶縁層や誘電体層を使用できる。本実施形態によれば、図２に示されるように、ＭＩＭ容量の一方の電極として、接地金属層１２４が用いられ、接地金属層１２４はグランド電圧を印加するパッド１４２と接続される。ＭＩＭ容量のもう一方の電極として、絶縁層を介して金属層１３５が形成されている。金属層１３５はビア１３４を介して配線１３３と接続される。このようにＭＩＭ容量を構成することで、簡便な製造プロセスでチップ内に容量を形成することができる。
　上記の構成の他、チップ１１とは別の基板に容量を形成して、チップ１１の表面や裏面に貼り付ける構成も可能であり、この構成によれば、より大容量の容量素子を備えることが可能である。
　第１シャント素子１３００では、抵抗素子１３１はバイアス電圧を印加するパッド１４１に接続され、容量素子１３２はグランド電圧を印加するパッド１４２に接続されている。ただし、接続関係を逆にして、抵抗素子１３１がグランド電圧を印加するパッド１４２に接続され、容量素子１３２がバイアス電圧を印加するパッド１４１に接続されてもよい。
　好ましくは、チップ１１には、アンテナアレイ１２のアンテナ１２１として、２０個～４０個のアンテナが配置される。また、バイアス電圧を印加するためのパッド１４１の個数やグランド電圧を印加するパッド１４２の個数は、アンテナの個数より少なくする。これにより、チップ１１のスペースを有効に使用して、チップ１１をより小型化できる。さらに、抵抗素子１３１と容量素子１３２の組の数は、バイアス電圧を印加するためのパッド１４１の個数以下、またはグランド電圧を印加するパッド１４２の個数以下であると、チップ１１のスペースを有効に使用して、チップ１１をより小型化できる。
　また、基板１０は、第２シャント素子１５００を構成する抵抗素子１５１および容量素子１５２、チップ１１のパッド１４１と接続するためのパッド１６１、チップ１１のパッド１４２と接続するためのパッド１６２を備える。パッド１６１、１６２は、チップ１１の外部の回路と電気的な接続をするためのものである。パッド１６１、１６２は、導電体よりなる。ここでは、外部の回路とはチップ１１である。また、電圧バイアス回路１７からバイアス電圧が供給される接続端子１８１、グランド電圧を与える接続端子１８２を備える。基板１０の小型化には、抵抗素子１５１や容量素子１５２として表面実装部品（ＳＭＤ：Surface Mount Device）を使用することが好ましい。基板１０に配置する配線も抵抗値を有するため、抵抗素子１５１として、第１シャント素子１３００と第２シャント素子１５００とを接続する経路に含まれる基板１０上の配線の抵抗を使用してもよい。これにより、チップ１１における使用部品数を減らして、チップ１１の小型化を実現できる。ここで、接続端子１８１、１８２はパッドであってもよい。
　電圧バイアス回路１７は基板１０の外部から接続端子１８１、１８２を介して接続される。なお、この構成の代わりに、電圧バイアス回路１７は、基板１０上に配置してもよいし、チップ１１上に配置してもよい。
　チップ１１のパッド１４１と基板１０のパッド１６１は、ボンディングワイヤー１９１によって接続される。チップ１１のパッド１４２と基板１０のパッド１６２は、ボンディングワイヤー１９２によって接続される。ボンディングワイヤー１９１、１９２のインダクタンスを下げるために、パッド１４１とパッド１６１ならびにパッド１４２とパッド１６２は、互いに近傍に配置して、ボンディングワイヤー１９１、１９２の長さを短くすることが好ましい。
　ボンディングワイヤー１９１、１９２を短くするには、パッド１４１およびパッド１４２を、チップ１１の端部に配置するとよい。また、パッド１４１とパッド１６１は、チップ１１の辺を挟んで対向して配置するとよい。また、パッド１４２とパッド１６２もまたチップ１１の辺を挟んで対向して配置するとよい。
　抵抗素子１５１の一端子１５１２は、容量素子１５２の一端子１５２１と配線１５７を介して接続される。すなわち、抵抗素子１５１と容量素子１５２は直列接続されている。そのため、抵抗素子１５１と容量素子１５２は、互いに近傍に配置した方が好ましい。より好ましくは、抵抗素子１５１の一端子１５１２が容量素子１５２の一端子１５２１と隣接して配置される。これにより、配線１５７の長さを短くして、インダクタンスを小さくすることができる。
　抵抗素子１５１の他端子１５１１は、配線１５３を介してパッド１６１と接続され、また配線１５４を介して接続端子１８１と接続される。また、容量素子１５２の他端子１５２２は配線１５５を介してパッド１６２と接続され、また配線１５６を介して接続端子１８２と接続される。抵抗素子１５１の端子１５１１、１５１２と容量素子１５２の端子１５２１、１５２２が整列する方向と、パッド１６１とパッド１６２が整列する方向とを同じにすることが好ましい。このような配置によって接続する配線を短くすることができ、インダクタンスを小さくすることができる。
　また、第２シャント素子１５００において、抵抗素子１５１はバイアス電圧を印加する接続端子１８１に接続され、容量素子１３２はグランド電圧を印加する接続端子１８２に接続されている。ただし、接続関係を逆にして、抵抗素子１３１がグランド電圧を印加する接続端子１８２に接続され、容量素子１３２がバイアス電圧を印加する接続端子１８１に接続されてもよい。
　本実施形態では、第１シャント素子１３００と第２シャント素子１５００が、それぞれ抵抗素子１３１、１５１と容量素子１３２、１５２とから構成される例を想定する。ただし、第１シャント素子と第２シャント素子が抵抗素子と容量素子のいずれか一方から構成されていてもよい。シャント素子が容量素子を備える場合には寄生発振の抑制だけでなくインピーダンスの周波数特性を利用して直流電流をカットするなど消費電力の抑制も可能となる。
　アンテナ装置１００の構成要素の位置関係としては、アンテナアレイ１２と電圧バイアス回路１７との間に、第１シャント素子１３００が配置され、第１シャント素子１３００と電圧バイアス回路１７との間に第２シャント素子１５００が配置される。
　図３は、チップ１１の裏面にパッドを形成して、ボンディングワイヤー１９を使用しないでチップ１１と基板１０とを接続する構成を説明するアンテナ装置１００の部分断面図である。図３によれば、チップ１１の表面にある配線が貫通電極１３５を介してチップ１１の裏面にあるパッド１４１と接続されている。
　貫通電極１３５は、チップ１１に貫通孔を形成した後、貫通孔の内壁に電気的に切り離すための絶縁膜を形成し、電気抵抗が低く電解鍍金法などで容易に電極形成が可能な銅などで貫通孔を埋めることで形成される。また、貫通電極１３５は、ＣＭＰ（Chemical Mechanical Polishing：化学機械的研磨）処理などを用いて平滑化される。貫通電極１３５を形成した後、チップ１１の裏面に貫通電極１３５と電気的に接続するようにパッド１４１が形成される。
　チップ１１の裏面のパッド１４１と基板１０のパッド１６１は重なるように配置され、半田等で接続される。貫通電極１３５で電気的接続をする場合にはボンディングワイヤーを使用しないため、インダクタンスが低減され、アンテナ装置１００における寄生発振の抑制が容易になる。
　図４は、本実施形態におけるアンテナアレイ１２を示す説明図である。図４Ａがアンテナアレイ１２の上面図であり、図４Ｂが図４ＡにおけるＢ－Ｂ’線でのアンテナアレイ１２の断面図である。図では一例として、アンテナアレイ１２に含まれる２つのアンテナ１２１、１２２を示す。
　通常、電力合成を目的としたアンテナアレイでは、個別のアンテナの間隔を、発振電磁波の真空中の波長に換算した波長以下、又は波長の整数倍、より好ましくは半波長以下にする。本実施形態では、アンテナの間隔が送信電磁波の半波長以下となるようにアンテナ１２１、１２２が配置されている。
　アンテナアレイ１２では、アンテナの一部をなす第１の導体である金属層１２３、誘電体層１２８、アンテナの一部をなす第２の導体である接地金属層１２４からなるマイクロストリップ共振器によって発振周波数を制御する共振回路１２００が構成されている。アンテナ１２１、１２２は、この共振回路１２００と負性微分抵抗素子１２７からなる。金属層１２３にはビア１３５を介してバイアス電圧線１３０が接続され、負性微分抵抗素子１２７にバイアス電圧が印加される。負性微分抵抗素子１２７は、発振を維持するための電磁波利得を生成する。個別のアンテナ１２１、１２２は同位相で同期して発振するため、発振周波数ω０に近くなるように設計される。そこで、半波長共振器を含む個別のアンテナの形状は、互いに同様の形状であることが好ましい。負性微分抵抗素子１２７の形状や特性も同等なものを用いると好ましい。マイクロストリップライン１２５は、上記のような個別のアンテナを互いに同位相で同期させて発振させるための素子間構造である。
　リンク構造となる金属部の伝送線であるマイクロストリップライン１２５は、一端から他端までのマイクロストリップライン１２５に沿った長さが、同期後の発振周波数ω０の電気長で２πになるように選択するのが好ましい。電気長で２πとは、周囲の構造における実効的な誘電率で換算される実効的な発振波長λ０に相当する長さである。電気長として２πを選択するのは、アンテナ１２１、１２２を同位相で同期させて発振させるためである。アンテナ１２１、１２２を逆位相で同期させる場合は、電気長はπあるいは３πでもよい。マイクロストリップライン１２５の長さは、正確に２πではなくても、アンテナ１２１、１２２の同期が可能である。マイクロストリップライン１２５で形成される素子間の結合の大きさにもよるが、典型的には電気長２π±１０％程度は許容範囲である。なお、この許容範囲は、マイクロストリップライン１２５を使わないで結合させるときよりも広い。なお、マイクロストリップラインの電気長は、電磁界シミュレータ等で容易に確認することができる。
　アンテナ１２１の発振出力の一部は、マイクロストリップライン１２５を経由して隣接するアンテナ１２２にほぼ同位相で入力される。一方で、アンテナ１２２の発振出力の一部は、マイクロストリップライン１２５を経由して隣接するアンテナ１２１にほぼ同位相で入力される。本実施形態のアンテナアレイでは、このようなアンテナ１２１、１２２間の相互・注入同期現象を実現するためにマイクロストリップライン１２５を導入している。
　本実施形態のマイクロストリップライン１２５は、共振構造の金属層１２３と容量結合していることが特徴である。これらは、金属－絶縁体－金属（ＭＩＭ）領域１２６において、絶縁層１２９を介して容量を形成するのみで、ＤＣ開放である。これにより、発振周波数ω０の帯域において、アンテナ間結合の大きさは直接結合と変わらずに大きく確保することが出来る。さらに、ω０より小さい低周波領域において、結合の大きさは小さくなるのでアンテナ間のアイソレーションを確保できる。本実施形態のマイクロストリップライン１２５は、このような性質を有するため好ましい。さらに、ω０より小さい低周波領域において端部開放のマイクロストリップライン１２５はキャパシティブ要素になる。アンテナ１２１側の負性微分抵抗素子１２７から見て、マイクロストリップライン１２５はキャパシティブ要素であり、アンテナ１２２側の共振構造の金属層１２３もキャパシタである。このため、低周波領域において懸念している共振周波数自体、生成されることもない。したがって、低周波領域における寄生発振を抑制することが可能となる。
　図４Ａおよび図４Ｂでは、２つの個別のアンテナ１２１、１２２について説明したが、アンテナアレイ１２では、各アンテナをアンテナ１２１、１２２と同様の構成で配置することによってアレイ化が可能である。また、接地金属層１２４の上には、誘電体層１２８を介して、アレイの数に対応した複数の金属層１２３が配置され、さらに金属層１２３に対応する負性微分抵抗素子１２７が配置される。隣接するアンテナは、マイクロストリップライン１２５によって容量結合される。また、それぞれのマイクロストリップライン１２５の電気長は２π程度である。したがって、すべての負性微分抵抗素子１２７を同相で同期することが可能となる。このようにアンテナアレイ化することによって、合成された電力が大きくなるだけでなく、鋭い指向性が得られるため好ましい。
　また、複数の金属層１２３はチップ１１の内部においてストリップ導体（不図示）を介して共通に接続されてバイアス電圧が印加されるパッド１４１と接続されており、接地金属層１２４はチップ１１の内部でパッド１４２と接続されている。この構成によって、パッド１４１とパッド１４２に電圧が印加されると、負性微分抵抗素子１２７にバイアス電圧が印加される。
　負性微分抵抗素子１２７としては、ＩｎＰ基板に格子整合する共鳴トンネルダイオードを用いることができる。なお、負性微分抵抗素子１２７として、共鳴トンネルダイオードに限らず、エサキダイオード、ガンダイオードを用いてもよい。共鳴トンネルダイオードは、例えば、ＩｎＰ基板上のＩｎＧａＡｓ／ＩｎＡｌＡｓ、ＩｎＧａＡｓ／ＡｌＡｓによる多重量子井戸構造とｎ－ＩｎＧａＡｓによる電気的接点層を伴って構成される。多重量子井戸構造としては、例えば三重障壁構造を用いる。より具体的には、ＡｌＡｓ（１.３ｎｍ）／ＩｎＧａＡｓ（７.６ｎｍ）／ＩｎＡｌＡｓ（２.６ｎｍ）／ＩｎＧａＡｓ（５.６ｎｍ）／ＡｌＡｓ（１.３ｎｍ）の半導体多層膜構造で構成する。このうち、ＩｎＧａＡｓは井戸層、格子整合するＩｎＡｌＡｓや非整合のＡｌＡｓは障壁層である。これらの層は意図的にキャリアドープを行わないアンドープとしておく。このような多重量子井戸構造は、電子濃度が２×１０１８ｃｍ－３のｎ－ＩｎＧａＡｓによる電気的接点層に挟まれる。こうした電気的接点層間の構造の電流－電圧（Ｉ／Ｖ）特性において、ピーク電流密度は２８０ｋＡ／ｃｍ２であり、約０.７Ｖから約０.９Ｖまでが負性抵抗領域となる。ダイオードの構成として、直径２μｍのメサ構造の場合、ピーク電流値１０ｍＡ、負性抵抗値－２０Ωが得られる。金属層１２３の下部に接続された直径２μｍの共鳴トンネルダイオードの接合容量に伴うリアクタンスを考慮すると、発振周波数は約０.５５ＴＨｚとなる。
　次に、図５に、本実施形態によるアンテナ装置の等価回路図を示す。チップ１１の等価回路は、アンテナアレイ１２を構成する負性微分抵抗素子の抵抗ｒ（ｒは負性微分抵抗素子の抵抗の絶対値を示す）を有する。また、チップ１１の等価回路は、アンテナアレイ１２を構成する共振回路１２００のインピーダンスＺと、第１シャント素子１３００を構成する抵抗素子１３１の抵抗Ｒｃとを有する。さらに、チップ１１の等価回路は、第１シャント素子１３００を構成する容量素子１３２の容量Ｃｃを有する。
　第１シャント素子１３００は、抵抗Ｒｃと容量Ｃｃが直列に接続されて構成されている。さらに、抵抗ｒと共振回路１２００のインピーダンスＺと第１シャント素子１３００は、互いに並列に接続されている。より具体的には、抵抗ｒの一端子と共振回路１２００のインピーダンスＺの一端子と抵抗Ｒｃの一端子が、それぞれ第１ノードｎ１に接続される。また、抵抗Ｒｃの他端子は、容量Ｃｃの一端子と接続される。また、抵抗ｒの他端子と共振回路１２００のインピーダンスＺの他端子と容量Ｃｃの他端子は、グランド電圧に接続される。第１ノードｎ１はチップ１１のパッド１４１に接続され、グランド電圧はチップ１１のパッド１４２を介して印加される。
　基板１０の等価回路は、第２シャント素子１５００を構成する抵抗素子１５１の抵抗Ｒｐおよび容量素子１５２の容量Ｃｐと、第１シャント素子１３００と第２シャント素子１５００とを接続する経路のインダクタンスＬと、から構成される。インダクタンスＬには第１シャント素子１３００とパッド１４１を接続する配線、チップと基板を接続するボンディングワイヤー、ボンディングワイヤーと第２シャント素子１５００を接続する配線、パッド等の寄生インダクタンスが含まれる。
　第２シャント素子１５００は、抵抗Ｒｐと容量Ｃｐが直列に接続されて構成されている。さらに、インダクタンスＬを介してチップ１１と第２シャント素子１５００とが接続される。より具体的には、インダクタンスＬの一端子はチップ１１の等価回路における第１ノードｎ１に接続され、インダクタンスＬの他端子と抵抗Ｒｐの一端子は第２ノードｎ２に接続される。また、抵抗Ｒｐの他端子は容量Ｃｐの一端子と接続される。また、容量Ｃｐの他端子には接地電圧が印加される。さらに、第２ノードｎ２は端子１８１に接続されており、電圧バイアス回路Ｖが接続される。したがって、第２ノードｎ２にはバイアス電圧が印加され、抵抗ｒには、インダクタンスＬを介してバイアス電圧が印加される。
　第１シャント素子１３００（抵抗Ｒｃと容量Ｃｃ）は、負性微分抵抗素子（抵抗ｒ）と並列に接続されており、インダクタンスＬを介して第２シャント素子１５００（抵抗Ｒｐと容量Ｃｐ）とも並列に接続されている。さらには、第１シャント素子１３００は、電圧バイアス回路Ｖとも並列に接続されている。
　このようなアンテナ装置において、寄生発振を抑制するには、負性微分抵抗素子１２７の抵抗ｒを基準として、第１シャント素子１３００および第２シャント素子１５００は低インピーダンスとなっていることが好ましい。すなわち、テラヘルツ周波数帯より小さい周波数帯において、負性微分抵抗素子１２７からみて低インピーダンスとなるように設定されることが好ましい。この場合、以下の式（１）、式（２）の条件式が成り立つ。
　Ｒｐ ＋１／（２π×ｆ×Ｃｐ） ＜ ｒ・・・（１）
　Ｒｃ ＋１／（２π×ｆ×Ｃｃ） ＜ ｒ・・・（２）
ここで、ｒは、負性微分抵抗素子の抵抗値の絶対値、Ｒｃは、第１の抵抗である抵抗Ｒｃの抵抗値、Ｃｃは、第１の容量である容量Ｃｃの容量値である。また、Ｒｐは、第２の抵抗である抵抗Ｒｐの抵抗値、Ｃｐは、第２の容量である容量Ｃｐの容量値、Ｌは、第１シャント素子１３００と第２シャント素子１５００を接続する経路のインダクタンスである。また、ｆは対象となる寄生発振の周波数であり、アンテナアレイ１２を構成する共振回路の共振周波数未満の周波数を示す。また、周波数ｆは、具体的には３０ＧＨｚ未満であるが、本実施形態のような基板１０にチップ１１が実装される場合は、特に１０ＭＨｚ～１０ＧＨｚの範囲の周波数である。
　しかしながら、式（１）と式（２）が成り立っても、インダクタンスＬと容量ＣｃにおけるＬＣ共振が生じる可能性がある。このＬＣ共振を抑制するためには、発振のエネルギーを損失させるため、Ｒｃを確保する必要があり、かつＬを小さくして、Ｃｃを大きくすることが好ましい。よって、寄生発振を抑制するには、以下の式（３）の条件式も成り立つ。
　Ｌ／（Ｃｃ×ｒ） ＜Ｒｃ・・・（３）
　図６は、図５の等価回路を基にインダクタンスＬの値を変えたときの負性微分抵抗素子１２７からみたインピーダンスの周波数特性を示すグラフである。破線はＬ＝１ｎＨ、実線は５ｎＨ、一点鎖線は１０ｎＨについての特性を示し、インピーダンスは特定の周波数でピーク値を有する。具体的には、Ｌ＝１ｎＨについては１６０ＭＨｚにおいてピーク値１．８Ω、Ｌ＝５ｎＨについては５０ＭＨｚにおいてピーク値１６．８Ω、Ｌ＝１０ｎＨについては７１ＭＨｚにおいてピーク値８．５Ωとなっている。
　図７は、図６の周波数特性に基づき、インダクタンスＬと負性微分抵抗素子１２７からみたインピーダンスのピーク値の関係を示すグラフである。図７によれば、インダクタンスＬが大きくなるにつれて、インピーダンスのピーク値が大きくなる。
　抑制の対象となる寄生発振の周波数fにおいて、負性微分抵抗素子１２７からみた線路のインピーダンスが負性微分抵抗の絶対値の１０倍以下であれば、負性微分抵抗素子１２７が持つ利得に対して、線路による損失の大きさが無視できなくなる。これによって、ＬＣ共振の発振を抑制できる。一例として、３ｍｍ角～４ｍｍ角のチップサイズのアンテナアレイでは、２０個～４０個のアンテナを配置することができ、負性微分抵抗１２７の合成抵抗値は、大きくても１Ω、すなわち１Ω以下となる。したがって、この抵抗値の１０倍である１０Ω以下であれば寄生発振を抑制できる。すなわち、図７のグラフによれば、Ｌ≦５ｎＨであればよい。
　インダクタンスＬには、第１シャント素子１３００とパッド１４１を接続する配線、チップと基板を接続するボンディングワイヤー、ボンディングワイヤーと第２シャント素子１５００を接続する配線、パッド等の寄生インダクタンスが含まれる。そして、第１シャント素子１３００と第２シャント素子１５００を接続する経路のこれらのインダクタンスは、それぞれ以下の式（４）、式（５）で算出することが可能である。第１シャント素子１３００と第２シャント素子１５００を接続する経路において、断面がほぼ円形に近似できる部分は式（４）で算出し、断面が四角形に近似できる部分は式（５）で算出する。
　Ｌ１＝０．２×ｌ１×[ｌｎ（４×ｌ１／ｄ）－ ０．７５]　〔ｎＨ〕・・・（４）
　Ｌ２＝０．２×ｌ２×［ｌｎ｛２×ｌ２／（ｗ ＋ ｈ）｝＋０．２２３５×（ｗ＋ｈ）／ｌ２＋０．５]　〔ｎＨ〕・・・（５）
ここで、ｌ１は、当該経路における断面がほぼ円形に近似できる部分の長さ（ｍｍ）であり、ｄはその断面直径（ｍｍ）である。また、ｌ２は、当該経路における断面が四角形に近似できる部分の長さ（ｍｍ）であり、ｗはその幅（ｍｍ）、ｈはその厚さ（ｍｍ）である。
　図８は、本実施形態における第１シャント素子１３００と第２シャント素子１５００を接続する経路のインダクタンスを説明する図である。第１シャント素子１３００と第２シャント素子１５００を接続する経路は、第１シャント素子１３００を構成する抵抗素子１３１とパッド１４１を接続する配線（第１の部分Ｐ１）、パッド１４１（第２の部分Ｐ２）を有する。さらに、当該経路は、ボンディングワイヤー１９（第３の部分Ｐ３）、パッド１６１（第４の部分Ｐ４）、パッド１６１と第２シャント素子１５００を構成する抵抗素子１５１を接続する配線（第５の部分Ｐ５）を有する。
　第１シャント素子１３００と第２シャント素子１５００を接続する経路の長さは４ｍｍ以下が好ましく、寄生インダクタンスを低減して寄生発振を抑制するのに好適である。より好ましくは２ｍｍ以下である。
　以下に、経路における各部の寸法、および式（４）あるいは式（５）によって算出されるインダクタンスの一例について説明する。
　第１の部分Ｐ１は、長さ０．３ｍｍ、幅０．２ｍｍ、厚さ０．５μｍであり、この領域のインダクタンスＬ１は式（５）で算出され、０．１ｎＨである。
　第２の部分Ｐ２のインダクタンスＬ２は、パッド１４１の端部からボンディングワイヤー１９が接続されるパッド１４１の略中央部までの領域として算出する。この領域は長さ０．１ｍｍ、幅０．２ｍｍ、厚さ０．５μｍであり、このインダクタンスＬ２は式（５）で算出され、０．０２ｎＨである。
　第３の部分Ｐ３は、長さ１．０ｍｍ、断面直径２０μｍのボンディングワイヤーであり、この領域のインダクタンスＬ３は式（４）で算出され、０．９１ｎＨである。
　第４の部分Ｐ４のインダクタンスＬ４は、パッド１６１の端部からボンディングワイヤー１９が接続されるパッド１６１の略中央部までの領域として算出する。この領域は長さ０．６ｍｍ、幅１．２ｍｍ、厚さ３５μｍであり、このインダクタンスＬ４は式（５）で算出され、０．１１ｎＨである。
　第５の部分Ｐ５は、長さ０．８ｍｍ、幅０．６ｍｍ、厚さ３５μｍであり、この領域のインダクタンスＬ５は式（５）で算出され、０．２６ｎＨである。
　したがって、第１シャント素子１３００と第２シャント素子１５００を接続する経路のインダクタンスは、インダクタンスＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５の合計で算出でき、１．４ｎＨとなる。
　本実施形態では、ボンディングワイヤー１９の断面が円形状であるとして式（４）を用いてインダクタンスを算出したが、断面が四角形のリボン状のボンディングワイヤーを使用してもよい。リボン状のボンディングワイヤーの場合は、式（５）を使用してインダクタンスを算出することができる。リボン状のボンディングワイヤーは断面積が大きくでき、インダクタンスを下げることができる。
　図９Ａおよび図９Ｂは、配線のインダクタンスの算出について説明する図である。ここでは、パッド１６１と第２シャント素子１５００を構成する抵抗素子１５１を接続する配線１５３を用いて説明する。第１シャント素子１３００を構成する抵抗素子１３１とパッド１４１を接続する配線についても同様に考えることができる。
　図９Ａは、配線１５３が折れ曲がり部を有する構成の一例を示す図である。図９Ａに示す例では、配線１５３は９０度に曲がった部分を２箇所有する折れ曲がり部によって構成されている。図９Ａに示す例における配線１５３のインダクタンスは、３つの矩形部分に分けて算出することができる。３つの矩形部分は、パッド１６１に接続される第１の矩形部分ＲＳ１、第１の矩形部分に接続される第２の矩形部分ＲＳ２、第２の矩形部分に接続される第３の矩形部分ＲＳ３である。第３の矩形部分ＲＳ３は抵抗素子１５１に接続される。第１の矩形部分ＲＳ１は、長さｌ２１、幅ｗ１、厚さｈ１であり、第２の矩形部分ＲＳ２は、長さｌ２２、幅ｗ２、厚さｈ２であり、第３の矩形部分ＲＳ３は、長さｌ２３、幅ｗ３、厚さｈ３である。各矩形部分について式（５）を用いてインダクタンスを算出して、その合計を配線１５３のインダクタンスとする。
　ここで、長さｌ２１、長さｌ２２、長さｌ２３の決定方法の一例を説明する。第１の矩形部分ＲＳ１の幅方向の中心を通り長さ方向に延伸する線Ｘと第２の矩形部分ＲＳ２の幅方向の中心を通り長さ方向に延伸する線Ｙとの交点を点Ａとする。また、線Ｙと第３の矩形部分ＲＳ３の幅方向の中心を通り長さ方向に延伸する線Ｚとの交点を点Ｂとする。そして、パッド１６１の端部と点Ａの距離を第１の矩形部分の長さｌ２１とし、点Ａと点Ｂの距離を第２の矩形部分ＲＳ２の長さｌ２２とし、点Ｂと抵抗素子１５１の端部の距離を第３の矩形部分ＲＳ３の長さｌ２３とする。
　長さｌ２１、長さｌ２２、長さｌ２３の決定方法としては、配線１５３を分割して矩形部分を特定できれば、上記以外の決定方法が採用されてよい。
　次に、図９Ｂは、配線１５３が、抵抗素子１５１からパッド１６１に向かって幅が漸増しながら直線状に延伸するように構成されている例を示す図である。このような配線１５３でも、図に示すように配線１５３を矩形部分ＲＳ４に置き換えることで、式（５）を用いて配線１５３のインダクタンスを算出できる。矩形部分ＲＳ４は、長さｌ２４、幅ｗ４、厚さｈ４である。
　次に、矩形部分ＲＳ４の長さｌ２４と幅ｗ４の決定方法の一例を説明する。配線１５３とパッド１６１が接する部分Ｖ－Ｖ’の中心点Ｃを規定し、点Ｃと最短距離で抵抗素子１５１に接する点Ｄを規定する。点Ｃと点Ｄの距離を長さｌ２４とする。また、点Ｃと点Ｄの中心Ｅを通って線分ＣＤ対して垂直方向における配線の端部間の距離を幅ｗ４とする。
　このように、図９Ａおよび図９Ｂを用いて説明した決定方法によって配線のインダクタンスを算出することができる。
　本実施形態によれば、式（１）、式（２）、式（３）を満たすようにシャント素子を構成することによって寄生発振を抑制することが可能となる。また、式（３）で使用される第１シャント素子１３００と第２シャント素子１５００を接続する経路のインダクタンスＬを求める際に、式（４）、式（５）、図８、図９を用いて説明した算出方法を適用することができる。
（第２の実施形態）
　本開示の第２の実施形態に係るアンテナ装置について、図１０を用いて説明する。第２の実施形態は、第１の実施形態とは異なり、パッドとパッドが複数のボンディングワイヤーで接続されている。なお、本実施形態において、第１の実施形態と同様の構成については、説明を省略する。
　図１０に示すアンテナ装置２００は、チップ２１に、バイアス電圧を印加するためのパッド２４１と、グランド電圧を印加するパッド２４２を備える。また、基板２０に、チップ２１のパッド２４１と接続するためのパッド２６１、チップ２１のパッド２４２と接続するためのパッド２６２を備える。また、基板２０に、パッド２４１とパッド２６１を接続するための複数のボンディングワイヤー２９１と、パッド２４２とパッド２６２を接続するための複数のボンディングワイヤー２９２とを備える。アンテナ装置２００におけるその他のアンテナアレイ、第１シャント素子、第２シャント素子などは第１の実施形態に係るアンテナ装置１００と同様である。
　ボンディングワイヤー２９１、２９２のインダクタンスを下げるため、パッド２４１とパッド２６１およびパッド２４２とパッド２６２は、互いに近傍に配置してボンディングワイヤー２９１、２９２を短くすることが好ましい。
　ボンディングワイヤー２９１、２９２を短くするには、パッド２４１とパッド２４２をチップ２１の端部に配置することが好ましい。複数のボンディングワイヤー２９１、２９２が横断するチップ２１の一辺を第１の辺２７１とすると、パッド２４１とパッド２６１は第１の辺２７１を挟んで対向するように配置される。また、パッド２４２とパッド２６２も、第１の辺２７１を挟んで対向するように配置される。さらに、複数のボンディングワイヤー２９１、２９２は、第１の辺２７１に平行な方向に間隔を空けて並べて配置される。
　複数のボンディングワイヤー２９１、２９２は電気的に並列に接続される。並列接続されたＭ本のボンディングワイヤーの合成インダクタンスＬｍは、以下の式（６）で算出できる。
　１／Ｌｍ＝Σ（１／Ｌｉ）（ｉ＝１，２，３，・・・，Ｍ）・・・（６）
ここで、Ｌｉは、Ｍ本のうちのｉ本目のボンディングワイヤーのインダクタンスであり、ボンディングワイヤーの断面が円形状の場合は式（４）を用いて算出し、ボンディングワイヤーの断面が四角形状の場合は式（５）を用いて算出する。なお、ボンディングワイヤーの断面が円形状であるか四角形状であるかは適宜決定されて、式（４）、（５）によりボンディングワイヤーの合成インダクタンスＬｍが算出されてよい。
　このように複数のボンディングワイヤー２９１、２９２を電気的に並列に接続することで、ボンディングワイヤー２９１、２９２の合成インダクタンスを低減でき、これにより寄生発振の抑制が容易になる。
　本実施形態では、第１の実施形態におけるパッド１４１、１４２よりもパッド２４１、２４２の面積を大きくし、また第１の実施形態におけるパッド１６１、１６２よりもパッド２６１、２６２の面積を大きくする。これにより、パッド間を接続するボンディングワイヤーの本数を増やして、複数のボンディングワイヤーの合成インダクタンスを低減できる。
　また、パッド２４１、２４２、２６１、２６２は、チップ２１の第１の辺２７１に平行な方向の寸法が第１の辺２７１に垂直な方向の寸法よりも大きくなるように構成されている。これにより、配置できるボンディングワイヤーの本数を増やすことができ、ボンディングワイヤーの合成インダクタンスを低減できる。
　また、パッド２４１、２４２、２６１、２６２を、第１の実施形態と同じようにボンディングワイヤーごとに分割することも可能である。この場合、バッドを形成する金属層よりも下層の配線層で接続する構成にすればよい。しかしながら、図１０で示したような１つのパッドに複数のボンディングワイヤーを配置する構成の方が、パッド間を分割するスペースを確保する必要がなく、パターン形成が容易となる。したがって、図１０に例示する構成を採用することで、基板２０として安価なプリント基板やセラミックパッケージを使用することができ、低コスト化が可能となる。
（第３の実施形態）
　本開示の第３の実施形態によるアンテナ装置について、図１１を用いて説明する。第３の実施形態は、第１の実施形態に対して、第１シャント素子および第２シャント素子を構成する抵抗素子や容量素子を追加して並列に接続している点が異なる。本実施形態において、第１および第２の実施形態と同様の構成については、説明を省略する。
　図１１に示す本実施形態によるアンテナ装置３００は、チップ３１に、抵抗素子３３１および容量素子３３２で構成される第１シャント素子と、抵抗素子３３３および容量素子３３２で構成される別の第１シャント素子を備える。さらに、アンテナ装置３００は、チップ３１に、バイアス電圧を印加するためのパッド３４１、３４３、グランド電圧を印加するパッド３４２を備える。また、基板３０に、抵抗素子３５１および容量素子３５２で構成される第２シャント素子と、抵抗素子３５３および容量素子３５４で構成される別の第２シャント素子を備える。
　また、基板３０に、チップ３１のパッド３４１と接続するためのパッド３６１、チップ３１のパッド３４２と接続するためのパッド３６２、チップ３１のパッド３４３と接続するためのパッド３６３を備える。また、パッド３４１とパッド３６１は、ボンディングワイヤー３９１によって接続され、パッド３４２とパッド３６２は、ボンディングワイヤー３９２によって接続され、パッド３４３とパッド３６３は、ボンディングワイヤー３９３によって接続される。さらに、基板３０には、電圧バイアス回路３７からバイアス電圧が供給される接続端子３８１、３８３、グランド電圧を与える接続端子１８２を備える。
　図１１では、チップ３１のパッド３４１、３４２、３４３と基板３０のパッド３６１、３６２、３６３は、それぞれ１本のボンディングワイヤー３９１、３９２、３９３で接続されている。ただし、第２の実施形態のように２つのパッドを複数のボンディングワイヤーで接続してもよい。あるいは、図３のようにボンディングワイヤー３９１、３９２、３９３を使用せずに貫通電極で２つのパッドを接続してもよい。
　アンテナアレイ３２は第１の実施形態と同様にチップ３１の略中央に配置され、アンテナアレイ３２に隣接して容量素子３３２が配置される。抵抗素子３３１の一端子は容量素子３３２の一端子と配線とビア（不図示）を介して接続される。抵抗素子３３３の一端子は容量素子３３２の一端子と配線とビア（不図示）を介して接続される。抵抗素子３３１、３３３は、容量素子３３２の近傍に配置することが好ましい。あるいは、抵抗素子３３１、３３３は、容量素子３３２の上にオーバーラップして配置してもよい。抵抗素子３３１の他端子はパッド３４１とバイアス電圧線３３０を介して接続される。バイアス電圧線３３０は、アンテナアレイ３２の各アンテナ３２１の間にも配置され、各アンテナ３２１と接続される。これにより、各アンテナ３２１にバイアス電圧が印加される。容量素子３３２の他端子はパッド３４２と配線およびビア（不図示）を介して接続される。抵抗素子３３３の他端子はパッド３４３とバイアス電圧線３３０を介して接続される。
　抵抗素子３５１の一端子３５１２は容量素子３５２の一端子３５２１と配線を介して接続される。すなわち、抵抗素子３５１と容量素子３５２は直列接続されている。そのため抵抗素子３５１と容量素子３５２は隣接して配置した方が好ましい。より好ましくは、抵抗素子３５１の一端子３５１２を容量素子３５２の一端子３５２１と隣接して配置すると、配線を短くして、インダクタンスを小さくすることができる。
　抵抗素子３５１の他端子３５１１は、配線を介してパッド３６１と接続され、また配線を介して接続端子３８１と接続される。また、容量素子３５２の他端子３５２２は、配線を介してパッド３６２と接続され、また配線を介して接続端子３８２と接続される。
　抵抗素子３５３の一端子３５３２は容量素子３５４の一端子３５４１と配線を介して接続される。すなわち、抵抗素子３５３と容量素子３５４は直列接続されている。そのため抵抗素子３５３と容量素子３５４は隣接して配置した方が好ましい。より好ましくは、抵抗素子３５３の一端子３５３２を容量素子３５４の一端子３５４１と隣接して配置すると、配線を短くして、インダクタンスを小さくすることができる。
　抵抗素子３５３の他端子３５３１は、配線を介してパッド３６３と接続され、また配線を介して接続端子３８３と接続される。また、容量素子３５４の他端子３５４２は配線を介してパッド３６２と接続され、また配線を介して接続端子３８２と接続される。
　図１１では、抵抗素子３５１の端子３５１１、３５１２と容量素子３５２の端子３５２１、３５２２と抵抗素子３５３の端子３５３１、３５３２と容量素子３５４の端子３５４１、３５４２は、基板３０上で一方向（図の左右方向）に並ぶように配置されている。本実施形態では、パッド３６１、３６２、３６３も、端子３５１１、３５１２、３５２１、３５２２、３５３１、３５３２、３５４１、３５４２が配置される方向と同一の方向に並ぶように配置されている。このように端子とパッドを配置することによって、接続する配線を短くして、インダクタンスを小さくすることができる。
　接続端子３８１、３８３の両方に電圧バイアス回路３７からバイアス電圧が供給されるため、抵抗素子３５１の他端子３５１１と抵抗素子３５３の他端子３５３１が電気的に接続されている。また、容量素子３５２の他端子３５２２と容量素子３５４の他端子３５４２は、配線によって共通に接続されている。したがって、第２シャント素子を構成する抵抗素子３５１および容量素子３５２と、別の第２シャント素子を構成する抵抗素子３５３および容量素子３５４とは、電気的に並列に接続されている。抵抗素子３５１、３５３および容量素子３５２、３５４としては、例えばＳＭＤ（Surface Mount Device）が採用されるが、このような部品は抵抗成分や容量成分だけでなく寄生インダクタンスも有する。そのため、第１シャント素子と第２シャント素子の２つの組について、それぞれの組の第２シャント素子（抵抗素子３５１および容量素子３５２と抵抗素子３５３および容量素子３５４）を並列に接続する。これにより、寄生インダクタンスを低減でき、寄生発振を抑制することができる。
　また、バイアス電圧を供給する経路であるボンディングワイヤー３９１とボンディングワイヤー３９３が並列に接続されるため、ボンディングワイヤーの合成インダクタンスも低減される。
　また、基板３０に配置する配線も抵抗値を有するため、抵抗素子３５１、３５３として第１シャント素子と第２シャント素子を接続する基板３０上の配線の抵抗を使用してもよい。これにより、基板３０上に配置する部品数を減らすことができ、小型化に有利である。
　また、チップ３１において、チップ３１に配置される素子やパッド、基板３０に配置される素子やパッドや配線等は、アンテナアレイ３２の中心を通る軸に対して対称に配置されている。アンテナアレイ３２の中心を通る軸は、例えば、基板３０の表面に垂直な方向に延伸する軸ＡＸと、基板３０の表面に平行な方向に延伸する軸がある。ここでは、基板の表面に平行な方向に延伸する軸を基準に対称かを判断している。アンテナアレイ３２の中心は、アンテナアレイ３２の導電体の平面形状をもとに決定することができる。また、アンテナアレイ３２の中心は、アンテナアレイ３２の導電体の重心であってもよい。重心は、断面形状および平面形状をもとに決定することができる。したがって、基板３０では、互いに接続される第１シャントと第２シャント素子の組が複数組配置され、第１シャント素子と第２シャント素子の少なくとも２つの組が、アンテナアレイの中心を通る軸に対して対称となる位置に配置されている。これにより、アンテナアレイ３２から発生するテラヘルツ波の指向性が向上し、テラヘルツ波の正面強度が高まる。
　本実施形態では、接続端子３８１、３８３を用いた２つの経路からバイアス電圧を供給し、接続端子１８２を用いた１つの経路からグランド電圧を与える構成を採用している。ただし、接続端子３８１、３８３を用いた２つの経路からグランド電圧を与え、接続端子１８２を用いた１つの経路からバイアス電圧を供給する構成を用いてもよい。
（第４の実施形態）
　本開示の第４の実施形態に係るアンテナ装置について、図１２～図１４を用いて説明する。第４の実施形態係るアンテナ装置は、チップの対向する２つの辺がある両側にパッドが配置されている、すなわちパッドによってチップが挟まれるようにパッドおよびチップが配置されている点で第１の実施形態に係るアンテナ装置と異なる。本実施形態において、上記の実施形態と同様の構成については、説明を省略する。
　図１２に示した本実施形態によるアンテナ装置４００は、チップ４１において第１の実施形態と同様に、バイアス電圧を印加するためのパッド４４１と、グランド電圧を印加するパッド４４２を備える。また、第１の実施形態と異なり、アンテナ装置４００は、バイアス電圧を印加するためのパッド４４３と、グランド電圧を印加するパッド４４４を備える。
　また、チップ４１において、パッド４４１、４４２が、アンテナアレイ４２から見てチップ４１の第１の辺４１１がある側に配置されている。また、チップ４１において、パッド４４３とパッド４４４が、アンテナアレイ４２から見てチップ４１の第１の辺４１１に対向する第２の辺４１２がある側に配置されている。これにより、パッド４４１、４４２と、パッド４４３、４４４との間にアンテナアレイ４２１が配置された構成となっている。このように、第１シャント素子と第２シャント素子の２つの組によってアンテナアレイが挟まれるように、第１シャント素子と第２シャント素子のそれぞれの組が配置されている。
　また、チップ４１には、第１シャント素子を構成する抵抗素子４３１、容量素子４３２、抵抗素子４３３が配置されている。
　抵抗素子４３１の一端子は、容量素子４３２の一端子と配線とビア（不図示）を介して接続される。抵抗素子４３１は、容量素子４３２の近傍に配置することが好ましい。あるいは、抵抗素子４３１は、容量素子４３２の上にオーバーラップして配置してもよい。また、抵抗素子４３１の他端子は、パッド４４１とバイアス電圧線４３０を介して接続される。また、バイアス電圧線４３０はアンテナアレイ４２の各アンテナ４２１の間にも配置されて各アンテナ４２１に共通に接続され、各アンテナ４２１にバイアス電圧が印加される。
　抵抗素子４３３の一端子は容量素子４３２の一端子と配線とビア（不図示）を介して接続される。抵抗素子４３３は容量素子４３２の近傍に配置することが好ましい。あるいは、容量素子４３２の上にオーバーラップして配置してもよい。また、抵抗素子４３３の他端子はパッド４４３とバイアス電圧線４３０を介して接続される。また、容量素子４３２の他端子は、配線およびビア（不図示）を介してパッド４４２、４４４に接続される。
　チップ４１において、パッド４４１、４４２とパッド４４３、４４４との間に、抵抗素子４３１と抵抗素子４３３が配置される。そして、抵抗素子４３１と抵抗素子４３３との間に、容量素子４３２が周囲に配置されているアンテナアレイ４２が配置される。このように、パッドおよび第１シャント素子が、アンテナアレイ４２の中心を通る軸（図では基板４０の表面にｃする軸ＢＸ）に対して対称に配置されている。したがって、基板４０では、互いに接続される第１シャントと第２シャント素子の組が複数組配置され、第１シャント素子と第２シャント素子の少なくとも２つの組が、アンテナアレイの中心を通る軸に対して対称となる位置に配置されている。これにより、アンテナアレイ４２から発生するテラヘルツ波の指向性が向上し、テラヘルツ波の正面強度が高まる。
　基板４０において、チップ４１の第１の辺４１１の側にある第１の領域４１３（図中点線で囲まれる領域）には、第１の実施形態と同様に、第２シャント素子を構成する抵抗素子４５１および容量素子４５２が配置されている。さらに、第１の領域４１３には、チップ４１のパッド４４１とボンディングワイヤー４９１によって接続されるパッド４６１、チップ４１のパッド４４２とボンディングワイヤー４９２によって接続されるパッド４６２が配置されている。さらに、第１の領域４１３には、電圧バイアス回路４７１からバイアス電圧が供給される接続端子４８１、グランド電圧を与える接続端子４８２が配置されている。
　また、基板４０において、チップ４１の第２の辺４１２の側にある第２の領域４１４（図中点線で囲まれる領域）には、第２シャント素子を構成する抵抗素子４５３および容量素子４５４が配置されている。さらに、第２の領域４１４には、チップ４１のパッド４４３とボンディングワイヤー４９３によって接続されるパッド４６３、チップ４１のパッド４４４とボンディングワイヤー４９４によって接続されるパッド４６４が配置されている。さらに、第２の領域４１４には、電圧バイアス回路４７２からバイアス電圧が供給される接続端子４８３、グランド電圧を与える接続端子４８４が配置されている。
　上記の説明では、電圧バイアス回路４７１、４７２は、個別の回路としているが、１つの電圧バイアス回路によってバイアス電圧およびグランド電圧を供給するように基板４０を構成してもよい。
　このように、基板４０では、第１の領域４１３と第２の領域４１４の間にチップ４１が配置される構成となる。この構成によれば、パッド４４１、４４２とパッド４４３、４４３との間にアンテナアレイ４２が配置される。別の言い方をすると、辺４１１と辺４１２を結ぶ線分に沿った方向において、第１の領域４１３、チップ４１、第２の領域４１４がこの順に配置されている。このような構成によって、バイアス電圧を供給する配線のインピーダンスを小さくすることができる。また、抵抗素子４５１または容量素子４５２と抵抗素子４５３または容量素子４５４との間にチップ４１が配置される。したがって、第１シャント素子の場合と同様に、パッドや第２シャント素子が、アンテナアレイ４２の中心を通る軸に対して対称に配置されている。アンテナアレイ４２の中心を通る軸は、例えば、基板４０の表面に垂直な方向に延伸する軸ＢＸと、基板４０の表面に平行な方向に延伸する軸がある。ここでは、基板の表面に平行な方向に延伸する軸を基準に対称かを判断している。したがって、基板４０では、互いに接続される第１シャントと第２シャント素子の組が複数組配置され、第１シャント素子と第２シャント素子の少なくとも２つの組が、アンテナアレイの中心を通る軸に対して対称となる位置に配置されている。これにより、アンテナアレイ４２から発生するテラヘルツ波の指向性が向上し、テラヘルツ波の正面強度が高まる。
　また、本実施形態によれば、アンテナアレイ４２に印加するバイアス電圧をチップ４１の対向する２つの辺４１１、４１２の側から供給している。これにより、チップ４１のいずれか１つの辺の側からバイアス電圧を供給する場合よりも、バイアス電圧を供給する配線のインピーダンスが小さくなるので電圧降下が低減する。この結果、各アンテナの負性微分抵抗素子に印加されるバイアス電圧のアンテナ間のばらつきが小さくなり、アンテナ出力の均一性が向上する。
　さらに、第２シャント素子を構成する抵抗素子４５１および容量素子４５２と、抵抗素子４５３および容量素子４５４とが並列に接続されている。抵抗素子４５１、４５３および容量素子４５２、４５４としては、例えばＳＭＤが採用されるが、このような部品は抵抗成分や容量成分だけでなく寄生インダクタンスも有する。そのため、抵抗素子４５１および容量素子４５２と、抵抗素子４５３および容量素子４５４とを並列に接続することで、寄生インダクタンスを低減でき、寄生発振を抑制することができる。
　また、基板４０に配置する配線も抵抗値を有するため、抵抗素子４５１、４５３として配線の抵抗を使用してもよく、これにより基板４０上に配置する部品数を減らすことができ、小型化に有利である。
　図１３は本実施形態の変形例に係るアンテナ装置を説明する図である。なお、本変形例において、上記の実施形態と同様の構成については説明を省略する。図１３に示すアンテナ装置５００の構成は、第３の実施形態で説明した構成に、さらに本実施形態の特徴を適用した構成となっている。本変形例において、第３の実施形態と同様の構成については、同一の符号を付し、説明を省略する。
　アンテナ装置５００では、チップ５１上において、チップ５１の第１の辺５１１がある側に、第３の実施形態と同様に抵抗素子５３１、５３３、パッド５４１、５４２、５４３が配置される。さらに、チップ５１の第１の辺５１１に対向する第２の辺５１２がある側に、抵抗素子５３４、５３５、パッド５４４、５４５、５４６が配置される。
　チップ５１の第１の辺５１１と第２の辺５１２との間には、アンテナ５２１が複数配置されたアンテナアレイ５２が配置される。アンテナアレイ５２の周囲には容量素子５３２が配置される。容量素子５３２は抵抗素子５３１、５３３、５３４、５３５とそれぞれ接続され、第１シャント素子を構成する。
　抵抗素子５３１、５３３、５３４、５３５それぞれの一端子は、容量素子５３２の一端子と配線とビア（不図示）を介して接続される。抵抗素子５３１、５３３、５３４、５３５は容量素子５３２の近傍に配置することが好ましい。あるいは、抵抗素子５３１、５３３、５３４、５３５は容量素子５３２の上にオーバーラップして配置してもよい。抵抗素子５３１、５３３、５３４、５３５それぞれの他端子は、パッド５４１とバイアス電圧線５３０を介して接続される。バイアス電圧線５３０はアンテナアレイ５２の各アンテナ５２１の間にも配置されて各アンテナ５２１に共通に接続され、各アンテナ５２１にバイアス電圧が印加される。容量素子５３２の他端子は、配線およびビア（不図示）を介してパッド５４２、５４５に接続される。
　チップ５１において、パッド５４１、５４２、５４３とパッド５４４、５４５、５４６の間に、抵抗素子５３１、５３３と抵抗素子５３４、５３５が配置される。また、抵抗素子５３１、５３３と抵抗素子５３４、５３５との間に、容量素子５３２が周囲に配置されたアンテナアレイ５２が配置される。このようにパッドや第１シャント素子が、アンテナアレイ５２の中心を通る軸に対して対称に配置されている。アンテナアレイ５２の中心を通る軸は、例えば、基板５０の表面に垂直な方向に延伸する軸ＣＸと、基板５０の表面に平行な方向に延伸する軸がある。ここでは、基板の表面に平行な方向に延伸する軸を基準に対称かを判断している。したがって、基板５０では、互いに接続される第１シャントと第２シャント素子の組が複数組配置され、第１シャント素子と第２シャント素子の少なくとも２つの組が、アンテナアレイの中心を通る軸に対して対称となる位置に配置されている。これにより、アンテナアレイ５２から発生するテラヘルツ波の指向性が向上し、テラヘルツ波の正面強度が高まる。
　また、基板５０において、チップ５１の第１の辺５１１の側にある第１の領域５１３（図中点線で囲まれる領域）には、第３の実施形態と同様に、チップ５１のパッド５４１とボンディングワイヤー５９１で接続するパッド５６１が配置されている。さらに、第１の領域５１３には、パッド５４２とボンディングワイヤー５９２によって接続されるパッド５６２、パッド５４３とボンディングワイヤー５９３によって接続されるパッド５６３が配置されている。さらに、第１の領域５１３には、第２シャント素子を構成する抵抗素子５５１、５５３、容量素子５５２、５５４が配置されている。さらに、第１の領域５１３には、電圧バイアス回路５７１からバイアス電圧が供給される接続端子５８１、５８３と、グランド電圧を与える接続端子５８２が配置されている。なお、各パッド、第２シャント素子、接続端子の互いの接続関係は、第３の実施形態で説明した接続関係と同様である。
　上記の説明では、電圧バイアス回路５７１、５７２は、個別の回路としているが、１つの電圧バイアス回路によってバイアス電圧およびグランド電圧を供給するように基板５０を構成してもよい。
　また、基板５０において、チップ５１の第２の辺５１２の側にある第２の領域５１４（図中点線で囲まれる領域）には、チップ５１のパッド５４４とボンディングワイヤー５９４で接続するパッド５６４が配置されている。さらに、第２の領域５１４には、パッド５４５とボンディングワイヤー５９５によって接続されるパッド５６５、パッド５４６とボンディングワイヤー５９６によって接続されるパッド５６６が配置されている。さらに、第２の領域５１４には、第２シャント素子を構成する抵抗素子５５５、５５７と、容量素子５５６、５５８が配置されている。さらに、第２の領域５１４には、電圧バイアス回路５７２からバイアス電圧が供給される接続端子５８４、５８６と、グランド電圧を与える接続端子５８５が配置されている。なお、第２の領域５１４における各パッド、第２シャント素子、接続端子の接続関係も、第３の実施形態で説明した接続関係と同様である。
　このように、基板５０において、第１の領域５１３と第２の領域５１４との間にチップ５１が配置される構成となる。この構成によれば、パッド５４１とパッド５４４との間、またはパッド５４２とパッド５４５との間、またはパッド５４３とパッド５４６との間に、アンテナアレイ５２が配置される。また、抵抗素子５５１、５５３および容量素子５５２、５５４と、抵抗素子５５５、５５７および容量素子５５６、５５８との間に、チップ５１が配置される。したがって、パッドや第２シャント素子が、アンテナアレイ５２の中心を通る軸に対して対称に配置されている。アンテナアレイ５２の中心を通る軸は、例えば、基板５０の表面に垂直な方向に延伸する軸ＣＸと、基板５０の表面に平行な方向に延伸する軸がある。ここでは、基板の表面に平行な方向に延伸する軸を基準に対称かを判断している。したがって、基板５０では、互いに接続される第１シャントと第２シャント素子の組が複数組配置され、第１シャント素子と第２シャント素子の少なくとも２つの組が、アンテナアレイの中心を通る軸に対して対称となる位置に配置されている。これにより、アンテナアレイ５２から発生するテラヘルツ波の指向性向上し、テラヘルツ波の正面強度が高まる。
　また、バイアス電圧をチップ５１の対向する２つの辺５１１、５１２から供給することにより、バイアス電圧を供給する配線のインピーダンスが小さくなるため、電圧降下が低減する。この結果、各アンテナの負性微分抵抗素子に印加されるバイアス電圧のアンテナ間のばらつきが小さくなり、アンテナ出力の均一性が向上する。
　さらに、第２シャント素子を構成する抵抗素子５５１および容量素子５５２と、抵抗素子５５３および容量素子５５４とが並列に接続される。同様に、第２シャント素子を構成する抵抗素子５５５および容量素子５５６と、抵抗素子５５７および容量素子５５８とが並列に接続される。これにより、アンテナ装置５００では、アンテナ装置４００よりも並列に接続される抵抗素子および容量素子の数が多くなる。このため、抵抗素子および容量素子に含まれる寄生インダクタンスをより低減でき、寄生発振を抑制することができる。
　また、基板５０に配置する配線も抵抗値を有するため、抵抗素子５５１、５５３、５５５、５５７として配線の抵抗を使用してもよく、これにより基板５０上に配置する部品数を減らすことができ、小型化に有利である。
　図１４は本実施形態の変形例に係るアンテナ装置を説明する図である。図１４に示すアンテナ装置６００の構成は、図１３に示すアンテナ装置５００の構成に、さらに第２の実施形態の特徴を適用した構成となっている。したがって、本変形例に係るアンテナ装置は、上記のアンテナ装置におけるパッド間を接続するボンディングワイヤーの本数が異なる点に特徴がある。図１４に示すアンテナ装置の構成において、図１３に示すアンテナ装置５００の構成と同様の構成については、説明を省略する。
　図１４に示すように、アンテナ装置６００では、チップ６１上において、チップ６１の第１の辺６１１がある側に、パッド６４１、６４２、６４３が配置される。さらに、チップ６１の第１の辺６１１に対向する第２の辺６１２がある側に、パッド６４４、６４５、６４６が配置される。
　また、基板６０において、チップ６１の第１の辺６１１の側にある第１の領域６１３（図中点線で囲まれる領域）には、図１３に示す構成と同様に、パッド６６１、６６２、６６３が配置されている。また、チップ６１の第２の辺６１２の側にある第２の領域６１４（図中点線で囲まれる領域）には、パッド６６４、６６５、６６６が配置されている。
　パッド６４１とパッド６６１は複数のボンディングワイヤー６９１で接続され、パッド６４２とパッド６６２は複数のボンディングワイヤー６９２で接続され、パッド６４３とパッド６６３は複数のボンディングワイヤー６９３で接続される。また、パッド６４４とパッド６６４は複数のボンディングワイヤー６９４で接続され、パッド６４５とパッド６６５は複数のボンディングワイヤー６９５で接続され、パッド６４６とパッド６６６は複数のボンディングワイヤー６９６で接続される。
　本変形例においても、第２の実施形態と同様に、複数のボンディングワイヤーを電気的に並列に接続することでボンディングワイヤーの合成インダクタンスを低減でき、寄生発振を抑制することができる。
（第５の実施形態）
　次に、本開示の第５の実施形態に係るアンテナ装置について、図１５および図１６を用いて説明する。第５の実施形態に係るアンテナ装置は、チップの各辺の近傍にパッドを配置した点が特徴である。本実施形態において、他の実施形態と同様の構成については、説明を省略する。
　図１５に示した本実施形態によるアンテナ装置７００は、チップ７１において、バイアス電圧を印加するためのパッド７４１、７４３、およびグランド電圧を印加するパッド７４２を備える。さらに、アンテナ装置７００は、バイアス電圧を印加するためのパッド７４１、グランド電圧を印加するパッド７４２を備える。
　本実施形態によるアンテナ装置７００は、チップ７１において、第１の辺７１１の近傍にパッド７４１が配置され、第２の辺７１２の近傍にパッド７４２が配置される。さらに、チップ７１において、第１の辺７１１に対向する第３の辺７１３の近傍にパッド７４３が配置され、第２の辺７１２に対向する第４の辺７１４の近傍にパッド７４４が配置される。また、パッド７４１とパッド７４３にバイアス電圧が印加され、パッド７４２とパッド７４４にグランド電圧が印加される。また、パッド７４１、７４２、７４３、７４４は、アンテナアレイ７２の周りにアンテナアレイ７２を囲むように配置されている。
　また、チップ７１には第１シャント素子を構成する抵抗素子７３１、７３３および容量素子７３２が配置されている。抵抗素子７３１の一端子および抵抗素子７３３の一端子は容量素子１３２の一端子と配線とビア（不図示）を介して接続される。抵抗素子７３１および抵抗素子７３３は、容量素子７３２に隣接して配置することが好ましい。あるいは、抵抗素子７３１は、容量素子７３２の上にオーバーラップして配置してもよい。抵抗素子７３１の他端子はパッド７４１とバイアス電圧線７３０を介して接続され、抵抗素子７３３の他端子はパッド７４３とバイアス電圧線７３０を介して接続される。また、バイアス電圧線７３０はアンテナアレイ７２の各アンテナ７２１の間にも配置されて、各アンテナ７２１に共通に接続され、バイアス電圧が印加される。容量７３２の他端子は、配線およびビア（不図示）を介してパッド７４２およびパッド７４４に接続される。
　基板７０において、チップ７１の第１の辺７１１の側にある第１の領域７１５には、第２シャント素子を構成する抵抗素子７５１および抵抗素子７５８、チップ７１のパッド７４１とボンディングワイヤー７９１で接続されるパッド７６１が配置されている。また、第１の領域７１５には、電圧バイアス回路７７１からバイアス電圧が供給される接続端子７８１が配置される。また、抵抗素子７５１の一端子と抵抗素子７５８の一端子はパッド７６１と接続され、パッド７６１は接続端子７８１と接続される。
　同様に、チップ７１の第２の辺７１２の側にある第２の領域７１６には、第２シャント素子を構成する容量素子７５２および容量素子７５３、チップ７１のパッド７４２とボンディングワイヤー７９２で接続されるパッド７６２が配置される。また、第２の領域７１６には、電圧バイアス回路７７２からグランド電圧が供給される接続端子７８２が配置される。また、容量素子７５２の一端子と容量素子７５３の一端子はパッド７６２と接続され、パッド７６２は接続端子７８２と接続される。
　同様に、チップ７１の第３の辺７１３の側にある第３の領域７１７には、第２シャント素子を構成する抵抗素子７５４および抵抗素子７５５、チップ７１のパッド７４３とボンディングワイヤー７９３によって接続されるパッド７６３が配置される。また、第３の領域７１７には、電圧バイアス回路７７３からバイアス電圧が供給される接続端子７８３が配置される。抵抗素子７５４の一端子と抵抗素子７５５の一端子はパッド７６３と接続され、パッド７６３は接続端子７８３と接続される。
　同様に、チップ７１の第４の辺７１４の側にある第４の領域７１８には、第２シャント素子を構成する抵抗素子７５６および抵抗素子７５７、チップ７１のパッド７４４とボンディングワイヤー７９４によって接続されるパッド７６４が配置される。また、第４の領域７１８には、電圧バイアス回路７７４からグランド電圧が供給される接続端子７８４が配置される。抵抗素子７５６の一端子と抵抗素子７５７の一端子はパッド７６４と接続され、パッド７６４は接続端子７８４と接続される。
　チップ７１における第１の辺７１１と第２の辺７１２とがなす第１の角７２６の近傍に、抵抗素子７５１と容量素子７５２が配置され、抵抗素子７５１の他端子と容量素子７５２の他端子が接続される。また、チップ７１における第２の辺７１２と第３の辺７１３とがなす第２の角７２７の近傍において、抵抗素子７５３と容量素子７５４が配置され、抵抗素子７５３の他端子と容量素子７５４の他端子が接続される。また、チップ７１における第３の辺７１３と第４の辺７１４とがなす第３の角７２８の近傍において、抵抗素子７５５と容量素子７５６が配置され、抵抗素子７５５の他端子と容量素子７５６の他端子が接続される。また、チップ７１における第４の辺７１４と第１の辺７１１とがなす第４の角７２９の近傍において、抵抗素子７５７と容量素子７５８が配置され、抵抗素子７５７の他端子と容量素子７５８の他端子が接続される。
　この抵抗素子と容量素子の接続関係により、第２シャント素子を構成する抵抗素子７５１と容量素子７５２、抵抗素子７５３と容量素子７５４、抵抗素子７５５と容量素子７５６、抵抗素子７５７と容量素子７５８が、互いに電気的に並列に接続されている。このため、各素子に含まれる寄生インダクタンスをより低減でき、寄生発振を抑制することができる。
　図１５では、電圧バイアス回路７７１、７７２、７７３、７７４は、個別の回路としているが、１つの電圧バイアス回路によってバイアス電圧およびグランド電圧が供給されるように基板７０を構成してもよい。
　また、図１５では、第２シャント素子を構成する抵抗素子７５１と容量措置７５２は、抵抗素子７５１の２つの端子が並ぶ方向と容量素子７５２の２つの端子が並ぶ方向とが互いに直交するように配置されている。また、抵抗素子７５３と容量素子７５４、抵抗素子７５５と容量素子７５６、および抵抗素子７５７と容量素子７５８も、同様の配置となるように構成されている。
　また、基板７０に配置する配線も抵抗値を有するため、抵抗素子７５１、７５３、７５５、７５７として配線の抵抗を使用してもよく、これにより基板４０上に配置する部品数を減らすことができ、小型化に有利である。
　以上のように本実施形態では、チップ７１の４辺の各辺がある側に、それぞれパッドを配置し、それぞれの辺からバイアス電圧またはグランド電圧を供給している。この構成を言い換えると次のようになる。対向する２辺を結ぶ線分に沿った方向においてパッドとチップ７１とパッドがこの順に配され、別の対向する２辺を結ぶ線分に沿った方向においてパッドとチップ７１とパッドがこの順に配される。対向する２辺を結ぶ線分に沿った方向と別の対向する２辺を結ぶ線分に沿った方向は交差する。本実施形態の構成によって、チップ７１のいずれか１つまたは２つの辺がある側からバイアス電圧またはグランド電圧を供給する場合よりも、バイアス電圧を供給する配線のインピーダンスが小さくなるため、電圧降下が低減する。この結果、各アンテナの負性微分抵抗素子に印加されるバイアス電圧のアンテナ間のばらつきが小さくなり、アンテナ出力の均一性が向上する。
　また、チップ７１の各辺がある側にパッドが配置されているため、パッドを大きくしつつ複数のボンディングワイヤーを電気的に並列に接続することができる。これにより、ボンディングワイヤーの合成インダクタンスを低減して、寄生発振をより抑制することができる。
　また、基板７０においてチップ７１の４つの角７２６～７２９それぞれの近傍に、第２シャント素子の抵抗素子と容量素子を配置することで、基板のスペースを有効に利用して、基板サイズを低減して製造コストを抑えることができる。
　また、パッドや第２シャント素子は、アンテナアレイ７２の中心を通る軸に対して対称に配置されている。アンテナアレイ７２の中心を通る軸は、例えば、基板７０の表面に垂直な方向に延伸する軸ＤＸと、基板７０の表面に平行な方向に延伸する軸がある。ここでは、基板の表面に平行な方向に延伸する軸を基準に対称かを判断している。したがって、基板７０では、互いに接続される第１シャントと第２シャント素子の組が複数組配置され、第１シャント素子と第２シャント素子の少なくとも２つの組が、アンテナアレイの中心を通る軸に対して対称となる位置に配置されている。これにより、アンテナアレイ７２から発生するテラヘルツ波の指向性が向上し、テラヘルツ波の正面強度が高まる。
　図１６は本実施形態の変形例に係るアンテナ装置を説明する図である。なお、本変形例において、上記の実施形態と同様の構成については説明を省略する。図１６に示すアンテナ装置８００では、チップ８１の角８２６～８２９のそれぞれの角の近傍に、抵抗素子８５１と容量素子８５２、抵抗素子８５３と容量素子８５４、抵抗素子８５５と容量素子８５６、抵抗素子８５７と容量素子８５８が配置される。また、抵抗素子、８５１、８５３、８５５、８５７と容量素子８５２、８５４、８５６、８５８は、それぞれチップの各辺の延伸方向に対して斜めに配置される。また、抵抗素子８５１の２つの端子が並ぶ方向と容量素子８５２の２つの端子が並ぶ方向は同一方向であり、抵抗素子８５３と容量素子８５４、抵抗素子８５５と容量素子８５６、および抵抗素子８５７と容量素子８５８も同様に配置されている。
　各素子がこのように配置されていることで、抵抗素子、容量素子、およびパッドを接続する配線を短くすることができ、配線に含まれる寄生インダクタンスを低減して、寄生発振を抑制することができる。
（第６の実施形態）
　次に、本開示の第６の実施形態に係るアンテナ装置におけるアンテナアレイについて、図１７～図２２を用いて説明する。本実施形態において、他の実施形態と同様の構成については、説明を省略する。
　図１７は、本実施形態によるアンテナ装置９００の等価回路図を示す。図１７に示す等価回路図の構成例は、図５に示す第１実施形態によるアンテナ装置１００の等価回路図におけるアンテナアレイ１２についてアンテナ１２１が３×３個のマトリクス状に配置された構成に対応する。アンテナアレイ９１２は、３×３個分の負性微分抵抗素子ｒ１１、ｒ１２、ｒ１３、ｒ２１、ｒ２２、ｒ２３、ｒ３１、ｒ３２、ｒ３３と、抵抗素子Ｒａｉ（ｉ＝１，２，３．．．，１２）と、容量素子Ｃａｉ（ｉ＝１，２，３．．．，１２）とを有する。アンテナアレイ９１２には、負性微分抵抗素子と、抵抗素子および容量素子が直列に接続された複数の第３シャント素子とが構成されている。また、３×３個分の負性微分抵抗素子と複数の第３シャント素子は互いに並列に接続された構成となっている。負性微分抵抗素子それぞれの一端子と複数の第３シャント素子における抵抗素子Ｒａｉの一端子と、第１シャント素子の抵抗素子Ｒｃの一端子は共通に接続される。また、抵抗素子Ｒａｉの他端子は容量素子Ｃａｉの一端子と接続される。さらに、負性微分抵抗素子各々の他端子と複数の第３シャント素子における容量素子Ｃａｉの他端子は、グランド電位に接続される。アンテナアレイ９１２のその他の構成は、図５と同様の構成であるためここでは説明を省略する。
　アンテナアレイ９１２において、３×３個分の負性微分抵抗素子ｒ１１、ｒ１２、ｒ１３、ｒ２１、ｒ２２、ｒ２３、ｒ３１、ｒ３２、ｒ３３の合成抵抗が、図５に示した抵抗ｒに相当する。また、第３シャント素子と配線の寄生インピーダンスの合成インピーダンスが、図５に示したインピーダンスＺに相当する。
　図１８は、図１７の等価回路図に対応する３×３個のマトリクス状に配置されたアンテナアレイ９１２の上面図の例である。図１９は、図１８におけるＣ－Ｃ’線での断面図である。図４を用いて説明した構成については説明を省略し、図４と同様の構成要素には同一の符号を用いる。隣接したアンテナ間は、図４を用いて説明した通り、マイクロストリップライン１２５ａ～１２５ｈによって相互に結合されており、テラヘルツ波の発振周波数ｆＴＨｚにおいて相互注入同期（相互に同期）されている。図１８は、１つのアンテナに２つの負性微分抵抗素子１２７ａ、１２７ｂを備える構成を例示する。テラヘルツ波の指向性を向上させるため、２つの負性微分抵抗素子１２７ａ、１２７ｂは、１つのアンテナの中心を通る線に対して対称的に配置することが好ましい。
　発振周波数ｆＴＨｚより低い周波数帯の寄生発振を抑制するために、バイアス電圧線１３０に第３シャント素子が設けられる。第３シャント素子は、負性微分抵抗素子に対して並列に配置することでｆＴＨｚより低い周波数帯をショートして、寄生発振を抑制する構造である。また、第３シャント素子は、負性微分抵抗素子に対して並列に抵抗素子、または抵抗と容量を直列に接続した素子を配置した構造である。第３シャント素子において、抵抗および容量の値は、近傍に配置された複数の負性微分抵抗素子の合成された負性微分抵抗の絶対値と素子のインピーダンスが等しいか、少し低い。
　図１８では、平面視において破線１３７’で囲まれる領域には第３シャント素子を構成する容量素子の一方の電極である導体層１３７が配置される。また、破線１３８’で囲まれる領域には抵抗素子である抵抗体１３８が配置される。導体層１３７と抵抗体１３８はバイアス電圧線１３０を構成する配線層の下層に配置される。第３シャント素子は各アンテナの周囲に配置される。各アンテナの一部である金属層１２３にはバイアス電圧線１３０が接続されてバイアス電圧が供給されるが、第３シャント素子はその接続部の近傍に配置されることが好ましく、アンテナとアンテナの間に配置するとよい。このような配置によって１つの第３シャント素子を両隣のアンテナが共有する構成が可能となる。そのためレイアウト効率が向上してチップの小型化が可能となり、またシャント素子の容量や抵抗のサイズ調整の自由度が増すため寄生発振の抑制が容易になる。
　図１９の断面図に示すように、接地金属層１２４の上には誘電体層１３６が配置される。なお、誘電体層１３６は、第３シャント素子の容量の誘電体として用いるので、ＭＩＭ容量構造の小型化のために比較的誘電率の高い窒化シリコン（ε＝７）を用いることが好ましい。
　また、誘電体層１３６の上には導体層１３７が積層される。したがって、アンテナアレイ９１２には、接地金属層１２４、誘電体層１３６、導体層１３７の順に積層された金属－絶縁体－金属（ＭＩＭ）の容量構造が形成されており、第３シャント素子の容量素子に相当する。この容量構素子がアンテナとアンテナの間に配置されたバイアス電圧線１３０の下層に配置される。導体層１３７は、バイアス電圧線１３０と、接地金属層１２４との間の層に配置されている。導体層１３７には抵抗体１３８が接続され、抵抗体１３８はバイアス電圧線１３０と接続される。この抵抗体１３８は、第３シャント素子の抵抗素子に相当する。
　このように本実施形態では、接地金属層１２４とバイアス電圧線１３０は、第３シャント素子を構成する容量素子および抵抗素子を介して電気的に接続されている。第３シャント素子はアンテナとアンテナの間における各箇所においてバイアス電圧線１３０と接続される形でアレイアンテナ内に複数配置される。本実施形態では第３シャント素子は接地金属層１２４に接続されているが、固定電位の導電層に接続されればよく、他の導電層に接続されてもよい。
　なお、アンテナに定在する発振周波数ｆＴＨｚの高周波電界の節に第３シャント素子を配置する構成は、周波数ｆＴＨｚにおいて高インピーダンスであり周波数ｆＴＨｚの高周波のみを選択的に発振させるためにより好適な構成である。しかし、アンテナアレイにおけるアレイ数の増加やバイアス電圧線の共通化に伴って予期しない低周波のマルチモード発振が生じるリスクがある。このため、本実施形態では、アレイアンテナにおけるバイアス電圧線１３０を、発振周波数ｆＴＨｚより低い低周波数帯において負性抵抗素子に比べて低インピーダンスに設定した構成とする。これによれば、アンテナアレイのアレイ数が増加しても他モード発振を抑制し、テラヘルツ帯における安定した単一周波数の発振を得ることが可能である。第３シャント素子では、特に１０ＧＨｚ以上で、周波数ｆＴＨｚ未満の周波数帯における寄生発振を効果的に抑制することができる。
　図２０は、図１８に示すアンテナアレイ９１２の変形例であるアンテナアレイ１０１２の上面図であり、図２１は図２０におけるＤ－Ｄ’線での断面図である。図１８、図１９と同一の構成については、同じ符号を使用し、説明を省略する。アンテナアレイ１０１２は、第３シャント素子を構成する抵抗素子が抵抗体１３８ａと抵抗体１３８ｂから構成される点で図１８、図１９に示すアンテナアレイ９１２と異なる。
　図２０に示すように、アンテナアレイ１０１２では、アンテナ１１１２とアンテナ１１１３の間に抵抗体１３８ａと抵抗体１３８ｂが配置される。この２つの抵抗体１３８ａ、１３８ｂは第３シャント素子の抵抗素子に相当し、並列に接続されており、容量素子１３７と直列に接続される。抵抗素子１３８ａ、１３８ｂはアンテナ１１１２、１１１３とバイアス電圧線１３０の接続部の近傍に配置され、バイアス電圧線１３０を構成する配線層をパターニングして除去したスペースに配置される。
　図２１の断面図に示すように、バイアス電圧線１３０と同一の高さに抵抗体１３８ａと抵抗体１３８ｂが配置される。抵抗体１３８ａと抵抗体１３８ｂの一方の端部はバイアス電圧線１３０と接続され、また他方の端部はバイアス電圧線１３０と同じ配線層を用いて導体層１３７に接続される。
　アンテナアレイ１０１２の端部のアンテナ１１１１について、他のアンテナと挟まれない領域１３７’’に配置される第３シャント素子は、抵抗素子として抵抗体１３８ａまたは抵抗体１３８ｂのいずれか一方（図では１３８ａ）を配置する構成としてもよい。
　図２０、図２１に示すアンテナアレイ１０１２の構成は、抵抗体１３８ａや抵抗体１３８ｂを配置する位置において、バイアス電圧線１３０を構成する配線層をパターニングで除去し、そのスペースに抵抗体となる材料を形成すればよい。このため、従来のアンテナアレイに比べて作製が容易となり、欠陥の発生も抑制できる。
　ここで、図２２を用いて、第１シャント素子、第２シャント素子、第３シャント素子について説明を追加する。図２２は、第４の実施形態で説明したチップの対向する２つの辺にパッドを配置し、パッドとパッドを複数のボンディングワイヤーで接続した構成を例示する。なお、以下の説明において、第４の実施形態で説明した構成要素と同様の構成要素には同一の符号を付し、詳細な説明は省略する。
　第１シャント素子は抵抗素子５３１と容量素子５３２からなり、チップ５１内においてアンテナアレイ５２の周囲に配置される。容量素子５３２としてはＭＩＭ容量が好適である。
　第２シャント素子は抵抗素子５５１と容量素子５５２からなり、チップ５１が実装される基板５０上に配置される。抵抗素子５５１と容量素子５５２には表面実装部品（ＳＭＤ）が好適に用いられ、容量素子５５２としては例えばセラミックコンデンサが用いられる。
　第３シャント素子は抵抗素子（不図示）と容量素子５２１からなり、第１シャント素子と同様にチップ５１内に配置され、アンテナアレイ５２内に配置される。容量素子５２１としてはＭＩＭ容量が好適である。
　３つのシャント素子を構成する容量素子の面積あるいは容量値の大きさとしては、第３シャント素子、第１シャント素子、第２シャント素子の順で大きくすることが好ましい（容量素子５２１＜容量素子５３２＜容量素子５５２）。容量素子５２１は１ｐＦ以上１００ｐＦ未満、容量素子５３２は１００ｐＦ以上から１０ｎＦ未満、容量素子５５２は１０ｎＦ以上１００μＦ未満であれば好適に配置できる。また、第１シャント素子、第２シャント素子、第３シャント素子の抵抗素子は０．０１Ω以上１０Ω未満であれば好適に配置できる。
　第３シャント素子の個数はアンテナアレイ２のアンテナ数に応じて決まるが、第１シャント素子の個数以上および第２シャント素子の個数以上であることが好ましく、これにより寄生発振抑制や出力向上が可能となる。
　出力を小さく調整するためなどアンテナアレイ２のアンテナ数が少ない場合においては、第３シャント素子の個数は第１シャント素子や第２シャント素子の個数よりも少なくしてもよい。
　第２シャント素子の個数が第１シャント素子の個数以上とすると、第２シャント素子を並列に接続する数を増やすことができる。その結果、ＳＭＤが有する寄生インダクタンスを低減できるので、寄生発振を抑制できる。また、第１シャント素子の個数が減少することでチップ面積が削減でき、アンテナアレイのコスト低減に寄与する。
　第２シャント素子の個数が第１シャント素子の個数より少ないと、第２シャント素子を構成するＳＭＤの個数を削減できる。ＳＭＤを基板に実装するために必要な面積は比較的大きいため、ＳＭＤの個数が減少することで基板サイズを小型化でき、アンテナアレイのコスト低減に寄与する。
　チップ内の第１シャント素子や第３シャント素子の抵抗素子を形成する抵抗体としては、Ｔａ、Ｔｉ、Ｍｏ、Ｍｎ、Ａｌ、Ｎｉ、Ｎｂ、Ｗ、Ｒｕなどが好適に用いられる。さらに、当該抵抗体としては、それらの合金膜、酸化膜、窒化膜、シリサイド膜など（例えば、ＴｉＷ、ＴｉＮ、ＴａＮ、ＷＮ、ＷＳｉＮ、ＴａＳｉＮ、ＮｂＮ、ＭｏＮ、ＭｎＯ、ＲｕＯ）が好適に用いられる。さらに、当該抵抗体としては、ポリシリコン、Ｓｉに不純物をドープした拡散抵抗膜等が好適に用いられる。
　チップ内で用いられる配線や導電層の材料としては、抵抗率が１×１０－６Ω・ｍ以下の材料が好ましい。具体的には、材料として、Ａｇ、Ａｕ、Ｃｕ、Ｗ、Ｎｉ、Ｃｒ、Ｔｉ、Ａｌ、ＡｕＩｎ合金、ＴｉＮなどの金属および金属化合物が好適に用いられる。
　ＭＩＭ容量を構成する誘電体層には、絶縁性（直流電圧に対して電気を通さない絶縁体・高抵抗体としてふるまう性質）、バリア性（電極に用いる金属材料の拡散防止の性質）、加工性（サブミクロンの精度で加工が可能な性質）が求められる。これらを満たす材料の具体例としては、酸化シリコン（ε＝４）、窒化シリコン（ε＝７）、酸化アルミ、窒化アルミなどの無機の絶縁体材料が好適に用いられる。
　負性抵抗素子は電極や半導体層を含み、電極は半導体層とオーム性接続された導体であれば、直列抵抗に起因したオーム性損失やＲＣ遅延の低減に好適である。オーミック電極として電極を用いる場合、材料としては、例えば、Ｔｉ／Ｐｄ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕ、ＡｕＧｅ／Ｎｉ／Ａｕ、ＴｉＷ、Ｍｏ、ＥｒＡｓなどが好適に用いられる。
（第７の実施形態）
　本実施形態に係る検出システムについて、図２３を用いて説明する。検出システムは、画像撮影が可能なシステムであってもよく、例えば、カメラシステムである。本実施形態では、カメラシステムを例に説明する。図２３はテラヘルツ波を用いたカメラシステム２３００の構成を説明するための概略図である。
　カメラシステム２３００は、発振装置２３０１と、検出装置２３０２と、処理部２３０３とを有する。発振装置２３０１は、各実施形態にて説明したアンテナ装置を適用することができる。検出装置２３０２は、アンテナ装置から送信される電磁波を検出することが可能であり、例えば、ショットキーバリアダイオードなど他の半導体素子を用いたアンテナ装置であってもよい。発振装置２３０１から発されたテラヘルツ波は、被写体２３０５にて反射し、検出装置２３０２にて検出される。処理部２３０３は、検出装置２３０２にて検出された信号を処理する。処理部２３０３にて生成された画像データが出力部２３０４から出力される。このような構成によって、テラヘルツ画像を取得することができる。
　発振装置２３０１や検出装置２３０２には、光学部設けられていてもよい。光学部は、ポリエチレン、テフロン（登録商標）、高抵抗シリコン、ポリオレフィン樹脂等、テラヘルツ波に対し透明な材料の少なくとも１つを含み、複数層から構成されていてもよい。
　本実施形態で説明したカメラシステムは一例にすぎず、他の形態であってもよい。特に、システムによって取得する情報は画像情報に限らず、信号の検出を行う検出システムであってもよい。
　各実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
　本願は、２０２１年２月３日提出の日本国特許出願特願２０２１－０１５９８１および２０２１年１２月９日提出の日本国特許出願特願２０２１－１９９８３９を基礎として優先権を主張するものであり、その記載内容の全てをここに援用する。
１２　アンテナアレイ、１７　電圧バイアス回路、１００　アンテナ装置、１３１、１５１　抵抗素子、１３２、１５２　容量素子、１２００　共振回路、１３００　第１シャント素子、１５００　第２シャント素子

Claims (28)

  1. 　電磁波を送信または受信するアンテナ装置であって、
    　負性微分抵抗素子と共振回路からなる複数のアンテナが配置されたアンテナアレイと、
    　前記アンテナアレイに電圧を印加する電圧バイアス回路と、
    　前記アンテナアレイと前記電圧バイアス回路との間に、前記負性微分抵抗素子と前記電圧バイアス回路に並列に接続される第１シャント素子であって、前記第１シャント素子の第１の抵抗および第１の容量が直列に接続されている第１シャント素子と、
    　前記第１シャント素子と前記電圧バイアス回路との間に、前記負性微分抵抗素子と前記電圧バイアス回路に並列に接続される第２シャント素子であって、前記第２シャント素子の第２の抵抗および第２の容量が直列に接続されている第２シャント素子と、
    を有し、
    　前記第１シャント素子および前記第２シャント素子が、前記負性微分抵抗素子の抵抗値を基準として低インピーダンスとなっている
    ことを特徴とするアンテナ装置。
  2. 　以下の式（１）から式（３）を満たすことを特徴とする請求項１に記載のアンテナ装置
    　Ｒｐ ＋１／（２π×ｆ×Ｃｐ） ＜ ｒ　・・・（１）
    　Ｒｃ ＋１／（２π×ｆ×Ｃｃ） ＜ ｒ　・・・（２）
    　Ｌ／（Ｃｃ×ｒ） ＜Ｒｃ　・・・（３）
    ここで、ｒは、前記負性微分抵抗素子の抵抗値の絶対値、Ｒｐは、前記第２の抵抗の抵抗値、Ｃｐは、前記第２の容量の容量値、Ｒｃは、前記第１の抵抗の抵抗値、Ｃｃは、前記第１の容量の容量値、Ｌは、前記第１シャント素子と前記第２シャント素子を接続する経路のインダクタンス、ｆは、前記共振回路の共振周波数未満の周波数である。
  3. 　前記第１シャント素子と前記第２シャント素子を接続する経路のインダクタンスＬは、以下の式（４）を満たし、
    　Ｌ≦５ｎＨ　・・・（４）
    　前記経路において、前記経路の断面が円形に近似できる第１の部分と前記経路の断面が四角形に近似できる第２の部分とに分けた場合に、前記第１の部分のインダクタンスＬ１を以下の式（５）により算出し、前記第２の部分のインダクタンスＬ２を以下の式（６）により算出することを特徴とする請求項１または２に記載のアンテナ装置
    　Ｌ１＝０．２×ｌ１×[ｌｎ（４×ｌ１／ｄ）－ ０．７５]　・・・（５）
    　Ｌ２＝０．２×ｌ２×［ｌｎ｛２×ｌ２／（ｗ ＋ ｈ）｝＋０．２２３５×（ｗ＋ｈ）／ｌ２＋０．５]　・・・（６）
    ここで、ｌ１は、前記第１の部分の長さであり、ｄは、前記第１の部分の断面の直径であり、ｌ２は、前記第２の部分の長さであり、ｗは、前記第２の部分の幅であり、ｈは、前記第２の部分の厚さである。
  4. 　前記第１シャント素子と前記第２シャント素子の組が複数組配置され、
    　前記第１シャント素子と前記第２シャント素子の少なくとも２つの組が、前記アンテナアレイの中心を通る軸に対して対称となる位置に配置されていることを特徴とする請求項１から３のいずれか１項に記載のアンテナ装置。
  5. 　前記第１シャント素子と前記第２シャント素子の前記２つの組によって前記アンテナアレイが挟まれるように、前記第１シャント素子と前記第２シャント素子の２つの組が配置されていることを特徴とする請求項４に記載のアンテナ装置。
  6. 　前記第１シャント素子は、前記アンテナアレイが配置されるチップ上に配置され、
    　前記チップは四角形状のチップであり、
    　前記第１シャント素子と前記第２シャント素子のそれぞれの組の前記第２シャント素子が、前記チップの角の近傍に配置されていることを特徴とする請求項４または５に記載のアンテナ装置。
  7. 　前記第１シャント素子と前記第２シャント素子の２つの組のそれぞれの前記第２シャント素子が並列に接続されていることを特徴とする請求項４に記載のアンテナ装置。
  8. 　前記第１シャント素子は、前記アンテナアレイが配置されるチップ上に配置され、
    　前記第２シャント素子は、前記チップが配置される基板上に配置される
    ことを特徴とする請求項１から７のいずれか１項に記載のアンテナ装置。
  9. 　前記第１シャント素子と前記第２シャント素子を接続する経路は、前記チップ上に配置された第１パッドと、前記基板上に配置された第２パッドと、を含み、
    　前記第１パッドおよび第２パッドを介して前記アンテナアレイにバイアス電圧が供給される
    ことを特徴とする請求項８に記載のアンテナ装置。
  10. 　前記アンテナ装置は、前記チップ上に配置された第３パッドと、前記基板上に配置された第４パッドと、をさらに有し、
    　前記第３パッドおよび前記第４パッドを介して前記アンテナアレイにグランド電圧が供給され、
    　前記チップは四角形状のチップであり、
    　前記チップの第１の辺がある側から、前記第１パッドおよび第２パッドを介して前記アンテナアレイにバイアス電圧が供給され、
    　前記チップの第１の辺とは異なる第２の辺がある側から、前記第３パッドおよび前記第４パッドを介して前記アンテナアレイにグランド電圧が供給される
    ことを特徴とする請求項９に記載のアンテナ装置。
  11. 　前記第１パッドと前記第２パッドとは、並列接続された複数のボンディングワイヤーによって接続されていることを特徴とする請求項９または１０に記載のアンテナ装置。
  12. 　前記第２の抵抗は、前記基板に配置された配線であることを特徴とする請求項８から１０のいずれか１項に記載のアンテナ装置。
  13. 　電磁波を送信または受信するアンテナ装置であって、
    　負性微分抵抗素子と共振回路からなる複数のアンテナが配置されたアンテナアレイを有するチップと、
    　前記チップが配置される基板と、
    　前記アンテナアレイに電圧を印加する電圧バイアス回路と、を有し、
    　　前記チップは、
    　　前記負性微分抵抗素子と前記電圧バイアス回路に並列に接続され、少なくとも第１の容量を含む第１シャント素子と、
    　　第１パッドと第２パッドを少なくとも含み、前記アンテナアレイに所定の電圧を供給するための複数のパッドと、を有し、
    　　前記基板は、
    　　前記負性微分抵抗素子と前記電圧バイアス回路に並列に接続され、少なくとも第２の容量を含み、前記基板に配された第２シャント素子を有し、
    　前記第１パッドと前記第２パッドとの間に前記アンテナアレイが位置することを特徴とするアンテナ装置。
  14. 　前記アンテナアレイの前記負性微分抵抗素子の合成抵抗値は１Ω以下であることを特徴とする請求項１から１３のいずれか１項に記載のアンテナ装置。
  15. 　前記第１シャント素子と前記第２シャント素子を接続する経路の長さは４ｍｍ以下であることを特徴とする請求項１から１４のいずれか１項に記載のアンテナ装置。
  16. 　前記第１シャント素子と前記第２シャント素子を接続する経路の長さは２ｍｍ以下であることを特徴とする請求項１５に記載のアンテナ装置。
  17. 　前記電磁波の周波数帯域は、３０ＧＨｚ以上３０ＴＨｚ以下の周波数帯域のうちの少なくとも一部を含むことを特徴とする請求項１から１６のいずれか１項に記載のアンテナ装置。
  18. 　前記負性微分抵抗素子は、共鳴トンネルダイオードであることを特徴とする請求項１から１７のいずれか１項に記載のアンテナ装置。
  19. 　前記第１の容量は、ＭＩＭ（Metal-Insulator-Metal）容量であることを特徴とする請求項１から１８のいずれか一項に記載のアンテナ装置。
  20. 　前記アンテナアレイにおいて、前記負性微分抵抗素子に並列に接続され、少なくとも第３の容量を含む第３シャント素子を有することを特徴とする請求項１から請求項１９のいずれか一項に記載のアンテナ装置。
  21. 　前記第３シャント素子は、アンテナとアンテナの間に複数配置されることを特徴とする請求項２０に記載のアンテナ装置。
  22. 　前記第３シャント素子を、前記第３シャント素子の両隣のアンテナが共有することを特徴とする請求項２１に記載のアンテナ装置。
  23. 　前記第３の容量、前記第１の容量、前記第２の容量の順で面積あるいは容量値が大きいことを特徴とする請求項２０に記載のアンテナ装置。
  24. 　前記第３シャント素子の個数は、前記第１シャント素子の個数以上かつ前記第２シャント素子の個数以上であることを特徴とする請求項２０に記載のアンテナ装置。
  25. 　前記第３シャント素子の個数は、前記第１シャント素子の個数よりも少ないかつ前記第２シャント素子の個数よりも少ないことを特徴とする請求項２０に記載のアンテナ装置。
  26. 　前記第２シャント素子の個数は、前記第１シャント素子の個数以上であることを特徴とする請求項１から請求項１９のいずれか一項に記載のアンテナ装置。
  27. 　前記第２シャント素子の個数は、前記第１シャント素子の個数より少ないことを特徴とする請求項１から請求項１９のいずれか一項に記載のアンテナ装置。
  28. 　請求項１から２７のいずれか１項に記載のアンテナ装置と、
    　前記アンテナ装置から送信された電磁波を検出するための検出装置と、
    　前記検出装置からの信号を処理する処理部とを有するカメラシステム。
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